FR 2891964 A1 20070413 FR 0602933 A 20060404 La présente invention concerne un agencement de circuits destiné à la génération de signaux d'horloge pour un convertisseur analogique-numérique à fonctionnement décalé dans le temps, un tel convertisseur analogique-numérique ainsi qu'un procédé destiné à faire fonctionner cet agencement de circuit. Des convertisseurs analogique-numérique sont mis en oeuvre avant tout dans le traitement numérique de signaux. Des applications pour le traitement numérique de signaux sont par exemple des applications à base d'ordinateur, comme dans un microprocesseur, ou des applications de télécommunication, comme des applications à large bande ou des applications de téléphonie mobile. En particulier pour ces applications, il existe le besoin d'une conversion analogique-numérique à débit binaire élevé avec un taux d'échantillonnage très élevé et une précision de la conversion également élevée. Avant tout pour les applications qui nécessitent une conversion à un débit binaire très élevé, on emploie souvent ce que l'on appelle des convertisseurs analogique-numérique à fonctionnement décalé dans le temps qui sont souvent désignés par les termes de matrice de convertisseurs, convertisseurs analogique-numérique à entrelacement temporel (TIADC). Ces types de convertisseurs analogique-numérique seront par la suite également appelés brièvement convertisseurs analogique-numérique. Pour des informations générales sur les convertisseurs analogique-numérique à fonctionnement décalé dans le temps en général et leur dispositif de génération d'horloge et sur les amplificateurs échantillonneurs-bloqueurs en particulier, on fera référence aux documents US 6 259 281 B1, DE 698 21 990 T2, DE 698 12 369 T2, WO 2004/079917 Al ainsi qu'à l'article dans le volume de conférence ESSCIRC 2004 de Simon M. Louwsma, et al., A 1.6 GS/s, 16 Times Interleaved Track & Hold with 7.6 ENOS in 0.12 m CMOS , pages 343 à 346. Un convertisseur analogique-numérique à fonctionnement décalé dans le temps est conçu pour convertir un signal d'entrée analogique en un signal de sortie numérique. Dans ce but, le convertisseur analogique-numérique présente au moins deux convertisseurs analogique-numérique élémentaires disposés en parallèle. Ces ainsi appelés convertisseurs analogique-numérique élémentaires fonctionnent avec un décalage de temps et échantillonnent le signal d'entrée analogique avec un décalage temporel entre eux en employant un amplificateur échantillonneur-bloqueur (Track and Hold Circuit) associé à chaque convertisseur analogique-numérique élémentaire. Pour cela, chaque amplificateur échantillonneur-bloqueur est commandé par un signal d'horloge particulier. Un tel signal d'horloge particulier définit une fenêtre de temps à l'intérieur de laquelle l'amplificateur échantillonneur-bloqueur correspondant est activé, c'est-à-dire est mis en service et échantillonne donc le signal d'entrée analogique. Dans le cas le plus simple, ces signaux d'horloge particuliers sont déduits d'un signal d'horloge commun et modifiés de manière telle que les fenêtres de temps respectives des signaux d'horloge particuliers forment une séquence temporelle avec des décalages temporels entre elles (relation de temps). Par la suite, ces signaux d'horloge particuliers, décalés dans le temps, seront appelés signaux d'horloge élémentaires ou signaux de mise en service. En particulier pour des applications à vitesse élevée, la synchronisation exacte et donc la génération des signaux d'horloge élémentaires sont fondamentaux, car cela caractérise pour l'essentiel la vitesse et ainsi la puissance du convertisseur analogique-numérique complet. On portera une attention particulière sur le fait que les signaux d'horloge élémentaires présentent si possible des fronts raides afin de permette à l'amplificateur échantillonneur-bloqueur respectif, qui est justement commandé par le biais d'un tel signal d'horloge élémentaire, d'avoir une fenêtre de temps suffisamment large pour échantillonner et amplifier le signal d'entrée analogique. Dans le brevet US faisant référence au genre, cité en introduction, US 6 259 281 B1, cela est résolu par un générateur de signaux d'horloge prévu spécialement pour générer des signaux de sous-échantillonnage avec une vitesse de front d'horloge plus élevée et des fronts d'horloge survenant au moment opportun. Le générateur de signaux d'horloge connu d'après le document US 6 259 281 B1 ainsi que la relation de temps correspondante pour les signaux d'horloge élémentaires seront expliqués brièvement à l'aide des figures la et lb. Le générateur de signaux d'horloge, repéré par la référence 1, présente une entrée d'horloge 2, destinée à coupler un signal d'horloge commun CLK, et une sortie d'horloge 3 sur laquelle on peut prélever des signaux d'horloge élémentaires CLK" décalés dans le temps. Pour générer les signaux d'horloge élémentaires CLK", il est prévu entre l'entrée d'horloge 2 et la sortie d'horloge 3 un dispositif de fenêtre 4 qui est conçu afin de générer, à partir du signal d'horloge commun CLK (horloge maître) plusieurs signaux d'horloge élémentaires CLK', décalés dans le temps les uns par rapport aux autres, dont un seul est représenté sur les figures la et lb. Derrière le dispositif de fenêtre 4 sont branchées plusieurs portes ET (dont une seule est représentée sur la figure la) auxquelles sont amenés à chaque fois un des signaux d'horloge décalés dans le temps CLK' ainsi que le signal d'horloge commun CLK. Par la fonction logique ET de ces deux signaux d'horloge CLK, CLK' sont générés les signaux d'horloge élémentaires décalés dans le temps les uns par rapport aux autres CLK". Les signaux d'horloge élémentaires ainsi générés CLK" reproduisent donc le signal d'horloge commun CLK, cela signifie que la durée, à l'intérieur de laquelle un signal d'horloge élémentaire respectif CLK" présente un niveau logique haut, correspond à la durée T = t2 - tl d'une demi-période du signal d'horloge commun CLK. Le problème particulier résulte du fait qu'un tel convertisseur analogique- numérique élémentaire doit réaliser la conversion analogique-numérique la plus précise possible, en particulier sur un bit LSB (LSB = least significant bit û bit le moins significatif). Pour cela, le signal d'entrée analogique dans l'amplificateur échantillonneur-bloqueur est chargé (track) dans des éléments de stockage qui sont formés par exemple par des condensateurs, ce qui nécessite une période de temps correspondant à la capacité des condensateurs de stockage. En particulier à des fréquences très élevées et avec une fenêtre de temps de durée T de par exemple une demi-période du signal d'horloge commun, comme dans le document US 6 259 281 131, on dispose ainsi d'une période de temps très faible à l'intérieur de laquelle le signal d'entrée analogique respectif doit être chargé dans les éléments de stockage et doit être amené à chaque convertisseur analogique-numérique, monté en aval, par le biais du circuit d'amplification (en anglais driver ). Mais puisque l'on doit toujours tenir compte du cas le plus défavorable (en anglais worst case ), c'est-à-dire que le signal d'entrée analogique à convertir nécessite toute l'excursion de tension et donc que tous les éléments de stockage de l'amplificateur échantillonneur-bloqueur doivent être chargés, souvent la fenêtre de temps disponible ne suffit pas dans le cas d'un convertisseur analogique-numérique conçu pour une application à vitesse élevée. Cela aboutit en fin de compte à une réduction de la vitesse de la conversion analogique-numérique et donc de la puissance du convertisseur analogique-numérique. Toutefois pour garantir une puissance élevée et donc une vitesse élevée de la conversion analogique-numérique, l'amplificateur échantillonneur-bloqueur devrait être activé aussi rapidement que possible après la mise en service afin de charger tous les éléments de stockage à l'intérieur de la fenêtre de temps, ce qui toutefois impose à l'amplificateur échantillonneur-bloqueur correspondant des exigences très pointues quant à la réalisation technique. Un autre problème résulte lors de la génération d'un front de mise en service défini avec lequel l'amplificateur échantillonneur-bloqueur doit être mis en service. Le front de mise hors service du signal d'horloge élémentaire, par lequel l'amplificateur échantillonneur-bloqueur est également désactivé, peut d'une manière typique être défini relativement précisément. Toutefois, il est problématique de générer un front de mise en service défini avec lequel l'amplificateur échantillonneur-bloqueur doit être mis en service et qui peut plus ou moins fortement fluctuer. Un front de mise en service non défini, fluctuant, peut être responsable que la fenêtre de temps pour mettre en service l'amplificateur échantillonneur-bloqueur ne soit pas définie et qu'elle varie sur une plage plus grande. Il s'agit d'un état qui n'est pas souhaitable, en particulier pour des applications à hautes fréquences pour lesquelles on dispose de fenêtres de temps très courtes. Face à ce contexte, la présente invention a pour objectif de proposer un générateur de signal d'horloge amélioré qui permet en particulier une commande améliorée d'un amplificateur échantillonneur-bloqueur respectivement d'un convertisseur analogique-numérique élémentaire. Un autre objectif consiste à proposer un convertisseur analogique-numérique à fonctionnement décalé dans le temps avec une génération de signaux d'horloge simplifiée et en particulier une puissance améliorée. Selon l'invention, au moins. un de ces objectifs est résolu par un agencement de circuit pour générer des signaux de mise en service afin de commander des éléments échantillonneurs-bloqueurs d'un convertisseur analogique-numérique à fonctionnement décalé dans le temps, comportant : une première entrée pour coupler un signal d'horloge de référence commun, au moins un dispositif de fenêtre pour générer des signaux d'horloge décalés dans le temps les uns par rapport aux autres, dont les fenêtres de temps respectives, au cours desquelles le signal d'horloge respectif présente un premier niveau logique, sont déduites du signal d'horloge de référence, au moins un dispositif de portes branché en aval du dispositif de fenêtre afin de générer un signal de mise en service qui combine le signal d'horloge de référence à un signal d'horloge respectif décalé dans le temps et à une autre information de manière telle que la fenêtre de temps du signal de mise en service soit au moins plus longue que la fenêtre de temps du signal d'horloge de référence. L'invention a également pour objet un convertisseur analogique-numérique à fonctionnement décalé dans le temps, comportant : une entrée de signal pour coupler un signal d'entrée analogique, une sortie de signal pour prélever un signal de sortie numérique déduit du signal d'entrée analogique par conversion analogique-numérique, au moins deux chemins de convertisseur parallèles les uns aux autres et disposés entre l'entrée de signal et la sortie de signal, moyennant quoi au moins un élément d'un chemin de convertisseur respectif est commandé à chaque fois par un signal de mise en service associé, moyennant quoi les signaux de mise en service présentent un décalage temporel prédéfini, un agencement de circuit selon une des caractéristiques mentionnées ci-dessus afin de générer des signaux de mise en service afin de commander les chemins de convertisseur. L'invention a également pour objet un procédé pour faire fonctionner un agencement de circuits tel que mentionné ci-dessus, le signal d'état pendant la durée au cours de laquelle la conversion respective est active, est mis à un premier niveau logique et sinon à un deuxième niveau logique. L'invention a en outre pour objet un procédé pour faire fonctionner un agencement de circuit tel que mentionné ci-dessus dans lequel le signal d'état modifie brièvement de préférence de manière impulsionnelle, son niveau logique à chaque fois à la fin de la conversion. Les connaissances à la base de la présente invention consistent en ce que les amplificateurs échantillonneurs-bloqueurs des convertisseurs analogique-numérique à fonctionnement décalé dans le temps ou des circuits correspondants ayant une fonctionnalité semblable ne doivent pas justement être actifs exactement pour la durée qui est prédéterminée par un signal d'horloge élémentaire respectif et/ou par le signal d'horloge de référence. Au contraire, l'amplificateur échantillonneur-bloqueur respectif peut également être activé pour une période de temps plus longue par rapport au signal d'horloge élémentaire décalé dans le temps respectivement au signal d'horloge de référence, à condition que cela n'entrave pas la fonctionnalité des autres amplificateurs échantillonneurs-bloqueurs respectivement des convertisseurs analogique-numérique élémentaires. Mis en service signifie dans ce contexte que l'amplificateur échantillonneurbloqueur correspondant se trouve dans ce que l'on appelle le mode opératoire Poursuite et qu'il lit le signal d'entrée analogique correspondant ou une partie de celui-ci. Ensuite., l'amplificateur échantillonneur-bloqueur est mis hors service et se trouve dans ce que l'on appelle le mode opératoire Maintien au cours duquel les informations lues du signal d'entrée analogique sont échantillonnées et amenées au convertisseur analogique-numérique élémentaire correspondant à des fins de conversion analogique-numérique. L'idée de la présente invention consiste en particulier à prolonger au moins dans leur durée les signaux d'horloge élémentaires respectifs déduits du signal d'horloge commun (signal d'horloge de référence) respectivement les signaux de mise en service pour commander un dispositif échantillonneur-bloqueur branché en aval et en particulier de les prolonger pour la durée qui est nécessaire pour lire le signal d'entrée analogique. Dans ce but, le convertisseur analogique-numérique élémentaire génère de préférence un signal d'état qui indique si justement le signal d'entrée échantillonné est encore nécessaire ou si déjà une nouvelle valeur peut être écrite dans l'amplificateur échantillonneur-bloqueur. Cela permet donc à l'amplificateur échantillonneur-bloqueur de disposer d'un temps plus long pour coupler et pour lire (Tracking û poursuite) le signal d'entrée analogique et pour amplifier en conséquence ce signal. Le processus complet de la conversion analogique-numérique est ainsi totalement indépendant du temps, car l'amplificateur échantillonneur-bloqueur dispose désormais d'une durée proportionnellement plus longue afin, par exemple, d'activer lui-même ses éléments de commande et afin de lire, d'échantillonner le signal d'entrée analogique et de l'amener au convertisseur analogique-numérique élémentaire respectif dans le temps disponible pour cela. La présente invention permet que le processus d'échantillonnage-blocage puisse s'étendre aussi longtemps que nécessaire, ce qui peut, en particulier, également signifier que le signal de mise en service, déduit du générateur de signal d'horloge conforme à l'invention, pour mettre en service l'amplificateur échantillonneur-bloqueur (pour le mode Suivi) peut être également actif pendant la durée de plusieurs périodes du signal d'horloge de référence commun. Actif signifie dans ce sens que le signal présente par rapport à un état inactif un niveau logique modifié, par le biais duquel le dispositif échantillonneur-bloqueur correspondant, commandé par ce signal, est activé, c'est-à-dire mis en service. Le coeur de la présente invention consiste donc en ce que, pour un convertisseur analogique-numérique à fonctionnement décalé dans le temps, on acquiert pour ses convertisseurs analogique-numérique élémentaires des instants d'échantillonnage qui sont définis avec la précision du signal d'horloge commun, mais qui présentent toutefois une durée d'échantillonnage qui est au moins plus grande que la durée d'une référence définie par le signal d'horloge commun, par exemple dans le cas d'un signal d'horloge symétrique d'une référence plus grande qu'un demi-cycle d'horloge du signal d'horloge commun. Un autre aspect, également avantageux, de la présente invention consiste en ce que la mise à disposition d'un signal de mise en service de l'amplificateur échantillonneur-bloqueur, prolongé dans sa durée, peut être conçue avec des circuits significativement plus simples, car il est possible ici d'imposer des exigences moindres quant à la technique des circuits composant l'amplificateur échantillonneur-bloqueur particulièrement en ce qui concerne sa commande et son amplification. Des exécutions et perfectionnements avantageux de l'invention découlent des autres sous-revendications ainsi que de la lecture de la description faite en référence aux figures des dessins. Dans une réalisation de l'invention, l'information supplémentaire est une information d'état sur l'état instantané de la conversion du convertisseur analogique-numérique élémentaire associé à l'élément échantillonneur-bloqueur correspondant. Dans une réalisation préférée de l'invention, il est prévu au moins une deuxième entrée dans laquelle peut être couplé un signal d'état qui contient l'information d'état sur l'état de la conversion analogique-numérique actuelle correspondante. De manière typique, mais pas indispensable, l'agencement de circuit est conçu sous la forme d'un générateur d'horloge qui présente une première entrée, servant d'entrée d'horloge afin de coupler un signal d'horloge commun et qui présente plusieurs sorties auxquelles on peut prélever les signaux de mise en service. Une réalisation de l'invention prévoit que le dispositif de fenêtre est conçu sous la forme d'un circuit DLL (DLL = delay locked loop û boucle à verrouillage de retard) ou présente un circuit DLL. Il est particulièrement avantageux lorsque le nombre des dispositifs de portes correspond au nombre des signaux d'horloge, décalés dans le temps les uns par rapport aux autres, générés par le dispositif de fenêtre et/ou au nombre des signaux de mise en service. De préférence, au moins un des dispositifs de portes est conçu sous une forme de bascule, en particulier de bascule RS. Un dispositif de portes peut alors présenter de préférence plusieurs portes logiques qui par exemple sont combinées comme suit : il est prévu au moins une première et une deuxième porte OU-NON dont leur sortie et leur première entrée sont couplées entre elles de manière croisée et la deuxième entrée de la deuxième porte OU-NON est couplée à la deuxième entrée. Il est prévu en plus au moins une première porte ET qui est couplée en sortie à la deuxième entrée de la première porte OU-NON et qui est couplée en entrée au dispositif de fenêtre ainsi qu'à la première entrée. Il est particulièrement avantageux lorsqu'au moins un dispositif de portes présente une troisième entrée à laquelle peut être couplé un autre signal d'horloge décalé dans le temps, synchrone, déduit du signal d'horloge décalé dans le temps, lequel survient dans le temps avant le signal d'horloge décalé dans le temps, moyennant quoi le dispositif de portes tient compte de l'autre signal d'état lors de la génération du signal de mise en service. Un tel dispositif de portes présente de préférence une deuxième porte ET qui est couplée, en entrée aux deuxième et troisième entrées et en sortie à la deuxième entrée de la deuxième porte OU-NON. Dans une réalisation particulièrement avantageuse, un dispositif de portes respectif présente au moins une porte combinée. On doit comprendre qu'une porte combinée est une porte logique qui réunit la fonctionnalité de plusieurs portes, par exemple les portes susmentionnées OU-NON et ET ou en plus ou en variante également d'autres types de portes. On doit préférer la mise en oeuvre de portes combinées, en particulier en ce qui concerne leurs temps de transition de porte par rapport à une accumulation de plusieurs portes distinctes ayant la même fonction, pour lesquelles le temps de transition de porte total résulte typiquement de la somme des temps de transition de porte associés à chacune des portes. Des portes combinées conviennent donc particulièrement bien en particulier à des applications à vitesse élevée. Dans le contexte de l'invention, la fenêtre de temps du signal de mise en service spécifie la période de temps dans laquelle le signal d'entrée analogique est écrit dans l'élément échantillonneur-bloqueur correspondant. Cette opération d'écriture est également désignée par le terme de poursuite et représente le paramètre critique en temps pour un convertisseur analogique-numérique qui doit être conçu en particulier pour des vitesses très élevées. La fenêtre de temps du signal d'horloge de référence, qui est appelée le plus souvent l'horloge maître, correspond de préférence à la durée d'une demi-période du signal d'horloge de référence. D'une manière typique, mais pas indispensable, le signal d'horloge de référence spécifie l'horloge maître ou l'horloge système de l'agencement de circuit ou d'un convertisseur analogique-numérique associé à l'agencement de circuit. Mais il serait toutefois imaginable que le signal d'horloge de référence soit généré par un autre dispositif ou d'une autre façon, par exemple au moyen d'un dispositif de génération d'horloge particulier prévu pour cela dans l'agencement de circuit ou dans le convertisseur analogique-numérique associé à l'agencement de circuit. Dans une réalisation très avantageuse du convertisseur analogique-numérique conforme à l'invention, chaque chemin de convertisseur présente au moins un convertisseur analogique-numérique élémentaire ainsi qu'un amplificateur échantillonneur-bloqueur, branché en amont de ce convertisseur analogique-numérique élémentaire, lequel peut être activé par un signal de mise en service correspondant et qui ensuite reçoit le signal d'entrée analogique présent à l'entrée de signal et l'amène au convertisseur analogique-numérique élémentaire associé respectif afin de générer un signal intermédiaire numérique. Dans un perfectionnement très préféré, il est prévu un circuit de combinaison, en particulier un ou plusieurs multiplexeurs, conçu de manière typique sous la forme d'un circuit logique, qui connecte les signaux intermédiaires numériques acquis à partir de la pluralité de chemins de convertisseur afin de générer le signal de sortie numérique. Il serait également imaginable que les signaux intermédiaires numériques générés par les convertisseurs analogique-numérique élémentaires respectifs ne soient pas combinés dans le circuit de combinaison en un seul signal numérique, mais au contraire plutôt combinés uniquement partiellement, par exemple en plusieurs chemins de signaux numériques. Cela est en particulier avantageux pour des convertisseurs analogique-numérique très rapides auxquels est branchée en aval une partie de circuit plus lente. D'une manière typique, mais pas indispensable, un amplificateur échantillonneur-•bloqueur à l'intérieur du chemin de convertisseur correspondant fait partie du chemin de convertisseur respectif associé de ce convertisseur analogique- numérique élémentaire. De préférence, tous les amplificateurs échantillonneursbloqueurs et convertisseurs analogique-numérique élémentaires ou au moins plusieurs d'entre eux sont intégrés dans une seule puce semi-conductrice et ainsi dans le convertisseur analogique-numérique à fonctionnement décalé dans le temps. Dans une implémentation typique, les convertisseurs analogique-numérique élémentaires sont conçus sous la forme de convertisseurs analogique-numérique selon le principe des approximations successives. L'avantage particulier consiste ici en ce que ce type de convertisseur analogique-numérique convertit les différents bits l'un après l'autre. Cela présente l'avantage qu'avec le dernier bit du convertisseur analogique-numérique élémentaire peut être activé de la même manière un signal d'état qui indique précisément que la conversion est terminée. De cette manière, on ne doit pas installer un dispositif comportant de nombreux circuits qui doivent générer ce signal d'état. Un procédé préféré conforme à l'invention prévoit que le signal d'état est mis à un premier niveau logique pour la durée pendant laquelle la conversion respective est active et que sinon il est mis à un deuxième niveau logique. Un procédé conforme à l'invention également préféré prévoit que, à chaque fois à la fin de la conversion, le signal d'état modifie brièvement son niveau logique, de préférence de manière impulsionnelle. Dans une réalisation du procédé conforme à l'invention, le signal de mise en service est mis à un premier niveau logique au maximum pour la durée de la lecture du signal d'entrée analogique afin d'activer l'amplificateur échantillonneur-bloqueur respectif associé. La fenêtre de temps, au cours de laquelle le signal de mise en service présente un premier niveau logique, définit alors la période de temps pendant laquelle l'amplificateur échantillonneur-bloqueur correspondant écrit le signal d'entrée analogique, moyennant quoi l'amplificateur échantillonneur-bloqueur est mis en service lors d'un changement de signal d'un deuxième niveau logique au premier niveau logique et est mis hors service lors d'un changement de signal du premier niveau logique au deuxième niveau logique. D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description ci-après, faite en référence aux dessins annexés, sur lesquels : les figures 1 représentent un schéma de principe d'un générateur d'horloge (a) connu d'après le document US 6 259 281 B1 ainsi que le chronogramme correspondant des signaux d'horloge (b) ; la figure 2 représente un schéma de principe d'un convertisseur analogique-numérique conforme à l'invention, à fonctionnement décalé dans le temps ; les figures 3 représentent un circuit électrique d'un premier exemple de réalisation d'un dispositif de portes pour un générateur d'horloge (a), tel qu'il est représenté par exemple sur la figure 2, ainsi que le chronogramme associé des signaux (b) ; les figures 4 représentent un circuit électrique d'un deuxième exemple de réalisation d'un dispositif de portes pour un générateur d'horloge (a) ainsi que le chronogramme associé des signaux (b). Sur les figures des dessins, les éléments, caractéristiques et signaux identiques et ayant une fonction identique, tant que rien d'autre n'est indiqué, ont reçu la même référence. La figure 2 montre un schéma de principe d'un convertisseur analogique- numérique à fonctionnement décalé dans le temps, conforme à l'invention. Sur la figure 2, le convertisseur analogique-numérique à fonctionnement décalé dans le temps, conforme à l'invention, est désigné par la référence 10. Le convertisseur analogique-numérique 10 présente une entrée 11 pour coupler un signal d'entrée analogique Va_in ainsi qu'une sortie 12 sur laquelle on peut prélever un signal de sortie numérique Vd_out. Le convertisseur analogique-numérique 10 présente au total quatre chemins de convertisseur 13a-13d dans l'exemple de réalisation présent. Ces chemins de convertisseur 13a-13d sont disposés parallèles les uns aux autres et contiennent chacun un amplificateur échantillonneur-bloqueur 14a-14d ainsi qu'un convertisseur analogique-numérique élémentaire 15a-15d branché en aval de chaque amplificateur échantillonneur-bloqueur 14a-14d. La structure et le fonctionnement d'un tel convertisseur analogiquenumérique 10, représenté sur la figure 2 et contenant quatre chemins deconvertisseur 13a-13d, sont décrits en détail dans le document US 6 259 281 B1 cité dans l'introduction. Le document US 6 259 281 B1 décrit l'agencement des chemins de convertisseur 13a-13d disposés entre l'entrée 11 et la sortie 12 du convertisseur analogique-numérique 10, les amplificateurs échantillonneurs-bloqueurs 14a-14d et les convertisseurs analogique-numérique élémentaires 15a-15d contenus dans ces chemins. Les lettres a à d désignent par la suite à chaque fois le chemin de convertisseur respectif ainsi que les dispositifs ou signaux disposés dans le chemin de convertisseur respectif ou associés à celui-ci. Les convertisseurs analogique-numérique élémentaires 15a-15d sont reliés en sortie à un bus de données commun 16 auquel sont amenés les signaux intermédiaires numériques V2a-V2d des convertisseurs analogique-numérique élémentaires 15a-15d. Le bus de données 16 est relié à un dispositif combinatoire 17, qui contient par exemple un multiplexeur, dans lequel sont combinés les signaux intermédiaires numériques V2a-V2d générés par les convertisseurs analogique- numérique élémentaires 15a-15b. A partir de ces signaux, le dispositif combinatoire 17 génère en sortie le signal numérique Vd_out qui est disponible à la sortie 12. Chaque convertisseur analogique-numérique élémentaire 15a-15d est conçu en plus pour générer un signal de commande respectivement un signal d'état S2a- S2d qui indique l'état instantané de la conversion analogique-numérique dans le convertisseur analogique-numérique élémentaire respectif 15a-15d. Ces signaux d'état S2a-S2d sont disponibles à chaque sortie de commande 18a-18d des convertisseurs analogique-numérique élémentaires 15a-15d. Pour le fonctionnement du convertisseur analogique-numérique conforme à l'invention 10, les amplificateurs échantillonneurs-bloqueurs 14a-14d doivent être commandés par un signal d'horloge de manière telle que le signal analogique Vain soit. amené à chaque fois successivement décalé dans le temps à un des convertisseurs analogique-numérique élémentaires 15a-15d. Pour cela, le convertisseur analogique-numérique 10 présente un générateur d'horloge conforme à l'invention 20. Le générateur d'horloge conforme à l'invention 20 est conçu pour générer à chaque fois des signaux d'horloge Sla-Sld avec lesquels les amplificateurs échantillonneurs-bloqueurs respectifs 15a-15d sont commandés décalés dans le temps afin de les activer. Le générateur d'horloge 20 présente ainsi la fonctionnalité d'un dispositif de commande qui génère les signaux de commande respectivement les signaux de mise en service S l a-S 1d pour activer les amplificateurs échantillonneurs-bloqueurs 14a-14d sous forme de signaux d'horloge décalés dans le temps avec des fenêtres de temps décalées dans le temps les unes par rapport aux autres. Le générateur d'horloge 20 fait ainsi fonction de commande de mise en et hors service pour les différents amplificateurs échantillonneurs-bloqueurs 14a-14d. Le générateur d'horloge 20 déduit ces signaux de mise en service Sla-Sld pour mettre en service et ainsi pour activer les amplificateurs échantillonneursbloqueurs 14a-14d à partir d'une référence commune. Dans ce but, le générateur d'horloge 20 présente une entrée d'horloge 21 par laquelle est couplé un signal d'horloge commun CLK dans le générateur d'horloge 20. Le générateur d'horloge 20 présente en plus un dispositif de fenêtre 22 qui est relié en entrée à l'entrée d'horloge 21 et qui génère en sortie à partir du signal d'horloge commun CLK une pluralité (c'est-à-dire n = 4) de signaux d'horloge CLKa-CLKd, correspondant à la pluralité de chemins de convertisseur 13a-13d, laquelle pluralité de signaux d'horloge présente des fenêtres de temps décalées dans le temps les unes par rapport aux autres. Le générateur d'horloge conforme à l'invention 20 présente en plus n=4 dispositifs de portes logiques 23a23d qui présentent, dans le présent exemple de réalisation, au moins trois entrées ainsi qu'une sortie de commande 24a. La structure et le fonctionnement précis de ces dispositifs de portes 23a-23d au sein du générateur d'horloge conforme à l'invention 20 seront décrits par la suite d'une manière encore plus détaillée. Les dispositifs de portes 23a-23d sont reliés en sortie par la sortie de commande 24a-24d à un amplificateur échantillonneur-bloqueur correspondant 14a-14d et sont conçus pour générer un signal de commande de mise en service correspondant Si a-S l d pour chaque amplificateur échantillonneur-bloqueur associé 14a-14d. Pour cela, chaque dispositif de portes 23a-23d est relié par une première entrée 25a-25d à la sortie du dispositif de fenêtre 22. Une deuxième entrée 26a-26d est reliée à l'entrée d'horloge 21 afin de coupler le signal d'horloge commun CLK. Une troisième entrée 27a-27d est reliée à la sortie de commande 18a-18d de chaque convertisseur analogique-numérique élémentaire 15a-15d afin de coupler le signal de commande respectif S2,a-S2d. Les dispositifs de portes logiques 23a-23d génèrent à partir des signaux CLKa-CLKd, CLK, S2a-S2d couplés par les entrées 25a-25d, 26a- 26d, 27a-27d les signaux de commande de mise en service Sla-Sld qui sont menés aux amplificateurs échantillonneurs-bloqueurs respectifs 14a-14d. Le générateur d'horloge 20 ainsi que les amplificateurs échantillonneursbloqueurs 14a-14d définissent un dispositif d'échantillonnage 28 qui, à partir du signal d'entrée analogique Vain, génère respectivement les signaux analogiques sous-échantillonnés V 1 a-V 1 d qui sont amenés aux convertisseurs analogique-numérique élémentaires respectifs 15a-15d. On décrira ci-après à l'aide de la figure 3 un premier exemple de réalisation préféré d'un dispositif de portes pour un générateur d'horloge (a), tel qu'il est représenté par exemple sur la figure 2. On prend pour hypothèse qu'il s'agit dans l'exemple de la figure 3a du dispositif de portes associé au premier chemin de convertisseur 13a, ce qui est caractérisé par l'indice `a' ajouté aux points de connexion et aux signaux. Le dispositif de portes 23a contient au total trois portes logiques individuelles, une porte ET 30 ainsi que deux portes NON-OU (en anglais = NOR) 31, 32. La porte ET 30 est reliée en entrée aux entrées 25a, 26a (l'entrée 26a correspond au point de connexion 21) afin de coupler les signaux d'horloge CLK respectivement CLKa. En sortie, la porte ET 30 est reliée à une entrée de la première porte NON-OU 31 montée en aval. La porte NON-OU 31 est reliée en sortie d'un côté à la sortie 24a du dispositif de portes logiques 23a, et d'un autre côté, à une première entrée de la deuxième porte NON-OU 32 par le biais d'une liaison à contre réaction. La deuxième entrée de la deuxième porte NON-OU 31 est reliée pour coupler le signal de commande S2a à l'entrée 27a (l'entrée 27a correspond au point de connexion 18). En sortie, la deuxième porte NON-OU 32 est reliée à la deuxième entrée de la première porte NON-OU 31. Le fonctionnement du dispositif de portes logiques 23a sera expliqué brièvement ci-après à l'aide du chronogramme de signaux illustré sur la figure 3b. Le signal d'horloge commun CLK peut par exemple être généré par une source externe de signaux d'horloge. Le signal d'horloge commun CLK est formé par exemple par l'horloge système ou l'horloge maître du convertisseur analogique-numérique. Les signaux d'horloge décalés dans le temps CLKa sont générés à partir de ce signal au moyen du dispositif de fenêtre 22. Dans le cas le plus simple, le dispositif de fenêtre 22 peut avoir la forme d'un circuit DLL 22. On pourrait également imaginer ici un circuit de retard usuel qui génère les différents signaux d'horloge décalés dans le temps 25a-25d à chaque fois avec des retards différents. Selon l'invention, il est alors mis à disposition un nouveau signal d'état S2a qui indique si la conversion analogique-numérique du convertisseur analogique- numérique élémentaire correspondant 15a est terminée. Si la conversion analogique-numérique est terminée, le convertisseur analogique-numérique élémentaire respectif émet alors comme signal d'état S2a une brève impulsion de tension 34 de la durée Ti et met ainsi la bascule RS, se composant des portes NON-OU 31, 32, dans un état qui permet un nouvel échantillonnage des signaux d'entrée analogiques Vain. Le signal de mise en service S l a est mis pendant la durée T3 à un niveau logique haut (1, en anglais High ). Dans cet état, l'amplificateur échantillonneur-bloqueur est mis en service, c'est-à-dire mis dans le mode opératoire Poursuite dans lequel le signal d'entrée analogique Va __in est écrit dans l'amplificateur échantillonneur-bloqueur correspondant. L'instant d'échantillonnage actuel est alors défini à l'état haut du signal d'horloge décalé dans le temps CLKa. Cet instant d'échantillonnage actuel est formé par le front positif 36 (lu signal d'horloge CLK lorsque le signal d'horloge décalé dans le temps CLKa a formé un niveau logique haut. Cela fait en sorte que le signal de mise en service Si a subit un changement de signal 37 simultané au prochain front montant d'horloge 36 du signal d'horloge commun CLK et est mis au niveau logique bas (0, en anglais Low ). Dans cet état, l'amplificateur échantillonneur-bloqueur est hors service, c'est-à-dire en mode opératoire Maintien. Dans le mode Maintien, le signal d'entrée analogique justement écrit dans l'amplificateur échantillonneur-bloqueur est échantillonné, amplifié de manière adéquate et transmis au convertisseur analogique-numérique élémentaire suivant. L'amplificateur échantillonneur-bloqueur reste pendant la durée T2 à l'état hors service tant que le signal de mise en service Si a présente un niveau logique bas. Le signal de mise en service Sla repasse à un niveau logique haut, à condition qu'apparaisse la prochaine impulsion 34 du signal d'état S2a provenant du convertisseur analogique-numérique élémentaire correspondant 15a. L'amplificateur échantillonneur-bloqueur et ainsi le convertisseur analogique-numérique élémentaire correspondant 15a restent donc activés pendant la durée T2 au cours de laquelle le signal de mise en service S la présente un niveau logique bas. Dans l'exemple de réalisation des figures 3a, 3b, la période de temps T2, au cours de laquelle l'amplificateur échantillonneurbloqueur 14a et ainsi le convertisseur analogique-numérique élémentaire 15a sont activés, est maximale. Les figures 4 montrent un schéma électrique d'un deuxième exemple de réalisation, également préféré, d'un dispositif de portes logiques pour un générateur d'horloge (a) ainsi que deux chronogrammes de signaux associés (b), (c). Le dispositif de portes logiques 23a sur la figure 4a représente un perfectionnement du dispositif de portes de la figure 3. A la différence de l'exemple de réalisation sur la figure 3, le dispositif de portes 23a présente ici une deuxième porte ET 33 qui est branchée en amont de la deuxième porte NON-OU 32 et est ainsi disposée entre la deuxième entrée de cette porte NON-OU 32 et l'entrée 27a. D'un côté, le signal d'état S2a est amené à la deuxième porte ET 33. Un autre signal d'horloge CLKa" décalé dans le temps est couplé à une deuxième entrée 29a de la porte ET 33. Ces deux signaux CLKa', S2a sont combinés par une fonction logique ET et le signal de sortie en résultant est amené à la deuxième entrée de la porte NON-OU montée en aval 32. Le fonctionnement de ce perfectionnement du dispositif de portes logiques 23 sera décrit ci-après brièvement à l'aide des chronogrammes de signaux des figures 4b et 4c. Un autre signal (le commande CLKa' est introduit ici en plus du signal d'état CLKa. Ce signal de commande CLKa' a la même relation de temps et la même signification que le signal d'horloge retardé CLKa, avec la différence qu'il survient plus tôt, par exemple deux cycles d'horloge ou plus avant le signal d'horloge CLKa décalé dans le temps. L'utilisation de cet état ou de ce signal de commande CLKa' est mise en oeuvre particulièrement par des convertisseurs analogique-numérique élémentaires qui fonctionnent plus ou moins irrégulièrement. Avec de tels convertisseurs analogique-numérique élémentaires, il est avantageux que la fenêtre de temps, à l'intérieur de laquelle l'amplificateur échantillonneur-bloqueur est mis en service et donc activé, ne soit pas trop grande. Sous cet aspect, ce signal de commande supplémentaire CLKa' offre une possibilité de réglage pour limiter la durée de cette fenêtre de temps. Avec des convertisseurs analogique-numérique élémentaires très rapides, cette réalisation n'est par contre pas typiquement ou au moins pas impérativement nécessaire. Avec la condition que le signal d'état S2a présente un niveau logique haut 38 (High) lorsque la conversion est hors service, la figure 4c montre cela à un instant d'échantillonnage fixe, c'est-à-dire défini, avant l'instant d'échantillonnage. Avec l'hypothèse que le signal d'état S2a est actif, à condition que le convertisseur analogique-numérique élémentaire respectif ne réalise pas de conversion, on obtient un tel circuit qui essaie d'activer l'amplificateur échantillonneur-bloqueur respectif pour une période de temps prédéfinie si le convertisseur analogique-numérique élémentaire est de nouveau prêt à activer ce signal. La figure 4c représente un état dans lequel cette condition n'est pas satisfaite, de sorte que l'amplificateur échantillonneur-bloqueur soit mis en service après que le convertisseur est de nouveau prêt à réaliser une conversion, et dans lequel donc le signal d'état S2a présente un niveau logique haut 39. Sur les chronogrammes des figures 4b et 4c est respectivement illustré le cas dans lequel le signal de mise en service Sla, qui met hors service l'amplificateur échantillonneur-bloqueur et ainsi démarre la conversion, (lors du front 37) passe du niveau logique haut à un niveau logique bas et remet ainsi à zéro le signal d'état S2a. Dans une autre réalisation, non représentée sur la figure 4, la deuxième porte ET 33 peut présenter une entrée supplémentaire qui est reliée au point de connexion 26a et est ainsi couplée de la même manière au signal d'horloge CLK commun. On définit ainsi une fenêtre de temps très précise pour l'amplificateur échantillonneur- bloqueur. Bien que la présente invention ait été décrite ci-dessus à l'aide d'exemples de réalisation préférés, elle n'est pas limitée à ces exemples, mais au contraire elle peut être modifiée à souhait sans départir de l'idée de l'invention. Ainsi, l'invention n'est pas limitée aux exemples concrets de la technique des circuits et en particulier à l'utilisation concrète des portes NON-OU respectivement portes ET. En particulier, sa réalisation peut être modifiée à souhait en employant par exemple des relations de Morgan sans départir du fonctionnement correspondant et donc de l'idée de l'invention. Bien que l'exemple de réalisation décrit sur la figure 2 soit formé de quatre chemins de convertisseur, c'est-à-dire n = 4, et que soit prévu d'une manière correspondante un nombre identique, donc n = 4 d'amplificateurs échantillonneursbloqueurs et de convertisseurs analogique-numérique élémentaires, l'invention n'est pas limitée à ce nombre, mais on peut prévoir bien sûr également moins de quatre, par exemple deux ou trois, ou plus que quatre chemins de convertisseur, amplificateurs échantillonneurs-bloqueurs et convertisseurs analogique-numérique élémentaires. Bien sûr, tout l'agencement de circuit peut être également représenté sous une forme inversée., moyennant quoi les signaux d'horloge, les signaux d'état et les signaux de commande correspondants devraient alors être modifiés d'une manière correspondante. Au lieu de définir l'instant de mise en service sur un front positif et l'instant de mise hors service sur un front négatif d'un signal correspondant, on pourrait également imaginer une logique inversée. On pourrait également imaginer de ne pas employer comme référence le signal d'horloge commun externe, mais au contraire de générer sa fonction par un autre signal d'horloge ou signal de commande qui serait généré en interne par le convertisseur analogique-numérique. LISTE DES REFERENCES 1 générateur de signal d'horloge 2 entrée d'horloge 3 sortie d'horloge 4 dispositif de fenêtre 5 porte ET convertisseur analogique-numérique à fonctionnement décalé dans le temps 10 11 entrée de signal analogique 12 sortie de signal numérique 13a-13d chemins de convertisseur 14a-14d amplificateurs échantillonneurs-bloqueurs, circuits "Poursuite & Maintien" 15a-15d convertisseurs analogique-numérique élémentaires 16 bus de données commun 17 dispositif combinatoire, multiplexeur 18a-18d sorties de commande des convertisseurs analogique-numérique élémentaires 20 générateur d'horloge 21 entrée d'horloge 22 dispositif pour générer des signaux d'horloge décalés dans le temps 23a-23d dispositifs de portes logiques 24a-24d sorties de commande 25a-25d entrées 26a-26d entrées 27a-27d entrées 28 dispositif d'échantillonnage 29a entrée 30 porte ET 31 porte NON-OU 32 porte NON-OU 33 34 35 36 37 38 39 CLKa-CLKd CLKa' Sla-Sld S2a-S2d T Ti T2 T3 T4 CLK CLK' CLK" tl t2 Vla-Vld V2a-V2d Vain Vd out porte ET impulsion du signal d'état instant d'échantillonnage, front d'horloge front d'horloge front d'horloge niveau haut du signal d'état niveau haut du signal d'état signaux d'horloge décalés dans le temps signal d'horloge décalé dans le temps, avancé dans le temps signaux d'horloge, signaux de mise en service, signaux de commande de mise en service signaux d'état, signaux de commande durée d'une demi-période d'horloge, durée d'un signal d'horloge élémentaire période de temps du signal d'état durée pour échantillonner période de temps pour écrire (poursuite) le signal d'entrée période de temps d'une demi-période du signal d'horloge de référence (signal de l'horloge maître) signal d'horloge commun signal d'horloge décalé dans le temps signal d'horloge décalé dans le temps, signal de mise en service instant de mise en service instant de mise hors service signaux analogiques sous-échantillonnés signaux intermédiaires numériques signal d'entrée analogique signal de sortie numérique REVENDICATIONS 1. Agencement de circuit (20) pour générer des signaux de mise en service (S l a-S 1 d) afin de commander des éléments échantillonneurs-bloqueurs (14a-14d) d'un convertisseur analogique-numérique à fonctionnement décalé dans le temps (10), comportant : - une première entrée (21) pour coupler un signal d'horloge de référence commun (CLK), - au moins un dispositif de fenêtre (22) pour générer des signaux d'horloge décalés dans le temps les uns par rapport aux autres (CLKa-CLKd), dont les fenêtres de temps respectives, dans lesquelles le signal d'horloge respectif (CLKa-CLKd) présente un premier niveau logique, sont déduites du signal d'horloge de référence (CLK), - au moins un dispositif de portes (23a-23d) monté en aval du dispositif de fenêtre (22) pour générer un signal de mise en service (Sla-Sld), lequel dispositif combine le signal d'horloge de référence (CLK) à un signal d'horloge correspondant décalé dans le temps (CLKa-CLKd) et à une information supplémentaire (S2a-S2d) de manière telle que la fenêtre de temps du signal de mise en service (S l a-S 1 d) soit au moins plus longue que la fenêtre de temps d'un signal d'horloge de référence. 2. Agencement de circuit selon la revendication 1, caractérisé en ce que l'information supplémentaire (S2a-S2d) est une information d'état (S2a-S2d) sur l'état instantané de la conversion du convertisseur analogique-numérique élémentaire (15a-15d) associé à l'élément échantillonneur-bloqueur correspondant (14a-14d). 3. Agencement de circuit selon la revendication 2, caractérisé en ce qu'il est prévu au moins une deuxième entrée (18a-18d) dans laquelle est couplé un signal d'état (S2a-S2d) qui contient l'information d'état (S2a-S2d) sur l'état de la conversion analogique-numérique actuelle correspondante. 4. Agencement de circuit selon au moins une des revendications précédentes, caractérisé en ce que l'agencement de circuit (20) est conçu sous la forme d'ungénérateur d'horloge (20) qui présente une première entrée (21) conçue sous la forme d'une entrée d'horloge (21) afin de coupler un signal d'horloge commun (CLK) et qui présente plusieurs sorties (24a-24d) sur lesquelles on peut prélever les signaux de mise en service (S l a-S 1 d). 5. Agencement de circuit selon au moins une des revendications précédentes, caractérisé en ce que le dispositif de fenêtre (22) présente un circuit DLL (22). 6. Agencement de circuit selon au moins une des revendications précédentes, 10 caractérisé en ce que le nombre de dispositifs de portes (23a-23d) correspond au nombre des signaux d'horloge décalés dans le temps les uns par rapport aux autres (CLKa-CLKd) générés par le dispositif de fenêtre (22) et/ou au nombre de signaux de mise en service (S l a-S ld). 15 7. Agencement de circuit selon au moins une des revendications précédentes, caractérisé en ce qu'au moins un des dispositifs de portes (23a23d) est conçu sous la forme d'une bascule (23a-23d), en particulier d'une bascule RS (23a-23d). 8. Agencement de circuit selon au moins une des revendications précédentes, 20 caractérisé en ce qu'un dispositif de portes respectif (23a-23d) comporte plusieurs portes logiques (30-33), comportant : - au moins une première et une deuxième portes NON-OU (31, 32) dont les sorties et leur première entrée sont couplées entre elles de manière croisée et la deuxième entrée de la deuxième porte NON-OU (32) est couplée à la deuxième 25 entrée (18a), - au moins une première porte ET (30) qui est couplée en sortie à la deuxième entrée de la première porte NON-OU (31) et qui est couplée en entrée au dispositif de fenêtre (22) ainsi qu'à la première entrée (21). 30 9. Agencement de circuit selon la revendication 8, caractérisé en ce qu'il est prévu une troisième entrée (29a) à laquelle peut être couplé un autre signal d'horloge décalé dans le temps (CLKa') déduit du signal d'horloge décalé dans le temps5(CLKa-CLKd) et synchrone à celui-ci, lequel survient dans le temps avant le signal d'horloge (CLKa-CLKd) décalé dans le temps, moyennant quoi le dispositif de portes (23a23d) tient compte de l'autre signal d'état (CLKa') lors de la génération du signal de mise en service (Sla-Sld). 10. Agencement de circuit selon la revendication 9, caractérisé en ce qu'il est prévu une deuxième porte ET (33) qui est couplée en entrée aux deuxième et troisième entrées (18a, 29a) et en sortie à la deuxième entrée de la deuxième porte NON-OU (32). 11. Agencement de circuit selon au moins une des revendications précédentes, caractérisé en ce qu'un dispositif de portes respectif (23a-23d) présente une porte combinée qui réunit la fonctionnalité de plusieurs portes logiques (30-33). 15 12. Agencement de circuit selon au moins une des revendications précédentes, caractérisé en ce que la fenêtre de temps du signal de mise en service (S l a-S 1 d) spécifie la période de temps (T3) au cours de laquelle le signal d'entrée analogique est lu dans l'élément échantillonneur-bloqueur respectif (14a-14d), et/ou en ce que la fenêtre de temps du signal d'horloge de référence (CLK) spécifie la durée (T4) d'une 20 demi-période du signal d'horloge de référence (CLK). 13. Agencement de circuit selon au moins une des revendications précédentes, caractérisé en ce que le signal d'horloge de référence (CLK) spécifie l'horloge maître ou l'horloge système de l'agencement de circuit (20) ou d'un des convertisseurs 25 analogique-numérique (10) associés à l'agencement de circuit (20). 14. Convertisseur analogique-numérique (10) à fonctionnement décalé dans le temps, comportant : - une entrée de signal (11) pour coupler un signal d'entrée analogique 30 (Vain), 10- une sortie de signal (12) pour prélever un signal de sortie numérique (Vd out) dérivé du signal d'entrée analogique (Vain) par conversion analogique-numérique, - au moins deux chemins de convertisseur (13a-13d) disposés parallèles entre eux et entre l'entrée de signal (11) et la sortie de signal (12), moyennant quoi au moins un élément d'un chemin de convertisseur respectif (13a-13d) est commandé à chaque fois par un signal de mise en service associé (S l a-S 1 d) et moyennant quoi les signaux de mise en service (S 1 a-S 1 d) présentent entre eux un décalage temporel prédéfini, - un agencement de circuit (20) selon une des revendications précédentes pour générer des signaux de mise en service (S l a-S 1 d) afin de commander les chemins de convertisseur (13a-13d). 15. Convertisseur analogique-numérique selon la revendication 14, caractérisé en ce que chaque chemin de convertisseur (13a-.13d) présente au moins un convertisseur analogique-numérique élémentaire (15a-15d) ainsi qu'un amplificateur échantillonneur-bloqueur (14a-14d) monté en amont de ce convertisseur analogique-numérique élémentaire (15a-15d), lequel peut être activé par un signal de mise en service respectif (Sla-S1d) et lequel reçoit ensuite le signal d'entrée (Vain) analogique présent à l'entrée de signal (11) et le transmet à chaque convertisseur analogique-numérique élémentaire associé (15a-15d) afin de générer un signal intermédiaire numérique (V2a-V2d). 16. Convertisseur analogique-numérique selon la revendication 15, caractérisé en ce qu'il est prévu un circuit combinatoire (17), en particulier un ou plusieurs multiplexeurs (17), qui combine les signaux intermédiaires numériques (V2a-V2d) acquis à partir de la pluralité de chemins de convertisseur (13a-13d) afin de générer le signal de sortie numérique (Vd_out). 17. Convertisseur analogique-numérique selon au moins une des revendications 14 à 16, caractérisé en ce que l'amplificateur échantillonneur-bloqueur (14a-14d) d'un chemin de convertisseur respectif (13a-13d) fait partie du convertisseur analogique-numérique élémentaire correspondant (15a-15d) de ce chemin de convertisseur (13a-13d). 18. Convertisseur analogique-numérique selon au moins une des revendications 14 à 17, caractérisé en ce que le convertisseur analogique-numérique (10) est conçu sous la forme d'un convertisseur analogique-numérique (10) fonctionnant selon le principe des approximations successives. 19. Procédé pour faire fonctionner un agencement de circuit selon la revendication 3, caractérisé en ce que le signal d'état (S2a-S2d) pendant la durée, au cours de laquelle la conversion respective est active, est mis à un premier niveau logique et sinon à un deuxième niveau logique. 20. Procédé pour faire fonctionner un agencement de circuit selon la revendication 3, 15 caractérisé en ce que le signal d'état (S2a-S2d) modifie brièvement, de préférence de manière impulsionnelle, son niveau logique à chaque fois à la fin de la conversion. 21. Procédé selon au moins une des revendications 19 ou 20, caractérisé en ce que le signal de mise en service (S l a-S 1 d) est modifié au maximum pour la durée de lecture 20 du signal d'entrée analogique (Vain) à un premier niveau logique afin d'activer un amplificateur échantillonneur-bloqueur (14a-14d). 22. Procédé selon la revendication 21, caractérisé en ce que la fenêtre de temps, au cours de laquelle le signal de mise en service (S 1 a-S 1 d) présente un premier niveau 25 logique, définit la période de temps au cours de laquelle l'amplificateur échantillonneur-bloqueur correspondant (14a-14d) lit le signal d'entrée analogique (Vain), moyennant quoi l'amplificateur échantillonneur-bloqueur (14a-14d) est mis en service lors d'un changement de signal d'un deuxième niveau logique au premier niveau logique et est mis hors service lors d'un changement de signal du premier 30 niveau logique au deuxième niveau logique.