FR 2897978 A1 20070831 FR 0607087 A 20060803 Cellule de mémoire comportant un transistor moléculaire, dispositif comportant une pluralité de telles cellules et procédé d'utilisation Domaine technique de l'invention L'invention est relative à une cellule de mémoire comportant un transistor de mémoire à effet de champ comportant un nanof il recouvert d'un type de molécules de mémoire. État de la technique Les cellules de mémoire à stockage moléculaire présentent l'avantage d'être 15 rapides, compactes et non-volatiles et peuvent être fabriquées de façon simple en utilisant notamment des techniques d'auto-assemblage. Les cellules de mémoire à stockage moléculaire comportent un composant moléculaire dipolaire pour la mémorisation de l'information binaire ou multivaluée. 20 L'article Multilevel memory based on molecular devices de C. Li et al. (Applied Physics Letters, Vol.84, N 11, 2004) décrit un transistor de mémoire à effet de champ comportant un nanofil recouvert de molécules de mémoire présentant plusieurs degrés d'oxydoréduction représentatifs d'une 25 information numérique (transistor de type NWFET : Nano-wire Field Effect Transistor ). La mise en mémoire d'une donnée peut être effectuée par modification du degré d'oxydoréduction, ce qui influence la tension de seuil du transistor. La lecture peut être effectuée par mesure de la conductance du nanofil. Comme représenté à la figure 1, la caractéristique du courant 30 parcourant le transistor en fonction d'une tension de grille Vg, pour une tension source/drain donnée, présente une famille de boucles d'hystérésis10 correspondant à différents degrés d'oxydoréduction de la population de molécules. Sur la figure 1, pour des raisons de clarté, seulement trois boucles d'hystérésis sont représentées, mais le transistor moléculaire peut présenter plus de degrés d'oxydoréduction, par exemple huit degrés et, ainsi, huit états représentatifs d'informations distinctes. Ainsi, une information peut être écrite par application d'une tension d'écriture négative à la grille du transistor, par exemple une tension de grille de -10V, - 15V ou de -20V, permettant d'obtenir différents états de conduction 1, 2 ou 3 du transistor de mémoire lorsque la tension de grille Vg est remise à zéro. En effet, les courants correspondant aux états de conduction 1, 2 ou 3 sont respectivement environ 1000nA, 1200nA et 1400nA, sur la figure 1. L'état 3, obtenu par application d'une tension d'écriture de -20V, est donc l'état le plus conducteur, c'est-à-dire un état peu résistif. L'information peut être effacée en appliquant une tension d'effacement positive à la grille du transistor, par exemple de +30V. Ainsi, le système se place dans l'état 3, à l'extrémité de droite de la courbe d'hystérésis correspondante de la figure 1. Après la mise à zéro de la tension de grille Vg, le courant est ainsi nul, conformément à la branche descendante de la courbe d'hystérésis, à droite sur la figure 1. Dans cet état, le transistor est donc hautement résistif. L'information écrite peut être lue en appliquant une tension de lecture de 25 l'ordre de 0,01V entre la source et le drain du transistor et en maintenant la tension de grille à zéro. Lorsqu'un tel transistor de mémoire est intégré dans un dispositif de mémoire organisée en lignes et colonnes, il est difficile d'accéder à l'information 30 contenue dans un transistor prédéterminé de la mémoire, sans perturber les autres transistors et/ou sans être perturbé par les signaux des autres transistors, reliés aux mêmes conducteurs d'accès. Ainsi, on ne peut pas accéder sélectivement aux transistors, c'est-à-dire distinguer les transistors les uns des autres. Le document US6944047 décrit différentes cellules de mémoire comportant un transistor de mémoire moléculaire à base de deux types de molécules. La cellule de mémoire peut être constituée par le transistor moléculaire ou par la combinaison d'un transistor d'accès et d'un transistor moléculaire. Dans ce dernier cas, la source du transistor d'accès commande la grille du transistor io moléculaire. Or, une telle cellule ne fonctionne correctement que quand deux types de molécules sont utilisés pour le transistor de mémoire. Il faut notamment un premier type de molécules pour stocker l'information, et un autre type de 15 molécules pour préserver l'information. Objet de l'invention 20 L'objet de l'invention consiste à réaliser une cellule de mémoire simple de fabrication et fiable pour l'accès à l'information sans détruire l'information d'une autre cellule au moment de la lecture, tout en réalisant une cellule compacte, pour augmenter la densité d'intégration, et multivaluée, c'est-à-dire une cellule permettant de stocker plusieurs valeurs sur un seul point de 25 mémoire. La cellule est sélectionnable, c'est-à-dire elle permet d'accéder sélectivement à une information particulière sans altérer les informations contenues dans les autres cellules, notamment les cellules voisines. Selon l'invention ce but est atteint par le fait que la cellule de mémoire 30 comporte un transistor d'accès à effet de champ comportant un nanofil recouvert dudit type de molécules de mémoire, une source du transistor d'accès étant reliée à un drain du transistor de mémoire. Selon un mode de réalisation préférentiel de l'invention, le nanofil du transistor d'accès et le nanofil du transistor de mémoire sont constitués par un nanof il unique ayant deux extrémités constituant respectivement un drain du transistor d'accès et une source du transistor de mémoire. L'invention a également pour but un dispositif de mémoire comportant une pluralité de cellules de mémoire selon l'invention, dans lequel une grille de transistor d'accès est reliée à une ligne de mot et une grille de transistor de mémoire est reliée à une ligne d'écriture. Selon un mode de réalisation particulier de l'invention, un drain du transistor 15 de mémoire est relié à une ligne de commande supplémentaire. Le dispositif comporte, de préférence, des moyens pour commuter le transistor d'accès dans un premier état, peu résistif, lors d'une phase de lecture d'une information stockée dans le transistor de mémoire et des 20 moyens pour commuter le transistor d'accès dans un second état, hautement résistif. L'invention a également pour but un procédé d'utilisation du dispositif selon l'invention, comportant l'effacement de l'information stockée dans le 25 transistor de mémoire par : application simultanée d'une tension nulle à la source du transistor de mémoire et d'une tension d'effacement à la grille du transistor de mémoire, et, simultanément, la mise en état flottant du drain du transistor d'accès et de la grille du transistor d'accès, 30 puis application d'une tension nulle à la grille du transistor de mémoire et à la grille du transistor d'accès, puis application d'une tension nulle au drain du transistor d'accès. Le procédé peut comporter I `écriture d'une information dans le transistor de mémoire par : application simultanée d'une tension nulle à la source du transistor de mémoire et à la grille du transistor d'accès et d'une tension d'écriture à la grille du transistor de mémoire, et, simultanément, la mise en état flottant du drain du transistor d'accès, puis application d'une tension nulle à la grille du transistor de mémoire, 10 puis application d'une tension nulle au drain du transistor d'accès. Le procédé peut comporter la commutation du transistor d'accès en état passant par : application simultanée d'une tension nulle à la source du transistor de 15 mémoire et au drain du transistor d'accès et d'une tension d'état passant à la grille du transistor d'accès, et, simultanément, la mise en état flottant de la grille du transistor de mémoire, puis application d'une tension nulle à la grille du transistor d'accès, puis application d'une tension nulle à la grille du transistor de mémoire. 20 Le procédé peut comporter la lecture d'une information dans le transistor de mémoire par : application d'une tension de lecture au drain du transistor d'accès, - puis application d'une tension nulle au drain du transistor d'accès. 25 Le procédé peut comporter la commutation du transistor d'accès en état bloqué par : application d'une tension d'effacement à la grille du transistor d'accès et, simultanément, la mise en état flottant de la grille du transistor de 30 mémoire, - puis application d'une tension nulle à la grille du transistor d'accès, puis application d'une tension nulle à la grille du transistor de mémoire. Le procédé peut comporter successivement : - la commutation du transistor d'accès en état passant, - la lecture d'une information dans le transistor de mémoire et la commutation du transistor d'accès en état bloqué. Description sommaire des dessins D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, dans lesquels : 15 la figure 1 représente la caractéristique courant/tension d'un transistor moléculaire selon l'art antérieur, les figures 2, 3 et 6 illustrent trois modes de réalisation particulier d'une cellule de mémoire selon l'invention et sa connexion au dispositif selon 20 l'invention, la figure 4 représente un mode de réalisation particulier de l'architecture d'une cellule de mémoire selon l'invention, la figure 5 représente un mode de réalisation particulier de intégration d'une cellule de mémoire selon l'invention, 25 les figures 7 à 12 représentent des modes de réalisation particuliers de différentes phases d'un procédé d'utilisation de la cellule de mémoire selon l'invention. 30 Description d'un mode préférentiel de l'invention La cellule de mémoire 4 représentée à la figure 2 comporte un transistor de mémoire 5 à effet de champ comportant un nanof il recouvert d'un type de molécules de mémoire et un transistor d'accès 6 à effet de champ comportant un nanofil recouvert dudit type de molécules de mémoire. La source 7 du transistor d'accès 6 est reliée au drain 8 du transistor de mémoire 5, de manière à ce que la cellule de mémoire 4 forme un quadripole. Dans un dispositif de mémoire comportant une pluralité de cellules de mémoire 4, la grille 9 de transistor d'accès 6 est reliée à une ligne de mot 10 et la grille 11 de transistor de mémoire 5 est reliée à une ligne d'écriture 12. Le drain 13 du transistor d'accès 6 est relié à une ligne de lecture 14 et une source 15 du transistor de mémoire 5 est reliée à une ligne de source 16. L'utilisation du même type de transistor et d'un seul type de molécules permet de rendre la cellule de mémoire 4 très compacte et facilement réalisable. Sur la figure 3, la source 7 du transistor d'accès 6 et le drain 8 du transistor de mémoire 5 forment une électrode supplémentaire 17 reliée à une ligne de commande 18 supplémentaire, ce qui permet de rendre l'écriture indépendante du transistor d'accès 6 et, ainsi, d'accélérer les opérations d'écriture et d'effacement, tout en augmentant la précision de la programmation du transistor de mémoire. On entend par nanofil, tout nano-objet longiligne dont les dimensions caractéristiques vont du nanomètre à la centaine de nanomètres dans ses 3o deux plus petites dimensions, pour des longueurs allant de 0, 5 à 10 microns. Ainsi, un nanofil peut être constitué de macro-molécules, d'arrangements cristallins ou amorphes, de formes tubulaires ou cylindriques et, en particulier, d'une bande semi-conductrice micro-structurée ou d'un nanotube de carbone. Sur la figure 4, le nanofil du transistor d'accès 6 et le nanofil du transistor de mémoire 5 sont constitués par un nanofil unique 19 ayant deux extrémités 20 et 21 constituant respectivement un drain 13 du transistor d'accès 6 et une source 15 du transistor de mémoire 5. Les grilles 9 et 11 correspondant respectivement au transistor d'accès 6 et au transistor de mémoire 5 sont, de préférence, des grilles cylindriques entourant le nanofil 19. Les grilles 9 et 11 sont séparées du nanofil par un isolant 22 de grille. Le nanofil 19 est recouvert de molécules. Une cellule de mémoire 4 pouvant stocker 4 bits d'information occupe, par exemple, une surface de 0,04 m2. La cellule représentée à la figure 4 permet d'obtenir un dispositif très compact. La figure 5 représente un exemple des orientations spatiales de la ligne de lecture 14, de la ligne de source 16, de la ligne de mot 10 et de la ligne d'écriture 12 correspondant au nanofil 19. Les autres lignes correspondant aux nanofil adjacents 19' ne sont pas représentés pour des raisons de clarté. En utilisant un alignement vertical, c'est-à-dire perpendiculaire au substrat, la longueur du nanofil n'est plus une contrainte pour la compacité du dispositif. On peut, ainsi, obtenir une surface de 0,0004 m2 pour une cellule de mémoire à 3, 4 ou 5 bits ou plus. La fabrication de nanofils verticaux et leur fonctionnalisation sont connues de l'homme de l'art. Les nanof ils peuvent, par exemple, être réalisés par un procédé de type vapeur-liquide-solide (VLS) comme décrit dans l'article Growth habits and defects in ZnO nanowires grown on GaN/sapphire substrates de I. Levin et al. (Applied Physics Letters, vol. 87, 103110, 2005).30 Les molécules recouvrant le nanofil peuvent, par exemple, être du type Bis(terpyridine)-Fe(ll) comportant un ligand assurant la jonction entre la molécule et le nanofil. Cette molécule présente un comportement de transfert d'électrons pseudo-réversible, avec un potentiel de pic pour le couple d'oxydoréduction Bis(terpyridine)-Fe(ll)/Bis(terpyridine)-Fe(lll) autour de 0,8-0,9V par rapport au couple Ag/AgNO3 dans de l'acétonitrile. Les molécules recouvrant le nanofil présentent, de préférence, plusieurs degrés d'oxydoréduction et comportent un ligand, impliquant un cycle d'hystérésis irréversible. L'article Charge Storage Behavior of Nanowire Transitors Functionalized with Bis(terpyridine)-Fe(Il) Molecules: Dependence on Molecular Structure de C.Li et al. (J. Am. Chem. Soc., vol.126, 7750-7751, 2004) décrit l'influence de plusieurs ligands sur des cycles d'hystérésis irréversibles. Ainsi, pour chaque ligand, on peut mesurer la caractéristique du courant parcourant un transistor comportant le ligand, en fonction d'une tension appliquée à l'électrode de grille du transistor. Le courant mesuré est, bien entendu, le courant entre drain et source. La caractéristique correspondant à chaque ligand présente un cycle d'hystérésis irréversible ayant, à tension de grille nulle, une certaine amplitude, c'est-à-dire l'amplitude de la courbe d'hystérésis. Par l'utilisation de certains ligands, connus de l'homme de l'art, l'amplitude du cycle d'hystérésis irréversible est supérieure à un micro-Ampère, au moins pour l'un des niveaux d'oxydoréduction de la population de molécules, par exemple pour le ligand de type phényle-thiolate associé à la molécule Bis(terpyridine)-Fe(ll). En fonction de la sensibilité du dispositif de détection du courant, il est tout à fait possible d'envisager l'utilisation de molécules impliquant une amplitude du cycle d'hystérésis irréversible largement plus faible, par exemple de 50nA. En utilisant la molécule Bis(terpyridine)-Fe(ll), huit cycles d'hystérésis 30 peuvent être obtenus en variant le potentiel de grille de -n*2,5V à 10+n*2,5V où n est l'index d'état qui peut prendre des valeurs entiers entre 1 et 8. Le nanofil est, par exemple, un nanofil monocristallin d'oxyde d'indium In2O3 ayant une largeur de 10nm, qui peut être fabriqué par ablation laser. II est ensuite greffé entre deux électrodes et sa fonctionnalisation se poursuit par immersion dans une solution de 0,5mM de molécules qui sont ainsi absorbées à la surface du nanofil. Pour le bon fonctionnement du dispositif, on commute le transistor d'accès 6 dans un premier état, peu résistif, lors d'une phase de lecture d'une information stockée dans le transistor de mémoire 5. Ainsi, un transistor présentant les courbes d'hystérésis illustrées à la figure 1, peut être commuté dans l'état 3, sur la partie montante de la courbe correspondante. Le transistor est ainsi dans son état le plus conducteur (transistor passant), notamment pour une tension de grille nulle. Pour les autres phases, le transistor d'accès 6 peut être commuté dans un second état, hautement résistif, par application d'une tension d'effacement. Dans son second état, le transistor d'accès 6 est ainsi bloqué. Les commutations du transistor d'accès 6 dans le premier et dans le second état sont gérées par un circuit de contrôle fournissant les tensions correspondantes. Le transistor de mémoire 5 est toujours dans un état programmé, représentatif d'une information y compris l'état obtenu par application d'une tension d'effacement. Les lignes de commandes 10, 12, 14 et 16 représentées à la figure 6 sont respectivement reliées à des sources de tension par l'intermédiaire de quatre interrupteurs 24, 25, 26 et 27. Ainsi, une tension de grille Vga du transistor d'accès 6 est appliquée à la ligne de mot 10, et ainsi à la grille 9, par l'intermédiaire d'un interrupteur 24. Une tension de grille Vgm du transistor de mémoire 5 est appliquée à la ligne d'écriture 12, et ainsi à la grille 11, par l'intermédiaire d'un interrupteur 25. Une tension de drain Vd du transistor d'accès 6 est appliquée à la ligne de lecture 14, et ainsi au drain 13, par l'intermédiaire d'un interrupteur 26. Une tension de source Vs du transistor de mémoire 5 est appliquée à la ligne de source 16, et ainsi à la source 15, par l'intermédiaire d'un interrupteur 27. Pour appliquer une tension prédéterminée à une borne correspondante, l'interrupteur correspondant est, de préférence, fermé après avoir établi la tension prédéterminée à la source de tension correspondante. Ainsi, le potentiel de la borne sélectionnée s'établi directement au niveau de la tension souhaitée. Lors qu'une des bornes (les grilles 9 et 11, la source 15 ou le drain 13) doit être flottante, l'interrupteur correspondant doit être ouvert. Les interrupteurs 24, 25, 26 et 27 sont, de préférence, disposés le plus proche possible des lignes de commande correspondantes, afin de minimiser des effets de capacités parasites. Le procédé d'utilisation du dispositif comporte l'effacement de l'information stockée dans le transistor de mémoire 5 par les étapes suivantes. Comme illustré à la figure 7, dans une étape F1, on applique simultanément une tension nulle à la source 15 du transistor de mémoire 5 et une tension d'effacement Uerase à la grille 11 du transistor de mémoire 5. Le drain Vd du transistor d'accès 6 et la grille 9 du transistor d'accès 6 sont flottants pendant l'étape F1. Puis une tension nulle est appliquée à la grille 11 du transistor de mémoire 5 et à la grille 9 du transistor d'accès 6 (étape F2). Ensuite, une tension nulle est appliquée au drain 13 du transistor d'accès 6 (F3). La tension d'effacement est, par exemple, une tension positive de +30V dans le cas d'un transistor à Bis(terpyridine)-Fe(ll). Entre les étapes est prévu un délai qui est déterminé en fonction de l'application souhaitée. Le délai peut, par exemple, être de l'ordre de la nanoseconde pour les applications de type multimédia ou de l'ordre de la seconde pour des applications dans le domaine spatial, lorsqu'une fiabilité maximale de l'information doit être assurée. Conformément à la figure 8, l'écriture d'une information dans le transistor de mémoire 5 est commencée par application simultanée d'une tension nulle à la source 15 du transistor de mémoire 5 et à la grille 9 du transistor d'accès 6 et d'une tension d'écriture Uwrite à la grille 11 du transistor de mémoire 5 (F4). Le drain Vd du transistor d'accès 6 est flottant pendant l'étape F4. L'étape F4 correspond à l'application de la tension pour programmer le transistor d mémoire. Puis, une tension nulle est appliquée à la grille 11 du transistor de mémoire 5 (F5). Ensuite, on applique une tension nulle au drain 13 du transistor d'accès 6 (F6). L'ensemble des étapes F5 et F6 correspond à la remise à zéro des tensions. En utilisant la molécule Bis(terpyridine)-Fe(ll), la tension d'écriture est fixée, par exemple, par l'expression n*(-2,5V), où est un nombre entier entre 1 et 8. Les phases d'effacement et d'écriture sont similaires, la différence principale étant la tension Vgm (Uerase ou Uwrite) appliquée à la grille 11 du transistor de mémoire 5. Dans les deux phases, effacement et écriture, une tension nulle doit être appliquée à la source 15 du transistor de mémoire 5. Pour l'écriture, il faut nécessairement qu'une tension nulle soit appliquée à la grille 9 du transistor d'accès 6. La lecture sélective comporte, de préférence, une phase de lecture de l'information stockée dans le transistor de mémoire 5 proprement dite (figure 10) et deux phases supplémentaires : une phase initiale (figure 9) pour rendre le transistor d'accès 6 passant et une phase finale (figure 11) pour bloquer le transistor d'accès 6, une fois la lecture du courant a été effectuée. La commutation du transistor d'accès 6 en état passant peut être commencée par application simultanée d'une tension nulle à la source 15 du transistor de mémoire 5 et au drain 13 du transistor d'accès 6 et d'une tension d'état passant Uon à la grille 9 du transistor d'accès 6 (F7 sur la figure 9). L'électrode de grille du transistor de mémoire 5 est flottante pendant I `étape F7. Puis, une tension nulle est appliquée à la grille 9 du transistor d'accès 6 (F8). Ensuite, une tension nulle est appliquée à la grille 11 du transistor de mémoire 5 (F9). Dans l'exemple de la molécule Bis(terpyridine)-Fe(ll), la tension d'état passant est Uon=-20V. La lecture d'une information dans le transistor de mémoire 5 comporte, de 1 o préférence, une première étape d'application d'une tension de lecture Uread au drain 13 du transistor d'accès 6 (F10 sur la figure 10) et une seconde étape d'application d'une tension nulle au drain 13 du transistor d'accès 6 (F11). La tension de lecture Uread est de l'ordre de 0,01V et par exemple de 75m V. 15 La commutation du transistor d'accès en état bloqué comporte, de préférence, l'application d'une tension d'effacement Uerase à la grille 9 du transistor d'accès 6 et, simultanément, la mise en état flottant de la grille 11 du transistor de mémoire 5 (F12 sur la figure 11). Puis, une tension nulle est 20 appliquée à la grille 9 du transistor d'accès 6. Ensuite, une tension nulle est appliquée à la grille 11 du transistor de mémoire 5. Afin de lire l'information stockée dans le transistor de mémoire, de façon sélective sans perturber des cellules de mémoire adjacentes, les phases 25 représentées aux figures 9, 10 et 11 sont effectuées successivement, c'est-à-dire on effectue d'abord la phase de commutation du transistor d'accès en état passant (F15), puis la phase de la lecture d'une information dans le transistor de mémoire 5 (F16) et ensuite la phase de commutation du transistor d'accès 6 en état bloqué. 30 La cellule de mémoire 4 peut ainsi être gérée par l'intermédiaire d'un jeu de quatre lignes : la ligne de mot, la ligne d'écriture, la ligne de lecture et la ligne de source, qui sont respectivement reliées à un décodeur d'adresse de ligne, un convertisseur numérique/analogique d'écriture, un convertisseur analogique/numérique de lecture et un bloc de contrôle principal 23, représenté à la figure 2. Le dispositif de mémoire comporte ainsi une série de convertisseurs numérique-analogique d'écriture, une série de convertisseurs analogique-numérique de lecture, un décodeur d'adresse de ligne et un bloc de contrôle principal. Le bloc de contrôle principal permet de contrôler l'ensemble des lignes de contrôle. Le dispositif comporte, de préférence, des cellules supplémentaires destinées à la correction d'erreurs. Revendications 1. Cellule de mémoire (4) comportant un transistor de mémoire (5) à effet de champ comportant un nanofil recouvert d'un type de molécules de mémoire, cellule caractérisée en ce qu'elle comporte un transistor d'accès (6) à effet de champ comportant un nanofil recouvert du même type de molécules de mémoire, une source (7) du transistor d'accès (6) étant reliée à un drain (8) du transistor de mémoire (5). 2. Cellule selon la revendication 1, caractérisée en ce qu'une population de molécules de mémoire recouvrant le nanofil présente plusieurs degrés d'oxydoréduction. 3. Cellule selon l'une des revendications 1 et 2, caractérisée en ce que, le transistor de mémoire (5) ayant une électrode de grille, au moins une caractéristique de courant parcourant le transistor en fonction d'une tension appliquée à l'électrode de grille présente un cycle d'hystérésis irréversible. 4. Cellule selon l'une quelconque des revendications 1 à 3, caractérisée en ce que le nanofil du transistor d'accès (6) et le nanofil du transistor de mémoire (5) sont constitués par un nanofil unique (19) ayant deux extrémités (20, 21) constituant respectivement un drain (13) du transistor d'accès (6) et une source (15) du transistor de mémoire (5). 5. Cellule selon la revendication 4, caractérisée en ce que qu'elle comporte des grilles (9, 11) cylindriques entourant le nanofil (19) et correspondant respectivement au transistor d'accès (6) et au transistor de mémoire (5). 6. Dispositif de mémoire comportant une pluralité de cellules de mémoire 30 (4) selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'une grille (9) de transistor d'accès (6) est reliée à une ligne de mot (10) et 15une grille (11) de transistor de mémoire (5) est reliée à une ligne d'écriture (12). 7. Dispositif selon la revendication 6, caractérisé en ce qu'un drain (13) de 5 transistor d'accès (6) est relié à une ligne de lecture (14) et une source (15) de transistor de mémoire (5) est reliée à une ligne de source (16). 8. Dispositif selon l'une des revendications 6 et 7, caractérisé en ce qu'un drain (8) du transistor de mémoire (5) est relié à une ligne de commande 10 supplémentaire (18). 9. Dispositif selon l'une quelconque des revendications 6 à 8, caractérisé en ce qu'il comporte des moyens (23) pour commuter le transistor d'accès (6) dans un premier état (3), peu résistif, lors d'une phase de lecture (F10) 15 d'une information stockée dans le transistor de mémoire (5) et des moyens (23) pour commuter le transistor d'accès (6) dans un second état, hautement résistif. 10. Procédé d'utilisation du dispositif selon l'une quelconque des 20 revendications 6 à 9, caractérisé en ce qu'il comporte l'effacement de l'information stockée dans le transistor de mémoire par : application simultanée d'une tension nulle à la source du transistor de mémoire et d'une tension d'effacement (Uerase) à la grille du transistor de mémoire, et, simultanément, la mise en état flottant du drain du 25 transistor d'accès et de la grille du transistor d'accès (F1), - puis application d'une tension nulle à la grille du transistor de mémoire et à la grille du transistor d'accès (F2), puis application d'une tension nulle au drain du transistor d'accès (F3). 30 11. Procédé selon la revendication 10, caractérisé en ce qu'il comporte I `écriture d'une information dans le transistor de mémoire par : -application simultanée d'une tension nulle à la source du transistor de mémoire et à la grille du transistor d'accès et d'une tension d'écriture (Uwrite) à la grille du transistor de mémoire, et, simultanément, la mise en état flottant du drain du transistor d'accès (F4), puis application d'une tension nulle à la grille du transistor de mémoire (F5), puis application d'une tension nulle au drain du transistor d'accès (F6). 12. Procédé selon l'une des revendications 10 et 11, caractérisé en ce qu'il comporte la commutation du transistor d'accès en état passant par : application simultanée d'une tension nulle à la source du transistor de mémoire et au drain du transistor d'accès et d'une tension d'état passant (Uon) à la grille du transistor d'accès, et, simultanément, la mise en état flottant de la grille du transistor de mémoire (F7), puis application d'une tension nulle à la grille du transistor d'accès (F8), puis application d'une tension nulle à la grille du transistor de mémoire (F9). 13. Procédé selon l'une quelconque des revendications 10 à 12, caractérisé 20 en ce qu'il comporte la lecture d'une information dans le transistor de mémoire par : application d'une tension de lecture (Uread) au drain du transistor d'accès (F10), puis application d'une tension nulle au drain du transistor d'accès (F11). 25 14. Procédé selon l'une quelconque des revendications 10 à 13, caractérisé en ce qu'il comporte la commutation du transistor d'accès en état bloqué par : application d'une tension d'effacement (Uerase) à la grille du transistor 30 d'accès et, simultanément, la mise en état flottant de la grille du transistor de mémoire (F12), puis application d'une tension nulle à la grille du transistor d'accès (F13), - puis application d'une tension nulle à la grille du transistor de mémoire (F14). 15. Procédé selon l'une quelconque des revendications 10 à 14, caractérisé en ce qu'il comporte successivement : la commutation du transistor d'accès en état passant (F15), la lecture d'une information dans le transistor de mémoire (F16) et la commutation du transistor d'accès en état bloqué (F17).10