FR 2892581 A1 20070427 FR 0510777 A 20051021 MULTIPLEXEUR A HAUT DEBIT A ARCHITECTURE PARALLELE. Le domaine de l'invention est celui des multiplexeurs électroniques pour transmission de données numériques à haut débit. Pour minimiser le nombre de câbles de transmission de données 10 numériques, il est intéressant de multiplexer les données de façon à faire transiter dans un même câble plusieurs signaux numériques. Pour réaliser le multiplexage de données numériques, il existe différents types de techniques possibles. Une de ces techniques couramment employée est dite TDM, acronyme anglo-saxon signifiant Time Division Multiplexing. Le principe de 15 cette technique est illustrée en figure 1 dans le cas de la transmission de deux signaux D11 et D12. Les deux signaux numériques ayant le même débit F sont multiplexés temporellement par un multiplexeur M qui émet un seul signal numérique DM à un débit 2F sur un seul canal L, ce signal DM est ensuite démultiplexé par un démultiplexeur DEM pour redonner les deux 20 signaux initiaux Dos et DO2 au débit F. Généralement, le signal multiplexé DM est obtenu en entrelaçant les signaux initiaux, un bit sur deux du signal multiplexé correspond, par exemple, aux bits du premier signal D11, les autres bits du signal multiplexé correspondant à ceux du second signal D12. 25 Lorsque le signal multiplexé DM est transmis par voie optique, les moyens de multiplexage sont soit des moyens optiques soit des moyens électroniques. Dans le premier cas, on parle de multiplexage OTDM, acronyme anglo-saxon signifiant Optical Time Division Multiplexing. Dans le second cas, on parle de multiplexage ETDM, acronyme anglo-saxon 30 signifiant Electrical Time Division Multiplexing. Les technologies ETDM sont moins chères que les technologies OTDM qui sont généralement réservées aux transmissions très haut débit. Les technologies ETDM sont actuellement limitées à 80 gigabits par seconde. Elles utilisent généralement des technologies :5 • Pour les débits peu élevés, à base de Silicium-(Bi)-CMOS, acronyme anglo-saxon signifiant Complementary Metal Oxide Semiconductor ; • Pour les débits plus élevés, à base de SiGe, GaAs ou InP. Actuellement, il existe un besoin croissant pour des transmissions à très haut débit, supérieur à 80 Gbits/s, débit qui n'est pas facilement accessible aux technologies ETDM. 10 Aussi, le dispositif selon l'invention permet de doubler simplement les capacités de multiplexage des technologies ETDM actuelles. On peut ainsi obtenir des débits importants correspondant aux besoins actuels en matière de télécommunications en utilisant des technologies moins coûteuses. Bien entendu, l'invention peut également s'appliquer aux 15 technologies OTDM. Plus précisément, l'invention a pour objet un circuit électronique de multiplexage temporel de deux signaux initiaux à codage binaire de type NRZ, chaque bit des signaux ayant une durée T, les deux signaux pouvant 20 prendre des valeurs respectives définissant 4 états notés 0, 0 , 0, 1 , 1, 0 , 1,1 , ledit circuit comprenant au moins : • Un générateur des 4 signaux primaires associés respectivement à ces dits 4 états : • Un premier signal primaire continu d'amplitude correspondant au niveau binaire 0 ; • Un second signal primaire continu d'amplitude correspondant au niveau binaire 1 ; • Un troisième signal binaire périodique comportant une succession de bits alternativement aux niveaux binaires 0 et 1 , chaque bit dudit troisième signal ayant une durée T/2, moitié de la durée des bits des signaux initiaux ; • Un quatrième signal binaire périodique comportant une succession de bits alternativement aux niveaux binaires 0 et 1 , chaque bit dudit quatrième 25 30 35 signal ayant une durée T/2, moitié de la durée des bits des signaux initiaux, ledit quatrième signal étant déphasé d'une durée d'un bit par rapport au troisième signal ; • Des moyens de sélection contrôlés par les deux signaux initiaux permettant de générer un signal final à partir des 4 signaux primaires, lesdits moyens étant agencés de façon que, pour chaque durée T pour laquelle les deux signaux définissent un état donné, le signal final résulte de la sélection pendant cette durée de celui des 4 signaux primaires qui est associé audit état donné. Typiquement, le signal de sortie est égal au : • Premier signal primaire si l'état des signaux initiaux vaut 0,0 ; • Second signal primaire si l'état des signaux initiaux vaut • 1,1 ; • Troisième signal primaire si l'état des signaux initiaux vaut 1,0 ; • Quatrième signal primaire si l'état des signaux initiaux vaut 0, 1 . Les autres associations signaux primaires-états restent toutefois possibles. Il convient alors dans chaque cas que l'association choisie soit prise en compte au niveau des opérations de démultiplexage effectuées en réception. Avantageusement, le circuit électronique comporte un bloc logique permettant de générer 4 signaux logiques associés respectivement aux 4 états des signaux initiaux, un état logique d'un signal logique valant 1 lorsque les signaux initiaux définissent un état associé audit signal logique et 0 dans les autres cas ; les moyens de sélection peuvent comporter des moyens permettant de réaliser la somme des 4 produits des signaux logiques par les signaux primaires. Avantageusement, les signaux sont des signaux optiques et les moyens de sélection sont des portes optiques contrôlées électroniquement. L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description qui va suivre donnée à titre non limitatif et grâce aux figures annexées parmi lesquelles : • La figure 1 représente le principe général d'un ensemble de multiplexage/démultiplexage à deux canaux ; • La figure 2 représente le principe général du circuit de multiplexage selon l'invention ; • La figure 3 représente les variations temporelles des différents signaux mis en oeuvre par le circuit de multiplexage selon l'invention ; • La figure 4 représente une variante du dispositif de multiplexage selon l'invention. La figure 2 représente le principe général du circuit de 15 multiplexage selon l'invention permettant de multiplexer deux signaux initiaux D11 et D12 à codage binaire de type NRZ, acronyme signifiant Non Retour à Zéro. Les bits composant ces signaux ont une durée temporelle T à laquelle correspond un débit F égale à 1/T. Le circuit de multiplexage comprend essentiellement : 20 • Un générateur G de 4 signaux primaires ; • Des moyens de sélection activés électroniquement SEL desdits signaux primaires contrôlés par les deux signaux initiaux.D11 et D12 permettant de générer le signal multiplexé final DM. 25 A titre d'exemple, le contrôle des moyens de sélection est obtenu par un bloc logique BL permettant de générer 4 signaux logiques tous différents So, Si, S2 et S3 dépendant des deux signaux initiaux D11 et D12. La figure 3 représente les variations temporelles des différents 30 signaux nécessaires à l'invention dans le cas de deux signaux Dl1 et D12. Sur cette figure, le temps t est en abscisse et l'intensité des différents signaux en ordonnée. Les lignes fines verticales sont séparées d'une durée égale à une demi-période T/2. Les parties grasses des signaux D et C représentent les parties utiles servant à la construction du signal multiplexé. 10 35 Comme illustré en figure 3, les 4 signaux primaires issus du générateur G sont les suivants : • Un premier signal primaire Co continu d'amplitude correspondant au niveau binaire 0 ; • Un second signal primaire CI continu d'amplitude correspondant au niveau binaire 1 ; • Un troisième signal primaire CK périodique comportant une succession de bits alternativement aux niveaux binaires 0 et 1 , chaque bit dudit troisième signal ayant une durée T/2, moitié de la durée des bits des signaux initiaux ; • Un quatrième signal primaire CAK périodique comportant une succession de bits alternativement aux niveaux binaires 0 et 1 , chaque bit dudit troisième signal ayant une durée T/2, moitié de la durée des bits des signaux initiaux, ledit quatrième signal étant déphasé d'une durée d'un bit par rapport au troisième signal. Bien entendu, la génération des deux premiers signaux Co et CI ne pose aucun problème technique. Bien que les signaux CK et CAK soient à une fréquence double de celle des signaux initiaux, leur génération ne pose également pas de problèmes techniques dans la mesure où ils correspondent à des signaux périodiques simples qu'il est possible de générer à haute fréquence. Pendant une période T, la paire de signaux D11 et D12 ne peuvent avoir que l'un des 4 états possibles suivants : 0, 0 , 0, 1 , 1, 0 , 1, 1 . Par conséquent, le signal multiplexé correspondant à ces deux signaux correspond nécessairement à l'un des 4 signaux primaires. Le but des moyens de sélection est de sélectionner le bon signal primaire correspondant aux différents états des signaux initiaux. A cette fin, on peut utiliser un bloc logique qui, à partir des signaux initiaux génère 4 signaux logiques So, Si, S2 et S3 associés respectivement aux 4 états des signaux initiaux, l'état logique d'un signal logique valant 1 lorsque les signaux initiaux définissent un état associé audit signal logique et 0 dans les autres cas. Ces signaux sont représentés sur la figure 3. Par exemple, So vaut 1 lorsque les deux signaux Dis et D12 valent 0, 0 et So vaut 0 lorsque les deux signaux D11 et D12 valent 0, 1 , 1, 0 et 1, 1 . La génération de ces signaux logiques, qui se fait à la fréquence F, ne pose pas de problèmes de réalisation technique. Ainsi, les 4 signaux logiques sont représentatifs de l'état des signaux D11 et D12. Chacun des 4 signaux logiques commande la sélection d'un des 4 signaux primaires. Le signal primaire sélectionné correspond à l'état des signaux D11 et D12. A titre d'exemple, l'opération logique réalisée est la suivante : DM = CO.so + CK•S1 + CAK.S2 + C1.S3 La synchronisation des signaux primaires CK et CAK par rapport aux signaux de sélection est essentielle au bon fonctionnement du circuit. L'utilisation de dispositifs à bascule dites D.FF, FF étant l'acronyme anglo-saxon de Flip-Flop permet de résoudre ce problème. Il est cependant possible que les transitions entre la succession des signaux primaires constituant le signal multiplexé ne soient pas parfaites. Dans ce cas, elles peuvent être filtrées au niveau de la sortie des moyens de sélection. II est également possible d'utiliser une autre disposition. En effet, le signal multiplexé est constitué par la succession des bits BD1 du premier signal D1 suivi des bits BD2 du second signal D2 pour constituer la succession temporelle BD1 - BD2- BD1+T - BD2+T - BD1+2T... On peut obtenir le signal multiplexé de façon différente. On retarde chaque bit BD2 du second signal D2 d'une durée temporelle égale à la durée d'un bit. On obtient un signal retardé D2_T. On réalise alors un signal multiplexé par la succession des bits BD2_T du signal retardé suivi des bits BD1 du signal D1 pour constituer la succession temporelle BD2-T - BD1- BD2 -BD1+T - BD2+T...Ce second signal multiplexé est, comme on le voit, identique au premier à un retard temporel près égal à une demi-période. Cependant, il a été généré à partir de signaux primaires différents qui apportent un bruit nécessairement différent de celui du signal multiplexé initial. En sommant ces deux signaux multiplexés, on diminue ainsi le bruit de façon importante. A titre d'exemple, le dispositif représenté en figure 4 permet de réaliser cette fonction. Il comprend : • Un générateur G des 4 signaux primaires Co, C1, CK et CAK ; • Deux blocs logiques BL1 et BL2 ; • Deux moyens de sélection SEL1 et SEL2 reliés au générateur et aux blocs logiques ; • Deux circuits à retard, le premier LRT générant un premier 5 retard égal à une période T et le second LRTi2 générant un second retard égal à une demi-période T/2 ; • Un sommateur analogique S.A.. Le fonctionnement est le suivant : Chaque bloc logique possède deux entrées notées El et E2. le 10 montage est tel que, dans le multiplex temporel issu de chaque moyen de sélection SEL1 ou SEL2, les bits correspondant au signal reçu par la première entrée El du bloc logique associé BL1 ou BL2 précèdent ceux correspondant au signal reçu par la seconde entrée E2. Les signaux DI et D2 sont connectés respectivement aux entrées El et E2 du bloc logique BL1 15 et sont connectés respectivement aux entrées E2 et El du bloc logique BL2, le signal D2 étant retardé dans ce cas d'une période T par le premier circuit à retard LRT. Les blocs logiques BL1 et BL2 génèrent chacun 4 signaux logiques S0, Si, S2 et S3 qui commandent les signaux primaires des 20 sélecteurs SEL1 et SEL2. En sortie des sélecteurs, on obtient deux signaux multiplexés identiques DM1 et DM2 mais déphasés d'une demi-période. Le second circuit à retard permet de les mettre en phase et le sommateur analogique de les additionner. On obtient alors un signal multiplexé DM dont le bruit est réduit. 25 Les circuits selon l'invention peuvent être mis en oeuvre par des moyens électroniques classiques sur des signaux initiaux électroniques. Il est également possible de réaliser un multiplexage produisant un multiplex optique à partir de signaux primaires optiques obtenus au 30 moyen, par exemple, de modulateurs électro-optiques. Dans ce dernier cas, les moyens de sélection sont des portes optiques contrôlées électroniquement. 15 20 25 30 35 REVENDICATIONS 1. définissant 4 états notées 0, 0 , 0, 1 , 1, 0 , 1,1 , ledit circuit comprenant au moins : (G) de 4 signaux primaires associés • Un générateur respectivement à ces dits 4 états : • Un premier signal primaire (Co) continu d'amplitude correspondant au niveau binaire 0 ; • Un second signal primaire (CI) continu d'amplitude correspondant au niveau binaire 1 ; • Un troisième signal primaire (CK) périodique comportant une succession de bits alternativement aux niveaux binaires 0 et 1 , chaque bit dudit troisième signal ayant une durée T/2, moitié de la durée des bits des signaux initiaux ; • Un quatrième signal primaire (CAK) périodique comportant une succession de bits alternativement aux niveaux binaires 0 et 1 , chaque bit dudit quatrième signal ayant une durée T/2, moitié de la durée des bits des signaux initiaux, ledit quatrième signal étant déphasé d'une durée d'un bit par rapport au troisième signal ; • Des moyens de sélection (SEL) électronique contrôlés par les deux signaux initiaux permettant de générer un signal final (DM) à partir des 4 signaux primaires, lesdits moyens étant agencés de façon que, pour chaque durée T pour laquelle les deux signaux définissent un état donné, le signal final résulte de la sélection pendant cette durée de celui des 4 signaux primaires qui est associé audit état donné. Circuit électronique de multiplexage temporel de deux signaux initiaux (D1.1, D12) à codage binaire de type NRZ, chaque bit des signaux ayant une durée T, les deux signaux pouvant prendre des valeurs respectives 10 2. Circuit électronique de multiplexage selon la revendication 1, caractérisé en ce que l'association des signaux primaires et des états des signaux initiaux est la suivante : • Premier signal primaire associé à l'état 0, 0 ; • Second signal primaire associé à l'état 1, 1 ; • Troisième signal primaire associé à l'état 1, 0 ; • Quatrième signal primaire associé à l'état 0, 1 ; 3. Circuit électronique de multiplexage selon l'une des revendications 1 ou 2, caractérisé en ce que le circuit électronique comporte, en outre, un bloc logique (BL) permettant de générer 4 signaux logiques (So, SI, S2 et S3) associés respectivement aux 4 états des signaux initiaux, l'état logique d'un signal logique valant 1 lorsque les dits signaux initiaux définissent un état associé audit signal logique et 0 dans les autres cas. 4. Circuit électronique de multiplexage selon la revendication 3, caractérisé en ce que les moyens de sélection (SEL) comportent des moyens permettant de réaliser la somme des 4 produits des signaux logiques (So, S,, S2 et S3) par les signaux primaires (Co, CI, CK et CAK). 5. Circuit électronique de multiplexage selon l'une des revendications précédentes, caractérisé en ce que les signaux sont des signaux optiques et les moyens de sélection sont essentiellement des portes optiques contrôlées électroniquement. 25