FR 2895173 A1 20070622 FR 0512960 A 20051220 INTERFACE DE TRANSMISSION DE DONNEES NUMERIQUES SYNCHRONES Le domaine de ('invention est celui des interfaces de transmission de signaux d'entree numeriques binaires synchrones comportant un deserialisateur, encore appele > en terminologie anglosaxonne. Ces interfaces sont plus connues sous I'acronyme anglo-saxon SDI signifiant Serial Digital Interface et plus generalement, on appelle signaux SDI Ies signaux issus de ces interfaces. Dans un grand nombre d'applications necessitant le traitement de donnees numeriques a haut debit, la transmission des donnees entre deux unites de traitement se fait par des liaisons serie, ce qui permet de reduire le cablage et de simplifier la connectique entre les differentes unites de traitement. Par contre, le traitement des donnees est realise en parallele par les unites de traitement pour des raisons d'efficacite. Pour assurer les conversions parallele-serie et serie-parallele, on utilise des convertisseurs appeles serialisateurs ou deserialisateurs qui convertissent les signaux serie en signaux parallele et reciproquement. En general, les deux fonctions sont rassemblees dans un circuit integre unique appele SERDES, abreviation anglo-saxonne de SERializer-DESerializer. Les SERDES sont particulierement utilises pour la transmission de signaux numeriques video. Les signaux video sont regis par des normes de definition et de transmission. Les principaux organismes a I'origine de ces normes sont le CCIR, Comite Consultatif International des Radiocommunications et le SMPTE, Society of Motion Picture Television Engineers. Certaines normes comme la SMPTE 259 qui est la version de transmission serialisee de la norme video SMPTE 125 impose de respecter strictement le caractere synchrone de la transmission des signaux video. Les signaux sont dits synchrones lorsque la frequence de transmission du signal est un multiple exact de la frequence pixel, qui est elle-meme un multiple exact de la frequence ligne, laquelle est un multiple exact de la frequence trame. Cette obligation entralne des complications materieiles immportantes pour des coffrets electroniques ayant a recevoir ou a transmettre de tels signaux comme, par exemple, les coffrets de commutation. En effet, la transmission de signaux synchrones implique que I'horloge du deserialisateur ait une frequence parfaitement identique a celle du signal video. Pour resoudre cette difficulte, it existe principalement deux grands types de solution. Le premier type de solution est illustre en figure 1 qui represente un ensemble electronique comprenant successivement 5 elements 10 principaux : • Une premiere liaison 101 de transmission de signaux video numeriques serie haut debit ; • Un deserialisateur 102 inclus classiquement dans un premier composant SERDES 104 qui transforme le signal 15 serie d'entree en signaux paralleles ; • Une unite de traitement electronique 105 des signaux paralleles ; • Un serialisateur 103 inclus classiquement dans un second composant SERDES 104 qui transforme les signaux 20 paralleles en signal serie de sortie; • Une seconde liaison 107 de transmission de signaux video numeriques serie haut debit. Sur cette figure et sur les deux suivantes, les conventions suivantes ont ete adoptees : 25 • Les signaux serie sont representes par des fleches en traits noirs ; • Les signaux parallele sont representes par des fleches blanches epaisses. Dans ce type de configuration, on utilise un circuit de recuperation 30 d'horloge a boucle de phase analogique inclus dans le premier composant SERDES qui est utilise uniquement en recepteur. II utilise un oscillateur a frequence fixe comme horloge de reference. Son circuit de recuperation d'horloge a boucle de phase analogique delivre un signal d'horloge synchrone de la source a la frequence pixel. Tous les circuits en aval 35 concourrant a la regeneration d'une sortie SDI dependant du signal d'entree utilisent alors ce signal d'horloge. Si cette horloge possede trop de jitter, it est possible d'inserer une boucle de phase additionnelle ayant une frequence de coupure tits basse et un oscillateur tits performant de type VCXO, acronyme anglo-saxon signifiant Voltage Controlled Crystal Oscillator. Cette option est illustree sur la figure 1 ou I'oscillateur 108 est represents par un rectangle en traits pointilles. Le serialisateur du premier SERDES utilise en reception ne peut pas titre utilise en emission puisque son horloge interne n'est pas synchrone de la frequence du signal d'entree. On doit donc utiliser, comme illustre en figure 1, un second SERDES pour la mise en serie du signal serie de sortie. Cette solution presente ('inconvenient de necessiter des composants SERDES specifiques capables de fonctionner avec les patterns pathologiques >> de la norme SMPTE 259. On entend par patterns pathologiques >> toute succession importante du meme &tat logique comme, par exemple, une succession de 20 >, ladite succession est appelee generalement >. Les fabricants de composants de type FPGA, acronyme anglosaxon signifiant > proposent des composants SERDES a tits haut debit, dimensionnes pour des debits egaux ou sup&rieurs a 622 Mbauds. Leurs circuits de recuperation d'horloge a boucle de phase analogique ne sont pas compatibles d'applications a plus bas debit. A plus bas debit, les composants specifiques SERDES presentent Ies inconvenients de ne plus pouvoir titre integres dans des composants de 25 type FPGA et d'avoir une consommation et un encombrement importants. Le second type de solution est illustre en figure 2 qui represente un ensemble electronique comprenant 5 elements principaux : • Une premiere liaison 101 de transmission de signaux video numeriques serie haut debit ; • Une seconde liaison de transmission 107 de signaux video numeriques serie haut debit. • Un composant SERDES 104 unique comprenant : o un deserialisateur 102 qui transforme le signal serie d'entree en signaux parallele d'entr&e et 30 35 o un serialisateur 103 qui transforme les signaux parallele de sortie en signal serie de sortie ; • Une unite de traitement electronique 105 des signaux paralleles ; • Un convertisseur 109 de frequence trame encore appele en terminologie anglo-saxonne >. Le principe de fonctionnement consiste a regenerer completement un signal video SDI a ('aide d'un convertisseur 109 de frequence trame. Ce convertisseur utilise des memoires de trames 110 encore appelees en terminologie anglo-saxonne > selon des modes qui peuvent titre soit , soit FIFO >>, acronyme signifiant ). Les circuits en aval de ce convertisseur utilisent un signal d'horloge genere dans I'equipement et toutes les frequences pixel, ligne et trame du signal de sortie sont des divisions exactes de la frequence de ce signal d'horloge. Ainsi, le caractere parfaitement synchrone du signal de sortie est respecte. Cette seconde solution est couteuse et complexe sur le plan materiel. Le stockage en memoires ) ajoute necessairement un temps de latence correspondant a la duree de deux trames ou de deux images dans la chaine de transmission. Ce temps de latence peut s'averer inacceptable Iorsque ('information video doit titre utilisee en temps reel. La societe ALTERA propose une solution permettant de resoudre ce probleme de synchronisation de I'horloge. Cette solution est basee sur le principe du surechantillonnage asynchrone encore appele en terminologie anglo-saxonne >. L'horloge du deserialisateur est forcee sur son entree de frequence de reference au lieu de s'asservir sur la frequence du signal d'entree. Celui-ci est surechantillonne generalement avec un rapport nominal de 5. Par exemple, si le debit du signal d'entree est de 270 Mbauds, le deserialisateur fonctionne avec une frequence d'echantillonnage de 1350 Mbauds. La deserialisation peut se faire, par exemple, sur 10 bits du signal d'entree. Par consequent, si le surechantillonnage est dans un rapport 5, pour chaque mot parallele de 10 bits, en moyenne 2 echantillons du signal sont extraits. Cependant, comme la frequence de reference du deserialisateur est issue d'un oscillateur qui n'est pas synchrone, it se produit un glissement de phase qui necessite de capturer periodiquement soit un seul echantillon, soit trois selon le signe de I'ecart de frequence. Les echantillons sont stockes dans un registre tampon dont on extrait un mot de largeur fixe. Le rythme auquel les 10 echantillons sont preleves est done de 27 megahertz. Pour decoder le signal video, it ne reste plus qu'a realiser des fonctions classiques pour ce type de transmission : • decoder le bus selon le code pseudo-aleatoire de la norme, operation encore appelee descrambler >> ; • reconnoitre les messages de synchronisation video ; • retrouver la phase des mots, operation encore appelee word boundaries synchronisation >>. Cette solution permet d'integrer un grand nombre d'interfaces dans un seul circuit tout en conservant une foible consommation electrique. Mais les frequences du signal d'entree sont perdues. La frequence du signal recupere est Bien en moyenne de 27 megahertz. Mais, par rapport au signal d'horloge de 135 megahertz synchrone de la frequence d'horloge du deserialisateur, si la periode du signal vaut tits frequemment la dui-6e de 5 echantillons, elle peut egalement valoir 4 ou 6 durees d'echantillons de temps en temps. Par consequent, le jitter introduit est trop important pour retransmettre un signal synchrone. II est possible d'introduire une boucle de phase pour filtrer la frequence des signaux de sortie et restituer une horloge parfaitement reguliere, mais la realisation electronique de cette boucle de phase se revele particulierement ardue. Les techniques de recuperation d'horloge a boucle de phase analogique et de surechantillonnage sont habituellement contradictoires, la premiere est utilisee pour les hauts debits, proches des limites de vitesse des composants, la seconde est utilisee pour les bas debits. Le dispositif selon ('invention combine deserialisation et recuperation de phase par surechantillonnage, encore appele oversampling avec une boucle d'asservissement de frequence. II permet de traiter, a moindre coat, des signaux synchrones sans presenter Ies inconvenients des methodes precedentes.35 Plus precisement, ('invention a pour objet une interface de transmission d'un signal d'entree numerique synchrone compose de bits emis en serie a une frequence de transmission egale a un premier multiple entier M d'une premiere frequence d'horloge, ladite interface comprenant au moins un deserialisateur fonctionnant en sur- echantillonnage et fournissant des echantillons numeriques de sortie en parallele de chaque bit, les echantillons de sortie etant emis a une seconde frequence d'horloge, multiple entier N d'une troisieme frequence, ladite troisieme frequence etant sensiblement egale a la premiere frequence, chaque bit echantillonne etant compose sensiblement de N echantillons, un signal d'entree serie donnant M signaux paralleles, caracterise en ce que ladite interface comporte un dispositif electronique d'asservissement de la troisieme frequence sur la premiere frequence d'horloge, ledit dispositif comprenant : • Des moyens de comptage du nombre d'echantillons composant chaque bit echantillonne ; • Des moyens d'incrementation-decrementation de la troisieme frequence d'horloge agences de fawn que la troisierne frequence d'horloge est augmentee lorsque (edit nombre d'echantillons est inferieur au multiple entier N et diminuee lorsque ledit nombre d'echantillons est superieur a N. Avantageusement, les moyens de comptage comportent : • Des moyens de detection des changements d'etat des echantillons numeriques de sortie ; • Des moyens de pointage permettant, parmi une succession d'echantillons, d'extraire un echantillon representatif d'un bit ; • Des moyens de comparaison des positions relatives des changements d'etat des echantillons et des positions des moyens de pointage. Avantageusement, les moyens d'incrementation-decrementation comprennent essentiellement et successivement un compteur numerique, un convertisseur analogique-numerique, une electronique d'amplification et de filtrage, le signal issu de ladite electronique commandant la tension de controle de I'oscillateur qui genere le signal d'horloge de reference du deserialisateur. Avantageusement, ''interface est agencee de fawn que I'ecart de frequence relatif AF/F maximal entre la troisieme frequence et la premiere frequence est inferieur a ''inverse du produit du multiple entier N par le nombre de du signal d'entree. L'invention sera mieux comprise et d'autres avantages apparaitront a Ia lecture de la description qui va suivre donnee a titre non limitatif et grace aux figures annexees parmi lesquelles : • La figure 1 represente un premier ensemble electronique selon ''art anterieur permettant le traitement de signaux numeriques serialises par une unite de traitement fonctionnant en parallele ; • La figure 2 represente un second ensemble electronique selon ''art anterieur permettant egalement le traitement de signaux numeriques serialises par une unite de traitement fonctionnant en parallele ; • La figure 3 represente une interface de transmission d'un signal d'entree numerique selon !'invention. 20 Comme it a ete dit, le cceur de !'invention repose sur 3 principes : • Surechantillonnage du signal serie ; • Determination du nombre d'echantillons composant chaque bit du signal echantillonne ; • Asservissement de la frequence d'horloge 25 d'echantillonnage en fonction du nombre d'echantillons detecte. II existe, bien entendu, differentes realisations electroniques permettant d'atteindre ces fonctions. La figure 3 est un exemple de synoptique d'une interface de transmission de signaux d'entree numeriques 30 binaires synchrones selon 'Invention. Ce dispositif comprend : • Un deserialisateur 201; • Un premier et un second registre de stockage identiques 35 202 et 203 ; 10 15 • Des moyens d'indexation et de comparaison 204 ; • Un troisieme registre de stockage 205 ; • Un quatrieme registre de stockage 206 ; • Des fonctions de traitement classiques des signaux parallele 207; • Des moyens d'incrementation-decrementation de la troisieme frequence d'horloge comprenant un compteur 208, un convertisseur digital-analogique 209, un amplificateur 210 et un oscillateur 211 ; • Un multiplicateur de frequence d'horloge 212 commande par le signal d'horloge issu de I'oscillateur 211. Pour faciliter la comprehension du fonctionnement de ('interface, on choisit pour les principaux parametres les valeurs suivantes qui 15 correspondent a des valeurs typiques de signaux video : • Frequence pixel du signal numerique d'entree serialise : 270 Mbps (megabits par seconde) ; • Frequence de surechantillonnage du deserialisateur sensiblement egale a 5 fois ce debit, soit environ 1350 20 megahertz. N vaut donc 5 ; • Nombre M de signaux paralleles a la sortie du deserialisateur : 10 emis a 135 megahertz ; • Frequence des signaux numeriques parallele de sortie : 27 megahertz. 25 Bien entendu, le dispositif peut fonctionner de fawn equivalente avec d'autres valeurs de parametres. Le signal d'entree numerique serie est deserialise par le 30 deserialisateur 201. A Ia sortie du deserialisateur 201, des flux de 10 echantillons paralleles sont emis a une cadence voisine de 135 megahertz et sont stockes dans le premier registre 202. Le second registre 203 de la figure 3 permet de prendre en compte au moins un onzieme echantillon succedant aux 10 echantillons de 35 chaque flux. Ce onzieme echantillon peut se reveler necessaire si certaines operations logiques realisees sur les dix echantillons necessitent deux echantillons successifs. C'est le cas, notamment, quand les moyens de comparaison 204 comprennent des portes logiques realisant la fonction >. Dans ce cas, le onzieme echantillon est utile pour realiser ('operation logique avec le dixieme echantillon. Ces 10 signaux paralleles echantillonnes, comptetenu du surechantillonnage, correspondent donc a environ 2 bits du signal d'entree, chaque bit etant compose d'environ 5 echantillons successifs. Les moyens d'indexation et de comparaison 204 comprennent un pointeur electronique qui est normalement indexe sur I'echantillon central de ces 5 echantillons. II est interessant d'adopter cette disposition de fawn a diminuer le taux d'erreur. En effet, sur les 5 echantillons representant un bit du signal, les echantillons extremes peuvent etre bruites et on conserve ainsi une marge d'erreur de pointage d'un echantillon. Les moyens d'indexation et de comparaison 204 comprennent egalement des moyens de detection des changements d'etat de ces echantillons. Pour realiser cette fonction, on peut par exemple utiliser une batterie de portes logiques realisant la fonction , encore appelees XOR. On sait que la sortie d'une porte XOR est au niveau logique 1 que si une et une seule de ces deux entrees est au niveau logique 1. Par ce moyen, it est aise de determiner les changements d'etat qui se traduiront, a Ia sortie des portes XOR, par des niveaux logiques >. On compare alors par des moyens electroniques classiques la position relative des changements d'etat des echantillons et la positions des 25 moyens de pointage. Deux cas peuvent se presenter : • La position relative correspond a la position attendue. Cela signifie qu'un bit echantillonne comprend 5 echantillons et que, par consequent, la frequence d'echantillonnage est egale a exactement 5 fois la frequence du signal numerique 30 d'entree. Dans ce cas, on ne change ni la position du pointeur ni la frequence d'echantillonnage et on passe a ['analyse du bit suivant. L'echantillon pointe est stocke dans le troisieme registre 205 a 12 bits a la cadence de 27 megahertz et se remplit au fur et a mesure de I'arrivee des 35 echantillons retenus. • La position relative ne correspond pas a la position attendue. La variation de phase est due au glissement de frequence entre la premiere et les seconde et troisieme frequences. Cela signifie qu'un bit echantillonne ne comprend pas 5 echantillons et que, par consequent, la frequence d'echantillonnage n'est plus egale a exactement 5 fois la frequence du signal numerique d'entree. Dans ce cas, trois actions sont entreprises : o La position du pointeur est indexe soit positivement soft negativement selon le sens du dephasage de fapon a le recentrer sur I'echantillon central d'un bit echantillonne ; o Ce signal d'indexation qui peut titre positif (position dite UP) ou negatif (position dite DOWN) commande les moyens d'incrementation-decrementation de la frequence d'horloge du signal de reference a 135 megahertz qui pilote la frequence de surechantillonage. o L'echantillon pointe est stocke dans le troisieme registre 205 a 12 bits. Lorsque le registre 205 a 12 bits contient au moins 10 echantillons, les 10 plus anciens echantillons sont extraits pour titre stockes dans la quatrieme registre 206 qui comporte bien 10 bits en parallele emis a la cadence de 27 megahertz correspondant a 10 bits serie du signal d'entree 25 emis a la cadence de 270 mbps. La fonction de deserialisation est donc bien realisee a la bonne frequence puisque I'horloge d'echantillonnage est constamment asservie sur la frequence du signal d'entree. Bien entendu, le dispositif electronique peut comporter d'autres fonctions comme la gestion du pointeur. En effet, si le pointeur se decale 30 toujours dans le meme sens sur plusieurs bits successifs, it arrivera necessairement en limite de registre. Dans ce cas, it faut le reinitialiser et veiller que pendant cette reinitialisation, le bon nombre de bits est bien pris en compte selon que le pointeur est descendu jusqu'en bas du registre ou monte jusqu'en haut du registre. 10 15 20 35 Les signaux UP et DOWN permettent d'incrementer ou de decrementer un compteur 208 dont la sortie produit une tension analogique par I'intermediaire d'un convertisseur digital analogique 209 appele encore DAC, acronyme anglo-saxon signifiant Digital Analogic Counter. A travers un circuit d'amplification et de filtrage 210, cette tension controle la frequence de I'oscillateur 211. Cette frequence vaut environ 135 megahertz. Les differentes composantes electroniques du systeme sont pilotees par cette frequence d'horloge. Cette frequence est multipliee par 10 par un multiplicateur de frequence d'horloge 212. La frequence d'horloge obtenue donne la frequence d'echantillonnage du deserialisateur qui vaut donc 1350 megahertz. On realise ainsi un asservissement de I'oscillateur 211 sur la premiere frequence d'horloge du signal. Quand la boucle d'asservissement est accrochee, le glissement de frequence est donc annule. L'interface de transmission selon ('invention doit titre capable de fonctionner convenablement avec tous types de configurations de signaux serie. Lorsqu'un signal presente une succession de plusieurs bits au meme niveau logique, succession que I'on nomme en terminologie anglo-saxonne run length >, it est important que la frequence d'echantillonnage soit suffisamment proche d'un multiple entier de la frequence d'horloge du signal initial de fawn que la periode separant deux signaux d'incrementation ou de desincrementation soit plus grande que la duree d'un . Ainsi, si la duree d'un > vaut Nx bits et si on note AF/F I'ecart de frequence relatif entre la frequence d'horloge du signal d'entree et la frequence d'horloge du signal de reference, on demontre que : AF/F > vaut 20 bits, et si le nombre d'echantillons vaut 5, alors AF/F doit 30 titre inferieure a 1%. Le convertisseur analogique-numerique DAC 209 dolt posseder un nombre suffisant de bits de codage et sa vitesse de codage dolt au moins titre egal a la frequence d'echantillonnage multipliee par I'ecart de frequence relatif AF/F. On peut, bien entendu, utiliser un DAC video qui fonctionne a des frequences beaucoup plus elevees. Tout signal issu d'un dispositif de transmission possede un TIE, acronyme anglo-saxon signifiant Time Interval Error qui correspond a I'ecart de position des transitions du signal numerique par rapport a la position ideate. Par principe meme, dans le dispositif selon !'invention, cet ecart vaut une periode d'echantillonnage, soit un Nieme de la periode du signal serie. II faut veiller que cet kart soit compatible des normes de transmission retenue. Dans I'exemple cite plus haut, sa valeur vaut 0.2 U.I. et est juste compatible de la norme SMPTE 259. Cependant, ce jitter systematique est de frequence tres basse et n'a pas d'impacts pour les equipements video numeriques utilises. REVENDICATIONS 1. Interface de transmission d'un signal d'entree numerique synchrone compose de bits emis en serie a une frequence de transmission egale a un premier multiple entier M d'une premiere frequence d'horloge, ladite interface comprenant au moins un deserialisateur (201) fonctionnant en sur-echantillonnage et fournissant des echantillons numeriques de sortie en parallele de chaque bit, Ies echantillons de sortie etant emis a une seconde frequence d'horloge, multiple entier N d'une troisieme frequence, ladite troisieme frequence etant sensiblement egale a la premiere frequence, chaque bit echantillonne etant compose sensiblement de N echantillons, un signal d'entree serie donnant M signaux paralleles, caracterise en ce que ladite interface comporte un dispositif electronique d'asservissement de la troisieme frequence sur la premiere frequence d'horloge, ledit dispositif comprenant : • Des moyens de comptage (202, 203, 204) du nombre d'echantillons composant chaque bit echantillonne ; • Des moyens d'incrementation-decrementation (208, 209, 210, 211) de la troisieme frequence d'horloge, agences de fagon que la troisieme frequence d'horloge est augmentee lorsque ledit nombre d'echantillons est inferieur au multiple entier N et diminuee lorsque (edit nombre d'echantillons est superieur a N. 2. Interface de transmission selon la revendication 1, caracterise en ce que les moyens de comptage (204) comportent : • Des moyens de detection des changements d'etat des echantillons numeriques de sortie ; • Des moyens de pointage permettant, parmi une succession d'echantillons, d'extraire un echantillon representatif d'un bit ; • Des moyens de comparaison des positions relatives des changements d'etat des echantillons et des positions des moyens de pointage. 20 25 30 3. Interface de transmission selon la revendication 1, caracterise en ce que les moyens d'incrementation-decrementation comprennent essentiellement et successivement un compteur numerique (208), un convertisseur analogique-numerique (209), une electronique d'amplification et de filtrage (210), le signal issu de ladite electronique commandant la tension de controle d'un oscillateur (211) qui genere le signal d'horloge de reference dont sont issues la seconde et la troisieme frequence. 4. Interface de transmission selon la revendication 1, caracterise en ce que ('interface est dimensionnee de fawn que I'ecart de frequence relatif AF/F maximal entre la troisieme frequence et la premiere frequence est inferieur a !'inverse du produit du multiple entier N par le nombre de run-length >> du signal d'entree.