FR 2897173 A1 20070810 FR 0600974 A 20060203 PROCEDE DE DETECTION D'UN DYSFONCTIONNEMENT DANS UNE MACHINE D'ETAT La présente invention concerne les machines d'état, et en particulier celles utilisées dans les circuits intégrés. Une machine d'état est une sorte d'automate dont le fonctionnement est modélisé par un ensemble d'états reliés entre eux par des transitions. Une machine d'état finie comporte un nombre fini d'états. Le passage d'un état en cours à un état suivant relié à l'état en cours par une transition est effectué en fonction de variables d'état. Classiquement, une machine d'état comporte des signaux d'entrée et des signaux de sortie élaborés à chaque transition en fonction des signaux d'entrée. Les signaux d'entrée et sortie d'une machine d'état peuvent également être répertoriés en signaux primaires et signaux secondaires. Les signaux d'entrée primaires sont les signaux que la machine d'état reçoit de l'"extérieur". Les signaux de sortie primaires sont les signaux que la machine d'état envoie vers l'extérieur. Les signaux de sortie secondaires produits par la machine d'état deviennent les signaux d'entrée secondaires lors de la transition suivante. Les signaux d'entrée secondaires renseignent la machine d'état sur l'état en cours. La figure 1 représente sous la forme de blocs une machine d'état. Sur la figure 1, la machine d'état FSM comprend un circuit de logique combinatoire CBL et des ensembles de verrous LTS1, LTS2. Toutes les sorties du circuit CBL sont connectées à l'ensemble de verrous LTS1. Le circuit CBL comporte des entrées primaires PI et des sorties primaires P0. Le circuit CBL comporte également des entrées secondaires SI et des sorties secondaires SO. Les sorties secondaires SO en sortie de l'ensemble LTS1 sont connectées à l'ensemble de verrous LTS2.. Les verrous de l'ensemble LTS1 permettent de mémoriser l'état en cours de la machine d'état, c'est-à- dire les dernières valeurs des signaux de sortie primaires et secondaires élaborés par la machine d'état. Les signaux de sortie secondaires, une fois verrouillés par l'ensemble de verrous LTS2, deviennent les signaux d'entrée secondaires SI utilisés par le circuit CBL pour exécuter la transition suivante. De nombreux circuits électroniques utilisent des machines d'état. C'est le cas notamment de certaines mémoires à accès série comme les mémoires EEPROM (Electrically Erasable Programmable Read-Only Memory). Dans de telles applications, les transitions sont effectuées généralement en synchronisme avec un signal d'horloge fourni par un bus de communication.. Les signaux d'entrée primaires comprennent généralement des signaux reçus par la mémoire, ainsi que d'autres signaux internes à la mémoire. Les signaux de sortie primaires sont des signaux de commande contrôlant divers sous-ensembles de la mémoire (registres à décalage, décodeurs du plan mémoire, circuiterie de lecture, pompe de charge, etc.). Il s'avère qu'une fréquence d'horloge trop élevée peut gravement perturber le fonctionnement de la machine d'état. Cette perturbation se traduit généralement par la production de signaux de sortie erronés, avec pour conséquence un dysfonctionnement, voire un blocage de la machine d'état ou de l'ensemble dans lequel la machine d'état est intégrée. Dans le cas d'une mémoire, un dysfonctionnement peut se traduire par exemple par le décodage de commandes erronées, par la corruption de données en lecture (donc réversible) ou en écriture (irréversible), ou par le blocage de la mémoire, qui peut nécessiter une remise à zéro par coupure et reprise de l'alimentation. Le déclenchement du dysfonctionnement peut être involontaire (par exemple bruit sur le signal d'horloge d'un bus d'accès, interprété comme un bref coup d'horloge), ou volontaire. Dans ce dernier cas, il peut s'agir de tentatives pour perturber le fonctionnement d'un circuit sécurisé, afin de tenter de violer une fonction de sécurisation. En effet, certaines mémoires l0 EEPROM adaptées à une application spécifique comportent des fonctions de sécurisation dont le fonctionnement peut être plus ou moins lié à la machine d'état. Pour détecter un tel dysfonctionnement, on a déjà proposé de déterminer la fréquence du signal d'horloge en 15 mesurant la durée des périodes ou demi-périodes du signal d'horloge au moyen d'une référence de temps et de comparer la fréquence ainsi déterminée à un seuil de fréquence. Il s'avère que cette détection de dysfonctionnement est indépendante de la fréquence 20 maximale de fonctionnement de la machine d'état. Pour être certain de se prémunir contre un dysfonctionnement de la machine d'état, il est nécessaire de définir un seuil de fréquence bien inférieur au seuil réel de dysfonctionnement de la machine d'état. En effet, selon 25 les variations de tension d'alimentation, de température, et de paramètres de fabrication, la fréquence de la référence de temps et la fréquence maximale de fonctionnement de la machine d'état varient de façon décorrélée. Un signal d'erreur doit donc être généré au 30 delà d'un seuil bien inférieur à la fréquence maximale de fonctionnement. Il en résulte que la marge de sécurité nécessaire entraîne une réduction de la fréquence maximale de fonctionnement du circuit. Typiquement, le seuil de détection d'un dysfonctionnement est fixé à une fréquence au moins deux fois plus faible que la fréquence maximale de fonctionnement de la machine d'état. Le but de l'invention est de réduire cette marge de sécurité à une valeur minimum. Un autre but de l'invention est de détecter de manière précise un risque de dysfonctionnement de la machine d'état, lié à une anomalie sur le signal d'horloge. A cet effet, une idée de l'invention est de détecter des conditions de dysfonctionnement directement à partir du fonctionnement de la machine d'état. Plus particulièrement, l'invention prévoit un procédé de détection d'un dysfonctionnement dans une machine d'état ayant un fonctionnement modélisé par un ensemble d'états reliés entre eux par des transitions, la machine d'état élaborant à chaque transition des signaux de sortie en fonction de signaux d'entrée comprenant des signaux élaborés lors d'une transition précédente. Selon l'invention, le procédé comprend des étapes consistant à : ù définir dans la machine d'état un circuit de traitement pour élaborer au moins un signal de contrôle en fonction d'un signal de contrôle élaboré lors d'une transition précédente, ù élaborer durant une transition le signal de contrôle en fonction d'un signal de contrôle élaboré lors d'une transition précédente, ù déterminer durant la transition une valeur attendue de chaque signal de contrôle, et ù comparer chaque signal de contrôle élaboré avec la valeur attendue. Selon un mode de réalisation de l'invention, le procédé comprend des étapes d'élaboration de deux signaux logiques de contrôle qui sont inverses l'un de l'autre et inversés à chaque transition de la machine d'état. Selon un mode de réalisation de l'invention, les signaux logiques de contrôle Dl, D2 sont obtenus par les opérations logiques suivantes : Dl = N[Cl].C2, D2 = Cl.N[C2] dans lesquelles Cl et C2 sont les signaux logiques de contrôle obtenus lors d'une transition précédente, N[x] représente l'opération logique d'inversion appliquée au signal x, et "." représente l'opération logique ET. Selon un mode de réalisation de l'invention, le procédé comprend une étape de génération d'un signal d'erreur en fonction du résultat de l'étape de comparaison. L'invention concerne également un dispositif de détection d'un dysfonctionnement dans une machine d'état ayant un fonctionnement modélisé par un ensemble d'états reliés entre eux par des transitions, la machine d'état élaborant à chaque transition des signaux de sortie en fonction de signaux d'entrée comprenant des signaux élaborés lors d'une transition précédente. Selon l'invention, le dispositif comprend : ù un circuit d'élaboration de signaux de contrôle dans la machine d'état, pour élaborer au moins un signal de contrôle durant une transition de la machine d'état, en fonction d'un signal de contrôle élaboré par la machine d'état lors d'une transition précédente, et ù un circuit de contrôle pour déterminer une valeur attendue de chaque signal de contrôle, et comparer le signal de contrôle avec la valeur attendue. Selon un mode de réalisation de l'invention, le circuit d'élaboration de signaux de contrôle élabore deux signaux logiques de contrôle qui sont inverses l'un de l'autre et inversés à chaque transition de la machine d'état. Selon un mode de réalisation de l'invention, le circuit d'élaboration de signaux de contrôle met en œuvre les opérations logiques suivantes : Dl = N[Cl].C2, D2 = Cl.N[C2] dans lesquelles Dl et D2 sont les signaux logiques de contrôle élaborés lors d'une transition en cours, Cl et C2 sont les signaux logiques de contrôle obtenus lors d'une transition précédente, N[x] représente l'opération logique d'inversion appliquée au signal x, et "." représente l'opération logique ET. Selon un mode de réalisation de l'invention, le circuit de contrôle élabore un signal d'erreur en fonction de la comparaison du signal de contrôle avec la valeur attendue. Selon un mode de réalisation de l'invention, la machine d'état comporte un réseau logique programmable comprenant des inverseurs d'entrée, des circuits logiques produit, des circuits logiques somme, et des moyens de configuration pour connecter sélectivement des entrées de la machine d'état et des sorties des inverseurs d'entrée à des circuits logiques produit, et pour connecter sélectivement des sorties des circuits logiques produit à des entrées de circuits logiques somme, le circuit d'élaboration de signaux de contrôle comprenant pour chaque signal logique de contrôle à élaborer un circuit logique produit connecté à un circuit logique somme fournissant le signal logique de contrôle. Selon un mode de réalisation de l'invention, circuits logiques produit et les circuits logiques somme fournissant les signaux logiques de contrôle sont configurés pour que la génération des signaux logiques de contrôle soit ralentie. L'invention concerne également une machine d'état 35 ayant un fonctionnement modélisé par un ensemble d'états reliés entre eux par des transitions, et élaborant à chaque transition des signaux de sortie en fonction de signaux d'entrée comprenant des signaux élaborés lors d'une transition précédente, Selon l'invention, la machine d'état comprend un circuit d'élaboration de signaux de contrôle pour élaborer au moins un signal de contrôle durant une transition de la machine d'état, en fonction d'un signal de contrôle élaboré lors d'une transition précédente, et un circuit de contrôle pour déterminer une valeur attendue du signal de contrôle et comparer le signal de contrôle avec la valeur attendue. Selon un mode de réalisation de l'invention, le circuit d'élaboration de signaux de contrôle élabore deux signaux logiques de contrôle qui sont inverses l'un de l'autre et inversés à chaque transition de la machine d'état. Selon un mode de réalisation de l'invention, le circuit d'élaboration de signaux de contrôle met en oeuvre 20 les opérations logiques suivantes : Dl = N[Cl].C2, D2 = Cl.N[C2] dans lesquelles Cl et C2 sont les signaux logiques de contrôle obtenus lors d'une transition précédente, N[x] 25 représente l'opération logique d'inversion appliquée au signal x, et "." représente l'opération logique ET. Selon un mode de réalisation de l'invention, la machine d'état comporte un réseau logique programmable comprenant des inverseurs d'entrée, des circuits logiques 30 produit, des circuits logiques somme, et des moyens de configuration pour connecter sélectivement des entrées de la machine d'état et des sorties des inverseurs d'entrée à des circuits logiques produit, et pour connecter sélectivement des sorties des circuits logiques produit à 35 des entrées de circuits logiques somme, le circuit d'élaboration de signaux de contrôle comprenant pour chaque signal logique de contrôle un circuit logique produit connecté à un circuit logique somme fournissant le signal logique de contrôle. Selon un mode de réalisation de l'invention, les circuits logiques produit et les circuits logiques somme fournissant les signaux logiques de contrôle sont configurés pour que la génération des signaux logiques de contrôle soit ralentie. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation de l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1 déjà décrite représente sous la forme de blocs une machine d'état selon l'art antérieur, - la figure 2 représente sous la forme de blocs une machine d'état selon l'invention, - la figure 3 représente sous la forme de blocs un mode de réalisation de la machine d'état selon l'invention, -la figure 4 représente sous la forme de blocs un mode de réalisation d'un circuit de logique combinatoire de la machine d'état illustrée par la figure 3, - les figures 5 à 8 sont des circuits électriques de blocs du circuit de logique combinatoire représenté sur la figure 4, - la figure 9 illustre sous la forme de chronogrammes le fonctionnement du circuit représenté sur la figure 8, - la figure 10 est un schéma électrique d'un circuit de génération de signaux secondaires de contrôle, du circuit de logique combinatoire, - la figure 11 est un schéma électrique d'un circuit de détection d'erreur de la machine d'état représentée sur 35 la figure 3, - la figure 12 illustre sous la forme de chronogrammes le fonctionnement du circuit de détection d'erreur représenté sur la figure 11. La figure 2 représente une machine d'état selon l'invention. Sur la figure 2, la machine d'état FSM comprend un circuit de logique combinatoire CBL et des ensembles de verrous LTS1, LTS2. Toutes les sorties du circuit CBL sont connectées à l'ensemble de verrous LTS1. Le circuit CBL comporte des entrées primaires PI et des sorties primaires P0. Le circuit CBL comporte également des entrées secondaires SI et des sorties secondaires SO. Les sorties secondaires SO en sortie de l'ensemble LTS1 sont connectées à l'ensemble de verrous LTS2. Les verrous de l'ensemble LTS1 permettent de mémoriser les états de la machine d'état, c'est-à-dire les valeurs des signaux de sortie primaires et secondaires élaborés par la machine d'état. Les signaux de sortie secondaires SO, une fois verrouillés par l'ensemble de verrous LTS2, deviennent les signaux d'entrée secondaires SI utilisés par le circuit CBL pour exécuter la transition suivante. Selon l'invention, le circuit CBL comprend un circuit de contrôle CSC fournissant des signaux de sortie secondaires de contrôle CSO qui sont appliqués à l'ensemble de verrous LTS1, puis à l'ensemble de verrous LTS2. Un fois verrouillés par l'ensemble LTS2, les signaux CSO deviennent des signaux d'entrée secondaires de contrôle CSI qui sont appliqués en entrée du circuit CSC. La machine d'état FSM selon l'invention comprend également un circuit de vérification CHKL qui reçoit les signaux de sortie secondaires de contrôle CSO, et qui élabore un signal d'erreur ER en fonction de la valeur de chacun des signaux CSO. Le signal d'erreur est par exemple élaboré en comparant les signaux CS0 à des valeurs attendues. Lorsque le signal ER indique qu'une erreur a été détectée, plusieurs actions peuvent être effectuées selon l'application de la machine d'état FSM. Ainsi, le signal ER peut être utilisé pour réinitialiser de tout ou partie du composant dans lequel la machine d'état est intégrée. Le signal ER peut également être fourni à l'extérieur du composant pour signaler l'erreur à des organes externes au composant. La figure 3 représente un mode de réalisation particulier de la machine d'état FSM illustrée sur la figure 2. Sur la figure 3, les signaux de sortie secondaires de contrôle CSO fournies par le circuit de contrôle CSC, en sortie de l'ensemble de verrous LTS1, comprennent deux signaux Dl, D2 qui deviennent des signaux Cl, C2 en sortie des verrous LTS2. La figure 4 représente un mode de réalisation du circuit de logique combinatoire CBL. Sur la figure 4, le circuit CBL reçoit des signaux d'entrée El, E2, . En et fournit des signaux de sortie S1, S2, ... Sp résultant de l'application de fonctions logiques aux signaux El, E2, ... En. Le circuit CBL est réalisé à l'aide d'un réseau logique programmable PLA (Programmable Logic Array) qui reçoit les signaux d'entrée El-En, et qui fournit les signaux de sortie Sl-Sp. Les signaux S1-Sp sont de façon déterminée la somme de produits des signaux El-En. Classiquement, le réseau logique programmable du circuit CBL comprend un étage d'entrée AP, également appelé "plan ET" appliquant la fonction logique ET ou produit aux signaux d'entrée El-En, et un étage de sortie OP, également appelé "plan OU" appliquant la fonction OU ou somme aux signaux de sortie P1, P2, .Pm de l'étage AP. Le réseau logique programmable comprend des inverseurs I1 recevant les signaux d'entrée El-En et dont les sorties sont connectées à des entrées de l'étage..DTD: d'entrée AP. Les sorties du réseau logique programmable constituées par les sorties de l'étage de sortie OP sont connectées à des verrous de sortie LT1, LT2, ... LTp de l'ensemble LTS1, qui mémorisent chacun un signal de sortie Sl-Sp du circuit CBL. Le réseau logique programmable comprend un circuit de génération de signaux d'horloge CKGN cadençant les étages d'entrée AP et de sortie OP, ainsi que les verrous LT1-LTp. L'étage d'entrée AP du circuit CBL comprend plusieurs circuits logiques produit AD1, AD2, ... ADm réalisant chacun une fonction logique ET à plusieurs entrées et une sortie Pl, P2, ..., Pm, et des matrices d'interconnexion IM1 connectant chacune sélectivement certaines entrées de l'étage d'entrée AD regroupant les entrées El-En du circuit CBL et les entrées inversées de ces dernières, à certaines entrées d'un des circuits logiques produit ADl-ADm. Ainsi, si le circuit CBL comporte n entrées El-En, et si chaque circuit AD1-ADm comporte au maximum q entrées, chaque matrice d'interconnexion IM1 comprend 2n entrées et q sorties. Généralement, le nombre q d'entrées de chaque circuit produit est au maximum égal au nombre n d'entrées du réseau logique programmable. Les sorties Pl-Pm des circuits AD1-ADm constituent les sorties de l'étage d'entrée AP. L'étage de sortie OP du circuit CBL comprend plusieurs circuits logiques somme ODl, OD2, ... ODp réalisant chacun une fonction OU ou somme, à plusieurs entrées et une sortie, et des matrices d'interconnexion IM2 connectant chacune sélectivement certaines sorties Pl-Pm de l'étage d'entrée AD à certaines entrées d'un des circuits logiques produit OD1-ODp. Si le circuit CBL comporte m circuits ADl-ADm, et si chaque circuit logique somme OD1-ODp comporte au maximum r entrées, chaque matrice d'interconnexion IM2 comprend m entrées et r sorties. En général le nombre r d'entrées des circuits somme est inférieur au nombre m de circuits somme. Les sorties des circuits OD1-ODp constituent les sorties de l'étage de sortie OP et sont connectées chacune à l'entrée d'un verrou LT1-LTp. La configuration des matrices d'interconnexion IM1, IM2 détermine la fonction logique réalisée par le circuit CBL. Dans la description qui suit, les références commençant par "MN" sont utilisées pour désigner un transistor MOS à canal N et les référence commençant par "MP" sont utilisées pour désigner un transistor MOS à canal P. La figure 5 est un schéma électrique d'un circuit logique produit AD de l'étage d'entrée AP. Sur la figure 5, le circuit AD comprend une branche d'entrée ND réalisant une fonction logique ET inversée dynamique, et une branche de sortie ID réalisant la fonction d'un inverseur dynamique, dont la sortie constitue une sortie P du circuit AD. La branche d'entrée ND du circuit AD comprend un groupe de plusieurs transistors MN2 agencés en série. La grille de chaque transistor MN2 est connectée à une entrée Xl-Xq du circuit AD. Le groupe de transistors MN2 comprend un premier transistor MN2 dont la grille est connectée à une première entrée X1 du circuit AD, et dont le drain est connecté au drain d'un transistor MP1. La grille du transistor MP1 reçoit un signal d'horloge CA, et le drain de ce transistor reçoit une tension d'alimentation Vdd. Le transistor MP1 assure la précharge des transistors MN2. Le groupe de transistors MN2 comprend un dernier transistor MN2 dont la grille est connectée à une dernière entrée Xq du circuit AD, et dont la source est connectée au drain d'un transistor MN1. La grille du transistor MN1 reçoit le signal d'horloge CA, et la source de ce transistor est connectée à la masse. Le noeud de connexion du drain du transistor MP1 au drain du premier transistor MN2 constitue la sortie de la fonction logique ET inversée dynamique. Le transistor MN1 permet l'évaluation de la fonction logique ET inversée dynamique réalisée par les transistors MN2, à la suite de la précharge de ces derniers. Le signal d'horloge CA détermine des phases de précharge (CA = 0) et d'évaluation (CA = 1) de la branche d'entrée ND du circuit AD. La branche de sortie ID du circuit AD comprend un transistor MP3 dont la grille est connectée à la sortie de la branche d'entrée ND, c'est-à-dire au drain du transistor MP1 et au drain du premier transistor MN2. La source du transistor MP3 reçoit la tension d'alimentation Vdd. La branche de sortie ID comprend un transistor MN3 dont la grille reçoit un signal d'horloge CB, dont la source est à la masse et dont le drain est connecté au drain du transistor MP3 et à la sortie P du circuit AD. Le transistor MN3 permet la précharge, puis l'évaluation de la fonction logique d'inversion dynamique réalisée par le transistor MP3. Le signal d'horloge CB détermine des phases de précharge (CB = 1) et d'évaluation (CB = 0) de la branche de sortie ID du circuit AD. La figure 6 est le schéma électrique d'un circuit logique somme OD de l'étage de sortie OP. Sur la figure 6, le circuit OD comprend plusieurs transistors MN4 agencés en parallèle, dont la source est connectée à la masse. La grille de chacun des transistors MN4 est connectée à une entrée Yl-Yr du circuit OD. Le drain des transistors MN4 est connecté au drain d'un transistor MP4 dont la source reçoit la tension d'alimentation Vdd, et dont la grille reçoit un signal d'horloge CO. Les transistors MN4 réalisent une fonction OU inversée dynamique, le drain de chacun des transistors MN4 constituant la sortie de la fonction et étant connecté à l'entrée d'un inverseur I2. La sortie de l'inverseur I2 fournit le signal de sortie Z du circuit OD. Le transistor MP4 permet l'évaluation de la fonction logique OU inversée dynamique réalisée par les transistors MN4, à la suite de la précharge de ces derniers. Le signal d'horloge CO commandant le transistor MP4 détermine des phases de précharge (CO = 0) et d'évaluation (CO = 1) du circuit OD. La figure 7 est le schéma électrique d'un verrou LT identique aux verrous LT1-LTp de l'ensemble de verrous LTS1. Le verrou LT comprend un transistor MN5 dont le drain reçoit le signal de sortie Z d'un circuit logique produit OD, et dont la grille reçoit un signal d'horloge CM. La source du transistor MN5 est connectée à l'entrée d'une porte logique AGI de type ET inversée, à la source d'un transistor MN6 dont la grille reçoit un signal d'horloge CN, ainsi qu'au drain d'un transistor MP6 dont la source reçoit la tension d'alimentation Vdd. Une autre entrée de la porte AGI reçoit un signal d'initialisation RS. La sortie de la porte AGI est connectée à la grille du transistor MP6, et à l'entrée d'un inverseur I3 dont la sortie constitue une sortie S du verrou LT et est connectée au drain du transistor MN6. Les signaux d'horloge CM et CN déterminent des phases de charge (CM = 1, CN = 0) et de verrouillage (CM = 0, CN = 1) du verrou LT. , Le verrou LT à l'état verrouillé (signaux CM et CN respectivement à 0 et 1) peut être initialisé à 0 en passant le signal d'initialisation RS à O. Le transistor MP6 permet d'éviter une surconsommation du verrou en évitant les fuites. En effet, lorsque le transistor MN5 est passant, il ne laisse pas passer la tension Vdd mais Vdd - VtN sur l'entrée de la porte AGI (VtN étant la tension de seuil des transistors MOS à canal N). La tension Vdd - VtN est suffisante pour faire basculer la porte AGI, mais le transistor MOS à canal P à l'entrée de la porte AGI connectée au transistor MN5 risque de fuir. La présence du transistor MP6 permet de remonter à Vdd la tension à l'entrée de la porte AGI, si cette dernière a basculé. La figure 8 est un schéma électrique du circuit de génération de signaux d'horloge CKGN du circuit CBL. Le circuit CKGN utilise un circuit logique produit ADc, un circuit logique somme ODc et un verrou LTc du réseau logique programmable constituant le circuit CBL. La sortie P du circuit ADc est connectée à l'entrée Y du circuit ODc. La sortie Z du circuit ODc est connectée à l'entrée Z du verrou LTc. L'entrée d'initialisation du verrou LTc reçoit en temps que signal d'initialisation le signal d'horloge CK. Toutes les entrées X1-Xq du circuit ADc sont connectées à la source de tension d'alimentation Vdd. Le circuit CKGN comprend une porte logique AG2 de type ET inversée recevant un signal d'horloge primaire CK. La sortie de la porte AG2 est connectée à l'entrée d'un inverseur I4 dont la sortie fournit le signal d'horloge CA qui est appliqué aux circuits produit ADc, AD1-ADm de l'étage d'entrée AP, incluant le circuit produit ADc du circuit CKGN. Le circuit CKGN comprend un inverseur I5 recevant le signal d'horloge CA et fournissant le signal d'horloge CB également appliqué aux circuits produit AD1-ADm et ADc. Le circuit CKGN comprend un inverseur I6 recevant le signal d'horloge CB et fournissant le signal d'horloge CO appliqué aux circuits somme ODc, OD1-ODp de l'étage de sortie OP, incluant le circuit somme ODc du circuit CKGN. Le circuit CKGN comprend une porte logique AG3 de type ET dont une entrée est connectée à la sortie Z du circuit ODc et dont la sortie est connectée à l'entrée d'une porte logique OG2 de type OU inversée. Une autre entrée de la porte OG2 reçoit un signal d'initialisation RS2 et la sortie de cette porte est connectée à l'entrée d'un inverseur I7 dont la sortie fournit le signal d'horloge CM qui est appliqué au verrou LTc et à une entrée d'une porte logique OG1 de type OU. Le circuit CKGN comprend un inverseur I8 recevant le signal d'horloge CM et fournissant le signal d'horloge CN appliqué aux verrous LTc et LT1-LTp. La sortie S du verrou LTc est connectée à l'entrée d'un inverseur I9 dont la sortie est connectée à une entrée de la porte AG3 et à une entrée de la porte OG1. La figure 9 illustre sous la forme de chronogrammes le fonctionnement du circuit de génération de signaux d'horloge CKGN. La figure 9 représente les chronogrammes des signaux d'horloge CK, CA, CB, CO, CM et CM, du signal de sortie Z du circuit ODc et du signal de sortie S du verrou LTc du circuit CKGN. Dans un état initial, les signaux d'horloge CA, CO, et CM, le signal de sortie Z du circuit ODc et le signal de sortie S du verrou LTc sont égaux à 0, tandis que les signaux d'horloge CB et CN sont égaux à 1. Il en résulte que la précharge de l'étage d'entrée AP et de l'étage de sortie OP démarre. A l'arrivée d'un front montant du signal d'horloge primaire CK, à l'état initial du circuit CKGN, le signal d'horloge CA passe à 1, marquant la fin de la précharge de l'étage d'entrée AP et donc le début de l'évaluationdes branches d'entrée ND de l'étage d'entrée.. A la fin de la précharge de l'étage d'entrée AP, le signal d'horloge CB en sortie de l'inverseur I5 passe alors à O. Les sorties Pl-Pm de l'étage d'entrée AP sont alors valides. En fait, les sortie Pl, Pm ne sont valides qu'un certain temps après le début de l'évaluation de l'étage d'entrée en raison du temps de propagation des signaux d'entrée El-En dans les branches d'entrée ND. Pour être certain que ce temps de propagation est terminé, et donc que les sorties Pl-Pm de l'étage d'entrée AD sont valides, le circuit ADc du circuit CKGN comporte un nombre d'entrées supérieur au nombre n d'entrées El-En du circuit CBL, c'est-à-dire au nombre q d'entrées de chaque circuit AD1-ADp. Le circuit ADc est ainsi le plus lent à fournir un signal de sortie P valide, de tous les circuits produit AD1-ADm, ADc du circuit CBL. Lorsque la sortie du circuit ADc bascule, le signal CO passe à 1, et la précharge de l'étage de sortie OP est arrêtée. Le signal de sortie P du circuit produit ADc du circuit CKGN passe alors à 1. Pour déterminer quand les sorties de l'étage de sortie OP sont valides, la sortie P du circuit ADc est appliquée à une entrée du circuit somme ODc du circuit CKGN. Le nombre d'entrées du circuit ODc est choisi supérieur au nombre total de circuits ADc, ADl-ADp utilisés, une entrée Y du circuit ODc étant connectée à la sortie P du circuit ADc et toutes les autres entrées du circuit ODc sont à la masse. De cette manière, lorsque la sortie Z du circuit ODc bascule, on est certain que toutes les sorties Zl-Zp des circuits ODl-ODp ont eu le temps de basculer. Après un certain temps nécessaire à la propagation des signaux dans l'étage de sortie OP, les sorties Z des circuits somme ODc, OD1-ODp basculent. Les deux entrées de la porte AG3 sont alors à 1. Il en résulte que le signal d'horloge CM passe à 1. Le passage à 1 du signal d'horloge CM entraîne le passage à 0 du signal d'horloge CN au travers de l'inverseur 18 et un changement d'état de la sortie S du verrou LT du circuit CKGN qui passe à 1. Le changement d'état de la sortie S du verrou LT entraîne le passage 0 du signal d'horloge CM, puis le passage à 1 du signal d'horloge CN. Les signaux de sortie Z, Zl-Zp des circuits ODc, ODl-ODp sont ainsi verrouillés par les verrous LTc, LT1-LTp dès qu'ils sont valides. Le signal CA passe alors à 0 par l'intermédiaire des portes OG1, AG2 et de l'inverseur I4. Le passage à 0 du signal CA entraîne le passage à 1 du signal CB, puis le passage à 0 du signal CO, et enfin le passage à 0 du signal de sortie Z du circuit ODc. La phase d'évaluation des étages d'entrée AP et de sortie OP est donc arrêtée, pour redémarrer une nouvelle phase de précharge des étages d'entrée AP et de sortie OP. Au front descendant du signal d'horloge primaire CK qui initialise le verrou LTc, le signal de sortie S de ce verrou repasse à O. Pendant la nouvelle phase de précharge, les signaux d'entrée El-En prennent une nouvelle valeur correspondant à un nouvel état d'entrée de la machine d'état FSM. Ensuite, le processus décrit précédemment recommence pour exécuter une nouvelle transition de la machine d'état. Il est à noter que pour que la machine d'état fonctionne correctement, il faut que toutes les entrées El-En soient stables un peu avant la montée du signal d'horloge CK, jusqu'à au moins la descente de du signal d'horloge CM. Sur la figure 9, il apparaît que le dernier événement avant l'arrivée du front descendant du signal d'horloge primaire CK est le passage à 0 du signal d'horloge CO. Si le front descendant du signal CK apparaît avant la retombée du signal CO, en raison d'une perturbation fortuite ou volontaire, le fonctionnement du circuit CKGN sera perturbé et va générer des signaux d'horloge CA, CB, CO, CM, CN ne permettant pas de synchroniser correctement les circuits produit AD, les circuits somme OD et les verrous LT du circuit CBL. Le circuit CBL va donc générer des signaux erronés. En ajoutant les signaux secondaires de contrôle Cl, C2, Dl, D2 dont les valeurs sont prévisibles, l'invention vise à détecter un tel fonctionnement erroné du circuit CBL. Avantageusement, les matrices de connexion IM1 et IM2 sont configurées pour élaborer les signaux secondaires de sortie de contrôle Dl, D2 en appliquant les opérations logiques suivantes aux signaux secondaires d'entrée de contrôle Cl, C2 : Dl = N[Cl].C2, (1) D2 = C1.N[C2] (2) dans lesquelles N[x] représente l'opération logique d'inversion (NOT) appliquée au signal x, et "." représente l'opération logique ET. De cette manière, les signaux Dl et D2 permettent de détecter des passages erronés à 0 et à 1 de signaux 15 internes au circuit CBL. Selon un mode de réalisation de l'invention illustré sur la figure 10, le circuit de contrôle CSC est réalisé à l'aide de deux circuits produit AD1, AD2 et deux circuits somme OD1, OD2 du circuit CBL, pour 20 élaborer les signaux Dl, D2 en fonction des signaux Cl, C2, conformément aux opérations logiques (1) et (2). Les transistors MN2, MN4 dont la grille n'est pas connectée n'ont pas été représentés sur la figure 10. Pour réaliser l'opération logique (1), une matrice 25 d'interconnexion IM1 est configurée pour appliquer sur des entrées du premier circuit produit AD1 le signal Cl préalablement inversé par un inverseur Il, et le signal C2. Les autres entrées du circuit AD1 ne sont pas connectées. Une matrice d'interconnexion IM2 est 30 configurée pour connecter la sortie Pl du circuit AD1 à une entrée Y1 du premier circuit somme OD1 dont les autres entrées ne sont pas connectées. De même, pour réaliser l'opération logique (2), une matrice d'interconnexion IM1 est configurée pour 35 appliquer sur des entrées du second circuit produit AD2 le signal Cl et le signal C2 préalablement inversé par un inverseur Il. Les autres entrées du circuit AD2 ne sont pas connectées. Une matrice d'interconnexion IM2 est configurée pour connecter la sortie P2 du circuit AD2 à une entrée Y1 du second circuit somme OD2 dont les autres entrées ne sont pas connectées. Les verrous LT1, LT2 connectés aux sorties Z1, Z2 des circuits somme OD1, OD2 sont initialisés respectivement à 0 et 1 ou inversement. Il en résulte que les signaux Dl et D2 en sortie des verrous LT1, LT2 changent d'état à chaque transition de la machine d'état FSM et sont toujours de valeurs différentes. Le verrou LT2 fournissant le signal D2 est différent des autres verrous de l'ensemble LTS1 pour pouvoir être initialisé à 1. A cet effet, la porte AGI du verrou LT représenté sur la figure 7 est remplacée par une porte OU inversée dont une entrée peut recevoir un signal de commande d'initialisation à 1. Pour la génération des signaux Pl et P2, les circuits produit AD1, AD2 comportent avantageusement plusieurs transistors MN2 supplémentaires, dont la grille est connectée à la source de tension d'alimentation Vdd. De préférence, le nombre total de transistors MN2 de chacun des circuits AD1, AD2 est égal au nombre maximal q de transistors rencontrés dans un circuit produit parmi tous les circuits produit ADl-ADm du circuit CBL. De même, pour la génération des signaux de sortie Z1 et Z2, les circuits somme OD1, OD2 comportent avantageusement plusieurs transistors MN4 supplémentaires dont la grille est connectée à la masse. De préférence, le nombre total de transistors MN4 de chacun des circuits OD1, OD2 est égal au nombre maximal r de transistors MN4 rencontrés dans un circuit somme parmi tous les circuits somme ODl-ODp du circuit CBL. De cette manière, la génération des signaux Dl et D2 est ralentie le plus possible. Il en résulte qu'un risque de dysfonctionnement est détecté de façon plus fine. La figure 11 est un schéma électrique du circuit de vérification CHKL. Le circuit CHKL comprend un diviseur de fréquence par 2 DIV recevant en entrée le signal d'horloge primaire CK et fournissant un signal de contrôle Fl dont la fréquence est égale à la moitié de celle du signal CK. Le diviseur DIV est par exemple réalisé à l'aide d'un compteur à un seul étage. Le signal de contrôle F1 est appliqué à l'entrée d'un inverseur I10 et à une entrée d'une porte logique XG1 de type OU EXCLUSIF dont une autre entrée reçoit le signal de sortie secondaire de contrôle Dl. La sortie de l'inverseur I10 fournit un second signal de contrôle F2 qui est appliqué à une entrée d'une porte logique XG2 de type OU EXCLUSIF dont une autre entrée reçoit le signal de sortie secondaire de contrôle D2. La sortie de chaque porte XG1, XG2 est connectée à une entrée d'une porte logique OG3 de type OU, dont la sortie est connectée à l'entrée d'une bascule FF (flip-flop) de type D, c'est-à-dire déclenchée sur front du signal d'horloge. Le circuit CHKL comprend un inverseur I11 recevant en entrée le signal d'horloge primaire CK et dont la sortie est connectée à une entrée de signal d'horloge de la bascule FF. La sortie de la bascule FF fournit le signal de sortie ER du circuit CHKL. Du point de vue logique, la bascule FF assure une fonction équivalente à une porte logique ET. Le circuit CHKL réalise la fonction logique suivante . ER = (Dl O+ Fl + D2 F2).N[CK] (3) dans laquelle "e" représente l'opération logique OU 35 EXCLUSIF, et "+" représente l'opération logique OU. En d'autres termes, le signal ER passe à 1 indique qu'une erreur a été détectée (ER = 1) si les signaux Dl et F1 sont différents ou les signaux D2 et F2 sont différents lorsque le signal d'horloge CK est à 0. Le fonctionnement du circuit CHKL est illustré par les chronogrammes représentés sur la figure 12. La figure 12 représente les chronogrammes des signaux d'horloge primaire CK et des signaux de contrôle F1, F2, D1 et D2. Les signaux F1 en sortie du diviseur DIV et F2 en sortie de l'inverseur I10 changent d'état à chaque front montant du signal d'horloge CK et sont en opposition de phase. Les signaux D1 et D2 présentent la même fréquence que les signaux F1 et F2 et sont également en opposition de phase. Les signaux F1 et D1 sont déphasés d'une durée td. Il en est de même pour les signaux F2 et D2. La durée td correspond au temps de décodage effectué par le circuit CBL, c'est-à-dire au temps entre le passage à 1 du signal d'horloge CK et le passage à 1 du signal S en sortie du verrou LTc. En raison de la présence de la bascule FF, les périodes ts où le signal d'horloge CK est à 0 définissent les périodes où le signal de sortie ER du circuit CHKL peut être évalué, c'est-à-dire peut passer à 1 en raison d'une différence détectée entre les signaux Dl et/ou D2 et les signaux Fl et/ou F2. Bien entendu, l'invention est susceptible de diverses variantes et applications. Ainsi, l'invention n'est pas limitée aux machines d'état réalisées à l'aide d'un réseau logique programmable. Pour qu'un dysfonctionnement de la machine d'état puisse être détecté, il importe simplement que les signaux de contrôle soient élaborés par la machine d'état. Il n'est pas nécessaire que les signaux de contrôles soient élaborés à chaque transition de la machine d'état. Ainsi, les signaux de contrôle peuvent être élaborés uniquement pendant certaines phases critiques de traitements effectués par la machine d'état. Le nombre de signaux de contrôle élaborés à chaque transition n'est pas nécessairement égal à 2. Un seul ou plus de deux signaux de contrôle peuvent élaborés pour détecter un dysfonctionnement d'une machine d'état. L'usage de deux signaux de contrôle de valeurs opposées et qui changent d'état à chaque transition permet simplement d'optimiser le nombre de type d'erreurs détectées et le nombre de signaux supplémentaires prévus pour contrôler le fonctionnement de la machine d'état. L'invention ne s'applique pas uniquement aux mémoires EEPROM. Elle s'applique à tout dispositif comportant une machine d'état. REVENDICATIONS 1. Procédé de détection d'un dysfonctionnement dans une machine d'état (FSM) ayant un fonctionnement modélisé par un ensemble d'états reliés entre eux par des transitions, la machine d'état élaborant à chaque transition des signaux de sortie (P0, SO) en fonction de signaux d'entrée (PI, SI) comprenant des signaux (PI) élaborés lors d'une transition précédente, caractérisé en ce qu'il comprend des étapes consistant à : ù définir dans la machine d'état un circuit de traitement (CSC) pour élaborer au moins un signal de contrôle (CSO) en fonction d'un signal de contrôle (CSI) élaboré lors d'une transition précédente, ù élaborer durant une transition le signal de contrôle 15 (CSO) en fonction d'un signal de contrôle (CSI) élaboré lors d'une transition précédente, ù déterminer durant la transition une valeur attendue de chaque signal de contrôle (Fl, F2), et ù comparer chaque signal de contrôle élaboré avec la 20 valeur attendue. 2. Procédé selon la revendication 1, comprenant des étapes d'élaboration de deux signaux logiques de contrôle (Dl, D2) qui sont inverses l'un de l'autre et inversés à 25 chaque transition de la machine d'état (FSM)ä 3. Procédé selon la revendication 2, dans lequel les signaux logiques de contrôle Dl, D2 sont obtenus par les opérations logiques suivantes : 30 Dl = N[Cl].C2, D2 = Cl.N[C2] dans lesquelles Cl et C2 sont les signaux logiques de contrôle obtenus lors d'une transition précédente, N[x] 24représente l'opération logique d'inversion appliquée au signal x, et "." représente l'opération logique ET. 4. Procédé selon l'une des revendications 1 à 3, 5 comprenant une étape de génération d'un signal d'erreur (ER) en fonction du résultat de l'étape de comparaison. 5. Dispositif de détection d'un dysfonctionnement dans une machine d'état (FSM) ayant un fonctionnement 10 modélisé par un ensemble d'états reliés entre eux par des transitions, la machine d'état élaborant à chaque transition des signaux de sortie (PO, SO) en fonction de signaux d'entrée (PI, SI) comprenant des signaux (PI) élaborés lors d'une transition précédente, 15 caractérisé en ce qu'il comprend : ù un circuit d'élaboration de signaux de contrôle (CSC) dans la machine d'état (FSM), pour élaborer au moins un signal de contrôle (CSO) durant une transition de la machine d'état, en fonction d'un signal de contrôle 20 (CSI) élaboré par la machine d'état lors d'une transition précédente, et ù un circuit de contrôle (CHKL) pour déterminer une valeur attendue (Fl, F2) de chaque signal de contrôle, et comparer le signal de contrôle avec la valeur 25 attendue. 6. Dispositif selon la revendication 5, dans lequel le circuit d'élaboration de signaux de contrôle (CSC) élabore deux signaux logiques de contrôle (Dl, D2) qui 30 sont inverses l'un de l'autre et inversés à chaque transition de la machine d'état (FSM). 7. Dispositif selon la revendication 5 ou 6, dans lequel le circuit d'élaboration de signaux de contrôle 35 (CSC) met en œuvre les opérations logiques suivantes : Dl = N[Cl].C2, D2 = C1.N[C2] dans lesquelles Dl et D2 sont les signaux logiques de contrôle élaborés lors d'une transition en cours, Cl et C2 sont les signaux logiques de contrôle obtenus lors d'une transition précédente, N[x] représente l'opération logique d'inversion appliquée au signal x, et représente l'opération logique ET. 8. Dispositif selon l'une des revendications 5 à 7, dans lequel le circuit de contrôle (CHKL) élabore un signal d'erreur (ER) en fonction de la comparaison du signal de contrôle (Dl, D2) avec la valeur attendue (Fl, F2). 9. Dispositif selon l'une des revendications 5 à 8, dans lequel la machine d'état (FSM) comporte un réseau logique programmable (CBL) comprenant des inverseurs d'entrée (I1), des circuits logiques produit (ADl-ADm, ADc), des circuits logiques somme (ODl-ODp, ODc), et des moyens de configuration (IM1, IM2) pour connecter sélectivement des entrées de la machine d'état (El-En) et des sorties des inverseurs d'entrée à des circuits logiques produit, et pour connecter sélectivement des sorties (Pl-Pm) des circuits logiques produit à des entrées de circuits logiques somme, le circuit d'élaboration de signaux de contrôle (CSC) comprenant pour chaque signal logique de contrôle (Dl, D2) à élaborer un circuit logique produit (AD1, AD2) connecté à un circuit logique somme (OD1, OD2) fournissant le signal logique de contrôle. 10. Dispositif selon la revendication 9, dans lequel les circuits logiques produit (AD1, AD2) et les 35 circuits logiques somme (0D1, OD2) fournissant les signaux logiques de contrôle (Dl, D2) sont configurés pour que la génération des signaux logiques de contrôle soit ralentie. 11. Machine d'état (FSM) ayant un fonctionnement modélisé par un ensemble d'états reliés entre eux par des transitions, et élaborant à chaque transition des signaux de sortie (P0, SO) en fonction de signaux d'entrée (PI, SI) comprenant des signaux (PI) élaborés lors d'une transition précédente, caractérisée en ce qu'elle comprend un circuit d'élaboration de signaux de contrôle (CSC) pour élaborer au moins un signal de contrôle (Dl, D2) durant une transition de la machine d'état, en fonction d'un signal de contrôle (Cl, C2) élaboré lors d'une transition précédente, et un circuit de contrôle (CHKL) pour déterminer une valeur attendue du signal de contrôle (Fl, F2) et comparer le signal de contrôle avec la valeur attendue. 12. Machine d'état selon la revendication 11, dans laquelle le circuit d'élaboration de signaux de contrôle (CSC) élabore deux signaux logiques de contrôle (Dl, D2) qui sont inverses l'un de l'autre et inversés à chaque transition de la machine d'état (FSM). 13. Machine d'état selon la revendication 11 ou 12, dans laquelle le circuit d'élaboration de signaux de contrôle (CSC) met en oeuvre les opérations logiques suivantes : Dl = N[Cl].C2, D2 = Cl.N[C2] dans lesquelles Cl et C2 sont les signaux logiques de contrôle obtenus lors d'une transition précédente, N[x] représente l'opération logique d'inversion appliquée au signal x, et "." représente l'opération logique ET. 14. Machine d'état selon l'une des revendications 11 à 13, comportant un réseau logique programmable (CBL) comprenant des inverseurs d'entrée (Il), des circuits logiques produit (ADl-ADm, ADc), des circuits logiques somme (ODl-ODp, ODc), et des moyens de configuration (IM1, IM2) pour connecter sélectivement des entrées de la machine d'état (El-En) et des sorties des inverseurs d'entrée à des circuits logiques produit, et pour connecter sélectivement des sorties (Pl-Pm) des circuits logiques produit à des entrées de circuits logiques somme, le circuit d'élaboration de signaux de contrôle (CSC) comprenant pour chaque signal logique de contrôle (Dl, D2) un circuit logique produit (AD1, AD2) connecté à un circuit logique somme (OD1, OD2) fournissant le signal logique de contrôle. 15. Dispositif selon la revendication 14, dans lequel les circuits logiques produit (AD1, AD2) et les circuits logiques somme (OD1, OD2) fournissant les signaux logiques de contrôle (Dl, D2) sont configurés pour que la génération des signaux logiques de contrôle soit ralentie.