FR 2893159 A1 20070511 FR 0553354 A 20051104 PROCEDE ET DISPOSITIF POUR L'ANALYSE DE CIRCUITS INTEGRES DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine des circuits intégrés et des procédés et des dispositifs permettant de les analyser. L'invention permet d'améliorer à la fois les performances et la précision des analyses des phénomènes perturbateurs dans les circuits intégrés. Les nouvelles générations des circuits intégrés (micro puis nana technologie) sont d'une complexité croissante. Les systèmes de vérification de la physique de ces circuits sont confrontés à un problème de baisse de performance, causée par la somme trop importante des signaux à traiter. La figure 1A représente des étapes de création d'un circuit intégré. Deux étapes S1 et S2 sont respectivement appelées spécification et conception fonctionnelle. L'étape S3 constitue l'étape de conception physique, notamment des masques qui vont être utilisés pour la réalisation du circuit, et elle est suivie d'une étape S4 de fabrication des masques. Enfin, l'étape S5 est une étape de test. L'étape S3 peut être décomposée en une étape S31 de placement, au cours de laquelle on réalise une conception des formes et des positionnements relatifs des masques entre eux, une étape S32 de routage (établissement de liaisons entre les composants) et une étape S33 de vérification de la physique des composants. A son tour, cette dernière comporte une étape d'extraction S331 (ou encore de modélisation) et une étape d'analyse S332. L'étape S331 tient compte de la description et des caractéristiques technologiques des composants tels qu'ils seront réalisés par le fondeur. Ces caractéristiques sont figées, et ne peuvent être modifiées. L'étape S332 de simulation consiste, à partir des résultats de l'étape S331, à simuler des tensions d'entrée et à vérifier les tensions de sortie correspondantes entre différents plots du composant. L'étape S33 de vérification physique est une étape cruciale dans la conception et la réalisation d'un nouveau circuit intégré. Il s'agit en effet de détecter alors les défauts dus à la physique des matériaux pour valider ou non la mise en fabrication du Circuit Intégré (CI). Actuellement, cette étape de vérification souffre du problème de non prise en compte de l'ensemble des effets perturbateurs, pourtant très nombreux. Ces effets sont résumés dans le tableau I ci- dessous.30 INTERCONNEXIONS BOITIERS SUBSTRAT COMPOSANTS GRILLE DE PUISSANCE - Dishing (ou érosion), -Densité port - Parasites - Modèle canal court - Chute de entailles, fentes, d'entrée/sortie liés au Variations locale de tension craquelures, - Densité substrat disque - Densité de perforations courant - Couplages, Modèles parasites courant - remplissage - Fréquence bruit - Modèle sous-Electro- métallique, distortion de - Parasite liés - Effets threshold migration fils au boîtier thermiques -Opération multi Vth - Point chaud -Bruit, Couplage, - Effets pointes de tension thermiques -Electro-migration - Inductance Tableau I Ces effets ne sont pas pris en compte du fait de la limitation imposée : -d'une part par l'ordinateur utilisé lors de la vérification, en ce qui concerne la mémoire vive, la mémoire de masse, la vitesse, la précision de calcul - et d'autre part par l'utilisateur qui demande une réponse confiante rapide, de préférence dans la journée ou le lendemain. Un goulot d'étranglement se situe donc entre l'extraction du modèle physique (S331) et son analyse (S332). En effet, l'extraction créée une représentation par réseaux R, L, C, K de l'ensemble des imperfections du circuit. Par exemple, deux lignes de connexions proches entre deux composants peuvent provoquer, à hautes fréquences, une conduction intempestive entre ces deux lignes. Cette relation parasite est alors représentée par une capacité (C). De même, existent la relation résistive (R) pour la résistance d'une ligne, et les relations inductives et mutuelles inductives (L et K) pour les effets induits par le champ magnétique. Ce modèle, sous forme de nombreux réseaux, est un modèle linéaire avec un nombre de relations par point plus ou moins important. Ce nombre ne cesse d'augmenter avec les nouvelles technologies. La figure 2 représente un réseau simple de connexions électriques. Mais il existe des milliers et parfois des millions de tels petits réseaux assemblés dans un circuit, qui interagissent entre eux et/ou avec le substrat sur lequel ils sont réalisés ; en outre, des effets parasites de type inductifs commencent à apparaître avec la diminution de la taille des circuits, sur lesquels, simultanément, les densités de composants s'accroissent. De manière connue, il existe trois types de réseaux permettant de réaliser une modélisation. Les effets parasites dans la partie numérique du circuit intégré (exemple : connexions entres transistors) sont du type RLCK et les sous réseaux sont très nombreux. Ils peuvent être traités de manière indépendante lorsqu'il n'y a pas de couplage capacitif entre les lignes de connexion, et groupés par lignes couplées dans l'autre cas (RLCK Couplé), pour être traitées par "paquets de sous réseaux". Les lignes entre les composants analogiques ou bien certains composants, comme les spires, nécessitent un nombre de connexions importantes, mais avec un nombre des sous réseaux plus limité. Ce sont aussi des réseaux RLCK qui peuvent être traités souvent séparément. Enfin, il faut prendre en compte le substrat qui, notamment à hautes fréquences, n'est pas parfait. Il s'agit de blocs de réseaux RC reliés entre eux par des Capacités. C'est un modèle fortement couplé (RC couplé) difficile à découpler pour le traitement. Le substrat pose des problèmes notamment en analogique, et de manière très sensible dès lors que la technologie descend en dessous de 130 nm. Il est en outre difficile, pour un substrat, de créer un modèle, car de gros logiciels sont nécessaires à une telle opération, en vue d'une analyse 3D du substrat. Actuellement, les réseaux parasites extraits sont décrits dans des fichiers ou des bases de données dont la taille peut vite dépasser les capacités de stockage des ordinateurs ou des moyens de calculs utilisés. Les mesures physiques évoluent et des modèles de plus en plus complexes sont mis au point pour prendre en compte tous les phénomènes induits. Le transfert des modèles devient un véritable goulot d'étranglement causé par la multitude et la grosseur des modèles électriques. Un organigramme simplifié de l'ensemble de la fabrication est représenté en figure 1B, à partir des étapes de placement et de routage rassemblées sous la référence S310. Des étapes de définition des plans de masques pour la lithographie et de gravure, non représentées sur la figure 1B, peuvent être réalisées entre cette étape S310 et l'étape suivante S331. L'étape d'extraction S331 se décompose en deux sous étapes : une extraction de base (S3310, pour la géométrie, la connectivité et les équipotentiels) et une extraction des effets parasites (S3311). L'étape suivante est celle de simulation, S332 déjà commentée ci-dessus. L'étape S333 représente le résultat de la simulation et le choix qui va être fait, suite à cette simulation, de lancer le processus de fabrication (étape S4) du composant, ou pas. Dans le cas où cette étape n'est pas lancée, du fait d'un résultat de simulation insatisfaisant, il est procédé à une modification du placement et du routage (S3330), et de nouveau aux opérations d'extraction et de simulation. Il faut alors tout recalculer, et notamment tous les éléments extraits pour l'ensemble du circuit. Autrement dit, non seulement les calculs sont lourds, complexes, et consommateurs de temps de calcul, mais il faut en outre refaire l'intégralité de ces mêmes opérations dès lors que les résultats de la simulation ne conviennent pas. Autrement dit, une modification quelconque, avec une nouvelle vérification, implique de refaire entièrement le cycle représenté. En outre, les modèles extraits sont nombreux et de représentations différentes. Il faut souvent autant d'extracteurs que de modèles. Ensuite, il est difficile ou impossible de reconnecter ces modèles entre eux pour aboutir à une simulation complète. Il se pose donc le problème de trouver un nouveau procédé et un nouveau dispositif de vérification, qui permettent de réaliser ces opérations plus simplement, plus rapidement, et avec des moyens informatiques moins importants. EXPOSÉ DE L'INVENTION Selon l'invention, les données capturées sont représentées non pas sous forme de réseau électrique comme couramment pratiqué, mais sous la forme d'une base numérique matricielle compressée, directement exploitable par les analyseurs ou simulateurs et directement mise à jour par les extracteurs ou tout signal de modélisation linéaire des effets physiques. On appelle base numérique matricielle compressée une représentation par matrices des valeurs de connexions parasites. Ces connexions sont Résistives, et/ou Capacitives, et/ou Inductives et/ou mutuelles inductives. Toutes les connexions n'ont pas la même influence d'un point à l'autre. La base est dite réduite lorsque seules les connexions les plus pertinentes sont gardées. La compression de la représentation matricielle intervient dans l'écriture par colonne, compressée, de matrices creuses. La matrice creuse comporte trois vecteurs dont deux sont des entiers et un des valeurs flottantes. La taille d'une matrice peut être calculée suivant la formule suivante: N (int) + NNZ (int) + NNZ (double), où N désigne la dimension de la matrice et NNZ le nombre de valeurs réelles ou entières non nulles. La base numérique matricielle compressée est l'ensemble des matrices compressées formant les systèmes d'équation des sous réseaux. Il y a autant des matrices de conductances et de susceptances que de sous réseaux. La base ainsi constituée permet de sauvegarder les matrices sur disque ou dans des moyens de mémorisation et de poser des requêtes pour sélectionner les sous ensembles de matrices à charger en mémoire. Les réseaux électriques comportant des arcs résistifs, Capacitifs et Inductifs sont représentés sous forme numérique réduite avec une précision contrôlée. Un contrôle de précision peut être fait à l'aide d'un paramètre unique, celui de la fréquence de travail. Un système compressé et réduit est valide en dessous de la fréquence de travail. Pour augmenter la précision du système, on augmente la fréquence de travail. Selon l'invention, un procédé de test d'un circuit électronique comporte: une étape de réduction du circuit en blocs ayant chacun des ports d'entrée et de sortie, - une étape de calcul de paramètres de fonctionnement du circuit. Selon l'invention, un procédé de simulation d'un circuit électronique, représenté sous forme de masques et de connexions, comporte : a) - la définition de réseaux du circuit, ainsi que, d'une part d'entrées et de sorties de chaque réseau, et d'autre part des composants internes de chaque réseau, b) - la formation d'un modèle réduit de chaque réseau comportant : b1) • la formation d'une matrice des conductances ou des résistances, ainsi que d'une matrice de capacités ou de susceptances, de ces entrées et des éléments internes du réseau, b2) • la réduction de la matrice de conductance ou de résistance des éléments internes, ainsi que de la matrice de capacités ou de susceptances de ces mêmes éléments internes, c) la simulation du réseau à l'aide de ce modèle réduit, d) en cas de résultat insatisfaisant de la simulation, la modification d'une partie des masques et/ou des connexions d'un ou de plusieurs réseaux, la formation d'un deuxième modèle réduit, et la simulation avec ce nouveau modèle réduit. En cas de résultat satisfaisant de la simulation, le circuit peut être fabriqué. Selon encore une autre définition de l'invention, un procédé de simulation d'un circuit électronique, représenté sous forme de masques et de connexions, comporte : - le découpage ou le partage du circuit en réseaux ou sous réseaux, - la réduction des connexions internes de chaque réseau, - la mémorisation de matrices réduites des conductances (ou des résistances) et des capacités (ou des susceptances) de chaque réseau, - la simulation du circuit à l'aide de ces données, et éventuellement la modification d'un ou de plusieurs réseaux ou de ses connexions internes. Selon l'invention, on génère, dès l'étape d'extraction, un modèle numérique, modifiable par partie et directement interprétable par les analyseurs. Le procédé selon l'invention permet donc d'enrichir ce modèle, ou cette base, de manière incrémentale. Il permet également d'accéder aux systèmes linéaires simplifiés pour toute résolution distribuée du problème de diagnostique. Pour permettre à un analyseur d'effets perturbateurs de traiter de gros modèles, le système comporte un réducteur des modèles linéaires de type soit R, C, soit RC ou bien RLCK. La base matricielle peut-être complétée par une interface de lecture de modèles électriques. Il existe pour cela des formats et des bases de données utilisées pour la description des réseaux électriques. Grâce à une telle interface, la réduction prend en entrée n'importe quel format de modèle. Un modèle est transformé par réduction puis stocké dans une base numérique matricielle. Un ensemble de méthodes permet ensuite d'exploiter, directement sous forme d'entrée/sortie, les informations contenues dans la base. La description des modèles électriques est établie par un extracteur qui permet d'isoler les composantes internes de chaque circuit des composantes reliant le circuit à l'extérieur et/ou des composantes parasitiques. L'extracteur créé le modèle des connexions parasites dans le circuit. En entrée il utilise la description des masques lithographiques ("Layout") ainsi que la description des technologies du circuit ou encore la description géométrique du Circuit Intégré et la représentation mathématique des mesures physiques pour les connexions parasites. Le résultat est un modèle électrique (réseaux électriques) des connexions entre les différents éléments du circuit. Il génère ensuite un réseau comportant des morceaux ou des sous-circuits du circuit global, tant pour la partie analogique, que pour la partie numérique, le substrat et le boîtier. Pour minimiser l'utilisation de la mémoire, cette extraction est de préférence hiérarchique (elle suit la décomposition par sous circuits). Les modèles extraits peuvent ensuite être enrichis ou modifiés localement sans tout ré-extraire à chacune des modifications faites pas le concepteur. Les valeurs extraites viennent directement alimenter une représentation matricielle pour préparer la réduction ou bien préparer l'analyse. Les analyses exploitent le modèle, réduit, stocké par exemple sous forme de base numérique. Toujours pour augmenter les performances, l'analyse est hiérarchique et tient compte des vecteurs de simulation pour simplifier le modèle. Un vecteur de simulation est l'ensemble des valeurs d'excitations électriques en entrée du système. Pour une hiérarchie des sous réseaux, et donc de sous systèmes, le vecteur présenté en haut de la hiérarchie est cascadé de sous - système en sous -système modifié par chaque résolution. Afin de permettre la modification des valeurs de connexions aux entrées/sorties du système, on ne stocke pas le modèle totalement réduit mais des blocs intermédiaires de matrices amenant à la réduction. Seule la partie interne est réduite pour préparer les traitements. L'écriture réduite obtenue selon l'invention permet l'uniformisation des différents types de modèles existants en une seule représentation mathématique, ainsi que la réduction, en fonction de la fréquence de travail, des modèles électriques, et enfin la possibilité de mise à jour et d'exploitation par parties du modèle mathématique. La réduction, de la partie interne d'un réseau ou d'un sous réseau d'un circuit, par exemple lors de l'étape b2) mentionnée ci-dessus, peut être obtenue par élimination des connexions dont la fréquence propre est supérieure à la fréquence de travail du réseau. Cette étape met de préférence en oeuvre une projection dans une base réduite. Cette étape de réduction permet d'obtenir un taux de réduction supérieur à 95%. Selon un mode de réalisation, les matrices de conductance ou de résistance des éléments autres que les éléments internes, ainsi que de la matrice de capacités ou de susceptances de ces mêmes éléments autres que les éléments internes, sont des matrices creuses, qui peuvent être mémorisées. En cas de résultat insatisfaisant de la simulation, lesdites matrices creuses sont modifiées. Les réseaux du circuit sont de préférence définis de manière à avoir entre eux de faibles couplages. Un réseau est par exemple faiblement couplé si le nombre ne de ses noeuds externes est faible ou très petit devant le nombre ni de ses propres noeuds internes, ou encore si le nombre ne de ses noeuds externes et le nombre ni de ses propres noeuds internes satisfait à la relation : ne' Les modèles de plusieurs réseaux peuvent être mémorisés dans une base de données, la modification d'une partie des masques d'un ou de plusieurs réseaux, dits réseaux modifiés, résultant en une modification des fichiers de ladite base de données qui correspondent aux dits réseaux modifiés. La modification d'une partie des connexions d'un ou de plusieurs réseaux, dits réseaux modifiés, peut être une modification directe des fichiers de ladite base de données qui correspondent aux dits réseaux modifiés. L'invention concerne également un dispositif de réalisation d'un circuit électronique, comportant un dispositif de simulation d'un circuit électronique selon l'invention, et des moyens pour fabriquer ledit circuit en cas de résultat satisfaisant de la simulation. BRÈVE DESCRIPTION DES DESSINS - La figure 1A représente schématiquement 20 l'emplacement des outils de vérification dans la conception de circuits intégrés, - la figure 1B représente des étapes d'un procédé de simulation et de réalisation d'un circuit selon l'art antérieur, 25 - la figure 2 représente un réseau simple de connexions électriques, - la figure 3 représente un plan de masque, issu de la conception d'un circuit, - la figure 4 est la représentation d'une 30 grille de découpage des éléments géométriques 3D, - les figures 5A et 5B représentent un modèle résistif d'une ligne d'interconnexions, - les figures 6A et 6B représentent un modèle d'interaction capacitive entre deux lignes au travers d'un diélectrique, - les figures 7A et 7B sont des descriptions modulaires d'un modèle par réseau RC. Les termes Y et C désignent respectivement les admittances et les susceptances d'une partie du système, - la figure 7C est une représentation géométrique, sous forme matricielle, d'un circuit, - la figure 8 représente un branchement des ports adapté à une simulation, - la figure 9 est une représentation des étapes d'un procédé de simulation et de réalisation d'un circuit selon l'invention, - les figures 10A et 10B représentent schématiquement un dispositif pour mettre en oeuvre un procédé selon l'invention, - les figures 11 et 12 illustrent des simulations de phase Y entre une entrée et une sortie lors de réductions de réseaux. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On va d'abord décrire un procédé d'extraction des réseaux de connexions parasites. Il s'agit de la modélisation des connexions parasites provoquées par les inductions de courants à hautes fréquences. Ce processus d'extraction commence à partir du plan des masques lithographiques, ou de la description informatique de ces masques. Ce plan est le schéma des couches des différents composants (géométrie) et de leurs connexions. Ces masques sont organisés en couches, et chacune de ces couches contient les formes géométriques qui vont servir de négatif lors de la fabrication du circuit. Chaque couche contient aussi les profils ou informations technologiques, c'est-à-dire les caractéristiques techniques de matériaux tels que l'impédance en fonction de la distance entre les composants, de la permittivité relative, de la perméabilité des matériaux et de la température, ou encore les caractéristiques des diffusions, les profils de dopage, etc. Par exemple, chaque matériau a sa résistivité par tronçon. Un tronçon a une section et une longueur limitées. L'ensemble des tronçons pour tous les composants ou éléments géométriques définit le réseau résistif. On appelle cela l'extraction R. Des étapes de la modélisation vont être indiquées, à titre d'exemple. D'autres modèles sont possibles, comme la modélisation de type boîtier et substrat ou encore la modélisation thermique. On cherche en fait, par la modélisation, à exprimer un modèle sous forme de réseaux de composants passifs. Ces étapes sont mises en oeuvre non pas pour l'ensemble du circuit, mais réseau par réseau. Par exemple, sur la figure 3, on procède à la modélisation d'une portion 7 de l'ensemble du circuit, modélisation qui peut être réutilisée pour tout circuit similaire 7' ; puis on procède de même pour une autre portion 17...etc. De préférence, on identifie les parties similaires dans le circuit et on en extrait un seul modèle, applicable à chacune de ces parties. On peut ainsi séquencer ensuite les calculs suivant ce qu'on veut modéliser : résistivité, ou couplage, ou retard...etc On peut tout d'abord classer les objets géométriques suivant leur participation fonctionnelle dans le circuit sélectionné, par exemple lorsque les éléments géométriques ont été placés manuellement (c'est le cas en analogique) ou lorsque le placement a été optimisé (c'est le cas en numérique). Les éléments de base comme le transistor, la résistance, la capacité et la connectique sont reconnus et comparés au schéma électrique en tenant compte des équipotentiels. On appelle cela le LVS ("Layout Versus Schematic"). Il est ensuite possible de discrétiser l'espace tridimensionnel, afin d'appliquer les formules de calcul des connexions parasites, comme décrit dans l'ouvrage de M. de Berg, M. van Krevel, M.Overmars, and O. Schwarzkopf. Computational Geometry: Algorithms and Applications. Springer-Verlag, 1997. Le résultat est une grille 3D (ou "Mesh", dont un exemple est donné en figure 4). Dans la suite, les connexions parasites seront calculées aux points de cette grille. Lors de cette étape, les points sont mémorisés dans une structure simple d'accès comme décrit dans l'article de G.G. Lai, D.S. Fussell, and D.F. Wong. Hinted quad trees for VLSI geometry drc based on efficient searching for neighbours. IEEE Transactions on ComputerAided Design, 15(3):317-324, march 1996. Ensuite, peut être définie l'imperfection résistive des circuits d'interconnexions entre les composants. Les figures 5A et 5B représentent un modèle résistif d'une ligne d'interconnexions (voir à ce sujet : M. Horowitz and R. W. Dutton. Resistance extraction from mask layout data. IEEE Transactions on CAD, CAD-2(3):145-150, July 1983). Peut ensuite être réalisée une modélisation des effets capacitifs induits entre éléments géométriques par les champs magnétiques au travers d'un diélectrique. Les figures 6A et 6B représentent un modèle d'interaction capacitive entre deux lignes au travers du diélectrique (voir à ce sujet : S. Kapur and D.E. Long, Large-scale capacitance calculation, in 37th Design Automation Conference, pages 744-749, 2000 ou encore Pong, T.-S., Brooke, M.A.: A Parasitics Extraction and Network Reduction Algorithm for Analog VLSI, IEEE Trans. On Computer - Aided Design, Vol. 10, No. 2, February 1991). On peut ensuite effectuer une extraction des circuits d'interconnexion pour de très hautes fréquences (voir B. Krauter and S. Mehrotra, Layout based frequency dependent inductance and resistance extraction for on-chip interconnect timing analysis, in 35th Design Automation Conference, pages 303-308, 1998). Ceci permet de tenir compte de la variation de transmission du courant grâce à l'introduction d'un modèle inductif. En effet, entre deux points de connexion, l'imperfection n'est pas seulement purement résistive mais suit une impédance: z = R + jLco, avec co=2Hf. . Ainsi, le réseau résultant est, dans un cas très simple, de la forme de la figure 2 ; dans ce cas il comporte un port d'entrée 9, des résistances R,des inductions L, un noeud interne 8, la référence 6 désignant un réseau interne non représenté en détail. Un port commun 11 (commun électrique, qui peut être commun à plusieurs réseaux) est également représenté. Il existe des algorithmes pour effectuer l'extraction de tels reseaux parasites, et ce, pour des modélisations électriques ou thermiques du substrat (voir à ce sujet J. Kanapla, J. Phillips, and J. White. Fast methods for extraction and sparsification of substrate coupling, in 37th Design Automation Conference, pages 738-743, 2000), de l'interconnexion et du boîtier. Ces algorithmes que l'on peut utiliser peuvent être classés en catégories : - les extracteurs géométriques, à base de règles, booléens, sont basés sur les frontières ou basés sur des formes pré - caractérisées ; ils sont cependant moyennement fiables. - les extracteurs basés sur le contexte, les éléments finis. Ces algorithmes sont plus fiables. Selon l'invention, à partir des plans des masques et des profils technologiques, on procède à l'écriture des relations parasitiques dans un fichier, ou une base numérique matricielle. Cela forme un réseau de connexions. Une description de la base numérique matricielle utilisée va maintenant être exposée. On différencie l'écriture mathématique d'un modèle, constitué seulement de valeurs R et C, de celle d'un modèle comportant aussi des inductances L et des inductances mutuelles K. Néanmoins, la représentation finale est uniforme afin de simplifier l'exploitation de la base. Cas d'un modèle RC : Un réseau 10 (figure 7A) de connexions peut se mettre sous forme d'équations linéaires suivant la loi de Kirchoff. Le réseau 10 est compartimenté en trois parties : Yee pour les admittances des connections externes, Yie et Yii pour les admittances internes. Il résulte de cette opération une matrice de dimension m + n, m + n, symétrique, désignée par la référence 12 sur la figure 7A. Dans un bloc 120 de taille m x m de cette 20 matrice, sont rangées les conductances (Yee) des connexions des ports externes. Dans le bloc 121 de taille n x n, situé sous ce premier bloc, sont rangées les connexions entre ports et noeuds internes (Yie) . Dans le troisième bloc 122, en bas à droite de la matrice, de taille n x n, sont rangées les conductances des connexions internes (Yii)• Le bloc 123, en haut à droite de la matrice, est le transposé du bloc 121. Une matrice 22 de même structure est construite pour les capacités : voir la figure 7B 25 30 comportant une première sous matrice 220 Cee, une deuxième sous matrice 221 Cie, une troisième sous matrice 222 Cil, et une quatrième sous matrice 223, en fait la transposée de la sous-matrice 221. Enfin, une troisième matrice, de taille 3 x N, contient les informations relatives à la position x, y, z, des ports externes (en nombre N dans l'espace). (Référence 32, figure 7C). La définition ou la sélection des ports externes passe par le découpage du réseau en sous - réseaux, présentant entre eux de faibles couplages. Un couplage sera qualifié de faible lorsque le nombre ne de noeuds externes du sous-réseau correspondant est faible ou très petit devant le nombre ni de ses propres noeuds internes. Un critère retenu peut être : ne' Cette répartition ou ce découpage en sous réseaux peut amener à requalifier une connexion interne en port externe , ou plutôt, dans ce cas, en port virtuel . Au total, le nombre total de noeuds externes ne est égal au nombre de ports np auquel s'ajoute le nombre de noeuds virtuels nV (ces noeuds virtuels concernent en général des zones de couplages capacitifs). Du fait de cette requalification, certains noeuds internes, devenus ports virtuels, n'appartiennent plus au bloc ie ou au bloc ii des matrices G et C, mais au bloc ee (120, 220) de ces mêmes matrices. Les matrices 12, 22 étant définies, il va être possible de procéder à une réduction de la partie concernant les connexions internes : pour cela, on va éliminer les connexions dont la fréquence propre est supérieure à la fréquence de travail du circuit : ces connexions ne joueront de toute manière pas de rôle lors du fonctionnement du circuit. On procède en fait à une élimination par projection dans une base réduite. La base réduite correspond aux vecteurs propres, calculés sur des fréquences propres, par exemple les plus significatives du réseau interne. Les fréquences les plus significatives sont celles amenant de l'information dans la bande de fréquence de travail. Cette opération amène à une réduction très importante des blocs 122, 222 des matrices 12, 22, puisqu'on atteint couramment un taux de réduction de l'ordre de 95 à 98 %. Le taux de réduction est défini par le rapport entre le nombre de composants passifs avant réduction et après réduction. Cette réduction va permettre d'alléger considérablement les opérations ultérieures. Cette nouvelle représentation va permettre de travailler avec un système physique simplifié, et avec également un système d'équations simplifiées. En entrée, le système d'équations électriques s'écrit sous la forme : (G+ jwC)x=b eq. 1 be 0 x= xe xi ,b= La matrice G est l'expression du sous réseau des conductances et elle est de dimensions (m+n) x (m+n). C est la matrice des susceptances, de mêmes dimensions. x est le vecteur des tensions aux bornes des ports et b le vecteur des courants, nuls pour les noeuds internes. Le terme jco introduit la partie complexe du système avec w= 2nf, f étant la fréquence de fonctionnement en Hertz. On note fc la fréquence de coupure haute pour limiter la bande de fréquence de travail. G= %i Cee Cie Gee Gei Gie Gü Cw _ eq.2 Les sous matrices Gii et Cil correspondent aux réseaux parasites internes du circuit, les matrices indexées ie aux connexions externes vers le réseau interne, et les matrices indexées ee aux connexions directes entre points externes, ou ports, du circuit. Ces matrices sont creuses (il y a peu de valeurs non nulles dans chaque colonne de la matrice) et symétriques. On cherche à factoriser la matrice de conductance afin d'obtenir un membre C'ii dont l'unité est compatible avec la fréquence de coupure, en 1/RC. Pour cela on utilise la transformation par congruence basée sur le facteur de Cholesky L tel que décrit dans l'article de Kevin J. Kerns and Andrew T. Yang. Stable and Efficient Reduction of Large, Multiport RC Networks by Pole Analysis via Congruence Transformations, Proceeding DAC-ACM, 1996. I ùXT 0 UTL-1 LLT = Gii X = Gij1 GZe = L-T L-1 GZe V= eq.3 La matrice V est appelée matrice de congruence. La matrice U est une matrice dense rectangulaire, de dimensions (m+n,n " ), qui contient l'ensemble des vecteurs propres de la base représentative de : = L 1CL-T =Gn1Cü eq.4 Une base représentative est un sous ensemble des vecteurs propres de C'ii dont les valeurs propres 21 La décomposition en vecteurs propres est traitée plus loin, dans le cadre de la réduction du modèle RC. Le système d'entrée (matrices 12 et 22) est 5 transformé grâce au facteur ou à la matrice de congruence V, tel que : G =VTGV C" = VT CV eq.5 10 En développant ce système d'équations, on obtient : 1 ùXT 0 UTLù1 I ùXT 0 UTLù1 0 Gie Ga Cee 0 Cie Ci eq. 6 15 U et A décrivent les caractéristiques internes du circuit. Elles sont respectivement la matrice rectangulaire des vecteurs propres et les valeurs propres correspondantes du résultat du produit 20 L -T CiiL-1 On dispose alors du résultat du calcul des matrices suivantes . 25 • L est une matrice triangulaire inférieure de dimension n. Elle reste creuse. • X est une matrice rectangulaire de dimension [m,n], qui reste creuse. • U est une matrice rectangulaire dense de dimensions réduites [m+n, n"]. • A est une matrice diagonale de dimension n"x n". Les matrices Gee, Cee et C1e sont elles aussi des matrices creuses. Elles restent accessibles car mémorisées. A ce stade, on ne cherche pas à calculer le produit final (donné par l'équation 6 ci-dessus). On cherche justement à garder en mémoire ces blocs intermédiaires de matrices afin d'être capable de pouvoir modifier et mettre à jour Gee , Cee et Cie sans avoir à tout recalculer, et ce pour chaque sous réseau. La base numérique contient L, X, U, A, Gee, Cee et Cie. Elle est sous la forme de fichiers compressés appelés "modèles". Il y a autant de modèles que de systèmes d'équations distincts, chaque système distinct correspondant à, ou représentant, un sous réseau, qui possède un faible couplage avec d'autres sous réseaux. On génère une base de données numériques comportant une première partie, modifiable, correspondant aux connexions, et une partie figée qui correspond au réseau interne et que l'on ne cherchera pas à modifier Cas du modèle RLCK : De même que précédemment (cf équation 1 ci- dessus), les courants d'entrée-sortie le peuvent être 29 exprimés en fonction des valeurs de tension sur chaque noeud du réseau pour la partie purement RC et en fonction des courants internes pour la partie RLK: (G+ jwC)• eq. 7 le o o Ve V1 1i2 Ie: courants d'entrée-sortie Ve: tensions d'entrée-sortie Vil: tensions internes aux noeuds RC Ii2 : courants internes aux noeuds (R) LK G représente la conductivité réelle du réseau et C la susceptance imaginaire du réseau. G et C sont réparties en trois sous blocs: G= Gee GZeT1 G1T2 GZeI GZZI GlTl2 Cw = Cee 0 0 0 G1 0 0 0 Cii22 w eq.8 La méthode de mise en équation suit la loi des noeuds modifiés (MNA). Gee et Cee sont de dimensions m x m et représentent respectivement la conductance du réseau externe (ports) et la susceptance capacitive de ce même réseau. Gie1 contient les connections de conductance entre les noeuds externes et la partie interne du réseau en suivant la loi des noeuds de Kirchoff. La somme des courants étant nulle pour un noeud interne. Gie2 concerne les connections impédances entre les ports et les noeuds internes suivant la loi des mailles de Kirchoff. Le bloc iii est l'ensemble des conductances internes établies suivant la loi des noeuds. Le bloc ii2 est l'ensemble des connections entre les conductances RC et les impédances RLK. Enfin, le bloc ii22 représente les connections impédances RLK établies sur les noeuds internes par la loi des mailles (voir à ce sujet l'article de Kevin J.Kerns and Andrew T.Yang. Preservation of Passivity During RLC Network Reduction via Split Congruence. Transformations. DAC 1997. Afin de préparer la réduction basée sur les valeurs propres du réseau interne (ii) on extrait l'ensemble des vecteurs propres du système singulier: Cii = -1 • avec, Gii1 Güz2 Gii2 Gin eq. 9 La méthode d'extraction peut être effectuée grâce aux algorithmes de projection /factorisation basés sur les sous espaces de Krylov, tel qu'expliqué par exemple dans l'article de R. Radke, A MATLAB Implementation of the Implicitly Restarted Arnoldi Method for Solving Large-Scale Eigenvalue Problems, Dept of Computational and Applied Math., Rice University, Houston, Texas, ou dans l'article de D.C. Sorensen, Implicit Application of Polynomial Filters in a k-step Arnoldi Method, SIAM journal on Matrix Analysis and Applications, volume 13, number 1, 1992, pp 357-385, ou dans l'article de R.B. Lehoucq and D.C. Sorensen, Deflation Techniques within an Implicitly Restarted Iteration, SIAM Journal on Matrix Analysis and Applications, volume 17, 1996, pp 789-821. Afin de préserver les caractéristiques des systèmes internes, on sépare l'analyse numérique en deux blocs, dont chacun calcule la base des vecteurs propres associés U1 et U2, tel que la congruence (eq. 10) réduit la dimension interne et préserve les caractéristiques des conductances et des valeurs propres. 1 0 0 o U1 o o o Uz G G T ee iel l Gie2 Giel Giil GiTi2 Gie2 G112 G1122 Cee 0 0 0 Ciil 0 0 0 Cii 22 1 0 0 0 Ul 0 0 0 V2 i Eq. 10 +a) Pour extraire les sous bases réduites U1 et U2 ainsi que les valeurs propres associées, la décomposition en sous espaces de Krylov s'effectue respectivement suivant deux hypothèses (équation 11): Ulù > Krylov( A-1, A-1 Gie ), co = 0 U2ù> Krylov(A-'Cii,A'Gie),w= we On remarquera que U1 peut être calculée de 25 la même manière que par l'équation 4.20 U est alors la matrice de projection et de réduction du réseau interne de dimension m x n', avec n'=n1'+n2' (eq. 12) : Ugauche ù [u, u2], Udroite ù [u, V2 J Eq.12 U est constitué de deux sous blocs de vecteurs dont les dimensions satisfont l'équation 10. Afin de contrôler le meilleur compromis entre la dimension réduite n1' et la préservation des pôles internes, on pose we >_ 2itf, (la pulsation de coupure) et on calcule U1 de sorte que l'ensemble des valeurs propres {À.e} associé vérifie: 2e~ On s'intéresse : - d'une part, à la base de projection générée par [U2, Al] = iram(P, n2'), où A désigne la matrice diagonale des valeurs propres de P, - et, d'autre part, à la base de projection générée par [V2, A2] = iram(Q, n2'), où A2 désigne la matrice diagonale des valeurs propres de Q. La dimension n2' est posée et correspond à un nombre minimum de moments préservés. Puisque le système a été décalé en fréquence (voir eq. 13), il n'est pas nécessaire de trop décomposer le système autour de cette fréquence. Ce paramètre n2' pourra varier dans l'intervalle [2 - 8]. Pour plus de précision encore sur les grandes variations, il est toujours possible de refaire un décalage en fréquence (voir eq. 11) pour d'autres points intermédiaires, par exemple: wc/2, et compléter la base de projection (eq. 12), sans oublier la réorthogonalisation de U. Dans la suite, on simplifiera l'écriture de U de sorte qu'il n'existe qu'une décomposition: U = [U~ UA Eq.14 En effet, par expérimentation, on peut constater qu'il n'est pas nécessaire de faire la distinction entre la décomposition droite et gauche (eq. 12). Par soucis de simplification nous continuons avec l'équation 14. Le système est alors projeté sur la nouvelle base U: I 0 0 UT I 0 o uT Gee Gie Gie Gii Cee Cie Cie Cii I 0 0 U I 0 0 U eq. 15 G C ù G' et C' sont alors de dimension réduite m' + n. Les matrices creuses Gee et Cee restent accessibles car mémorisées. Seul le réseau interne d'indice ii est affecté par la transformation. La base numérique 100 contient U, Gee, Cee, G' ii et C' ii. Elle est sous la forme de fichiers compressés appelés "modèles". Les matrices indexées ee et ie restent modifiables. Cas du modèle géométrique : Les composants passifs RLCK ont des coordonnées à trois dimensions x, y et z. Ces coordonnées sont mémorisées, par exemple dans la base 100, afin de permettre aux extracteurs de mettre à jour certains composants, mais aussi pour utiliser ces données géométriques en vue de simplifier les connections RLK et, enfin pour permettre aux simulateurs de remonter à la source du problème diagnostiqué au cours des analyses. Les coordonnées des noeuds sont dans un vecteur p, séparé en deux sous vecteurs de dimensions respectives m et n: p=[(x,Y,z)ee(x,Y,z)ZZ] eq.16 q = [(noms des ports)(noms des noeuds int ernes) La dimension du sous vecteur ii peut être modifiée après transformation. Dans ce cas, on ne gardera que les n" premières coordonnées. La correspondance entre les coordonnées géométriques et les abscisses du système, est faite au travers du vecteur du noms des noeuds. La dimension 'z' correspond au changement de plan de masque. Ou est utiliser par les extracteur tridimensionnels comme pour le substrat par exemple. Afin de permettre aux extracteurs de modifier la base sur une partie ciblée ou limitée, la requête de demande de modification utilise les critères - Nom du sous réseau, - Nom des noeuds ou coordonnées des noeuds à modifier. En retour, une partie de G et une partie de C sont rendues accessibles pour la modification des valeurs ou des nœuds. Après calcul des bases de projection locales, seules les parties non transformées (indexées en ie et ee ) sont modifiables. Sinon le système est stocké numériquement sans transformation. La représentation interne des deux types de modèles RC et RLCK permet directement de réécrire le système initial avec un nombre de noeuds internes considérablement réduit. On explique dans la suite les diverses réductions des modèles. Modèle RC : En continuant le développement (eq. 6), on obtient: Gee = Gee ù GZTe X GZe = o GZZ = I Cee = XTCZZTX ùCZeTX ùXTCie Cie = UT LùlCie ù UT L~lCüX A est une matrice diagonale des valeurs propres Ai , de dimension n". L'ensemble du système réduit reste symétrique. 10 L'ensemble des sous matrices de G" i, C' ' ie et C''i sont alors redimensionnées à une dimension inférieure puisque n" est le nombre de valeurs propres significatives restantes. Dans l'exemple de la figure 11, un réseau 15 RC de dimension 200 000 x 200 000 est réduit aux dimensions 50 x 50. On y a tracé une courbe de comparaison sur la phase Y(w) entre une entrée et une sortie. Les courbes sont confondues. Il en va de même pour toutes les combinaisons Yi7 (w) 20 Modèle RLCK : Le modèle est redimensionné en appliquant la transformation suivante: eq. 17 Eq.19 Seuls les blocs ie et ii sont projetés sur la base réduite de dimension m x n'. L'ensemble du système réduit reste symétrique. Le système d'équations réduit s'écrit alors: Y" = G'+jwC' Eq.20 Ce système est de dimension n' x n'. Dans l'exemple de la figure 12, un réseau RLCK de dimension 1000 x 1000 est réduit à une dimension 95 x 95, avec une bonne précision sur une bonne plage de fréquences. Le réseau RLCK (1000x1000) est représenté en ligne pointillée et le réseau RLCK réduit à (95x95) en ligne continue. Les tracés sont ceux des simulations Y 11 (w) , Y12 (w) , Yz1 (w) et Y22 (w) . L'exploitation d'un procédé selon l'invention va maintenant être illustrée. Afin d'exploiter au mieux l'information a priori donnée à un simulateur, le système d'équations initial est combiné à un autre système Yp appelé "branchements". En d'autres termes, le système Yp représente la connectivité externe introduite par les branchements électriques pour la simulation. En effet, 38 lorsque l'information électrique change, il n'est pas nécessaire de refaire entièrement les calculs précédents mais simplement de réarranger et fusionner les deux systèmes (système d'équations initial et système Yp) : YP ù Yp 0 YP YP +~ ù 0 Ye Ye xP xe eq. 13 x. bp 0e 0 Yp représente le connectivité externe introduite par les branchements électriques pour la simulation. L'utilisateur peut ainsi agir sur, ou modifier, Yp et/ou xp, cette dernière en tant que valeur de tension externe branchée au système initial, et sur , le courant résultant. L'information a priori électrique venant du simulateur permet de réduire l'espace des connexions externes. De fait, cela permet de réduire l'ensemble des fonctions de transfert ports à ports, comme le montre la figure 8. Sur cette figure sont représentés en entrée (sur les ports d'entrée) les signaux d'entrée Si et parasites Sp, et en sortie (sur les ports de sortie) le signal de sortie Sc. Grâce à l'information vectorielle sur la connexion électrique des ports, la simulation peut ensuite être simplifiée. En effet, si Yp possède un nombre de ports très inférieur à la dimension du bloc ee, on peut alors réduire le système en prenant Yp comme bloc externe ee et le reste comme bloc ii interne. Ce qui diminue considérablement le nombre de fonctions de transfert. L'invention permet de réaliser un système complet pour adresser la simulation des modèles physiques d'un circuit intégré entier. Cela signifie que toutes les parties analogiques, numériques, substrat, boîtier et autres ont une représentation numérique unique, réductible et directement adaptée aux simulateurs. Ceci a pour effet d'accélérer considérablement les phases d'extraction de modèle et de simulation, d'autant plus que des méthodes permettent de modifier localement le modèle et de le simuler dynamiquement. La représentation numérique du modèle, réduite ou non, peut être stockée ou mémorisée. La figure 9 représente un nouveau procédé de conception et de simulation mettant en oeuvre l'invention : par rapport au schéma de la figure 1B, qui avait été décrit ci-dessus, les différences sont les suivantes. Lorsque, suite à une simulation, une erreur est constatée, l'opérateur peut modifier la position des masques, par exemple directement sur un écran de visualisation (S331). On procède alors de nouveau à une extraction (des composants : S3310 ; des effets parasites : S 3311), qui va permettre d'alimenter une base de données ou un ensemble de fichiers 100 par des données, en fait les données des matrices G, C. Ces matrices étant, pour la partie strictement interne, considérablement réduites, l'opération de simulation S332 est effectuée en un temps beaucoup plus court que dans le cas d'un procédé connu, tel que celui de la figure 1B. En fait, lorsqu'une modification est réalisée sur les masques, ces modifications se répercutent sur les données 100, mais de manière limitée puisque seuls sont modifiés les fichiers qui correspondent à des parties modifiées du circuit. Par conséquent, tant la mise à jour des données, que les opérations de simulation, vont être considérablement accélérées. En outre, des modifications locales S3336 des matrices Cee, et/ou C1e, et/ou Gee peuvent être réalisées directement dans la base 100, ce qui évite les étapes S310, S3310, S3311. La figure 10A représente un micro-ordinateur 420 configuré de manière adaptée pour le traitement des informations relatives à un circuit selon un procédé conforme à l'invention. Les masques, et/ou les épaisseurs de chaque élément, et/ou les profils de dopage et/ou les interactions entre voisins constituent des paramètres (modélisées R, C, L), en nombre initialement considérable et qui constituent une description initiale de tout le circuit. On utilise une modélisation mathématique réduite, comme expliqué ci-dessus. Par exemple une matrice est représentée sous forme d'une matrice de dimension égale à, seulement, celle des entrées-sorties utilisées. Le simulateur permet, à partir d'un vecteur de tension d'entrée, de voir comment se comporte le circuit. Selon l'invention, tout le réseau interne, tout ce qui n'a pas de connexions extérieures, est réduit. On ne garde que les entrées et les sorties en assurant que les fonctions de transfert d'une entrée à une sortie sont gardées. Pour cette raison on dispose d'un système d'équation réduit, comme expliqué ci-dessus, et on peut en déduire les fonctions de transfert réduites. On peut ne stocker en mémoire que ce système de fonctions de transfert. Le micro-ordinateur 420 comporte une section de calcul avec toutes les composants électroniques, logiciels ou autres, nécessaires à la simulation du comportement du circuit testé à partir de ce traitement. Ainsi, par exemple (figure 10B), le système 420 comporte un processeur programmable 426, une mémoire 428 et un périphérique d'entrée, par exemple un disque dur 432, couplés à un bus système 430. Le processeur peut être, par exemple, un microprocesseur, ou un processeur d'unité centrale ou de station de travail graphique. La mémoire 428 peut être, par exemple, un disque dur, une mémoire morte ROM, un disque optique compact, une mémoire vive dynamique DRAM ou tout autre type de mémoire RAM, un élément de stockage magnétique ou optique, des registres ou d'autres mémoires volatiles et/ou non volatiles. Des algorithmes de traitement selon l'invention, de calculs à partir de données de circuits, comportent des instructions qui peuvent être stockées dans la mémoire, et qui permettent d'effectuer des simulations de tests tels que décrits plus haut sur un circuit réduit selon l'invention, conformément à l'un quelconque des modes de réalisation de la présente invention. Un programme, permettant de mettre en oeuvre le procédé selon l'invention est résidant ou enregistré sur un support (par exemple: disquette ou un CD ROM ou un DVD ROM ou un disque dur amovible ou un support magnétique) susceptible d'être lu par un système informatique ou par le microordinateur 420. Le micro-ordinateur 420 peut être également relié à d'autres dispositifs périphériques, tels que par exemple, des dispositifs d'impression. Il peut être relié à un réseau électronique de type Internet, permettant d'envoyer des données relatives aux résultats de simulation. Il est possible d'afficher sur l'écran 422 une image représentative d'un résultat de simulation, et également une image d'un plan de masque tel que celui de la figure 3 ou des courbes de comparaison ou de modélisation telles que celles des figures 11 ou 12. Une fois le circuit testé avec satisfaction par le concepteur, il peut être fabriqué (étape S4 de la figure 1) et physiquement testé (étape S5). Des moyens de fabrication du circuit, tels que connus dans l'industrie des semi-conducteurs et des circuits intégrés, peuvent alors être mis en oeuvre, dès lors que le résultat de simulation obtenu avec un dispositif de simulation d'un circuit électronique selon l'invention est satisfaisant. Un procédé et un dispositif selon l'invention jouent donc un rôle important dans la fabrication d'un circuit intégré, car ils permettent une économie de temps considérable dans l'élaboration et la fabrication d'un tel circuit.5 REVENDICATIONS 1. Procédé de simulation d'un circuit électronique, représenté sous forme de masques et de connexions, comportant : a) - la définition d'une part d'entrées et de sorties de réseaux du circuit, et d'autre part des composants internes de chaque réseau, b) - la formation d'un modèle réduit de chaque réseau comportant : b1) • la formation d'une matrice des conductances ou des résistances, ainsi que d'une matrice de capacités ou de susceptances, de ces entrées et des éléments internes du réseau, b2) • la réduction de la matrice (122) de conductance ou de résistance des éléments internes, ainsi que de la matrice (222) de capacités ou de susceptances de ces mêmes éléments internes, c) la simulation du réseau à l'aide de ce modèle réduit, d) en cas de résultat insatisfaisant de la simulation, la modification d'une partie des masques et/ou des connexions d'un ou de plusieurs réseaux, la formation d'un deuxième modèle réduit, et la simulation avec ce nouveau modèle réduit, e) en cas de résultat satisfaisant de la simulation, la fabrication du circuit. 2. Procédé selon la revendication 1, la réduction de l'étape b2) étant obtenue par éliminationdes connexions dont la fréquence propre est supérieure à la fréquence de travail du réseau. 3. Procédé selon la revendication 1 ou 2, la réduction de l'étape b2) mettant en oeuvre une projection dans une base réduite. 4. Procédé selon l'une des revendications 1 à 3, l'étape b2) permettant d'obtenir un taux de réduction supérieur à 95%. 5. Procédé selon l'une des revendications 1 à 4, les matrice (120, 121) de conductance ou de résistance des éléments autres que les éléments internes, ainsi que de la matrice (220, 221) de capacités ou de susceptances de ces mêmes éléments autres que les éléments internes étant des matrices creuses. 6. Procédé selon la revendication 5, dans lequel lesdites matrices creuses sont mémorisées. 7. Procédé selon la revendication 6, dans lequel, en cas de résultat insatisfaisant de la simulation, lesdites matrices creuses sont modifiées. 8. Procédé selon l'une des revendications 1 à 7, les réseaux du circuit ayant entre eux de faibles couplages.30 9. Procédé selon la revendication 8, un réseau étant faiblement couplé si le nombre ne de ses noeuds externes est faible ou très petit devant le nombre ni de ses propres noeuds internes. 10. Procédé selon la revendication 8 ou 9, un réseau étant faiblement couplé si le nombre ne de ses noeuds externes et le nombre ni de ses propres noeuds internes satisfait à la relation : ne' 11. Procédé selon l'une des revendications 1 à 10, comportant une étape de mémorisation de coordonnées géométriques de composants de chaque réseau. 15 12. Procédé selon l'une des revendications 1 à 11, l'étape d) comportant : - l'indication d'au moins un réseau à modifier et/ou d'au moins un noeud ou des coordonnés d'un noeud de 20 ce réseau, - au moins une modification du modèle réduit de ce réseau. 15. Procédé selon l'une des revendications 25 1 à 12, le modèle réduit de réseau étant de type RC ou de type RLCK. 16. Procédé selon l'une des revendications 1 à 13, le circuit contenant des moyens numériques. 10 3015. Procédé selon l'une des revendications 1 à 14, le circuit contenant des moyens analogiques. 16. Procédé selon l'une des revendications 1 à 15, le circuit étant sur un substrat. 17. Procédé selon l'une des revendications 1 à 16, le circuit étant dans un boîtier. 18. Procédé selon l'une des revendications 1 à 17, les modèles de plusieurs réseaux étant mémorisés dans une base de données (100). 19. Procédé selon la revendication 18, la modification d'une partie des masques d'un ou de plusieurs réseaux, dits réseaux modifiés, résultant en une modification des fichiers de ladite base de données qui correspondent aux dits réseaux modifiés. 20. Procédé selon la revendication 18 ou 19, la modification d'une partie des connexions d'un ou de plusieurs réseaux, dits réseaux modifiés, étant une modification directe des fichiers de ladite base de données qui correspondent aux dits réseaux modifiés. 21. Procédé selon l'une des revendications 1 à 20, l'étape b) étant réalisée de manière hiérarchique. 2522. Procédé selon la revendication 21, l'étape c) de simulation étant réalisée en cascade suivant la hiérarchie de l'étape b). 23. Procédé selon l'une des revendications 1 à 22, l'étape c) de simulation étant réalisée à l'aide du modèle réduit et d'un système matriciel (Yp) des branchements externes du réseau. 24. Dispositif de simulation d'un circuit électronique, représenté sous forme de masques et de connexions, comportant : a) des moyens pour définir d'une part des entrées et des sorties de réseaux du circuit, et d'autre part des composants internes de ces réseaux, b) des moyens pour former un modèle réduit de chaque réseau comportant : b1) • des moyens pour former ou calculer une matrice des conductances ou des résistances, ainsi que d'une matrice de capacités ou de susceptances, de ces entrées et des éléments internes du réseau, b2) • des moyens pour réduire la matrice (122) de conductance ou de résistance des éléments internes, ainsi que de la matrice (222) de capacités ou de susceptances de ces mêmes éléments internes, c) des moyens pour simuler le réseau à l'aide de ce modèle réduit, d) en cas de résultat insatisfaisant de la simulation, des moyens pour modifier une partie desmasques et/ou des connexions d'un ou de plusieurs réseaux, pour former un deuxième modèle réduit, et pour réaliser une simulation avec ce nouveau modèle réduit. 25. Dispositif selon la revendication 24, les moyens de réduction b2) comportant des moyens pour éliminer des connexions dont la fréquence propre est supérieure à la fréquence de travail du réseau. 26. Dispositif selon la revendication 24 ou 25, les moyens de réduction b2) comportant des moyens pour réaliser une projection dans une base réduite. 27. Dispositif selon l'une des revendications 24 à 26, comportant des moyens mémorisant les matrices (120, 121) de conductance ou de résistance, ainsi que les matrices (220, 221) de capacités ou de susceptances. 28. Dispositif selon la revendication 27, les matrices mémorisées étant des matrices creuses. 29. Dispositif selon la revendication 28, comportant en outre des moyens pour modifier, en cas de résultat insatisfaisant de la simulation, lesdites matrices creuses. 30. Dispositif selon l'une des revendications 24 à 29, comportant des moyens mémorisant des coordonnées géométriques de composants de chaque réseau. 31. Dispositif selon l'une des revendications 24 à 30, les moyens pour modifier une partie des masques et/ou des connexions d'un ou de plusieurs réseaux comportant des moyens pour indiquer : - au moins un réseau à modifier et/ou au moins un noeud ou des coordonnés d'un noeud de ce réseau, au moins une modification du modèle réduit de ce réseau. 32. Dispositif selon l'une des revendications 24 à 31, comportant des moyens mémorisant des coordonnées géométriques de composants de chaque réseau. 33. Dispositif selon l'une des revendications 24 à 32, les modèles de plusieurs réseaux étant mémorisés dans une base de données (100). 34. Dispositif selon la revendication 33, la modification d'une partie des masques d'un ou de plusieurs réseaux, dits réseaux modifiés, résultant en une modification des fichiers de ladite base de données qui correspondent aux dits réseaux modifiés. 35. Dispositif selon la revendication 33 ou 34, la modification d'une partie des connexions d'un ou de plusieurs réseaux, dits réseaux modifiés, étant une modification directe des fichiers de ladite base de données qui correspondent aux dits réseaux modifiés.3036. Dispositif de réalisation d'un circuit électronique, comportant un dispositif de simulation d'un circuit électronique selon l'une des revendications 24 à 35, et des moyens pour fabriquer ledit circuit en cas de résultat satisfaisant de la simulation.