FR 2891943 A1 20070413 FR 0652959 A 20060713 Des exemples de modes de réalisation de la présente invention concernent de façon générale des circuits de détection de tensions transitoires et des procédés pour ceux-ci, et elle concerne plus particulièrement des circuits de détection de tensions transitoires inclus dans des circuits intégrés et des procédés pour ceux-ci. Une carte à circuit intégré (CI), qui peut également être appelée une "carte intelligente", peut être réalisée sous la forme d'une carte en matière plastique de la taille d'une carte de crédit, avec une puce de semiconducteur incorporée. La carte à CI peut parvenir à une intégrité de données plus élevée que des cartes à piste magnétique classiques. De plus, la carte à CI peut être capable de mettre en oeuvre des protocoles offrant une plus grande sécurité, pour protéger des données (par exemple chiffrement supplémentaire, etc.). Des données stockées dans une carte à CI peuvent être conservées, mais les données stockées peuvent être vulnérables à un attaquant pendant un transfert de données. Par exemple, si un attaquant détecte directement des signaux dans la carte à CI pour déterminer des données stockées à l'intérieur, les données détectées peuvent être "divulguées" à l'attaquant. Par conséquent, la carte à CI peut inclure des détecteurs pour détecter des conditions anormales (par exemple des anomalies concernant la tension, la fréquence, la température, des transitoires, l'exposition à la lumière, etc.). Si un ou plusieurs des détecteurs détecte une condition anormale et émet un signal de détection indiquant la condition anormale détectée, tous les circuits, incluant une unité centrale de traitement (UC) installée dans la carte à CI, peuvent être restaurés. Par conséquent, la carte à CI peut protéger des données contre la perte, la destruction et/ou une variation occasionnées par une attaque externe dans certaines circonstances. La figure 1 illustre une carte à CI 10 classique. En se référant à la figure 1, on note que la carte à CI 10 peut inclure un réseau de mémoire 12, un décodeur de ligne 14, un décodeur de colonne 16, un amplificateur de lecture 18, un amplificateur-séparateur de sortie 20 et un condensateur 22. En se référant à la figure 1, on note que le réseau de mémoire 12 peut inclure une multiplicité de cellules de mémoire non volatile, par exemple des cellules de mémoire morte programmable et effaçable de façon électrique (EEPROM) et/ou des cellules de mémoire flash. Le décodeur de ligne 14 et le décodeur de colonne 16 peuvent assigner respectivement une région du réseau de mémoire 12, dans laquelle des données peuvent être écrites ou lues, sur la base d'une adresse de ligne XADD et d'une adresse de colonne XADD émises par un circuit de commande (non représenté). En se référant à la figure 1, on note que l'amplificateur de lecture 18 peut amplifier une tension émise par le réseau de mémoire 12 et peut fournir en sortie des données fixées à un premier niveau logique (par exemple un niveau logique supérieur ou "1" logique) ou un second niveau logique (par exemple un niveau logique inférieur ou "0" logique), sur la base d'un niveau logique (par exemple "0", "1", etc.) des données stockées dans la région assignée par le décodeur de ligne 14 et le décodeur de colonne 16. L'amplificateur-séparateur 20 peut mémoriser les données émises par l'amplificateur de lecture 18 et peut ensuite émettre des données stables. En se référant à la figure 1, on note que le condensateur 22 peut être connecté à une source d'énergie interne VDD et à une tension de masse VSS de l'amplificateur de lecture 18, pour assurer la protection contre une instabilité potentielle de la source d'énergie interne VDD, et/ou une "une attaque d'alimentation" (par exemple une tentative faite par un attaquant pour extraire, sans autorisation, des données contenues dans le réseau de cellules de mémoire 12). Cependant, si une attaque d'alimentation dépassant une limite (par exemple une limite de courant ou de tension) du condensateur 22 est tentée par un attaquant (par exemple, un attaquant crée une pointe de tension ou un transitoire intentionnel dans la source d'alimentation interne VDD), l'amplificateur de lecture 18 peut être incapable de lire correctement les données stockées dans le réseau de mémoires 12. Par conséquent, un échec de lecture peut se produire dans l'amplificateur de lecture 18. Un exemple de mode de réalisation de la présente invention porte sur un circuit de détection de tension transitoire, incluant un réseau de mémoire de surveillance incluant au moins une cellule de mémoire stockant des données de référence, un amplificateur de lecture de surveillance recevant des données de référence stockées provenant du réseau de mémoire de surveillance, amplifiant les données de référence stockées reçues en réponse à un signal de commande de fonctionnement, et émettant des données sur la base des données de référence, un premier circuit de stockage de données incluant au moins une bascule pour stocker les données de référence, et un circuit comparateur recevant et comparant les données émises par l'amplificateur de lecture de surveillance et les données de référence stockées provenant du premier circuit de stockage de données, et émettant un signal de détection sur la base de la comparaison. Un autre exemple de mode de réalisation de la présente invention porte sur un circuit de détection de tension transitoire, incluant une première unité de stockage configurée pour mémoriser une première tension, une seconde unité de stockage configurée pour mémoriser une seconde tension, un premier circuit comparateur effectuant une première comparaison entre la première tension mémorisée et une première tension de référence et émettant un premier résultat de comparaison, un second circuit comparateur effectuant une seconde comparaison entre la seconde tension et une seconde tension de référence et émettant un second résultat de comparaison, et un troisième circuit comparateur effectuant une troisième comparaison entre les premier et second résultats de comparaison et émettant un signal de détection de restauration sur la base de la troisième comparaison. Un autre exemple de mode de réalisation de la présente invention porte sur un procédé de commande du fonctionnement d'un circuit intégré, incluant les étapes consistant à recevoir des premières données de référence à partir d'une première source, recevoir des secondes données de référence à partir d'une seconde source, comparer les premières données de référence et les secondes données de référence, et émettre un signal de détection basé sur la comparaison, le signal de détection indiquant s'il faut restaurer le circuit intégré. Un autre exemple de mode de réalisation de la présente invention porte sur un procédé de commande du fonctionnement d'un circuit intégré, incluant les étapes consistant à mémoriser une première tension et une seconde tension, comparer la première tension mémorisée avec une première tension de référence et émettre un premier résultat de comparaison, comparer la seconde tension avec une seconde tension de référence et émettre un second résultat de comparaison, et comparer les premier et second résultats de comparaison et émettre un signal de détection de restauration en tant que troisième résultat de comparaison. Les dessins annexés sont inclus pour permettre une compréhension plus approfondie de l'invention, et sont incorporés dans cette description et font partie de celle- ci. Les dessins illustrent des exemples de modes de réalisation de la présente invention et, conjointement à la description, ont pour fonction d'expliquer des principes de la présente invention. La figure 1 illustre une carte à circuit intégré classique. La figure 2 illustre un circuit intégré conforme à un exemple de mode de réalisation de la présente invention. La figure 3 est un organigramme illustrant une opération du circuit intégré de la figure 2 en conformité avec un autre exemple de mode de réalisation de la présente invention. La figure 4 illustre un circuit intégré conforme à un autre exemple de mode de réalisation de la présente invention. La figure 5 est un organigramme illustrant le fonctionnement du circuit intégré de la figure 4 en conformité avec un autre exemple de mode de réalisation de la présente invention. La figure 6 illustre un circuit de détection de tension transitoire conforme à un autre exemple de mode de 20 réalisation de la présente invention. La figure 7 illustre un circuit intégré incluant le circuit de détection de tension transitoire de la figure 6, en conformité avec un autre exemple de mode de réalisation de la présente invention. 25 Des exemples de modes de réalisation de la présente invention sont décrits plus complètement ci-après en référence aux dessins annexés, qui montrent des exemples de modes de réalisation de la présente invention. L'invention peut cependant être mise en oeuvre sous de nombreuses formes 30 différentes et ne doit pas être interprétée comme étant limitée aux exemples de modes de réalisation exposés ici. A la place, ces exemples de modes de réalisation sont fournis pour que cet exposé soit approfondi et complet et permette à l'homme de l'art d'apprécier pleinement le cadre de 35 l'invention. Dans les dessins, la taille et les dimensions relatives de couches et de régions peuvent être exagérées pour la clarté. On notera que lorsqu'il est dit qu'un élément ou une couche est "sur", "connecté à" ou "couplé à" un autre élément ou couche, il peut être directement sur, connecté ou couplé à l'autre élément ou couche, ou bien des éléments ou couches intermédiaires peuvent être présents. Au contraire, lorsqu'il est dit qu'un élément est "directement sur", "directement connecté à" ou "directement couplé à" un autre élément ou couche, aucun élément ou couche intermédiaire n'est présent. Des éléments semblables sont toujours désignés par des numéros semblables. Dans l'usage qui en est fait ici, le terme "et/ou" englobe n'importe quelles et toutes les combinaisons d'un ou plusieurs des éléments cités associés. On notera que bien que les termes "premier", "second", etc., puissent être utilisés ici pour décrire divers éléments, composants, régions, couches et/ou sections, ces éléments, composants, régions, couches et/ou sections ne doivent pas être limités par ces termes. Ces termes sont utilisés seulement pour distinguer un élément, composant, région, couche ou section vis-à-vis d'une autre région, couche ou section. Par conséquent, un premier élément, composant, région, couche ou section envisagé ci- dessous pourrait être appelé un second élément, composant, région, couche ou section, sans s'écarter des enseignements de la présente invention. La terminologie utilisée ici vise seulement à décrire des modes de réalisation particuliers, et n'est pas destinée à limiter l'invention. Dans l'usage qui en est fait ici, les formes du singulier "un" et "le" visent à inclure également les formes du pluriel, sauf si le contexte indique clairement le contraire. On notera également que les termes "comprend" et/ou "comprenant", lorsqu'ils sont utilisés dans cette description, spécifient la présence de caractéristiques, nombres entiers, étapes, opérations, éléments, et/ou composants mentionnés, mais n'interdisent pas la présence ou l'ajout d'un ou plusieurs autres nombres entiers, caractéristiques, étapes, opérations, éléments, composants, et/ou groupes de ceux-ci. La figure 2 illustre un circuit intégré (CI) 100 conforme à un exemple de mode de réalisation de la présente invention. Dans l'exemple de mode de réalisation de la figure 2, le circuit intégré 100 peut inclure un réseau de mémoire 12, un décodeur de ligne 14, un décodeur de colonne 16, un amplificateur de lecture 18, un amplificateur-séparateur de sortie 20, un circuit de détection de tension transitoire 110, un générateur de signal de restauration 130 et une UC 150. Dans un exemple, le circuit intégré 100 peut être monté sur une carte intelligente ou une carte à CI. Dans l'exemple de mode de réalisation de la figure 2, le circuit de détection de tension transitoire 110 peut comparer des données numériques lues par un amplificateur de lecture de surveillance 113 avec des données numériques stockées dans un circuit de stockage de données de référence 115. Le circuit de détection de tension transitoire peut détecter un transitoire (par exemple une différence de tension, telle qu'une pointe ou une chute de tension relative) dans une tension interne VDD qui est appliquée à l'amplificateur de lecture 18 et à l'amplificateur de lecture de surveillance 113, d'après la comparaison. Le circuit de détection de tension transitoire 110 peut inclure un réseau de mémoire de surveillance 111, l'amplificateur de lecture de surveillance 113, le circuit de stockage de données de référence 115 et un circuit comparateur 117. Dans l'exemple de mode de réalisation de la figure 2, le réseau de mémoire de surveillance 111 peut inclure au moins une cellule de mémoire. Dans un exemple, l'au moins une cellule de mémoire peut avoir les mêmes propriétés électriques que des cellules de mémoire incluses dans le réseau de mémoire 12. De plus, l'au moins une cellule de mémoire peut inclure une ou plusieurs cellules de mémoire non volatile, comme des cellules EEPROM et/ou des cellules de mémoire flash. Dans l'exemple de mode de réalisation de la figure 2, selon un autre exemple, le réseau de mémoire de surveillance 111 peut être un circuit de stockage de données. Le circuit de stockage de données peut inclure un élément modélisant un courant électrique qui circule à travers les cellules de mémoire respectives du réseau de mémoire 12, par exemple une résistance. Dans un autre exemple, l'amplificateur de lecture de surveillance 113 peut être un amplificateur configuré pour surveiller une opération de lecture de l'amplificateur de lecture 18 et peut avoir des caractéristiques pratiquement identiques à celles de l'amplificateur de lecture 18. De plus, l'amplificateur de lecture de surveillance 113 peut lire et amplifier des données stockées dans le réseau de mémoire de surveillance 111 à des instants donnés, par exemple lorsque l'amplificateur de lecture 18 lit des données dans le réseau de mémoire 12 (par exemple pendant une opération de lecture). La tension interne VDD peut être fournie à l'amplificateur de lecture 18 et à l'amplificateur de lecture de surveillance 113. Dans l'exemple de mode de réalisation de la figure 2, le circuit de stockage de données de référence 115 peut être un registre incluant au moins une bascule, par exemple une bascule de type D. Le circuit de stockage de données de référence 115 peut stocker des données numériques de référence en réponse à un signal d'horloge CLK. Dans l'exemple de mode de réalisation de la figure 2, le circuit comparateur 117 peut recevoir des données fixées à l'un du premier niveau logique et du second niveau logique, provenant de l'amplificateur de lecture de surveillance 113, ainsi que des données émises par le circuit de stockage de données de référence 115. Le circuit comparateur 117 peut comparer les données reçues et peut émettre un signal de détection DET d'après un résultat de la comparaison. Dans un exemple, le circuit comparateur 117 peut être réalisé sous la forme d'une porte OU-Exclusif 119 incluant une première borne d'entrée connectée à une borne de sortie de l'amplificateur de lecture de surveillance 113, une seconde borne d'entrée connectée à une borne de sortie du circuit de stockage de données de référence 115 et une borne de sortie pour émettre un signal de détection DET. On notera cependant qu'il est possible d'employer n'importe quel type de circuit comparateur connu pour le circuit comparateur 117. Dans l'exemple de mode de réalisation de la figure 2, le générateur de signal de restauration 130 peut générer un signal de restauration RST en réponse au signal de détection DET émis par le circuit comparateur 117. L'UC 150 commandant le fonctionnement du circuit intégré 100 peut être restaurée en réponse au signal de restauration RST. La figure 3 est un organigramme illustrant une opération du circuit intégré 100 de la figure 2 en conformité avec un autre exemple de mode de réalisation de la présente invention. On va maintenant décrire un exemple d'opération de la figure 3 en se référant à la figure 2. Dans l'exemple de mode de réalisation de la figure 2 et de la figure 3, si une tension d'alimentation donnée est appliquée au circuit intégré 100, le circuit de stockage de données de référence 115, incluant une multiplicité de bascules, peut être initialisé (par exemple, chacune de la multiplicité de bascules peut être fixée à un niveau logique d'un signal d'entrée de données reçu) en réponse à un signal d'horloge CLK (par exemple un front montant ou une partie active de CLK). Par conséquent, le circuit de stockage de données de référence 115 peut stocker des données de référence (par exemple 01001100) en réponse au signal d'horloge CLK. On peut supposer que des données (par exemple 01001100), identiques à celles stockées dans le circuit de stockage de données de référence 115, peuvent être stockées de façon similaire dans le réseau de mémoire de surveillance 111. Dans l'exemple de mode de réalisation de la figure 2 et de la figure 3, pendant une opération de lecture, l'amplificateur de lecture 18 peut lire et amplifier des données stockées dans une région du réseau de mémoire 12 qui peut être désignée ou assignée par le décodeur de ligne 14 et le décodeur de colonne 16, sur la base d'une adresse de ligne XADD et d'une adresse de colonne YADD, en réponse à un signal de commande de fonctionnement OCS. L'amplificateur de lecture 18 peut émettre des données fixées au premier ou au second niveau logique, sur la base d'un niveau logique des données stockées dans la région assignée. Dans l'exemple de mode de réalisation de la figure 2 et de la figure 3, pendant une opération de lecture, l'amplificateur de lecture de surveillance 113 peut lire et amplifier des données (par exemple 01001100) stockées dans le réseau de mémoire de surveillance 111, en réponse au signal de commande de fonctionnement (OCS), et peut émettre des données fixées au premier ou au second niveau logique (en S110). Le circuit comparateur 117 peut recevoir les données (par exemple 01001100) émises par l'amplificateur de lecture de surveillance 113 et les données (par exemple 01001100) stockées dans le circuit de stockage de données de référence 115, peut comparer les données reçues (en S120) et peut émettre un signal de détection DET d'après un résultat de la comparaison. Dans l'exemple de mode de réalisation de la figure 2 et de la figure 3, si un transitoire se produit dans la tension interne VDD qui est appliquée à l'amplificateur de lecture de surveillance 113 et/ou si la tension interne VDD n'est pas stable (par exemple à cause du bruit), l'amplificateur de lecture de surveillance 113 peut être incapable d'amplifier correctement les données (par exemple 01001100) stockées dans le réseau de mémoire de surveillance 111. Par conséquent, dans un exemple, si les données que l'amplificateur de lecture de surveillance 113 lit dans le réseau de mémoire de surveillance 111 sont 11001100, le circuit comparateur 117 peut émettre le signal de détection DET au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique) (en S140). Par conséquent, un échec de lecture peut se produire dans l'amplificateur de lecture de surveillance 113, et de ce fait le circuit intégré 100 peut être restauré, comme on va maintenant le décrire. Dans l'exemple de mode de réalisation de la figure 2 et de la figure 3, le générateur de signal de restauration 130 peut générer un signal de restauration RST au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique) en réponse au signal de détection DET fixé au premier niveau logique. L'UC 150 peut être restaurée en réponse au signal de restauration RST fixé au premier niveau logique, de façon que l'UC 150 ne puisse plus accéder au réseau de mémoire 12 (en S150). Par conséquent, les données stockées dans le réseau de mémoire 12 peuvent être protégées contre un attaquant si un transitoire est détecté. Dans l'exemple de mode de réalisation de la figure 2 et de la figure 3, si aucun transitoire n'apparaît dans la tension interne VDD appliquée à l'amplificateur de lecture de surveillance 113 et/ou si la tension interne VDD est stable (par exemple indépendamment du bruit), l'amplificateur de lecture de surveillance 113 peut lire des données (par exemple 01001100) dans le réseau de mémoire de surveillance 111, et par conséquent le circuit comparateur 117 peut émettre le signal de détection DET au second niveau logique (par exemple un niveau logique inférieur ou "0" logique). Dans l'exemple de mode de réalisation de la figure 2 et de la figure 3, le générateur de signal de restauration 130 peut générer un signal de restauration RST fixé au second niveau logique (par exemple un niveau logique inférieur ou "0" logique) en réponse au signal de détection DET fixé au second niveau logique. Par conséquent, l'UC 150 peut accéder au réseau de mémoire 12 du fait que le signal de restauration RST reste inactif et/ou fixé au second niveau logique (en S130). De ce fait, l'amplificateur de lecture 18 peut accomplir des opérations de lecture normales, conformément aux instructions données par l'UC 150. Dans l'exemple de mode de réalisation de la figure 2 et de la figure 3, si un attaquant fait en sorte que la tension externe appliquée au circuit intégré 100 fluctue ou devienne anormale, la tension interne VDD (qui peut par exemple être associée à la tension externe) peut devenir anormale de façon similaire. Par conséquent, si un échec de lecture se produit dans l'amplificateur de lecture de surveillance 113 à cause de l'instabilité de la tension interne VDD appliquée à l'amplificateur de lecture de surveillance 113, la tension interne VDD appliquée à l'amplificateur de lecture 18 (qui peut par exemple avoir les mêmes caractéristiques que l'amplificateur de lecture de surveillance 113) peut également être instable. La figure 4 illustre un circuit intégré 200 conforme à un autre exemple de mode de réalisation de la présente invention. Le circuit intégré 100 de la figure 2 et le circuit intégré 200 de la figure 4 peuvent être identiques à l'exception du fait que le circuit de détection de tension transitoire 210 de la figure 4 est installé à la place du circuit de détection de tension transitoire 110 de la figure 2. Dans l'exemple de mode de réalisation de la figure 4, le circuit de détection de tension transitoire 210 peut comparer des données émises par des bascules 211 et 217, qui peuvent être alimentées par la tension externe VCC, et peuvent recevoir, en tant que signaux d'entrée, respectivement la tension externe VCC et la tension de masse VSS. Le circuit de détection de tension transitoire 210 peut générer un signal de détection DET d'après un résultat de la comparaison. Par conséquent, un niveau logique du signal de détection DET peut être utilisé pour évaluer la stabilité de la tension externe VCC. Le circuit de détection de tension transitoire 210 peut inclure une première bascule 211, un premier circuit comparateur 213, une seconde bascule 217, un second circuit comparateur 219 et une porte OU 223. Dans l'exemple de mode de réalisation de la figure 4, la première bascule 211 peut mémoriser un signal (par exemple un signal de données) ayant un niveau de tension égal à la tension externe VCC, en réponse à un signal d'horloge CLK, si la tension externe VCC a un niveau "normal". Cependant, si la tension externe VCC a un niveau "anormal" (par exemple une tension de masse VSS) (par exemple à cause d'un transitoire, d'un bruit, etc.), la première bascule 211 peut mémoriser des données fixées au second niveau logique (par exemple un niveau logique inférieur ou "0" logique). Dans l'exemple de mode de réalisation de la figure 4, le premier circuit comparateur 213 peut recevoir un signal de sortie de la première bascule 211 et la tension interne VDD, peut comparer le signal de sortie reçu avec la tension interne VDD, et peut émettre un signal de détection DET1 d'après un résultat de la comparaison. Dans un exemple, le premier circuit comparateur 213 peut être réalisé sous la forme d'une porte OU-Exclusif 215 incluant une première borne d'entrée pour recevoir la tension interne VDD, une seconde borne d'entrée pour mémoriser un signal de sortie de la première bascule 211 et une borne de sortie pour émettre le signal de détection DET1. Dans un exemple, le premier circuit comparateur 213 peut émettre le signal de détection DET1 fixé au second niveau logique (par exemple un niveau logique inférieur ou "0" logique) si la tension externe VCC a un niveau "normal", et le premier circuit comparateur 213 peut émettre le signal de détection DET1 fixé au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique) si la tension externe VCC a un niveau anormal. Dans l'exemple de mode de réalisation de la figure 4, la seconde bascule 217 peut mémoriser un signal (par exemple un signal de données) fixé à une tension de masse VSS en réponse à un signal d'horloge CLK, si la tension externe VCC a un niveau normal. Cependant, si la tension externe VCC a un niveau anormal (par exemple une tension de masse VSS) (par exemple à cause d'un transitoire, d'un bruit, etc.), la seconde bascule 217 peut mémoriser des données fixées au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique). Dans l'exemple de mode de réalisation de la figure 4, le second circuit comparateur 219 peut recevoir un signal de sortie de la seconde bascule 217 et une tension de masse VSS. Le second circuit comparateur 219 peut comparer le signal de sortie reçu avec la tension de masse VSS et peut émettre un signal de détection DET2 d'après un résultat de la comparaison. Dans un exemple, le second circuit comparateur 219 peut être réalisé sous la forme d'une porte OU-Exclusif 221. Par exemple, le second circuit comparateur 219 peut émettre le signal de détection DET2 fixé au second niveau logique (par exemple un niveau logique inférieur ou "0" logique) si la tension externe VCC a un niveau "normal" ou prévu, et le second circuit comparateur 219 peut émettre à la place un signal de détection DET2 fixé au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique) si la tension externe VCC a un niveau anormal. Dans l'exemple de mode de réalisation de la figure 4, la porte OU 223 peut recevoir les signaux de sortie DET1 et DET2 provenant respectivement du premier circuit comparateur 213 et du second circuit comparateur 219, et peut effectuer une opération OU sur les signaux reçus. La porte OU 223 peut émettre un signal de détection DET d'après un résultat de la comparaison (par exemple une opération OU). La porte OU 223 peut émettre le signal de détection DET fixé au second niveau logique (par exemple un niveau logique inférieur ou "0" logique) si la tension externe VCC a un niveau normal, et la porte OU 223 peut émettre à la place le signal de détection DET fixé au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique) si la tension externe VCC a un niveau anormal. La figure 5 est un organigramme illustrant le fonctionnement du circuit intégré 200 de la figure 4 en conformité avec un autre exemple de mode de réalisation de la présente invention. On va maintenant décrire un exemple d'opération de la figure 5 en référence à lafigure 4. Dans l'exemple de mode de réalisation de la figure 4 et de la figure 5, les bascules 211 et 217 correspondantes peuvent mémoriser des données ayant un niveau de tension de la tension externe VCC ou des données ayant un niveau de tension de la tension de masse VSS, en réponse à un signal d'horloge CLK (en S210). Les bascules 211 et 217 correspondantes peuvent mémoriser des données ayant le niveau de tension d'un signal d'entrée VCC ou VSS correspondant, si la tension externe VCC a un niveau normal. En variante, les bascules 211 et 217 correspondantes peuvent mémoriser des données ayant une différence de niveau de tension déterminée (par exemple VSS ou VCC) par rapport à un niveau de tension du signal d'entrée VCC ou VSS, si la tension externe VCC a un niveau anormal (par exemple à cause d'un transitoire, d'un bruit, etc.). Dans l'exemple de mode de réalisation de la figure 4 et de la figure 5, les circuits comparateurs 213 et 219 correspondants peuvent respectivement comparer le niveau de tension de la tension interne (par exemple VDD ou VSS) avec le niveau de tension des données mémorisées par les bascules 211 et 217 correspondantes, respectivement, et peuvent émettre des signaux de détection DET1 et DET2 correspondants, d'après un résultat de la comparaison (en S220). Dans l'exemple de mode de réalisation de la figure 4 et de la figure 5, si la tension externe VCC a le niveau normal, les circuits comparateurs 213 et 219 correspondants peuvent émettre les signaux de détection DET1 et DET2 correspondants fixés au second niveau logique (par exemple un niveau logique inférieur ou "0" logique), et le circuit de détection de tension transitoire 210 peut émettre le signal de détection DET fixé au second niveau logique. Dans l'exemple de mode de réalisation de la figure 4 et de la figure 5, le générateur de signal de restauration 130 peut générer un signal de restauration RST fixé au second niveau logique, en réponse au signal de détection DET fixé au second niveau logique. Par conséquent, 1'UC 150 peut accéder au réseau de mémoire 12 en réponse au fait que le signal de restauration RST est maintenu au second niveau logique (par exemple un état restauré inactif) (en S230). Dans l'exemple de mode de réalisation de la figure 4 et de la figure 5, si la tension externe VCC a un niveau normal (par exemple à cause d'un transitoire, d'un bruit, etc.), au moins un des circuits comparateurs 213 et 219 peut émettre le signal de détection DET1 et/ou DET2 fixé au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique), et le circuit de détection de tension transitoire 210 peut émettre le signal de détection DET fixé au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique). Le générateur de signal de restauration 130 peut générer un signal de restauration RST fixé au premier niveau logique en réponse au fait que le signal de détection DET est fixé au premier niveau logique (en S240). Par conséquent, l'UC 150 peut être restaurée en réponse au fait que le signal de restauration RST est fixé au premier niveau logique, et l'UC 150 peut ainsi se voir refuser l'accès au réseau de mémoire 12 (en S250). La figure 6 illustre un circuit de détection de tension transitoire 310 conforme à un autre exemple de mode de réalisation de la présente invention. Dans l'exemple de mode de réalisation de la figure 6, le circuit de détection de tension transitoire 310 peut inclure un réseau de mémoire de surveillance 111, un amplificateur de lecture de surveillance 113, un circuit de stockage de données de référence 115, un circuit comparateur 117, une première bascule 211, un premier circuit comparateur 213, une seconde bascule 217, un second circuit comparateur 219 et une porte OU 311. Dans l'exemple de mode de réalisation de la figure 6, le circuit de détection de tension transitoire 310 peut émettre un signal de détection DET en utilisant les techniques de détection à la fois de l'exemple de mode de réalisation des figures 2-3 et de l'exemple de mode de réalisation des figures 4-5. Par conséquent, le circuit de détection de tension transitoire 310 peut émettre un signal de détection DET1 en surveillant une opération de lecture de l'amplificateur de lecture 18 (par exemple d'après le fait qu'une tension interne anormale VDD est appliquée ou non à l'amplificateur de lecture 18), comme décrit en référence à la figure 2 et la figure 3. Le circuit de détection de tension transitoire 310 peut également émettre des signaux de détection DET2 et DET3 correspondants, en surveillant une fluctuation d'une tension externe VCC qui est appliquée aux bascules 211 et 217 correspondantes, respectivement, comme décrit en référence à la figure 4 et la figure 5, et il peut détecter la fluctuation de la tension externe VCC et/ou la fluctuation de la tension interne anormale VDD. La porte OU 311 peut recevoir chacun des signaux de détection DET1, DET2 et DET3, peut effectuer une opération OU sur les signaux reçus et peut émettre le résultat de l'opération OU sous la forme du signal de détection DET. La figure 7 illustre un circuit intégré 300 incluant le circuit de détection de tension transitoire 310 de la figure 6, en conformité avec un autre exemple de mode de réalisation de la présente invention. Dans l'exemple de mode de réalisation de la figure 7, le circuit intégré 300 peut inclure un réseau de mémoire 12, un décodeur de ligne 14, un décodeur de colonne 16, un amplificateur de lecture 18, un amplificateur-séparateur de sortie 20, un circuit de détection de tension transitoire 310, un générateur de signal de restauration 130 et une UC 150. Dans l'exemple de mode de réalisation de la figure 7, si le circuit de détection de tension transitoire 310 émet un signal de détection DET fixé au premier niveau logique (par exemple un niveau logique supérieur ou "1" logique), le générateur de signal de restauration 130 peut émettre vers l'UC 150 un signal de restauration RST fixé au premier niveau logique. L'UC 150 peut restaurer le fonctionnement du circuit intégré 300 en réponse au signal de restauration RST fixé au premier niveau logique. Dans un autre exemple de mode de réalisation de la présente invention, un circuit de détection de tension transitoire peut surveiller une tension interne instable et/ou anormale qui est appliquée à un amplificateur de lecture, en utilisant un amplificateur de lecture de surveillance. Le circuit de détection de tension transitoire peut comparer avec une tension interne un niveau de données d'une bascule ayant une tension d'alimentation consistant en une tension externe, et il peut détecter une anomalie de la tension externe d'après un résultat de la comparaison. Dans un autre exemple de mode de réalisation de la présente invention, un circuit intégré incluant une UC et un circuit de détection de tension transitoire peut détecter une tension interne anormale et/ou une tension externe anormale appliquée au circuit intégré, et peut restaurer le fonctionnement de l'UC d'après un résultat de la détection, ce qui a pour effet d'augmenter la sécurité de données stockées dans le circuit intégré. Des exemples de modes de réalisation de la présente invention ayant ainsi été décrits, il apparaîtra de façon évidente qu'ils peuvent être modifiés de diverses manières. Par exemple, bien que les exemples de modes de réalisation décrits ci-dessus considèrent que le premier niveau logique est un niveau logique supérieur ou "1" logique, et que le second niveau logique est un niveau logique inférieur ou "0" logique, on notera que d'autres exemples de modes de réalisation peuvent être configurés de façon que le premier niveau logique soit inférieur au second niveau logique. De tels changements ne sont pas considérés comme s'écartant de l'esprit et du cadre d'exemples de modes de réalisation de la présente invention, et on désire que toutes les modifications qui seraient évidentes pour l'homme de l'art soient également incluses dans ce cadre. REVENDICATIONS 1. Circuit de détection de tension transitoire (110), caractérisé en ce qu'il comprend : un réseau de mémoire de surveillance (111) incluant au moins une cellule de mémoire stockant des données de référence ; un amplificateur de lecture de surveillance (113) recevant des données de référence stockées provenant du réseau de mémoire de surveillance (111), amplifiant les données de référence stockées reçues, en réponse à un signal de commande de fonctionnement, et émettant des données basées sur les données de référence ; un circuit de stockage de données (115) incluant au moins une bascule pour stocker les données de référence ; et un circuit comparateur (117) recevant et comparant les données émises par l'amplificateur de lecture de surveillance (113) et les données de référence stockées provenant du premier circuit de stockage de données (115), et émettant un signal de détection (DET) basé sur la comparaison. 2. Circuit de détection de tension transitoire 20 selon la revendication 1, caractérisé en ce que le circuit comparateur (117) est un circuit OU-Exclusif. 3. Circuit intégré selon la revendication 1, caractérisé en ce que l'au moins une bascule du premier circuit de stockage de données (115) mémorise les données 25 de référence en réponse à un signal d'horloge (CLK). 4. Circuit intégré (100), caractérisé en ce qu'il comprend : le circuit de détection de tension transitoire (110) de la revendication 1 ; un générateur de signal de restauration (130) générant un signal de restauration (RST) 30 en réponse au signal de détection (DET) ; et une unité centrale de traitement (UC) (150) configurée pour être restaurée en réponse au signal de restauration (RST). 5. Circuit intégré selon la revendication 4, caractérisé en ce que l'au moins une cellule de mémoire 35 comprend au moins une cellule de mémoire non volatile stockant les données de référence. 6. Circuit intégré selon la revendication 4, caractérisé en ce que le circuit comparateur (117) est une porte OU-Exclusif incluant une première borne d'entrée recevant les données lues provenant de l'amplificateur de lecture de surveillance (113), une seconde borne d'entrée recevant les données de référence lues provenant du second circuit de stockage de données (115) et une borne de sortie émettant le signal de détection (DET). 7. Circuit de détection de tension transitoire (210), caractérisé en ce qu'il comprend : une première unité de stockage (211) configurée pour mémoriser une première tension ; une seconde unité de stockage (217) configurée pour mémoriser une seconde tension ; un premier circuit comparateur (213) effectuant une première comparaison entre la première tension mémorisée et une première tension de référence (VDD), et émettant un premier résultat de comparaison ; un second circuit comparateur (219) effectuant une seconde comparaison entre la seconde tension et une seconde tension de référence (VSS), et émettant un second résultat de comparaison ; et un troisième circuit comparateur (223) effectuant une troisième comparaison entre les premier et second résultats de comparaison et émettant un signal de détection de restauration (DET) basé sur la troisième comparaison. 8. Circuit de détection de tension transitoire selon la revendication 7, caractérisé en ce que les première et seconde tensions mémorisées sont respectivement l'une d'une tension d'alimentation externe (VCC) et d'une tension de masse (VSS). 9. Circuit de détection de tension transitoire selon la revendication 7, caractérisé en ce que les première et seconde tensions de référence sont respectivement une tension d'alimentation interne (VDD) et une tension de masse (VSS). 10. Circuit de détection de tension transitoire selon la revendication 7, caractérisé en ce que les premieret second circuits comparateurs (213, 219) sont des circuits OU-Exclusif (215, 221), et le troisième circuit comparateur (223) est un circuit OU. 11. Circuit intégré, caractérisé en ce qu'il comprend : le circuit de détection de tension transitoire (210) de la revendication 7 ; un générateur de signal de restauration (130) générant un signal de restauration (RST) en réponse au signal de détection de restauration (DET); et une unité centrale de traitement (UC) (150) configurée pour être restaurée en réponse au signal de restauration (RST). 12. Circuit de détection de tension transitoire combiné (310), caractérisé en ce qu'il comprend : un circuit de détection de tension transitoire incluant un réseau de mémoire de surveillance (111) incluant au moins une cellule de mémoire stockant des données de référence, un amplificateur de lecture de surveillance (113) recevant les données de référence stockées provenant du réseau de mémoire de surveillance (111), amplifiant les données de référence stockées reçues, en réponse à un signal de commande de fonctionnement, et émettant des données sur la base des données de référence, un circuit de stockage de données (115) incluant au moins une bascule pour stocker les données de référence et un circuit comparateur (117) recevant et comparant les données émises par l'amplificateur de lecture de surveillance (113) et les données de référence stockées provenant d'un circuit de stockage de données (115), et émettant un signal de détection (DET1) basé sur la comparaison ; et le circuit de détection de tension transitoire de la revendication 7, dans lequel le troisième comparateur (311) compare en outre les premier et second résultats de comparaison (DET2, DET3) avec le signal de détection (DET1) pour générer le signal de détection de restauration (DET). 13. Circuit intégré (300), caractérisé en ce qu'il 35 comprend : le circuit de détection de tension transitoire combiné (310) de la revendication 12 ; un générateur designal de restauration (130) générant un signal de restauration (RST) en réponse au signal de détection de restauration (DET) ; et une unité centrale de traitement (UC) (150) configurée pour 'être restaurée en réponse au signal de restauration (RST). 14. Procédé pour commander le fonctionnement d'un circuit intégré (100), comprenant les étapes consistant à : recevoir des premières données de référence provenant d'une première source ; recevoir des secondes données de référence provenant d'une seconde source ; comparer les premières données de référence et les secondes données de référence ; et émettre un signal de détection (DET) basé sur la comparaison, le signal de détection indiquant s'il faut restaurer ou non le circuit intégré (100). 15. Procédé selon la revendication 14, caractérisé en ce que le signal de détection (DET) indique de restaurer le circuit intégré (100) si la comparaison indique que les premières et secondes données de référence ne sont pas les mêmes et le signal de détection (DET) n'indique pas de restaurer le circuit intégré (100) si la comparaison indique que les premières et secondes données de référence sont les mêmes. 16. Procédé selon la revendication 14, caractérisé en ce que la première source est un réseau de mémoire de surveillance (111) et la seconde source est une unité de stockage de données (115). 17. Procédé de commande du fonctionnement d'un circuit intégré (200), caractérisé en ce qu'il comprend les étapes consistant à : mémoriser une première tension (VCC) et une seconde tension (VSS) ; comparer la première tension mémorisée (VCC) avec une première tension de référence (VDD) et émettre un premier résultat de comparaison (DET1) ; comparer la seconde tension mémorisée (VSS) avec une seconde tension de référence (VSS) et émettre un second résultat de comparaison (DET2) ; et comparer les premier et second résultats de comparaison et émettre un signal dedétection de restauration (DET) en tant que troisième résultat de comparaison. 18. Procédé selon la revendication 17, caractérisé en ce que les première et seconde tensions mémorisées sont 5 respectivement l'une d'une tension d'alimentation externe (VCC) et d'une tension de masse (VSS). 19. Procédé selon la revendication 17, caractérisé en ce que les première et seconde tensions de référence sont respectivement une tension d'alimentation interne 10 (VDD) et une tension de masse (VSS). 20. Procédé selon la revendication 17, caractérisé en ce que les premier et second résultats de comparaison (DET1, DET2) sont basés sur une opération OU-Exclusif, et le troisième résultat de comparaison (DET) est basé sur une 15 opération OU. 21. Procédé selon la revendication 17, caractérisé en ce qu'il comprend en outre les étapes consistant à : recevoir des premières données de référence provenant d'une première source (111, 113), recevoir des secondes données 20 de référence provenant d'une seconde source (115), comparer les premières données de référence et les secondes données de référence et émettre un signal de détection (DET1) sur la base de la comparaison, le signal de détection (DET1) indiquant s'il faut restaurer le circuit intégré ; et dans 25 lequel le troisième résultat de comparaison (DET) est généré en comparant les premier et second résultats de comparaison (DET2, DET3) avec le signal de détection (DET1) pour générer le signal de détection de restauration (DET). 22. Procédé de commande du fonctionnement d'un 30 circuit intégré incluant le circuit de détection de tension transitoire (110) de la revendication 1. 23. Procédé de commande du fonctionnement d'un circuit intégré incluant le circuit de détection de tension transitoire (210) de la revendication 7.