FR 2897982 A1 20070831 FR 0601696 A 20060227 PROCEDE DE FABRICATION DE STRUCTURES DE TYPE PARTIELLEMENT SOI, COMPORTANT DES ZONES RELIANT UNE COUCHE SUPERFICIELLE ET UN SUBSTRAT DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne la réalisation de nouvelles structures pour des composants semi-conducteurs ou des dispositifs de type MEMS, et notamment SOI ou de type SOI. De nombreux microsystèmes ou MEMS (Micro Electro Mechanical Systems en anglais) sont réalisés à l'aide de matériaux SOI (de l'anglais Silicon On Insulato:) qui permettent en particulier d'obtenir des membranes de silicium monocristallin suspendues au-dessus d'une cavité. Dans diverses applications du domaine de l'électronique de puissance et des microsystèmes, il peut être avantageux d'avoir une structure réunissant les fonctions d'un substrat silicium bulk et d'un substrat SOI : c'est-à-dire comportant des zones locales 2 d'oxyde enterré (par exemple SiO2) sous une couche active 4, comme illustré sur la figure 1. Pour obtenir ce type de structure, plusieurs procédés ont déjà été décrits, par exemple dans le document FR n 0216646. Dans ce type de procédé, une difficulté est de devoir conditionner une surface hétérogène. Il se pose le problème de réaliser une structure comportant des zones SOI et des zones Si, du type de celle illustrée sur la figure 1. Plus spécifiquement, on cherche une technique plus simple que celles déjà connues, et permettant notamment de surmonter la difficulté liée à la présence de surfaces hétérogènes, qui nécessitent d'utiliser des procédés spécifiques. EXPOSÉ DE L'INVENTION L'invention concerne d'abord un procédé de réalisation d'une structure semi-conductrice, comportant une couche superficielle, au moins une couche enterrée, et un support, ce procédé comportant : - une étape de formation, sur un premier support, de motifs en un premier matériau, - une étape de formation d'une couche en un deuxième matériau, semi-conductrice, entre et sur lesdits motifs, - une étape de traitement thermique de la couche semi-conductrice afin d'en modifier totalement ou partiellement la cristallinité, - une étape d'assemblage de cette couche semi-conductrice avec un deuxième support. La couche semi-conductrice peut être en silicium monocristallin et/ou polycristallin et/ou amorphe. Elle peut par ailleurs comporter des zones d'un premier type de cristallinité et des zones d'un deuxième type de cristallinité, différent du premier. L'invention concerne également un procédé de réalisation d'une structure semi-conductrice, comportant une couche superficielle, au moins une couche enterrée, et un support, ce procédé comportant : - une étape de formation, sur un premier support, de motifs en un premier matériau, - une étape de formation d'une deuxième couche, en silicium amorphe ou en silicium monocristallin, entre et sur lesdits motifs, - une étape d'assemblage de cette deuxième couche avec un deuxième support. Une étape de traitement thermique de la couche semi-conductrice peut être prévue afin d'en modifier totalement ou partiellement la cristallinité. La couche semi-conductrice peut comporter des zones d'un premier type de cristallinité et des zones d'un deuxième type de cristallinité, différent du premier. L'invention concerne également un autre procédé, en vue de la réalisation d'une structure semi-conductrice, comportant une couche superficielle, au moins une couche enterrée, et un support, ce procédé comportant : - une étape de formation, sur un premier support, de motifs en un premier matériau, - une étape de formation d'une couche semi-conductrice, entre et sur lesdits motifs, cette couche semi-conductrice comportant des zones d'un premier type de cristallinité et des zones d'un deuxième type de cristallinité, différent du premier, - une étape d'assemblage de cette deuxième couche avec un deuxième support. La couche semi-conductrice peut être par exemple en silicium monocristallin et/ou polycristallin et/ou amorphe. Les motifs peuvent être formés par exemple à partir d'une couche, qui peut être une couche isolante, par exemple une couche d'oxyde ou de nitrure. Elle est par exemple réalisée par oxydation thermique, ou par dépôt d'oxyde par technique LPCVD, ou par dépôt d'oxyde par technique PECVD. Les motifs peuvent être formés par tout autre moyens classiques utilisés en microélectronique. D'une manière générale, cette couche, à partir de laquelle les motifs peuvent être formés, peut être une couche composée de différents matériaux et/ou de multicouches. D'une manière générale encore, la couche semi-conductrice peut être formée par épitaxie ou dépôt ; dans le cas de l'épitaxie, elle peut être formée à une vitesse fonction de la surface sur laquelle l'épitaxie est réalisée, ce qui permet d'obtenir une surface relativement plane après croissance. Une étape de planarisation de la couche semi-conductrice peut être prévue, avant assemblage avec le deuxième substrat. Une étape de préparation, de type hydrophile ou hydrophobe, de la surface de la couche semi-conductrice, peut être réalisée avant assemblage de cette couche avec le deuxième support. Une étape de recuit peut être réalisée après assemblage de la couche semi-conductrice avec le deuxième support. Une étape d'amincissement, et éventuellement de détourage du substrat à amincir, avant ou après amincissement, peut aussi être prévue. L'invention concerne également un dispositif semi-conducteur comportant une couche superficielle, au moins une couche enterrée, et un support, caractérisé en ce que la couche enterrée comporte une première souscouche en silicium amorphe ou monocristallin, et une deuxième sous-couche comportant une alternance de motifs d'un premier matériau et de zones monocristallin. L'invention dispositif semi-conducteuren silicium amorphe ou concerne également un comportant une couche superficielle, au moins support, caractérisé en comporte une première une couche enterrée, et un ce que la couche enterrée sous-couche comportant une alternance de motifs en un premier matériau et de zones en un deuxième matériau, semi-conducteur, et une deuxième sous-couche en matériau semi-conducteur comportant des zones d'un premier type de cristallinité et des zones d'un deuxième type de cristallinité. La deuxième sous couche peut être en silicum monocristallin et/ou polycristallin et/ou amorphe. Grâce à l'un des procédés selon l'invention, on obtient une structure comportant une couche active superficielle d'épaisseur variable, dont certaines zones sont isolées du substrat, par exemple par une couche enterrée d'oxyde, et dont d'autres zones se comportent comme du semiconducteur (par exemple : Si) bulk (ou massif), il y a alors conduction électrique et/ou thermique verticale avec le substrat. Par rapport aux techniques déjà connues, l'invention évite la planarisation de surface hétérogène (par exemple présentant une alternance Si02/Si). La surface à planariser est homogène (il s'agit par exemple d'un dépôt de Si ou de silicium obtenu par croissance épitaxiale), ce qui évite la mise en oeuvre de procédés spécifiques et complexes de planarisation pour résoudre les problèmes de vitesses d'attaque différentielles ( dishing ). L'invention s'applique à d'autres semiconducteurs, tels que Ga, ou SiC, ou AsGa, ou InP, ou SiGe. BRÈVE DESCRIPTION DES DESSINS - La figure 1 représente une structure de type BSOI mixte, - les figures 2A - 2G représentent diverses étapes d'un procédé de réalisation selon l'invention, - la figure 3 représente une structure selon l'invention en vue de dessus, - La figure 4 représente une variante d'un dispositif selon l'invention, - la figure 5 représente la cas d'une 25 croissance épitaxiale sur des surfaces différentes. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un procédé selon l'invention, en vue de l'élaboration d'une structure telle que celle de la figure 1 va être décrit en liaison avec les figures 2A - 2G, en partant d'un substrat de matériau semi-conducteur, par exemple du Si 20 (figure 2A). On réalise d'abord une couche 22, destinée à être une couche enterrée ou une couche enterrée structurée par des motifs, par exemple une couche diélectrique, notamment d'oxyde tel qu'un oxyde de Silicium, dont l'épaisseur correspondra à l'épaisseur souhaitée des motifs 23 enterrés dans la structure finale (figure 2B). Cette couche 22 peut être réalisée de différentes manières: par oxydation thermique, ou dépôt d'oxyde LPCVD, ou dépôt d'oxyde PPCVD,... Cette couche enterrée 22 peut également être composée de différents matériaux (par exemple : un nitrure tel que SiXNy et/ou un oxyde tel que Al2O3 et/ou un oxyde de silicium dopé (type PSG, ou BPSG...)), et/ou de multicouches (là encore, avec un nitrure tel que SiXNy et/ou un oxyde tel que Al2O3 et/ou un oxyde de silicium dopé tel que PSG ou BPSG), selon les fonctionnalités désirées pour l'application. Puis, on définit la répartition de motifs 23 dans cette couche 22. Les zones 24 entre ces motifs sont par exemple gravées jusqu'au substrat 20 sous-jacent, par exemple par lithographie et gravure de la couche 22 (figure 2C). On obtient ainsi à la surface du substrat une alternance de motifs 23 et de zones 24 entre les motifs. La répartition des motifs 23 peut être obtenue par toute autre technique, mais pas seulement par gravure. Cette répartition est faite selon les besoins de l'application . En outre les motifs pourront être de différentes formes (en vue de dessus : forme circulaire, et/ou carrée, et/ou autres...) et de tailles variables (sub-micronique à millimétrique). Les zones 24 entre les motifs 23 peuvent atteindre la surface 21 du substrat 20, ce qui permet de faire alterner, sur cette surface 21, des motifs de matériau 23 (oxyde dans l'exemple donné) et, entre ces motifs, des zones 24 sans matériau et atteignant directement le substrat 20. Les motifs peuvent être obtenus par d'autres combinaisons de procédés microéletroniques tels que oxydation, dépôt d'oxyde, gravure, photolithographie...etc Un dépôt ou une épitaxie de matériau semi-conducteur 26, est réalisé sur le substrat ainsi préparé (figure 2D). En général, la couche d'épaisseur e au-dessus des motifs 23 est sensiblement conforme à la géométrie et à la répartition des motifs 23. La figure 3 représente un exemple en vue de dessus d'un substrat sur lequel des zones gravées 24, remplies de matériau 26, sont réalisées entre des motifs 23. Des configurations autres que celle de la figure 3 peuvent être réalisées. En ce qui concerne le matériau semi-conducteur 26, il s'agit par exemple de silicium (amorphe, ou polycristallin, ou cristallin), le type de silicium pouvant être choisi selon les besoins de l'application et/ou selon les possibilités de chaque technique, notamment en fonction des épaisseurs devant être déposées. D'autres matériaux semiconducteurs peuvent être choisis, par exemple SiC, ou GaN ou matériaux de type III - V. Pour ces matériaux il existe aussi la possibilité d'avoir divers types de cristallinité (par exemple SiC polycristallin ou monocristallin). Il peut être avantageux de choisir le matériau semi-conducteur de même nature (matériau, dopage,..etc) que la couche superficielle. Mais, dans certains cas, il peut être intéressant que la nature de la couche semi-conductrice soit différente de celle de la couche superficielle. Ce matériau est alternativement en contact avec la surface 21 du substrat 20 et avec les motifs isolants 23. L'épaisseur e de matériau déposé est choisie de manière à permettre ensuite une réduction de la topologie par planarisation, afin d'arriver à une épaisseur e' (figure 2D) telle que 0 La réalisation d'un dépôt de Si amorphe sur des zones alternativement Si (surface 21 du substrat 20) et SiO2 (motifs 23) peut mener à une couche de matériau alternativement polycristallin (sur la surface 21) et amorphe (sur les motifs 23), alors que la réalisation d'une épitaxie de Si sur des zones alternativement Si (surface 21) et SiO2 (motifs 23) résulte généralement en une couche de matériau alternativement cristallin (sur la surface 21) et amorphe ou polycristallin (sur les motifs 23). Il peut ainsi être intéressant, pour certaines applications, de décliner différentes cristallinités de la couche 26 selon les besoins en terme de conduction électrique, et/ou thermique, et/ou en terme de piégeage ( gettering ) et/ou de caractéristique mécanique. On peut donc former, comme illustré sur la figure 4, sur une même sous couche comportant une alternance de motifs 23 et de matériau semi-conducteur 26, une alternance de zones de matériau semi-conducteur 26a ayant un premier type de cristallinité, et de matériau semi-conducteur 26b ayant un deuxième type de cristallinité, différent du premier. Des exemples de différentes combinaisons sont indiquées ci-dessous. De plus, on peut choisir les propriétés physiques, par exemple électriques (conducteur, isolant...), et/ou thermiques (conductibilité) et/ou mécaniques, de cette couche déposée 26 selon les besoins de l'application. Pour cela on pourra faire varier la composition (avec un dopage plus ou moins fort) et/ou les conditions de formation de cette couche 26. Un traitement thermique de la couche déposée 26 peut être réalisé de manière à modifier la cristallinité de la couche. Par exemple, une couche 26 de Si amorphe et/ou polycristallin peut être déposée puis recuite à 1100 C. La couche 26 peut ensuite être conditionnée de manière à obtenir une surface 27 lisse (figure 2D) permettant d'obtenir un état de surface compatible avec l'étape ultérieure de collage. Ce conditionnement de la couche 26 peut être réalisée par planarisation, par exemple par polissage mécano-chimique ou par amincissement mécanique ou par amincissement chimique (attaque sèche par plasma ou RIE : un bombardement ionique rasant pouvant permettre de réduire la topologie de surface) ou par une combinaison de ces différentes techniques. Cette planarisation peut être substantiellement réduite et/ou évitée si l'on contrôle par exemple la vitesse d'épitaxie de la couche 26 en fonction des surfaces sur lesquelles la croissance s'opère par exemple (figure 5), la vitesse de croissance sur les surfaces 240 en matériau semi-conducteur peut être plus importante que la vitesse de croissance au niveau des zones 25 d'oxyde ; la maîtrise de ces vitesses relatives peut permettre d'obtenir une surface relativement plane après croissance de cette couche. Le substrat 20 ainsi préparé est ensuite collé pa:: adhésion moléculaire sur un substrat 30, par exemple en silicium (figure 2E). On indique plus loin les différents types de préparation de surface et de collage qui peuvent être effectués. Une préparation de surface de type hydrophile ou hydrophobe peut être réalisée avant cet assemblage des substrats. Dans le cas où les motifs 23 sont électriquement isolants (par exemple en oxyde), la structure finale visée comporte des zones 36 isolées du substrat 20' (SOI) et des zones 46, conductrices, entre ces zones 36 (figure 2F). Dans le cas d'un collage hydrophile, une couche d'oxyde natif 34 est présente à l'interface de collage, et peut compromettre le contact ohmique entre les substrats 20 et 30. Dans ce cas, si on cherche à réaliser un contact ohmique en vue d'une application particulière, on peut traiter la structure à haute température (>1100 C) de manière à provoquer la dissolution de cet oxyde fin au niveau de l'interface de collage et conduire ainsi à un contact ohmique au niveau des zones 46 conductrices. Pour certaines applications, le traitement 15 thermique pourra être effectué à plus basse température. Dans le cas d'un collage hydrophobe, les surfaces mises en contact sont dépourvues d'oxyde natif 34 et un contact ohmique est directement obtenu. 20 De façon préférentielle, après collage, la structure est recuite à haute température, d'une part pour permettre la consolidation de l'interface de collage (renforcement des forces de collage) et d'autre part, comme indiqué ci-dessus dans le cas du collage 25 hydrophile, pour générer une dissolution de l'oxyde d'interface et un contact ohmique. Le traitement thermique est effectué à une température compatible avec la structure et/ou avec les étapes ultérieures à réaliser sur la structure finale. 30 De façon préférentielle, une étape de traitement thermique sera opérée après dépôt de la couche 26, à une température de préférence supérieure ou égale à la température ultérieure de consolidation de l'interface de collage. Dans certains cas, elle pourra être inférieure à la température de consolidation. Par exemple, dans le cas du silicium, le traitement thermique pourra avoir lieu à une température comprise dans la gamme 700 C - 1300 C. Le substrat 20 et/ou le substrat 30 peut être aminci par sa face arrière de manière à obtenir la future couche active 20' (figure 2F) de semi-conducteur dans laquelle les composants seront élaborés. Sur la figure 2F, c'est le substrat 20 qui est aminci. Lorsque c'est le substrat 30 qui est aminci, on obtient une structure telle que celle de la figure 2G, dans laquelle le sommet 25 des plots 23 est tourné vers le substrat 30' (substrat 30 après amincissement), mais séparé de 30' par la couche 36. Sur la figure 2F, c'est l'autre sommet 25' des plots 23 qui est tourné vers le substrat ou la couche 20' aminci, ce sommet étant même en contact avec la couche 20' dans l'exemple représenté. Cet amincissement peut être effectué par des techniques de rectification mécanique et/ou de polissage mécano-chimique et/ou de polissage mécanique et/ou de gravure chimique (par voie humide ou sèche). De façon préférentielle, c'est le substrat 20 qui sera aminci (figure 2F). L'amincissement pourra également être réalisé par l'utilisation d'une technique de type Smart-Cut , ou fracture de substrat. Des exemples de réalisation de procédés selon l'invention vont maintenant être donnés. Exemple 1 : Dans cet exemple les étapes suivantes sont réalisées . al) -Oxydation thermique d'un substrat 20 de silicium, par exemple par génération de 2pm d'oxyde. bl) - Lithographie des motifs 24 pour définition des futures zones SOI et Si. cl) - Gravure de l'oxyde 22 au niveau des futures zones Si définies et retrait du masque de gravure. dl) - Nettoyage de la surface et dépôt d'une couche 26 de silicium polycristallin (p-Si) par LPCVD (à environ 650 C), par exemple dépôt d'une couche d'épaisseur environ 4pm. el) - Traitement thermique à 1100 C. f1) -Planarisation de la surface de p-Si 26 pour éliminer la topologie entre les zones SOI et Si par polissage mécano-chimique ; on reste cependant sur une surface homogène de poly-Si, on ne débouche jamais sur une surface hétérogène SiO2 / Si. (Jl) - Nettoyage de type hydrophile et mise en contact pour le collage direct par adhésion moléculaire de l'ensemble substrat 20- motifs 23 - couche 26 et d'un substrat 30 vierge de silicium. hl) - Traitement thermique de consolidation de l'interface de collage à 1100 C, il) - Amincissement de la face arrière du substrat 20 par rectification mécanique puis par polissage mécano-chimique par exemple jusqu'à une épaisseur de l0pm (cette épaisseur finale pouvant varier selon les besoins de l'application entre 2 pm et plusieurs centaines de microns, par exemple 500 pm). On obtient une structure telle que celle de la figure 2F. Exemple 2 : Dans cet exemple on procède aux étapes suivantes . - étapes a2 - c2 : idem étapes ai- cl. d2) Nettoyage de la surface et dépôt d'une couche 26 de silicium amorphe (a-Si) par PECVD, par exemple dépôt d'une couche d'épaisseur environ 5pm, e2) - Traitement thermique à 1100 C. f2) -Planarisation de la surface de a-Si pour éliminer la topologie entre les zones SOI et Si par polissage mécano-chimique. g2) - Nettoyage de type hydrophobe et mise en contact pour le collage direct par adhésion moléculaire du substrat 20 et d'un substrat 30 vierge, en silicium. h2) : idem hl) . i2) - Amincissement de la face arrière du substrat 30 par rectification mécanique puis par polissage mécano-chimique par exemple jusqu'à une épaisseur de 20pm. On obtient une structure telle que celle de La figure 2G. Exemple 3 : Dans cet exemple on procède aux étapes suivantes . a3) - Oxydation thermique d'un substrat 20 de silicium, par exemple génération de 3pm d'oxyde. b3) - c3) : idem b1) - cl). d3) - Nettoyage de la surface et dépôt d'une couche 26 de silicium polycristallin (p-Si) par LPCVD (-650 C), par exemple dépôt d'une couche d'épaisseur -7pm. e3) : idem el). f3) - Planarisation de la surface de p-Si 26 pour éliminer la topologie entre les zones SOI et Si par polissage à sec ( dry polishing ) puis finition de surface par polissage mécano-chimique. g3) - h3) idem gi) - hi) . i3) - Amincissement de la face arrière du substrat 20 par rectification mécanique puis par polissage mécano-chimique par exemple jusqu'à une épaisseur de 20pm. On obtient une structure telle que celle de la figure 2F. Exemple 4 : Dans cet exemple on procède aux étapes suivantes: a4) -e4) : idem a3) - e3). f3) - Planarisation de la surface de p-Si 26 pour éliminer la topologie entre les zones SOI et Si par rectification mécanique avec une roue fine (par exemple #8000) puis polissage mécano-chimique pour finition de l'état de surface. g4) - i4) : idem g3) - i3)30 Exemple 5 : Dans cet exemple on procède aux étapes suivantes: a5) -c5) : idem a3) - C3). d5) - Nettoyage de la surface et épitaxie d'une couche 26 de silicium (-750 C), par exemple croissance d'une couche d'épaisseur -10pm. e5) - Traitement thermique à 1100 C. f5) - Planarisation de la surface de Si 10 pour éliminer la topologie entre les zones SOI et Si par polissage mécano-chimique. g5) = g2) h5) - Traitement thermique de consolidation de l'interface de collage à 1150 C. 15 i5) - Amincissement de la face arrière du substrat 30 par rectification mécanique puis par polissage mécano-chimique par exemple jusqu'à une épaisseur de l0pm. 20 Exemple 6 : Dans cet exemple les étapes suivantes sont réalisées . a6) -c6) : idem a2) - C2). d6) - nettoyage de la surface et épitaxie 25 d'une couche de silicium (-850 C), par exemple par croissance d'une couche d'épaisseur -l0pm. e6) -f6) : idem e5) - f5). g6) - Traitement thermique de consolidation de l'interface de collage à 850 C. 30 h6) = h5). Les domaines d'application concernés par l'invention sont les applications en électronique de Puissance et la réalisation de MEMS. On peut également réaliser une structure isolante avec plots de contact assurant la conduction électrique verticale. On peut également réaliser des composants mixtes (sur Si et sur SOI), ainsi que des composants nécessitant une évacuation de chaleur (conductibilité thermique verticale). Dans ce deuxième cas, la conduction peut être essentiellement thermique et non électrique. Typiquement, on peut déposer une couche semi-conductrice, par exemple en silicium, amorphe, aux caractéristiques électriques isolantes, tout en ayant une bonne conductivité thermique verticale (à l'aplomb de composants nécessitant une plus grande évacuation de chaleur par exemple). D'autres matériaux que ceux indiqués ci-dessus peuvent être utilisés pour l'un des substrats, ou la couche de collage (épi, dépôt...), afin de satisfaire à des besoins variés en terme de conduction électrique, et/ou thermique, et/ou autres... : SiC (bonnes propriétés de conductivité thermique), ou GaN, ou matériaux III-V... REVENDICATIONS 1. Procédé de réalisation d'une structure semi-conductrice, comportant une couche superficielle (20', 30') , au moins une couche enterrée (23, 26, 36), et un support (30), ce procédé comportant : - une étape de formation, sur un premier support (20), de motifs (23) en un premier matériau, - une étape de formation d'une couche (26) en un deuxième matériau, semi-conducteur, entre et sur lesdits motifs, - une étape de traitement thermique de la couche (26) en un deuxième matériau, afin d'en modifier totalement ou partiellement la cristallinité, - une étape d'assemblage de la couche (26) en un deuxième matériau avec un deuxième support (30). 2. Procédé selon la revendication 1, la couche en deuxième matériau étant en silicium 20 monocristallin et/ou polycristallin et/ou amorphe. 3. Procédé selon l'une des revendication 1 ou 2, la couche en deuxième matériau comportant des zones d'un premier type de cristallinité (26a) et des 25 zones d'un deuxième type de cristallinité (26b), différent du premier. 4. Procédé de réalisation d'une structure semi-conductrice, comportant une couche superficielle 30 (20', 30') , au moins une couche enterrée (23, 26, 36), et un support (30), ce procédé comportant : - une étape de formation, sur un premier support (20), de motifs (23) en un premier matériau, - une étape de formation d'une couche (26), en un deuxième matériau, en silicium amorphe ou en silicium monocristallin, entre et sur lesdits motifs, - une étape d'assemblage de cette couche (26) en un deuxième matériau avec un deuxième support (30). 5. Procédé selon la revendication 4, comportant en outre une étape de traitement thermique de la couche en silicium amorphe ou en silicium monocristallin, afin d'en modifier la cristallinité. 6. Procédé selon l'une des revendication 4 ou 5, la couche en silicium amorphe ou en silicium monocristallin comportant des zones d'un premier type de cristallinité (26a) et des zones d'un deuxième type de cristallinité (26b), différent du premier. 7. Procédé de réalisation d'une structure semi-conductrice, comportant une couche superficielle (20'), au moins une couche enterrée (23, 26, 36), et un support (30), ce procédé comportant : - une étape de formation, sur un premier support (20), de motifs (23) en un premier matériau, - une étape de formation d'une couche (26) en un deuxième matériau, semi-conducteur, entre et sur lesdits motifs, cette couche semi-conductrice comportant des zones (26a) d'un premier type decristallinité et des zones (26b) d'un deuxième type de cristallinité, différent du premier, - une étape d'assemblage de cette couche en un deuxième matériau avec un deuxième support (30). 8. Procédé selon la revendication 7, la couche en un deuxième matériau étant en silicium monocristallin et/ou polycristallin et/ou amorphe. 9. Procédé selon l'une des revendications 1 à 8, les motifs (23) étant réalisés à partir d'une première couche (22) en un matériau diélectrique. 10. Procédé selon la revendication 9, le 15 matériau diélectrique étant un oxyde ou un nitrure. 11. Procédé selon la revendication 10, le matériau diélectrique étant un oxyde, réalisée par oxydation thermique, ou par dépôt d'oxyde par technique 20 LPCVD, ou par dépôt d'oxyde par technique PECVD. 12. Procédé selon l'une des revendications 1 à 11, les motifs (23) étant réalisés à partir d'une première couche (22), composée de différents matériaux 25 et/ou de multicouches. 13. Procédé selon l'une des revendication 1 à 12, la couche (26) en un deuxième matériau étant formée par épitaxie ou dépôt. 10 30 14. Procédé selon la revendication 13, la couche (26) en un deuxième matériau étant formée par épitaxie, à une vitesse fonction de la surface sur laquelle l'épitaxie est réalisée. 15. Procédé selon l'une des revendication 1 à 14, comportant une étape de planarisation de la couche (26) en un deuxième matériau avant assemblage avec le deuxième substrat (30). 10 16. Procédé selon l'une des revendication 1 à 15, une étape de préparation, de type hydrophile ou hydrophobe, de la surface de la couche (26) en un deuxième matériau, étant réalisée avant assemblage avec 15 le deuxième support (30). 17. Procédé selon l'une des revendication 1 à 16, une étape de recuit étant réalisée après assemblage de la couche (26) en un deuxième matériau 20 avec le deuxième support (30). 18. Procédé selon l'une des revendication 1 à 17, comportant en outre une étape d'amincissement d'au moins un des deux substrats (20, 30). 19. Procédé selon l'une des revendications 1 à 18, clans lequel les motifs (23) sont réalisées par gravure. 30 20. Dispositif semi-conducteur comportant une couche superficielle (20'), au moins une couche 25 enterrée (23, 26, 36), et un support (30), caractérisé en ce que la couche enterrée comporte une première souscouche (36, 26a, 26b) en silicium amorphe ou monocristallin, et une deuxième sous-couche comportant une alternance de motifs (23) d'un premier matériau et de zones en silicium amorphe ou monocristallin. 21. Dispositif semi-conducteur comportant une couche superficielle (20'), au moins une couche enterrée (22, 26), et un support (30), caractérisé en ce que la couche enterrée comporte une première sous- couche comportant une alternance de motifs (23) en un premier matériau et de zones en un deuxième matériau, semi-conducteur, et une deuxième sous-couche en matériau semi-conducteur comportant des zones (26a) d'un premier type de cristallinité et des zones (26b) d'un deuxième type de cristallinité. 22. Dispositif selon la revendication 21, la deuxième sous-couche étant en silicium monocristallin et/ou polycristallin et/ou amorphe. 23. Dispositif selon l'une des revendications 20 à 22, le premier matériau étant un matériau diélectrique.