FR 2893789 A1 20070525 FR 0511813 A 20051122 DISPOSITIF DE BOUCLE A VERROUILLAGE DE PHASE L'invention concerne de façon générale les boucles à verrouillage de phase, et en particulier les boucles à verrouillage de phase présentant un faible gain de conversion d'une tension de commande en fréquence. L'avènement récent de standards de communications sans fil impose des contraintes de performance de plus en plus difficiles lors du traitement, de l'émission jusqu'à la réception des informations. Comme le nombre d'éléments distants autorisés à communiquer dans un même réseau croit et que la bande passante attribuée à chaque canal est de plus en plus large, une grande plage de fréquence de fonctionnement est nécessaire. Ainsi, les appareils faisant usage de boucles à verrouillage de phase (désignée par PLL par la suite) nécessitent une importante bande passante tout en conservant une grande précision fréquentielle. Une PLL peut notamment présenter une fonction de modulation ou de démodulation de phase ou de fréquence ou une fonction de synthèse de fréquence. La figure 1 illustre un exemple de PLL 1, tel que décrit dans l'introduction du document US-B2-6 788 155. La PLL 1 comprend un détecteur de phase 11 qui reçoit un signal d'horloge de référence et un signal d'horloge de retour. A partir de la différence entre ces deux signaux (par exemple une différence de phase ou de fréquence), le détecteur ou comparateur de phase 11 par U et D à une pompe de contrôlé en tension 14 (désigné par VCO par la fournit des signaux désignés charge 12. Un oscillateur tension d'un signal provenant suite) génère un signal sur la de la pompe de charge 12. Ainsi, un signal U provenant du détecteur de phase 11 d'horloge de sortie à une fréquence qui est basée amène le VCO 14 à accroître la fréquence du signal d'horloge de sortie (et par analogie, un signal D amène le VCO à réduire la fréquence du signal d'horloge de sortie). Un diviseur 15 divise le signal d'horloge de sortie par N pour créer le signal d'horloge de retour fourni au détecteur de phase 11. Un filtre de boucle 13 est disposé entre la pompe de charge 12 et le VCO 14 et peut filtrer un signal de haute fréquence de la pompe 12 pour créer un signal de plus basse fréquence Vctrl qui peut être utilisé pour contrôler le VCO 14. La qualité d'un appareil de communication radiofréquence, utilisant la PLL comme synthétiseur de fréquence, est notamment soumise à la pureté spectrale du signal d'horloge de sortie fourni par le VCO 14. En effet, lors d'un fonctionnement en mode émission, toutes les raies parasites sont également amplifiées par l'amplificateur de puissance de la chaîne de transmission. Le rapport signal sur bruit de la PLL doit donc être le plus grand possible. Les imperfections du signal d'horloge de sortie proviennent notamment du bruit de la tension de contrôle du VCO, cette tension de contrôle étant elle-même perturbée par le bruit d'autres éléments de la boucle tels que le diviseur de fréquence ou le détecteur. La tension de contrôle est également perturbée par son bruit de phase intrinsèque (dû par exemple aux fluctuations d'alimentation ou de masse), par le bruit de ses composants, par le bruit thermique ou par le bruit en 1/f. Les performances d'un synthétiseur de fréquence à PLL sont ainsi généralement caractérisées par le bruit de phase du signal d'horloge de sortie, ainsi que par d'éventuelles raies parasites. Afin de réduire l'influence du bruit sur le signal de contrôle du VCO, il est préférable d'utiliser un VCO présentant un faible gain de conversion, tant pour un synthétiseur de fréquence que pour une PLL à modulation par saut de fréquence. Par contre, la réduction du gain de conversion du VCO conduit à réduire le gain total du VCO, et donc la plage de fréquence de fonctionnement de la PLL. Afin de résoudre cet inconvénient, le document US-B2-6 788 155 décrit une autre PLL 2, illustrée à la figure 2. Cette PLL 2 comprend un détecteur de phase 21, une pompe de charge 22, un filtre de boucle 23 et un diviseur de fréquence 25 similaires à ceux illustrés à la figure 1. La PLL 2 comprend un module 24 comprenant plusieurs VCO, VCO1 à VCO,,. Ces VCO sont connectés à un multiplexeur 26, commandé par un signal de sélection. En fonction du signal de sélection, le signal d'horloge de sortie appliqué sur la sortie du multiplexeur 26 correspond au signal d'horloge fourni par un VCO. Cette PLL 2 utilise ainsi plusieurs VCO à faible gain et à faible gain de conversion avec un recouvrement des plages de fréquence respectives des VCO de sorte que la PLL puisse présenter une plage de fréquence totale continue. On applique en sortie le signal d'horloge d'un seul VCO à la fois afin de couvrir une partie de la plage de fréquence totale de la PLL 2. La fonction de transfert globale de la PLL 2 avec ces différents VCO est illustrée en trait discontinu à la figure 3. Cette solution présente cependant des inconvénients. Le circuit formant la PLL 2 occupe une surface importante. Par ailleurs, l'encombrement de la PLL 2 étant parfois limité, le nombre de VCO intégrés dans la PLL 2 l'est également, ce qui empêche de réduire le gain de conversion de chaque VCO autant que souhaité. Cette solution implique par ailleurs des interconnexions entre les différents VCO, ce qui dégrade les performances globales et exige des dispositifs de contrôle complexes pour garantir un bon fonctionnement de la PLL. En outre, cette solution est relativement sensible aux dérives du processus de fabrication. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un dispositif de boucle à verrouillage de phase, comprenant : -un détecteur de phase ; - un module de contrôle générant un signal de sélection de plage de fréquence en fonction d'une commande ; -un oscillateur commandé en tension, fournissant un signal d'horloge de sortie dont la fréquence est pilotée par une tension de pilotage fonction d'un signal généré par le détecteur de phase, cette fréquence étant comprise dans une plage de fréquence pilotée par le signal de sélection. Selon une variante, l'oscillateur est apte à également être piloté en courant, le module de contrôle est une source de courant, le signal de sélection de plage étant un courant dont l'amplitude est définie par la commande. Selon encore une variante, le dispositif comprend: -plusieurs résistances connectées en série entre une alimentation et une masse, l'amplitude du courant les traversant définissant le signal de sélection ; - pour chacune desdites résistances, un interrupteur court-circuitant sélectivement ladite résistance, la commande étant une combinaison de signaux de commande des interrupteurs. Selon une autre variante, le dispositif comprend en outre un module de commande générant ladite combinaison de signaux de commande en fonction d'une plage de fréquence requise. Selon encore une autre variante, l'oscillateur commandé en tension comprend une structure en anneau comprenant plusieurs cellules à retard bouclées sur elles-mêmes. On peut également prévoir que chaque cellule à retard comprend : -un premier transistor ayant une première électrode connectée à une alimentation et recevant la tension de pilotage sur son électrode de commande ; - des première et deuxième résistances, connectées entre l'alimentation et respectivement des première et deuxième sorties ; - des deuxième et troisième transistors, leur électrode de commande étant connectée respectivement à la seconde et à la première sorties, leur première électrode étant connectée à la seconde électrode du premier transistor et leur seconde électrode étant connectée respectivement à la première et à la seconde sorties ; -des quatrième et cinquième transistors, leur électrode de commande étant connectée respectivement à des première et deuxième entrées, leur première électrode étant connectée respectivement aux première et deuxième sorties et leur seconde électrode étant connectée à une masse. Selon une variante : -les premier, deuxième et troisième transistors sont des PMos dont la première électrode est la source ; - les quatrième et cinquième transistors sont des NMos dont la première électrode est le drain. Selon encore une variante, le signal de sélection est appliqué sur la source des deuxième et troisième transistors. Selon une autre variante, le dispositif comprend: - une pompe de charge générant une tension en fonction dudit signal généré par le détecteur de phase ; -un filtre de boucle générant ladite tension de 5 pilotage à partir de la tension générée par la pompe de charge ; - un diviseur divisant le signal d'horloge de sortie et fournissant le signal divisé au détecteur de phase. 10 Selon encore une autre variante, le signal généré par le détecteur de phase est une commande d'augmentation ou de baisse de tension en fonction de la différence entre le signal divisé et un signal d'horloge de référence. 15 On peut par ailleurs prévoir que le diviseur de fréquence présente une entrée de sélection du facteur de division de fréquence. Selon une variante, l'oscillateur commandé en tension est apte à générer un signal d'horloge de sortie 20 avec une fréquence variant entre 2,37 GHz et 2,53 GHz. Selon encore une variante, l'oscillateur commandé en tension présente un gain de conversion compris entre 20MHz/V et 60MHz/V. L'invention porte également sur un appareil 25 d'émission/réception, qui comprend : - un dispositif de boucle à verrouillage de phase tel que décrit ci-dessus ; - un circuit d'émission ; -un circuit de réception ; 30 -une antenne ; -un module de pilotage : -plaçant l'oscillateur commandé en tension en boucle ouverte et appliquant le signal d'horloge de sortie sur le circuit d'émission 35 à l'antenne lors d'une phase d'émission ; -plaçant l'oscillateur commandé en tension en boucle fermée et appliquant le signal généré sur le circuit de réception et connectant le circuit de réception à l'antenne lors d'une phase de réception. 5 D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, 10 dans lesquels : -la figure 1 illustre schématiquement une première PLL selon l'état de la technique ; -la figure 2 illustre schématiquement une seconde PLL selon l'état de la technique ; 15 -la figure 3 est un diagramme de la fonction de transfert des VCO de la figure 2 ; -la figure 4 illustre schématiquement un synthétiseur de fréquence mettant en œuvre l'invention ; - la figure 5 représente schématiquement un 20 exemple d'oscillateur à anneau utilisable dans le cadre de l'invention ; -la figure 6 représente une cellule d'oscillateur utilisable dans l'anneau de la figure 5 ; - la figure 7 représente un mode de réalisation 25 d'un VCO et d'un module de contrôle selon l'invention ; -la figure 8 représente un diagramme de la fonction de transfert du VCO de la figure 7 ; - la figure 9 représente schématiquement un dispositif émetteur/récepteur incluant une PLL selon 30 l'invention. L'invention propose un dispositif à boucle à verrouillage de phase, comprenant un VCO. Le VCO fournit un signal de sortie dont la fréquence est pilotée à la 35 fois par une commande issue d'un détecteur de phase et par une commande de sélection de plage de fréquence issue d'un module de contrôle. Ainsi, comme un même VCO est utilisé pour couvrir différentes plages de fréquence, l'encombrement et la complexité de la PLL peuvent être considérablement réduits, tout en garantissant une faible incidence du bruit sur le signal d'horloge de sortie. La figure 4 représente schématiquement une PLL mettant en œuvre l'invention, sous forme de synthétiseur de fréquence. Cette PLL comprend un détecteur de phase 31, une pompe de charge 32 et un filtre de boucle 33 similaires à ceux décrits en référence à la figure 2. La PLL comprend également un diviseur de fréquence 35 recevant un signal de sélection de canal modifiant la valeur de division de fréquence. La PLL comprend en outre un unique VCO 34 pour couvrir toute la plage de fréquence. La PLL comprend en outre un module de contrôle 36 et un module de commande 37. De façon connue en soi, la fréquence du signal d'horloge de sortie du VCO 34 est pilotée par une commande en tension Vctrl. La plage de fréquence du VCO 34, liée au signal de sélection de canal, est définie par un niveau de courant injecté dans le VCO par le module de contrôle 36. Le module 36 est donc réalisé dans ce mode réalisation sous la forme d'une source de courant dont le niveau est programmable. Le niveau du courant fourni par le module 36 est défini par une commande qui lui est appliquée par le module de commande 37. La fréquence fosc du signal d'horloge de sortie généré est définie par la relation suivante : fosc=Kvco*Vctrl +Offset, Kvco étant le gain de conversion du VCO et Offset étant un niveau de fréquence séléctionné par un niveau de courant fourni par le module 36.35 La figure 5 représente schématiquement un oscillateur commandé en tension 5 ayant une structure en anneau comprenant deux cellules à retard 11 et I2 rebouclées entre elles. L'oscillateur est mis en œuvre en utilisant le retard des cellules I1 et 12 sensiblement identiques et bouclées sur elles-mêmes. La figure 6 illustre un exemple de cellule 6 à retard de la structure en anneau. La cellule 6 présente une paire de transistors NMos 61 et 62, utilisée comme paire différentielle d'entrée. La cellule 6 présente en outre une paire de transistors PMos 63 et 64 à rétroaction positive. La cellule 6 présente en outre un transistor PMos 65, fonctionnant en source de courant : la tension de commande Vctrl reçue sur la grille est transformée en courant de commande. L'alimentation Vdd est connectée aux sorties Out- et Out+ respectivement par l'intermédiaire des résistances R1 et R2. Les résistances R1 et R2 et les transistors 63 et 64 forment une charge active. Plus précisément, la source du transistor 65 est connectée à l'alimentation Vdd, sa grille est connectée à une entrée de tension de commande, son drain est connecté à la source des transistors 63 et 64. Le drain du transistor 63 est connecté à la sortie out-, à la grille du transistor 64 et au drain du transistor 61. Le drain du transistor 64 est connecté à la sortie out+, à la grille du transistor 63 et au drain du transistor 62. La source des transistors 61 et 62 est connectée à la tension Vss. La cellule 6 a une structure particulièrement simple. En outre, sa symétrie permet de réduire la surface de Silicium occupée et fournit un excellent appariement des transistors (on réduit ainsi l'incidence des dérives de son procédé de fabrication). Le fonctionnement de la cellule 6 est le suivant : la transconductance des transistors 63 et 64 est lo commandée par le courant du transistor 65. La variation de la transconductance gmpl des transistors 63 et 64 est reproduite sur les transistors 61 et 62. Les résistances Ri et R2 injectent un courant constant dans le drain des transistors 61 et 62. Le courant appliqué par les résistances R1 et R2 sur les transistors 61 et 62 permet d'ajuster le rapport gmnl/gmpl (gmnl étant la transconductance des transistors 61 et 62). Le contrôle de la fréquence est donc réalisé par le contrôle de la transconductance du transistor 65. Le transistor 65 est utilisé pour transformer la tension Vctrl en courant de commande IO de la cellule 6. L'homme de métier saura adapter la valeur des résistances R1 et R2 pour permettre un centrage de la fréquence nominale à la valeur souhaitée. La fonction de transfert de la cellule 6 selon la figure 6 est la suivante : gmnl *Req*(1+s*Cgsnl) gmnl pl)*(1+s* Req*(4Cgdpl+C)) 1-Req*gmpl A(s) - Vout Vin (1-Req*g Les références étant définies comme suit : -Vout est la tension de sortie différentielle ; - Vin est la tension d'entrée différentielle ; - Req est la valeur équivalant aux résistances rdsnl, rdspl et R en parallèle ; - rdsnl est la résistance drain-source des transistors 61 et 62 -rdspl est la résistance drain-source des transistors 63 et 64 - C est la somme des capacités Cdbnl, Cgspl et 30 Cdbpl ; - Cdbnl est la capacité drain-substrat des transistors 61 et 62 - Cgspl est la capacité grille-source des transistors 63 et 64 ; - Cdbpl étant la capacité drain-substrat des transistors 63 et 64. D'après le critère de Barkhausen, afin de maintenir l'oscillation, le déphasage total de la chaîne de verrouillage de phase doit être de 360 avec un gain en tension unitaire. On en déduit alors la fréquence nominale : fosc = 1 2~ 11 gmnl 2 - (R - gmpl)2 (C + 4Cgdpl)2 - Cgsnl2 Le dispositif illustré à la figure 7 comprend un VCO 34, un module de contrôle 36 et un circuit de compensation de température 7. Le module 36 comprend des transistors PMos 75 et 76. Le transistor 75 est connecté en diode : sa source est connectée à l'alimentation Vdd, son drain est connecté à sa grille et à un circuit à résistance programmable. La source du transistor 76 est connectée à l'alimentation Vdd, son drain est connecté à une sortie et sa grille est connectée à la grille du transistor 75. Le transistor 76 est donc connecté pour recopier le courant traversant le transistor 75 sur la sortie. Le circuit à résistance programmable comprend des résistances Ra, Rb, Rc et Rd disposées en série entre le drain du transistor 75 et la masse. Chacune des résistances Ra, Rb, Rc et Rd est disposée en parallèle avec respectivement un transistor NMos Ta, Tb, Tc et Td. Ainsi, le niveau logique des signaux de commande a, b, c ou d permet sélectivement de court-circuiter une résistance correspondante. La valeur du courant 11 injecté dans les cellules Il et I2 est donc définie par une combinaison de niveaux logiques des signaux de commande a, b, c et d. Le module de commande 37 fournit au module de contrôle 36 une combinaison des signaux de commande a, b, c et d associée à une valeur de résistance Rt entre le drain du transistor 75 et la masse, et par conséquent une valeur du courant Il. Avec des résistances Ra, Rb, Rc et Rd ayant respectivement des valeurs de 250, 500, 1000 et 1000 ohms, le tableau ci-dessus fournit des valeurs des niveaux logiques de signaux de commande aboutissant à différentes valeurs de Rt. a b c D Rt 1 1 1 1 0 0 1 1 1 250 1 0 1 1 500 0 0 1 1 750 1 1 0 1 1000 0 1 1 0 1250 1 0 0 1 1500 0 0 0 1 1750 1 1 0 0 2000 Les résistances Ra, Rb, Rc et Rd peuvent être 15 formées de transistors connectés en diode. D'autres types de sources de courant sont bien entendu utilisables, pour présenter par exemple un plus grand nombre de niveaux de courant différents sélectionnables. 20 L'offset de fréquence (ainsi que le gain de conversion) du VCO 34 est ainsi modifié en fonction du courant Il de polarisation des transistors 611, 612, 621 et 622. 25 Le circuit de compensation en température 7 comprend des transistors PMos 71 à 74 et une résistance R7. Des compléments concernant son fonctionnement sont notamment fournis dans la demande de brevet dont le numéro de dépôt est FR-0409725. La figure 8 est un diagramme représentant la fonction de transfert du VCO 34 de la figure 7, avec les différentes valeurs de résistance Rt indiquées précédemment. Ces fonctions de transfert ont été simulées en se basant sur une technologie CMOS 0,28pm. On constate que le gain de conversion est faible quelle que soit la valeur de la résistance Rt (de 34 à 50 MHz/V, par pas de 2). La variation du gain de conversion pour les différentes valeurs de Rt est en outre relativement réduite. Par conséquent le bruit et les parasites sur le signal d'horloge de sortie est considérablement réduit. La figure 9 illustre un appareil d'émission/réception radiofréquence 3 mettant en oeuvre l'invention. L'oscillateur peut être intégré en technologie CMOS avec le reste de l'appareil émetteur/récepteur 3. L'appareil 3 comprend une antenne 105 d'émission/réception. L'antenne est connectée sélectivement à un circuit de réception 122 ou à un circuit d'émission 121 par l'intermédiaire du commutateur 104. La commutation (et donc le mode de communication) est commandée par l'application d'un signal RX/TX sur l'entrée 106. Le circuit d'émission 121 reçoit des données binaires à moduler et à émettre sur une entrée 107 de l'appareil 3. Le circuit de réception 122 applique sur une sortie 124 des données binaires démodulées reçues. Le circuit de réception 122 et le circuit d'émission 121 font usage d'un même module oscillateur 101, comprenant un VCO et un dispositif de contrôle tels que décrits auparavant. En mode de réception, le module oscillateur 101 est placé en boucle fermée dans une boucle à verrouillage de phase, au moyen du commutateur 103. Cette boucle comprend, de façon connue en soi, un diviseur de tension 108 sur lequel est appliqué le signal généré par le module 101. Le signal divisé est appliqué sur un détecteur de phase 110. Le détecteur de phase 110 compare le signal d'horloge de sortie du module 101 à une valeur de fréquence de référence (correspondant à la fréquence à générer divisée par le facteur N du diviseur N). Le détecteur génère alors une tension de commande Vctrl corrigée. Cette tension de commande traverse le filtre 109 et la tension Vctrl filtrée est ainsi stabilisée pour piloter le VCO du module 101. La tension de commande peut par exemple être générée par une pompe de charge alimentant une capacité. La capacité est alors chargée ou déchargée en fonction de la correction souhaitée sur la tension de commande. Toujours en mode de réception, le signal réceptionné par l'antenne 105 traverse le filtre passe- bande 112. Le filtre conserve ainsi seulement une bande étroite incluant les signaux modulés en fréquence à 2,45GHz 2MHz. Le signal filtré traverse alors un amplificateur à faible bruit 113. La sortie de l'amplificateur 113 est connectée aux comparateurs de phase 114 et 117 d'un circuit de démodulation. Le signal généré par le module 101 est fourni au circuit de réception 122 par l'intermédiaire du commutateur 102. De façon connue en soi, le signal généré est appliqué sur deux branches du circuit de démodulation. Pour la branche associée à la détection des 0, le signal généré traverse un déphaseur +n/2, puis est appliqué sur le comparateur de phase 117. La sortie du comparateur 117 est appliquée sur le filtre 118. La sortie du filtre 118 est appliquée sur un comparateur à seuil 119. Pour la branche associée à la détection des 1, le signal généré est appliqué sur le comparateur de phase 114. La sortie du comparateur 114 est appliquée sur le filtre 115. La sortie du filtre 115 est appliquée sur un comparateur à seuil 116. Les comparateurs 116 et 119 sont connectés au circuit 111 qui fournit le signal binaire démodulé sur la sortie 124. En mode d'émission, la boucle de verrouillage de phase incluant le module 101 est placée en boucle ouverte au moyen du commutateur 103. Le VCO du module 101 reçoit une tension de commande modulée en amplitude en fonction du niveau logique. Cette tension est appliquée comme tension de commande sur le module 101 par l'intermédiaire du commutateur 103. En mode d'émission, le commutateur 102 applique le signal généré par le module 101 sur l'amplificateur de puissance 123. Le commutateur 104 applique le signal de sortie de l'amplificateur 123 sur l'antenne 105. Le module 101 muni d'un circuit de compensation 7 se révèle particulièrement utile dans l'appareil 3. En effet, la boucle de verrouillage de phase étant ouverte en émission, la température de l'oscillateur augmente notamment du fait de l'alimentation de l'amplificateur de puissance 123. Le dispositif de compensation permet ainsi de compenser la dérive en température de l'oscillateur en boucle ouverte. Pour couvrir la bande de fréquence ISM de 2404 MHz à 2480 MHz, un VCO présentant une plage de fréquence d'au moins 160 MHz est souhaitable, soit plus de deux fois la bande utile afin de se prémunir contre les éventuelles dérives. Avantageusement, le VCO présente un gain de 360 MHz, soit plus de quatre fois la bande utile ISM. Une telle plage de gain permet un recouvrement important des fonctions de transfert du VCO pour différentes valeurs de courant. Ainsi, le VCO peut délivrer un signal d'horloge de sortie à la fréquence souhaitée même en présence de dispersions importantes du procédé de fabrication. REVENDICATIONS 1. Dispositif de boucle à verrouillage de phase, caractérisé en ce qu'il comprend : -un détecteur de phase (31) ; -un module de contrôle (36) générant un signal de sélection de plage de fréquence en fonction d'une commande ; -un oscillateur commandé en tension (34), fournissant un signal d'horloge de sortie dont la fréquence est pilotée par une tension de pilotage fonction d'un signal généré par le détecteur de phase, cette fréquence étant comprise dans une plage de fréquence pilotée par le signal de sélection. 2. Dispositif de boucle à verrouillage de phase selon la revendication 1, dans lequel l'oscillateur est apte à également être piloté en courant, dans lequel le module de contrôle (36) est une source de courant, le signal de sélection de plage étant un courant dont l'amplitude est définie par la commande. 3. Dispositif de boucle à verrouillage de phase selon la revendication 2, comprenant : -plusieurs résistances connectées en série (Ra, Rb, Rc, Rd) entre une alimentation (Vdd) et une masse, l'amplitude du courant les traversant définissant le signal de sélection ; -pour chacune desdites résistances, un interrupteur (Ta, Tb, Tc, Td) court-circuitant sélectivement ladite résistance, la commande étant une combinaison de signaux de commande (a, b, c, d) des interrupteurs.35 4. Dispositif de boucle à verrouillage de phase selon la revendication 3, comprenant en outre un module de commande (37) générant ladite combinaison de signaux de commande en fonction d'une plage de fréquence requise. 5. Dispositif de boucle à verrouillage de phase selon l'une quelconque des revendications 2 à 4, dans lequel l'oscillateur commandé en tension (34) comprend une structure en anneau comprenant plusieurs cellules à retard (Il, 12) bouclées sur elles-mêmes. 6. Dispositif de boucle à verrouillage de phase selon la revendication 5, dans lequel chaque cellule à retard comprend : -un premier transistor (65) ayant une première électrode connectée à une alimentation et recevant la tension de pilotage (Vctrl) sur son électrode de commande ; -des première et deuxième résistances (R1, R2), connectées entre l'alimentation et respectivement des première et deuxième sorties ; -des deuxième et troisième transistors(63, 64), leur électrode de commande étant connectée respectivement à la seconde et à la première sorties, leur première électrode étant connectée à la seconde électrode du premier transistor et leur seconde électrode étant connectée respectivement à la première et à la seconde sorties ; -des quatrième et cinquième transistors (61, 62), leur électrode de commande étant connectée respectivement à des première et deuxième entrées, leur première électrode étant connectée respectivement aux première et deuxième sorties et leur seconde électrode étant connectée à une masse.7 Dispositif de boucle à verrouillage de phase selon la revendication 6, dans lequel : - les premier, deuxième et troisième transistors (63,64,65) sont des PMos dont la première électrode est la source ; - les quatrième et cinquième transistors (61,62) sont des NMos dont la première électrode est le drain. 8. Dispositif de boucle à verrouillage de phase selon la revendication 7, dans lequel le signal de sélection est appliqué sur la source des deuxième et troisième transistors. 9. Dispositif de boucle à verrouillage de phase selon l'une quelconque des revendications précédentes, comprenant . -une pompe de charge (32) générant une tension en fonction dudit signal généré par le détecteur de phase (31) ; -un filtre de boucle (33) générant ladite tension de pilotage à partir de la tension générée par la pompe de charge ; - un diviseur de fréquence (35) divisant le signal d'horloge de sortie et fournissant le signal divisé au détecteur de phase. 10. Dispositif de boucle à verrouillage de phase selon la revendication 9, dans lequel le signal généré par le détecteur de phase (31) est une commande d'augmentation ou de baisse de tension en fonction de la différence entre le signal divisé et un signal d'horloge de référence. 11. Dispositif de boucle à verrouillage de phase selon la revendication 9 ou 10, dans lequel le diviseur defréquence (35) présente une entrée de sélection du facteur de division de fréquence. 12. Dispositif de boucle à verrouillage de phase selon l'une quelconque des revendications précédentes, dans lequel l'oscillateur commandé en tension (34) est apte à générer un signal d'horloge de sortie avec une fréquence variant entre 2,37 GHz et 2,53 GHz. 13. Dispositif de boucle à verrouillage de phase selon la revendication 12, dans lequel l'oscillateur commandé en tension (34) présente un gain de conversion compris entre 20MHz/V et 60MHz/V. 14. Appareil d'émission/réception (3), caractérisé en ce qu'il comprend : -un dispositif de boucle à verrouillage de phase selon l'une quelconque des revendications précédentes, -un circuit d'émission (121) ; -un circuit de réception (122) -une antenne (105) ; -un module de pilotage : -plaçant l'oscillateur commandé en tension en boucle ouverte et appliquant le signal d'horloge de sortie sur le circuit d'émission à l'antenne lors d'une phase d'émission ; -plaçant l'oscillateur commandé en tension en boucle fermée et appliquant le signal généré sur le circuit de réception et connectant le circuit de réception à l'antenne lors d'une phase de réception. 30