FR 2890763 A1 20070316 FR 0509278 A 20050912 Additionneur n bits et procédé d'addition correspondant L'invention concerne les additionneurs et plus particulièrement les additionneurs de type à retenue anticipée ( CLA : Carry Look- Ahead Adder)) en langue anglaise), ou encore les additionneurs de type à propagation de retenue ( Ripple Carry Adder en langue anglaise). Classiquement, pour effectuer une addition entre deux nombres binaires, un additionneur standard calcule chaque bit de la somme résultante à partir des bits de même rang de chaque nombre binaire d'entrée, et d'une retenue propagée par l'addition des bits de rang inférieur. En d'autres termes, ces additionneurs standards effectuent la somme des deux bits du rang considérés des deux nombres binaires d'entrée, puis effectuent une correction positive si nécessaire à l'aide de la retenue propagée. Par exemple, les brevets US 6,175,852 et 5,636,156 (IBM) présentent ce type d'additionneurs. Le brevet US 6,578,063 (IBM) présente également un additionneur standard mais avec cinq nombres binaires d'entrée. Le brevet US 5,719,803 (Hewlett Packard Company) conserve la structure d'un additionneur standard en apportant une amélioration basée sur les équations de Ling. L'un des inconvénients de ce type d'additionneurs concerne la testabilité des portes logiques de l'additionneur. En effet, de façon à vérifier le comportement des portes, il est nécessaire d'utiliser un jeu de tests de vecteurs pour détecter une erreur de comportement de l'additionneur. Dans le cas de ces additionneurs standards, le nombre de vecteurs de ce jeu de tests peut être extrêmement élevé. L'article On the Adders with Minimum Tests de Seiji Kajihara et Tsutomu Sasao propose d'améliorer la testabilité de ces additionneurs standard en modifiant certaines portes mais sans changer la structure générale de l'additionneur. La présente invention propose une implémentation complètement différente d'un additionneur n bits, pouvant être utilisés à la place des additionneurs standards dans n'importe quelle configuration. Un des buts de l'invention est de proposer un additionneur permettant de diminuer le nombre de vecteurs du jeu de tests utilisé pour vérifier le fonctionnement des portes logiques qu'il comprend. A cet effet, selon un premier aspect de l'invention, il est proposé un additionneur n bits d'un premier et d'un deuxième nombres binaires, comprenant un premier moyen de calcul avec deux n entrées pour recevoir les n valeurs de bits desdits premier et deuxième nombres binaires et une entrée supplémentaire pour recevoir une retenue d'entrée. Ledit premier moyen de calcul est apte à élaborer à partir de chacune des n paires de valeurs de bits de même rang, un signal de propagation de retenue. Selon une caractéristique générale de ce premier aspect de l'invention, le premier moyen de calcul est apte à élaborer en outre n signaux de génération diagonale, chaque signal de génération diagonale étant élaboré à partir de la valeur du bit de rang k du deuxième nombre, k variant entre 0 et n-1, et de la valeur du bit de rang k-1 du premier nombre ou de la retenue d'entrée si ledit coefficient de rang k-1 n'existe pas. L'additionneur comprend en outre: un moyen d'estimation apte à effectuer une première estimation de chaque coefficient du nombre résultant de la 2890763 3 somme du premier et du deuxième nombre, en prenant le complémentaire de la valeur du bit de rang correspondant du premier nombre, - un deuxième moyen de calcul connecté au premier moyen de calcul et apte à élaborer un ensemble de signaux de correction à partir des signaux de propagation et des signaux de génération diagonale, - un bloc de correction comprenant n sorties et apte à appliquer à chaque valeur de bit estimée de rang k de ladite somme, k+l corrections à l'aide desdits signaux de correction, et à délivrer en sortie les n bits de la somme des premier et deuxième nombres. En d'autres termes, après une première estimation du résultat final, l'additionneur effectue n corrections successives qui peuvent être positives, négatives ou nulles. Ces corrections sont effectuées non seulement à l'aide des bits des nombres d'entrée et de la retenue d'entrée, mais aussi à l'aide du bit de rang précédent du premier nombre binaire, par l'intermédiaire des signaux de génération diagonale. L'additionneur permet une nouvelle implémentation qui a notamment pour avantage d'améliorer sa testabilité comparé à un additionneur standard. En effet, des simulations en langage Verilog ont permis de démontrer par exemple, que 9 vecteurs de test suffisent pour tester un additionneur 4 bits. Selon un mode de réalisation, le moyen d'estimation est apte en outre à effectuer une première estimation d'une retenue résultante de ladite somme du premier et du deuxième nombres, à partir du bit de poids fort du premier nombre. 10 2890763 4 Le deuxième moyen de calcul peut être apte en outre à élaborer un ensemble de signaux supplémentaires de correction de ladite résultante, à partir des signaux de propagation et des signaux de génération diagonale. Le bloc de correction peut comprendre en outre une sortie supplémentaire pour délivrer ladite retenue résultante, et est apte à appliquer à la valeur de bit estimée de la retenue résultante, k+l corrections à l'aide desdits signaux de correction supplémentaires. De préférence, le signal de génération diagonale de rang k est estimé selon l'expression suivante: qk (bk G ak-1) OU: -qk est le signal de génération diagonale de rang k, -bk est le bit de rang k du deuxième nombre binaire, -ak_I est le bit de rang k-1 du premier nombre binaire. De préférence, le p1eme signal de correction du bit de rang k, avec p variant entre 0 et k, est déterminé selon l'expression suivante: Ck=gk, sip=0, Ç - - p 1rk i qk -p sinon, où : -Ckp est le p'eme signal de correction du bit de rang k de la somme résultante, -t; est le signal de propagation de retenue élaboré à partir des bits de rang i des premier et deuxième nombres binaires, -qk est le signal de génération diagonale de rang k. De préférence, le bit de rang k de la somme résultante est déterminé selon l'expression suivante: k Sk =Qk 0lCk i=o où : - Sk est le bit de rang k de la somme résultante, - ak est le bit de rang k du premier nombre binaire, - Ck' est le i'eme signal de correction du bit de rang k de la somme résultante. Selon un mode de réalisation, le premier moyen de calcul comprend n paires de portes OU EXCLUSIF et complément du OU EXCLUSIF tel que pour la k'ème paire, la porte complément du OU EXCLUSIF , est apte à recevoir en entrée le bit de rang k du deuxième nombre binaire et le bit de rang k-1 du premier nombre binaire ou la retenue d'entrée si ledit bit du premier nombre binaire de rang k-1 n'existe pas, et apte à délivrer en sortie le signal de génération diagonale correspondant, et tel que pour ladite k'ème paire, la porte OU EXCLUSIF est apte à recevoir les bits de rang k du premier et du deuxième nombres binaires et est apte à délivrer le signal de propagation de retenue de rang correspondant. Selon un mode de réalisation, le deuxième moyen de calcul comprend pour l'élaboration de chaque signal de correction du bit de rang k, k portes ET , la i'ème porte étant apte à élaborer un signal de correction à partir des signaux de propagation de retenue et de génération de retenue délivrés en entrée desdites portes ET . Selon un mode de réalisation, le bloc de correction comprend pour l'élaboration du bit de rang k de la somme résultante k+l portes OU EXCLUSIF connectées en série, chaque porte étant apte: à recevoir le bit de rang k estimé ou le bit de rang k délivré par la porte OU EXCLUSIF connecté en amont, et un signal de correction, - à effectuer une correction sur le signal reçu en entrée à partir dudit signal de correction reçu. Par ailleurs, selon un autre aspect de l'invention, il est proposé un système d'addition de j bits tel que j est supérieur à 2, comprenant j-1 additionneurs tel que décrit ci-avant et connectés en série, chaque additionneur étant apte à recevoir en entrée un premier nombre binaire 10 et un deuxième nombre binaire correspondant à la somme de deux autres nombres binaires, qui est délivrée par l'additionneur connecté en amont. Selon un autre aspect de l'invention, il est également proposé un système d'addition de j bits, tel que j est supérieur à 2, comprenant 15 un ensemble d'additionneurs tel que décrit ci-avant connectés en parallèle, dans lequel ledit deuxième moyen de calcul de chaque additionneur: comprend en outre une sortie apte à délivrer un signal de propagation par groupe correspondant au produit de l'ensemble des signaux de propagation de retenue, élaborée par ledit premier moyen de calcul, est apte à élaborer ledit ensemble de signaux supplémentaires de correction de ladite retenue résultante, à partir des signaux de propagation et des signaux de génération diagonale, ainsi que du signal complémentaire du premier bit du deuxième nombre binaire d'entrée. Le système peut comprendre en outre au moins un module par propagation par groupe connecté à l'ensemble des additionneurs et apte à recevoir ladite retenue résultante et ledit signal de propagation 25 de groupe élaboré par chaque additionneur et à élaborer d'une part la retenue d'entrée d'un additionneur à partir de la retenue résultante et du signal de propagation par groupe de l'additionneur précédent, et d'autre part une nouvelle retenue résultante et un nouveau signal de propagation par groupe à partir des retenues résultantes et des signaux de propagation par groupe de l'ensemble des additionneurs. Selon un mode de réalisation de ce troisième aspect de l'invention, le système comprend un premier ensemble de modules de propagation connectés en parallèle à la sortie des additionneurs, et un autre module de propagation, connecté à la sortie dudit premier ensemble de modules de propagation, apte à recevoir la nouvelle retenue résultante et le nouveau signal de propagation par groupe de chaque module de propagation dudit premier ensemble, et apte à élaborer à partir de chaque nouvelle retenue résultante et de chaque nouveau signal de propagation par groupe, une nouvelle retenue de sortie et un nouveau signal de propagation par groupe de sortie. Selon un autre aspect de l'invention, il est proposé un procédé d'addition d'un premier et d'un deuxième nombre binaire de n bits, comprenant une phase de réception des n valeurs de bits desdits premier et deuxième nombres binaires et d'une retenue d'entrée, et une première phase de calcul comprenant l'élaboration à partir de chacune des n paires de valeurs de bits de même rang, d'un signal de propagation de retenue. Selon une caractéristique générale de cet autre aspect de l'invention, la première phase de calcul comprend en outre l'élaboration de n signaux de génération diagonale, chaque signal de génération diagonale étant élaboré à partir de la valeur du bit de rang k du deuxième nombre, k variant entre 0 et n-1, et de la valeur du bit de rang k-1 du premier nombre ou de la retenue si ledit coefficient de rang k-1 n'existe pas. Le procédé comprend en outre: - une phase d'estimation de chaque coefficient du nombre résultant de la somme du premier et du deuxième nombres, en prenant le complémentaire de la valeur du bit de rang correspondant du premier nombre, - une deuxième phase de calcul comprenant l'élaboration d'un ensemble de signaux de correction à partir des signaux de propagation et des signaux de génération diagonale, une phase de correction comprenant l'application à chaque valeur de bit estimée de rang k de ladite somme, de k+l corrections à l'aide desdits signaux de correction, et de la délivrance en sortie des n bits de la somme des premier et deuxième nombres. Selon un mode de mise en oeuvre, la phase d'estimation comprend en outre une première estimation d'une retenue résultant de ladite somme du premier et du deuxième nombre, à partir du bit de poids fort du premier nombre. La deuxième phase de calcul peut comprendre en outre l'élaboration d'un ensemble de signaux supplémentaires de correction de ladite retenue résultante, à partir des signaux de propagation et des signaux de génération diagonale. La phase de correction peut comprendre en outre la délivrance de ladite retenue résultante, et l'application à la valeur de bit estimée 25 de la retenue résultante, k+l corrections à l'aide desdits signaux de correction supplémentaires. De préférence, le signal de génération diagonale de rang k est déterminé selon l'expression suivante: qk (bkeak-1) où - qk est le signal de génération diagonale de rang k, bk est le bit de rang k du deuxième nombre binaire, - ak_j est le bit de rang k-1 du premier nombre binaire. De préférence, le p1eme signal de correction du bit de rang k, avec p variant entre 0 et k, est déterminé selon l'expression suivante: Ck=gk, sip=0, i'qk -p sinon, où - CkP est le p1eme signal de correction du bit de rang k de la somme résultante, - t; est le signal de propagation de retenue élaboré à partir des bits de rang i des premier et deuxième nombres binaires, - qk est le signal de génération diagonale de rang k. De préférence, le bit de rang k de la somme résultante est déterminé selon l'expression suivante: k Sk = Cl k O+ 1 Ci k 1 i=0 Oë - Sk est le bit de rang k de la somme résultante, - ak est le bit de rang k du premier nombre binaire, Ck' est le l'erre signal de correction du bit de rang k de la somme résultante. Selon un mode de mise en oeuvre, la première phase de calcul comprend n paires d'opérations OU EXCLUSIF et complément 25 du OU EXCLUSIF tel que pour la k'eme paire d'opérations, l'opération complément du OU EXCLUSIF comprend la réception en entrée du bit de rang k du deuxième nombre binaire et du bit de rang k-1 du premier nombre binaire ou de la retenue si ledit bit de rang k-1 du premier nombre binaire n'existe pas, et comprend la délivrance en sortie du signal de génération diagonale correspondant, et tel que pour ladite k1ème paire d'opérations, l'opération OU EXCLUSIF comprend la réception des bits de rang k du premier et du deuxième nombres binaires et la délivrance du signal de propagation de retenue de rang correspondant. Selon un mode de mise en oeuvre, la deuxième phase de calcul comprend pour l'élaboration de chaque signal de correction du bit de rang k, k opérations ET , la i1ème opération comprenant l'élaboration d'un signal de correction à partir des signaux de propagation de retenue de génération de retenue. Selon un mode de mise en oeuvre, la phase de correction comprend de préférence pour l'élaboration du bit de rang k de la somme résultante, k+ l opérations OU EXCLUSIF en série, comprenant la réception du bit de rang k estimé ou de bit de rang k traité lors de la précédente opération OU EXCLUSIF de la phase de correction, et un signal de correction, chaque opération OU EXCLUSIF comprenant la correction du signal reçu en entrée, à partir dudit signal de correction. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un procédé et des modes de réalisation de l'invention nullement limitatifs, et des dessins annexés sur lesquels - la figure 1 représente schématiquement un premier mode de réalisation d'un additionneur selon l'invention, - la figure 2 représente un mode de mise en oeuvre du procédé selon l'invention, - la figure 3 représente plus précisément un mode de réalisation d'un additionneur selon l'invention, - la figure 4 représente un système comprenant plusieurs additionneurs selon l'invention, - la figure 5 représente un autre système comprenant plusieurs additionneurs selon l'invention, - la figure 6 représente plus précisément un additionneur compris par exemple dans le système représenté sur la figure 5, - la figure 7 représente un autre système comprenant plusieurs additionneurs selon l'invention. Sur la figure 1, on a représenté un circuit intégré CI. La référence ADD représente un additionneur selon l'invention. Il comprend un premier moyen de calcul MC1 apte à recevoir deux 15 nombres binaires A et B tels que: A= a3 É23+a2 É22+a, É2+ao B = b3.23 +b2. 22 +b, . 2+bo Dans cet exemple, les premiers nombres binaires A et B comprennent quatre bits mais l'exemple s'applique plus généralement à tout nombre binaire de n bits. En outre, dans cet exemple, A est considéré comme le premier nombre binaire et B comme le deuxième nombre binaire, mais leur rôle peut bien entendu être échangé. Le premier moyen de calcul MCl comprend ici une première entrée pour la retenue d'entrée z;,, et quatre paires d'entrée pour les quatre bits du premier et du deuxième nombre binaire, respectivement ao et bo, al et b1, a2 et b2 et a3 et b3. 10 A partir de ces bits d'entrée, le premier moyen de calcul MC1 élabore deux types de signaux: des signaux de propagation de retenue t et des signaux de génération diagonale qn. Les signaux de propagation de retenue tn et les signaux de génération diagonale qn peuvent s'exprimer sous la forme tn = bnO un q (V n O a n-1/ et: go=boO+Zin Les signaux de génération diagonale ont été élaborés par l'inventeur grâce notamment à une nouvelle expression des bits de la somme résultante du premier et du deuxième nombre binaire d'entrée de l'additionneur et de la retenue résultante de cette même addition. En effet, en partant d'une expression de la retenue résultante zn et des bits de la somme sn: Z n g n_1 + l' n_1. n-1 Sn = n O Zn et des signaux de génération d'une retenue en n, gn, des signaux de propagation ou génération d'une retenue en n, pn et des signaux de propagation d'une retenue en n sans génération tn, utilisés par un additionneur standard, tel que: g anÉbn p + ,,= n b,, t,, un' / /7n l'inventeur a établi que la retenue élaborée à chaque rang s'exprime selon la formule suivante: Z = O+ t _, gn-1 tn-1 ' tn-2 ' gn-z ' t 3 ' gn 3 OO.... +O t _, É tn_2 t, É to É qo 20 où : (ln est le signal de génération diagonale selon la formule établie ci-dessus. Ainsi, pour les deux nombres binaires A et B cités 5 précédemment, il vient: =ao to'go =al tl'gl tl'to'qo =a2 t2'g2 t2'tl'g1 t2'tl't0'g0 a 3 t3'g3O t3't2'g2 t3't2'tl'g, t3't2'tl't0'g o Par conséquent, en substituant Z dans S n = t n O Z n a n b n O n on obtient: I sl=al gl to-go s 2= a 2 0 q 2 0 t l'g l t l't 0'g 0 L s3 a3 q3 t2'q2Ot2't1'q, t2'tl'to'q0 et So=to Zin Cette nouvelle expression de la retenue résultante au rang n, zn, est obtenue tout d'abord en l'exprimant en fonction du signal de propagation de retenue tn_l, au rang n-1. Comme zn=g_,,l+pn_l.z_nI, il vient alors selon les règles classiques de logique combinatoire: 2890763 14 Z n tj n-I + l- n-1 Z n-I z n= a n-1 b n-I + (a n-1 + b n-I).Z n-1 Z n a n-rb n-I + (a n-I O b n-1 O a n_rb n- 1) Z n-1 Z n a n-1.b n-1 + a n-1 'b n-1.Z n-1 + (a n-10 b n-1) .Z n-1 Zn a n-1.b n-1. (1 + Zn-l) + (a n-1 O b n)-Z n-1 Z n a n-1'b n-I + (a n-1 O b n-1) .Z n-I z,= a n-rb n-1 Cl (a n-I O b n-1) Z n-1 Cl a n-1.b n-1 (a n- I O b n-I)'Z n-1 Z n a n-,b n-I O (a n-1 b n-1) .Z n-1 Z n g n-I O" n-I'Z n-I En exprimant le signal de génération d'une retenue gn_1 au rang n-1 en fonction du signal de propagation d'une retenue tn_1 au rang n-1 sans génération, il vient: g n-1 a n-1 b n-1 O n-I a n-r(1 O b n-1) g n-1 a n- 1 a n-lI) n-1 gn-I= an-I6 bn-1.(a n-1 bn-I) gn-1 an-1bn-11 n-1 Par conséquent, en remplaçant la valeur de gn_1 dans la dernière expression de z,, ci-dessus, il vient: Zn = an-1 bn-1 tn-1 O zn_1 to-1 ou encore zn = an_l tn_1 - (bn-1 Zn-I) Par conséquent, au vu de ce qui précède, en remplaçant zn_ 1 par: an_2 tn_2 É (bn_, Zn_2), (obtenue par récurrence) il vient: Zn = a _, t 1 (bn I 0 an-2 O+ tn_2 '(bn-2 O Zn-2)) ' qn étant défini par: qn =bn C an_, et donc qn-1 par: qn-1 = bn an_2, il vient: Zn = an_, O t -t (qn-1 O tn-2. (bn-2 O Zn_2)) En remplaçant les termes zn_; par des expressions obtenues par récurrence, on obtient la formule de z mentionnée ci-dessus. Le premier bloc de calcul MC1 délivre donc les signaux de propagation de retenue et de génération diagonale du rang 0 à 3, respectivement qo et to, q et tl, q2 et t2 et q3 et t3. L'additionneur ADD comprend également un moyen d'estimation MEST qui reçoit en entrée les bits du premier nombre binaire A, c'est-à-dire ao, al, a2 et a3. A partir de ces différentes entrées, le moyen d'estimation MEST estime les bits de la somme sr, des deux nombres binaires A et B. En d'autres termes, les bits sn de la somme S des nombres A et B vont être dans un premier temps estimés comme étant égaux au complémentaire des bits du premier nombre binaire A, c'est-à-dire ao,a,,a2 et a3. Par ailleurs, l'additionneur ADD comprend un deuxième moyen de calcul MC2 connecté au premier moyen de calcul MCI. Le premier moyen de calcul MC1 délivre alors les différents signaux de propagation de retenue et de génération diagonale qo, to, ...CD, t3 au deuxième moyen de calcul MC2. A partir de ces différents signaux d'entrée, le deuxième moyen de calcul MC2 élabore des signaux de correction qui sont appliqués aux différentes estimations des bits de la somme résultante de A et B délivrées par le moyen d'estimation MEST. Les différents signaux de correction C , Cl , cl', C2 , ...,C22, C3 , ... , c33 sont calculés à partir de la formule suivante: Co = q C = q t, C1' = t Ég C = q2' Cz = t1Ég1' Cz = tiÉtoÉgo c3 q 3' C3 = t 2 q 2' C3 = t 2Ét 1Éq I, C3 = t 2Ét 1 Ét 0Éq 0 Le deuxième moyen de calcul MC2 délivre les signaux de 5 correction à différents moyens de correction, mcorrl, ...mcorrl4. Le signal de correction C est appliqué à la première estimation du premier bit de la somme s c'est-à-dire a . Cette correction permet d'obtenir le bit définitif de rang 0 de la somme S, c'est-à-dire s . La première estimation si du deuxième bit de la somme si, est corrigée une première fois par l'intermédiaire du bloc mcorr2 qui reçoit le signal de correction C, . Le bloc de correction mcorr2 délivre alors une deuxième estimation si' du bit si de la somme des nombres A et B. Cette deuxième estimation si' est délivrée au bloc de correction mcorr3 qui reçoit également le signal de correction Ci'. Le bloc de correction mcorr3 délivre alors le bit si de la somme S. De même, la première estimation s2 du troisième bit s2 de la somme S est corrigée successivement par les blocs de correction mcorr4, mcorr5 et mcorr6 qui reçoivent respectivement les signaux de correction C2 , C21 et C22. De même, la troisième estimation s3 du quatrième bit s3 de la somme S est corrigée successivement par les quatre blocs de correction mcorr7, mcorr8, mcorr9 et mcorrl0 qui reçoivent respectivement les signaux de correction C3 , C31, C32 et C33 L'additionneur ADD comprend une sortie supplémentaire pour délivrer une retenue z4 correspondant à la retenue de la somme des deux nombres A et B. Cette sortie supplémentaire peut ne pas exister, par exemple dans le cas d'un additionneur utilisé pour réaliser un adressage circulaire sur 16 valeurs, utilisées notamment en filtrage numérique d'un signal pour adresser les 16 coefficients du filtre ou encore pour le calcul de la transformation rapide de Fourrier. De même que pour les différents coefficients so...s3 de la somme S, la retenue résultante z4 est estimée par les moyens d'estimation MEST. A l'issue de la première estimation, la retenue z4 est égale au bit de point fort du premier nombre binaire, c'est-à-dire a3. Cette première estimation est corrigée par l'intermédiaire de quatre blocs de correction mcorrll, mcorrl2, mcorrl3 et mcorrl4 qui reçoivent respectivement les signaux de correction C4 , ..., C43. Ces signaux de correction sont délivrés par le deuxième moyen de calcul MC2 et sont élaborés à partir de la formule ci-dessous C4 = G 3 q 3' C4 t 312* 1 2' C4 = G 312'G l.1 l' C4 - G 3'G 2'L l'G 0.1 0 Finalement, les bits de la somme S et la retenue résultante z4 sont obtenus par les formules: So=SooO+Coo S'=S, Oecl O+CI' Sz=S O+C O+CZO+Cz S3=S30+C3O+C3 + OC3 O+C3 Z4 a3 0+ C4 O+C4 0+C4 O+ C4. et On se réfère à présent à la figure 2 qui illustre un exemple de procédé mis en oeuvre par un additionneur selon l'invention. Lors d'une première étape 10, l'additionneur reçoit les bits des deux nombres à additionner, respectivement A et B ainsi qu'une retenue d'entrée zi,,. Au cours de l'étape 11, on effectue une première estimation de la somme résultante S des nombres binaires A et B à partir des bits du premier nombre binaire A. Au cours d'une étape 12, on élabore à partir des bits des nombres binaires d'entrée A et B les signaux de propagation de retenue et les signaux de génération diagonale, respectivement to, ...,t3 et qo, ...q3. Au cours d'une étape 13, on élabore à partir des signaux de propagation de retenue et de génération diagonale, différents signaux de correction Cnk. Au cours d'une étape 14, on applique ces différents signaux de correction aux premières estimations des bits de la somme S ainsi que de la retenue résultante de façon à obtenir les bits so, si, s2 et s3 de la somme S et la retenue résultante z4. Un premier exemple de ce procédé est donné dans le tableau ci-dessous avec comme premier nombre binaire A=0101 (ligne 1 du tableau), comme deuxième nombre binaire B=0011 (ligne 2) et comme retenue d'entrée z;n=0. Indice n 3 2 1 0 Z;n A 0 1 0 1 0 0 0 1 1 B tn=anObn 0 1 1 0 0 1 1 0 qn = bn O+ an_, - - 1 0 1 0 sn an 0 1 1 0 C =qn s;, =C O+s 1 1 0 0 1 1 0 Cn = to-1 'qn-1 =esn 0 0 0 0 1 0 Cnz = tn-1 'tn-2'qn-2 sn=CnOsn 1 0 0 0 Cn = tn_I.tn_Z.tn-3'qn-3 S=CnO+sn 1 0 0 0 Au cours d'une première étape, on calcule les signaux tn et qn 5 tels que définis ci-dessus. On a alors tn=0110 (ligne 3) et qn=0110 (ligne 4). On effectue ensuite une première estimation de chaque bit de la somme résultante (ligne 5) puis on calcule les premiers signaux de correction à appliquer à chaque valeur de bit estimée (ligne 6). On en déduit alors une deuxième estimation des bits de la somme, c'est-àdire sol, Si I, S21 et s31 (ligne 7). On calcule les deuxièmes signaux de correction des deuxièmes valeurs estimées des bits de la somme résultante (ligne 8). On corrige une deuxième fois les bits de la somme résultante de façon à obtenir s32 et s22 (ligne 9). On calcule les signaux de correction à appliquer aux bits estimés s32 et s22 selon la formule reprise dans le tableau (ligne 10), et on en déduit le bit estimé s33 (ligne 11). Finalement, on calcule selon la formule reprise dans le tableau le dernier signal correctif de façon à obtenir la somme finale S qui est ici égale à 1000 (ligne 12). L'expression initiale de la somme étant 1010 et l'expression finale étant 1000, les corrections ont eu dans cet exemple un effet négatif. Par ailleurs, la retenue sortante est nulle. En effet, Z4 a3 Ç4 C) C41 C4 Câ =0, avec: C4 t3 1 3 0, C4 "3.t2.1 2 O' C4 t312'tl' 1 0, C4 = L 3-tft l't O g p O Le tableau ci-dessous illustre un autre exemple avec comme premier nombre binaire A=1110 (ligne 1 du tableau ci-dessous), 25 comme deuxième nombre binaire B=0101 (ligne 2), et comme retenue entrante z;n=1. Indice n 3 2 1 0 Z,n A 1 1 1 0 1 0 1 0 1 B tn = an 0+ bn 1 0 1 1 1n =bn Qan-1 0 1 1 1 o 0 0 0 1 s an C = gn 0 1 1 1 sn = C s 0 1 1 0 Cn = tn-1 'gn-1 0 1 1 sn = Cn Q sn 0 0 0 0 0 1 Cn2 = tn-l'tn-2'qn-2 sn =Cn sn 0 1 0 0 Cn = tn-1.tn_2.tn-3'gn-3 S=CnO+sn 0 1 0 0 L'estimation initiale de la somme est ici 0001 et l'expression 5 finaleest 0100. Les corrections ont donc eu un effet positif. La retenue sortante est ici: Z4 a3CâC4C4 C4 = avec C4 4 3.1 3 O' C4 = G 3'tf1 2 O' C4 = G 3'G 2'ff l.1 1 0' C4 = G 3'tftl't0.1 0 O On se réfère à présent à la figure 3 qui illustre un mode de réalisation des différents modules de l'additionneur selon l'invention permettant une mise en oeuvre du procédé selon l'invention. Dans cet exemple, le premier moyen de calcul MC 1 comprend quatre paires de portes OU EXCLUSIF et complément du OU EXCLUSIF , respectivement NXOR1 et XOR1, NXOR2 et XOR2, NXOR3 et XOR3, NXOR4 et XOR4. La première porte complément du OU EXCLUSIF NXOR1 reçoit en entrée la retenue d'entrée z;n et le premier bit bo du deuxième nombre binaire d'entrée B, et délivre en sortie le signal de génération diagonale qo, élaboré selon la formule définie ci-avant. La porte logique XOR1 reçoit en entrée le premier bit bo du deuxième nombre binaire B et le premier bit ao du premier nombre binaire A. La porte logique XOR1 délivre en sortie le signal de propagation de retenue to, élaboré selon la formule définie ci-avant. De même, la porte logique NXOR2 reçoit en entrée le premier bit ao du premier nombre binaire A et le deuxième bit b1 du deuxième nombre binaire B, et délivre en sortie le signal de génération diagonale ql. La porte XOR2 reçoit en entrée le deuxième bit b1 du deuxième 25 nombre binaire B et le deuxième bit al du premier nombre binaire A, et délivre en sortie le signal de propagation de retenue ti. La porte logique NXOR3 reçoit en entrée le deuxième bit al du premier nombre binaire A et le troisième bit b2 du deuxième nombre binaire d'entrée, et délivre en sortie le signal de génération diagonale q2. La porte logique XOR3 reçoit en entrée le troisième bit b2 du deuxième nombre binaire d'entrée B et le troisième bit a2 du premier nombre binaire A, et délivre en sortie le signal de propagation de retenue t2. La porte logique NXOR4 reçoit en entrée le troisième bit a2 du premier nombre binaire A et le quatrième bit b3 du deuxième nombre binaire B. La porte logique XOR4 reçoit en entrée le dernier bit b3 du deuxième nombre binaire B et le dernier bit a3 du premier nombre binaire A, et délivre en sortie le signal de propagation de retenue t3. L'ensemble des sorties des portes NXOR1, XOR1, ..., NXOR4, XOR4 sont connectées à l'entrée du deuxième moyen de calcul MC2. A partir des signaux délivrés par le premier moyen de calcul MC1, le deuxième moyen de calcul MC2 élabore les différents signaux de corrections. Etant donné que le signal de correction C est égal au signal de génération diagonale qo, celui-ci est directement délivré en sortie 20 du deuxième moyen de calcul MC2 vers le moyen de correction mcorrl. De même, étant donné que le signal de correction C1 est égal au signal ql, celui-ci est directement délivré en sortie du deuxième moyen de calcul MC2 vers le moyen de correction mcorr2. Pour élaborer le signal de correction Ci1, le deuxième moyen de calcul MC2 comprend une porte logique ET AND1, qui reçoit en entrée les signaux qo et t et délivre en sortie C11. Le signal q2 est directement délivré en sortie du deuxième moyen de calcul MC2 vers le moyen de correction mcorr4, étant donné que le signal C2 est égal au signal q2. Pour élaborer le signal de correction C21, le deuxième moyen de calcul MC2 comprend une porte logique ET AND2, qui reçoit en entrée les signaux t1 et q et délivre le signal C2'. De même, pour élaborer le signal C22, le deuxième moyen de calcul MC2 comprend une porte logique ET AND3, qui reçoit en entrée les signaux t1, t et qo et délivre le signal C22. Pour élaborer le signal de correction C3 , le deuxième moyen de calcul délivre directement en sortie le signal q3 vers le moyen de correction mcorr7. De même que pour les signaux de correction précédents, le signal de correction C31 est élaboré à l'aide d'une porte logique ET AND4, qui reçoit en entrée le signal t2 et le signal q2. Le signal de correction C32 est élaboré à l'aide d'une porte logique ET AND5, qui reçoit en entrée les signaux t2, t1 et qi. Le signal de correction C33 est élaboré à l'aide d'une porte logique ET AND6, qui reçoit en entrée les signaux t2, t1, t et qo. Pour élaborer les signaux de correction de la retenue résultante z4, le deuxième moyen de calcul MC2 comprend quatre portes logiques ET AND7, AND8, AND9, AND 10. La porte logique ET AND7 reçoit en entrée les signaux t3 et q3 et délivre en sortie le signal C40. La deuxième porte logique AND8 reçoit en entrée les signaux t3, t2 et q2 et délivre en sortie le signal de correction C41. La troisième porte logique AND9 reçoit en entrée les signaux t3, t2, tl et ql et délivre en sortie le signal de correction C42. La dernière porte logique AND 10 reçoit en entrée les signaux t3, t2, tl et qo, et délivre en sortie le signal de correction C43 Le moyen d'estimation MEST peut être réalisé à l'aide de quatre inverseurs respectivement INVO, INV1, INV2 et INV3 qui reçoivent respectivement en entrée les bits a , ai, a2 et a3 et délivrent en sortie les signaux a , ai, a2 et a3 aux moyens de correction. En outre, le moyen d'estimation MEST délivre directement en sortie le bit de poids fort a3 du premier nombre binaire A, pour l'élaboration de la retenue résultante z4. L'ensemble des moyens de correction mcorrl, ...mcorrl4, est réalisé à l'aide de portes OU EXCLUSIF . La porte OU EXCLUSIF réalisant le moyen de correction mcorrl reçoit en entrée la première estimation s du premier bit de la somme S et le signal de correction C , et délivre en sortie le bit s . La porte OU EXCLUSIF mcorr2 reçoit en entrée la première estimation Si du deuxième bit de la somme S et le signal de correction Ci et délivre en sortie un signal intermédiaire sil correspondant à une deuxième estimation S. 1 du deuxième bit de la somme S. La porte logique OU EXCLUSIF mcorr3 reçoit en entrée le signal sil et le signal de correction C1 et délivre en sortie le deuxième bit s1de la somme S. La porte OU EXCLUSIF mcorr4 reçoit en entrée la première estimation S2 du troisième bit de la somme S et le signal de correction C2 et délivre en sortie le signal s2'. La porte OU EXCLUSIF mcorr5 reçoit en entrée ce signal s2 l et le signal de correction C21, et délivre en sortie le signal s22. La porte OU EXCLUSIF mcorr6 reçoit en entrée le signal s22 et le signal de correction C22 et délivre en sortie le troisième bit s2. De même, la porte OU EXCLUSIF mcorr7 reçoit en entrée la première estimation S3 du troisième bit de la somme S, et le signal de correction C3 et délivre en sortie le signal s31. La porte OU EXCLUSIF mcorr8 reçoit en entrée ce signal s3' et le signal de correction C31 et délivre en sortie le signal de correction s32 à une porte OU EXCLUSIF constituant le moyen de correction mcorr9. En outre, la porte OU EXCLUSIF mcorrr9 reçoit en entrée le signal de correction C32 et délivre en sortie le signal s33. La porte OU EXCLUSIF mcorrl0 reçoit en entrée le signal s33 et le signal de correction C33 et délivre en sortie le dernier bit s2 de la somme S. De même, pour l'élaboration de la retenue résultante z4, le moyen de correction mcorrl 1 est réalisé par une porte OU EXCLUSIF qui reçoit en entrée la première estimation z4 de la retenue z4 et le signal de correction C4 et délivre en sortie le signal z41. Le moyen de correction mcorrl2 comprend une porte logique OU EXCLUSIF qui reçoit en entrée le signal z41 et le signal de correction C41 et délivre en sortie le signal z42 vers le moyen de correction mcorrl3. Le moyen mcorrl3 comprend une porte logique OU EXCLUSIF qui reçoit également en entrée le signal de correction C42, et délivre en sortie le signal z43 à destination de la porte logique OU EXCLUSIF réalisant le moyen de correction mcorrl4. Le moyen mcorrl4 reçoit également en entrée le signal de correction C43 et délivre en sortie la retenue résultante z3_0. On se réfère à présent à la figure 4 qui illustre un circuit intégré comprenant un système pour effectuer une addition avec trois nombres binaires A, B et C. Le système SYS comprend un premier additionneur ADD1 et un deuxième additionneur ADD2. Le premier additionneur ADD1 reçoit en entrée le premier et le deuxième nombres binaires respectivement A et B et élabore en sortie une somme A + B. Le deuxième additionneur ADD2 reçoit en entrée la somme intermédiaire A + B ainsi que le troisième nombre binaire C et élabore une somme S correspondant à la somme des trois nombres binaires d'entrée A, B et C. Pour chaque nombre binaire supplémentaire à additionner, le système SYS comprend un additionneur supplémentaire. On 'se réfère à présent à la figure 5 qui représente un additionneur sur plusieurs niveaux et plus précisément un additionneur 16 bits avec propagation de retenue par groupe. Ce type d'additionneur, réalisé de façon classique, est bien connu de l'homme du métier. L'additionneur 16 bits SYS comprend quatre additionneurs AI, A2, A3 et A4 tels que décrits précédemment. Plus précisément, l'additionneur Al est représenté sur la figure 6. Le deuxième moyen de calcul MC2 de l'additionneur Al comprend en plus de l'additionneur représenté sur la figure 1, une sortie supplémentaire apte à délivrer un signal de propagation par groupe t3_o. Pour cela, le deuxième moyen de calcul MC2 comprend dans cet exemple une porte logique supplémentaire, ici une porte logique ET AND11, qui reçoit en entrée les signaux to, t1, t2 et t3. La porte logique AND 10 a alors été modifiée et reçoit en entrée les signaux t3, t2, tl, to ainsi que le complémentaire du premier bit bo du deuxième nombre d'entrée B. Le bit bo est délivré par le premier moyen de calcul MC1 qui comprend pour ce mode de réalisation un inverseur INV4 qui reçoit en entrée le premier bit bo du deuxième nombre binaire B et délivre en sortie son complémentaire bo. On se réfère à nouveau à la figure 5. Le premier additionneur AI reçoit en entrée les signaux bo, ao,... , b3, a3, la retenue d'entrée z;,,, et délivre en sortie les quatre premiers bits de la somme résultante so, .... s3, la retenue résultante z4 telle que définie dans la figure 6, ainsi que le signal de propagation par groupe T3_0 dans le cas de l'additionneur Al. Ces signaux sont délivrés à un module de propagation par groupe MPG qui reçoit en entrée la retenue résultante z3_0 du premier additionneur AI, le signal de propagation par groupe T3_0 et la retenue d'entrée z;n. Le module de propagation par groupe MPG élabore une nouvelle retenue z4 définie par: z4 =z3_0 eT3_0.zinÉ De même, les additionneurs A2, A3 et A4 reçoivent respectivement les signaux d'entrée b4, a4, ...b7, a7 et b8, a8, ...b11, ail et b12, a12, ÉÉÉ, b15, a15, ainsi que les retenues résultantes z4, z8 et Z12 élaborées par le module de propagation MPG. L'additionneur A2 délivre en sortie les bits s4, ...s7 de la somme S, l'additionneur A3 délivre les bits de sortie s8, ..., sil et l'additionneur A4 délivre les bits de la somme s12, ..., s15. Le module MPG génère une retenue résultante z16 tel que: Z16 = Z15-12 O T 5-12'ZII-8 O 5-12111-827-4 O 5-12'1 l-8'17-4.Z3-0 O T15-12'11-8'17-4ÉZ3-0 G T15-12'11-8'17-4'13-0'Zin ainsi qu'un signal de propagation par groupe Zg tel que: Z G = ZI5-12 O T15-12 'Z11-8 01'15-12111-8 ÉZ7-4 O T 5-12'1 18 'T7-4'Z3-0 et un signal de propagation par groupe TG calculé selon l'expression suivante: TG = T 5-0 T 5-12 ÉTI 1-8117-4113-0 Les signaux ZG et TG correspondent respectivement aux signaux de génération et de propagation par groupe de l'ensemble des additionneurs Al,..., A4. La figure 7 représente également un additionneur avec propagation de la retenue par groupe recevant en entrée 64 bits. Ce type d'additionneur bien connu de l'homme du métier peut être utilisé avec les additionneurs tels que décrits sur la figure 6 ainsi que deux niveaux de modules de propagation par groupe. 20 Le système SYS comprend un premier niveau constitué de quatre modules de propagation par groupe MPG1, MPG2, MPG3 et MPG4. Chaque module de propagation par groupe est connecté à quatre additionneurs, respectivement Al, ..., A4 et A5, ..., A8 et A9, 5...Al2 et A13, ..., A16. Le deuxième niveau de module de propagation par groupe comprend un module MPG5 qui reçoit en entrée les signaux de sortie délivrés par chaque module de propagation par groupe du premier niveau. L'additionneur tel que décrit ci-avant peut être utilisé à la place d'un additionneur classique 64 bits, avec propagation de retenue par groupe dans toutes les configurations. REVENDICATIONS 1. Additionneur n bits d'un premier et d'un deuxième nombre binaire, comprenant un premier moyen de calcul (MC 1) avec 2n entrées pour recevoir les n valeurs de bits desdits premier et deuxième nombres binaires et une entrée supplémentaire pour recevoir une retenue d'entrée (zin), ledit premier moyen de calcul (MC1) étant apte à élaborer à partir de chacune des n paires de valeurs de bits de même rang, un signal de propagation de retenue (tn), caractérisé par le fait que le premier moyen de calcul (MCi) est apte à élaborer en outre n signaux de génération diagonale (q ), chaque signal de génération diagonale étant élaboré à partir de la valeur du bit de rang k du deuxième nombre, k variant entre 0 et n-1, et de la valeur du bit de rang k-1 du premier nombre ou de la retenue d'entrée si ledit coefficient de rang k-1 n'existe pas, l'additionneur comprenant en outre - un moyen d'estimation (MEST) apte à effectuer une première estimation de chaque coefficient du nombre résultant de la somme du premier et du deuxième nombres, en prenant le complémentaire de la valeur du bit de rang correspondant du premier nombre, un deuxième moyen de calcul (MC2) connecté au premier moyen de calcul (MCl) et apte à élaborer un ensemble de signaux de correction à partir des signaux de propagation et des signaux de génération diagonale, un bloc de correction (mcorrl, ..., mcorr14) comprenant n sorties et apte à appliquer à chaque valeur de bit estimée de rang k de ladite somme, k+l corrections à l'aide desdits signaux de correction, et à délivrer en sortie les n bits de la somme des premier et deuxième nombres. 2. Additionneur selon la revendication 1, dans lequel le moyen d'estimation (MEST) est apte en outre à effectuer une première estimation d'une retenue résultant (Z4) de ladite somme du premier et du deuxième nombres, à partir du bit de poids fort du premier nombre, dans lequel le deuxième moyen de calcul (MC2) est apte en outre à élaborer un ensemble de signaux supplémentaires de correction de ladite retenue résultante, à partir des signaux de propagation et des signaux de génération diagonale, et dans lequel le bloc de correction (mcorrl, ..., mcorrl4) comprend en outre une sortie supplémentaire pour délivrer ladite retenue résultante, et est apte à appliquer à la valeur de bit estimée de la retenue résultante, k+l corrections à l'aide desdits signaux de correction supplémentaires. 3. Additionneur selon l'une des revendications précédentes, dans 15 lequel le signal de génération diagonale (q ) de rang k est déterminé selon l'expression suivante: qk = (bk ak-1 l, OU: - qk est le signal de génération diagonale de rang k, - bk est le bit de rang k du deuxième nombre binaire, - ak_1 est le bit de rang k-1 du premier nombre binaire. 4. Additionneur selon l'une des revendications précédentes, dans lequel le p1eme signal de correction du bit de rang k, avec p variant entre 0 et k, est déterminé selon l'expression suivante: C =qk, si p =0, p t qk - p sinon, où : -Ck est le p'eme signal de correction du bit de rang k de la somme résultante, - t; est le signal de propagation de retenue élaboré à partir des bits de rang i des premier et deuxième nombres binaires, - qk est le signal de génération diagonale de rang k. 5. Additionneur selon l'une des revendications précédentes, dans lequel le bit de rang k de la somme résultante est déterminé selon l'expression suivante: k Sk=ClkO+Ck i=0 oë : - sk est le bit de rang k de la somme résultante, ak est le bit de rang k du premier nombre binaire, -Ck est le ieme signal de correction du bit de rang k de la somme résultante. 6. Additionneur selon l'une des revendications précédentes, dans lequel le premier moyen de calcul (MC1) comprend n paires de portes OU EXCLUSIF (XOR1, ..., XOR4) et complément du OU EXCLUSIF (NXOR1, ..., NXOR4) tel que pour la k1ème paire, la porte complément du OU EXCLUSIF est apte à recevoir en entrée le bit de rang k du deuxième nombre binaire et le bit de rang k-1 du premier nombre binaire ou la retenue d'entrée si ledit bit du premier nombre binaire de rang k-1 n'existe pas, et apte à délivrer en sortie le signal de génération diagonale correspondant, et tel que pour ladite k1eme paire, la porte OU EXCLUSIF est apte à recevoir les bits de rang k du premier et du deuxième nombres binaires et est apte à délivrer le signal de propagation de retenue de rang correspondant. 7. Additionneur selon l'une des revendications précédentes, dans lequel le deuxième moyen de calcul (MC2) comprend pour l'élaboration de chaque signal de correction du bit de rang k, k portes ET (AND1, AND 10), la ieme porte étant apte à élaborer un signal de correction à partir des signaux de propagation de retenue et de génération de retenue délivrés en entrée desdites portes ET . 8. Additionneur selon l'une des revendications précédentes, dans lequel le bloc de correction comprend pour l'élaboration du bit de rang k de la somme résultante k+l portes OU EXCLUSIF connectées en série, chaque porte étant apte: à recevoir le bit de rang k estimé ou le bit de rang k délivré par la porte OU EXCLUSIF connectée en amont, et un signal de correction, à effectuer une correction sur le signal reçu en entrée à partir dudit signal de correction reçu. 9. Système d'addition de j bits, tel que j est supérieur à 2, comprenant j-1 additionneurs (ADD1, ADD2) selon l'une des revendications 1 à 8 et connectés en série, chaque additionneur étant apte à recevoir en entrée un premier nombre binaire et un deuxième nombre binaire correspondant à la somme de deux autres nombres binaires, qui est la somme délivrée par l'additionneur connecté en amont. 10. Système d'addition de j bits, tel que j est supérieur à 2, comprenant un ensemble d'additionneurs (Al, ..., A4) selon l'une des revendications 2 à 8 connectés en parallèle, dans lequel ledit deuxième moyen de calcul de chaque additionneur: - comprend en outre une sortie apte à délivrer un signal de propagation (tn) par groupe correspondant au produit de l'ensemble des signaux de propagation de retenue (qn), élaborés par ledit premier moyen de calcul (MC1), - est apte à élaborer ledit ensemble de signaux supplémentaires de correction de ladite retenue résultante, à partir des signaux de propagation (tn) et des signaux de génération diagonale (qn), ainsi que du signal complémentaire du premier bit du deuxième nombre binaire d'entrée, le système comprenant en outre au moins un module de propagation (MPG) par groupe connecté à l'ensemble des additionneurs et apte à recevoir ladite retenue résultante et ledit signal de propagation par groupe (tn) élaboré par chaque additionneur et à élaborer d'une part la retenue d'entrée d'un additionneur à partir de la retenue résultante et du signal de propagation par groupe de l'additionneur précédent, et d'autre part une nouvelle retenue résultante et un nouveau signal de propagation par groupe à partir des retenues résultantes et des signaux de propagation par groupe de l'ensemble des additionneurs. 11. Système selon la revendication 10, comprenant un premier ensemble de modules de propagation (MPG1, ..., MPG4) connectés en parallèle à la sortie des additionneurs, et un autre module de propagation (MPG5), connecté à la sortie dudit premier ensemble de modules de propagation, apte à recevoir la nouvelle retenue résultante et le nouveau signal de propagation par groupe de chaque module de propagation dudit premier ensemble, et apte à élaborer à partir de chaque nouvelle retenue résultante et de chaque nouveau signal de propagation par groupe, une nouvelle retenue de sortie et un nouveau signal de propagation par groupe de sortie. 12. Procédé d'addition d'un premier et d'un deuxième nombre binaire de n bits, comprenant une phase de réception (étape 10) des n valeurs de bits desdits premier et deuxième nombres binaires et d'une retenue d'entrée (zin), et une première phase de calcul (étape 12) comprenant l'élaboration à partir de chacune des n paires de valeurs de bits de même rang, d'un signal de propagation de retenue (tn), caractérisé par le fait que la première phase de calcul (étape 12) comprend en outre l'élaboration de n signaux de génération diagonale (qn), chaque signal de génération diagonale (qn)étant élaboré à partir de la valeur du bit de rang k du deuxième nombre, k variant entre 0 et n-1, et de la valeur du bit de rang k-1 du premier nombre ou de la retenue si ledit coefficient de rang k-1 n'existe pas, le procédé comprenant en outre une phase d'estimation (étape 11) de chaque coefficient du nombre résultant de la somme du premier et du deuxième nombres, en prenant le complémentaire de la valeur du bit de rang correspondant du premier nombre, une deuxième phase de calcul (étape 13) comprenant l'élaboration d'un ensemble de signaux de correction à partir des signaux de propagation et des signaux de génération diagonale, - une phase de correction (étape 14) comprenant l'application à chaque valeur de bit estimée de rang k de ladite somme, de k+l corrections à l'aide desdits signaux de correction, et la délivrance en sortie des n bits de la somme des premiers et deuxième nombres. 13. Procédé selon la revendication 12, dans lequel la phase d'estimation comprend en outre une première estimation d'une retenue 20 résultant (Z4) de ladite somme du premier et du deuxième nombres, à partir du dernier bit du premier nombre, dans lequel la deuxième phase de calcul comprend en outre l'élaboration d'un ensemble de signaux supplémentaires de correction de ladite retenue résultante, à partir des signaux de propagation (tn) et des signaux de génération diagonale (qn), et dans lequel la phase de correction comprend en outre la délivrance de ladite retenue résultante, et l'application à la valeur de bit estimée de la retenue résultante, k+l corrections à l'aide desdits signaux de correction supplémentaires. 10 15 14. Procédé selon l'une des revendications 12 à 13, dans lequel le signal de génération diagonale de rang k (qk) est déterminé selon l'expression suivante: qk (bk O ak-1 /, ou: - qk est le signal de génération diagonale de rang k, - bk est le bit de rang k du deuxième nombre binaire, - ak_1 est le bit de rang k-1 du premier nombre binaire. 15. Procédé selon l'une des revendications 11 à 14, dans lequel le p'eme signal de correction du bit de rang k, avec p variant entre 0 et k, est déterminé selon l'expression suivante: Cf =qk, sip=0, p 1rk-i ^ qk -P sinon, où : - Cf est le p1èi1e signal de correction du bit de rang k de la somme résultante, ti est le signal de propagation de retenue élaboré à partir des bits de rang i des premier et deuxième nombres binaires, - qk est le signal de génération diagonale de rang k. 16. Procédé selon l'une des revendications 12 à 15, dans lequel le bit de rang k de la somme résultante est déterminé selon l'expression suivante k Sk=ClkICk r=0 OU: - sk est le bit de rang k de la somme résultante, - ak est le bit de rang k du premier nombre binaire, - Ck est le ieme signal de correction du bit de rang k de la somme résultante. 17. Procédé selon l'une des revendications 12 à 16, dans lequel la première phase de calcul comprend n paires d'opérations OU EXCLUSIF et complément du OU EXCLUSIF tel que pour la k'ème paire d'opération, l'opération complément du OU EXCLUSIF comprend la réception en entrée du bit de rang k du deuxième nombre binaire et du bit de rang k-I du premier nombre binaire ou de la retenue si ledit bit de rang k-1 du premier nombre binaire n'existe pas, et comprend la délivrance en sortie du signal de génération diagonale correspondant, et tel que pour ladite k'ème paire d'opérations, l'opération OU EXCLUSIF comprend la réception des bits de rang k du premier et du deuxième nombres binaires et la délivrance du signal de propagation de retenue de rang correspondant. 18. Procédé selon l'une des revendications 12 à 17, dans lequel la deuxième phase de calcul comprend pour l'élaboration de chaque signal de correction du bit de rang k, k opérations ET , la sème opération comprenant l'élaboration d'un signal de correction à partir des signaux de propagation de retenue et de génération de retenue. 19. Procédé selon l'une des revendications 12 à 18, dans lequel la phase de correction comprend pour l'élaboration du bit de rang k de la somme résultante, k+l opérations OU EXCLUSIF en série, comprenant la réception du bit de rang k estimé ou du bit de rang k traité lors de la précédente opération OU EXCLUSIF de la phase de correction, et un signal de correction, chaque opération OU EXCLUSIF comprenant la correction du signal reçu en entrée, à partir dudit signal de correction.