FR 2895171 A1 20070622 FR 0512837 A 20051216 CIRCUIT ELECTRONIQUE A COMPENSATION DE DECALAGE INTRINSEQUE DE PAIRES DIFFERENTIELLES L'invention concerne les circuits electroniques integres analogiques utilisant des paires differentielles permettant de convertir une difference de deux tensions d'entree en une difference de deux courants de sortie. Dans une paire differentielle, la difference de courants de sortie est une fonction de la difference des tensions d'entree, et si on applique une difference de potentiel nulle entre les entrees, par exemple en court-circuitant les entrees, la difference des cou rants de sortie devrait etre nulle. Or les defauts d'appairement des composants qui constituent la paire font que la paire presente une tension de decalage d'entree, plus communement appelee tension d'offset, non nulle ; cette tension d'offset represente le desequilibre intrinseque de la paire et se traduit par une difference de courants de sortie non nulle en presence d'une tension differentielle d'entree nulle. En pratique, la tension d'offset est la tension de compensation quill faut appliquer entre les entrees pour que la difference de courants de sortie soit nulle. Une paire differentielle comporte classiquement deux branches alimentees par une meme source de courant de reference lo, chaque branche comportant un transistor et une charge. Les tensions d'entree sont appliquees aux bases des transistors, les emetteurs sont relies a la source de courant commune, et les collecteurs sont relies aux charges. Le courant de la source se partage entre les deux branches en fonction de la difference de tensions d'entree appliquees aux bases. Les paires differentielles peuvent etre utilisees individueliement ou regroupees en associations de paires Iorsque les montages sont plus complexes. Par exemple, deux paires peuvent partager une meme charge, le collecteur d'un transistor d'une paire etant relie au collecteur d'un transistor d'une autre paire. Les paires peuvent etre montees en cascade, une sortie en courant d'une paire etant reliee a une sortie en courant d'une autre paire qui elle-meme a une autre sortie en courant reliee a une troisieme paire, et ainsi de suite. Selon ['utilisation des paires differentielles, on peut trouver differentes associations de paires. L'invention s'applique de maniere generate a toutes ces utilisations De telles paires differentielles sont utilisees notamment dans des convertisseurs analogiques-numeriques. Elles servent par exemple pour la constitution de comparateurs, chaque comparateur comprenant une paire differentielle recevant en entree d'une part une tension a convertir, d'autre part une tension de reference ; elles servent aussi, toujours pour des convertisseurs, dans des circuits de repliement ; un circuit de repliement comprend plusieurs cellules de repliement chacune constituee d'au moins une paire differentielle, les sorties en courant des cellules etant reliees en cascade les unes aux autres pour etablir une tension ou un courant analogique de sortie qui varie en cloche ou en sinusoide en fonction de la tension d'entree a convertir ; les differentes cellules regoivent chacune la tension d'entree et une tension de reference respective. Dans les circuits analogiques de precision utilisant plusieurs paires differentielles, on se rend compte que des imprecisions de fonctionnement (notamment des imprecisions de conversion dans les convertisseurs) peuvent resulter de la presence de tensions d'offset non nulles ; d'un point de vue physique, ces tensions d'offset resuttent surtout du fait que les tensions emetteur-base des differents transistors des paires ne sont pas exactement identiques meme lorsqu'ils sont parcourus par des courants identiques. En effet, les technologies ne sont pas parfaites et deux transistors fabriques simultanement, ayant au moins theoriquement les memes surfaces d'emetteur, et meme places cote a cote dans un circuit integre donc ayant toutes Ies chances d'etre identiques, n'ont pas des caracteristiques rigoureusement identiques. Ceci resulte d'une dispersion de fabrication inevitable. De plus, non seulement les deux transistors d'une paire engendrent une tension d'offset dans cette paire, mais, du fait meme de cette dispersion, les differentes paires differentielles d'un circuit integre presentent inevitablement des tensions d'offset differentes les unes des autres. On a deja propose de reduire cet inconvenient en utilisant des paires differentielles ayant des transistors plus gros. Its presentent moins de dispersion car on maitrise mieux leur taille. Mais alors, les capacites sont plus grandes et les circuits sont donc plus tents, ce qui n'est pas souhaitable dans des applications telles que les convertisseurs analogiques-numeriques rapides. Pour ces derniers, it vaudrait mieux avoir de plus petits transistors dans les paires differentielles. De plus, les circuits sont plus encombrants si les transistors sont plus gros, et ils consomment plus de courant. On a propose egalement des solutions de calibration individuelle a posteriori : un convertisseur fabrique est teste et les erreurs de conversion sont stockees dans une memoire EPROM du circuit integre pour servir a la compensation des erreurs tors de ('utilisation. Des solutions d'ajustage par laser existent egalement, notamment pour ajuster individuellement les 1 o resistances presentes dans les branches differentielles. Cette technique exige un test individuel et une correction individuelle de chaque circuitintegre en fonction des erreurs de conversion constatees. La methode est donc tits coateuse industriellement, chaque circuit devant etre teste et corrige individuellement. 15 L'invention vise a proposer une solution reduisant ces inconvenients pour offrir un meilleur compromis entre la qualite, le coat du circuit et sa consommation. L'invention propose d'incorporer au circuit qui comprend une paire differentielle ou un groupe de paires associees un circuit de calibration 20 automatique associe a cette paire ou a ce groupe de paires ; ce circuit examine, pendant une phase de calibration automatique distincte de la phase d'utilisation normale, la valeur du courant de sortie differentiel produit par la paire en presence d'une tension differentielle d'entree nulle ; tl compare cette valeur a au moins un seuil, et, en fonction du resultat, it garde 25 en memoire et applique ou non une correction a ('entree de la paire pendant Ia phase d'utilisation normale de celle-ci. La correction est appliquee a un etage suiveur place en amont d'une entree de la paire differentielle, de la maniere suivante : la correction est appliquee a une source de courant qui traverse un transistor de I'etage suiveur ; la tension base-emetteur va varier 30 en fonction de ce courant, et cette variation est reportee a ('entree de la paire differentielle dont ('offset est ainsi corrige partiellement ou totalement. La mesure du courant differentiel qui resulte de I'application d'une tension differentielle nulle a I'entree est de preference faite par application d'impulsions de courants de charge et decharge successifs a une capacite 35 pendant une serie de creneaux au cours de la phase de calibration. Le courant de charge est le courant d'une des branches de la paire differentielle, le courant de decharge est le courant de I'autre branche. Au bout de n impulsions, la capacite est chargee en proportion de la difference de courant entre les branches. II y a de preference deux capacites symetriques pour des raisons de construction technologique des capacites. En resume, le procede de correction automatique d'offset selon ('invention, applique a un circuit integre differentiel comportant au moins une paire differentielle avec en amont au moins un etage suiveur ayant un transistor et une source de courant, comporte les &tapes suivantes : - annuler les tensions differentielles sur les entrees du circuit differentiel pendant une phase de calibration distincte de la phase d'utilisation normale, - charger une capacite par la difference des courants de sortie des branches de la paire differentielle dans cette phase, - comparer la tension aux bornes de la capacite a au moins un seuil, - garder en memoire, pendant la phase d'utilisation normale suivant la phase de calibration, le resultat de la comparaison, - appliquer a la source de courant (SC1) en phase d'utilisation 20 normale une correction fonction du resultat garde en memoire. Le circuit integre electronique a paires differentielles selon ('invention comporte done au moins deux entrees pour recevoir deux tensions, deux sorties en courant appliquees a des charges, et au moins une paire de branches differentielles reliees a ces charges et, en amont de la 25 paire differentielle, au moins un etage suiveur comportant un transistor et une source de courant reliee a I'&metteur de ce transistor ; le circuit integre est caracteris& en ce quill comporte -un sequenceur pour etablir une phase de calibration de tension de decalage et une phase d'utilisation du circuit apres calibration, 30 - au moins une capacite associee a la paire differentielle, - un ensemble de commutateurs actionnes par le sequenceur pour aiguiller les courants de sortie vers les charges pendant la phase d'utilisation et pour d'une part appliquer une tension differentielle nulle sur les entrees et d'autre part aiguiller alternativement I'un puis I'autre des courants de sortie vers la capacite pendant la phase de calibration, en alternant charge et decharge, pendant une serie de creneaux fournis par le sequenceur, - un circuit de detection de seuils de tension aux bornes de la capacite, actionne par le sequenceur a la fin de la serie de creneaux, ce circuit fournissant un signal d'etat representant le depassement ou non depassement d'un seuil et le signe de la tension aux bornes des capacites, - un circuit de maintien du signal d'etat en sortie du circuit de detection, pour maintenir pendant la phase d'utilisation une valeur d'etat qui a ete determinee pendant la phase de calibration, - un circuit de modification du courant de la source de courant de I'etage suiveur en fonction de la valeur d'etat presente en sortie du circuit de maintien. S'iI y a deux capacites au lieu d'une, le circuit comprend des commutateurs pour charger pendant une alternance rune des capacites par run des courants de sortie de la paire differentielle pendant que I'autre est dechargee par I'autre courant de sortie, apres quoi, pendant I'alternance suivante, c'est la premiere capacite qui est dechargee par le courant de la deuxieme sortie pendant que la deuxieme capacite est chargee par le courant de la premiere sortie. Les capacites sont ensuite mises en serie pour additionner leurs charges et comparer la somme au seuil. On peut prevoir quill y a plusieurs seuils, pour determiner plusieurs corrections possibles, ou alternativement qu'il y a deux cycles successifs (ou plus), un premier cycle etablissant une premiere correction de courant sur I'etage suiveur et un deuxieme cycle etablissant une correction supplementaire, sans supprimer la premiere correction. L'invention est tout particulierement applicable a des paires differentielles plus sophistiquees qu'une simple paire differentielle a deux transistors, et notamment a des paires imbriquees comportant quatre branches differentielles partageant deux a deux une charge commune. En particulier, !'invention est applicable a un convertisseur analogiquenumerique qui comprend un etage de repliement de signal comprenant plusieurs cellules de repliement elles-memes constituees a partir de paires differentielles imbriquees a quatre branches. D'autres caracteristiques et avantages de ('invention apparaitront a la lecture de la description detaillee qui suit et qui est faite en reference aux dessins annexes dans lesquels : - Ia figure 1 represente une paire differentielle avec des etages 5 suiveurs en amont des entrees ; - Ia figure 2 represente le schema de ('invention applique a la paire de la figure 1 ; - la figure 3 represente le circuit de mesure de courant differentiel et le detecteur de seuil associe ; 10 - la figure 4 represente une constitution classique de cellule de repliement de signal comportant une paire differentielle imbriquee a quatre branches differentielles ; - Ia figure 5 represente ('application du principe de ('invention a la cellule de la figure 4. 15 On va d'abord expliquer le principe general de I'invention a propos d'une paire differentielle simple, avant de montrer comment on peut I'appliquer a un groupe de paires differentielles associees, notamment un groupe de deux paires differentielles imbriquees qui font partie d'une cellule 20 de repliement de signal destinee a un convertisseur analogique-numerique. Le schema de la figure 1 rappelle le principe d'une paire differentielle simple qui comporte, en amont de chaque entree de la paire proprement dite, un etage suiveur de tension qui commande cette entree. De tels montages avec etage suiveur sont tres classiques, I'etage suiveur ayant 25 notamment pour role d'amener a un niveau de mode commun desire les tensions d'entree appliquees a la paire. La paire proprement dite comporte deux branches ; chaque branche comprend un transistor, T1 pour la premiere branche, T2 pour la deuxieme branche, et une charge CH1, CH2 respective. L'entree de la paire 30 est constituee par les bases des transistors T1 et T2 ; Ies sorties sont constituees par les courants 11, 12 dans Ies charges. Les emetteurs des transistors sont relies a une source de courant constant SCO fournissant un courant lo. La tension sur la base de T1 est Vii la tension sur la base de T2 est Vi2. L'ensemble est connecte entre une masse M et une tension 35 d'alimentation Vcc. En amont des bases des transistors se trouvent les etages suiveurs. L'etage suiveur qui controle la tension Vii comprend, dans une configuration simple donnee a titre d'exemple, un transistor suiveur Tsl, et une source de courant constant SC1 reliee entre I'emetteur de Tsl et la masse ; le collecteur de Tsl est retie a Vcc. De meme, I'etage suiveur qui controle la base du transistor T2 de I'autre branche differentielle comprend un transistor suiveur Ts2 et une source de courant SC2, connectees exactement comme le premier stage suiveur. Les tensions d'entree de I'ensemble du circuit differentiel (paire differentielle et etages suiveurs) sont des tensions V1 et V2 appliquees aux bases des transistors suiveurs Tsl et Ts2. Les emetteurs de ces transistors sont relies aux bases des transistors T1 et T2 de la paire differentielle. La difference entre la tension d'entree V1 du circuit et la tension d'entree Vii de la paire est la chute de tension baseemetteur du transistor suiveur TS1. Elie est determinee par le courant de la source SC1. II en est de meme pour la chute de tension V2-Vil. Les transistors T1 et T2 sont identiques ; les transistors Tsl et Ts2 sont identiques ; les sources de courant SC1 et SC2 sont identiques. Seules les dispersions technologiques affectent cette identite. La figure 2 represente le schema de principe de la correction 20 automatique d'offset proposee ici. La correction utilise un circuit de calibration automatique qui est active pendant une phase de calibration, distincte de la phase d'utilisation normale. Par exemple la phase de calibration est executee automatiquement a chaque mise sous tension du circuit. Un sequenceur non represents 25 produit les signaux logiques necessaires au deroulement de cette phase. Ces signaux logiques commandent notamment des interrupteurs visibles sur la figure 2. Tout d'abord, le circuit de calibration comporte des interrupteurs qui court-circuitent les entrees du circuit differentiel pendant la phase de 30 calibration. Par exemple, it y a un interrupteur K1 reliant la base de Tsl a une reference de tension fixe Vr et un interrupteur K2 reliant la base de Ts2 a la meme reference de tension Vr, ce qui est une maniere de court-circuiter les entrees. Pendant ce temps, les bases des transistors Tsl et Ts2 sont isolees des entrees normales du circuit differentiel. Puis, iI y a un interrupteur K1 a et un interrupteur K2a qui isolent le collecteur de T1 ou T2 de la charge respective CH1, CH2 pendant la phase de calibration, et un interrupteur K1 b et un interrupteur K2b qui relient ces collecteurs chacun a une entree d'un circuit de mesure de courant differentiel MCD sur le detail duquel on reviendra plus loin. Ce circuit produit une valeur de tension representative de la valeur signee du courant differentiel present lorsque la tension differentielle d'entree est nulle. La sortie du circuit de mesure de courant MCD est appliquee a un circuit de comparaison CMP. Le circuit de comparaison CMP possede deux sorties S1 et S2 ; les tensions sur ces sorties sont des signaux d'etat representant une valeur de correction d'offset a appliquer a la paire differentielle pour diminuer ou annuler sa tension d'offset. Dans la version la plus simple, mais suffisante dans certains cas, les sorties sont des sorties binaires n'ayant que deux etats possibles et le circuit de comparaison est un comparateur a seuil ; aucune correction n'est appliquee si le seuil n'est pas depasse ; une seule valeur de correction est appliquee si le seuil est depasse, soit par la sortie S1 soit par la sortie S2 selon le signe de la tension produite a la sortie du circuit de mesure de courant MCD. Dans des versions plus sophistiquees, on pourrait prevoir que le circuit de comparaison comporte un plus grand nombre de sorties pour appliquer une correction plus precise en fonction du depassement de plusieurs seuils. Cela sera necessaire par exemple pour des convertisseurs de haute resolution (12 bits par exemple). Une correction par une seule valeur peut suffire si I'offset a corriger est faible par nature et si la precision du convertisseur est Iimitee (convertisseur 8 bits par exemple). Le schema de la figure 2 correspond a ce cas : Ia sortie S1 est binaire, elle reste a zero si le courant differentiel mesure reste inferieur au seuil, et elle passe a 1 si le seuil est depasse. De meme pour S2 mais pour un signe de courant differentiel oppose, donc un signe de tension d'offset oppose. La sortie S1 commande I'un des etages suiveurs, et la sortie S2 commande I'autre. Cette commande comprend I'ajout d'un courant constant supplementaire en parallele avec le courant de la source SC1 ou SC2. Le courant constant est celui d'une source auxiliaire de faible valeur SC1 a (ou respectivement SC2a). La sortie S1 commande donc la mise en conduction ou le blocage d'un transistor T1 a en serie avec la source SC1 a. L'ensemble de la source SC1a et du transistor T1a est place en parallele sur la source principale SC1 de I'etage suiveur. La source SC1 est en general constituee par un transistor en serie avec une resistance. L'ensemble SC1 a+T1 a peut titre place en parallele sur la resistance (de preference) ou sur ('ensemble de Ia source SC1. Le montage pour I'autre stage suiveur est le meme, avec une source auxiliaire SC2a et un transistor de commande T2a. Le comparateur CMP est constitue de maniere a garder en memoire apres la phase de calibration I'etat pris par les sorties S1 et S2 pendant la phase de calibration. Un circuit de maintien est donc prevu dans le comparateur ou intercale entre le comparateur et les transistors Ti a et T1 b. La correction de ('offset resulte de la modification de la chute de tension base-emetteur du transistor suiveur Tsl ou Ts2, qui elle-meme resulte du passage d'un plus grand courant d'emetteur dans le transistor. Si le courant differentiel mesure pendant la phase de calibration depasse le seuil acceptable, alors une chute de tension supplementaire sur le transistor suiveur Tsl ou Ts2 est appliquee pendant les phases d'utilisation et elle compense ('offset qui existe naturellement dans la paire. On notera que ('offset global de la paire peut resulter des defauts d'appairement des transistors T1 et T2, ou des transistors Tsl et Ts2, ou de leurs sources de courant. La figure 3 represente la constitution de ('ensemble du circuit de mesure de courant differentiel MCD et du circuit de comparaison CMP. On a represents sur la figure 3 les interrupteurs K1 b et K2b par lesquels les courants de sortie de la paire differentielle peuvent titre amenes au circuit MCD pendant la phase de calibration. Ces courants seraient en principe egaux s'il n'y avait pas d'offset. En presence d'un offset, on considere qu'il y a un courant Ir sur la sortie de la premiere branche differentielle et un courant Ir+i sur la deuxieme, avec lr= (Io-i))/2, le courant i etant le courant differentiel qui resulte de ('offset et qu'on va mesurer. Le circuit MCD comporte deux capacites Cl et C2 dans lesquelles on va progressivement integrer le courant i pendant la phase de calibration. On notera qu'il n'est pas obligatoire d'avoir deux capacites une seule suffirait, mais la technologie des capacites est telle qu'il est preferable d'en avoir deux et de decharger rune pendant qu'on charge I'autre pour eviter une dissymetrie induite par la technologie de fabrication des capacites (typiquement, ('armature inferieure de la capacite presente une capacite parasite par rapport au substrat, non negligeable, contrairement a I'armature superieure). La premiere capacite Cl est associee a quatre commutateurs qui sont representes par des transistors MOS. La capacite C2 est associee a quatre autres commutateurs. Ces commutateurs sont actionnes en alternance par deux signaux d'horloge F et F* complementaires et de meme duree T, et ceci pendant n periodes d'horloge successives. Pendant un creneau F, certains commutateurs sont ouverts et d'autres fermes ; pendant le creneau suivant F* c'est le contraire. Les commutateurs fermes pendant le creneau F font circuler un courant qu'on peut appeler courant de charge Ir+i en provenance de I'interrupteur K2a (deuxieme branche differentielle de la paire) dans la capacite C2, et un courant qu'on appellera courant de charge Ir en provenance de I'interrupteur K1a (premiere branche) dans la capacite Cl. Pendant le creneau suivant F*, Ies commutateurs sont inverses et font circuler un courant de decharge Ir (issu de la premiere branche) dans la capacite C2 et un courant de decharge Ir+i (deuxieme branche) dans la capacite Cl. Les capacites Cl et C2 prennent une charge (Ir+i).T et ùIr.T respectivement si T est la dui-6e du creneau F. La duree T est choisie suffisamment faible pour que la tension aux bornes des capacites ne se rapproche pas de valeurs qui satureraient les transistors qui amenent les courants. Pendant le creneau suivant F*, la capacite C2 perd une charge Ir.T et la capacite Cl gagne une charge (Ir+i).T A Ia fin d'une paire de creneaux F, F* consecutifs, les capacites Cl et C2 ont chacune une charge i.T avec des signes opposes. Les capacites Cl et C2 sont en principe egales a une valeur commune C. On notera que I'appariement de deux capacites peut titre bien meilleur (d'un facteur 4 a 10) que I'appariement de resistances ou de transistors dans le meme procede de fabrication. Au bout de n periodes de charges et decharges alternees F et F*, Ia charge dans les capacites est n.i.T. Le nombre n de paires d'alternances est choisi suffisamment grand (T etant petit) pour que la tension n.i.T/C aux bornes des capacites soit largement plus grande que la tension d'offset qui a donne lieu a cette mesure et que la tension d'offset du circuit de comparaison, et pour qu'elle soit facilement comparable a un seuil dans le circuit de comparaison CMP. Le produit n.T doit titre limite pour ne pas saturer les interrupteurs par la tension n.i.T. La duree T peut titre d'environ 2 nanosecondes, la capacite d'environ 1 picofarad, et le nombre n d'environ 20, pour obtenir une tension de charge d'environ 100 mV pour un kart de courant de 2,5 microamperes. Une tension de 100 millivolt peut facilement titre comparee a un seuil. Apres les n creneaux F et F*, le sequenceur place les deux capacites en serie pour fournir une tension qui est le double de la tension aux bornes de chaque capacite, et cette tension est appliquee au circuit de comparaison CMP. Trois interrupteurs K1c, K2c et K3c sont rendus passants pour servir d'une part a cette mise en serie et d'autre part a la connexion de Ia tension somme entre les entrees du circuit CMP. Dans cet exemple, le circuit CMP comprend deux etages suiveurs a grande impedance d'entree qui comportent deux transistors MOS Q1 et Q2 (entrees Ec1 et Ec2 sur les grilles) avec un pont de resistances respectif qui est connecte a la source de chacun de ces transistors et qui est alimente par une source de courant. Les tensions appliquees aux grilles des transistors sont reportees sur les sources et definissent les tensions d'alimentation des ponts de resistance. Deux points intermediaires de ces ponts sont connectes a deux comparateurs CM1, CM2, selon un montage tel que - les comparateurs sont tous deux dans un premier etat si I'ecart 25 de tension entre leurs bornes est inferieur a un seuil, - le comparateur CM1 bascule si I'ecart de tension, dans un premier sens, excede un seuil, - le comparateur CM2 bascule si I'ecart de tension, dans un sens oppose, excede le meme seuil ; par construction, seul le comparateur 30 concerne par le depassement du seuil peut basculer. Une bascule memoire MEM, connectee aux sorties des comparateurs CM1 et CM2, est actionnee par le sequenceur apres que les comparateurs ont joue leur role, et elle conserve en memoire, apres la fin de Ia phase de calibration, I'etat de sortie des comparateurs ; elle fournit sur ses 35 propres sorties S1 et S2 les valeurs logiques representant cet etat. Les sorties S1 et S2 controlent les sources de courant auxiliaires SC1 a, SC2a comme explique en reference a la figure 2. On comprendra qu'une comparaison plus sophistiquee pourrait &tre faite, un jeu de comparateurs fournissant un plus grand nombre de sorties pour controler un plus grand nombre de sources de courant auxiliaires, egales entre elles ou ponderees entre elles (en binaire par exemple) sur chaque etage suiveur en amont des entrees de la paire differentielle. Egalement, on comprendra qu'on pourrait envisager, toujours avec un plus grand nombre de sources de courant additionnelles sur chaque etage suiveur, que la phase de calibration s'effectue en plusieurs temps meme avec seulement les deux comparateurs de la figure 3, a la condition toutefois que la memoire MEM ait plusieurs couples de sorties Sla, S2a S1 b, S2b, etc. pour stocker les valeurs d'etat prises par les comparateurs au cours de chaque cycle et pour commander des sources de courant auxiliaires en plus grand nombre. Le sequenceur de la phase de calibration est alors programme pour executer deux cycles successifs ou plus s'il y a plus de deux sources de courant auxiliaires par etage suiveur : - cycle A : on fait une mesure a Ia fin d'une premiere serie de n paires de creneaux F et F* ; on aboutit a un premier etat des comparateurs, stocke dans la memoire sous forme de valeurs S1 a et S2a. La memoire conserve ces valeurs pendant le reste de la phase de calibration (en particulier pendant le deuxieme cycle B) et ulterieurement pendant la phase d'utilisation normale du circuit differentiel ; les valeurs S1 a et S2a controlent pendant tout ce temps les sources de courant auxiliaires SC1 a et SC2a ; - cycle B : on fait une deuxieme mesure a la fin d'une deuxieme serie de paires de creneaux F et F* ; on aboutit a un nouvel &tat des comparateurs qui peut titre different du premier etat puisque cette nouvelle mesure est faite alors que rune des sources auxiliaires SC1 a ou SC2a est peut-titre connectee ; I'etat des sorties est stocke sous forme de valeurs S1 b, S2b dans la memoire MEM sans perdre le contenu des valeurs S1 a, S2a. Les valeurs memorisees S1 b, S2b controlent des sources de courant auxiliaires supplementaires SC1b, SC2b en parallele avec les sources auxiliaires SC1 a et SC2a, et la correction des deuxiemes sources s'ajoute a Ia correction des premieres. Une ponderation, par exemple binaire, peut titre faite entre les deux cycles, par exemple en donnant aux sources auxiliaires SC1 b SC2b une valeur de courant moitie de celle des sources SC1 a, SC2a et en doublant le nombre n de periodes d'horloge au cours du deuxieme cycle pour pouvoir continuer a utiliser les memos seuils dans le comparateur. On va maintenant decrire une application particuliere a une association de deux paires differentielles, cette association constituant une cellule derepliement d'un circuit de repliement d'un convertisseur analogique-numerique. Le circuit de repliement comporte plusieurs cellules mises en cascade les unes avec Ies autres. Chaque cellule comporte deux entrees pour recevoir une tension differentielle Vin-Vip a convertir, sous forme de deux tensions Vin, Vip (Ia meme tension Vin, Vip pour toutes les cellules), et deux entrees pour recevoir une tension differentielle de reference Vrefn-Vrefp sous forme de deux tensions de reference Vrefn et Vrefp (tensions de reference differentes pour chaque cellule du circuit de repliement). La figure 4 represente une cellule elementaire de repliement, qui ne comporte pas le perfectionnement selon !'invention. Elie comprend une premiere paire differentielle (transistors Ti n, T2n) recevant respectivement comme entrees Vin et Vrefn et une deuxieme paire (transistors Ti p et T2p) recevant comme entrees Vip et Vrefp. Une charge CH1 sert de charge commune a Ia branche Ti n de la premiere paire, a Ia branche T2p de la deuxieme paire, et egalement a deux branches d'une cellule precedente non representee (connexion de cette cellule precedente par une borne El de la cellule representee, El etant reliee a la charge CH1). Une charge non representee, car elle fait partie de la cellule suivante, est connectee a une borne 02 de la cellule ; elle sert de charge commune pour la branche T2n de la premiere paire, pour la branche T1 p de la deuxieme paire, et pour deux branches de la cellule suivante. La charge peut etre classiquement constituee par un transistor cascade et un transistor suiveur. Les sources de courant qui alimentent les deux transistors de chaque paire (!'equivalent des sources SCO de la figure 1) ont ete representees ici sous forme de transistors avec resistance d'emetteur, qui correspond a une realisation pratique classique : transistor T3n pour la premiere paire et resistance de valeur R0, transistor identique T3p et resistance de meme valeur RO pour la deuxieme paire. On a represents egalement un stage suiveur en amont de la base du transistor T2n (entree Vrefn) et un stage equivalent en amont de la base du transistor T2p (entree Vrefp) ; on n'a pas represents d'etage suiveur en amont des bases qui regoivent Vin et Vip, bien que de tels stages soient en general prevus (ces stages sont communs a toutes les cellules du circuit de repliement qui regoivent les memes tensions Vin et Vip). L'etage suiveur en amont de la premiere paire differentielle comprend un transistor suiveur T4n 1 o et une source de courant (transistor T5n et resistance d'emetteur de valeur R). L'etage suiveur en amont de la deuxieme paire comprend un transistor suiveur T4p avec source de courant constituee par un transistor T5p et une resistance d'emetteur de meme valeur R. Les entrees du circuit differentiel ainsi constitue sont donc d'une 15 part les tensions Vin et Vip (ou des entrees d'etage suiveur en amont de ces tensions) et d'autre part les tensions VRn et VRp sur les bases des transistors suiveurs T4n et T4p ; Ies tensions d'entree VRn et VRp sont reportees, avec une chute de tension base-emetteur, sur les emetteurs des transistors T4n et T4p, emetteurs qui sont relies aux bases de T2n et T2p 20 respectivement. Une tension constante Vr0 commande les bases de tous les transistors qui servent de sources de courant : T3n, T3p, T5n, T5p. La realisation ainsi decrite est la plus simple possible ; des realisations plus complexes peuvent titre prevues, sans que cela modifie ce 25 qui va titre dit sur ('utilisation de ('invention dans de telles cellules. Pour plus de details sur la constitution des cellules, on se reportera aux documents qui traitent classiquement des convertisseurs analogiques-numeriques a circuits de repliement. La figure 5 montre comment la cellule de la figure 4 peut titre 30 modifiee pour incorporer de maniere avantageuse les principes de la presente invention, en corrigeant I'offset global presents par le groupe de deux paires differentielles imbriquees (partageant Ies memes charges sur leurs collecteurs), plutot que ('offset individuel de chaque paire. On va voir comment on va mesurer maintenant, en vue de la correction d'offset, la 35 difference des deux courants de sortie de la cellule, chaque courant de sortie etant ici la somme de deux courants de sortie preleves dans deux paires respectivement. Quatre interrupteurs K1 et K2, K'l et K'2 permettent de relier a deux references de tension Vr et Vr' respectives, pendant la phase de calibration, les entrees du circuit differentiel de maniere que la tension differentielle vue entre les bases de T1 p et T2p d'une part et entre T1 n et T2n d'autre part soit nulle. Dans le cas ou des etages suiveurs individuels precedent les entrees Vin et Vip, it faut placer Ies interrupteurs sur les bases de ces suiveurs et dans ce cas les tensions Vr et Vr' peuvent titre identiques (en supposant que les suiveurs sont identiques a ceux qui precedent Vrefn et Vrefp). Cela revient a court-circuiter entre elles toutes les entrees de la paire imbriquee pendant la phase de calibration et en tous cas a appliquer des tensions differentielles nulles sur les paires d'entree de la paire differentielle imbriquee. Un ensemble de deux interrupteurs K3 et K'3, ouverts pendant la phase de calibration, fermes le reste du temps, permet de - deconnecter la cellule de la cellule precedente pendant cette phase de calibration, - deconnecter la charge CH1 des collecteurs des paires 20 differentielles. Sur la figure 5, par exemple, K3 est relie entre la borne El et la charge CH1, et ('interrupteur K'3 est relie entre la charge CH1 et le point Al qui reunit les collecteurs de T1 n et T2p. Un interrupteur K1 b relie le point de jonction Ala une premiere 25 entree du circuit de mesure de courant differentiel MCD. Un autre interrupteur K2b relie une deuxieme entree de ce circuit MCD au point de jonction A2 qui reunit les collecteurs des transistors T1 p et T2n, Les interrupteurs K1 b, K2b, K1 et K2, K'l et K'2 sont fermes pendant la phase de calibration, ouverts le reste du temps. 30 Le circuit de mesure de courant MCD, dont les entrees sont connectees aux interrupteurs K1 b et K2b, peut titre rigoureusement identique a celui de la figure 3, avec deux capacites Cl et C2 identiques, des commutateurs pour aiguiller des courants dans les capacites alternativement en provenance de ('interrupteur K1 b puis de ('interrupteur K2b, de maniere a 35 accumuler dans les capacites, au cours de n paires de creneaux F et F*, une tension proportionnelle a la difference de courants circulant dans les deux interrupteurs K1 b et K2b, difference qui devrait titre nulle en ('absence d'offset dans les paires differentielles. Les commutateurs K1 c, K2c, K3c qui permettent de relier les capacites Cl et C2 au circuit de comparaison CMP sont identiques a ceux de la figure 3. Le circuit de comparaison CMP peut titre le meme et a ete represents sous forme d'un rectangle. La memoire MEM en sortie du circuit de comparaison fournit deux sorties S1 et S2 qui controlent les sources de courant auxiliaires qu'on rajoute en parallele avec les sources de courant T5n, R et T5p, R des stages suiveurs associes aux entrees de reference VRn, VRp. Les sources auxiliaires SC1 a et SC2a sont commandoes par des transistors T1 a et T2a, comme a la figure 2, et I'ensemble en serie de SC1 a et T1 a (ou symetriquement SC2a et T2a) est en parallele sur la resistance d'emetteur R du transistor suiveur respectif. Les sources de courant auxiliaires peuvent titre realisees par un transistor MOS ayant sa base commandee par une tension constante, ce transistor MOS otant de dimension choisie en fonction du courant auxiliaire desire pour effectuer la correction. La source de courant auxiliaire pout titre simplement une resistance si elle est en parallele sur la resistance R. On comprendra que cette disposition augmente le courant de la source de courant principale, ce qui est ('equivalent de la mise en parallele d'une source de courant auxiliaire avec la source de courant principale. Cependant, iI est preferable que la source auxiliaire soit constituee de la meme maniere que la source principale pour avoir la meme variation en fonction de la temperature. Le choix de la valeur de courant auxiliaire est en pratique dicte par Ia technologie : pour une technologie donnee (et des dimensions de transistors de paires differentielles donnees), on connait la dispersion attendue des tensions d'offset, et on peut estimer quel est ('increment de tension d'offset qui permet de limiter cette dispersion a une valeur plus etroite. Cet increment de tension de decalage permet, connaissant la taille du transistor de ('stage suiveur, de determiner quel est ('increment de courant auxiliaire qu'il faut prevoir pour compenser au moins partiellement une tension d'offset qui serait trop forte. On comprendra que dans une cellule de repliement oia les deux paires differentielles sont etroitement melees, les courants de sortie qu'il faut considerer pour mesurer un courant differentiel du a un offset ne sont pas les courants individuels des deux branches d'une paire, mais les courants de sortie du groupe de deux paires differentielles imbriquees, c'est-a-dire des sommes de courants des branches des deux paires. II serait possible cependant de prevoir des interrupteurs supplementaires qui separent les deux paires imbriquees, pour corriger chaque paire individuellement, a condition de prevoir un circuit de mesure sepal-6 pour chaque paire et des 1 o etages suiveurs avec sources de courant auxiliaires sur les deux entrees de chaque paire. Cette correction n'aurait d'interet que si des suiveurs individuels precedaient Vip et Vin. Les collecteurs de T1 p et T2n d'une part, T1 n et T2p d'autre part, etant relies en marche normale, une autocalibration conservant 15 ces liaisons et consider-ant ('ensemble des quatre transistors comme une seule paire differentielle est suffisante et la compensation peut se faire uniquement sur une entree Vrefn ou Vrefp selon le sens de ('offset. La description qui precede fait apparaitre des paires differentielles a transistors bipolaires, mais !'invention est applicable si les transistors sont 20 des transistors a effet de champ et on consider-era que les appellations base, emetteur et collecteur recouvrent aussi les electrodes equivalentes de grille source et drain de transistors a effet de champ. REVENDICATIONS 1. Procede de correction automatique de tension d'offset d'un circuit integre differentiel comportant une paire differentielle avec en amont de la paire au moins un etage suiveur ayant un transistor (Ts1, Ts2) et une source de courant (SC1, SC2), comportant les etapes suivantes : - annuler les tensions differentielles sur les entrees du circuit differentiel pendant une phase de calibration distincte de la phase d'utilisation normale, - charger une capacite (Cl, C2) par la difference des courants de sortie des branches de la paire differentielle dans cette phase, -comparer la tension aux bornes de la capacite a au moins un seuil, -garder en memoire, pendant la phase d'utilisation normale suivant la phase de calibration, le resultat de la comparaison, - appliquer a la source de courant (SC1, SC2) en phase d'utilisation normale une correction fonction du resultat garde en memoire. 2. Procede selon la revendication 1, caracterise en ce que, pendant la phase de calibration, on applique a la capacite d'abord un courant issu d'une premiere branche de la paire differentielle, puis un courant dans le sens inverse issu d'une deuxieme branche de la paire differentielle. 3. Procede selon la revendication 2, caracterise en ce qu'on repete n fois la charge et la decharge pour accroitre la tension engendree aux bornes de la capacite par la difference des courants de sortie de la paire. 4. Procede selon rune des revendications 1 a 3, caracterise en ce que la correction appliquee a la source de courant (SC1, SC2) de I'etage suiveur comprend la mise en parallele avec la source de courant d'une autre source de courant de valeur fixe (SC1 a, SC2a). 30 5. Procede selon rune des revendications precedentes, caracterise en ce qu'il est prevu deux capacites (Cl, C2) et en ce que rune des capacites est chargee par run des courants de sortie pendant que I'autre est chargee par I'autre courant puis les capacites sont dechargees en croisant les branches, les capacites etant ensuite mises en serie en vue de la comparaison avec le seuil. 6. circuit integre electronique a paires differentielles comportant au moins deux entrees pour recevoir deux tensions (V1, V2), deux sorties en courant appliquees a des charges (CH1, CH2), et au moins une paire de branches differentielles (T1, T2) reliees a ces charges et, en amont de la paire differentielle, au moins un etage suiveur comportant un transistor (Tsl, Ts2) et une source de courant (SC1, SC2) reliee a I'emetteur de ce transistor, circuit caracterise en ce qu'iI comporte - un sequenceur pour etablir une phase de calibration de tension de decalage et une phase d'utilisation du circuit apres calibration, - au moins une capacite (Cl, C2) associee a la paire differentielle, - un ensemble de commutateurs actionnes par le sequenceur pour aiguiller les courants de sortie vers les charges pendant la phase d'utilisation et pour d'une part appliquer une tension differentielle nulle sur les entrees et d'autre part aiguiller alternativement Pun puis I'autre des courants de sortie vers la capacite pendant la phase de calibration, en alternant charge et decharge, pendant une serie de creneaux fournis par le sequenceur, - un circuit (CMP) de detection de seuils de tension aux bornes de Ia capacite, actionne par le sequenceur a Ia fin de la serie de creneaux, ce circuit fournissant un signal d'etat representant le depassement ou non depassement d'un seuil et le signe de la tension aux bornes des capacites, - un circuit (MEM) de maintien du signal d'etat en sortie du circuit de detection, pour maintenir pendant la phase d'utilisation une valeur d'etat determinee pendant la phase de calibration, - un circuit de modification du courant de la source de courant (SC1, SC2) de I'etage suiveur en fonction de la valeur d'etat presente en sortie du circuit de maintien. 7. Circuit selon la revendication 6, caracterise en ce qu'iI comporte deux capacites identiques, et des commutateurs pour charger pendant une alternance rune des capacites par run des courants de sortie de la paire differentielle pendant que I'autre est dechargee par I'autre courant de sortie, apres quoi, pendant I'alternance suivante, c'est la premiere capacite qui est dechargee par le courant de la deuxieme sortie pendant que la deuxieme capacite est chargee par le courant de la premiere sortie. 8. Circuit integre selon rune des revendications 6 et 7, caracterise 1 o en ce que la paire differentielle est une paire imbriquee comportant quatre branches differentielles partageant deux a deux une charge commune, 9. Circuit integre selon la revendication 8, caracterise en ce que la paire differentielle imbriquee fait partie d'une cellule de repliement d'un circuit 15 a repliement dans un convertisseur analogique-numerique.