FR 2834583 A1 20030711 FR 0300019 A 20030102 La présente invention concerne des dispositifs de mémoire non volatile et des procédés pour les fabriquer. La présente invention concerne plus particulièrement des mémoires mortes programmables et effaçables de manière électrique (EEPROM) d'un type à oxyde tunnel à grille flottante (FLOTOX) dans lesquelles des transistors de mémoire et des transistors de sélection sont connectés en série, et des procédés pour les fabriquer. Comme les cellules de mémoire morte programmable (EPROM), les cellules de mémoire EEPROM comprennent des grilles flottantes et stockent des données en injectant des électrons dans la grille flottante ou effacent des données en émettant les électrons à partir de la grille flottante. Cependant, les mémoires EEPROM adoptent un mode d'injection ou d'émission d'électrons qui est très différent de celui des mémoires EPROM. Dans des mémoires EPROM, des électrons sont injectés dans une grille flottante par injection de porteurs chauds (HCI) et sont émis à partir de la grille flottante par de l'énergie de rayons ultraviolets projetés sur la grille flottante. D'autre part, les mémoires EEPROM emploient un effet tunnel induit par une couche d'isolation tunnel mince pour injecter et émettre des électrons. Ainsi, si un champ électrique intense d'environ 10 MV/cm est appliqué aux deux surfaces de la couche d'isolation tunnel, un courant circule à travers la couche d'isolation tunnel, et on appelle normalement ceci "l'effet tunnel de FowlerNordheim (F-N)". Dans les mémoires EEPROM, on utilise l'effet tunnel F-N pour injecter et émettre des électrons. Dans le cas des mémoires EEPROM telles que des mémoires du type FLOTOX, une seule cellule de mémoire comprend une paire de transistors qui sont connectés en série. L'un est un transistor de sélection pour sélectionner des cellules, et l'autre est un transistor de mémoire pour stocker des données. Le transistor de mémoire comprend une grille flottante pour stocker une charge électrique, une électrode de grille de commande pour commander un transistor de mémoire, et une couche diélectrique inter-couche de grille interposée entre elles. Les figures 1 à 3 sont des coupes pour illustrer un procédé de fabrication d'un dispositif de mémoire non volatile classique. En se référant à la figure 1, on note qu'une couche d'isolation de grille 102 est formée sur un substrat semiconducteur 100, et une couche de diffusion de canal 110 est formée dans une région prédéterminée du substrat semiconducteur 100. Bien que ceci ne soit pas représenté dans les dessins, avant de former la couche d'isolation de grille 102, on forme une couche de séparation de dispositifs dans une région prédéterminée du substrat semiconducteur pour définir une région active. La couche d'isolation de grille 102 est formée sur la région active. Une partie de la couche d'isolation de grille 102 est enlevée pour mettre à nu une région prédéterminée de la couche de diffusion de canal 110. Une couche d'isolation tunnel 118 est formée sur la région à nu. Ainsi, la couche d'isolation tunnel 118 est disposée sur la couche de diffusion de canal 110. Une couche conductrice inférieure et une couche diélectrique sont formées séquentiellement sur une surface entière du substrat semiconducteur 100. Ensuite, des motifs sont définis successivement dans la couche conductrice inférieure et la couche diélectrique pour former un motif de grille flottante 120a recouvrant la couche de diffusion de canal 110, et un motif de grille de sélection inférieure 120b, séparé du motif de grille flottante 120a par un espace prédéterminé. Une couche diélectrique inter-couche de grille 122a est formée sur le motif de grille flottante 120a, et un motif diélectrique inter-couche 122b est formé sur le motif de grille de sélection inférieure 120b. En se référant à la figure 2, on note qu'un processus thermique est accompli sur la structure résultante pour former une couche d'isolation de paroi latérale 124 sur des parois latérales du motif de grille flottante 120a et du motif de grille de sélection inférieure 120b. Une couche conductrice supérieure 126 est formée sur une surface entière de la structure résultante dans laquelle la couche d'isolation de paroi latérale 124 est formée. En se référant à la figure 3, on note qu'un motif est défini dans la couche conductrice supérieure 126 pour former une électrode de grille de commande 126a sur la couche diélectrique inter-couche de grille 122a, et pour former en même temps une grille de sélection supérieure 126b sur le motif diélectrique inter-couche 122b. Bien que ceci ne soit pas représenté dans les dessins, après la formation de la couche conductrice inférieure, des motifs peuvent être formés successivement dans la couche conductrice supérieure, la couche diélectrique et la couche conductrice inférieure, pour former une électrode de grille de commande ainsi qu'un motif diélectrique inter-couche de grille et un motif de grille flottante, qui sont auto-alignés avec l'électrode de grille de commande. En même temps, il est possible de former une grille de sélection supérieure ainsi qu'un motif diélectrique inter-couche et un motif de grille de sélection inférieure, qui sont auto-alignés avec la grille de sélection supérieure. Le motif de grille flottante 120a, la couche diélectrique inter-couche de grille 122a et l'électrode de grille de commande 126a constituent un motif de grille du transistor de mémoire. Le motif de grille de sélection inférieure 120b, le motif diélectrique inter-couche 122b et la grille de sélection supérieure 126b constituent un motif de grille du transistor de sélection. Ensuite, des impuretés sont injectées dans le substrat semiconducteur entre le motif de grille de mémoire et le motif de grille de sélection pour former une région de canal 110a incluant la couche de diffusion de canal 110. Une région de source 108 est formée dans le substrat semiconducteur en position adjacente au motif de grille de mémoire. Une région de drain 112 est formée dans le substrat semiconducteur en position adjacente au motif de grille de sélection. La figure 4 est une coupe destinée à illustrer des inconvénients du dispositif de mémoire non volatile classique. En se référant à la figure 4, on note qu'un réseau de cellules du dispositif de mémoire non volatile du type FLOTOX comprend des cellules de mémoire, chacune d'elles ayant un transistor de sélection et un transistor de mémoire. Dans le réseau de cellules précédent, des cellules de mémoire adjacentes sont disposées symétriquement l'une par rapport à l'autre. Ainsi, chaque cellule de mémoire a une région de source en commun avec une cellule de mémoire adjacente d'un côté d'elle, et a une région de drain en commun avec une cellule de mémoire adjacente de son autre côté. Par conséquent, lorsque le motif de grille flottante 120a et le motif de grille de sélection inférieure 120b sont formés en présentant un défaut d'alignement, des espaces entre les régions de source 108 et les régions de canal 110a deviennent irréguliers. Ceci peut occasionner une augmentation de la dispersion de tensions de seuil de transistors de mémoire. Un but de la présente invention est donc de procurer des dispositifs de mémoire non volatile, dont des cellules de mémoire comprennent des régions de canal et des régions de source qui ont des espaces réguliers entre elles, et des procédés de fabrication de ces dispositifs. Un autre but de la présente invention est de procurer des dispositifs de mémoire non volatile dont des réseaux de cellules comprennent des transistors de mémoire ayant des tensions de seuil présentant une faible dispersion, et des procédés de fabrication de ces dispositifs. Conformément à des buts de la présente invention, celle-ci procure un dispositif de mémoire non volatile, qui est du type FLOTOX dans un mode de réalisation, et dans lequel un transistor de mémoire et un transistor de sélection sont connectés en série. Le dispositif comprend des premier et second motifs de base, qui sont disposés sur un substrat semiconducteur de façon à être séparés mutuellement par un espace prédéterminé, et une région de canal formée dans le substrat semiconducteur entre les premier et second motifs de base. Des régions de source et de drain, qui sont séparées de la région de canal par les premier et second motifs de base, sont disposées dans le substrat semiconducteur dans des positions respectivement adjacentes au premier et second motifs de base. Une grille de mémoire recouvre le premier motif de base et est étendue jusqu'à une région prédéterminée de la région de canal. Une couche d'isolation tunnel est interposée entre la grille de mémoire et la région de canal. La grille de sélection recouvre le second motif de base. Dans un premier mode de réalisation de la présente invention, la grille de mémoire peut inclure un motif de grille flottante recouvrant le premier motif de base et une région prédéterminée de la région de canal, et une électrode de grille de commande recouvrant le motif de grille flottante. Une couche diélectrique inter-couche de grille est interposée entre l'électrode de grille de commande et le motif de grille flottante. De plus, la grille de sélection peut comprendre un motif de grille de sélection inférieure, une couche diélectrique inter-couche et une grille de sélection supérieure, qui sont empilés séquentiellement sur le second motif de base. Dans ce cas, la grille de sélection supérieure et le motif de grille de sélection inférieure sont connectés l'un à l'autre, en traversant la couche diélectrique inter-couche. Le procédé de fabrication du dispositif de mémoire non volatile comprend la formation d'un premier et d'un second motifs de base, qui sont séparés l'un de l'autre par un espace prédéterminé sur un substrat semiconducteur. Une région de canal est formée dans le substrat semiconducteur entre les premier et second motifs de base. Des régions de source et de drain, qui sont séparées de la région de canal par les premier et second motifs de base, sont formées dans les régions actives respectivement adjacentes aux premier et second motifs de base. Une couche d'oxyde tunnel est formée sur une région prédéterminée de la région de canal, et une grille de mémoire est formée de façon à recouvrir le premier motif de base et la couche d'oxyde tunnel. De plus, un motif de grille de sélection est formé de façon à recouvrir le second motif de base. La grille de mémoire comprend un motif de grille flottante, une couche diélectrique inter-couche de grille, et une électrode de grille de commande, qui sont empilés séquentiellement. Le motif de grille flottante recouvre le premier motif de base et la couche d'oxyde tunnel, et l'électrode de grille de commande est disposée sur la grille flottante. La couche diélectrique inter-couche de grille est interposée entre l'électrode de grille de commande et le motif de grille flottante. Les buts, caractéristiques et avantages de l'invention mentionnés ci-dessus, ainsi que d'autres, ressortiront de la description plus particulière d'un mode de réalisation préféré de l'invention, illustré dans les dessins annexés, dans lesquels des caractères de référence semblables désignent les éléments identiques dans l'ensemble des différentes représentations. Les dessins ne sont pas nécessairement à l'échelle, du fait qu'on s'est plutôt efforcé d'illustrer les principes de l'invention. Les figures 1 à 3 sont des coupes destinées à illustrer un procédé de fabrication d'un dispositif de mémoire non volatile classique. La figure 4 est une coupe destinée à illustrer des inconvénients du dispositif de mémoire non volatile classique. La figure 5 est une vue en plan de dessus d'un dispositif de mémoire non volatile conforme à un premier mode de réalisation préféré de la présente invention. La figure 6 est une vue en perspective du dispositif de mémoire non volatile conforme au premier mode de réalisation préféré de la présente invention. Les figures 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14 et 15 sont des coupes visant à illustrer un procédé de fabrication du dispositif de mémoire non volatile conforme au premier mode de réalisation préféré de la présente invention, les coupes étant faites selon une ligne I-I' de la figure 5. Les figures 7b, 8b, 9b, 10b, llb, 12b et 13b sont des coupes visant à illustrer un procédé de fabrication du dispositif de mémoire non volatile conforme au premier mode de réalisation préféré de la présente invention, les coupes étant faites selon une ligne II-II' de la figure 5. La figure 12c est une vue en plan de dessus du dispositif de mémoire non volatile illustré sur les figures 12a et 12b, conforme au premier mode de réalisation préféré de la présente invention. La figure 16 est une vue en plan de dessus du dispositif de mémoire non volatile conforme à un second mode de réalisation préféré de la présente invention. La figure 17 est une vue en perspective du dispositif de mémoire non volatile conforme au second mode de réalisation préféré de la présente invention. Les figures 18a, 19a et 20 sont des coupes visant à illustrer un procédé de fabrication du dispositif de mémoire non volatile conforme au second mode de réalisation préféré de la présente invention, les coupes étant faites selon une ligne III-III' de la figure 16. Les figures 18b et 19b sont des coupes visant à illustrer un procédé de fabrication du dispositif de mémoire non volatile conforme au second mode de réalisation préféré de la présente invention, les coupes étant faites selon une ligne IV-IV' de la figure 16. La figure 18c est une vue en plan de dessus du dispositif de mémoire non volatile illustré sur les figures 18a et 18b, conforme au second mode de réalisation préféré de la présente invention. On va maintenant décrire la présente invention de façon plus complète dans ce qui suit en se référant aux dessins annexés qui montrent des modes de réalisation préférés de l'invention. L'invention peut cependant être mise en oeuvre sous différentes formes et on ne doit pas considérer qu'elle est limitée aux modes de réalisation présentés ici. Ces modes de réalisation sont plutôt donnés pour que cet exposé soit approfondi et complet et fasse pleinement apparaître la portée de l'invention à l'homme de l'art. Dans les dessins, les épaisseurs de couches et de régions sont exagérées pour la clarté. On notera également que lorsqu'il est dit qu'une couche est "sur" une autre couche ou un substrat, elle peut être directement sur l'autre couche ou le substrat, ou bien des couches intercalées peuvent également être présentes. Les figures 5 et 6 sont respectivement une vue en plan de dessus et une vue en perspective d'un dispositif de mémoire non volatile conforme à un premier mode de réalisation préféré de la présente invention. En se référant aux figures 5 et 6, on note que la présente invention comprend une couche de séparation de dispositifs disposée dans une région prédéterminée d'un substrat semiconducteur pour définir une région active. Un motif de grille de mémoire et un motif de transistor de sélection s'étendent transversalement, en forme de bande, au-dessus de la région active. La grille de mémoire comprend une électrode de grille de commande 226a s'étendant transversalement au-dessus de la région active, et un motif de grille flottante 220a interposée entre l'électrode de grille de commande 226a et la région active. La grille de mémoire comprend en outre une couche diélectrique inter- couche de grille 222a entre le motif de grille flottante 220a et le motif de grille de commande 226a. Un premier motif de base 204 est interposé entre le motif de grille flottante 220a et la région active. Le motif de grille de sélection comprend un motif de grille de sélection inférieure 204b, un motif diélectrique inter-couche 222b et une grille de sélection supérieure 220b, qui sont empilés séquentiellement et s'étendent transversalement au-dessus de la région active. Un second motif de base 204b est disposé sous le motif de grille de sélection inférieure 204b de façon à s'étendre transversalement au-dessus de la région active, parallèlement au motif de grille de sélection inférieure 204b. Une couche d'isolation tunnel 218 est présente sur la région active entre les premier et second motifs de base 204a et 204b. Le motif de grille flottante 220a est étendu à partir d'un sommet du premier motif de base 204a de façon à recouvrir la couche d'isolation tunnel 218. Une couche d'isolation de grille 202, qui est plus épaisse que la couche d'isolation tunnel 218, est présente sur la région active entourant la couche d'isolation tunnel 218. La couche d'isolation de grille 202 peut être interposée entre le premier motif de base 204a et la région active, entre le second motif de base 204b et la région active, entre le motif de grille flottante 220a et la région active, et entre le motif de grille de sélection inférieure 220b et la région active. Une région de canal est disposée dans la région active entre les premier et second motifs de base 204a et 204b. Une région de source 208, qui est séparée de la région de canal 210 par le premier motif de base 204a, est disposée dans la région active en position adjacente au premier motif de base 204a, tandis qu'une région de drain 212, qui est séparée de la région de canal par le second motif de base 204b, est disposée dans la région active dans une position adjacente au second motif de base 204b. Dans le premier mode de réalisation préféré, dans une représentation en coupe de la grille de mémoire, une largeur du motif de grille flottante 220 est supérieure à celle de l'électrode de grille de commande 226a. Dans une représentation en coupe du motif de grille de sélection, une largeur du motif de grille de sélection inférieure 220b est supérieure à celle du motif de grille de sélection supérieure 226b. La région de source 208 traverse la couche de séparation de dispositifs Fox pour être connectée à des régions de source adjacentes. De préférence, la couche de séparation de dispositifs Fox entre les régions de source adjacentes est coupée de façon que les régions actives soient connectées, et la région de source 208 peut être disposée dans les régions actives connectées. Le motif de grille flottante 220a, la couche diélectrique inter-couche de grille 222a et l'électrode de grille de commande 226a constituent une grille de mémoire. Le motif de grille de sélection supérieure 220b, le motif diélectrique intercouche 222b et le motif de grille de sélection supérieure 226b constituent une grille de sélection. Les figures 7a, 8a, 9a, 10a, 11a, 12a, 13a et 14 sont des coupes visant à illustrer un procédé de fabrication d'un dispositif de mémoire non volatile conforme au premier mode de réalisation de la présente invention, ces coupes étant faites selon une ligne I-I' de la figure 5. La figure 15 est une coupe visant à illustrer un exemple transformé du premier mode de réalisation préféré de la présente invention, cette coupe étant faite selon la ligne I-I' de la figure 5. Les figures 7b, 8b, 9b, lOb, llb, 12b et 13b sont des coupes visant à illustrer un procédé de fabrication d'un dispositif de mémoire non volatile conforme au premier mode de réalisation préféré de la présente invention, ces coupes étant faites selon une ligne II-II' de la figure 5. En se référant aux figures 7a et 7b, on note qu'une couche de séparation de dispositifs Fox est formée dans une région prédéterminée d'un substrat semiconducteur 200 pour définir des régions actives. Une couche d'isolation de grille 202, une couche conductrice de base 204, et une couche d'isolation supérieure 206 sont formées séquentiellement sur une surface entière de la structure résultante à l'endroit auquel la couche de séparation de dispositifs Fox est formée. La couche conductrice de base 204 consiste de préférence en silicium polycristallin. La couche d'isolation supérieure 206 est de préférence une couche d'isolation ayant une sélectivité de gravure vis-àvis de la couche conductrice de base 204 et de la couche d'isolation de grille 202, comme par exemple une couche de nitrure de silicium. En se référant aux figures 8a et 8b, on note que des motifs sont formés successivement dans la couche d'isolation supérieure 206 et la couche conductrice de base 204, pour former des premier et second motifs de base 204a et 204b. Le premier motif de base 204a recouvre les régions actives et le second motif de base 204b est séparé des premiers motifs de base 204a de façon à s'étendre transversalement sur la région active. Un motif d'isolation supérieure 206a recouvre les premier et second motifs de base 204a et 204b. Les premiers motifs de base 204a recouvrent la région active, et des bords des premiers motifs de base 204a sont étendus de façon à être en chevauchement avec la couche de séparation de dispositifs Fox. Des groupes incluant les premier et second motifs de base 204a et 204b sont mutuellement dans un réseau de cellules de mémoire et sont disposés symétriquement. Une région de canal 210 est formée dans la région active entre les premier et second motifs de base 20A et 204b. Une région de source 208 est formée dans la région active en étant séparée de la région de canal 210 par le premier motif de base 204a. Une région de drain 212 est formée dans la région active en étant séparée de la région de canal 210 par le second motif de base 204b. La région de source 208 est adjacente au premier motif de base 204a, tandis que la région de drain 212 est adjacente au second motif de base 204b. La région de canal 210, la région de source 208 et la région de drain 212 peuvent être formées dans la région active par un processus d'implantation ionique utilisant à titre de masque d'implantation ionique les premier et second motifs de base 204a et 204b et le motif d'isolation supérieure 206a. Il est préférable que les régions de source 208 adjacentes, qui sont séparées par la couche de séparation de dispositifs Fox, soient connectées électriquement l'une à l'autre. Dans ce but, il est préférable de ne pas former la couche de séparation de dispositifs Fox entre les régions dans lesquelles les régions de source 208 seront formées. Par conséquent, les régions de source 208 adjacentes sont connectées mutuellement pour former une ligne de source commune qui traverse la couche de séparation de dispositifs Fox. En se référant aux figures 9a et 9b, on note qu'un premier élément d'espacement de paroi latérale 214a est formé sur chacune des parois latérales des premiers motifs de base 204a et des motifs d'isolation supérieurs 206a, qui sont empilés séquentiellement. Un second élément d'espacement de paroi latérale 214b est formé sur chacune des parois latérales des seconds motifs de base 204b et des motifs d'isolation supérieurs 206a, qui sont empilés séquentiellement. Les premier et second éléments d'espacement de parois latérales 214a et 214b sont de préférence des couches d'isolation ayant chacune une sélectivité de gravure vis-à-vis de la couche d'isolation de grille 202. En se référant aux figures 10a et lOb, on note qu'un motif de résine photosensible 216 est formé sur la structure résultante à l'endroit auquel les premier et second éléments d'espacement de paroi latérale 214a et 214b sont formés. Le motif de résine photosensible 216 laisse à nu une partie prédéterminée de la couche d'isolation de grille 202 entre les premier et second éléments d'espacement de paroi latérale 214a et 214b. En utilisant le motif de résine photosensible 216 en tant que masque de gravure, la partie prédéterminée de la couche d'isolation de grille 202 est enlevée par gravure pour mettre à nu une partie du substrat semiconducteur 200. Le motif de résine photosensible 216 laisse de préférence à nu les premiers éléments d'espacement de paroi latérale 214a et la couche d'isolation de grille 202 entre les premier et second motifs de base 204a et 204b. Par conséquent, les bords du substrat semiconducteur 200 à nu sont alignés avec les bords du premier élément d'espacement de paroi latérale 214a. En se référant aux figures 11a et llb, on note que le motif de résine photosensible 216, le motif d'isolation supérieur 206a et les premier et second éléments d'espacement de paroi latérale 214a et 214b sont enlevés. De façon continue, une couche d'isolation tunnel 218, qui est plus mince que la couche d'isolation de grille 202, est formée sur le substrat semiconducteur à nu. Par exemple, on peut effectuer un recuit dans le substrat semiconducteur pour former une couche d'oxyde thermique sur le substrat semiconducteur à nu, ce qui permet la formation de la couche d'isolation tunnel 218. Une couche conductrice inférieure 220 et une couche diélectrique 222 sont formées de manière conforme sur une surface entière de la structure résultante à l'endroit auquel la couche d'isolation tunnel 218 est formée. La couche conductrice inférieure 220 peut être une couche de silicium polycristallin, et la couche diélectrique 222 peut être une couche d'oxyde-nitrure-oxyde (ONO) . En se référant aux figures 12a et 12b, on note que des motifs sont formés successivement dans la couche diélectrique 222 et la couche conductrice inférieure 220 pour former un motif de grille flottante 220a et une couche diélectrique inter-couche de grille 222a. Le motif de grille flottante 220a recouvre le premier motif de base 204a et la couche d'isolation tunnel 218, et la couche diélectrique inter-couche de grille 222a recouvre le motif de grille flottante 220a. Un motif de grille de sélection inférieure 220b est ensuite formé sur le second motif de base 204b de façon à traverser les régions actives, et un motif diélectrique inter-couche 222b est formé sur le motif de grille de sélection inférieure 220b. Le premier motif de base 204a et le motif de grille flottante 220a constituent une grille flottante d'un transistor de mémoire. De façon similaire, le second motif de base 204b et le motif de grille de sélection inférieure 220b constituent une grille de sélection inférieure du transistor de sélection. A ce moment, une paroi latérale du premier motif de base 204a adjacente à la région de canal 210 est de préférence recouverte par le motif de grille flottante 20a. De façon similaire, une paroi latérale du second motif de base 204b adjacente à la région de canal 210 est de préférence recouverte par le motif de grille de sélection inférieure 220b. Ceci permet d'éviter que des bords des premier et second motifs de base 204a et 204b soient gravés, lorsqu'un défaut d'alignement se produit pendant un processus de photolithographique pour former le motif de grille flottante 220a et le motif de grille de sélection inférieure 220b. Ensuite, une couche d'isolation de paroi latérale 224 est formée sur des parois latérales de la grille flottante et de la grille de sélection inférieure. La couche d'isolation de paroi latérale 224 est de préférence formée sur des parois latérales du motif de grille flottante 220a et du motif de grille de sélection 220b. Cependant, dans le cas où la paroi latérale du premier motif de base 204a ou la paroi latérale du second motif de base 204b est à nu, la couche d'isolation de paroi latérale 224 peut recouvrir la paroi latérale à nu du premier ou du second motif de base 204a ou 204b. Ainsi, toute structure ayant une conductivité, qui est formée sur le substrat semiconducteur, est entourée par une couche d'isolation. La couche d'isolation de paroi latérale 224 peut être une couche d'oxyde thermique, qui est obtenue en accomplissant un processus thermique dans la structure résultante à l'endroit auquel le motif de grille flottante 220a et le motif de grille de sélection inférieure 220b sont formés. Comme illustré sur la figure 12c, le premier mode de réalisation préféré de la présente invention comprend des motifs de grille flottante 220a en forme d'îlots, qui sont séparés les uns des autres sur les régions actives. En se référant aux figures 13a et 13b, on note qu'une couche conductrice supérieure est formée sur une surface entière de la structure résultante où la couche d'isolation de paroi latérale 224 est formée. Un motif est ensuite défini dans la couche conductrice supérieure pour former une électrode de grille de commande 226a et une grille de sélection supérieure 226b. L'électrode de grille de commande 226a traverse la région active au-dessus du motif de grille flottante 220a, et la grille de sélection supérieure 226 traverse la région active au-dessus du motif de grille de sélection inférieure 220b. La couche conductrice supérieure est de préférence une couche de silicium polycristallin ou une couche de siliciure de métal polycristallin. Dans ce cas, une largeur de l'électrode de grille de commande 226a est plus petite que celle du motif de grille flottante 220a, et une largeur de la grille de sélection supérieure 226b est inférieure à celle du motif de grille de sélection inférieure 220b. Conformément à la présente invention, le motif de grille flottante 220a recouvre de façon conforme le premier motif de base 204a. Par conséquent, du fait qu'un niveau du motif de grille flottante 220a au-dessus du motif de base 204a est supérieur à celui sur la région de canal, le motif de grille flottante 220a a une surface présentant une flexion. Il en résulte que le dispositif de mémoire non volatile de la présente invention peut avoir une couche diélectrique inter-couche de grille occupant une grande aire de surface à l'intérieur d'une étendue limitée. Avant de former la couche conductrice supérieure, une partie du motif diélectrique inter-couche 222b est enlevée du motif de grille de sélection inférieure 220b. Ceci permet d'établir une connexion électrique entre la grille de sélection supérieure 226b et le motif de grille de sélection inférieure 220b. En se référant à la figure 14, on note que des impuretés de dopage peuvent être introduites dans la région de source 208 entre les motifs de grille flottante 220a opposées, pour former ainsi une région de source 230 fortement dopée. De façon similaire, en introduisant des impuretés de dopage dans la région de drain 212 entre les motifs de grille de sélection inférieure 220b opposés, on peut former une région de drain fortement dopée 228. En se référant à la figure 15, on note que dans un autre procédé les régions de source et de drain fortement dopées 230 et 228 ne sont pas formées. Une couche d'isolation 232 est formée sur une surface entière de la structure résultante où l'électrode de grille de commande 226a et la grille de sélection supérieure 226b sont formées. Un motif est ensuite défini dans la couche d'isolation 232 pour former des trous de contact de conducteur de bit 234 mettant à nu les régions de drain 210. En utilisant la couche d'isolation 232 comme un masque d'implantation ionique, il est possible d'implanter des impuretés dans la région de drain qui est à nu au niveau des trous de contact de conducteur de bit 234, de façon à pouvoir former une région de drain fortement dopée 228a. Dans ce cas, bien que ceci ne soit pas représenté dans les dessins, des trous de contact peuvent être formés pour mettre à nu respectivement la région de source 208, l'électrode de grille de commande 226a et la grille de sélection supérieure 226b, dans une région prédéterminée du substrat semiconducteur. La figure 16 est une vue en plan de dessus d'un dispositif de mémoire non volatile conforme à un second mode de réalisation préféré de la présente invention. La figure 17 est une vue en perspective du dispositif de mémoire non volatile conforme au second mode de réalisation préféré de la présente invention. En se référant aux figures 16 et 17, on note que le dispositif de mémoire non volatile conforme au second mode de réalisation de la présente invention est similaire à celui du premier mode de réalisation préféré précédent. Une différence par rapport au premier mode de réalisation préféré précédent consiste en ce qu'un motif de grille flottante 320a et un motif de grille de sélection inférieure 320b ont des parois latérales alignées respectivement sur des parois latérales d'une électrode de grille de commande 326a et d'un motif de grille de sélection supérieure 326b. Par conséquent, dans une représentation en coupe de l'électrode de grille de commande 326a, une largeur du motif de grille flottante 320a est la même que celle de l'électrode de grille de commande 326a, et une largeur du motif de grille de sélection inférieure 320b est la même que celle du motif de grille de sélection supérieure 326b. De façon spécifique, une couche de séparation de dispositifs est disposée sur un substrat semiconducteur pour définir une région active. Un motif de grille de mémoire et un motif de transistor de sélection s'étendent transversalement, en bande, au-dessus de la région active. La grille de mémoire comprend une électrode de grille de commande 326a s'étendant transversalement au-dessus de la région active, et un motif de grille flottante 320a interposé entre l'électrode de grille de commande 326a et la région active. La grille de mémoire comprend en outre une couche diélectrique inter-couche de grille 322a entre le motif de grille flottante 320a et le motif de grille de commande 326a. Un premier motif de base 204a est interposé entre le motif de grille flottante 320a et la région active. Une région de canal est présente dans la région active entre les premier et second motifs de base 204a et 204b. De plus, une région de source 208, qui est séparée de la région de canal 210, est formée dans la région active en position adjacente au premier motif de base 204a, tandis qu'une région de drain 212, qui est séparée de la région de canal 210, est formée dans la région active en position adjacente au second motif de base 204b. Les régions de source 208 adjacentes, qui sont séparées par la couche de séparation de dispositifs Fox, sont connectées électriquement l'une à l'autre. De préférence, la couche de séparation de dispositifs Fox entre les régions de source 208 est coupée de façon que les régions actives soient connectées ensemble, et la région de source 208 est formée dans la région active connectée. Les figures 18a, 19a et 20 sont des coupes visant à illustrer un procédé de fabrication du dispositif de mémoire non volatile conforme au second mode de réalisation préféré de la présente invention, ces coupes étant faites selon une ligne III-III' de la figure 16. Les figures 18b et 19b sont des coupes visant à illustrer un procédé de fabrication du dispositif de mémoire non volatile conforme au second mode de réalisation préféré de la présente invention, ces coupes étant faites selon une ligne IV-IV' de la figure 16. En se référant aux figures 18a et 18b, on note que des premier et second motifs de base 204a et 204b, une couche conductrice inférieure 320 et une couche diélectrique 322 peuvent être formées conformément aux étapes de processus du premier mode de réalisation préféré, comme illustré sur les figures 7a, 8a, 9a, 10a, 11a, 7b, 8b, 9b, lOb et llb. Les motifs de la couche diélectrique 322 et de la couche conductrice inférieure 320sont définis successivement pour former des sillons isolés G sur la couche de séparation de dispositifs Fox. Une couche d'isolation de paroi latérale 324 est formée sur des parois latérales intérieures des sillons G. La figure 18c est une vue en plan de dessus de la structure résultante dans laquelle les sillons sont formés. En se référant à la figure 18c, on note que les sillons G sont formés sur la couche de séparation de dispositifs Fox entre les premiers motifs de base 204a, ainsi que sur la couche de séparation de dispositifs Fox entre les couches d'isolation tunnel 218. Dans une coupe du second motif de base 204b, des largeurs des sillons G sont de préférence choisies de façon à être plus grandes qu'une largeur d'une électrode de grille de commande (326a sur la figure 17) qui sera formée au cours d'un processus ultérieur. En se référant aux figures 19a et 19b, on note qu'une couche conductrice supérieure est formée sur une surface entière de la structure résultante dans laquelle la couche d'isolation de paroi latérale 324 est formée. La couche conductrice supérieure 326 et la couche conductrice inférieure 320 sont électriquement isolées par la couche diélectrique 322 et la couche d'isolation de paroi latérale 324. Dans un autre procédé, qui n'est cependant pas représenté dans les dessins, la couche diélectrique est formée après la formation des sillons. Dans ce cas, les couches conductrices supérieure et inférieure peuvent être isolées seulement par la couche diélectrique. En se référant à la figure 20, on note que des motifs pour la couche conductrice supérieure 326, la couche diélectrique 322 et la couche conductrice inférieure 320 sont définis successivement pour former une électrode de grille de commande 326a s'étendant transversalement à la région active, et une grille de sélection supérieure 326b traversant la région active parallèlement à l'électrode de grille de commande 326a. Un motif de grille flottante 320a est formé entre l'électrode de grille de commande 326a et la région active. Une couche diélectrique inter-couche de grille 322a est interposée entre le motif de grille flottante 320a et l'électrode de grille de commande 326a. De plus, un motif de grille de sélection inférieure 320b, qui a des parois latérales alignées sur des parois latérales de la grille de sélection supérieure 326b, est formé sous la grille de sélection supérieure 326b. Un motif diélectrique inter-couche 322b est interposé entre le motif de grille de sélection supérieure 326b et le motif de grille de sélection inférieure 320b. A ce moment, avant de former la couche conductrice supérieure 326, une partie de la couche diélectrique 322 est enlevée de façon que le motif de grille de sélection supérieure 326b et le motif de grille de sélection inférieure 320b soient connectés électriquement l'un à l'autre dans une région prédéterminée du substrat semiconducteur. Le motif de grille de sélection inférieure 320b et les seconds motifs de base 204b constituent une grille de sélection inférieure, et le premier motif de base 204a et le motif de grille flottante 320a constituent une grille flottante. Dans une représentation en coupe de l'électrode de grille de commande 326a, le motif de l'électrode de grille de commande 326a est défini de façon qu'une largeur de l'électrode de grille de commande 326a soit inférieure à des largeurs des sillons G. Il en résulte que les motifs de grille flottante 320a, qui sont formés de façon à être auto-alignés sur l'électrode de grille de commande 326a, peuvent avoir une forme d'îlot. Comme dans le premier mode de réalisation préféré précédent, une région de source fortement dopée 230 peut être formée dans la région de source 208 entre les motifs de grille flottante 320a, et une région de drain fortement dopée 228 peut être formée dans la région de drain 212 entre les grilles de sélection inférieure. Conformément à la présente invention telle qu'elle est décrite ci-dessus, des motifs de base sont formés avant la formation d'une grille de mémoire et d'une grille de sélection, pour former ainsi une région de source, une région de drain et une région de canal qui sont alignées sur des parois latérales des motifs de base. Ceci permet d'éviter des changements d'une distance à partir de la région de source jusqu'à la région de canal à cause d'un défaut d'alignement des grilles. Il en résulte qu'il est possible de fabriquer un dispositif de mémoire non volatile ayant un réseau de cellules dans lequel des cellules de mémoire, qui sont formées de façon répétée et mutuellement symétrique, ont des tensions de seuil uniformes. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire non volatile, caractérisé en ce qu'il comprend : des premier et second motifs de base (204a, 204b) disposés sur un substrat semiconducteur (200) de façon à être séparés l'un de l'autre par un espace prédéterminé ; une région de canal (210) formée dans le substrat semiconducteur (200) entre les premier et second motifs de base (204a, 204b); des régions de source (208) et de drain (212) formées dans le substrat semiconducteur (200) dans des positions respectivement adjacentes aux premier et second motifs de base (204a, 204b), et séparées de la région de canal (210) respectivement par les premier et second motifs de base (204a, 204b); une grille de mémoire (220a, 222a, 226a) recouvrant le premier motif de base (204a), la grille de mémoire étant étendue à partir du premier motif de base (204a) jusqu'à une région prédéterminée de la région de canal (210); une couche d'isolation tunnel (218) interposée entre la grille de mémoire et la région de canal (210); et une grille de sélection (220b, 222b, 226b) recouvrant le second motif de base (204b). 2. Dispositif selon la revendication 1, caractérisé en ce que la grille de mémoire comprend : un motif de grille flottante (220a) recouvrant le premier motif de base (204a) et la région prédéterminée de la région de canal (210); une électrode de grille de commande (226a) recouvrant le motif de grille flottante (220a); et une couche diélectrique inter-couche de grille (222a) interposée entre l'électrode de grille de commande (226a) et le motif de grille flottante (220a). 3. Dispositif selon la revendication 2, caractérisé en ce qu'un niveau du motif de grille flottante (220a) audessus du premier motif de base (204a) est plus élevé que celui au-dessus de la région de canal (210). 4. Dispositif selon la revendication 2, caractérisé en ce que le motif de grille flottante (220a) et le premier motif de base (204a) constituent une grille flottante, et en ce qu'une paroi latérale de la grille flottante est recouverte par une couche d'isolation de paroi latérale (224) . 5. Dispositif selon la revendication 1, caractérisé en ce que la grille de sélection comprend un motif de grille de sélection inférieure (220b), un motif diélectrique inter-couche (222b) et une grille de sélection supérieure (226b), qui sont empilés séquentiellement ; en ce que la grille de sélection supérieure (226b) et le motif de grille de sélection inférieure (220b) traversent le motif diélectrique inter-couche (222b) pour être connectés l'un à l'autre. 6. Dispositif selon la revendication 1, caractérisé en ce que la région de source (208) est formée de façon à être adjacente au premier motif de base (204a). 7. Dispositif selon la revendication 1, caractérisé en ce que la région de drain (212) est formée de façon à être adjacente au second motif de base (204b). 8. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend en outre une couche d'isolation de grille (202) disposée autour de la couche d'oxyde tunnel (218) entre la grille flottante (220a) et le substrat semiconducteur (200), et interposée entre la grille de sélection et le substrat semiconducteur, entre le premier motif de base (204a) et le substrat semiconducteur, et entre le second motif de base (204b) et le substrat semiconducteur. 9. Dispositif de mémoire non volatile, caractérisé en ce qu'il comprend : une couche de séparation de dispositifs (Fox) disposée dans une région prédéterminée d'un substrat semiconducteur (200), la couche de séparation de dispositifs définissant une région active ; grille de mémoire (220a, 222a, 226a) et une grille de sélection (220b, 222b, 226b) s'étendant transversalement, en forme de bande, au-dessus de la région active ; premier motif de base (204a) interposé entre la grille de mémoire et la région active; un second motif de base (204b) disposé sous la grille de sélection, le second motif de base (204b) s'étendant au-dessus de la région active, parallèlement au premier motif de base (204a); une région de canal (210) formée dans la région active entre les premier et second motifs de base (204a, 204b); des régions de source (208) et de drain (212) formées dans la région active de façon respectivement adjacente au premier et second motifs de base (204a, 204b) , et séparées de la région de canal (210) respectivement par les première et seconde régions de base (204a, 204b); et une couche d'isolation tunnel (218) disposée dans une région prédéterminée entre la région de canal (210) et la grille de mémoire. 10. Dispositif selon la revendication 9, caractérisé en ce que la grille de mémoire comprend : une électrode de grille de commande (226a) traversant la région active ; un motif de grille flottante (220a) interposé entre l'électrode de grille de commande (226a) et la région active ; et une couche diélectrique inter-couche de grille (222a) interposée entre l'électrode de grille de commande (226a) et le motif de grille flottante (220a); et en ce que le motif de grille flottante (220a) recouvre le premier motif de base (204a) et une partie de la région de canal (210) . 11. Dispositif selon la revendication 10, caractérisé en ce que le motif de grille flottante (220a) et le premier motif de base (204a) constituent une grille flottante ; et en ce que la couche diélectrique inter-couche de grille (222a) recouvre le motif de grille flottante (220a), et une couche d'isolation de paroi latérale (224) est en outre interposée entre l'électrode de grille de commande (226a) et des parois latérales de la grille flottante. 12. Dispositif selon la revendication 10, caractérisé en ce que, dans une représentation en coupe de l'électrode de grille de commande (226a), une largeur de la grille flottante est supérieure à celle de l'électrode de grille de commande (226a). 13. Dispositif selon la revendication 10, caractérisé en ce que le motif de grille flottante (220a) a une surface présentant une flexion ; un sommet du premier motif de base (220a) est à un niveau élevé et un sommet de la région de canal (210) est à un niveau bas. 14. Dispositif selon la revendication 10, caractérisé en ce que, dans une représentation en coupe de l'électrode de grille de commande (226a), les deux parois latérales du premier motif de base (204a) sont recouvertes par le motif de grille flottante (220a). 15. Dispositif selon la revendication 9, caractérisé en ce que la grille de sélection comprend un motif de grille de sélection inférieure (220b), un motif diélectrique inter-couche (222b) et une grille de sélection supérieure (226b), qui sont empilés séquentiellement ; en ce que le motif de grille de sélection inférieure (220b) et la grille de sélection supérieure (226b) traversent la couche diélectrique inter-couche (222b) pour être connectés l'un à l'autre. 16. Dispositif selon la revendication 9, caractérisé en ce que, dans une représentation en coupe de la grille de sélection, les deux parois latérales du second motif de base (204b) sont recouvertes par le motif de grille de sélection inférieure (220b). 17. Procédé de fabrication d'un dispositif de mémoire non volatile, caractérisé en ce qu'il comprend les étapes suivantes : on forme des premier et second motifs de base (204a, 204b) sur un substrat semiconducteur (200) de façon qu'ils soient séparés l'un de l'autre par un espace prédéterminé; on forme une région de canal (210) dans le substrat semiconducteur (200) entre les premier et second motifs de base (204a, 204b); et on forme des régions de source (208) et de drain (212) dans les régions actives adjacentes respectivement aux premier et second motifs de base (204a, 204b), les régions de source et de drain (208, 212) étant séparées de la région de canal (210) respectivement par les premier et second motifs de base (204a, 204b); on forme une couche d'oxyde tunnel (218) sur une région prédéterminée de la région de canal (210); on forme une grille de mémoire (220a, 222a, 226a) recouvrant le premier motif de base (204a) et la couche d'oxyde tunnel (218); et on forme une grille de sélection (220b, 222b, 226b) recouvrant le second motif de base (204b). 18. Procédé selon la revendication 17, caractérisé en ce que la formation des premier et second motifs de base (204a, 204b) comprend les étapes suivantes : on forme séquentiellement une couche d'isolation de grille (202), une couche conductrice de base (204) et une couche d'isolation supérieure (206) sur le substrat semiconducteur (200); et on définit successivement des motifs dans la couche d'isolation supérieure (206) et dans la première couche conductrice (204) ; et en ce qu'on forme un motif d'isolation supérieur (206a) sur chacun des premier et second motifs de base (204a, 204b). 19. Procédé selon la revendication 18, caractérisé en ce que la formation de la couche d'isolation tunnel (218) comprend les étapes suivantes : on forme un premier élément d'espacement de paroi latérale (214a) recouvrant une paroi latérale du premier motif de base (204a) et une paroi latérale du motif d'isolation supérieur (206a), et on forme en même temps un second élément d'espacement de paroi latérale (214b) recouvrant une paroi latérale du second motif de base (204b) et la paroi latérale du motif d'isolation supérieur (206a) ; on enlève une partie de la couche d'isolation de grille (202) qui est adjacente au premier élément d'espacement de paroi latérale (214a) entre les premier et second motifs de base (204a, 204b), pour mettre à nu le substrat semiconducteur (200); on forme une couche d'isolation tunnel (218), qui est plus mince que la couche d'isolation de grille (202), sur le substrat semiconducteur (200) à nu ; on enlève le motif d'isolation supérieur (206a) et les premier et second éléments d'espacement de paroi latérale (214a, 214b). 20. Procédé selon la revendication 19, caractérisé en ce que le motif d'isolation supérieur (206a) et les premier et second éléments d'espacement de paroi latérale (214a, 214b) sont constitués d'une couche d'isolation ayant une sélectivité de gravure vis-à-vis de la couche d'isolation de grille (202) et de la couche d'isolation tunnel (218). 21. Procédé selon la revendication 17, caractérisé en ce que la formation de la grille de mémoire comprend les étapes suivantes : on forme un motif de grille flottante (220a) recouvrant le premier motif de base (204a) et la couche d'oxyde tunnel (217); on forme une couche diélectrique inter-couche de grille (222a) sur le motif de grille flottante (220a); et on forme une électrode de grille de commande (226a) sur la couche diélectrique intercouche de grille (222a) . 22. Procédé selon la revendication 21, caractérisé en ce que la formation de la grille flottante et de la couche diélectrique inter-couche de grille comprend les étapes suivantes : on forme une couche conductrice inférieure (220) recouvrant de manière conforme le premier motif de base (204a) et la région de canal (210) ; on forme une couche diélectrique (222) recouvrant la couche conductrice inférieure (220); on définit successivement des motifs dans la couche diélectrique (222) et la couche conductrice inférieure (220) pour former un motif de grille flottante (220a) et une couche diélectrique inter-couche de grille (222a), qui sont empilées séquentiellement ; on forme une couche d'isolation de paroi latérale (224) recouvrant une paroi latérale du motif de grille flottante (220a) . 23. Procédé selon la revendication 21, caractérisé en ce que la formation du motif de grille flottante et de la couche diélectrique inter-couche de grille comprend les étapes suivantes : on forme une couche conductrice inférieure (220) recouvrant de manière conforme le premier motif de base (204a) et la région de canal (210); on définit un motif dans la couche conductrice inférieure (220) pour former un motif de grille flottante (220a) sur le premier motif de base (204a) et la couche d'oxyde tunnel (218); et on forme une couche diélectrique (222) de manière conforme sur le motif de grille flottante (220a) . 24. Procédé selon la revendication 21, caractérisé en ce que la formation du motif de grille flottante (220a), de la couche diélectrique inter-couche de grille (222a) et de l'électrode de grille de commande (226a) comprend les étapes suivantes : on forme séquentiellement une couche conductrice inférieure (220), une couche diélectrique (222) et une couche conductrice supérieure qui recouvrent de manière conforme le premier motif de base (204a) et la région de canal (210); et on définit successivement des motifs dans la couche conductrice supérieure, la couche diélectrique (222) et la couche conductrice inférieure (220) . 25. Procédé de fabrication d'un dispositif de mémoire non volatile, caractérisé en ce qu'il comprend les étapes suivantes : on forme une couche de séparation de dispositifs (Fox) dans une région prédéterminée d'un substrat semiconducteur (200) pour définir une région active; on forme une couche d'isolation de grille (202) sur la région active ; forme des premier et second motifs de base (204a, 204b) s'étendant au-dessus du substrat semiconducteur (200), les premier et second motifs de base (204a, 204b) étant séparés l'un de l'autre par un espace prédéterminé ; on forme une région de canal (210) dans la région active entre les premier et second motifs de base (204a, 204b), et on forme des régions de source (208) et de drain (212) dans les régions actives, de façon respectivement adjacente aux premier et second motifs de base (204a, 204b), les régions de source et de drain (208, 212) étant respectivement séparées de la région de canal (210) par les premier et second motifs de base (204a, 204b); on grave une partie de la couche d'isolation de grille (202) entre les premier et second motifs de base (204a, 204b) pour mettre à nu une région prédéterminée du substrat semiconducteur (200); on forme une couche d'isolation tunnel (218) sur le substrat semiconducteur à nu ; et on forme une grille de mémoire (220a, 222a, 226a) et une grille de sélection (220b, 222b, 226b) s'étendant en forme de bande sur la région active ; ce que la grille de mémoire comprend un motif de grille flottante (220a), une électrode de grille de commande (226a) et une couche diélectrique inter-couche de grille (222a); en ce que le motif de grille flottante (220a) recouvre le premier motif de base (204a) et la couche d'isolation tunnel (218), et un bord du motif de grille flottante est en chevauchement avec la couche de séparation de dispositifs (Fox); et en ce que l'électrode de grille de commande (226a) s'étend sur la région active au-dessus du motif de grille flottante (220a), et la couche diélectrique inter-couche de grille (222a) est interposée entre le motif de grille flottante (220a) et l'électrode de grille de commande (226a). 26. Procédé selon la revendication 25, caractérisé en ce que la formation des premier et second motifs de base comprend les étapes suivantes : on forme séquentiellement une couche conductrice de base (204) et une couche d'isolation supérieure (206) sur la couche d'isolation de grille (202) ; et on définit successivement des motifs dans la couche d'isolation supérieure (206) et la couche conductrice de base (204) pour former les premier et second motifs de base (204a, 204b), et un motif d'isolation supérieur (206a) recouvrant les premier et second motifs de base (204a, 204b), le motif d'isolation supérieur (206a) étant enlevé après la formation de la couche d'isolation tunnel (218). 27. Procédé selon la revendication 26, caractérisé en ce que la formation de la couche d'isolation tunnel comprend les étapes suivantes : on forme des premier et second éléments d'espacement de paroi latérale (214a, 214b) recouvrant respectivement des parois latérales des premier et second motifs de base (204a, 204b); on forme un motif de résine photosensible (216) laissant à nu une partie de la couche d'isolation de grille (202) entre les premier et second motifs de base (204a, 204b); on grave la couche d'isolation de grille (202) en utilisant le motif de résine photosensible (216) en tant que masque de gravure, pour mettre à nu une région prédéterminée du substrat semiconducteur (200); on enlève le motif de résine photosensible (216) ; on forme une couche d'isolation tunnel (218) sur le substrat semiconducteur à nu ; on enlève le motif d'isolation supérieur (206) et les premier et second éléments d'espacement de paroi latérale (214a, 214b). 28. Procédé selon la revendication 27, caractérisé en ce qu'on forme le motif de résine photosensible (216) pour mettre à nu le premier élément d'espacement de paroi latérale (214a) entre les premier et second motifs de base (204a, 204b) et une partie de la couche d'isolation de grille (202) adjacente au premier élément d'espacement de paroi latérale. 29. Procédé selon la revendication 25, caractérisé en ce que la formation de la grille de mémoire et de la grille de sélection comprend les étapes suivantes : on forme séquentiellement de manière conforme une couche conductrice inférieure (220) et une couche diélectrique (222) sur une surface entière de la structure résultante dans laquelle les premier et second motifs de base (204a, 204b) sont formés ; définit successivement des motifs dans la couche diélectrique (222) et la couche conductrice inférieure (220) pour former un motif de grille flottante (220a) et une couche diélectrique inter-couche de grille (222a) ainsi qu'un motif de grille de sélection inférieure (220b) et un motif diélectrique inter-couche (222b), le motif de grille flottante (220a) et la couche diélectrique inter-couche de grille (222a) étant empilés séquentiellement sur la région active de façon à recouvrir le premier motif de base (204a) et la couche d'isolation tunnel (218), et le motif de grille de sélection inférieure (220b) et le motif diélectrique inter-couche (222b) étant empilés séquentiellement de façon à être séparés du motif grille flottante (220a) par un espace prédéterminé, et s'étendant sur la région active, le motif de grille flottante (220a) et la couche diélectrique inter-couche de grille (222a) étant étendus jusqu'à une surface supérieure de la couche de séparation de dispositifs (Fox), de façon que des bords du motif de grille flottante (220a) et de la couche diélectrique inter-couche de grille (222a) soient en chevauchement avec la couche de séparation de dispositifs (Fox) ; on forme une couche d'isolation de paroi latérale (224) sur des parois latérales du motif de grille flottante (220a); on forme une couche conductrice supérieure sur une surface entière du substrat semiconducteur (200) où la couche d'isolation de paroi latérale (224) est formée ; définit un motif dans la couche conductrice supérieure pour former une électrode de grille de commande (226a) et une grille de sélection supérieure (226b), l'électrode de grille de commande (226a) s'étendant sur la région active au-dessus de la couche diélectrique inter-couche de grille (222a), et la grille de sélection supérieure (226b) s'étendant sur la région active parallèlement au motif de grille de sélection inférieure (220b), au-dessus du motif diélectrique inter-couche (222b). 30. Procédé selon la revendication 25, caractérisé en ce que la formation de la grille de mémoire et de la grille de sélection comprend les étapes suivantes : on forme séquentiellement de manière conforme une couche conductrice inférieure (320) et une couche diélectrique (322) sur une surface entière de la structure résultante dans laquelle les premier et second motifs de base (204a, 204b) sont formés ; définit successivement des motifs dans la couche diélectrique (322) et la couche conductrice inférieure (320), pour former des sillons (G) qui mettent à nu une partie de la couche de séparation de dispositifs (Fox), les sillons (G) étant formés parallèlement à la région active sur la couche de séparation de dispositifs (Fox) des deux côtés de la région active ; forme une couche d'isolation de paroi latérale (324) sur des parois latérales intérieures des sillons (G); on forme une couche conductrice supérieure (326) sur une surface entière de la structure résultante dans laquelle la couche d'isolation de paroi latérale (324) est formée ; on définit successivement des motifs dans la couche conductrice supérieure (326), la couche diélectrique (322) et la couche conductrice inférieure (320), pour former un motif de grille de mémoire et un motif de grille de sélection qui s'étendent en forme de bande transversalement à la région active, le motif de grille de mémoire comprenant une électrode de grille de commande (326a) s'étendant transversalement à la région active, un motif de grille flottante (320a) disposé sous l'électrode de grille de commande (326a), et une couche diélectrique inter-couche de grille (322a) interposée entre le motif de grille flottante (320a) et l'électrode de grille de commande (326a), le motif de grille flottante (320a) recouvrant le premier motif de base (204a) et la couche d'isolation tunnel (218) et ayant une paroi latérale parallèle à la région active sur la couche de séparation de dispositifs (Fox), et le motif de grille de sélection comprenant un motif de grille de sélection inférieure (320b), un motif diélectrique inter-couche (322b) et un motif de grille de sélection supérieure (326b), qui sont empilés séquentiellement et s'étendent transversalement à la région active.