FR 2835364 A1 20030801 FR 0214531 A 20021120 La présente invention concerne un circuit amplificateur de puissance et, plus particulièrement, un circuit d'écrêtage d'amplificateur de puissance qui lisse un changement abrupt de signal lorsqu'une forme d'onde de sortie est écrêtée, et génère pour des parties non écrêtées une forme d'onde de sortie qui est la même que la forme d'onde d'origine. Un amplificateur de puissance, qui utilise généralement une multiplicité de transistors ou de dispositifs à circuit intégré ("CI"), est un dispositif qui permet à une grandeur d'entrée de commander une source d'énergie pour produire une certaine grandeur de sortie utile. Par exemple, en utilisant un amplificateur de puissance, un signal vocal émis par un appareil audio peut avoir un gain plus élevé et une meilleure qualité sonore. Le circuit amplificateur de puissance a une boucle de rétroaction qui ramène un signal de sortie à l'entrée du circuit amplificateur de puissance. Lorsqu'une tension d'entrée excessive est fournie au circuit amplificateur de puissance, ou lorsque le circuit d'alimentation devient incapable de fonctionner à cause d'un court-circuit, la forme d'onde de sortie du circuit amplificateur de puissance est distordue. Cette distorsion est habituellement appelée écrêtage. Pendant l'intervalle au cours duquel la forme d'onde de sortie est écrêtée, la boucle de rétroaction du circuit amplificateur de puissance ne peut pas fonctionner. La figure 1 est un diagramme de forme d'onde, indiqué de façon générale par la référence 100, montrant la forme d'onde d'entrée 110 et la forme d'onde de sortie 112 d'un circuit d'écrêtage d'amplificateur de puissance caractéristique. En se référant à la figure 1, on note que les lignes en pointillés 110 à l'extérieur de la dynamique montrent la forme d'onde d'origine lorsque la forme d'onde de sortie n'était pas distordue, tandis que les lignes continues 112 montrent la forme d'onde de sortie après écrêtage. On voit que lorsqu'un signal d'entrée excessif est appliqué, les parties qui dépassent la dynamique de l'amplificateur de puissance sont écrêtées. Du bruit de haute fréquence 114 est introduit aux transitions d'écrêtage. En particulier, ceci est un problème important dans le cas d'un amplificateur à gain élevé connecté à un haut-parleur externe à inductance élevée, lorsque du bruit de haute fréquence 114, comme représenté sur la figure 1, apparaît au moment où la forme d'onde de sortie est écrêtée, et gêne l'auditeur. La figure 2 est un schéma de circuit montrant un circuit d'écrêtage d'amplificateur de puissance caractéristique pour réduire l'écrêtage de sortie. En se référant à la figure 2, on note que le circuit d'écrêtage d'amplificateur de puissance 200 caractéristique comprend les résistances RI et R2 qui sont connectées en série entre une tension d'alimentation externe positive +VCC et la masse GND, et entre la masse GND et une tension d'alimentation externe négative-VCC, respectivement ; un premier comparateur Il qui reçoit une première tension prédéterminée VP1 qui est divisée par les résistances RI et R2, et une tension d'entrée VI, compare les deux tensions et fournit en sortie le plus grand résultat ; et un second comparateur 12, qui reçoit une seconde tension prédéterminée VP2 qui est divisée par les résistances RI et R2 et la tension d'entrée VI, compare les deux tensions et fournit en sortie le plus grand résultat ; une première diode Dl qui reçoit le signal de sortie du premier comparateur II ; une seconde diode D2 qui reçoit le signal de sortie du second comparateur 12 ; un condensateur Cl qui est chargé par la sortie de la première diode Dl et de la seconde diode D2 ; un transistor Jl qui fonctionne en étant actionné par le condensateur Cl ; des résistances RO, R3 et R4 ; et une inductance L d'un haut-parleur externe. La figure 3 est un diagramme de forme d'onde 300 montrant la forme d'onde de sortie 312 du circuit d'écrêtage d'amplificateur de puissance de la figure 2. La forme d'onde d'origine est indiquée de façon générale par la référence 310, pour la comparaison. Bien qu'un écrêtage se produise dans les régions 314, on peut également voir dans d'autres régions une distorsion supplémentaire entre la forme d'onde d'origine 310 et la forme d'onde de sortie 312, entre les tracés respectifs. Le circuit d'écrêtage d'amplificateur de puissance 200 est destiné à améliorer le bruit de haute fréquence représenté dans la forme d'onde de sortie de la figure 1. Bien que le bruit de haute fréquence puisse être réduit par le circuit d'écrêtage d'amplificateur de puissance 200 de la figure 2, le condensateur Cl occasionne la distorsion supplémentaire, comme représenté par les différences entre la forme d'onde de sortie 312 et la forme d'onde d'entrée 310. On va maintenant expliquer le fonctionnement du circuit d'écrêtage d'amplificateur de puissance 200 caractéristique. Si le gain de l'amplificateur 210 est AV, et les valeurs des résistances RI et R2 sont fixées de façon que (RI + R2) /R2 = AV, la première tension VP1 et la seconde tension VP2 ont la même valeur que la tension d'entrée VI à laquelle la forme d'onde de sortie VO de l'amplificateur 210 est écrêtée. Dans ce cas, on suppose que la dynamique de l'amplificateur 210 est donnée par l'intervalle défini par la tension de source d'alimentation externe positive +VCC et la tension de source d'alimentation externe négative-VCC. Bien que les dispositifs à l'intérieur de l'amplificateur 210 limitent cette dynamique, cet écart peut être compensé en réglant les valeurs des résistances RI et R2. Par conséquent, le fait de prendre la dynamique comme indiqué ci-dessus est une hypothèse raisonnable pour la commodité de l'explication. Lorsque la tension d'entrée VI est inférieure à la première tension VP1 et supérieure à la seconde tension VP2, c'est-à-dire dans un intervalle de fonctionnement normal, les signaux de sortie du premier comparateur Il et du second comparateur 12 ont des valeurs négatives, et par conséquent les signaux de sortie du premier comparateur Il et du second comparateur 12 sont bloqués par la première diode Dl et la seconde diode D2, et le condensateur Cl n'est pas chargé. De ce fait, le potentiel électrique du condensateur Cl est 0 V et le transistor Jl est bloqué. Du fait qu'un courant ne circule pas à travers la résistance RO qui est connectée en série à la tension d'entrée VI, une chute de tension ne se produit pas, et la tension d'entrée VI entière est fournie à l'amplificateur, ce qui fait qu'un fonctionnement normal a lieu. Cependant, lorsque la tension d'entrée VI est supérieure à la première tension VP1, c'est-à-dire lorsqu'une tension d'entrée excessive est appliquée au circuit d'écrêtage d'amplificateur de puissance 200, la sortie du second comparateur 12 est encore à une valeur négative, mais la sortie du premier comparateur Il est à une valeur positive, la première diode Dl est débloquée et le condensateur Cl est chargé. Par conséquent, le transistor Jl est débloqué, et la tension d'entrée VI atteint une valeur qui est divisée par la résistance R0 et la résistance à l'état conducteur du transistor Jl, et du fait que la valeur est inférieure à la tension d'entrée d'origine, VI est appliquée à l'amplificateur 210. Ici, le transistor Jl est un transistor à effet de champ à jonction (ou"JFET"). Du point de vue de l'amplificateur 210, la boucle de rétroaction (non représentée) est continuellement maintenue, tandis que la génération du bruit de haute fréquence est réduite comme représenté sur la figure 3, et la forme d'onde de sortie est écrêtée. Il faut noter que lorsque la tension d'entrée VI est inférieure à la seconde tension VP2, le résultat est similaire au cas dans lequel la tension d'entrée VI est s supérieure à la première tension VP1. Par conséquent, on ne répétera pas l'explication. Cependant, lorsqu'on utilise le circuit d'écrêtage d'amplificateur de puissance 200 ayant la structure de circuit qui est représentée sur la figure 2, le condensateur Cl doit être dans le circuit. De plus, si, comme représenté sur la figure 3, la tension d'entrée VI qui est supérieure à la première tension VP1 est appliquée au circuit d'écrêtage d'amplificateur de puissance 200 et le condensateur Cl est déchargé par la résistance R4, le transistor Jl est conducteur jusqu'à ce que le condensateur Cl soit complètement déchargé, et la tension d'entrée VI est divisée. Par conséquent, bien qu'une tension d'entrée normale VI soit appliquée à nouveau après que la tension d'entrée VI excessive a été appliquée, la forme d'onde de sortie VO de l'amplificateur 210 est inférieure à la forme d'onde de sortie VO normale, comme indiqué par une forme d'onde en pointillés sur la figure 3, pendant un intervalle de temps prédéterminé ou jusqu'à ce que le condensateur Cl soit complètement déchargé, et le signal de sortie devient différent du signal d'origine. Une distorsion supplémentaire est donc introduite. De plus, le dispositif présenté dans la Demande de Brevet Européen nO 88108772.0, qui a une structure de circuit différente de celle du circuit d'écrêtage d'amplificateur de puissance 200 de la figure 2, mais qui a un détecteur d'écrêtage et un atténuateur commandé par tension pour réduire la distorsion de la forme d'onde de sortie, exige également un condensateur, et il a donc le même problème de distorsion supplémentaire que le circuit d'écrêtage d'amplificateur de puissance 200 de la figure 2. Pour résoudre les problèmes ci-dessus, des modes de réalisation de la présente invention procurent un circuit d'écrêtage d'amplificateur de puissance qui, sans ajouter un condensateur, évite ou lisse un changement brusque dans la forme d'onde de sortie lorsque la forme d'onde de sortie est écrêtée à cause d'une tension d'entrée excessive, et fait en sorte que la forme d'onde de sortie pour des parties non écrêtées apparaissant immédiatement après l'application de la tension d'entrée excessive soit la même que la forme d'onde d'origine. L'invention procure ainsi un circuit d'écrêtage d'amplificateur de puissance comprenant une unité de division de niveau de tension d'entrée qui génère une première tension de division et une seconde tension de division qui divisent un intervalle auquel le niveau d'une tension d'entrée appartient ; un premier transistor de polarisation et un second transistor de polarisation qui sont connectés à une tension de source d'alimentation interne positive, les premier et second transistors de polarisation formant un miroir de courant et appliquant une tension de polarisation à une première unité d'amplification différentielle prédéterminée ; un troisième transistor de polarisation qui est connecté au premier transistor de polarisation et applique une tension de polarisation à la première unité d'amplification différentielle ; une première source de courant constant qui est connectée au troisième transistor de polarisation et à une tension de source d'alimentation interne négative, et commande le troisième transistor de polarisation ; la première unité d'amplification différentielle qui reçoit la première tension de division et la tension d'entrée, et qui génère un premier signal de sortie si le niveau de la tension d'entrée est entre la première tension de division et une première tension d'écrêtage prédéterminée, tandis qu'elle génère un second signal de sortie si le niveau de la tension d'entrée dépasse la première tension de division ; un quatrième transistor de polarisation et un cinquième transistor de polarisation qui sont connectés à une tension de source d'alimentation interne négative, les quatrième et cinquième transistors de polarisation formant un miroir de courant, et appliquant une tension de polarisation à une seconde unité d'amplification différentielle prédéterminée ; un sixième transistor de polarisation qui est connecté au quatrième transistor de polarisation et applique une tension de polarisation à la seconde unité d'amplification différentielle ; une seconde source de courant constant qui est connectée au sixième transistor de polarisation et à une tension de source d'alimentation interne positive, et qui commande le sixième transistor de polarisation ; la seconde unité d'amplification différentielle qui reçoit la seconde tension de division et la tension d'entrée, et qui génère un troisième signal de sortie si le niveau de la tension d'entrée est entre une seconde tension d'écrêtage prédéterminée et la seconde tension de division, tandis qu'elle génère un quatrième signal de sortie si le niveau de la tension d'entrée dépasse la seconde tension de division ; une première unité de commande de tension de sortie qui est connectée entre la tension de source d'alimentation interne négative et un noeud de sortie auquel une résistance d'entrée qui est connectée en série avec la tension d'entrée, est connectée à un amplificateur de puissance, et qui, en réponse aux premier et second signaux de sortie, abaisse le niveau de la tension d'entrée et applique la tension d'entrée à l'amplificateur de puissance ; et une seconde unité de commande de tension de sortie qui est connectée entre la tension de source d'alimentation interne positive et le noeud de sortie, et qui, en réponse aux troisième et quatrième signaux de sortie, élève le niveau de la tension d'entrée et applique la tension d'entrée à l'amplificateur de puissance. Il est préférable que l'unité de division de niveau de tension d'entrée comprenne une première résistance de division dont une extrémité est connectée à une tension de source d'alimentation externe positive et dont l'autre extrémité est connectée à un premier noeud générant la première tension de division ; une seconde résistance de division dont une extrémité est connectée au premier noeud, et dont l'autre extrémité est connectée à la masse ; une troisième résistance de division dont une extrémité est connectée à la masse et dont l'autre extrémité est connectée à un second noeud générant la seconde tension de division ; et une quatrième résistance de division dont une extrémité est connectée au second noeud, et dont l'autre extrémité est connectée à une tension de source d'alimentation externe négative. Il est préférable que la seconde résistance de division et la troisième résistance de division aient une valeur de résistance identique, et que la première résistance de division et la quatrième résistance de division aient une valeur de résistance identique. Il est préférable que le gain de l'amplificateur de puissance soit donné par la valeur obtenue en divisant la somme de la valeur de la première résistance de division et de la valeur de la seconde résistance de division, par la valeur de la seconde résistance de division. Il est préférable que la première unité d'amplification différentielle comprenne un premier transistor différentiel d'abaissement, dont le collecteur est connecté au collecteur et à la base du second transistor de polarisation, et à la base duquel la première tension de division est appliquée ; un second transistor différentiel d'abaissement, dont le collecteur est connecté au collecteur et à la base du second transistor de polarisation et à la base duquel la tension d'entrée est appliquée ; un troisième transistor différentiel d'abaissement, dont l'émetteur est connecté à l'émetteur du premier transistor différentiel d'abaissement, dont la base est connectée à la base du troisième transistor de polarisation, et dont le collecteur génère le second signal de sortie ; un quatrième transistor différentiel, dont l'émetteur est connecté à l'émetteur du second transistor différentiel d'abaissement, et dont la base est connectée à la base du troisième transistor de polarisation ; et une première unité de charge active qui est connectée entre les collecteurs des troisième et quatrième transistors différentiels d'abaissement et la tension de source d'alimentation interne négative, et qui génère le premier signal de sortie. Il est préférable que la première unité de charge active comprenne un premier transistor de charge d'abaissement, dont le collecteur est connecté au collecteur du troisième transistor différentiel d'abaissement, et dont l'émetteur est connecté à la tension de source d'alimentation interne négative ; et un second transistor de charge d'abaissement, dont le collecteur est connecté au collecteur du quatrième transistor différentiel d'abaissement, dont la base et le collecteur sont connectés en commun à la base du premier transistor de charge d'abaissement, et dont l'émetteur est connecté à la tension de source d'alimentation interne négative, le premier signal de sortie étant émis à partir des bases des premier et second transistors de charge d'abaissement. Il est préférable que le circuit d'écrêtage d'amplificateur de puissance comprenne en outre une multiplicité d'éléments résistifs entre les premier et troisième transistors différentiels d'abaissement, et entre les second et quatrième transistors différentiels d'abaissement. Il est préférable que la première tension d'écrêtage soit inférieure à la tension d'entrée au moment auquel l'écrêtage de la forme d'onde de sortie de l'amplificateur de puissance commence, d'une valeur égale à 2n fois la tension de seuil des transistors différentiels d'abaissement, en désignant par n le nombre de transistors différentiels d'abaissement. Il est préférable que la tension d'entrée au moment où ltécrêtage de la forme d'onde de sortie de l'amplificateur de puissance commence ait le même niveau que la première tension de division. Il est préférable que la seconde unité d'amplification différentielle comprenne un premier transistor différentiel d'élévation, dont le collecteur est connecté au collecteur et à la base du cinquième transistor de polarisation, et à la base duquel la seconde tension de division est appliquée ; un second transistor différentiel d'élévation, dont le collecteur est connecté au collecteur et à la base du cinquième transistor de polarisation, et à la base duquel la tension d'entrée est appliquée ; un troisième transistor différentiel d'élévation, dont l'émetteur est connecté à l'émetteur du premier transistor différentiel d'élévation, dont la base est connectée à la base du sixième transistor de polarisation, et dont le collecteur génère le quatrième signal de sortie ; un quatrième transistor différentiel d'élévation, dont l'émetteur est connecté à l'émetteur du second transistor différentiel d'élévation, et dont la base est connectée à la base du sixième transistor de polarisation ; et une seconde unité de charge active qui est connectée entre les collecteurs des troisième et quatrième transistors différentiels d'élévation, et à la tension de source d'alimentation interne positive, et qui génère le troisième signal de sortie. Il est préférable que la seconde unité de charge active comprenne un premier transistor de charge d'élévation, dont le collecteur est connecté au collecteur du troisième transistor différentiel d'élévation, et dont l'émetteur est connecté à la tension de source d'alimentation interne positive ; et un second transistor de charge d'élévation, dont le collecteur est connecté au collecteur du quatrième transistor différentiel d'élévation, dont la base et le collecteur sont connectés en commun à la base du premier transistor de charge d'élévation, et dont l'émetteur est connecté à la tension de source d'alimentation interne positive, le troisième signal de sortie étant émis à partir des bases des premier et second transistors de charge d'élévation. Il est préférable que le circuit d'écrêtage d'amplificateur de sortie comprenne en outre une multiplicité d'éléments résistifs entre les premier et troisième transistors différentiels d'élévation, et entre les second et quatrième transistors différentiels d'élévation. Il est préférable que la seconde tension d'écrêtage soit supérieure à la tension d'entrée au moment auquel l'écrêtage de la forme d'onde de sortie de l'amplificateur de puissance commence, de 2m fois la tension de seuil des transistors différentiels d'élévation, en désignant par m le nombre de transistors différentiels d'élévation. Il est préférable que la tension d'entrée au moment auquel l'écrêtage de la forme d'onde de sortie de l'amplificateur de puissance commence ait le même niveau que la seconde tension de division. Il est préférable que la première unité de commande de tension de sortie comprenne un premier transistor de commande d'abaissement, dont l'émetteur est connecté à la tension de source d'alimentation interne négative, à la base duquel le premier signal de sortie est appliqué, et dont le collecteur est connecté au noeud de sortie ; et un second transistor de commande d'abaissement dont l'émetteur est connecté à la tension de source d'alimentation interne négative, à la base duquel le second signal de sortie est appliqué, et dont le collecteur est connecté au noeud de sortie. Il est préférable que la seconde unité de commande de tension de sortie comprenne un premier transistor de commande d'élévation, dont l'émetteur est connecté à la tension de source d'alimentation interne positive, à la base duquel le troisième signal de sortie est appliqué, et dont le collecteur est connecté au noeud de sortie ; et un second transistor de commande d'élévation, dont l'émetteur est connecté à la tension de source d'alimentation interne positive, à la base duquel le quatrième signal de sortie est appliqué, et dont le collecteur est connecté au noeud de sortie. Par conséquent, le circuit d'écrêtage d'amplificateur de puissance conforme à la présente invention évite un changement abrupt de la forme d'onde de sortie lorsque la forme d'onde de sortie est écrêtée à cause d'une tension d'entrée excessive, et fait en sorte que la tension de sortie apparaissant immédiatement après l'application de la tension d'entrée excessive, soit la même que la forme d'onde d'origine. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés, dans lesquels : La figure 1 est un diagramme de forme d'onde montrant la forme d'onde de sortie d'un circuit d'écrêtage d'amplificateur de puissance caractéristique ; La figure 2 est un schéma de circuit montrant un circuit d'écrêtage d'amplificateur de puissance caractéristique pour éviter une distorsion de sortie ; La figure 3 est un diagramme de forme d'onde montrant la forme d'onde de sortie du circuit d'écrêtage d'amplificateur de puissance caractéristique de la figure 2 ; La figure 4 est un schéma de circuit montrant un circuit d'écrêtage d'amplificateur de puissance conforme à la présente invention ; et La figure 5 est un diagramme de forme d'onde de la forme d'onde de sortie du circuit d'écrêtage d'amplificateur de puissance de la figure 4. Dans le présent exposé, on décrit un circuit d'écrêtage d'amplificateur de puissance qui, sans ajouter un condensateur, évite un changement abrupt de la forme d'onde de sortie et procure un écrêtage progressif lorsque la forme d'onde de sortie est écrêtée à cause d'une tension d'entrée excessive. De plus, le circuit d'écrêtage d'amplificateur de puissance décrit ici fait en sorte que la forme d'onde de sortie apparaissant immédiatement après l'application de la tension d'entrée excessive soit la même que la forme d'onde d'origine. Par conséquent, le circuit d'écrêtage d'amplificateur de puissance minimise la distorsion de sortie et le bruit de haute fréquence. La figure 4 est un schéma de circuit montrant un circuit d'écrêtage d'amplificateur de puissance conforme à la présente invention. En se référant à la figure 4, on note que le circuit d'écrêtage d'amplificateur de puissance 400 comprend une unité de division de niveau de tension d'entrée 410, des premier à sixième transistors de polarisation BTR1 à BTR6, des première et seconde sources de courant constant ICI et IC2, une première unité d'amplification différentielle 420, une seconde unité d'amplification différentielle 430, une première unité de commande de tension de sortie 440 et une seconde unité de commande de tension de sortie 450. L'unité de division de niveau de tension d'entrée 410 génère des première et seconde tensions de division, respectivement VP1 et VP2, qui divisent un intervalle auquel le niveau de la tension d'entrée VI appartient. De façon plus spécifique, l'unité de division de niveau de tension d'entrée 410 comprend une première résistance de division RI, dont une extrémité est connectée à une tension de source d'alimentation externe positive +VCC, et dont l'autre extrémité est connectée à un premier noeud N1 pour générer une première tension de division VP1 ; une seconde résistance de division R2, dont une extrémité est connectée au premier noeud N1 et dont l'autre extrémité est connectée à la masse GND ; une troisième résistance de division R3, dont une extrémité est connectée à la masse GND, et l'autre extrémité est connectée à un second noeud N2 générant une seconde tension de division VP2 ; et une quatrième résistance de division R4 dont une extrémité est connectée au second noeud N2, et dont l'autre extrémité est connectée à une tension de source d'alimentation externe négativeVCC. Les première et quatrième résistances de division RI et R4 ont la même valeur de résistance, tandis que les seconde et troisième résistances de division R2 et R3 ont la même valeur de résistance. Le gain de l'amplificateur de puissance 460 est obtenu en divisant la somme des valeurs de résistance de la première résistance de division RI et de la seconde résistance de division R2 par la valeur de résistance de la seconde résistance de division R2. Les premier et second transistors de polarisation BTR1 et BTR2 sont connectés à une tension de source d'alimentation interne positive IVCC pour former un miroir de courant, et ils appliquent une tension de polarisation à la première unité d'amplification différentielle prédéterminée 420. La première source de courant constant ICI est connectée entre le troisième transistor de polarisation BTR3 et une tension de source d'alimentation interne négative-IVCC, et elle commande le troisième transistor de polarisation BTR3. La première unité d'amplification différentielle 420 reçoit la première tension de division VP1 et la tension d'entrée VI, et si le niveau de la tension d'entrée VI est entre une première tension d'écrêtage prédéterminée VCP1 et la première tension de division VP1, elle génère un premier signal de sortie OUTS1. Si le niveau de la tension d'entrée VI dépasse la première tension de division VP1, la première unité d'amplification différentielle génère un second signal de sortie OUTS2. De façon plus spécifique, la première unité d'amplification différentielle 420 a un premier transistor différentiel d'abaissement Ql, dont le collecteur est connecté au collecteur et à la base du second transistor de polarisation BTE2 et à la base duquel la première tension de division VP1 est appliquée ; un second transistor différentiel d'abaissement Q2, dont le collecteur est connecté au collecteur et à la base du second transistor de polarisation BTR2, et à la base duquel la tension d'entrée VI est appliquée ; un troisième transistor différentiel d'abaissement Q3, dont l'émetteur est connecté à l'émetteur du premier transistor différentiel d'abaissement QI, dont la base est connectée à la base du troisième transistor de polarisation BTR3, et dont le collecteur génère le second signal de sortie OUTS2 ; un quatrième transistor différentiel d'abaissement Q4, dont l'émetteur est connecté à l'émetteur du second transistor différentiel d'abaissement Q2, et dont la base est connectée à la base du troisième transistor de polarisation BTR3 ; et une première unité de charge active 425 qui est connectée entre les collecteurs des troisième et quatrième transistors différentiels d'abaissement Q3 et Q4, et la tension de source d'alimentation interne négative-IVCC, et qui génère le premier signal de sortie OUTS1. La première unité de charge active 425 a un premier transistor de charge d'abaissement Q5, dont le collecteur est connecté au collecteur du troisième transistor différentiel d'abaissement Q3 et dont l'émetteur est connecté à la tension de source d'alimentation interne négative-IVCC, et un second transistor de charge d'abaissement Q6, dont le collecteur est connecté au collecteur du quatrième transistor différentiel d'abaissement Q4, dont la base et le collecteur sont connectés en commun à la base du premier transistor de charge d'abaissement Q5, et dont l'émetteur est connecté à la tension de source d'alimentation interne négative-IVCC. Le premier signal de sortie OUTS1 est émis par les bases des premier et second transistors de charge d'abaissement Q5 et Q6 dans la première unité de charge active 425. Des résistances supplémentaires peuvent en outre être placées entre les premier et troisième transistors différentiels d'abaissement QI et Q3, et entre les second et quatrième transistors différentiels d'abaissement Q2 et Q4. De plus, la première tension d'écrêtage VCP1 est inférieure à la tension d'entrée VI, lorsque l'écrêtage de la forme d'onde de sortie VO de l'amplificateur de puissance 460 commence, de 2n fois la tension de seuil des transistors différentiels d'abaissement. n désigne ici le nombre de transistors différentiels d'abaissement. Dans un mode de réalisation préféré de la présente invention, la tension d'entrée VI est la même que la première tension de division VP1 lorsque l'écrêtage de la forme d'onde de sortie VO de l'amplificateur de puissance 460 commence. Les quatrième et cinquième transistors de polarisation BTR4 et BTR5 sont connectés à la tension de source d'alimentation interne négative-IVCC pour former un miroir de courant, et ils appliquent une tension de polarisation à la seconde unité d'amplification différentielle prédéterminée 430. Le sixième transistor de polarisation BTR6 est connecté au quatrième transistor de polarisation BTR4, et il applique une tension de polarisation à la seconde unité d'amplification différentielle 430. La seconde source de courant constant IC2 est connectée entre le sixième transistor de polarisation BTR6 et la tension de source d'alimentation interne positive IVCC, et elle commande le sixième transistor de polarisation BTR6. La seconde unité d'amplification différentielle 430 reçoit la seconde tension de division VP2 et la tension d'entrée VI. Si le niveau de la tension d'entrée VI est entre la seconde tension d'écrêtage VCP2 et la seconde tension de division VP2, la seconde unité d'amplification différentielle 430 génère un troisième signal de sortie OUTS3. D'autre part, si le niveau de la tension d'entrée VI dépasse la seconde tension de division VP2, la seconde unité d'amplification différentielle 430 génère un quatrième signal de sortie OUTS4. De façon plus spécifique, la seconde unité d'amplification différentielle 430 a un premier transistor différentiel d'élévation Q12, dont le collecteur est connecté au collecteur et à la base du cinquième transistor de polarisation BTR5, et à la base duquel la seconde tension de division VP2 est appliquée ; un second transistor différentiel d'élévation Q13, dont le collecteur est connecté au collecteur et à la base du cinquième transistor de polarisation BTR5, et à la base duquel la tension d'entrée est appliquée ; un troisième transistor différentiel d'élévation Q10, dont l'émetteur est connecté à l'émetteur du premier transistor différentiel d'élévation Q12, et dont la base est connectée à la base du sixième transistor de polarisation BTR6, et dont le collecteur génère le quatrième signal de sortie ; un quatrième transistor différentiel d'élévation Qll, dont l'émetteur est connecté à l'émetteur du second transistor différentiel d'élévation Q13 et dont la base est connectée à la base du sixième transistor de polarisation BTR6 ; et une seconde unité de charge active 435 qui est connectée entre les collecteurs des troisième et quatrième transistors différentiels d'élévation Q10 et Qll, et la tension de source d'alimentation interne positive IVCC, et qui génère le troisième signal de sortie OUTS3. La seconde unité de charge active 435 comprend un premier transistor de charge d'élévation Q7, dont le collecteur est connecté au collecteur du troisième transistor différentiel d'élévation Q10 et dont l'émetteur est connecté à la tension de source d'alimentation interne positive IVCC, et un second transistor de charge d'élévation Q8, dont le collecteur est connecté au collecteur du quatrième transistor différentiel d'élévation Qll, dont la base et le collecteur sont connectés en commun à la base du premier transistor de charge d'élévation Q7, et dont l'émetteur est connecté à la tension de source d'alimentation interne positive IVCC. Le troisième signal de sortie OUTS3 est émis par les bases des premier et second transistors de charge d'élévation Q7 et Q8 de la seconde unité de charge active 435. Des résistances supplémentaires peuvent être placées entre les premier et troisième transistors différentiels d'élévation Q12 et Q10, et entre les second et quatrième transistors différentiels d'élévation Q13 et Qll. La seconde tension d'écrêtage VCP2 est supérieure à la tension d'entrée VI (lorsque l'écrêtage de la forme d'onde de sortie VO de l'amplificateur de puissance 460 commence), de 2m fois la tension de seuil des transistors différentiels d'élévation. Ici, m désigne le nombre de transistors différentiels d'élévation. Dans un mode de réalisation préféré de la présente invention, la tension d'entrée VI de l'amplificateur de puissance 460 est la même que la seconde tension de division VP2 au moment auquel l'écrêtage de la forme d'onde de sortie VO commence. Dans la première unité de commande de tension de sortie 440, la résistance d'entrée R0 qui est connectée en série entre la tension de source d'alimentation interne négative-IVCC et la tension d'entrée VI, est connectée au noeud de sortie NOUT qui est connecté à l'amplificateur de puissance 460. La première unité de commande de tension de sortie 440 abaisse le niveau de la tension d'entrée VI en réponse aux premier et second signaux de sortie OUTS1 et OUTS2, et applique la tension d'entrée VI à l'amplificateur de puissance 460. De façon plus spécifique, la première unité de commande de tension de sortie 440 a un premier transistor de commande d'abaissement Q14 dont l'émetteur est connecté à la tension de source d'alimentation interne négativeIVCC et à la base duquel le premier signal de sortie OUTS est appliqué, et un second transistor de commande d'abaissement Q16 dont l'émetteur est connecté à la tension de source d'alimentation interne négative-IVCC, à la base duquel le second signal de sortie OUTS2 est appliqué, et dont le collecteur est connecté au noeud de sortie NOUT. La seconde unité de commande de tension de sortie 450 est connectée entre la tension de source d'alimentation interne positive IVCC et le noeud de sortie NOUT, et elle augmente le niveau de la tension d'entrée VI en réponse aux troisième et quatrième signaux de sortie OUTS3 et OUTS4. De plus, la seconde unité de commande de tension de sortie 450 applique la tension d'entrée VI à l'amplificateur de puissance 460. De façon plus spécifique, la seconde unité de commande de tension de sortie 450 comprend un premier transistor de commande d'élévation Q9, dont l'émetteur est connecté à la tension de source d'alimentation interne positive IVCC, à la base duquel le troisième signal de sortie OUTS3 est appliqué, et dont le collecteur est connecté au noeud de sortie NOUT, et un second transistor de commande d'élévation Q15 dont l'émetteur est connecté à la tension de source d'alimentation interne positive IVCC, à la base duquel le quatrième signal de sortie OUTS4 est appliqué, et dont le collecteur est connecté au noeud de sortie NOUT. La figure 5 est un diagramme de forme d'onde, désigné de façon générale par la référence 500, représentant la forme d'onde de sortie du circuit d'écrêtage d'amplificateur de puissance de la figure 4. Ici, une forme d'onde d'entrée d'origine 510 est écrêtée pour donner une forme d'onde de sortie 512 sans distorsion de haute fréquence. De plus, pratiquement aucune distorsion supplémentaire n'est introduite à l'extérieur de la région d'écrêtage 514, alors qu'une distorsion était introduite par des condensateurs et autres dans des circuits caractéristiques. En se référant aux figures 4 et 5, on va maintenant expliquer en détail le fonctionnement du circuit d'écrêtage d'amplificateur de puissance conforme à la présente invention. En considérant que le gain de l'amplificateur de puissance 460 est AV, les valeurs de la première résistance de division RI et de la seconde résistance de division R2 sont tout d'abord fixées de façon que (RI + R2) /R2 = AV. Du fait que la troisième résistance de division R2 et la quatrième résistance de division R4 sont les mêmes que la première résistance de division RI et la seconde résistance de division R2, respectivement, si les valeurs de résistance des première à quatrième résistances de division RI à R4 sont fixées de façon à vérifier l'équation cidessus, la première tension de division VP1 et la seconde tension de division VP2 atteignent la même valeur que la tension d'entrée VI lorsque la tension de sortie VO de l'amplificateur de puissance 460 est écrêtée. Dans ce cas, on suppose que la dynamique de l'amplificateur 460 est donnée par l'intervalle défini par la tension de source d'alimentation externe positive +VCC et la tension de source d'alimentation externe négative-VCC. En réalité, les dispositifs à l'intérieur de l'amplificateur 460 limitent cette dynamique, mais du fait que cet écart peut être compensé en ajustant les valeurs des résistances RI et R4, le fait de prendre la dynamique indiquée ci-dessus est une hypothèse assez raisonnable pour la commodité de l'explication. Lorsque la tension d'entrée VI est inférieure à la première tension de division VP1 et supérieure à la seconde tension de division VP2, c'est-à-dire lorsque la tension d'entrée VI effectue une excursion dans un intervalle dans lequel la forme d'onde de sortie VO n'est pas écrêtée, le second transistor différentiel d'abaissement Q2 de la première unité d'amplification différentielle 420 et le second transistor différentiel d'élévation Q13 de la seconde unité d'amplification différentielle 430 sont bloqués. Par conséquent, le premier transistor de commande d'abaissement Q14 et le second transistor de commande d'abaissement Q16 de la première unité de commande de tension de sortie 440, le premier transistor de commande d'élévation Q9 et le second transistor de commande d'élévation Q15 de la seconde unité de commande de tension de sortie 450 sont également bloqués. Du fait qu'un courant ne circule pas à travers la résistance d'entrée R0 qui est connectée en série entre la tension d'entrée VI et le noeud de sortie NOUT, il ne se produit pas de chute de tension dans la tension d'entrée VI, et la tension d'entrée VI complète est appliquée à l'amplificateur de puissance 460, ce qui fait qu'un fonctionnement normal a lieu. Si la tension d'entrée VI s'approche de la première tension de division VP1, le second transistor différentiel d'abaissement Q2 de la première unité d'amplification différentielle 420 entre dans une zone active, et un courant commence à circuler à travers le second transistor différentiel d'abaissement Q2, le courant circule à travers le quatrième transistor différentiel d'abaissement Q4, et le second transistor de charge d'abaissement Q6 de la première unité de charge active 425. Le second transistor de charge d'abaissement Q6 génère le premier signal de sortie OUTS1 et le premier signal de sortie OUTS1 est appliqué au premier transistor de commande d'abaissement Q14 de la première unité de commande de tension de sortie 440. On voit ici que le premier signal de sortie OUTS1 circule à partir du second transistor différentiel d'abaissement Q2 vers le second transistor de charge d'abaissement Q6. Du fait que le courant commence à circuler à travers la résistance d'entrée RO, une chute de tension dans la résistance d'entrée R0 commence à se produire. Après que la tension d'entrée VI a été réduite par la chute de tension de la tension d'entrée aux bornes de RO, pour donner une tension prédéterminée inférieure à la tension d'entrée VI, la tension d'entrée réduite est ensuite appliquée à l'amplificateur de puissance 460, ce qui a pour effet d'écrêter la forme d'onde de sortie VO de l'amplificateur de puissance 460. Sur la base du fonctionnement de l'amplificateur de puissance 460, la forme d'onde de sortie VO est fournie progressivement à partir d'une tension qui est inférieure d'un degré prédéterminé à une tension qui écrête la forme d'onde de sortie VO. Ceci est indiqué en (i) sur la figure 5. De façon plus spécifique, la tension d'entrée VI à laquelle le second transistor différentiel d'abaissement Q2 de la première unité d'amplification différentielle 420 commence à entrer dans une zone active est approximativement la valeur de"la première tension de division VP1-8 * VT", en désignant par VT la tension de seuil des premier à quatrième transistors différentiels Ql à Q4. Il en est ainsi du fait que la première unité d'amplification différentielle 420 a une structure à 2 paires des premier à quatrième transistors différentiels d'abaissement Ql à Q4, dans l'exemple de réalisation de la présente invention représenté sur la figure 4. Le symbole de référence (*) utilisé ici et par la suite désigne la multiplication algébrique classique. De plus, dans ce qui suit, le niveau de tension auquel le second transistor différentiel d'abaissement Q2 commence à entrer dans une zone active sera appelé la première tension d'écrêtage VCP1. La première tension d'écrêtage VCP1 est approximativement inférieure de 8*VT au niveau de la tension d'entrée VI d'un moment auquel l'écrêtage de la forme d'onde de sortie VO de l'amplificateur de puissance 460 commence. Par conséquent, VI est le même niveau de tension que la première tension de division VP1 dans le mode de réalisation de la présente invention. Ceci signifie que le niveau de la tension d'entrée VI qui est appliquée à l'amplificateur de puissance 460 est réduit à partir de la première tension d'écrêtage VCP1, et en ce qui concerne l'aspect de sortie, la forme d'onde de sortie VO est émise progressivement à une tension qui est approximativement inférieure de 8*VT*AV à la tension à laquelle la forme d'onde de sortie VO est écrêtée. Des éléments résistifs supplémentaires peuvent être placés entre les premier et troisième transistors différentiels d'abaissement Ql et Q3 de la première unité d'amplification différentielle 420, et entre les second et quatrième transistors différentiels d'abaissement Q2 et Q4 dans le mode de réalisation de la figure 5. Ici, les éléments résistifs peuvent être des résistances ordinaires ou des diodes. En ajoutant davantage de résistances ou de diodes, il est possible de commander de manière plus linéaire la forme d'onde de sortie VO. Si la tension d'entrée VI devient supérieure à la première tension de division VP1, le courant du second transistor différentiel d'abaissement Q2 de la première unité d'amplification différentielle 420 augmente et il est fourni au second transistor de charge d'abaissement Q6. Du fait que le premier transistor de charge d'abaissement Q5 est dans une relation de miroir de courant avec le second transistor de charge d'abaissement Q6, le courant du premier transistor de charge d'abaissement Q5 augmente et le second signal de sortie OUTS2, qui est un signal de courant, est généré et appliqué au second transistor de commande d'abaissement Q16. Par conséquent, le second transistor de commande d'abaissement Q16 est débloqué. Le courant d'émetteur du second transistor de commande d'abaissement Q16 ainsi que le courant de collecteur du premier transistor de commande d'abaissement Q14 sont additionnés au courant qui circule à travers la résistance d'entrée RO. De plus, bien que le courant du premier transistor de commande d'abaissement Q14 circule en ayant pour intensité [le courant du quatrième transistor différentiel d'abaissement Q4 * (le rapport de miroir de courant du second transistor de charge d'abaissement Q6 et du premier transistor de commande d'abaissement Q14)], le courant du second transistor de commande d'abaissement Q16 circule en ayant approximativement pour intensité [ (le courant de collecteur du quatrième transistor différentiel d'abaissement Q4-le courant de collecteur du troisième transistor différentiel d'abaissement Q3) * la valeur du gain en courant du second transistor de commande d'abaissement Q16]. Par conséquent, lorsque la tension d'entrée VI est supérieure à la première tension de division VP1, le courant qui traverse la résistance d'entrée R0 est beaucoup plus élevé que lorsque la tension d'entrée VI est comprise entre la première tension d'écrêtage VCP1 et la première tension de division VP1. Ceci signifie que bien que théoriquement la tension d'entrée VI devienne supérieure à la première tension de division VP1, la tension d'entrée VI qui est appliquée à l'amplificateur de puissance 460 ne peut être supérieure que d'une très faible valeur à la première tension de division VP1. Du fait que la tension d'entrée VI ne dépasse pas la valeur ci-dessus, une tension à laquelle la forme d'onde de sortie VO est écrêtée, c'est-à-dire la première tension de division VP1 sur la tension d'origine plus la très faible valeur, est telle que la forme d'onde de sortie VO de l'amplificateur de puissance 460 est écrêtée presque horizontalement. Ceci est représenté en (ii) sur la figure 5. Le fonctionnement de la seconde unité d'amplification différentielle 430 et de la seconde unité de commande de tension de sortie 450, lorsque la tension d'entrée VI s'approche de la seconde tension de division VP2, est le même que le fonctionnement de la première unité d'amplification différentielle 420 et de la première unité de commande de tension de sortie 440 lorsque la tension d'entrée VI s'approche de la première tension de division VP1, à l'exception du fait que les directions des courants sont opposées. On ne répétera donc pas l'explication. On va maintenant expliquer le fonctionnement du circuit d'écrêtage d'amplificateur de puissance 400 en le divisant en trois parties conformément à la valeur de la tension d'entrée VI. Premièrement, dans un intervalle de fonctionnement normal, la tension d'entrée VI est supérieure à"la seconde tension de division VP2 + 8 * VT" et inférieure à la'première tension de division VP1-8 * VT", et aucun courant ne circule à travers la résistance d'entrée RO. Par conséquent, la tension d'entrée VI est appliquée sans aucun changement à l'amplificateur de puissance 460. Secondement, dans un intervalle dans lequel la forme d'onde de sortie VO est écrêtée progressivement, la tension d'entrée VI est supérieure à la seconde tension de division VP2 et inférieure à"la seconde tension de division VP2 + 8 * VT", ou la tension d'entrée VI est supérieure à"la première tension de division VP1-8 * VT" et inférieure à la première tension de division VP1. Le courant qui circule à travers la résistance d'entrée R0 est le courant de collecteur du premier transistor de commande d'élévation Q9 ou le courant de collecteur du premier transistor de commande d'abaissement Q14. Par conséquent, la tension d'entrée VI appliquée à l'amplificateur de puissance 460 est la"tension d'entrée VI- (le courant de collecteur du premier transistor de commande d'élévation Q9 ou le courant de collecteur du premier transistor de commande d'abaissement Q14) * résistance d'entrée R0". Troisièmement, dans un intervalle dans lequel la forme d'onde de sortie VO est complètement écrêtée, la tension d'entrée VI est supérieure à la première tension de division VP1 ou inférieure à la seconde tension de division VP2. Le courant qui circule à travers la résistance d'entrée R0 est"le courant du premier transistor de commande d'abaissement Q14 + le courant du second transistor de commande d'abaissement Q16"ou"le courant du premier transistor de commande d'élévation Q9 + le courant du second transistor de commande d'élévation Q15". Par conséquent, la tension d'entrée VI appliquée à l'amplificateur de puissance 460 est la"tension d'entrée VI- (le courant du premier transistor de commande d'abaissement Q14 + le courant du second transistor de commande d'abaissement Q16 ou le courant du premier transistor de commande d'élévation Q9 + le courant du second transistor de commande d'élévation Q15) * résistance d'entrée R0". Conformément au circuit d'écrêtage d'amplificateur de puissance 400 de la présente invention, même lorsque l'écrêtage est effectué, la boucle de rétroaction de l'amplificateur de puissance 460 n'est pas ouverte mais est dans un état normal, et par conséquent il n'apparaît pas un bruit de haute fréquence dû à la charge de l'inductance L représentant le haut-parleur. De plus, du fait qu'un condensateur n'est pas utilisé, il n'y a pas de décharge du condensateur qui ferait apparaître une forme d'onde de sortie VO inférieure à une forme d'onde de sortie basée sur le condensateur. Dans le circuit d'écrêtage d'amplificateur de puissance 200 de l'art antérieur, la forme d'onde de sortie VO a seulement un intervalle de fonctionnement normal et un intervalle d'écrêtage complet, et par conséquent il peut apparaître du bruit dû à un changement abrupt de la forme d'onde de sortie VO à une frontière entre l'intervalle de fonctionnement normal et l'intervalle d'écrêtage complet. Cependant, dans la présente invention, un tel bruit ne peut pas apparaître. En ajoutant des diodes ou des résistances d'émetteur à la première unité d'amplification différentielle 420 ou la seconde unité d'amplification différentielle 430, on peut changer la structure du circuit de façon à pouvoir changer également les première ou seconde valeurs de tension d'écrêtage VCP1 ou VCP2. Comme décrit ci-dessus, le circuit d'écrêtage d'amplificateur de puissance conforme à la présente invention évite un changement abrupt d'une forme d'onde de sortie lorsque la forme d'onde de sortie est écrêtée à cause de l'application d'une tension d'entrée excessive, et fait en sorte que la forme d'onde de sortie qui apparaît immédiatement après l'application de la tension d'entrée excessive soit la même que la forme d'onde d'origine. Dans ce qui précède, on a expliqué des modes de réalisation optimaux dans les dessins et la description, et bien que des terminologies spécifiques soient utilisées ici, elles ont seulement pour but d'expliquer la présente invention au moyen d'un exemple. Par conséquent, la présente invention n'est pas limitée aux modes de réalisation décrits ci-dessus, et de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés sans sortir du cadre de l'invention. On rappellera, plus généralement, que la présente invention a notamment pour objet un procédé pour écrêter une forme d'onde de sortie d'un amplificateur de puissance, caractérisé en ce qu'il comprend les étapes suivantes : on reçoit une tension d'entrée ; on génère des première et seconde tensions de division qui divisent un intervalle de la tension d'entrée ; on compare la tension d'entrée avec la première tension de division et avec une première tension d'écrêtage prédéterminée ; on génère un premier signal de sortie si le niveau de la tension d'entrée est compris entre la première tension de division et la première tension d'écrêtage ; on génère un second signal de sortie si le niveau de la tension d'entrée dépasse la première tension de division ; on compare la tension d'entrée avec la seconde tension de division et avec une seconde tension d'écrêtage prédéterminée ; on génère un troisième signal de sortie si le niveau de la tension d'entrée est compris entre la seconde tension d'écrêtage et la seconde tension de division ; on génère un quatrième signal de sortie si le niveau de la tension d'entrée dépasse la seconde tension de division ; on ajuste vers le bas le niveau de la tension d'entrée en réponse aux premier et second signaux de sortie ; on ajuste vers le haut le niveau de la tension d'entrée en réponse aux troisième et quatrième signaux de sortie ; et on applique la tension d'entrée ajustée à l'amplificateur de puissance. Suivant une disposition préférée, ce procédé est caractérisé par l'une au moins des conditions suivantes : la tension d'entrée a le même niveau que la première tension de division au moment où l'écrêtage commence ; la première tension d'écrêtage est inférieure d'une quantité prédéterminée à la tension d'entrée au moment où l'écrêtage commence ; et la seconde tension d'écrêtage est supérieure d'une quantité prédéterminée à la tension d'entrée au moment où l'écrêtage commence. La présente invention a également pour objet un circuit d'écrêtage pour un amplificateur de puissance, caractérisé en ce que le circuit d'écrêtage comprend : un moyen récepteur pour recevoir une tension d'entrée un moyen diviseur pour générer des première et seconde tensions de division qui divisent un intervalle de la tension d'entrée ; un premier moyen comparateur pour comparer la tension d'entrée avec la première tension de division et avec une première tension d'écrêtage prédéterminée ; un premier moyen générateur pour générer un premier signal de sortie si le niveau de la tension d'entrée est compris entre la première tension de division et la première tension d'écrêtage ; un second moyen générateur pour générer un second signal de sortie si le niveau de la tension d'entrée dépasse la première tension de division ; un second moyen comparateur pour comparer la tension d'entrée avec la seconde tension de division et avec une seconde tension d'écrêtage prédéterminée ; un troisième moyen générateur pour générer un troisième signal de sortie si le niveau de la tension d'entrée est compris entre la seconde tension d'écrêtage et la seconde tension de division ; un quatrième moyen générateur pour générer un quatrième signal de sortie si le niveau de la tension d'entrée dépasse la seconde tension de division ; un premier moyen d'ajustement pour ajuster vers le bas le niveau de la tension d'entrée en réponse aux premier et second signaux de sortie ; un second moyen d'ajustement pour ajuster vers le haut le niveau de la tension d'entrée en réponse aux troisième et quatrième signaux de sortie ; et un moyen d'application pour appliquer la tension d'entrée ajustée à l'amplificateur de puissance. Suivant une disposition préférée, ce circuit d'écrêtage comprend en outre l'un au moins des moyens suivants : un premier moyen de fixation pour fixer la première tension de division à une valeur pratiquement égale au niveau de tension d'entrée au moment où l'écrêtage commence ; un second moyen de fixation pour fixer la première tension d'écrêtage à une valeur inférieure d'une quantité prédéterminée à la tension d'entrée au moment où l'écrêtage commence ; et un troisième moyen de fixation pour fixer la seconde tension d'écrêtage à une valeur supérieure d'une quantité prédéterminée à la tension d'entrée au moment où l'écrêtage commence. REVENDICATIONS 1. Circuit d'écrêtage d'amplificateur de puissance caractérisé en ce qu'il comprend : une unité de division de niveau de tension d'entrée (410) qui génère une première tension de division (VP1) et une seconde tension de division (VP2) qui divisent un intervalle auquel le niveau d'une tension d'entrée (VI) appartient ; un premier transistor de polarisation (BTR1) et un second transistor de polarisation (BTR2) qui sont connectés à une tension de source d'alimentation interne positive (IVCC), les premier et second transistors de polarisation (BTR1, BTR2) formant un miroir de courant et appliquant une tension de polarisation à une première unité d'amplification différentielle prédéterminée (420) ; un troisième transistor de polarisation (BTR3) qui est connecté au premier transistor de polarisation (BTR1) et qui applique une tension de polarisation à la première unité d'amplification différentielle (420) ; une première source de courant constant (ICI) qui est connectée au troisième transistor de polarisation (BTR3) et à une tension de source d'alimentation interne négative (-IVCC), et commande le troisième transistor de polarisation (BTR3) ; la première unité d'amplification différentielle (420) qui reçoit la première tension de division (VP1) et la tension d'entrée, et génère un premier signal de sortie (OUTS1) si le niveau de la tension d'entrée (VI) est compris entre la première tension de division (VP1) et une première tension d'écrêtage prédéterminée, tandis qu'elle génère un second signal de sortie (OUTS2) si le niveau de la tension d'entrée (VI) dépasse la première tension de division (VP1) ; un quatrième transistor de polarisation (BTR4) et un cinquième transistor de polarisation (BTR5) qui sont connectés à une tension de source d'alimentation interne négative (-IVCC), les quatrième et cinquième transistors de polarisation (BTR4, BTR5) formant un miroir de courant, et appliquant une tension de polarisation à une seconde unité d'amplification différentielle prédéterminée (430) ; un sixième transistor de polarisation (BTR6) qui est connecté au quatrième transistor de polarisation (BTR4) et qui applique une tension de polarisation à la seconde unité d'amplification différentielle (430) ; une seconde source de courant constant (IC2) qui est connectée au sixième transistor de polarisation (BTR6) et à une tension de source d'alimentation interne positive (IVCC), et commande le sixième transistor de polarisation (BTR6) ; la seconde unité d'amplification différentielle (430) qui reçoit la seconde tension de division (VP2) et la tension d'entrée (VI), et qui génère un troisième signal de sortie (OUTS3) si le niveau de la tension d'entrée est compris entre une seconde tension d'écrêtage prédéterminée et la seconde tension de division (VP2), tandis qu'elle génère un quatrième signal de sortie (OUTS3) si le niveau de la tension d'entrée (VI) dépasse la seconde tension de division (VP2) ; une première unité de commande de tension de sortie (440) qui est connectée entre la tension de source d'alimentation interne négative (-IVCC) et un noeud de sortie (NOUT) auquel une résistance d'entrée (RO) qui est connectée en série à la tension d'entrée, est connectée à un amplificateur de puissance (460), et qui, en réponse aux premier et second signaux de sortie (OUTS1, OUTS2), abaisse le niveau de la tension d'entrée (VI) et applique la tension d'entrée à l'amplificateur de puissance (460) ; et une seconde unité de commande de tension de sortie (450) qui est connectée entre la tension de source d'alimentation interne positive (IVCC) et le noeud de sortie (NOUT), et qui, en réponse aux troisième et quatrième signaux de sortie (OUTS3, OUTS4), élève le niveau de la tension d'entrée (VI) et applique la tension d'entrée à l'amplificateur de puissance (460). 2. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 1, caractérisé en ce que l'unité de division de niveau de tension d'entrée (410) comprend : une première résistance de division (RI), dont une extrémité est connectée à une tension de source d'alimentation externe positive (+VCC) et dont l'autre extrémité est connectée à un premier noeud (N1) générant la première tension de division (VP1) ; une seconde résistance de division (R2), dont une extrémité est connectée au premier noeud (N1), et dont l'autre extrémité est connectée à la masse (GND) ; une troisième résistance de division (R3), dont une extrémité est connectée à la masse (GND), et dont l'autre extrémité est connectée à un second noeud (N2) générant la seconde tension de division (VP2) ; et une quatrième résistance de division (R4), dont une extrémité est connectée au second noeud (N2), et dont l'autre extrémité est connectée à une tension de source d'alimentation externe négative (-VCC). 3. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 2, caractérisé en ce que la seconde résistance de division (R2) et la troisième résistance de division (R3) ont une valeur de résistance identique, et la première résistance de division (RI) et la quatrième résistance de division (R4) ont une valeur de résistance identique. 4. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 2, caractérisé en ce que le gain de l'amplificateur de puissance (460) est donné par la valeur obtenue en divisant la somme de la valeur de la première résistance de division (RI) et de la valeur de la seconde résistance de division (R2) par la valeur de la seconde résistance de division (R2). 5. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 1, caractérisé en ce que la première unité d'amplification différentielle (420) comprend : un premier transistor différentiel d'abaissement (Ql), dont le collecteur est connecté au collecteur et à la base du second transistor de polarisation (BTR2), et à la base duquel la première tension de division (VP1) est appliquée ; un second transistor différentiel d'abaissement (Q2), dont le collecteur est connecté au collecteur et à la base du second transistor de polarisation (BTR2) et à la base duquel la tension d'entrée (VI) est appliquée ; un troisième transistor différentiel d'abaissement (Q3), dont l'émetteur est connecté à l'émetteur du premier transistor différentiel d'abaissement (Ql), dont la base est connectée à la base du troisième transistor de polarisation (BTR3), et dont le collecteur génère le second signal de sortie (OUTS2) ; un quatrième transistor différentiel d'abaissement (Q4), dont l'émetteur est connecté à l'émetteur du second transistor différentiel d'abaissement (Q2), et dont la base est connectée à la base du troisième transistor de polarisation (BTR3) ; et une première unité de charge active (425) qui est connectée entre les collecteurs des troisième et quatrième transistors différentiels d'abaissement (Q3, Q4) et la tension de source d'alimentation interne négative (-IVCC), et qui génère le premier signal de sortie (OUTS1). 6. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 5, caractérisé en ce que la première unité de charge active (425) comprend : un premier transistor de charge d'abaissement (Q5), dont le collecteur est connecté au collecteur du troisième transistor différentiel d'abaissement (Q3), et dont l'émetteur est connecté à la tension de source d'alimentation interne négative (-IVCC) ; et un second transistor de charge d'abaissement (Q6), dont le collecteur est connecté au collecteur du quatrième transistor différentiel d'abaissement (Q4), dont la base et le collecteur sont connectés en commun à la base du premier transistor de charge d'abaissement (Q5), et dont l'émetteur est connecté à la tension de source d'alimentation interne négative (IVCC), le premier signal de sortie (OUTS1) étant émis par les bases des premier et second transistors de charge d'abaissement (Q5, Q6). 7. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 5, caractérisé en ce qu'il comprend en outre une multiplicité d'éléments résistifs entre les premier et troisième transistors différentiels d'abaissement (Ql, Q3), et entre les second et quatrième transistors différentiels d'abaissement (Q2, Q4). 8. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 1, caractérisé en ce que la première tension d'écrêtage est inférieure à la tension d'entrée (VI) au moment auquel l'écrêtage de la forme d'onde de sortie de l'amplificateur de puissance commence, de 2n fois la tension de seuil des transistors différentiels d'abaissement, en désignant par n le nombre de transistors différentiels d'abaissement. 9. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 8, caractérisé en ce que la tension d'entrée (VI) lorsque l'écrêtage de la forme d'onde de sortie de l'amplificateur de puissance (460) commence, a le même niveau que la première tension de division (VPl). 10. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 1, caractérisé en ce que la seconde unité d'amplification différentielle (430) comprend : un premier transistor différentiel d'élévation (Q12), dont le collecteur est connecté au collecteur et à la base du cinquième transistor de polarisation (BTR5), et à la base duquel la seconde tension de division (VP2) est appliquée ; un second transistor différentiel d'élévation (Q13), dont le collecteur est connecté au collecteur et à la base du cinquième transistor de polarisation (BTR5), et à la base duquel la tension d'entrée (VI) est appliquée ; un troisième transistor différentiel d'élévation (Q10), dont l'émetteur est connecté à l'émetteur du premier transistor différentiel d'élévation (Q12), dont la base est connectée à la base du sixième transistor de polarisation (BTR6), et dont le collecteur génère le quatrième signal de sortie (OUTS4) ; un quatrième transistor différentiel d'élévation (Qll), dont l'émetteur est connecté à l'émetteur du second transistor différentiel d'élévation (Q13), et dont la base est connectée à la base du sixième transistor de polarisation (BTR6) ; et une seconde unité de charge active (435) qui est connectée entre les collecteurs des troisième et quatrième transistors différentiels d'élévation (Q10, Qll), et la tension de source d'alimentation interne positive (IVCC), et qui génère le troisième signal de sortie (OUTS3). 11. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 10, caractérisé en ce que la seconde unité de charge active (435) comprend : un premier transistor de charge d'élévation (Q7), dont le collecteur est connecté au collecteur du troisième transistor différentiel d'élévation (Q10), et dont l'émetteur est connecté à la tension de source d'alimentation interne positive (IVCC) ; et un second transistor de charge d'élévation (Q8), dont le collecteur est connecté au collecteur du quatrième transistor différentiel d'élévation (Qll), dont la base et le collecteur sont connectés en commun à la base du premier transistor de charge d'élévation (Q7), et dont l'émetteur est connecté à la tension de source d'alimentation interne positive (IVCC), le troisième signal de sortie (OUTS3) étant émis par les bases des premier et second transistors de charge d'élévation (Q7, Q8). 12. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 10, caractérisé en ce qu'il comprend en outre : une multiplicité d'éléments résistifs entre les premier et troisième transistors différentiels d'élévation (Q12, Q10), et entre les second et quatrième transistors différentiels d'élévation (Q13, Qll). 13. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 1, caractérisé en ce que la seconde tension d'écrêtage est supérieure à la tension d'entrée (VI) au moment auquel 11 écrêtage de la forme d'onde de sortie de l'amplificateur de puissance (460) commence, de 2m fois la tension de seuil des transistors différentiels d'élévation, en désignant par m le nombre de transistors différentiels d'élévation. 14. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 13, caractérisé en ce que la tension d'entrée (VI) au moment auquel l'écrêtage de la forme d'onde de sortie de l'amplificateur de puissance (460) commence a le même niveau que la seconde tension de division (VP2). 15. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 1, caractérisé en ce que la première unité de commande de tension de sortie (440) comprend : un premier transistor de commande d'abaissement (Q14), dont l'émetteur est connecté à la tension de source d'alimentation interne négative (-IVCC), à la base duquel le premier signal de sortie (OUTS1) est appliqué, et dont le collecteur est connecté au noeud de sortie (NOUT) ; et un second transistor de commande d'abaissement (Q16), dont l'émetteur est connecté à la tension de source d'alimentation interne négative (-IVCC), à la base duquel le second signal de sortie (OUTS2) est appliqué, et dont le collecteur est connecté au noeud de sortie (NOUT). 16. Circuit d'écrêtage d'amplificateur de puissance selon la revendication 1, caractérisé en ce que la seconde unité de commande de tension de sortie (450) comprend : un premier transistor de commande d'élévation (Q9), dont l'émetteur est connecté à la tension de source d'alimentation interne positive (IVCC), à la base duquel le troisième signal de sortie (OUTS3) est appliqué, et dont le collecteur est connecté au noeud de sortie (NOUT) ; et un second transistor de commande d'élévation (Q15), dont l'émetteur est connecté à la tension de source d'alimentation interne positive (IVCC), à la base duquel le quatrième signal de sortie (OUTS4) est appliqué, et dont le collecteur est connecté au noeud de sortie (NOUT). 17. Procédé pour écrêter une forme d'onde de sortie d'un amplificateur de puissance (460), caractérisé en ce qu'il comprend les étapes suivantes : on reçoit une tension d'entrée (VI) ; on génère des première et seconde tensions de division (VP1, VP2) qui divisent un intervalle de la tension d'entrée (VI) ; on compare la tension d'entrée avec la première tension de division (VP1) et avec une première tension d'écrêtage prédéterminée ; on génère un premier signal de sortie (OUTS1) si le niveau de la tension d'entrée (VI) est compris entre la première tension de division (VP1) et la première tension d'écrêtage ; on génère un second signal de sortie (OUTS2) si le niveau de la tension d'entrée (VI) dépasse la première tension de division (VP1) ; on compare la tension d'entrée (VI) avec la seconde tension de division (VP2) et avec une seconde tension d'écrêtage prédéterminée ; on génère un troisième signal de sortie (OUTS3) si le niveau de la tension d'entrée (VI) est compris entre la seconde tension d'écrêtage et la seconde tension de division (VP2) ; on génère un quatrième signal de sortie (OUTS4) si le niveau de la tension d'entrée (VI) dépasse la seconde tension de division (VP2) ; on ajuste vers le bas le niveau de la tension d'entrée (VI) en réponse aux premier et second signaux de sortie (OUTS1, OUTS2) ; on ajuste vers le haut le niveau de la tension d'entrée (VI) en réponse aux troisième et quatrième signaux de sortie (OUTS3, OUTS4) ; et on applique la tension d'entrée ajustée à l'amplificateur de puissance (460). 18. Procédé selon la revendication 17, caractérisé par l'une au moins des conditions suivantes : la tension d'entrée (VI) a le même niveau que la première tension de division (VP1) au moment où l'écrêtage commence ; la première tension d'écrêtage est inférieure d'une quantité prédéterminée à la tension d'entrée (VI) au moment où l'écrêtage commence ; et la seconde tension d'écrêtage est supérieure d'une quantité prédéterminée à la tension d'entrée (VI) au moment où l'écrêtage commence. 19. Circuit d'écrêtage pour un amplificateur de puissance (460), caractérisé en ce que le circuit d'écrêtage (400) comprend : un moyen récepteur pour recevoir une tension d'entrée (VI) ; un moyen diviseur (410) pour générer des première et seconde tensions de division (VP1, VP2) qui divisent un intervalle de la tension d'entrée (VI) ; un premier moyen comparateur (420) pour comparer la tension d'entrée (VI) avec la première tension de division (VP1) et avec une première tension d'écrêtage prédéterminée ; un premier moyen générateur (425) pour générer un premier signal de sortie (OUTS1) si le niveau de la tension d'entrée (VI) est compris entre la première tension de division (VP1) et la première tension d'écrêtage ; un second moyen générateur (425) pour générer un second signal de sortie (OUTS2) si le niveau de la tension d'entrée (VI) dépasse la première tension de division (VP1) ; un second moyen comparateur (430) pour comparer la tension d'entrée (VI) avec la seconde tension de division (VP2) et avec une seconde tension d'écrêtage prédéterminée ; un troisième moyen générateur (435) pour générer un troisième signal de sortie (OUTS3) si le niveau de la tension d'entrée est compris entre la seconde tension d'écrêtage et la seconde tension de division (VP2) ; un quatrième moyen générateur (435) pour générer un quatrième signal de sortie (OUTS4) si le niveau de la tension d'entrée (VI) dépasse la seconde tension de division (VP2) ; un premier moyen d'ajustement (440) pour ajuster vers le bas le niveau de la tension d'entrée (VI) en réponse aux premier et second signaux de sortie (OUTS1, OUTS2) ; un second moyen d'ajustement (450) pour ajuster vers le haut le niveau de la tension d'entrée (VI) en réponse aux troisième et quatrième signaux de sortie (OUTS3, OUTS4) ; et un moyen d'application (NOUT) pour appliquer la tension d'entrée ajustée à l'amplificateur de puissance (460). 20. Circuit d'écrêtage selon la revendication 19, caractérisé en ce qu'il comprend en outre l'un au moins des moyens suivants : un premier moyen de fixation pour fixer la première tension de division (VP1) à une valeur pratiquement égale au niveau de tension d'entrée (VI) au moment où l'écrêtage commence ; un second moyen de fixation pour fixer la première tension d'écrêtage à une valeur inférieure d'une quantité prédéterminée à la tension d'entrée (VI) au moment où l'écrêtage commence ; et un troisième moyen de fixation pour fixer la seconde tension d'écrêtage à une valeur supérieure d'une quantité prédéterminée à la tension d'entrée (VI) au moment où l'écrêtage commence.