FR 2884094 A1 20061006 FR 0602726 A 20060329 DISPOSITIF D'ANALYSE D'IMAGE Le domaine technique concerne un dispositif d'analyse d'image équipé d'un groupe d'éléments d'analyse d'image formé en disposant sous une forme matricielle des éléments d'analyse d'image de type CMOS. Un "Dispositif d'analyse d'image et circuit de sélection", exposé dans le document JP-A-2001-45383 (pages 2 à 5, figures 1 à 11) (qu'on appelle ciaprès Document de Brevet 1) est connu en tant que dispositif d'analyse d'image ayant un groupe d'éléments d'analyse d'image formé en disposant des éléments d'analyse d'image sous une forme matricielle. Ce type de dispositif d'analyse d'image est conçu de façon que des parties de pixels (éléments d'analyse d'image) disposées sous une forme matricielle pour constituer un groupe d'éléments d'analyse d'image, soient analysées séquentiellement par une section de registre à décalage horizontal pour sélectionner les éléments d'analyse d'image pour chaque colonne, et une section de registre à décalage vertical pour sélectionner les éléments d'analyse d'image pour chaque ligne, pour extraire ainsi un signal de pixel à partir de chaque partie de pixel. Pour résoudre des problèmes tels qu'une augmentation de la taille des circuits périphériques et une augmentation du temps d'analyse en relation avec l'augmentation du nombre d'éléments d'analyse d'image, c'est-à-dire le nombre de pixels, il a été proposé un dispositif d'analyse d'image ayant la structure dans laquelle la section de capteur est divisée en plusieurs blocs de sélection et l'analyse est effectuée pour chaque bloc de sélection. En outre, on connaît un dispositif d'analyse d'image utilisant un dispositif de type CMOS en tant que dispositif d'analyse d'image (capteur d'image CMOS), et par exemple, on connaît un "Dispositif d'analyse d'image à semiconducteur" exposé dans le document JP-A-11-196332 (pages 2 à 6, figures 1 à 9) (qu'on appelle ci-après Document de Brevet 2). Cependant, ce dispositif d'analyse d'image a des problèmes concernant la vitesse de capture de signal d'image, la consommation de courant, etc., et par conséquent il a été proposé, pour résoudre les problèmes ci-dessus, un mécanisme de lecture d'une plage nécessaire de signaux de pixels, en procédant par bloc. Conformément aux techniques exposées dans les documents ci-dessus, plusieurs éléments d'analyse d'image sont groupés en un bloc pour chaque plage prédéterminée, et une analyse ou une lecture avec saut est effectuée pour chaque bloc, pour parvenir ainsi à une lecture ra- pide, en dépit d'une réduction de résolution. Cependant, conformément au "Dispositif d'analyse d'image et circuit de sélection" exposé dans le Document de Brevet 1, les parties de pixels peuvent être analysées sur une base de bloc de sélection (Document de Brevet 1; figures 2, 3), mais les signaux de pixels dans chaque bloc de sélection sont lus et émis vers l'extérieur en succession (Document de Brevet 1; figure 4). Par conséquent, pour traiter ces signaux de pixels, il est nécessaire qu'après que les signaux de pixels ont été soumis à une conversion analogique numérique (A/N), ils soient stockés temporairement dans un dispositif de mémoire ou similaire, et ensuite les va- leurs de sortie de pixels quelconques sont sommées et traitées. Par conséquent, non seulement le traitement de signal est lourd, mais en plus le dispositif de mémoire décrit ci-dessus et ses circuits périphériques sont indispensables. Dans le Document de Brevet 1, on utilise une mémoire DRAM en tant que zone de stockage temporaire pour exécuter un traite-ment d'image, et des données stockées dans cette mémoire sont traitées par un microprocesseur ou un processeur de signal numérique d'appareil de prise de vue. Il existe donc un problème consistant en ce qu'il est difficile de simplifier le traitement de sortie du dispositif concerné, et une amélioration du traitement rencontre des difficultés. En outre, le dispositif de mémoire ou similaire doit être placé à l'extérieur du dispositif d'ana-lyse d'image concerné, ce qui fait que, globalement, la taille du système est augmentée, et le coût de produits est également augmenté. En outre, aucune structure spécifique n'est proposée pour le "Dispositif d'analyse d'image à semiconducteur" exposé dans le Document de Brevet 2. Cependant, comme dans le cas du Document de Brevet 1, après qu'une conversion A/N a été effectuée, il est nécessaire de stocker des données de pixels dans un dispositif de mémoire ou similaire, avant un traitement de signal numérique. Par conséquent, on estime qu'un dis-positif de mémoire du type décrit ci-dessus et ses circuits périphériques sont indispensables à cette technique, et cette technique a donc égale-ment des problèmes identiques à ceux décrits ci-dessus. En outre, même lorsqu'un tel dispositif de mémoire et un dispositif d'analyse d'image de type CMOS peuvent être formés sur le même substrat semiconducteur par un processus de fabrication de circuits CMOS, l'aire nécessaire à l'im- plantation du dispositif de mémoire, etc., est exigée sur le substrat semi-conducteur, et par conséquent la taille de puce peut être augmentée en liaison avec l'augmentation de la capacité de stockage, et le coût de fabrication peut également être augmenté davantage, conformément à la taille du dispositif de mémoire et de ses circuits périphériques. D'autre part, dans un cas dans lequel le dispositif d'analyse d'image est conçu de façon que tous les signaux de pixels émis par les éléments d'analyse d'image respectifs, après conversion A/N, soient sou-mis à un traitement de signal par un microprocesseur ou un processeur de signal numérique, sans utiliser un dispositif de mémoire, tous les signaux de pixels des éléments d'analyse d'image respectifs sont lus, et ensuite des signaux de pixels d'une plage nécessaire sont lus pour chaque bloc sur la base du résultat de traitement de signal et sont soumis à nouveau à un traitement de signal. Par conséquent, une opération de lecture double, ou plus, est obligatoirement exigée pour le dispositif de mémoire, ce qui fait que la vitesse de traitement du microprocesseur ou autres est diminuée. En outre, lorsqu'un fonctionnement rapide est exigé, la fréquence de lecture des éléments d'analyse d'image est augmentée, ce qui occasionne une augmentation du temps de traitement, et il est donc difficile de respecter l'exigence concernée. D'autre part, on peut résoudre les pro- blèmes décrits ci-dessus en utilisant en tant que dispositif de mémoire, microprocesseur ou autres, un dispositif à semiconducteur capable de raccourcir le temps d'accès en mémoire. Ceci induit cependant un nouveau problème consistant en ce que la consommation de puissance et l'échauffement sont augmentés à cause du fonctionnement rapide. En considération des problèmes précédents, un but est de pro-curer un dispositif d'analyse d'image qui puisse simplifier un traitement de signal à l'extérieur. Un autre but est de procurer un dispositif d'analyse d'image qui puisse augmenter la vitesse de traitement de signal à l'extérieur. Un autre but encore est de procurer un dispositif d'analyse d'image qui puisse miniaturiser le dispositif concerné et le système d'en-semble contenant le dispositif concerné. Pour atteindre les buts ci-dessus, conformément à un premier aspect, un dispositif d'analyse d'image dans lequel un groupe d'éléments d'analyse d'image formé en disposant sous une forme matricielle des éléments d'analyse d'image de type CMOS, est divisé en plusieurs zones et un signal d'image est émis pour chaque zone, comprend: de multiples unités d'intégration de charge, chacune d'elles étant établie pour chaque zone, intégrant des charges émises par de multiples éléments d'analyse d'image disposés dans la zone concernée, et émettant comme une charge intégrée les charges ainsi intégrées; une unité de sélection de charge intégrée pour sélectionner une ou plusieurs charges intégrées parmi les multiples charges intégrées émises par les multiples unités d'intégration de charge, et pour émettre les charges intégrées ainsi sélectionnées; une unité d'accumulation de charge pour accumuler et combiner sous la forme d'une charge composite une ou plusieurs charges intégrées émises par l'unité de sélection de charge intégrée; et une unité d'émission de signal d'image pour convertir en un signal d'image la charge composite accumulée dans l'unité d'accumulation de charge, et pour émettre le signal d'image ainsi converti. Selon un deuxième aspect, dans le dispositif d'analyse d'image du premier aspect, l'unité de sélection de charge intégrée sélectionne de façon répétée, en un ordre prédéterminé, les multiples charges intégrées émises par les multiples unités d'intégration de charge, et émet les char-ges intégrées vers l'unité d'accumulation de charge. Selon un troisième aspect, le dispositif d'analyse d'image du premier ou du deuxième aspect est en outre équipé d'une unité de sélection de zone pour sélectionner une ou plusieurs zones arbitraires parmi les multiples zones, et d'une unité de commande d'émission de charges de pixels à l'intérieur de la zone, pour commander de multiples éléments d'analyse d'image disposés dans la ou les zones sélectionnées par l'unité de sélection de zone, de façon que des charges puissent être émises en un ordre prédéterminé à partir des multiples éléments d'analyse d'image. Selon un quatrième aspect, le dispositif d'analyse d'image du troisième aspect est en outre équipé d'une unité de commande d'émission de charges de pixels pour commander les multiples éléments d'analyse d'image de façon que des charges puissent être émises en un ordre pré-déterminé indépendamment des multiples zones, l'unité de commande d'émission de charges de pixels à l'intérieur de la zone constituant une partie ou la totalité de l'unité de commande d'émission de charges de pixels. Selon un cinquième aspect, dans le dispositif d'analyse d'image de l'un quelconque des premier à quatrième aspects, au moins une parmi l'unité d'intégration de charge, l'unité de sélection de charge intégrée, l'unité d'accumulation de charge et l'unité d'émission de signal d'image est formée dans un substrat semiconducteur dans lequel le groupe d'éléments d'analyse d'image est formé. Pour atteindre le but, conformément à un sixième aspect, un dispositif d'analyse d'image dans lequel un groupe d'éléments d'analyse d'image constitué en disposant sous une forme matricielle des éléments d'analyse d'image de type CMOS, est divisé en plusieurs zones, et un signal d'image est émis pour chaque zone, comprend: de multiples unités d'accumulation de charge, chacune d'elles étant établie pour chacune des multiples zones, ou établie en commun pour deux, ou plus, des multiples zones, et pouvant accumuler et combiner sous la forme d'une charge composite des charges émises par de multiples éléments d'analyse d'image disposés dans la zone concernée; de multiples unités d'émission de signal d'image, chacune d'elles étant établie pour chaque unité d'accumulation de charge, convertissant en un signal d'image la charge composite accumulée dans l'unité d'accumulation de charge, et émettant en- suite le signal d'image ainsi converti; et une unité de sélection de signal de sortie pour sélectionner un signal d'image quelconque parmi de multiples signaux d'image émis par les multiples unités d'émission de signal d'image, et émettant le signal d'image ainsi sélectionné. Selon un septième aspect, dans le dispositif d'analyse d'image 35 du sixième aspect, l'unité de sélection de signal de sortie sélectionne de façon répétée et émet, en un ordre prédéterminé, de multiples signaux d'image émis par les multiples unités d'émission de signal d'image. Selon un huitième aspect, le dispositif d'analyse d'image du sixième ou septième aspect est en outre équipé d'une unité de sélection de zone pour sélectionner une ou plusieurs zones arbitraires parmi les multiples zones, et d'une unité de commande d'émission de charges de pixels à l'intérieur de la zone, pour commander les multiples éléments d'analyse d'image de façon que des charges soient émises dans un ordre prédéterminé à partir de multiples éléments d'analyse d'image disposés dans la ou les zones sélectionnées par l'unité de sélection de zone. Selon un neuvième aspect, le dispositif d'analyse d'image du huitième aspect est équipé d'une unité de commande d'émission de charges de pixels pour commander les multiples éléments d'analyse d'image de façon que les charges puissent être émises en un ordre prédéterminé, indépendamment des multiples zones, et l'unité de commande d'émission de charges de pixels à l'intérieur de la zone constitue une partie ou la totalité de l'unité de commande d'émission de charges de pixels. Selon un dixième aspect, dans le dispositif d'analyse d'image selon l'un quelconque des sixième à neuvième aspects, au moins une de l'unité d'accumulation de charge, de l'unité d'émission de signal d'image et de l'unité de sélection de signal de sortie est formée dans un substrat semiconducteur dans lequel le groupe d'éléments d'analyse d'image est formé. Selon le premier aspect, les charges émises par les multiples éléments d'analyse d'image disposés dans chacune des multiples zones sont collectées et émises comme une charge intégrée par chacune des unités d'intégration de charge, et une quelconque ou plusieurs des charges intégrées sont sélectionnées parmi les multiples charges intégrées ainsi émises par l'unité de sélection de charge intégrée. Une quelconque ou plusieurs des charges intégrées émises par l'unité de sélection de charge intégrée est accumulée et combinée par une unité d'accumulation de charge, et en outre la charge composite accumulée dans l'unité d'accumulation de charge est convertie en un signal d'image par l'unité d'émission de signal d'image, et ensuite le signal d'image est émis. Ainsi, une image ayant une faible résolution peut aisément être obtenue sans incorporer séparément un quelconque circuit et un quel-conque traitement de combinaison de signaux (charges) de pixels, du fait que n'importe quelles charges intégrées pour toute zone, c'est-à-dire les charges intégrées des zones respectives, peuvent être émises comme un signal d'image et, de plus, de multiples charges intégrées quelconques peuvent être combinées et émises comme un signal d'image. Par conséquent, le circuit de traitement de signal, etc., à l'extérieur, peut être réalisé de manière simple. En outre, il est inutile de réaliser le traitement de combinaison des signaux (charges) de pixels à l'extérieur, et la vitesse de traitement de signal à l'extérieur peut donc être améliorée. En outre, ni un dispositif de mémoire exigé pour combiner les signaux (charges) de pixels, ni des circuits périphériques pour ce dispositif, qui étaient exigés jusqu'à présent pour combiner des signaux (charges) de pixels, ne sont nécessaires, et par conséquent le système complet contenant le dispositif concerné peut être miniaturisé. Ceci contribue également à la réduction du coût exigé pour réaliser le système. Selon le second aspect, l'unité de sélection de charge intégrée sélectionne de façon répétée, dans un ordre prédéterminé, les multiples charges intégrées émises par les multiples unités d'intégration de charge, et elle émet vers l'unité d'accumulation de charge les charges intégrées ainsi sélectionnées. Par conséquent, dans des zones quelconques émet-tant les multiples charges intégrées, un signal d'image peut être produit de façon répétée bien que la résolution soit faible. De ce fait, lorsqu'un objet cible est poursuivi dans une plage spécifique et un signal d'image est obtenu, il est inutile de prévoir un circuit pour ceci, et également un traitement de commande correspondant, et un signal d'image désiré peut être obtenu aisément et rapidement. Par conséquent, le traitement de signal à l'extérieur peut être simplifié, et la vitesse de traitement peut être améliorée. En outre, le système complet contenant le dispositif concerné peut être miniaturisé. Selon le troisième aspect, une ou plusieurs zones arbitraires sont sélectionnées par l'unité de sélection de zone, parmi les multiples zones, et les multiples éléments d'analyse d'image sont commandés par l'unité de commande d'émission de charges de pixels à l'intérieur de la zone, de façon que les charges puissent être émises dans un ordre prédé- terminé à partir des multiples éléments d'analyse d'image disposés dans la ou les zones sélectionnées par l'unité de sélection de zone. Par conséquent, les charges sont émises dans l'ordre prédéterminé à partir des multiples éléments d'analyse d'image disposés dans la ou les zones arbi- traires parmi les multiples zones, et de ce fait il est possible d'obtenir un signal d'image ayant une résolution élevée dans la ou les zones arbitraires concernées. Par conséquent, par exemple, lorsqu'un objet cible est reconnu par un signal d'image ayant une faible résolution, basé sur la charge intégrée de chaque zone, la plage d'existence de l'objet concerné est fixée à la zone arbitraire concernée, grâce à quoi l'objet cible peut être reconnu par un signal d'image ayant une résolution élevée. Ainsi, il est inutile de prévoir séparément un circuit ou un traitement pour obtenir un signal d'image ayant une résolution élevée, et il est possible d'émettre à la fois un signal d'image ayant une faible résolution et un signal d'image ayant une résolution élevée. De ce fait, le traitement de signal à l'extérieur peut être simplifié davantage, et la vitesse de traitement peut être améliorée davantage. En outre, le système complet contenant le dispositif concerné peut être miniaturisé. Selon le quatrième aspect, le dispositif d'analyse d'image du troisième aspect est équipé de l'unité de commande d'émission de charges de pixels pour commander les multiples éléments d'analyse d'image de façon que des charges puissent être émises en un ordre prédéterminé, indépendamment des multiples zones, et l'unité de commande d'émission de charges de pixels à l'intérieur de la zone constitue une partie ou la to-talité de l'unité de commande d'émission de charges de pixels. Par conséquent, l'unité de commande d'émission de charges de pixels à l'intérieur de la zone peut être réalisée en utilisant certains ou la totalité des éléments de circuit constituant l'unité de commande d'émission de charges de pixels, et la taille de circuit peut donc être réduite en comparaison avec le cas dans lequel ces éléments ne sont pas utilisés. Le système complet contenant le dispositif concerné peut donc être miniaturisé davantage. Selon le cinquième aspect, au moins une de l'unité d'intégration de charge, de l'unité de sélection de charge intégrée, de l'unité d'accumulation de charge et de l'unité d'émission de signal d'image est formée dans le substrat semiconducteur dans lequel le groupe d'éléments d'analyse d'image est formé. Par conséquent, ces éléments peuvent être formés dans la même puce de semiconducteur que le groupe d'éléments d'analyse d'image. Le dispositif concerné peut donc être miniaturisé en comparaison avec le cas dans lequel l'unité d'intégration de charge, l'uni-té de sélection de charge intégrée, l'unité d'accumulation de charge et l'unité d'émission de signal d'image sont formées séparément du substrat semiconducteur dans lequel le groupe d'éléments d'analyse d'image est formé. Selon le sixième aspect, les charges émises, par les multiples éléments d'analyse d'image disposés dans les multiples zones sont accumulées et combinées sous la forme d'une charge composite par les multiples unités d'accumulation de charge, et la charge composite est convertie sous la forme du signal d'image et émise par les multiples unités d'émission de signal d'image. Ensuite, un signal d'image quelconque est sélectionné parmi les multiples signaux d'image émis par les multiples unités d'émission de signal d'image, et il est ensuite émis par l'unité de sélection de signal de sortie. Ainsi, toute charge composite combinée pour chaque zone ou toute charge composite combinée en commun pour deux zones, ou plus, peut être convertie sous la forme du signal d'image, et tout signal d'image ainsi converti peut être sélectionné et émis, de façon qu'une image ayant une faible résolution puisse aisément être obtenue sans prévoir séparé-ment le circuit et le traitement de combinaison des signaux (charges) de pixels. Par conséquent, le circuit de traitement de signal, etc., à l'extérieur peut être réalisé de façon simple. En outre, il est inutile de prévoir le traitement de combinaison de signaux (charges) de pixels à l'extérieur, et la vitesse de traitement de signal à l'extérieur peut donc être améliorée. De plus, un dispositif de mémoire et des circuits périphériques de celui-ci, qui étaient exigés jusqu'à présent pour combiner des signaux (charges) de pixels ne sont pas nécessaires, et le système complet contenant le dispositif concerné peut donc être miniaturisé. Ceci contribue à la réduction du coût pour réaliser le système. En comparaison avec le premier aspect, il est nécessaire de prévoir plusieurs unités d'accumulation de charge, mais l'unité d'accumulation de charge est établie pour chaque zone, ce qui fait que chaque unité d'accumulation de charge peut être conçue de façon à avoir une plus petite capacité d'accumulation, en comparaison avec le premier aspect. Par conséquent, le système peut être réalisé même lorsqu'il est difficile de réaliser une unité d'accumulation de charge ayant une grande capacité. Cet aspect est donc plus avantageux que le premier aspect. Selon le septième aspect, l'unité de sélection de signal de sortie sélectionne de façon répétée, en un ordre prédéterminé, les multiples signaux d'image émis par les multiples unités d'émission de signal d'image, et émet les multiples signaux d'image ainsi sélectionnés. Par conséquent, dans les zones arbitraires correspondant aux multiples signaux d'image, des signaux d'image sont obtenus de façon répétée bien que la résolution soit faible. De ce fait, par exemple, lorsqu'on désire poursuivre un objet cible en relation avec une plage spécifique pour obtenir un signal d'image, ni un circuit, ni un traitement de commande, n'est exigé à l'extérieur pour répondre à ce désir, ce qui fait qu'un signal d'image désiré peut être obtenu aisément et rapidement. Par conséquent, le traitement de signal à l'extérieur peut être simplifié, et la vitesse de traitement peut être améliorée. En outre, le système complet contenant le dispositif concerné peut être miniaturisé. Selon le huitième aspect, une ou plusieurs zones arbitraires parmi les multiples zones sont sélectionnées par l'unité de sélection de zone, et les multiples éléments d'image sont commandés par l'unité de commande d'émission de charges de pixels à l'intérieur de la zone, de façon que des charges puissent être émises en un ordre prédéterminé à partir des multiples pixels d'image disposés dans la zone sélectionnée par l'unité de sélection de zone. Par conséquent, les charges sont émises dans l'ordre prédéterminé à partir des multiples éléments d'analyse d'image disposés dans une zone arbitraire parmi les multiples zones, de façon qu'un signal d'image ayant une résolution élevée puisse être obtenu dans la zone arbitraire concernée. De ce fait, par exemple, lorsqu'un objet cible est reconnu sur la base d'un signal d'image à faible résolution basé sur un caractère composite de chaque zone, l'objet cible concerné peut être reconnu sur la base d'un signal d'image à haute résolution en fixant à la zone arbitraire concernée la plage d'existence de l'objet cible concerné. Ainsi, ni un circuit, ni un traitement, n'est exigé séparément à l'extérieur pour obtenir le signal d'image à haute résolution, et il est possible d'émettre à la fois le signal d'image à faible résolution et le signal d'image à haute résolution. Par conséquent, le traitement de signal à l'extérieur peut être simplifié davantage, et la vitesse de traitement peut être améliorée davantage. En outre, le système complet contenant le dispositif concerné peut être miniaturisé. Selon le neuvième aspect, le dispositif d'analyse d'image du huitième aspect est équipé de l'unité de commande d'émission.de charges de pixels pour commander les multiples éléments d'analyse d'image, de façon que des charges puissent être émises en un ordre prédéterminé indépendamment des multiples zones, et l'unité de commande d'émission de charges de pixels à l'intérieur de la zone constitue une partie ou la totalité de l'unité de commande d'émission de charges de pixels. Par conséquent, l'unité de commande d'émission de charges de pixels à l'intérieur de la zone peut être réalisée en utilisant une partie ou la totalité des éléments de circuit constituant l'unité de commande d'émission de charges de pixels qui est incorporée normalement, ce qui fait que la taille de circuit peut être réduite en comparaison avec le cas dans lequel ces éléments ne sont pas utilisés. Le système complet contenant le dispositif concerné peut donc être miniaturisé. Selon le dixième aspect, au moins une de l'unité d'accumulation de charges, de l'unité d'émission de signal d'image et de l'unité de sélection de signal de sortie est formée dans un substrat semiconducteur dans lequel le groupe d'éléments d'analyse d'image est formé. Par conséquent, ces éléments peuvent être formés dans la même puce de semiconducteur que le groupe d'éléments d'analyse d'image. Le dispositif concerné peut donc être miniaturisé en comparaison avec le cas dans lequel l'unité d'accumulation de charge, l'unité d'émission de signal d'image et l'unité de sélection de signal d'image sont établies séparément du substrat semi- conducteur dans lequel le groupe d'éléments d'analyse d'image est formé. Dans les dessins: La figure 1 est un schéma synoptique montrant sommairement la structure de base d'un imageur conforme à un mode de réalisation; 35 La figure 2 est un schéma de circuit montrant une structure d'un circuit de sous-fenêtre ajouté à la structure de base représentée sur la figure 1; La figure 3 est un schéma de circuit montrant une autre structure du circuit de sous-fenêtre ajouté à la structure de base représentée sur la figure 1; La figure 4A est un schéma de circuit montrant une structure d'un pixel unité, et la figure 4B est un schéma synoptique montrant un exemple de structure d'une section d'émission de signal d'image de sous-fenêtre; La figure 5 est un schéma de circuit montrant une structure d'un circuit de compteur en anneau (unité de sélection de charge intégrée, uni-té de sélection de signal de sortie) faisant partie de l'imageur conforme au mode de réalisation; La figure 6 est un schéma de circuit montrant une structure d'un circuit de compteur en anneau (unité de commande d'émission de charges de pixels à l'intérieur de la zone) faisant partie de l'imageur conforme au mode de réalisation; La figure 7 est un schéma de circuit montrant une structure d'un circuit de registre à décalage horizontal / compteur en anneau faisant par- tie de l'imageur conforme au mode de réalisation; La figure 8 est un diagramme de transition d'états montrant l'ordre de décalage du traitement de commande d'émission de signal de l'imageur conforme au mode de réalisation; La figure 9 est un organigramme montrant la séquence du trai- tement decommande d'émission de signal d'image de l'imageur conforme au mode de réalisation; La figure 10 est un organigramme montrant la séquence du traitement de sous-fenêtre basé sur le traitement de commande d'émission de signal d'image de l'imageur conforme au mode de réalisation; La figure 11 est un organigramme montrant la séquence du traitement de sous-bloc basé sur le traitement de commande d'émission de signal d'image de l'imageur conforme au mode de réalisation; La figure 12A est un diagramme de configuration lorsque des sous-fenêtres sont disposées en 3 lignes x 3 colonnes dans un photo- réseau d'imageur de 9 lignes x 9 colonnes, et la figure 12B est un organi- gramme montrant le résumé du traitement de commande lorsqu'un traite-ment de sous-fenêtre et un traitement de sous-bloc sont exécutés; et La figure 13A est un diagramme de configuration lorsque aucune sous-fenêtre n'est établie dans le photo-réseau d'imageur de 9 li- gnes x 9 colonnes, et la figure 13B est un organigramme montrant le résumé du traitement de commande lorsque ni le traitement de sous-fenêtre, ni le traitement de sous-bloc, n'est effectué. On décrira ci-dessous des modes de réalisation préférés d'un dispositif d'analyse d'image en se référant aux dessins annexés. Premièrement, on décrira la structure de base d'un imageur 20 conforme à un mode de réalisation, en se référant aux figures 1 et 4A-4B. Comme représenté sur la figure 1, l'imageur 20 comprend principalement un photo-réseau d'imageur 21, un circuit d'émission de signal de pixels 31, un registre à décalage horizontal 32h, un registre à déca- lage vertical 32v, un tampon de sortie Bff, etc. Le photo-réseau d'imageur 21 comporte de multiples pixels unités d'imageur (qu'on appelle ci-après "pixel unité") 22, disposés sous une forme matricielle. Ainsi, dans le photoréseau d'imageur 21, chaque pixel unité 22 est connecté à une ligne de commande Lv et à une ligne de sor- tie Lo à chaque point de grille formé par la ligne de commande Lv établie sur chaque ligne, et la ligne de sortie Lo établie sur chaque colonne, grâce à quoi tout pixel unité 22 peut être sélectionné arbitrairement par le registre à décalage horizontal 32h et le registre à décalage vertical 32v. Dans l'imageur 20 de ce mode de réalisation, le photo-réseau d'imageur 21 comprenant de multiples pixels unités 22 est conçu de façon à pouvoir être divisé en zones (blocs) prédéterminés (qu'on appelle ci-après "sousfenêtres"). Par exemple, des blocs comprenant chacun neuf pixels unités 22 sont disposés en 3 lignes x 3 colonnes pour établir ainsi des sousfenêtres W11, W12, ..., W1M, W21, W22, ..., WN1, ... WNM (les index M, N représentent des entiers positifs, et ces sous-fenêtres sont appelées ciaprès "sous-fenêtres W11 à WNM"), de façon que l'imageur 20 puisse sélectionner collectivement (comme un seul ensemble) les pixels unités 22 de chaque sous-fenêtre, pour toute sous-fenêtre W11 à WNM, comme on le décrira ultérieurement. Le photo-réseau d'imageur 21 constitue un "groupe d'éléments d'analyse d'image", et les sous-fenêtres WI1 à WNM constituent de "multiples zones". Le pixel unité 22 est un dispositif à semiconducteur formé par le processus de fabrication CMOS, et il comprend par exemple une photo-diode de type CMOS, PD, et un transistor MOS, MT. Ainsi, comme repré- senté sur la figure 4A, la borne de drain du transistor MOS MT est connectée à la borne de cathode de la photodiode PD, et la borne d'anode de la photodiode PD est connectée à la masse. La ligne de commande Lv est connectée à la borne de grille du transistor MOS MT, et en outre la ligne de sortie Lo est connectée à la borne de source du transistor MOS MT. Par conséquent, lorsqu'un signal de sélection est appliqué à la borne de grille du transistor MOS MT par l'intermédiaire de la ligne de commande Lv, le transistor MOS MT peut être placé à l'état conducteur. De ce fait, les charges accumulées dans la photodiode PD peuvent être émises sous la forme d'un signal de pixel vers la ligne de sortie Lo. Le pixel unité 22 constitue un "élément d'analyse d'image". Un circuit de sortie de signal de pixel 31 est un circuit destiné à sélectionner le signal (charges) de pixel émis par chaque pixel unité 22 par l'intermédiaire de chaque ligne de sortie Lo, et il comporte de multiples transistors de commutation Tr correspondant aux lignes de sortie Lo respectives. Ainsi, la borne de drain de chaque transistor MOS Tr est connectée à la ligne de sortie Lo correspondante, la borne de source de chaque transistor MOS Tr est connectée à une ligne de sortie commune Lc, et la borne de grille de chaque transistor MOS Tr est connectée à une ligne de commande Lh. Dans ce mode de réalisation, un circuit d'élimination de bruit Nr basé sur un procédé de double échantillonnage avec corrélation (CDS pour "Dual Correlation Sampling") est interposé entre la borne de drain de chaque transistor MOS Tr et la ligne de sortie Lo correspondante, et par conséquent des composantes de bruit contenues dans les signaux (charges) de pixels peuvent être effectivement élimi- nées. Ainsi, lorsque le signal de sélection est appliqué à la borne de grille du transistor MOS Tr par l'intermédiaire de la ligne de commande Lh, le transistor MOS Tr peut être placé à l'état conducteur, et le signal (charges) de pixel provenant de la ligne de sortie Lo peut être émis vers la ligne de sortie commune Lc. Le registre à décalage horizontal 32h est un circuit logique qui peut émettre en parallèle vers les lignes de commande Lh respectives des données de sélection horizontale SLh introduites en série, en synchronisme avec une horloge horizontale CKh, et ce registre est par exemple réalisé en connectant des bascules D en une configuration à plusieurs étages. Ainsi, le signal de sélection est émis successivement, et avec possibilité de sélection, par le registre à décalage horizontal 32h vers chaque ligne de commande Lh en synchronisme avec l'horloge. Par conséquent, chaque transistor MOS Tr du circuit d'émission de signal de pixel 31 peut être successivement débloqué / bloqué pour toute colonne par le signal de sélection concerné. De ce fait, les signaux (charges) de pixels peuvent être extraits à partir des pixels unités 22 à travers les lignes de sortie Lo. Le registre à décalage horizontal 32h constitue une "unité de commande d'émission de charges de pixels". Comme dans le cas du registre à décalage horizontal 32h, le registre à décalage vertical 32v est également un circuit logique qui peut émettre en parallèle des données introduites en série (réalisé par exemple en connectant des bascules D en une configuration à plusieurs étages), et il émet en parallèle vers les lignes de commande Lv respectives des données de sélection verticale SLv, en synchronisme avec l'horloge verticale CKv. Ainsi, le signal de sélection est émis successivement, avec possibilité de sélection, vers chaque ligne de commande Lv, à partir du registre à décalage vertical 32v, pour toute ligne, en synchronisme avec l'horloge. Par conséquent, les transistors MOS MT des pixels unités 22 respectifs sont successivement débloqués / bloqués pour toute ligne par le signal de sélection concerné. Il en résulte que les charges accumulées dans la photodiode PD de chaque pixel unité 22 peuvent être émises vers la ligne de sortie Lo sous la forme d'un signal de pixel. Le registre à dé-calage vertical 32v correspond à une "unité de commande d'émission de charges de pixels". Le tampon de sortie Bff est un amplificateur tampon pour obtenir le courant de sortie exigé devant être fourni à un circuit externe, pour accomplir une adaptation d'impédance, etc., et il est connecté à la ligne de sortie commune Lc du circuit d'émission de signal de pixel 31, de façon à pouvoir émettre vers l'extérieur, sous la forme d'un signal d'imageur Dp, le signal (charges) de pixel émis par chaque pixel unité 22. En incorporant dans l'imageur 20 la structure de base décrite ci-dessus, le signal de sélection émis par le registre à décalage vertical 32v est appliqué successivement aux pixels unités 22 disposés sous une forme matricielle pour chaque ligne, c'est-à-dire que l'analyse dans la direction verticale est effectuée. Par conséquent, dans les pixels unités 22 respectifs de chaque ligne sélectionnée par l'application du signal de sélection concerné, les transistors MOS MT sont débloqués, et de plus les charges accumulées dans les photodiodes PD sont émises vers les lignes de sortie Lo respectives à travers les transistors MOS MT débloqués concernés. D'autre part, le signal de sélection émis par le registre à décalage horizontal 32h est appliqué successivement aux transistors MOS Tr respectifs du circuit d'émission de signal de pixel 31 qui correspondent aux colonnes respectives de la configuration matricielle, c'est-à-dire que l'analyse dans la direction horizontale est effectuée. Par conséquent, les lignes de sortie Lo respectives sont connectées successivement à la ligne de sortie commune Lc à travers les transistors MOS Tr qui sont sélection-nés et débloqués successivement par l'application du signal de sélection concerné. Ainsi, parmi les signaux (charges) de pixels émis par les pixels unités 22 respectifs sélectionnés par le registre à décalage vertical 33v, le signal de pixel qui est émis vers la ligne de sortie Lo correspondant à la colonne sélectionnée par le registre à décalage horizontal 32h est introduit dans le tampon de sortie Bff. Par conséquent, les multiples pixels unités 22 disposés sous la forme matricielle sont analysés successive- ment dans la direction horizontale et dans la direction verticale en combinant les conditions temporelles de sélection de ligne basées sur le registre à décalage vertical 32v et les conditions temporelles de sélection de colonne basées sur le registre à décalage horizontal 32h, pour obtenir ainsi le signal (charges) de pixel de chaque pixel unité. Par conséquent, le signal (charges) de pixel obtenu à partir de chaque pixel unité 22 peut être obtenu comme un signal d'imageur Dp fourni par le tampon de sortie Bff. On décrira ensuite en référence aux figures 2 à 4A-4B une structure dans laquelle l'imageur 20 ayant la structure de base décrite ci-dessus est conçu de façon que les multiples pixels unités 22 disposés sous la forme matricielle puissent être assemblés (groupés) en sous-fenêtres W11 à WNM. Comme décrit ci-dessus, l'imageur 20 conforme à ce mode de réalisation est conçu de façon que les multiples pixels unités 22 disposés sous la forme matricielle soient groupés par exemple par neuf pour cha- que unité (3 lignes x 3 colonnes), en fixant ainsi le concept d'une sous-fenêtre incluant neuf pixels unités, et que les charges collectées (intégrées) pour toute sous-fenêtre (ce qu'on appelle ci-après "charge intégrée") soient fournies en sortie pour chaque sous-fenêtre. La sous-fenêtre W31 sera décrite ci-après à titre représentatif en référence. à la figure 2, mais la description suivante peut être appliquée aux autres sous-fenêtres W11, W12, W13, W21, W22, W23, W32, W33, ..., WNM. Ainsi, les neuf pixels unités 22 (Pa, Pb, Pc, Pd, Pe, Pf, Pg, Ph, Pi) constituant la sous-fenêtre W31 sont connectés les uns aux autres de façon que leurs sorties soient rassemblées (intégrées) par un circuit de couplage 23, grâce à quoi les signaux (charges) de pixels émis par les pixels unités 22 de la sous-fenêtre W31 peuvent être collectés comme une charge intégrée, et émis vers un interrupteur MOS 26a d'un réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal, 26. Chaque réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal, 26, est un groupe d'interrupteurs à semiconducteur qui peut sélectionner l'une quelconque des sous-fenêtres respectives (sousfenêtres disposées horizontalement) W11 à WNM disposées dans la direction horizontale, et il comprend par exemple des interrupteurs MOS (transistors MOS) 26a, 26b, 26c. Dans la description suivante, on décrira le réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal, 26, connecté à la sous-fenêtre W31. Le réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal, 26, comprend un interrupteur MOS 26a pour commander l'émission de la sous-fenêtre W31, un interrupteur MOS 26b pour commander l'émission de la sous-fenêtre W32 et un interrupteur MOS 26c pour commander l'émission de la sous-fenêtre W33, et dans ce réseau la borne de drain de chaque interrupteur MOS est connectée à une borne d'entrée, et la borne de source de chaque interrupteur MOS est connectée à une borne de sortie commune. Par conséquent, ce réseau commande la commutation de chaque interrupteur à l'état passant / bloqué conformé- ment à un état de tension appliqué sur la borne de grille de chaque inter- rupteur MOS (l'interrupteur est passant dans le cas d'un niveau haut (H), et bloqué dans le cas d'un niveau bas (B)), et il commande l'acceptation / interdiction de l'émission de chacune des sous-fenêtres W31, W32, W33 disposées dans la direction horizontale. Ainsi, il peut sélectionner dans la direction horizontale l'une quelconque des sous-fenêtres W31, W32, W33 à partir de laquelle la charge intégrée peut être extraite. En outre, le réseau d'interrupteurs de sélection d'émission de sousfenêtre horizontal, 26, ayant la même structure est incorporé pour chaque ligne, et les bornes de ligne des interrupteurs MOS respectifs sont connectées les unes aux autres dans la direction verticale (p.ar exemple, la borne de grille de la sous-fenêtre W11, la borne de grille de la sousfenêtre W21 et la borne de grille de la sous-fenêtre W31), grâce à quoi les sous-fenêtres W11, W12, W13 et les sous-fenêtres W21, W22, W23 peuvent être sélectionnées de façon similaire dans la direction horizon- tale. En ce qui concerne le réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal, 26, décrit ci-dessus, incorporé pour chaque ligne, chaque borne de sortie de ce réseau est connectée à une entrée d'un réseau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27. Ainsi, la borne de sortie du réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal, 26, de chaque ligne est connectée à chaque borne d'entrée du réseau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27, ayant la même structure que le réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal, 26. Par conséquent, les trois sous-fenêtres rassemblées dans la direction horizontale par le réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal 26 (par exemple les sous-fenêtres W1, W2, W3, les sous-fenêtres W21, W22, W23, les sous-fenêtres W31, W32, W33) peu- vent être sélectionnées dans la direction verticale. Les réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26, et le réseau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27, sont construits comme décrit ci-dessus, et sont connectés aux sous-fenêtres respectives W11 à WNM. Par consé- quent, les sous-fenêtres W11 à WNM peuvent être sélectionnées par un signal de commande émis par un circuit de sélection de sous-fenêtre 35. Ainsi, des signaux de commande avec lesquels l'une des sous-fenêtres WI1 à WNM à partir de laquelle la charge intégrée doit être extraite peut être sélectionnée sur la base d'un système de coordonnées bidimension-nel (matrice N'W), sont appliqués aux réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26, et au réseau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27, pour spécifier ainsi la sous-fenêtre pour permettre l'émission des charges intégrées. La figure 2 montre la structure du circuit de sélection de sous-fenêtre 35 qui peut émettre les signaux de commande 4SW01, 4SW02, (I)SW03 pour la direction horizontale, devant être appliqués aux réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26. Ainsi, le circuit de sélection de sous-fenêtre 35 comprend un circuit décodeur qui peut émettre les signaux de commande (1)SWO1, 4 SW02, 4)SW03 pour permettre la sélection dans la direction horizontale des neuf sous- fenêtres W11, W12, W13, W21, W22, W23, W31 W32, W33 (qu'on appelle ci- après "WI1 à W33") disposées sur 3 lignes x 3 colonnes, et il comprend des circuits ET 35a, 35b, 35c et des circuits inverseurs 35d, 35e. Par exemple, lorsque "SWhO=O, SWh1=0" est appliqué en entrée en tant que signal de sélection horizontale de sous-fenêtre, les signaux de commande 4SW01=1, 4SW02=0, (1)SW03=0 sont émis. Lorsque "SWhO=1, SWh1=0" est appliqué en entrée, les signaux de commande (I)SW01=0, 4SW02=1, (1)SW03=0 sont émis. Lorsque "SWhO=O, SWh1=1" est appliqué en entrée, les signaux de commande 4 SW01=0, 4SW02=0, 4 SW03=1 sont émis. Lorsque "SWhO=1, SWh1=1", les signaux de commande 4SW01=0, eW02=0, (J)SW03=0 sont émis. Un circuit de sélection de sous-fenêtre qui peut émettre les signaux de commande (I)SW10, (bSW20, (I)SW30 de la direction verticale qui sont appliqués au réseau d'interrupteurs de sélection d'émission de sousfenêtre vertical, 27, n'est pas représenté, mais il comprend le même circuit décodeur que le circuit de sélection de sous-fenêtre 35 décrit cidessus. Comme dans le cas du circuit de sélection de sous-fenêtre 35, lorsque "SWvO=O, SWv1=0" est appliqué en entrée que tant que signal de sélection verticale de sous-fenêtre, les signaux de commande 4SW10=1, 4SW20=0, (1)SW30=1 sont émis, et lorsque "SWvO=1, SWv1=0" est appli- qué en entrée, les signaux de commande 4SW10=0, 4SW20=1, 4SW30=0 sont émis. En outre, lorsque "SWv0=0, SWv1=1" est appliqué en entrée, les signaux de commande 4 SW10=0, 4SW20=0, 4SW30=1 sont émis, et lorsque "SWv0=1, SWv1=1" est appliqué en entrée, les signaux de corn- mande 4SW10=0, 4SW20=0, 4SW30=0 sont émis. Comme décrit ci-dessus, la charge intégrée émise par la sous-fenêtre W11 à WNM sélectionnée par les réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26, et le réseau d'inter-rupteurs de sélection d'émission de sous-fenêtre vertical, 27, est appli- quée en entrée d'une section d'émission de signal d'image de sous-fenêtre 24, connectée au côté de sortie du réseau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27. On décrira ici la structure de la section d'émission de signal d'image de sous-fenêtre 24 en se référant à la figure 4B. Comme représenté sur la figure 4B, la section d'émission de signal d'image de sous-fenêtre 24 comprend un élément d'accumulation de charge EC qui peut accumuler des charges introduites par des bornes d'entrée Pif, Pi2, et un convertisseur analogique - numérique (A-N), ADC, qui peut convertir en un signal électrique les charges accumulées dans l'élément d'accumulation de charge EC, et émettre le signal électrique par une borne de sortie Po. L'élément d'accumulation de charge EC correspond à "l'unité d'accumulation de charge", et le convertisseur analogique - numérique ADC correspond à "l'unité d'émission de signal d'image". L'élément d'accumulation de charge EC est un condensateur à semiconducteur qui peut être formé par exemple par le processus CMOS, et il est conçu de façon à accumuler la charge intégrée émise par le ré-seau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27. Lorsque la charge intégrée émise par le réseau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27, est basée sur les signaux de sortie des multiples sous-fenêtres W11 à WNM, l'élément d'accumulation de charge EC peut recevoir toutes les charges intégrées provenant de la section d'émission de signal d'image de sous-fenêtre 24, et accumuler et combiner une ou plusieurs charges intégrées quelconques, comme une charge composite. Les deux bornes d'entrée sont incorporées dans la section d'émission de signal d'image de sous-fenêtre 24 représentée sur la figure 4B du fait qu'une structure à deux entrées est adoptée dans un imageur 20' (figure 3) qu'on décrira ultérieurement comme un autre mode de réalisation, pour la commodité. Le convertisseur analogique - numérique ADC a pour fonction de convertir un signal analogique en un signal numérique, et il peut prélever à un instant prédéterminé la charge composite accumulée dans l'élément d'accumulation de charge EC, et convertir la charge composite en un signal numérique. Le signal numérique émis par le convertisseur ana- logique numérique ADC est un signal d'image émis comme un signal de sous-fenêtre Dw, et il représente la quantité de charge composite sous la forme d'une valeur analogique, par une expression binaire. Ce convertisseur analogique - numérique ADC peut également être formé par le processus CMOS, comme dans le cas de l'élément d'accumulation de charge EC. Comme décrit ci-dessus, conformément à l'imageur 20 de ce mode de réalisation, en plus de la structure de base décrite ci-dessus en référence à la figure 1, les charges émises par les multiples pixels unités 22 disposés dans chaque sous-fenêtre W11 à WNM sont collectées pour toutes les sous-fenêtres W11 à WNM et sont émises comme une charge intégrée par chacun des multiples circuits de couplage 23 qui sont incorporés pour chaque sous-fenêtre W11 à WNM, et une ou plusieurs charges intégrées quelconques sont sélectionnées parmi les multiples charges intégrées ainsi émises, et sont émises par les réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26, et le réseau d'inter- rupteurs de sélection d'émission de sous-fenêtre vertical, 27. Une ou plu-sieurs charges intégrées quelconques émises par les réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26, et le ré-seau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27, sont accumulées et combinées comme une charge composite par l'élé- ment d'accumulation de charge EC, et en outre la charge composite accumulée dans l'élément d'accumulation de charge EC est convertie en un signal de sous-fenêtre Dw par le convertisseur analogique - numérique ADC, et est ensuite émise. Par conséquent, n'importe laquelle des charges intégrées qui 35 sont intégrées pour chaque sous-fenêtre W11 à WNM, c'est-à-dire n'im-porte laquelle des charges intégrées des sous-fenêtres respectives W11 à WNM, peut être émise comme un signal de sous-fenêtre Dw, ou bien de multiples charges intégrées quelconques qui sont intégrées pour chaque sous-fenêtre W11 à WNM peuvent être combinées et émises comme un signal de sousfenêtre Dw. Par conséquent, en comparaison avec un cas dans lequel le signal (charges) de pixel émis par chaque pixel unité 22 est obtenu comme un signal d'imageur Dp, il est inutile qu'un circuit pour combiner les signaux d'imageur Dp (charges) ou pour le traitement de ceux-ci soit établi séparément à l'extérieur, et une image ayant une faible résolution peut aisément être obtenue. Ainsi, dans l'imageur 20 conforme à ce mode de réalisation, le circuit de traitement de signal, etc., à l'extérieur peut être construit de manière simple, et de plus le traitement de combinaison des signaux (charges) de pixels n'est pas exigé à l'extérieur. La vitesse de traitement de signal à l'extérieur peut donc être augmentée. En outre, le dispositif de mémoire, les circuits périphériques, etc., qui étaient exigés jusqu'à présent pour combiner les signaux (charges) de pixels ne sont pas exigés dans ce mode de réalisation, ce qui fait que le système complet contenant l'imageur 20 concerné peut être miniaturisé, ce qui contribue à la réduction du coût pour réaliser le système. Le circuit complet de l'imageur 20 peut être réalisé dans la même puce de semiconducteur en formant les circuits de couplage 23, les sections d'émission de signal d'image de sous-fenêtre 24, les réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26, les réseaux d'interrupteurs de sélection d'émission de sous-fenêtre verticaux, 27, le circuit d'émission de signal de pixel 31, le registre à décalage horizontal 32h, le registre à décalage vertical 32v, le circuit de sélection de sous-fenêtre 35, le tampon de sortie Bff, etc., dans le substrat semi-conducteur (basé sur le processus CMOS) constituant le photo-réseau d'imageur 21. Par conséquent, l'imageur 20 peut être miniaturisé en com- paraison avec un cas dans lequel ces éléments sont réalisés séparément du substrat semiconducteur dans lequel le photoréseau d'imageur 21 est formé. On décrira ensuite un autre mode de réalisation en se référant aux figures 3 et 4A-4B. Un imageur 20' conforme à ce mode de réalisation est conçu de façon qu'une section d'émission de signal d'image de sous-fenêtre 24 soit incorporée pour chacune des sous-fenêtres W11 à WNM, en plus de la structure de base décrite en référence à la figure 1. Par conséquent, les éléments constitutifs qui sont pratiquement identiques à ceux de l'imageur 20 décrit en référence à la figure 2 sont désignés par les mêmes numéros de référence sur la figure 3, et leur description est omise. Comme représenté sur la figure 3, dans l'imageur 20' conforme à cet exemple, une section d'émission de signal d'image de sous-fenêtre 24 qui peut accumuler des charges émises par de multiples pixels unités 22 disposés dans chaque sous-fenêtre (W11 à WNM), est incorporée pour chaque sous-fenêtre (WI1 à WNM). Par exemple, dans la structure représentée sur la figure 3, des charges sont émises à partir de neuf (3 lignes x 3 colonnes) pixels unités 22 respectifs (Pa, Pb, Pc, Pd, Pe, Pf, Pg, Ph, Pi) constituant la sous-fenêtre WI 1, et sont accumulées dans la section d'émission de signal d'image de sous-fenêtre 24 correspondante. Par conséquent, dans la section d'émission de signal d'image de sous-fenêtre 24, les charges émises par les pixels unités 22 sont combinées les unes aux autres pour produire une charge composite, et un signal numérisé correspondant à la charge composite ainsi obtenue est émis vers le circuit d'émission de signal de sous-fenêtre 34. Dans ce mode de réalisation, le signal numérique émis par la section d'émission de signal d'image de sous-fenêtre 24 est appelé un signal d'image dw. Dans le mode de réalisation représenté sur la figure 3, la section d'émission de signal d'image de sous-fenêtre 24 est incorporée pour chaque sous-fenêtre (W11 à WMN). On peut cependant adopter une structure commune dans laquelle une seule section d'émission de signal d'image de sous-fenêtre 24 est utilisée en commun pour deux, ou plus, sous-fenêtres adjacentes W11, W12, W23. Dans ce cas, il est possible de réduire le nombre de sections d'émission de signal d'image de sous- fenêtre 24 exigées. Le circuit d'émission de signal de sous-fenêtre 34 est un circuit multiplexeur destiné à émettre les signaux d'image dw émis par les sections d'émission de signal d'image de sous-fenêtre 24 des sousfenêtres W11 à WNM respectives, conformément aux signaux de commande 4SW01, (I)SW02, 4SW03 émis par le circuit de sélection de sous-fenêtre 35. La figure 3 montre la structure du circuit d'émission de signal de sousfenêtre 34 pour effectuer la commande d'émission dans la direction horizontale. Le circuit d'émission de signal de sous-fenêtre 34 représenté sur la figure 3 peut effectuer la sélection dans la direction horizontale des sections d'émission de signal d'image de sous-fenêtre 24 des neuf sousfenêtres W11 à W33 disposées sur 3 lignes x 3 colonnes. Par conséquent,les bornes de sortie des sections d'émission de signal d'image de sousfenêtre 24 des sous-fenêtres respectives disposées dans la direction verticale sont connectées en commun à chacune des bornes d'entrée de circuits ET constituant le circuit d'émission de signal de sous-fenêtre 34, et de plus le circuit de sélection de sous-fenêtre 35 est connecté au circuit d'émission de signal de sous-fenêtre 34 de façon que les signaux de commande émis par le circuit de sélection de sous-fenêtre 35 puissent être appliqués aux autres bornes d'entrée des circuits ET 34a à 34c. Ainsi, par exemple, les signaux de sortie (signaux d'image dw) des sections d'émission de signal d'image de sous-fenêtre 24 correspondant aux sous-fenêtres W11, W21, W31 sont appliqués à une borne d'entrée du circuit ET 34a, et le signal de commande 4SW01 émis par le cir- cuit de sélection de sous-fenêtre 35 est appliqué à l'autre borne d'entrée du circuit ET 34a. De façon similaire, les signaux de sortie (signaux d'image dw) des sections d'émission de signal d'image de sous-fenêtre 24 correspondant aux sous-fenêtres W12, W22, W32 sont appliqués à une borne d'entrée du circuit ET 34b, et le signal de commande 4SW02 émis par le circuit de sélection de sous-fenêtre 35 est appliqué à l'autre borne d'entrée du circuit ET 34b. En outre, les signaux de sortie (signaux d'image dw) des sections d'émission de signal d'image de sous-fenêtre 24 correspondant aux sous-fenêtres W13, W23, W33 sont appliqués à une borne d'entrée du circuit ET 34c, et le signal de commande 4 SW03 émis par le circuit de sélection de sous-fenêtre 35 est appliqué à l'autre borne d'entrée du circuit ET 34c. Les signaux de sortie des circuits ET 34a, 34b, 34c respectifs sont appliqués à un circuit OU 34d pour réaliser ainsi la sommation logique de ces signaux de sortie, obtenue sous la forme d'un signal de sortie du circuit OU 34d. Ainsi, le signal de sous- fenêtre Dw est obtenu comme le signal de sortie de multiplexeur. Sur la figure 3, le circuit d'émission de signal de sous-fenêtre 34 et le circuit de sélection de sous-fenêtre 35 sont illustrés comme des éléments pour permettre la sélection dans la direction horizontale des sections d'émission de signal d'image de sous-fenêtre 24 des sous-fenêtres W11 à W33, et il faut considérer le fait que le circuit d'émission de signal de sous-fenêtre 34 et le circuit de sélection de sous-fenêtre 35 sont réalisés de façon similaire comme des éléments pour permettre la sélection dans la direction verticale des sections d'émission de signal d'image de sous-fenêtre 24 des sous-fenêtres W11 à W33. En outre, le circuit d'émission de signal de sous-fenêtre 34 et le circuit de sélection de sous-fenêtre 35 correspondent à "l'unité de sélection de signal de sortie". En adoptant la structure de l'imageur 20' représenté sur la figure 3, les charges émises par les multiples pixels unités 22 disposés dans les multiples sous-fenetres W11 à WNM sont accumulées et combi- nées comme une charge composite par les multiples éléments d'accumulation de charge EC (sections d'émission de signal de pixels de sous-fenêtre 24), et la charge composite concernée est convertie en un signal d'image Dw et est ensuite émise par les multiples convertisseurs analogique - numérique ADC (sections d'émission de signal d'image de sous- fenêtre 24). Un signal d'image Dw quelconque est sélectionné parmi les multiples signaux d'image Dw émis par les multiples convertisseurs ana-logique - numérique ADC (sections d'émission de signal d'image de sous-fenêtre 24), et il est émis par le circuit d'émission de signal de sous-fenêtre 34 et le circuit de sélection de sous-fenêtre 35. Ainsi, la charge composite obtenue pour chaque sous-fenêtre W11 à WNM peut être convertie sous la forme du signal d'image dw correspondant, et n'importe quel signal d'image dw peut être sélectionné et émis. Ni un circuit, ni un traitement, n'est exigé séparément pour combiner les signaux (charges) de pixels, et par conséquent une image ayant une résolution inférieure peut être obtenue aisément. En outre, en adoptant la structure commune dans laquelle la section d'émission de signal d'image de sous-fenêtre 24 commune aux deux, ou plus, sous-fenêtres W11, W12, W13, ..., est incorporée, la charge composite obtenue en combinant en commun ces sous-fenêtres W11, W12, W13, ... est convertie sous la forme du signal d'image dw correspondant, et n'importe quel signal d'image dw ainsi converti peut être sélectionné et émis. Par conséquent, comme dans Ile cas de l'imageur 20 décrit ci-dessus, conformément à l'imageur 20', le circuit de traitement de signal, etc., à l'extérieur peut être réalisé de manière simple, et il est inutile de combiner les signaux (charges) de pixels à l'extérieur, ce qui fait que la vitesse de traitement de signal à l'extérieur peut être augmentée. En outre, un dispositif de mémoire, des circuits périphériques de celui-ci, etc., exigés pour combiner des signaux (charges) de pixels ne sont pas exigés, ce qui fait que le système complet contenant l'imageur 20' concerné peut être miniaturisé. Le système peut donc être réalisé avec un faible coût. En ce qui concerne l'imageur 20', le circuit complet de l'imageur 20' peut être réalisé sur la même puce de semiconducteur en formant les sections d'émission de signal d'image de sous-fenêtre 24, les réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26, les réseaux d'interrupteurs de sélection d'émission de sous-fenêtre verticaux, 27, le circuit d'émission de signal de pixel 31, le registre à décalage horizontal 32h, le registre à décalage vertical 32v, le circuit d'émission de signal de sous-fenêtre 34, le circuit de sélection de sousfenêtre 35, le tampon de sortie Bff, etc., dans le substrat semiconducteur (basé sur le processus CMOS) constituant le photo-réseau d'imageur 21. Par conséquent, l'imageur 20' concerné peut être miniaturisé en comparaison avec la structure dans laquelle les éléments ci-dessus sont formés séparément du substrat semiconducteur constituant le photo-réseau d'imageur 21. On décrira ensuite en référence aux figures 5 à 7 des modifica-tions 1 à 3 de l'imageur 20 et de l'imageur 20' conformes aux modes de réalisation décrits ci-dessus. Dans ces modifications, en ajoutant un circuit de compteur en anneau à la structure de l'imageur 20, 20' décrite en référence aux figures 1 à 3, le signal de sous-fenêtre Dw, etc., peut être émis de façon répétitive dans une plage prédéterminée. Les figures 5 à 7 montrent principalement le circuit de compteur en anneau et ses circuits périphériques, et la structure de l'imageur 20, 20' n'est pas illustrée. En outre, les éléments constitutifs qui sont pratiquement les mêmes que ceux de l'imageur 20 décrit en référence à la figure 2 et de l'imageur 20' décrit en référence à la figure 3 sont désignés par les mêmes numéros de réfé- rence sur les figures 5 à 7, et leur description est omise. Dans une modification 1, comme représenté sur la figure 5, la fonction consistant à sélectionner de façon répétée, en un ordre prédéterminé, de multiples signaux d'image dw comprenant de multiples char- ges intégrées et émis par de multiples circuits de couplage 23, et à émettre vers les éléments d'accumulation de charge EC les signaux d'image dw ainsi sélectionnés, est réalisée et ajoutée par un circuit de compteur en anneau 36. Ainsi, dans la modification 1, le circuit de compteur en anneau 36 est incorporé à la place du circuit de sélection de sbus-fenêtre 35 représenté sur la figure 2. Le circuit de compteur en anneau 36 est un compteur réalisé en connectant des registres à décalage en une forme en anneau. Dans la modification représentée sur la figure 5, trois bascules JK 36a, 36b, 36c sont incluses de façon qu'elles puissent émettre de fa- çon cyclique les signaux de commande 4SW01, 4SW02, 4 SW03 vers les sousfenêtres W11, W12, W13 disposées sur trois colonnes. Le circuit de compteur en anneau 36 correspond à "l'unité de sélection de charge intégrée". De façon spécifique, trois bascules JK 36a, 36b, 36c sont con-nectées de façon que les signaux de sortie QI, -Q1 de la bascule JK 36a à l'étage antérieur ("-Q" désigne une valeur logique inverse de Q) puis-sent être appliqués continuellement aux bornes d'entrée J, K de la bas-cule JK 36b à l'étage intermédiaire, les signaux de sortie, Q2, -Q2 de la bascule JK 36b puissent être appliqués continuellement à la bascule JK 36c à l'étage postérieur, et les signaux de sortie Q3, -Q3 de la bascule JK 36c puissent être appliqués continuellement aux bornes d'entrée J, K de la bascule JK 36a à l'étage antérieur. En outre, le même signal d'horloge CKL est appliqué à l'entrée d'horloge CK de chaque bascule JK 36a, 36b, 36c. Ainsi, en synchronisme avec le signal d'horloge CLK appliqué au circuit de compteur en anneau 36, il est possible de répéter l'opération consistant à décaler successivement l'impulsion de sortie à chaque étage vers la sortie de l'étage voisin, comme "Q1=1, Q2=0, Q3=0" --> "Q1=0, Q2=1, Q3=0" --> "Q1=0, Q2=0, Q3=1" > "Q1=1, Q2=0, Q3=0" >, .... Ainsi, il est possible de faire circuler les valeurs des signaux de commande (I)SWO1, (1)SW02, 1)SW03 émis vres les sous-fenêtres W11, W12, W13, comme "100" * "010" -> "001" --> "100" -* "010" t..., grâce à quoi il est possible d'effectuer la commande d'état passant / bloqué des interrupteurs MOS 26a, 26b, 26c des réseaux d'interrupteurs de sélection d'émission de sous-fenêtre horizontaux, 26. Par conséquent, les sousfenêtres W11 à WNM peuvent être analysées de façon répétée dans la direction horizontale sur chaque largeur de trois colonnes ("W11, W12, W13", "W21, W22, W23", "W31, W32, W33", ...). La figure 5 montre la structure pour commander le réseau d'interrupteurs de sélection d'émission de sous-fenêtre horizontal, 26, et un circuit de compteur en anneau pour commander le réseau d'interrupteurs de sélection d'émission de sous-fenêtre vertical, 27, peut être réalisé comme dans le cas du circuit de compteur en anneau 36. Par exemple, en effectuant la commande d'état passant 1 bloqué des interrupteurs MOS 27a, 27b, 27c, les sous-fenêtres W11 à WNM peuvent être analysées de façon répétitive dans la direction verticale pour chaque largeur de trois lignes ("W11, W21, W23", "W12, W22, W32", "W13, W23, W33", ...). Par conséquent, dans les sous-fenêtres W11, W12, W13, etc., le signal de sous-fenêtre Dw qui est émis de façon répétitive peut être obtenu, bien que sa résolution soit faible. Dans la structure représentée sur la figure 5, en interposant un circuit ET 36d dans la connexion annulaire du circuit de compteur en anneau 36 (le fil pour connecter la sortie Q3 de la bascule JK 36c à l'entrée J de la bascule JK 36a), l'émission cyclique des signaux de commande (1)SW01, 4SW02, (pSW03 par le circuit de compteur en anneau 36 n'est pas permise, à moins qu'un signal H ne soit appliqué au circuit ET 36d. C'est-à-dire que ce n'est que lorsque la condition "SBh0=1, SBh1=1" est appliquée en entrée en tant que signal de démarrage du compteur en anneau, qu'un circuit de sélection 37 qui peut émettre un signal de niveau H vers le circuit ET 36d concerné, est établi par un circuit ET 37a et des circuits inverseurs 37b, 37c, pour permettre la commande de fonctionnement du circuit de compteur en anneau 36. Sur la figure 5, la fonction consistant à sélectionner de façon répétée les multiples signaux d'image dw obtenus à partir des multiples charges intégrées émises par les multiples circuits de couplage 23, dans un ordre prédéterminé, et à émettre les multiples signaux d'image dw vers l'élément d'accumulation de charge EC, est accomplie par le circuit de compteur en anneau 36. Cependant, dans ce cas, le circuit de compteur en anneau 36 est incorporé à la place du circuit de sélection de sous- fenêtre 35 représenté sur la figure 3, et il applique au circuit d'émission de signal de sous-fenêtre 34 les signaux de commande (I)SWO1, 4SW02, (I)SW03 émis par le circuit de compteur en anneau 36. Par conséquent, les valeurs des signaux de commande 4SW01, $SW02, 4SW03 appliqués au circuit d'émission de signal de sous-fenêtre 34 peuvent changer de façon cyclique comme "100" -"010" -* "001" "100" --> "010" et par conséquent les sous-fenêtres W11 à WNM sont analysées de façon répétée dans la direction horizontale sur chaque largeur de trois colonnes ("W11, W12, W13", "W21, W22, W23", "W31, W32, W33", ...). Le circuit de compteur en anneau 36 de ce cas correspond à "l'unité de sélection de signal de sortie". Comme décrit ci-dessus, dans la modification 1, le circuit de compteur en anneau 36 sélectionne de façon répétée, dans un ordre pré-déterminé, les multiples charges intégrées émises par les multiples circuits de couplage 23, et émet vers l'élément d'accumulation de charge EC les charges intégrées sélectionnées. Par conséquent, dans des sous-fenêtres arbitraires WIJ à WKL pour émettre les multiples charges intégrées, le signal de sous-fenêtre Dw est obtenu de façon répétée, bien que la résolution soit faible. Par conséquent, par exemple, lorsqu'en relation avec une plage spécifique, un objet cible est recherché et un signal de sous-fenêtre Dw est obtenu, il est inutile d'incorporer le circuit et le trai- tement de commande pour celui-ci, et un signal d'image désiré peut être obtenu aisément et rapidement. Ainsi, le traitement de signal à l'extérieur peut être simplifié et la vitesse de traitement peut être améliorée. En outre, le système complet contenant l'imageur 20, 20', peut être miniaturisé. Comme représenté sur la figure 6, dans une modification 2, la fonction de commande des multiples pixels unités 22 disposés dans une ou plusieurs sous-fenêtres sélectionnées quelconques, WIJ à WKL, parmi les sous-fenêtres W11 à WNM, de façon que les charges puissent être émises dans un ordre prédéterminé à partir des multiples pixels unités 22, est réalisée et ajoutée au circuit de compteur en anneau 38. Ainsi, dans la modification 2, un circuit de compteur en anneau 38 est incorporé à la place du registre à décalage horizontal 32h représenté sur la figure 1. Le circuit de compteur en anneau 38 est constitué de multiples bascules JK, comme dans le cas du circuit de compteur en anneau 36 décrit dans la modification 1. Dans ce cas, la description de la structure de circuit est omise. Le circuit de compteur en anneau 38 est constitué de trois bascules JK 38a, 38b, 38c, comme dans le cas de la bascule JK 36a, et il est conçu de façon que des signaux 4SP01, 4SP02, 4SP03 soient émis de manière cyclique en tant que signaux de corn- mande. Le circuit de compteur en anneau 38 correspond à "l'unité de commande d'émission de charges de pixels à l'intérieur de la zone". Dans le circuit de compteur en anneau 38, en synchronisme avec le signal d'horloge CLK appliqué au circuit de compteur en anneau 38, l'opération consistant à décaler successivement l'impulsion de sortie à chaque étage vers la sortie suivante est répétée comme "Q1=1, Q2=0, Q3=0" -4 "Q1=0, Q2=1, Q3=0" > "Q1=0, Q2=0, Q3=1" > "Q1=1, Q2=0, Q3=0" >, ..., de façon que les signaux de commande (I)SPO1, 4 SP02, 4SP03 qui varient de manière cyclique comme "100" > "010" > "001" --> "100" > "010" > ..., soient émis vers les trois pixels unités 22 (Pa, Pb,Pc) dans la direction horizontale dans la sous-fenêtre W11, par exemple. Par conséquent, les pixels unités 22 Pa, Pb, Pc sont soumis successivement à la commande d'état passant / bloqué, de façon que les pixels unités 22 puissent être analysés de façon répétée dans la direction horizontale, sur chaque largeur de trois colonnes ("Pa, Pb, Pc", "Pd, Pe, Pf", "Pg, Ph, Pi"). Ainsi, le signal d'imageur Dp de chaque pixel unité 22 peut être obtenu de façon répétée dans une plage prédéterminée. Le traitement d'émission du signal d'imageur Dp de chaque pixel unité 22 en relation avec une plage prédéterminée, parmi les multiples pixels unités 22 dans la sous-fenêtre, sera appelé "traitement de sous-bloc". La figure 6 montre la structure de commande de multiples unités de pixels 22 dans la direction horizontale, mais le circuit de compteur en anneau pour commander de multiples pixels unités 22 dans la direction verticale peut également être réalisé de façon similaire au cas du circuit de compteur en anneau 38. En outre, non seulement les multiples pixels unités 22 disposés dans la sous-fenêtre W11, mais également les multiples pixels unités 22 disposés dans la plage s'étendant sur les deux, ou plus, sous-fenêtres W11 à WNM, peuvent être analysés de façon répétée dans une plage prédéterminée, par les signaux de commande 4SP01, (I)SP02, 4SP03, etc. Le circuit de sélection 37 représenté sur la figure 6 est réalisé comme dans le cas du circuit de sélection 37 pour commander le circuit de compteur en anneau 36 décrit en relation avec la modification 1, et il correspond à "l'unité de sélection de zone". Comme décrit ci-dessus, dans la modification 2, une ou plu-sieurs sousfenêtres quelconques WIJ à WKL parmi les sous-fenêtres W11 à WNM sont sélectionnées par le circuit de sélection 37, et les multiples pixels unités 22 disposés dans les sous-fenêtres WIJ à WKL sélectionnées par le circuit de sélection 37 sont commandés par le circuit de compteur en anneau 38 de façon que les charges puissent être émises en un ordre prédéterminé à partir des multiples pixels unités 22 concernés. Par conséquent, les charges sont émises dans un ordre prédéterminé à partir des multiples pixels unités 22 disposés dans n'importe quelle sousfenêtre WIJ à WKL (traitement de sous-bloc), de façon qu'un signal d'image ayant une résolution élevée puisse être obtenu dans n'importe quelle sous-fenêtre WIJ à WKL. Par conséquent, lorsqu'un objet cible est reconnu par le signal de sousfenêtre à faible résolution Dw, sur la base de la charge intégrée ou du signal d'image dw de chaque sous-fenêtre WI1 à WMN, l'objet cible concerné peut être reconnu par le signal d'image Dp à résolution élevée, en fixant la plage d'existence de l'objet cible concerné à n'importe quelle sous-fenêtre WIJ à WKL concernée. Ainsi, à la fois le signal de sous-fenêtre à faible résolution dw et le signal d'imageur à haute résolution Dp peuvent être émis sans incorporer séparément à l'extérieur le circuit de sous-bloc et le traitement de sous-bloc pour obtenir le signal d'imageur Dp. Par conséquent, le traitement de signal à l'extérieur peut être simpli- fié davantage et la vitesse de traitement peut être améliorée davantage. En outre, le système complet contenant l'imageur 20, 20' peut être miniaturisé davantage. Comrne représenté sur la figure 7, la modification 3 comporte un circuit de registre à décalage horizontal / compteur en anneau 39 réalisé en formant un compteur en anneau 38 par une partie du registre à décalage horizontal 32h qui peut commander de multiples pixels unités 22, de façon que des charges puissent être émises en un ordre prédéterminé, indépendamment des sous-fenêtres W11 à WNM. Ainsi, dans la modifica- tion 3, un circuit de commutation 39a1, un circuit de sélection de sous-bloc 39a2, etc., sont ajoutés à certaines des multiples bascules JK 32ha, 32hb, 32hc, ... (bascules JK 32ha, 32hb, 32hc), ce qui permet d'obtenir la fonction du circuit de compteur en anneau 38 représenté sur la figure 6. De façon spécifique, un circuit inverseur est interposé entre les bornes d'entrée J, K de chaque bascule JK par le circuit de commutation de fonction 39a. Ainsi, lorsque le circuit inverseur concerné est interposé, la valeur logique inverse de la valeur logique appliquée à la borne d'entrée J, est appliquée à la borne d'entrée K, et par conséquent la bascule JK concernée fonctionne comme une bascule D. Le fait que le circuit in- verseur doive être interposé ou non est commandé par un interrupteur MOS connecté en série à chaque circuit inverseur. Avec le circuit de sélection de sous-bloc 39b, la présence ou l'absence de la connexion annulaire du circuit de compteur en anneau (le fil pour connecter la borne de sortie -Q de la bascule JK à l'étage posté-rieur à la borne d'entrée K de la bascule JK à l'étage de tête), et sa position de connexion sont commandées par de multiples interrupteurs MOS. En outre, en interposant un circuit ET à un certain point intermédiaire du fil pour connecter la borne de sortie Q de la bascule JK au dernier étage, à la borne d'entrée J de la bascule JK à l'étage de tête, on obtient une structure de circuit qui est une connexion annulaire similaire, conçue de façon à ne pas fonctionner comme un circuit de compteur en anneau à moins qu'un signal de niveau H ne soit appliqué au circuit ET concerné. Le signal de niveau H est commandé par le circuit de sélection 37, comme dans le cas des modifications 1, 2 décrites ci-dessus. En outre, la figure 7 montre une structure dans la direction horizontale, et en ce qui concerne la direction verticale, on peut adopter la même structure pour le registre à décalage vertical 32v. Lorsque la même fonction que dans la modification 2 décrite ci-dessus est appliquée au registre à décalage horizontal 32h, par exemple comme représenté sur la figure 7, un circuit inverseur et des interrupteurs MOS 39a1, 39a2, 39a3 sont connectés entre les bornes d'entrée J, K de chacune des bascules JK 32ha, 32hb, 32hc, pour constituer un circuit de commutation de fonction 39a. Un fil 39L1 est incorporé pour connecter la borne de sortie -Q3 de la bascule JK à l'étage postérieur, à la borne d'en- trée K de la bascule JK 32ha à l'étage de tête, et des interrupteurs MOS 39b1, 39b2, 39b3 sont interposés entre les bornes de sortie -Q1, -Q2, -Q3 des bascules JK respectives 32ha, 32hb, 32hc et le fil 39L1. En outre, un circuit ET 39c, dont une borne d'entrée est connectée à la borne de sortie du circuit de sélection 37, est interposé à certains points intermédiaires d'un fil 39L2 pour connecter la borne de sortie Q3 de la bascule JK 32hc à l'étage postérieur, à la borne d'entrée J de la bascule JK 32ha à l'étage de tête. En ajoutant le circuit de commutation de fonction 39a, le circuit de sélection de sous-bloc 39b, le circuit ET 39c, etc., à une partie du registre à décalage horizontal 32h, comme décrit ci-dessus, par exemple lorsque le signal de niveau H est appliqué à chacune des bornes de grille des interrupteurs MOS 39a1, 39a2, 39a3, en tant que signal de commutation, le signal de niveau B est appliqué à chacune des bornes de grille des interrupteurs MOS 39b1, 39b2, 39b3 en tant que signal de sélection de sous-bloc, et en outre le signal de niveau B est appliqué au circuit ET 39c par le circuit de sélection 37, le circuit de registre à décalage horizontal / compteur en anneau 39 correspondant au registre à décalage horizontal 32h fonctionne comme un registre à décalage horizontal. En outre, lorsque le signal de commutation de niveau B est ap-pliqué à chacune des bornes de grille des transistors MOS 39a1, 39a2, 39a3, le signal de sélection de sous-bloc de niveau H est appliqué à chacune des bornes de grille des interrupteurs MOS 39b1, 39b2, 39b3, et le signal de niveau H est appliqué au circuit ET 39c par le circuit de sélection 37, le circuit de registre à décalage horizontal / compteur en anneau 39 fonctionne comme un compteur en anneau. Lorsque les interrupteurs MOS 39b1, 39b2, 39b3 du circuit de sélection de sous-bloc 39b sont conditionnés de façon que l'interrupteur MOS 39b1 soit bloqué, l'interrupteur MOS 39b2 soit bloqué et l'interrupteur MOS 39b3 soit commuté à l'état passant par le signal de commuta- tion, les neuf pixels unités 22 sur 3 lignes X 3 colonnes (Pa, Pb, Pc, Pd, Pe, Pf, Pg, Ph, Pi) peuvent être soumis au traitement de sous-bloc. En outre, lorsque les interrupteurs MOS 39b1, 39b2, 39b3 sont conditionnés de façon que l'interrupteur MOS 39b1 soit bloqué, l'interrupteur MOS 39b2 soit commuté à l'état passant et l'interrupteur MOS 39b3 soit bloqué par le signal de commutation, les quatre pixels unités 22 sur 2 lignes x 2 colonnes (Pa, Pb, Pd, Pf) peuvent être soumis au traitement de sous-bloc. Dans le cas de la structure représentée sur la figure 7, même lorsque les interrupteurs MOS 39b1, 39b2, 39b3 sont placés dans les états passant / bloqué autres que les états décrits ci-dessus, ceci n'a aucun effet. Le registre à décalage horizontal 32h et le registre à décalage vertical 32v correspondent à "l'unité de commande d'émission de charges de pixels". En outre, le circuit de registre à décalage horizontal / compteur en anneau 39 correspond à "l'unité de commande d'émission de charges de pixels" et "l'unité de commande d'émission de charges de pixels à l'intérieur de la zone". Comme décrit ci-dessus, conformément à la modification 3, le circuit de registre à décalage horizontal / compteur en anneau 39 constitue une partie ou la totalité du registre à décalage horizontal 32h et du registre à décalage vertical 32v. Par conséquent, le circuit de registre à décalage horizontal / compteur en anneau 39 peut être réalisé en utilisant certains ou la totalité des éléments de circuit qui constituent le registre à décalage horizontal 32h et le registre à décalage vertical 32v qui sont normalement incorporés, et par conséquent la taille de circuit peut être réduite à une valeur inférieure en comparaison avec le cas dans lequel les éléments ci-dessus ne sont pas utilisés. Le système entier contenant l'imageur 20, 20' peut ainsi être miniaturisé davantage. On décrira ensuite en référence aux figures 8 à 11 un exemple du traitement de commande d'émission de signal d'image par l'imageur 20, 20' (qu'on appelle ci-après "imageur 20 ou autres"). Ce traitement est accompli par un micro-ordinateur (on peut également utiliser un Processeur de Signal Numérique) (non représenté) connecté à l'imageur 20 ou autres, et le micro-ordinateur concerné correspond à "l'extérieur". Bien que ceci ne soit pas représenté, un programme prédéterminé stocké dans un dispositif de mémoire à semiconducteur, ou autres, constituant le microordinateur concerné, est exécuté par une unité centrale constituant le micro-ordinateur concerné, grâce à quoi le traitement de commande d'émission de signal d'image est effectué. La figure 8 est un diagramme de transitions d'états basé sur le traitement de commande d'émission de signal d'image, et les transitions des états de traitement seront également décri- tes en même temps que la description de l'organigramme de la figure 9. Comme représenté sur la figure 8, dans limageur 20, etc., lors-qu'on donne la priorité à la résolution du signal d'image à émettre, plutôt qu'à la vitesse de traitement, le traitement normal est poursuivi jusqu'à ce qu'un objet cible soit reconnu par la structure de base représentée sur la figure 1 (R11), et lorsque l'objet cible concerné est reconnu, le signal d'imageur Dp de chaque pixel unité 22 est émis par le circuit d'émission de signal de pixel 31 (R12). D'autre part, lorsqu'on donne la priorité à la vitesse de traitement pour émettre le signal d'image, plutôt qu'à la résolution, le traitement passe au traitement de sous-bloc (R21). Il faut considé- rer que l'étape du traitement normal est omise dans l'organigramme de la figure 9, et que ce traitement est commencé à partir du stade auquel le traitement passe au traitement de sous-bloc. Avant de passer au traite-ment de sous-fenêtre, un paramètre pour déterminer unetaille de sous-fenêtre exigée est fourni au traitement de sous-fenêtre par un programme principal (non représenté). Comme représenté sur la figure 9, lorsque le traitement de sous-fenêtre est appelé à l'étape 101, un traitement de fixation de sous-fenêtre est exécuté à l'étape S201 représentée sur la figure 10. Ce traitement fixe la taille, ou autres, de la sous-fenêtre, qui est fournie comme un paramètre au matériel représenté sur la figure 2 ou 3. Sur la figure 2 ou 3, la taille de sous-fenêtre est fixée à 3 lignes x 3 colonnes. A l'étape S203 suivante, un traitement de signal d'émission de sousfenêtre est exécuté. Le signal de sous-fenêtre Dw émis par la section d'émission de signal d'image de sous-fenêtre 24 représentée sur la figure 2 ou le circuit d'émission de signal de sous-fenêtre 34 représenté sur la figure 3, est appliqué au micro-ordinateur concerné, et le traitement de lecture du signal de sous-fenêtre Dw est donc basé sur cette étape. A l'étape S205, un traitement d'image prédéterminé est exécuté, ou bien un traitement de reconnaissance est exécuté sur la base du signal de sousfenêtre Dw lu à l'étape S203. Lorsque le traitement d'image / trai-tement de reconnaissance basé sur l'étape S205 est terminé, ce traite-ment de sous-fenêtre est terminé, et le traitement passe au traitement de l'étape S103 représentée sur la figure 9. A l'étape S103 de la figure 9, un traitement de calcul de vecteur de mouvement est exécuté. Ce traitement détecte un vecteur de mouvement et, sur la base de ce résultat, un jugement portant sur le fait qu'il y a ou non un objet cible à poursuivre, c'est-à-dire un traitement de juge-ment d'exécution ou de non-exécution de poursuite, est exécuté à l'étape S105 suivante. Lorsqu'un objet cible à poursuivre est confirmé à l'étape S105 (S105: exécution), le traitement passe à l'étape S101 pour exécuter à nouveau le traitement de sous-fenêtre. Ainsi, le traitement passe au traitement pour donner la priorité à la vitesse de traitement plutôt qu'à la ré-solution. Dans ce cas, il est établi un état dans lequel le traitement de sousfenêtre représenté sur la figure 8 est répété. Lorsque aucun objet cible à poursuivre n'est confirmé à l'étape S105 (S105: non-exécution), le traitement passe à l'étape S107 suivante pour exécuter le traitement consistant à juger si la résolution est suffisante ou non, c'est-à-dire le traitement de jugement de résolution. Lorsqu'il est jugé à l'étape S107 que la résolution est suffisante (S107: suffisante), le traitement passe à l'étape S115 pour exécuter le traitement d'émission de signal de sous-fenêtre Dw qui a été lu précédemment. Dans ce cas, l'état passe au traitement d'émission, comme représenté sur la figure 8 (R26). D'autre part, lorsqu'il est jugé à l'étape S107 que la résolution n'est pas suffisante (S107: insuffisante), un sous-bloc nécessaire est déterminé et fixé pour le paramètre, et ensuite le traitement passe au traitement de sous-bloc basé sur l'étape S109. Dans ce cas, l'état passe au traitement de sous-bloc comme représenté sur la figure 8 (R23). Lorsque le traitement de sous-bloc est appelé à l'étape S109, le traitement de fixation de plage de sous-bloc est exécuté à l'étape S301 représentée sur la figure 11. Ce traitement est destiné à fixer la taille, ou autre, du sous-bloc fourni comme un paramètre, à l'étape S107, au maté-riel représenté sur les figures 2 et 3. Sur les figures 6 et 7, la taille de sous-bloc est fixée à 3 lignes x 3 colonnes. A l'étape S303 suivante, un traitement de lecture de signal de d'émission de sous-bloc est exécuté. Le signal d'imageur Dp dans la plage de sousbloc qui est émis par le circuit d'émission de signal de pixel 31 représenté sur la figure 1 est appliqué au micro-ordinateur concerné, et cette étape lit donc ce signal. A l'étape S305, un traitement d'image prédéterminé est exécuté ou un traitement de reconnaissance est exécuté, sur la base du signal d'imageur Dp lu à l'étape S303. Lorsque le traitement d'image / traitement de reconnaissance basé sur l'étape S305 est terminé, ce. traitement de sousbloc est terminé et par conséquent le traitement passe à l'étape S111 représentée sur la figure 9. A l'étape S111 représenté sur la figure 9, le traitement de calcul de vecteur de mouvement est exécuté. Ce traitement détecte un vecteur de mouvement comme dans le cas de l'étape S103 décrite ci-dessus, et sur la base de ce résultat, un jugement concernant le fait qu'il y a ou non un objet cible quelconque à poursuivre, c'est-à-dire un traitement de jugement d'exécution ou de non-exécution de poursuite, est effectué à l'étape S113 suivante. Lorsqu'un objet cible à poursuivre à l'étape S113 est confirmé (S113: exécution), le traitement passe à l'étape S109 pour exécuter à nouveau le traitement de sous-bloc. Dans ce cas, l'état de répétition du traitement de sous-bloc est fixé comme représenté sur la figure 8 (R25). D'autre part, lorsque aucun objet cible à poursuivre à l'étape S111 n'est confirmé (S113: non-exécution), le traitement passe à l'étape S115 suivante pour exécuter le traitement d'émission du signal d'imageur Dp dans la plage de sous-bloc qui a été lu précédemment. Dans ce cas, l'état passe au traitement de sortie, comme représenté sur la figure 8. Ensuite, la série d'opérations de traitement de commande d'émission de signal d'image est terminée. En exécutant le traitement de commande d'émission de signal d'image décrit ci-dessus, la charge du traitement d'image par le micro-ordinateur peut être réduite. Par exemple, lorsque le photo-réseau d'imageur 21 comprenant 9 lignes x 9 colonnes est divisé en sous-fenêtres de 3 lignes x 3 colonnes, comme représenté sur la figure 12A, une charge qui est imposée lorsque la sous-fenêtre "J" est traitée sera considérée sur la base de l'organigramme représenté sur la figure 12B. Premièrement, dans le traitement de lecture de signal d'émission de sousfenêtre S501, les signaux de sous-fenêtre Dw émis par les neuf sousfenêtres de 3 lignes x 3 colonnes sont lus (nombre de signaux 9). Dans le traitement de signal de pixel de l'étape S503, les neuf signaux de sousfenêtre Dw lus à l'étape S501 sont traités (nombre de traitements de signal: neuf). Dans le traitement d'extraction de caractéristiques / reconnaissance d'image basé sur l'étape S505, les neuf signaux de sousfenêtres Dw sont traités de façon similaire (nombre de signaux cibles neuf). Lorsque "inutilité" est jugé au traitement de jugement d'utilité ou inutilité d'information de l'étape S507 (S507: inutilité), le traitement d'émission est exécuté à l'étape S515. Ainsi, dans ce cas, le traitement est le plus court traitement, et le nombre total de traitements de signal est égal à 9(S501) + 9(S503) + 9(S505) = 27. Lorsque "utilité" est jugé au traitement de jugement d'utilité ou d'inutilité de l'étape S507 (S507: utilité), le traitement de lecture de signal d'émission de sous-bloc est exécuté à l'étape S509 suivante. Le sous-bloc est fixé à 3 lignes x 3 colonnes, et par conséquent les signaux d'imageur Dp émis par neuf pixels unités sont lus (nombre de signaux 9). Dans le traitement de signal de pixel de l'étape S511, les neuf signaux d'imageur Dp lus à l'étape S509 sont traités (nombre de traitements de signal: 9). Dans le traitement d'extraction de caractéristiques / reconnaissance d'image de l'étape S513, les neuf signaux d'imageur Dp sont traités de façon similaire (nombre de signaux cibles: neuf). Ensuite, le traitement d'émission est exécuté à l'étape S515. Ainsi, dans ce cas, le traitement est le plus long traitement, et le nombre total de traitements de signaux est égal à 9(S501) + 9(S503) + 9(S505) + 9(S509) + 9(5511) + 9(S513) = 54. D'autre part, on considérera sur la base de l'organigramme re-présenté sur la figure 13B, la charge qui est imposée lorsque les signaux d'imageur Dp de quatre-vingt un pixels unités sont directement traités, sans diviser en sous-fenêtres le photo-réseau d'imageur 21 de 9 lignes x 9 colonnes. Premièrement, dans le traitement de lecture des signaux 35 d'émission de tous les pixels de l'étape S601, les signaux d'imageur Dp émis par quatrevingt un pixels unités de 9 lignes x 9 colonnes sont lus (nombre de signaux: 81). Dans le traitement de signal de pixel basé sur l'étape 603, les quatre-vingt un signaux d'imageur Dp qui sont lus à l'étape S601 sont traités (nombre de traitements de signal: 81). Dans le traitement d'extraction de caractéristiques / reconnaissance d'image de l'étape S605, les quatre-vingt un signaux d'imageur Dp sont traités de façon similaire (nombre de signaux cibles: 81). Ensuite, le traitement d'émission est exécuté à l'étape S515. Le nombre total de traitement de signaux est égal à 81(S601) + 81(S603) + 81(S605) = 243. Dans le cas du photo-réseau d'imageur de 9. lignes x 9 colonnes, comme décrit ci-dessus, lorsque le traitement de sous-fenêtre et le traitement de sous-bloc sont exécutés, le nombre de traitements de signaux est égal à 27 au minimum et 54 au maximum. D'autre part, lorsque ces traitements ne sont pas exécutés, le nombre de traitements de si-gnaux est égal à 243. Par conséquent, la charge du traitement d'image qui est imposée au microordinateur peut être fortement réduite (dans le cas ci-dessus, elle peut être réduite d'environ 80%) en exécutant le traitement de commande d'émission de signal d'image décrit ci-dessus. En outre, conformément à ce mode de réalisation, une sous- fenêtre W11 à WNM est formée en disposant neuf pixels unités 22 (Pa, Pb, Pc, Pd, Pe, Pf, Pg, Ph, Pi) sous la forme matricielle de 3 lignes x 3 colonnes, mais la présente invention n'est pas limitée à ce mode de réalisation. Par exemple, chaque sous-fenêtre W1 à WNM être formée en dis-posant les pixels unités en une matrice carrée telle qu'une matrice de 6 lignes x 6 colonnes, 9 lignes x 9 colonnes, 12 lignes x 12 colonnes, ou autres, ou en une matrice non carrée, telle qu'une matrice de 6 lignes x 9 colonnes ou 6 lignes x 12 colonnes. En outre, dans le mode de réalisation décrit ci-dessus, chaque circuit logique est réalisé en employant la logique positive, mais on peut obtenir une action et un effet identique à ceux décrits ci-dessus en inversant les polarités des transistors MOS et des interrupteurs MOS pour réaliser chaque circuit logique avec la logique négative. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif d'analyse d'image (20, 20') dans lequel un groupe d'éléments d'analyse d'image (21) constitué en disposant sous une forme matricielle des éléments d'analyse d'image (22) de type CMOS, est divisé en une multiplicité de zones (W11 à WNM) et un signal d'image est émis pour chaque zone, caractérisé en ce qu'il comprend une multiplicité d'unités d'intégration de charge (23), chacune des unités d'intégration de charge (23) étant incorporée dans chacune de la multiplicité de zones pour intégrer des charges émises par de multiples éléments d'analyse d'image disposés dans la zone concernée, et émettre sous la forme d'une charge intégrée les charges ainsi intégrées; une unité de sélection de charge intégrée (35, 36) pour sélectionner une ou plusieurs charges intégrées quelconques parmi les multiples charges intégrées émises par les multiples unités d'intégration de charge (23), et émettre les charges intégrées ainsi sélectionnées; une unité d'accumulation de charge (24, EC) pour accumuler et combiner comme une charge composite une ou plusieurs charges intégrées quelconques émises par l'unité de sélection de charge intégrée; et une unité d'émission de signal d'image (24, ADC) pour convertir en un signal d'image la charge composite accumulée dans l'unité d'accumulation de charge (24, EC) et émettre le signal d'image ainsi converti. 2. Dispositif d'analyse d'image selon la revendication 1, caractérisé en ce que l'unité de sélection de charge intégrée (36) sélectionne de façon répétée, dans un ordre prédéterminé, les multiples charges inté- grées émises par la multiplicité d'unités d'intégration de charge (23), et émet les charges intégrées vers l'unité d'accumulation de charge (24, EC). 3. Dispositif d'analyse d'image selon la revendication 1, caractérisé en ce qu'il comprend en outre une unité de sélection de zone (37) pour sélectionner une ou plusieurs zones arbitraires parmi les multiples zones, et une unité de commande d'émission de charges de pixels à l'intérieur de la zone (38) pour commander de multiples éléments d'analyse d'image disposés dans la ou les zones sélectionnées par l'unité de sélection de zone (37), de façon que des charges puissent être émises dans un ordre prédéterminé à partir des multiples éléments d'analyse d'image (22). 4. Dispositif d'analyse d'image selon la revendication 3, caractérisé en ce qu'il comprend une unité de commande d'émission de charges de pixels (39) pour commander les multiples éléments d'analyse d'image (22), de façon que des charges puissent être émises en un ordre prédé- terminé indépendamment des multiples zones, et en ce que l'unité de commande d'émission de charges de pixels à l'intérieur de la zone (39) constitue une partie ou la totalité de l'unité de commande d'émission de charges de pixels (39). 5. Dispositif d'analyse d'image selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'au moins une de l'unité d'intégration de charge, de l'unité de sélection de charge intégrée, de l'unité d'accumulation de charge et de l'unité d'émission de signal d'image est formée dans un substrat semiconducteur dans lequel le groupe d'éléments d'analyse d'image est formé. 6. Dispositif d'analyse d'image dans lequel un groupe d'éléments d'analyse d'image constitué en disposant sous une forme matricielle des éléments d'analyse d'image de type CMOS, est divisé en multiples zones, et un signal d'image est émis pour chaque zone, caractérisé en ce qu'il comprend: de multiples unités d'accumulation de charge (24, EC), chacune d'elles étant établie pour chacune des multiples zones ou établie en commun pour deux, ou plus, des multiples zones, et pouvant accumuler et combiner comme une charge composite des charges émises par de multiples éléments d'analyse d'image disposés dans la zone concernée; de multiples unités d'émission de signal d'image (24, ADC), chacune d'elles étant établie pour chaque unité d'accumulation de charge, convertissant en un signal d'image la charge composite accumulée dans l'unité d'accumulation de charge, et émettant ensuite le signal d'image ainsi converti; et une unité de sélection de signal de sortie (34, 35) pour sélec- tionner un signal d'image quelconque parmi de multiples signaux d'image émis par les multiples unités d'émission de signal d'image, et pour émettre le signal d'iimage ainsi sélectionné. 7. Dispositif d'analyse d'image selon la revendication 6, caracté-risé en ce que l'unité de sélection de signal de sortie (36) sélectionne et émet de façon répétée, dans un ordre prédéterminé, de multiples signaux d'image émis par les multiples unités d'émission de signal d'image. 8. Dispositif d'analyse d'image selon la revendication 6 ou 7, caractérisé en ce qu'il comprend en outre une unité de sélection de zone (37) pour sélectionner une ou plusieurs zones arbitraires parmi les multiples zones, et une unité de commande d'émission de charges de pixels à l'intérieur de la zone (38) pour commander les multiples éléments d'ana- lyse d'image de façon que des charges soient émises dans un ordre pré- déterminé à partir de multiples éléments d'analyse d'image disposés dans la ou les zones sélectionnées par l'unité de sélection de zone (37). 9. Dispositif d'analyse d'image selon la revendication 8, caractérisé en ce qu'il comprend en outre une unité de commande d'émission de charges de pixels (39) pour commander les multiples éléments d'analyse d'image (22), de façon que les charges puissent être émises en un ordre prédéterminé, indépendamment des multiples zones, et en ce que l'unité de commande d'émission de charges de pixels à l'intérieur de la zone (39) constitue une partie ou la totalité de l'unité de commande d'émission de charges de pixels (39). 10. Dispositif d'analyse d'image selon l'une quelconque des revendications 6 à 9, caractérisé en ce qu'au moins une de l'unité d'accumulation de charge, de l'unité d'émission de signal d'image et de l'unité de sélection de signal de sortie est formée dans un substrat semiconducteur dans lequel le groupe d'éléments d'analyse d'image est formé.