FR 2849271 A1 20040625 FR 0310049 A 20030820 DISPOSITIF A SEMICONDUCTEUR DU TYPE A SEPARATION DIELECTRIQUE ET PROCEDE DE FABRICATION La présente invention concerne un dispositif à semiconducteur du type à séparation diélectrique qui comprend une couche diélectrique et 5 une électrode de surface arrière formées respectivement sur une surface supérieure et une surface arrière inférieure d'un substrat semiconducteur. En outre, la présente invention concerne également un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique. Une variété de dispositifs à semiconducteur du type à séparation 10 diélectrique ont été proposés jusqu'à présent A titre d'exemple, on peut se référer à la demande de brevet du Japon n 2 739 018 (figures 52 à 57). Comme représenté sur les figures 52 et 53 de la publication mentionnée cidessus, une couche diélectrique et une électrode de surface arrière sont respectivement formées sur une surface supérieure et 15 une surface inférieure ou arrière d'un substrat semiconducteur, dans le dispositif à semiconducteur du type à séparation diélectrique décrit dans le brevet précité, dans lequel une couche de semiconducteur de type nest formée sur la surface supérieure de la couche diélectrique. La couche diélectrique isole mutuellement de façon diélectrique 20 le substrat semiconducteur et la couche de semiconducteur de type n-, la couche de semiconducteur de type n étant délimitée par une pellicule isolante de façon à avoir une étendue prédéterminée. Dans l'étendue prédéterminée mentionnée ci-dessus, une région de semiconducteur de type n+ ayant une valeur de résistance relativement 25 faible est formée sur la surface supérieure de la couche de semiconducteur de type n- En outre, une région de semiconducteur de type p+ est formée de façon à entourer la région de semiconducteur de type n+ Une électrode de cathode et une électrode d'anode sont mises en contact res- pectivement avec la région de semiconducteur de type n+ et la région de semiconducteur de type p+, l'électrode de cathode et l'électrode d'anode étant isolées l'une de l'autre par une pellicule isolante interposée. Comme représenté sur la figure 54 du brevet japonais n 2 739 018 5 précité, lorsqu'une tension de polarité positive (plus) appliquée à l'électrode de cathode est progressivement augmentée dans l'état dans lequel l'électrode d'anode et l'électrode de surface arrière sont toutes deux fixées au potentiel zéro (zéro volt ou O V), une couche de déplétion s'étend ou s'étale à partir d'une jonction pn formée entre la couche de 10 semiconducteur de type n et la région de semiconducteur de type p+. Dans cet état, le substrat semiconducteur est fixé au potentiel de la masse et remplit la fonction d'une plaque de champ, par l'intermédiaire de la couche diélectrique Par conséquent, en plus de la couche de dép'létion mentionnée ci-dessus, une couche de déplétion supplémentaire s'étale à 15 partir d'une frontière entre la couche de semiconducteur de type n et la couche diélectrique, en direction de la surface supérieure de la couche de semiconducteur de type n-. Du fait de l'extension de la couche de déplétion supplémentaire, la couche de déplétion mentionnée en premier tend à s'étaler vers l'élec20 trode de cathode, et il résulte de ceci que l'intensité du champ électrique à la jonction pn entre la couche de semiconducteur de type n et la région de semiconducteur de type p+ est atténuée ou réduite Cet effet est connu généralement sous l'appellation d'effet RESURF (R Educed SU Rface Field, c'est-à-dire "champ de surface réduit"). Comme il est décrit dans le brevet précité en référence à la figure 55, pour la distribution d'intensité de champ électrique dans une section suffisamment distante de la région de semiconducteur de type p+, la chute de tension totale V qui apparaît dans la section mentionnée cidessus peut être représentée par l'expression ( 3) suivante V = q N/(E 2 S 0) x (x 2/2 + 2 to x/3) ( 3) dans laquelle x représente la largeur de la couche de déplétion supplémentaire dans la direction verticale, to représente l'épaisseur de la couche diélectrique, N représente la concentration en impuretés lcm-3 l de la couche de semiconducteur de type n-, S O représente la constante diélectrique du vide lC V-1 cm-1 l, S 2 représente la constante diélectrique relative de la couche de semiconducteur de type n et S 3 représente la constante diélectrique de la couche diélectrique A cet égard, on suppose que 5 la surface supérieure de la couche de semiconducteur de type n est placée à l'origine de l'abscisse dans la distribution d'intensité de champ électrique mentionnée ci-dessus On peut voir d'après l'expression ( 3) que la largeur x de la couche de déplétion supplémentaire dans la direction verticale diminue lors10 que l'épaisseur to de la couche diélectrique est augmentée, tout en maintenant la chute de tension totale à une valeur constante Ceci signifie que l'effet RESURF est affaibli. D'autre part, dans la condition dans laquelle il ne se produit pas de claquage par avalanche à cause de la concentration du champ électri15 que à la jonction pn entre la couche de semiconducteur de type n et la région de semiconducteur de type p+, et de la concentration du champ électrique à l'interface entre la couche de semiconducteur de type n et la région de semiconducteur de type n+, la tension de blocage (autrement dit la capacité de tenue en tension) est finalement déterminée par le cla20 quage par avalanche qui est occasionné par la concentration du champ électrique à l'interface entre la couche de semiconducteur de type n et la couche diélectrique immédiatement au-dessous de la région de semiconducteur de type n+. Pour réaliser le dispositif à semiconducteur de façon que la 25 condition mentionnée ci-dessus soit remplie, il est nécessaire de fixer à une valeur suffisamment grande la distance entre la région de semiconducteur de type p+ et la région de semiconducteur de type n+, tout en optimisant l'épaisseur d et la concentration en impuretés de la couche de semiconducteur de type n-. A cet égard, on sait de façon générale que la concentration du champ électrique à l'interface entre la couche de semiconducteur de type n et la couche diélectrique remplit juste la condition pour le claquage par avalanche lorsque la déplétion a atteint la surface de la couche de semiconducteur de type n à partir de l'interface entre la couche de semi35 conducteur de type n et la couche diélectrique, comme décrit dans la description du brevet précité, en référence à la figure 56 Dans ce cas, la couche de déplétion atteint la couche de semiconducteur de type n dans une condition dans laquelle la totalité de la couche de semiconducteur de type n est en situation de déplétion Dans la condition mentionnée ci-dessus, la tension de blocage V peut être donnée par l'expression suivante V = Ecr (d/2 + S 2 t O o/3) ( 4) dans laquelle Ecr représente une intensité de champ électrique critique à laquelle le claquage par avalanche se produit On néglige l'épaisseur de 10 la région de semiconducteur de type n+. En outre, comme décrit dans la description du brevet précité en référence à la figure 57, dans la distribution d'intensité de champ électrique dans la direction verticale dans la section située immédiatement audessous de la région de semiconducteur de type n+, l'intensité de champ 15 électrique à la frontière entre la couche de semiconducteur de type n et la couche diélectrique (position distante de d de l'origine, en direction de l'électrode) atteint l'intensité de champ électrique critique Ecr. Dans le cas o la couche de semiconducteur de type n est formée de silicium et la couche diélectrique est formée d'une pellicule 20 d'oxyde de silicium, les valeurs de la distance d et de l'épaisseur to qui sont adoptées dans le calcul de la tension de blocage V du dispositif à semiconducteur conformément à l'expression ( 4), sont de façon générale les suivantes d = 4 x 10-4 to = 2 x 10-4 L'intensité de champ électrique critique Ecr est influencée par l'épaisseur d de la couche de semiconducteur de type n- Cependant, de façon générale, l'intensité de champ électrique critique Ecr peut très bien être de 4 x 10-5 Par conséquent, d'après l'expression ( 4), on peut déter30 miner la tension de blocage V de la façon suivante: V = 320 V ( 5) à condition que Ecr = 4 x 10-5, ú 2 = 11,7, E 3 = 3,9. Ainsi, lorsque l'épaisseur d de la couche de semiconducteur de type n est augmentée de 1 pm, un incrément de tension AV est déterminé de la façon suivante AV = Ecr x 0,5 x 10-5 = 20 lVl ( 6) D'autre part, lorsque l'épaisseur to de la couche diélectrique augmente de 1 pm, I'incrément de tension AV est déterminé de la façon suivante AV = Ecr x 11,7 x 10-4 / 3, 9 = 120 lVl ( 7) Comme on peut le voir d'après les résultats des calculs ( 6) et ( 7), la tension de blocage (capacité de tenue en tension) peut être augmentée en faisant en sorte que la couche diélectrique soit plus épaisse que la couche de semiconducteur de type n- En d'autres termes, il est possible d'augmenter ou d'améliorer plus efficacement la tension de blo15 cage ou la capacité de tenue en tension en augmentant l'épaisseur de l'évaporation en trois couches A cet égard, on note en outre qu'on rencontre des difficultés pour augmenter l'épaisseur de la couche de semiconducteur de type n-, du fait que le processus de gravure de tranchée pour former une tranchée 20 plus profonde est exigé, ce qui impose le développement d'une nouvelle technique de gravure. Cependant, lorsque l'épaisseur to de la couche diélectrique est augmentée, I'extension x de la couche de déplétion supplémentaire diminue, ce qui réduit l'effet RESURF En d'autres termes, la concentration du 25 champ électrique augmente à la jonction pn entre la région de semiconducteur de type p+ et la couche de semiconducteur de type n-, ce qui fait que la tension de blocage ou la capacité de tenue en tension du dispositif à semiconducteur est limitée par le claquage par avalanche se produisant à la jonction pn. Comme il ressort de ce qui précède, le dispositif à semiconducteur du type à séparation diélectrique connu jusqu'à présent souffre d'un problèm e consistant en ce que là tension de blocage ou la capacité de tenue en tension du dispositif à semiconducteur est limitée en dépendant de l'épaisseur to de la couche diélectrique et de l'épaisseur d de la couche de semiconducteur de type n-. A la lumière de l'état de la technique décrit ci-dessus, un but de la présente invention est de procurer un dispositif à semiconducteur du type à séparation diélectrique dont la tension de blocage ne soit pas limitée en dépendant de l'épaisseur de la couche diélectrique et de celle de la première couche de semiconducteur, et qui puisse ainsi bénéficier 10 d'une capacité de tenue en tension notablement améliorée. Un autre but de la présente invention est de procurer un procédé de fabrication-du dispositif à semiconducteur du type à séparation diélectrique décrit ci-dessus. En vue des buts ci-dessus, ainsi que d'autres qui apparaîtront 15 dans la suite de la description, un aspect général de la présente invention procure un dispositif à semiconducteur du type à séparation diélectrique qui comprend un substrat semiconducteur, une couche diélectrique primaire déposée en position 'adjacente à une région entière d'une première surface principale du substrat semiconducteur, une première couche de 20 semiconducteur d'un premier type de conductivité d'une faible concentration en impuretés, disposée sur une surface de la couche diélectrique primaire, du côté opposé au substrat semiconducteur, de façon que la couche diélectrique primaire soit intercalée entre la première couche de semiconducteur du premier type de conductivité et le substrat semi25 conducteur, une seconde couche de semiconducteur du premier type de conductivité ayant une concentration en impuretés élevée, formée sélectivement sur la surface de la première couche de semiconducteur, une troisième couche de semiconducteur du second type de conductivité, ayant une concentration en impuretés élevée, disposée de façon à entourer un 30 bord périphérique extérieur de la première couche de semiconducteur à une certaine distance, une pellicule isolante en forme d'anneau disposée de façon à entourer un bord périphérique extérieur de la troisième couche de semiconducteur, une première électrode principale disposée en contact avec une surface de la seconde couche de semiconducteur, une seconde 35 électrode principale disposée en contact avec une surface de la troisième couche de semiconducteur, une électrode de surface arrière en forme de pellicule étendue, disposée en position adjacente à une seconde surface principale du substrat semiconducteur sur un côté opposé à la première surface principale du substrat semiconducteur, et une première couche 5 diélectrique auxiliaire disposée immédiatement au-dessous de la seconde couche de semiconducteur et ayant au moins une partie jointe à une seconde surface principale de la couche diélectrique primaire. Selon un autre aspect de la présente invention, celle-ci procure un procédé de fabrication d'un dispositif à semiconducteur du type à sé10 paration diélectrique sous la forme d'un dispositif à semiconducteur du type à réseau latéral, à tension nominale élevée, réalisé dans un substrat isolé de manière diélectrique et ayant une première électrode principale et une seconde électrode principale qui est formée de façon à entoufer la première électrode principale et incluant un substrat semiconducteur dis15 posé sur un côté de surface arrière du substrat isolé de façon diélectrique, pour remplir la fonction d'un piédestal (base), ce procédé cornprenant les étapes suivantes: on enlève le substrat semiconducteur par gravure avec KOH à l'intérieur d'une région qui recouvre la première électrode principale et s'étend au-dessus d'une étendue d'une taille qui n'est 20 pas inférieure à 40 % d'une distance entre la première électrode principale et la seconde électrode principale, on forme dans la région une première pellicule d'isolation enterrée, et on forme une seconde pellicule d'isolation enterrée, immédiatement au- dessous de la première pellicule d'isolation enterrée, en contact avec celle-ci. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisation préférés, donnés à titre d'exemples non limitatifs La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est une vue en perspective montrant, partiellement 30 en coupe, un semiconducteur du type à séparation diélectrique conforme à un premier mode de réalisation de la présente invention; La figure 2 est une coupe montrant une partie du semiconducteur du type à séparation diélectrique conforme au premier mode de réalisation de l'invention; La figure 3 est une coupe destinée à illustrer le fonctionnement pour maintenir une tension de blocage en sens direct dans le semiconducteur du type à séparation diélectrique conforme au premier mode de réalisation de l'invention; La figure 4 est une représentation destinée à illustrer une distri5 bution d'intensité de champ électrique dans une section désignée par une ligne A-A' sur Ia figure 3; La figure 5 est une coupe 'destiinée à illustrer le fonctionnement du semiconducteur du type à séparation diélectrique conforme au premier mode de réalisation de la présente invention, dans une condition de ten10 sion de blocage; La figure 6 est une représentation destinée à illustrer une distribution d'intensité de champ électrique dans une section désignée par une ligne B- B' indiquée sur la figure 5; La figure 7 est une coupe destinée à illustrer une étape ou un 15 processus dans un procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique conforme au premier mode de réalisation de la présente invention; La figure 8 est une coupe destinée à illustrer un autre processus dans le procédé de fabrication conforme au premier mode de réalisation 20 de l'invention; La figure 9 est une coupe destinée à illustrer un autre processus dans le procédé de fabrication conforme au premier mode de réalisation de l'invention; La figure 10 est une coupe destinée à illustrer un autre proces25 sus dans le procédé de fabrication conforme au premier mode de réalisation de l'invention; La figure 11 est une coupe destinée à illustrer une étape ou un processus dans un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un second mode de ré30 alisation de la présente invention; La figure 12 est une coupe destinée à illustrer un autre processus dans le procédé de fabrication de dispositif à semiconducteur conforme au second mode de réalisation de l'invention; La figure 13 est une coupe destinée à illustrer un autre proces35 sus dans le procédé de fabrication conforme au second mode de réalisa- tion de l'invention; La figure 14 est une coupe destinée à illustrer une étape ou un processus dans un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un troisième mode de réalisation de la présente invention; La figure 15 est une coupe destinée à illustrer un, autre processus dans le procédé de fabrication de dispositif à semiconducteur conforme au troisième mode de réalisation de l'invention; La figure 16 est une coupe destinée à illustrer un autre proces10 sus dans le procédé de fabrication conforme au troisième mode de réalisation de l'invention; La figure 17 est une coupe destinée à illustrer une étape ou un processus dans un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un quatrième mode de 15 réalisation de la présente invention; La figure 18 est une coupe destinée à illustrer un autre processus dans le procédé de fabrication de dispositif à semiconducteur conforme au quatrième mode de réalisation de l'invention; La figure 19 est une coupe destinée à illustrer un autre proces20 sus dans le procédé de fabrication conforme au quatrième mode de réalisation de l'invention; La figure 20 est une coupe destinée à illustrer une étape ou un processus dans un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un cinquième mode de 25 réalisation de la présente invention; La figure 21 est une coupe destinée à illustrer un autre processus dans le procédé de fabrication de dispositif à semiconducteur conforme au cinquième mode de réalisation de l'invention; La figure 22 est une coupe destinée à illustrer un autre proces30 sus dans le procédé de fabrication conforme au cinquième mode de réalisation de l'invention; La figure 23 est une coupe destinée à illustrer une étape ou un processus dans un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un sixième mode de ré35 alisation de la présente invention; La figure 24 est une coupe destinée à illustrer un autre processus dans le procédé de fabrication de dispositif à semiconducteur conforme au sixième mode de réalisation de l'invention; La figure 25 est une coupe destinée à illustrer un autre proces5 sus dans le procédé de fabrication conforme au sixième mode de réalisation de l'invention; La figure 26 est une coupe destinée à illustrer une étape ou un processus dans un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un septième mode de 10 réalisation de la présente invention; La figure 27 est une coupe destinée à illustrer un autre processus dans le procédé de fabrication de dispositif à semiconducteur conforme au septième mode de réalisation de l'invention; La figure 28 est une coupe destinée à illustrer un autre proces15 sus dans le procédé de fabrication conforme au septième mode de réalisation de l'invention; La figure 29 est une coupe destinée à illustrer une étape ou un processus dans un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique conforme à un huitième mode de 20 réalisation de la présente invention; La figure 30 est une coupe destinée à illustrer un autre processus dans le procédé de fabrication de dispositif à semiconducteur conforme au huitième mode de réalisation de l'invention; et La figure 31 est une coupe destinée à illustrer un autre proces25 sus dans le procédé de fabrication conforme au huitième mode de réalisation de l'invention. On décrira en détail la présente invention en relation avec ce qu'on considère actuellement comme des modes de réalisation préférés ou caractéristiques de celle-ci, en référence aux dessins Dans la descrip30 tion suivante, des caractères de référence semblables désignent des éléments semblables ou correspondants dans l'ensemble des différentes représentations Dans la description suivante, on notera que des termes tels que "haut", "bas", "arrière", "vertical", et autres, sont des mots utilisés par commodité et ne doivent pas être considérés comme des termes 35 limitatifs. Mode de Réalisation 1 On va maintenant décrire un premier mode de réalisation de la présente invention en référence aux dessins La figure 1 est une vue en perspective montrant, partiellement en coupe, un dispositif à semiconduc5 teur du type à séparation diélectrique, 100, conforme au premier mode de réalisation de la présente invention, et la figure 2 est une coupe montrant une partie du dispositif à semiconducteur 100 représenté sur la figure 1. En se référant aux figures'1 et 2, on note que le dispositif à semiconducteur du type à séparation diélectrique 100 comprend un substrat 10 semiconducteur 1, une couche de semiconducteur de type n 2, une couche diélectrique désignée de façon générale par le numéro de référence 3, une région de semiconducteur de type n+ 4, une région de semiconducteur de type p+ 5, des électrodes 6 et 7, une électrode de surface arrière formée par évaporation (qu'on appelle ci-après simplement "électrode de 15 surface arrière") 8 et des pellicules d'isolation 9 et 11. La couche diélectrique 3 et l'électrode de surface arrière 8 sont respectivement formées sur les surfaces supérieure et inférieure ou arrière du substrat semiconducteur 1. La couche de semiconducteur de type n 2 est formée sur la sur20 face supérieure de la couche diélectrique 3, dans une condition dans laquelle le substrat semiconducteur 1 et la couche de semiconducteur de type n 2 sont isolées ou séparées l'une de l'autre par la couche diélectrique 3 interposée entre elles. La pellicule d'isolation 9 ayant en coupe une forme semblable à 25 un anneau, a pour fonction de délimiter la couche de semiconducteur de type n conformément à une région circulaire prédéterminée. A l'intérieur de la région prédéterminée délimitée par la pellicule d'isolation 9, la région de semiconducteur de type n+ 4 ayant une valeur de résistance inférieure à celle de la couche de semiconducteur de type 30 n 2, est formée sur la surface supérieure de la couche de semiconducteur de type n 2 En outre, dans la couche de semiconducteur de type n 2, la région de semiconducteur de type p+ 5 est formée de façon à entourer la région de semiconducteur de type n+ 4. La région de semiconducteur de type p+ 5 est formée sélective35 ment dans la surface supérieure de la couche de semiconducteur de type n 2. Les électrodes 6 et 7 sont respectivement mises en contact avec la région de semiconducteur de type n+ 4 et la région de semiconducteur de type p+ 5, les électrodes 6 et 7 étant isolées l'une de l'au5 tre par la pellicule d'isolation 11. A cet égard, il faut mentionner que les électrodes 6 et 7 remplissent respectivement les fonctions de l'électrode de cathode et de l'électrode d'anode Par conséquent, ces électrodes 6 et 7 seront appelées ci-après respectivement "électrode de cathode 6 " et électrode 10 d'anode 7 ", pour la commodité de la description. La couche diélectrique 3 est divisée en une première région 3-1 constituée d'une couche diélectrique relativement mince et en une seconde région 3-2 constituée d'une couche diélectrique relativement épaisse. La région de semiconducteur de type n+ 4 est formée au-dessus de la seconde région 3-2 de la couche diélectrique 3, dans une étendue plus étroite que cette dernière. La figure 3 est une coupe destinée à illustrer le fonctionnement pour maintenir une tension de blocage en sens direct dans le dispositif à 20 semiconducteur du type à séparation diélectrique 100 représenté sur les figures 1 et 2 En outre, la figure 4 est une représentation destinée à illustrer une distribution d'intensité de champ électrique dans une coupe faite selon une ligne A-A' représentée sur la figure 3. En se référant à la figure 3, on voit une épaisseur to de la pre25 mière région (couche diélectrique) 3-1, un bord 31 de la seconde région (couche diélectrique) 3-2, des couches de déplétion 41 a et 41 b apparaissant en association avec la couche de semiconducteur de type n 2, une épaisseur x de la couche de déplétion 41 b, et une distance L entre l'électrode cathode 6 et l'électrode d'anode 7. Dans la structure représentée sur la figure 3, lorsqu'à la fois l'électrode d'anode 7 et l'électrode de surface arrière 8 sont placées au potentiel de la masse ( O (zéro) volt), tandis qu'une tension positive ou plus (+ V) est appliquée à l'électrode de cathode 6 et est progressivement augmentée, la couche de déplétion 41 a s'étend alors à partir d'une jonc35 tion pn formée entre la couche de semiconducteur de type n 2 et la région de'semiconducteur de type p+ 5. Dans ce cas, le substrat semiconducteur 1 remplit la fonction d'une plaque de champ fixée au potentiel de la masse, avec interposition de la couche diélectrique 3 Par conséquent, la couche de déplétion 41 b 5 s'étend à partir d'un plan frontière entre la couche de semiconducteur de type n 2 et la douche diélectrique 3, en direction de la surface supérieure de la couche de semiconducteur de typée n 2. Il résulte de ceci que le champ électrique à la jonction pn entre la couche de semiconducteur de type n 2 et la région de semiconducteur 10 de type p+ 5 est atténué ou réduit par l'effet RESURF (Reduced Surface Field) mentionné ci-dessus. On notera incidemment que le bord 31 de la seconde région 3-2 de la couche diélectrique est placé à une position éloignée de l'électrode de cathode 6 d'au moins 40 % de la distance L entre l'électrode d'anode 7 15 et l'électrode de cathode 6. La figure 4 montre une distribution de l'intensité de champ électrique à un emplacement suffisamment éloigné de la région de semiconducteur de type p+ 5 (coupe selon la ligne A-A' représentée sur la figure 3). Sur la figure 4, la distance en direction de l'électrode de surface arrière 8 est portée en abscisse, tandis que l'intensité de champ électrique est portée en ordonnée Sur la figure 4, la surface supérieure de la couche de semiconducteur de type n 2 est supposée être placée à l'origine des abscisses En outre, sur la figure 3, x représente l'épaisseur (ex25 tension) de la couche de déplétion 41 b et to représente l'épaisseur de la couche diélectrique 3-1. La chute de tension totale dans la section indiquée par la ligne A-A' sur la figure 3 est donnée par l'expression ( 3) mentionnée précédemment enrelation avec le dispositif à semiconducteur du type à sépa30 ration diélectrique connu antérieurement. En d'autres termes, même pour la même chute de tension globale ou totale, l'extension x de la couche de déplétion 41 b est réduite lorsque l'épaisseur to de la couche diélectrique 3 est augmentée, d'o il résulte que l'effet RESURF est atténué. D'autre part, dans les conditions dans lesquelles il ne peut pas se produire un claquage par avalanche à cause de la concentration du champ électrique à la jonction pn entre la couche de semiconducteur de type n 2 et la région de semiconducteur de type p+, et de la concentration du champ électrique à l'interface entre la couche de semiconducteur 5 de type n 2 et la région de semiconducteur de type n+ 4, la tension de blocage V (autrement dit, la capacité de tenue en tension) du dispositif à semiconducteur du type à séparation diélectrique 100 peut être finalement déterminée par le claquage par l'avalanche occasionné par la concentration du champ électrique à l'interface entre la couche de semiconducteur 10 de type n 2 et la couche diélectrique 3-1 immédiatement au-dessous de la région de semiconducteur de type n+ 4. Pour réaliser le dispositif à semiconducteur 100 de façon que les conditions mentionnées ci-dessus puissent être remplies, la distance L entre la région de semiconducteur de type p+ 5 et la région de semi15 conducteur de type n+ 4 doit être sélectionnée suffisamment longue, tout en optimisant l'épaisseur d de la couche de semiconducteur de type n 2 et sa concentration en impuretés n. A titre d'exemple, pour garantir la tension de blocage de 600 V, la distance L doit de préférence être sélectionnée de façon à être com20 prise à l'intérieur d'une plage de 70 pm à 100 pm. La figure 5 est une coupe destinée à illustrer le fonctionnement pour maintenir la tension de blocage en sens direct dans le dispositif à semiconducteur du type à séparation diélectrique 100, dans la condition mentionnée ci-dessus. De façon générale, on sait que la condition mentionnée cidessus signifie que juste au moment auquel la déplétion se produit à partir de l'interface entre la couche de semiconducteur de type n 2 et la couche diélectrique 3-1 en direction de la surface de la couche de semiconducteur de type n 2, la concentration du champ électrique à l'interface 30 entre la couche de semiconducteur de type n 2 et la couche diélectrique 3-1 remplit la condition d'avalanche. La figure 5 montre un état dans lequel la couche de déplétion 41 b a atteint la région de semiconducteur de type n+ 4 et la déplétion généralisée s'est produite dans la couche de semiconducteur de type n 2. 35 Dans la condition qu'on vient de mentionner, la tension de blo- cage V peut être représentée par la chute de tension totale à la position située immédiatement au-dessous de la région de semiconducteur de type n+ 4 (c'est-à-dire la coupe indiquée par une ligne B-B' sur la figure 5), et peut être exprimée mathématiquement par la relation suivante V = Ecr (d/2 + S 2 t 1//3) ( 8) dans laquelle t 1 représente l'épaisseur totale lcml de la couche diélectrique 3-1 et de la couche diélectrique 3-2, en négligeant l'épaisseur de la région de semiconducteur de type n+ 4. On notera incidemment que l'expression ( 8) ci-dessus équivaut 10 à l'expression ( 4) dans laquelle l'épaisseur to est remplacée par t 1. La figure 6 est une représentation destinée à illustrer une distribution de l'intensité de champ électrique dans la coupe indiquée par la ligne BB' sur la figure 5. Sur la figure 6, I'intensité de champ électrique à la frontière en15 tre la couche de semiconducteur de type n 2 et la couche diélectrique 3 (c'est-à-dire la position éloignée de la distance d de l'origine en direction de l'électrode de surface arrière 8) a atteint l'intensité de champ critique Ecr. En d'autres termes, comme on peut le voir d'après les expres20 sions ( 3) et ( 8) mentionnées précédemment, la tension de blocage (la capacité de tenue en tension) peut être augmentée en comparaison avec le dispositif connu jusqu'à présent, en fixant l'épaisseur to de la première couche diélectrique 3-1 à une valeur relativement faible, pour protéger ainsi l'effet RESURF contre une dégradation, tout en fixant l'épaisseur t 1 25 de la couche diélectrique 3 à une valeur relativement grande dans la plage dans laquelle la seconde région diélectrique 3-1 est formée. Ensuite, en se référant aux figures 7 à 10 qui illustrent respectivement par des coupes des étapes ou des processus de fabrication, on décrira un procédé de fabrication du dispositif à semiconducteur du type à 30 séparation diélectrique conforme au premier mode de réalisation de la présente invention. On notera incidemment que sur les figures 7 à 10, des éléments ou composants similaires à ceux décrits ci-dessus en référence aux figu- res 1 à 3 et 5 sont désignés par des symboles de référence semblables, et leur description détaillée répétée sera omise. Premièrement, en se référant à la figure 7, on suppose que dans le dispositif à semiconducteur du type à séparation diélectrique 100, 5 une partie de dispositif à haute tension a été réalisée par un traitement de tranche accompli sur un substrat du type Silicium sur Isolant ou SOI (Silicon On Insulator) dans lequel la première région diélectrique ( 3-1) d'une relativement faible épaisseur a été formée. En partant de cet état du dispositif à semiconducteur 100, on 10 forme un masque de pellicule d'isolation 101 (pellicule d'oxyde formée par dépôt chimique en phase vapeur, ou CVD, pellicule de nitrure formée par CVD, pellicule de nitrure formée par plasma, ou similaire), sur la surface arrière du substrat semiconducteur 1, comme représenté sur la figure 7. Le masque de pellicule d'isolation 101 est formé de façon à 15 concider avec le motif sur la surface principale du dispositif à semiconducteur 100 (la surface de la couche de semiconducteur de type n 2), et il est ainsi aligné de façon à entourer l'électrode de cathode 6 On notera incidemment que la figure 7 montre en coupe seulement une moitié du masque de pellicule d'isolation 101 qui entoure l'électrode de cathode 20 6 d'un seul côté. Successivement, on grave le substrat semiconducteur 1 par un processus de gravure avec KOH dans la région ouverte, ou munie d'une ouverture, du masque de pellicule d'isolation 101 qui est déposé sur la surface arrière, pour ainsi mettre à nu la couche diélectrique 3-1, comme 25 on peut le voir sur la figure 8. Dans ce cas, la région occupée par la couche diélectrique 3-1 qui est à nu du coté arrière est définie de façon que l'électrode de cathode 6 soit entourée par la couche diélectrique 3-1 et que la couche diélectrique 3-1 soit à nu autour de l'électrode de cathode 6 sur une zone 30 dont le rayon est au moins égal à 40 % de la distance L entre l'électrode de cathode 6 et l'électrode d'anode 7. Ensuite, on accomplit un processus de formation de la couche diélectrique 3-2 sur la totalité de la surface arrière du substrat semiconducteur 1, comme représenté sur la figure 9 De façon plus concrète, 35 cette étape est effectuée comme indiqué ci-dessous. z 2849271 Ainsi, des processus d'application et un processus de traitement sont accomplis séquentiellement avec un premier vernis PVSQ de relativement faible précision et un second vernis PVSQ de précision relativement élevée, pour former ainsi la pellicule. A ce point, il faut mentionner que la couche diélectrique 3-2 (seconde pellicule d'isolation enterrée) est formée par une pellicule traitée d'au moins un polymère pouvant subir un traitement, qui est sélectionné dans un groupe comprenant les substances suivantes: polymère de la famille des silicones, polymère de la famille des polyimides, polymère de 10 la famille des polyimides-silicones, polymère de la série des polyallylènes-éthers, polymère de la famille des bis-benzo- cyclobutènes, polymère de la famille des polychinolines, polymère de la famille des perfluorohydrocarbures, polymère de la famille des fluorocarbures, polymère de la famille des hydrocarbures aromatiques, polymère de la famille des bora15 zines, et halogénures ou deutérures de polymères individuels mentionnés ci-dessus. Selon une variante, la couche diélectrique 3-2 peut être formée par une pellicule traitée d'un polymère de la famille des silicones représenté par la formule générale indiquée ci-dessous: lSi(O 1/2)4 lk lR 1 Si( 01/2)311 lR 2 R 3 Si(O 1/2)2 lm lR 4 R 5 R 6 Si O 112 ln ( 1) dans laquelle R 1, R 2, R 3, R 4, R 5 et R 6 représentent un groupe aryle, un groupe hydrogène, un groupe alkyle de la série aliphatique, un groupe trialkylsilyle, un groupe deutérium, un groupe deutéroalkyle, un groupe fluor, un groupe fluoroalkyle ou un groupe fonctionnel ayant une liaison 25 insaturée, ces groupes pouvant être identiques ou différents, et k, 1, m et n représentent chacun des entiers supérieurs à O (zéro) En outre, " 2 k + ( 3/2)1 + m + ( 1/2)n" représente un nombre naturel De plus, le poids moléculaire moyen de chaque polymère est supérieur ou égal à " 50 " En outre, des groupes terminaux moléculaires sont un groupe aryle, un groupe hy30 drogène, un groupe alkyle de la série aliphatique, un groupe hydroxyle, un groupe trialkylsilyle, un groupe deutérium, un groupe deutéroalkyle, un groupe fluor, un groupe fluoroalkyle ou un groupe fonctionnel ayant une liaison insaturée, qui peuvent être les mêmes ou être différents. En outre, pour préparer les premier et second vernis PVSQ, on prend en considération des polymères donnés par la formule générale ( 2) cidessous Rl R 30 -Si R O R /i l ( 2) R 40 Si -0 R R 2 n dans laquelle R 1 et R 2 représentent un groupe aryle, un groupe hydrogène, un groupe alkyle de la série aliphatique, un groupe hydroxyle, un groupe deutérium, un groupe deutéroalkyle, un groupe fluor, un groupe fluoroalkyle ou un groupe fonctionnel ayant une liaison insaturée, qui peuvent être les mêmes ou être différents En outre, R 3, R 4, R 5 et R 6 sont 10 un groupe hydrogène, un groupe aryle, un groupe alkyle de la série aliphatique, un groupe trialkylsilyle, un groupe hydroxyle, un groupe deutérium, un groupe deutéroalkyle, un groupe fluor, un groupe fluoroalkyle ou un groupe fonctionnel ayant une liaison insaturée, qui peuvent être les mêmes ou être différents En outre, N représente un entier et le poids mo15 léculaire moyen de chaque polymère est supérieur ou égal à " 50 ". A ce point, il faut ajouter que 95 % des groupes fonctionnels R 1 et R 2 consistent en un radical phényle, tandis que 5 % d'entre eux sont un groupe ou un radical vinyle D'autre part, R 3 à R 6 représentent tous de l'hydrogène atomique. On dissout dans une solution d'anisole un polymère de type silicone (résine A) d'un poids moléculaire moyen de 150 000, qui peut être représenté par la formule générale ( 2), pour préparer le premier vernis avec une concentration en solides de 10 % en poids et le second vernis avec une concentration en solides de 15 % en poids, respectivement, dans 25 le but d'accomplir séquentiellement le processus d'application et le processus de traitement. De façon plus spécifique, on dissout par la solution d'anisole du PVSQ d'un poids moléculaire moyen de 150 000, avec une concentration de 10 % en poids, pour préparer le premier vernis, tandis qu'on prépare le second vernis en dissolvant dans la solution d'anisole du PVSQ d'un poids 5 moléculaire moyen de 150 000 avec une concentration de 15 % en poids, après quoi on accomplit les processus d'application de vernis à 100 t/min pendant 5 secondes, 300 t/min pendant 10 secondes et 500 t/min pendant 60 secondes Après les processus d'application, on effectue un processus de traitement par refroidissement progressif à une température de 350 C 10 pendant plus d'une heure. De cette manière, on peut former dans la région ouverte, ou comportant une ouverture, de la surface arrière du dispositif à semiconducteur 100, la couche diélectrique 3-2 dans laquelle une variation ou un défaut d'uniformité de l'épaisseur de pellicule a été effectivement atté15 nué. En outre, en optimisant la vitesse de débit goutte à goutte, il est également possible de maîtriser de façon optimale l'épaisseur de pellicule. Enfin, on soumet à un processus de polissage la surface arrière 20 complète du dispositif à semiconducteur 100, pour éliminer ainsi la couche diélectrique 3-2 formée sur le substrat semiconducteur 1, après quoi on forme l'électrode de surface arrière 8 constituée d'une couche formée par évaporation de métal (par exemple par évaporation de Ti, Ni et Au en trois couches, ou un processus semblable). Il résulte de ceci que les couches diélectriques 3-1 et 3-2 du dispositif à semiconducteur du type à séparation diélectrique 100 partagent une grande proportion ou partie de la chute de tension dans la première région (couche diélectrique 3-1 d'une épaisseur de to) dans laquelle la tension de blocage doit être déterminée, tandis que dans la seconde 30 région (couche diélectrique 3-2 d'une épaisseur de t 1) qui exerce une influence sur l'effet RESURF, la concentration du champ électrique entre la première couche de semiconducteur et la troisième couche de semiconducteur peut être atténuée Par conséquent, il est possible d'obtenir les caractéristiques électriques désirées mentionnées précédemment. Comme il ressort de ce qui précède, la capacité de tenue en tension du dispositif à semiconducteur du type à séparation diélectrique 100 peut être notablement améliorée sans dégrader l'effet RESURF, conformément aux principes de l'invention mis en oeuvre dans le mode de réalisation décrit ci-dessus En outre, on a proposé le procédé qui permet 5 de fabriquer aisément le dispositif à semiconducteur du type à séparation diélectrique 100. De plus, en optimisant les épaisseurs de pellicule de la couche diélectrique primaire 3-1 et de la couche diélectrique auxiliaire 3-2 sans modifier ou changer fondamentalement, la structure de la couche SOI, il 10 est possible de parvenir à une amélioration notable de la capacité de tenue en tension. De plus, du fait qu'aucune influence nuisible n'est exercée sur les autres caractéristiques (par exemple la valeur de courant de déblocage, la tension de seuil, et autres), ce qu'on appelle le compromis entre 15 la capacité de tenue en tension et les autres caractéristiques n'est plus exigé, ce qui contribue à faciliter la conception du dispositif à semiconducteur du type à séparation diélectrique. En outre, en établissant la couche diélectrique auxiliaire 3-2 sur l'étendue de 40 % ou plus, comme décrit précédemment, il est possible de 20 déterminer de manière définie l'étendue dans laquelle la couche diélectrique auxiliaire 3-2 exigée pour stabiliser la caractéristique de tenue en tension doit être formée Par conséquent, il n'y aura aucune crainte que la résistance mécanique du dispositif puisse être dégradée en agrandissant inutilement la couche diélectrique auxiliaire 3-2. En outre, du fait que la couche diélectrique auxiliaire 3-2 est réalisée avec une forme cylindrique ayant un fond (forme semblable à une cuvette) et reliée ou jointe à la fois à la couche diélectrique primaire 3-1 et au substrat semiconducteur 1, la force adhésive peut être augmentée, ce qui contribue à la stabilisation de la caractéristique de tenue en ten30 sion et à l'allongement de la durée de vie du dispositif à semiconducteur. En particulier, dans le cas o la couche diélectrique auxiliaire 3-1 est formée par la pellicule de PVSQ A, I'apparition de fissures dans les régions frontières entre la couche diélectrique auxiliaire 3-2 d'une part et la couche diélectrique primaire 3-1 et le substrat semiconducteur 1 d'autre 35 part, respectivement, peut être évitée Par conséquent, il est possible de réaliser une couche diélectrique qui est stabilisée mécaniquement et électriquement. De plus, I'utilisation du PVSQ peut faciliter la maîtrise de l'épaisseur de la pellicule qui est formée, ce qui est avantageux pour le processus de fabrication. t Mode de réalisation 2 En relation avec le premier mode de réalisation de la présente invention, on n'a pas pris en considération le processus de formation du dispositif à semiconducteur 100 représ'enté sur la figure 7 Un second 10 mode de réalisation de la présente invention porte sur un procédé de fabrication du dispositif à semiconducteur 100 par la formation des couches diélectriques 3-1 respectivement sur les deux surfaces du substrat constituant une couche active, I'implantation d'azote dans la surface principale du substrat constituant la couche active, la fixation du substrat semi15 conducteur 1 consistant en silicium ayant une fonction de piédestal, et la formation d'un motif d'électrodes. Dans ce qui suit, on décrira un procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique 100 par la fixation du substrat en silicium de piédestal sur le substrat constituant la 20 couche active, après l'implantation d'azote, conformément au second mode de réalisation de l'invention, en se référant aux figures 11 à 13 qui illustrent par des coupes les processus ou étapes intervenant dans ce procédé. On notera incidemment que sur les figures 11 à 13, des élé25 ments ou composants similaires à ceux décrits ci-dessus sont désignés par des symboles de référence semblables et leur description détaillée répétée sera omise. Premièrement, on se réfère à la figure 11 Des couches diélectriques 3-1, respectivement constituées d'une pellicule d'oxyde, sont for30 mées sur les deux surfaces du substrat de couche active 21, préalablement à la fabrication du substrat SOI assemblé, après quoi une implantation d'azote (voir les flèches 102 sur la figure 11) est effectuée dans une surface principale sur laquelle le substrat semiconducteur 1 doit être fixé, comme on le décrira ultérieurement. Successivement, le substrat semiconducteur 1 composé d'un "X 2849271 piédestal en silicium est fixé sur la surface principale du substrat de couche active 21 dans lequel de l'azote a été implanté, comme représenté sur la figure 12. A ce stade, un traitement de recuit peut être accompli à une 5 température suffisamment élevée, par exemple à 1200 C ou plus, pour stabiliser ainsi la surface principale du substrat de couche active 21 (c'est-à-dire la région dans laquelle de l'azote est implanté), en formant une couche de pellicule d'oxyde d'azote 3-3, après quoi l'autre surface principale du substrat de couche active 21 est polie pour donner une va10 leur désirée à l'épaisseur du substrat de couche active 21. De cette manière, on peut réaliser le substrat SOI constitué par le substrat de couche active 21 et le substrat semiconducteur fixés ensemble. Ensuite, on effectue sur le substrat SOI représenté sur la figure 15 12 un traitement de tranche similaire à celui décrit précédemment en relation avec le premier mode de réalisation de l'invention, après quoi on forme à l'intérieur du substrat de couche active 21 divers éléments incluant le dispositif à tenue en tension élevée (dispositif à tension de blocage élevée), comme représenté sur la figure 13 Ensuite, on forme une 20 ouverture dans la surface arrière par un processus de gravure par KOH. Dans ce cas, du fait de la présence de la couche diélectrique enterrée constituée de la pellicule d'oxyde d'azote 3-3, il est possible d'éviter que la couche diélectrique 3-1 formée par la pellicule d'oxyde soit diminuée par le processus de gravure par KOH A titre d'exemple, si l'on 25 suppose que le substrat semiconducteur 1 est gravé dans la condition dans laquelle une solution de KOH à 30 % est employée à la température ambiante de 60 C, alors les vitesses de gravure pour le silicium, la pellicule d'oxyde et la pellicule d'oxyde d'azote sont respectivement de 40 pm/heure, 0,13 pm/heure et 0,01 pm/heure L'effet de la gravure peut 30 donc être prévu. On notera incidemment que, dans le but d'atténuer les contraintes auxquelles le substrat semiconducteur 1 est soumis, il est souhaitable de former la couche diélectrique 3-1 avec une épaisseur relativement faible, comme mentionné précédemment en relation avec le premier mode 35 de réalisation de l'invention En outre, il va sans dire qu'un amincissement non uniforme de la pellicule à cause du défaut d'uniformité de la gravure par KOH doit être réduit à un minimum possible. Après que la couche diélectrique 3-1 et la couche'de pellicule d'oxyde d'azote 3-3 ont été mises à nu sans que ceci s'accompagne d'une 5 perte appréciable, le processus ou les étap es similaires à ceux décrits précédemmenten référence à la figure 10 sont exécutés pour achever le dispositif à semiconducteur qui est, capable de supporter une tension élevée (dispositif à tension de blocage nominale élevée), comme représenté sur la figure 13. On peut ainsi obtenir des caractéristiques électriques similaires à celles décrites ci-dessus. En outre, en incorporant en plus la couche diélectrique auxiliaire 3-3, il est possible de réduire une variation dans l'épaisseur de pellicule de la couche diélectrique primaire 3-1 se produisant au cours des proces15 sus de fabrication, grâce à quoi la caractéristique de tenue en tension désirée peut être garantie en établissant l'épaisseur de pellicule qui est prévue. Mode de réalisation 3 Dans le procédé de fabrication du dispositif à semiconducteur 20 du type à séparation diélectrique conforme au second mode de réalisation de l'invention, le substrat semiconducteur 1 est fixé sur le substrat de couche active 21 après l'implantation d'azote Un troisième mode de réalisation de l'invention porte sur un procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 dans lequel on fixe 25 le substrat de couche active 21 sur le substrat semiconducteur 1 après avoir formé une couche diélectrique sur le substrat semiconducteur par une pellicule nitrurée de façon thermique ou une pellicule de nitrure déposée par CVD. Dans ce qui suit, en se référant aux figures 14 à 16, on donnera 30 une description du procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 par fixation du substrat de couche active 21 sur le substrat semiconducteur 1 après avoir formé sur le substrat semiconducteur 1 une pellicule nitrurée de façon thermique ou une pellicule de nitrure formée par CVD (couche diélectrique), conformément 35 au troisième mode de réalisation de la présente invention. On notera incidemment que sur les figures 14 à 16 des éléments ou composants similaires à ceux décrits précédemment sont désignés par des symboles de référence semblables et leur description détaillée répétée sera omise. 5 Premièrement, en se référant à la figure 14, on note que les couches diélectriques 3-4 respectivement constituées d'une pellicule nitrurée de façon thermique ou d'une pellicule de nitrure formée par CVD, sont respectivement formées sur les deux surfaces du substrat semiconducteur 1 constitué du piédestal en silicium, préalablement à la fabri10 cation du substrat SOI assemblé. Ensuite, le substrat semiconducteur 1 représenté sur la figure 14 est fixé sur la surface principale du substrat de couche active 21 sur laquelle la couche diélectrique 3-1 a été formée précédemment par une pellicule d'oxyde, pour intégrer ainsi de manière unitaire le substrat semi15 conducteur 1 et le substrat de couche active 21. A ce stade, I'autre surface principale du substrat de couche active 21 est polie pour donner ainsi une valeur désirée à l'épaisseur du substrat de couche active 21 Par ce processus supplémentaire, le substrat SOI représenté sur la figure 15 est fabriqué. Finalement, le traitement de tranche similaire à celui décrit précédemment en relation avec le premier mode de réalisation de l'invention est accompli sur le substrat SOI représenté sur la figure 15, après quoi divers dispositifs incluant le dispositif à tenue en tension élevée (dispositif à tension de blocage nominale élevée) sont formés, comme représenté 25 sur la figure 16 Ensuite, la surface arrière est gravée par un processus de gravure par KOH pour réaliser ainsi le dispositif à semiconducteur du type à séparation diélectrique 100. Dans ce cas, du fait de la présence de la couche diélectrique enterrée constituée de la couche diélectrique 3-4 formée par la pellicule 30 de nitrure, il est possible d'éviter une diminution de la couche diélectrique 3-1 formée de la pellicule d'oxyde, par le processus de gravure par KOH, comme décrit précédemment en relation avec le second mode de réalisation de l'invention. Après que les couches diélectriques 3-1 et 3-4 ont été mises à 35 nu, et sans que ceci s'accompagne d'une perte appréciable, les processus similaires à ceux décrits précédemment en référence à la figure 10 sont accomplis pour terminer le dispositif à semiconducteur capable de supporter une tension élevée (c'est-à-dire le dispositif à tension de blocage nominale élevée) représenté sur la figure 16. On peut ainsi obtenir les caractéristiques électriques similaires à celles décrites précédemment. En outre, en établissant eri supplément une autre couche diélectrique auxiliaire 3-4 constituée de la' pellicule nitrurée de façon thermique ou de la pellicule de nitrure formée par CVD, il est possible de réduire 10 une variation ou un défaut d'uniformité dans l'épaisseur de pellicule de la couche diélectrique primaire 3-1, qui peut se produire par ailleurs au cours du processus de fabrication, comme décrit précédemment, grâce à quoi il est possible de garantir la caractéristique de tenue en tension désirée, tout en obtenant l'épaisseur de pellicule prévue. 15 Mode de réalisation 4 Dans le cas des premier à troisième modes de réalisation de l'invention, la région ouverte en forme de cuvette est formée en éliminant partiellement le substrat semiconducteur 1 du côté de la surface arrière du dispositif à semiconducteur 100 Un quatrième mode de réalisation de 20 la présente invention porte sur un procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 dans lequel une région ouverte cylindrique ayant une paroi latérale verticale est formée en faisant appel à un processus de gravure rapide de silicium par voie sèche. Dans ce qui suit, en se référant aux figures 17 à 19 conjointe25 ment à la figure 7 mentionnée précédemment, on donnera une description de ce procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 par la formation d'une région ouverte ou munie d'une ouverture, de forme cylindrique, ayant un fond, dans le substrat semiconducteur 1 conformément au quatrième mode de réalisation de la 30 présente invention. On notera incidemment que sur les figures 17 à 10, des éléments ou composants similaires à ceux décrits précédemment sont désignés par des symboles de référence semblables, et leur description détaillée répétée sera omise. Premièrement, on suppose que dans le dispositif à semiconduc- teur du type à séparation diélectrique 100, le masque de pellicule d'isolation 101 est formé sur la surface arrière du substrat semiconducteur 1 de façon que l'électrode de cathode 6 soit recouverte et entourée par la région ouverte du masque de pellicule d'isolation 101 En outre, on suppose 5 égalementque la région occupée par la région ouverte est déterminée de façon que la couche diélectrique 3-1 soit à nu autour de l'électrode de cathode 6 sur une étendue dont le rayon est au moins égal à 40 % de la distance L (voir la figure 8) entre l'électrode de cathode 6 et l'électrode d'anode 7. Ensuite, on accomplit un processus de gravure de silicium par voie sèche rapide, à partir de la surface arrière du substrat semiconducteur 1, comme indiqué par des flèches 105 sur la figure 17, pour éliminer ainsi la région ouverte ou à nu du substrat semiconducteur 1 qui remplit la fonction d'un substrat de base ou de piédestal, comme représenté sur la 15 figure 17. Ensuite, la couche diélectrique 3-2 constituée d'une pellicule de résine A est formée sélectivement dans la région ouverte et une région périphérique de celle-ci, par une machine de revêtement par pulvérisation 103 (ou par un procédé de revêtement par balayage en utilisant une mi20 cro-buse), comme illustré sur la figure 18. Dans ce cas, l'étendue de la région 104 devant être revêtue par la machine de revêtement par pulvérisation 103 (voir la région indiquée par la flèche 104) est déterminée sélectivement de manière que l'étendue précitée soit moins de cinq fois plus grande que l'étendue de la région 25 ouverte ou munie d'une ouverture ( 100 pm à 300 pm) En outre, après que la couche diélectrique 3-2 a été appliquée, le processus de traitement est accompli comme décrit précédemment en relation avec le premier mode de réalisation de l'invention. Ensuite, la surface arrière du substrat semiconducteur 1 est po30 lie pour éliminer le masque de pellicule d'isolation 101 et la couche diélectrique (pellicule de résine A) 3-2 formés sur la surface principale du substrat semiconducteur 1 Ensuite, I'électrode de surface arrière 8 est nouvellement formée sur la surface arrière par évaporation, comme illustré sur la figure 19. Les caractéristiques électriques ou effets similaires à ceux men- tionnés ci-dessus peuvent également être obtenus dans le dispositif à semiconducteur du type à séparation diélectrique 100 dans lequel la partie ouverte cylindrique ayant le fond est formée du côté de la surface arrière. En outre, du fait de la formation de la couche diélectrique auxiliaire supplémentaire 3-2, il est possible d'atténuer une variation ou un défaut d'uniformité dans l'épaisseur de pellicule de la couche diélectrique primaire, qui peut par ailleurs se produire au cours du processus de fabrication, comme décrit précédemment, grâce à quoi il est possible de ga10 rantir la caractéristique de tenue en tension désirée tout en obtenant l'épaisseur de pellicule prévue. Mode de Réalisation 5 Dans le cas du quatrième mode de réalisation décrit ci-dessus, la surface arrière du substrat semiconducteur 1 est polie après la forma15 tion de la région ouverte Dans un procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 conforme à un cinquième mode de réalisation de la présente invention, la surface arrière du substrat semiconducteur 1 est irradiée avec des ions d'énergie élevée avant de former la région ouverte ou munie d'une ouverture, pour former 20 ainsi une couche de silicium dont la cristallinité est détruite, sous la forme d'une couche pouvant être délaminée, à l'intérieur du substrat semiconducteur 1, de manière que la partie de surface arrière du substrat semiconducteur 1 puisse être délaminée après la formation de la région ouverte. Dans ce qui suit, en se référant aux figures 20 à 22 montrant 25 des processus ou des étapes sous la forme de coupes respectives, conjointement aux figures 7 et 17 mentionnées précédemment, on donnera une description du procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 dans lequel la région ouverte est formée après la formation de la couche pouvant être délaminée, à l'in30 térieur du substrat semiconducteur 1, de façon que la partie de surface arrière du substrat semiconducteur 1 puisse être délaminée. On notera incidemment que sur les figures 20 à 22, des éléments ou composants similaires à ceux décrits précédemment sont désignés par des symboles de référence semblables, et leur description dé35 taillée répétée sera omise. En se référant à la figure 20, on note que le dispositif à semiconducteur 100 est tout d'abord irradié avec des ions d'énergie élevée (par exemple des ions d'hydrogène) 106, à partir de la surface arrière, avant que le masque de pellicule d'isolation 101 soit formé, pour former 5 ainsi une couche de silicium à cristallinité détruite, 107, dans laquelle la cristallinité du silicium est détruite dans une région s'étendant à l'intérieur du substrat semiconducteur, à une profondeur prédéterminée à partir de la surface arrière. Ensuite, le masque de pellicule d'isolation 101 est formé sur la 10 surface arrière du dispositif à semiconducteur 100 Dans ce cas, la région ouverte du masque de pellicule d'isolation 101 est formée de façon à entourer l'électrode de cathode 6 En outre, la région occupée par la région ouverte est déterminée de façon que la couche diélectrique 3-1 soit à nu autour de l'électrode de cathode 6 sur une étendue dont le rayon est au 15 moins égal à 40 % de la distance L entre l'électrode de cathode 6 et l'électrode d'anode 7. Ensuite, en accomplissant un processus de gravure rapide de silicium par voie sèche à partir de la surface arrière du substrat semiconducteur 1, on élimine ainsi le matériau du substrat semiconducteur 1 20 dans la région ouverte ou à nu, comme illustré sur la figure 17. Ensuite, la couche diélectrique 3-2 constituée de la pellicule de résine A est formée sélectivement dans la région ouverte et une région périphérique de celle-ci, par une machine de revêtement par pulvérisation 103, comme illustré sur la figure 21. Dans ce cas, l'étendue de la région 104 qui doit être revêtue par la machine de revêtement par pulvérisation 103 est déterminée sélectivement de façon que l'étendue précitée soit moins de cinq fois plus grande que l'étendue de la région ouverte ( 100 pm à 300 pm) Après l'achèvement de l'application de la couche diélectrique 3-2, on effectue le proces30 sus de traitement. Ensuite, on délamine en bloc la région de surface arrière 108, en utilisant la couche de silicium à cristallinité détruite, 107, qui est formée comme la couche pouvant être délaminée, pour enlever ainsi le masque de pellicule d'isolation 101 et la couche diélectrique (pellicule de ré35 sine A) 3-2 formée sur le substrat semiconducteur (substrat de piédestal). En outre, après un processus de polissage, l'électrode de surface arrière 8 est nouvellement formée sur la totalité de la surface arrière, par évaporation, comme illustré sur la figure 22. De cette manière, on peut obtenir les caractéristiques électri5 ques et effets similaires à ceux mentionnés ci-dessus. Mode de réalisation 6 Dans le cas du cinquième mode de réalisation de l'invention, le dispositif à semiconducteur 100 est irradié avec les ions d'énergie élevée, 106, à partir du côté de sa surface arrière, pour former la couche de sili10 cium à cristallinité détruite, 107 Au contraire, conformément au sixième mode de réalisation de la présente invention, une région de trouée est formée dans la pellicule d'isolation enterrée (couche diélectrique) formée à l'intérieur du substrat semiconducteur, et un courant d'anodisation est fourni par le côté de la surface supérieure ou avant du dispositif à semi15 conducteur 100, pour former ainsi une couche de silicium poreux dans le substrat semiconducteur, à la place de la couche de silicium à cristallinité détruite, 107. Dans ce qui suit, en se référant aux figures 23 à 25 montrant des processus par des coupes respectives, conjointement aux figures 7 et 20 17 mentionnées ci-dessus, on décrira le procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 conforme au sixième mode de réalisation de la présente invention, dans lequel la couche de silicium poreux 112 est formée en tant que couche pouvant être délaminée, à l'intérieur du substrat semiconducteur 109. On notera incidemment que sur les figures 20 à 22, des éléments ou composants similaires à ceux décrits précédemment sont désignés par des symboles de référence semblables, et leur description détaillée répétée sera omise. De plus, un substrat semiconducteur 109 correspond au substrat 30 semiconducteur 1 décrit précédemment et est constitué d'un substrat de type p. Premièrement, en se référant à la figure 23, on note que dans le substrat SOI incluant le substrat semiconducteur 109 en tant que base ou piédestal, une région de trouée est établie sous la forme d'une partie de 35 la pellicule d'isolation enterrée (couche diélectrique) 3-1, formée à l'avance à l'intérieur du dispositif à semiconducteur 100 Une région active de type p 110 qui est en contact avec le substrat semiconducteur 109 par l'intermédiaire de la région de trouée de la couche diélectrique 3-1 est entourée par une région isolée par tranchée (pellicule d'isolation) 9, qui est isolée de la couche de semiconducteur de type n (couche active SOI) 2. En outre, sur la figure 23, un traitement de tranche est effectué sur le substrat SOI pour former les éléments semiconducteurs essentiellement dans la couche active SOI 2, après quoi on fait circuler un courant d'anodisation 111 à partir de la région active de type p 110 vers le subs10 trat semiconducteur 109 (voir les flèches) Par ce processus, une couche de silicium poreux 112 qui doit remplir la fonction de la couche pouvant être délaminée (qu'on décrira ci-après) est formée sur un plan principal situé près de la surface arrière du substrat semiconducteur 109. Ensuite, le masque de pellicule d'isolation 101 est formé de fa15 çon à entourer l'électrode de cathode 6 sur la couche de silicium poreux 112, comme représenté sur la figure 7 Dans ce cas, l'étendue occupée par la région ouverte du masque de pellicule d'isolation 101 est déterminée de façon que la couche diélectrique 3-1 soit mise à nu autour de l'électrode de cathode 6 sur une étendue dont le rayon est au moins égal 20 à 40 % de la distance L entre l'électrode de cathode 6 et l'électrode d'anode 7, comme décrit précédemment. Ensuite, un processus de gravure rapide de silicium par voie sèche est accompli sur la surface arrière du substrat semiconducteur 109, pour éliminer ainsi le substrat semiconducteur 109, comme représenté sur 25 la figure 17. Ensuite, la pellicule de résine A 3-2 est formée sélectivement dans la région ouverte et une région périphérique de celle-ci, en employant la machine de revêtement par pulvérisation 103, comme représenté sur la figure 24. Dans ce cas, I'étendue de la région 104 de la pellicule de résine A 3-2 devant être revêtue avec la machine de revêtement par pulvérisation 103 est déterminée de façon que l'étendue mentionnée ci-dessus soit moins de cinq fois plus grande que celle de la région ouverte ( 100 pm à 300 pm) En outre, après que la pellicule de résine 3 a 3-2 a été appli35 quée, le processus de traitement est effectué comme décrit précédemment. Ensuite, la région de surface arrière du substrat semiconducteur 109 est délaminée en bloc en utilisant la couche de silicium poreux 112 qui remplit la fonction de la couche pouvant être délaminée, pour enlever ainsi le masque de pellicule d'isolation 101 et la pellicule de résine A 3-2 5 formées sur la surface principale du substrat semiconducteur 109 En outre, après le processus de polissage, I'électrode de surface arrière 8 est nouvellement formée sur la surface arrière par évaporation (figure 25). De cette manière, il est possible d'obtenir les caractéristiques électriques ou les effets similaires à ceux mentionnés ci-dessus. 10 Mode de réalisation 7 Dans le cas du cinquième mode de réalisation (figures 20 à 22) décrit ci- dessus, la couche diélectrique (pellicule de résine A) 3-2 est formée en utilisant la machine de revêtement par pulvérisation 103 après formation de la région ouverte Dans le procédé de fabrication de disposi15 tif à semiconducteur conforme à un septième mode de réalisation de la présente invention, la couche diélectrique 3-2 constituée d'une pellicule d'oxyde épaisse déposée par CVD est formée en faisant appel à un procédé de dépôt par CVD rapide. Dans ce qui suit, en se référant aux figures 26 à 28 qui mon20 trent respectivement des coupes de processus de fabrication, conjointement aux figures 7 et 17 mentionnées précédemment, on décrira le procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 conforme au septième mode de réalisation de la présente invention, dans lequel une pellicule d'oxyde formée par CVD (couche dié25 lectrique) 3-2 est formée par un processus de dépôt rapide par CVD sur la région ouverte et sa région périphérique. On notera incidemment que les figures 26 à 28 correspondent aux figures 20 à 22 mentionnées précédemment Sur les figures 26 à 28, des éléments ou composants similaires à ceux décrits précédemment sont 30 désignés par des symboles de référence semblables et leur description détaillée répétée sera omise. En se référant à la figure 26, on note que le dispositif à semiconducteur 100 est tout d'abord irradié avec des ions d'énergie élevée (par exemple des ions d'hydrogène) 106 à partir de la surface arrière, 35 pour former ainsi une couche de silicium à cristallinité détruite, 107, dans laquelle la cristallinité du silicium est détruite dans une région s'étendant à l'intérieur du substrat semiconducteur 1, à une profondeur prédéterminée à partir de la surface arrière. Ensuite, le masque de pellicule d'isolation 101 est formé de fa5 çon à entourer l'électrode de cathode 6 sur la surface arrière du dispositif à semiconducteur 100, comme représenté sur la figure 7 En outre, la région occupée par la région ouverte du masque de pellicule d'isolation 101 est mise à nu autour de l'électrode de cathode 6 sur une étendue dont le rayon est au moins égal à 40 % de la distance L entre l'électrode de ca10 thode 6 et l'électrode d'anode 7. Ensuite, en accomplissant un processus de gravure rapide de silicium par voie sèche, à partir de la surface arrière du dispositif à semiconducteur 100, on enlève ou on élimine le matériau du substrat semiconducteur 1 pour former ainsi la région ouverte, comme représenté sur 15 la figure 17. Ensuite, on forme la couche diélectrique 3-2 de la pellicule d'oxyde épaisse déposée par CVD, par le processus de dépôt par CVD rapide, comme représenté sur la figure 27. Ensuite, on délamine en bloc la région de surface arrière 108 en 20 utilisant la couche de silicium à cristallinité détruite, 107, remplissant la fonction de la couche pouvant être délaminée, pour enlever ainsi le masque de pellicule d'isolation 101 et la pellicule d'oxyde déposée par CVD (couche diélectrique) 3-2 formée sur la surface principale du substrat semiconducteur 1 En outre, après le processus de polissage, I'électrode de 25 surface arrière 8 est nouvellement formée sur la surface arrière par évaporation, comme représenté sur la figure 28. De cette manière, on peut obtenir les caractéristiques électriques ou les effets similaires à ceux mentionnés précédemment. Mode de réalisation 8 Dans le cas du sixième mode de réalisation (figures 23 à 25) décrit ci-dessus, la couche diélectrique (pellicule de résine A) 3-2 est formée en utilisant la machine de revêtement par pulvérisation 103 après la formation de la région ouverte Dans le procédé de fabrication de dispositif à semiconducteur conforme au huitième mode de réalisation de la 35 présente invention, la couche diélectrique 3-2 constituée d'une pellicule d'oxyde épaisse déposée par CVD est formée en faisant appel à un processus de dépôt par CVD rapide. Dans ce qui suit, en se référant aux figures 29 à 31 qui montrent des coupes respectives de processus de fabrication, ainsi qu'aux 5 figures 7 et 17 mentionnées précédemment, on décrira le procédé de fabrication du dispositif à semiconducteur du type à séparation diélectrique 100 conforme au huitième mode de réalisation de la présente invention, dans lequel une pellicule d'oxyde déposée par CVD (couche diélectrique) 3-2 est formée par le processus de dépôt par CVD rapide sur la région 10 ouverte et sa région périphérique. On notera incidemment que les figures 29 à 31 correspondent aux figures 23 à'25 décrites précédemment Sur les figures 29 à 31, des éléments ou composants similaires à ceux décrits précédemment sont désignés par des symboles de référence semblables, et leur description dé15 taillée répétée sera omise. Premièrement, en se référant à la figure 29, on note que le substrat SOI incluant le substrat semiconducteur de type p 109 en tant que piédestal ou base, comprend une région de trouée établie à l'avance sous la forme d'une partie de la pellicule d'isolation enterrée (couche dié20 lectrique) 3-1 Une région active de type p 110 qui est en contact avec le substrat semiconducteur 109 par l'intermédiaire de la région de trouée est entourée par une région isolée par tranchée 9. En outre, un traitement de tranche est effectué sur le substrat SOI représenté sur la figure 29 pour former les éléments à semiconduc25 teur essentiellement dans la couche de semiconducteur de type n (couche active SOI) 2, après quoi on fait circuler un courant d'anodisation 111 à partir de la région active de type p 110 vers le substrat semiconducteur 109 Par ce processus, une couche de silicium poreux 112 est formée sur un plan principal du substrat semiconducteur 109. Ensuite, on forme le masque de pellicule d'isolation 101 de façon à entourer l'électrode de cathode 6 sur la couche de silicium poreux 112, comme représenté sur la figure 7 L'étendue occupée par la région ouverte du masque de pellicule d'isolation 101 est déterminée de façon que la couche diélectrique 3-1 soit mise à nu autour de l'électrode de ca35 thode 6 sur une étendue dont le rayon est au moins égal à 40 % de la dis- tance L entre l'électrode de cathode 6 et l'électrode d'anode 7. Ensuite, on accomplit un processus de gravure rapide de silicium par voie sèche à partir de la surface arrière du substrat semiconducteur 109, pour éliminer ainsi le substrat semiconducteur 109, comme men5 tionné en relation avec la figure 17. Ensuite, la couche diélectrique 3-2 de la pellicule d'oxyde épaisse déposée par CVD est formée par le processus de dépôt par CVD rapide, comme représenté sur la figure 30. Enfin, la région de surface arrière est délaminée en bloc en uti10 lisant la couche de silicium poreux 112 remplissant la fonction de la couche pouvant être délaminée, pour enlever ainsi le masque de pellicule d'isolation 101 et la pellicule d'oxyde déposée par CVD (couche diélectrique) 3-2 formés sur la surface principale du substrat semiconducteur 109. Après un processus de polissage, l'électrode de surface arrière 8 est nou15 vellement formée sur la surface arrière, par évaporation, comme représenté sur la figure 31. De cette manière, on peut obtenir les caractéristiques électriques ou les effets similaires à ceux mentionnés précédemment. A ce point, il faut ajouter que la description des modes de réali20 sation 1 à 8 a été faite sur l'hypothèse selon laquelle la présente invention est appliquée au dispositif à semiconducteur 100 qui doit remplir la fonction d'une diode SOI On appréciera cependant que les principes de la présente invention exposés ici peuvent tout aussi bien être appliqués, avec des effets avantageux équivalents, à des transistors à effet de 25 champ MOS SOI, des transistors bipolaires à grille isolée SOI et d'autres dispositifs du type à réseau latéral à tension nominale élevée réalisés de façon générale selon la technique SOI. Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans 30 sortir du cadre de l'invention. l REVENDICATIONS 1 Dispositif à semiconducteur du type à séparation diélectrique, caractérisé en ce qu'il comprend un substrat semiconducteur ( 1); une couche diélectrique primaire ( 3-1) disposée en position adjacente à une région entière d'une première surface principale dudit substrat semiconducteur ( 1); une première couche de semiconducteur ( 2) d'un premier type de conductivité, à faible concentration en impuretés, disposée sur une 10 surface de la couche diélectrique primaire ( 3-1) du côté opposé audit substrat semiconducteur ( 1), de façon que ladite couche diélectrique primaire ( 3-1) soit intercalée entre la première couche de semiconducteur ( 2) du premier type de conductivité et ledit substrat semiconducteur ( 1) ; une seconde couche de semiconducteur ( 4) du premier type de 15 conductivité, ayant une concentration en impuretés élevée, formée sélectivement sur la surface de ladite première couche de semiconducteur ( 2); une troisième couche de semiconducteur ( 5) d'un second type de conductivité, ayant une concentration en impuretés élevée, disposée de façon à entourer un bord périphérique extérieur de ladite première 20 couche de semiconducteur ( 2) à une certaine distance; une pellicule d'isolation de forme annulaire ( 9) disposée de façon à entourer un bord périphérique extérieur de ladite troisième couche de semiconducteur ( 5); une première électrode principale ( 6) disposée en contact avec 25 une surface de ladite seconde couche de semiconducteur ( 4); une seconde électrode principale ( 7) disposée en contact avec une surface de ladite troisième couche de semiconducteur ( 5); une électrode de surface arrière ( 8) semblable à une pellicule étendue, disposée en position adjacente à une seconde surface principale dudit substrat se30 miconducteur ( 1) sur un côté opposé à la première surface principale du substrat semiconducteur ( 1); et, une première couche diélectrique auxiliaire ( 3- 2) disposée immédiatement au-dessous de ladite seconde couche de semiconducteur ( 4) et ayant au moins une partie jointe à une seconde surface principale de 35 ladite couche diélectrique primaire ( 3-1). 2 Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 1, dans lequel la première couche diélectrique auxiliaire ( 3-2) est disposée de façon qu'une extrémité de cette'couche soit placée à une position correspondant à ladite première électrode principale 5 ( 6) et s'étende sur une région d'une taille qui n'est pas inférieure à 40 % d'une distance"entre ladite première électrode principale ( 6) et ladite seconde électrode principale ( 7) 3 Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 1 ou 2, dans lequel la première couche diélectrique 10 auxiliaire ( 3-2) a une forme cylindrique ayant un fond, et elle est jointe à la fois audit substrat semiconducteur ( 1) et à ladite couche diélectrique primaire ( 3-1). 4 Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 3, dans lequel la première couche diélectrique auxi15 liaire ( 3-2) a une forme semblable à une cuvette. Dispositif à semiconducteur du type à séparation diélectrique selon l'une quelconque des revendications 1 à 4, dans lequel une seconde couche diélectrique auxiliaire ( 3-3) est disposée entre la première couche diélectrique auxiliaire ( 3-2) et la couche diélectrique primaire ( 3-1). 6 Dispositif à semiconducteur du type à séparation diélectrique selon la revendication 5, caractérisé en ce que la seconde couche diélectrique auxiliaire ( 3-3) est formée par une pellicule nitrurée de façon thermique ou, à la place, par une pellicule de nitrure déposée par CVD. 7 Dispositif à semiconducteur du type à séparation diélectrique 25 selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le substrat semiconducteur ( 1) comprend une région de semiconducteur de type p formée de manière intégrée au substrat semiconducteur. 8 Procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique de la forme d'un dispositif à semiconduc30 teur du type à réseau latéral à tension nominale élevée, réalisé dans un substrat ( 2) isolé de façon diélectrique et ayant une première électrode principale ( 6) et une seconde électrode principale ( 7) qui est formée de façon à entourer la première électrode principale ( 6), et incluant un substrat semiconducteur ( 1) disposé sur un côté de surface arrière du substrat 35 isolé de façon diélectrique, pour remplir la fonction d'un piédestal (base), " O 2849271 comprenant les étapes suivantes: on enlève le substrat semiconducteur ( 1) par gravure avec KOH à l'intérieur d'une région qui recouvre la première électrode principale ( 6) et s'étend sur une étendue d'une taille qui n'est pas inférieure à 40 % d'une distance entre la première électrode 5 principale ( 6) et la seconde électrode principale ( 7); on forme une première pellicule d'isolation enterrée ( 3-1) dans ladite région; et on forme une seconde pellicule d'isolation enterrée ( 3-2) immédiatement audessous de la première pellicule d'isolation enterrée, en contact avec elle. 9 Procédé de fabrication d'un dispositif à semiconducteur du 10 type à séparation diélectrique selon la revendication 8, dans lequel la seconde pellicule d'isolation enterrée ( 3-2) est formée par une pellicule traitée d'au moins un polymère pouvant subir un traitement, sélectionné dans un groupe qui se compose d'un polymère de la famille des silicones, un polymère de la famille des polyimides, un polymère de la famille des poly15 imides-silicones, un polymère de la famille des polyallylènesethers, un polymère de la famille des bis-benzo-cyclobutènes, un polymère de 'la famille des polychinolines, un polymère de la famille des perfluorohydrocarbures, un polymère de la famille des fluorocarbures, un polymère de la famille des hydrocarbures aromatiques, un polymère de la famille des bo20 razines, et des halogénures ou des deutérures de ces polymères individuels. Procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique selon la revendication 8 ou 9, dans lequel la seconde pellicule d'isolation enterrée ( 3-2) est formée par une pellicule 25 traitée d'un polymère de la famille des silicones représenté par une formule générale ( 1) suivante: lSi(O 1/2)4 lk lR 1 Si(O 1/2)311 lR 2 R 3 Si(O 1/2)2 lm lR 4 R 5 R 6 Si O 1 l/2 ln ( 1) dans laquelle R 1, R 2, R 3, R 4, R 5 et R 6 représentent un groupe aryle, un groupe hydrogène, un groupe alkyle de la série aliphatique, un groupe 30 trialkylsilyle, un groupe deutérium, un groupe deutéroalkyle, un groupe fluor, un groupe fluoroalkyle ou un groupe fonctionnel ayant une liaison insaturée, ces groupes pouvant être identiques ou différents, et k 1, m et n représentent chacun des entiers supérieurs à O (zéro), et " 2 k + ( 3/2)1 + m + ( 1/2)n" représentant un nombre naturel, et dans laquelle le poids moléculaire moyen de chaque polymère est supérieur ou égal à " 50 ", et des groupes terminaux moléculaires sont un groupe aryle, un groupe hydrogène, un groupe alkyle de la série aliphatique, un groupe hydroxyle, un 5 groupe trialkylsilyle, un groupe deutérium, un groupe deutéroalkyle, un groupe fluor, un groupe fluoroalkyle ou un groupe fonctionnel ayant une liaison insaturée, qui peuvent être identiques ou différents, 11 Procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique selon la revendication 8 ou 9, caractérisé 10 en ce que la seconde pellicule d'isolation enterrée ( 3-2) est formée' par une pellicule traitée d'un polymère de la famille des silicones ayant une structure en échelle qui est représenté par la formule générale ( 2) suivante: R 1 i 1 R 30-' Si O R 5 ( 2) I R 40 si 1- R 6 R 2 n dans laquelle R 1 et R 2 représentent un groupe aryle, un groupe hydro15 gène, un groupe alkyle de la série aliphatique, un groupe hydroxyle, un groupe deutérium, un groupe deutéroalkyle, un groupe fluor, un groupe fluoroalkyle ou un groupe fonctionnel ayant une liaison insaturée, qui peuvent être identiques ou différents, R 3, R 4, R 5 et R 6 représentent un groupe hydrogène, un groupe aryle, un groupe alkyle de la série aliphati20 que, un groupe trialkylsilyle, un groupe hydroxyle, un groupe deutérium, un groupe deutéroalkyle, un groupe fluor, un groupe fluoroalkyle ou un groupe fonctionnel ayant une liaison insaturée, qui peuvent être identiques ou différents, et dans laquelle N représente un entier et le poids moléculaire moyen de chaque polymère est supérieur ou égal à " 50 ". 12 Procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique selon l'une quelconque des revendications 8 à 11, caractérisé en ce que la seconde pellicule d'isolation enterrée ( 32) contient un vernis ou, à la place, une résine, et est formée sur une région entière du substrat isolé de façon diélectrique ou, à la place, est formée sélectivement sur le substrat isolé de façon diélectrique, par un 5 processus d'application sélectionné dans un groupe se composant d'un processus d'application par centrifugation, un processus d'application par pulvérisation avec des jets de micro-pulvérisation et un processus d'application par balayage avec une micro-buse. 13 Procédé de fabrication d'un dispositif à semiconducteur du 10 type à séparation diélectrique selon la revendication 12, caractérisé en ce que la seconde couche d'isolation enterrée ( 3-2) est formée en appliquant un premier vernis préparé à partir de PVSQ dans un poids moléculaire de 150 k dissous dans une solution d'anisole à 10 % en poids, et un second vernis préparé à partir de PVSQ dans un poids moléculaire de 150 k dis15 sous dans une solution d'anisole à 15 % en poids, successivement à 100 t/min pendant 5 secondes, 300 t/min pendant 10 secondes et 500 t/min pendant 60 secondes, respectivement, et en ce qu'après le processus d'application, un processus de traitement est accompli par refroidissement progressif à une température de 350 C pendant au moins une heure. 14 Procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique selon l'une quelconques des revendications 8 à 13, caractérisé en ce qu'il comprend en outre les étapes suivantes: on forme une couche de silicium à cristallinité détruite ( 107), après la formation de la seconde pellicule d'isolation enterrée ( 3-2), et on enlève 25 partiellement le substrat isolé de façon diélectrique ( 1) en utilisant la couche de silicium à cristallinité détruite ( 107) comme une couche pouvant être délaminée. Procédé de fabrication d'un dispositif à semiconducteur du type à séparation diélectrique selon la revendication 14, caractérisé en ce 30 que la couche de silicium à cristallinité détruite ( 107) est formée par une couche de silicium poreux.