FR 2883112 A1 20060915 FR 0650261 A 20060125 SR 28424 JP/HM CIRCUIT A AJUSTEMENT DE CARACTERISTIQUES POUR UN CIRCUIT LOGIQUE, CIRCUIT ET PROCEDE D'AJUSTEMENT D'UNE CARACTERISTIQUE DE CIRCUIT La présente invention concerne un circuit d'ajustement de caractéristiques pour un circuit logique et un procédé de celui-ci, et un circuit (par exemple, un circuit intégré à semi-conducteur) utilisant le circuit logique. Par exemple, la présente invention concerne un procédé d'ajustement de caractéristiques pour un circuit logique à l'intérieur d'un circuit intégré à semi-conducteur ayant un circuit logique MOS (métal-oxyde-semi-conducteur). Par exemple, du fait d'une variation des caractéristiques de transistor au cours d'une fabrication d'un circuit (par exemple, un circuit intégré (IC) à semi-conducteur) associé à une récente miniaturisation des IC à semi-conducteur, tel qu'un changement de température et un changement de tension d'alimentation, la capacité d'entraînement d'un transistor MOS (par exemple, des transistors MOS à canal P et à canal N) fluctue. Par conséquent, des caractéristiques de circuit (par exemple, un temps de retard) d'un circuit logique comportant ces transistors et d'autres fluctuent, provoquant ainsi une variation du fonctionnement et des performances du circuit logique. Le brevet Japonais mis à l'inspection publique No. 8-23271, décrit une technique d'ajustement du temps de retard d'un transistor provoqué par une variation d'un transistor MOS, d'un changement de température, un SR 28424 JP/HM changement de tension d'alimentation, etc. Dans cette technique, une différence de retard entre deux retardeurs ayant un nombre différent de stades est convertie en un niveau de tension. Le niveau de tension est comparé avec une tension de référence externe et la tension de polarisation des substrats du transistor MOS est ajustée selon le résultat de comparaison, moyennant quoi le temps de retard est ajusté automatiquement. Résumé de l'invention Dans la technique décrite dans le Brevet Japonais mis à l'inspection publique No. 8-23271, la tension de polarisation de substrat d'un transistor est commandée de sorte que le temps de retard lui-même du retardeur devienne une valeur prédéterminée. Tel que décrit ci-dessus, cependant, il est impossible de supprimer une variation de caractéristiques de circuit, y compris un temps de retard etc., de tous les circuits logiques à l'intérieur d'un IC à semi-conducteurs. Le Brevet Japonais mis à l'inspection publique No. 5-342868 décrit une technique d'ajustement à un degré de précision élevé la tension de polarisation, c'est-à-dire, la tension de polarisation du substrat fournie à un substrat à semi-conducteurs dans un IC à semi-conducteurs. Cependant, une variation de caractéristique(s) de tous les circuits logiques à l'intérieur du IC à semi-conducteur ne peut être supprimée. Au vu de ce qui précède et d'autres problèmes, inconvénients et désavantages exemplaires de la technique classique, une particularité exemplaire de la SR 28424 JP/HM présente invention est de mettre à disposition un circuit à ajustement de caractéristiques et un procédé le concernant qui peuvent supprimer une variation de caractéristiques de circuit (par exemple, un temps de retard, etc.) d'un circuit logique, et un circuit (par exemple, un circuit intégré à semi-conducteur) utilisant le circuit logique. Une autre particularité exemplaire de la présente invention est de fournir un circuit à ajustements de caractéristiques et un procédé le concernant qui peuvent effectuer de manière extrêmement précise l'ajustement d'un temps de retard d'un circuit logique à l'intérieur d'un circuit logique, et un circuit (par exemple, un circuit intégré à semi- conducteurs) utilisant le circuit logique. La présente invention met à disposition un circuit à ajustement de caractéristiques pour un circuit logique, comportant un oscillateur qui comporte un premier transistor métal-oxyde-semi-conducteur (MOS) et sort une sortie d'oscillation, et un générateur de tension qui génère une tension d'un second transistor MOS du circuit logique selon une différence de phase entre la sortie d'oscillation et un signal de référence. La présente invention met également à disposition un circuit comportant le circuit logique, et le circuit à ajustement de caractéristiques décrit ci-dessus. La présente invention met également à disposition un circuit à ajustement de caractéristiques comportant un oscillateur en anneau qui comporte un premier transistor métal-oxyde-semi-conducteur (MOS) et sort SR 28424 JP/HM une sortie d'oscillation, et un générateur de tension qui génère une tension d'un second transistor MOS du circuit logique selon la sortie d'oscillation. La présente invention met également à disposition un procédé d'ajustement d'une caractéristique d'un circuit logique, comportant une détection d'une différence de phase entre un signal de référence et une sortie d'oscillation d'un oscillateur comportant un premier transistor métaloxyde-semi-conducteur (MOS), et générant une tension d'un second transistor MOS du circuit logique selon la différence de phase. La présente invention fournit également à disposition un procédé d'ajustement d'une caractéristique d'un circuit logique, comportant la sortie d'une sortie d'oscillation par un oscillateur en anneau comportant un premier transistor métal-oxydesemi-conducteur MOS, et générant une tension du second transistor MOS du circuit logique selon la sortie d'oscillation. Par exemple, selon la présente invention, une variation d'une caractéristique de circuit (par exemple, temps de retard) d'un circuit logique provoquée par une variation d'un processus de fabrication de circuit (par exemple, un processus de fabrication d'IC à semi-conducteurs) et/ou par une variation de conditions environnementales externes (par exemple, une température et une tension d'alimentation) peuvent être automatiquement ajustées. Ceci est engendré par le fait qu'un circuit à ajustement de caractéristiques pour un circuit logique comporte un oscillateur qui comporte un premier SR 28424 JP/HM transistor métal-oxyde-semi-conducteur (MOS) et qui sort une sortie d'oscillation, et un générateur de tension qui génère une tension d'un second transistor MOS du circuit logique selon une différence de phase entre la sortie d'oscillation et un signal de référence. Brève description des dessins Les particularités innovantes et exemplaires que l'on pense être caractéristiques de l'invention sont présentées dans les revendications jointes. L'invention elle-même, cependant, ainsi que d'autres particularités et avantages exemplaires de cette dernière, seront mieux compris en se référant à la description détaillée qui suit, lue conjointement avec les dessins joints, dans lesquels: la figure 1 représente un schéma fonctionnel exemplaire représentant un mode de réalisation exemplaire de la présente invention; la figure 2 représente un chronogramme exemplaire représentant un fonctionnement exemplaire de la présente invention; la figure 3 représente une vue exemplaire représentant un élément 100 de retard exemplaire dans 25 un oscillateur 1 en anneau de la figure 1; la figure 4 représente une vue exemplaire représentant un élément 101 de retard exemplaire d'un oscillateur 1 en anneau de la figure 1; la figure 5 représente une vue exemplaire 30 représentant un élément 102 de retard exemplaire d'un oscillateur 1 en anneau de la figure 1; SR 28424 JP/HM la figure 6 représente une vue exemplaire représentant l'oscillateur 1 en anneau exemplaire; et la figure 7 représente un schéma fonctionnel exemplaire représentant un autre mode de réalisation exemplaire de la présente invention. Exposé détaillé de l'invention Selon la présente invention, par exemple, une différence de phase est détectée entre une horloge de référence prédéterminée et une sortie d'oscillation d'un oscillateur en anneau utilisant un élément de retard comportant un transistor MOS, qui peut être sensiblement identique à celui utilisé dans un circuit logique interne de type MOS dont des caractéristiques doivent être ajustées. Ensuite, par exemple, la tension de substrat d'un transistor MOS est commandée selon la différence de phase, moyennant quoi des caractéristiques, comportant un temps de retard du circuit logique interne, peuvent être commandées de manière uniforme à tout moment. Par exemple, en utilisant l'élément de circuit logique à l'intérieur de l'IC semi-conducteur dont un temps de retard peut être ajusté, comme l'élément de retard constituant l'oscillateur en anneau, la différence d'effet basée sur le genre de circuit logique par rapport à la commande de tension de substrat peut être réduite. Des modes de réalisation exemplaires de la présente invention seront décrits ci-dessous. La figure 1 représente un schéma fonctionnel exemplaire représentant un mode de réalisation exemplaire de la SR 28424 JP/HM présente invention. En se référant à la figure 1, par exemple, un oscillateur 1 en anneau comportant des éléments de retard 100 multiples raccordés selon une configuration en anneau est fourni, et la fréquence d'oscillation de l'oscillateur 1 en anneau est fournie à un comparateur de phase 2 pour effectuer une comparaison de fréquence et une comparaison de phase avec l'entrée 10 d'horloge de référence. Par exemple, le résultat de comparaison peut être fourni à un circuit de génération de tension (par exemple, un circuit de génération de tension 3 de substrat). Selon le résultat de comparaison, une tension (par exemple, des tensions 11 et 12 de substrat) d'un circuit logique CMOS 50 peut être générée. Par exemple, la référence numérique 11 peut représenter la tension de substrat d'un transistor à canal P (P-Tr), et la référence numérique 12 peut représenter la tension de substrat d'un transistor à canal N (N-Tr). Par exemple, des tensions (par exemple, des tensions 11 et 12 de substrat) sont réparties sur tous les circuits logiques CMOS 50 qui constituent un circuit intégré 200 à semi-conducteur. Tous les circuits logiques 50 fonctionnent grâce aux tensions (par exemple, tensions 11 et 12 de substrat). Par exemple, des tensions 11 et 12 de substrat sont obtenues en faisant coïncider une fréquence d'oscillation d'un oscillateur 1 en anneau comportant un circuit CMOS, avec une entrée 10 d'horloge de référence entrée depuis l'extérieur d'un circuit intégré 200 à semi- conducteur. SR 28424 JP/HM L'oscillateur 1 en anneau, le comparateur de phase 2, le circuit 3 de génération de tension de substrat et le circuit logique CMOS 50 peuvent être formés sur un substrat d'IC unique par une constitution de transistor CMOS. La figure 2 représente un chronogramme exemplaire représentant un fonctionnement exemplaire de la présente invention représentée sur la figure 1. Dans la configuration exemplaire ci-dessus, le comparateur 2 de phase réalise une comparaison de phase entre une entrée 10 d'horloge de référence et le signal d'oscillation de l'oscillateur 1 en anneau (circuit de retard) comportant les éléments 100 de retard d'un circuit logique CMOS, raccordés en série et selon une configuration en anneau. Lorsque le temps de retard du signal d'oscillation est relativement plus grand, (par exemple, le signal d'oscillation est retardé en comparaison de l'horloge 10 de référence; plage "A" sur la figure 2), une sortie de comparaison de phase est générée de sorte que la phase d'un signal d'oscillation est avancée, par exemple, de sorte que la tension 11 de substrat de P-Tr du circuit logique CMOS 50 est augmentée et que la tension 12 de substrat de N-Tr du circuit logique CMOS 50 est abaissée. Lorsque le temps de retard du signal d'oscillation est relativement plus petit (par exemple, le signal d'oscillation est avancé en comparaison de l'horloge 10 de référence; plage "B" sur la figure 2), une sortie de comparaison de phase est générée de sorte que la phase du signal d'oscillation est retardée, par SR 28424 JP/HM exemple, de sorte que la tension 11 de substrat de P-Tr est abaissée et la tension 12 de substrat de N-Tr est augmentée. En réponse à la sortie de comparaison de phase, la tension de sortie du circuit 3 de génération de tension de substrat varie. En conséquence, la fréquence d'oscillation de l'oscillateur 1 en anneau est également commandée. La commande de rétroaction est effectuée jusqu'à ce que la fréquence d'oscillation de l'oscillateur 1 en anneau coïncide avec la fréquence d'entrée 10 d'horloge de référence. En effectuant un fonctionnement tel que celui représenté en tant qu'un exemple, une variation d'un temps de retard d'un circuit logique provoquée par une variation d'un processus de fabrication d'IC et/ou par une variation de conditions environnementales, telles qu'une température, une tension, etc., peut être ajustée automatiquement et de manière extrêmement précise. Le comparateur de phase 2 peut comparer un signal d'oscillation d'un circuit de retard (par exemple, l'oscillateur 1 en anneau) qui est formé d'un circuit logique CMOS raccordé en série avec la phase de l'entrée 10 d'horloge de référence. Les figures 3 à 5 représentent chacune un exemple d'un élément 100 de retard formant un oscillateur 1 en anneau de la figure 1. La figure 3 représente un inverseur CMOS 100 comportant un transistor 30 à canal P et un transistor 31 à canal N. La figure 4 représente une porte NON-ET 101 à deux entrées exemplaires et comportant des transistors 32 et 33 à canal P, et des SR 28424 JP/HM transistors 34 et 35 à canal N. La figure 5 représente une porte NON-OU 102 à deux entrées exemplaire comportant des transistors 36 et 37 à canal P, et des transistors 38 et 39 à canal N. La figure 6 représente un exemple d'un oscillateur 1 en anneau comportant les circuits logiques (éléments 100 à 102 de retard) représentés chacun sur les figures 3 à 5. Par exemple, selon la présente invention, une précision d'ajustement peut être améliorée. Ceci peut être engendré par le fait que l'ajustement d'un temps de retard, qui est une caractéristique de circuit exemplaire importante, est effectué en utilisant le temps de retard de l'oscillateur en anneau (par exemple, l'ajustement du temps de retard est effectué en utilisant la fréquence d'oscillation) comportant le passage logique dont un temps de retard va être envisagé dans le circuit (par exemple, IC). En d'autres termes, en utilisant l'élément de retard formant l'oscillateur 1 en anneau, l'élément de retard ayant la même configuration que l'élément de circuit logique formant le circuit logique à l'intérieur de l'IC, la différence d'effet basée sur le genre d'un circuit logique par rapport à la commande de tension de substrat peut être réduite, moyennant quoi, la précision d'un ajustement de caractéristiques peut en outre être améliorée. La figure 7 représente un schéma fonctionnel exemplaire représentant un autre mode de réalisation exemplaire de la présente invention, et les mêmes références numériques sont appliquées à des parties correspondant à la figure 1. Dans ce mode de SR 28424 JP/HM réalisation exemplaire, une entrée 41 d'horloge synchrone fournie à un IC à semi-conducteur est utilisée en tant qu'entrée 10 d'horloge de référence représentée sur la figure 1. Dans ce cas, l'entrée 41 d'horloge synchrone est un signal d'horloge utilisé pour un circuit synchrone CMOS 4 à l'intérieur de l'IC. Dans le mode de réalisation exemplaire représenté sur la figure 1, une entrée 10 d'horloge de référence dédiée peut être requise. Cependant, lorsque l'IC à semi-conducteur est un circuit synchrone qui fonctionne en synchronisation avec une horloge externe, tel que représenté sur la figure 7, et que l'entrée 10 d'horloge de référence (voir la figure 1) est utilisée à la fois en tant qu'entrée d'horloge de référence et en tant que signal d'horloge utilisé pour le circuit synchrone 4, il peut être superflu de fournir l'entrée 10 d'horloge de référence externe requise pour l'ajustement. Ainsi, un quelconque circuit fournissant une horloge et une borne d'entrée supplémentaires peuvent être superflus. Le mode de réalisation exemplaire de la présente invention est appliqué à un IC à semi-conducteur utilisant un circuit logique CMOS, mais la présente invention est largement applicable à des IC à semi-conducteur dans le domaine des circuits numériques, qui fonctionnent en synchronisation avec un signal d'horloge, par exemple. Bien que cette invention ait été décrite en se référant à des modes de réalisation exemplaires, cette description n'est pas destinée à être limitative. Diverses modifications des modes de réalisation SR 28424 JP/HM ug illustratifs, ainsi que d'autres modes de réalisation de l'invention, seront évidents pour l'homme du métier sur la base de la description dans sa globalité. Il est donc envisagé que les revendications jointes couvrent de telles modifications ou modes de réalisation quelconques correspondant à la portée véritable de l'invention. En outre, l'intention de l'inventeur est d'englober tous les équivalents de tous les éléments de l'invention revendiquée même si les revendications sont amendées au cours d'une action en justice. Cette demande est basée sur la demande de Brevet Japonais No. 2005-017560 déposée le 26 janvier 2005 et comportant un mémoire, des revendications, des dessins et un résumé. SR 28424 JP/HM REVENDICATIONS 1. Circuit à ajustement de caractéristiques pour un circuit logique, comprenant: un oscillateur (1) qui comporte un premier transistor métaloxyde-semi-conducteur (MOS) et sort une sortie d'oscillation; et un générateur de tension qui génère une tension d'un second transistor MOS dudit circuit logique selon une différence de phase entre ladite sortie d'oscillation et un signal de référence. 2. Circuit à ajustement de caractéristiques selon la revendication 1, dans lequel ledit signal de référence comporte une horloge (10) de référence utilisée pour faire fonctionner ledit circuit logique. 3. Circuit à ajustement de caractéristiques selon la revendication 1, comprenant en outre: un comparateur de phase (2) qui compare une phase de ladite sortie d'oscillation avec une phase dudit signal de référence. 4. Circuit à ajustement de caractéristiques selon la revendication 1, dans lequel ledit premier transistor MOS comprend un même type que ledit second transistor MOS. 5. Circuit à ajustements de caractéristiques 30 selon la revendication 1, dans lequel ledit oscillateur SR 28424 JP/HM (1) comporte un oscillateur (1) en anneau comportant une pluralité desdits premiers transistors MOS. 6. Circuit à ajustement de caractéristiques 5 selon la revendication 1, dans lequel ladite tension est appliquée audit oscillateur (1). 7. Circuit à ajustement de caractéristiques selon la revendication 1, dans lequel ladite tension 10 comporte une tension (11-12) de substrat. 8. Circuit à ajustement de caractéristiques selon la revendication 7, dans lequel ladite tension (11-12) de substrat comporte: une tension (11) de substrat de transistor à canal P (P-Tr) ; et une tension (12) de substrat de transistor à canal N (N-Tr), dans lequel: lorsque ladite sortie d'oscillation est retardée en comparaison dudit signal de référence, ladite tension (11) de substrat (P-Tr) est augmentée et ladite tension (12) de substrat (N-Tr) est abaissée; et lorsque ladite sortie d'oscillation est avancée en comparaison du signal de référence, ladite tension (11) de substrat (P-Tr) est abaissée et ladite tension (12) de substrat (N-Tr) est augmentée. 9. Circuit comprenant: ledit circuit logique; et SR 28424 JP/HM ledit circuit à ajustement de caractéristiques selon la revendication 1. 10. Circuit selon la revendication 9, dans lequel ledit circuit logique et ledit circuit à ajustement de caractéristiques sont formés sur un substrat à semi-conducteur unique. 11. Circuit à ajustement de caractéristiques, 10 comprenant: un oscillateur (1) en anneau qui comporte un premier transistor métal-oxydesemi-conducteur (MOS) et sort une sortie d'oscillation; et un générateur de tension qui génère une tension 15 d'un second transistor MOS dudit circuit logique selon ladite sortie d'oscillation. 12. Procédé d'ajustement d'une caractéristique d'un circuit logique, comprenant les étapes consistant 20 à . détecter une différence de phase entre un signal de référence et une sortie d'oscillation d'un oscillateur (1) comportant un premier transistor métaloxyde-semi-conducteur (MOS) ; et générer une tension d'un second transistor MOS dudit circuit logique selon ladite différence de phase. 13. Procédé d'ajustement d'une caractéristique d'un circuit logique selon la revendication 12, dans 30 lequel ledit signal de référence comporte une horloge SR 28424 JP/HM de référence utilisée pour faire fonctionner le circuit logique. 14. Procédé d'ajustement d'une caractéristique 5 d'un circuit logique selon la revendication 12, comprenant en outre l'étape consistant à : comparer une phase de ladite sortie d'oscillation avec une phase dudit signal de référence. 15. Procédé d'ajustement d'une caractéristique d'un circuit logique selon la revendication 12, dans lequel ledit premier transistor MOS comprend un même type que ledit second transistor MOS. 16. Procédé d'ajustement d'une caractéristique d'un circuit logique selon la revendication 12, dans lequel ledit oscillateur comporte un oscillateur 1 en anneau comportant une pluralité desdits premiers transistors MOS. 17. Procédé d'ajustement d'une caractéristique d'un circuit logique selon la revendication 12, comprenant en outre l'étape consistant à : appliquer ladite tension audit oscillateur 1. 18. Procédé d'ajustement d'une caractéristique d'un circuit logique selon la revendication 12, dans lequel ladite tension comporte une tension (1112) de substrat. SR 28424 JP/HM 19. Procédé d'ajustement d'une caractéristique d'un circuit logique selon la revendication 18, dans lequel ladite tension (11- 12) de substrat comporte: une tension (11) de substrat de transistor à canal P (P-Tr) ; et une tension (12) de substrat de transistor à canal N (N-Tr), dans lequel: lorsque ladite sortie d'oscillation est retardée en comparaison dudit signal de référence, ladite tension (11) de substrat (PTr) est augmentée et ladite tension (12) de substrat (N-Tr) est abaissée; et lorsque ladite sortie d'oscillation est avancée en comparaison du signal de référence, ladite tension (11) de substrat (P-Tr) est abaissée et ladite tension (12) de substrat (N-Tr) est augmentée. 20. Procédé d'ajustement d'une caractéristique d'un circuit logique, comprenant les étapes consistant 20 à . sortir une sortie d'oscillation par un oscillateur (1) en anneau comportant un premier transistor métaloxyde-semi-conducteur MOS; et générer une tension dudit second transistor MOS 25 dudit circuit logique selon ladite sortie d'oscillation.