FR 2880754 A1 20060714 FR 0510709 A 20051020 La présente invention concerne des égaliseurs et des procédés pour l'égalisation de canal. On peut utiliser des égaliseurs pour compenser la distorsion de signaux appliqués à divers types de systèmes d'émission et/ou de réception de signaux, ou fournis en sortie de ces systèmes. Des égaliseurs peuvent inclure un circuit de filtrage qui peut améliorer les performances d'un système de communication, par exemple en atténuant le bruit et/ou la distorsion de canal. Le bruit et/ou la distorsion de canal peut être occasionné par un retard de signaux appliqués à un système de communication, ou fournis en sortie de celui-ci, par exemple par des trajets multiples. Le circuit de filtrage peut utiliser des coefficients de filtrage dans le but d'atténuer le bruit de canal et/ou la distorsion de canal. Les valeurs des coefficients de filtrage peuvent être déterminées sur la base d'une information d'estimation de canal et/ou de signaux de bruit répartis sur des fréquences supérieures et/ou inférieures à celles de signaux de données principaux (par exemple des signaux retardés). Des coefficients de filtrage correspondant à des signaux de bruit peuvent être fixés à des valeurs telles que des signaux de bruit respectifs puissent être atténués. La figure 1 est un schéma synoptique illustrant un exemple d'un égaliseur 10 classique. En se référant à la figure 1, on note que l'égaliseur 10 classique peut inclure un circuit de filtrage 11 et un circuit d'actualisation de coefficients 12. Le circuit de filtrage 11 peut inclure une multiplicité de cellules de filtre TS1 à TSM (en désignant par M un entier) et un additionneur 16. Chacune des cellules de filtre TS1 à TSM peut inclure un tampon de données 13, un tampon de coefficient 14 et un multiplieur 15. Le tampon de données 13 pour chacune des cellules de filtre TS1 à TSM et le circuit d'actualisation de coefficients 12 peuvent recevoir un signal de données d'entrée Din. Le circuit d'actualisation de coefficients 12 peut estimer des canaux, qui peuvent varier par rapport au signal de données d'entrée Din, et peut générer des coefficients de filtrage Col à CoM (dans lesquels M est un entier) basés sur les canaux estimés. Par exemple, si le circuit de filtrage 11 comprend 9 cellules de filtre, le signal de données d'entrée Din et les coefficients de filtrage Col à Co9, les signaux de multiplication Xl à X9 obtenus en utilisant les 9 cellules de filtre peuvent être ceux illustrés sur la figure 2. En se référant à la figure 2, on note que le signal de données d'entrée Din peut inclure des signaux de données principaux MS1 et MS2 et des signaux de bruit Eol à Eo4. Les signaux de bruit Eol à Eo4 peuvent être par exemple des signaux de données principaux retardés MS1 et MS2, qui peuvent être générés lorsque les signaux de données principaux MS1 et MS2 sont transmis par exemple par des trajets multiples. Pour atténuer les signaux de bruit Eol à Eo4, le circuit d'actualisation de coefficients 12 peut générer les coefficients de filtrage Col, Co2, Co4 et Co7, qui peuvent compenser respectivement les signaux de bruit Eol à Eo4. Les multiplieurs 15s peuvent atténuer les signaux de bruit Eol à Eo4 en multipliant les signaux de bruit Eol à Eo4 respectivement par les coefficients de filtrage Col, Co2, Co4 et Co7. Les signaux de multiplication Xl, X2, X4 et X7 peuvent avoir par exemple des valeurs de zéro, comme représenté sur la figure 2. Pour fournir en sortie les signaux de données principaux MS1 et MS2 sous une forme correcte (par exemple sans changement), respectivement sous la forme des signaux de multiplication X5 et X9, le circuit d'actualisation de coefficients 12 peut générer des coefficients de filtrage Co5 et Co9 tels que les signaux de multiplication X5 et X9 obtenus en multipliant les signaux de données principaux MSl et MS2 par les coefficients de filtrage respectifs Co5 et Co9, puissent avoir des valeurs qui sont les mêmes, ou pratiquement les mêmes, que celles des signaux de données principaux MS1 et MS2. Une estimation de canal moins précise peut conduire à la génération par le circuit d'actualisation de coefficients 12 de coefficients de filtrage Co3, Co6 et Co6 dont les valeurs peuvent être pratiquement nulles, mais peuvent ne pas être égales à zéro. Les signaux de multiplication X3, X6 et X8 obtenus en multipliant les signaux de données principaux ou les signaux de bruit par les coefficients de filtrage respectifs Co3, Co6 et Co6, peuvent être appliqués à l'additionneur 16 d'une manière telle qu'une version distordue du signal de données d'entrée Din peut être fournie en sortie comme un signal de données de sortie Dout. Des exemples de modes de réalisation de la présente invention procurent un égaliseur (par exemple un égaliseur adaptatif à grand espacement de prises) qui peut réduire la distorsion des signaux filtrés en activant sélectivement des tampons de coefficient sur la base des valeurs de coefficients de filtrage, et/ou peut réduire la taille de puce en déterminant les valeurs des coefficients de filtrage, par exemple, sans l'utilisation d'un comparateur. Un exemple de mode de réalisation de la présente invention procure un égaliseur, qui peut inclure un circuit de filtrage, un circuit de commande de filtre et un circuit d'actualisation de coefficients. Le circuit de filtrage peut filtrer un signal de données d'entrée sur la base d'une multiplicité de coefficients de filtrage et peut fournir en sortie un signal de données de sortie. Le circuit de commande de filtre peut déterminer si les coefficients de filtrage satisfont à une condition en réponse à un signal de sélection de bit, et peut fournir en sortie des signaux de commande basés sur la détermination. Le circuit d'actualisation de coefficients peut générer les coefficients de filtrage, estimer des canaux sur la base du signal de données d'entrée, et actualiser les coefficients de filtrage sur la base des canaux estimés. Un autre exemple de mode de réalisation de la présente invention procure un circuit de commande de filtre qui peut inclure une multiplicité de circuits de détermination de coefficients. Chacun des circuits de détermination de coefficients peut activer et désactiver sélectivement un signal de commande correspondant, sur la base d'une comparaison entre des coefficients de filtrage stockés dans un tampon de coefficient correspondant et une valeur de seuil. Un autre exemple de mode de réalisation de la présente invention procure un procédé d'égalisation de canal. Un exemple de mode de réalisation du procédé peut inclure les opérations consistant à filtrer un signal de données d'entrée sur la base d'une multiplicité de coefficients de filtrage, et à émettre un signal de données de sortie; à déterminer si les coefficients de filtrage satisfont à une condition en réponse à un signal de sélection de bit, et émettre des signaux de commande basés sur la détermination; et générer les coefficients de filtrage, estimer des canaux sur la base du signal de données d'entrée et actualiser les coefficients de filtrage sur la base des canaux estimés. Dans des exemples de modes de réalisation de la présente invention, le circuit de filtrage peut inclure une multiplicité de batteries de filtre. La batterie de filtre peut inclure une multiplicité de cellules de filtre, et chacune des cellules de filtre peut inclure un tampon de coefficient qui est activé ou désactivé en réponse à l'un des signaux de commande et stocke l'un des coefficients de filtrage lorsqu'il est activé. Dans les exemples de modes de réalisation de la présente invention, chacun des coefficients de filtrage peut inclure (I+1) bits, en désignant par I un entier, le signal de sélection de bit peut inclure des premier à I-ième signaux de sélection, et l'un des premier à I-ième signaux de sélection peut être activé sur la base d'une valeur de seuil. Dans des exemples de modes de réalisation de la présente invention, le circuit de commande de filtre peut inclure au moins un circuit de commande de batterie. Le circuit de commande de batterie peut inclure une multiplicité de circuits de détermination de coefficient, dans lesquels chacun des circuits de détermination de coefficient peut activer et désactiver sélectivement un signal de commande correspondant, sur la base d'une comparaison entre des coefficients de filtre stockés dans un tampon de coefficient correspondant, et une valeur de seuil. Dans des exemples de modes de réalisation de la présente invention, chacun des tampons de coefficient peut être activé sélectivement lorsque des signaux de commande respectifs sont activés, et peut être désactivé lorsque les signaux de commande respectifs sont désactivés. Dans des exemples de modes de réalisation de la présente invention, chacun des circuits de détermination de coefficient peut effectuer une opération logique sur au moins un de (I+1) bits d'au moins un coefficient de filtrage correspondant, stocké dans au moins un tampon de coefficient correspondant, en réponse à au moins un signal de sélection parmi des premier à I-ième signaux de sélection. L'au moins un résultat d'opération logique peut être fourni en sortie comme un signal de commande correspondant. Dans des exemples de modes de réalisation de la présente invention, la valeur de seuil peut inclure un bit qui peut être fixé à 2T, avec T = 0, 1, ..., I-l. Lorsque la valeur de seuil augmente, le nombre de bits de chacun des coefficients de filtrage, qui peut être soumis à l'opération logique effectuée par chacun des circuits de détermination de coefficient, peut diminuer. 20 Dans des exemples de modes de réalisation de la présente invention, si la valeur de seuil est à un maximum, le I-ième signal de sélection peut être activé, et chacun des circuits de détermination de coefficient peut effectuer l'opération logique sur les deux bits les plus significatifs du coefficient de filtrage correspondant, en réponse au I- ième signal de sélection. Le résultat de l'opération logique peut être fourni en sortie comme le signal de commande. Dans des exemples de modes de réalisation de la présente invention, si la valeur de seuil est fixée à un minimum, le premier signal de sélection peut être activé, et chacun des circuits de détermination de coefficient peut effectuer l'opération logique sur la totalité, ou pratiquement la totalité, des I+1 bits du coefficient de filtrage correspondant, en réponse au premier signal de sélection. Le résultat de l'opération logique peut être fourni en sortie comme le signal de commande correspondant. Dans des exemples de modes de réalisation de la présente invention, l'opération logique peut être une opération OU. Dans des exemples de modes de réalisation de la présente invention, chacun des circuits de détermination de coefficient peut en outre inclure des premier à I-ième sélecteurs et un multiplexeur. Les premier à I-ième sélecteurs peuvent émettre respectivement des premier à I-ième signaux logiques, en réponse aux (I+1) bits du coefficient de filtrage correspondant. Le multiplexeur peut sélectionner l'un des premier à Iième signaux logiques en réponse à l'un des premier à I-ième signaux de sélection qui peuvent être activés, et peut fournir en sortie le signal logique sélectionné, comme l'un des signaux de commande. Dans des exemples de modes de réalisation de la présente invention, le premier sélecteur peut effectuer une opération OU sur les deux bits les plus significatifs du coefficient de filtrage correspondant et peut fournir en sortie le premier signal logique. Le I-ième sélecteur peut effectuer une opération OU sur le bit le moins significatif du coefficient de filtrage correspondant et le (I-1)-ième signal logique, et peut fournir en sortie le I-ième signal logique. Dans des exemples de modes de réalisation de la présente invention, les second à I-ième sélecteurs peuvent recevoir respectivement les premier à (I-1)-ième signaux logiques, par l'intermédiaire de premières bornes d'entrée, et peuvent recevoir les (I+1) bits du coefficient de filtrage correspondant, à l'exclusion des deux bits les plus significatifs, par l'intermédiaire de secondes bornes d'entrée. Dans des exemples de modes de réalisation de la présente invention, le circuit de filtrage peut inclure une multiplicité de batteries de filtre. Chacune de la multiplicité de batteries de filtre peut en outre inclure une multiplicité de cellules de filtre, chacune d'elles pouvant inclure un tampon de coefficient. Chacun des tampons de coefficient peut être activé ou désactivé en réponse à l'un de la multiplicité de signaux de commande et peut stocker un des coefficients de filtrage lorsqu'il est activé. Les tampons de coefficient peuvent être activés ou désactivés en réponse à l'un des signaux de commande. Dans des exemples de modes de réalisation de la présente invention, le circuit de commande de filtre peut en outre inclure une multiplicité de batteries de filtre et une multiplicité de circuits de commande de batterie. Chacun des circuits de commande de batterie peut sélectivement activer et désactiver un signal de commande correspondant, sur la base d'une comparaison entre au moins un des coefficients de filtrage stockés dans les tampons de coefficient d'une batterie de filtre correspondante, et une valeur de seuil. Dans des exemples de modes de réalisation de la présente invention, le circuit de commande de filtre peut en outre inclure une multiplicité de batteries de filtre et une multiplicité de circuits de commande de batterie. Chacun des circuits de commande de batterie peut effectuer une opération logique sur au moins un des (I+1) bits de chacun des coefficients de filtrage correspondants stockés dans les tampons de coefficient d'une batterie de filtre correspondante. Les résultats d'opération logique peuvent être fournis en sortie comme un signal de commande correspondant. Dans des exemples de modes de réalisation de la présente invention, si la valeur de seuil est fixée à un maximum, le I-ième signal de sélection peut être activé, et chacun des circuits de commande de batterie peut effectuer l'opération logique sur les deux bits les plus significatifs de chacun des coefficients de filtrage, reçus de la batterie de filtre correspondante, en réponse au I-ième signal de sélection. Les résultats d'opération logique peuvent être fournis en sortie comme le signal de commande correspondant. Dans des exemples de modes de réalisation de la présente invention, si la valeur de seuil est fixée à un minimum, le premier signal de sélection peut être activé, et chacun des circuits de détermination de coefficient peut effectuer l'opération logique sur les (I+1) bits de chacun des coefficients de filtrage, reçus de la batterie de filtre correspondante, en réponse au premier signal de sélection. Les résultats d'opération logique peuvent être fournis en sortie comme un signal de commande correspondant. Dans des exemples de modes de réalisation de la présente invention, l'opération logique peut être une opération OU. Dans des exemples de modes de réalisation de la présente invention, chacun des circuits de commande peut inclure des pré-sélecteurs et un circuit de détermination de coefficients. Les pré-sélecteurs peuvent fournir en sortie des premier à (I+1)-ième signaux d'opération en réponse aux (I+1) bits de chacun des coefficients de filtrage reçus d'une batterie de filtre correspondante. Le circuit de détermination de coefficient peut générer un signal de commande correspondant en réponse à un signal de sélection de bit et aux premier à (I+1)-ième signaux d'opération. Dans des exemples de modes de réalisation de la présente invention, chacun des pré-sélecteurs peut effectuer une opération OU sur l'un des (I+1) bits de chacun des coefficients de filtrage reçus d'une batterie de filtre correspondante. Dans des exemples de modes de réalisation de la présente invention, le circuit de détermination de coefficients peut inclure des premier à Iième sélecteurs et un multiplexeur. Les premier à I-ième sélecteurs peuvent fournir en sortie des premier à I-ième signaux logiques en réponse aux premier à (I+1)-ième signaux d'opération. Le multiplexeur peut sélectionner l'un des premier à I-ième signaux logiques en réponse à l'un des premier à I-ième signaux de sélection, qui peuvent être activés, et peut fournir en sortie le signal logique sélectionné comme le signal de commande de batterie correspondant. Le premier sélecteur peut effectuer une opération OU sur les premier et second signaux d'opération et peut fournir en sortie le premier signal logique; le I-ième sélecteur peut effectuer une opération OU sur le (I+1)-ième signal d'opération et le (I-1)-ième signal logique, et peut fournir en sortie le I-ième signal logique. Dans des exemples de modes de réalisation de la présente invention, les second à I-ième sélecteurs peuvent recevoir les premier à (I-1)-ième signaux logiques par l'intermédiaire de premières bornes d'entrée, et peuvent recevoir les troisième à (I+1)-ième signaux d'opération par l'intermédiaire de secondes bornes d'entrée. On va maintenant décrire en détail des exemples de 35 modes de réalisation de la présente invention, en se référant aux dessins annexés, dans lesquels: la figure 1 est un schéma synoptique d'un égaliseur classique; la figure 2 est un diagramme illustrant des signaux liés au fonctionnement d'un égaliseur classique; la figure 3 est un schéma synoptique d'un égaliseur conforme à un exemple de mode de réalisation de la présente invention; la figure 4 est un schéma synoptique détaillé d'un circuit de détermination de coefficient, conforme à un exemple de mode de réalisation de la présente invention; la figure 5 est un schéma synoptique d'un égaliseur conforme à un autre exemple de mode de réalisation de la présente invention; la figure 6 est un schéma synoptique d'un circuit 15 de commande de batterie conforme à un exemple de mode de réalisation de la présente invention; et la figure 7 est un schéma synoptique détaillé d'un circuit de détermination de coefficient conforme à un autre exemple de mode de réalisation de la présente invention. On va maintenant décrire plus complètement des exemples de modes de réalisation de la présente invention, en se référant aux dessins annexés qui montrent des exemples de modes de réalisation de la présente invention. Dans les dessins, des numéros de référence semblables désignent des éléments semblables. La figure 3 est un schéma synoptique d'un égaliseur conforme à un exemple de mode de réalisation de la présente invention. En se référant à la figure 3, on note que l'égaliseur 100 peut inclure un circuit de filtrage 110, un circuit de commande de filtre 120 et un circuit d'actualisation de coefficients 130. Le circuit de filtrage peut inclure une multiplicité de cellules de filtre (par exemple des prises) Tl à TK (K étant un entier) et un additionneur 114. Chacune des cellules de filtre Tl à TK peut inclure un tampon de données 111, un tampon de coefficient 112 et un multiplieur 113. Les cellules de filtre Ti à TK peuvent recevoir et stocker (par exemple recevoir séquentiellement et stocker séquentiellement) un signal de données d'entrée DI. Les tampons de coefficient 112 des cellules de filtre Tl à TK peuvent être activés ou désactivés sélectivement en réponse à des signaux de commande de filtrage respectifs BCTL1 à BCTLK (K étant un entier). Lorsque les signaux de commande de filtrage BCTL1 à BCTLK sont activés, les tampons de coefficient 112 des cellules de filtre Tl à TK peuvent être activés, et les tampons de coefficient 112 des cellules de filtre Tl à TK peuvent stocker des coefficients de filtrage respectifs Cl à CK (K étant un entier). Le nombre de bits qui peuvent constituer chacun des coefficients de filtrage Cl à CK peut être le même, ou pratiquement le même, que le nombre de bits de données (non représentés) stockés dans chacun des tampons de données 111. Les multiplieurs 113 des cellules de filtre Tl à TK peuvent multiplier le signal de données d'entrée DI par les coefficients de filtrage respectifs Cl à CK, et peuvent fournir en sortie des signaux de multiplication Ml à MK. L'additionneur 114 peut additionner les signaux de multiplication Ml à MK et peut fournir en sortie un signal de données de sortie DO. Le circuit de commande de filtre 120 peut inclure une multiplicité de circuits de détermination de coefficient CS1 à CSK (K étant un entier). Les circuits de détermination de coefficient CS1 à CSK peuvent déterminer si les coefficients de filtrage Cl à CK, reçus des tampons de coefficient 112 respectifs, sont inférieurs à une valeur de seuil, et peuvent fournir en sortie des signaux de commande de filtrage BCTL1 à BCTLK, d'après le résultat. Par exemple, si les coefficients de filtrage Cl à CK sont supérieurs ou égaux à la valeur de seuil, les circuits de détermination de coefficient CS1 à CSK peuvent activer respectivement les signaux de commande de filtrage BCTL1 à BCTLK. Si les coefficients de filtrage Cl à CK sont inférieurs à la valeur de seuil, les circuits de 2880754 12 détermination de coefficient CS1 à CSK peuvent désactiver respectivement les signaux de commande de filtrage BCTL1 à BCTLK. Par exemple, si les coefficients de filtrage Cl à C3, C5 à C7, et C9 à CK sont inférieurs à la valeur de seuil, et les coefficients de filtrage C4 et C8 sont supérieurs à la valeur de seuil, alors le circuit de commande de filtre 120 peut désactiver les signaux de commande de filtrage BCTL1 à BCTL3, BCTL5 à BCTL7 et BCTL9 à BCTLK, et. peut activer les signaux de commande de filtrage BCTL4 et BCTL8. Les tampons de coefficient 112 des cellules de filtre T4 et T8 peuvent être activés, et les tampons de coefficient 112 des cellules de filtre Ti à T3, T5 à T7, et T9 à TK peuvent être désactivés. Des signaux fournis en sortie des tampons de coefficient 112 des cellules de filtre Tl à T3, T5 à T7, et T9 à TK peuvent avoir une valeur de 0, et les signaux de multiplication Ml à M3, M5 à M7, et M9 à MK, fournis en sortie des multiplieurs des cellules de filtre Tl à T3, T5 à T7, et T9 à TK, peuvent être égaux à zéro, par exemple, indépendamment du type de données qui peuvent être stockées dans les tampons de données 111. Le circuit d'actualisation de coefficients 130 peut estimer des canaux qui peuvent varier par rapport au signal de données d'entrée DI, et peuvent générer les coefficients de filtrage Cl à CK sur la base des canaux estimés. Par exemple, le circuit d'actualisation de coefficients 130 peut générer les coefficients de filtrage Cl à CK de façon que les coefficients de filtrage Cl à CK puissent compenser des signaux retardés qui sont introduits par des trajets multiples. La figure 4 est un schéma synoptique d'un circuit de détermination de coefficient conforme à un exemple de mode de réalisation de la présente invention. Le circuit de détermination de coefficient CS1 sera décrit en détail ci- dessous. Bien que seul le circuit de détermination de coefficient CS1 sera décrit ici en détail, on notera que les circuits de détermination de coefficient CS1 à CSK peuvent tous avoir les mêmes caractéristiques de structure et/ou de fonctionnement. En se référant à la figure 4, on note que le circuit de détermination de coefficient CS1 peut inclure des portes OU (ou sélecteurs) 121 à 125 et un multiplexeur 126. Le nombre de portes OU (ou sélecteurs) incluses dans le circuit de détermination de coefficient CS1 peut augmenter ou diminuer, par exemple, conformément au nombre de bits constituant le coefficient de filtrage Cl. Par exemple, si le coefficient de filtrage Cl a six bits (par exemple B1 à B6), la porte OU 125 peut effectuer une opération OU sur les deux bits les plus significatifs B6 et B5, et peut fournir en sortie un signal logique R5. La porte OU 124 peut effectuer une opération OU sur le signal logique R5 et le bit B4, et peut fournir en sortie un signal logique R4. La porte OU 123 peut effectuer une opération OU sur le signal logique R4 et le bit B3, et peut fournir en sortie un signal logique R3. La porte OU 122 peut effectuer une opération OU sur le signal logique R3 et le bit B2, et peut fournir en sortie un signal logique R2. La porte OU 121 peut effectuer une opération OU sur le signal logique R2 et le bit le moins significatif Bl, et peut fournir en sortie un signal logique Rl. Si l'un au moins des bits B6 et B5 a une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), le signal logique R5 peut avoir une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). Si au moins un des bits B6, B5 et B4 a une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), le signal logique R4 peut avoir une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). Si au moins un des bits B6, B5, B4 et B3 a une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), le signal logique R3 peut avoir une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). Si au moins un des bits B6, B5, B4, B3 et B2 a une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), le signal logique R2 peut avoir une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). Si au moins un des bits B6, B5, B4, B3, B2 et B1 a une valeur logique supérieure (par exemple une valeur logique "haute" ou "lu), le signal logique R1 peut avoir une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). Un signal de sélection de bit SEL peut inclure des signaux de sélection Fl à F5. L'un des signaux de sélection F1 à F5 peut être activé sur la base de la valeur de seuil. La valeur de seuil peut inclure un bit, qui peut être fixé à 2T (avec 0 S T Le multiplexeur 126 peut sélectionner l'un des signaux logiques R1 à R5, par exemple, sous la dépendance de celui des signaux de sélection F1 à F5 du signal de sélection de bit SEL qui peut être activé, et il peut fournir en sortie le signal logique sélectionné, comme le signal de commande de filtrage BCTL1. Par exemple, si le signal de sélection F5 est activé, le multiplexeur 126 peut sélectionner et fournir en sortie le signal logique R5 comme le signal de commande de filtrage BCTL1. Si le signal de sélection F4 est activé, le multiplexeur 126 peut sélectionner et fournir en sortie le signal logique R4 comme le signal de commande de filtrage BCTL1. Si le signal de sélection F3 est activé, le multiplexeur 126 peut sélectionner et fournir en sortie le signal logique R3 comme le signal de commande de filtrage BCTL1. Si le signal de sélection F2 est activé, le multiplexeur 126 peut sélectionner et fournir en sortie le signal logique R2 comme le signal de commande de filtrage BCTL1. Si le signal de sélection F1 est activé, le multiplexeur 126 peut sélectionner et fournir en sortie le signal logique Rl comme le signal de commande de filtrage BCTL1. Si le coefficient de filtrage Cl est par exemple "0011001" et le seuil est fixé à 24, le multiplexeur 126 peut sélectionner et fournir en sortie lesignal logique R4, en réponse au signal de sélection F4, comme le signal de commande de filtrage BCTL1. Du fait que les bits B6, B5 et B4 ont une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), le signal logique R4 peut également avoir une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), et le signal de commande de filtrage BCTL1 peut être activé. Si le coefficient de filtrage Cl est par exemple "000111", le signal logique R4 peut avoir une valeur logique inférieure (par exemple une valeur logique "basse" ou "0"), du fait que les bits B6, B5 et B4 peuvent avoir une valeur logique inférieure (par exemple une valeur logique "basse" ou "0"), et le signal de commande de filtrage BCTL1 peut être désactivé. Comme décrit ci-dessus, le circuit de détermination de coefficient CS1 peut effectuer une opération OU sur les bits B6, B5, B4, B3, B2 et B1 du coefficient de filtrage Cl, et peut déterminer si le coefficient de filtrage Cl est inférieur à la valeur de seuil, par exemple, sans l'utilisation d'un comparateur. La figure 5 est un schéma synoptique d'un égaliseur 200 conforme à un autre exemple de mode de réalisation de la présente invention. En se référant à la figure 5, on note que l'égaliseur 200 peut inclure un circuit de filtrage 210,, un circuit de commande de filtre 220 et un circuit d'actualisation de coefficients 230. Le circuit de filtrage 210 peut inclure une multiplicité de batteries de filtre FB1 à FBJ (J étant un entier), et un additionneur 214. Chacune des batteries de filtre FB1 à FBJ peut inclure une multiplicité de cellules de filtre (par exemple des prises) Ti à TL (L étant un entier). Chacune des cellules de filtre Tl à TL peut inclure un tampon de données 211, un tampon de coefficient 212 et un multiplieur 213. Les cellules de filtre Tl à TL, l'additionneur 214 et le circuit d'actualisation de coefficients 230 peuvent avoir les mêmes, ou pratiquement les mêmes, caractéristiques de fonctionnement que le tampon de données 111, le tampon de coefficient 112 et le multiplieur 113 de la figure 3, et par conséquent des descriptions du tampon de données 211, d'un tampon de coefficient 212 et d'un multiplieur 213 seront omises. Les tampons de coefficient 212 de la batterie de filtre FB1 peuvent être activés ou désactivés (par exemple activés ou désactivés simultanément) en réponse à un signal de commande de batterie BCT1. Les tampons de coefficient 212 des batteries de filtre FB1 à FBJ peuvent être activés ou désactivés (par exemple activés ou désactivés simultanément.) en réponse à des signaux de commande de batterie BCT2 à BCTJ, respectivement. Le circuit de commande de filtre 220 peut inclure une multiplicité de circuits de commande de batterie CB1 à CBJ (J étant un entier). Le circuit de commande de batterie CB1 peut déterminer si des coefficients de filtrage Cl à CL, reçus des tampons de coefficient 212 de la batterie de filtre CB1, sont inférieurs à une valeur de seuil, et il peut fournir en sortie le signal de commande de batterie BCT1 sur la:base du résultat. Par exemple, si au moins un des coefficients de filtrage Cl à CL est supérieur ou égal à la valeur de seuil, le circuit de commande de batterie CB1 peut activer le signal de commande de batterie BCT1. Si tous, ou pratiquement tous, les coefficients de filtrage Cl à CL sont inférieurs à la valeur de seuil, le circuit de commande de batterie CB1 peut désactiver le signal de commande de batterie BCT1. Lorsque le signal de commande de batterie BCT1 est activé, tous, ou pratiquement tous, les tampons de coefficient 212 de la batterie de filtre FB1 peuvent être activés, et lorsque le signal de commande de batterie BCT1 est désactivé, tous, ou pratiquement tous, les tampons de coefficient 212 de la batterie de filtre FB1 peuvent être désactivés. Lorsque tous, ou pratiquement tous, les tampons de coefficient 212 de la batterie de filtre FB1 sont activés, un coefficient de filtrage inférieur à la valeur de seuil peut être stocké dans un ou plusieurs des tampons de coefficient 212 de la batterie de filtre FB1. Par exemple, si des données principales stockées dans le tampon de données 211 de la cellule de filtre T2 sont transférées vers le tampon de données 212 de la cellule de filtre T3, et le tampon de coefficient 212 de la cellule de filtre T3 est désactivé, le multiplieur 213 de la cellule de filtre T3 peut fournir en sortie un signal de multiplication M3 ayant une valeur de 0 bien que les données principales puissent être stockées au moment présent dans la cellule de filtre T3. Si les données principales sont stockées dans au moins une des cellules de filtre Tl à TL, tous, ou pratiquement tous, les tampons de données 212 des cellules de filtre Tl à TL peuvent être activés. Si les données principales ne sont pas stockées dans l'une quelconque des cellules de filtre Tl à TL, tous, ou pratiquement tous, les tampons de données des cellules de filtre Tl à TL peuvent être désactivés. Les circuits de commande de batterie CB2 à CBJ peuvent déterminer si des coefficients de filtrage reçus des tampons de coefficient 212 des batteries de filtre FB2 à FBJ respectives sont inférieurs à la valeur de seuil, et ils peuvent fournir en sortie les signaux de commande de batterie BCT2 à BCTJ, respectivement, sur la base des résultats. La figure 6 est un schéma synoptique d'un circuit de commande de batterie conforme à un autre exemple de mode de réalisation de la présente invention. Du fait que les circuits de commande de batterie CB1 à CBJ peuvent avoir les mêmes, ou pratiquement les mêmes, caractéristiques de structure et/ou de fonctionnement, seul le circuit de commande de batterie CB1 sera décrit en détail ci-dessous. En se référant à la figure 6, on note que le circuit de commande de batterie CB1 peut inclure des pré- portes OU (ou pré-sélecteurs) 221 à 224 et un circuit de détermination de coefficients 225. Le nombre de préportes OU 221 incluses dans le circuit de commande de batterie CB1 peut augmenter ou diminuer conformément au nombre de bits constituant chacun des coefficients de filtrage Cl à CL. Par exemple, si chacun des coefficients de filtrage Cl à CL a quatre bits, la pré-porte OU 224 peut effectuer une opération OU sur les bits les plus significatifs B14, BL4, des coefficients de filtrage Cl à CL, et peut fournir en sortie un signal d'opération S4. Si au moins un des bits les plus significatifs B14, ..., BL4 des coefficients de filtrage Cl à CL a une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), la pré-porte OU 224 peut fournir en sortie un signal d'opération S4 ayant une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). La pré-porte OU 223 peut effectuer une opération OU sur les seconds bits les plus significatifs B13, BL3 des coefficients de filtrage Cl à CL, et peut fournir en sortie un signal d'opération S3. Si au moins un des seconds bits les plus significatifs B13, 30..., BL3 a une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), la pré-porte OU 223 peut fournir en sortie un signal d'opération S3 ayant une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). La pré-porte OU 222 peut effectuer une opération OU sur les seconds bits les moins significatifs B12, ..., BL2 des coefficients de filtrage Cl à CL, et peut fournir en sortie un signal d'opération S2. Si au moins un des seconds bits les moins significatifs B12, ..., BL2 a une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), la pré-porte OU 222 peut fournir en sortie un signal d'opération S2 ayant une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). La pré-porte OU 221 peut effectuer une opération OU sur les bits les plus significatifs B11, ..., BL1 des coefficients de filtrage Cl à CL, et peut fournir en sortie un signal d'opération Sl. Si au moins un des bits les plus significatifs B11, ., BL1 des coefficients de filtrage Cl à CL a une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), la pré-porte OU 221 peut fournir en sortie un signal d'opération S1 ayant une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"). Le circuit de détermination de coefficient 225 peut fournir en sortie le signal de commande de batterie BCT1 en réponse à un signal de sélection de bit et aux signaux d'opération S1 à S4...DTD: La figure 7 est un schéma synoptique du circuit de détermination de coefficient conforme à un autre exemple de mode de réalisation de la présente invention. En se référant à la figure 7, on note que le circuit de détermination de coefficient 225 peut inclure des portes OU 241 à 243 et. un multiplexeur 244. Le nombre de portes OU incluses dans le circuit de détermination de coefficient 225 peut augmenter ou diminuer conformément au nombre de pré-portes OU incluses dans le circuit de commande de batterie CB1. Le nombre de pré-portes OU incluses dans le circuit de commande de batterie CB1 peut être déterminé sur la base du. nombre de bits constituant chacun des coefficients de filtrage Cl à CL. Le nombre de portes OU incluses dans le circuit de détermination de coefficient 225 peut également être déterminé sous la dépendance du nombre de bits constituant chacun des coefficients de filtrage Cl à CL. Les portes OU 241 à 243 et le 2880754 20 multiplexeur 244 peuvent avoir les mêmes, ou pratiquement les mêmes, caractéristiques de fonctionnement que les portes OU 121-125 de la figure 4, et par conséquent leurs descriptions détaillées seront omises. Comme décrit ci- dessus, les circuits de commande de batterie CB1 à CBJ peuvent effectuer une opération OU sur les coefficients de filtrage Cl à CL, et peuvent déterminer si les coefficients de filtrage Cl à CL sont inférieurs à la valeur de seuil, par exemple, sans l'utilisation d'un comparateur. Bien que des exemples de modes de réalisation de la présente invention aient été décrits en considérant une valeur logique supérieure (par exemple une valeur logique "haute" ou "1"), et une valeur logique inférieure (par exemple une valeur logique "basse" ou "0"), on comprendra que ces valeurs peuvent être utilisées de manière interchangeable, et que n'importe quelle valeur logique appropriée peut être utilisée. Bien que des exemples de modes de réalisation de la présente invention aient été envisagés en considérant par exemple des coefficients de filtrage à quatre bits, on comprendra que toute valeur décrite ici peut avoir n'importe quel nombre de bits approprié. Bien que des exemples de modes de réalisation de la présente invention aient été décrits en considérant des opérations logiques OU, des portes OU, des pré-opérations logiques OU et/ou des pré-portes OU, on comprendra qu'il est possible d'utiliser n'importe quel sélecteur et/ou présélecteur approprié (par exemple des opérations opérations et/ou des portes ET, des opérations opérations et/ou des portes OU-EX, etc.). Comme décrit ci-dessus, un égaliseur conforme à des exemples de modes de réalisation de la présente invention peut déterminer si des coefficients de filtrage sont inférieurs à une valeur de seuil, sans la nécessité d'un comparateur. Par conséquent, la taille de puce de l'égaliseur conforme à la présente invention peut être pré-pré- / / réduite. De plus, un égaliseur conforme à des exemples de modes de réalisation de la présente invention désactive des tampons de coefficient qui stockent des coefficients de filtrage qui peuvent être inférieurs à une valeur de seuil, ce qui peut réduire la distorsion du signal filtré. Bien que des exemples de modes de réalisation de la présente invention aient été particulièrement représentés et décrits en référence à des exemples de modes de réalisation de celle-ci, l'homme de l'art notera que divers changements de forme et de détails peuvent y être apportés sans sortir de l'esprit et du cadre de la présente invention, tels qu'ils sont définis par les revendications suivantes. REVENDICATIONS 1. Egaliseur (100) caractérisé en ce qu'il comprend un circuit de filtrage (110) qui filtre un signal de données d'entrée (DI) sur la base d'une multiplicité de coefficients de filtrage (Cl - CK), et fournit en sortie un signal de données de sortie (DO) ; un circuit de commande de filtre (120) qui détermine si les coefficients de filtrage satisfont à une condition, en réponse à un signal de sélection de bit (SEL) et fournit en sortie des signaux de commande (BCTL1 - BCTLK) basés sur la détermination et un circuit d'actualisation de coefficients (130) qui génère les coefficients de filtrage (Cl - CK), estime des canaux sur la base du signal de données d'entrée (DI) et actualise les coefficients de filtrage (Cl - CK) sur la base des canaux estimés. 2. Egaliseur selon la revendication 1, caractérisé en ce que chacun des coefficients de filtrage comprend (I + 1) bits, en désignant par I un entier, le signal de sélection de bit (SEL) comprend des premier à I-ième signaux de sélection (F1 - F5), et un des premier à I-ième signaux de sélection (F1 - F5) est activé sur la base d'une valeur de seuil. 3. Egaliseur selon la revendication 1, caractérisé en ce que le circuit de filtrage (110) comprend une multiplicité de cellules de filtre (Tl - TK), et en ce que chacune des cellules de filtre (Tl - TK) comprend un tampon de coefficient (112) qui est activé ou désactivé en réponse à l'un des signaux de commande (BCTL1 - BCTLK) et stocke l'un des coefficients de filtrage (Cl - CK) lorsqu'il est activé. 4. Egaliseur selon la revendication 3, caractérisé en ce que le circuit de commande de filtre (120) comprend une multiplicité de circuits de détermination de coefficient (CS1 - CSK), et en ce que chacun des circuits de détermination de coefficient (CS1 - CSK) active et désactive sélectivement un signal de commande correspondant (BCTL1 - BCTLK) sur la base d'une comparaison entre des coefficients de filtrage (Cl - CK) stockés dans un tampon de coefficient (112) correspondant et une valeur de seuil. 5. Egaliseur selon la revendication 4, caractérisé en ce que chacun des circuits de détermination de coefficient (CS1 - CSK) comprend en outre: des premier à I-ième sélecteurs (125 - 121), qui fournissent en sortie des premier à I-ième signaux logiques (R5 - R1), respectivement, en réponse aux (I + 1) bits (Bi - B6) d'un coefficient de filtrage correspondant; et un multiplexeur (126) qui sélectionne l'un des premier à I-ième signaux logiques (R5 - R1) en réponse à l'un des premier à I- ième signaux de sélection (R5 - R1) qui est activé, et émet le signal logique sélectionné comme l'un des signaux de commande (BCTL1), dans lequel le premier sélecteur (125) effectue une opération OU sur les deux bits les plus significatifs (B6 - B5) du coefficient de filtrage correspondant:, et fournit en sortie le premier signal logique (R5), et le I-ième sélecteur (121) effectue une opération OU sur le bit le moins significatif (Bi) du coefficient de filtrage correspondant et le (I-1)- ième signal logique (R2), et fournit en sortie le I-ième signal logique (Rl). 6. Egaliseur selon la revendication 5, caractérisé en ce que les second à I-ième sélecteurs (124 - 121) reçoivent respectivement les premier à (I-1)-ième signaux logiques (R5 - R2), par l'intermédiaire de premières bornes d'entrée, et reçoivent les (I+1) bits du coefficient de filtrage correspondant (Cl) à l'exclusion des deux bits les plus significatifs (B6, B5) par l'intermédiaire de secondes bornes d'entrée. 7. Egaliseur selon la revendication 3, dans lequel chacun des tampons de coefficient (112) est activé sélectivement lorsque le signal de commande respectif (BCTL1 - BCTLK) est activé, et il est désactivé lorsque le signal de commande respectif est désactivé. 8. Egaliseur selon la revendication 3, caractérisé en ce que le circuit de commande de filtre (120) comprend en outre une multiplicité de circuits de détermination de coefficient (CS1 - CSK), et en ce que chacun des circuits de détermination de coefficient effectue une opération logique sur au moins un de (I+1) bits (B6 - Bi) d'au moins un coefficient de filtrage correspondant (Cl) stocké dans au moins un tampon de coefficient correspondant (112), en réponse à au moins un d'un premier à un I-ième signaux de sélection (FL - F5), et fournit en sortie le, au moins un, résultat d'opération logique comme un signal de commande correspondant (BCTL1 - BCTLK). 9. Egaliseur selon la revendication 8, caractérisé en ce que la valeur de seuil comprend un bit qui est fixé à 2T, avec T = 0, 1, ..., I- 1, et lorsque la valeur de seuil augmente, le nombre de bits de chacun des coefficients de filtrage (Cl - CK) qui sont soumis à l'opération logique effectuée par chacun des circuits de détermination de coefficient (CS1 CSK) diminue. 10. Egaliseur selon la revendication 8, caractérisé en ce que si la valeur de seuil est à un maximum, le I-ième signal de sélection (F5) est activé, et chacun des circuits de détermination de coefficient (CS1 - CSK) effectue l'opération logique sur les deux bits les plus significatifs (B6, B5) du coefficient de filtrage correspondant: (Cl) en réponse au I-ième signal de sélection, et fournit en sortie le résultat d'opération logique comme le signal de commande (BCTL1). 11. Egaliseur selon la revendication 8, caractérisé en ce que si la valeur de seuil est fixée à un minimum, le premier signal de sélection (Fl) est activé, et chacun des circuits de détermination de coefficient (CS1 - CSK) effectue l'opération logique sur l'ensemble des (I+1) bits (B6 - Bl) du coefficient de filtrage correspondant (Cl), en réponse au premier signal de sélection (F1), et fournit en sortie le résultat d'opération logique comme le signal de commande correspondant (BCTL1). 12. Egaliseur selon la revendication 8, caractérisé en ce que l'opération logique est une opération OU. 13. Egaliseur (200) selon la revendication 1, caractérisé en ce que le circuit de filtrage (210) comprend une multiplicité de batteries de filtre (FB1 - FBJ), chacune de la multiplicité de batteries de filtre incluant une multiplicité de cellules de filtre (Tl - TL), et en ce que les cellules de filtre (Tl - TL) incluent en outre un tampon de coefficient (212) qui est activé ou désactivé en réponse à l'un de la multiplicité de signaux de commande (BCT1 - BCTJ) et stocke l'un des coefficients de filtrage (Cl - CL, CP - CN) lorsqu'il est activé, et les tampons de coefficient (212) des cellules de filtre (Ti - TL) de chacune des batteries de filtre (FB1 - FBJ) sont activés ou désactivés en réponse à l'un des signaux de commande (BCT1 - BCTJ). 14. Egaliseur selon la revendication 13, caractérisé en ce que le circuit de commande de filtre {220) comprend en outre une multiplicité de batteries de filtre (FB1 - FBJ) et une multiplicité de circuits de commande de batterie (CB1 - CBJ), et en ce que chacun des circuits de commande de batterie (CB1 - CBJ) active et désactive sélectivement un signal de commande correspondant (BCT1 - BCTJ) sur la base d'une comparaison entre au moins un des coefficients de filtrage (Cl - CL, CP CN) stockés dans les tampons de coefficients {212) d'une batterie de filtre correspondante (FB1 - FBJ) et une valeur de seuil. 15. Egaliseur selon la revendication 14, caractérisé en ce que chacun des circuits de commande de batterie (CB1 - CBJ) comprend des pré- sélecteurs (224 - 221) qui fournissent en sortie des premier à (I+l)-ième signaux d'opération (S4 - Si) en réponse aux (I+1) bits (B14 - B11, BL4 - BL1) de chacun des coefficients de filtrage (Cl - CL, CP - CN) reçus d'une batterie de filtre correspondante (FB1 - FBJ), et un circuit de détermination de coefficient (225) qui génère un signal de commande correspondant (BCT1) en réponse à un signal de sélection de bit (SEL) et aux premier à (I + 1)-ième signaux d'opération (S4 - Sl). 16. Egaliseur selon la revendication 15, caractérisé en ce que chacun des pré-sélecteurs (224 - 221) effectue une opération OU sur l'un des (I+1) bits (B14 - B11, BL4 - BL1) de chacun des coefficients de filtrage (Cl CL, CP - CN) reçus d'une batterie de filtre (FB1 - FBJ) correspondante. 17. Egaliseur selon la revendication 15, caractérisé en ce que le circuit de détermination de coefficient (225) comprend des premier à I- ième sélecteurs (243 - 241) qui fournissent respectivement en sortie des premier à I-ième signaux logiques (R3 - R1), en réponse aux premier à (I+ 1)-ième signaux d'opération (S4 - S1) ; et un multiplexeur (244) qui sélectionne l'un des premier à I-ième signaux logiques (R3 - Rl) en réponse à l'un des premier à I-ième signaux de sélection (Fi - F3) qui est activé, et fournit en sortie le signal logique sélectionné comme le signal de commande de batterie correspondant (BCT1), dans lequel le premier sélecteur (243) effectue une opération OU sur les premier et second signaux d'opération (S4, S3) et fournit en sortie le premier signal logique (R3), et le I-ième sélecteur (241) effectue une opération OU sur le (I+1)-ième signal d'opération (Sl) et le (I-1)-ième signal logique (R2) et fournit en sortie le I-ième signal logique (R1). 18. Egaliseur selon la revendication 17, caractérisé en ce que les second à I-ième sélecteurs (242, 241) reçoivent les premier à (I-1)- ième signaux logiques (R3, R2) par l'intermédiaire de premières bornes d'entrée, et reçoivent les troisième à (I+l)-ième signaux d'opération (S2, Sl) par l'intermédiaire de secondes bornes d'entrée. 19. Egaliseur selon la revendication 13, caractérisé en ce que chacun des tampons de coefficient (212) est activé sélectivement lorsqu'un signal de commande respectif (BCT1 - BCTJ) est activé, et est désactivé lorsque le signal de commande respectif est désactivé. 20. Egaliseur selon la revendication 13, caractérisé en ce que le circuit de commande de filtre (220) comprend en outre une multiplicité de batteries de filtre (FB1 - FBJ) et une multiplicité de circuits de commande de batterie (CB1 - CBJ) et chacun des circuits de commande de batterie (CB1 - CBJ) effectue une opération logique sur au moins un des (I+1) bits (B14 - B11, BL4 - BLl) de chacun des coefficients de filtrage correspondants, respectivement stockés dans les tampons de coefficient (212) d'une batterie de filtre correspondante (FB1 - FBJ), et fournit en sortie les résultats d'opération logique comme un signal de commande correspondant (BCT1 - BCTJ). 21. Egaliseur selon la revendication 20, caractérisé en ce que la valeur de seuil comprend un bit qui est fixé à 2T, avec T = 0, 1, ..., I- 1, et lorsque la valeur de seuil augmente, le nombre de bits de chacun des coefficients de filtrage (Cl - CL, CP - CN) qui sont soumis à l'opération logique effectuée par chacun des circuits de détermination de coefficients (225) diminue. 22. Egaliseur selon la revendication 20, caractérisé en ce que si la valeur de seuil est fixée à un maximum, seulement le I-ième signal de sélection (F3) est activé, et chacun des circuits de commande de batterie (CB1 - CBJ) effectue l'opération logique sur les deux bits les plus significatifs (B14, B13; BL4, BL3) de chacun des coefficients de filtrage (Cl - CL, CP - CN) reçus de la batterie de filtre correspondante (FB1 FBJ), en réponse au I-ième signal de sélection (F3), et fournit en sortie les résultats d'opération logique comme le signal de commande (BCT1 -BCTJ) . 23. Egaliseur selon la revendication 20, caractérisé en ce que si la valeur de seuil est fixée à un minimum, seulement le premier signal de sélection (F1) est activé, et chacun des circuits de détermination de coefficient (225) effectue l'opération logique sur les (I+1) bits (B14 1311; BL4 - BL1) de chacun des coefficients de filtrage (Cl - CL, CP - CN) reçus de la batterie de filtre correspondante (FB1 - FBJ), en réponse au premier signal de sélection (Fi), et fournit en sortie les résultats d'opération logique comme un signal de commande correspondant: (BCT1 BCTJ). 24. Egaliseur selon la revendication 20, caractérisé en ce que l'opération logique est une opération OU. 25. Circuit de commande de filtre (120), caractérisé en ce qu'il comprend. une multiplicité de circuits de détermination de coefficient (CS1 - CSK), dans lequel chacun des circuits de détermination de coefficient (CS1 CSK) active et désactive sélectivement un signal de commande correspondant (BCTL1 - BCTLK) sur la base d'une comparaison entre des coefficients de filtrage (Cl - CK) stockés dans un tampon de coefficient (112) correspondant et une valeur de seuil. 26. Procédé d'égalisation de canal, caractérisé en ce qu'il comprend les étapes consistant à : filtrer un signal de données d'entrée (DI) sur la base d'une multiplicité de coefficients de filtrage (Cl - CK), et fournir en sortie un signal de données de sortie (DO) ; déterminer si les coefficients de filtrage satisfont à une condition en réponse à un signal de sélection de bit (SEL) et fournir en sortie des signaux de commande (BCTL1 - BCTLK) sur la base de la détermination; et générer les coefficients de filtrage (Cl - CK), estimer des canaux sur la base du signal de données d'entrée (DI) et actualiser les coefficients de filtrage (Cl - CK) sur la base des canaux estimés. 27. Egaliseur caractérisé en ce qu'il comprend le circuit de commande de filtre (120) de la revendication 25. 28. Egaliseur caractérisé en ce qu'il est adapté pour exécuter le procédé d'égalisation de canal de la revendication 26.