FR 2835677 A1 20030808 FR 0201278 A 20020204 PERFECTIONNEMENTS APPORTES AUX SYSTEMES ELECTRONIQUES COMPRENANT UN BUS DE COMMUNICATION La présente invention se rapporte au domaine de la conception des systèmes électroniques numériques mettant en oeuvre des composants qui communiquent par l'intermédiaire d'un ou de plusieurs bus de communication. Dans un tel système, le bus de communication est fonctionnellement partagé entre des composants qui lui sont reliés. Il peut s'agir d'une ou plusieurs unités de type maître (ci-après unités maîtres), qui prennent l'initiative d'échanger des données avec d'autres composants reliés au bus, et d'une ou plusieurs unités de type esclave (ci-après unités esclaves), dont le rôle est de répondre aux requêtes reçues de l'unité maître qui contrôle le bus. Un tel système comprend une unité d'arbitrage qui est chargée d'attribuer le contrôle du bus à une unité maître parmi plusieurs, ainsi qu'un décodeur d'adresses qui est chargé d'activer l'unité esclave désignée par l'unité maître qui contrôle le bus. Notons que dans le cas particulier d'un système ne comprenant qu'une seule et unique unité maître reliée au bus, cette unité dispose en permanence du contrôle du bus et l'unité d'arbitrage est superflue. A titre d'illustration, le schéma de la figure 1 représente l'architecture d'un système à deux bus, référencés 1 et 2 respectivement. Des unités maîtres 11,12 et 13, ainsi que des unités esclaves 14,15 et 16, sont reliées à un premier bus de communication 1. De même, une unité maître 21, ainsi que des unités esclaves 22 et 23 et l'unité 13 précitée sont reliées à un second bus de communication 2. Chacune des unités ci-dessus est reliée au bus 1 et/ou au bus 2, par un port de communication de type maître ou de type esclave selon le type de l'unité concernée. Dans cet exemple, l'unité 13 forme une passerelle ("gateway"en anglais) ou pont ("bridge"en anglais) entre les bus 1 et 2. A cet effet, elle comporte deux ports de communication, ici un port de type maître pour sa liaison avec le bus 1 et un port de type esclave pour sa liaison avec le bus 2. Dit autrement, l'unité 13 se comporte en unité maître vis-à-vis du protocole du bus 1, et en unité esclave vis-à-vis du protocole du bus 2. Le système comprend aussi un décodeur d'adresses 10 qui est relié au bus 1, et un décodeur d'adresses 20 qui est relié au bus 2. En outre, il comprend une unité d'arbitrage 17, ou arbitre, qui est reliée au bus 1 pour assurer la sélection de celles des unités maîtres 11,12 ou 13 qui a le contrôle du bus 1 à un instant déterminé. Une seule unité maître, à savoir l'unité 21, étant reliée au bus 2, aucune unité d'arbitrage n'est requise en ce qui concerne ce bus. Le type d'architecture présenté ci-dessus en regard du schéma de la figure 1 est classique dans le secteur des systèmes électroniques à cartes. Par exemple, dans le cas d'un ordinateur à usage général, une carte mère comprend un ou plusieurs bus de communication auxquels sont reliés au moins un microprocesseur (unité maître) d'une part, et des contrôleurs de périphériques (unités esclaves) d'autre part, ces contrôleurs de périphériques permettant de commander des organes périphériques tels qu'un disque dur, une mémoire, un écran, une imprimante, etc. Par ailleurs, ce type d'architecture commence aussi à apparaître dans le secteur de la microélectronique, puisqu'il est maintenant utilisé à l'intérieur même des circuits intégrés (puces). En effet, depuis leur apparition ceux-ci n'ont cessé de voir leur densité augmenter, au point de franchir récemment un nouveau seuil dans la complexité matérielle. Des systèmes qui auparavant mettaient en oeuvre plusieurs composants électroniques séparés (circuits intégrés et/ou composants électroniques discrets tels que résistances, diodes, condensateurs, etc...) disposés sur une carte, peuvent aujourd'hui être intégrés dans une seule puce. On parle alors de"système sur une puce"ou encore de SOC (de l'anglais "System On a Chip"). L'invention trouve des applications à la fois dans le secteur des systèmes électroniques à cartes et dans le secteur de la microélectronique. Dans la suite, on désigne aussi par"composant"toute unité fonctionnelle susceptible d'entrer dans la composition d'un système électronique, que ce dernier soit réalisé sous la forme d'une ou plusieurs cartes, ou qu'il s'agisse d'un système sur une puce. Dans le premier cas, un tel composant est un composant électronique séparé tel qu'un microprocesseur, un contrôleur de périphériques, etc. Dans le second cas, un tel composant est un bloc fonctionnel, parfois appelé"bloc de propriété intellectuelle"ou bloc IP (de l'anglais"Intellectual Properties") dans le jargon de l'homme du métier, qui est conçu pour assurer une fonction déterminée, ou qui est à usage général (éventuellement un microprocesseur). Un tel bloc fonctionnel peut être réalisé sous la forme d'éléments matériels et/ou d'éléments logiciels. Un bus de communication comprend des canaux pour la communication de données entre les différents composants du système. Ainsi qu'il est illustré sur le schéma de la figure 2, un bus de communication 24 comprend, en particulier, un bus de données 27, un bus d'adresses 28 et un bus de contrôle 29. Dans certains cas, le bus de données comprend un sous-bus de données pour la lecture de données, et un sous-bus de données pour l'écriture de données. Un composant 25 comprend un port de communication 26, qui peut être de type maître ou de type esclave. Ce port de communication permet la liaison du composant au bus de communication 24. On notera qu'une passerelle comme l'unité 13 de la figure 1, comprend deux ports de communication, dont l'un est destiné à être relié au bus 1 et dont l'autre est destiné à être relié au bus 2. Le bus de données est utilisé pour transmettre les signaux de données, qui contiennent les informations échangées entre les composants du système. Le bus d'adresses est utilisé pour transmettre les signaux d'adresses, qui indiquent le composant dans lequel les données transmises sur le bus de données doivent être lues ou écrites, ainsi que leur emplacement à l'intérieur du composant. Enfin, le bus de contrôle est utilisé pour transmettre les signaux de contrôle, qui servent notamment à demander le contrôle du bus, définir le sens de la transaction (lecture ou écriture), synchroniser les échanges et indiquer la réussite ou l'échec d'une transaction. L'invention vise plus particulièrement à apporter un perfectionnement dans l'utilisation du bus d'adresses. Lors de la définition de l'architecture du système, le choix d'un protocole de communication pour un bus de communication du système détermine le nombre de lignes d'adresses du bus, et par conséquent la taille de l'espace d'adressage défini par ce bus, exprimée en octets ou agrégats d'octets (mots de données). Ainsi, un bus d'adresses ayant N fils, où N est un nombre entier, détermine un espace d'adressage de 2N octets. Une adresse est alors un nombre binaire codé sur N bits, qui désigne un octet déterminé de l'espace d'adressage du bus. Par extension, on parle parfois d'espace d'adressage à N bits, en référence au fait qu'une adresse de cet espace d'adressage est codée par un nombre binaire ayant N bits. Un composant comprend un port de communication pour sa liaison avec le bus de communication, ayant un nombre m de lignes d'adresses, où m est un nombre entier, qui est en général inférieur à N. Ceci ne pose aucune difficulté dans le cas d'une unité esclave, puisque les N-m lignes supplémentaires du bus d'adresses sont gérées par le décodeur d'adresses. En revanche, cela a des conséquences pour une unité maître, puisque celle-ci ne peut alors adresser qu'une partie restreinte de l'espace d'adressage du bus, c'est-à-dire qu'elle ne peut communiquer qu'avec ceux des autres composants dont l'adresse est comprise dans cette partie de l'espace d'adressage. Ceci est illustré sur le schéma de la figure 3, sur lequel un espace d'adressage 30 de 4 Go (giga-octets) est représenté symboliquement par un rectangle. Il s'agit de l'espace d'adressage d'un bus de communication ayant 32 fils (N=32). On considère l'exemple d'un composant relié à ce bus par un port de communication ayant 16 fils (m=16). Ce composant, s'il s'agit d'un unité de type maître, ne peut adresser qu'une zone d'adressage 31 de 64 Ko (kilooctets) de l'espace d'adressage 30. Symboliquement, la zone d'adressage 31 est représentée par un rectangle hachuré compris dans le rectangle de l'espace d'adressage 30. Il s'ensuit que le composant concerné ne peut communiquer qu'avec des composants dont l'adresse est comprise dans la zone d'adressage 31. Dit autrement, les adresses respectives de toutes les unités reliées au bus que l'unité maître doit pouvoir adresser, doivent être comprises à l'intérieur de la zone d'adressage 31 de l'unité maître. Ce problème peut également se poser au niveau des passerelles, reliées à deux bus d'un même système, car le protocole d'un premier de ces bus peut définir moins de lignes d'adresses que le protocole du second de ces bus (qui a donc une capacité d'adressage plus importante). Dans ce cas, une passerelle reliée en tant qu'unité maître au second de ces bus ne peut elle aussi adresser qu'une partie limitée de l'espace d'adressage de ce second bus. Il est nécessaire que toutes les adresses respectives des unités reliées au second bus que la passerelle doit pouvoir adresser soient comprises à l'intérieur de la zone d'adressage de la passerelle. Même lorsque le protocole du premier bus définit un nombre de lignes d'adresses égal, voire supérieur à celui défini par le protocole du second bus, il se peut qu'une partie de l'espace d'adressage de la passerelle soit réservée à l'adressage d'unités esclaves (telles que des mémoires), en sorte que seule une partie restante de son espace d'adressage, inférieure en taille à la zone d'adressage du second bus, soit disponible pour sa fonction de passerelle. On notera que, dans le secteur de la microélectronique, certains composants (blocs fonctionnels) sont en réalité des sous-systèmes intégrant leur propre bus interne et mettant en oeuvre une passerelle pour se conformer au protocole d'un autre bus. Un exemple de système comprenant un tel soussystème est donné par le schéma de la figure 4. A la figure 4, un système électronique comprend un bus de communication 1, auquel sont reliées une unité maître 51, deux unités esclaves 52 et 53, et un composant 54 qui est une unité de type maître. Un décodeur d'adresses 55 et une unité d'arbitrage 56 sont aussi reliés au bus 1. Le composant 54 est un sous-système qui comprend une passerelle 63 et qui est relié au bus 1 par un port de communication de type maître de la passerelle 63. Le sous-système 54 comprend lui-même un bus de communication 2, auquel est relié la passerelle 63 par un port de communication (ici de type esclave) de cette dernière. Le sous-système 54 comprend aussi une unité maître 61, une unité esclave 62 et un décodeur d'adresses 64 reliés au bus 2. Des systèmes tels que celui décrit ci-dessus en regard du schéma de la figure 4 sont aussi confrontés au problème précédemment évoqué. Une solution à ce problème, qui est connue dans l'état de la technique, consiste à connecter directement les fils d'adresses du port de communication du composant de type maître ou de la passerelle, à des lignes correspondantes du bus, et de fixer à une valeur prédéfinie les lignes restantes. Ainsi qu'il est illustré sur le schéma de la figure 5, on obtient une zone d'adressage 31, qu'on appelle alors fenêtre d'adressage, qui est positionnée dans l'espace d'adressage du bus à partir d'une adresse de base déterminée (aussi appelée offset correspondant à une valeur binaire codée sur N bits. Parmi ces N bits, les m bits de poids le plus faible sont égaux à 0, et les n bits de poids le plus fort définissent une valeur déterminée en logique câblée c'est- à-dire, par liaison physique à une borne d'alimentation positive pour la valeur logique 1 et à une borne d'alimentation négative ou à la masse pour la valeur logique 0, où n est un nombre entier tel que n=N-m. Bien entendu, l'architecte du système doit veiller à regrouper dans la fenêtre d'adressage 31 ainsi positionnée dans l'espace d'adressage, les adresses respectives de toutes les unités esclaves que l'unité maître doit pouvoir adresser. Des variantes existent, où certains bits de poids fort de l'adresse du composant électronique sont en plus augmentés d'une quantité fixe. Cette solution peut paraître satisfaisante dans certains cas simples. Néanmoins, elle devient très contraignante dès que le nombre d'unités esclaves et d'unités maîtres augmente. En effet, la disposition des unités esclaves dans l'espace d'adressage n'est plus libre à cause du fait que des unités esclaves doivent pouvoir être adressées par plusieurs unités maîtres. Cela nécessite un agencement particulier des adresses dans l'espace d'adressage, qui s'avère parfois difficile à élaborer. De plus, toute modification du système devient fastidieuse. En outre, ce qui précède est en désaccord avec les méthodes de développement des SOC qui sont basées sur la modularité et la réutilisation de blocs fonctionnels déjà existants. Une autre technique, dite technique de la mémoire paginée, est également connue dans l'état de la technique. Cette technique est illustrée par le schéma de la figure 6. Elle ressemble à la précédente, à laquelle elle ajoute la possibilité de choisir, en cours d'exécution d'un programme d'application, la valeur que doivent prendre les n lignes d'adresses supplémentaires. L'adresse de base de la zone d'adressage est alors déterminée par une valeur qui est une valeur programmée, alors que cette valeur était fixée à une valeur câblée dans la technique précédente. La zone d'adressage peut alors se déplacer dans l'espace d'adressage du bus en cours d'exécution du programme d'application. Dans ce contexte, on parle généralement de page d'adressage au lieu de fenêtre d'adressage, pour désigner la zone d'adressage de l'unité maître. L'avantage de cette autre technique est évident : l'architecte du système est libre d'agencer les adresses des unités esclaves comme il l'entend, dès lors que la page sera positionnée dans l'espace d'adressage de manière à inclure l'adresse de l'unité esclave ou des unités esclaves que l'unité maître doit adresser à un instant donné. En revanche, les problèmes de conception sont reportés au niveau de l'unité maître, car cette dernière doit être capable de piloter l'adresse de base de la page d'adressage. Si c'est un processeur, il faudra une instruction dans le programme d'application exécuté par ce processeur respectivement à chaque commutation de page. Le programmeur doit alors connaître parfaitement l'architecture du système pour insérer l'instruction aux bons endroits dans le programme d'application. Par ailleurs, son intervention devient indispensable à chaque modification du matériel afin de mettre à jour et de recompiler le programme d'application, d'où une source d'erreurs supplémentaire. L'invention vise à pallier les inconvénient précités de l'état de la technique. Selon un premier aspect, l'invention propose ainsi un système électronique comprenant au moins un bus de communication ayant un espace d'adressage déterminé, et un ou plusieurs composants couplés audit bus dont au moins un composant de type maître. Selon l'invention, ledit composant de type maître est couplé audit bus de communication par l'intermédiaire de K ports de communication de type maître respectifs, où K est un nombre entier strictement supérieur à l'unité, lui permettant d'accéder à K zones déterminées respectives de l'espace d'adressage du bus de communication. Lorsque le système est un système multi-bus, c'est-à-dire comprenant au moins deux bus de communication, le composant de type maître peut être une passerelle entre ces deux bus de communication du système. En outre, il peut aussi s'agir d'un composant ayant lui même un bus de communication interne. Dans une première variante, le système comprend en outre un circuit de séparation comprenant un port de communication commun et au moins K ports de communication de type maître spécifiques, ainsi que des moyens pour délivrer sélectivement sur l'un déterminé desdits ports de communications spécifiques des signaux de commande qui sont dérivés des signaux de commande reçus sur ledit port de communication commun ou réciproquement. Ledit composant de type maître comprend un port de communication de type maître couplé audit port de communication commun du circuit de séparation. En outre, lesdits K ports de communication de type maître par l'intermédiaire desquels le composant de type maître est relié audit bus de communication sont lesdits K ports de communication de type maître spécifiques du circuit de séparation. Dans une seconde variante, le système comprend en outre un circuit de fusion comprenant au moins K ports de communication spécifiques, un port de communication de type maître commun, ainsi que des moyens pour délivrer sélectivement sur ledit port de communication de type maître commun des signaux de commande qui sont dérivés des signaux de commande reçus sur l'un déterminé desdits ports de communications spécifiques ou réciproquement. Lesdits K ports de communication de type maître par l'intermédiaire desquels le composant de type maître est couplé au bus de communication sont couplés audits K ports de communication spécifiques du circuit de fusion. En outre, ledit circuit de fusion est couplé au bus de communication par l'intermédiaire dudit port de communication de type maître commun. La capacité d'adressage du port de communication de type maître peut ainsi être utilisée de façon moins contrainte. En effet, les composants de type esclave que le composant de type maître doit pouvoir adresser peuvent être éparpillés dans l'espace d'adressage du bus. De plus, l'architecte du système peut modifier leur position dans cet espace d'adressage sans que le composant de type maître ait besoin d'être modifié. Selon un deuxième aspect, l'invention propose aussi un circuit de séparation pouvant être utilisé dans un système selon la première variante cidessus. Ce circuit comprend un port de communication commun et au moins K ports de communication de type maître spécifiques, ainsi que des moyens pour délivrer sélectivement sur l'un déterminé desdits ports de communications spécifiques des signaux de commande qui sont dérivés des signaux de commande reçus sur ledit port de communication commun ou réciproquement. Selon un troisième aspect, l'invention propose aussi un circuit de fusion pouvant être utilisé dans un système selon la seconde variante ci-dessus. Ce circuit comprend au moins K ports de communication spécifiques, un port de communication de type maître commun, ainsi que des moyens pour délivrer sélectivement sur ledit port de communication de type maître commun des signaux de commande qui sont dérivés des signaux de commande reçus sur l'un déterminé desdits ports de communications spécifiques ou réciproquement. Selon un quatrième aspect, l'invention propose aussi un procédé de conception d'un système électronique comprenant au moins un bus de communication ayant un espace d'adressage déterminé et un ou plusieurs composants dont au moins un composant de type maître, le procédé comprenant une étape consistant à coupler ledit composant de type maître audit bus de communication par l'intermédiaire de K ports de communication de type maître respectifs, où K est un nombre entier strictement supérieur à l'unité, pour permettre audit composant de type maître d'accéder à K zones déterminées respectives de l'espace d'adressage du bus de communication. D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels : - la figure 1, déjà analysée, est un schéma d'un système électronique multi-bus ; - la figure 2, également déjà analysée, est un schéma illustrant la liaison d'un composant à un bus de communication ; - la figure 3, également déjà analysée, est un schéma illustrant une zone d'adressage comprise à l'intérieur d'un espace d'adressage ; - la figure 4, est un schéma d'un système électronique comprenant un bus de communication et un composant qui possède lui-même un bus de communication ; - la figure 5, également déjà analysée, est un schéma illustrant une fenêtre d'adressage ; - la figure 6, également déjà analysée, est un schéma illustrant une page d'adressage ; - la figure 7 est un schéma illustrant un premier exemple d'un système selon l'invention ; - la figure 8 est un schéma illustrant un deuxième exemple d'un système selon l'invention avec circuits d'interface ; - la figure 9 est un schéma illustrant un troisième exemple d'un système selon l'invention, avec circuit de séparation ; - la figure 10 est un schéma illustrant un quatrième exemple d'un système selon l'invention, avec circuit de séparation et circuits d'interface ; - la figure 11 est un schéma illustrant trois zones d'adressage auxquelles peut accéder un composant dans un système selon l'invention ; - la figure 12 est un schéma d'un exemple de réalisation du circuit de séparation selon l'invention ; - la figure 13 est un schéma illustrant un cinquième exemple d'un système selon l'invention, avec circuit de fusion ; - la figure 14 est un schéma illustrant un sixième exemple d'un système selon l'invention, avec circuit de fusion et circuits d'interface ; - la figure 15 est un schéma illustrant un septième exemple d'un système selon l'invention, avec circuit de séparation et circuit de fusion ; - la figure 16 est un schéma illustrant un huitième exemple d'un système selon l'invention, avec circuit de séparation, circuits d'interface et circuit de fusion ; - la figure 17 est un schéma illustrant un exemple de circuit de fusion selon l'invention ; - la figure 18 est un schéma illustrant des moyens pour effectuer une translation d'adresse fixe ; - la figure 19 est un schéma illustrant des moyens pour effectuer une translation d'adresse programmable ; et, - la figure 20 est un schéma illustrant un neuvième exemple de réalisation d'un système selon l'invention, avec circuit de fusion, interfaces spécifiques et interface commune. Sur les figures, les mêmes éléments portent les mêmes références. Dans les exemples qui sont donnés ci-dessous à titre d'illustration de l'invention, le nombre K de ports de communication par l'intermédiaire desquels le composant de type maître est couplé au bus de communication, est égal à trois (K=3) A la figure 7, on a représenté un premier exemple d'un système selon l'invention. Le système comprend un bus de communication 101, et un composant 100. Ce dernier est par exemple un circuit discret dans le cas d'un système électronique à cartes, tel qu'un ordinateur à usage général. Il peut aussi s'agir d'un bloc fonctionnel dans le cas d'un système sur une puce. Le composant 100 est relié au bus 101, simultanément, par l'intermédiaire de trois ports de communications de type maître respectivement 111,112 et 113. Dans cet exemple, les ports de communication de type maître 111,112 et 113 sont des ports du circuit électronique 100 lui-même. Dit autrement, dans cet exemple, le circuit électronique 100 comprend trois ports de communication de type maître qui sont reliés à un même et unique bus de communication 101. A la figure 8, on a représenté un deuxième exemple d'un système selon l'invention. Dans cet exemple, le système comprend en outre des circuits d'interface tels que 121,122 et 123. Le composant 100 est couplé au bus 101 simultanément par l'intermédiaire de ses trois ports de communications de type maître respectivement 111,112 et 113. Toutefois, dans cet exemple, ces derniers sont reliés au bus 101 par l'intermédiaire chacun d'un des trois circuits d'interface respectivement 121,122 et 123 précités. De tels circuits assurent une fonction d'adaptation de protocole, entre le protocole du composant 100 et celui du bus 101. De façon alternative ou complémentaire, ils assurent aussi une fonction de translation d'adresse, qui consiste à modifier la valeur de l'adresse sur laquelle pointe un port de communication de type maître pour le faire pointer sur une autre adresse de l'espace d'adressage du bus 101. De cette façon, on déplace la zone d'adressage à l'intérieur de l'espace d'adressage. Des techniques de translation d'adresse ont été présentées en introduction, en référence aux schémas des figures 5 et 6. De tels circuits d'interface sont eux-mêmes des composants électroniques, soit sous la forme de circuits discrets, soit sous la forme de blocs fonctionnels, selon le type d'application de l'invention. Dans d'autres exemples (non représentés), seuls certains des ports de communication de type'maître 111, 112 ou 113 sont reliés au bus de communication 101 par l'intermédiaire d'un circuit d'interface. Les autres ports de communication étant alors reliés directement au bus 101. En outre, les circuits d'interface peuvent être tous identiques, ou bien être structurellement et/ou fonctionnellement spécifiques des ports de communication de type maître auxquels ils sont respectivement reliés. Dans un troisième exemple de réalisation d'un système selon l'invention, illustré par le schéma de la figure 9, le système comprend en outre un circuit de séparation 150. Le circuit 150 comprend un port de communication commun 114 (qui peut être un port de communication de type esclave) et trois ports de communication de type maître spécifiques, qui sont ceux par l'intermédiaire desquels le composant 100 est couplé au bus de communication 101, c'est-àdire les ports de communication de type maître 111,112, et 113. Le circuit 150 comprend aussi des moyens pour délivrer sélectivement, sur l'un déterminé desdits ports de communication spécifiques, des signaux qui sont dérivés des signaux reçus sur ledit port de communication commun et réciproquement. Dans cet exemple, le composant électronique 100 comprend un port de communication de type maître 115 qui est relié au port de communication commun 114 du circuit de séparation 150. La fonction du circuit de séparation 150 est de permettre à un composant qui ne dispose que d'un seul port de communication de type maître (c'est-à-dire qui n'en comprend qu'un seul ou qui en comprend plusieurs mais dont un seul est disponible), d'être couplé au bus de communication par l'intermédiaire d'une pluralité de ports de communication de type maître selon l'invention. Un exemple de réalisation du circuit 150 sera décrit plus loin en regard du schéma de la figure 12. Dit autrement, dans cet exemple, les trois ports de communication de type maître 111,112 et 113 par l'intermédiaire desquels le composant 100 est couplé au bus de communication 101, sont compris dans un circuit de séparation 150 qui est distinct du composant 100. Dans un quatrième exemple de réalisation, qui est une variante du troisième exemple de réalisation ci-dessus, certains au moins des ports de communication de type maître 111,112 et 113 sont reliés au bus 101 par l'intermédiaire de circuits d'interface respectifs 121,122 et 123. Dit autrement, ce quatrième exemple de réalisation est une combinaison des deuxième et troisième exemple de réalisation ci-dessus. Le schéma de la figure 11 illustre un exemple de disposition, à l'intérieur de l'espace d'adressage 300 du bus de communication 101, de trois zones d'adressage 301,302 et 303 respectivement adressées par le composant électronique 100 par l'intermédiaire des ports de communication de type maître respectivement 111,112 et 113. Dans cet exemple, le bus d'adresse du bus 101 a N=16 fils en sorte que la taille de l'espace d'adressage est égale à 216 octets soit 64 Ko. Par convention, les adresses sont déterminées par des nombres à quatre digits en notation hexadécimale. L'espace d'adressage du bus 101 comprend ainsi toutes les adresses comprise entre OOOOh et FFFFh. De plus, chacun des ports de communication de type maître 111,112 et 113 a m=8 fils d'adresses en sorte qu'il permet d'adresser une zone d'adressage déterminée dont la taille est égale à 28 octets soit 256 octets. Ainsi, dans l'exemple représenté, la zone d'adressage 301 est comprise entre les adresses OOOOh et OOFFh, qui est la zone la plus basse dans l'espace d'adressage 300. De plus, la zone d'adressage 302 est comprise entre les adresses 1000h et 10FFh. Enfin, la zone d'adressage 303 est comprise entre les adresses 4000h et 40FFh. Chacun des ports de communication de type maître 111,112 et 113 permet au composant électronique 100 d'adresser une zone déterminée de l'espace d'adressage du bus 101. En conséquence, la capacité d'adressage du composant 100 peut être utilisée de façon moins contrainte. Notamment, les composants de type esclave que le composant de type maître doit pouvoir adresser peuvent être éparpillés dans l'espace d'adressage du bus. De plus, l'architecte du système peut modifier leur position dans cet espace d'adressage sans que le composant de type maître ait besoin d'être modifié. On entend par zone d'adressage une sous-partie homogène de l'espace d'adressage, c'est-à-dire un ensemble d'adresses consécutives dans l'ensemble ordonné des adresses constituant l'espace d'adressage du bus. Dans l'exemple représenté à la figure 11, les zones 301,302 et 303 sont disjointes, et elles sont même espacées dans l'espace d'adressage 300. Ceci n'est pas obligatoire. En effet, deux zones d'adressage, ou plus encore, peuvent être contiguës c'est-à-dire que l'adresse la plus basse de l'une et l'adresse la plus haute de l'autre peuvent être consécutives suivant l'ordre des adresses de l'espace d'adressage. De plus, deux zones d'adressage, ou plus encore, peuvent se recouvrir, c'est-à-dire inclure toutes deux une même adresse de l'espace d'adressage. Dans le cas général, lorsque N désigne le nombre de fils d'adresses du bus de communication, où N est un nombre entier déterminé, la taille de N l'espace d'adressage du bus défini par ces N fils est égale à 2N. Considérons qu'on désigne par mk le nombre respectif de fils d'adresses des K ports de communication de type maître par l'intermédiaire desquels le composant 100 est couplé au bus de communication 101, où mk est un nombre entier déterminé. La capacité d'adressage totale du composant 100, c'est-à-dire la taille de la partie totale de l'espace d'adressage du bus 101 qu'il peut adresser est alors au plus égale à la somme des nombres 2mk pour k compris entre 1 et , k-K K, c'est-à-dire à 2'r'k. E ! te peut être inférieure à ce nombre, si certaines zones d'adressage se recouvrent dans l'espace d'adressage du bus de communication. Néanmoins, il est préférable d'éviter le recouvrement des zones d'adressage afin de ne pas compliquer le fonctionnement du composant ou du circuit de séparation. En effet, si certaines zones d'adressage se recouvrent, l'unité maître risque d'effectuer des opérations erronées. Par exemple, elle peut effectuer deux opérations d'écriture à deux adresses théoriquement différentes (une dans chaque zone d'adressage) mais qui pointent en réalité sur le même emplacement physique. La valeur écrite en premier risque alors d'être perdue. Dans la plupart des cas, pour chaque valeur de l'indice k comprise entre 1 et K, mk est strictement inférieur à N. Dans le cas inverse où il existe un port de communication de type maître ayant mk fils d'adresse où mk est égal voire supérieur à N, en effet, le composant électronique peut adresser l'ensemble de l'espace d'adressage du bus de communication par l'intermédiaire de ce seul port de communication. Ce cas n'est toutefois pas exclu du champs de l'invention, car dans certaines applications, il peut en effet être néanmoins utile, notamment pour des raisons de compatibilité de protocoles, de relier le composant au bus de communication par l'intermédiaire de plus d'un port de communication de type maître. Idéalement, les K zones d'adressage sont contiguës et couvrent l'ensemble de l'espace d'adressage. L'égalité suivante est alors vérifiée : 2mk = 2N (1) Lik=1 Le composant électronique 100 peut alors adresser l'ensemble de l'espace d'adressage. Ceci n'est toutefois utile que dans certaines applications particulières. A la figure 12, on a représenté un exemple de réalisation du circuit de séparation 150 montré aux figures 9 et 10. On rappelle qu'un tel circuit a pour but de permettre de relier à un même et unique bus de communication, et ce par l'intermédiaire de K ports de communication de type maître distincts, un composant n'ayant qu'un seul port de communication de type maître disponible. A la figure 12, on considère toujours le cas où K=3. Sur le côté gauche de la figure, on a représenté les signaux qui sont reçu du composant 100 ou délivrés à ce composant par le circuit 150, via son port de communication commun 114. Il s'agit, dans l'exemple, d'un signal de contrôle CTRL reçu sur une entrée 211, d'un signal de données en écriture WDATA reçu sur une entrée 212, d'un signal d'adresse ADR reçu sur une entrée 213, d'un signal de sélection SEL reçu sur une entrée 214, d'un signal de données en lecture RDATA délivré sur une sortie 215, et d'un signal de contrôle RESP délivré sur une sortie 216. Les entrées 211,212, 213 et 214 ainsi que les sorties 215 et 216 sont couplées au port de communication commun 114. Le signal ADR code l'adresse du composant (unité esclave) qui est adressé par le composant 100. Le signal CTRL code par exemple le type d'opération à effectuer dans le composant adressé (par exemple une opération d'écriture de données, ou une opération de lecture de données). Le signal WDATA code les données que, le cas échéant, le composant électronique 100 désire écrire dans le composant adressé. Inversement, le signal RDATA code les données qui, le cas échéant, ont été lues dans le composant adressé. Le signal RESP est un signal de réponse généré par le composant adressé. Il est destiné à indiquer au composant de type maître 100 si l'opération demandée a été effectuée avec succès ou, au contraire, si elle a échoué. Enfin le signal SEL a pour fonction, lorsqu'il est actif (par exemple lorsqu'il est à l'état logique haut), d'activer le composant adressé. Sur le côté droit de la figure, on a représenté les signaux qui sont reçus par ou délivrés au composant 100 par les ports de communications spécifiques 111,112 et 113 du circuit 150. Ces signaux correspondent fonctionnellement à des signaux qui sont respectivement délivrés ou reçus par le port de communication commun 114 du circuit 150. C'est pourquoi, sur la figure et dans la suite, ils portent le même nom auquel on a ajouté, en suffixe, le chiffre 1 pour les signaux reçus ou délivrés par le port 111, le chiffre 2 pour les signaux reçus ou délivrés par le port 112, et le chiffre 3 pour les signaux reçus ou délivrés par le port 113. Des signaux de contrôle CTRL1 à CTRL3 sont ainsi délivrés sur des sorties 221-1 à 221-3, à partir du signal de contrôle CTRL reçu sur l'entrée 211. Plus exactement, dans l'exemple, le signal CTRL est répliqué pour générer trois signaux identiques à lui-même, qui sont les signaux CTRL1 à CTRL3. De même, des signaux de données en écriture WDATA1 à WDATA3 sont délivrés sur des sorties 222-1 à 222-3, à partir du signal de données en écriture WDATA reçu sur l'entrée 212. Plus exactement, le signal WDATA est répliqué pour générer trois signaux identiques à lui-même, qui sont les signaux WDATA1 à WDATA3. De même encore, des signaux d'adresses ADR1 à ADR3 sont ainsi délivrés sur des sorties 223-1 à 223-3, à partir du signal d'adresse ADR reçu sur l'entrée 213. Plus exactement, le signal ADR est répliqué pour générer trois signaux identiques à lui-même, qui sont les signaux ADR1 à ADR3. Egalement, le circuit de séparation 150 comprend un circuit décodeur 151 pour générer trois signaux de sélection SEL1 à SEL3, qui sont délivrés sur trois sorties 224-1 à 224-3 respectivement. Le circuit décodeur 151 est à cet effet relié à l'entrée 213 pour recevoir le signal d'adresses ADR, ainsi qu'à l'entrée 214 pour recevoir le signal de sélection SEL. Le circuit décodeur 151 a pour fonction d'activer (c'est-à-dire, dans l'exemple, de mettre à l'état logique haut) l'un seulement des signaux SEL1 à SEL3 lorsque le signal SEL est actif, et ce en fonction de l'adresse qui est codée par le signal d'adresses ADR. Le circuit de séparation 150 comprend aussi un premier multiplexeur à trois entrées 152 pour générer le signal RDATA qui est délivré sur la sortie 215, à partir de trois signaux RDATA1 à RDATA3 qui sont reçus sur trois entrées respectivement 225-1 à 225-3. Le multiplexeur 151 comprend une porte logique de type OU à trois entrées 153, dont la sortie génère le signal RDATA et est reliée à la sortie 215 pour y délivrer ce signal. Il comporte aussi trois portes logiques de type ET à deux entrées 154-1 à 154-3. Une première entrée de chacune des portes 154-1 à 154-3 est reliée respectivement à l'une des entrées 225-1 à 225-3 pour recevoir respectivement l'un des signaux RDATA1 à RDATA3. Une seconde entrée de chacune des portes 154-1 à 154-3 est reliée, éventuellement via un élément introduisant un retard R (représenté en traits discontinus), aux trois sorties respectives du circuit décodeur 151 pour recevoir les signaux respectivement SEL1 à SEL3. Les trois entrées de la porte 153 sont reliées aux sorties respectives des trois portes 154-1 à 154-3. De cette façon, le signal RDATA correspond à l'un seulement des signaux RDATA1 à RDATA3, déterminé en fonction de l'adresse codée par le signal d'adresse ADR. De même, le circuit de séparation 150 comprend un second multiplexeur à trois entrées 155 pour générer le signal RESP qui est délivré sur la sortie 216, à partir de trois signaux RESP1 à RESP3 qui sont reçus sur trois entrées respectivement 226-1 à 226-3. Le multiplexeur 155 comprend une porte logique de type OU à trois entrées 156, dont la sortie génère le signal RESP et est reliée à la sortie 216 pour y délivrer ce signal. Il comporte aussi trois portes logiques de type ET à deux entrées 157-1 à 157-3. Une première entrée de chacune des portes 157-1 à 157-3 est reliée respectivement à l'une des entrées 226-1 à 226-3 pour recevoir respectivement l'un des signaux RESP1 à RESP-3. Une seconde entrée de chacune des portes 157-1 à 157-3 est reliée, éventuellement via un élément introduisant un retard R (représenté en traits discontinus), aux trois sorties respectives du circuit décodeur 151 pour recevoir les signaux respectivement SEL 1 à SEL3. Les trois entrées de la porte 156 sont reliées aux sorties respectives des trois portes 157-1 à 157-3. De cette façon, le signal RESP correspond à l'un seulement des signaux RESP1 à RESP3, déterminé en fonction de l'adresse codée par le signal d'adresse ADR. Les éléments introduisant le retard R ont pour fonction de résoudre les problèmes de synchronisation entre les instants de commutation des différents signaux. Le retard R peut être fixe ou dépendre du protocole du bus. Pour résumer, le circuit de séparation 150 comprend des moyens pour délivrer sélectivement sur l'un déterminé des ports de communication spécifiques 111 à 113, des signaux qui sont dérivés des signaux reçus sur le port de communication commun 114, ou réciproquement. L'une des conséquences de la mise en oeuvre de l'invention, est l'augmentation du nombre de ports de communication de type maître qui sont reliés au bus, soit directement, soit par l'intermédiaire d'un circuit d'interface. Or, pour des raisons liées à l'identification, dans le système, des ports de communication de type maître qui sont reliés au bus, il peut être difficile voire impossible d'augmenter ce nombre au delà d'une certaine limite déterminée. En effet, les ports de communication de type maître qui sont reliés au bus sont identifiés par un identificateur qui, en général, est codé sur 3 ou 4 bits. Il s'ensuit que, en théorie, le système ne peut comprendre que 8 ou 16 ports de communication de type maître reliés au bus au maximum. Afin d'éliminer les inconvénients pour la mise en oeuvre de l'invention qui résultent de cette contrainte, il est également proposé, selon l'invention, un circuit de fusion. La fonction de ce circuit est de sélectionner, parmi les K ports de communication de type maître par l'intermédiaire desquels le composant électronique est couplé au bus, celui qui est seul actif à un instant déterminé, et d'orienter les signaux délivrés par ou destinés à ce port de communication, vers un même port de communication de type maître qui est relié au bus de communication. En effet, par construction, le composant de type maître n'adresse qu'une seule et unique unité périphérique à un instant déterminé. Dit autrement, il n'a besoin d'accéder qu'à une seule et unique adresse à la fois. Il s'ensuit qu'un seul au plus des ports de communication de type maître par l'intermédiaire desquels il est couplé au bus, n'est activé à un instant déterminé. Partant de ce constat, un circuit de fusion selon l'invention est un circuit comprenant d'une part au moins K ports de communication spécifiques, et d'autre part un port de communication de type maître commun. Le circuit de fusion comprend en outre des moyens pour délivrer sélectivement sur son port de communication de type maître commun des signaux qui sont dérivés des signaux reçus sur l'un déterminé de ses ports de communications spécifiques, ou réciproquement. Ainsi, dans l'exemple représenté à la figure 13 (pour lequel K=3), et qui constitue un cinquième exemple de réalisation d'un système selon l'invention, un circuit de fusion 160 comprend trois ports de communication spécifiques 161,162 et 163. Il s'agit par exemple de ports de communication de type esclave. Le circuit de fusion 160 comprend aussi un port de communication de type maître 164. Dans cet exemple, les trois ports de communication de type maître par l'intermédiaire desquels le composant électronique de type maître est couplé au bus de communication 101, à savoir les ports 111,112 et 113, sont compris dans le composant électronique 100. Ils sont directement reliés aux trois ports de communication spécifiques respectivement 161,162 et 163 du circuit de fusion 160. En outre, le circuit de fusion 160 est relié au bus de communication par l'intermédiaire de son port de communication de type maître commun 164. Dans un sixième exemple de réalisation, conforme au schéma de la figure 14, les ports de communication de type maître 111,112 et 113 sont toujours compris dans le composant électronique 100, mais ils sont reliés aux trois ports de communication spécifiques respectivement 161,162 et 163 du circuit de fusion 160 chacun par l'intermédiaire d'un circuit d'interface, respectivement 121,122 et 123. En variante, seuls certains des ports 111,112 et 113 sont reliés aux ports de communication spécifiques respectivement 161, 162 et 163 du circuit de fusion 160 par l'intermédiaire d'un tel circuit d'interface. Un septième exemple de réalisation, conforme au schéma de la figure 15, se distingue du cinquième exemple de réalisation décrit ci-dessus en regard du schéma de la figure 13, en ce que les ports de communication de type maître 111,112 et 113 ne sont pas compris dans le composant électronique 100, mais dans un circuit de séparation 150. Dit autrement, le système comprend, outre le composant électronique 100, un circuit de séparation 150 et à la fois un circuit de fusion 160. Dans ce cas, un seul et unique port de communication de type maître 115 du composant 100 est relié au port de communication commun 114 du circuit de séparation 150. Les ports de communication spécifiques de type maître 111,112 et 113 du circuit de séparation 150 sont directement reliés aux ports de communication spécifiques respectivement 161,162 et 163 du circuit de fusion de ports 160. Et le port de communication de type maître commun 164 du circuit de fusion 160 est relié au bus 101. Dans une variante, constituant un huitième exemple de réalisation conforme au schéma de la figure 16, au moins certains des ports de communication spécifiques de type maître 111,112 et 113 du circuit de séparation 150 sont reliés aux ports de communication spécifiques respectivement 161,162 et 163 du circuit de fusion 160 par l'intermédiaire d'un circuit d'interface respectivement 121,122 et 123. A la figure 17, on a représenté un exemple de réalisation du circuit de fusion 160 montré aux figures 13 à 16. On rappelle qu'un tel circuit a pour but de permettre de coupler au bus de communication 101 un composant par l'intermédiaire de K ports de communication de type maître distincts, et en outre d'un seul et unique port de communication de type maître qui est relié à ce bus. A la figure 17, on considère toujours le cas où K=3. Sur le côté droit de la figure, on a représenté les signaux de commande qui sont reçus du bus 101 ou délivrés à ce bus par le circuit 160, via son port de communication commun 164. Il s'agit, dans l'exemple, du signal de contrôle CTRL délivré sur une sortie 611, du signal de données en écriture WDATA délivré sur une sortie 612, du signal d'adresse ADR délivré sur une sortie 613, du signal de sélection SEL délivré sur une sortie 614, du signal de données en lecture RDATA reçu sur une entrée 615, et du signal de contrôle RESP reçu sur une entrée 616. Les sorties 611,612, 613 et 614 ainsi que les entrées 215 et 216 sont couplées au port de communication de type maître commun 164. Sur le côté gauche de la figure, on a représenté les signaux qui sont reçus ou délivrés par les ports de communications spécifiques 161,162 et 163 du circuit de fusion 160. Ainsi, les signaux de données en écriture RESP1 à RESP3 sont délivrés sur des sorties du circuit 160 respectivement 626-1 à 626-3, à partir du signal de contrôle RESP reçu sur l'entrée 616. Plus exactement, le signal RESP est répliqué pour générer trois signaux identiques à lui-même, qui sont les signaux RESP1 à RESP3. De même, les signaux de données en lecture RDATA1 à RDATA3 sont délivrés sur des sorties du circuit 160 respectivement 625-1 à 625-3, à partir du signal de données en lecture RDATA reçu sur l'entrée 615. Plus exactement, le signal RDATA est répliqué pour générer trois signaux identiques à lui-même, qui sont les signaux RDATA1 à RDATA3. Egalement, le circuit de fusion 160 comprend une porte logique de type OU à trois entrées 161. Les trois entrées de cette porte logique 161 sont reliées à trois entrées du circuit 160 respectivement 624-1 à 624-3 pour recevoir les signaux de sélection respectivement SEL1 à SEL3. La sortie de la porte logique 161 génère le signal de sélection SEL, et est reliée à la sortie 614 du circuit de fusion 160 pour y délivrer ce signal. La porte logique 161 a pour fonction d'activer le signal SEL lorsque l'un des signaux SEL1 à SEL3 est actif (étant observé que l'un seulement au plus de ces signaux est actif à un instant déterminé). De plus, les signaux de contrôle CTRL 1 à CTRL3 sont reçus sur des entrées du circuit de fusion 160 respectivement 621-1 à 621-3. Le signal de contrôle CTRL délivré sur la sortie 611 est généré à partir de ces signaux. Plus exactement, dans l'exemple, le circuit 160 comprend un premier multiplexeur à trois entrées 161 pour générer le signal CTRL qui est délivré sur la sortie 611, à partir des trois signaux CTRL1 à CTRL3 qui sont reçus sur les trois entrées respectivement 621-1 à 621-3. Le multiplexeur 162 comprend une porte logique de type OU à trois entrées 163, dont la sortie génère le signal CTRL et est reliée à la sortie 611 pour y délivrer ce signal. Il comporte aussi trois portes logiques de type ET à deux entrées 164-1 à 164-3. Une première entrée de chacune des portes 164-1 à 164-3 est reliée respectivement à l'une des entrées 621-1 à 621-3 pour recevoir respectivement l'un des signaux CTRL1 à CTRL3. Une seconde entrée de chacune des portes 163-1 à 163-3 est reliée, éventuellement via un élément introduisant un retard R (représenté en traits discontinus), aux trois entrées respectivement 624-1 à 624-3 du circuit de fusion 160 qui reçoivent les signaux de sélection respectivement SEL1 à SEL3. Les trois entrées de la porte logique 163 sont reliées aux sorties respectives des trois portes 164-1 à 164-3. De cette façon, le signal CTRL correspond à l'un seulement des signaux CTRL1 à CTRL3, déterminé en fonction de celui des signaux de sélection SEL1 à SEL 3 qui est actif. De même, les signaux de données en écriture WDATA1 à WDATA3 sont reçus sur des entrées du circuit de fusion 160 respectivement 622-1 à 622-3. Le signal de données en écriture WDATA délivré sur la sortie 612 est généré à partir de ces signaux. Plus exactement, dans l'exemple, le circuit 160 comprend un deuxième multiplexeur à trois entrées 165 pour générer le signal WDATA qui est délivré sur la sortie 612, à partir des trois signaux WDATA1 à WDATA3 qui sont reçus sur les trois entrées respectivement 622-1 à 622-3. Le multiplexeur 165 comprend une porte logique de type OU à trois entrées 166, dont la sortie génère le signal WDATA et est reliée à la sortie 612 du circuit de fusion 160 pour y délivrer ce signal. Il comporte aussi trois portes logiques de type ET à deux entrées 167-1 à 167-3. Une première entrée de chacune des portes 167-1 à 167-3 est reliée respectivement à l'une des entrées 622-1 à 622-3 pour recevoir respectivement l'un des signaux WDATA1 à WDATA3. Une seconde entrée de chacune des portes 167-1 à 167-3 est reliée, éventuellement via un élément introduisant un retard R (représenté en traits discontinus), aux trois entrées respectivement 624-1 à 624-3 du circuit de fusion 160 qui reçoivent les signaux respectivement SEL1 à SEL3. Les trois entrées de la porte logique 166 sont reliées aux sorties respectives des trois portes 167-1 à 167-3. De cette façon, le signal WDATA correspond à l'un seulement des signaux WDATA1 à WDATA3, déterminé en fonction de celui des signaux de sélection SEL1 à SEL 3 qui est actif. De même enfin, les signaux d'adresse ADR1 à ADR3 sont reçus sur des entrées du circuit de fusion 160 respectivement 623-1 à 623-3. Le signal d'adresse ADR délivré sur la sortie 613 est généré à partir de ces signaux. Plus exactement, dans l'exemple, le circuit 160 comprend un troisième multiplexeur à trois entrées 168 pour générer le signal ADR qui est délivré sur la sortie 613, à partir des trois signaux ADR1 à ADR3 qui sont reçus sur les trois entrées respectivement 623-1 à 623-3. Le multiplexeur 168 comprend une porte logique de type OU à trois entrées 169, dont la sortie génère le signal ADR et est reliée à la sortie 613 pour y délivrer ce signal. Il comporte aussi trois portes logiques de type ET à deux entrées 170-1 à 170-3. Une première entrée de chacune des portes 170-1 à 170-3 est reliée respectivement à l'une des entrées 623-1 à 623-3 pour recevoir respectivement l'un des signaux ADR1 à ADR3. Une seconde entrée de chacune des portes 170-1 à 170-3 est reliée, éventuellement via un élément introduisant un retard R (représenté en traits discontinus), aux trois entrées respectivement 624-1 à 624-3 du circuit de fusion 160 qui reçoivent les signaux respectivement SEL 1 à SEL3. Les trois entrées de la porte logique 169 sont reliées aux sorties respectives des trois portes 170-1 à 170-3. De cette façon, le signal ADR correspond à l'un seulement des signaux ADR1 à ADR3, déterminé en fonction de celui des signaux de sélection SEL 1 à SEL3 qui est actif. Pour résumer, le circuit de séparation 160 comprend des moyens pour délivrer sélectivement sur le port de communication commun de type maître 164, des signaux qui sont dérivés des signaux reçus sur l'un déterminé des ports de communications spécifiques 161 à 163, ou réciproquement. Le nombre et la nature des signaux qui sont donnés ci-dessus en regard du schéma de la figure 12 et de la figure 17 ne sont nullement limitatifs. L'exemple qui est donné sur ces figures est supposé refléter un cas le plus général possible. Néanmoins, selon les protocoles de bus de communication qui sont concernés, le nombre et/ou le type (signaux d'adresses, de données, de sélection, de contrôle, de réponse) de ces signaux peuvent varier. Dans certaines applications, le circuit de séparation 150 et/ou le circuit de fusion 160 peuvent comprendre des moyens d'adaptation de protocole, pour certains au moins de leurs ports de communication spécifiques respectivement 151 à 153 ou 161 à 163, c'est-à-dire pour certains au moins des K ports de communication de type maître par l'intermédiaire desquels le composant 100 est couplé au bus de communication 101. De tels moyens assurent une adaptation du protocole de communication entre deux ports de communication, lorsque l'un et l'autre respectent des protocoles de natures respectives différentes. En variante ou en complément, de tels moyens sont compris dans des circuits d'interface tels que les circuits 121 à 123 précités. De même, le circuit de séparation 150 et/ou le circuit de fusion 160 comprennent, pour certains au moins de leurs ports de communication spécifiques respectivement 151 à 153 ou 161 à 163, des moyens de translation d'adresse. Ces moyens assurent une translation d'adresse afin de positionner la zone adressée par le composant électronique 100 sur une adresse de base déterminée dans l'espace d'adressage du bus 101. En variante ou en complément, de tels moyens sont compris dans des circuits d'interface tels que les circuits 121 à 123. Dans certains cas, de tels moyens ne sont pas nécessaires, notamment lorsque les ports de communication de type maître 111,112 et 113 par l'intermédiaire desquels le composant électronique 100 est couplé au bus de communication 101 sont compris dans le composant électronique 100 (premier, deuxième, cinquième et sixième exemples de réalisation). Dans ce cas en effet, les ports de communication de type maître 111,112 et 113 peuvent directement pointer vers les zones voulues de l'espace d'adressage. On notera que, avantageusement, seuls les circuits de séparation, circuit de fusion et/ou circuit d'interface doivent être modifiés en cas de modification de la position, dans la zone d'adressage du bus, des composants de type esclave à adresser, selon celui ou ceux de ces circuits qui comprennent les moyens de translation d'adresse. Il s'ensuit que, dans ce cas, le composant de type maître 100 n'a pas besoin d'être modifié. Dans certains modes de réalisation, le système peut comprendre en outre des moyens pour gérer des horloges asynchrones. Ces moyens ont pour fonction de permettre des échanges de données entre des composants qui sont cadencés par des horloges de fréquences respectives différentes, sans altération (perte, ajout et/ou modification) des données. De tels moyens peuvent être compris dans le composant de type maître 100, le circuit de séparation 150, le circuit de fusion 160, au moins certains des circuits d'interface 121,122, et 123, au moins certains des circuits d'interface spécifiques 124,125, et 126 et/ou le circuit d'interface commun 127. Dans toutes les configurations envisagées plus haut au sujet de l'implantation des moyens de translation d'adresse, la translation d'adresse peut être fixe ou programmable. Le schéma de la figure 18 illustre des moyens pour effectuer une translation d'adresse fixe par concaténation. De tels moyens comprennent un opérateur de concaténation binaire 180 qui reçoit d'une part une valeur d'adresse ADR codée sur m bits, et d'autre part une valeur nulle codée sur n bits (un mot de n bits, ayant tous la valeur binaire 0), où m et n sont des nombres entiers. L'opérateur180 délivre en sortie une valeur codée sur n+m bits dont les n bits de poids le plus fort sont égaux à 0 et dont les m bits de poids le plus faible correspondent aux m bits de l'adresse ADR. Cette valeur est fournie sur une première entrée d'un additionneur 181 (additionneur n+m bits), dont une seconde entrée reçoit une valeur câblée codée sur n+m bits. La sortie de l'additionneur 181 délivre en sortie une adresse ADR'codée sur n+m bits, dont les n bits de poids le plus fort sont les bits correspondants de la valeur câblée, et dont les m bits de poids le plus faible correspondent aux m bits de l'adresse ADR. De tels moyens permettent de définir une fenêtre d'adressage, dont l'adresse de base (aussi appelée"offset") est déterminée par la valeur câblée qui est codée sur n+m bits. Par valeur câblée codée sur n+m bits, on entend un mot binaire de n+m bits formés en reliant n+m fils à un potentiel électrique associé à un état logique haut ou à un potentiel électrique associé à un état logique bas, selon la valeur binaire respectivement 1 ou 0 du bit déterminé par chacun de ces fils. Le schéma de la figure 19 illustre des moyens pour effectuer une translation d'adresse programmable par concaténation. De tels moyens comprennent un opérateur de concaténation binaire 190 qui reçoit d'une part une valeur d'adresse ADR codée sur m bits, et d'autre part une valeur nulle codée sur n bits. L'opérateur 190 délivre en sortie une valeur codée sur n+m bits dont les n bits de poids le plus fort sont égaux à 0 et dont les m bits de poids le plus faible correspondent aux m bits de l'adresse ADR. Cette valeur est fournie sur une première entrée d'un additionneur 191 (additionneur n+m bits), dont une seconde entrée reçoit une valeur codée sur n+m bits qui est programmée dans un registre 192. L'additionneur 191 délivre en sortie une adresse ADR'codée sur n+m bits, dont les n bits de poids le plus fort sont les n bits correspondants de la valeur programmée, et dont les m bits de poids le plus faible correspondent aux m bits de l'adresse ADR. De tels moyens permettent de définir une page d'adressage, dont l'adresse de base ("offset) est déterminée par la valeur codée sur n+m bits. La valeur codée sur n+m bits peut être entrée dans le registre 192 par une instruction adaptée d'un programme d'application. Lorsque les moyens de translation d'adresse tels que représentés à la figure 18 ou à la figure 19 sont compris dans un circuit d'interface, l'adresse ADR est reçue en entrée de ce circuit, et l'adresse ADR'est délivrée en sortie de ce circuit. Lorsque des moyens de translation d'adresse tels que représentés à la figure 18 ou à la figure 19 sont compris dans un circuit de séparation tel que le circuit 150 de la figure 12, l'adresse ADR est définie par le signal ADR reçu sur l'entrée 213 de ce circuit, et l'adresse ADR'définit le signal ADR1, ADR2 ou ADR3 délivré sur l'une des sorties respectivement 223-1,223-2 et 223-3. Ces moyens sont alors présents en trois exemplaires, chacun de ces exemplaires étant respectivement disposé entre l'entrée 213 et l'une des sorties 223-1,223- 2 et 223-3 du circuit de séparation 150. Lorsque des moyens de translation d'adresse tels que représentés à la figure 18 ou à la figure 19 sont compris dans un circuit de fusion tel que le circuit 160 de la figure 17, l'adresse ADR est définie par le signal ADR1, ADR2 ou ADR3 reçu sur l'une des entrées respectivement 623-1,623-2 et 623-3 de ce circuit, et l'adresse ADR'définit le signal ADR délivré sur la sortie 613 de ce circuit. Ces moyens sont alors présents en trois exemplaires, chacun de ces exemplaires étant disposé entre l'une des entrées respectivement 623-1,623-2 et 623-3 et la sortie 613 du circuit de fusion 160. On notera que les figures 18 et 19 ne font qu'illustrer un exemple de moyens de translation d'adresse respectivement fixe et programmable. Dans ces exemples, la translation d'adresse inclut une concaténation de valeurs binaires. L'adresse de base ("offset") est alors nécessairement un multiple entier de 2m, c'est-à-dire de la taille de la zone d'adressage définie par les m bits de l'adresse ADR. Ceci n'est toutefois nullement limitatif. En variante, on peut utiliser un additionneur qui dispense de l'utilisation des opérateurs de concaténation binaire 180 et 190 respectivement. A la figure 20, on a représenté schématiquement un neuvième exemple de réalisation d'un système selon l'invention. Dans cet exemple, le système comprend un circuit de fusion 160 tel que décrit ci-dessus, en références aux figures 13 à 17. De plus, certains au moins des K ports de communication de type maître tels que 111,112, et 113 (avec ici K=3) par l'intermédiaire desquels le composant de type maître 100 est couplé au bus de communication, sont reliés aux ports de communication spécifiques respectivement 161,162, et 163 du circuit de fusion 160 par l'intermédiaire de circuits d'interface spécifiques respectifs, respectivement 124,125 et 126. Ces circuits d'interface 124,125 et 126 sont dits spécifiques en ce sens qu'ils comprennent des moyens pour assurer des fonctions respectives, qui sont spécifiques de chacun desdits K ports de communication de type maître. Ainsi, par exemple, chaque circuit d'interface spécifique 124,125 et 126 comprend des moyens de translation d'adresse pour positionner la zone d'adressage 301,302 et 303 (figure 11) correspondante dans l'espace d'adressage. Ces moyens sont spécifiques du port de communication de type maître concerné 111,112 ou 113, puisque l'adresse de base ou offset de la zone d'adressage 301,302 et 303 est propre à chacun de ces ports de communication. Pour au moins un circuit d'interface spécifique, la translation d'adresse est fixe. En variante ou en complément, pour au moins un circuit d'interface spécifique, la translation d'adresse est programmable. Avantageusement, le port de communication de type maître commun 164 du circuit de fusion peut être relié au bus de communication 101 par l'intermédiaire d'un circuit d'interface commun 127. Le circuit d'interface 127 est dit commun en ce sens qu'il comprend des moyens pour assurer une fonction commune au K ports de communication de type maître 111,112 ou 113. Ainsi par exemple, le circuit d'interface commun 127 comprend des moyens d'adaptation de protocole, pour adapter les signaux produits selon le protocole du composant électronique 100 au protocole du bus de communication 101, et réciproquement. REVENDICATIONS 1. Système électronique comprenant : - au moins un bus de communication (101) ayant un espace d'adressage (300) déterminé, et - un ou plusieurs composants couplés audit bus dont au moins un composant de type maître (100), caractérisé en ce que : - ledit composant de type maître est couplé audit bus de communication par l'intermédiaire de K ports de communication de type maître respectifs (111,112, 113), où K est un nombre entier strictement supérieur à l'unité, lui permettant d'accéder à K zones déterminées respectives (301,302, 303) de l'espace d'adressage du bus de communication. 2. Système selon la revendication 1, caractérisé en ce que le bus de communication comprend un bus d'adresses avec N fils, où N est un nombre entier déterminé, en ce que chacun desdits K ports de communication de type maître a un nombre respectif mk de fils d'adresses, où mk est un nombre entier déterminé, et en ce que pour chaque valeur de l'indice k comprise entre 1 et K, mk est inférieur ou égal à N. 3. Système selon la revendication 2, caractérisé en ce que la somme N des K nombres 2mk est au plus égale à 2N. 4. Système selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comprend des circuits d'interface (121,122, 123) assurant une fonction d'adaptation de protocole et/ou une fonction de translation d'adresse. 5. Système selon l'une quelconque des revendications 1 à 4, caractérisé en ce que lesdits K ports de communication de type maître sont compris dans ledit composant de type maître. 6. Système selon la revendication 4 et la revendication 5, caractérisé en ce que au moins certains desdits K ports de communication de type maître sont reliés au bus de communication par l'intermédiaire de circuits d'interface respectifs. 7. Système selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il comprend en outre un circuit de séparation (150) comprenant un port de communication commun (114) et au moins K ports de communication de type maître spécifiques, ainsi que des moyens pour délivrer sélectivement sur l'un déterminé desdits ports de communications spécifiques des signaux de commande qui sont dérivés des signaux de commande reçus sur ledit port de communication commun ou réciproquement, en ce que ledit composant de type maître comprend un port de communication de type maître (115) couplé audit port de communication commun du circuit de séparation, et en ce que lesdits K ports de communication de type maître (111,112, 113) par l'intermédiaire desquels le composant de type maître est relié audit bus de communication sont lesdits K ports de communication de type maître spécifiques du circuit de séparation. 8. Système selon la revendication 4 et la revendication 7, caractérisé en ce que au moins certains desdits K ports de communication de type maître spécifiques du circuit de séparation sont reliés au bus de communication par l'intermédiaire de circuits d'interface respectifs. 9. Système selon l'une quelconque des revendications 1 à 8, caractérisé en ce qu'il comprend en outre un circuit de fusion (160) comprenant au moins K ports de communication spécifiques (161,162, 163), un port de communication de type maître commun (164), ainsi que des moyens pour délivrer sélectivement sur ledit port de communication de type maître commun des signaux de commande qui sont dérivés des signaux de commande reçus sur l'un déterminé desdits ports de communications spécifiques ou réciproquement, en ce que lesdits K ports de communication de type maître par l'intermédiaire desquels le composant de type maître est couplé au bus de communication sont couplés audits K ports de communication spécifiques du circuit de fusion, et en ce que ledit circuit de fusion est couplé au bus de communication par l'intermédiaire dudit port de communication de type maître commun. 10. Système selon la revendication 4 et la revendication 9, caractérisé en ce que certains au moins desdits K ports de communication de type maître par l'intermédiaire desquels le composant de type maître est couplé au bus de communication, sont reliés audits ports de communication spécifiques du circuit de fusion par l'intermédiaire de circuits d'interface spécifiques (124,125, 126) respectifs comprenant des moyens pour assurer des fonctions respectives, qui sont spécifiques de chacun desdits K ports de communication de type maître. 11. Système selon la revendication 10, caractérisé en ce que chaque circuit d'interface spécifique comprend des moyens de translation d'adresse pour positionner ladite zone d'adressage déterminée correspondante dans l'espace d'adressage. 12. Système selon la revendication 11, caractérisé en ce que, pour au moins un circuit d'interface spécifique, la translation d'adresse est fixe. 13. Système selon la revendication 11 ou la revendication 12, caractérisé en ce que, pour au moins un circuit d'interface spécifique, la translation d'adresse est programmable. 14. Système selon l'une quelconque des revendications 9 à 13, caractérisé en ce que ledit port de communication de type maître commun du circuit de fusion est relié audit bus de communication par l'intermédiaire d'un circuit d'interface commun (127), comprenant des moyens pour assurer une fonction commune audits K ports de communication de type maître par l'intermédiaire desquels le composant électronique de type maître est couplé au bus de communication. 15. Système selon la revendication 14, caractérisé en ce que ledit circuit d'interface commun comprend des moyens d'adaptation de protocole. 16. Système selon l'une quelconque des revendications 7 à 15, caractérisé en ce que, pour certains au moins desdits K ports de communication de type maître par l'intermédiaire desquels le composant électronique est couplé audit bus de communication, le circuit de séparation et/ou le circuit de fusion comprennent des moyens de translation d'adresse pour positionner ladite zone d'adressage déterminée correspondante (301,302, 303) dans l'espace d'adressage. 17. Système selon la revendication 16, caractérisé en ce que, pour au moins un desdits K ports de communication de type maître par l'intermédiaire desquels le composant électronique de type maître est couplé au bus de communication, la translation d'adresse est fixe. 18. Système selon la revendication 16 ou la revendication 17, caractérisé en ce que, pour au moins un desdits K ports de communication de type maître par l'intermédiaire desquels le composant électronique de type maître est couplé au bus de communication, la translation d'adresse est programmable. 19. Système selon l'une quelconque des revendications 1 à 18 caractérisé en ce qu'il comprend en outre des moyens pour gérer des horloges asynchrones, compris dans le composant de type maître (100), le circuit de séparation (150), le circuit de fusion (160), au moins certains des circuits d'interface (121,122, 123), au moins certains des circuits d'interface spécifiques (124,125, 126) et/ou le circuit d'interface commun (127). 20. Circuit de séparation (150) convenant pour une utilisation dans un système selon l'une quelconque des revendications 7 à 19, comprenant : - un port de communication commun (114) ; - au moins K ports de communication de type maître spécifiques (111,112, 113) ; et, - des moyens pour délivrer sélectivement sur l'un déterminé desdits ports de communications spécifiques des signaux de commande qui sont dérivés des signaux de commande reçus sur ledit port de communication commun ou réciproquement. 21. Circuit de séparation selon la revendication 20, caractérisé en ce qu'il comprend en outre des moyens de translation d'adresse, des moyens d'adaptation de protocole, et/ou des moyens pour gérer des horloges asynchrones. 22. Circuit de fusion (160) convenant pour une utilisation dans un système selon l'une quelconque des revendications 9 à 19, comprenant : - au moins K ports de communication spécifiques (161, 162, 163) ; - un port de communication de type maître commun (164) ; et, - des moyens pour délivrer sélectivement sur ledit port de communication de type maître commun des signaux de commande qui sont dérivés des signaux de commande reçus sur l'un déterminé desdits ports de communications spécifiques ou réciproquement. 23. Circuit de fusion selon la revendication 22, caractérisé en ce qu'il comprend en outre des moyens de translation d'adresse, des moyens d'adaptation de protocole, et/ou des moyens pour gérer des horloges asynchrones. 24. Procédé de conception d'un système électronique comprenant au moins un bus de communication (101) ayant un espace d'adressage (300) déterminé et un ou plusieurs composants dont au moins un composant de type maître (100), caractérisé en ce qu'il comprend une étape consistant à coupler ledit composant de type maître audit bus de communication par l'intermédiaire de K ports de communication de type maître respectifs (101,102, 103), où K est un nombre entier strictement supérieur à l'unité, pour permettre audit composant de type maître d'accéder à K zones déterminées respectives (301,302, 303) de l'espace d'adressage du bus de communication.