FR 2888387 A1 20070112 FR 0507149 A 20050705 Cellules de mémoire CAM associative et matrice de mémoire CAM constituée d'un réseau de telles cellules de mémoire L'invention concerne les cellules de mémoire associative, également appelées par les anglo-saxons mémoires CAM ou Content Addressable Memory . De telles cellules de mémoire sont par exemple utilisées pour déterminer une correspondance entre une première donnée mémorisée dans la cellule et une deuxième donnée présentée en entrée de la cellule. Par exemple, la donnée d'entrée peut être constituée par l'en-tête d'un paquet de données contenant l'adresse d'un ordinateur distant d'un réseau d'ordinateurs. Les cellules de mémoire d'une matrice de mémoire CAM stockent les adresses de l'ensemble des ordinateurs du réseau. La matrice de mémoire détermine alors s'il existe une correspondance entre l'adresse véhiculée par l'en-tête et l'adresse des ordinateurs dans le réseau. Pour ce faire, une matrice de mémoire CAM est constituée d'un réseau de cellules individuelles de mémoires CAM. On a représenté sur la figure 1 l'architecture générale d'une cellule de mémoires CAM conventionnelle. Comme on le voit sur cette figure, une telle cellule comporte un premier circuit de mémoire 10, un deuxième circuit de mémoire 12 et un circuit de comparaison 14. Les premier et deuxième circuits de mémoires 10 et 12 sont respectivement destinés au stockage d'une valeur de données et d'une valeur de masquage. La valeur de masquage est utilisée pour valider ou invalider le circuit de comparaison 14. Les premier et deuxième circuits de mémoires 10 et 12 sont adressables par des lignes de mots, respectivement WLD et WLM et par des lignes de bits BLT et BLF. Le circuit de comparaison 14 est utilisé pour comparer des signaux de données dt et df correspondant à une valeur de donnée mémorisée dans le premier circuit de mémoire 10 avec des signaux de données et et cf présentés en entrée de la cellule de mémoire. Lorsque le deuxième circuit de mémoire 12 mémorise une valeur de validation de la cellule de mémoire CAM, le circuit de comparaison 14 procède à la comparaison entre une valeur présentée en entrée de la cellule et une valeur stockée en mémoire dans le premier circuit de mémoire 10. En cas de correspondance, une ligne de correspondance C formée en sortie du circuit de comparaison 14 voit son niveau de tension inchangé. Au contraire, en cas de défaut de correspondance, le niveau de tension présent sur la ligne de correspondance C bascule, par exemple du niveau haut vers le niveau bas. On a représenté sur la figure 2 un exemple d'implémentation physique d'une cellule de mémoire CAM conventionnelle sur un substrat en silicium. Comme on le voit sur cette figure, dans le mode d'implantation représenté, une cellule de mémoire CAM comporte 18 transistors pour la réalisation du premier circuit de mémoire 10, du deuxième circuit de mémoire 12 et du circuit de comparaison 14. En ce qui concerne la première cellule de mémoire 10, celle-ci comporte six transistors, à savoir quatre transistors N1, N2, Pl et P2 de stockage de données et deux transistors d'accès T3 et T4. De même, le deuxième circuit de mémoire 12 comporte quatre transistors de stockage N3, N4, P3 et P4 ainsi que deux transistors d'accès T1 et T2. Le circuit de comparaison 14 comporte également six transistors, à savoir quatre transistors N5, N7, N8 et N10 de comparaison et deux transistors de validation N6 et N9. Dans le but de pouvoir piloter le circuit de comparaison 14, la sortie du deuxième circuit de mémoire 12 est raccordée aux transistors de validation N6 et N9 par une piste MT en silicium polycristallin. Plus particulièrement, la grille des transistors N4 et P4 est raccordée par la piste MT à la grille des transistors N6 et N9. De même, pour transférer les valeurs de données dt et df du premier circuit de mémoire 10 vers le circuit de comparaison 14, la grille des transistors de stockage N1, Pl, d'une part et N2, P2 d'autre part est raccordée à la grille des transistors de comparaison N5 et N8, respectivement. Comme on le voit sur la figure 2, l'implémentation traditionnelle d'une cellule de mémoire CAM présente- un certain nombre d'inconvénients majeurs. Tout d'abord, les pistes de silicium polycristallin MT, en particulier au niveau du circuit de comparaison 14, présentent un certain nombre de coudes, en particulier en raison du fait que les transistors des circuits de mémoire, d'une part, et du circuit de comparaison, d'autre part, sont implantés les uns dans une direction, par exemple verticalement, et les autres dans une autre direction, par exemple horizontalement. La configuration des pistes de silicium polycristallin nuit alors grandement à la densité de l'implantation et rend le contrôle des transistors relativement difficile à mettre en oeuvre. Par ailleurs, la configuration des jonctions des transistors engendre, dans ce type d'implantation, un stress au niveau des régions d'isolation latérale STI (Shallow Trench Isolation , en langue anglaise), ce qui tend à dégrader les caractéristiques du transistor. Or, il n'est pas possible d'augmenter la taille des transistors et, en particulier, la longueur du canal sans déstructurer l'ensemble de la cellule. Le but de l'invention est donc de pallier les inconvénients des cellules de mémoire CAM traditionnelles. L'invention a donc pour objet une cellule de mémoire CAM associative implantée sur un substrat semiconducteur, comprenant un premier circuit de mémoire comprenant des premier et deuxième ensembles de transistor pour le stockage d'une première et d'une deuxième données à comparer, un deuxième circuit de mémoire comprenant des premier et deuxième ensembles de transistors pour le stockage de données de validation ou d'invalidation de la cellule de mémoire CAM, et un circuit de comparaison comprenant des premier et deuxième ensembles de transistors assurant respectivement la comparaison des première et deuxième données à comparer avec des première et deuxième données d'entrée sous le contrôle d'un signal de sortie du deuxième circuit de mémoire. En outre, les transistors des premier et deuxième ensembles de transistors du premier circuit de mémoire et du deuxième circuit de mémoire comprennent chacun au moins un transistor d'un premier type de conductivité et au moins un transistor d'un deuxième type de conductivité, le ou les transistors du deuxième type de conductivité étant implantés dans une même première zone active du substrat semiconducteur et le ou les transistors du premier type de conductivité du premier ensemble de transistors, d'une part, et du deuxième ensemble de transistors, d'autre part, des premier et deuxième circuits de mémoire étant respectivement implantés dans des deuxième et troisième zones actives distinctes et séparées par la première zone active d'implantation des transistors du deuxième type de conductivité. Les premier et deuxième ensembles de transistors du circuit de comparaison sont respectivement implantés dans des quatrième et cinquième zones actives distinctes et mutuellement séparées de la première zone active d'implantation des transistors du deuxième type de conductivité. Selon une autre caractéristique de l'invention, le premier circuit de mémoire comporte des première et deuxième lignes de mots formées respectivement dans les deuxième et troisième zones actives. En outre, le premier circuit de mémoire comporte des première et deuxième lignes de bits formées respectivement dans les deuxième et troisième zones actives. En ce qui concerne le deuxième circuit de mémoire, celui-ci comporte également des première et deuxième lignes de mots formées respectivement dans les deuxième et troisième zones actives. Ce deuxième circuit de mémoire comporte également des première et deuxième lignes de bits formées respectivement dans les deuxième et troisième zones actives. Selon encore une autre caractéristique de l'invention, la grille des transistors du premier ensemble de transistors du premier circuit de mémoire est raccordée à la grille d'un transistor de comparaison du premier ensemble de transistors du circuit de comparaison par une piste de silicium polycristallin sensiblement rectiligne. En outre, la grille des transistors du deuxième ensemble de transistors du premier circuit de mémoire est raccordée à la grille d'un transistor de comparaison du deuxième ensemble de transistors du circuit de comparaison par une piste de silicium polycristallin sensiblement rectiligne. Selon encore une autre caractéristique de l'invention, la grille des transistors de l'un des premier et deuxième ensembles de transistors du deuxième circuit de mémoire est raccordée à la grille d'un transistor de validation du premier et du deuxième ensembles de transistors du circuit de comparaison par une piste de silicium polycristallin sensiblement rectiligne. Dans un mode de réalisation, les premier et deuxième ensembles de transistors du circuit de comparaison comprennent chacun un premier et un deuxième transistors de comparaison et un transistor de validation, les premier et deuxième ensembles de transistors comportant chacun en outre un transistor d'isolation raccordé à un transistor d'isolation correspondant d'un circuit de comparaison d'un cellule de mémoire CAM adjacente. L'invention a également pour objet une matrice de mémoire CAM associative caractérisée en ce qu'elle comporte un réseau de cellules de mémoire CAM tel que défini ci-dessus. D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés, sur lesquels: les figures 1 et 2, dont il a déjà été fait mention, illustrent respectivement un schéma synoptique d'une cellule de mémoire CAM et un exemple d'implémentation d'une telle cellule sur un substrat semiconducteur; la figure 3 est un circuit d'une cellule de mémoire CAM; la figure 4 montre un exemple d'implantation d'un cellule de mémoire CAM conforme à l'invention; et - la figure 5 montre un exemple d'implantation de cellules de mémoire CAM pour la réalisation d'une matrice de mémoire CAM associative. En se référant à la figure 3, on va tout d'abord décrire l'architecture générale d'une cellule de mémoire CAM. Sur cette cellule, on reconnaît le premier circuit de mémoire 10, le deuxième circuit de mémoire 12 et le circuit de comparaison 14. Le premier circuit de mémoire 10 et le deuxième circuit de mémoire 12 comportent chacun des premiers et deuxième ensembles de transistors El, E' 1, E2, E'2. Le premier circuit de mémoire 10 est destiné au stockage d'une première donnée dt et d'une deuxième donnée df à comparer, dans les premier et deuxième ensembles de transistors, respectivement. A cet effet, chaque premier et deuxième ensemble de transistors El et E2 du premier circuit de mémoire 10 comporte un premier transistor MOS de type N, respectivement N1 et N2 et un deuxième transistor de type P, respectivement P1 et P2. Ces transistors sont connectés de la façon suivante. La source du transistor MOS de type P, P1 ou P2 est connectée à un potentiel d'alimentation Vdd. Le drain des transistors Pl et P2 est connecté au drain des transistors de type N, N1 et N2, tandis que la source de ces transistors N1 et N2 est connectée à un potentiel nul Vss. La grille de chaque transistor PMOS Pl et P2 est connectée à la grille d'un transistor NMOS N1 et N2 correspondant et fournit une valeur de données dt ou df au circuit de comparaison 14. On voit enfin sur la figure 3 qu'en ce qui concerne le premier ensemble de transistors E1, le noeud commun entre le drain du transistor PMOS P1 et le drain du transistor NMOS N1 est connecté au drain d'un transistor NMOS T4 d'accès dont la source est connectée à une ligne de bits BLF. La grille de ce transistor d'accès T4 est connectée à une ligne de mots WLD. De même, le drain des transistors N1 et P1 est connecté à la grille des transistors N2 et P2 du deuxième ensemble de transistors. Les transistors du deuxième ensemble de transistors sont connectés de manière similaire. En d'autres termes, le drain du transistor PMOS P2 et du transistor NMOS N2 est connecté au drain d'un transistor d'accès T3 dont la source est connectée à une ligne de bits BLT, la grille de ce transistor d'accès T3 étant connectée à une ligne de mots WLD. On voit également sur la figure 3 que les ensembles de transistors E' 1, E'2 du deuxième circuit de mémoire 12 ont une structure similaire aux ensembles de transistors El et E2. Ils sont en effet chacun constitués d'un transistor NMOS N3 ou N4 et d'un transistor PMOS P3 et P4. La grille du transistor NMOS N3 ou N4 est connectée à la grille du transistor P3 ou P4. En outre, la grille de chaque transistor de chaque ensemble de transistors du deuxième circuit de mémoire est connectée au drain de chaque transistor de l'autre ensemble de transistors. On voit enfin sur la figure 3 que le drain de chaque transistor de mémorisation NMOS et PMOS est connecté au drain d'un transistor d'accès Ti ou T2 dont la source est connectée à l'une des lignes de bits BLT ou BLF. La grille de ces transistors d'accès Ti ou T2 est connectée à une ligne de mots WLM. Comme indiqué précédemment, le premier circuit de mémoire est connecté au circuit de comparaison 14 pour lui fournir les données à comparer dt et df. En ce qui concerne le deuxième circuit de mémoire 12, celui-ci est également connecté au circuit de comparaison 14 pour lui délivrer une donnée MT de masquage servant à valider ou invalider le résultat d'une comparaison. Le circuit de comparaison 14 comporte également deux ensembles de transistors E" l et E"2 comprenant chacun deux transistors de comparaison N5 et N7, d'une part, et N8 et N10, d'autre part, et un transistor de validation N6 et N9. Ces transistors sont raccordés de la manière suivante. La grille des premiers transistors de comparaison N5 et N8 des deux ensembles de transistors E"l et E"2 reçoit une donnée mémorisée dt ou df. La grille des deuxièmes transistors de comparaison N7 et N10 reçoit une donnée à comparer et ou cf. Enfin, la grille du transistor de validation N6 ou N9 reçoit le signal de validation ou d'invalidation MT. Par ailleurs, la source des transistors N5 et N8 est connectée au potentiel Vss. Le drain de ces transistors N5 et N8 est connecté à la source des transistors de validation N6 et N9. Le drain des transistors de validation N6 et N9 est connecté à la source des deuxièmes transistors de comparaison N7 et N10, tandis que le drain de ces transistors N7 et N10 est connecté à la ligne C délivrant le signal de correspondance. On voit enfin sur la figure 3 que chaque premier et deuxième ensemble de transistors E"1 et E"2 du circuit de comparaison 14 est complété par un transistor d'isolation N11 et N12, dont la grille est connectée au potentiel Vss et dont le drain et la source sont l'un, connecté au drain des deuxièmes transistors de comparaison N7 et N10 et l'autre connecté à un transistor d'isolation correspondant d'une cellule de mémoire CAM adjacente d'une même matrice. On a représenté sur la figure 4 un exemple d'implémentation de la cellule de mémoire CAM de la figure 3 dans un substrat de silicium. Comme on le voit sur cette figure, les transistors des circuits de mémoire 10 et 12 et du circuit de comparaison 14 sont implantés dans des zones actives respectives ZA1, ZA2, ZA3, ZA4 et ZA5. Chacune de ces zones actives est isolée du reste du substrat par une région d'isolation latérale à tranchée peu profonde STI ( Shallow Trench Isolation ). Comme on le voit sur la figure 4, dans l'exemple d'implémentation considéré, les transistors PMOS P1, P2, P3 et P4 des premier et deuxième circuits de mémoire 10 et 12, sont implantés dans une première zone active ZA1. Les transistors NMOS N1, N4, et les transistors d'accès correspondants Ti et T4, du premier ensemble de transistors El et E'l des premier et deuxième circuits de mémoire sont implantés dans une deuxième zone active A2. Les transistors NMOS, N2, N3, et les transistors d'accès correspondants T2 et T3 des deuxièmes ensembles de transistors E2 et E'2 des premier et deuxième circuits de mémoire sont implantés dans une troisième zone active ZA3. Les transistors NMOS N5, N6, N7, N11 du premier ensemble de transistors E"l du circuit de comparaison 14 sont implantés dans une quatrième zone active ZA4. Enfin, les transistors N8, N9, N10 et N12 du deuxième ensemble de transistors E"2 du circuit de comparaison 14 sont implantés dans une cinquième zone active ZA5. Par ailleurs, la ligne de mot BLT à laquelle sont raccordés les transistors T2 et T3 des deuxièmes ensembles de transistors est implantée dans la troisième zone active ZA3. La ligne de mot BLF à laquelle sont raccordés les transistors Ti et T4 des premiers ensembles de transistors est implantée dans la deuxième zone active ZA2. Les lignes de mots WLD et WLM qui pilotent la grille des transistors d'accès T3, T4, Ti et T2 sont réparties entre les deuxièmes et troisièmes zones actives ZA2 et ZA3. Comme on le voit sur la figure 4, les zones actives ZA2 et ZA3 sont disposées de part et d'autre de la zone active ZA1 dans laquelle sont implantés les transistors PMOS. Les zones actives ZA4 et ZA5 sont, quant à elle, disposées de part et d'autre des deuxième et troisième zones actives ZA2 et ZA3, à l'opposée l'une de l'autre. Selon l'agencement représenté, tous les transistors de la cellule sont orientés verticalement dans le sens de la figure 4. Comme on le voit, grâce à cet agencement, les pistes P de silicium polycristallin mettant en communication les grilles des transistors de mémorisation des premier et deuxième circuits de mémoire et les grilles des transistors de comparaison et des transistors de validation du circuit de comparaison, c'est-à-dire les pistes conduisant les signaux de données dt, df et MT s'étendent toutes sensiblement de manière rectiligne. On évite ainsi, contrairement aux implantations selon l'état de la technique, de former des coudes dans les pistes de silicium polycristallin. Grâce à cet agencement, le contrôle des transistors est plus aisé à réaliser. Il est également possible d'augmenter la taille des transistors sans déstructurer la cellule de mémoire CAM. En se référant enfin à la figure 5, on voit que, comme indiqué précédemment, les transistors d'isolation N11 et N12 sont raccordés à des transistors d'isolation correspondants d'une cellule de mémoire CAM adjacente. Il a été constaté que cet agencement permet de diminuer considérablement les contraintes imposées aux STI. REVENDICATIONS 1. Cellule de mémoire CAM associative implantée sur un substrat semiconducteur, comprenant un premier circuit de mémoire (10) comportant des premier et deuxième ensembles de transistors (El, E2) pour le stockage d'une première et d'une deuxième données à comparer, un deuxième circuit de mémoire (12) comportant des premier et deuxième ensembles de transistors (E'1, E'2) pour le stockage de données (MT) de validation ou d'invalidation de la cellule de mémoire CAM et un circuit de comparaison (14) comportant des premier et deuxième ensembles de transistors (E" 1, E"2) de comparaison assurant respectivement la comparaison des première et deuxième données à comparer (dt, df) avec des première et deuxième données d'entrée (ct, cf) sous le contrôle d'un signal de sortie du deuxième circuit de mémoire, les transistors des premier et deuxième ensembles de transistors du premier circuit de mémoire et du deuxième circuit de mémoire comprenant chacun au moins un transistor d'un premier type de conductivité et au moins un transistor d'un deuxième type de conductivité, les transistors du deuxième type de conductivité étant implantés dans une même première zone active (ZA1) du substrat semiconducteur et le ou les transistors du premier type de conductivité du premier ensemble de transistors, d'une part et du deuxième ensemble de transistors, d'autre part, des premier et deuxième circuits de mémoire étant respectivement implantés dans des deuxième (ZA2) et troisième (ZA3) zones actives distinctes et séparées par la première zone active, caractérisée en ce que les premier et deuxième ensembles de transistors du circuit de comparaison sont respectivement implantés dans des quatrième (ZA4) et cinquième (ZA5) zones actives distinctes et séparées mutuellement par la première zone active d'implantation des transistors du deuxième type de conductivité. 2. Cellule selon la revendication 1, caractérisée en ce que le premier circuit de mémoire comporte des première et deuxième lignes de mots (WLD) formées respectivement dans les deuxième et troisième zones actives. 3. Cellule selon l'une des revendications 1 et 2, caractérisée en ce que le premier circuit de mémoire comporte des première et deuxième lignes de bits (BLT, BLF) formées respectivement dans les deuxième et troisième zones actives. 4. Cellule selon l'une quelconque des revendications 1 à 3, caractérisée en ce que le deuxième circuit de mémoire comporte des première et deuxième ligne de mots (WLM) formées respectivement dans les deuxième et troisième zones actives. 5. Cellule selon l'une quelconque des revendications 1 à 4, caractérisée en ce que le deuxième circuit de mémoire comporte des première et deuxième lignes de bits (BLT, BLF) formées respectivement dans les deuxième et troisième zones actives. 6. Cellule selon l'une quelconque des revendications 1 à 5, caractérisée en ce que la grille des transistors (N1, P1) du premier ensemble de transistors du premier circuit de mémoire est raccordée à la grille d'un transistor de comparaison (N5) du premier ensemble de transistors du circuit de comparaison par une piste (P) de silicium polycristallin sensiblement rectiligne. 7. Cellule selon l'une quelconque des revendications 1 à 6, caractérisée en ce que la grille des transistors (N2, P2) du deuxième ensemble de transistors du premier circuit de mémoire est raccordée à la grille d'un transistor de comparaison du deuxième ensemble de transistors du circuit de comparaison par une piste (P) de silicium polycristallin sensiblement rectiligne. 8. Cellule selon l'une quelconque des revendications 1 à 7, caractérisée en ce que la grille des transistors (N4, P4) de l'un des premier et deuxième ensembles de transistors du deuxième circuit de mémoire est raccordée à la grille d'un transistor de validation du premier et du deuxième ensembles de transistors du circuit de comparaison par une piste (P) de silicium polycristallin sensiblement rectiligne. 9. Cellule selon l'une quelconque des revendications 1 à 8, caractérisée en ce que les premier et deuxième ensembles de transistors (E" 1, E"2) du circuit de comparaison comprennent chacun un premier et un deuxième transistors de comparaison et un transistor de validation, et en ce que lesdits premier et deuxième ensembles de transistors comportent chacun en outre un transistor d'isolation (N11, N12) raccordé à un transistor d'isolation correspondant d'un circuit de comparaison d'une cellule de mémoire CAM adjacente. 10. Matrice de mémoire CAM associative, caractérisée en ce qu'elle comporte un réseau de cellules de mémoire CAM selon l'une quelconque des revendications 1 à 9.