FR 2877760 A1 20060512 FR 0511340 A 20051108 La présente invention concerne des dispositifs de mémoire non volatile et des procédés de fabrication de ceux-ci, et elle concerne plus particulièrement des dispositifs de mémoire non volatile à points d'intersection, et des procédés de fabrication de ceux-ci. Des dispositifs de mémoire non volatile ne perdent pas des données stockées à l'intérieur même si l'alimentation est interrompue. Par conséquent, des dispositifs de mémoire non volatile sont largement employés dans des ordinateurs, des terminaux de communication mobiles, des cartes de mémoire et autres. Un dispositif de mémoire flash est couramment utilisé comme un dispositif de mémoire non volatile. De façon générale, le dispositif de mémoire flash comprend des cellules de mémoire, ayant chacune une structure de grilles empilées. La structure de grilles empilées peut inclure une couche d'oxyde tunnel, une grille flottante, une couche diélectrique inter-grille, et une électrode de grille de commande, qui sont empilées séquentiellement sur une région de canal. De nouveaux dispositifs de mémoire non volatile, tels qu'une mémoire vive à résistance (RAM à résistance), ont été proposés récemment. Une cellule élémentaire de la mémoire vive à résistance comprend un élément de stockage de données qui a deux électrodes et une couche de matériau résistif variable interposée entre les deux électrodes. La couche de matériau résistif variable, c'est-à-dire une couche de matériau de stockage de données, a une variation de résistance réversible en fonction de la polarité et/ou de la grandeur d'un signal électrique (tension ou courant) appliqué entre les électrodes. Une mémoire vive à résistance à points d'intersection est exposée par Hsu et al. dans la Publication de Brevet des E.U.A. n 2004/0108528, ayant pour titre "Cross-Point Resistor Memory Array and Method of Fabrication". Conformément à cet exposé, une couche de matériau à magnétorésistance colossale (CMR pour "Colossal Magnetoresistive") ou une couche de matériau supraconducteur à température élevée (HTSC pour "High- Temperature Superconducting") est employée comme une couche de matériau de stockage de données. Des exemples de la couche de matériau CMR ou HTSC, sont une couche de PrCaMnO3 (PCMO) et une couche de GdCaBaCO2O5+5É Cependant, pour former les couches de matériaux, il peut être nécessaire de mélanger au moins quatre sortes de matériaux, et la structure cristalline de la couche de matériau résultante peut dépendre fortement d'une couche sous-jacente. Ainsi, le rapport de composition de la couche de matériau peut être non uniforme sur l'étendue du dispositif. De plus, il peut être difficile de définir un motif dans la couche de PCMO ou la couche de matériau HTSC, en utilisant des processus de photolithographie et de gravure classiques, qui sont largement utilisés dans la fabrication de dispositifs à semiconducteur. En outre, conformément à la Publication de Brevet des E.U.A. n 2004/0108528, une couche de métal noble tel que le platine (Pt), l'iridium (Ir) ou le ruthénium (Ru) est déposée et polie en utilisant un procédé de polissage mécanochimique (CMP pour "Chemical Mechanical Polishing"), pour former ainsi une électrode inférieure. Cependant, du fait que les métaux nobles décrits ci-dessus ont une très grande stabilité chimique, ils peuvent être difficiles à polir par le procédé CMP, pour former l'électrode inférieure. Des dispositifs de mémoire non volatile conformes à des exemples de modes de réalisation de la présente invention comprennent une multiplicité de premières lignes mutuellement espacées et une multiplicité de deuxièmes lignes mutuellement espacées qui croisent à un niveau supérieur la multiplicité de premières lignes mutuellement espacées, pour définir une multiplicité de points d'intersection entre elles. Une diode et un support de stockage de données non volatil, consistant en un oxyde de métal binaire, sont connectés en série entre les premières et deuxièmes lignes mutuellement espacées aux points d'intersection respectifs. Dans certains modes de réalisation, les lignes mutuellement espacées comprennent une multiplicité de régions dopées d'un premier type de conductivité dans un substrat, et la diode comprend une région dopée d'un deuxième type de conductivité sur les régions dopées du premier type de conductivité. Dans certains modes de réalisation, une électrode peut être connectée entre la diode et l'oxyde de métal binaire. D'autres modes de réalisation de la présente invention portent sur des dispositifs de mémoire non volatile à points d'intersection utilisant une couche d'oxyde de métal binaire comme couche de matériau de stockage de données. Ces dispositifs de mémoire non volatile peuvent inclure une multiplicité de lignes dopées mutuellement multiplicité espacées, disposées dans un substrat. Une d'électrodes supérieures mutuellement espacées croisent que des auxquels dopées. formées, les lignes dopées, à un niveau supérieur, de façon points d'intersection soient formés aux endroits les électrodes supérieures recouvrent les lignes Une multiplicité d'électrodes inférieures sont avec l'une respective de celles-ci disposée à un point d'intersection respectif entre les lignes dopées et les électrodes supérieures. Une couche de matériau de stockage de données consistant en oxyde de métal binaire est formée entre les électrodes supérieures et les électrodes inférieures. Des régions dopées sont établies entre les électrodes inférieures et les lignes dopées et forment des diodes en association avec les lignes dopées. Les régions dopées ont une conductivité opposée à celle des lignes dopées. Dans certains modes de réalisation, la couche d'oxyde de métal binaire peut être exprimée par une formule chimique MXOy. Dans cette formule, les caractères "M", "O", "x" et "y" désignent respectivement un métal, l'oxygène, un rapport de composition de métal et un rapport de composition d'oxygène, et le métal "M" peut être un métal de transition et/ou l'aluminium (Al). Le métal de transition peut être le nickel (Ni), le niobium (Nb), le titane (Ti), le zirconium (Zr), le hafnium (Hf), le cobalt (Co), le fer (Fe), le cuivre (Cu) et/ou le chrome (Cr). Des exemples spécifiques d'oxydes de métaux binaires qu'on peut utiliser comme une couche de matériau de stockage de données comprennent CuO, NiO, CoO, ZnO, CrO2, TiO2, HfO2, ZrO2, Fe2O3 et Nb2O5. Dans d'autres modes de réalisation, les régions dopées peuvent être des motifs de couche dopée disposés respectivement aux points d'intersection sur les lignes dopées. Dans ce cas, les motifs de couche dopée peuvent être des motifs de couche de silicium polycristallin dopée, et/ou des motifs de couche de silicium monocristallin dopée. Dans encore d'autres modes de réalisation, les lignes dopées peuvent être des lignes de type N, et les motifs de couche dopée peuvent être des motifs de type P. Dans encore d'autres modes de réalisation, les électrodes inférieures et les électrodes supérieures peuvent comprendre une couche d'iridium, une couche de platine, une couche de ruthénium, une couche d'oxyde d'iridium, une couche d'oxyde de ruthénium, une couche de tungstène, une couche de nitrure de titane, et/ou une couche de silicium polycristallin. Dans encore d'autres modes de réalisation, le dispositif de mémoire non volatile peut inclure en outre une couche isolante dans des espaces entre la couche d'oxyde de métal binaire et le substrat. La couche isolante peut être une couche d'oxyde de silicium, une couche de nitrure de silicium, et/ou une couche d'oxynitrure de silicium. D'autres modes de réalisation de la présente invention procurent des procédés de fabrication d'un dispositif de mémoire non volatile utilisant une couche d'oxyde de métal binaire comme couche de matériau de stockage de données. Ces procédés comprennent la formation d'une multiplicité de lignes dopées mutuellement espacées dans un substrat. Une multiplicité de régions dopées sont formées sur les lignes dopées, et une multiplicité d'électrodes inférieures sont formées sur les régions dopées. Ici, les régions dopées sont en contact avec les lignes dopées et ont une conductivité opposée à celle des lignes dopées. Une couche d'oxyde de métal binaire est formée sur les électrodes inférieures. Une multiplicité d'électrodes supérieures mutuellement espacées sont formées sur la couche d'oxyde de métal binaire, de façon que les électrodes supérieures recouvrent les électrodes inférieures et coupent les lignes dopées. Dans certains modes de réalisation, la formation des lignes dopées peut inclure la formation de motifs de masque ayant des ouvertures en forme de lignes sur le substrat; et l'implantation d'ions d'impuretés dans le substrat, en utilisant les motifs de masque en tant que masques d'implantation ionique. Dans d'autres modes de réalisation, la formation des régions dopées et des électrodes inférieures peut inclure la formation d'une couche dopée ayant une conductivité opposée à celle des lignes dopées sur le substrat ayant les lignes dopées; la formation d'une couche conductrice inférieure sur la couche dopée; et la définition de motifs, séquentiellement, dans la couche conductrice inférieure et la couche dopée. Dans encore d'autres modes de réalisation, lorsque les lignes dopées sont constituées d'ions d'impuretés de type N, la couche dopée peut être constituée d'ions d'impuretés de type P. Dans encore d'autres modes de réalisation, la 35 couche dopée peut être une couche de silicium polycristallin dopée ou une couche de silicium monocristallin dopée. Dans encore d'autres modes de réalisation, les électrodes inférieures et les électrodes supérieures peuvent comprendre une couche d'iridium, une couche de platine, une couche de ruthénium, une couche d'oxyde d'iridium, une couche d'oxyde de ruthénium, une couche de tungstène, une couche de nitrure de titane et/ou une couche de silicium polycristallin. Dans encore d'autres modes de réalisation, avant la formation de la couche d'oxyde de métal binaire, une couche isolante peut être formée sur le substrat pour recouvrir les régions dopées et les électrodes inférieures, et elle peut être aplanie pour mettre à nu les électrodes inférieures. Dans ce cas, la couche d'oxyde de métal binaire peut être formée sur les électrodes inférieures et sur la couche isolante aplanie. Dans encore d'autres modes de réalisation, la couche d'oxyde de métal binaire peut être exprimée par une formule chimique MXOy. Dans cette formule, les caractères "M", "O", "x" et "y" désignent respectivement un métal, l'oxygène, un rapport de composition de métal et un rapport de composition d'oxygène, et le métal "M" peut être un métal de transition ou l'aluminium. Le métal de transition peut être le nickel, le niobium, le titane, le zirconium, le hafnium, le cobalt, le fer, le cuivre ou le chrome. Des exemples spécifiques peuvent être constitués comme noté cidessus. Dans les dessins: La figure 1 est une vue en plan d'un dispositif de mémoire vive à résistance conforme à des modes de réalisation de la présente invention; et Les figures 2A, 2B, 3A, 3B, 4A, 4B, 5A, 5B, 6A et 6B sont des coupes illustrant des procédés de fabrication de dispositifs de mémoire vive à résistances conformes à des modes de réalisation de la présente invention. On va maintenant décrire ci-après l'invention de façon plus complète en référence aux dessins annexés, qui montrent des modes de réalisation de l'invention. Cette invention peut cependant être mise en oeuvre sous de nombreuses formes différentes et on ne doit pas considérer qu'elle est limitée aux modes de réalisation exposés ici. A la place, ces modes de réalisation sont donnés pour que cet exposé soit approfondi et complet, et permette à l'homme de l'art d'apprécier pleinement le cadre de l'invention. En outre, chaque mode de réalisation décrit et illustré ici englobe également son mode de réalisation avec le type de conductivité complémentaire. Des numéros semblables désignent des éléments semblables dans tout l'exposé. On notera que lorsqu'il est dit qu'un élément est "connecté" à un autre élément, ou "réagit" ou "fonctionne en réponse" à un autre élément, il peut être connecté directement à l'autre élément, ou réagir ou fonctionner en réponse à l'autre élément de manière directe, ou bien des éléments intermédiaires peuvent être présents. Contrairement à ceci, le terme "directement" signifie qu'aucun élément intermédiaire n'est présent. Tel qu'il est utilisé ici, le terme "et/ou" englobe n'importe lesquelles ou la totalité de combinaisons d'un ou plusieurs des éléments listés associés, et peut être abrégé en "/". On notera également que, tels qu'ils sont utilisés ici, les termes "rangée" ou "horizontal" et "colonne" ou "vertical" indiquent deux directions relatives non parallèles, qui peuvent être orthogonales l'une à l'autre. Ces termes n'exigent cependant pas une orientation horizontale ou verticale absolue, comme représenté dans les figures. On notera que bien que les termes premier, deuxième, etc., puissent être utilisés ici pour décrire divers éléments, ces éléments ne doivent pas être limités par ces termes. Ces termes sont utilisés seulement pour distinguer un élément d'un autre. Par exemple, une première ligne pourrait être appelée une deuxième ligne et, de façon similaire, une deuxième ligne pourrait être appelée une première ligne, sans s'écarter des enseignements de l'exposé. Des termes indiquant une relation spatiale, tels que "sous", "au-dessous", "inférieur", "au-dessus", "supérieur", et autres, peuvent être utilisés ici pour faciliter la description, pour décrire une relation d'un élément et/ou d'une caractéristique vis-à-vis d'un ou plusieurs autres éléments et/ou caractéristiques, comme illustré dans les figures. On notera que les termes indiquant une relation spatiale visent à englober différentes orientations du dispositif pendant l'utilisation ou le fonctionnement, en plus de l'orientation représentée dans les figures. Par exemple, si le dispositif dans les figures est retourné, des éléments décrits comme étant "au-dessous" et/ou "sous" d'autres éléments ou caractéristiques seraient alors orientés "au-dessus" des autres éléments ou caractéristiques. Ainsi, le terme "au-dessous", pris à titre d'exemple, peut englober à la fois une orientation au-dessus et au-dessous. Le dispositif peut être orienté d'une autre manière (tourné de 90 degrés ou dans d'autres orientations), et les descripteurs de relations spatiales utilisés ici doivent être interprétés en conséquence. La terminologie utilisée ici vise seulement à décrire des modes de réalisation particuliers et ne vise pas à limiter l'invention. Dans l'utilisation qui est faite ici, les formes du singulier "un" et "le" visent à inclure également les formes du pluriel, sauf si le contexte indique clairement le contraire. On notera en outre que les termes "comprend" et/ou "comprenant", ou "inclut" et/ou "incluant", lorsqu'ils sont utilisés dans cette description, spécifient la présence de caractéristiques, régions, nombres entiers, étapes, opérations, éléments et/ou composants, mais n'interdisent pas la présence ou l'ajout d'une ou plusieurs autres caractéristiques, régions, nombres entiers, étapes, opérations, éléments, composants et/ou groupes de ceux-ci. Sauf en cas de définition contraire, tous les termes (incluant des termes techniques et scientifiques) utilisés ici ont la signification couramment admise par l'homme de l'art dans le domaine de cette invention. On notera en outre que des termes tels que ceux définis dans des dictionnaires couramment utilisés doivent être interprétés comme ayant une signification qui est en accord avec leur signification dans le contexte du domaine pertinent et de l'exposé présent, et ne seront pas interprétés en un sens idéalisé ou excessivement formel, à moins que ceci ne soit expressément défini ici. La figure 1 est une vue en plan d'un dispositif de mémoire vive à résistance conforme à des exemples de modes de réalisation de la présente invention, et les figures 2A, 2B, 3A, 3B, 4A, 4B, 5A, 5B, 6A et 6B sont des coupes illustrant des procédés de fabrication d'un dispositif de mémoire vive à résistance, et un dispositif formé par ces procédés, en conformité avec des exemples de modes de réalisation de la présente invention. En détail, les figures 2A, 3A, 4A, 5A, et 6A sont des coupes selon la ligne I-I' de la figure 1, et les figures 2B, 3B, 4B, 5B et 6B sont des coupes selon la ligne II-II' de la figure 1. En se référant aux figures 1, 6A et 6B, on note qu'une multiplicité de lignes dopées 106, mutuellement espacées, et parallèles dans certains modes de réalisation, sont disposées dans un substrat, tel qu'un substrat semiconducteur 100. Les lignes dopées 106 peuvent être des couches diffusées formées d'ions d'impuretés de type N, tels que des ions d'arsenic (As) et des ions de phosphore (P). Les lignes dopées 106 peuvent être formées comme des lignes de bit du dispositif de mémoire vive à résistance. Une multiplicité d'électrodes supérieures 116, mutuellement espacées, et parallèles dans certains modes de réalisation, sont disposées de façon à croiser les lignes dopées 106 à un niveau supérieur. Les électrodes supérieures 116 sont mutuellement espacées d'une distance prédéterminée sur la surface du substrat semiconducteur 100 dans lequel les lignes dopées 106 sont formées. Les électrodes supérieures 116 croisent à un niveau supérieur les lignes dopées 106, de façon que des points d'intersection "C" puissent être formés dans des régions respectives dans lesquelles les électrodes supérieures 116 recouvrent les lignes dopées 106. Les électrodes supérieures 116 peuvent être formées comme des lignes de mot du dispositif de mémoire vive à résistance. Dans certaines modes de réalisation de la présente invention, les électrodes supérieures 116 peuvent faire un angle de 90 par rapport aux lignes dopées 106 respectives, lorsqu'on les observe en une vue en plan. Les électrodes supérieures 116 peuvent être constituées d'une couche de métal noble, d'une couche d'oxyde de métal noble, d'une couche de tungstène, d'une couche de nitrure de titane et/ou d'une couche de silicium polycristallin. Dans ce cas, la couche de métal noble peut être une couche d'iridium, une couche de platine et/ou une couche de ruthénium. De plus, la couche d'oxyde de métal noble peut être une couche d'oxyde d'iridium et/ou une couche d'oxyde de ruthénium. Des régions dopées 108' avec une conductivité opposée à celle des lignes dopées 106 sont disposées aux points d'intersection "C" entre les lignes dopées 106 et les électrodes supérieures 116. Lorsque les lignes dopées 106 sont formées d'ions d'impuretés de type N, comme décrit ci-dessus, les régions dopées 108' peuvent être dopées avec des ions d'impuretés de type P, comme des ions de bore (B). Les régions dopées 108' forment respectivement des jonctions P-N avec les lignes dopées 106. En d'autres termes, les régions dopées 108' forment une multiplicité de diodes à jonction P-N avec les lignes dopées 106 aux points d'intersection "C", respectivement. Dans certains modes de réalisation de la présente invention, les régions dopées 108' peuvent être des motifs de couche dopée disposés respectivement aux points d'intersection "C" sur les lignes dopées 106. Dans ce qui suit, le numéro de référence 108' désignera les motifs de couche dopée. Les motifs de couche dopée 108' peuvent être des motifs de couche en silicium polycristallin dopée avec des ions d'impuretés de type P et/ou des motifs de couche de silicium monocristallin dopée avec des ions d'impuretés de type P. Des électrodes inférieures 110' sont respectivement disposées sur les motifs de couche dopée 108'. Les électrodes inférieures 110' peuvent être constituées d'une couche de métal noble, d'une couche d'oxyde de métal noble, d'une couche de tungstène, d'une couche de nitrure de titane et/ou d'une couche de silicium polycristallin. Dans ce cas, la couche de métal noble peut être une couche d'iridium, une couche de platine et/ou une couche de ruthénium. De plus, la couche d'oxyde de métal noble peut être une couche d'oxyde d'iridium et/ou une couche d'oxyde de ruthénium. Le substrat semiconducteur 100 ayant les motifs de couche dopée 108' et les électrodes inférieures 110' est recouvert d'une couche isolante 112. Dans certains modes de réalisation, la couche isolante 112 remplit des espaces entre les motifs de couche dopée 108' et entre les électrodes inférieures 110', et laisse à nu des surfaces supérieures respectives des électrodes inférieures 110'. La couche isolante 112 peut être constituée d'un matériau ayant de bonnes caractéristiques de remplissage d'espaces, par exemple l'oxyde de silicium, le nitrure de silicium et/ou l'oxynitrure de silicium. Une couche d'oxyde de métal binaire 114 est disposée sur les électrodes inférieures 110' et sur la couche isolante 112. La couche d'oxyde de métal binaire 114 est interposée entre les électrodes inférieures 110' et les électrodes supérieures 116, comme représenté sur les figures 6A et 6B, et elle remplit la fonction d'une couche de matériau de stockage de données du dispositif de mémoire vive à résistance. La couche d'oxyde de métal binaire 114 peut être exprimée par une formule chimique MXOy. Dans la formule, les caractères "M", "0", "x" et "y" désignent respectivement un métal, l'oxygène, un rapport de composition de métal et un rapport de composition d'oxygène. Le métal "M" peut être un métal de transition et/ou l'aluminium (Al). Dans ce cas, le métal de transition peut être le nickel (Ni), le niobium (Nb), le titane (Ti), le zirconium (Zr), le hafnium (Hf), le cobalt (Co), le fer (Fe), le cuivre (Cu) et/ou le chrome (Cr). Des exemples spécifiques d'oxydes de métaux binaires qu'on peut utiliser comme une couche de matériau de stockage de données comprennent CuO, NiO, CoO, ZnO, CrO2, TiO2, HfO2, ZrO2, Fe2O3 et Nb2O5. Comme décrit ci-dessus, un dispositif de mémoire vive à résistance conforme à des exemples de modes de réalisation de la présente invention emploie la couche d'oxyde de métal binaire 114 comme une couche de matériau de stockage de données. La couche d'oxyde de métal binaire 114 a une variation de résistance réversible, qui peut être détectée à une tension inférieure à 3 V. De plus, on peut définir un motif dans la couche d'oxyde de métal binaire 114 par des processus de photolithographie et de gravure classiques, qui sont utilisés dans la fabrication de dispositifs à semiconducteur. En outre, conformément à d'autres modes de réalisation de la présente invention, les diodes, qui comprennent les motifs de couche dopée 108' et les lignes dopées 106, sont disposées en contact avec les électrodes inférieures 110' aux points d'intersection "Cu, respectivement. Les diodes peuvent remplir la fonction consistant à réduire ou à éviter la circulation d'un courant de fuite vers d'autres cellules adjacentes à une cellule sélectionnée, de façon qu'un courant de commutation et une tension soient appliqués seulement à la cellule sélectionnée. Il en résulte qu'un dispositif de mémoire vive à résistance conforme à certains modes de réalisation de l'invention peut avoir une faible diaphonie entre cellules et peut consommer une faible puissance. On décrira dans ce qui suit des procédés de fabrication de dispositifs de mémoire vive à résistance conformes à des modes de réalisation de la présente invention. En se référant aux figures 1, 2A et 2B, on note qu'une multiplicité de motifs de masque 102 mutuellement espacés, et parallèles dans certains modes de réalisation, sont formés sur un substrat semiconducteur 100. Dans certains modes de réalisation, chacun des motifs de masque 102 est formé avec une forme de ligne, et des ouvertures 102' sont formées entre les motifs de masque 102 pour mettre à nu des surfaces partielles du substrat semiconducteur 100. Les motifs de masque 102 peuvent, par exemple, être des motifs de couche de silicium. En d'autres termes, les motifs de masque 102 peuvent être formés en déposant une couche d'oxyde de silicium sur le substrat semiconducteur 100 et en définissant un motif dans la couche d'oxyde de silicium en utilisant des processus de photolithographie et de gravure. Ensuite, des ions d'impuretés 104 sont implantés dans le substrat semiconducteur 100 en utilisant les motifs de masque 102 comme des masques d'implantation ionique. Une multiplicité de lignes dopées 106 sont ainsi formées dans le substrat semiconducteur 100. Les ions d'impuretés 104 peuvent être des ions d ions P. impuretés de type N, tels que des ions As ou des En se référant aux figures 1, 3A et 3B, on note que les motifs de masque 102 sont enlevés. Lorsque les motifs de masque 102 sont constitués d'une couche d'oxyde de silicium, les motifs de masque 102 peuvent être enlevés par un processus de gravure par voie humide utilisant un agent de gravure contenant HF. Ensuite, une couche dopée 108 et une couche conductrice inférieure 110 sont formées séquentiellement sur le substrat semiconducteur 100 ayant les lignes dopées 106. La couche dopée 108 peut être une couche de silicium polycristallin dopée avec des ions d'impuretés de type P (par exemple des ions B) et/ou une couche de silicium monocristallin dopée avec des ions d'impuretés de type P. Dans la formation d'une couche de silicium polycristallin dopée, pour la couche dopée 108, les ions d'impuretés de type P peuvent être introduits in situ pendant la formation de la couche de silicium polycristallin, en utilisant un processus de dépôt chimique en phase vapeur (CVD). Dans d'autres modes de réalisation, les ions d'impuretés de type P peuvent être introduits en utilisant un processus de dopage par diffusion et/ou un processus d'implantation ionique après la formation de la couche de silicium polycristallin. Dans la formation d'une couche de silicium monocristallin dopée, pour la couche dopée 108, les ions d'impuretés de type P peuvent être introduits in situ à partir d'une source d'impuretés, comme une source de diborane (B2H6) pendant la croissance épitaxiale d'une couche de silicium monocristallin sur le substrat semiconducteur 100 ayant les lignes dopées 106, en utilisant un processus de dépôt chimique en phase vapeur (CVD). Dans d'autres modes de réalisation, les ions d'impuretés de type P peuvent être dopés en utilisant un processus de dopage par diffusion et/ou un processus d'implantation ionique après la formation de la couche de silicium monocristallin. La couche conductrice inférieure 110 peut être constituée d'un métal résistant à l'oxydation, du fait que lorsque la couche conductrice inférieure 110 est oxydée pendant un processus de recuit suivant, une caractéristique d'interface entre la couche conductrice inférieure 110 et sa couche de matériau adjacente peut se dégrader. La couche conductrice inférieure 110 peut être une couche d'iridium, une couche de platine, une couche de ruthénium, une couche d'oxyde d'iridium et/ou une couche d'oxyde de ruthénium. Dans d'autres modes de réalisation, la couche conductrice inférieure 110 peut être une couche de tungstène, une couche de nitrure de titane et/ou une couche de silicium polycristallin. En se référant aux figures 1, 4A et 4B, on note qu'on définit des motifs dans la couche conductrice inférieure 110 et la couche dopée 108, pour former ainsi des motifs de couche dopée 108' et des électrodes inférieures110' qui sont empilés séquentiellement sur les lignes dopées 106. Lorsqu'on les observe dans la vue en plan, les motifs de couche dopée 108' et les électrodes inférieures 110' peuvent avoir respectivement des formes pratiquement rectangulaires, dans certains modes de réalisation. Les motifs de couche dopée 108' constituent des diodes conjointement aux lignes dopées 106, respectivement. En se référant aux figures 1, 5A et 5B, on note qu'une couche isolante 112 est formée de façon à couvrir les motifs de couche dopée 108' et les électrodes inférieures 110'. De plus, dans certaines modes de réalisation, la couche isolante 112 est formée pour remplir des espaces entre les motifs de couche dopée 108' et entre les électrodes inférieures 110'. La couche isolante 112 peut être constituée d'un matériau ayant de bonnes caractéristiques de remplissage d'espaces, par exemple l'oxyde de silicium, le nitrure de silicium et/ou l'oxynitrure de silicium. Ensuite, la couche isolante 112 est aplanie de façon à mettre à nu des surfaces supérieures respectives des électrodes inférieures 110'. L'aplanissement de la couche isolante 112 peut être effectué en utilisant un procédé de polissage mécanochimique (CMP pour "Chemical Mechanical Polishing"). Comme décrit ci-dessus, conformément à des exemples de modes de réalisation de la présente invention, après que les motifs de couche dopée 108' et les électrodes inférieures 110' ont été formés, ils sont couverts ultérieurement avec la couche isolante 112. Il en résulte que, du fait qu'il est inutile de polir les électrodes inférieures 110' en utilisant un procédé CMP, même un métal noble peut être utilisé pour former les électrodes inférieures 110'. En outre, pendant que la couche isolante 112 est polie par le procédé CMP, les électrodes inférieures 110' peuvent remplir la fonction d'une couche d'arrêt de polissage, ce qui fait qu'il peut ne pas être nécessaire d'incorporer une couche d'arrêt de polissage supplémentaire. Ensuite, une couche d'oxyde de métal binaire 114 est formée pour recouvrir la couche isolante 112 et les surfaces supérieures des électrodes inférieures 110', qui sont mises à nu par la couche isolante 112. La couche d'oxyde de métal binaire 114 peut être exprimée par une formule chimique MXOy. Dans la formule, les caractères "M", "O", "x" et "y" désignent respectivement un métal, l'oxygène, un rapport de composition de métal et un rapport de composition d'oxygène. Le métal "M" peut être un métal de transition et/ou l'aluminium (Al). Dans ce cas, le métal de transition peut être le nickel (Ni), le niobium (Nb), le titane (Ti), le zirconium (Zr), le hafnium (Hf), le cobalt (Co), le fer (Fe), le cuivre (Cu) et/ou le chrome (Cr). La couche d'oxyde de métal binaire 114 peut être formée en formant la couche de métal "M" sur la couche isolante 112 et les électrodes inférieures 110', en utilisant un processus de pulvérisation cathodique, et en oxydant la couche de métal "M" en utilisant un processus de traitement par plasma d'O2. Dans ce cas, le processus de traitement par plasma d'O2 peut être effectué in situ. Dans un autre cas, la couche d'oxyde de métal binaire 114 peut être formée par un processus de pulvérisation cathodique réactive avec 02, un processus de CVD et/ou un processus de dépôt de couche atomique (ALD pour "Atomic Layer Deposition"). Des exemples spécifiques d'oxydes de métaux binaires qu'on peut utiliser en tant que couche de matériau de stockage de données comprennent CuO, NiO, CoO, ZnO, CrO2, TiO2, HfO2, ZrO2, Fe2O3 et Nb2O5. En se référant aux figures 1, 6A et 6B, on note qu'une multiplicité d'électrodes supérieures 116 mutuellement espacées, et parallèles dans certains modes de réalisation, sont formées sur la couche d'oxyde de métal binaire 114, de façon que les électrodes supérieures recouvrent les électrodes inférieures 114 et croisent les lignes dopées 106 à un niveau supérieur. Pour former les électrodes supérieures 116, une couche conductrice supérieure (non représentée) peut être formée sur la couche d'oxyde de métal binaire 114, et être ensuite soumise à une opération de définition de motif. Les électrodes supérieures 116 croisent les lignes dopées 106 à un niveau supérieur, de façon que des points d'intersection "C" soient formés dans des régions respectives auxquelles les électrodes supérieures 116 recouvrent les lignes dopées 106. Les motifs de couche dopée 108' et les électrodes inférieures 110' sont disposés respectivement aux points d'intersection "C". Comme les électrodes inférieures 110', les électrodes supérieures 116 peuvent être constituées d'une couche d'iridium, d'une couche de platine, d'une couche de ruthénium, d'une couche d'oxyde d'iridium et/ou d'une couche d'oxyde de ruthénium. Dans un autre cas, les électrodes supérieures 116 peuvent être constituées d'une couche de tungstène, d'une couche de nitrure de titane et/ou d'une couche de silicium polycristallin. Des parties de la couche d'oxyde de métal binaire 114 qui sont interposées entre les électrodes supérieures 116 et les électrodes inférieures 110' constituent des couches de matériau de stockage de données du dispositif de mémoire vive à résistance. Comme décrit ci-dessus, des modes de réalisation de la présente invention peuvent procurer des dispositifs de mémoire non volatile à points d'intersection, utilisant une couche d'oxyde de métal binaire comme une couche de matériau de stockage de données. Conformément à des exemples de modes de réalisation de la présente invention, il est possible de réaliser des dispositifs de mémoire vive à résistance fortement intégrés, qui peuvent fonctionner de manière stable sous une faible tension. De plus, des diodes sont formées dans des cellules respectives des dispositifs de mémoire vive à résistance, ce qui peut réduire la diaphonie entre des cellules adjacentes occasionnée par un courant de fuite, et peut également réduire la puissance consommée. Dans les dessins et la description, on a exposé des modes de réalisation de l'invention et, bien que des termes spécifiques soient employés, ils sont utilisés seulement dans un sens générique et descriptif, et non dans un but limitatif, le cadre de l'invention étant spécifié dans les revendications suivantes. REVENDICATIONS 1. Dispositif de mémoire non volatile caractérisé en ce qu'il comprend: une multiplicité de lignes dopées (106) mutuellement espacées, disposées dans un substrat (100); une multiplicité d'électrodes supérieures (116) mutuellement espacées, croisant à un niveau supérieur les lignes dopées (106), de façon à former des points d'intersection (C) aux endroits auxquels les électrodes supérieures (116) recouvrent les lignes dopées (106); une multiplicité d'électrodes inférieures (110') dont l'une respective est disposée à un point d'intersection (C) respectif entre les lignes dopées (106) et les électrodes supérieures (116); une couche de matériau de stockage de données en oxyde de métal binaire (114) entre les électrodes supérieures (116) et les électrodes inférieures (110'); et des régions dopées (108') entre les électrodes inférieures (110') et les lignes dopées (106) et formant des diodes avec les lignes dopées (106), les régions dopées (108') ayant une conductivité opposée à celle des lignes dopées (106). 2. Dispositif selon la revendication 1, caractérisé en ce que la couche d'oxyde de métal binaire (114) est exprimée par une formule chimique MXOy, dans laquelle les caractères "M", "O", "x" et "y" désignant respectivement un métal, l'oxygène, un rapport de composition de métal et un rapport de composition d'oxygène, et le métal "M" est un métal de transition et/ou l'aluminium. 3. Dispositif selon la revendication 2, caractérisé en ce que le métal de transition comprend le nickel, le niobium, le titane, le zirconium, le hafnium, le cobalt, le fer, le cuivre et/ou le chrome. 4. Dispositif selon la revendication 1, caractérisé en ce que les régions dopées (108') sont des motifs de couche dopée disposés respectivement aux points d'intersection (C) sur les lignes dopées (106). 2877760 20 5. Dispositif selon la revendication 4, caractérisé en ce que les lignes dopées (106) sont des lignes de type N, et les motifs de couche dopée (108') sont des motifs de type P. 6. Dispositif selon la revendication 4, caractérisé en ce que les motifs de couche dopée (108') sont des motifs de couche de silicium polycristallin dopée et/ou des motifs de couche de silicium monocristallin dopée. 7. Dispositif selon la revendication 1, caractérisé en ce que les électrodes inférieures (110') comprennent une couche d'iridium, une couche de platine, une couche de ruthénium, une couche d'oxyde d'iridium, une couche d'oxyde de ruthénium, une couche de tungstène, une couche de nitrure de titane et/ou une couche de silicium polycristallin. 8. Dispositif selon la revendication 1, caractérisé en ce que les électrodes supérieures (116) comprennent une couche d'iridium, une couche de platine, une couche de ruthénium, une couche d'oxyde d'iridium, une couche d'oxyde de ruthénium, une couche de tungstène, une couche de nitrure de titane et/ou une couche de silicium polycristallin. 9. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend en outre une couche isolante (112) 25 dans des espaces entre la couche d'oxyde de métal binaire (114) et le substrat (100). 10. Dispositif selon la revendication 9, caractérisé en ce que la couche isolante (112) comprend une couche d'oxyde de silicium, une couche de nitrure de silicium et/ou une couche d'oxynitrure de silicium. 11. Procédé de fabrication d'un dispositif de mémoire non volatile, caractérisé en ce qu'il comprend: la formation d'une multiplicité de lignes dopées (106) mutuellement espacées dans un substrat (100); la formation d'une multiplicité de régions dopées (108') et d'une multiplicité d'électrodes inférieures (110') sur les régions dopées, les régions dopées (108') étant en contact avec les lignes dopées (106) et ayant une conductivité opposée à celle des lignes dopées (106); la formation d'une couche d'oxyde de métal binaire {114) sur les électrodes inférieures (110'); et la formation d'une multiplicité d'électrodes supérieures (116) mutuellement espacées sur la couche d'oxyde de métal binaire (114), de façon que les électrodes supérieures (116) recouvrent les électrodes inférieures (110') et coupent les lignes dopées (106). 12. Procédé selon la revendication 11, caractérisé en ce que la formation des lignes dopées (106) comprend: la formation de motifs de masque (102) ayant des ouvertures en forme de lignes (102') sur le substrat (100); et l'implantation d'ions d'impuretés dans le substrat semiconducteur (100) en utilisant les motifs de masque (102) comme des masques d'implantation ionique. 13. Procédé selon la revendication 12, caractérisé en ce que les ions d'impuretés sont des ions d'impuretés de type N. 14. Procédé selon la revendication 11, caractérisé en ce que la formation des régions dopées (108') et des électrodes inférieures (110') comprend: la formation d'une couche dopée (108) sur le substrat (100) ayant les lignes dopées (106), la couche dopée (108) ayant une conductivité opposée à celle des lignes dopées (106); la formation d'une couche conductrice inférieure (110) sur la couche dopée (108); et l'opération consistant à définir séquentiellement des motifs dans la couche conductrice inférieure (110) et la couche dopée (108). 15. Procédé selon la revendication 14, caractérisé en ce que les lignes dopées (106) comprennent des ions d'impuretés de type N et la couche dopée (108) comprend des ions d'impuretés de type P. 16. Procédé selon la revendication 14, caractérisé 35 en ce que la couche dopée (108) comprend une couche de silicium polycristallin dopée et/ou une couche de silicium monocristallin dopée. 17. Procédé selon la revendication 11, caractérisé en ce que les électrodes inférieures (110') comprennent une couche d'iridium, une couche de platine, une couche de ruthénium, une couche d'oxyde d'iridium, une couche d'oxyde de ruthénium, une couche de tungstène, une couche de nitrure de titane et/ou une couche de silicium polycristallin. 18. Procédé selon la revendication 11, caractérisé en ce que les étapes suivantes sont accomplies avant de former la couche d'oxyde de métal binaire (114) la formation d'une couche isolante (112) sur le substrat (100) incluant les régions dopées (108') et sur les électrodes inférieures {110'); et l'aplanissement de la couche isolante (112) pour mettre à nu les électrodes inférieures (110'); et en ce que la couche d'oxyde de métal binaire (114) est formée sur les électrodes inférieures (110') et sur la couche isolante (112) aplanie. 19. Procédé selon la revendication 11, caractérisé en ce que la couche d'oxyde de métal binaire (114) est exprimée par une formule chimique MXOy, dans laquelle les caractères "M", "O", "x" et "y" désignant respectivement un métal, l'oxygène, un rapport de composition de métal et un rapport de composition d'oxygène, et le métal "M" est un métal de transition et/ou l'aluminium. 20. Procédé selon la revendication 19, caractérisé en ce que le métal de transition comprend le nickel, le niobium, le titane, le zirconium, le hafnium, le cobalt, le 30 fer, le cuivre et/ou le chrome. 21. Procédé selon la revendication 11, caractérisé en ce que les électrodes supérieures (116) comprennent une couche d'iridium, une couche de platine, une couche de ruthénium, une couche d'oxyde d'iridium, une couche d'oxyde de ruthénium, une couche de tungstène, une couche de 2877760 23 nitrure de titane et/ou une couche de silicium polycristallin. 22. Dispositif de mémoire non volatile, caractérisé en ce qu'il comprend: une multiplicité de premières lignes (106) mutuellement espacées; une multiplicité de deuxièmes lignes (116) mutuellement espacées qui croisent à un niveau supérieur la multiplicité de premières lignes mutuellement espacées, pour définir une multiplicité de points d'intersection (C) entre elles; et une diode et un support de stockage de données non volatil en oxyde de métal binaire (114), connectés en série entre les premières et deuxièmes lignes mutuellement espacées (106, 116) aux points d'intersection (C) respectifs. 23. Dispositif selon la revendication 22, caractérisé en ce que la multiplicité de lignes (106) mutuellement espacées comprend une multiplicité de régions dopées (106) d'un premier type de conductivité dans un substrat (100), et en ce que la diode comprend une région dopée (108') d'un deuxième type de conductivité sur les régions dopées (106) du premier type de conductivité. 24. Dispositif selon la revendication 23, caractérisé en ce qu'il comprend en outre une électrode (110') entre une diode respective et l'oxyde de métal binaire (114).