FR 2885732 A1 20061117 FR 0651673 A 20060510 MATRICE DE TRANSISTORS EN COUCHE MINCE Domaine technique La présente invention concerne de manière générale un réseau de transistors en couche mince (réseau de TFT), et plus particulièrement, une matrice de transistors en couche mince capable d'élever une uniformité de luminance. Etat de la technique antérieure Les progrès significatifs d'une société multimédia sont le bénéfice d'un développement considérable de dispositifs à semi-conducteur et de dispositifs d'affichage. Par ailleurs, dans le domaine des dispositifs d'affichage, la matrice de transistors en couche mince, apportant les avantages d'une qualité d'image élevée, une compacité élevée, une consommation de puissance faible et un rayonnement nul, est devenu la tendance principale du marché. L'affichage à cristaux liquides par transistor en couche mince comprend la matrice de transistors en couche mince, des filtres colorés et une couche de cristaux liquides. La figure 1 représente une vue de dessus d'une matrice de transistors en couche mince classique. En se référant à la figure 1, la matrice 100 de transistors en couche mince comprend une pluralité de pixels 110 agencés en une matrice, dans laquelle chaque structure de pixels 110 se compose d'une ligne de balayage 112, d'une ligne de données 114, d'un transistor en couche mince 116 et d'une électrode 118 de pixels disposée en correspondance avec le transistor en couche mince 116. En se référant à la figure 1, le transistor en couche mince 116 est utilisé en tant qu'un élément de commutation de chaque structure 110 de pixels tandis que la ligne de balayage 112 et la ligne de données 114 sont utilisées afin de fournir à la structure 110 de pixels sélectionnée des tensions de fonctionnement appropriées pour entraîner respectivement la structure 110 de pixels sélectionnée afin d'afficher une image. La figure 2 représente un diagramme schématique d'un circuit équivalent d'un pixel d'un affichage à cristaux liquides par transistor en couche mince classique. En se référant à la figure 2, le pixel d'un affichage à cristaux liquides par transistor en couche mince classique comprend généralement un transistor en couche mince, une capacité de cristaux liquides CLC et un condensateur de stockage Cst. En se référant simultanément aux figures 1 et 2, le condensateur de cristaux liquides CLC est constitué par un couplage entre l'électrode 118 de pixels dans la matrice 100 de transistors en couche mince et une électrode commune (non représentée) disposée sur le filtre coloré. De plus, le condensateur de stockage Cst est disposé sur la matrice 100 de transistors en couche mince et raccordé électriquement au condensateur de cristaux liquides CLC et la ligne de balayage 112. En outre, la grille G, la source S et le drain D du transistor en couche mince 116 sont raccordés électriquement à la ligne de balayage 112, la ligne de données 114 et au condensateur de cristaux liquides CLc de l'électrode 118 de pixels, respectivement. De plus, étant donné qu'il existe une zone de chevauchement entre la grille G et le drain D, il existe une capacité parasite Cgd entre la grille G et le drain D. En se référant de nouveau simultanément à la figure 1 et à la figure 2, étant donné qu'il existe une relation spécifique entre une tension appliquée au condensateur de cristaux liquides CLC (c'est-à-dire, une tension appliquée sur l'électrode 118 de pixels et l'électrode commune) et une transmittance de la lumière des molécules de cristaux liquides, une image prédéterminée peut être affichée en commandant la tension appliquée sur le condensateur de cristaux liquides CLC conformément à l'image prédéterminée souhaitée. De plus, lorsque le transistor en couche mince 116 est en état d'arrêt, la tension du condensateur de cristaux liquides CLC est conservée à une valeur constante (c'est-à-dire, à un état de maintien). Cependant, étant donné qu'il existe la capacité parasite Cgd entre la grille G et le drain D, la tension de maintien du condensateur de cristaux liquides CLC varie conformément à une variation de signaux de la ligne de données 114 (c'està-dire, ce que l'on appelle un effet de couplage), amenant ainsi la tension de maintien du condensateur de cristaux liquides CLC à dévier de sa valeur prédéterminée. Cette variation de tension est appelée une tension de fuite A Vp, qui est exprimée comme suit: OV = / Cgd OV (1) P Cgd +Cst +CLC g dans laquelle AVg est une amplitude d'une tension d'impulsion appliquée à la ligne de balayage 112. Parmi les processus d'exposition actuels destinés à fabriquer la matrice de transistors en couche mince disposé sur un substrat, on utilise, la plupart du temps, un moteur à pas destiné à former des plans en rapport avec le panneau. En d'autres termes, le motif de matrice de transistors en couche mince est composé des plans formés par le moteur à pas. Donc, une déviation de position du moteur à pas résultant de son déplacement amène des positions de motifs formés par chaque plan d'exposition à être déviées au cours de chaque période d'exposition. Plus précisément, lorsqu'une zone de chevauchement entre la grille G et la source S (représentée sur la figure 1) du transistor en couche mince 116 est différente pour chaque plan voisin, ceci amène la capacité parasite Cgd (capacité entre la grille G et la source S) dans chaque plan d'exposition à être différente. Afin de résoudre le problème mentionné ci-dessus, une matrice de transistors en couche mince classique est fourni, ce dernier est représenté sur la figure 3. En se référant à la figure 3, les drains de la matrice de transistors en couche mince classiques sont conçus afin d'avoir une forme en T afin de réduire la zone de chevauchement éventuellement générée R1 entre le drain et la grille afin qu'elle soit W x X, réduisant ainsi en outre des variations de capacité parasite dans chaque plan d'exposition. De plus, une autre solution afin de résoudre le problème mentionné est d'exploiter une conception destinée à obscurcir ajoutée entre différents plans d'exposition afin de réduire un effet mura de plan (faisant référence à divers phénomènes traces amenés par une luminance non uniforme) se produisant aux limites des plans d'exposition. Cependant, lorsqu'une déviation de précision d'une exposition est trop grande, les deux solutions ci-dessus peuvent encore améliorer de manière efficace un problème de non uniformité de luminance amené par une erreur de décalage des masques. Exposé de l'invention Par conséquent, la présente invention est destinée à une matrice de transistors en couche mince, dans lequel chaque erreur de précision du pixel n'affecte pas la tension de fuite de sorte qu'un affichage constitué par la matrice de transistors en couche mince a une qualité d'affichage supérieure. La présente invention est en outre destinée à une matrice de transistors en couche mince, qui constitue un affichage doté, simultanément, d'une ouverture plus grande et d'une luminance uniforme. Une matrice de transistors en couche mince de la présente invention comprend un substrat, une pluralité de transistors, une pluralité d'électrodes de pixels, une pluralité de lignes réparties à utilisation commune et une pluralité d'électrodes auxiliaires. De plus, le substrat est séparé en une pluralité de plans de pixels, dans lesquels la pluralité de transistors sont respectivement disposés et les transistors comprennent des grilles, des couches de canaux, des sources et des drains. Dans chaque transistor en couche mince, une première zone de chevauchement existe entre le drain et la grille afin de former une capacité parasite entre la source et la grille. La pluralité d'électrodes de pixels sont également disposées dans chaque plan de pixels. De plus, les lignes réparties à utilisation commune sont disposées sur le substrat et une portion de ces dernières est positionnée sous les électrodes de pixels. Par ailleurs, les électrodes auxiliaires sont respectivement disposées dans chaque plan de pixels et sous les électrodes de pixels, s'étendant au-dessus des lignes réparties à utilisation commune vers un de leurs côtés dans une direction parallèle à la direction d'extension du drain. De plus, une seconde zone de chevauchement existe entre les électrodes auxiliaires et les lignes réparties à utilisation commune. Les électrodes auxiliaires sont respectivement raccordées électriquement à leurs électrodes de pixels correspondantes, formant ainsi une capacité de stockage entre les électrodes auxiliaires et les lignes réparties à utilisation commune. Dans un mode de réalisation de la présente invention, les lignes réparties à utilisation commune dans chaque plan de pixels comprennent un premier motif en bande et un second motif en bande, dans lesquelles la direction d'extension du premier motif en bande est distincte de celle du second motif en bande. Par exemple, la direction d'extension du premier motif en bande est orthogonale par rapport à celle du second motif en bande. Dans un mode de réalisation de la présente invention, les électrodes auxiliaires dans chaque plan de pixels, par exemple, sont partiellement disposées entre les électrodes de pixels et le premier motif en bande et/ou le second motif en bande. Dans un mode de réalisation de la présente invention, la matrice de transistors en couche mince, par exemple, comprend en outre une couche de passivation, sur laquelle sont disposées les électrodes de pixels et les électrodes auxiliaires, les sources ainsi que les drains. Dans ce mode de réalisation, la couche de passivation, par exemple, comprend en outre une pluralité de premiers trous de contact. De plus, les électrodes de pixels remplissent respectivement la pluralité des premiers trous de contact et sont raccordées électriquement aux sources, ainsi qu'aux électrodes auxiliaires. La matrice de transistors en couche mince d'un autre mode de réalisation de la présente invention comprend un substrat, une pluralité de transistors, une pluralité d'électrodes de pixels, une pluralité de lignes réparties à utilisation commune, une pluralité de blocs conducteurs et une pluralité d'électrodes auxiliaires. De plus, le substrat est séparé en une pluralité de plans de pixels, dans lesquels la pluralité de transistors sont respectivement disposés et les transistors comprennent des grilles, des couches de canaux, des sources et des drains. Dans chaque transistor en couche mince, une première zone de chevauchement existe entre le drain et la grille afin de former une capacité parasite entre la source et la grille. La pluralité d'électrodes de pixels est également disposée dans chaque plan de pixels. De plus, la source de chaque transistor en couche mince s'étend au-dessus de la couche de canaux afin d'être sous l'électrode de pixels correspondant à chaque transistor en couche mince, et est raccordée électriquement à l'électrode de pixels. De plus, les lignes réparties à utilisation commune sont disposées sur le substrat et une portion de ces dernières est positionnée sous les électrodes de pixels. Par ailleurs, les couches conductrices de raccord sont disposées respectivement dans chaque plan de pixels et au-dessus des lignes réparties à utilisation commune, et raccordées électriquement à ces dernières. Les électrodes auxiliaires sont respectivement disposées dans chaque plan de pixels et sous les électrodes de pixels et les couches conductrices de raccord, s'étendant au-dessus des lignes réparties à utilisation commune vers un de leurs côtés le long de la direction longitudinale du drain. En outre, une seconde zone de chevauchement existe entre les électrodes auxiliaires et les lignes réparties à utilisation commune. Les électrodes auxiliaires sont respectivement raccordées électriquement à leurs électrodes de pixels correspondantes, formant ainsi une capacité de stockage entre les électrodes auxiliaires et les lignes réparties à utilisation commune. De plus, des capacités intercalées sont formées entre les blocs conducteurs dans chaque électrode auxiliaire. Dans un autre mode de réalisation de la présente invention, les lignes réparties à utilisation commune dans chaque plan de pixels comprennent un premier motif en bande et un second motif en bande, dans lesquels la direction d'extension du premier motif en bande est distincte de celle du second motif en bande. Par exemple, la direction d'extension du premier motif en bande est orthogonale par rapport à celle du second motif en bande. Dans un mode de réalisation de la présente invention, les électrodes auxiliaires dans chaque plan de pixels, par exemple, sont partiellement disposées entre les électrodes de pixels et le premier motif en bande et/ou le second motif en bande. Dans un mode de réalisation de la présente invention, la matrice de transistors en couche mince, par exemple, comprend en outre une couche de passivation, sur laquelle sont disposées les électrodes de pixels et les électrodes auxiliaires, les sources ainsi que les drains. Dans ce mode de réalisation, la couche de passivation, par exemple, comprend en outre une pluralité de premiers trous de contact. De plus, les électrodes de pixels remplissent respectivement la pluralité de trous de contact et sont raccordées électriquement aux sources, ainsi qu'aux électrodes auxiliaires. Dans un mode de réalisation de la présente invention, la matrice de transistors en couche mince, par exemple, comprend en outre une couche à grille isolée, disposée entre la source, le drain et la grille, ainsi qu'entre les électrodes auxiliaires et les lignes réparties à utilisation commune. Dans ce mode de réalisation, la couche de passivation, par exemple, comprend en outre une pluralité de seconds trous de contact, qui, par exemple, traversent la couche de passivation et la couche à grille isolée. De plus, les blocs de raccord remplissent respectivement la pluralité de seconds trous de contact et sont raccordés électriquement aux lignes réparties à utilisation commune. La présente invention peut résoudre le problème d'une qualité d'affichage inférieure amené par une erreur d'alignement au cours d'une période du processus d'exposition du transistor en couche mince dans le panneau d'affichage classique, et n'affecte pas négativement une taille de l'ouverture du panneau. Les objectifs, d'autres particularités et avantages de l'invention apparaîtront de manière plus évidente et seront aisément compris à partir de la description détaillée suivante de l'invention envisagée conjointement avec les dessins joints. Brève description des dessins Les dessins joints sont inclus afin de fournir une compréhension supplémentaire de l'invention, et sont incorporés dans et constituent une partie de ce mémoire descriptif. Les dessins illustrent des modes de réalisation de l'invention et, conjointement avec la description, servent à expliquer les principes de l'invention. La figure 1 représente, schématiquement, une vue de dessus d'une matrice de transistors en couche mince 30 classique. La figure 2 représente, schématiquement, un circuit équivalent d'un pixel d'une matrice de transistors en couche mince classique. La figure 3 représente, schématiquement, une vue 5 de dessus d'une autre matrice de transistors en couche mince classique. La figure 4 représente, schématiquement, une vue de dessus d'une matrice de transistors en couche mince du premier mode de réalisation de la présente invention. La figure 5 représente, schématiquement, une vue en coupe transversale le long d'une ligne I-I' d'une matrice de transistors en couche mince représenté sur la figure 4. La figure 6 représente, schématiquement, une vue de dessus d'une matrice de transistors en couche mince du deuxième mode de réalisation de la présente invention. La figure 7 représente, schématiquement, une vue de dessus d'une matrice de transistors en couche mince du troisième mode de réalisation de la présente invention. La figure 8 représente, schématiquement, une vue en coupe transversale le long d'une ligne II-II' de la matrice de transistors en couche mince représenté sur la figure 7. La figure 9 représente, schématiquement, une vue de dessus de matrice de transistors en couche mince du quatrième mode de réalisation de la présente invention. Exposé détaillé de modes de réalisation particuliers Il est maintenant fait référence en détail à un dispositif de décodage destiné à un décodage de code de produit et un procédé de décodage de ce dernier, dont des exemples sont illustrés sur les dessins joints. Lorsque cela était possible, les mêmes références numériques ont été utilisées sur les dessins et les descriptions afin de faire référence aux mêmes parties. Les électrodes auxiliaires sont conçues afin d'être disposées sur la matrice de transistors en couche mince selon la présente invention afin d'obtenir un rapport spécifique enregistré Cgd (capacité entre la grille G et la source S) et la capacité de stockage Cst dans chaque plan d'exposition. Donc, la tension de fuite dans chaque plan d'exposition approche la même valeur. La suite représente plusieurs modes de réalisation destinés à décrire la présente invention, sans que celle-ci ne soit limitée à ces derniers. La figure 4 représente, schématiquement, une vue de dessus d'une matrice de transistors en couche mince du premier mode de réalisation de la présente invention et la figure 5 représente, schématiquement, une vue en coupe transversale le long d'une ligne I-I' de la matrice de transistors en couche mince représenté sur la figure 4. En se référant à la figure 4, une matrice 400 de transistors en couche mince comprend un substrat 402, une pluralité de transistors 410, une pluralité d'électrodes 420 de pixels, une pluralité de lignes réparties à utilisation commune 430 et une pluralité d'électrodes auxiliaires 440. De plus, le substrat 402, sur lequel des lignes de balayage 404 et des lignes de données 406 sont disposées, est séparé en une pluralité de plans 408 de pixels. Par ailleurs, la pluralité d'électrodes 420 de pixels sont respectivement disposées dans chaque plan 408 de pixels. De plus, chaque transistor 410 est disposé dans chaque plan 408 de pixels et comprend une grille 412, une couche 414 de canaux, une source 416 et un drain 418. De plus, la grille 412 est raccordée électriquement aux lignes de balayage 404 et, étant donné que la grille 412 et les lignes de balayage 404 sont formées en un processus, une portion des lignes de balayage 404 peut être utilisée en tant que la grille 412 du transistor en couche mince 410, tel que représenté sur la figure 4. La source 416 est raccordée électriquement aux lignes de données 406 et le drain 418 s'étend dans une direction p au-dessus de la couche 414 de canaux afin d'être sous l'électrode 420 de pixels, et est raccordée électriquement à l'électrode 420 de pixels également. On remarquera qu'une première zone de chevauchement Al existe entre la grille 412 et le drain 418, qui forme ainsi une capacité parasite Cgd (représentée sur la figure 5) entre la grille 412 et le drain 418. En se référant de nouveau à la figure 4, la pluralité de lignes réparties à utilisation commune 430 sont disposées sur le substrat 402 et en outre, certaines portions de ces dernières sont sous les électrodes 420 de pixels. De plus, chaque ligne répartie à utilisation commune 430 est positionnée entre deux lignes de balayage 404 voisines. De plus, la ligne répartie à utilisation commune dans chaque plan de pixels, par exemple, comprend un premier motif 432 en bande et un second motif 434 en bande, dans lesquels la direction d'extension du premier motif 432 en bande, par exemple, est distincte de celle du second motif 434 en bande. Dans ce mode de réalisation, la direction d'extension du premier motif 432 en bande est orthogonale par rapport à celle du second motif 434 en bande. En variante, le premier motif 432 en bande, par exemple, est parallèle à la ligne répartie de données 406 tandis que le second motif 434 en bande, par exemple, est parallèle à la ligne répartie de balayage 414. Evidement, l'homme du métier comprendra que la ligne répartie à utilisation commune 430 peut être présentée dans d'autres motifs et l'invention présente n'est pas limitée à ces motifs. Plus précisément, des électrodes auxiliaires 440 sont disposées dans chaque plan 408 de pixels et sous les électrodes 420 de pixels, s'étendant au-dessus de la ligne répartie à utilisation commune 430 le long de la direction p vers un de ses côtés. De plus, la direction p, par exemple, est orthogonale par rapport à la direction d'extension du second motif 434 en bande de la ligne répartie à utilisation commune 430. L'électrode auxiliaire 440 s'étend au-dessus du second motif 434 en bande de la ligne répartie à utilisation commune 430 le long de la direction p vers un de ces côtés. En conséquence, une seconde zone de chevauchement A2 existe entre l'électrode auxiliaire 440 et la ligne répartie à utilisation commune 430. En se référant à la figure 5, il est bien connu dans l'art que préalablement à la formation de la grille 412 et la ligne répartie à utilisation commune 430, une couche 422 à grille isolée est formée sur le substrat 402 et ensuite, la couche 414 de canaux est formée sur la couche 422 à grille isolée. La grille 412, le drain 418 et la couche 422 à grille isolé forment la capacité parasite Cgd entre la grille et le drain. De plus, après que la source 416 et le drain 418 aient été formés, une couche de passivation 426 est d'abord formée sur le substrat 402 afin de couvrir le transistor en couche mince 410, la ligne répartie à utilisation commune 430 et l'électrode auxiliaire 440, et ensuite, l'électrode 420 de pixels est formée sur la couche de passivation 426. De plus, la couche de protection 426 comprend une pluralité de premiers trous de contact 424 destinés à exposer le drain 418 du transistor en couche mince 410 et l'électrode 420 de pixels remplit les premiers trous de contact 424 devant être raccordés électriquement au drain 418. On remarquera qu'une portion des premiers trous de contact 424 expose également l'électrode auxiliaire 440. En d'autres termes, l'électrode 420 de pixels, remplissant le premier trou de contact 424, est également raccordée électriquement à l'électrode auxiliaire 440. Ainsi, l'électrode auxiliaire 440 de la présente invention a le même potentiel électrique que l'électrode auxiliaire 440 et une capacité de stockage Cst formée entre la seconde zone de chevauchement A2 de l'électrode auxiliaire 440 et la ligne répartie à utilisation commune 430. En se référant à la figure 4, étant donné que des processus photolithographiques du drain 418 et de l'électrode auxiliaire 440 sont achevés grâce à un même masque, la première zone de chevauchement Al est plus petite qu'une valeur préréglée lorsque le masque a une erreur de décalage au cours de la période d'exposition, il en est de même pour la seconde zone de chevauchement A2. De la même manière, la première zone de chevauchement Al est plus grande qu'une valeur préréglée lorsque le masque a une erreur de décalage, il en est de même pour la seconde zone de chevauchement A2. C'est-à-dire, une capacité parasite Cgd entre la grille et le drain et la capacité de stockage Cst augmentent ou diminuent simultanément en raison de l'erreur du processus. Par ailleurs, à partir de l'équation (voir équation 1) de la tension de fuite AVE, dans un cas où AVg et la capacité de cristaux liquides CLC sont des valeurs constantes, si la capacité parasite Cgd entre la grille et le drain et la capacité de stockage Cst augmentent ou diminuent simultanément selon une proportionnalité appropriée, la tension de fuite AVp peut être maintenue à une valeur constante. En se référant à la figure 4, la forme et l'aire de l'électrode auxiliaire 440 sont conçues selon la présente invention conformément au principe précédent afin qu'une variation de capacité de stockage Cst amenée par l'erreur de processus et la variation de capacité parasite Cgd entre la grille et le drain aient une proportionnalité appropriée. En conséquence, même si des aires de la première zone de chevauchement Al et de la seconde zone de chevauchement A2 sont différentes en raison de l'erreur de processus, la tension de fuite AV2 dans chaque plan 408 de pixels est conservée. La figure 6 représente, schématiquement, une vue de dessus d'une matrice de transistors en couche mince du deuxième mode de réalisation de la présente invention. En général, une matrice 600 de transistors en couche mince du deuxième mode de réalisation est similaire à celui du premier mode de réalisation et la suite décrit leurs divergences. En se référant à la figure 6, le drain 412 du transistor en couche mince 410 s'étend au-dessus de la couche 414 de canaux le long d'une direction q afin d'être sous l'électrode 420 de pixels, et est raccordé électriquement à l'électrode 420 de pixels au travers de la première fenêtre 424 de trous de contact. De plus, l'électrode auxiliaire 440 s'étend au-dessus de la ligne répartie à utilisation commune 430 le long d'une direction q vers un de ses côtés. De plus, la direction q, par exemple, est orthogonale par rapport à la direction d'extension du premier motif 432 en bande de la ligne répartie à utilisation commune 430 tandis que l'électrode auxiliaire 440 s'étend au-dessus du premier motif 432 en bande de la ligne répartie à utilisation commune 430 le long d'une direction q vers son côté. Donc, lorsqu'il existe une erreur de décalage du drain 418 dans la direction q, il existe également une erreur de décalage de l'électrode auxiliaire 440 dans la direction q. En conséquence, la première zone de chevauchement Al entre le drain 418 et la grille 412, et la seconde zone de chevauchement A2 entre l'électrode auxiliaire 440 et la ligne répartie à utilisation commune 430, augmentent ou diminuent simultanément selon une proportionnalité appropriée, ce qui maintient la tension de fuite dans chaque plan 408 de pixels à une valeur constante. On remarquera que bien que la variation de capacité de stockage Cst de ce mode de réalisation soit déterminée par la variation de zone de chevauchement entre l'électrode auxiliaire 440 et la ligne répartie à utilisation commune 430, l'électrode auxiliaire 440 est en chevauchement partiel au-dessus du second motif 434 en bande de la ligne répartie à utilisation commune 430 afin d'augmenter la capacité de stockage Cst dans chaque plan 408 de pixels. De la même manière, dans le premier mode de réalisation de la présente invention, l'électrode auxiliaire 440 est en chevauchement partiel au-dessus du premier motif 432 en bande de la ligne répartie à utilisation commune 430 et l'homme du métier peut réaliser ses détails sans description supplémentaire à l'aide d'un autre diagramme schématique. De plus, un autre mode de réalisation de la présente invention fournit en outre une matrice de transistors en couche mince, qui, en plus d'atteindre les fonctionnalités mentionnées ci-dessus, diminuent l'aire de l'électrode auxiliaire sans affecter la valeur de capacité de stockage du fait d'une réduction de distance entre deux plaques d'électrode de la capacité de stockage. Ainsi, la taille de l'ouverture de la matrice de transistors en couche mince est augmentée. La suite est la description d'un mode de réalisation. La figure 7 représente, schématiquement, une vue de dessus d'une matrice de transistors en couche mince du troisième mode de réalisation de laprésente invention et la figure 8 représente, schématiquement, une vue en coupe transversale le long d'une ligne II-II' de la matrice de transistors en couche mince représenté sur la figure 7. En général, une matrice 700 de transistors en couche mince du troisième mode de réalisation est similaire à celui du premier mode de réalisation et la suite décrit leurs divergences. En se référant simultanément aux figures 7 et 8, en plus d'éléments représentés sur la figure 4, chaque plan 408 de pixels dans une matrice 700 de transistors en couche mince comprend en outre une pluralité de blocs conducteurs 450, disposés sur les électrodes auxiliaires 440 et les lignes réparties à utilisation commune 430, ainsi que raccordés électriquement aux lignes réparties à utilisation commune 430. Dans ce mode de réalisation, la couche de passivation 426, par exemple, comprend en outre une pluralité de seconds trous de contact 425 qui traversent la couche de passivation 426 et la couche 422 à grille isolée afin d'exposer une portion de la ligne répartie à utilisation commune 430 dans chaque plan 408 de pixels. Donc, la pluralité de blocs conducteurs 450 disposés sur la couche de passivation 426 sont raccordés électriquement aux lignes réparties à utilisation commune 430 par remplissage des seconds trous de contact 425 par la pluralité de blocs conducteurs 450. De plus, la pluralité de blocs conducteurs 450 et une électrode 720 de pixels sont fabriqués en utilisant un même masque. C'est-à-dire, la pluralité de blocs conducteurs 450, par exemple, comme l'électrode 720 de pixels, est constituée d'un oxyde conducteur transparent. Bien entendu, la pluralité de blocs conducteurs 450 et l'électrode 720 de pixels peuvent être façonnés en utilisant différents masques et la présente invention n'est pas limité au processus de façonnage. En se référant à la figure 8, à partir de la description ci-dessus, la pluralité de blocs conducteurs 450 ont le même potentiel électrique que les lignes réparties à utilisation commune 430 et des capacités de stockage Cl sont formées entre la pluralité de blocs conducteurs 450 et les électrodes auxiliaires 440. De plus, tel que mentionné dans le premier mode de réalisation, l'électrode 720 de pixels remplit les premiers trous de contact 424 de la couche de passivation 426 devant être raccordées électriquement à l'électrode auxiliaire 440 et des capacités de stockage C2 sont formées entre les électrodes auxiliaires 440 et les lignes réparties à utilisation commune 430. Donc, la capacité de stockage Cst de ce mode de réalisation est une capacité équivalente à la capacité de stockage Cl raccordée à la capacité de stockage C2 en parallèle. Il est bien connu qu'une capacité d'un condensateur est proportionnelle aux aires de deux plaques d'électrode et inversement proportionnelle à une distance entre ces deux plaques d'électrode. Selon ces principes, dans ce mode de réalisation, étant donné que la distance entre la pluralité de blocs conducteurs 450 et l'électrode auxiliaire 440 et la distance entre l'électrode auxiliaire 440 et la ligne répartie à utilisation commune 430 sont courtes, en comparaison de la matrice de transistors en couche mince avec la même capacité de stockage Cst, la matrice 700 de transistors en couche mince de ce mode de réalisation peut en outre réduire une aire de l'électrode auxiliaire 440 afin d'augmenter la taille de l'ouverture de la matrice 700 de transistors en couche mince. La figure 9 représente, schématiquement, une vue de dessus d'une matrice de transistors en couche mince du quatrième mode de réalisation de la présente invention. En se référant à la figure 9, on remarquera que bien que l'électrode auxiliaire 440 et la couche conductrice 450, représentée sur la figure 7, soit disposée sur le second motif 434 en bande dans la ligne répartie à utilisation commune 430, tel que mentionné dans la description précédente, l'électrode auxiliaire 440 et la pluralité de blocs conducteurs 450 de ce mode de réalisation peuvent être disposés sur le premier motif 432 en bande dans la ligne répartie à utilisation commune 430. Bien entendu, l'électrode auxiliaire 440 et la pluralité de blocs conducteurs 450 peut en outre être disposée sur le premier motif 432 en bande et le second motif 434 en bande (non représenté) et la présente invention n'est pas limitée à leurs positions de disposition. La matrice de transistors en couche mince de la présente invention dispose une électrode auxiliaire dans chaque plan de pixels et forme une capacité de stockage constituée de l'électrode auxiliaire et d'une ligne répartie à utilisation commune. Lorsque les capacités parasites avec des valeurs de capacité différentes, amenées par l'erreur de décalage du masque au cours de la période d'exposition, sont formées dans chaque plan d'exposition, des capacités de stockage différentes sont également formées simultanément dans chaque plan d'exposition. De plus, lorsque la capacité parasite entre la grille et le drain dans un certain plan d'exposition est plus grande/plus petite que dans un plan d'exposition précédent, la capacité de stockage dans un certain plan d'exposition est plus grande/plus petite que celle dans un plan d'exposition précédent et le rapport entre la variation de capacité de stockage et la variation de capacité parasite entre la grille et le drain est conservé à une valeur constante. Ainsi, la tension de fuite dans chaque plan d'exposition est maintenue à une valeur constante, favorisant ainsi une qualité d'affichage du panneau d'affichage mettant en oeuvre la matrice de transistors en couche mince de la présente invention. De plus, la pluralité des blocs conducteurs de la présente invention sont en outre disposés dans la matrice de transistors en couche mince et forment les capacités de stockage entre les électrodes auxiliaires et les lignes réparties à utilisation commune, ainsi qu'entre la pluralité de blocs conducteurs et les électrodes auxiliaires. C'est-à-dire, la distance entre deux plaques d'électrode du condensateur de stockage est réduite, il en est de même pour l'électrode auxiliaire sans changer des performances électriques des capacités de stockage. Ainsi, la taille de l'ouverture de la matrice de transistors en couche mince est augmentée. En résumé, la présente invention permet de résoudre le problème d'une qualité d'affichage inférieure amenée par une erreur d'alignement au cours d'une période du processus d'exposition du transistor en couche mince dans le panneau d'affichage classique, et n'affecte pas négativement la taille de l'ouverture du panneau. L'homme du métier constatera que diverses modifications et variations peuvent être apportées à la structure de la présente invention sans s'écarter de la portée de l'invention. En vue de ce qui précède, la présente invention est destinée à couvrir des modifications et variations de cette invention à condition qu'elles entrent dans la portées des revendications suivantes et de leurs équivalents. REVENDICATIONS 1. Matrice (400, 700) de transistors en couche mince, comprenant. un substrat (402), comprenant une pluralité de plans (408) de pixels; une pluralité de transistors en couche mince (410), disposés respectivement dans chaque plan (408) de pixels et chaque transistor en couche mince (410) comprenant une grille (412), une couche (414) de canaux, une source (416) et un drain (418), dans lesquels la couche (414) de canaux est disposée entre la source (416), le drain (418) et la grille (412), et une première zone de chevauchement (A1) est formée entre la source (416) et la grille (412), formant ainsi une capacité parasite (Cgd) entre la source (416) et la grille (412) ; une pluralité d'électrodes (420, 720) de pixels, disposées respectivement dans chaque plan (408) de pixels et chaque drain (418) s'étendant au-dessus de sa couche (412) de canaux correspondante le long d'une direction afin d'être sous son électrode (420, 720) de pixels correspondante, ainsi que raccordées électriquement à l'électrode (420, 720) de pixels; une pluralité de lignes réparties à utilisation commune (430), disposées sur le substrat (402) et une portion des lignes réparties à utilisation commune (430) étant sous l'électrode (420, 720) de pixels; et une pluralité d'électrodes auxiliaires (440), disposées respectivement sous l'électrode (420, 720), de pixels dans chaque plan (408) d'exposition et chaque électrode auxiliaire (440) s'étendant au-dessus de sa ligne répartie à utilisation commune (430) correspondante le long de la direction vers l'un des côtés de la ligne répartie à utilisation commune (430) correspondante, dans lequel une seconde zone de chevauchement (A2) est formée entre chaque électrode auxiliaire (440) et sa ligne répartie à utilisation commune (430) correspondante, et les électrodes auxiliaires (440) sont respectivement raccordées électriquement à leurs électrodes (420, 720) de pixels correspondantes afin de former une pluralité de capacités de stockage (Cst) entre les électrodes auxiliaires (440) et leurs lignes réparties à utilisation commune (430) correspondantes. 2. Matrice (400, 700) de transistors en couche mince selon la revendication 1, dans laquelle la ligne répartie à utilisation commune (430) dans chaque plan d'exposition comprend un premier motif (432) en bande et un second motif (434) en bande, et une direction d'extension du premier motif (432) en bande est distincte de celle du second motif (434) en bande. 3. Matrice (400, 700) de transistors en couche mince selon la revendication 2, dans laquelle, dans chaque plan d'exposition, le premier motif (432) en bande de la ligne répartie à utilisation commune (430) est orthogonal par rapport au second motif (434) en bande de la ligne répartie à utilisation commune (430). 4. Matrice (400, 700) de transistors en couche mince selon la revendication 2, dans laquelle, dans chaque plan d'exposition, les électrodes auxiliaires (440) sont partiellement disposées sur le premier motif (432) en bande et/ou le second motif (434) en bande. 5. Matrice (400, 700) de transistors en couche mince selon la revendication 1, comprenant en outre une couche de passivation (426) disposée entre les électrodes (420, 720) de pixels et les électrodes auxiliaires (440), les sources (416) ainsi que les drains (418). 6. Matrice (400, 700) de transistors en couche mince selon la revendication 5, dans laquelle la couche de passivation (426) comprend une pluralité de premiers trous de contact (424) et les électrodes (420, 720) de pixels remplissent les premiers trous de contact (424) afin d'être raccordées électriquement aux sources (416) et aux électrodes auxiliaires (440). 7. Matrice (400, 700) de transistors en couche mince comprenant. un substrat (402), comprenant une pluralité de plans (408) de pixels, une pluralité de transistors en couche mince (410) disposés respectivement dans chaque plan (408) de pixels et chaque transistor en couche mince (410) comprenant une grille (412), une couche (414) de canaux, une source (416) et un drain (418), dans lequel la couche (414) de canaux est disposée entre la source (416), le drain (418) et la grille (412), et une première zone de chevauchement (A1) est formée entre la source (416) et la grille (412), formant ainsi une capacité parasite (Cgd) entre la source (416) et la grille (412) ; une pluralité d'électrodes (420, 720) de pixels, respectivement disposées dans chaque plan (408) de pixels et chaque drain (418) s'étendant au-dessus de la couche (414) de canaux correspondante le long d'une direction afin d'être sous son électrode (420, 720) de pixels correspondante, ainsi que raccordé électriquement à l'électrode (420, 720) de pixels; une pluralité de lignes réparties à utilisation commune (430), disposées sur le substrat (402) et une portion des lignes réparties à utilisation commune (430) étant sous l'électrode (420, 720) de pixels; une pluralité de blocs conducteurs (450), disposés respectivement dans chaque plan (408) de pixels et au-dessus des lignes réparties à utilisation commune (430), ainsi que respectivement raccordés électriquement aux lignes réparties à utilisation commune (430) ; et une pluralité d'électrodes auxiliaires (440), disposées respectivement sous l'électrode (420, 720) de pixels dans chaque plan (408) d'exposition et chaque électrode auxiliaire (440) s'étendant au-dessus de sa ligne répartie à utilisation commune (430) correspondante le long de la direction vers un des côtés de la ligne répartie à utilisation commune (430) correspondante, dans lesquelles une seconde zone de chevauchement (A2) est formée entre chaque électrode auxiliaire (440) et sa ligne répartie à utilisation commune (430) correspondante, et les électrodes auxiliaires (440) sont respectivement raccordées électriquement à leurs électrodes (420, 720) de pixels correspondantes afin de former une pluralité de capacités de stockage (Cst) entre les électrodes auxiliaires (440) et leurs lignes réparties à utilisation commune (430) correspondantes. 8. Matrice (400, 700) de transistors en couche mince selon la revendication 7, dans laquelle la ligne répartie à utilisation commune (430) dans chaque plan (408) d'exposition comprend un premier motif (432) en bande et un second motif (434) en bande et une direction d'extension du premier motif (432) en bande est distincte de celle du second motif (434) en bande. 9. Matrice (400, 700) de transistors en couche mince selon la revendication 8, dans laquelle, dans chaque plan (408) d'exposition, le premier motif (432) en bande de la ligne répartie à utilisation commune (430) est orthogonal par rapport au second motif (434) en bande dans la ligne répartie à utilisation commune (430). 10. Matrice (400, 700) de transistors en couche mince selon la revendication 8, dans laquelle, dans chaque plan (408) d'exposition, le bloc conducteur (450) est disposé au-dessus du premier motif (432) en bande et/ou du second motif (434) en bande. 11. Matrice (400, 700) de transistors en couche mince selon la revendication 7, comprenant en outre une couche de passivation (426) disposée entre les électrodes (420, 720) de pixels et les électrodes auxiliaires (440), les sources (416) ainsi que les drains (418). 12. Matrice (400, 700) de transistors en couche mince selon la revendication 11, dans laquelle la couche de passivation (426) comprend une pluralité de premiers trous de contact (424) et les électrodes (420, 720) de pixels remplissent les premiers trous de contact (424) afin d'être raccordées électriquement aux sources (416) et aux électrodes auxiliaires (440). 13. Matrice (400, 700) de transistors en couche mince selon la revendication 12, comprenant en outre une couche (422) à grille isolée, disposée entre les sources (416), les drains (418) et les grilles (412), ainsi qu'entre les électrodes auxiliaires (440) et les lignes réparties à utilisation commune (430). 14. Matrice (400, 700) de transistors en couche mince selon la revendication 13, dans laquelle la couche de passivation (426) comprend en outre une pluralité de seconds trous de contact (425) qui traversent la couche de passivation (426) et la couche (422) à grille isolée, et la pluralité des blocs conducteurs (450) remplissent respectivement les seconds trous de contact (425) afin d'être raccordés électriquement aux lignes réparties à utilisation commune (430).