FR 2833742 A1 20030620 FR 0216174 A 20021219 AFFICHEUR A CRISTAL LIQUIDE L'invention concerne un afficheur à cristal liquide et plus particulièrement un afficheur à cristal liquide permettant de réduire la consommation de puissance et en outre d'améliorer la qualité d'image. En général, un afficheur à cristal liquide (LCD) contrôle la transmittance de la lumière à travers un cristal liquide présentant une anisotropie diélectrique, en utilisant un champ électrique pour afficher une image. A cette fin, l'afficheur à cristal liquide comprend un panneau d'affichage à cristal liquide présentant des cellules à cristal liquide agencées sous forme de matrice, et un circuit de pilotage pour piloter le panneau d'affichage à cristal liquide. Dans le panneau d'affichage à cristal liquide, des cellules à cristal liquide contrôlent la transmittance de la lumière en fonction d'un signal de pixel, de sorte à afficher une image. Le circuit de pilotage comprend un pilote de grilles pour piloter les lignes de grilles, un pilote de données pour piloter les lignes de données, un contrôleur temporel fournissant un signal de contrôle temporel, et des données de pixels au pilote de grilles et au pilote de données, ainsi qu'une source de puissance qui fournit la puissance. Par exemple, comme montré sur la figure 1, l'afficheur à cristal liquide présente un panneau d'affichage à cristal liquide 2 ayant des cellules à cristal liquide Clc disposées sous forme de matrice, un pilote de grilles 4 pour piloter des lignes de grilles GL1 à GLn de panneau d'affichage à cristal liquide 2, et un pilote de données 6 pour piloter des lignes de données DL1 à DLn du panneau d'affichage à cristal liquide 2. Dans la figure 1, le panneau d'affichage à cristal liquide comprend une cellule à cristal liquide Clc, et des transistors en couche mince (TFT), chacun de ces transistors étant disposé à une intersection entre l'une des n lignes de grilles GL1 à GLn, l'une des m lignes de données DL1 à DLn. Le transistor en couche mince applique un signal vidéo provenant de la ligne de données DL1 à DLm à la cellule de cristal liquide Clc en réponse à un signal de balayage provenant de la ligne de grilless GL1 à GLn. La cellule à cristal liquide Clc peut être considérée de façon équivalente comme des condensateurs à cristal liquide Clc présentant une électrode commune faisant face à une électrode de pixel reliée aux transistors en couche mince, le cristal liquide s'étendant entre l'électrode commune et l'électrode de pixel. Le pilote de grilles 4 applique séquentiellement un signal de balayage aux lignes de grilles GL1 à GLn de sorte à piloter les transistors en couche mince qui sont connectés à la ligne de grilles correspondante. Le pilote de données 6 convertit les données de pixel en signaux de pixel analogiques de sorte à appliquer des signaux vidéo correspondant à une ligne horizontale à chacune des lignes de données DL1 à DLm pendant une période horizontale, alors qu'un signal de grilles est appliqué à la ligne de grilles GL. Dans ce cas, le pilote de données convertit les données de pixel en signaux de pixel à l'aide de tensions gamma provenant d'un générateur de tensions gamma (non représenté) pour les appliquer ensuite. Afin de limiter la détérioration des cristaux liquides et d'améliorer la qualité d'affichage de l'image, un tel afficheur à cristal liquide est piloté dans un procédé de pilotage à inversion tel qu'un système d'inversion de trames, un système d'inversion de lignes (ou de colonne), ou un système d'inversion de points. Dans le système d'inversion de trames, les polarités des cellules à cristal liquide sont les mêmes pendant une trame et sont inversées à chaque changement de trames. Un tel système d'inversion de trames présente un problème en ce que le pilotement se produit par trames. Dans le système d'inversion de lignes, des polarités des cellules à cristal liquide sont inversées, par lignes horizontales et par trames, comme représenté respectivement sur les figures 2A et 2B. Un tel système d'inversion de lignes présente un problème en ce qu'une diaphotie entre les cellules de cristal liquide dans la direction horizontale provoquent un papillotement avec un motif de bande horizontale. Dans un système d'inversion par colonne, des polarités des cellules à cristal liquide sont inversées par lignes verticales et par trames, comme représenté respectivement sur les figures 3A et 3B. Un tel système de pilotage à inversion de colonnes présente un problème en ce que la diaphonie entre les cellules de cristal liquide dans une direction verticale provoque un papillotement avec un motif de bande verticale. Dans un système d'inversion de points comme représenté sur les figures 4A et 4B, des polarités de cellules à cristal liquide sont contraires de celles des cellules à cristal liquide verticalement ou horizontalement adjacentes, et sont inversées par trames. En d'autres termes dans le système d'inversion par points, des signaux de pixel sont fournis à chaque cellule à cristal liquide de sorte à ce que des polarités positive (+) et négative (-) alternativement lorsqu'on part de la cellule à cristal liquide se situant dans le coin supérieur gauche et qu'on se déplace vers la droite ou vers le bas comme représenté sur la figure 4A, pendant les trames impaires ; les signaux de pixel sont fournis à chaque cellule à cristal liquide de sorte que des polarités négative (-) positive (+) alternativement lorsque l'on part de cellules à cristal liquide se trouvant dans le coin supérieur gauche et que l'on se déplace vers la droite ou vers le bas, comme représenté sur la figure 4B, pendant les trames impaires. Un tel système de pilotage à inversion par points permet d'éviter le papillotement se produisant entre les cellules à cristal liquide adjacentes dans les direction verticale et horizontale, ce qui permet d'améliorer la qualité d'image par rapport aux autres systèmes d'inversion. Toutefois, le système de pilotage d'inversion par points présente l'inconvénient que du fait que les polarités des signaux de pixel appliquées depuis le pilote de données aux lignes de données doivent être inversées les directions horizontale et verticale, la variation du signal de pixel, c'est-à-dire la fréquence à laquelle le signal de pixel est plus importante dans les autres systèmes d'inversion ce qui provoque une augmentation dans la consommation de puissance. En conséquence, un des objets de la présente invention est de fournir un afficheur à cristal liquide qui permette de remarquablement réduire la consommation de puissance et d'améliorer la qualité d'image même lorsque le panneau d'affichage à cristal liquide est piloté dans un système d'inversion à N points (N étant un nombre entier positif). L'invention propose un afficheur à cristal liquide comprenant : un panneau d'affichage à cristal liquide présentant des cellules à cristal liquide définies entre des lignes de grille croisant des lignes de données et reliées alternativement à travers des transistors en couche mince à des lignes de données adjacentes différentes les unes des autres, par blocs de i lignes horizontales, i étant un nombre positif ; un pilote de grilles pour piloter les lignes de grilles; un pilote de données pour piloter les lignes de données, qui comprend une matrice de multiplexeurs pour déterminer un canal de sortie de données de pixel fournies en entrée et pour ajouter une donnée blanche en réponse à des signaux de contrôle, dont la polarité est inversée par blocs de i lignes horizontales et une matrice de convertisseurs numérique-analogique pour convertir les données de pixel et la donnée blanche en un signal de pixel et un signal blanc dont les polarités sont inversées par lignes de données et par trames. Selon un mode de réalisation, le panneau d'affichage à cristal liquide comprend une première ligne horizontale constituée de cellules à cristal liquide reliées à des lignes de données adj acentes à leur côté gauche et une seconde ligne horizontale constituée de cellules à cristal liquide reliées à des lignes de données adjacentes à leur côté droit. Selon un autre mode de réalisation, la première ligne horizontale et la seconde ligne horizontale sont alternativement arrangées par lignes horizontales. Selon un autre mode de réalisation, la première ligne horizontale et la seconde ligne horizontale sont alternativement arrangées par blocs de deux lignes horizontales. La matrice de multiplexeurs présente de préférence un canal de sortie de données de pixel qui est le même que le canal d'entrée et fournit la donnée blanche sur le dernier canal de sortie pendant une première période horizontale lorsque la première ligne horizontale est pilotée, et décale les données de pixel d'un canal pour les fournir en sortie et fournit la donnée blanche au premier canal de sortie pendant une seconde période horizontale lorsque la seconde ligne horizontale est pilotée. Selon un mode de réalisation, le pilote de données comprend en outre : une matrice de registres à décalage fournissant un signal d'échantillonnage séquentiel ; une matrice de bascules qui bloque séquentiellement les données de pixel pour un nombre spécifique de canaux en fonction du signal d'échantillonnage, les fournit en sortie et les applique en même temps à la matrice de multiplexage et une matrice de tampons gardant en mémoire les signaux de pixel et les signaux blancs provenant de la matrice de convertisseurs analogique-numérique et les fournissant aux lignes de données respectives. L'invention propose également un afficheur à cristal liquide comprenant : un panneau d'affichage à cristal liquide présentant des cellules d'affichage à cristal liquide définies entre des lignes de grille croisant des lignes de données et reliées alternativement à travers transistors en couche mince à des lignes de données adj acentes différentes les unes des autres, par blocs de i lignes horizontales, i étant un nombre positif ; un pilote de grilles pour piloter les lignes de grilles ; un pilote de données pour convertir des données de pixel et des données blanche appliquées en entrée en des signaux de pixel et des signaux blancs dont la polarité est inversée par lignes de données et par trames et pour les fournir aux lignes de données ; et un contrôleur temporel pour contrôler le pilote de grilles et le pilote de données et en même temps, pour ajouter les données blanches à un canal choisi parmi le premier et le dernier canal avec les données de signal à fournir au pilote de données, en fonction du signal de contrôle qui est inversé par blocs de i périodes horizontales. Selon un mode de réalisation, le panneau d'affichage à cristal liquide comprend une première ligne horizontale constituée de cellules à cristal liquide reliées à des lignes de données adj acentes à leur côté gauche et une seconde ligne horizontale constituée de cellules à cristal liquide reliées à des lignes de données adj acentes à leur côté droit. Selon un autre mode de réalisation, la première ligne horizontale et la seconde ligne horizontale sont alternativement arrangées par lignes horizontales. Selon un autre mode de réalisation, la première ligne horizontale et la seconde ligne horizontale sont alternativement arrangées par blocs de deux lignes horizontales. Selon un mode de réalisation de l'afficheur à cristal liquide, le contrôleur temporel fournit au pilote de données les données de pixel et les données blanches ajoutées sur le dernier canal dans une première période horizontale pour le pilotage de la première ligne horizontale et fournit au pilote de données les données de pixel retardées d'un canal et les données blanches ajoutées au premier canal dans une seconde période horizontale pour le pilotage de la seconde ligne horizontale. Selon un autre mode de réalisation, le contrôleur temporel comprend : un générateur de signal de contrôle générant des signaux de contrôle qui contrôle le pilote de grilles et le pilote de données et génère des signaux de contrôle dont la polarité est inversée par blocs de i périodes horizontales et un arrangeur de données de pixel arrangeant les données de pixel appliquées en entrée pour les fournir à travers une pluralité de premiers bus pendant une période de validation de données et fournissant les données blanches sur le premier bus ; un retardateur pour retarder d'un canal les données de pixel et les données blanches transmises à travers le dernier desdits premiers bus et un multiplexeur fournissant à travers une pluralité de seconds bus les données blanches et les données appliquées en entrée à travers des premiers bus, telles quelles, en réponse à un signal de contrôle ou combinant les données de pixel appliquées en entrée à travers les premiers bus avec les données blanches décalées d'un canal pour les fournir à travers les seconds bus. Selon un autre mode de réalisation, le multiplexeur fournit, à travers les seconds bus, les données blanches et les données de pixel reçues en entrée à travers les premiers bus, telles quelles, dans une première période horizontale pour piloter la première ligne horizontale, et dans une seconde période horizontale pour piloter la seconde ligne horizontale, décale d'un canal les données de pixel reçues à travers les premiers bus sauf celles du dernier des dits premiers bus et fournit ces données à travers les seconds bus, sauf en ce qui concerne le premier des seconds bus et fournit les données de pixel et les données blanches décalées d'un canal à travers le premier des seconds bus. Ces objets ainsi que d'autres objets de l'invention apparaîtront de la description détaillée qui suit de modes de réalisation de la présente invention, donnée en référence aux dessins joints dans lesquels : La figure 1 est une vue schématique montrant une configuration d'un afficheur à cristal liquide classique ; Les figures 2A et 2B sont des vues permettant d'expliquer un système de pilotage à inversion par lignes de l'afficheur à cristal liquide ; Les figures 3A et 3B sont des vues permettant d'expliquer un système de pilotage à inversion par colonnes de l'afficheur à cristal liquide ; Les figures 4A et 4B sont des vues permettant d'expliquer un système de pilotage à inversion par points de l'afficheur à cristal liquide ; La figure 5 est une vue schématique montrant une configuration d'un afficheur à cristal liquide selon un mode de réalisation de la présente invention ; La figure 6 est une vue schématique montrant une autre configuration du panneau d'affichage à cristal liquide, appliquée à la présente invention ; La figure 7 est un schéma blocs détaillé montrant une configuration du pilote de données représenté à la figure 5 ; La figure 8 est une vue schématique montrant une configuration d'un afficheur à cristal liquide selon un autre mode de réalisation de la présente invention ; Les figures 9A et 9B sont des diagrammes de formes d'onde de sortie de données de trois systèmes de bus du contrôleur temporel représenté sur la figure 8 ; Les figures 10A et 10B sont des diagrammes de formes d'onde de sortie de données de six systèmes de bus du contrôleur temporel représenté sur la figure 8 ; La figure 11 est une vue schématique montrant une configuration d'un afficheur à cristal liquide pour un système pour un pilotage à inversion à deux lignes selon encore un autre mode de réalisation de la présente invention. La figure 12 est une vue schématique montrant encore une autre configuration d'un panneau d'affichage à cristal liquide auquel s'applique la présente invention ; Les figures 13A et 13B sont des diagrammes montrant un signal de pixel et un signal blanc appliqués au panneau à cristal liquide montré sur la figure 11 ; et La figure 14 est une vue schématique montrant une configuration d'un afficheur à cristal liquide pour un pilotage à inversion par 2 points selon encore un autre mode de réalisation de la présente invention. On explique en référence aux figures 5 à 14 en détails des modes de réalisation préférés de la présente invention. En référence à la figure 5, est représenté un afficheur à cristal liquide selon un mode de réalisation de la présente invention. L'afficheur à cristal liquide représenté sur la figure 5 comprend un panneau d'affichage à cristal liquide 12 présentant des cellules de cristal liquide disposées sous forme de matrice, un pilote de grilles 14 permettant pour piloter des lignes de grilles GL1 à GLn du panneau d'affichage à cristal liquide 12, un pilote de données 16 pour piloter les lignes de données DL1 à DLm+1 du panneau d'affichage à cristal liquide 12, ainsi qu'un contrôleur temporel 18 pour contrôler le pilote de grilles 14 et le pilote de données 16. Le panneau d'affichage à cristal liquide 12 comprend N lignes de grilles GLN à GLn et M+l lignes de données DL1 à DLm+1, qui coupent les lignes de grilles GL1 à GLn qui sont isolées de celles-ci. Le panneau à cristal liquide comprend ou outre une cellule à cristal liquide PXL, ainsi qu'un transistor à couche mince dans chacune des zones définie par des intersections entre les lignes de grilles GL1 et GLn et les lignes de données DL1 à DLm+1. Le transistor à couche mince fournit un signal de pixel à la cellule à cristal liquide PXL, en provenance des lignes de données DL1 à DLm+l, en réponse du signal de balayage provenant de la lignes de grilles GL1 à GLn. La cellule à cristal liquide PXL, en réponse au signal de pixel, contrôle la transmittance de la lumière en pilotant le cristal liquide disposé entre l'électrode de pixel et l'électrode commune (non représentée). En particulier, des transistors en couche mince et les cellules à cristal liquide PXL sont disposés en zigzag, lorsqu'on les considère tour à tour le long de la ligne de données DL. En d'autres termes, les cellules à cristal liquide PXL et les transistors en couche mince disposés dans une même colonne sont alternativement reliés à l'une et à l'autre des lignes de données adjacentes sur les lignes horizontales. Par exemple, les transistors en couche mince et les cellules à cristal liquide des lignes horizontales de numéros d'ordre pair reliées aux lignes de grilles impaires GL1, GL3, GL5, ..., sont respectivement reliées aux premières ièmes lignes de données DL1 à DLm qui sont voisines sur le côté gauche, dans l'exemple du panneau d'affichage à cristal liquide 12 représenté sur la figure 5. En conséquence, les cellules à cristal liquide PXL des lignes horizontales impaires sont chargées par les signaux de pixel, à travers les transistors en couche mince, à partir des lignes de données DL qui sont adj acentes sur leur côté gauche. Par ailleurs, les transistors en couche mince et les cellules à cristal liquide PXL sur les lignes horizontales de numéros d'ordre pairs, reliées aux lignes de grilles paires GL2, GL4, GL6, ... sont respectivement reliées au 2ième à (m+l)ième lignes de données DL2 à DLm+1 voisines sur leur côté droit. En conséquence, les cellules à cristal liquide PXL des lignes horizontales paires sont chargées par les signaux de pixel, à travers les transistors en couche mince, à partir des lignes de données DL qui sont voisines sur leur côté droit. A l'inverse, dans le panneau d'affichage à cristal liquide 15 représenté sur la figure 6, les transistors en couche mince et les cellules à cristal liquide PXL sur les lignes horizontales de numéros d'ordre impairs reliées aux lignes de grilles impaires GL1, GL3, GL5, ... sont respectivement connectées au 2ième à (m+l)ième lignes de données DL2 à DLm+1 voisines adjacentes sur leur côté droit. En conséquence, les cellules à cristal liquide PXL des lignes horizontales impaires sont chargées par les signaux de pixel à travers les transistors en couche mince, à partir des lignes de données DL voisines adjacentes sur leur côté droit. A l'inverse les transistors en couche mince et les cellules à cristal liquide PXL des lignes horizontales de numéros d'ordre impairs reliées aux lignes de grilles paires GL2, GL4, GL6... sont respectivement reliées à la l'ère à mième lignes de données DL1 à DLm adjacentes sur leur côté gauche. En conséquence, les cellules à cristal liquide PXL des lignes horizontales paires sont chargées par les signaux de pixel, via les transistors en couche mince, à partir des données de lignes de données DL adj acentes sur leur côté gauche. Le contrôleur temporel 18 génère des signaux de contrôle temporels qui contrôlent le pilote de grilles 14 et le pilote de données 16, et fournit des signaux de données de pixel au pilote de données 16. Les signaux de contrôle temporel de grilles générés par le contrôleur temporel 18 comprennent une impulsion de début de grilles GSP, un signal d'horloge de décalage de grilles GSC, un signal de validation de sortie de grilles GOE etc. Les signaux de contrôle temporels de données générés par le contrôleur temporel 18 comprennent une impulsion de départ de source SSP, un signal d'horloge de décalage de source SSP, un signal de validation de la sortie de source SOE, un signal de commande de polarité POC, etc. Le pilote de grilles 14 applique séquentiellement des signaux de balayage aux lignes de grilles GL1 à GLn en fonction des signaux de commande temporels de grilles. En conséquence, le pilote de grilles 14 pilote les transistors en couche mince par lignes horizontales, en réponse au signal de balayage. Le pilote de données 16 convertit les données de pixel en signaux de pixel analogiques et applique les signaux de pixel d'une ligne horizontale aux lignes horizontales DL1 à DLm+1 par périodes horizontales, lorsqu'un signal de balayage est appliqué à la ligne de grilles GL. Dans ce cas, le pilote de données 16 convertit les données de pixel en signaux de pixel à l'aide de tensions gamma fournies par un générateur de tensions gamma (non représenté). En outre, le pilote de données 16 applique des signaux de pixel comme un système de pilotage à inversion de colonnes dans lequel la polarité du signal de pixel est inversée par lignes de données DL. En d'autres termes, le pilote de données 16 applique des signaux de pixel portant des polarités contraires d'une part entre des lignes de données impaires DL1, DL3, ... et d'autre part entre les lignes de données paires DL2, DL4, ... , et la polarité des signaux de pixel fournis aux lignes de données DL est inversée par trames. Dans ce cas, du fait que les cellules à cristal liquide PXL sont disposées en zigzag par rapport aux lignes de données DL1 à DLm+1 auxquelles les signaux de pixel sont fournis par le système d'inversion par colonnes, les cellules à cristal liquide PXL sont pilotées par un système d'inversion de points. En particulier, le pilote de données 16 modifie alternativement le canal de sortie du signal de pixel, par périodes horizontales, de sorte à fournir les signaux de pixel corrects aux cellules de cristal liquide PXL disposées en zigzag le long des lignes de données DL1 à DLm+1. Lorsque l'on fournit des signaux de pixel aux cellules à cristal liquide PXL reliés au côté droit des lignes de données DL1 à DLm+1, le pilote de données 16 fournit m signaux de pixel valides au m lignes de données DL1 à DLM et des signaux blancs à la m+1 lignes de données DLm+1. A l'inverse lorsqu'on fournit des signaux de pixel aux cellules à cristal liquide PXL reliés au côté gauche des lignes de données DL1 à DLm+1, le pilote de données 16 fournit m signaux de pixel valides aux lignes de données 2 à m+1 DL2 à DLm+1 en les décalant d'un canal vers le côté droit, et fournit des signaux blancs à la première ligne de données DL1. Par exemple, lorsque les cellules à cristal liquide PXL pilotent la ligne horizontale impaire reliée au côté droit des lignes de données DL1 à DLm+1 comme représenté sur la figure 5, le pilote de données 16 fournit m signaux de pixel valides aux 1ère à mième lignes de données DL1 à DLm, et des signaux blancs à la (m+1) ième ligne de données DLm+1. Et lorsque les cellules à cristal liquide PXL pilotent une ligne horizontale paire reliée au côté gauche des lignes de données DL1 à DLm+1, le pilote de données 16 fournit m signaux de pixel valides au 2ième à (m+1)ième lignes de données DL2 à DLm+1, en les décalant d'un canal vers la droite, et fournit des signaux blancs à la première ligne de données. A l'inverse, lorsque les cellules à cristal liquide PXL pilotent une ligne horizontale impaire reliée au côté gauche des lignes de données DL1 à DLm+1 comme représenté sur la figure 6, le pilote de données 16 fournit m signaux de pixel valides au 2i=me à (m+1)ième lignes de données DL2 à DLm+1, en les décalant d'un canal vers le côté droit, et fournit des signaux blancs à la première ligne de données. Et lorsque les cellules à cristal liquide PXL pilotent une ligne horizontale paire reliée au côté gauche des lignes de données DL1 à DLm+1, le pilote de données 16 fournit m signaux de pixel valides aux 1ière à mième lignes de données DL1 à DLm, et fournit des signaux blancs à la (m+1)ième ligne de données DLm+1. En conséquence, la qualité d'image est améliorée par les cellules comme dans les cellules à cristal liquide pilotées par le système d'inversion à points, et du fait que le pilote de données 16 fournir des signaux de pixel similaires à ceux du système à inversion de colonnes, la consommation de puissance est remarquablement réduite alors que les signaux de pixel sont fournis comme dans le système d'inversion par points. La figure 7 est un schéma blocs montrant une structure détaillée du pilote de données 16 représenté sur la figure 5. En référence à la figure 7, le pilote de données 16 comprend une matrice de registre à décalage 20 pour appliquer des signaux d'échantillonnage séquentiels, une matrice de bascule pour recevoir, maintenir et fournir des données de pixel en réponse aux signaux d'échantillonnage, une matrice de multiplexage (MUX) 24 qui détermine la route des données de pixel reçues depuis la matrice de bascule 22, une matrice 26 de convertisseur numérique-analogique (DAC) pour convertir les données de pixel provenant de la matrice de multiplexage 24 en signaux de pixel analogiques, une matrice de tampon 28 pour conserver en mémoire et fournir des signaux de pixels provenant du convertisseur numérique analogique de la matrice de convertisseur numérique analogique 26. La pluralité de registres de décalage compris dans la matrice de registre à décalage 24 déclare séquentiellement une impulsion de démarrage de source SSP provenant du contrôleur temporel 18, en réponse à un signal d'horloge d'échantillonnage de source SSC, et le fournit en sortie comme signal d' échantillonnage. La pluralité de bascules contenues dans la matrice de bascule 22 reçoit et maintient séquentiellement au moyen de données de pixel d'échantillonnage provenant du contrôleur temporel 18, par une certaine unité en réponse au signal d'échantillonnage provenant de la matrice de registre à décalage 20, et ensuite la matrice de bascule 22 fournit simultanément la matrice de pixel bloquée, en réponse au signal de validation de sortie de source (SOE) provenant du contrôleur temporel 18. La matrice de multiplexage 24 sélectionne le chemin de données de pixel provenant de la matrice de bascule 22, par périodes horizontales, en fonction des signaux de commande provenant du contrôleur temporel 18. En particulier, la matrice de multiplexage 24 fournit les données de pixel qu'elle reçoit sans modification de canal, pendant les périodes horizontales impaires (ou paires) lorsqu'elle pilote les cellules à cristal liquide PXL qui sont reliées au côté droit des lignes de données DL1 à DLm+1 et fournit des données blanches au dernier canal. A l'inverse, la matrice de multiplexage 24 fournit les données de pixel qu'elle reçoit en les décalant d'un canal vers la droite pendant les périodes horizontales paires (ou impaires) lorsqu'elle pilote des cellules à cristal liquide qui sont reliées au côté gauche des lignes de données DL1 à DLm+1 et fournit des données blanches au premier canal. Pour ceci, la matrice de multiplexage 24 comprend m multiplexeurs et chacun des multiplexeurs reçoit les signaux de deux bascules adjacentes puis fournit sélectivement une réponse en fonction du signal de contrôle provenant du contrôleur temporaire 18. Dans ce cas, à l'exception des premières et mième bascules parmi la pluralité de bascules, les sorties des autres bascules sont partagées par deux multiplexeurs adjacents. Et le signal de contrôle fourni à la matrice de multiplexage 24 présente une polarité inversée par périodes horizontales. La pluralité de convertisseurs numériques analogiques contenus dans la matrice de convertisseur numérique analogique 26 convertissent les données de pixel et les données blanches provenant de la matrice de multiplexage 24 en signaux de pixel et en signaux blancs, à l'aide de tensions gamma positive (+) négative(-) fournies par un générateur de tensions gamma (non représenté) et les fournit en sortie. En particulier la matrice de convertisseur numérique analogique 26 convertit les données de pixel impaires et paires aux signaux de pixel présentant des polarités opposées de sorte à les fournir comme un pilote d'inversion par colonnes en réponse au signal de commande de polarité POL provenant du contrôleur temporel 18. La matrice de tampon 28 conserve en mémoire les signaux de pixel et les signaux blancs provenant de la matrice de convertisseur numérique analogique 26 et les fournit ensuite aux lignes de données DL1 à DLm+1. En conséquence, les signaux de pixel, dont les polarités sont inversées par lignes de données et par trames, sont fournis aux lignes de données DL1 à DLm+1. Et les signaux de pixel valides sont fournis aux 1ière à mième lignes de données DL1 à DLm pendant une période horizontale impaire (ou paire), un signal blanc étant fourni à la (m+1)ième ligne de données ; le signal blanc est fourni à la première ligne de données DL1 et les signaux de pixel valides sont fournis aux 2ème à (m+1)ème lignes de données DL1 à DLm+1 pendant une période horizontale paire (ou impaire). En conséquence, les cellules à cristal liquide arrangées le long des lignes de données DL1 à DLm+1 peuvent être pilotées dans un système d'inversion à points. Il en résulte, comme le pilote de données 16 est piloté par un système d'inversion à colonnes, et que la cellule à cristal liquide est pilotée par un système d'inversion à points et que la puissance consommée peut être remarquablement réduite. La figure 8 montre un afficheur à cristal liquide selon un autre mode de réalisation de la présente invention. L'afficheur à cristal liquide représenté sur la figure 8 présente les mêmes éléments que l'afficheur à cristal liquide représenté sur la figure 7, à l'exception qu'il présente une différence dans le fonctionnement du contrôleur temporel 40 et du pilote de données 50. L'afficheur à cristal liquide 12 présente des cellules à cristal liquide PXL et des transistors en couche mince disposés dans chaque zone définie par des intersections entre les lignes de grilles GL1 à GLn et les lignes de données DL1 à DLm+1 qui sont disposées sur un motif de matrice. Les transistors en couche mince et les cellules à cristal liquide PXL sont disposés en zigzag, avec une position dirigée vers la droite ou vers la gauche le long des lignes de données DL1 à DLm+l. En d'autres termes, les cellules à cristal liquide et les transistors en couche mince d'une même colonne sont alternativement reliés à l'une ou l'autre des lignes de données adjacentes, par lignes horizontales. Par exemple, dans le panneau d'affichage à cristal liquide 12, les cellules à cristal liquide PXL et les transistors en couche mince des lignes de données horizontales impaires sont reliés aux 1ière à mième lignes de données DL1 à DLm, adjacentes sur leur gauche. A l'inverse, les cellules à cristal liquide PXL et les transistors en couche mince des lignes horizontales paires sont reliés aux 2ième à (m+1)ième lignes de données DL2 à DLm+2 adjacentes sur leur droite. Le pilote de grilles 14 applique séquentiellement des signaux de balayage des lignes de grilles GL1 à GLn, en fonction des signaux de contrôle temporels de grilles provenant du contrôleur temporel 40. En conséquence, le pilote de grilles 14 pilote les transistors en couche mince par lignes horizontales, en réponse aux signaux de balayage. Le pilote de données 50 convertit les données de pixel qui lui sont fournis en signaux de pixel analogiques et applique les signaux de pixel analogiques d'une ligne horizontale aux lignes de données DL1 à DLm+1, par périodes horizontales pendant que les signaux de balayage sont appliqués à la ligne de grilles GL. Dans ce cas, le pilote de données 50 convertit les données de pixel en signaux de pixel à l'aide de tensions gamma provenant du générateur de tensions gamma (non représenté) et les fournit. En outre, le pilote de données 50 applique les signaux de pixel suivant un système de pilotage d'inversion par colonnes, dans lequel les signaux de pixel sont inversés par lignes de données DL1 à DLm+1. En d'autres termes, le pilote de données 50 applique aux lignes de données impaires DL1, DL3,..., des signaux de pixel présentant une polarité inverse des signaux appliqués aux lignes de données paires DL2, DL4,... ; la polarité des signaux de pixel fournie aux lignes de données DL1 à DLm+1 est en outre inversée par trames. Dans ce cas, du fait que les cellules à cristal liquide PXL sont disposées en zigzag sur la base des lignes de données DL1 à DLm+1 auxquelles les signaux de pixel sont fournis dans le système de pilotage d'inversion par colonne, les cellules à cristal liquide sont pilotées par un système d'inversion par points. Spécifiquement, pour fournir des signaux de pixel précis aux cellules à cristal liquide PXL disposées en zigzag le long des lignes de données DL1 à DLm+1, le pilote de données 50 fournit des signaux blanc à la première ligne de données DL1 et des signaux de pixel valides aux 2ième à (m+1)i9me lignes de données DL2 à DLm+1 pendant une période horizontale impaire (ou paire). Et les signaux de pixel valides sont fournis aux l'ere à (m+1)ième lignes de données DL1 à DLm, et le signal blanc à la (m+1)ième ligne de données DLm+1 dans une période horizontale paire (ou impaire). Le contrôleur temporel 40 génère des signaux de contrôle pour contrôler le pilotage du pilote de grilles 14 et du pilote de données 50, et fournit des données de pixel au pilote de données 50. Les signaux de contrôle temporels générés par le contrôleur temporel 40 comprennent une impulsion de démarrage de grilles GSP, un signal d'horloge de décalage de grilles GSC, un signal de validation de sortie de grilles GOE etc. Les signaux de contrôle temporels de données générés par le contrôleur temporel 40 comprennent une impulsion de démarrage de source SSP, un signal d'horloge de décalage de source SSC, un signal de validation de sortie de source SOE, un signal de contrôle de polarité POL etc. En particulier, le contrôleur temporel 40 fournit m données de pixel d'une ligne horizontale séquentiellement, d'une certaine unité, dans une période horizontale impaire (ou paire) et fournit en outre des données blanches comme (m+1)ième données de pixel. Et dans une période horizontale paire (ou impaire), les m données de pixel sont fournies avec un retard par un canal et en outre des signaux blancs sont fournis comme premières données de pixel. Pour permettre un tel pilotage, le contrôleur temporel 40 comprend un générateur de signal de contrôle 42 permettant de générer des signaux de contrôle, un arrangeur de données de pixel 44 pour arranger et fournir des données de pixel d'entrée, un registre 46 permettant de retarder la dernière donnée de pixel des données de pixel fournies par l'arrangeur de données de pixel 44, et un multiplexeur 48 pour sélectivement combiner les données de pixel provenant de l'arrangeur de données pixel 44 et la donnée de pixel retardée par le registre 46. Le générateur de contrôle de signal de commande 42 génère des signaux de commande temporel de grilles pour contrôler le pilote de grilles 14 et des signaux de commande temporels de données pour contrôler le pilote de données 50 en fonction d'un signal de synchronisation horizontal H, d'un signal de synchronisation verticale 9, d'un signal d'horloge principal MCLK, etc. En outre, le générateur de signal de commande 42 génère un signal de commande de multiplexeur 48. Dans ce cas, le générateur de signal de contrôle 42, en fonction du signal de synchronisation horizontal H, génère un signal de contrôle représentatif d'une période horizontale impaire ou d'une période horizontale paire, c'est-à-dire représentatif de la polarité qui doit traverser par périodes horizontales, de sorte à la fournir au multiplexeur 48. L'arrangeur de données de pixel 44 arrange les données de pixel d'entrée et les fournit en fonction de la hiérarchie du bus de transmission de données. Par exemple, l'arrangeur de données de pixel 44 fournit simultanément les pixels R, G et B (rouges, vertes et bleues) par l'intermédiaire de trois bus, ou fournit simultanément des données de pixel impaires R, G et B ainsi que des données de pixel paires R, G et B par l'intermédiaire de six bus. Les données de pixel fournies par les autres bus à l'exclusion du dernier bus parmi tous ces bus sont fournies au multiplexeur 48, et les données de pixel fournies par le dernier bus sont appliquées à la fois au multiplexeur 48 et au registre 46. En outre, l'arrangeur de données de pixel 44 prélève des échantillons de données blanches BK pendant un intervalle blanc entre les intervalles de validation de données, de sorte à pouvoir le fournir pendant un intervalle de validation de données. Le registre 46 stocke temporairement une donnée de pixel transmise par le dernier bus des données de pixel fournies par l'arrangeur de données de pixel 44, et les retarde d'un canal. Le multiplexeur 48 fournit m donnée de pixel et les données blanches, soit (m+1)ième données reçues sur trois bus ou six bus depuis l'arrangeur de données de pixel 44, pendant une période horizontale impaire (ou paire) en réponse aux signaux de contrôle. En outre, le multiplexeur 48, en réponse aux signaux de contrôle, décale ou fournit les données de pixel reçues, par l'intermédiaire du premier ou du second bus, depuis l'arrangeur des données de pixel 44 au deuxième ou troisième bus pendant une période horizontale paire (ou impaire). Ou, il décale pour fournir les données de pixel reçues depuis les premier et cinquième bus sur les deuxième à sixième bus. Et la donnée de pixel du dernier bus sur lequel le registre 46 applique un décalage d'un canal, c'est-à-dire le troisième ou le sixième bus, est fournie au premier bus. Dans ce cas, la donnée blanche stockée au niveau du registre 46 pendant l'intervalle blanc est fournie comme première donnée du premier bus dans un intervalle horizontal pair (ou impair). Les figures 9A et 9B sont des chronogrammes des données blanches et des donnée de pixel fournies depuis le contrôleur temporel 40 par l'intermédiaire de trois bus, au pilote de données 50 dans une période horizontale impaire (ou paire) et dans une période de données horizontale paire (ou impaire). En référence à la figure 9A, le contrôleur temporaire 40, pendant une période horizontale impaire (ou paire) fournit une donnée blanche BK et m/3 données de pixel rouges, RI, R2, R3,..., Rm/3 par l'intermédiaire du permier bus DB1 vers le pilote de données 50, m/3 données de pixel vertes Gl, G2, G3, ..., Gm/3 par l'intermédiaire du second bus de données DB2, et m/2 données de pixel bleues B1, B2, B3,..., Bm/3 par l'intermédiaire du troisième bus DB3. De cette façon, le contrôleur temporel 40 fournit m données de pixel valides R, G et B au pilote de données 50 à travers les premier à troisième bus DB1 à DB3, pendant l'intervalle de validation du signal de validation de données DE. Et le contrôleur temporel 40 fournit les données blanches BK séquentiellement, après la période de validation. En conséquence, le pilote de données 50 fournit une donnée blanche BK et m données de pixel valides R, G et B en provenance du contrôleur temporel 40. Et le pilote de données 50 convertit les m données de pixel valides en entrée R, G et B aux signaux de pixel analogiques à fournir sur les première à mième lignes de données DL1 à DLm, et en même temps convertit une donnée blanche BK en un signal analogique blanc pour le fournir à la (m+1)ième ligne de données DLm+1. En référence à la figure 9B, le contrôleur temporel 40, pendant une période horizontale paire (ou impaire) fournit m/3 données de pixel rouges RI, R2, R3,... Rm/3 au pilote de données 50, en les décalant vers le second bus DB2 et m/3 données de pixel vertes Gl, G2, G3,..., Gm/3 en les décalant vers le troisième bus DB3. Et le contrôleur temporel 40 fournit au pilote de données 50, par l'intermédiaire du premier bus DB1, ni/3 données de pixel bleues, b1, B2, B3,... Bm/3 et une donnée de pixel blanche BK retardée d'un canal. De cette façon, le contrôleur temporel 40 fournit une donnée blanche BK et m-1 données de pixel valides R, G et B qui sont décalées d'un canal, au pilote de données 50, à travers les premier à troisième bus DB1 à DB3 pendant l'intervalle de validation du signal de validation de données DE. Et le contrôleur temporel 40 fournit en outre la dernière données de pixel valides Dm/3, qui est décalée d'un canal, séquentiellement à la suite de la période de validation. En conséquence, le pilote de données 50 fournit une donnée blanche BK et m données de pixel valides R, G et B en provenance du contrôleur temporel 40. Et le pilote de données 50 convertit les m données de pixel valides qu'il reçoit, en les décalant d'un canal en signaux de pixel analogiques qui sont fournis au second à (m+1)ième lignes de données DL2 à DLm+2 ; et en même temps, le pilote de données 50 convertit une donnée blanche BK en un signal analogique blanc pour le fournir à la première ligne de données DL1. Les figures 10A et 10B sont des chronogrammes des données blanches et des données de pixel fournies par le contrôleur temporel 40, par l'intermédiaire des six bus, au pilote de données 50 pendant une période horizontale impaire (ou paire) et pendant une période horizontale paire (ou impaire). En référence à la figure 10A, le contrôleur temporel 40, pendant une période horizontale impaire (ou paire) fournit une donnée blanche BK et m/6 données de pixel rouges impaires OR1, OR2, OR3, ... ORm/6 par l'intermédiaire du premier bus DB1 vers le pilote de données 50, m/6 données de pixel vertes impaires OG1, OG2, OG3,..., OGm/6 à travers le second bus, m/6 données de pixel bleues impaires OBI, OB2, OB3,... OBm/6 par l'intermédiaire du troisième bus DB3, m/6 données de pixel rouges paires ER1, ER2, ER3, ... ERm/6, par l'intermédiaire du quatrième bus DB4, m/6 données de pixel, vertes paires EG1, EG2, EG3,... EGm/6 par l'intermédiaire du cinquième bus DB5, et m/6 données de pixel bleues paires EB1, EB2, EB3, ... EGm/6 par l'intermédiaire du sixième bus DB6. De cette façon, le contrôleur temporel 40 fournit m données de pixel valides R, G et B au pilot de données 50 à travers les premier à sixième bus DB1 à DB6, pendant l'intervalle de validation du signal de validation de données DE. Et le contrôleur temporel 40 fournit le signal de données blanc BK suivant la période de validation. En conséquence, le pilote de données 50 fournit une donnée blanche BK et m données de pixel valides R, G et B. Et le pilote de données 50 convertit les m données de pixel valides R, G et B en des signaux de pixel analogiques et il les fournit aux premières mième lignes de données DL1 à DLm en même temps convertit une donnée blanche BK en un signal blanc analogique pour le fournir à la (m+1)ième ligne de données DLm+1. En référence à la figure 10B, le contrôleur temporel 40, pendant une période horizontale paire (ou impaire) fournit m/6 données de pixel rouges impaires 0R1, OR2, , OR3, ... ORm/6 au pilote de données 50, en les décalant vers le second bus DB2, m/6 données de pixel vertes impaires OG1, OG2, OG3,..., OGm/6 au troisième bus DB3, m/6 données de pixel bleues impaires OBI, OB2, OB3,... OBm/6 fournis vers le quatrième bus DB4, m/6 données de pixel rouges paires ER1, ER2, ER3, ... ERm/6 vers le cinquième bus DB5, m/6 données de pixel vertes paires EG 1, EG2, EG3, ... EGm/6 vers le sixième bus DB6. Et le contrôleur temporel 40 fournit au pilote de données 50 par l'intermédiaire du premier bus DB1 m/6 données de pixel bleues paires EB1, EB2, EB3,... EBm/6 et une donnée blanche BK retardée d'un canal. De cette façon, le contrôleur temporel 40 fournit une donnée blanche BK, qui est décalée d'un canal, et m-1 données de pixel valides R, G et B au pilote de données 50 à travers les premier et sixième bus DB1 à DB6 pendant l'intervalle de validation de données. Et le contrôleur temporel 40 fournit en outre la dernière donnée de pixel valide Dm/6, décalée d'un canal, après la période de validation. En conséquence, le pilote de données 50 reçoit une donnée blanche BK et m données de pixel valides R, G et B. Et le pilote de données 50 convertit les m données de pixel valides reçues R, G et B qui sont décalées d'un canal en des signaux de pixel analogiques, et les fournit aux seconde à (m+1)ième lignes de données DL2 à DLm+1 et en même temps, convertit une donnée blanche BK en un signal blanc analogique, qui est fourni à la première ligne de données DL1. De façon analogue, des données blanches sont fournies, sur les première ou dernière donnée de pixel en même temps que les m données de pixel valides, par périodes horizontales, dans le contrôleur temporel 40. Et le pilote de données 50 convertit les m données de pixel valides et la donnée blanche en signaux de pixel et en signaux blancs du système d'inversion de colonnes et les fournit aux panneaux à cristal liquide 12 et 15. En conséquence, les panneaux à cristal liquide 12 et 15 sont pilotés dans un système d'inversion par points. En revanche, lorsque les panneaux à cristal liquide 12 et 15 sont pilotés dans le système d'inversion à points, un papillonnement apparaît si un motif de point spécifique est affiché lors de la fermeture de fenêtre. Ceci résulte du fait que les autres motifs présentent une fréquence de 60 Hz qui est la fréquence de pilotage verticale, alors que le motif de points spécifiques présente une fréquence de 30 Hz de sorte que le papillonnement se produit à une fréquence de 30 Hz. Pour empêcher ce papillonnement, la fréquence de papillonnement est changée et transformée en 60 Hz en adoptant un système d'inversion à deux points. Dans ce cas, la fréquence du papillonnement devient identique à la fréquence de papillonnement verticale de sorte qu'un être humain ne puisse pas percevoir le papillonnement. En référence à la figure 11, est représenté un afficheur à cristal liquide pour un système de pilotage à inversion à deux points selon un autre mode de réalisation de la présente invention. L'afficheur à cristal liquide représenté sur la figure 11 comprend un panneau d'affichage à cristal liquide 52 présentant des cellules à cristal liquide disposées sous forme de matrice, un pilote de grilles 54 pour piloter les lignes de grilles GL1 à GLn du panneau d'affichage à cristal liquide 52, un pilote de données 56 pour piloter les lignes de données DL1 à DLm+1 du panneau d'affichage à cristal liquide 52, et un contrôleur temporel 58 pour contrôler le pilote de grilles 54 et le pilote de données 56. Le panneau d'affichage à cristal liquide 52 comprend un N lignes de grilles GL1 à GLn, et m+1 lignes de données DL1 à DLm+1 qui croisent les lignes de grilles GL1 à GLn et sont isolées par rapport à celles-ci. Le panneau d'affichage à cristal liquide 52 comprend des cellules à cristal liquide PXL et des transistors en couche mince dans chaque zone définie par les intersections entre les lignes de grilles GL1 à GLn et les lignes de données DL1 à DLm+1. Le transistor à couche mince fournit un signal de pixel à la cellule à cristal liquide PLX, depuis les lignes de données DL1 à DLm+1, en réponse au signal de balayage provenant des lignes de grilles GL1 à GLn. La cellule à cristal liquide PLX, en réponse au signal de pixel, contrôle la transmittance de la lumière en pilotant le cristal liquide disposé entre l'électrode commune et l'électrode de pixel (non représentée). En particulier, les transistors en couche mince et les cellules à cristal liquide PXL sont disposés en zigzag, en ce qu'elles sont disposées par blocs de deux lignes horizontales, le long de la ligne de données DL. En d'autres termes, les cellules à cristal liquide PXL et les transistors en couche mince compris dans une même colonne sont alternativement reliés à l'une ou l'autre des lignes de données adjacentes, par blocs de deux lignes horizontales. Par exemple, les transistors en couche mince et les cellules à cristal liquide PXL des lignes horizontales de numéros d'ordre (4k-3)ième et (4k-2)ième, k étant un nombre positif, reliées aux lignes de grilles (4k-3) et 4k-2)ième, GL1, GL2, GL5, GL6,... sont respectivement aux premières aux mième lignes de données DL1 à DLm qui leur sont adjacentes sur le côté gauche, dans l'exemple du panneau d'affichage à cristal liquide 52 représenté sur la figure 11. En conséquence, les cellules à cristal liquide PXL sur les lignes horizontales (4k-3)lème et (4k-2)e"'e sont chargées par les signaux de pixel, à travers le transistor en couche mince, en provenance des lignes de données DL qui leur sont voisines sur le côté gauche. A l'inverse, les transistors en couche mince et les cellules à cristal liquide PXL sur les lignes horizontales de numéros (4k-1)ième et (4k)ième reliées aux lignes de grilles (4k-l)ième et (4k)ième GL3, GL4, G17, GL8, ... sont respectivement reliées aux 2nd à (m+1)ième lignes de données DL2 à DLm+1 qui leur sont adjacentes sur leur côté droit. En conséquence, les cellules à cristal liquide PXL sur les lignes horizontales (4k-1)ième et (4k)ième sont chargées par les signaux de pixel, à travers les transistors en couche mince, depuis les lignes de données DL qui leur sont adjacentes sur le côté droit. A l'inverse, dans le panneau à cristal liquide 15 représenté sur la figure 12, les transistors en couche mince et les cellules à cristal liquide PXL sur les lignes horizontales de numéros (4k-3)ième et (4k-2)ième reliées aux lignes de grilles (4k-3)ième et (4k-2)ième GL1, GL2, GL5, GL6,... sont respectivement reliées aux 2nd à (m+1)ième lignes de données DL2 à DLm+1 qui leur sont adjacentes sur leur côté droit. En conséquence, les cellules à cristal liquide PXL sur les lignes horizontales (4k-3)ième à (4k-2)ième sont chargées par les signaux de pixel à travers les transistors en couche mince, depuis les données de lignes DL qui leur sont voisines sur leur côté droit. Par ailleurs, les transistors en couche mince et les cellules à cristal liquide PXL sur les lignes horizontales (4k-l)ième à (4k)ième reliées aux lignes de grilles (4k-l)ième et (4K)ième GL3, GL4, GL7, GL8, ... sont respectivement reliées aux lière à mième lignes de données DL1 à DLn qui leur sont adjacentes sur le côté gauche. En conséquence, les cellules à cristal liquide PXL sur les lignes horizontales (4k-1)ième et (4k)ième sont chargées par les signaux de pixel, à travers les transistors en couche mince, depuis les lignes de données DL qui leur sont adjacentes sur leur côté gauche. Le contrôleur temporel 58 génère des signaux de contrôle temporels qui contrôlent le pilote de grilles 54 et le pilote de données 56 et fournit des signaux de données de pixel au pilote de données 56. Les signaux de contrôle temporels de grilles générés par le contrôleur temporel 58 comprennent une impulsion de départ de grilles GSP, un signal d'horloge de décalage de grilles GSC, un signal de validation de sortie de grilles GOE, etc. Les signaux de contrôle temporels de données générés par le contrôleur temporel 58 comprennent une impulsion de départ de source SSP, un signal d'horloge de décalage de source SSC, un signal de validation de sortie de source SOE, un signal de contrôle de polarité POC, etc. Le pilote de grilles 54 applique séquentiellement des signaux de balayage aux lignes de grilles GL1 à GLn, en fonction des signaux de commande temporels de grilles. En conséquence, le pilote de grilles 54 pilote les transistors en couche mince par lignes horizontales, en fonction du signal de balayage. Le pilote de données 56 convertit les données de pixel en signaux de pixel analogiques et applique les signaux de pixel d'une ligne horizontale aux lignes de données DL1 à DLm+1 par périodes horizontales, lorsqu'un signal de balayage est appliqué à la ligne de grilles GL. Dans ce cas, le pilote de données 56 convertit les données de pixel en signaux de pixel à l'aide de tensions gamma provenant d'un générateur de tensions gamma (qui n'est pas représenté) et les fournit. En outre, le pilote de données 56 applique les signaux de pixel à la façon d'un système de pilotage d'inversion de colonnes, dans lequel la polarité du signal de pixel est inversée par des lignes de données DL. En d'autres termes, le pilote de données 56 applique des signaux de données de pixel aux lignes de données impaires DL1, DL3, ...qui présentent une polarité inverse des signaux de pixel appliqués aux lignes de données paires DL2, DL4, ... et la polarité des signaux de pixel fournie aux lignes de données est inversée à chaque trame. Dans ce cas, du fait que les cellules à cristal liquide PXL sont alternativement connectées aux différentes lignes de données adjacentes à l'une ou l'autre en fonction des lignes de données DL1 à DLm+1 auxquelles le signal de pixel est fourni dans le système d'inversion de colonnes, les cellules à cristal liquide PXL sont pilotées dans un système d'inversion vertical à deux points. Plus particulièrement, le pilote de données 56 change alternativement le canal de sortie du signal de pixel toutes les deux périodes horizontales pour fournir les signaux de pixel corrects aux cellules à cristal liquide PXL, dont la position est modifiée alternativement le long des lignes de données DL1 à DLm+1, par blocs de deux lignes horizontales. Lorsqu'on fournit des signaux de pixel aux cellules à cristal liquide PXL qui sont reliées à droite des lignes de données DL1 à DLm+1, le pilote de données 56 fournit m signaux de pixel valides aux m lignes de données DL1 à DLm, et un signal blanc à la m+1ième ligne de données DLm+1. A l'inverse, lorsqu'on fournit des signaux de pixel aux cellules à cristal liquide qui sont reliées à gauche des lignes de données DL1 à DLm+1, le pilote de données 56 fournit m signaux de pixel valides aux lignes de données 2 à m+1 DL2 à DLm+1 en décalant d'un canal vers la droite, et fournit des signaux blancs à la première ligne de données DL1. Par exemple, lorsque sont pilotées les cellules à cristal liquide PXL de la ligne horizontale (4k-3) et (4k-2) reliées au côté droit des lignes de données DL1à DLm+1 comme représenté sur la figure 11, le pilote de données 56 fournit m signaux de pixel valides aux 1ière à mième lignes de données DL1 à DLm, et fournit un signal blanc à la (m+1)ième ligne de données DLm+l. Et, lorsque sont pilotées les cellules à cristal liquide PXL des lignes horizontales (4k-1) et (4k) reliées au côté gauche des lignes de données DL1 à DLm+1, le pilote de données 56 fournit m signaux de pixel valides aux 2ième à mième lignes de données DL1 à DLm+1, en les décalant d'un canal vers la droite, et fournit un signal blanc à la première ligne de données. A l'inverse, à la différence de cette validation, lorsque sont pilotées les cellules à cristal liquide des lignes horizontales (4k-3) et (4k-2) reliées au côté gauche des lignes de données DL1 à DLm+1 comme représenté sur la figure 12, le pilote de données 56 fournit m signaux de pixel valides aux 2ième à (m+1)ième lignes de données DL2 à DLm+1 en les décalant vers la droite d'un canal, et fournit un signal blanc à la première ligne de données. Et, lorsque sont pilotées les cellules à cristal liquide des lignes horizontales (4k-1) et (4k) reliées au côté gauche des lignes de données DL1 à DLm+1, le pilote de données 56 fournit m signaux de pixel valides aux 1ère à mième lignes de données DL1 à DLm, et un signal blanc à la (m+1)ième ligne de données DLm+1. La configuration matérielle d'un tel pilote de données 56 est la même que celle représentée sur la figure 7. Toutefois, la seule différence est que la matrice de multiplexage 24 change le canal des données de pixel toutes les deux périodes horizontales. Une description plus détaillée de la configuration des deux fonctionnements qui est identique à celle de la figure 7 est donc omise. En référence à la figure 7, la matrice de bascule 22 conserve en mémoire et fournit en sortie les données de pixel provenant du contrôleur temporel 58 en réponse à un signal d'échantillonnage de la matrice de registre à décalage 20. La matrice du multiplexeur 24 change le chemin des données de pixel provenant de la matrice de bascule 22 toutes les deux périodes horizontales, en réponse au signal de contrôle provenant du contrôleur temporel 58. En particulier, la matrice du multiplexage 24 fournit les données de pixel qu'elle reçoit en entrée sans modification de canal pendant les périodes horizontales (4k-3) et (4k-2) (ou (4k-1) et (4k) lorsqu'elle pilote les cellules à cristal liquide PXL qui sont reliées au côté droit des lignes de données DL1 à DLm+1, et elle fournit alors des données blanches au dernier canal. A la différence de ceci, la matrice de multiplexage 24 fournit les données de pixel qu'elle reçoit en les décalant d'un canal vers la droite pendant les périodes horizontales (4k-l) et (4k) (ou (4k-3) et (4k-2)) lorsqu'elle pilote les cellules à cristal liquide PXL qui sont reliées au côté gauche des lignes de données DL1 à DLm+1 et elle fournit alors des données blanches au premier canal. A cette fin, le signal de commande qui est fourni à la matrice de multiplexage 24 sa polarité inversée par deux périodes horizontales. La matrice de convertisseur numérique analogique 26 convertit les données de pixel et les données blanches provenant de la matrice de multiplexage 24 en des signaux de pixel et des signaux blancs, qui présentent une polarité contraire à celle du canal adjacent, en réponse au signal de contrôle de polarité POL pour l'inversion de colonnes, et fournit ces signaux en sortie. La matrice de tampon 28 fournit les signaux de pixel et les signaux blancs qu'elle reçoit depuis la matrice de convertisseur numérique analogique 26 vers les lignes de données DL1 à DLm+1. En conséquence, sont fournis aux lignes de données DL1 à DLm+1 des signaux de pixel et des signaux blancs dont la polarité est inversée par lignes de données et par trames comme représenté sur les figures 13A et 13B. Les figures 13A et 13B représentent des signaux de pixel et des signaux blancs qui sont fournis aux lignes de données DL1 à DLm+1 du panneau à cristal liquide représenté sur la figure 11, pendant des trames paires et impaires. En référence à la figure 13A, dans une trame impaire et dans une période horizontale (4k-3) et (4k-2) les signaux de pixel R, G et B, rouge, vert et bleu, sont fournis aux 1ière à mième lignes de données DL1 à DLm, et en même temps le signal blanc BK est fourni à la (m+1)ième ligne de données DLm+1. Et, m/3 signaux de pixel rouge, vert et bleu, R, G et B sont fournis aux 2n à (m+1)ième lignes de données DL2 à DLm+1, en même temps que les signaux blancs BK sont fournis à la première ligne de données DL1 pendant les périodes horizontales (4k-1) et (4k) 2H, 3H,..., n=1H, nH. Pendant un intervalle de trames impaires, un signal de pixel présentant une polarité positive est toujours appliquée aux lignes de données impaires DL1, DL3,... DLm+1 et un signal de pixel avec une polarité négative est toujours appliquée aux lignes de données paires. En conséquence, les cellules de cristal liquide PXL dont la position alterne deux lignes horizontales sont pilotées dans un système d'inversion verticale à deux points. En référence à la figure 13B, pendant une trame paire et pendant les périodes horizotales (4k-3) et (4k-2), les signaux de pixel R, G et B de rouge, vert et bleu, sont fournis aux seconde à (m+1)ième lignes de données DL2 à DLm+1, et en même temps, les signaux blancs BK sont fournis à la première ligne de données DL1. Et, m/3 signaux de pixel R, G et B de rouge, vert et bleu sont chacun fournis aux première à mième lignes de données DL1 à DLm, et en même temps les signaux blancs BK sont fournis à la (m+1)ième lignes de données DLm+1 pendant les périodes horizontales d'ordre (4k-1) et (4k) 2H, 3H,..., n-lH, nH. Pendant un tel intervalle de trames paires, à l'inverse de ce qui se passe pendant une trame impaire, un signal de pixel avec une polarité négative est toujours appliqué aux lignes de données impaires DL1, DL3,... DLml, et un signal de pixel avec une polarité positive est toujours appliquée aux lignes de données paires. En conséquence, les cellules à cristal liquide PXL , dont la position alterne aux deux lignes horizontales, sont pilotées dans un système d'inversion verticale à deux points. La figure 14 montre un afficheur à cristal liquide pour une inversion verticale à deux points selon un autre mode de réalisation de la présente invention. L'afficheur à cristal liquide représenté sur la figure 14 a les mêmes éléments que l'afficheur à cristal liquide représenté sur la figure 11, à l'exception de la différence dans la fonction du contrôleur temporel 70 et du pilote de données 80. Le panneau à cristal liquide 52 présente des cellules à cristal liquide PXL et des transistors en couche mince dans chaque zone définie par les intersections entre les lignes de grilles GL1 à GLn et les lignes de données DL1 à DLm+1 disposées sous forme de matrice. Les transistors en couche mince et les cellules à cristal liquide PXL sont disposés en zigzag, avec une position tournée vers la droite ou vers la gauche ou vice-versa toutes les deux lignes horizontales, le long des lignes de données DL1 à DLm+1. En d'autres termes, les cellules à cristal liquide et les transistors en couche mince d'une même colonne sont alternativement reliés à l'une ou l'autre des lignes de données adjacentes, par bloc de deux lignes horizontales. Par exemple, les cellules à cristaux liquides PXL et les transistors en couche mince des lignes horizontales (4k-3) et (4k-2) (ou (4k-1) et (4k)) qui sont reliées aux lignes de grilles de numéros (4k-3) et (4k-2) (ou (4k-l) et (4k)) sont respectivement reliées aux première à mième lignes de données DL1 à DLm qui leur sont voisines sur le côté gauche. En conséquence, les cellules à cristal liquide PXL des lignes horizontales (4k-3) et (4k-2) (ou (4k-l) et (4k)) sont chargées à travers les transistors en couche mince par le signal de pixel provenant de la ligne de données DL qui leur est adjacente sur le côté gauche. A l'inverse, les cellules à cristal liquide PXL et les transistors à couche mince des lignes horizontales (4k-1) et (4k) (ou (4k-3) et (4k-2) reliées aux lignes de grilles (4k-1) et (4k) (ou (4k-3) et (4k-2)) sont respectivement reliées aux 2nd à (m+1)ième lignes de données DL2 à DLm+1 voisines sur leur côté droit. En conséquent, les cellules à cristal liquide PXL des lignes horizontales (4k-1) et (4k) (ou (4k-3) et (4k- 2) sont chargées à travers les transistors en couche mince par les signaux de pixel provenant des lignes de données DL qui leur sont adjacentes sur leur côté droit. Le pilote de grille 54 applique séquentiellement des signaux de balayage aux lignes de grilles GL1 à GLn en fonction des signaux de contrôle temporel de grilles provenant du contrôleur temporel 70. Le pilote de données 80 convertit les données de pixel qui lui sont fournis en signaux de pixel analogiques et applique les signaux de pixel d'une ligne horizontale aux lignes de données DL1 à DLm+1, par périodes horizontales, lorsque les signaux de balayage sont appliqués à la ligne de grilles GL. Dans ce cas, le pilote de données 80 convertit les données de pixels en signal de pixel à l'aide de tensions gamma provenant d'un générateur de tensions gamma (non représenté) et fournit ces signaux de pixel. En outre, le pilote de données 80 applique des signaux de pixel, par un système de pilotage d'inversion de colonnes, dans lequel les signaux de pixel sont inversés par lignes de données DL1 à DLm+l. En d'autres termes, le pilote de données 80 applique aux lignes de données impaires DL1, DL3,... des signaux de pixel présentant une polarité contraire de ceux appliqués aux lignes de données paires DL2, DL4, ... , et la polarité des signaux de pixel fournie aux lignes de données DL1 à DLm+1 est inversée à chaque trame. Dans ce cas, du fait que les cellules à cristal liquide sont reliées à des lignes de données adjacentes différentes les unes des autres, avec une alternance toutes les deux lignes horizontales sur la base des lignes de données DL1 à DLm+1 et comme les signaux de pixel sont appliqués dans un système de pilotage d'inversion de colonnes, les cellules à cristal liquide sont pilotées par un système d'inversion verticale à deux points. Plus spécifiquement, pour fournir des signaux de pixel précis aux cellules à cristal liquide PXL disposées en zigzag le long des lignes de données DL1 à DLm+l, le pilote de données 80 fournit des signaux blancs à la première ligne de données DL1 et des signaux de pixel valides aux 2ième à (m+1)ième lignes de données DL2 à DLm+1 dans les périodes horizontales d'ordre (4k-3) et (4k-2) (ou (4k-1) et (4k)). Et les signaux de pixel valides sont fournis aux 1ière à mième lignes de données DL1 à DLm et les signaux blancs à (m+1)ième lignes de données DLm+1 pendant les périodes horizontales d'ordre (4k-1) et (4k) (ou (4k-3) et (4k-2)). Le contrôleur temporel 70 génère des signaux de contrôle pour contrôler le pilotage du pilote de grilles 54 et du pilote de données 80 et applique les données de pixel au pilote de données 80. Les signaux de contrôle temporels de grilles générés par le contrôleur temporel 70 comprennent une impulsion de démarrage de grilles GSP, un signal d'horloge de décalage de grilles FSC, un signal de validation de la sortie de grilles GOE etc. Les signaux de contrôle temporels de donnés générés par le contrôleur temporel 70 comprennent une impulsion de démarrage de source SSP, un signal d'horloge de décalage de source SSC, un signal de validation de sortie de source SOE, un signal de contrôle de la polarité POL etc. Plus particulièrement, le contrôleur temporel 70 fournit m données de pixel dans une ligne horizontale séquentiellement, pendant une période horizontale d'ordre (4k-3) et (4k-2) (ou (4k-1) et (4k)) et fournit en outre une donnée blanche comme données de pixel d'ordre (m+1). Et pendant les périodes horizontales d'ordre (4k-1) et (4k) (ou (4k-3) et (4k-2), les m données de pixel sont fournies avec un retard d'un canal, et en outre des signaux blancs sont fournis comme première donnée de pixel. Pour permettre un tel pilotage, le contrôleur temporel 70 comprend un générateur de signal de contrôle 72 pour générer des signaux de contrôle, un arrangeur de données de pixel 74 pour arranger et fournir en sortie des données de pixel d'entrée, et un registre 76 pour retarder la dernière donnée de pixel des données de pixel fournies par l'arrangeur de données de pixel 74, un multiplexeur 78 pour sélectivement combiner les données de pixel provenant de l'arrangeur de données de pixel 74 et la donnée de pixel retardée provenant du registre 76. Le générateur de signal de contrôle 72 génère des signaux de contrôle temporels de grilles pour contrôler le pilote de grilles 54 et des signaux de contrôle temporels pour contrôler le pilote de données 80 en fonction d'un signal de synchronisation horizontal H, d'un signal de synchronisation vertical 9, d'un signal d'horloge principal MCLK, etc. En outre, le générateur de signal de contrôle 72 génère un signal de contrôle du multiplexeur 78. Dans ce cas, le générateur de signal de contrôle 72, en fonction du signal de synchronisation horizontal, génère un signal de contrôle représentatif des périodes horizontales d'ordre (4k-3) et (4k-2), ou représentatif des périodes horizontales d'ordre (4k-l) et (4k), c'est-à-dire un signal dont la polarité est inversée par toutes les deux périodes horizontales, dont certains sont fournis au multiplexeur 78. L'arrangeur de données de pixel 74 arrange les données de pixel d'entrée et les fournit en sortie en fonction de la hiérarchie du bus de transmission de données. Par exemple, l'arrangeur de données de pixel 74 peut fournir simultanément les données de pixel R, G et B sur trois bus, ou fournit simultanément les données de pixel R, G et B impaires et les données de pixel R, G et B paires par l'intermédiaire de six bus. Les données de pixel fournies par les bus à l'exception du dernier d'entre eux sont appliqués au multiplexeur 78 et les données de pixel fournies par le dernier bus sont à la fois appliquées au multiplexeur 78 et au registre 76. En outre, l'arrangeur de données de pixel 74 prélève des échantillons de données blanches, dans un intervalle blanc, entre des intervalles de validation de données, pour le fournir dans l'intervalle de validation de données. Le registre 76 stocke temporairement les données de pixel transmises dans le dernier bus des données de pixel et provenant de l'arrangeur de données de pixel, et il les retarde d'un canal. Le multiplexeur 78 fournit m données de pixel et la donnée blanche d'ordre m+1 qui sont appliquées à travers trois bus ou six bus depuis l'arrangeur de données de pixel pendant les périodes horizontales d'ordre (4k-3) et (4k-2) (ou (4k-l) et (4k)) en réponse au signal de contrôle. En outre, le multiplexeur 78, en réponse au signal de contrôle, décale et fournit en sortie les données de pixel qu'il reçoit en entrée, à travers les premier ou second bus, depuis l'arrangeur de pixel 74, vers les deuxième et troisième bus dans les périodes d'ordre (4k-l) et (4k) (ou(4k-3) et (4k-2)) ou, il décale et fournit en sortie les données de pixel reçues à travers les premier et cinquième bus vers les deuxième et sixième bus. Et les données de pixel du dernier bus que le registre 76 retarde d'un canal, c'est-à-dire le troisième ou sixième bus et les fournit en sortie sur le premier bus. De ce fait, les données blanches stockées dans le registre 56 pendant l'intervalle blanc sont fournies comme première donnée sur le premier bus dans les intervalles horizontaux d'ordre (4k-1) et (4k) (ou (4k-3) et (4k-2). Dans un contrôleur temporel 70 présentant une telle configuration, les données de pixel et les données blanches fournies au pilote de données 80 à travers les troisième et sixième bus dans les périodes horizontales (4k-3) et (4k-2) (ou (4k-1) et (4k)) et les périodes horizontales d'ordre (4k-1) et (4k) (ou (4k-3) et (4k-2)) sont les mêmes que dans les figures 9A à 10B décrites plus haut. En référence à la figure 9A, le contrôleur temporel 70, dans les périodes horizontales d'ordre (4K-3) et (4k-2) (ou (4k-1) et (4k)) fournit une donnée blanche BK et m/3 données de pixel rouges RI, R2, R3,... Rm/3 à travers le premier bus DB1 vers le pilote de grilles 80, m/3 données de pixel verts Gl, G2, G3, ... Gm/3 à travers le second bus DB2, et m/3 données de pixel bleus Bl, B2, B3,... Bm/3 à travers le troisième bus DB3. De cette façon, le contrôleur temporel 7 fournit m données de pixel valides R, G et B au pilote de données 80 pendant le premier intervalle depuis les premier à troisième bus DB1 à DB3 pendant l'intervalle de validation du signal de validation de données DE. Et le contrôleur temporel 70 fournit le signal blanc BK sensiblement après la période de validation. En conséquence, le pilote de données 80 fournit une donnée blanche BK et m données de pixel valides R, G et B. Et le pilote de données 80 convertit les m données de pixel valides R, G et B en données de pixel analogiques pour fournir aux première à mième lignes de données DL1 à DLm et en même temps convertit une donnée blanche BK en un signal analogique à fournir à la (m+1)ième ligne de données DLm+1. En référence à la figure 9B, le contrôleur temporel 70, dans les périodes horizontales d'ordre (4k-l) et (4k) (ou (4k-3) et (4k-2)) fournit m/3 données de pixel rouges RI, R2, R3,..., Rm/3 au pilote de données 80 en les décalant vers le second bus DB2, et m/3 données de pixel vertes Gl, G2, G3, .. Gm/3 en les décalant vers le troisième bus DB3. Et le contrôleur temporel 70 fournit au pilote de données 80, par l'intermédiaire du premier bus DB1, m/3 données de pixel bleues Bl, B2, B3,... Bm/3 ainsi qu'une donnée blanche BK retardée par un canal. De cette façon, le contrôleur temporel 70 fournit une donnée blanche BK et m-1 numéros de données de pixel valides R, G et B qui sont décalées d'un canal, et appliquées au pilote de données 80 à travers les premier et troisième bus DB1 à DB3 pendant l'intervalle de validation du signal de validation de données DE. En outre, le contrôleur temporel 70 fournit aussi les dernières données de pixel valides Dm/3 qui sont décalées d'un canal à la suite de la période de validation. En conséquence, le pilote de données 80 fournit une donnée blanche BK et m données de pixel valides R, G et B. Le pilote de données 80 convertit les m données de pixel valides reçus R, G et B, qui sont décalées d'un canal, en des signaux de pixel analogiques et fournis ces signaux aux deuxième à (m+1)ième lignes de données DL2 à DLm+1 et en même temps convertit une donnée blanche BK en un signal blanc analogique qui est fourni à la première ligne de données DL1. En référence à la figure 10A, le contrôleur temporel 70, dans les périodes horizontales d'ordre (4k-3) et (4k-2) (ou (4k-l) et (4k)) fournit une donnée blanche BK et m/6 données de pixel OR1, , OR2, OR3,... ORm/6 par l'intermédiaire du premier bus DB1au pilote de données 80, m/6 données de pixel vertes impaires OG1, OG2, OG3,..., OGm/6 à travers le second bus DB2, m/6 données de pixel bleues impaires OBI, OB2, OB3,... OBm/6 à travers du troisième bus DB3, m/6 données de pixel rouges paires ER1, ER2, ER3, ... ERm/6, à travers le quatrième bus DB4, m/6 données de pixel, vertes paires EG1, EG2, EG3,... EGm/6 par là travers le cinquième bus DB5, et m/6 données de pixel bleues paires EB1, EB2, EB3,... EGm/6 à travers sixième bus DB6. De cette façon, le contrôleur temporel 70 fournit m données de pixel valides R, G et B au pilote de données 80 à travers les premier à sixième bus DB1 à DB6 pendant l'intervalle de validation du signal de validation de données DE. Et le contrôleur temporel 70 fournit une donnée blanche BK séquentiellement à la suite de la période de validation. En conséquence le pilote de données 80 reçoit en entrée une donnée blanche BK et m données de pixel valides R, G et B. Le pilote de données 80 convertit les m données de pixel valides R, G et B en des signaux de pixel analogiques et fournit ces signaux aux premier à mième lignes de données DL1 à DLm, et en même temps convertit une donnée blanche BK en un signal blanc analogique qu'il fournit à la (m+1)ième ligne de données DLm+1. En référence à la figure 10B, le contrôleur temporel 70, dans les périodes horizontales d'ordre (4k-l) et (4k) (ou (4k-3) et (4k-2)) fournit m/6 données de pixel rouges impaires OR1, , OR2, OR3,... ORm/6 au pilote de données 80 en les décalant vers le second bus DB2, m/6 données de pixel vertes impaires OG1, OG2, OG3,..., OGm/6 au troisième bus DB3, m/6 données de pixel bleues impaires OBI, OB2, OB3,... OBm/6 au quatrième bus DB4, m/6 données de pixel rouges paires ER1, ER2, ER3,... ERm/6 au cinquième bus DB5, m/6 données de pixel vertes paires EG1, EG2, EG3,... EGm/6 au sixième bus DB6. Le contrôleur temporel 70 fournit au pilote de données 80 à travers le premier bus DB1, m/6 données de pixel bleues paires EB1, EB2, EB3,... EB m/6 et une donnée blanche BK retardée d'un canal. De cette façon, le contrôleur temporel 70 fournit une donnée blanche BK, qui est décalée d'un canal, et m-1 données de pixel valides R, G et B au pilote de données 80 à travers les premier à sixième bus DB 1 à DB6 pendant l'intervalle de validation de données. Et le contrôleur temporel 70 fournit en outre la dernière donnée de pixel valide Dm/6, qui est décalée d'un canal, séquentiellement à la suite de la période de validation. En conséquence, le pilote de données 80 fournit une donnée blanche BK et m données de pixel valides R, G et B décalée d'un canal. Et le pilote de données 80 convertit les m données de pixel valides reçues R, G et B qui sont décalées d'un canal, en des signaux de pixel analogiques qui sont fournis aux second à (m+1)ième lignes de données DL2 à DLm+1 et en même temps, fournit une donnée blanche BK comme signal blanc analogique pour qu'il soit appliqué à la première ligne de données DL1. De façon similaire, des données blanches sont fournies sur les première ou dernière données de pixel en même temps que les m données de pixel valides, toutes les deux périodes horizontales dans le contrôleur temporel 70. Le pilote de données 80 convertit m données de pixel valides et une donnée blanche en des données de pixel et des signaux blancs d'un système d'inversion à colonnes, et les applique au panneau à cristal liquide 52. En conséquence, le panneau à cristal liquide 52 est piloté dans un système d'inversion verticale à deux points. Par ailleurs, dans les modes de réalisation de la présente invention, il est expliqué que dans le cas dans lequel les cellules à cristal liquide sont alternativement reliées à des lignes de données adjacentes différentes, l'une de l'autre, par lignes horizontales ou toutes les deux lignes horizontales. Toutefois, il est possible de les relier alternativement l'une à l'autre des lignes adjacentes par blocs de trois lignes horizontales ou par blocs de plus de trois lignes horizontales. Comme décrit ci-dessus, l'afficheur à cristal liquide selon la présente invention présente des cellules à cristal liquide qui sont alternativement reliées à des lignes de données adjacentes, par blocs de i lignes horizontales (i étant un nombre positif) le long des lignes de données de sorte d'être arrangées en zigzag. En conséquence, un afficheur à cristal liquide selon la présente invention fournit un signal de pixel dont la polarité est déterminée suivant un système d'inversion de colonnes de sorte à permettre le pilotage des cellules à cristal liquide dans un système d'inversion à i points. En outre, l'afficheur à cristal liquide selon la présente invention fournit le signal blanc comme première ou dernière donnée de pixel en même temps que les m signaux de pixel valides chaque i période horizontale de sorte à assurer que les bons signaux de pixel soient appliqués aux cellules à cristal liquide qui sont disposées en zigzag le long d'une ligne. Il en résulte que l'afficheur à cristal liquide selon la présente invention permet de façon remarquable non seulement de réduire la consommation de puissance, comparé à un système d'inversion à i points, mais permet aussi d'améliorer efficacement sa qualité d'image, du fait qu'il pilote les cellules dans un système d'inversion à i points, avec la consommation de puissance d'un système d'inversion de colonnes. Bien que la présente invention ait été expliquée au regard des modes de réalisation représentés dans les dessins, l'homme du métier comprendra que l'invention n'est pas limitée à ces modes de réalisation et que diverses modifications et variations sont possibles sans s'écarter de l'esprit de l'invention. En conséquence, la portée de l'invention n'est déterminée que par les revendications jointes et par leurs équivalents. REVENDICATIONS 1. Un afficheur à cristal liquide comprenant : un panneau d'affichage à cristal liquide (12,15) présentant des cellules à cristal liquide (PXL) définies entre des lignes de grille (GL1 - GLn) croisant des lignes de données (DL1 - DLm+1) et reliées alternativement à travers des transistors en couche mince à des lignes de données adjacentes différentes les unes des autres, par blocs de i lignes horizontales, i étant un nombre positif ; un pilote de grilles (14) pour piloter les lignes de grilles; un pilote de données (16) pour piloter les lignes de données, qui comprend une matrice de multiplexeurs (26) pour déterminer un canal de sortie de données de pixel fournies en entrée et pour ajouter une donnée blanche en réponse à des signaux de contrôle, dont la polarité est inversée par blocs de i lignes horizontales et une matrice de convertisseurs numérique-analogique (24) pour convertir les données de pixel et la donnée blanche en un signal de pixel et un signal blanc dont les polarités sont inversées par lignes de données et par trames. 2. L'afficheur à cristal liquide de la revendication 1, dans lequel le panneau d'affichage à cristal liquide (12,15) comprend une première ligne horizontale constituée de cellules à cristal liquide reliées à des lignes de données adj acentes à leur côté gauche et une seconde ligne horizontale constituée de cellules à cristal liquide reliées à des lignes de données adj acentes à leur côté droit. 3. L'afficheur à cristal liquide de la revendication 2, dans lequel la première ligne horizontale et la seconde ligne horizontale sont alternativement arrangées par lignes horizontales. 4. L'afficheur à cristal liquide selon la revendication 2 dans lequel la première ligne horizontale et la seconde ligne horizontale sont alternativement arrangées par blocs de deux lignes horizontales. 5. L'afficheur à cristal liquide selon la revendication 2,3 ou 4, dans lequel la matrice de multiplexeurs (26) présente un canal de sortie de données de pixel qui est le même que le canal d'entrée et fournit la donnée blanche sur le dernier canal de sortie pendant une première période horizontale lorsque la première ligne horizontale est pilotée, et décale les données de pixel d'un canal pour les fournir en sortie et fournit la donnée blanche au premier canal de sortie pendant une seconde période horizontale lorsque la seconde ligne horizontale est pilotée. 6. L'afficheur à cristal liquide de l'une des revendications 1 à 6 dans lequel le pilote de données (16) comprend en outre : une matrice de registres à décalage (20) fournissant un signal d'échantillonnage séquentiel ; une matrice de bascules (22) qui bloque séquentiellement les données de pixel pour un nombre spécifique de canaux en fonction du signal d'échantillonnage, les fournit en sortie et les applique en même temps à la matrice de multiplexage (26) et une matrice de tampons (28) gardant en mémoire les signaux de pixel et les signaux blancs provenant de la matrice de convertisseurs (24) analogique-numérique et les fournissant aux lignes de données respectives. 7. Un afficheur à cristal liquide comprenant : un panneau d'affichage à cristal liquide (12,15) présentant des cellules d'affichage à cristal liquide (PXL) définies entre des lignes de grille (GL1 - GLn) croisant des lignes de données (DL1 - DLm+1) et reliées alternativement à travers transistors en couche mince à des lignes de données adjacentes différentes les unes des autres, par blocs de i lignes horizontales, i étant un nombre positif ; un pilote de grilles (14) pour piloter les lignes de grilles ; un pilote de données (50) pour convertir des données de pixel et des données blanche appliquées en entrée en des signaux de pixel et des signaux blancs dont la polarité est inversée par lignes de données et par trames et pour les fournir aux lignes de données ; et un contrôleur temporel (40) pour contrôler le pilote de grilles et le pilote de données et en même temps, pour ajouter les données blanches à un canal choisi parmi le premier et le dernier canal avec les données de signal à fournir au pilote de données, en fonction du signal de contrôle qui est inversé par blocs de i périodes horizontales. 8. L'afficheur liquide de la revendication 7 dans lequel le panneau d'affichage à cristal liquide (12,15) comprend une première ligne horizontale constituée de cellules à cristal liquide reliées à des lignes de données adj acentes à leur côté gauche et une seconde ligne horizontale constituée de cellules à cristal liquide reliées à des lignes de données adjacentes à leur côté droit. 9. L'afficheur à cristal liquide de la revendication 8 dans lequel la première ligne horizontale et la seconde ligne horizontale sont alternativement arrangées par lignes horizontales. 10. Le panneau d'affichage à cristal liquide selon la revendication 8 dans lequel la première ligne horizontale et la seconde ligne horizontale sont alternativement arrangées par blocs de deux lignes horizontales. 11. L'afficheur à cristal liquide selon la revendication 8,9 ou 10, dans lequel le contrôleur temporel fournit au pilote de données les données de pixel et les données blanches ajoutées sur le dernier canal dans une première période horizontale pour le pilotage de la première ligne horizontale et fournit au pilote de données les données de pixel retardées d'un canal et les données blanches ajoutées au premier canal dans une seconde période horizontale pour le pilotage de la seconde ligne horizontale. 12. L'afficheur à cristal liquide de l'une des revendications 8 à 11, dans lequel le contrôleur temporel (40) comprend : un générateur de signal de contrôle (42) générant des signaux de contrôle qui contrôle le pilote de grilles (14) et le pilote de données (50) et génère des signaux de contrôle dont la polarité est inversée par blocs de i périodes horizontales et un arrangeur de données de pixel (44) arrangeant les données de pixel appliquées en entrée pour les fournir à travers une pluralité de premiers bus pendant une période de validation de données et fournissant les données blanches sur le premier bus ; un retardateur (46) pour retarder d'un canal les données de pixel et les données blanches transmises à travers le dernier desdits premiers bus et un multiplexeur (48) fournissant à travers une pluralité de seconds bus les données blanches et les données appliquées en entrée à travers des premiers bus, telles quelles, en réponse à un signal de contrôle ou combinant les données de pixel appliquées en entrée à travers les premiers bus avec les données blanches décalées d'un canal pour les fournir à travers les seconds bus. 13. L'afficheur à cristal liquide de la revendication 12 dans lequel le multiplexeur fournit, à travers les seconds bus, les données blanches et les données de pixel reçues en entrée à travers les premiers bus, telles quelles, dans une première période horizontale pour piloter la première ligne horizontale, et dans une seconde période horizontale pour piloter la seconde ligne horizontale, décale d'un canal les données de pixel reçues à travers les premiers bus sauf celles du dernier des dits premiers bus et fournit ces données à travers les seconds bus, sauf en ce qui concerne le premier des seconds bus et fournit les données de pixel et les données blanches décalées d'un canal à travers le premier des seconds bus.