FR 2822309 A1 20020920 FR 0103683 A 20010319 CIRCUIT DE TRANSLATION DE SIGNAUX DE COMMUTATION La présente invention concerne un circuit de translation de signaux de commutation. Elle se rapporte au domaine de la conception de circuit pour des composants ou des systèmes électroniques, notamment des circuits intégrés monolithiques en technologie CMOS. Un circuit de translation a pour fonction de générer des signaux de commutation de sortie en phase et/ou en opposition de phase avec des signaux de commutation d'entrée, mais dont les niveaux de tension associés aux états logiques haut et bas sont différents de (en général plus élevés que) ceux respectifs desdits signaux de commutation d'entrée. Un tel circuit trouve des applications en tant que circuit d'interface entre des modules fonctionnant avec des signaux de commutation ayant des niveaux de tension différents. Un tel circuit, réalisé en technologie CMOS, est par exemple montré à la figure 3 du document EP-A-0 789 456. Il comprend un circuit bistable formé de deux branches comprenant une paire de transistors MOS de type N respectifs dont les sources sont reliées à la masse, et une première paire de transistors MOS de type P respectifs dont les sources sont portées à une tension d'alimentation positive déterminée, le drain de l'un étant connecté à la grille de l'autre et réciproquement. Une deuxième paire de transistors MOS de type P respectifs, ayant leur grille portée à une tension déterminée est interposée entre les transistors MOS de type N et les transistors MOS de type P ci-dessus. En outre, il est montré, à la figure 4 de ce document, des moyens d'accélération de la commutation du circuit bistable. Ces moyens comprennent une troisième paire de transistors MOS de type P, dont les sources sont portées à la tension d'alimentation positive déterminée, dont les drains sont reliés aux drains des transistors MOS de type P de la deuxième paire, et dont les grilles sont commandées par un élément logique afin de charger les capacités parasites des transistors MOS de type P de la première paire durant les phases de commutation. La commutation du circuit bistable est ainsi accélérée. Toutefois, la réalisation de cet élément logique est complexe et fait intervenir beaucoup de portes logiques, ce qui augmente la surface occupée par le circuit de translation de niveau sur le substrat de silicium et la consommation en courant. L'invention a pour objet de remédier à cet inconvénient de l'art antérieur, en proposant des moyens d'accélération de la commutation du circuit bistable qui soient plus simples et qui occupent donc une moindre surface sur le substrat de silicium. Ce but est atteint, conformément à l'invention, grâce à un circuit de translation d'au moins un signal de commutation comprenant un circuit bistable en technologie CMOS avec deux branches chaque branche étant connectée entre une première borne délivrant une première tension d'alimentation positive et une seconde borne délivrant une seconde tension d'alimentation négative ou nulle, chaque branche comportant un transistor d'entrée et un transistor de sortie, le drain du transistor de sortie de chaque branche étant relié à la grille du transistor de sortie de l'autre branche, et le drain du transistor de sortie de chaque branche étant relié au drain du transistor d'entrée de la même branche à travers au moins un premier transistor de butée en tension, et comprenant en outre des moyens d'accélération de la commutation du circuit bistable permettant de commuter à l'état bloqué le transistor de sortie de chaque branche lorsque le transistor d'entrée de cette branche commute à l'état conducteur, dans lequel lesdits moyens d'accélération de la commutation comprennent, pour au moins une branche déterminée, un miroir de courant associé générant un courant de blocage du transistor de sortie de ladite branche déterminée à partir d'un courant de conduction du transistor d'entrée de ladite branche déterminée. Les moyens d'accélération de la commutation sont donc relativement simples, puisqu'ils se réduisent à un miroir de courant voire deux (un par branche). Un miroir de courant ne comprenant que quatre transistors, ces moyens occupent peu de surface sur le substrat de silicium. D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels on a représenté : - à la figure 1 : le schéma d'un circuit de translation de signaux de commutation ; - à la figure 2 : le schéma d'un circuit selon la figure 1 comprenant des moyens d'accélération de la commutation selon l'invention ; - à la figure 3 : le schéma d'une variante du circuit de la figure 2 ; - à la figure 4 : le schéma d'une autre variante du circuit de la figure 2. Sur les figures, les mêmes éléments portent les mêmes références. Le schéma de la figure 1 donne un exemple de circuit de translation de signaux de commutation, auquel l'invention peut s'appliquer. Ce circuit comprend un circuit bistable en technologie CMOS, ayant deux branches 10 et 20. Chacune des branches 10 et 20 est connectée entre une première borne délivrant une première tension d'alimentation positive Vcc et une seconde borne délivrant une seconde tension d'alimentation qui la plupart du temps est nulle (il s'agit alors, comme dans l'exemple représenté, de la masse Gnd) mais qui peut aussi être négative. Chacune des branches 10 et 20 comporte un transistor d'entrée respectivement MN1 et MN2, et un transistor de sortie respectivement MP1 et MP2. Le drain du transistor de sortie MP1 ou MP2 de chaque branche 10 ou 20 est relié à la grille du transistor de sortie respectivement MP2 ou MP1 de l'autre branche, respectivement 20 ou 10. En outre, le drain du transistor de sortie MP1 ou MP2 de chaque branche 10 ou 20 est relié au drain du transistor d'entrée respectivement MN1 ou MN2 de la même branche, respectivement 10 ou 20, à travers un premier et un second transistor de butée en tension ( Voltage Clamping Transistor) , en anglais) respectivement MC1 et MC2, ou MC3 et MC4. Dans l'exemple représenté, les transistors d'entrée MN1 et MN2 sont des transistors MOS de type N, et les transistors de sortie MP1 et MP2 sont des transistors MOS de type P. Les premiers transistors de butée en tension MC1 et MC3 sont des transistors MOS de type P, et les seconds transistors de butée en tension MC2 et MC4 sont des transistors MOS de type N. Les grilles des transistors d'entrée MN1 et MN2 sont commandées par des signaux de commutation d'entrée respectivement PDNI et PDI, qui sont inverses l'un de l'autre. Dans la phrase ci-dessus et dans la suite, le terme inverse doit être interprété d'un point de vue logique, c'est à dire que lorsque le signal PDNI est à l'état logique haut, le signal PDI est à l'état logique bas, et vice versa. Les drains des transistors d'entrée MN1 et MN2 délivrent des premiers signaux de commutation de sortie respectivement PDL et PDNL, qui sont inverses l'un de l'autre. En outre, les drains des transistors de sortie MP1 et MP2 délivrent des seconds signaux de commutation de sortie respectivement PDH et PDNH, qui sont inverses l'un de l'autre. Le circuit possède deux états stables. Lorsque le signal PDNI est à l'état logique haut, les signaux PDI, PDL et PDH sont à l'état logique bas et les signaux PDNL et PDNH sont à l'état logique haut. Au contraire, lorsque le signal PDNI est à l'état logique bas, les signaux PDI, PDL et PDH sont à l'état logique haut et les signaux PDNL et PDNH sont à l'état logique bas. Dans ces états stables, le circuit ne consomme aucun courant puisqu'il n'existe aucun chemin conducteur entre les bornes d'alimentation Vcc et Gnd. En effet, dans chacune des branches 10 et 20, le transistor de sortie est bloqué quand le transistor d'entrée est passant, ou vice versa. Le circuit 10,20 ne consomme du courant que lors des phases de commutation, c'est-à-dire lors de la commutation du circuit d'un état stable dans l'autre, en réponse à la commutation des signaux POl et PDNI. Les grilles du premier et du second transistor de butée en tension MC1 et MC2 de chaque branche respectivement 10 et 20, sont respectivement reliées aux grilles du premier et du second transistor de butée en tension MC3 et MC4 de l'autre branche respectivement 20 et 10. En outre, dans un exemple où la tension d'alimentation positive est égale à 15 v (volt), les premières sont maintenues à un premier niveau de tension déterminé égal à 2/3 x Vcc, et les secondes sont maintenues à un second niveau de tension déterminé égal à 1/3 x Vcc, par des moyens appropriés non représentés (par exemple un pont diviseur de tension). Le premier niveau de tension déterminé 2/3 Vcc est entre le niveau de la première tension d'alimentation Vcc et le second niveau de tension déterminé 1/3 Vcc, et le second niveau de tension déterminé 1/3 Vcc étant entre le premier niveau de tension déterminé 2/3 Vcc et le niveau de la seconde tension d'alimentation Gnd. Les transistors MC1-MC4 sont montés en cascode, et sont toujours conducteurs, en sorte qu'ils laissent passer le courant qui, le cas échéant, circule dans les branches 10 ou 20. Les transistors MC2 et MC4 ont pour fonction de limiter l'excursion en tension des signaux respectivement PDL et PDNL entre les niveaux 0 et (Vcc/3) -Vt, où Vt désigne la valeur d'un seuil de conduction d'un transistor (en l'occurrence le transistor MC2 ou le transistor MC4, respectivement). De même, les transistors MC1 et MC3 ont pour fonction de limiter l'excursion en tension des signaux respectivement PDH et PDNH entre les niveaux Vcc et 2 x (Vcc/3) + Vt, où Vt désigne la valeur d'un seuil de conduction d'un transistor (en l'occurrence le transistor MC1 ou le transistor MC3, respectivement). On s'assure ainsi que tous les transistors du circuit bistable fonctionnent dans leur zone de fonctionnement normale, i. e., que leur tension grille-source Vgs reste inférieure à la valeur limite Vgsmax au-dessus de laquelle la couche d'oxyde de leur capacité de grille risque d'être endommagée (dans l'exemple la valeur Vgsmax est de l'ordre de 5,5 v). En supposant que les signaux de commutation PDNI et PDI commutent entre des niveaux de tension égaux à 0 v et 5 v, et que la tension d'alimentation positive soit égale à 15 v, les niveaux de tension des signaux de commutation sont donnés par le tableau 1 ci-dessous. Signaux Etat logique bas Etat logique haut PDNI et POl Ov 5v PDL et PDNL 0 v (Vcc/3) -Vt 5 v PDH et PDNH 2 x (Vcc/3) + Vt 10 v Vcc = 15 v Tableau 1 Pour décrire le fonctionnement de ce circuit, on suppose tout d'abord que les signaux d'entrée PDNI et PDI sont respectivement à l'état logique haut et à l'état logique bas. Dans ce cas les transistors d'entrée MN1 et MN2 sont respectivement conducteur et bloqué. Il s'ensuit que les signaux de sortie PDL et PDH sont à l'état logique bas, et que les signaux de sortie PDNL et PDNH sont à l'état logique haut. Par conséquent, les transistors de sortie MP1 et MP2 sont respectivement bloqué et conducteur. Le circuit 10,20 se trouve dans un premier état stable. Aucun courant ne circule à travers les branches 10 et 20 entre les bornes d'alimentation Vcc et Gnd. On dit alors que le courant statique dans le circuit est nul. Supposons maintenant que les signaux d'entrée PDNI et PDI commentent respectivement à l'état logique bas et à l'état logique haut. Les capacités parasites des transistors de la branche 20 (représentées symboliquement en traits discontinus comme étant connectées entre le drain des transistors et la masse Gnd), sont déchargées à travers les transistors MN2, MC4 et MC3, puisque le transistor d'entrée MN2 devient conducteur. Les signaux de sortie PDNL et PDNH commutent alors à l'état logique bas. Par conséquent, le transistor de sortie MP1 devient conducteur. Il s'ensuit que les capacités parasites des transistors de la branche 10 sont chargés à travers les transistors MP1, MC1 et MC2 (le transistor d'entrée MN1 étant devenu bloqué). Les signaux de sortie PDL et PDH commutent alors à l'état logique haut. Par conséquent, le transistor de sortie MP2 devient bloqué. Le circuit 10,20 se trouve alors dans le second état stable. Le courant statique dans le circuit est à nouveau nul. Bien entendu, le comportement du circuit est symétrique de celui décrit au paragraphe précédent, lorsque les signaux d'entrée PDNI et PDI commutent à nouveau respectivement à l'état logique haut et à l'état logique bas, en sorte de ramener le circuit 10,20 dans le premier état stable. Comme on l'aura compris, un courant ne circule dans les branches 10 ou 20 que lors des phases de commutation, pendant lesquelles le circuit 10,20 commute d'un état stable à l'autre. Plus vite les transistors de sortie MP1 ou MP2 commutent à l'état bloqué, plus courtes sont les phases de commutations, et moindre est le courant consommé par le circuit de translation. A la figure 2, on a représenté un circuit de translation 100, qui correspond au circuit de la figure 1, mais qui comprend en outre des moyens selon l'invention pour accélérer la commutation du circuit bistable 10,20. Ces moyens ont pour fonction de commuter à l'état bloqué le transistor de sortie MP1 ou MP2 de chaque branche respectivement 10 ou 20, lorsque le transistor d'entrée respectivement MN1 ou MN2 de cette branche commute à l'état conducteur, en réponse à la commutation à l'état logique haut des signaux d'entrée respectivement PDNI et PDI. En fait, ces moyens ne font qu'accélérer la commutation des transistors de sortie MP1 et MP2 qui se produit de toutes façons, plus ou moins rapidement selon le niveau de la tension d'alimentation positive Vcc. Toutefois, ces moyens ont aussi pour effet d'aider le circuit bistable à commuter lorsque la tension d'alimentation positive Vcc chute au point de compromettre le fonctionnement normal du circuit de la figure 1. Ces moyens comprennent, pour la branche 10 et/ou pour la branche 20, un miroir de courant associé générant un courant de blocage du transistor de sortie respectivement MP1 ou MP2 de cette branche, à partir d'un courant de conduction du transistor d'entrée respectivement MN1 ou MN2 de cette branche. Dans l'exemple représenté, les moyens d'accélération de la commutation comprennent un miroir de courant associé 21 et 22 pour chacune des branches respectivement 10 et 20, en sorte que la commutation du circuit bistable est accélérée dans chaque sens de commutation (d'un état stable vers l'autre, et réciproquement). Néanmoins, dans certaines applications, on peut se contenter d'un seul miroir de courant, pour n'accélérer la commutation du circuit bistable que dans un seul sens. Le miroir de courant 11 associé à la branche 10 comporte un transistor MOS de type N, référencé MN3, dont la source est connectée à la masse et dont la grille est connectée à la grille du transistor d'entrée MN1 de la branche 10. Il comporte en outre deux transistors MOS de type P, respectivement référencés MP3 et MP5, dont les sources sont connectées à la borne Vcc et dont les grilles sont reliées ensemble. En outre, leurs grilles sont reliées au drain de MP5 (dit autrement, MP5 est connecté en diode). Le drain de MP5 est relié au drain de MN3 à travers un transistor cascode MC6, qui est un transistor MOS de type N dont la grille est reliée au drain du transistor d'entrée MN1 de la branche 10 (dit autrement, le transistor cascode MC6 est commandé par le signal de sortie PDL). Enfin, le drain du transistor MP3 est connecté au drain du transistor de sortie MP2 de l'autre branche 20 du circuit bistable 10, 20, ce drain étant, ainsi qu'il a été dit plus haut, relié à la grille du transistor de sortie MP1 de la branche 10. Pour résumer, le miroir de courant 11 associé à la branche 10 est connecté entre la grille du transistor d'entrée MN1 et celle du transistor de sortie MP1 de cette branche. Le miroir de courant 21 associé à la branche 20 comporte des transistors MN4, MC5, MP4 et MP6 qui sont de même type que les transistors respectivement MN3, MC6, MP3 et MP5 du miroir 11, et qui sont connectés les uns avec les autres de la même manière que ces derniers. Le miroir 21 est connecté au circuit bistable 10,20 d'une manière symétrique de la connexion du miroir 11. En particulier, la grille de MN4 est reliée à la grille de transistor d'entrée MN2 de la branche 20, la grille de MC5 est reliée au train de ce dernier, et le drain de MP4 est relié au drain du transistor de sortie MP1 de l'autre branche 10 du circuit bistable 10,20. Les transistors cascode MC6 et MC5 compris dans les miroirs de courant respectivement 11 et 21, ne sont pas indispensables. Néanmoins, ils permettent de couper le courant circulant dans le miroir de courant correspondant en dehors des phases de commutation. Quand il existe, le transistor cascode MC6 ou MC5 de chaque branche respectivement 10 ou 20, est de même type (ici le type N) que le transistor d'entrée respectivement MN1 ou MN2 de cette branche, la grille du premier étant reliée au drain du second. Le fonctionnement des miroirs de courant 11 et 21 va maintenant être décrit par référence au fonctionnement du miroir de courant 11 lorsque le signal d'entrée PDNI commute à l'état logique haut, sachant que le fonctionnement du miroir de courant 21 est parfaitement symétrique lorsque le signal d'entrée PDI commute à l'état logique haut. Quant le signal d'entrée PDNI commute à l'état logique haut, le transistor d'entrée MN1 devient conducteur et les capacités parasites des transistors de la branche 10 se déchargent vers la masse à travers les transistors MC1, MC2 et MN1. Les courants de décharge ainsi générés correspondent au courant de conduction du transistor d'entrée MN1. Ce dernier est recopié par le miroir de courant 11 pour charger la capacité parasite sur le drain du transistor de sortie MP2 de l'autre branche 20. Lorsque cette capacité parasite est charge, le transistor de sortie MP1 de la branche 10 devient bloqué (puisque le signal PDNH est à l'état logique haut), ce qui achève la phase de commutation. Dit autrement, le miroir de courant 11 génère un courant de blocage du transistor de sortie MP1 à partir du courant de conduction du transistor d'entrée MN1 lorsque le signal d'entrée PDNI commute à l'état logique haut. De plus, quant la capacité parasite du transistor d'entrée MN1 de la branche 10 est déchargée, le signal PDL commute à l'état logique bas, ce qui bloque le transistor cascode MC6 du miroir de courant 11. Ainsi, celui-ci ne consomme pas de courant en dehors de la phase de commutation. A la figure 3, on a représenté une variante du circuit de translation 100 de la figure 2. Selon cette variante, le circuit bistable 10,20 n'est commandé que par un seul signal de commutation d'entrée. Dans l'exemple représenté, il s'agit du signal PDNI, qui commande la grille du transistor d'entrée MN1 de la branche 10. Afin de conserver le fonctionnement du circuit bistable tel que décrit plus haut en regard de la figure 1, sans avoir à générer un signal de commutation d'entrée qui soit l'inverse du signal PDNI pour commander la grille du transistor d'entrée MN2 de la branche 20, on prévoit ce qui suit. La grille du transistor d'entrée MN2 de la branche 20 est reliée au drain du transistor d'entrée MN1 de la branche 10. Dit autrement, la grille de MN2 est commandée par le signal de sortie PDL, qui est l'inverse logique du signal de commutation d'entrée PDNI. En outre, le circuit 100 comprend un condensateur de couplage Cc qui coopère avec le miroir de courant 21 associé à la branche 20 pour générer un courant de blocage du transistor de sortie MP2 de la branche 20 lorsque le signal de commutation d'entrée PDNI commute à l'état logique bas. Plus particulièrement, le condensateur Cc est connecté entre la source du transistor cascode MC5 d'une part et la grille du transistor d'entrée MN1 de la branche 10 d'autre part. Le condensateur Cc se charge, à travers le transistor MC5, lorsque le signal PDNI est à l'état logique haut. Lorsque le signal PDNI commute à l'état logique bas, le condensateur Cc se décharge vers la grille du transistor d'entrée MN1, et le miroir de courant 21 recopie ce courant de décharge (qui circule à travers le transistor cascode MC5 qui est alors conducteur tant que le niveau PDNL est à l'état logique haut) pour générer un courant de blocage du transistor de sortie MP2 de la branche 20. Plus précisément, ce courant charge les capacités parasites sur les drains des transistors MP1, MC1, MC2 et Min 1 de la branche 10. En conséquence, les signaux de sortie PDH et PDL commutent à l'état logique haut, ce qui bloque le transistor MP2. Les capacités parasites des transistors de la branche 20 se déchargent alors à travers les transistors cascode MC3 et MC4 et à travers le transistor d'entrée MN2 (qui devient conducteur dès que le signal PDL commute à l'état logique haut). On notera que, sans le condensateur de couplage Cc, les capacités parasites des transistors de la branche 10 resteraient déchargées et celles des transistors de la branche 20 resteraient chargées lorsque le signal PDNI commute à l'état logique bas, en sorte que le circuit bistable 10,20 ne commuterait pas. Cette variante propose donc une autre utilisation du miroir de courant 21, qui consiste à générer un courant de blocage du transistor de sortie MP2 de la branche 20 à partir du courant de décharge du condensateur de couplage Cc, grâce auquel les capacités parasites des transistors de la branche 10 sont chargées et celles des transistors de la branche 20 sont déchargées quant le signal d'entrée PDNI commute à l'état logique bas. On notera, en outre, que lorsque le circuit 100 ne comprend pas de transistor cascode MC5 dans le miroir de courant, le condensateur de couplage Cc est connecté entre le drain du transistor MP6, i. e., du transistor du miroir de courant 21 qui est monté en diode, d'une part, et la grille du transistor d'entrée MN1 de la branche 10 d'autre part. La figure 4 donne le schéma d'une autre variante du circuit 100 de la figure 2. Par souci de clarté, les capacités parasites ne sont pas représentées sur le schéma de la figure 4. Selon cette autre variante, les transistors d'entrée MN1 et MN2 sont des transistors MOS de type P (au lieu des transistors MOS de type N du circuit de la figure 2) et les transistors de sortie MP1 et MP2 sont des transistors MOS de type N (au lieu des transistors MOS de type P du circuit de la figure 2). Comme cela n'échappe pas à l'homme du métier, il en découle que tous les autres transistors sont également du type (N ou P) dual du type (respectivement P ou N) des condensateurs correspondants (et portant les mêmes références respectives) du circuit 100 de la figure 2. De même, il en découle que, du point de vue de la connexion des transistors, tout se passe comme si les bornes d'alimentation Vcc et Gnd était inversées. L'homme du métier étant familier avec la transposition du circuit de la figure 2 vers le circuit de la figure 4, il n'y a pas lieu de fournir ici une description plus détaillée ni une explication du fonctionnement de ce dernier. Bien entendu, les variantes des figures 3 et 4 peuvent se combiner, d'une manière qui est elle aussi à la portée de l'homme du métier. REVENDICATIONS 1. Circuit (100) de translation d'au moins un signal de commutation d'entrée (PDNI, PDI) comprenant un circuit bistable en technologie CMOS avec deux branches (10,20), chaque branche (10,20) étant connectée entre une première borne délivrant une première tension d'alimentation positive (Vcc) et une seconde borne délivrant une seconde tension d'alimentation négative ou nulle (Gnd), chaque branche (10,20) comportant un transistor d'entrée (MN1, MN2) et un transistor de sortie (MP1, MP2), le drain du transistor de sortie de chaque branche étant relié à la grille du transistor de sortie de l'autre branche, et le drain du transistor de sortie de chaque branche étant relié au drain du transistor d'entrée de la même branche à travers au moins un premier transistor de butée en tension (MC1, MC3), et comprenant en outre des moyens (11,21) d'accélération de la commutation du circuit bistable (10,20) permettant de commuter à l'état bloqué le transistor de sortie de chaque branche lorsque le transistor d'entrée de cette branche commute à l'état conducteur, dans lequel lesdits moyens d'accélération de la commutation comprennent, pour au moins une branche déterminée (10,20), un miroir de courant associé (11,21) générant un courant de blocage du transistor de sortie (MP1, MP2) de ladite branche déterminée à partir d'un courant de conduction du transistor d'entrée (MN1, MN2) de ladite branche déterminée (10,20). 2. Circuit selon la revendication 1, dans lequel chaque branche (10,20) comporte en outre un second transistor de butée en tension (MC2, MC4) en série avec le premier transistor de butée en tension (MC1, MC3) de la même branche (10,20). 3. Circuit selon la revendication 1 ou la revendication 2, dans lequel la grille du premier et/ou du second transistor de butée en tension (MC1, MC2) de chaque branche est reliée à la grille, respectivement, du premier et/ou du second transistor de butée en tension (MC3, MC4) de l'autre branche, et est maintenue, respectivement, à un premier niveau de tension déterminé (2/3 Vcc) et/ou à un second niveau de tension déterminé (1/3 Vcc), le premier niveau de tension déterminé (2/3 Vcc) étant entre le niveau de la première tension d'alimentation (Vcc) et le second niveau de tension déterminé (1/3 Vcc), et le second niveau de tension déterminé (1/3 Vcc) étant entre le premier niveau de tension déterminé (2/3 Vcc) et le niveau de la seconde tension d'alimentation (Gnd) de manière que les transistors de chaque branche fonctionnent dans leur zone de fonctionnement normale. 4. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel les moyens (11,21) d'accélération de la commutation comprennent un tel miroir de courant associé (11, 21) pour chaque branche (10,20). 5. Circuit selon l'une quelconque des revendications 1 à 4, dans lequel le miroir de courant (11,21) associé à une branche déterminée (10,20) est connecté entre la grille du transistor de sortie (MP1, MP2) et celle du transistor d'entrée (MN1, MN2) de ladite branche déterminée. 6. Circuit selon l'une quelconque des revendications 1 à 5, dans lequel les moyens (11,21) d'accélération de la commutation comprennent un transistor cascode disposé dans le miroir de courant associé (11,21) de chaque branche déterminée (10,20), permettant de couper le courant circulant dans ce miroir de courant en dehors des phases de commutation. 7. Circuit selon la revendication 6, dans lequel le transistor cascode (MC5, MC6) du miroir de courant associé à chaque branche déterminée (10,20) est de même type N ou P que le transistor d'entrée (MN1, MN2) de ladite branche déterminée (10,20), et dans lequel la grille du premier (MC5, MC6) est reliée au drain du second (MN1, MN2). 8. Circuit selon l'une quelconque des revendications 1 à 7 dans lequel les grilles des transistors d'entrée (MN1, MN2) sont commandées par des signaux de commutation d'entrée (PDNI, PDI) inverses l'un de l'autre. 9. Circuit selon l'une quelconque des revendications 1 à 7 dans lequel la grille du transistor d'entrée (MN1) d'une branche déterminée (10) est commandée par un signal de commutation d'entrée (PDNI), alors que la grille du transistor d'entrée (MN2) de l'autre branche (20) est reliée au drain du transistor d'entrée (MN1) de ladite branche déterminée (10), le circuit comprenant en outre un condensateur de couplage (Cc) qui coopère avec le miroir de courant associé à ladite autre branche (20) pour générer un courant de blocage du transistor de sortie (MP2) de ladite autre branche (20) lorsque ledit signal de commutation d'entrée (PDNI) commute à l'état logique bas. 10. Circuit selon la revendication 9, dans lequel le condensateur de couplage (Cc) est connecté entre le la source du transistor cascode (MC5) du miroir de courant associé à ladite autre branche (20) d'une part, et la grille du transistor d'entrée (MN1) de ladite branche déterminée (10) d'autre part. 11. Circuit selon l'une quelconque des revendications 1 à 10, dans lequel les transistors d'entrée (MN1, MN2) sont des transistors MOS de type N, et dans lequel les transistors de sortie (MP1, MP2) sont des transistors MOS de type P. 12. Circuit selon l'une quelconque des revendications 1 à 10, dans lequel les transistors d'entrée (MN1, MN2) sont des transistors MOS de type P, et dans lequel les transistors de sortie (MP1, MP2) sont des transistors MOS de type N.