FR 2830124 A1 20030328 FR 0112377 A 20010926 MÉMOIRE VIVE La présente invention concerne la réalisation de mémoires vives sous forme intégrée. Plus particulièrement, la présente invention concerne la réalisation de mémoires de type dynamique à accès direct (DRAM). De façon générale, une mémoire DRAM est constituée d'une matrice de cellules mémoire élémentaires placées à l'intersection de rangées (lignes de mot) et de colonnes (lignes de bit). Chaque cellule élémentaire est constituée d'un point mémoire capacitif (condensateur) et d'un élément de commande de ce point mémoire, généralement un transistor MOS. La grille du transistor MOS constitue la ligne de mot de la cellule. La région de source ou de drain du transistor de commande est en contact avec une première électrode du condensateur dont l'autre électrode ou plateau est commune à toutes les cellules d'au moins une colonne. La région de drain ou de source du transistor de commande est solidaire d'une ligne de bit commune à toutes les cellules d'une colonne. De façon constante, on souhaite augmenter au maximum la quantité de cellules élémentaires intégrées sur une surface de silicium donnée. Pour ce faire, on souhaite réduire au minimum les dimensions d'une cellule élémentaire. On désigne par F la plus petite dimension possible pour une ligne conductrice. Cette dimension minimale est également appelée règle minimale, car elle correspond à une règle de dessin imposée au concepteur par une technologie de fabrication utilisée. Le carré F2 de cette règle minimale F est donc la surface minimale ou surface unitaire d'un motif. On pourrait théoriquement réaliser des cellules élémentaires d'une surface du quadruple de la surface unitaire. Toutefois, en pratique, les cellules ont une dimension beaucoup plus grande. On a proposé, dans la revue 2000 IEEE, IEDM, pp 349 à 352, publiée le 10 décembre 2000, dans l'article "An orthogonal 6F2 Trench-Sidewall Vertical Device Cell for 4Gb/l6Gb DRAM" de C.J. Radens et al., une cellule DRAM d'une surface d' intégration de seulement six fois la surface unitaire (6 F2). La figure 1 illustre, en vue de dessus partielle et schématique, une mémoire comportant de telles cellules 6F2. Plus particulièrement, la figure 1 illustre deux lignes de bit BL1, BL2 parallèles. Chaque ligne de bit BL1, BL2 est large de la règle minimale F, et est séparée d' une ligne de bit voisine BL2, BL1 du double 2F de la règle minimale. Deux lignes de mot WL1 et WL2 parallèles sont séparées de cette même règle minimale F. Des points mémoire C11, C12, C21, et C22 sont formés, de la façon décrite ci-après en relation avec les figures 2A à 2E et 3, sous les intersections des lignes de bit BL1, BL2 et de mot WL1, WL2. La cellule 6F2 comporte enfin entre chaque ligne de mot WL1, WL2, entre deux points mémoire C11 et C21, C12 et C22, un contact de ligne de bit BLC1, BLC2. Les figures 2A à 2E illustrent, en vue en coupe partielle et schématique, selon l'axe A-A de la figure 1, c'est- à-dire un axe passant dans la ligne de bit BL2, des étapes successives d'un procédé de formation d'une telle cellule 6F2. La figure 3 est une vue en coupe selon l'axe B-B de la figure 1, parallèle à l'axe A-A, passant au-dessus des points mémoire C12 et C22 partageant la même ligne de bit BL2, mais en dehors de cette ligne de bit. Cette figure 3 correspond à une étape intermédiaire entre celles illustrées en figures 2C et 2D. Comme l'illustre la figure 2A, on commence par former, généralement par épitaxie, sur un substrat semiconducteur 1, typiquement de silicium, d'un premier type de conductivité, classiquement de type P, une région 2 dopée de type N. La région 2 est enterrée sous une région de surface ou caisson 3 de type P. La région enterrée 2 est destinée à servir d'électrode de plateau du point mémoire. Ensuite, on creuse une tranchée 4 dans le caisson 3, la région 2 et le substrat 1. La définition de l'emplacement et des dimensions de la tranchée 4 est effectuée à l'aide d'un premier masque. On forme ensuite sur une partie haute des parois de la tranchée 4 un anneau isolant 5 en oxyde de silicium. On dépose alors sur le fond et les parois de la tranchée 4 un isolant 6 à permittivité électrique élevée. On forme dans le substrat 1 et la région 2, autour de la partie basse de la tranchée 4, une région périphérique 7 fortement dopée de type N. Ensuite, on dépose, au fond de la tranchée 4, un matériau conducteur 8, généralement du silicium polycristallin. On forme ainsi un point mémoire élémentaire dont une électrode 7 est reliée par la région 2 aux électrodes similaires de plusieurs cellules et est séparée par un diélectrique 6 d'une deuxième électrode 8 propre à chaque point mémoire. Aux étapes suivantes, illustrées en figure 2B, on élimine l'isolant 5 sur une partie haute d'une des parois de la tranchée 4, par exemple celle de gauche. On dépose et on grave un matériau conducteur 9, identique au matériau 8, généralement du silicium polycristallin. Le matériau 9 est en contact par sa partie basse avec l'électrode 8. Cette partie basse est isolée du silicium périphérique (caisson 3, région 2) par l'anneau 5. Le matériau 9 est en contact dans sa partie haute avec le caisson 3 le long de la paroi d'où a été éliminé l'isolant 5. Une région 10 fortement dopée de type N est formée dans le caisson 3 par diffusion à partir du matériau 9. Enfin, on forme sur le matériau 9 un isolant épais 11. L'isolant 11 a pour objet d'isoler le matériau 9 de tout couplage parasite avec des structures conductrices formées aux étapes suivantes dans la partie supérieure de la tranchée 4. La région 10, diffusée depuis le matériau 9, dépasse vers le haut de la structure (surface du caisson 3) l'isolant épais 11. Aux étapes suivantes, illustrées en figure 2C, on forme un isolant mince 12 sur la paroi découverte de la tranchée 4 et sur la surface horizontale plane du caisson 3. On implante alors à la surface du caisson 3 une région 13 fortement dopée de type N. Ensuite, on dépose un matériau conducteur 14, généralement du silicium polycristallin. Le matériau 14 est destiné à servir de grille du transistor de commande, l'isolant 12 étant l'isolant de grille entre la grille 14 et le caisson vertical 3. Le résultat d'étapes suivantes est illustré en figure 3 qui est une vue en coupe selon la ligne B-B de la figure 1. On a creusé le caisson 3, ainsi qu'une partie de l'empilement formé dans la tranchée 4, de façon à ouvrir une tranchée d'isolement 15 peu profonde (STI) remplie d'un isolant. La tranchée d'isolement 15 est formée de façon à dépasser en profondeur le niveau du contact 9 et à atteindre 1 ' anneau isolant 5. Le deuxième masque utilisé pour creuser la tranchée d'isolement 15 doit donc être aligné avec précision par rapport au premier masque utilisé (figure 2A) pour creuser la tranchée 4. La formation de tranchées d'isolement 15 permet d'individualiser des cellules élémentaires voisines. Comme l'illustre la figure 2D, la grille 14 est ensuite complétée, par exemple en formant une couche 16 de siliciure de tungstène et une couche isolante 171. Ensuite, à l'aide d'un troisième masque qui doit être aligné avec précision par rapport aux premier et deuxième masques, on grave l'empilement des couches 14-16-171 de façon à définir (individualiser) les lignes de mot de chacune des cellules élémentaires. La grille 14-16-171 est ensuite munie sur ses parois verticales d'une structure isolante 172, généralement de même nature que la couche isolante 171. On dépose ensuite une couche isolante épaisse ou diélectrique interniveau 18 de façon que sa surface soit sensiblement plane. Le diélectrique interniveau 18 est de nature différente de l'isolant constituant la couche 171 et la structure isolante verticale 172, pour être gravable sélectivement par rapport à celui-ci. Aux étapes suivantes, illustrées en figure 2E, le procédé se poursuit en ouvrant le diélectrique interniveau 18 à l'aide d'un quatrième masque de façon à découvrir partiellement les régions de surface 13. Ce quatrième masque doit de nouveau être aligné avec précision par rapport aux trois masques précédents. On dépose sur le diélectrique 18 un matériau conducteur 19 de façon à au moins remplir ces ouvertures. Enfin, on grave, à l'aide d'un cinquième masque, le matériau 19 de façon à définir au-dessus du diélectrique 18 des contacts de ligne de bit avec les régions de source ou de drain 13. Le contact central illustré en figure 2E est le contact BLC2 de la figure 1. L'alignement du cinquième masque doit également être effectué avec précision par rapport aux masques antérieurs. On a ainsi formé, comme l'illustre la figure 2E, un point mémoire dont l'élément de commande est un transistor MOS ayant un canal sensiblement vertical. La région de surface 13 fortement dopée constitue une région de source du transistor. La région de drain du transistor est constituée par la région 10. Ce transistor comporte une grille de commande 14 isolée de la région de canal par un isolant mince 12. Ce transistor de commande permet la mise en contact éventuel d'une ligne de bit 19 avec la première électrode 9-8 d'un point mémoire dont la deuxième électrode ou plateau correspond aux régions 7 et 2. Un tel procédé de formation est relativement complexe du fait des cinq masques successivement utilisés qui doivent être alignés avec précision les uns par rapport aux autres. L'utilisation de tels masques conduit en outre à la formation de cellules élémentaires du sextuple de la surface unitaire, au lieu du quadruple comme cela serait théoriquement possible. La présente invention vise par conséquent à proposer une mémoire DRAM dont les cellules élémentaires occupent une surface d'un substrat semiconducteur plus restreinte. La présente invention vise également à proposer une telle mémoire dont la formation soit plus simple que la formation d'une mémoire occupant une plus grande surface. Pour atteindre ces objets, la présente invention prévoit un procédé de formation sous forme monolithique d'une mémoire vive de type dynamique à accès direct, comprenant les étapes suivantes : former, sur un substrat semiconducteur monocristallin, des bandes parallèles comprenant une couche isolante inférieure, une couche fortement conductrice, une couche semiconductrice monocristalline, et une couche isolante supérieure ; creuser, orthogonalement aux bandes, dans la couche isolante supérieure et dans au moins une partie de la couche semiconductrice, des premières et deuxièmes tranchées parallèles entre elles et chacune des premières et deuxièmes tranchées étant partagée par des cellules voisines ; former, dans chacune des premières tranchées, une première ligne conductrice selon la largeur des bandes ; former, dans chacune des deuxièmes tranchées, une paire de deuxièmes lignes parallèles conductrices distinctes, isolées par rapport aux couches périphériques à la deuxième tranchée ; remplir les premières et deuxièmes tranchées d'un matériau isolant ; éliminer les portions restantes de la couche isolante supérieure ; et déposer une couche conductrice. Selon un mode de réalisation de la présente invention, la formation des bandes parallèles comporte les étapes suivantes : former sur un premier substrat semiconducteur monocristallin une couche semiconductrice monocristalline reposant sur une première couche isolante ; former, sur la couche semiconductrice, une couche fortement conductrice puis une deuxième couche isolante ; creuser des tranchées parallèles dans la deuxième couche isolante, la couche fortement conductrice et la couche semiconductrice de façon à découvrir partiellement la première couche isolante ; retourner et coller la structure ainsi obtenue sur un deuxième substrat ; et éliminer le premier substrat, d'où il résulte que la première couche isolante devient la couche supérieure de la structure ainsi formée et la deuxième couche isolante la couche inférieure sous-jacente à la couche semiconductrice. Selon un mode de réalisation de la présente invention, les premières et deuxièmes tranchées sont creusées dans la couche isolante supérieure et au moins une partie de la couche semiconductrice de telle façon que les premières tranchées présentent une largeur minimale, et les deuxièmes tranchées présentent une largeur double de celle des premières tranchées, deux tranchées voisines étant distantes d'un intervalle minimal, chaque première tranchée étant encadrée par deux deuxièmes tranchées et chaque deuxième tranchée étant encadrée par deux premières tranchées. Selon un mode de réalisation de la présente invention, les premières et deuxièmes tranchées sont creusées de façon à maintenir entre la couche fortement conductrice et le fond de chacune des premières et deuxièmes tranchées une certaine épaisseur de la couche semiconductrice. Selon un mode de réalisation de la présente invention, les premières et deuxièmes tranchées sont creusées de façon à découvrir partiellement la couche fortement conductrice. Selon un mode de réalisation de la présente invention, on forme simultanément les premières lignes conductrices au fond de chaque première tranchée et les paires de deuxièmes lignes conductrices isolées au fond des deuxièmes tranchées. Selon un mode de réalisation de la présente invention, la formation simultanée des premières et des paires de deuxièmes lignes au fond des premières et deuxièmes tranchées comporte les étapes suivantes : déposer au fond et sur les parois des premières et deuxièmes tranchées une couche isolante ; déposer de façon conforme un matériau conducteur de façon à au moins remplir la première tranchée ; et éliminer le matériau conducteur de la surface de la première couche isolante. Selon un mode de réalisation de la présente invention, les lignes formées au fond des premières tranchées ne sont pas isolées par rapport aux couches semiconductrice et/ou conductrice périphériques. Selon un mode de réalisation de la présente invention, la formation, au fond des premières tranchées, de lignes non isolées par rapport aux couches semiconductrice et/ou conductrice périphériques comprend les étapes suivantes : déposer de façon conforme un matériau isolant au fond et sur les parois des premières et deuxièmes tranchées ; déposer de façon conforme une première sous-couche d'un matériau conducteur ; effectuer un bombardement directif de telle façon que le matériau conducteur ne soit bombardé que sur ses flancs dans les deuxièmes tranchées ; éliminer par gravure sélective les seules portions nonbombardées du matériau conducteur dans les premières tranchées ; éliminer les portions ainsi découvertes du matériau isolant précédemment déposé au fond des premières et deuxièmes tranchées ; déposer une deuxième sous-couche du matériau conducteur de façon à au moins remplir les premières tranchées ; et éliminer le matériau conducteur de la surface de la première couche isolante. Selon un mode de réalisation de la présente invention, le procédé comporte en outre, après l'étape de dépôt d'une couche conductrice les étapes suivantes : procéder à un aplanissement, d'où il résulte la formation, entre une première et une deuxième tranchées voisines, de surfaces conductrices indépendantes en contact avec la surface de la couche semiconductrice ; déposer sur l'ensemble de la structure un diélectrique mince à forte permittivité ; et déposer sur l'ensemble de la structure une couche conductrice. La présente invention prévoit également une mémoire dynamique à accès direct, comprenant : des bandes parallèles constituées de l'empilement, sur un substrat semiconducteur monocristallin, d'une couche isolante d'une ligne fortement conductrice et d'une couche semiconductrice ; des premières lignes conductrices passant orthogonalement aux bandes, chacune dans une première tranchée relativement étroite creusée dans au moins une partie de la couche semiconductrice ; des paires de deuxièmes lignes conductrices parallèles entre elles et aux premières lignes, chaque paire de deuxièmes lignes passant dans une deuxième tranchée relativement large creusée dans au moins une partie de la couche semiconductrice entre deux premières tranchées ; et des surfaces conductrices unitaires reposant sur la couche semiconductrice, ces surfaces étant définies à la surface des bandes par les intervalles séparant des première et deuxième tranchées voisines. Selon un mode de réalisation de la présente invention, les premières et deuxièmes tranchées n'atteignent pas les lignes fortement conductrices sous-jacentes, les deuxièmes lignes étant isolées par rapport à la couche semiconductrice périphérique et constituant les lignes de mot de la mémoire, les lignes fortement conductrices constituant les lignes de bit de la mémoire, et les surfaces unitaires constituant des premières électrodes individuelles des points mémoire de la mémoire. Selon un mode de réalisation de la présente invention, les premières lignes sont des lignes de polarisation de référence de la couche semiconductrice, indépendantes des paires de lignes passant dans les deuxièmes tranchées. Selon un mode de réalisation de la présente invention, les premières lignes sont isolées par rapport à au moins la couche semiconductrice périphérique. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles . la figure 1 illustre, en vue de dessus partielle et schématique, une mémoire comportant des cellules DRAM connues ; Les figures 2A à 2E illustrent, en vue en coupe partielle et schématique selon l'axe A-A de la figure 1, des étapes successives d'un procédé de formation d'une mémoire DRAM connue ; la figure 3 illustre, en vue en coupe partielle et schématique selon l'axe B-B de la figure 1, des étapes intermédiaires entre les étapes illustrées en figures 2C et 2D ; Les figures 4A à 4C illustrent, en vue en coupe partielle et schématique, des étapes de formation d'une matrice mémoire DRAM selon un mode de réalisation de l'invention ; la figure 5 illustre, en vue de dessus partielle et schématique, l'état d'une matrice mémoire DRAM selon l'invention en un état intermédiaire de sa formation ; les figures 6A à 6D illustrent, en vue en coupe partielle et schématique, des étapes de formation d'une mémoire DRAM selon un mode de réalisation de l'invention ultérieures aux étapes illustrées à la figure 4C ; la figure 7 illustre, en vue de dessus partielle et schématique, un mode de réalisation d'une mémoire selon l'invention ; et la figure 8 illustre, en vue en coupe partielle et schématique, une matrice mémoire DRAM selon un autre mode de réalisation de la présente invention. Par souci de clarté, les mêmes éléments sont désignés par les mêmes références aux différentes figures. En outre, comme cela est habituel dans la représentation de circuits intégrés, les différentes figures ne sont pas tracées à l'échelle. Le procédé de fabrication d'une cellule DRAM selon la présente invention commence, comme l'illustre la figure 4A, par la formation, sur un substrat semiconducteur monocristallin 20, d'une couche semiconductrice monocristalline 22 sur isolant (SOI). On obtient ainsi sur le substrat 20 l'empilement d'une première couche isolante 21 et d'une couche semiconductrice 22. On forme alors sur la couche semiconductrice 22 une couche 23 fortement conductrice, de préférence métallique, ou d'un alliage métallique. On dépose ensuite une deuxième couche isolante 24, relativement épaisse. La deuxième couche isolante 24 est déposée de façon que sa surface supérieure soit sensiblement plane. Ensuite, on dépose une troisième couche isolante sacrificielle 25. On creuse, à l'aide d'un premier masque, des tranchées parallèles 26 dans l'empilement de la couche monocristalline 22, de la couche 23 et de la couche isolante 24, de façon à découvrir partiellement la couche isolante 21. Les tranchées 26 présentent une largeur minimale, égale à la règle de dessin F et séparent des bandes d'une largeur également minimale, égale à la règle F. Aux étapes suivantes, illustrées en figure 4B, l'ensemble de la structure représentée en figure 4A est retourné et collé sur un deuxième substrat semiconducteur monocristallin 27. On obtient ainsi sur le deuxième substrat 27 une série de bandes constituées des couches isolante 24, conductrice 23 et semiconductrice 22 supportant la première couche isolante 21 et le premier substrat 20. Selon le mode de réalisation représenté en figure 4B, avant le retournement de la structure de la figure 4A, les tranchées 26 sont remplies d'un isolant 28. Après le dépôt de l'isolant 28 et avant retournement, l'ensemble de la structure est alors aplani, par exemple au moyen d'un polissage mécanochimique, afin de garantir une surface sensiblement plane pour faciliter le collage sur le deuxième substrat 27. Selon une variante non représentée, les intervalles (tranchées 26) entre des bandes distinctes sont maintenus vides. Ensuite, comme l'illustre la figure 4C, le premier substrat 20, maintenant supérieur à la structure, est éliminé, par exemple par une gravure humide sélective. La première couche isolante 21 constitue alors la couche supérieure de la structure. On forme ainsi des bandes parallèles dont chacune comporte sur un isolant inférieur 24, une ligne conductrice 23, une colonne semiconductrice monocristalline 22, et une couche isolante supérieure 21. On dépose ensuite sur la première couche isolante 21 une quatrième couche isolante 30. L'isolant constituant la couche 30 est différent de l'isolant constituant la couche 21. En effet, l'isolant 30 est un isolant sacrificiel destiné à servir de masque. On a ainsi formé, comme l'illustre partiellement et schématiquement, en vue de dessus, la figure 5, des lignes conductrices parallèles et indépendantes constituées par les portions de la couche fortement conductrice 23. Chaque ligne fortement conductrice 23 est sous-jacente à une colonne monocristalline 22. Deux colonnes voisines sont séparées par un isolant qui est soit de l'air, soit un matériau 28. Les figures 4A à 4C correspondaient à des vues en coupe selon l'axe C-C de la figure 5, c'est-à-dire l'axe perpendiculaire à l'axe d'extension des lignes 23. Nous allons maintenant décrire, en relation avec les figures 6A à 6D, la suite du procédé en nous plaçant selon un axe perpendiculaire à l'axe C-C, c'est-à-dire un axe parallèle à l'axe d'extension des bandes 24- 23-22-21-30. Plus particulièrement, comme l'illustre la figure 5, on se placera selon un axe D-D passant dans une telle bande 24- 23-22-21-30. La figure 6A illustre, partiellement et schématiquement, une telle coupe selon l'axe D-D à l'étape qui suit le dépôt de la quatrième couche 30 décrit précédemment en relation avec la figure 4C. Selon la présente invention, on creuse alors, à l'aide d'un deuxième masque, les quatrième et première couches isolantes 30 et 21 ainsi que la colonne monocristalline 22 de façon à former des tranchées parallèles. Le motif de tranchées selon l'invention prévoit la formation de paires de tranchées parallèles 31,32. Des premières tranchées 31 présentent une ouverture (largeur) réduite à la dimension minimale possible F pour une ligne conductrice dans une technologie considérée. Chaque première tranchée 31 est séparée de deuxièmes tranchées voisines 32 d'un intervalle sensiblement égal à cette dimension (ou règle) minimale F. Les deuxièmes tranchées 32 sont deux fois plus large (2 F) que les premières tranchées 31. Comme cela ressortira mieux de la description ci-après, chaque tranchée 31 ou 32 est partagée entre deux cellules voisines. On a représenté en figures 6A-6D deux premières tranchées étroites 31 encadrant une deuxième tranchée large 32. L'alignement du deuxième masque de creusement des premières et deuxièmes tranchées 31 et 32 ne présente pas de contrainte d'alignement particulière par rapport au premier masque de creusement des tranchées 26 (figure 4A). Plus particulièrement, les tranchées 31,32, doivent être formées de façon à être perpendiculaires aux lignes 23, c'est-à-dire selon l'axe C-C de la figure 5. Comme cela ressortira mieux de la description ci-après, il n'y a aucune contrainte d'alignement latéral (selon l'axe D-D de la figure 5). Après enlèvement du quatrième isolant 30, comme l'illustre la figure 6B, on forme une cinquième couche isolante 33 sur les parois et le fond d'au moins les deuxièmes tranchées larges 32. La couche 33 est de préférence un isolant mince. Selon un mode de réalisation, la couche 33 est également formée sur les parois et le fond de chaque première tranchée étroite 31. Ensuite, on dépose de façon conforme une couche d'un matériau conducteur. Cette couche est gravée de façon à l'éliminer de la surface de la couche isolante 21. Cette élimination est effectuée par une gravure anisotrope. Ainsi, le matériau conducteur est maintenu en place dans les premières et deuxièmes tranchées 31 et 32 aux emplacements où il est le plus épais et éliminé des emplacements où il est plus fin. On forme ainsi au fond de chaque tranchée étroite 31 une ligne conductrice continue 341. Au fond de chaque tranchée large 32, seules deux lignes latérales distinctes 342 et 343 restent en place. Chaque ligne 342 et 343 s'appuie sur le fond et une des parois de la tranchée 32, et est isolée du substrat actif 22 par la couche isolante 33. Les lignes 341,342 et 343 s'étendent perpendiculairement à la ligne 23 sous-jacente. Comme le comprendra l'homme de l'art, les tranchées 31 et 32 sont creusées dans les multiples bandes 24-23- 22-21 parallèles précédemment formées. Chaque ligne 341, 342 ou 343 passe donc au-dessus de toutes les lignes 23. Ce croisement s'effectue même si le masque de creusement des premières et deuxièmes tranchées 31 et 32 est décalé latéralement selon l'axe D-D de la figure 5. Ensuite, comme l'illustre la figure 6C, on dépose sur l'ensemble de la structure un sixième isolant 35. L'isolant 35 est déposé de façon à remplir les tranchées 31 et 32. Par exemple, après dépôt d'une couche isolante relativement épaisse, on effectue un aplanissement par polissage mécano-chimique de façon à découvrir les portions restantes de la première couche isolante 21. Ensuite, on retire la première couche isolante 21. On découvre ainsi des portions de la colonne semiconductrice monocristalline 22. Chacune de ces portions est délimitée par une première tranchée étroite 31, par une deuxième tranchée 32, selon l'axe D-D de la figure 5 et par l'isolant interbande 28 selon l'axe C-C de la figure 5. Ces portions découvertes présentent une surface égale au produit de l'intervalle entre des premières et deuxièmes tranchées par l'intervalle interbande. Leur surface est donc unitaire. On effectue ensuite un dépôt conforme d'une couche 36 d'un matériau conducteur. Le dépôt de la couche 36 est suivi d'un polissage mécano-chimique. On individualise ainsi entre deux tranchées 31 et 32 une surface conductrice 36 en contact avec le substrat actif 22. Enfin, comme l'illustre la figure 6D, la structure est complétée par une gravure partielle du sixième isolant 35, par le dépôt conforme d'une couche d'un diélectrique de permittivité électrique élevée 37, et par le dépôt d'une couche conductrice 38. La couche conductrice 38, de préférence similaire au matériau 36, est déposée de façon que sa surface supérieure soit plane. Pour ce faire, il sera possible de mettre en oeuvre après le dépôt d'une couche 38 relativement épaisse un polissage mécanochimique. On a ainsi formé une mémoire DRAM dont des colonnes sont constituées par des bandes et dont des rangées sont constituées par les lignes formées dans les deuxièmes tranchées. La figure 6D illustre deux cellules d'une mémoire selon un mode de réalisation de l'invention. Les surfaces conductrices unitaires 36 constituent les premières électrodes individuelles de différents points mémoire. L'isolant interélectrode est le diélectrique 37. La deuxième électrode commune à plusieurs points mémoire est la couche 38. La zone de canal du transistor de commande de chaque point mémoire est verticale, dans la colonne monocristalline 22. Elle est définie par une grille 342 ou 343 et un isolant de grille constitué par le cinquième isolant 33. Une région de drain ou de source se trouve à la surface de la colonne 22, en contact avec la surface conductrice 36. Une région de source ou de drain est enterrée dans la colonne 22 à proximité et en contact avec la ligne 23. La ligne de bit est constituée par la ligne 23. Elle est commune à toutes les cellules d'une bande. La formation des différentes régions de canal, de drain et de source est effectuée par implantation lors des différentes étapes de formation. Par exemple, lors de la formation par épitaxie de la couche semiconductrice monocristalline 22 (figure 4A), on effectue in situ un dopage de caisson. Ensuite, on forme, par implantations successives à faible (LDD) et forte (HDD) densité avant le dépôt de la couche fortement conductrice 23, la région de source ou de drain destinée à se trouver (après le retournement ultérieur décrit en relation avec la figure 4B) au fond de colonne. Après l'ouverture (figure 6A) des paires de tranchées parallèles 31 et 32, l'implantation de caisson est complétée afin de conférer au canal des transistors le dopage approprié. Ensuite, après dépôt du matériau conducteur dans les paires de tranchées parallèles 31 et 32, mais avant sa gravure (figure 6B) pour former les lignes 341,342 et 343, on peut doper ce matériau. Après cette gravure, on effectue un dopage à faible densité (LDD) de la région de drain ou de source formée à la surface de la colonne 22. Enfin, après retrait de la première couche isolante 21 et avant le dépôt (figure 6C) de la surface conductrice 36, on procède à un dopage forte densité (HDD) de la région de drain ou de source formée à la surface de la colonne 22. En outre, la présente invention prévoit également une polarisation de référence de la région de canal par la ligne 341 formée dans la tranchée étroite 31. On notera que chaque tranchée 31,32 est avantageusement partagée par deux cellules mémoire. La figure 6D illustre, par exemple, deux points mémoire complets de part et d'autre de la plus grande tranchée 32 au centre de la figure. Chacune des lignes distinctes 342,343 formées dans cette tranchée est la ligne de mot d'une cellule élémentaire distincte. De même, pour la ligne de polarisation de référence 341 de la colonne 22, elle assure la polarisation soit directement, soit par influence, comme cela sera détaillé ci-après, de deux "caissons" verticaux de transistors de commande intermédiaires entre deux tranchées 31 et 32 et sous-jacents à deux points mémoire 36-37-38 distincts. Un tel partage est illustré en figure 6D par les lignes pointillées verticales passant au centre des premières et deuxième tranchées. Du fait d'un tel partage, une dimension d'une cellule selon l'invention est la somme de la moitié de la largeur d'une première tranchée étroite 31, de l'intervalle séparant une première tranchée étroite 31 d'une deuxième tranchée plus large 32 et de la moitié de la largeur d'une deuxième tranchée 32. Cette largeur est donc égale à la somme de la moitié de la règle minimale, de la règle minimale et de la moitié du double de la règle minimale, soit deux fois et demie la règle minimale (2,5 F) . L'autre dimension d'une cellule selon l'invention est l'écart standard entre deux lignes de bit illustré précédemment en relation avec la figure 5, c'est-à-dire le double (2 F) de la règle minimale. La surface occupée par une cellule selon l'invention est donc le quintuple de la surface unitaire (2,5 F*2 F = 5 F2). La figure 7 illustre, en vue de dessus schématique et partielle, une partie d'une matrice mémoire DRAM selon le mode de réalisation de l'invention décrit précédemment en relation avec les figures 4A-C, 5 et 6A-D. Une telle mémoire comporte donc des lignes de bit 23 parallèles et enterrées sous une colonne semiconductrice (22, figures 4 et 6) dans laquelle sont réalisées au fond et en surface des régions de source et de drain d'un transistor vertical. Deux lignes de bit voisines 23 sont isolées par un isolant 28. Les grilles 342,343 des transistors verticaux de commande des points mémoires (lignes de mot) sont orthogonales aux lignes de bit. Chaque paire de cellules voisines est également associée à une ligne 341 de polarisation de référence du substrat parallèle aux lignes de mot. Chaque point mémoire de la matrice est intercalé entre une ligne de mot et une ligne de référence, à l'aplomb d'une ligne de bit 23. Les dimensions 2 F*2, 5 F d'une cellule selon l' invention sont mises en évidence sur cette vue de dessus de la figure 7. Un avantage d'un procédé selon invention est qu'il impose le recours à seulement deux masques (ouverture des tranchées 26, ouverture des tranchées 31, 32). Tous les autres traitements sont auto-alignés. Un autre avantage est que l'alignement du deuxième masque par rapport au premier masque n'est pas critique. Plus particulièrement, la seule contrainte à respecter est une règle d'orthogonalité des deux masques qui est acquise facilement avec un nombre restreint de repères. Un éventuel désalignement latéral est sans incidence sur la réalisation de la structure. En effet, toutes les rangées (deuxièmes tranchées 32) coupent toutes les colonnes (bandes 24-23-22) de la matrice en définissant de mêmes surfaces unitaires propres à la formation de contacts indépendants 36 après l'enlèvement de la première couche isolante 21. Comme aucune contrainte d'alignement n'est à prendre en compte, aucune garde n'est nécessaire et la surface d'une cellule élémentaire peut-être réduite. La surface d'une cellule mémoire selon l'invention obtenue avec un tel procédé simplifié est avantageusement réduite, comme cela a été décrit précédemment, au quintuple 5 F2 de la surface unitaire. A titre d'exemple non-limitatif, en considérant que, dans les technologies actuelles, la règle minimale F est de l'ordre de 0,16 à 0,30 m, par exemple d'environ 0,20 m, les natures et épaisseurs des diverses couches successivement déposées sont les suivantes : - premier et deuxième substrats 20 et 27 : substrats semiconducteurs monocristallins, par exemple de silicium - première couche isolante 21 constituée . d'oxyde de silicium (Si02), formé à la surface du premier substrat 20, d'une épaisseur comprise entre 40 et 400 nm par exemple de l'ordre de 100 nm, et . de nitrure de silicium (Si3N4), d'une épaisseur de 40 à 400 nm, par exemple de 100 nm ; - couche 22 : semiconducteur monocristallin, par exemple silicium, par exemple de type P, d'une épaisseur comprise entre 0,3 et 0,8 m, par exemple de 0,5 m ; - couche fortement conductrice 23 : de préférence métallique, telle qu'une couche de siliciure de tungstène (WSi2), d'une épaisseur comprise entre 0,2 et 0,3 m, par exemple de l'ordre de 0,22 m ; - deuxième couche isolante 24 constituée . de nitrure de silicium, d'une épaisseur comprise entre 0,2 et 0,3 m, et . d'oxyde de silicium, d'une épaisseur comprise entre 0,05 et 0,1 m ; - troisième couche isolante (sacrificielle) 25 : oxyde de silicium, d'une épaisseur de l'ordre de 0,3 m. Dans ce cas, la partie supérieure en oxyde de silicium du multicouche 24 est éliminée lors de l'enlèvement du masque 25 (figures 4A-B) ; - isolant interbande 28 : oxyde de silicium ; - quatrième couche isolante (sacrificielle) 30 en oxyde de silicium, d'une épaisseur de l'ordre de 0,4 m. Dans ce cas, la partie (initialement inférieure, devenue supérieure après retournement et élimination du premier substrat 20 ; 4C) en oxyde de silicium du multicouche 21 est éliminée lors de l'enlèvement du masque 30 (figure 6B) ; - tranchées 31, 32 : profondeur 0,4 m ; - cinquième isolant (de grille) 33 : oxyde de silicium formé par oxydation thermique du substrat 22, d'une épaisseur de l'ordre de 3 nm ; - matériau conducteur de ligne 341,342, 343 : silicium polycristallin, d'une épaisseur qui dépend de la technologie considérée. L'épaisseur déposée sera au moins égale à la moitié F/2 de la règle minimale de façon à garantir lors de la gravure sélective décrite précédemment en relation avec la figure 6B la formation d'une ligne continue 341 au fond de chaque première tranchée étroite 31 d'une largeur égale à la règle minimale F. Toutefois, on veillera à ne pas déposer une épaisseur trop importante de silicium polycristallin, afin de permettre une différenciation aisée des deux lignes de mot distinctes 342,343 passant dans une tranchée large 32. La colonne 22 étant en silicium de type P dans l'exemple considéré, la ligne de polarisation de référence 341 est polarisée de façon à maintenir le "caisson" du transistor de commande vertical à la masse. - sixième isolant (de remplissage) 35 : oxyde de silicium ; - matériau conducteur 36 : silicium polycristallin d'une épaisseur comprise entre 30 et 300 nm par exemple de l'ordre de 100 nm ; - diélectrique à forte permittivité électrique 37 : un isolant propre à constituer l'isolant interélectrode du point mémoire, par exemple du nitrure de silicium d'une épaisseur de 5 nm ou de l' oxyde de tantale (Ta205) d' une épaisseur de 10 nm ; et - électrode plateau 38 : silicium polycristallin. Après aplanissement, on veillera à maintenir une épaisseur suffisante pour assurer l'homogénéité de répartition des potentiels de l'ordre de 200 à 400 nm , par exemple d'environ 250 nm. Selon une variante, dont le résultat est illustré en figure 8, après l'étape de dépôt d'un isolant de remplissage 35 décrite précédemment en relation avec la figure 6B, on effectue une gravure de ce matériau isolant 35 de façon à l'éliminer complètement des premières tranchées 31, c'est-à-dire de façon à découvrir la surface supérieure de chaque ligne continue 341 formée dans le fond de chaque première tranchée 31. Compte tenu de la quantité accrue d'isolant 35 dans chaque deuxième tranchée 32, les surfaces supérieures des lignes 342 et 343 sont découvertes, mais il demeure une partie de la couche 35 au fond de chaque deuxième tranchée 32, entre les lignes 342 et 343. On dépose alors de façon conforme une couche mince d'un isolant. On effectue ensuite une gravure anisotrope de façon à éliminer cette couche mince de la surface supérieure de la première couche isolante 21. On laisse ainsi en place sur les parois verticales des tranchées 31 et 32 et des lignes 342,343 des espaceurs isolants 50. On forme ensuite une couche fortement conductrice par exemple de siliciure de tungstène 51. Cette couche 51 n'est formée que sur les surfaces des lignes 341,342 et 343 comprises entre deux espaceurs 50. Enfin, les tranchées sont remplies d'un matériau isolant 55 de la façon décrite précédemment en relation avec la figure 6B pour le matériau 35. De préférence, le matériau 35, les espaceurs 50 et le matériau de remplissage 55 sont de même nature, par exemple de l'oxyde de silicium. Ensuite, le procédé de formation d'une mémoire selon l'invention se poursuit, par exemple de la façon décrite précédemment en relation avec les figures 6C et 6D. Un avantage du mode de réalisation particulier décrit avec les figures 4 à 8 est que le transfert d'un électron s'effectue linéairement, selon une verticale, dans la colonne semiconductrice 22 sous-jacente à l'électrode 36. Le temps d'accès à une cellule mémoire selon l'invention est alors avantageusement réduit par rapport à une cellule standard. Selon une variante non représentée, il peut être souhaitable de ne pas conserver le cinquième isolant 33 entre la colonne 22 et sa ligne 341 de polarisation de référence. Alors, il sera possible de déposer après formation du cinquième isolant 33, une première sous-couche mince du conducteur de ligne, et d'effectuer un bombardement ionique directif tel que seules les parois des grandes tranchées 32 sont bombardées. Alors, il est possible de mettre en oeuvre une gravure humide sélective telle que soit éliminée uniquement la partie de la sous-couche non bombardée dans chaque première tranchée étroite 31. Après une telle élimination, il est possible d'éliminer sélectivement le cinquième isolant 33 dans les seules premières tranchées 31. Enfin, on déposera une deuxième sous-couche du matériau de ligne de façon à former dans chaque tranchée 31 une ligne de polarisation 341 directement en contact avec la colonne semiconductrice périphérique 22, et à accroître l'épaisseur des lignes de mot 342 et 343 dans chaque grande tranchée voisine 32. Le procédé se poursuit ensuite selon l'un quelconque des modes de réalisation décrits dans la présente description. La polarisation de référence de la colonne semiconductrice 22 par la ligne 341 s'effectue alors directement, et non pas par influence comme dans les cas où on conserve un isolant au fond de la première tranchée 31. Selon une autre variante, si on atteint des dimensions très petites, telles que la dimension minimale F soit de l'ordre de 0,2 m, il sera possible de se passer d'un contrôle de polarisation de la colonne 22. Toutefois, on ne supprimera alors pas les premières tranchées 31. On maintiendra les tranchées étroites 31 à leur dimension minimale F et on ouvrira les premières et deuxièmes tranchées 31 et 32 de façon à former, autour d'un caisson vertical semiconducteur monocristallin 22, une grille enveloppante. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'homme de l'art saura adapter les niveaux de dopage et les conditions d'implantation pour obtenir un fonctionnement désiré. En outre, quand un type de conductivité a été indiqué, ce type de conductivité n'a pas pour objet de limiter la présente invention à ce type particulier. Un fonctionnement avec des types de conductivité opposés serait possible. Par ailleurs, lorsque des exemples de matériaux et/ou de dimension ont été indiqués, ces exemples n'ont pas pour objet de limiter la présente invention à de tels exemples. Seul le caractère isolant, semiconducteur ou conducteur des matériaux décrits est à considérer et l'homme de l'art saura modifier les matériaux utilisés en fonction d'une technologie considérée. De même, chaque monocouche peut être remplacée par une structure multicouche. De façon similaire, toute structure multicouche peut être remplacée par une structure monocouche ou comportant plus de sous-couches que dans les exemples décrits. L'homme de l'art saura également utiliser le substrat 27 sous-jacent à une mémoire selon l'invention pour réaliser des circuits périphériques à cette mémoire, en dehors de la zone occupée par celle-ci. REVENDICATIONS 1. Procédé de formation sous forme monolithique d'une mémoire vive de type dynamique à accès direct, caractérisé en ce qu'il comprend les étapes suivantes : former, sur un substrat semiconducteur monocristallin (27), des bandes parallèles comprenant une couche isolante inférieure (24), une couche fortement conductrice (23), une couche semiconductrice monocristalline (22), et une couche isolante supérieure (21) ; creuser, orthogonalement auxdites bandes, dans la couche isolante supérieure et dans au moins une partie de la couche semiconductrice, des premières (31) et deuxièmes (32) tranchées parallèles entre elles et chacune des premières et deuxièmes tranchées étant partagée par des cellules voisines ; former, dans chacune desdites premières tranchées, une première ligne conductrice (341) selon la largeur des bandes ; former, dans chacune desdites deuxièmes tranchées, une paire de deuxièmes lignes parallèles conductrices distinctes (342,343), isolées par rapport aux couches périphériques à la deuxième tranchée ; remplir les premières et deuxièmes tranchées d'un matériau isolant (35 ; 55) ; éliminer les portions restantes de la couche isolante supérieure ;et déposer une couche conductrice (36). 2. Procédé selon la revendication 1, caractérisé en ce que la formation des bandes parallèles comporte les étapes suivantes : former sur un premier substrat semiconducteur monocristallin (20) une couche semiconductrice monocristalline (22) reposant sur une première couche isolante (21) ; former, sur la couche semiconductrice, une couche fortement conductrice (23) puis une deuxième couche isolante (24) ; creuser des tranchées parallèles (26) dans la deuxième couche isolante, la couche fortement conductrice et la couche semiconductrice de façon à découvrir partiellement la première couche isolante ; retourner et coller la structure ainsi obtenue sur un deuxième substrat (27) ; et éliminer le premier substrat, d'où il résulte que la première couche isolante devient la couche supérieure de la structure ainsi formée et la deuxième couche isolante la couche inférieure sous-jacente à la couche semiconductrice. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que les premières (31) et deuxièmes (32) tranchées sont creusées dans la couche isolante supérieure (24) et au moins une partie de la couche semiconductrice (22) de telle façon que les premières tranchées (31) présentent une largeur minimale (F), et les deuxièmes tranchées (32) présentent une largeur double de celle des premières tranchées (2 F), deux tranchées voisines étant distantes d'un intervalle minimal (F), chaque première tranchée étant encadrée par deux deuxièmes tranchées et chaque deuxième tranchée étant encadrée par deux premières tranchées. 4. Procédé selon la revendication 3, caractérisé en ce que les premières (31) et deuxièmes (32) tranchées sont creusées de façon à maintenir entre la couche fortement conductrice (23) et le fond de chacune desdites premières et deuxièmes tranchées une certaine épaisseur de la couche semiconductrice (22). 5. Procédé selon la revendication 3, caractérisé en ce que les premières (31) et deuxièmes (32) tranchées sont creusées de façon à découvrir partiellement la couche fortement conductrice (23) . 6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il consiste à former simultanément les premières lignes conductrices (341) au fond de chaque première tranchée (31) et les paires de deuxièmes lignes conductrices isolées (342,343) au fond des deuxièmes tranchées (32). 7. Procédé selon la revendication 6, caractérisé en ce que la formation simultanée des premières (341) et des paires de deuxièmes lignes (342,343) au fond des premières (31) et deuxièmes (32) tranchées comporte les étapes suivantes : déposer au fond et sur les parois des premières et deuxièmes tranchées une couche isolante (33) ; déposer de façon conforme un matériau conducteur de façon à au moins remplir la première tranchée (31) ; et éliminer ledit matériau conducteur de la surface de la première couche isolante (21). 8. Procédé selon la revendication 6, caractérisé en ce que les lignes (341) formées au fond des premières tranchées (31) ne sont pas isolées par rapport aux couches semiconductrice (22) et/ou conductrice (23) périphériques. 9. Procédé selon la revendication 8, caractérisé en ce qu'il comprend les étapes suivantes : déposer de façon conforme un matériau isolant (33) au fond et sur les parois des premières (31) et deuxièmes (32) tranchées ; déposer de façon conforme une première sous-couche d'un matériau conducteur ; effectuer un bombardement directif de telle façon que ledit matériau conducteur ne soit bombardé que dans les deuxièmes tranchées ; éliminer par gravure sélective les seules portions nonbombardées dudit matériau conducteur dans les premières tranchées ; éliminer les portions ainsi découvertes dudit matériau isolant précédemment déposé au fond desdites premières et deuxièmes tranchées ; déposer une deuxième sous-couche dudit matériau conducteur de façon à au moins remplir les premières tranchées (31) ; et éliminer ledit matériau conducteur de la surface de la première couche isolante (21). 10. Procédé selon l'une quelconque des revendications 1 à 9, caractérisé en ce qu'il comporte, après l'étape de dépôt d'une couche conductrice (36) les étapes suivantes : procéder à un aplanissement, d'où il résulte la formation, entre une première (31) et une deuxième (32) tranchées voisines, de surfaces conductrices indépendantes en contact avec la surface de la couche semiconductrice (22) ; déposer sur l'ensemble de la structure un diélectrique mince à forte permittivité (37) ;et déposer sur l'ensemble de la structure une couche conductrice (38). 11. Mémoire dynamique à accès direct, caractérisée en ce qu'elle comprend : des bandes parallèles constituées de l'empilement, sur un substrat semiconducteur monocristallin (27), d'une couche isolante (24) d'une ligne fortement conductrice (23) et d'une couche semiconductrice (22) ; des premières lignes conductrices passant orthogonalement auxdites bandes, chacune dans une première tranchée (31) relativement étroite creusée dans au moins une partie de la couche semiconductrice (22) ; des paires de deuxièmes lignes conductrices (342, 343) parallèles entre elles et auxdites premières lignes, chaque paire de deuxièmes lignes passant dans une deuxième tranchée (32) relativement large creusée dans au moins une partie de la couche semiconductrice (22) entre deux premières tranchées ; et des surfaces conductrices unitaires (36) reposant sur la couche semiconductrice, ces surfaces étant définies à la surface desdites bandes par les intervalles séparant des première et deuxième tranchées voisines. 12. Mémoire selon la revendication 11, caractérisé en ce que les premières et deuxièmes tranchées (31, 32) n'atteignent pas les lignes fortement conductrices sous-jacentes (23), les deuxièmes lignes (342, 343) étant isolées par rapport à la couche semiconductrice (22) périphérique et constituant les lignes de mot de la mémoire, lesdites lignes fortement conductrices constituant les lignes de bit de la mémoire, et les surfaces unitaires (36) constituant des premières électrodes individuelles des points mémoire de la mémoire. 13. Mémoire selon la revendication 12, caractérisée en ce que les premières lignes (341) sont des lignes de polarisation de référence de la couche semiconductrice (22), indépendantes des paires de lignes (342,343) passant dans les deuxièmes tranchées (32) . 14. Mémoire selon la revendication 12, caractérisée en ce que les premières lignes (341) sont isolées par rapport à au moins la couche semiconductrice (22) périphérique.