FR 2831314 A1 20030425 FR 0213199 A 20021023 CHAMP DE L'INVENTION Cette invention se rapporte d'une manière générale aux circuits électroniques. De manière plus particulière, cette invention se rapporte à la réduction de la puissance moyenne dans des réseaux de RAM. ARRIERE PLAN DE L'INVENTION Comme un nombre plus important de circuits électroniques est inclus sur une seule puce, la puissance dissipée par une seule puce continue à augmenter. De manière à conserver la température d'un seul circuit intégré (IC) à une température raisonnable, plusieurs techniques ont été utilisées pour refroidir l'IC. Par exemple, des ailettes de refroidissement élaborées ont été attachées au substrat des IC. En outre, des ventilateurs ont été placés près d'un groupe d'IC pour les refroidir. Dans certains cas, des liquides ont été utilisés pour réduire la chaleur produite par les IC. Ces solutions peuvent être coûteuses et peuvent demander beaucoup d'espace, alors que l'espace est très coûteux. Si la puissance appliquée aux IC peut être réduite tout en obtenant encore des niveaux d'intégration plus élevés, le coût et la surface des dispositifs qui utilisent des IC peuvent être réduits. Le nombre de bits contenus dans une puce de mémoire à semiconducteur a, en moyenne, quadruplé tous les trois ans. Il en résulte que la puissance que les mémoires à semiconducteur consomment a augmenté. Les systèmes informatiques peuvent utiliser un grand nombre de mémoires à semiconducteur indépendantes. Une partie de la mémoire à semiconducteur utilisée par ces systèmes informatiques peut être maintenue dans un mode de repos pendant un certain temps. La partie de la mémoire qui est maintenue au repos ne fait pas l'objet d'accès pour des données et par conséquent, possède des besoins en puissance inférieurs à celle des parties de la mémoire à semiconducteur qui font l'objet d'accès. Les sections de mémoire qui ne font pas l'objet d'accès peuvent être surveillées. Après identification des sections de mémoire qui ne font pas l'objet d'accès, il est possible d'abaisser la puissance dans ces sections en réduisant la tension qui leur est appliquée. Quand des sections de mémoire font l'objet d'un accès, la tension peut être augmentée, ce qui fournit des temps de lecture et d'écriture plus courts. De cette manière, la puissance peut être adressée vers des sections de la mémoire qui peuvent tirer avantage d'une tension plus élevée et la puissance peut être enlevée des sections qui peuvent ne pas avoir besoin d'autant de puissance. La description qui fait suite d'un dispositif et d'un procédé pour commander la tension appliquée à des réseaux individuels de mémoires résout un besoin existant dans la technique pour réduire la puissance dans des IC et des systèmes informatiques tout en conservant les contraintes de performance. RÉSUMÉ DE L'INVENTION La présente invention prévoit un circuit pour réduire la puissance dans un réseau de mémoires, ledit circuit comprenant une diode polarisée en direct en série avec une fourniture d'alimentation, dans lequel ladite diode peut être validée ou invalidée. L'invention prévoit aussi un circuit pour diminuer les temps d'écriture et de lecture dans un réseau de mémoires, ledit circuit comprenant une diode polarisée en direct en série avec une fourniture d'alimentation, dans lequel ladite diode peut être validée ou invalidée. L'invention prévoit aussi un circuit pour réduire la puissance dans une pluralité de réseaux de mémoires, ledit circuit comprenant : un jeu de diodes ; un jeu de sources de tension commandées ; un jeu de NFET ; danslequel toutes les sources dudit jeu de NFET et toutes les cathodes dudit jeu de diodes sont connectées de manière électrique à GND ; danslequel au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes est connecté à une connexion électrique négative d'un membre de ladite pluralité de réseaux de mémoires ; dans lequel tous les membres de ladite pluralité de réseaux de mémoires sont connectés à au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes ; dans lequel au moins une grille d'un NFET parmi ledit jeu de NFET est connectée de manière électrique à un membre dudit jeu de sources de tension variable. La présente invention prévoit aussi un procédé pour réduire la puissance dans une pluralité de réseaux de mémoires, ledit procédé consistant à : commander une tension appliquée à une grille de chaque NFET d'un jeu de NFET ; toutes les sources dudit jeu de NFET et toutes les cathodes d'un jeu de diodes à GND ; connecter au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode parmi ledit jeu de diodes à une connexion électrique négative d'un membre de ladite pluralité de réseaux de mémoires ; dans lequel tous les membres de ladite pluralité du réseau de mémoires sont connectés à au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes. La présente invention prévoir aussi un circuit pour diminuer les temps d'écriture et de lecture dans une pluralité de réseaux de mémoires, ledit circuit comprenant : un jeu de diodes ; un jeu de sources de tension commandées ; un jeu de NFET ; dans lequel toutes les sources dudit jeu de NFET et toutes les cathodes dudit jeu de diodes sont connectées de manière électrique à GND ; dans lequel au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes est connecté à une connexion électrique négative d'un membre de ladite pluralité de réseaux de mémoires ; dans lequel tous les membres de ladite pluralité de réseaux de mémoires sont connectés à au moins un drain d'un NFET parmi ledit jeu de NFET et à au moins une anode d'une diode parmi ledit jeu de diodes ; dans lequel au moins une grille d'un NFET parmi ledit jeu de NFET est connectée de manière électrique à un membre dudit jeu de sources de tension variable. Enfin, la présente invention prévoit un procédé pour diminuer les temps d'écriture et de lecture dans une pluralité de réseaux de mémoires, ledit procédé consistant à : commander la tension appliquée à une grille de chaque NFET d'un jeu de NFET ; connecter toutes les sources dudit jeu de NFET et toutes les cathodes d'un jeu de diodes à GND ; connecter au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode parmi ledit jeu de diodes à une connexion électrique négative d'un membre de ladite pluralité de réseaux de mémoires ; dans lequel tous les membres de ladite pluralité de réseaux de mémoires sont connectés à au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes. D'autres aspects et avantages de la présente invention deviendront apparents à partir de la description détaillée qui fait suite, prise en conjonction avec les dessins d'accompagnement qui illustrent à titre d'exemple les principes de l'invention. BRÈVE DESCRIPTION DES DESSINS La figure 1 est un dessin schématique d'éléments de mémoire à semiconducteur connectés à GND par l'intermédiaire de NFET et de diodes commandés disposés en parallèle. La figure 2 est un diagramme schématique d'un NFET connecté pour fonctionner comme une diode. DESCRIPTION DÉTAILLÉE DU MODE DE RÉALISATION PRÉFÉRENTIEL La figure 1 montre quatre réseaux de mémoires à semiconducteur, MA1, MA2, MA3 et MA4 connectés à une fourniture d'alimentation négative, 104, par l'intermédiaire de quatre NFET, NF1, NF2, NF3 et NF4 et de quatre diodes Dl, D2, D3 et D4. Dans cet exemple, les sources des NFET NF1, NF2, NF3 et NF4, et les cathodes des diodes Dl, D2, D3 et D4 sont connectées de manière électrique à GND, 104. La grille de NF1 est connectée au n#ud 106. Le n#ud 106 est piloté par une source de tension variable. La grille de NF2 est connectée au n#ud 108. Le n#ud 108 est piloté par une source de tension variable. La grille de NF3 est connectée au n#ud 110. Le n#ud 110 est piloté par une source de tension variable. La grille de NF4 est connectée au n#ud 112. Le n#ud 112 est piloté par une source de tension variable. Le drain de NF1 est connecté au n#ud 114. Le n#ud 114 est une connexion de tension négative vers le réseau de mémoires MA1. Le drain de NF2 est connecté au n#ud 116. Le n#ud 116 est une connexion de tension négative vers le réseau de mémoires MA2. Le drain de NF3 est connecté au n#ud 118. Le n#ud 118 est une connexion de tension négative vers le réseau de mémoires MA3. Le drain de NF4 est connecté au n#ud 120. Le n#ud 120 est une connexion de tension négative vers le réseau de mémoires MA4. La puissance peut être mieux utilisée en abaissant la tension sur des réseaux de mémoires sélectionnés et en augmentant la tension sur d'autres réseaux de mémoires sélectionnés. Par exemple, si une tension "haute" est appliquée au n#ud 106, le NFET NF1 présentera une impédance faible au passage du courant et il en résultera que la tension sur la connexion de tension négative 112, du réseau de mémoires MAI, sera proche de GND. Dans ce cas, la diode Dl sera courtcircuitée et la tension totale de la fourniture de puissance sera appliquée au réseau de mémoires MAI. Si la tension totale de la fourniture de puissance est appliquée au réseau de mémoires MAI, les temps de lecture et d'écriture sont plus courts que si une tension plus faible de la fourniture de puissance est appliquée. Cependant, la puissance utilisée dans ce cas sera plus élevée. Si la tension de la grille 106 du NFET NF1 est mise à GND, le courant ne s'écoule plus à travers le NFET NF1, et le courant est conduit au travers de la diode Dl. Puisque la diode Dl est polarisée dans le sens direct dans cette configuration, il se produit une chute de tension entre le n#ud 114 et le n#ud 104, GND. La chute de tension sera de manière approximative une tension de seuil Vt. L'importance de Vt dépend du procédé utilisé pour créer la diode. Un procédé utilisé est de former une jonction p/n par diffusion. Dans ce cas, le Vt vaut environ 0,7 volts. Un autre procédé utilisé pour créer une diode est de connecter ensemble de manière électrique le drain et la grille, 202, VDD, d'un NFET comme cela est montré à la figure 2, la source étant reliée à GND, 204. Dans ce cas, le Vt peut être réglé pour donner une tension inférieure, 0,35 volts de manière approximative. L'une ou l'autre méthode peut être utilisée dans cette invention. Parce que la diode fait chuter la tension de Vt, la tension appliquée au réseau de mémoires MAl est réduite d'un Vt. Dans ce cas, la tension appliquée au réseau de mémoires MA1 vaut (VDD-Vt). Puisque la tension aux bornes de MA1 est réduite, il consommera une puissance inférieure et les temps de lecture et d'écriture pour ce réseau seront plus longs qu'ils ne l'auraient été si la tension complète de la fourniture d'alimentation avait été appliquée. En surveillant lesquels des réseaux de mémoires sont actifs et lesquels ne sont pas actifs, il est possible de régler la puissance en élevant la tension sur les réseaux actifs et en abaissant la tension sur les réseaux inactifs. Par exemple, si les réseaux de mémoires MA1 et MA2 sont actifs et que MA3 et MA4 sont inactifs, une tension "haute" serait appliquée aux grilles 106 et 108, et une tension "basse" serait appliquée aux grilles 110 et 112. Cette condition fournit la tension complète de la fourniture d'alimentation sur les réseaux de mémoires MA1 et MA2 et abaisse la tension sur les réseaux de mémoires MA3 et MA4 d'un Vt. Les réseaux de mémoires MA1 et MA2 peuvent avoir des temps d'écriture et de lecture plus courts et les réseaux de mémoires MA3 et MA4 auraient une puissance inférieure. Il en résulte que plus de puissance est dirigée vers les réseaux qui peuvent tirer bénéfice de plus de puissance. La figure 1 montre l'utilisation d'un NFET et d'une diode en parallèle pour chaque réseau de mémoires. Ceci n'est qu'un exemple. Un ou plusieurs NFET et une ou plusieurs diodes peuvent être utilisés dans chaque section selon la puissance nécessaire et la manière dont les réseaux de mémoires sont conçus de manière physique. En outre, on peut utiliser tout dispositif qui invalide et valide l'opération de la diode. Par exemple, on peut utiliser un transistor bipolaire en parallèle avec une diode pour couper le courant dans la diode. En outre, la diode utilisée peut être d'un genre quelconque (par exemple du genre à jonction P/N à diffusion ou un MOSFET configuré). La description précédente de la présente invention a été présentée dans des objets d'illustration et de description. Elle n'est pas destinée à être exhaustive ni à limiter l'invention à la forme précise divulguée, et d'autres modifications et variations peuvent être possibles à la lumière des enseignements précédents. Le mode de réalisation a été choisi et décrit de manière à expliquer au mieux les principes de l'invention et ses applications pratiques pour permettre ainsi à d'autres personnes compétentes dans la technique d'utiliser au mieux l'invention dans divers modes de réalisation et diverses modifications qui conviendraient à l'utilisation envisagée particulière. L'intention est que les revendications jointes soient interprétées comme incluant d'autres variantes de mode de réalisation de l'invention sauf dans la mesure où elles seraient limitées par la technique ancienne. REVENDICATIONS 1. Circuit pour réduire la puissance dans un réseau de mémoires comprenant : une diode polarisée en direct en série avec une fourniture d'alimentation ; dans lequel ladite diode peut être validée ou invalidée. 2. Circuit pour diminuer les temps d'écriture et de lecture dans un réseau de mémoires comprenant : une diode polarisée en direct en série avec une fourniture d'alimentation ; dans lequel ladite diode peut être validée ou invalidée. 3. Circuit pour réduire la puissance dans une pluralité de réseaux de mémoires comprenant : un jeu de diodes ; un jeu de sources de tension commandées ; un jeu de NFET ; dans lequel toutes les sources dudit jeu de NFET et toutes les cathodes dudit jeu de diodes sont connectées de manière électrique à GND ; dans lequel au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes est connecté à une connexion électrique négative d'un membre de ladite pluralité de réseaux de mémoires ; dans lequel tous les membres de ladite pluralité de réseaux de mémoires sont connectés à au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes ; dans lequel au moins une grille d'un NFET parmi ledit jeu de NFET est connectée de manière électrique à un membre dudit jeu de sources de tension variable. 4. Procédé pour réduire la puissance dans une pluralité de réseaux de mémoires, consistant à : commander une tension appliquée à une grille de chaque NFET d'un jeu de NFET ; connecter toutes les sources dudit jeu de NFET et toutes les cathodes d'un jeu de diodes à GND ; connecter au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode parmi ledit jeu de diodes à une connexion électrique négative d'un membre de ladite pluralité de réseaux de mémoires ; dans lequel tous les membres de ladite pluralité du réseau de mémoires sont connectés à au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes. 5. Circuit pour diminuer les temps d'écriture et de lecture dans une pluralité de réseaux de mémoires, comprenant : un jeu de diodes ; un jeu de sources de tension commandées ; un jeu de NFET ; dans lequel toutes les sources dudit jeu de NFET et toutes les cathodes dudit jeu de diodes sont connectées de manière électrique à GND ; dans lequel au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes est connecté à une connexion électrique négative d'un membre de ladite pluralité de réseaux de mémoires ; dans lequel tous les membres de ladite pluralité de réseaux de mémoires sont connectés à au moins un drain d'un NFET parmi ledit jeu de NFET et à au moins une anode d'une diode parmi ledit jeu de diodes ; dans lequel au moins une grille d'un NFET parmi ledit jeu de NFET est connectée de manière électrique à un membre dudit jeu de sources de tension variable. 6. Procédé pour diminuer les temps d'écriture et de lecture dans une pluralité de réseaux de mémoires consistant à : commander la tension appliquée à une grille de chaque NFET d'un jeu de NFET ; connecter toutes les sources dudit jeu de NFET et toutes les cathodes d'un jeu de diodes à GND ; connecter au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode parmi ledit jeu de diodes à une connexion électrique négative d'un membre de ladite pluralité de réseaux de mémoires ; dans lequel tous les membres de ladite pluralité de réseaux de mémoires sont connectés à au moins un drain d'un NFET parmi ledit jeu de NFET et au moins une anode d'une diode parmi ledit jeu de diodes.