FR 2827443 A1 20030117 FR 0109190 A 20010711 CIRCUIT DE PROTECTION CONTRE LES PICS DE COURANT OU DE TENSION, ET CIRCUIT D'HORLOGE UTILISANT UN TEL CIRCUIT DE PROTECTION L'invention concerne un circuit d'horloge protégé contre les pics de tension ou de courant. L'invention est notamment intéressant pour tout circuit intégré dont au moins un élément utilise un signal d'horloge pour son fonctionnement, comme par exemple, mais non limitativement, des bascules de type Flip-Flop, des bascules de type LATCH ou plus généralement des circuits logiques utilisant un signal d'horloge. La miniaturisation ininterrompue et progressive des circuits électroniques permet d'obtenir des circuits de plus en plus performants et de plus en plus petits. En contrepartie, ces circuits sont de plus en plus sensibles à leur environnement, et en particulier aux aléas logiques dus à un apport d'énergie venant de l'extérieur du circuit. Un aléa logique est un changement d'état ponctuel ou un état transitoire (pic de tension et/ou de courant) en un point d'un circuit intégré. Par définition un aléa est non (ou très peu) prévisible. Les aléas logiques peuvent avoir des origines différentes. Un aléa logique est par exemple induit par l'impact d'une particule énergétique chargée en un point d'un circuit intégré. Un tel aléa est connu sous l'expression anglo-saxone"Single Event Upset"ou SEU. Ce type d'aléa apparaît sur des circuits intégrés utilisés pour des applications spatiales, à cause des rayonnements rencontrés en dehors des couches atmosphérique et magnétosphérique protectrices de la terre. Ce type d'aléa est également de plus en plus fréquent sur des circuits intégrés pour des applications terrestres, notamment pour les technologies les plus fines telles que les technologies 0, 25m, 0, 18m, 0, 12pm. Un aléa logique peut également être induit par un couplage capacitif ponctuel entre deux couches d'un même circuit intégré. On parle souvent dans ce cas de "glitch". Un aléa, quelle que soit son origine, se traduit généralement par un pic de tension et/ou de courant sur un signal digital ou analogique en un point perturbé d'un circuit (point d'impact dans le cas d'un SEU, point de couplage dans le cas d'un glitch, etc.). Si on note C la capacité équivalente du circuit en aval du point perturbé du circuit, alors la variation de tension AV au point perturbé considéré s'écrit AV = AQ/C, AQ étant la variation de charge résultant de l'impact ou du couplage. Un aléa peut avoir des conséquences plus ou moins importantes sur le circuit qu'il perturbe. Par exemple, pour un circuit aval utilisant uniquement des signaux logiques, si la variation de tension AV est suffisamment faible pour ne pas entraîner le changement d'état d'un signal logique perturbé, alors la perturbation disparaît en un temps assez bref, sans conséquence pour le circuit aval. Si par contre, la variation de tension AV est plus importante, et notamment suffisante pour modifier la valeur d'un signal logique, alors les conséquences peuvent être importantes : un aléa peut ainsi entraîner le basculement d'un inverseur, la reprogrammation d'une cellule mémoire de type SRAM, etc. Le circuit d'horloge d'un circuit intégré est constitué en général (figure 1) par une structure en arbre comprenant différentes branches 111 à 117 permettant d'alimenter par un seul signal initial CI l'ensemble des éléments 121 à 128 du circuit intégré. Des buffers (le plus souvent des inverseurs amplificateurs) 131 à 139 sont généralement placés le long des différentes branches du circuit d'horloge afin de maîtriser d'une part les diminutions du niveau du signal dues à des pertes le long des branches, et d'autre part les différences de phase engendrées par des longueurs de branches différentes. Les conséquences d'un aléa sur un circuit tel que le circuit d'horloge peuvent être importantes puisqu'il peut éventuellement perturber plusieurs éléments du circuit simultanément, selon la branche du circuit d'horloge sur laquelle apparaît l'aléa. En effet, un aléa sur une branche du circuit d'horloge peut entraîner par exemple un basculement ou un double basculement du signal d'horloge alimentant un ou plusieurs éléments du circuit intégré. Une première conséquence est la désynchronisation de ces éléments par rapport aux autres éléments du circuit intégré. Une deuxième conséquence est l'éventuelle modification des circuits avals : changement d'état d'une mémoire, d'une bascule, etc. En pratique, pour un buffer situé très en amont du circuit d'horloge, par exemple le buffer 131, la charge capacitive en sortie de ce buffer est importante car elle est constituée par la somme des charges capacitives des circuits en aval du buffer considéré. En conséquence, un aléa apparaissant à l'entrée d'un buffer amont ne perturbe par les circuits avals car la variation de tension AV associée est faible voire très faible, la charge capacitive C étant élevée. Par contre, pour un buffer situé très en aval du circuit d'horloge, voire même à l'entrée d'un élément du circuit intégré, comme par exemple les buffers 134,135, la charge capacitive C résultante est faible. En conséquence, un aléa apparaissant à l'entrée d'un buffer aval est transmis en sortie de ce buffer et il est susceptible de perturber le fonctionnement du ou des circuits avals s'ils ne sont pas protégés. Il est donc indispensable de protéger le circuit d'horloge d'un circuit intégré pour éviter toute perturbation des circuits avals utilisant le signal d'horloge. Un objet de l'invention est de proposer un circuit de protection contre les aléas. Un autre objet de l'invention est de proposer un circuit d'horloge utilisant un tel circuit de protection. Un objet de l'invention également est de proposer un circuit d'horloge produisant des signaux d'horloge synchrones, identiques ou inverses, pour limiter les risques de perturbation cumulée de plusieurs signaux simultanément. Avec ces objectifs en vue, l'invention concerne un circuit de protection pour recevoir un signal d'horloge initial et transmettre au moins un signal d'horloge résultant à un circuit aval. Selon l'invention, le circuit de protection comprend : - un circuit d'entrée, recevant le signal d'horloge initial et produisant deux signaux d'horloge intermédiaires images du signal d'horloge initial, un circuit de recombinaison pour fournir un premier signal d'horloge résultant qui est : - image des signaux intermédiaires si les dits signaux intermédiaires sont identiques, ou - inactif si les signaux intermédiaires sont différents l'un de l'autre. Par signal inactif, il faut comprendre ici un signal qui ne perturbe pas un circuit aval, la sortie du circuit de recombinaison qui le produit étant dans ce cas à haute impédance. L'invention concerne également un circuit d'horloge pour un circuit intégré, qui comprend un circuit de protection tel que celui décrit ci-dessus. Ainsi, si un aléa vient perturber le fonctionnement d'un circuit de protection selon l'invention, alors un signal d'horloge inactif est fourni en sortie du circuit de protection. La perturbation n'est pas transmise au circuit aval : le fonctionnement du circuit aval est bloqué quelques instants, jusqu'à disparition de la perturbation. Il n'y a donc pas de risque d'un fonctionnement non désiré du circuit aval. De préférence, le circuit de protection est connecté entre un circuit aval utilisant un signal d'horloge et l'extrémité d'une branche du circuit d'horloge fournissant le signal d'horloge au circuit aval. Le point du circuit d'horloge le plus sensible aux aléas est ainsi protégé. Le circuit d'entrée utilisé pour le circuit de protection selon l'invention comporte : - un premier buffer comprenant une entrée sur la quelle est appliqué le signal d'horloge initial, et une sortie pour fournir l'un des signaux d'horloge intermédiaires, un deuxième buffer comprenant une entrée connectée à l'entrée du premier buffer et une sortie pour fournir l'autre des signaux intermédiaires. Le circuit d'entrée sépare ainsi le signal d'horloge initial en deux signaux d'horloge intermédiaires qui sont identiques en fonctionnement normal du circuit. Le premier et le deuxième buffer sont de préférence éloignés l'un de l'autre dans le dessin du circuit. Ainsi, un même aléa ne peut pas perturber simultanément les deux buffers. Ainsi, si un aléa vient perturber le circuit, alors un seul des signaux d'horloge intermédiaire est susceptible être perturbé. Le circuit de recombinaison du circuit de protection objet de l'invention comprend quant à lui un premier inverseur complexe comprenant une première entrée et une deuxième entrée pour recevoir respectivement l'un et l'autre des signaux intermédiaires, et une sortie sur laquelle est fourni le premier signal d'horloge résultant. Comme on le verra mieux par la suite dans un exemple de réalisation, le premier inverseur complexe produit un premier signal d'horloge résultant qui est : inverse des signaux d'horloge intermédiaires lorsque ces derniers sont identiques, inactif (ou à haute impédance) s'ils sont différents. De cette manière, une perturbation apparaissant sur l'un des signaux intermédiaires n'est pas transmise sur le signal résultat, qui est momentanément inactif. Par signal inactif, il faut comprendre ici un signal qui ne perturbe pas un circuit aval. En pratique ici, lorsque les signaux d'horloge intermédiaires sont différents, le premier inverseur complexe est bloqué de sorte que sa sortie est à haute impédance : le signal résultat est ainsi maintenu à sa valeur précédente, du fait de la présence d'une faible capacité en sortie du premier inverseur, inhérente à l'inverseur. Selon un mode de réalisation préféré de l'invention, le circuit de recombinaison comprend également un deuxième inverseur complexe, comprenant une première entrée et une deuxième entrée pour recevoir respectivement l'un et l'autre des signaux intermédiaires, et une sortie sur laquelle est fourni un deuxième signal d'horloge résultant. Le premier et le deuxième inverseurs complexes sont de préférence identiques, de sorte que le premier signal résultant et le deuxième signal résultant sont identiques si le circuit de protection n'est pas perturbé par un aléa. Si par contre une perturbation apparaît, alors elle ne perturbe que l'un des deux signaux résultants, l'autre, peut être utilisé par le circuit aval. De préférence encore, le circuit de recombinaison comprend, en complément du premier inverseur complexe et du deuxième inverseur complexe, un troisième inverseur complexe, comprenant une première entrée et une deuxième entrée pour recevoir respectivement le premier signal d'horloge résultant et le deuxième signal d'horloge résultant, et une sortie sur laquelle est fourni un troisième signal d'horloge résultant. Le troisième signal résultant est-inverse du premier signal résultant si le premier signal résultant et le deuxième signal résultant sont identiques, - inactif sinon. Selon ce mode de réalisation, en fonctionnement normal, on dispose ainsi de trois signaux d'horloge en sortie du circuit de protection, le troisième étant complémentaire des deux premiers. Si par contre, le circuit est perturbé, alors au maximum deux des signaux résultants est à haute impédance, le troisième restant donc disponible. Selon un autre mode de réalisation, le circuit de recombinaison comprend, en complément du premier et du deuxième inverseur complexe, un premier inverseur simple, comprenant une entrée pour recevoir le premier signal d'horloge résultant, et une sortie sur laquelle est fourni le troisième signal d'horloge résultant, le premier inverseur simple comprenant également :-un cinquième transistor de type P recevant une tension d'alimentation sur une source, et-un sixième transistor de type N dont un drain est connecté à un drain du cinquième transistor, et dont une source est connectée à la masse du circuit, une grille du cinquième transistor et une grille du sixième transistor étant connectées ensemble à l'entrée du premier inverseur simple, le drain commun du cinquième transistor et du sixième transistor étant connecté à la sortie du premier inverseur simple. Le circuit de recombinaison comprend également de préférence un deuxième inverseur simple, comprenant une entrée pour recevoir le deuxième signal d'horloge résultant, et une sortie sur laquelle est fourni un quatrième signal d'horloge résultant. Selon ce mode de réalisation, on dispose en sortie du circuit de recombinaison de quatre signaux d'horloge résultants. En fonctionnement normal, ils sont identiques deux à deux. Si par contre un aléa apparaît, alors seul un nombre restreint de signaux en sortie est inactif, les autres pouvant être utilisés par le circuit aval. L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description qui va suivre, d'exemples de mise en oeuvre d'un circuit d'horloge selon l'invention. La description est à lire en relation avec les dessins annexés dans lesquels : - la figure 1 est un schéma fonctionnel d'un circuit d'horloge connu d'un circuit intégré, - la figure 2 est un mode de réalisation d'un buffer protégé selon l'invention, - les figures 3 à 5 sont des exemples de réalisation d'un élément du circuit de la figure 2. Le circuit 200 de la figure 2 est un buffer protégé contre les aléas selon l'invention ; il comprend une entrée 201 sur laquelle est appliqué le signal d'horloge initial CI, et trois sorties sur lesquelles sont fournis des signaux d'horloge résultants CN1, CN2, CP1. Le circuit 200 comprend un circuit d'entrée 210 et un circuit de recombinaison 220. Le circuit d'entrée produit deux signaux d'horloge intermédiaires CK1, CK2 à partir du signal d'horloge initial CI. Le circuit de recombinaison combine les signaux d'horloge intermédiaires CK1, CK2 pour obtenir le signal d'horloge résultant CN1 : CN1 est inverse de CK1 si CK1 et CK2 sont identiques - CN1 est inactif (haute impédance) si CK1 et CK2 sont différents l'un de l'autre. Ainsi, si les signaux CK1, CK2 ne sont pas perturbés par un aléa, alors ils sont identiques et le circuit de recombinaison fournit un signal résultant CN1 inverse de CK1. Par contre, si l'un ou l'autre des signaux CK1 ou CK2 est perturbé par un aléa, alors le signal résultant CN1 est à haute impédance. Le signal CN1 reprendra ensuite une valeur inverse de celle de CN1 dès la fin de la perturbation. Il est à noter que si les signaux CK1 et CK2 étaient perturbés simultanément, alors la perturbation serait transmise sur le signal CN1. Cependant cette possibilité est quasi inexistante dans la mesure où elle suppose que deux aléas d'importance équivalente viennent perturber le circuit intégré, simultanément et en deux points distincts du circuit intégré. Le circuit 220 fournit également le signal CN2, qui a les mêmes propriétés que CN1, et le signal CP1, qui a les propriétés suivantes : - CP1 est égal à CK1 si CK1 et CK2 sont identiques, - CP1 est inactif (à haute impédance) si CK1 et CK2 sont différents l'un de l'autre. Il est à noter que dans un mode de réalisation simplifié, le buffer 200 fournit un unique signal CN1. Une bascule de type Flop-Flop utilise par exemple deux signaux d'horloge complémentaires CN, CP,, mais d'autres circuits logiques en utilisent un seul ou au contraire plus de deux. Le nombre de signaux d'horloge produits par le circuit 200 est ainsi fonction de l'utilisation qui en est faite dans les circuits avals. Le circuit d'entrée 210 comprend deux buffers 211, 212. Le buffer 211 comprend une entrée sur laquelle est appliqué le signal CI, et une sortie le buffer 211 produit le signal intermédiaire CK1. Le buffer 212 comprend une entrée connectée à l'entrée du buffer 211 et il fournit, sur une sortie, le deuxième signal intermédiaire CK2. Les buffers 211,212 sont ici des inverseurs simples, fournissant en sortie un signal inverse du signal qu'ils reçoivent sur leur entrée. Les signaux CK1, CK2 obtenus ici sont donc identiques s'ils ne sont pas perturbés par un aléa. Les inverseurs peuvent être remplacés par tout type de buffer pouvant être utilisé pour propager et éventuellement amplifier et/ou déphaser un signal reçu, par exemple dans un circuit d'horloge : buffer inverseur ou non inverseur, buffer comprenant plusieurs inverseurs en série, mémoire tampon, bascule, etc. Le circuit de recombinaison 220 comprend deux entrées 221, 222 connectées respectivement à la sortie du buffer 211 et à la sortie du buffer 213. Le circuit de recombinaison 220 produit, sur des sorties 223 à 225, les signaux d'horloge résultants CN1, CN2, CP1. Les signaux recombinés fournis par le circuit 200 sont indépendants les uns des autres et leur nombre varie en fonction des nécessités du circuit aval les utilisant et/ou en fonction du degré de protection globale du circuit intégré que l'on souhaite obtenir. La figure 3 est un premier exemple de réalisation d'un circuit 220, qui produit trois signaux résultants CN1, CN2, CP1 à partir des signaux CK1, CK2. Le circuit comprend trois inverseurs complexes 310, 320, 330. L'inverseur complexe 310 comprend deux entrées 311, 312, sur lesquelles sont appliqués les signaux CK1, CK2, et une sortie sur laquelle est fourni un signal CN1. L'inverseur complexe 310 comprend deux transistors Tl, T2 de type P et deux transistors T3, T4 de type N associés en série. Une tension d'alimentation VDD et appliquée sur une source du transistor Tl dont un drain est connecté à une source du transistor T2. Une source du transistor T3 est connectée au drain du transistor T4 dont une source est connectée à une masse du circuit. Une grille du transistor Tl et une grille du transistor T3 sont connectées ensemble à l'entrée 311 ; une grille du transistor T2 et une grille du transistor T4 sont connectées ensemble à l'entrée 312. Enfin, un drain du transistor T2 et un drain du transistor T3 sont connectés ensemble à la sortie 313. L'inverseur complexe 310 fonctionne de la manière suivante : Si CK1 et CK2 sont identiques, alors : - si CK1 = CK2 = 0, alors T3, T4 sont bloqués et Tl, T2 sont passants simultanément et CN1 est égal à VDD, c'est-à-dire est égal à un "1" logique, ou - si CK1 = CK2 = 1, alors Tl, T2 sont bloqués et T3, T4 sont passants simultanément : CN1 est égal à GND, c'est-à-dire est égal à un "0" logique. Inversement, si CK1 et CK2 sont différents l'un de l'autre, alors les transistors Tl, T2 ou T3, T4 ne sont jamais passants simultanément, et la sortie 313 reste indéterminée, à haute impédance. L'inverseur complexe 310 produit en fait le signal d'horloge résultant CN1, qui est inverse de CK1 (si CK1 et CK2 sont identiques) ou inactif (si CK1 et CK2 sont différents l'un de l'autre). L'inverseur complexe 320 comprend deux entrées 321, 322 sur lesquelles sont appliquées respectivement les signaux CK1, CK2. Le circuit 320 produit un deuxième signal d'horloge résultant CN2 sur une sortie 323. Le circuit 320 est réalisé de manière similaire à l'inverseur complexe 310, et il fonctionne en conséquence de manière similaire : CN2 est inverse de CK1 si CK1 et CK2 sont identiques, ou CN2 est à haute impédance si CK1 et CK2 sont différents l'un de l'autre. On notera que, comme les inverseurs 310, 320 sont identiques, les signaux CN1, CN2 sont identiques en fonctionnement normal. Si par contre l'un des signaux CK1 ou CK2 est perturbé, alors les signaux CN1, CN2 sont tous les deux à haute impédance, dans un état indéterminé. On notera également que si un aléa vient perturber le fonctionnement de l'un ou de l'autre des inverseurs 310 ou 320, alors seul l'un des signaux CN1 ou CN2 est à haute impédance, l'autre des signaux restant non perturbé. L'inverseur complexe 330 comprend deux entrées 331, 332 connectées respectivement à la sortie 313 de l'inverseur 310 pour recevoir le signal CN1 et à la sortie 323 de l'inverseur 320 pour recevoir le signal CN2. Le circuit 330 produit un troisième signal d'horloge résultant CP1 sur une sortie 333. Le circuit 330 est réalisé de manière similaire à l'inverseur complexe 310, et il fonctionne en conséquence de manière similaire : - CP1 est inverse de CN1 si CN1 et CN2 sont identiques - CP1 est inactif (à haute impédance) si CN1 et CN2 sont différents l'un de l'autre. On notera que si CN1 ou CN2 est perturbé (les deux ne peuvent pas être perturbés en même temps), alors CP1 est à haute impédance. La figure 4 est un deuxième exemple de réalisation d'un circuit 220 selon l'invention, qui produit quatre signaux résultants CN1, CN2, CP1, CP2 à partir des signaux CK1, CK2. Le circuit comprend un inverseur complexes 410, et trois inverseurs simples 420, 430, 440. L'inverseur complexe 410 comprend deux entrées 411, 412, sur lesquelles sont appliqués les signaux CK1, CK2, et une sortie 413 sur laquelle est fourni le signal CN1. Le circuit 410 est réalisé de manière similaire à l'inverseur complexe 310, et il fonctionne en conséquence de manière similaire. : CN1 est inverse de CK1 si CK1 et CK2 sont identiques, ou CN1 est à haute impédance si CK1 et CK2 sont différents l'un de l'autre. L'inverseur simple 420 comprend une entrée 421 connectée à la sortie 413 de l'inverseur 410, et une sortie 422 sur laquelle est produit le signal CP1. Ici, le signal CP1 est égal à : CP1 est inverse de CN1 si CN1 est actif, CP1 est inactif (haute impédance) si CN1 est inactif. L'inverseur simple 430 comprend une entrée 431 connectée sur laquelle est appliqué le signal CK1, et une sortie 432 sur laquelle est produit le signal CN2. Le signal CN2 est égal à : CN2 est inverse de CK1 si CK1 est actif, CN2 est inactif (haute impédance) si CK1 est inactif. L'inverseur simple 440 comprend une entrée 441 connectée à la sortie 432 de l'inverseur 410, et une sortie 432 sur laquelle est produit le signal CP2. Le signal CP2 est égal à : CP2 est inverse de CN2 si CN2 est actif, CP2 est inactif (haute impédance) si CN2 est actif. Ainsi, dans cet exemple : - si les signaux CK1, CK2 et les éléments 410, 420, 430, 440 ne sont pas perturbés, alors CN1 = CN2 et sont inverses de CK1 = CK2, et CP1 = CP2 = CK1. - si le signal CK1 ou le signal CK2 est perturbé par un aléa, alors les signaux CN2, CP2 sont perturbés mais les signaux CN1, CP1 sont à haute impédance ; ceci permet de bloquer le fonctionnement des circuits avals. La figure 5 est un troisième exemple de réalisation d'un circuit 220, qui produit quatre signaux résultants CN1, CN2, CP1, CP2 à partir des signaux CK1, CK2. Le circuit comprend deux inverseurs complexes 510, 520 et deux inverseurs simples 530, 540. L'inverseur complexe 510 comprend deux entrées 511, 512, sur lesquelles sont appliqués les signaux CK1, CK2, et une sortie 513 sur laquelle est fourni le signal CN1. L'inverseur 510 est réalisé de manière similaire à l'inverseur complexe 310, et il fonctionne en conséquence de manière similaire : CN1 est inverse de CK1 (si CK1 et CK2 sont identiques) ou à haute impédance (si CK1 et CK2 sont différents l'un de l'autre). L'inverseur complexe 520 comprend deux entrées 521, 522, sur lesquelles sont appliqués les signaux CK1, CK2, et une sortie 523 sur laquelle est fourni le signal CN2. L'inverseur 520 est réalisé de manière similaire à l'inverseur complexe 510, et il fonctionne en conséquence de manière similaire : CN2 est inverse de CK1 (si CK1 et CK2 sont identiques), ou à haute impédance (si CK1 et CK2 sont différents l'un de l'autre). L'inverseur simple 530 comprend une entrée 531 connectée à la sortie 513 de l'inverseur 510, et une sortie 532 sur laquelle est produit le signal CP1. Le signal CP1 est égal à : CP1 est inverse de CN1 si CN1 est actif, CP1 est inactif (haute impédance) si CN1 est inactif. L'inverseur simple 540 comprend une entrée 541 connectée à la sortie 523 de l'inverseur 520, et une sortie 542 sur laquelle est produit le signal CP2. Le signal CP2 est égal à : CP2 est inverse de CN2 si CN2 est actif, CP2 est inactif (haute impédance) si CN2 est inactif. Comme on le voit dans les exemples des figures 2 à 5, un buffer 200 protégé selon l'invention présente les caractéristiques suivantes : si un aléa apparaît en un point du circuit 200, ou si un des signaux d'horloge intermédiaires CK1, CK2 ou le signal d'horloge initial CI est perturbé par un aléa, alors au moins un des signaux d'horloge résultant CN1, CN2, CP1, CP2 est à haute impédance. Le fonctionnement des circuits aval peut donc être ponctuellement bloqué pendant la perturbation. En conséquence, une perturbation apparaissant en un point du circuit 200, ou bien en amont de ce circuit, n'est jamais transmise aux circuits avals qui sont ainsi protégés par le circuit 200. REVENDICATIONS 1. Circuit de protection (200) pour recevoir un signal d'horloge initial (CI) et transmettre au moins un signal d'horloge résultant (CN1, CN2, CP1, CP2) à un circuit aval, le circuit de protection (200) étant caractérisé en ce qu'il comprend : - un circuit d'entrée (210), recevant le signal d'horloge initial (CI) et produisant deux signaux d'horloge intermédiaires (CK1, CK2) images du signal d'horloge initial (CI), - un circuit de recombinaison (220) pour fournir un premier signal d'horloge résultant (CN1) qui est : - image des signaux intermédiaires (CK1, CK2) si les dits signaux intermédiaires sont identiques, ou - inactif si les signaux intermédiaires (CK1, CK2) sont différents l'un de l'autre. 2. Circuit de protection selon la revendication 1, caractérisé en ce que le circuit d'entrée (210) comporte - un premier buffer (211) comprenant une entrée sur la quelle est appliqué le signal d'horloge initial (CI), et une sortie pour fournir l'un des signaux d'horloge intermédiaires (CK1, CK2), - un deuxième buffer (212) comprenant une entrée connectée à l'entrée du premier buffer (211) et une sortie pour fournir l'autre des signaux intermédiaires. 3. Circuit de protection selon la revendication 1 ou la revendication 2, caractérisé en ce que le circuit de recombinaison (220) comprend un premier inverseur complexe (310, 410, 510) comprenant une première entrée (311, 411, 511) et une deuxième entrée (312, 412, 512) pour recevoir respectivement l'un et l'autre des signaux intermédiaires (CK1, CK2), et une sortie (313, 413, 513) sur laquelle est fourni le premier signal d'horloge résultant (CN1), le premier inverseur complexe (310, 410, 510) comprenant également : - un premier transistor (Tl) de type P recevant une tension d'alimentation (VDD) sur une source, - un deuxième transistor (T2) de type P dont une source est connectée à un drain du premier transistor (Tl), - un troisième transistor (T3) de type N dont un drain est connecté à un drain du deuxième transistor (T2), - un quatrième transistor (T4) de type N, dont un drain est connecté à une source du troisième transistor (T3) et dont une source est connectée à une masse (GND) du circuit, une grille du premier transistor (Tl) et une grille du troisième transistor (T3) étant connectées ensemble à l'une des entrées du premier inverseur complexe, une grille du deuxième transistor (T2), une grille du quatrième transistor (T4) étant connectées ensemble à l'autre des entrées du premier inverseur complexe, et un drain commun du deuxième transistor (T2) et du troisième transistor (T3) étant connecté à la sortie du premier inverseur complexe. 4. Circuit de protection selon la revendication 3, caractérisé en ce que le circuit de recombinaison (220) comprend également un deuxième inverseur complexe (320, 520), comprenant une première entrée et une deuxième entrée pour recevoir respectivement l'un et l'autre des signaux intermédiaires (CK1, CK2), et une sortie sur laquelle est fourni un deuxième signal d'horloge résultant (CN2). 5. Circuit de protection selon la revendication 4, caractérisé en ce que le circuit de recombinaison (220) comprend également un troisième inverseur complexe (330), comprenant une première entrée et une deuxième entrée pour recevoir respectivement le premier signal d'horloge résultant (CN1) et le deuxième signal d'horloge résultant (CN2), et une sortie sur laquelle est fourni un troisième signal d'horloge résultant (CP1). 6. Circuit de protection selon la revendication 4, caractérisé en ce que le circuit de recombinaison (220) comprend également un premier inverseur simple (530), comprenant une entrée pour recevoir le premier signal d'horloge résultant (CN1), et une sortie sur laquelle est fourni le troisième signal d'horloge résultant (CP1), le premier inverseur simple (530) comprenant également : - un cinquième transistor (T5) de type P recevant une tension d'alimentation (VDD) sur une source, et - un sixième transistor (T6) de type N dont un drain est connecté à un drain du cinquième transistor (T5), et dont une source est connectée à la masse du circuit (GND), une grille du cinquième transistor (T5) et une grille du sixième transistor (T6) étant connectées ensemble à l'entrée du premier inverseur simple (530), le drain commun du cinquième transistor (T5) et du sixième transistor (T6) étant connecté à la sortie du premier inverseur simple (530). 7. Circuit de protection selon la revendication 6, caractérisé en ce que le circuit de recombinaison (220) comprend également un deuxième inverseur simple (540), comprenant une entrée pour recevoir le deuxième signal d'horloge résultant (CN2), et une sortie sur laquelle est fourni un quatrième signal d'horloge résultant (CP1). 8. Circuit de protection selon la revendication 3, caractérisé en ce qu'il comprend également le premier inverseur simple (430) comprenant une entrée sur laquelle est appliquée l'un des signaux intermédiaire (CK1), le premier inverseur simple (430) comprenant une sortie sur laquelle est fourni le deuxième signal d'horloge résultant (CN2). 9. Circuit de protection selon la revendication 8, caractérisé en ce qu'il comprend également le deuxième inverseur simple (420) comprenant une entrée connectée à la sortie du premier inverseur complexe (410) et une sortie sur laquelle est produit le troisième signal d'horloge résultant (CP1). 10. Circuit de protection selon l'une des revendications 8 ou 9, caractérisé en ce qu'il comprend également un troisième inverseur simple (440) comprenant une entrée connectée à la sortie du premier inverseur simple (430) et une sortie sur laquelle est produit le quatrième signal d'horloge résultant (CP2). 11. Circuit d'horloge pour un circuit intégré, caractérisé en ce qu'il comprend un Circuit de protection selon l'une des revendications 1 à 10. 12. Circuit d'horloge selon la revendication il, caractérisé en ce que le circuit de protection est connecté entre un circuit utilisant un signal d'horloge et une partie d'une branche du circuit d'horloge fournissant ledit signal d'horloge.