FR 2833781 A1 20030620 FR 0116066 A 20011213 Circuit intégré comprenant un générateur d'horloge, carte à puce comprenant un tel circuit intégré et procédé de génération d'horloge associé. L'invention concerne un circuit intégré comprenant un générateur d'horloge et un procédé de génération d'horloge associé. L'invention est notamment intéressante pour des circuits intégrés utilisés dans des applications sans contact, telles que cartes à puce, transpondeurs, etc. Dan les circuits sans contact, les données et l'énergie reçues par la puce sont transmises par un lecteur (ou émetteur) sous la forme d'un signal radiofréquence modulé en amplitude ; on parle le plus souvent de modulation pour parler de communication depuis le lecteur vers le circuit sans contact. En complément, un circuit sans contact peut transmettre des données numériques au lecteur, on parle dans ce cas de rétromodulation. Un circuit intégré connu pour application sans contact comprend notamment (figure 1) une antenne 11, un pont redresseur 12, un régulateur de tension 13, un circuit logique 14, un générateur d'horloge 15 et un circuit de modulation et de démodulation 16. Le signal radiofréquence est reçu par l'antenne 11 qui produit deux signaux ACO (représenté figure 2), AC1 ayant la forme de deux demi-alternances positives, le signal radiofréquence étant approximativement égal au résultat de la soustraction du signal AC1 au signal ACO. Le pont redresseur 12 est un pont à quatre diodes, il comprend deux entrées connectées à deux entrées sorties de l'antenne 11 pour recevoir les deux signaux ACO, AC1, et une sortie sur laquelle est produite une tension redressée HVR. La tension HVR est approximativement la somme des deux signaux ACO, AC1 ; l'amplitude moyenne de la tension redressée varie directement en fonction de la distance entre le lecteur et le circuit intégré sans contact. L'amplitude moyenne de la tension redressée peut ainsi varier entre environ 2 V lorsque le circuit est à quelques dizaines de centimètres du lecteur et environ 15-20 V lorsque le circuit est à quelques millimètres du lecteur. En pratique, la tension HVR est le plus souvent limitée à environ 8 V par un dispositif approprié. Le régulateur de tension 13 reçoit la tension redressée HVR et produit une tension d'alimentation VDD ayant une valeur nominale VDDO de l'ordre de 3 V (pour une technologie 0,6 yam), stable et continue, qui sera utilisée par la suite pour l'alimentation de tous les composants du circuit intégré. Le régulateur 13 comporte entre autre un filtre comprenant notamment un ensemble de résistances et de condensateurs associés selon des schémas connus. La tension VDD varie de la manière suivante. Au début de la réception du signal radiofréquence émis par le lecteur, pendant une phase transitoire, la tension VDD varie rapidement entre une valeur nulle et une valeur nominale VDDO. La tension VDD conserve ensuite sa valeur nominale VDDO jusqu'à l'interruption de la réception du signal radiofréquence, soit parce ce le lecteur cesse d'émettre, soit parce que le circuit sans contact devient trop éloigné du lecteur, rendant toute détection impossible au niveau de l'antenne. En d'autres termes, après la phase transitoire, la tension VDD conserve sa valeur nominale uniquement si l'énergie reçue par le circuit par l'intermédiaire du signal radiofréquence est suffisante. Le circuit de modulation et de démodulation 16 peut extraire de la tension redressée HVR des données numériques contenues dans le signal radiofréquence reçu, données numériques qui seront exploitées par d'autres composants du circuit intégré. Le circuit 16 peut également, pour la rétromodulation (communication du circuit sans contact vers le lecteur), moduler sur le signal radiofréquence reçu des données à transmettre au lecteur, le signal radiofréquence modulé par le circuit 16 étant ensuite réémis par l'intermédiaire de l'antenne 11. Le générateur d'horloge 15 produit un signal d'horloge CLK à partir de l'alternance ACO. Le signal d'horloge CLK est ensuite utilisé pour cadencer le fonctionnement de tous les composants du circuit intégré. Enfin, le circuit logique 14 reçoit la tension d'alimentation VDD et produit différents signaux de commande lorsque la tension d'alimentation VDD atteint une valeur minimale proche de sa valeur nominale VDDO. Les signaux de commande sont par exemple les signaux POR, CLKDIS, utilisés pour déclencher le fonctionnement du circuit 16 et du générateur d'horloge 15. Le générateur d'horloge 15 est réalisé classiquement à l'aide d'un ensemble de portes logiques. Selon un mode de réalisation, le générateur d'horloge comprend une porte logique de type NON-OU à deux entrées sur lesquelles sont appliquées respectivement le signal ACO et le signal de commande CLKDIS, et une sortie sur laquelle est produit le signal d'horloge CLK. Le signal CLK varie en fonctionnement normal selon le diagramme temporel de la figure 2. Lorsque le signal CLKDIS est actif, ici égal à"O", le signal CLK est égal à"0"si le signal ACO est supérieur à une tension de seuil VTRIG, et le signal CLK est égal à, i" si le signal ACO est inférieur à la tension de seuil VTRIG. Lorsque le signal CLKDIS est inactif (en pratique pendant quelques microsecondes après le début de la réception du signal radiofréquence), le signal CLK est nul. La tension de seuil VTRIG correspond à une tension de seuil de basculement des inverseurs logiques utilisés pour la réalisation de la porte NON-OU. La tension VTRIG dépend notamment de la tension de seuil des transistors constituant les inverseurs et surtout de la tension VDD les alimentant. Comme on le voit clairement sur la figure 2, le signal CLK obtenu a un rapport cyclique différent de'A, ce qui peut poser des difficultés de fonctionnement pour certains composants du circuit sans contact. Un autre inconvénient des générateurs d'horloge connus est qu'ils sont susceptibles de ne pas fonctionner correctement si la tension d'alimentation VDD évolue dans des proportions importantes. Ceci est par exemple le cas au démarrage d'une rétromodulation. En effet, pour transmettre des données au lecteur, le circuit 16 module le signal radiofréquence avec les données à transmettre, le signal modulé étant ensuite réémis en direction du lecteur par l'intermédiaire de l'antenne 11, comme on l'a vu précédemment. En pratique, la modulation du signal radiofréquence est réalisée en variant la charge vue par l'antenne 11. 1 Ceci peut être réalisé en variant la charge en sortie du pont redresseur 12, ou encore en tirant l'un et/ou l'autre des potentiels ACO, AC1 vers la masse. Ceci entraîne une baisse importante et immédiate de l'amplitude des signaux ACO, AC1 dès le démarrage de la rétromodulation (instant TO sur le diagramme temporel de la figure 3). La diminution de l'amplitude du signal ACO va entraîner une diminution de la tension VDD. Les variations de la tension VDD sont cependant beaucoup plus lentes que celles de l'amplitude du signal ACO ; ceci est dû essentiellement à la présence de filtres dans le régulateur de tension 13. La tension VDD va ainsi diminuer lentement pendant quelques périodes du signal ACO, jusqu'à atteindre une nouvelle valeur VDD1 beaucoup plus faible que VDDO, valeur VDD1 qu'elle conservera ensuite pendant toute la durée de la rétromodulation. Dans l'exemple de la figure 3, trois périodes sont nécessaires pour que la tension VDD atteigne sa valeur stable VDD1. En pratique, une dizaine de périodes peuvent être nécessaires. La tension VTRIG, qui dépend directement de la tension VDD et qui conditionne la génération du signal d'horloge CLK, va suivre les variations de la tension VDD (voir figure 3). A l'instant Tl, la tension VTRIG est encore très supérieure à l'amplitude du signal ACO, de sorte que les portes logiques du générateur d'horloge ne basculent pas : le signal CLK ne varie pas à l'instant Tl alors qu'il aurait dû varier. Le même phénomène se reproduit à l'instant T2 de la figure 3, dans la mesure où la tension VTRIG est encore trop élevée par rapport à la valeur de ACO. Il faut attendre le temps de quelques périodes de l'alternance ACO pour voir apparaître une impulsion sur le signal CLK (instant T3 dans l'exemple figure 3). Ainsi, lors du démarrage de la rétromodulation, les générateurs d'horloge connus ne fonctionnent pas correctement, du fait de la différence de comportement entre la tension d'alimentation VDD et l'amplitude de l'alternance ACO. Ce disfonctionnement peut avoir des conséquences importantes ; il peut notamment entraîner des erreurs de réception par le lecteur du signal réémis par le circuit sans contact. Un objet de l'invention est de réaliser un nouveau générateur d'horloge qui ne présente pas de tels disfonctionnements lors de variations importantes et rapides de l'amplitude des deux alternances ACO, AC1 sur l'antenne, par exemple au démarrage d'une rétromodulation. Un autre objet de l'invention est de réaliser un nouveau générateur d'horloge qui produit des signaux d'horloge parfaitement réguliers, de rapport cyclique égal à 1/2. Avec ces objectifs en vue, l'invention a pour objet un circuit intégré sans contact recevant un signal radiofréquence, le circuit étant caractérisé en ce qu'il comprend un générateur d'horloge pour produire un signal d'horloge à partir d'une première alternance et d'une deuxième alternance représentatives du signal radiofréquence reçu. Ainsi, selon l'invention, le signal d'horloge est obtenu à partir des deux alternances ACO, AC1, et non plus à partir d'une seule. De cette manière le signal d'horloge obtenu n'est plus dépendant de l'amplitude de l'une ou de l'autre des alternances, car on ne compare plus l'amplitude d'une alternance avec un seuil prédéfini, contrairement à ce qui est fait dans les générateurs d'horloge connus. Selon un mode de mise en oeuvre préféré de l'invention, le signal d'horloge est obtenu par comparaison de la première alternance avec la deuxième alternance. Ainsi, on compare deux signaux variant dans le temps de manière similaire (amplitude et durée des variations similaires) de sorte que la comparaison n'est pas susceptible d'être entachée d'erreur à cause d'une variation différente des signaux comparés. Par ailleurs, le signal d'horloge obtenu est parfaitement symétrique et a un rapport cyclique égal à , de par la forme même des deux alternances, comme on le verra mieux par la suite. De préférence, le signal d'horloge est produit après que la tension d'alimentation VDD du circuit intégré soit devenue disponible, c'est-à-dire après que la tension d'alimentation VDD ait atteint sa valeur nominale, continue et régulée. Il est ainsi possible de fournir le signal d'horloge obtenu et la tension d'alimentation simultanément à tout autre composant (mémoire, circuits logiques, etc. ) du circuit intégré utilisant à la fois le signal d'horloge et la tension d'alimentation, on évite ainsi tout disfonctionnement éventuel d'un tel composant. Selon un mode de mise en oeuvre pratique, le générateur d'horloge selon l'invention comprend un comparateur de signaux analogiques. L'invention concerne enfin une carte à puce, comprenant un circuit intégré avec un générateur d'horloge tel que celui décrit ci-dessus. L'invention et les avantages qui en découlent apparaîtront plus clairement à la lecture de la description qui suit d'exemples de réalisation d'un générateur d'horloge selon l'invention. La description est à lire en référence aux dessins annexés dans lesquels : - la figure 1, déjà décrite, est un schéma bloc d'un circuit intégré pour applications sans contact, les figures 2,3, déjà décrites, sont des diagrammes temporels montrant l'évolution de signaux en différents points du circuit de la figure 1, - la figure 4 est un schéma de principe d'un générateur d'horloge selon l'invention, - la figure 5 est un diagramme temporel montrant l'évolution de signaux en différents points du circuit de la figure 4, et - la figure 6 est un schéma électronique d'un mode de réalisation possible du circuit de la figure 5. Un générateur selon l'invention est un comparateur qui comprend (figure 4) deux entrées de données sur lesquelles sont appliqués les signaux ACO, AC1 produits sur l'antenne d'un circuit intégré sans contact et correspondant aux deux alternances du signal radiofréquence émis par un lecteur. Le générateur produit le signal d'horloge CLK en comparant les signaux ACO, AC1. Si le signal ACO est supérieur au signal AC1 (figure 5), ce qui en pratique, de par la forme même des signaux ACO, AC1, signifie que le signal ACO est positif et que le signal AC1 est nul, alors le signal d'horloge est actif (égal à"1"dans l'exemple). Inversement, si le signal ACO est inférieur au signal AC1, en d'autres termes, si le signal ACO est nul et le signal AC1 est positif, alors le signal CLK est inactif (égal à"0"dans l'exemple). Le signal CLK obtenu est parfaitement symétrique de par la forme même des alternances ACO, AC1 car : ACO, AC1 sont de même période et ils sont similaires : ils sont tous deux nuls sur une demi période et positifs sur l'autre, - ACO, AC1 sont décalés dans le temps d'une demi période. Le schéma électronique de la figure 6 détaille un mode de réalisation particulier du comparateur de la figure 4, comprenant quatre transistors T61, T63, T65, T66 de type P, quatre transistors T62, T64, T67, T68 de type N et un inverseur I. Les transistors T61, T65 et T62 sont connectés en série : une tension d'alimentation VDD est appliquée sur la source de T61, la source de T65 est connectée au drain de T61, le drain de T62 est connecté au drain de T65 et la source de T62 est connectée à une masse du circuit. Le drain de T62 est également connecté à une entrée de l'inverseur I, qui produit le signal CLK. Les transistors T63, T66, T64 sont également connectés en série : la tension VDD est appliquée sur la source de T63, la source de T66 est connectée au drain de T63, le drain de T64 est connecté au drain de T66 et la source de T64 est connectée à la masse du circuit. La grille du transistor T61 est connectée au drain de T64 et la grille de T63 est connectée au drain de T62. Enfin, le signal de validation CLKDIS est appliqué sur les grilles des transistors T65, T66 connectées ensemble. Le signal CLKDIS est obtenu de même que dans les circuits sans contact connus. Le signal CLKDIS est activé (dans l'exemple à"O") lorsque la tension d'alimentation VDD atteint une valeur minimale suffisante pour assurer un fonctionnement correct du circuit intégré et plus précisément un fonctionnement correct du générateur d'horloge dans le cas présent. Le fonctionnement du générateur va maintenant être décrit dans un exemple où on suppose qu'initialement, le signal CLKDIS est actif, le signal AC1 est égal à 0 et le signal ACO est positif. Les transistors T62, T63, T65, T66 sont donc passants, les transistors T61, T64 sont bloqués et le signal CLK est égal à 11111 (instant TO, figure 5). A l'instant Tl, le signal AC1 passe à zéro et le signal ACO augmente et devient positif. Lorsque le signal AC1 passe à zéro, le transistor T64 se bloque. Comme le transistor T63 est encore passant les charges véhiculées par le courant qui le traverse s'accumulent sur le drain du transistor T64 : le potentiel sur la grille du transistor T61 augmente en conséquence et le transistor T61 se bloque petit à petit. En parallèle, lorsque le signal ACO croît et devient positif, le transistor T62 devient passant, le courant qui le traverse entraîne vers la masse les charges électriques présentes sur son drain : le potentiel sur le drain du transistor T62 et sur la grille du transistor T63 diminue en conséquence et le transistor T63 devient passant petit à petit. Par ailleurs, lorsque le potentiel sur le drain du transistor T62 atteint la valeur seuil de l'inverseur I, ce dernier bascule et le signal CLK devient égal à 11111. Un nouvel équilibre s'établit lorsque le potentiel sur le drain du transistor T64 atteint la valeur VDD et le potentiel sur le drain du transistor T62 atteint la valeur nulle (masse du circuit). Il est à noter que, par rapport à la durée d'une demi période du signal ACO (ou AC1), le temps nécessaire au basculement de l'inverseur I est quasi nul. Des variantes du schéma de la figure 6 peuvent être bien sur envisagées. Par exemple, le rôle de l'inverseur I est de transformer le potentiel sur le drain de T62, qui varie de manière continue, en un signal logique CLK prenant deux valeurs 0 ou 1 selon que le potentiel sur le drain de T62 est supérieur ou non à un seuil de potentiel associé à l'inverseur I. L'inverseur I peut être remplacé par tout composant susceptible de réaliser cette fonction, comme par exemple une porte logique ou un convertisseur. Les transistors T65, T66 ont pour fonction d'autoriser ou de bloquer le fonctionnement global du comparateur, en fonction du signal CLKDIS. Ils peuvent être supprimés. Le cas échéant, les drains des transistors T63, T64 sont connectés ensemble et les drains des transistors T61, T62 sont connectés ensembles. On obtiendra dans ce cas un comparateur fonctionnant en continu : un tel comparateur est moins intéressant en pratique car d'une part il consomme de l'énergie en continue et d'autre part, la fourniture du signal d'horloge avant que la tension d'alimentation VDD ne soit disponible peut entraîner un éventuel disfonctionnement d'un composant du circuit dans contact. Il est encore possible d'ajouter deux transistors T67, T68 (représentés sur la figure 6 en pointillés), de type N ici. Le drain et la source de T67 sont connectés respectivement au drain et à la source de T62, et le drain et la source de T68 sont connectés respectivement au drain et à la source de T64. Enfin, le signal CLKDIS est appliqué sur la grille des transistors T67, T68. L'ajout de ces deux transistors permet relier à la masse l'ensemble des noeuds du comparateur lorsque le signal CLKDIS est inactif (dans l'exemple égal à 11111). On évite ainsi toute consommation d'énergie intempestive lorsque aucun signal d'horloge n'est produit. L'invention n'est bien sûr pas limitée au mode de réalisation de la figure 6. En pratique, tout circuit de comparaison, permettant de comparer deux signaux variant de manière similaire mais dans des proportions importantes (puisque l'amplitude de ACO, AC1 peut varier entre 2-3 V et 15-20 V), peut être utilisé pour mettre en oeuvre l'invention. Revendications 1. Circuit intégré sans contact recevant un signal radiofréquence, le circuit étant caractérisé en ce qu'il comprend un générateur d'horloge pour produire un signal d'horloge (CLK) à partir d'une première alternance (ACO) et d'une deuxième alternance (AGI) représentatives du signal radiofréquence reçu. 2. Circuit intégré selon la revendication 1, caractérisé en ce que le signal d'horloge est obtenu par comparaison de la première alternance (ACO) avec la deuxième alternance (AC1). 3. Circuit intégré selon l'une des revendications 1 ou 2, caractérisé en ce que le signal d'horloge est produit après qu'une tension d'alimentation (VDD) du circuit intégré soit devenue disponible. 4. Circuit intégré selon l'une des revendications précédentes, caractérisé en ce que le circuit d'horloge comprend un comparateur comprenant : un premier transistor (T61) et un deuxième transistor (T62) connectés en série, la tension d'alimentation (VDD) étant appliqué sur une source du premier transistor (T61) et une tension de masse (GND) étant appliquée sur la source du deuxième transistor (T62), la première alternance (ACO) étant appliquée sur une grille du deuxième transistor (T62), le signal d'horloge étant produit sur le drain du deuxième transistor (T62), - un troisième transistor (T63) et un quatrième transistor (T64) connectés en série, la tension d'alimentation (VDD) étant appliqué sur une source du troisième transistor (T61) et une tension de masse (GND) étant appliquée sur la source du quatrième transistor (T62), la deuxième alternance (AGI) étant appliquée sur une grille du quatrième transistor (T62), une grille du premier transistor (T61) étant connectée au drain du quatrième transistor (T64) et une grille du troisième transistor (T63) étant connectée au drain du deuxième transistor (T62). 5. Circuit intégré selon la revendication 4, caractérisé en ce qu'il comprend également : - un cinquième transistor (T65) connecté en série entre le premier transistor (T61) et le deuxième transistor (T62), une source et un drain du cinquième transistor étant connectés respectivement à un drain du premier transistor et au drain du deuxième transistor (T62), et - un sixième transistor (T66) connecté en série entre le troisième transistor (T63) et le quatrième transistor (T64), une source et un drain du sixième transistor étant connectés respectivement à un drain du troisième transistor (T63) et au drain du quatrième transistor (T64), un signal de validation (CLKDIS) étant appliqué sur une grille du cinquième transistor (T65) et sur une grille du sixième transistor (T66) connectées ensemble. 6. Circuit intégré selon l'une des revendications 4 ou 5, caractérisé en ce qu'il comprend également : - un septième transistor (T67) comprenant un drain et une source connectés respectivement au drain et à la source du deuxième transistor, le signal de validation (CLKDIS) étant appliqué sur une grille du septième transistor (T67). 7. Circuit intégré selon l'une des revendications 4 à 6, caractérisé en ce qu'il comprend également : - un huitième transistor (T68) comprenant un drain et une source connectés respectivement au drain et à la source du quatrième transistor, le signal de validation (CLKDIS) étant appliqué sur une grille du huitième transistor (T67). 8. Procédé de production d'un signal d'horloge dans un circuit intégré sans contact, caractérisé en ce que, au cours du procédé, on compare une première alternance (ACO) et une deuxième alternance (AC1) représentatives d'un signal radiofréquence reçu par le circuit intégré, le signal d'horloge (CLK) étant le résultat de la comparaison. 9. Carte à puce sans contact, caractérisée en ce qu'elle comprend un circuit intégré selon l'une des revendications 1 à 7.