FR 2827444 A1 20030117 FR 0109570 A 20010713 Récepteur radiotéléphonique de type UMTS La présente invention concerne un récepteur notamment dans un terminal radiotéléphonique mobile pour recevoir des signaux de la voie descendante d'une station de base vers le terminal en mode duplex à division du temps TDD (Time Division Duplex) selon la norme UMTS (Universal Mobile Telecommunications System). Plus particulièrement, l'invention concerne des perfectionnements dans le décodeur et le démodulateur d'un tel récepteur. Afin d'assurer une qualité élevée à la transmission de signaux audio, vidéo et de données, il est indispensable que le taux d'erreur binaire TEB soit de plus en plus faible pour des débits de plus en plus élevés pour transmettre notamment des images animées de bonne qualité. Pour atteindre des taux d'erreur binaires faibles de l'ordre de 10-9ir la norme UMTS "3rd Generation Partnership Project ; Technical Specification Group Radio Access Network ; Multiplexing and channel coding (TDD)", 3G TS 25.222 V3.3. 0, Juin 2000, recommande de coder le signal émis selon un code convolutif concaténé parallèle au moyen de deux codeurs à 8 états et un entrelaceur interne. Le rendement de ce code, appelé turbo-code, est de 1/3. Les hautes performances obtenues avec les turbocodes pour des transmissions radio sont inévitablement accompagnées d'une augmentation de la complexité des algorithmes de décodage par comparaison aux traditionnels décodeurs convolutifs qui corrigent les erreurs au moyen de l'algorithme de Viterbi. La norme UMTS préconise les caractéristiques du turbo-codeur et non les caractéristiques du turbodécodeur inclut dans le récepteur. Dans un récepteur contenant un turbo-décodeur selon l'article de Claude BERROU et al., intitulé "NEAR SHANNON LIMIT ERROR-CORRECTING CODING AND DECODING : TURBO-CODES", IEEE International Conference on Communication, Genève 1993, page 1064 à 1070, la boucle de contre-réaction dans le turbodécodeur qui permet des itérations du décodage d'une séquence codée, en accord avec l'évocation du radical "turbo", est parcourue un nombre d'itérations constant pour décoder chacune des séquences codées du signal reçu. Lorsque le signal reçu est faiblement perturbé par rapport au signal émis par la station de base, le nombre d'itérations par séquence codée est alors très élevé alors qu'il suffirait d'une ou deux itérations pour supprimer les erreurs de transmission dans la séquence codée. Pour de mauvaises conditions de propagation du canal de transmission, le nombre d'itérations constant peut s'avérer insuffisant ; a contrario, dans le cas de bonnes conditions de propagation du canal de transmission, des itérations supplémentaires inutiles sont effectuées. De plus, le démodulateur de phase en quadrature qui précède le décodeur dans le récepteur, décide préalablement au moyen d'une table de correspondance d'associer à chaque symbole complexe reçu un couple de bits respectif choisi parmi quatre. Le démodulateur fait abstraction de l'incertitude de décision due aux interférences et aux bruits auxquels est soumis le canal de transmission entre la station de base et le récepteur du terminal, lors de la démodulation, si bien que des éléments binaires en "dur" (hard) sont appliqués par le démodulateur à l'entrée du turbo-décodeur à travers un désentrelaceur de canal. Les versions a priori décorrélées du signal démodulé formant des triplets dans les séquences à décoder en entrée du turbodécodeur véhiculent ainsi des erreurs introduites par les évanouissements du canal de transmission entre la station de base et le récepteur du terminal, le bruit additif et les interférences. Certaines erreurs ne pourront plus être supprimées par le turbo-décodage. Il y a donc nécessairement une perte d'information entre le démodulateur et le turbo-décodeur. La présente invention vise à améliorer les conditions de réception d'un signal turbo-codé et particulièrement d'adapter dynamiquement la complexité du décodage en fonction des conditions de propagation du canal de transmission. A cette fin, un récepteur comprenant un moyen numérique de démodulation pour produire un signal numérique démodulé, et un moyen numérique de décodage pour décoder par itérations à travers une boucle de contre-réaction des séquences codées incluses dans le signal démodulé, est caractérisé en ce qu'il comprend un moyen de test inclus dans la boucle de contreréaction pour comparer à chaque itération pour le décodage d'une séquence codée un code à redondance cyclique extrait d'une séquence corrigée entrant dans la boucle à un code à redondance cyclique déterminé en fonction d'éléments dans la séquence corrigée entrante autres que les éléments du code extrait afin d'arrêter les itérations du décodage de la séquence codée dès que les codes comparés sont identiques. Les itérations du décodage de chaque séquence codée sont ainsi arrêtées en fonction des conditions de propagation du canal de transmission qui se traduisent notamment par une perturbation plus ou moins grande du code à redondance cyclique contenu dans la séquence corrigée à reboucler en entrée du moyen de décodage par rapport au reste de la séquence corrigée constituée par des éléments d'information. Le nombre d'itérations variable dans le moyen de décodage dépend ainsi de l'influence plus ou moins grande du bruit et des interférences sur le canal de transmission entre la station de base et les différents utilisateurs simultanés de codes AMRC (Accès Multiple par Répartition par les Codes) si bien que le nombre d'itérations est d'autant plus faible que le canal de transmission est faiblement perturbé. Les éléments de la séquence corrigée étant des rapports de vraisemblance logarithmiques, le moyen de décodage comprend un moyen commandé par le moyen de test pour convertir les éléments de la séquence corrigée autres que ceux du code à redondance cyclique en des bits dont les états correspondent respectivement aux signes des éléments de la séquence corrigée, en réponse à un arrêt des itérations de décodage par le moyen de test. Selon un autre objectif de l'invention, le moyen de démodulation dans le récepteur est également amélioré afin que celui-ci applique non pas des bits, c'est-à-dire des éléments binaires en"dur" (hard) au moyen de décodage, mais plutôt des valeurs"souples" (soft) qui reflètent des perturbations dans le signal reçu constitué de symboles complexes et qui transportent ainsi toutes les indécisions que le démodulateur dans les récepteurs connus n'a pas considérées en faisant correspondre dès la démodulation chaque symbole complexe à un couple de bits. Pour atteindre ce deuxième objectif, le moyen de démodulation, qui reçoit des symboles complexes d'un signal modulé résultant d'une modulation à quatre états de phase, détermine pour chaque symbole complexe reçu des valeurs flottantes représentatives de deux rapports de vraisemblance logarithmiques qui sont relatifs à deux bits dont le symbole complexe reçu résulte par application de la modulation à quatre états de phase et qui sont appliquées au moyen de décodage. Les valeurs flottantes représentatives des rapports de vraisemblance logarithmiques transmis du moyen de démodulation vers le moyen de décodage à travers un entrelaceur de canal de transmission évite la perte d'information des décisions binaires dans les démodulateurs selon la technique antérieure. Ces valeurs flottantes portent, en plus de la décision binaire, une mesure de la fiabilité de la décision qui sera prise ultérieurement dans le moyen de décodage pour convertir des éléments de la séquence corrigée. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées de l'invention en référence aux dessins annexés correspondants dans lesquels : - la figure 1 est un bloc-diagramme d'un émetteur radiotéléphonique du type UMTS selon la technique antérieure ; - la figure 2 est un bloc-diagramme fonctionnel d'un turbo-codeur connu contenu dans l'émetteur de la figure 1 ; - la figure 3 est un diagramme de constellation d'une démodulation de phase à quatre états selon l'invention ; - la figure 4 est un bloc-diagramme d'un récepteur radiotéléphonique de type UMTS selon l'invention ; et - la figure 5 est un bloc-diagramme fonctionnel d'un turbo-décodeur associé à un testeur de code CRC selon l'invention, contenu dans le récepteur de la figure 4. Afin de mieux appréhender les caractéristiques d'un récepteur radiotéléphonique 2 de type UMTS selon l'invention, certaines caractéristiques en bande de base d'un émetteur radiotéléphonique du type UMTS, par exemple inclus dans une station de base, pour émettre notamment des blocs de transport sont décrites en référence à la figure 1. L'émetteur 1 comprend en cascade un générateur de code de redondance cyclique 11, un turbo-codeur 12, un entrelaceur de canal 13, un modulateur de phase 14, un étaleur-embrouilleur 15, un filtre adapté de mise en forme 16 et un étage d'amplification et de transposition de fréquence 17. Un signal numérique d'information éventuellement compressé de quelques kbit/s à 2 Mbit/s environ est traité par bloc de transport B (ui) de K-DC > 16 bits dans le générateur de code 11, K étant un entier de quelques dizaines à quelques milliers. Afin de détecter des erreurs de transmission dans le récepteur, le générateur 11 génère un code CRC (Cyclic Redundancy Check) déterminé pour chaque bloc d'information représenté par le polynôme : i=K-DC-l B (ui) = Eux du i=O dans lequel D représente l'état de sortie d'un étage d'un registre à décalage à K-DC-1 étages. Le codage CRC est réalisé systématiquement par des additions modulo 2 dans le corps de Galois GF (2) à deux éléments, et est constitué par le reste de la DC division du produit de D. B (ui) par un polynôme générateur cyclique dont le degré DC est égal à la taille du reste de la division. Le polynôme générateur cyclique est typiquement le polynôme de degré DC=16 suivant : gCRC16 (D) = D + D + D + 1. Le générateur 11 produit ainsi des séquences codées S (xk) à K bits xi à XK comprenant chacune un produit 16 D. B (ui) suivi du code respectif CRC résultant du reste de la division précédente sur le bloc B (ui), ayant DC bits. Le turbo-codeur 11 code les séquences S (xk) à K bits avec un rapport de codage 1/3. Il comprend principalement un entrelaceur 120, deux codeurs convolutifs parallèles à 8 états 121 et 122 et un convertisseur parallèle-série 123. L'entrelaceur 120 interne au turbo-codeur 12 décorrèle les séquences S (xk) en des séquences entrelacées de bits X'k à l'entrée du deuxième codeur 122. Les codeurs 121 et 122 codent respectivement les bits d'information à émettre xk et les bits entrelacés X'k respectivement en des bits codés x lp k et x selon un codage convolutif obtenu typiquement k avec un registre à décalage à trois étages Dl, D2 et D3 et une logique combinatoire à quatre portes OUExclusif P1, P2, P3 et P4. Pour chaque bit entrant Xk, le turbo-codeur 12 applique le couple de bits xlp k et x ainsi que le bit non codé xk en tant que bit k systématique xi au convertisseur parallèle-série 123 k qui transmet ainsi des triplets (xs, x,x) en k k k série à l'entrelaceur de canal 13. Ainsi pendant l'application successive des bits xk à l'entrée du turbo-codeur 11, cette entrée est reliée à la sortie du turbo-codeur retransmettant les bits x = Xk. k Après le codage du dernier élément XK d'une séquence S (xk), l'entrée de chaque codeur 121, 122 est déconnectée de la première porte P1, et les entrées de la porte P1 sont connectées à la sortie de la porte P3 dont les entrées sont reliées aux sorties des étages de registre D2 et D3 dans le codeur, comme indiqué en traits pointillés à la figure 2. Une quatrième sortie du turbo-codeur 12 est constituée par la sortie de la porte P3 dans le deuxième codeur 122 pour transmettre un bit xls également après le k codage du dernier bit non codé XK. Cette terminaison de codage met les codeurs 121 et 122 à un état connu pour le début du codage de la séquence suivante, en l'occurrence à un état 0 des codeurs 121 et 122. Les terminaisons (tails) des diagrammes en treillis des codages convolutifs dans les codeurs sont ajoutées à la fin de la séquence codée de K triplets. La terminaison est composée d'abord de trois couples (x, alp) sortant du premier codeur 121 lorsque k k celui-ci est à l'état montré en traits pointillés et l'autre codeur 122 est désactivé, puis est composée de trois couples ('/x) sortant du deuxième k k codeur 122 lorsque celui-ci est à l'état montré en traits pointillés à la figure 2 et l'autre codeur 121 est désactivé. Ainsi une séquence S (xk) à K bits est codée en une séquence codée comportant K triplets (x, xlp trois couples de terminaison k k k xs lp 1, xs ip s ip et trois couples de l2+3 3 couples de terminaison x2p x', x. +' , x, x', soit X K+2'K+3"X K+3' K+ K K+2' 3K+12 bits de séquence codée qui sont appliqués en série à l'entrelaceur de canal 13 à travers le convertisseur 123. L'entrelaceur 13 entrelace les bits de chaque séquence codée afin d'augmenter le caractère aléatoire des positions des éventuelles erreurs de transmission dans les séquences. Les bits entrelacés sortant de l'entrelaceur 13 subissent une modulation de phase à quatre états QPSK (Quadrature Phase Shift Keying) au moyen d'une table de correspondance qui fait correspondre les couples de bits de données entrelacés consécutifs (xeo, xei) (0,0), (0,1), (1,0) et (1, 1) respectivement aux symboles complexes e +j, +1,-1 et-j. Les symboles complexes e sortant du modulateur 14 sont codés et embrouillés dans l'étaleur- embrouilleur 15. Chaque symbole complexe e destiné au récepteur 2 est étalé en un bloc selon un codage à accès multiple par répartition par les codes AMRC (Code Division Multiple Access CDMA) associé à une séquence d'étalement réelle respective typiquement à seize éléments, appelés"chips". Le signal étalé est ensuite embrouillé par séquence complexe typiquement à 16 éléments. Le signal sortant de l'étaleurembrouilleur 15 avec un débit augmenté d'un facteur 16 est ensuite filtré dans le filtre de mise en forme 16 et amplifié et transposé en fréquence dans l'étage de sortie 17. En se référant maintenant à la figure 4, un récepteur radiotéléphonique 2 du type UMTS selon l'invention, inclus par exemple dans un radiotéléphone mobile, comprend en cascade un étage d'amplification et de transposition de fréquence 20, un banc de filtres adaptés 21, un désétaleurdésembrouilleur 22, un démodulateur de phase QPSK à sorties pondérées 23 selon l'invention, un désentrelaceur de canal 24, et un turbo-décodeur 25 associé à un testeur de code CRC 26. L'étage d'entrée 20 reçoit un signal à haute fréquence provenant de l'émetteur 1 montré à la figure 1, l'amplifie et le transpose en bande de base. Le signal numérique en bande de base est filtré dans le banc de filtres adaptés 21, puis est désembrouillé et désétalé dans le désétaleurdésembrouilleur 22 qui effectue une opération inverse à celle dans l'étaleur-embrouilleur 15 lorsqu'il reconnaît la séquence d'étalement respective. Le désétaleur-désembrouilleur 22 applique à l'entrée du démodulateur 23 des symboles complexes reçus r qui sont bruités par les perturbations du canal de transmission à radiofréquence entre l'émetteur 1 et le récepteur 2 et qui ont des modules dont les valeurs varient entre 0 et 1 et sont appelées valeurs "souples" (soft). Le démodulateur 23 selon l'invention ne contient aucun circuit de décision sur les symboles complexes r afin de leur faire correspondre de manière biunivoque un couple de bits respectifs, à l'inverse de la correspondance dans le modulateur 14, mais remplace le couple de bits associé à un symbole complexe rk à démoduler par un couple de valeurs pondérées LLR (yo), LLR (yi) représentative d'une estimation de la confiance sur la décision qui aurait dû conduire au couple de bits. On désigne dans la suite par R (rk) = (ri, r2,... r (3. K+12)/2) une séquence de (3. K+12) /2 symboles complexes concaténés à valeurs souples, appliquée à l'entrée du démodulateur 23 et Y= (Y01, Yll ; Y02, Y12 ;... YO, (3. K+12)/2, Yi, (3. K+12)/2) la séquence de bits sortant du modulateur 14 et qui devrait être appliquée au désentrelaceur 24 pour y être désentrelacée selon une opération inverse de l'entrelacement dans l'entrelaceur 13, avant d'être décodée dans le turbo-décodeur 25, selon la technique antérieure. Au lieu de décider des deux valeurs binaires correspondant à un symbole complexe selon une démodulation classique QPSK, le démodulateur 23 de l'invention met en oeuvre un algorithme pour déterminer la valeur du rapport de vraisemblance logarithmique LLR (Log-Likelihood Ratio) pour chaque bit d'information Yik dans le couple correspondant au symbole complexe. La valeur 0 de l'indice i désigne le premier bit du couple et la valeur 1 de l'indice i désigne le deuxième bit du couple. Le rapport de vraisemblance logarithmique d'un bit d'information Yik est égal au logarithme du rapport de la probabilité a posteriori P (yik = lark) que la variable Yik du couple correspondant au symbole complexe rk prenne la valeur binaire" 1", sur la probabilité a posteriori P (yik = 0Irk) que la variable Yik du couple correspondant au symbole complexe rk prenne la valeur binaire"0", selon la formule suivante : LLR (y. = 1 Irk) LLR (yik) = log [-------]. ik = k) Le rapport de vraisemblance logarithmique LLR (Yik) a une valeur"douce" (soft value) négative ou positive (flottante), par comparaison à une valeur "dure" (hard value) telle que la valeur binaire"1" ou"0", pour indiquer que le démodulateur 23 délivre des valeurs flottantes réelles LLR (Yik) ayant chacune un signe qui impose une décision ultérieure sur l'état du bit correspondant Yik, c'est-à-dire une décision sur la valeur "dure" "0" ou "1", et dont l'amplitude ILLR (Yik) 1 représente la fiabilité de la décision ultérieure et est une valeur"souple"qui représente un indice de confiance de l'état binaire déterminé par le signe de LLR (Yik). Plus l'amplitude ILLR (Yik) 1 est grande, plus la confiance pour l'état binaire correspondant au signe du rapport de vraisemblance logarithmique est vraisemblable ; au mieux, l'amplitude du rapport de vraisemblance logarithmique est maximale pour chacun des quatre points de la constellation de la modulation de phase QPSK. Plus l'amplitude 1 LLR (Yik) 1 est petite et voisine de 0, plus l'état binaire correspondant au signe du rapport de vraisemblance logarithmique n'est pas sûr, c'est-à-dire plus le symbole complexe rk est proche du centre (0,0) de la constellation. Le démodulateur 23 a ainsi pour rôle de déterminer les rapports de vraisemblance logarithmiques LLR (yok) et LLR (Ylk) respectivement pour les deux bits démodulés correspondant à chaque symbole rk afin que la probabilité a posteriori P (Yiklrk) pour chacun des bits du couple correspondant à i égal à 0 et 1 soit maximisée. Pour cette détermination des rapports de vraisemblance logarithmiques, on suppose que les interférences et le bruit dûs au canal de transmission à radiofréquence traversé par le signal émis depuis l'émetteur 1 vers le récepteur 2 s'additionnent à la séquence de symboles complexes R (rk) et possèdent une distribution gaussienne. Cette hypothèse est réaliste dans la mesure où le nombre d'usagers, typiquement égal à seize, par fente temporelle (timeslot) pour un canal physique dans le duplex à division du temps TDD (Time Division Duplex) selon la norme UMTS est grand. Chaque rapport de vraisemblance LLR (Yik) avec i = 0 ou 1, peut être écrit sous la forme suivante : LLR P (r q) ik = - Yik=' LLR (yik) = log [-- '----"-] = log [--'------q : Yik =0 Yik=0 avec q= {l, j} = l'ensemble des quatre symboles complexes de la modulation de phase QPSK et où (q :yik=l ou 0) désigne un symbole q dont le bit du couple correspondant est à l'état"1"ou"O", et P (rklq) la probabilité que le symbole rk soit égal à q. Par maximisation de la probabilité a posteriori, le rapport de vraisemblance s'écrit : LLR (Yik) = Max {log [P (rklq)]}- Max {log [P (rklq)]} q=y=i ik=o En développant les probabilités logarithmiques et en maximisant celles-ci, les rapports de vraisemblance logarithmiques pour le couple de valeurs binaires (YOk/Ylk) correspondant au symbole complexe reçu rk sont les suivants : 1 2 2 2 2 LLR (yok) = [Max ( ! rk-l ! , ! rk- ; ! )- Max () rk+l ! , ! rk+j ! )] et 1 2 2 2 2 LLR (Ylk) = [Max ( ! rk+l, ! rk- : ! )-Max ( ! rk-l ! , ! rk+j ! )] où 1... 1 désigne le module d'un nombre complexe et j un nombre complexe dont le carré est égal à-1. A titre d'exemple, lorsque le symbole complexe reçu rk est égal +j,-j, +1 ou-1, les rapports de vraisemblance LLR (yok) et LLR (Ylk) des deux valeurs binaires correspondantes sont respectivement (+ 1, + 1), (-1, + 1) ou (+ 1, -1), ce qui correspond à une confiance maximale sur les valeurs binaires (0,0), (1, 1), (0,1) ou (1,0) pour une logique positive. Comme montré à la figure 3, par exemple lorsque rk = 0,5+0, 5j les rapports de vraisemblance sont les suivants : LLR (yok) = 0, 5 [Max (0, 5 ; 0, 5)-Max (2, 5 ; 2, 5)] soit LLR (YOk) = 0, 5 (0, 5-2, 5) =-1, et LLR (Ylk) = 0, 5 [Max (2, 5 ; 0, 5)-Max (0, 5 ; 2, 5)] soit LLR (Ylk) = 0,5 (2,5-2, 5) = 0 Le démodulateur 23 qui n'a effectué aucune décision pour déterminer des valeurs binaires"dures" "0" ou "1" transmet en série les valeurs numériques de rapport de vraisemblance logarithmique LLR (yok) et LLR (Ylk) qui sont comprises entre-1 et +1, au désentrelaceur de canal 24. Ce dernier effectue un désentrelacement des rapports de vraisemblance LLR (Yok) LLR (Ylk) selon un algorithme de désentrelacement de canal réciproque à l'algorithme d'entrelacement de canal utilisé dans l'entrelaceur de canal 13 et applique des séquences codées SC à 3. K+12 éléments sortant du turbo-codeur 12. Le turbo-décodeur 25 traite les rapports de vraisemblance logarithmiques désentrelacés par le désentrelaceur de canal 24 séquence codée par séquence codée, chacune composée de 3. K+12 rapports de vraisemblance logarithmiques. Le turbo-décodeur 25 montré en détail à la figure 5 considère alors des triplets de rapports de vraisemblance LLR, LLRP et k' k LLR transmis en parallèle par un convertisseur k série-parallèle d'entrée 250, en correspondance aux triplets codés x"xetx transmis par le turbok k k codeur 12 dans l'émetteur 1. Le turbo-décodeur 25 comprend essentiellement en cascade, entre les sorties du convertisseur sérieparallèle 250 et un circuit de décision 255 en sortie, un premier décodeur élémentaire 251, un entrelaceur interne 252, un deuxième décodeur élémentaire 253 et un désentrelaceur interne 254, selon un agencement analogue au décodeur à contreréaction décrit dans l'article précité de Claude BERROU et al. Deux premières entrées du premier décodeur 251 sont reliées aux sorties du convertisseur 250 qui délivrent les rapports de vraisemblance LLR et LLR correspondant aux bits k k non codés systématiques xi et aux premiers bits xP k k codés par le premier codeur 121. Une troisième entrée du décodeur 251 reçoit des éléments corrigés LLRk rebouclés par la sortie du désentrelaceur 254. Le deuxième décodeur élémentaire 253 a des premières entrées recevant respectivement les rapports de vraissemblance logarithmiques LLRet LLRP k k correspondant aux bits systématiques x et aux k deuxièmes bitsx codés par le deuxième codeur 122, k ainsi qu'une troisième entrée reliée à la sortie du premier décodeur 251 à travers l'entrelaceur interne 252. Les codeurs élémentaires 121 et 122 étant indépendants dans l'émetteur 1, les décodages dans les décodeurs 251 et 253 sont également indépendants et par conséquent les six rapports de vraisemblance logarithmiques correspondant LLR@s, LLr@1p à K+l K+l LLR,LLR au six bits de terminaison x., K+3' K+3 K+1 xK1p à xi alp produits par le premier codeur 121 K+1 K+3 K+3 ne sont appliqués qu'aux deux premières entrées du premier décodeur élémentaire 251, et les six rapports 2p's de vraisemblance logarithmiques LLR,LLR à K+ K+l LLR-, LLR*. correspondant aux six bits de K + K + j 2p 2p s terminaison x, x à x, x produits par le deuxième codeur 122 ne sont appliqués aux deux premières entrées que du deuxième décodeur 253. Ainsi la séquence décodée produite par le deuxième décodeur 253 à travers le désentrelaceur 254 ne comporte pas de terminaison et ne comprend que K éléments de rapport de vraisemblance logarithmique. L'entrelaceur interne 252 interconnecté entre les décodeurs 251 et 253 est identique à l'entrelaceur 120 interne au turbo-codeur 12 et transmet une séquence de K rapports de vraisemblance logarithmiques entrelacés éventuellement avec des erreurs non détectées par le premier décodeur 251, au deuxième décodeur 253. Le désentrelaceur 254 interne au turbo-décodeur effectue un désentrelacement réciproque à l'entrelacement dans les entrelaceurs 120 et 252 de manière à restituer une séquence corrigée SC (LLRk) de rapports de vraisemblance logarithmiques. Les amplitudes ILLRkl qui traduisent la confiance de décodage sur les bits xk, augmentent au fur et à mesure des itérations par retour de la séquence SC (LLRk) sortant du désentrelaceur 254 vers la troisième entrée du décodeur 251 à travers la boucle de contre-réaction interne au turbo-décodeur 25. Ainsi au fur et à mesure des itérations du décodage dans les décodeurs 251 et 253 en fonction de la séquence de rapports de vraisemblance logarithmiques sortant du désentrelaceur 254, la séquence SC (LLRk) est de moins en moins corrélée à la séquence reçue de triplets LLR, LLR etLLR et k k k converge vers une constante. Selon l'invention, le nombre d'itérations par séquence à K bits à reproduire n'est pas constant mais est variable en fonction du code de vérification CRC occupant les DC = 16 derniers emplacements dans la séquence corrigée SC (LLRk) produite par le désentrelaceur 254, grâce à un testeur de code CRC 26 inséré dans la boucle de contre-réaction 254-251 du turbo-décodeur selon l'invention entre la sortie du désentrelaceur 254 et la troisième entrée du premier décodeur 251. Le testeur 26 extrait de chaque séquence corrigée désentrelacée SC (LLRk) produite par l'entrelaceur 254, le code à redondance cyclique CRCe à DC=16 éléments et incrémente d'une unité un nombre d'itérations NIT qui est remis à zéro par un signal logique RS en réponse à chaque séquence codée reçue par le convertisseur 250. Un deuxième code à redondance cyclique CRCd est déterminé par le testeur 26 en fonction des éléments LLR1 à LLRK-DC de la séquence corrigée selon un algorithme identique à celui mis en oeuvre dans le générateur 11 de l'émetteur 1 afin de comparer les codes extrait et déterminé. Si les codes comparés CRCe et CRCd sont identiques, le testeur 26 arrête les itérations de décodage dans le turbo-décodeur via un signal d'arrêt AI et ouvre le circuit de décision 255 afin que celui-ci convertisse les K-DC éléments de la séquence corrigée SC en K-DC bits de données dk dont les états "1" et "0" correspondent respectivement aux signes (+) et (-) des rapports de vraisemblance logarithmiques LLR1 à LLRK-DC contenus dans la séquence corrigée SC (LLRk) qui vient d'être produite par le désentrelaceur 254 et analysée par le testeur 26. Sinon, tant que le nombre NIT d'itérations comptées par le testeur 26 pour la séquence de rapports de vraisemblance logarithmiques LLR, LLR lp k k et LLR à décoder n'a pas atteint un nombre maximal k d'itérations NITmax par exemple égal à 10, et lorsque les codes comparés CRCe et CRCd sont différents, toute la séquence SC (LLRk) à K éléments, y compris avec le code CRC qui est différent a priori d'une itération à la suivante, est appliquée à la troisième entrée du premier décodeur élémentaire 251 pour subir à nouveau une décorrelation par rapport à la séquence de rapports de vraisemblance logarithmiques reçue. Quand le canal de transmission est faiblement perturbé, c'est-à-dire quand le rapport signal à bruit est élevé, le nombre d'itérations NIT par séquence à décoder dans le turbo-décodeur 25 est relativement faible et le décodage des séquences selon l'invention est plus rapide que selon la technique antérieure selon lequel le nombre d'itérations est constant. A contrario, quand le canal de transmission est perturbé par du bruit, c'est-à-dire lorsque le rapport signal à bruit est faible, le nombre d'itérations par séquence à décoder dans le turbo-décodeur 25 est plus élevé, et si le nombre maximal d'itérations NITmax est choisi convenablement pour éviter des itérations inutiles et des résultats divergents, la séquence décodée même pour un rapport signal à bruit élevé n'est pas complètement corrigée. Ainsi le turbo-décodeur 25 avec le testeur 26 dans sa boucle de contre-réaction est adapté dynamiquement aux fluctuations du bruit qui perturbe le canal de transmission à radiofréquence. De préférence, le testeur 26 produit un indicateur de décodage ID appliqué aux couches supérieures du récepteur 2 pour signaler un"mauvais" décodage lorsque le testeur 26 a arrêté les itérations pour une séquence donnée par le signal AI, à la suite d'un nombre d'itérations ayant atteint le nombre maximal NITmax=10. Si le récepteur 2 ne traite pas véritablement en temps réel la séquence à décoder, celui-ci peut requérir une transmission de la séquence auprès de l'émetteur 1 jusqu'à ce que la séquence à décoder soit décodée convenablement ; en pratique, le nombre de requêtes de retransmission de la séquence codée est limitée, par exemple à 3 ou 4. Par contre, si le récepteur 2 traite en temps réel la séquence décodée à K-DC bits dk transmise par le circuit de décision 255, les couches supérieures du récepteur peuvent ignorer la séquence décodée lorsque le nombre d'itérations a été arrêté à NITmax. REVENDICATIONS 1-Récepteur (2) comprenant un moyen numérique de démodulation (23) pour produire un signal numérique démodulé, et un moyen numérique de décodage (25) pour décoder par itérations à travers une boucle de contre-réaction des séquences codées incluses dans le signal démodulé, caractérisé en ce qu'il comprend un moyen de test (26) inclus dans la boucle de contre-réaction (254-256) pour comparer à chaque itération pour le décodage d'une séquence codée un code à redondance cyclique (CRCe) extrait d'une séquence corrigée (SC (LLRk)) entrant dans la boucle à un code à redondance cyclique (CRCd) déterminé en fonction d'éléments (LLRi-LLRK-Dc) dans la séquence corrigée entrante autres que les éléments du code extrait afin d'arrêter les itérations du décodage de la séquence codée dès que les codes comparés (CRCe, CRCd) sont identiques. 2-Récepteur conforme à la revendication 1, dans lequel le moyen de test (26) arrête les itérations du décodage lorsque le nombre d'itérations (NIT) atteint un nombre prédéterminé (NITmax). 3-Récepteur conforme à la revendication 2, dans lequel le moyen de test (26) produit un indicateur d'erreur (ID) lorsque le nombre d'itérations a atteint le nombre prédéterminé (NITmax). 4-Récepteur conforme à l'une quelconque des revendications 1 à 3, dans lequel le moyen de décodage (25) comprend en cascade un premier décodeur (251), un entrelaceur (252), un deuxième décodeur (253) et un désentrelaceur (254) complémentaire de l'entrelaceur, caractérisé en ce que la sortie du désentrelaceur (254) est reliée à une entrée du premier décodeur (251) à travers le moyen de test (26). 5-Récepteur conforme à l'une quelconque des revendications 1 à 4, dans lequel le moyen de décodage (25) comprend un moyen (255) commandé par le moyen de test (26) pour convertir les éléments (LLR1 - LLRK-Dc) de la séquence corrigée (SC) autres que ceux du code à redondance cyclique (CRCe) en des bits (dk) dont les états correspondent respectivement aux signes des éléments de la séquence corrigée, en réponse à un arrêt (AI) des itérations de décodage par le moyen de test. 6-Récepteur conforme à la revendication 4 ou 5, caractérisé en ce que la séquence codée comprend des éléments (LLR) représentatifs de bits non codés k (x"), de premiers éléments (LLR lp) représentatifs de k k premiers bits codés (x) et de deuxièmes éléments k (LLR) représentatifs de deuxièmes bits codés (x), k k et en ce que le premier décodeur (251) reçoit les éléments représentatifs d'éléments non codés (LLR), k les premiers éléments représentatifs (LLR lp) et les k éléments (LLRk) de la séquence corrigées (SC) retransmise par le moyen de test (26), et le deuxième décodeur (253) reçoit les éléments représentatifs de bits non codés (LLRs), les deuxièmes éléments k représentatifs (LLR), et des éléments produits par k le premier décodeur (251) à travers l'entrelaceur (252). 7-Récepteur conforme à l'une quelconque des revendications 1 à 6, dans lequel les éléments de la séquence codée sont des valeurs flottantes (LLR k 1 LLR etLLR) de rapports de vraisemblance k k logarithmiques de bits du signal numérique démodulé (YOk. Ylk). 8-Récepteur conforme à l'une quelconque des revendications 1 à 7, dans lequel le moyen de démodulation reçoit des symboles complexes d'un signal modulé résultant d'une modulation à quatre états de phase, caractérisé en ce que le moyen de démodulation (23) détermine pour chaque symbole complexe reçu des valeurs flottantes représentatives de deux rapports de vraisemblance logarithmiques (LLR (YOk), LLR (Ylk)) qui sont relatifs à deux bits dont le symbole complexe reçu résulte de la modulation à quatre états de phase et qui sont appliquées au moyen de décodage (25). 9-Récepteur conforme à la revendication 8, dans lequel les valeurs flottantes représentatives des deux rapports de vraisemblance logarithmiques sont déterminées selon les formules suivantes : 1 22 22 LLR (yok) =2[Max(#rk-1#2, #rk-j#2)- Max(#rk+1#2, #rk+j#2) et 1 22 22 LLR (Ylk) =- [Max ( ! rk+li, Jr-j !)-Max ( ! rk-l !, ! rk+j !) dans lesquelles rk désigne le symbole complexe reçu et j un nombre complexe dont le carré est égal à-1. 10-Récepteur conforme à la revendication 8 ou 9, comprenant un désentrelaceur de canal de transmission (24) interconnecté entre le moyen de démodulation (23) et le moyen de décodage (25).