FR 2827441 A1 20030117 FR 0210888 A 20020903 DISPOSITIF A SEMICONDUCTEUR La présente invention concerne une configuration de circuit dans un dispositif à semiconducteur et en particulier un circuit incorporé dans un module de puissance qui comporte des éléments de commutation à semiconducteur d'un type à grille isolée, tels que des transistors bipolaires à grille isolée, ou IGBT, pour ajuster des caractéristiques électriques du module de puissance. La figure 13 montre un module de puissance pour un circuit onduleur. Lorsqu'un circuit de commande d'attaque reçoit des signaux d'entrée UPin, VPin, WPin, UNin, VNin et WNin, il fournit à un groupe d'IGBT 1 à 6 des signaux d'attaque correspondants UPout, VPout, WPout, UNout, VNout et WNout (seuls UPout et UNout sont représentés sur la figure 13). Bien que le module de puissance représenté sur la figure 13 comprenne un seul circuit de commande d'attaque incorporé pour attaquer six IGBT, il peut avoir deux circuits de commande d'attaque, ou plus. Dans la partie supérieure droite du dessin, on voit un circuit redresseur du type en pont au silicium, pour fournir de l'énergie continue au module de puissance. Du fait qu'une résistance Rs pour la détection de courant est installée dans tout circuit d'émetteur de l'IGBT2, elle peut produire un niveau considérable de perte de courant, et elle est de préférence installée dans le circuit du second émetteur. La figure 14 est un diagramme temporel montrant des actions d'entrée et de sortie des signaux d'entrée UPin et UNin. t1 désigne un retard qu'on observe entre l'inversion du signal d'entrée UPin passant du niveau haut au niveau bas, et l'inversion du signal de sortie UPout passant du niveau bas au niveau haut. Comme il ressort d'un courant de sortie lup, l'IGBT1 est commuté à l'état conducteur après un retard d'une durée tonP. Le retard t1 mentionné en premier est attribué au circuit de commande d'attaque, tandis que le retard tonP mentionné en dernier est un temps de réponse de l'IGBT. Plus précisément, l'IGBT1 est commuté à l'état conducteur au bout d'une durée tconP après l'inversion du signal d'entrée UPin passant du niveau haut au niveau bas. t2 désigne un retard observé à partir de l'inversion du signal d'entrée UPin passant du niveau bas au niveau haut, jusqu'à l'inversion du signal de sortie UPout passant du niveau haut au niveau bas. Comme il ressort d'un courant de sortie lup, l'IGBT1 est commuté à l'état bloqué après un temps de retard toffP. Plus précisément, l'IGBT1 est commuté à l'état bloqué au bout d'une durée tcoffP à partir de l'inversion du signal d'entrée UPin passant du niveau bas au niveau haut. De façon similaire, l'IGBT2 est commuté à l'état bloqué au bout d'une durée tcoffN (= t3+toffN) à partir de l'inversion du signal d'entrée UNin passant du niveau bas au niveau haut. L'IGBT2 est commuté à l'état conducteur au bout d'une durée tconN (= t4+tonN) à partir de l'inversion du signal d'entrée UNin passant du niveau haut au niveau bas. Comme la figure 14 le montre explicitement, les signaux de sortie UPout et UNout sont inversés par rapport à leurs signaux d'entrée respectifs UPin et UNin. Les temps de retard t1 à t4, tonP, toffP, toffN et tonN ne sont pas uniformes mais varient en fonction du circuit de commande d'attaque et des IGBT. De ce fait, pour empêcher que l'IGBT1 et l'IGBT2 commutent à l'état conducteur en même temps, on prévoit de fixer la période de blocage de l'IGBT2 de façon qu'elle soit plus longue que la période de conducteur de l'IGBT1. Dans ce but, la durée du niveau haut du signal d'entrée UNin doit être fixée de façon à être plus longue que la durée du niveau bas du signal d'entrée UPin, comme représenté sur le dessin. Ceci fait que le signal d'entrée UNin contient une période de temps mort d'entrée (Tmort), ce qui rend très difficile l'obtention d'un niveau supérieur d'action de commande de l'onduleur. La figure 15 illustre un circuit de protection contre les surintensités incorporé dans le circuit de commande d'attaque représenté sur la figure 13. Du fait que la résistance de détection Rs connectée à l'IGBT2 reçoit un courant Irs, elle produit un potentiel VRs = Rs.lrs à une extré- mité. Lorsque le potentiel VRs dépasse un niveau de déclenchement spécifique, le circuit de protection contre les surintensités 3' détecte l'apparition d'un court-circuit et accomplit sa fonction de protection contre un court-circuit pour faire cesser l'action du moyen de commande d'attaque 4'. Cependant, l'action de la résistance de détection peut difficilement être uniforme, tandis que le niveau de déclenchement déterminé par le circuit de protection contre les surintensités 3' n'est pas constant. Ceci constituera un obstacle à la protection contre les surintensités, ce qui fait que la protection contre les courts-circuits sera inappropriée. En outre, plus le gradient de la variation de courant à la montée ou à la descente d'un courant de correction de chaque IGBT est grand, plus les bruits susceptibles d'être produits sont élevés. Plus le gradient est faible, plus les pertes de commutation peuvent être augmentées. Il y a une relation de compromis entre la génération de bruits et l'augmentation des pertes de commutation. Pour la compensation, chaque IGBT dans l'art antérieur devait être accompagné de son propre circuit de commande d'attaque, pour obtenir des conditions d'attaque optimales. La présente invention a été développée pour éliminer les iconvénients précédents et son but est de procurer un dispositif à semiconducteur pour ajuster les caractéristiques électriques de dispositifs, afin d'éliminer des discordances entre les dispositifs, permettant ainsi un niveau plus élevé d'action de commande d'onduleur, un dispositif à semiconducteur pour accomplir la protection contre les courts-circuits et la protection contre les températures excessives avec une plus grande précision, et un dispositif à semiconducteur pour déterminer favorablement le gradient à la montée et la descente du courant de collecteur d'un dispositif de sortie. Selon une caractéristique de la présente invention, un dispositif à semiconducteur comprend : un élément de commutation à semiconducteur ; un moyen de commande d'attaque pour commander l'action de l'élément de commutation à semiconducteur en utilisant un signal d'entrée ; et un moyen de compensation de caractéristiques pour déterminer arbitrairement le temps de retard de transmission du moyen de commande d'attaque en utilisant un signal d'entrée de compensation de caractéristiques pour éliminer des discordances dans le temps de retard de l'élément de commutation à semiconducteur. Selon une autre caractéristique de la présente invention, un dispositif à semiconducteur comprend : un élément de commutation à semiconducteur ; un moyen de détection de courant pour détecter le courant qui circule à travers l'élément de commutation à semiconducteur ; un moyen de protection contre les surintensités pour empêcher l'action de l'élément de commutation à semiconducteur lorsque le signal de détection provenant du moyen de détection de courant dépasse un niveau de déclenchement prédéterminé ; et un moyen de compensation de caractéristiques pour modifier le niveau de déclenchement. Selon une caractéristique supplémentaire de la présente invention, un dispositif à semiconducteur ayant un élément de commutation à semiconducteur et un moyen de commande d'attaque pour commander l'action de l'élément de commutation à semiconducteur sur la base d'un signal d'entrée, comprend un moyen de compensation de caractéristiques pour compenser la caractéristique fonctionnelle de l'élément de commutation à semiconducteur par la sélection et l'utilisation d'un ou de plusieurs dispositifs d'attaque qui sont incorporés dans le moyen de commande d'attaque et sont adaptés de façon à avoir des possibilités d'attaque différentes. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels : La figure 1 est un schéma synoptique d'unité de commande montrant un premier mode de réalisation de la présente invention ; La figure 2 est un schéma de circuit montrant les détails de la figure 1 ; La figure 3 est un diagramme temporel de signaux représentés sur la figure 1 ; La figure 4 est un schéma synoptique d'unité de commande montrant un second mode de réalisation de la présente invention ; La figure 5 est un schéma de circuit montrant les détails de la figure 4 ; La figure 6 est un diagramme temporel de signaux représentés sur la figure 4 ; La figure 7 est un schéma synoptique d'unité de commande montrant un troisième mode de réalisation de la présente invention ; La figure 8 est un schéma de circuit montrant les détails de la figure 7 ; La figure 9 est un diagramme temporel de signaux représentés sur la figure 7 ; La figure 10 est un schéma synoptique d'unité de commande montrant un quatrième mode de réalisation de la présente invention ; La figure 11 est un schéma de circuit montrant les détails de la figure 10 ; La figure 12 est un diagramme temporel de signaux représentés sur la figure 10 ; La figure 13 est un schéma de circuit montrant un module de puissance classique ; La figure 14 est un diagramme temporel montrant des actions d'entrée et de sortie représentées sur la figure 13 ; La figure 15 illustre un circuit de protection contre les surinten- sités incorporé dans le circuit de commande d'attaque représenté sur la figure 13. Mode de réalisation 1 La figure 1 est un schéma synoptique d'unité de commande montrant le premier mode de réalisation de la présente invention. Un cir- cuit d'unité de commande d'attaque 1 réagit aux signaux d'entrée UPin et UNin provenant respectivement de bornes d'entrée de signal pour appli- quer les signaux de sortie UPout et UNout aux grilles des IGBT1 et IGBT2 de la phase U qui sont connectées en série entre les bornes de sortie P2 et N2 du module de puissance. La figure 1 montre seulement la phase U bien qu'il existe des circuits identiques pour attaquer les IGBT3 et IGBT4 dans la phase V et les IGBT5 et IGBT6 dans la phase W. La figure 2 montre une configuration de circuit détaillée du cir- cuit d'unité de commande d'attaque 1 et d'un circuit compensateur de ca- ractéristiques 2. Le circuit d'unité de commande d'attaque 1 comprend un circuit logique 11 pour convertir le signal d'entrée UPin en un signal logi- que reçu par la ligne L1 d'un circuit d'entrelacement de retard 12. Le cir- cuit d'entrelacement de retard 12 comporte trois condensateurs C1, C2 et C3 connectés avec des éléments de commutation correspondants S1, S2 et S3 entre la ligne L1 et la masse. La ligne L1 reçoit un courant 11. La ligne L1 est connectée par l'intermédiaire d'un inverseur INV1 à la ligne L2 d'un autre circuit d'entrelacement de retard 13. De fa- çon similaire, le circuit d'entrelacement de retard 13 comporte trois condensateurs C4, C5 et C6 connectés avec des éléments de commutation correspondants S4, S5 et S6 entre la ligne L2 et la masse. La ligne L2 reçoit un courant 12. La ligne L2 est en outre connectée par l'intermédiaire d'un inverseur INV2 au circuit d'attaque 14. Le circuit d'attaque 14 applique un signal d'attaque UPout à l'IGBT1. Les condensateurs C1, C2, C3, C4, C5 et C6 peuvent avoir des capacités identiques ou différentes. Le nombre des condensateurs groupés n'est pas limité à trois. Le circuit compensateur de caractéristiques 2 comprend un circuit d'écriture 21 pour écrire un signal de compensation de caractéristiques dans une mémoire morte programmable de façon électrique, ou EPROM, 22, dont les données sont ensuite mémorisées par un registre 23. Le registre 23 génère et fournit des données mémorisées d1 à d6 aux éléments de commutation S1 à S6 correspondants, à titre de signaux d'attaque. Ceci permet de commuter les éléments de commutation S1 à S6 comme on le désire, à l'état conducteur et à l'état bloqué, avec le signal de compensation de caractéristiques. On va maintenant décrire l'action du circuit d'unité de commande d'attaque 1 représenté sur la figure 2, en se référant au diagramme temporel représenté sur la figure 3. Le signal d'entrée UNin diffère de celui représenté sur la figure 14 par le fait qu'il n'a pas de période de temps mort d'entrée (Tmort) et est synchronisé de façon précise avec le signal d'entrée UPin qui est inversé. t11 désigne un temps de retard à partir de l'inversion du signal d'entrée UPin passant du niveau haut au niveau bas, jusqu'à l'inversion du signal de sortie UPout passant du niveau bas au niveau haut dans le circuit d'unité de commande d'attaque 1. Lorsque les éléments de commutation S1 à S3 restent bloqués, le temps de retard dans le circuit d'entrelacement de retard 12 est égal à zéro et le temps de retard t11est égal au temps de retard t1 représenté sur la fi- gure 14. t12 désigne un temps de retard à partir de l'inversion du signal d'entrée UPin passant du niveau bas au niveau haut, jusqu'à l'inversion du signal de sortie UPout passant du niveau haut au niveau bas dans le circuit d'unité de commande d'attaque 1. Lorsque les éléments de commutation S4 à S6 restent bloqués, le temps de retard dans le circuit d'entrelacement de retard 33 est égal à zéro et le temps de retard t12 est égal au temps de retard t2 représenté sur la figure 14. Bien que le circuit d'unité de commande d'attaque 1 représenté sur la figure 2 montre un circuit pour le signal d'entrée UPin, il comprend en réalité d'autres circuits identiques (ayant les circuits d'entrelacement de retard et le circuit compensateur de caractéristiques) pour les signaux d'entrée respectifs UNin, VPin, VNin, WPin et WNin. Par conséquent, t13 désigne un temps de retard à partir de l'inversion du signal d'entrée UNin passant du niveau bas au niveau haut, jusqu'à l'inversion du signal de sortie UNout passant du niveau haut au niveau bas. t14 désigne un temps de retard à partir de l'inversion du signal d'entrée UNin passant du niveau haut au niveau bas, jusqu'à l'inversion du signal de sortie UNout passant du niveau bas au niveau haut. Ces temps de retard peuvent être déterminés arbitrairement, comme t11et t12. Du fait que son signal de sortie UPout est inversé en passant du niveau bas au niveau haut après le temps de retard t11à partir de l'inversion du signal d'entrée UPin passant du niveau haut au niveau bas, l'IGBT1 est commuté à l'état conducteur au bout d'une période tonP (son temps de réponse). Plus particulièrement, l'IGBT1 est commuté à l'état conducteur au bout d'une période tconP à partir de l'inversion du signal d'entrée UPin passant du niveau haut au niveau bas. Au contraire, du fait que son signal de sortie UPout est inversé en passant du niveau haut au niveau bas après le temps de retard t12 à partir de l'inversion du signal d'entrée UPin passant du niveau bas au niveau haut, l'IGBT1 est commuté à l'état bloqué au bout d'une période toffP (son temps de réponse). Plus particulièrement, l'IGBT1 est commuté à l'état bloqué au bout d'une période tcoffP à partir de l'inversion du signal d'entrée UPin passant du niveau bas au niveau haut. De façon similaire, du fait que son signal de sortie UNout est inversé en passant du niveau haut au niveau bas après le temps de retard t13 à partir de l'inversion du signal d'entrée UNin passant du niveau bas au niveau haut, l'IGBT2 est commuté à l'état bloqué au bout d'une période toffN (son temps de réponse). Plus particulièrement, l'IGBT2 est commuté à l'état conducteur au bout d'une période tcoffN à partir de l'inversion du signal d'entrée UNin passant du niveau bas au niveau haut. Du fait que son signal de sortie UNout est inversé en passant du niveau bas au niveau haut après le temps de retard t14 à partir de l'inversion du signal d'entrée UNin passant du niveau haut au niveau bas, l'IGBT2 est commuté à l'état conducteur au bout d'une période tonN (son temps de réponse). Plus particulièrement, l'IGBT2 est commuté à l'état bloqué au bout d'une période tconN à partir de l'inversion du signal d'entrée UNin passant du niveau haut au niveau bas. Même lorsque les deux signaux d'entrée UPin et UNin sont synchronisés mutuellement comme représenté sur la figure 3, le temps de retard et le temps de réponse de chaque IGBT ne sont pas uniformes dans le circuit d'unité de commande d'attaque 1, et la relation tconP tcoffN est donc établie. Il en résulte que la commutation de l'IGBT1 à l'état conducteur n'est pas synchronisée avec la commutation de l'IGBT2 à l'état bloqué. De plus, comme la relation tcoffP # tconN est établie, la commutation de l'IGBT1 à l'état bloqué n'est pas synchronisée avec la commutation de l'IGBT2 à l'état conducteur. On peut cependant régler le temps de retard t11ou t13 par le signal de compensation de caractéristiques sélectionnant l'action des éléments de commutation entre : la commutation de tous les éléments de commutation à l'état bloqué, la commutation de l'un quelconque des éléments de commutation à l'état conducteur, la commutation de deux quelconques des éléments de commutation à l'état conducteur, et la commutation de tous les éléments de commutation à l'état conducteur. De façon plus pratique, dans la condition tconP = tcoffN représentée sur la figure 3, l'IGBT1 peut être commuté à l'état conducteur à l'instant de la commutation de l'IGBT2 à l'état bloqué. De façon similaire, du fait que les temps de retard t12 et t14 sont réglés pour avoir tcoffP = tconN, l'IGBT1 peut être commuté à l'état bloqué à l'instant de la commutation de l'IGBT2 à l'état conducteur. Lorsqu'on a tconP = tcoffN et tcoffP - tconN, il est possible d'éliminer dans l'ensemble de la structure du dispositif des discordances de temps de retard incluant le temps de réponse du circuit d'unité de commande d'attaque 1 et des IGBT. Ceci n'exigera pas l'utilisation de la période de temps mort d'entrée (Tmort), permettant ainsi un niveau plus élevé d'action de commande de l'onduleur. Selon une variante, lorsque le temps de retard dérive légèrement à cause de la dégradation au cours du temps et de la variation de température, la période de temps mort d'entrée Tmort peut de préférence être incorporée pour compenser l'effet de la dérive. Dans ce cas, la période Tmort est très courte en comparaison avec celle dans tout dispositif de l'art antérieur et perturbera difficilement l'action de commande d'onduleur très perfectionnée. La mémoire EPROM 22 dans le circuit de compensation de caractéristiques 2 peut être une mémoire non volatile ou une mémoire morte non reprogrammable. Le circuit de compensation de caractéristiques 2 peut être incorporé sous une forme de circuit intégré dans le circuit d'unité de commande d'attaque 1. Mode de réalisation 2 La figure 4 est un schéma synoptique d'unité de cqmmande montrant le second mode de réalisation de la présente invention. Un circuit d'unité de commande d'attaque 4 comprend un circuit logique 41 pour convertir son signal d'entrée C en un signal logique, et un circuit d'attaque 42 conçu pour réagir au signal logique en fournissant un signal d'attaque c. Un circuit de protection contre les surintensités 3 comprend un comparateur 31 dont la borne d'entrée non inverseuse reçoit une tension Vs développée à une extrémité d'une résistance de détection Rs connectée au second émetteur de l'IGBT2. La tension de référence Vref est divisée par l'action de quatre résistances connectées en série, pour donner trois composantes Vref1 à Vref3 qui sont appliquées sélectivement sous la forme de niveaux de déclenchement différents à la borne d'entrée inverseuse du comparateur 31, par l'action de trois éléments de commutation S1 à S3. Un signal émis par le comparateur 31 est transmis sous la forme d'un signal de déconnexion au circuit logique 41. Un circuit de compensation de caractéristiques 5 est incorporé pour commuter à l'état conducteur n'importe lesquels des éléments de commutation S1 à S3, et sa configuration de circuit est identique à celle du circuit de compensation de caractéristiques 2 représenté sur la figure 2. Le circuit de compensation de caractéristiques 5 comprend également une mémoire EPROM qui peut être une mémoire non volatile ou une mémoire morte non reprogrammable. Le circuit de compensation de caractéristiques 5 peut être réalisé sous une forme de circuit intégré dans le circuit d'unité de commande d'attaque 4. Comme on l'a décrit, le niveau de déclenchement ou le rapport de dérivation d'émetteur prédéterminé dans la résistance de détection Rs et le circuit de protection contre les surintensités 3 varie entre différentes unités. Ceci nuira à la protection contre les surintensités, ce qui conduira à une protection inappropriée contre les courts-circuits. La présente invention permet de sélectionner favorablement le niveau de déclenchement parmi Vref1, Vref2 et Vref3, sur la base de mesures réelles, comme représenté sur la figure 6. Il en résulte que la protection contre les surintensités peut être effectuée correctement. Le nombre des niveaux de déclenchement parmi lesquels le niveau optimal est sélectionné n'est pas limité à trois. Mode de réalisation 3 La figure 7 est un schéma synoptique d'unité de commande montrant le troisième mode de réalisation de la présente invention. La figure 8 montre des détails de la figure 7. Sur les figures 7 et 8, des composants semblables sont désignés par des numéros de référence semblables. Un circuit de protection contre les surintensités 7 a une structure pratiquement identique à celle du circuit de protection contre les surintensités 3. En particulier, son comparateur 71 reçoit sur la borne d'entrée non inverseuse un signal de température Vt provenant d'un moyen de détection de température 8. Lorsque la température de l'IGBT1 augmente pendant le fonctionnement et le signal de température Vt dépasse un niveau de déclenchement prédéterminé, le signal de déconnexion est appliqué au circuit d'unité de commande d'attaque 4 dans lequel le signal d'attaque d généré à partir du signal d'entrée D est ainsi déconnecté. Il y a cependant des variations dans le niveau de déclenchement pour la protection contre une température excessive, et dans la mesure du moyen de détection de température 8 dans le circuit de protection contre les surintensités 7, ce qui ne permet pas une protection précise contre une température excessive. Ce mode de réalisation permet de sélectionner favorablement le niveau de déclenchement parmi Vref1, Vref2 et Vref3, comme représenté sur la figure 9. Du fait que le niveau de déclenchement est commandé pour correspondre à un réglage optimal, d'après les mesures réelles, la protection contre une température excessive peut être effectuée avec une plus grande précision. Mode de réalisation 4 La figure 10 est un schéma synoptique d'unité de commande montrant le quatrième mode de réalisation de la présente invention. La figure 11 montre des détails de la figure 10. Un circuit d'unité de commande d'attaque 9 comprend un circuit logique 91 pour transformer un signal d'entrée E en un signal logique, et un circuit d'attaque 92. Chacun des transistors à effet de champ de type n T1, T3 et T5 est connecté par le drain à la borne de sortie du circuit d'unité de commande d'attaque 9. Leurs grilles peuvent être connectées par l'action d'éléments de commutation correspondants S1, S3 et S5 à la borne de sortie du circuit logique 91, ou à leurs propres sources. De façon similaire, chacun des transistors à effet de champ de type p T2, T4 et T6 est connecté par le drain à la borne de sortie du circuit d'unité de commande d'attaque 9. Leurs grilles peuvent être connectées par l'action d'éléments de commutation correspondants S2, S4 et S6 à la borne de sortie du circuit logique 91, ou à leurs propres sources. Les éléments de commutation S1 à S6 sont actionnés par des signaux d1 à d6 correspondants, reçus à partir d'un registre incorporé dans un circuit compensateur de caractéristiques 10. A l'instant défini par le passage à l'état bas du signal d'entrée E, l'un des transistors T1, T3 et T5 connectés à la borne de sortie du circuit logique 91 est activé. Lorsque le signal d'entrée E s'élève, l'un des transistors T2, T4 et T6 connectés à la borne de sortie du circuit logique 91 est activé. La somme des courants de sortie des transistors activés est fournie sous la forme d'un signal d'attaque e. Cette action est illustrée dans le diagramme temporel de la figure 12. Un signal d'attaque e1 est une combinaison des signaux de sortie des deux transistors T1 et T2. De plus, un signal d'attaque e2 est une combinaison des signaux de sortie des deux transistors T3 et T4. Comme on le voit, la combinaison des deux transistors T3 et T4 a une force d'attaque plus grande que celle des transistors T1 et T2. Par conséquent, le signal d'attaque e2 peut être plus modéré sur les fronts montants et descendants que le signal d'attaque e1. 11 et 12 désignent des courants correcteurs de l'IGBT2 avec respectivement les signaux d'attaque e1 et e2. Dans l'art antérieur, la force d'attaque du circuit d'unité de commande d'attaque doit être modifiée en fonction du courant que chaque IGBT peut fournir. Ce mode de réalisation permet de sélectionner favorablement l'élément d'attaque parmi un groupe de transistors ayant différentes possibilités d'attaque, pour déterminer un gradient optimal à la montée ou à la descente du courant correcteur (sortie) de l'IGBT2. De plus, le circuit compensateur de caractéristique 10 comprend une mémoire EPROM qui peut être une mémoire non volatile ou une mémoire morte non reprogrammable, et peut être incorporé sous une forme de circuit intégré dans le circuit d'unité de commande d'attaque 9. Un jeu des transistors à activer n'est pas limité à T1-T2, T3-T4 et T5-T6 mais peut être n'importe quelle paire telle que T1-T4, ou n'importe quelle combinaison telle que (T1+T3) - (T2+T4). Le temps de retard des éléments de commutation à semiconducteur est fixé à une valeur désirée dans le circuit d'attaque pour éliminer ses discordances. Par conséquent, l'établissement de la période de temps mort d'entrée (Tmort) peut être inutile et l'action de commande d'onduleur peut être accomplie avec une plus grande précision. Le niveau de déclenchement utilisé pour juger la surintensité peut être fixé arbitrairement à un réglage désiré, permettant ainsi un degré plus élevé de protection contre des courtscircuits. Le circuit d'attaque comprend une multiplicité de dispositifs d'attaque qui sont capables de fournir des courants différents, de façon qu'un dispositif optimal puisse être sélectionné parmi les dispositifs d'attaque. Ainsi, il est possible de déterminer arbitrairement le gradient à la montée et à la descente du courant correcteur de l'élément de commutation à semiconducteur. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif à semiconducteur ayant un élément de commutation à semiconducteur et un moyen de commande d'attaque (9) pour commander l'action de l'élément de commutation à semiconducteur, caractérisé en ce que ce moyen de commande d'attaque (9) comprend : une multiplicité de dispositifs d'attaque (T1 - T6) qui sont incorporés dans le moyen de commande d'attaque (9) et ont des possibilités d'attaque différentes ; un moyen de sélection (S1 # S6) pour sélectionner un ou plusieurs dispositifs d'attaque ; et un moyen de compensation de caractéristiques (10) pour compenser les caractéristiques fonctionnelles de l'élément de commutation à semiconducteur par le moyen de sélection. 2. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que le moyen de compensation de caractéristiques (2,5, 10) comprend au moins une mémoire non volatile ou une mémoire morte non reprogrammable. 3. Dispositif à semiconducteur selon la revendication 2, caractérisé en ce que l'au moins une mémoire non volatile ou mémoire morte non reprogrammable est incorporée sous une forme de circuit intégré.