FR 2821208 A1 20020823 FR 0102347 A 20010221 masque. 2821 208 PROCÉDÉ DE RÉALISATION DU NIVEAU D'INTERCONNEXION INTERMÉDIAIRE UTILISANT LE COUPLE DIÉLECTRIQUE CONDUCTEUR SUR GRILLE L' invention concerne un procédé pour mettre en oeuvre une architecture d'interconnexion intermédiaire, permettant un gain de densité à l'échelle de la cellule élémentaire d'un circuit intégré, par exemple une cellule mémoire de type DRAM ou SRAM. Dans les cellules du type précité, le niveau d'interconnexion intermédiaire encore appelé LIL, acronyne pour l' expression anglo-saxonne lo dépôt de métal. La figure 1 illustre le contexte dans lequel se situe l' invention. Le niveau d'interconnexion intermédiaire 1 est constitué d'un plot de préférence en tungstène dont le rôle est de connecter le transistor d'accés 2 de la cellule qui est formé sur le substrat de silicium Si au contact 3 du niveau supérieur. Pour réaliser le niveau d'interconnexion en tungetène, une série d'étapes spécifiques est mise en o oeuvre immédiatement après la formation de la grille 2g en polysiliclum et des espaceurs 2e et 2e' de type nitrure qui sont situés de part et d'autre de la grille 2g du transistor. Ces étapes consistent à effectuer un dépôt d'oxyde OX et à réaliser la gravure qui definit la position du plot d'interconnexion dans la couche d'oxyde en utilisant un masque. Classiquement, l'étape de dépôt de la couche d'oxyde OX est précèdee d'une étape consistant à déposer un film nitrure de fa,con à protéger les tranchées d' isolation 4 dans le cas o la gravure de la couche d'oxyde pour réaliser le niveau d'interconnexion intermédiaire est effectuée à cheval sur les tranchees d' isolation. En effet, les tranchéss d' isolation ou STI, acronyme pour l' expression anglo-saxonne Shallow Trench Isolation, qui sont destinées à isoler les cellules des unes des autres pour éviter les effets électriques parasites d'un transistor sur son voisin sont remplies d'oxyde. Ainsi, là gravure du niveau d'interconnexion lo intermédiaire est réalisée en deux temps. Tout d'abord, la couche d'oxyde est gravoe, le film nitrure servant alors de couche d'arrêt grâce à la sélectivité connue entre les matériaux oxyde et nitrure, puis le film nitrure est gravé à son tour. Dans un souci de gagner en densité et donc de diminuer la taille de chaque cellule, des architectures d'interconnexion particulières montrées à la figure 2 prévoient de mettre le LIL 1 à cheval sur la grille 2g du transistor 2. Le problème qui se pose alors est de parvenir à isoler le polysilicium formant la grille du transistor du tungetène formant le plot d'interconnexion, de façon à éviter les courts-circuits. Plusieurs architectures de ce type sont déjà connues dans l'art antérieur. Cependant, aucune n'est totalement satisfaisante. Ainsi, une solution de l'art antérieur pour mettre le niveau d'interconnexion intermédiaire à cheval sur la grille du transistor tout en évitant le contact électrique entre le polysilicium de la grille et le tungstène du plot d'interconnexion consiste à fabriquer la grille du transistor avec un masque dur diélectrique en nitrure par exemple qui va rester sur le polysilicium de la grille. De cette façon, comme il est montré à la figure 3, le polysilicium de la grille 2g du transistor va être recouvert par un bicouche constitué du masque dur en nitrure et du film nitrure 6 qui est déposé préalablement à la mise en oeuvre des étapes spécifiques de réalisation du LIL pour protéger les tranchées d' isolation 4. Ainsi, grâce à cette double protection, une épaisseur résiduelle de nitrure va demeurer au-dessus du polysilicium formant la grille du transistor à la suite de la gravure du plot d'interconnexion intermédiaire réalisée en deux phases a et b par l'intermédiaire du masque M. Les deux phases a et b sont mises en oeuvre respectivement pour graver la couche d'oxyde OX et le film nitrure 6, comme expliqué plus haut. Le plot d'interconnexion peut alors venir à cheval sur la grille 2g du transistor sans qu'il y ait de contact électrique entre le polysilicium de la Zo grille et le tungstène formant le plot d'interconnexion. En effet, le dielectrique recouvrant la grille permet d'isoler le polysilicium et empêche toute liaison électrique avec le niveau d'interconnexion intermédiaire. Toutefois, cette solution de l'art antérieur comporte un inconvénient majeur. En effet, de par le procédé d'obtention de la grille du transistor, elle ne permet pas d'effectuer une silicuration de la grille du transistor. Or, un tel traitement de la grille du transistor ainsi que de ses autres parties actives, qui consiste à déposer une couche de cobalt et à monter en température de facon à initier une réaction sélective formant un dépôt de cobalt silicium CoSi2 aux endroits o il y a du silicium ou du polysilicium, est devenu 2821 208 indispensable. En effet, ce traitement de silicuration permet de diminuer la réaistance d'accès du transistor de plusieurs ordres de grandeur. Dans la solution de l'art antérieur, la grille du transistor étant fabriquée avec un masque dur dielectrique en nitrure qui reste sur le polysilicium, la réaction de silicuration entre le cobalt et le polysilicium ne peut plus être envisagée. Cette soution ne permet donc pas à la fois de lo gagner en densité en mettant le niveau d'interconnexion intermédiaire à cheval sur la grille du transistor et à la fois de profiter des avantages qu'offre le traitement de silicuration de la grille. Il est nocessaire de faire un choix, ce qui limite l'intérêt de cette solution. Une autre solution de l'art antérieur pour éviter tout contact électrique entre le polysilicium et le tungetène lorsque le niveau d'interoonnexion intermédiaire LIL est disposé à cheval sur la grille du transistor est présentée en référence aux figures 4A et 4B. La construction en référence à la figure 4A prévoit de déposer une couche d'oxyde OX sur le transistor 2, puis de rajouter un second masque M qui 2s est le complémentaire du réticule grille, c'est-à-dire le masque qui a été utilisé pour la formation de la grille 2g du transistor 2. Ainsi, le masque M permet d'ouvrir la couche d'oxyde OX uniquement audessus de la grille 2g du transistor 2 en mettant en oeuvre une attaque chimique particulière. Comme le montre la figure 4b, une couche de diélectrique 5 servant de protection et d'isolant à la grille 2g du transistor 2, par exemple une couche de ss nitrure, est alors introduite dans l'ouverture précédemment créée dans la couche d'oxyde et vient recouvrir tout le polysilicium de la grille. Cependant, l'inconvénient de cette construction de l'art antérieur est qu'il est primordial de placer l'ouverture du masque M exactement audessus de la grille. L'alignement du masque sur la grille doit donc étre parfait. Le moindre décalage dans la position du masque aura pour conséquence que le polysilicium de la grille ne sera pas entièrement recouvert par la protection dielectrique. Or, dans les technologies actuelles, les tailles de grille tendent vers des ordres de grandeur de l'ordre de 100 nanomètres tandis que les tolérances S d'alignement pour construire les cellules sont au mieux de l'ordre de 45 nanomètres. Ainsi, du fait de ces problèmes de tolérance pour la réalisation de la photo, cette solution est inadaptée aux technologies qui mettent en oeuvre des composants de plus en plus petits. Aussi, le but que se propose d'atteindre la présente invention est de mettre en oeuvre une protection du polysilicium formant la grille d'un transistor de façon à l'isoler électriquement du plot d'interconnexion intermédiaire dans les architectures o le plot d'interconnexion est placé à cheval sur la grille du transistor, tout en palliant les inconvénient de l'art antérieur. Notamment, un autre but de la présente invention est de faire en sorte que la protection mise en oeuvre pour le polysilicium de la grille reste compatible avec un traitement de silicuration des zones actives du transistor et de la grille réalisé au préalable. Pour ce faire, l' invention prévoit d'utiliser un 3s couple diélectriqueconducteur sur grille, et donc de réaliser un bicouche dans lequel une couche de polysilicium est introduite de façon à utiliser le principe de sélectivité, celle-ci étant grande quand on considère la gravure du polysilicium par rapport à l'oxyde dans lequel le plot d'interconnexion LIL est formé. L' invention concerne donc un procèdé de protection de la grille d'un transistor dans un circuit intégré pour là réalisation d'un plot d'interconnexion lo intermédiaire à cheval sur ladite grille et le substrat de silicium sur lequel elle est formoe, caractérisé en ce qu'il comprend les étapes suivantes consistant à: j- déposer une couche de nitrure puis une couche de polysilicium sur ledit substrat de silicium et sur ladite grille pour former un bicouche dielectrique conducteur; kdéposer une couche d'oxyde de façon à recouvrir ladit bicouche dielectrique-conducteur; 1- effectuer un retrait de ladite couche d'oxyde sous le niveau de la grille pour découvrir la partie supérieure dudit bicouche situé au-dessus de la grille; m- réaliser une gravure par l'intermédiaire d'un masque pour retirer ladite couche de polysiliclum dans une zone située au-dessus de la grille entre deux s transistors consécutifs de façon à éviter les courts circuits; n- réaliser une implantation de dopants à faible énergie de ladite couche de polysilicium pour n'implanter que le polysilicium découvert par ladite couche d'oxyde; o- retirer totalement la couche d'oxyde restante; p- effectuer une gravure sélective pour retirer uniquement la partie de la couche de polysilicium non copee; q- déposer une couche d r oxyde; r- réaliser une photogravure de la couche d'oxyde de façon à definir un emplacement, à cheval sur la grille et le substrat de silicium, dans lequel le plot d'interconnexion va étre formé. D'autres caractéristiques et avantages de l' invention apparaitront plus clairement à la lecture de la description suivante d'un exemple de réalisation en référence aux figures dans lesquelles: - les figures 1 et 2 sont des schémas illustrant lo le contexte dans lequel se situe l' invention et on déjà été décrites précèdemment, - la figure 3 est un schéma illustrant une première solution de l'art antérieur et a déjà été décrite, - les figures 4A et 4B sont des schémas illustrant une deuxTème solution de l'art antérieur et ont déjà été décrites; - les figures 5 à 17 sont des schémas illustrant les différentes étapes du procèdé selon l' invention. La figure 5 illustre donc la première étape du procèdé selon l' invention. La figure 5 montre un substrat en siliclum 7 dans lequel est réalisoe une tranchee d' isolation STI remplie d'oxyde. La grille 8 d'un transistor est formee sur le substrat en siliclum 7. Des espaceurs de type nitrure spl et sp2 sont disposés de chaque côté de la grille 8. La grille est réalisee en polysilicium et a subit préalablement un traitement de silicuration permettant de diminuer sa résistance d'accès. Ainsi, une couche de cobalt a été déposee et, après une montee en température permettant une réaction entre le cobalt et le polysilicium de la grille, une couche de silicuration 9 en cobalt silicium CoSi2 est formee au-dessus de la grille 8 du transistor et la recouvre. 2821 208 Les autres zones actives du transistor 8s et 8d ont également subi le même traitement de silicuration. (Les zones actives 8s et 8d ne sont pas représentées sur les figures suivantes.) Cependant, il faut noter que le procédé décrit ci-dessus peut aussi étre mis en oeuvre dans le cas o les zones actives du transistor n'ont pas subi de traitement de silicuration. Dans l'exemple de la figure 5, suite au lo traitement de silicuration, une couche de nitrure 10 est déposé sur le substrat 7 et la grille 8 de facon à protéger les tranchées d' isolation remplies d'oxyde comme expliqué plus haut dans la description. Une étape particulière du procédé consiste alors à déposer en plus une couche de polysilicium 11 qui vient recouvrir la couche de nitrure 10 pour former un bicouche diélectrique-conducteur. Le bicouche est donc constitué respectivement de la couche de nitrure 10 et de la couche de polysilicium 11. La figure 6 montre l'étape suivante consistant à déposer une couche d'oxyde 12 qui vient recouvrir le bicouche diélectrique-conducteur, respectivement 10 et 11. La couche d'oxyde 12 est réalisée par un procédé de type planar qui est donc caractérisé par la planéité de la surface obtenue après dépôt. Puis, un retrait de la couche d'oxyde 12 est effectué de façon à descendre uniformément le niveau de la couche d'oxyde 12 sous le niveau de la grille 8 du so transistor de façon à découvrir la partie supérieure 17 du bicouche qui est situce au-dessus de la grille 8, voir la figure 7. Le retrait est effectué soit par attaque chimique, par plasma par exemple, soit par polissage macano-chimique de la couche d'oxyde 12. Le niveau du retrait est contrôlé par le temps de gravure ou le temps de polissage. Et, dans le cas o le retrait est effectué par gravure, du fait des chimies sélectives utilisées entre l'oxyde et le polysilicium, on a une détection dé fin de retrait lorsque la couche de polysilicium 11 est découverte. Une étape intermédiaire est alors mise en oeuvre et est expliquée en référence à la figure 8. La figure 8 montre une vue de dessus d'une lo cellule élémentaire avec la grille 8 qui constitue la ligne de mot à travers laquelle on accède aux transistors formés consécutivement le long de cette ligne. Deux emplacements cylindriques 13 et 14 pour la réalisation de plots d'interconnexion en tungstène à cheval sur la grille 8 sont représentés. Ces deux plots d'interconnexion permettent de contacter les deux transistors consécutifs sur lesquels ils sont respectivement localisés à un contact du o niveau supérieur. Or, au cours des étapes précédentes, un bicouche a été déposé au-dessus de la grille 8, dont la couche supérieure est une couche conductrice en polysilicium 11. Par conséquent, la couche de polysilicium située audessus de la grille 8 dans la zone 16 entre deux transistors consécutifs doit être retirée pour empêcher tout contact électrique entre les deux plots d'interconnexion 13 et 14. Ainsi, pour éviter les courts-circuits, une gravure de la couche de polysiliclum 11 est réalisée par l'intermédiaire d'un masque 15 dans la zone 16 située au-dessus de la grille entre deux transistors consécutifs. Cette précaution étant prise, l'étape suivante, montrée à la figure 9, consiste à réaliser une implantation i de dopants de la couche de polysilicium 11. On met en oeuvre une implantation de dopants à faible énergie pour n'implanter que le polysilicium découvert par la couche d'oxyde 12. Des dopants de type BF2 par exemple sont utilisés pour l' implantation du polysilicium. Seule la partie émergente 18 de la couche de polysilicium située au-dessus de la grille 8 va donc être implantée puisque étant la seule partie de la couche de polysilicium découverte par le retrait de la couche d'oxyde 12 effectué à l'étape précédente. L'autre partie de la couche de polysilicium 11 se trouvant sous la couche d'oxyde 12 n'est pas implantée. Cette implantation a pour rôle de définir une sélectivité de gravure entre la couche de polysilicium dopé 18 et le polysilicium non dopé de la couche de polysilicium 11 qui est protégé par la couche d'oxyde 12. Selon un mode de réalisation particulier, les deux étapes précédentes, en référence aux figures 8 et 9, à savoir l'étape de gravure pour retirer la couche de polysilicium située au-dessus de la grille dans la 2s zone 16 entre deux transistors consécutifs pour éviter les courts-circuits et l'étape d' implantation de dopants de la couche de polysilicium 11, peuvent étre remplacées par une étape consistant à réaliser une implantation de dopants de la couche de polysilicium o par l'intermédiaire d'un masque complémentaire par rapport au masque 15. Ainsi, la partie de la couche de polysilicium située au-dessus de la grille dans la zone 16 entre deux transistors consécutifs n'est pas implantée tandis que seule la partie émergente 18 de la couche de poysilicium située au-dessus de la grille 8 d'un transistor est implantee. Cette partie de la couche de polysilicium non dopée situee dans la zone 16 entre deux transistors consécutifs va être retiree sélectivement par rapport au polysilicium dopé au cours d'une étape ultérieure décrite plus loin. Ainsi, tout rique de court-circuit entre deux transistors consécutifs situés sur une même ligne de mot est évité. lo Ainsi, une fois que l' implantation de la partie émergente 18 de la couche de polysilicium 11 effectuee selon l'un des deux modes de réalisation sus-mentionnés est terminee, la couche d'oxyde 12 n'est plus necessaire. Un retrait total de la couche d'oxyde 12 restante est alors effectué. Ce retrait est effectué de façon classique par ltintermédiaire d'une gravure de type humide. La couche de polysilicium 11 se trouvant sous la couche d'oxyde 12 fait alors office de couche d'arrét pour la gravure. po La structure montree en figure 10 est obtenue après le retrait de la couche d'oxyde. La figure 11 illustre l'étape suivante du procèdé selon l' invention. Cette étape consiste à mettre en oeuvre une s gravure sélective de type gravure humide pour retirer uniquement la partie de la couche de polysilicium 11 non dopee. Elle permet donc un retrait sélectif de la couche de polysilicium 11 non dopee par rapport à la partie émergente 18 de la couche de polysilicium située au-dessus de la grille et qui a été implantee précèdemment. Des solutions humides du type KOH ou NH4OH peuvent étre utilisees pour le retrait sélectif des zones de polysilicium non dopées. Ainsi, seule la couche de polysilicium dopée 18 située au-dessus de la grille 8 du transistor demeure après la gravure sélective du polysilicium non dopé. De cette façon, on a créé de manière sélective et précise uniquement à l'endroit situé au-dessus de la grille 8 de part la différence de topographie, un bicouche constitué d'un couple diélectrique-conducteur. Le couple diélectrique-conducteur situé sur la grille du transistor est composé respectivement de la couche lo de nitrure 10 et de la couche de polysilicium dapé 18. Une fois le bicouche diélectrique-conducteur sur grille obtenu, les étapes spécifiques à la formation de l' emplacement du plot d'interconnexion sont mises en oeuvre. lS Tout d'abord, une nouvelle couche d'oxyde 19 est déposee, voir à la figure 12. La figure 13 montre l'opération suivante de photogravure permettant de definir un emplacement cylindrique 21 à cheval sur la grille 8 et le substrat o de silicium 7, dans lequel le plot d'interconnexion va étre formé. Cette opération utilise donc un masque 20 avec une ouverture situee à cheval sur la grille 8 et le substrat 7. La mise en oeuvre de cette étape de photogravure de l' emplacement 21 du plot d'interoonnexion se fait en deux temps. Dans un premier temps, la gravure de la couche d'oxyde 19 est réalisee, jusqu'à ce que la couche de nitrure 10 situee sur le substrat 7 soit atteinte. Cette étape de gravure de la couche d'oxyde 19 met en oeuvre une chimie sélective qui permet de retirer sélectivement la couche d'oxyde 19 située dans l' emplacement 21 à cheval sur la grille et le substrat sans toucher à la couche de polysiliclum dopé 18 situee au-dessus de la grille. Dans un deuxième temps, à la figure 14, la couche de nitrure 10 située au fond de l'emplacament 21 va être gravée de fa,con à libérer un accès à la zone active non représentée du substrat de silicium 7 pour venir prendre le contact. La gravure de la couche de nitrure 10 est également réalisée de façon sélective par rapport au polysilicium dopé 18 et à l'oxyde 19. Il reste alors à retirer le masque 20 et à remplir de tungetène l 'emplacement 21 ainsi créé dans lo la couche d'oxyde 19 et la couche de nitrure 10 pour réaliser le plot d'interconnexion intermédiaire qui va permettre de prendre contact avec le niveau supérieur. Le couple diélectrique-conducteur sur grille prévu par l' invention a donc un double intérêt. Tout d'abord, le polysilicium dopé 18 empêche la gravure de la couche de nitrure 10 qui est située sur la couche de silicuration 9 (ou directement sur le polysilicium de la grille 8 si il n'y a pas eu de traitement de silicuration) pendant la mise en oeuvre de l'étape de photogravure de l'emplacament du plot d'interconnexion à cheval sur la grille 8 et le substrat en silicium 7. La couche de nitrure 10 située au-dessus de la grille du transistor permet alors la séparation indispensable entre la couche de silicuration en cobalt silicium CoSi2 (ou le polysilicium de la grille si il n'y a pas eu de traitement de silicuration) et le tungstène formant le plot d'interconnexion. Un mode de réalisation particulier de l' invention Jo propose une autre alternative à la mise en oeuvre du masque 15 dont le rôle est de retirer le polysilicium au-dessus de la grille entre deux plots d'interconnexion consécutifs pour empêcher les courts- circuits. Dans ce ode de ralisation particulier oD l'6tape mettant en oeuvre le aque 15 est supprimbe, l'6tape consistant dAposer une couche de polyilicium 11 au dbut du procdA est remplace par une Atape s consistant dposer une couche de silicium germanium SiGe, les autre Atapes djÀ nentionnes restant identique. Par contre, avant de remplir l' emplacement 21 de tungtne pour former le plot d'interoonnexion la lo uite de la rdalisation de l'emplaceent 21, une 6rie d'6tapes supplmentaires est ise en oeuvre. Ainsi, come ontrA la [igure 15, une Atape de retrait sAlectif du silicium germantu de type gravure humide ou attague plasa isotropique permet de former 1S une cavit latArale 22 entre la couche d'oxYde 10 sitube au-dessus de la grille et la couche d'oxyde 19. Cette Atape coniste donc graver sÉlectiveent la couche de siliclum germanium dopA 1e situd au-dessus de la grille e par rapport au substrat de silicium 7, sur 0 une profondeur dAtermine d. La profondeur d, est dterine par le temps de gravure slective du siliciu geranium. L'6tape suivante, en r66rence la figure 16 consiste dAposer une couche de nitrure 21 gui va 2s venir replir la cavit latrale 22 for6e l'6tape prAcAdente. Enfin, voir figure 17, on vient retirer la couche de nitrure 23 prAcdemment dpose. Seul un bouchon 24 de nitrure demeure dans la cavitd latArale 22, qui permet d'isoler la cuche de polysilicium germanium dop 18 du tungstne formant le plot d'interconnexion quand on vient prendre le contact sur la zone active du substrat de siliciu 7. Le bouchon isolant en nitrure 24 permet ainsi d'éviter les courtscircuits entre deux plots d'interconnexion conséautifs. 2821 208 R E V E N D I C A T I O N S 1. Procédé de protection de la grille (8) d'un transistor dans un circuit intogré pour la réalisation d'un plot d'interconnexion intermédiaire à cheval sur s ladite grille (8) et le substrat de silicium (7) sur lequel elle est formée, caractérisé en ce qu'il comprend les étapes suivantes consistant à: j- déposer une couche de nitrure (10) puis une couche de polysilicium (11) sur ledit substrat de lo silicium (7) et sur ladite grille (8) pour former un bicouche diélectrique-conducteur (10, 11); kdéposer une couche d'oxyde (12) de façon à recouvrir ladit bicouche diélectrique-conducteur (10, 11) i 1- effectuer un retrait de ladite couche d'oxyde (12) sous le niveau de la grille (8) pour découvrir la partie supérieure (17) dudit bicouche (10, 11) situé au-dessus de la grille (8); m- réaliser une gravure par l'intermédiaire d'un o masque (15) pour retirer ladite couche de polysilicium (11) dans une zone (16) située au-dessus de la grille (8) entre deux transistors consécutifs de façon à éviter les courts-circuits; n- réaliser une implantation (i) de dopants à faible énergie de ladite couche de polysilicium (11) pour n'implanter que le polysilicium découvert par ladite couche d'oxyde (12); o- retirer totalement la couche d'oxyde (12) restante; o p- effectuer une gravure sélective pour retirer uniquement la partie de la couche de polysilicium (11) non dapée; q- déposer une couche d'oxyde (19); r- réaliser une photogravure de la couche d'oxyde (19) de facon à définir un emplacement (21), à cheval sur la grille (8) et le substrat de silicium (7), dans lequel le plot d'interconnexion va être formé. 2. Procèdé selon la revendication 1, caractérisé en ce que la grille (8) du transistor est en polysilicium et est préalablement recouverte d'une couche de silicuration (9) en cobalt silicium CoSi2 de façon à diminuer sa résistance d'accès lo 3. Procèdé selon la revendication 1 ou 2, caractérisé en ce que l'étape r de réalisation de l' emplacement (21) du plot d'interconnexion à cheval sur la grille (8) et le substrat de silicium (7) est mise en oeuvre en deux sous-étapes consécutives 1 5 consistant à: - graver sélectivement la couche d'oxyde (19) située dans ledit emplacement (21) sans toucher à la couche de polysilicium dopé (18) située au-dessus de la grille (8), et o - graver sélectivement la couche de nitrure (10) située au fond dudit emplacement (21) sans toucher à ladite couche de polysilicium dopé (18), de façon à libérer un accès à la zone active dudit substrat de silicium (7). 4. Procédé selon la revendication 1, 2 ou 3, caractérisé en ce que l'étape m est supprimée et l'étape n est remplacee par une étape consistant à réaliser une implantation de dopants à faible énergie de la couche de polysilicium (11) par l'intermédiaire d'un masque de façon à n'implanter que là partie émergente (18) de ladite couche de polysilicium (11) située au-dessus de la grille (8). 5. Procèdé selon la revendication 1, 2 ou 3, caractérisé en ce que le dépôt de la couche de polysilicium (11) à l'étape j est remplacé par le dépôt d'une couche de polysilicium germanium, 1létape m étant supprimée et les autres étapes restant identiques, ledit procédé comprenant les étapes supplémentaires suivantes co,nsistant à: S- graver sélectivement la couche de silicium germanium dopee située au-dessus de la grille (8) par rapport au substrat de silicium (7) sur une profondeur déterminée (d), de façon à former une cavité latérale (22) entre la couche de nitrure (10) située au-dessus lo de la grille (8) et la couche d'oxyde (19); t- déposer une couche de nitrure (23) de façon à remplir ladite cavité latérale (22); uretirer ladite couche de nitrure (23) de fa,con à laisser un bouchon de nitrure (24) dans ladite cavité latérale (22) permettant d'éviter les courts-circuits. 6. Procédé selon la revendication 5, caractérisé en ce que la gravure sélective de la couche de silicium germanium dopée (18) sur une profondeur déterminee (d) à l'étape s est mise en oeuvre par un procèdé de retrait sélectif du silicium germanium de type gravure humide ou attaque plasma isotropique. 7. Procèdé selon la revendication 5 ou 6, caractérisé en ce que la profondeur (d) de la cavité latérale (22) est déterminée par le temps de gravure sélective du silicium germanium (18). 8. Procèdé selon l'une des revendications précédentes caractérisé en ce que le retrait de la couche d'oxyde (12) à l'étape k est effectué par attaque chimique ou par polissage mecano-chimique. 9. Procèdé selon l'une des revendications précèdentes, caractérisé en ce que l' implantation (i) réalisée à l'étape n est effectuee avec des dopants de type BF2. 10. Procèdé selon l'une des revendications précédentes caractérisé en ce que des solutions humides de type KOH ou NH4OH sont utilisees pour effectuer le