FR 2822286 A1 20020920 FR 0103659 A 20010319 MEMOIRE EEPROM PROGRAMMABLE PAR MOT COMPRENANT DES VERROUS DE SELECTION DE COLONNE A DOUBLE FONCTION La présente invention concerne les mémoires effaçables et programmables électriquement, ou mémoires EEPROM. Les mémoires EEPROM se répartissent en deux grandes catégories : celle des mémoires programmables par page et celle des mémoires programmables par mot, un mot représentant généralement un octet (8 bits) et une page un ensemble de mots appartenant à une même ligne de mot. Les mémoires programmables par page nécessitent un grand nombre de verrous de programmation, et plus particulièrement autant de verrous de programmation que de lignes de bit, pour assurer une programmation simultanée de tous les mots d'une page. Inversement, les mémoires programmables par mot ne nécessitent qu'un nombre de verrous réduit, par exemple huit verrous de programmation pour une mémoire programmable par octet. La figure 1 illustre schématiquement l'architecture classique d'une mémoire MEM1 du second type, programmable par mot. La mémoire comprend des lignes de mot WLi, des lignes de bit BLj agencées en colonnes COLK, chaque colonne comprenant ici huit lignes de bit BLO à BL7, et des cellules mémoire CE--. Les cellules mémoire CE, j sont agencées de façon matricielle et connectées aux lignes de mot WLi et aux lignes de bit BLj. Chaque cellule CE comprend un transistor à grille flottante FGT et un transistor d'accès TA. Le transistor d'accès TA a sa grille G connectée à une ligne de mot WLi, son drain D connecté à une ligne de bit BLj, sa source S étant connectée au drain D du transistor FGT. Le transistor FGT a sa grille G reliée à une ligne de sélection de colonne CLk par l'intermédiaire d'un transistor de contrôle de grille CGTi, k et sa source S connectée à une ligne de source SLi, la grille du transistor CGTi, k étant connectée à la ligne de mot WLi. Ainsi, chaque groupe de huit cellules CEi, j connectées à une ligne de mot WLi et aux lignes de bit BLO à BL7 d'une colonne COLk forme un mot Wi, k pouvant être sélectionné au moyen de la ligne de sélection de colonne CLk et de la ligne de mot WLi correspondantes. A cet effet, les lignes de mot WLi sont connectées aux sorties d'un décodeur de ligne RDEC. Les lignes de sélection de colonne CLk sont connectées à des verrous LSCk délivrant un signal de contrôle de grille CGSk qui est fonction d'un signal de sélection de colonne SELTZ reçu en entrée, le signal SELk étant délivré par un décodeur de colonne CDEC. Le décodeur de ligne RDEC et le décodeur de colonne CDEC reçoivent respectivement les bits de poids fort et les bits de poids faible d'une adresse AD appliquée à la mémoire. La ligne de source SLi peut être portée à un potentiel flottant ou être connectée à la masse grâce à un transistor SLT piloté par un signal SLS. La mémoire MEM1 comprend également huit verrous de programmation LPO à LP7 dont les sorties sont connectées à des lignes LO à L7 et huit amplificateurs de lecture SAO à SA7 ("sense amplifiers") dont les entrées sont connectées aux lignes LO à L7 par l'intermédiaire de transistors de lecture TRO à TR7 pilotés par un signal READ. Les sorties des amplificateurs SAO à SA7 et les entrées des verrous LPO à LP7 sont connectées à un bus de données DTB, permettant de délivrer des données lues dans la mémoire par les amplificateurs SAO à SA7 ou de charger dans les verrous de programmation LPO à LP7 des données à programmer dans la mémoire. Les lignes LO à L7 sont reliées aux lignes de bit BLO à BL7 de chaque colonne COLk par l'intermédiaire d'un bus de multiplexage DMB, chaque verrou de programmation LPj de rang j étant ainsi connecté aux lignes de bit de même rang j présentes dans les colonnes. Pour assurer une connexion sélective de la sortie d'un verrou ou de l'entrée d'un amplificateur de lecture à une ligne de bit déterminée, chaque ligne de bit BLO-BL7 de chaque colonne COLk est équipée d'un transistor de sélection TSBLO à TSBL7. Les transistors TSBLO à TSBL7 de sélection des lignes de bit d'une même colonne COLk sont pilotés par un signal de sélection commun BLSK, délivré par un verrou LSBLk recevant en entrée un signal de sélection de colonne SELk issu du décodeur CDEC. On trouve donc dans chaque colonne de rang k de la mémoire MEM1 un verrou de sélection de colonne LSCk et un verrou de sélection de lignes de bit LSBLk qui sont pilotés par un signal de sélection de colonne SELk commun issu du décodeur CDEC, et qui délivrent un signal de contrôle de grille CGSk et un signal de sélection de lignes de bit BLSk dont les valeurs sont fonction de la phase en cours d'exécution, à savoir effacement, programmation ou lecture d'une cellule. Une opération d'effacement ou de programmation d'une cellule mémoire consiste dans l'injection ou l'extraction de charges électriques par effet tunnel (effet Fowler Nordheim) dans la grille flottante du transistor FGT de la cellule. Un transistor FGT effacé présente une tension de seuil positive VT1 et un transistor FGT programmé présente une tension de seuil négative VT2. Lorsqu'une tension de lecture Vread comprise entre VT1 et VT2 est appliquée sur sa grille, un transistor effacé reste bloqué, ce qui correspond par convention à un"1"logique, et un transistor programmé est passant, ce qui correspond par convention à un"0" logique. L'opération d'effacement est réalisée en appliquant une tension d'effacement Vpp de l'ordre de 12 à 20 V sur la grille G du transistor FGT pendant que la ligne de source SLi est portée à la masse. L'opération de programmation est réalisée en appliquant une tension de programmation Vpp sur le drain D du transistor FGT, par l'intermédiaire du transistor d'accès TA, pendant que sa grille est portée à la masse. Pendant une phase d'effacement des cellules mémoire d'un mot Wi, le verrou LSCk et le verrou LSBLk de la colonne concernée sont activés par le signal SELS. LUE verrou LSCk délivre un signal de contrôle de grille CGSk égal à Vpp et le verrou LSBLk délivre une tension nulle (masse). Pendant une phase de programmation des cellules mémoire du mot Wi, k, le verrou LSCk délivre au contraire une tension nulle (masse) et le verrou LSBLk délivre la tension Vpp afin que les transistors TSBLO à TSBL7 de la colonne soient passants et relient les sorties des verrous de programmation LPj aux lignes de bit de la colonne. Pendant une phase de lecture du mot Wi, k, le verrou LSCk délivre une tension de lecture Vread et le verrou LSBLk délivre une tension Vcc afin que les transistors TSBLO à TSBL7 de la colonne soient passants et relient les entrées des amplificateurs de lecture SA- aux lignes de bit de la colonne (les transistors de lecture TRj étant également passants et le signal READ à 1). Comme cela est mentionné plus haut, l'avantage d'une telle mémoire est de présenter un nombre réduit de verrous de programmation, ici les huit verrous LPO à LP7, tandis qu'une mémoire programmable par page comprend autant de verrous de programmation que de lignes de bit. En contrepartie, la prévision des transistors TSBLO à TSBL7 s'avère indispensable pour assurer la connexion d'un verrou de programmation à une ligne de bit déterminée, et la prévision des transistors TSBLO à TSBL7 implique la prévision des verrous LSBLk pour piloter de tels transistors. En d'autres termes, les verrous de sélection de lignes de bit LSBLk constituent la contrepartie de la réduction du nombre de verrous de programmation et compliquent la structure de la mémoire. Ainsi, par exemple, une mémoire programmable par mot comprenant 2048 lignes de bit agencées en 256 colonnes doit être équipée de 256 verrous de sélection de colonnes et de 256 verrous de sélection de lignes de bit. Les verrous comprennent chacun un élément de verrouillage du signal de sélection SELk afin que les signaux délivrés CGSk et BLSk restent stables jusqu'à ce qu'un signal de remise à zéro soit appliqué aux verrous. La présente invention a pour objectif de pallier cet inconvénient et de simplifier l'architecture d'une telle mémoire. A cet effet, la présente invention se fonde sur la constatation selon laquelle l'élément de verrouillage présent dans un verrou de sélection d'une colonne peut être utilisé pour générer et/ou contrôler le signal de sélection des lignes de bit de la colonne, en sus du signal de contrôle de grille destiné aux transistors à grille flottante. Ainsi, une idée de la présente invention est d'intégrer dans un même verrou ne comportant qu'un seul élément de verrouillage, la fonction de sélection de colonne et la fonction de sélection de lignes de bit, en prévoyant un verrou à deux sorties, l'une pour délivrer le signal de contrôle de grille et l'autre pour délivrer le signal de sélection de lignes de bit. Plus particulièrement, la présente invention prévoit une mémoire effaçable et programmable électriquement, comprenant des cellules mémoire connectées à des lignes de mot et à des lignes de bit agencées en colonnes, des transistors de sélection de lignes de bit pilotés par des signaux de sélection de lignes de bit, et des verrous de sélection de colonne comprenant chacun un élément de verrouillage d'un signal de sélection de colonne et des moyens pour délivrer un signal de contrôle de grille qui est fonction de la sortie de l'élément de verrouillage, dans laquelle chaque verrou de sélection de colonne comprend des moyens pour délivrer, en sus d'un signal de contrôle de grille, un signal de sélection de lignes de bit qui est fonction de la sortie de l'élément de verrouillage au moins pendant des phases de programmation et de lecture de cellules mémoire. Selon un mode de réalisation, un verrou de sélection de colonne dans l'état actif délivre, pendant des périodes de programmation de cellules mémoire, un signal de contrôle de grille égal à zéro et un signal de sélection de lignes de bit égal ou sensiblement égal à une haute tension de programmation. Selon un mode de réalisation, un verrou de sélection de colonne dans l'état actif délivre, pendant des périodes d'effacement de cellules mémoire, un signal de contrôle de grille égal à une haute tension d'effacement et un signal de sélection de lignes de bit égal à zéro. Selon un mode de réalisation, un verrou de sélection de colonne dans l'état actif délivre, pendant des périodes d'effacement de cellules mémoire, un signal de contrôle de grille égal à une haute tension d'effacement et un signal de sélection de lignes de bit égal ou sensiblement égal à la haute tension d'effacement. Selon un mode de réalisation, la mémoire comprend des transistors d'isolement interposés entre les lignes de bit et des sorties de verrous de programmation. Selon un mode de réalisation, un verrou de sélection de colonne comprend un moyen interrupteur ayant une borne de commande connectée à la sortie de l'élément de verrouillage, une borne d'entrée recevant une tension de contrôle de grille et une borne de sortie délivrant le signal de contrôle de grille. Selon un mode de réalisation, un verrou de sélection de colonne comprend une piste conductrice dont une extrémité est connectée à la sortie de l'élément de verrouillage et dont l'autre extrémité délivre le signal de sélection de lignes de bit. Selon un mode de réalisation, un verrou de sélection de colonne comprend un second moyen interrupteur ayant une borne de commande connectée à la sortie de l'élément de verrouillage, une borne d'entrée recevant une tension déterminée, et une borne de sortie délivrant le signal de sélection de lignes de bit. Selon un mode de réalisation, un verrou de sélection de colonne comprend une porte inverseuse alimentée électriquement par une tension déterminée, dont l'entrée est connectée à un noeud de l'élément de verrouillage et dont la sortie délivre le signal de sélection de lignes de bit. Selon un mode de réalisation, la tension déterminée est identique à une tension d'alimentation appliquée à l'élément de verrouillage. Selon un mode de réalisation, la tension déterminée est une tension nulle pendant des phases d'effacement de cellules mémoire. La présente invention concerne également un procédé pour sélectionner des lignes de bit dans une mémoire effaçable et programmable électriquement comprenant des cellules mémoire connectées à des lignes de mot et à des lignes de bit agencées en colonnes, des transistors de sélection de lignes de bit pilotés par des signaux de sélection de lignes de bit, et des verrous de sélection de colonne comprenant chacun un élément de verrouillage d'un signal de sélection de colonne et des moyens pour délivrer un signal de contrôle de grille qui est fonction de la sortie de l'élément de verrouillage, procédé dans lequel on prévoit dans chaque verrou de sélection de colonne des moyens pour délivrer, en sus d'un signal de contrôle de grille, un signal de sélection de lignes de bit qui est fonction de la sortie de l'élément de verrouillage au moins pendant des phases de programmation et de lecture de cellules mémoire. Selon un mode de réalisation, le procédé comprend la prévision dans un verrou de sélection de colonne d'un moyen interrupteur ayant une borne de commande connectée à la sortie de l'élément de verrouillage, une borne d'entrée recevant une tension déterminée, et une borne de sortie délivrant le signal de sélection de lignes de bit. Selon un mode de réalisation, le procédé comprend la prévision dans un verrou de sélection de colonne d'une porte inverseuse alimentée électriquement par une tension déterminée, dont l'entrée est connectée à un noeud de l'élément de verrouillage et dont la sortie délivre le signal de sélection de lignes de bit. Selon un mode de réalisation, la tension déterminée est choisie identique à une tension d'alimentation appliquée à l'élément de verrouillage. Selon un mode de réalisation, la tension déterminée est une tension nulle pendant des phases d'effacement de cellules mémoire. Selon un mode de réalisation, le procédé comprend la prévision de transistors d'isolement interposés entre les lignes de bit et des sorties verrous de programmation. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un exemple de réalisation d'une mémoire selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 précédemment décrite représente l'architecture classique d'une mémoire EEPROM programmable par mot, - la figure 2 représente un mode de réalisation classique d'un verrou de sélection de colonne dans une mémoire EEPROM programmable par mot, - la figure 3 représente un mode de réalisation classique d'un verrou de sélection de lignes de bit dans une mémoire EEPROM programmable par mot, - la figure 4 représente un mode de réalisation d'un verrou de sélection de colonne selon l'invention, - la figure 5 représente l'architecture d'une mémoire EEPROM programmable par mot comprenant des verrous de sélection de colonne selon l'invention, - les figures 6A, 6B et 6C représentent des tensions électriques apparaissant dans la mémoire selon l'invention pendant des phases d'effacement, de programmation et de lecture, et les figures 7 et 8 représentent des variantes de réalisation de verrous de sélection de colonne selon l'invention. La figure 2 représente un mode de réalisation classique d'un verrou de sélection de colonne LSCk et la figure 3 représente un mode de réalisation classique d'un verrou de sélection de lignes de bit LSBLk, ces deux éléments étant utilisés dans la mémoire MEM1 décrite au préambule en relation avec la figure 1. Le verrou LSCk comprend un élément de verrouillage ME1 prenant généralement la forme d'une cellule mémoire inverseuse, formée par deux portes inverseuses connectées tête-bêche et alimentées par une tension Vpol. L'entrée de la cellule ME1 est reliée à la masse par un transistor NMOS Tl dont la grille est pilotée par le signal de sélection de colonne SELk délivré par le décodeur de colonne CDEC (Cf. fig. 1). La sortie de la cellule mémoire ME1 est reliée à la masse par l'intermédiaire d'un transistor NMOS T2 dont la grille est pilotée par un signal de remise à zéro RLAT1 ("Reset Latch"). La sortie de la cellule mémoire ME1 pilote la grille d'un transistor NMOS T3 recevant sur son drain une tension de contrôle de grille Vcg et délivrant sur sa source le signal de contrôle de grille CGSk décrit plus haut (appliqué à des transistors à grille flottante FGT par l'intermédiaire d'un transistor de contrôle de grille CGT, Cf. fig. 1). Le verrou LSBLk comprend un élément de verrouillage ME2, ici une cellule inverseuse à mémoire du type précité formée par deux portes inverseuses connectées tête-bêche et alimentées par la tension Vpol. L'entrée de la cellule ME2 est reliée à la masse par un transistor NMOS T4 dont la grille est pilotée par le signal de sélection de colonne SELS. LIA sortie de la cellule mémoire ME2 est reliée à la masse par l'intermédiaire d'un transistor NMOS T5 dont la grille est pilotée par un signal de remise à zéro RLAT2. La sortie de la cellule mémoire ME2 pilote la grille d'un transistor NMOS T6 recevant sur son drain une tension Vsel délivrant sur sa source un signal de sélection de lignes de bit BLSk appliqué aux transistors de sélection de lignes de bit TSBLO à TSBL7 (Cf. fig. 1). Pendant des phases d'effacement de cellules mémoire, les tensions Vpol et Vcg sont égales à Vpp et la tension Vsel est nulle. Pendant des phases de programmation, les tensions Vpol et Vsel sont égales à Vpp et la tension Vcg est nulle. Pendant des phases de lecture, les tensions Vpol et Vsel sont égales à une tension Vcc, la tension Vcc étant généralement la tension d'alimentation de la mémoire, et la tension Vcg est choisie sensiblement égale à une tension de lecture Vread. Afin de simplifier l'architecture d'une mémoire EEPROM programmable par mot, la présente invention propose d'intégrer les deux verrous LSCk et LSBLk dans un seul et même verrou comprenant une entrée pour recevoir le signal de sélection SELk et deux sorties pour délivrer respectivement le signal de contrôle de grille CGSk et le signal de sélection de lignes de bit BLS. La figure 4 représente un mode de réalisation d'un verrou LSCIk selon l'invention. Le verrou LSCIk comprend un élément de verrouillage MEk prenant par exemple la forme d'une cellule mémoire inverseuse formée par deux portes inverseuses INV1, INV2 connectées tête-bêche et alimentées par la tension Vpol. L'entrée de la cellule MEk est reliée à la masse par un transistor NMOS T10 dont la grille est pilotée par le signal de sélection de colonne SELK. Ainsi, quand le signal SELk passe à 1, la sortie de la cellule MEk passe également à 1. La sortie de la cellule MEk est reliée à la masse par l'intermédiaire d'un transistor NMOS Tll dont la grille est pilotée par un signal de remise à zéro RLAT. Par ailleurs, la sortie de la cellule mémoire MEk pilote la grille d'un transistor NMOS T12 recevant sur son drain la tension de contrôle de grille Vcg et délivrant sur sa source le signal de contrôle de grille CGSk. Selon l'invention, l'entrée de la cellule MEk est connectée à l'entrée d'une porte inverseuse INV3 alimentée par la tension Vpol, dont la sortie délivre le signal de sélection de lignes de bit BLSK- De façon optionnelle, le verrou LSCIk comprend également un transistor NMOS T13 agencé en parallèle avec le transistor Tll et piloté par un signal INC. Ce signal INC, distinct du signal RLAT, permet une remise à zéro en cascade de verrous agencés dans diverses colonnes pendant une lecture séquentielle de toute une page de la mémoire, avec balayage des adresses de colonne. La figure 5 représente une mémoire MEM2 incorporant des verrous LSCIk selon l'invention. La mémoire MEM2 présente de façon générale la même structure que la mémoire MEM1 de la figure 1 et ne sera pas décrite à nouveau, les divers éléments étant désignés par les mêmes références. La mémoire MEM2 se distingue de la mémoire classique MEM1 par le fait que les verrous de sélection de colonne LSCk ainsi que les verrous de sélection de lignes de bit LSBLk sont supprimés et remplacés par des verrous LSCIk selon l'invention, qui délivrent dans chaque colonne le signal de contrôle de grille CGSk et le signal de sélection de lignes de bit BLS. La mémoire MEM2 comprend également huit transistors d'isolement TIO à TI7 agencés sur les lignes LO à L7, en aval des sorties des verrous de programmation LPO à LP7 et en amont du bus de démultiplexage DMB. Les grilles des transistors d'isolement sont pilotées par la tension Vsel mentionnée plus haut en relation avec la figure 3. Les figures 6A, 6B et 6C représentent respectivement les valeurs des tensions Vpol, Vcg et Vsel pendant les phases d'effacement (1) de programmation (2) et de lecture (3). Pendant les phases d'effacement, les tensions Vpol et Vcg sont égales à la haute tension Vpp et la tension Vsel est à zéro (masse). Pendant les phases de programmation (2), les tensions Vpol et Vsel sont égales à la haute tension Vpp et la tension Vcg est à zéro. Pendant les phases de lecture (3), les tensions Vpol et Vsel sont égales à la tension d'alimentation Vcc de la mémoire et la tension Vcg est égale à la tension de lecture Vread. La mémoire MEM2 fonctionne ainsi comme suit. Pendant une phase d'effacement des cellules mémoire d'un mot Wi, k, la ligne de mot correspondante WLi est portée à la tension Vpp par le décodeur RDEC. Le verrou LSCIk de la colonne COLk est activé par le signal SELk délivré par le décodeur CDEC et délivre un signal de contrôle de grille CGSk et un signal de sélection de lignes de bit BLSk égaux à Vpp. Les transistors de sélection TSBLk étant passants, l'isolement des lignes de bit BLrelativement aux sorties des verrous de programmation LPj est assuré ici par les transistors d'isolement TIj car la tension Vsel est nulle. Parallèlement, la ligne de source SLi est connectée à la masse par le transistor SLT. Les transistors à grille flottante FGT du mot Wi, k reçoivent la tension d'effacement Vpp sur leur grille par l'intermédiaire du transistor de contrôle de grille CGTi, k et leur source est portée à la masse, ce qui provoque une extraction des charges piégées dans les grilles flottantes et l'effacement des transistors FGT. Pendant une phase de programmation des cellules mémoire d'un mot Wi, les verrous de programmation LPO à LP7 délivrent une haute tension de programmation Vpp ou une tension nulle selon la valeur des bits qui y ont été préalablement chargés par l'intermédiaire du bus de données DTB. La ligne de mot WLi est portée à la tension Vpp par le décodeur RDEC. Le verrou LSCIk est activé par le signal SELk et délivre à nouveau un signal de contrôle de grille CGSk et un signal de sélection de lignes de bit BLSk égaux à Vpp. Les transistors TSBLj de la colonne et les transistors d'isolement TIj laissent passer la tension Vpp délivrée par les verrous de programmation dans les lignes de bit de la colonne. Les transistors à grille flottante FGT ont leurs grilles portées à la masse par l'intermédiaire du transistor de contrôle de grille CGTi, k du mot Wi, k, (Vcg=0). La ligne de source SLi est portée à un potentiel flottant. Les transistors FGT reçoivent ainsi sur leur drain la tension Vpp ou la tension nulle délivrée par un verrou de programmation, et ceux qui reçoivent la tension Vpp sont programmés par effet tunnel et injection de charge dans leur grille flottante. Pendant une phase de lecture des cellules mémoire d'un mot Wi, le verrou LSCIk est activé par le signal de sélection SELk et délivre un signal de contrôle de grille CGSk égal à Vread (Vcg = Vread) et un signal de sélection de lignes de bit BLSk égal à Vcc (Vpol = Vcc). Les transistors TSBLj de la colonne sont ainsi passants et laissent passer la tension Vcc délivrée par les amplificateurs de lecture SAD à SA7 dans les lignes de bit concernées. La ligne de mot WLi est portée à la tension Vcc par le décodeur RDEC. La ligne de source SLi est portée à la masse. Les transistors à grille flottante du mot Wi, k ont leur grille portée à la tension Vread par l'intermédiaire du transistor de contrôle de grille CGTi, k et leur état passant ou bloqué est détecté par les amplificateurs de lecture SAD à SA7. La présente invention est bien entendu susceptible de diverses variantes de réalisation. Tout d'abord, comme on le voit sur la figure 4, un noeud N en sortie de la porte inverseuse INV3 présente la même valeur logique"1" (Vpol) ou"0" (masse) qu'un noeud M en sortie de la cellule inverseuse MEk'Ainsi, dans une variante de réalisation, le signal BLSk peut être prélevé directement sur le noeud M au moyen d'une simple piste conductrice. Le signal BLSk étant toutefois appliqué à huit transistors TSBLO à TSBL7, le prélèvement de ce signal à la sortie de la cellule MEk nécessite une augmentation des dimensions des transistors formant les portes INV1 et INV2 (non représentées), de manière que la cellule MEk soit capable de délivrer un courant suffisant pour charger simultanément et rapidement les capacités parasites de grille de tous les transistors. Il est apparu plus simple aux inventeurs de prévoir la porte inverseuse INV3 connectée en un noeud L situé à l'entrée de la cellule MEk, comme décrit plus haut, sans modifier la structure de la cellule MEk par rapport à celle d'un verrou de sélection de colonne classique. Dans un mode de réalisation de la mémoire selon l'invention, les transistors d'isolement TIC à TI7 sont intégrés dans les verrous de programmation LPO à LP7 et ne se trouvent plus sur le chemin reliant les lignes de bits aux entrées des amplificateurs de lecture. Il n'est alors plus nécessaire, en mode lecture, de rendre passants les transistors d'isolement. Dans un mode de réalisation d'un verrou LSCI'k selon l'invention, représenté en figure 7, la sortie de la cellule MEk pilote, outre le transistor T12 délivrant le signal de contrôle de grille CGSK, un transistor NMOS T14 qui reçoit sur son drain la tension Vsel et délivre le signal de sélection de lignes de bit BLSk'Dans ce mode de réalisation, le signal de sélection de lignes de bit BLSk est à zéro (masse) pendant les phases d'effacement et les transistors d'isolement TIC à TI7 ne sont plus nécessaires. Le verrou LSCIk représenté en figure 4 présente toutefois l'avantage, par rapport à celui de la figure 7, de ne pas recevoir la tension Vsel qui n'est donc pas utilisée pour générer le signal BLSk délivré par le verrou. Le signal BLSk est ainsi égal à Vpp pendant les périodes d'effacement et les transistors de sélection de lignes de bit TSBLj sont passants. Ceci est compensé par la prévision des transistors d'isolement TIO à TI7 pilotés par la tension Vsel, qui sont bloqués pendant les périodes d'effacement quand la tension Vsel est égale à 0. Le verrou de sélection de colonne LSCIk de la figure 4 ne comprend ainsi pas de transistor de commutation de la tension Vsel comme le transistor T14 du verrou de la figure 7. Cette caractéristique est avantageuse quand le nombre de verrous LSCIk est supérieur à huit, ce qui est généralement le cas en pratique et permet de supprimer autant de transistors de commutation de la tension Vsel que de verrous LSCIk présents dans la mémoire, par exemple 256 transistors supprimés (un par verrou LSCIk) dans une mémoire de 256 colonnes et de 256 verrous LSCI. Toutefois, l'avantage principal de la présente invention réside dans la suppression des verrous de sélection de lignes de bit et des éléments de verrouillage qu'ils comprennent, et le mode de réalisation de la figure 7 entre dans le cadre de la présente invention. Comme autre variante envisageable, la figure 8 représente un verrou LSCI" selon l'invention dans lequel la porte inverseuse INV3 est alimentée par la tension Vsel et a sa sortie connectée à la masse par une résistance de rappel au niveau bas ("pull-down") de forte valeur. Dans ce mode de réalisation, le signal de sélection de lignes de bit BLSk est également à la masse pendant les périodes d'effacement car le signal Vsel est à zéro et la porte INV3 n'est pas alimentée électriquement. Les transistors d'isolement TIO à TI7 ne sont également pas nécessaires avec ce mode de réalisation. Il apparaîtra clairement à l'homme de l'art que divers autres modes de réalisation sont envisageables pour réaliser un verrou de colonne selon l'invention, dont la caractéristique principale est de délivrer un signal de contrôle de grille CGSk et un signal de sélection de lignes de bit BLSk qui sont contrôlés par la sortie d'un seul et unique élément MEk assurant le verrouillage du signal de sélection de colonne SELk' REVENDICATIONS 1. Mémoire effaçable et programmable électriquement comprenant : - des cellules mémoire (CEj) connectées à des lignes de mot (WLi) et à des lignes de bit (BLj) agencées en colonnes (COLk), - des transistors de sélection de lignes de bit (TSBLj) pilotés par des signaux de sélection de lignes de bit (BLSk), et - des verrous de sélection de colonne (LSCIk) comprenant chacun un élément de verrouillage (MEk) d'un signal de sélection de colonne (SELk) et des moyens (T12) pour délivrer un signal de contrôle de grille (CGSk) qui est fonction de la sortie de l'élément de verrouillage, caractérisée en ce que chaque verrou de sélection de colonne (LSCIk) comprend des moyens (INV3, T14) pour délivrer, en sus d'un signal de contrôle de grille (CGSK) 1 un signal de sélection de lignes de bit (BLSk) qui est fonction de la sortie de l'élément de verrouillage (MEk) au moins pendant des phases de programmation et de lecture de cellules mémoire. 2. Mémoire selon la revendication 1 dans laquelle un verrou de sélection de colonne (LSCIk) dans l'état actif délivre, pendant des périodes de programmation de cellules mémoire, un signal de contrôle de grille (CGSk) égal à zéro et un signal de sélection de lignes de bit (BLSk) égal ou sensiblement égal à une haute tension de programmation (Vpp). 3. Mémoire selon l'une des revendications 1 et 2 dans laquelle un verrou de sélection de colonne (LSCIk) dans l'état actif délivre, pendant des périodes d'effacement de cellules mémoire, un signal de contrôle de grille (CGSk) égal à une haute tension d'effacement (Vpp) et un signal de sélection de lignes de bit (BLSk) égal à zéro. 4. Mémoire selon l'une des revendications 1 et 2 dans laquelle un verrou de sélection de colonne (LSCIk) dans l'état actif délivre, pendant des périodes d'effacement de cellules mémoire, un signal de contrôle de grille (CGSk) égal à une haute tension d'effacement (Vpp) et un signal de sélection de lignes de bit (BLSk) égal ou sensiblement égal à la haute tension d'effacement. 5. Mémoire selon l'une des revendications 1 à 4, comprenant des transistors d'isolement (TIj) interposés entre les lignes de bit et des sorties de verrous de programmation (LPj). 6. Mémoire selon l'une des revendications 1 à 5, dans laquelle un verrou de sélection de colonne (LSCIk) comprend un moyen interrupteur (T12) ayant une borne de commande connectée à la sortie (M) de l'élément de verrouillage (MEk), une borne d'entrée recevant une tension de contrôle de grille (Vcg) et une borne de sortie délivrant le signal de contrôle de grille (CGSk)' 7. Mémoire selon l'une des revendications 1 à 6, dans laquelle un verrou de sélection de colonne (LSCIk) comprend une piste conductrice dont une extrémité est connectée à la sortie (M) de l'élément de verrouillage (MEk) et dont l'autre extrémité délivre le signal de sélection de lignes de bit (BLSk)' 8. Mémoire selon l'une des revendications 1 à 6, dans laquelle un verrou de sélection de colonne (LSCIk) comprend un second moyen interrupteur (T14) ayant une borne de commande connectée à la sortie (M) de l'élément de verrouillage (MEk), une borne d'entrée recevant une tension déterminée (Vsel), et une borne de sortie délivrant le signal de sélection de lignes de bit (BLSk)' 9. Mémoire selon l'une des revendications 1 à 6, dans laquelle un verrou de sélection de colonne (LSCIk) comprend une porte inverseuse (INV3) alimentée électriquement par une tension déterminée (Vpol, Vsel), dont l'entrée est connectée à un noeud (L) de l'élément de verrouillage (MEk) et dont la sortie délivre le signal de sélection de lignes de bit (BLSk)' 10. Mémoire selon la revendication 9, dans laquelle la tension déterminée (Vpol) est identique à une tension d'alimentation (Vpol) appliquée à l'élément de verrouillage. 11. Mémoire selon l'une des revendications 8 et 9, dans laquelle la tension déterminée (Vsel) est une tension nulle pendant des phases d'effacement de cellules mémoire. 12. Procédé pour sélectionner des lignes de bit (BLj) dans une mémoire effaçable et programmable électriquement comprenant : - des cellules mémoire (CEj-) connectées à des lignes de mot (WLi) et à des lignes de bit (BLj) agencées en colonnes (COLk), - des transistors de sélection de lignes de bit (TSBLj) pilotés par des signaux de sélection de lignes de bit (BLSk), et - des verrous de sélection de colonne (LSCIk) comprenant chacun un élément de verrouillage (MEk) d'un signal de sélection de colonne (SELk) et des moyens (T12) pour délivrer un signal de contrôle de grille (CGSk) qui est fonction de la sortie de l'élément de verrouillage, caractérisé en ce que l'on prévoit dans chaque verrou de sélection de colonne (LSCIk) des moyens (INV3, T14) pour délivrer, en sus d'un signal de contrôle de grille (CGSk), un signal de sélection de lignes de bit (BLSk) qui est fonction de la sortie de l'élément de verrouillage (MEk) au moins pendant des phases de programmation et de lecture de cellules mémoire. 13. Procédé selon la revendication 12, comprenant la prévision dans un verrou de sélection de colonne (LSCIk) d'un moyen interrupteur (T14) ayant une borne de commande connectée à la sortie (M) de l'élément de verrouillage (MEk), une borne d'entrée recevant une tension déterminée (Vsel), et une borne de sortie délivrant le signal de sélection de lignes de bit (BLSk)' 14. Procédé selon la revendication 12, comprenant la prévision dans un verrou de sélection de colonne (LSCIk) d'une porte inverseuse (INV3) alimentée électriquement par une tension déterminée (Vpol, Vsel), dont l'entrée est connectée à un noeud (L) de l'élément de verrouillage (MEk) et dont la sortie délivre le signal de sélection de lignes de bit (BLSk)' 15. Procédé selon la revendication 14, dans lequel la tension déterminée (Vpol) est choisie identique à une tension d'alimentation (Vpol) appliquée à l'élément de verrouillage. 16. Procédé selon l'une des revendications 13 et 14, dans lequel la tension déterminée (Vsel) est une tension nulle pendant des phases d'effacement de cellules mémoire. 17. Procédé selon l'une des revendications 12 à 16, comprenant la prévision de transistors d'isolement (TIj) interposés entre les lignes de bit et des sorties verrous de programmation (LPj).