FR 2823362 A1 20021011 FR 0104750 A 20010406 DISPOSITIF DE LECTURE DE CELLULES MEMOIRE La présente invention concerne un dispositif de lecture de cellules mémoires. Elle s'applique notamment à la lecture de mémoires non volatiles, mais aussi de mémoires statiques SRAM ou autres. Comme représenté schématiquement sur la figure 1, un dispositif de lecture comprend de manière habituelle un amplificateur différentiel 1. Un noeud d'entrée el de l'amplificateur est connecté par un circuit convertisseur courant/tension 2 à une ligne de bit Bl à laquelle est connectée une cellule mémoire Cmem à lire. L'autre noeud d'entrée e2 est connecté par un autre circuit convertisseur courant/tension 3 à une ligne de bit de référence Blref à laquelle est reliée une cellule de référence Cref. Le dispositif de lecture comprend en outre de façon habituelle, un générateur 4 de courant de lecture et de précharge des lignes de bit. En phase de précharge, les circuits convertisseurs 2 et 3 qui forment une boucle d'asservissement, permettent de fixer le niveau de précharge des lignes de bit à un niveau de tension de lecture, typiquement de l'ordre de 1 volt, avant de déclencher la lecture (READ). Le courant de lecture est habituellement fourni par une structure à miroir de courant qui permet d'imposer dans la ligne de bit sélectionnée en lecture, une fraction du courant de lecture de la ligne de bit de référence. De tels dispositifs sont bien connus de l'homme du métier. Les entrées el et e2 de l'amplificateur sont dans un état indéterminé quand la lecture est déclenchée. Ainsi, selon l'état de la cellule sélectionnée en lecture, et selon l'état initial de l'amplificateur, la donnée est disponible en sortie après un certain temps. Soit l'état de la cellule (par rapport à celui de la cellule de référence) correspond à l'état initial de l'amplificateur et la sortie de l'amplificateur est déjà positionnée ; soit l'état de la cellule correspond à l'état inverse, et l'amplificateur doit basculer. En outre, l'amplificateur différentiel bascule plus vite dans un sens que dans l'autre. Aussi, le circuit (processeur) qui a initié l'accès en lecture ne peut disposer de la donnée en sortie du dispositif qu'après un certain temps, déterminé par rapport au temps de lecture dans le pire cas. En outre, la ligne de bit sélectionnée en lecture et la ligne de bit de référence étant préchargées au même niveau de tension, si, en phase de lecture, l'écart de courant entre les deux lignes est faible, la différence de tension entre les deux entrées el et e2 de l'amplificateur différentiel peut être très faible et surtout s'établir très lentement. Le niveau de tension de sortie de l'amplificateur différentiel est alors incorrect (offset de l'amplificateur différentiel) et non représentatif du sens de variation des tensions en entrées el, e2 de l'amplificateur. Un objet de l'invention est l'amélioration de la vitesse de lecture. On connaît des dispositifs de lecture qui comprennent des circuits de précharge dissymétriques des entrées de l'amplificateur différentiel, pour positionner ce dernier dans un état connu. Cet état connu est de préférence tel que le basculement depuis cet état connu dans l'état complémentaire corresponde au basculement le plus rapide de l'amplificateur. La vitesse de lecture est ainsi améliorée. Il reste que dans certaines applications, la vitesse de basculement obtenue n'est pas satisfaisante. Dans l'invention, on propose une autre démarche. Au lieu de précharger les entrées de l'amplificateur, on prévoit une précharge de la sortie. Cette précharge est assurée pour de préférence, forcer la sortie de l'amplificateur à un niveau de tension intermédiaire entre le niveau logique bas et le niveau logique haut. Ainsi, on précharge la sortie de l'amplificateur de préférence à Vdd/2. Le temps au bout duquel la donnée est disponible en sortie est alors plus faible, puisque la sortie n'a plus que la moitié du chemin à faire pour passer de son état de précharge à l'état final,"0"ou"1". On prévoit alors de préférence un circuit d'équilibrage des entrées el, e2 de l'amplificateur, activé en phase de précharge, et désactivé avant le circuit de précharge de sortie de l'amplificateur, en sorte que les entrées commencent à s'établir, pour s'affranchir de l'effet d'offset. Ainsi, quand le circuit de précharge de sortie est désactivé, la sortie bascule dans le sens correspondant à la donnée lue dans la cellule sélectionnée. Un autre problème rencontré notamment avec la lecture de cellules mémoire SRAM, est la présence de niveaux indéterminés de tension, "glitch" dans la littérature anglo-saxonne, en sortie du dispositif de lecture. Ces niveaux indéterminés apparaissent en sortie de l'amplificateur lorsqu'on lit plusieurs fois de suite une donnée à la même adresse mémoire (multi- lecture). En effet, chaque cycle de lecture débute par une phase de précharge durant laquelle l'amplificateur de lecture fournit une information indépendante de l'état des cellules mémoire, ce qui pose un problème de synchronisation. Dans le cas de multi-lecture d'un même mot mémoire, on perd la donnée lue entre deux accès lecture. Ceci est très gênant pour le traitement de la donnée par le circuit (processeur asynchrone) qui a demandé la lecture. En effet, il ne faut pas qu'il prenne la donnée en sortie au moment de l'indétermination de cette sortie, sous peine de lire une donnée fausse. Dans l'invention, on résout avantageusement ce problème en plaçant derrière le circuit de précharge de la sortie de l'amplificateur différentiel de lecture, un circuit Trigger de Schmitt, c'est à dire un circuit inverseur à seuils ou à hystérésis, la sortie de l'amplificateur étant préchargée à un niveau intermédiaire entre les deux seuils haut et bas du circuit trigger. Ce circuit inverseur à seuils placé après le circuit de précharge de la sortie de l'amplificateur va en effet filtrer (masquer) les niveaux intermédiaires de tension entre ses deux seuils, puisqu'une fois qu'il a basculé dans un sens, par exemple, une fois que la sortie de l'amplificateur est passée au-dessus du seuil haut du circuit inverseur à seuils, ce dernier ne basculera dans l'autre sens que si la sortie de l'amplificateur descend sous son seuil bas. En général, les seuils haut et bas sont respectivement fixés à de Vdd et de Vdd. Ainsi, dans un dispositif de lecture prévoyant un circuit inverseur à seuils combiné avec la précharge de la sortie de l'amplificateur différentiel à un niveau intermédiaire entre ses deux seuils, il n'y a plus de niveaux indéterminés en sortie du circuit inverseur à seuils : le circuit inverseur à seuils a un effet de mémoire de la donnée précédemment lue. Selon l'invention, on améliore donc la vitesse de lecture et la stabilité de la donnée en sortie. Telle que caractérisée, l'invention concerne un donc un dispositif de lecture de cellules mémoire à amplificateur différentiel. Selon l'invention, ce dispositif comprend un circuit de précharge de la sortie de l'amplificateur différentiel à un niveau de tension prédéterminé. De préférence, ce circuit de précharge positionne la sortie de l'amplificateur à un niveau intermédiaire entre les niveaux logiques bas et haut. Ce niveau intermédiaire est avantageusement fixé à la moitié de l'excursion de tension d'alimentation logique. De préférence, un circuit d'équilibrage des entrées de l'amplificateur différentiel est prévu, activé en phase de précharge et désactivé en phase de lecture avant le circuit de précharge de la sortie de l'amplificateur. Dans un perfectionnement, un circuit inverseur à seuils est connecté en sortie du circuit de précharge de la sortie. Dans ce cas, le niveau prédéterminé de précharge de la sortie de l'amplificateur est fixé à une valeur intermédiaire entre les seuils haut et bas de ce circuit inverseur. L'invention concerne aussi un circuit intégré à mémoire comportant un tel dispositif de lecture, notamment, pour la lecture de cellules mémoire SRAM. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante faite à titre indicatif et non limitatif et en référence aux dessins annexés dans lesquels : la figure 1 déjà décrite représente schématiquement un dispositif de lecture de cellules mémoire ; la figure 2 représente un amplificateur différentiel d'un dispositif de lecture, avec un circuit de précharge de la sortie ; la figure 3 est un chronogramme des signaux obtenus avec un tel dispositif de lecture selon l'invention ; la figure 4 représente un amplificateur différentiel d'un dispositif de lecture, avec un circuit de précharge de la sortie et un inverseur à seuils selon l'invention ; et la figure 5 est un chronogramme des signaux correspondant au dispositif de la figure 4 lors de deux lectures successives à la même adresse. Sur la figure 2, on a représenté l'amplificateur différentiel 1 du dispositif de lecture, suivi d'un circuit 5 de précharge selon l'invention. Ensuite, un étage de sortie 6 pour remettre en forme le signal de sortie est généralement prévu, qui comprend typiquement au moins un inverseur. Ce circuit de précharge 5 est activé par un signal de contrôle Prech avant la phase de lecture proprement dite, pour amener la sortie OUT de l'amplificateur dans un état déterminé, dépendant de ses entrées el et e2. Cette précharge de la sortie a lieu typiquement pendant la phase habituelle de précharge des lignes de bit. Le niveau de précharge de la sortie correspond à un niveau intermédiaire VI entre les deux niveaux logiques haut et bas. En choisissant VI égal à la moitié de l'excursion de tension entre le niveau logique haut et le niveau logique bas, soit Vdd/2 dans l'exemple, on place la sortie à mi-chemin de ces deux niveaux logiques : la lecture ensuite s'en trouve accélérée, dans les deux sens. Un exemple de réalisation correspondant du circuit de précharge 5 est illustré sur la figure 2. Dans cet exemple, le circuit de précharge comprend une branche supérieure à transistor MOS P et une branche inférieure à transistors MOS N comprenant chacune un transistor monté en diode et un transistor d'activation commandé par un signal de précharge. Dans la branche supérieure, on trouve deux transistors MOS P, Ml et M2. Le transistor Ml a sa source connectée à la tension d'alimentation logique Vdd et il est monté en diode, avec sa grille connectée à son drain. Le transistor M2 a sa source connectée au drain du transistor Ml. Il est commandé sur sa grille par un signal de précharge Prech. La branche inférieure comprend deux transistors MOS N, M3 et M4. Le transistor M3 a son drain connecté au drain du transistor M2. Sa grille est commandée par le signal de précharge inverse, Prechn. Les drains communs des transistors M2 et M3 forment le point milieu de ce circuit, auquel est connectée la sortie OUT de l'amplificateur différentiel. Le transistor M4 a son drain connecté à la source du transistor M3 et sa source connectée à la masse. Il est monté en diode avec sa grille connectée à son drain. Lorsque l'on est en phase de précharge, le signal Prech est activé. Dans l'exemple, il est actif à"0". Les transistors M2 et M3 deviennent conducteurs. Les transistors Ml et M4 agissent en générateurs de courant. Les dimensions des transistors du circuit 5 de précharge sont choisies pour que le point milieu du circuit s'établisse au niveau intermédiaire VI entre les deux niveaux logiques 0 et Vdd, dans l'exemple à Vdd/2. Comme représenté sur la figure 3, la sortie OUT de l'amplificateur est alors préchargée à VI (=Vdd/2). En phase de lecture proprement dit, le signal de précharge est désactivé. La sortie OUT s'établit alors à un niveau correspondant aux niveaux appliqués en entrées el et e2, soit à"0", soit à"1". Cette sortie est remise en forme par l'étage de sortie 6 qui fournit la donnée lue en sortie, DATAOUT. De préférence, pour que la sortie OUT s'établisse rapidement en sortie, on prévoit un circuit d'équilibrage 7 des entrées el et e2 de l'amplificateur. Ce circuit d'équilibrage permet de court-circuiter les entrées el et e2 pour les forcer au même niveau. Pour compenser l'effet d'offset de l'amplificateur, on prévoit que ce circuit d'équilibrage 7, activé en phase de précharge par un signal RECHARGE, est désactivé avant le circuit 5 de précharge de sortie. La figure 4 illustre un dispositif de lecture comprenant un perfectionnement selon l'invention. Dans ce dispositif de lecture, l'étage de sortie est remplacé par un inverseur à seuils, ou Trigger de Schmitt. Dans ce cas, le niveau de précharge de sortie de l'amplificateur doit être à un niveau intermédiaire entre les seuils haut et bas de l'inverseur. Un niveau intermédiaire correspondant à la moitié de l'excursion de tension d'alimentation logique, Vdd/2, convient. Ce Trigger de Schmitt va masquer les niveaux intermédiaires de tension qui peuvent se présenter sur son entrée, dus notamment, à des accès mémoire répétés (multi-lecture). En effet, tant que l'entrée de l'inverseur reste à un niveau situé entre ses deux seuils, la sortie de l'inverseur ne bouge pas : on a un effet mémoire, qui permet dans le dispositif de lecture selon l'invention de maintenir en sortie la dernière donnée lue. En d'autres termes, avec un inverseur à seuils, combiné à un circuit de précharge de la sortie de l'amplificateur, si le signal DATAOUT de sortie du dispositif a basculé à"1", il ne peut basculer à"0" que si le signal en sortie de l'amplificateur descend en dessous du seuil bas de l'inverseur à seuils, soit typiquement Vdd/4. Pendant la phase de précharge suivant une phase de lecture, le niveau de sortie DATAOUT reste ainsi au niveau précédemment lu. Il n'y a plus de donnée indéterminée en sortie. Le même raisonnement s'applique avec le seuil haut. Avec un tel dispositif de lecture, si on lit deux fois à la même adresse mémoire, la donnée en sortie DATAOUT de l'inverseur à seuils ne bouge pas : dans l'exemple représenté sur la figure 5, elle reste à"1". C'est l'effet mémoire de l'inverseur à seuils. La sortie OUT de l'amplificateur à seuil revient à son niveau de précharge Vdd/2 entre les deux cycles successifs (comme sur la figure 3). Un dispositif de lecture selon l'invention permet donc d'améliorer la vitesse de lecture et d'éliminer les niveaux indéterminés de tension sur la donnée lue en sortie, ce qui améliore le traitement de donnée par le circuit utilisateur de ces données (processeur). REVENDICATIONS 1. Dispositif de lecture de cellules mémoire, comprenant un amplificateur différentiel (1), caractérisé en ce qu'il comprend un circuit (5) de précharge de la sortie (OUT) dudit amplificateur différentiel à un niveau de tension déterminé (VI). 2. Dispositif de lecture selon la revendication 1, caractérisé en ce qu'un circuit d'équilibrage (7) est prévu, activé en phase de précharge, pour équilibrer les deux entrées (el, e2) de l'amplificateur différentiel. 3. Dispositif de lecture selon la revendication 2, caractérisé en ce que le circuit (5) de précharge de sortie de l'amplificateur est désactivé (Prech) après que le circuit (7) d'équilibrage des entrées de l'amplificateur soit désactivé (PRECHARGE). 4. Dispositif selon l'une des revendications 1 à 3, caractérisé en ce que ledit niveau de tension prédéterminé correspond à un niveau intermédiaire entre le niveau logique haut et le niveau logique bas. 5. Dispositif selon la revendication 4, caractérisé en ce que ledit circuit (5) de précharge de sortie comprend une branche supérieure à transistor MOS P (Ml, M2) et une branche inférieure à transistors MOS N (M3, M4) comprenant chacune un transistor monté en diode et un transistor d'activation commandé par un signal de précharge (Prech, Prechn). 6. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend en outre un inverseur à seuils (6) connecté en sortie (OUT) de l'amplificateur, qui fournit la donnée en sortie (DATAOUT), et en ce que le niveau de tension prédéterminé du circuit de précharge de sortie (5) correspond à un niveau intermédiaire entre les seuils haut et bas dudit inverseur. 7. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le niveau de tension prédéterminé, correspond à la moitié de l'excursion de tension entre les niveaux logiques haut et bas (Vdd/2). 8. Circuit intégré comprenant un dispositif de lecture de cellules mémoire selon l'une quelconque des revendications précédentes. 9. Circuit intégré selon la revendication 8, caractérisé en ce que lesdites cellules mémoire sont des cellules de mémoire SRAM.