FR 2812963 A1 20020215 FR 0010609 A 20000811 PROCÉDÉ ET CIRCUIT DE COE DE CELLULES D'UN ÉCRAN Â PLASMA La présente invention concerne les écrans à plasma et plus particulièrement la commande des cellules d'un écran à plasma. Un écran à plasma est un écran de type matriciel, formé de cellules disposées aux intersections de lignes et de colonnes. Une cellule comprend une cavité remplie d'un gaz rare, et au moins deux électrodes de commande. Pour créer un point lumineux sur l'écran, en utilisant une cellule donnée, on sélectionne la cellule en appliquant une différence de potentiel entre ses électrodes de commande, puis on déclenche une ionisation du gaz de la cellule, généralement au moyen d'une troisième électrode de commande. Cette ionisation s'accompagne d'une émission de rayons ultraviolets. La création du point lumineux est obtenue par excitation d'un matériau luminescent rouge, vert ou bleu par les rayons émis. La figure 1 représente une structure classique d'écran à plasma formé de cellules 4. Chaque cellule 4 a deux électrodes de commande respectivement reliées à une ligne 6 et à une colonne 8. La sélection des cellules, en vue de créer des images, est réalisée, classiquement, par des circuits logiques produisant des signaux de commande. Les états logiques de ces signaux déter- minent les cellules qui sont commandées pour produire un point lumineux et celles qui sont commandées pour ne pas en produire. L'ionisation du gaz d'une cellule nécessite que des potentiels de l'ordre d'une centaine de volts soient appliqués entre les deux électrodes de commande pendant une durée prédéterminée, de l'ordre de 2 microsecondes. Chaque cellule a une capacité équivalente de l'ordre de plusieurs dizaines de picofarads. La figure 2 représente un écran à plasma dont les cellules 4 sont représentées par une capacité équivalente. Un circuit de commande de ligne 10 comprend pour chaque ligne 6 un bloc de commande de ligne 14 dont une sortie est reliée à la ligne 6. Un circuit de commande de colonne 12 comprend pour chaque colonne 8 un bloc de commande de colonne 18 dont une sortie 20 est reliée à la colonne 8. Les circuits 10 et 12 sont généralement intégrés sur une même puce de semiconducteur. Classiquement, les cellules d'un écran à plasma sont activées ligne par ligne. Les lignes non activées sont mises à un potentiel VDD1 de repos (par exemple 150 V). La ligne activée est amenée à un potentiel GND d'activation (0 V). Pour allumer des points choisis de la ligne activée, les colonnes correspondantes sont amenées à un potentiel VDD2 (80 V). Les colonnes correspondant aux autres points de la ligne activée, sont amenées au potentiel GND (0 V). Ainsi, les cellules allumées de la ligne activée voient un potentiel colonne-ligne égal à VDD2 - GND (80 V) et les cellules non allumées de la ligne activée voient un potentiel colonne-ligne égal à (MD - (MD (0 V). Pour toutes les lignes non-activées, le potentiel de ligne est VDD1 (150 V) et le potentiel de colonne est de 0 ou 80 V. Dans les deux cas, les cellules des lignes non-activées sont polarisées en inverse. Chaque bloc de commande de ligne 14 comporte un couple de transistors de puissance 22 et 24 complémentaires. Le transistor 24 reçoit le potentiel VDD1 sur sa source. Son drain est relié à une ligne 6 et sa grille reçoit un signal de commande LSN d'inactivation de ligne. La source du transistor 22 est liée au potentiel GND. Son drain est relié à la ligne 6 et sa grille reçoit un signal de commande LS complémentaire du signal LSN. Les signaux LS et LSN sont produits, par exemple, par un microprocesseur non représenté. Chaque bloc de commande de colonne 18 comprend un étage de sortie 26 comportant un couple de transistors de puissance (non représentés) permettant d'amener la sortie 20 aux potentiels VDD2 ou GND en fonction d'un signal logique de sélection de colonne LCS fourni à l'étage 26. Chaque bloc de commande 18 comprend également un élément mémoire 28 connecté, par exemple à un microprocesseur non représenté, pour recevoir et mémoriser la valeur du signal logique LCS destiné à l'étage de sortie 26. Chaque bloc de commande 18 comprend en outre un commutateur logique 30 commandé par un signal de validation VAL, connecté entre l'élément mémoire 28 et l'étage de sortie 26. Le commuta- teur logique 30 est prévu pour fournir un signal inactif à l'étage de sortie 26 tant que le signal de validation VAL est inactif, par exemple à un niveau logique bas. Le commutateur 3 0 est également prévu pour, lorsque le signal VAL est actif, fournir à l'étage de sortie 26 le signal LCS mémorisé dans l'élément mémoire 28. Le signal VAL est classiquement activé une durée prédéterminée après chaque activation d'une ligne de l'écran. La figure 3 est un chronogramme illustrant la tension V6 d'une ligne 6, le signal de validation VAL, la tension V8 d'une colonne 8, et le courant 122 dans le transistor 22 du circuit de commande de ligne 14. A un instant t0, la ligne est sélectionnée et la tension V6 passe du potentiel VDD1 au potentiel GND. La tension V8 est alors au potentiel GND. A un instant t1, le signal VAL est activé et la colonne 8 est reliée au potentiel VDD2, pour un point à allumer. La cellule sélectionnée se charge entre l'instant t1 et un instant t2 et la tension V8 passe de GND à VDD2. Pendant cette charge, le transistor 22 est traversé par un premier pic de courant P1. Pour des raisons physiques liées à la structure de la cellule, peu après ce premier pic de courant, il survient entre des instants t3 et t4 un second pic de courant P2 plus intense que le premier. A titre d'exemple, l'instant t1 peut être situé 10 à 20 ns après l'instant t0, l'instant t2 peut être situé 50 à 100 ns après l'instant t1, et les instants t3 et t4 peuvent être situés 150 à 200 ns après les instants t1 et t2 respectivement. La charge d'une cellule peut correspondre à des pics de courant P1 et P2 respectivement de 0,1 et 0,3 mA. Un circuit de commande est classiquement utilisé pour commander plus de 3000 colonnes. Ainsi, si toutes les colonnes 8 d'une ligne sélectionnée doivent être allumées, le second pic de courant traversant le transistor 22 peut atteindre 1 A. Les transistors 22 doivent avoir une taille importante pour pouvoir être traversés par un tel courant. Un objet de la présente invention est de prévoir un circuit de commande des cellules d'un écran à plasma, qui soit de taille réduite et peu coûteux. Pour atteindre cet objet, la présente invention prévoit de retarder la sélection des différentes colonnes pour que la charge des capacités équivalentes des cellules d'une même ligne de l'écran ne soit pas simultanée. Plus particulièrement, la présente invention prévoit un procédé de commande de cellules d'un écran à plasma de type matriciel, formé de cellules disposées aux intersections de lignes et de colonnes, comprenant l'étape consistant à appliquer séquentiellement à chaque ligne un potentiel d'activation et, pendant l'activation d'une ligne, à appliquer un potentiel d'activation à des colonnes sélectionnées, dans lequel tandis qu'une ligne est activée, les colonnes sélectionnées sont activées de manière non simultanée. Selon un mode de réalisation de la présente invention, l'activation des colonnes sélectionnées est commandée par un signal unique activant plusieurs blocs de commande dont chacun commande avec un retard qui lui est propre, l'application du potentiel d'activation à la colonne. La présente invention vise également un circuit de commande des cellules d'un écran à plasma de type matriciel, formé de cellules disposées aux intersections de lignes et de colonnes, comprenant des blocs de commande de ligne pour appliquer séquentiellement à chaque ligne un potentiel d'activation, et comprenant des blocs de commande de colonne pour, tandis que chaque ligne est activée, appliquer un potentiel d'activation à des colonnes sélectionnées, chaque bloc de commande de colonne comprenant un moyen à retard prédéterminé pour retarder l'application du potentiel d'activation aux colonnes sélectionnées. Selon un mode de réalisation de la présente invention, le moyen à retard prédéterminé de chaque bloc de commande de colonne est connecté pour être activé par un même signal de validation. Selon un mode de réalisation de la présente invention, chaque moyen à retard prédéterminé retarde l'application du potentiel d'activation à une colonne sélectionnée avec un retard prédéterminé à partir de son activation. Selon un mode de réalisation de la présente invention, chaque bloc de commande de colonne comporte un étage de sortie couplé à la colonne activée par le bloc de commande, et recevant un signal d'entrée, un élément mémoire pour recevoir et mémoriser un signal de sélection de colonne, et un moyen à retard prédéterminé comprenant une porte NON-ET ayant une première entrée connectée en sortie de l'élément mémoire, une deuxième entrée qui reçoit ledit signal de validation et une sortie reliée à l'entrée de l'étage de sortie par l'intermédiaire d'un inverseur comportant un transistor MOS de type P dont les dimensions sont telles que ledit inverseur commute à une vitesse prédéterminée. Selon un mode de réalisation de la présente invention, les blocs de commande de colonne forment plusieurs groupes, les blocs de commande de colonne d'un même groupe activant chacun une colonne avec un même retard prédéterminé et chaque bloc de commande de colonne comportant un étage de sortie couplé à la colonne activée par le bloc de commande, et recevant un signal d'entrée, un élément mémoire pour recevoir et mémoriser un signal de sélection de colonne, et un moyen à retard prédéterminé comprenant une porte NON-ET ayant une première entrée connectée en sortie de l'élément mémoire, une deuxième entrée qui reçoit ledit signal de validation et une sortie reliée à l'entrée de l'étage de sortie par l'intermédiaire d'un inverseur alimenté entre une masse et un noeud d'alimentation, les noeuds d'alimentation des blocs de commande de colonne d'un même groupe étant reliés ensemble et séparés des noeuds d'alimentation des autres blocs de commande de colonne par une résistance, les noeuds d'alimentation d'un premier groupe de blocs de commande de colonne étant reliés à une tension d'alimentation. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1, précédemment décrite, représente schématiquement une structure classique d'écran à plasma ; la figure 2, précédemment décrite, représente schémati- quement un écran à plasma relié à un circuit de commande classique ; la figure 3, précédemment décrite, illustre la charge d'une cellule d'une ligne de l'écran de la figure 2 ; la figure 4 représente schématiquement des blocs de commande de colonne selon la présente invention ; la figure 5 illustre la charge de cellules d'une ligne d'un écran à plasma commandée par un circuit de commande selon la présente invention ; la figure 6 représente schématiquement un mode de réalisation d'un commutateur logique d'un bloc de commande de colonne selon la présente invention ; et la figure 7 représente schématiquement un autre mode de réalisation du commutateur logique d'un bloc de commande de colonne selon la présente invention. Dans les figures, seuls les éléments nécessaires à la compréhension de la présente invention ont été représentés. De mêmes références représentent de mêmes éléments aux différentes figures. La figure 4 représente schématiquement un circuit 121 de commande des colonnes d'un écran à plasma (non représenté) selon la présente invention. Le circuit 121 comprend, pour chaque colonne 8 de l'écran à plasma, un bloc de commande de colonne 181 dont une sortie 20 est reliée à la colonne 8. Chaque bloc de commande 181 comprend un étage de sortie 26 commandé par un signal logique d'activation de colonne LCS, et un élément mémoire 28 connecté pour recevoir et mémoriser la valeur du signal logi- que à fournir à l'étage 26. Chaque bloc de commande 18, comprend en outre un commutateur logique 30' commandé par un signal de validation VAL et connecté entre l'élément mémoire 28 et l'étage de sortie 26. Selon la présente invention, le commutateur logique 301 de chaque bloc de commande 181 est prévu pour, lorsque le signal VAL est activé, fournir le signal LCS mémorisé dans l'élément mémoire 28 à l@étage de sortie 26 avec un retard prédé- terminé. Les commutateurs logiques 301 des différents blocs 181 peuvent chacun introduire un retard différent par rapport au signal VAL ou bien ils peuvent être répartis en plusieurs groupes de commutateurs introduisant un même retard. Plus le nombre de blocs 18' introduisant un retard différent est grand, plus le nombre de cellules dont les capacités équivalentes peuvent être chargées simultanément est réduit, et plus le courant maximum susceptible de traverser le transistor 22 est réduit. La figure 5 représente diverses tensions et courants apparaissant lors du fonctionnement du circuit de la figure 4. V8a, V8b, V8c représentent les tensions de trois colonnes reliées à trois blocs 18' selon la présente invention dont les commutateurs logiques introduisent respectivement des retards Da, Db, Dc. A un instant t0, une ligne 6 est sélectionnée et sa tension V6 passe du potentiel VDD1 au potentiel GND. Les tensions V8a, V8b et V8c sont alors au potentiel GND. Le signal VAL est activé à un instant t1. Les commutateurs logiques 30' des trois blocs 18' produisent respectivement des signaux d'activation LCSa, LCSb, LCSc à des instants tla, tlb, tic retardés de Da, Db et Dc par rapport à l'instant t1. Les colonnes 8a, 8b et 8c sont reliées au potentiel VDD2 sensiblement aux instants tia, t1b et tic. Les capacités des cellules reliées aux colonnes 8a, 8b et 8c se chargent respectivement entre des instants tla et t2a, tib et t2b, tic et t2c. Le transistor 22 est traversé par des premiers pics de courant Pla, P1b, Pic de l'ordre de 0,1 mA chacun pendant la charge de chacune des trois capacités. Comme on l'a vu précédemment, chaque charge est suivie d'un second pic de courant. Le transistor 22 est traversé par trois seconds pics de courant P2a, P2b, P2c de l'ordre de 0,3 mA chacun entre des instants t3a et t4a, t3b et t4b, tac et toc. Lorsque toutes les colonnes 8 d'une ligne doivent être allumées par un circuit de commande de colonne selon la présente invention, le courant maximal qui traverse le transistor 22 est égal seulement à la somme des pics de courant produits par les blocs 18' introduisant un même retard. Si par exemple les blocs 18' sont répartis en trois groupes a, b ,c introduisant respectivement un retard Da, Db, Dc, la présente invention permet de diviser par trois le courant maximal dans le transistor 22. On notera qu'en figure 5, les durées de charge illustrées, c'est-à-dire la largeur des pics de courant, et les retards Da, Db, Dc sont tels que les pics de courant correspondant aux différents retards sont distincts. En pratique cependant, les durées de charge et les retards pourront être tels que les différents pics se chevauchent. La figure 6 représente schématiquement un mode de réalisation d'un commutateur logique 30'. Le commutateur 30' comprend une porte NON-ET 34 classique. Les deux bornes d'entrée de la porte 34 sont les deux bornes d'entrée du commutateur logique 30'. La sortie de la porte 34 est reliée à la sortie S du commutateur 30' par l'intermédiaire d'un inverseur 36. L'inverseur 36 comprend un transistor MOS de type N relié entre la masse et la sortie S et un transistor MOS de type P relié entre la sortie S et une ligne d'alimentation VDD, par exemple 3 ou 5 V. Selon la présente invention, le rapport largeur/ longueur (W/L) spécifique pour le transistor MOS de type P de l'inverseur 36 est utilisé pour obtenir un retard spécifique. Le rapport W/L du transistor de type P détermine notamment le courant qui peut traverser ce transistor, et par là, la vitesse avec laquelle le commutateur 30' peut amener une charge (l'étage 26) reliée à sa sortie S à une tension correspondant à un état logique haut. Ainsi, le rapport W/L du transistor MOS de type P de l'inverseur 36 permet d'ajuster le retard introduit par le commutateur logi- que 30'. La figure 7 représente des commutateurs logiques 30" d'un circuit de commande selon un autre mode de réalisation de la présente invention. Chaque commutateur logique 30" comprend une porte NON-ET 34 dont les entrées constituent les entrées du commutateur logique, et dont la sortie est reliée à la sortie S du commutateur logique 30" par l'intermédiaire d'un inverseur 38. Chaque inverseur 38 est alimenté entre un noeud d'alimentation A et la masse. Selon la présente invention, les commutateurs logiques 30" sont répartis en n groupes G1, G2, ...Gn (où n est entier), introduisant des retards différents. La figure 7 représente des groupes de deux commutateurs 30". Les noeuds A des commutateurs 30" appartenant à un même groupe sont reliés ensemble. Les noeuds A des commutateurs du groupe G1 sont reliés à une tension d'alimentation VDD. Les noeuds A des commutateurs du groupe G2 sont reliés aux noeuds A des commutateurs du groupe G1 par l'intermédiaire d'une résistance 40. De même, les noeuds A des commutateurs d'un groupe Gi (où i est compris entre 2 et n) sont reliés aux noeuds A des commutateurs du groupe Gi-1 par l'intermédiaire d'une résistance 40. Selon ce mode de réalisation, les inverseurs 38 des commutateurs 30" d'un même groupe ont la même tension d'alimentation, et les inverseurs de deux groupes différents ont des tensions d'alimentation différentes. La vitesse à laquelle chaque inverseur peut amener une charge (l'étage 26) reliée à sa sortie S à une tension correspondant à un état logique haut dépend de la tension d'alimentation de cet inverseur. Ainsi, les retards introduits par les commutateurs 30" des groupes G1, G2, ...Gn, dépendent de la tension d'alimentation des inverseurs 38 respectifs de ces commutateurs. La tension d'alimentation des inverseurs 38 dépend des chutes de tension dans les résistances 40 et ces chutes de tension dépendent du nombre d'inverseurs 38 dont l'état change. Lorsque le nombre de cellules activées est grand, ce qui dans l'art antérieur entraînait des pics de courant importants dans le transistor 22, le nombre d'inverseurs 38 dont l'état change est grand et les chutes de tension dans les résistances 40 sont importantes. Cela entraîne que les retards introduits par les commutateurs 30" des groupes G1, G2, ...Gn sont importants, et cela réduit les pics de courant dans le transistor 22. Lorsque le nombre de cellules activées est faible, le nombre d'inverseurs 38 dont l'état change est faible et les chutes de tension dans les résistances 40 sont faibles. Les retards introduits par les commutateurs 30" des groupes G1, G2, ...Gn sont alors peu importants et le temps de sélection de ligne est ainsi peu important. Un tel circuit de commande fonctionne ainsi à une vitesse optimale tout en ayant des transistors 22 de taille réduite. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme du métier. En particulier, on a décrit des modes de réalisation de la présente invention dans lesquels on retarde le signal d'activation des colonnes à partir d'un signal de validation VAL unique, mais l'homme du métier adaptera sans difficultés la présente invention à un mode de réalisation dans lequel on uti- lise plusieurs signaux de validation VAL retardés produits à partir d'un signal VAL initial. La présente invention a été décrite en relation avec des commutateurs logiques (30', 30") prévus pour recevoir et fournir des signaux logiques actifs à un niveau haut, mais l'homme du métier adaptera sans difficultés la présente invention à des commutateurs logiques prévus pour recevoir et fournir des signaux logiques actifs à un niveau bas. En outre, la présente invention a été décrite en relation avec un commutateur logique (30', 30") dont la sortie est fournie par un inverseur (36, 38) prévu pour introduire un retard prédéterminé, mais l'homme du métier adaptera sans difficultés la présente invention à un commutateur logique comprenant également d'autres éléments (tels qu'une porte logique NON-ET) prévus pour introduire un retard prédéterminé. REVENDICATIONS 1. Procédé de commande de cellules d'un écran à plasma de type matriciel, formé de cellules (4) disposées aux intersections de lignes (6) et de colonnes (8), comprenant l'étape consistant à appliquer séquentiellement à chaque ligne un potentiel d'activation et, pendant l'activation d'une ligne, à appliquer un potentiel d'activation à des colonnes sélectionnées, caractérisé en ce que, tandis qu'une ligne est activée, les colonnes sélectionnées sont activées de manière non simultanée. 2. Procédé selon la revendication 1, dans lequel l'activation des colonnes sélectionnées est commandée par un signal (VAL) unique activant plusieurs blocs de commande (18) dont chacun commande avec un retard qui lui est propre (Da, Db, Dc) l'application du potentiel d'activation à la colonne. 3. Circuit de commande des cellules d'un écran à plasma de type matriciel, formé de cellules (4) disposées aux intersections de lignes (6) et de colonnes (8), comprenant des blocs de commande de ligne (14) pour appliquer séquentiellement à chaque ligne un potentiel d'activation, et comprenant des blocs de commande de colonne (18) pour, tandis que chaque ligne est activée, appliquer un potentiel d'activation à des colonnes sélectionnées, caractérisé en ce que chaque bloc de commande de colonne comprend un moyen à retard prédéterminé (30') pour retarder l'application du potentiel d'activation aux colonnes sélectionnées. 4. Circuit selon la revendication 3, dans lequel le moyen à retard prédéterminé de chaque bloc de commande de colonne est connecté pour être activé par un même signal de validation (VAL). 5. Circuit selon la revendication 4, dans lequel chaque moyen à retard prédéterminé retarde l'application du potentiel d'activation à une colonne sélectionnée avec un retard prédéterminé (Da, Db, Dc) à partir de son activation. 6. Circuit selon la revendication 5, dans lequel chaque bloc de commande de colonne (18) comporte un étage de sortie (26) couplé à la colonne activée par le bloc de commande, et recevant un signal d'entrée, un élément mémoire (28) pour recevoir et mémoriser un signal de sélection de colonne (LCS), et un moyen à retard prédéterminé comprenant une porte NON-ET (34) ayant une première entrée connectée en sortie de l'élément mémoire, une deuxième entrée qui reçoit ledit signal de validation et une sortie reliée à l'entrée de l'étage de sortie (26) par l'intermédiaire d'un inverseur (36) comportant un transistor MOS de type P dont les dimensions sont telles que ledit inverseur commute à une vitesse prédéterminée. 7. Circuit selon la revendication 4, dans lequel les blocs de commande de colonne forment plusieurs groupes (a, b, c), les blocs de commande de colonne d'un même groupe activant chacun une colonne avec un même retard prédéterminé (Da, Db, DC) et chaque bloc de commande de colonne (18) comportant un étage de sortie (26) couplé à la colonne activée par le bloc de commande, et recevant un signal d'entrée, un élément mémoire (28) pour recevoir et mémoriser un signal de sélection de colonne (LCS), et un moyen à retard prédéterminé comprenant une porte NON-ET (34) ayant une première entrée connectée en sortie de l'élément mémoire, une deuxième entrée qui reçoit ledit signal de validation (VAL) et une sortie reliée à l'entrée de l'étage de sortie (26) par l'intermédiaire d'un inverseur (38) alimenté entre une masse et un noeud d'alimentation (A), les noeuds d'alimentation des blocs de commande de colonne d'un même groupe étant reliés ensemble et séparés des noeuds d'alimentation des autres blocs de commande de colonne par une résistance (40), les noeuds d'alimentation d'un premier groupe de blocs de commande de colonne étant reliés à une tension d'alimentation (VDD).