FR 2810475 A1 20011221 FR 0105207 A 20010417 La présente invention concerne une unité de décodage et une unité de codage/décodage d'une séquence de turbo-code, qui est à même de corriger des erreurs apparaissant dans des radiocommunications numériques et un enregistrement magnétique numérique par exemple. Récemment, l'attention s'est portée sur des turbo-codes en tant que code de correction d'erreurs, qui permettent d'obtenir un faible taux d'erreurs de décodage pour un faible rapport SNR (rapport signal/bruit). Ici on va tout d'abord décrire le codage sous la forme d'un turbo- code, puis on va décrire le décodage du turbo-code. Tout d'abord, on va décrire le codage selon le turbo-code. La figure 12A, annexée à la présente demande, représente un schéma-bloc montrant une configuration d'un codeur classique pour réaliser un codage selon le turbo- code avec une cadence de codage de 1/3 et une longueur de contrainte égale à trois. la figure 12A, la référence 101A désigne un codeur de composantes servant à produire une première séquence Pl bits de parité à partir d'une séquence D de bits d'information, et la référence 101B désigne un autre codeur composantes servant à produire une seconde séquence de bits de parité P2 à partir d'une séquence D* de bits d'information produite par réarrange- ment de la séquence D de bits d'information au moyen d'une unité d'imbrication 102 mélange les bits d de la séquence D de bits d'information conformément à une mise en correspondance prescrite, ce qui produit la séquence de bits d'information D*. Dans le codeur de composantes 101A ou 101B tel que représenté sur la figure 12B, annexée à la présente demande, le chiffre de référence 111 désigne un addition- neur servant à additionner un bit d'entrée et des signaux de sortie d'éléments de retardement 112 et 113, dont chacun fournit un retard d'un bit d'entrée jusqu'à ce que le bit suivant soit délivré; et la référence 114 désigne un additionneur servant à additionner le signal de sortie de l'additionneur 111 et le signal de sortie de l'élément de retardement 113 pour délivrer un bit de parité. Ci-après on va décrire le fonctionnement du codeur classique. La figure 13, annexée à la présente demande, représente un diagramme de changement d'état des codeurs de composantes 101A et 101B de la figure 12E, et la figure 14 annexée à la présente demande représente un diagramme en treillis du codeur de composantes 101A ou 101B de la figure 12B. Dans la description qui va suivre, on suppose que la longueur de bits de la séquence de bits d'information D est N, N étant un entier positif, et D est exprimé par D = {d0, dl, ..., dN_2, dN-1@. Dans l'état initial, les éléments de retardement 112 et 7.13 des codeurs de composantes 101A et 101B sont placés dans leur valeur initiale égale à zéro. Ensuite, la séquence D de bits d'information est envoyée au codeur de composantes 101A et à l'unité de désimbrication 102. L'unité de désimbrication 102 réordonne les bits de la séquence de bits d'information D, auquel cas les N entiers 0, ..., N-1, suffixes de N bits d0, ..., dN_ 1, sont réordonnés. La mise en correspondance du réordonnancement est exprimée par "INT" comme dans l'expression (1), et la mise en correspondance inverse est exprimée par "DEINT". Par conséquent on a DEINT(INT(k)) = k et INT (DEINT (k)) = k. INT:K3k->INT(k) EK DEINT:K3k->DEINT(k) EK (1) La séquence de bits d'information D* (D* = {d*k}, avec d*k = dINT(k), k = 0, 1, ... , -1) produit par l'unité de désimbrication 102 est envoyée au codeur de composantes 101B. Dans le codeur de composantes 101A, qui reçoit un bit d'information dk à l'instant k, l'additionneur 101 calcule la combinaison OU-Exclusif des bits d'information dk et valeurs de bits conservées dans les éléments de retardement 112 et 113 et délivre son signal de sortie l'élément de retardement 112 et à l'additionneur 114. Ensuite, l'additionneur 114 calcule la combinai son OU Exclusif entre le signal de sortie de l'additionneur 111 et la valeur binaire conservée dans l'élément de retardement 113 et délivre le résultat en tant que bit de parité plk. Ici, l'élément de retardement 112 concerne le bit d'information dk jusqu'à ce que le bit d'information suivant dk+l soit introduit, puis délivre le bit d'informa tion dk à l'élément de retardement 113 qui conserve le bit d'information précédent dk-1 jusqu'à ce que le bit d'information dk soit introduit. De façon analogue, le codeur de composantes 101B reçoit le bit d'information d*k à l'instant k et délivre le bit de parité p2k. Par conséquent, à l'instant k, trois bits (dk, plk, p2k), le bit d'information, le premier bit de parité et le second bit de parité, sont délivrés simultanément. Les codeurs de composantes 101A et 101B exécutent les transitions vers de nouveaux états comme cela est représenté sur les figures 13 et 14 chaque fois que le bit d'information dk est introduit, et que les bits de parité plk et p2k, qui se produisent, sont déterminés par leurs états, c'est-à-dire par la valeur conservée dans les élé ments de retardement 112 et 113, et par les bits d'information dk et d*k envoyés aux codeurs de composantes 101A et 10B. Dans le diagramme de transition d'état de la figure 13, un couple de chiffres dans chaque cercle désigne les valeurs conservées dans les éléments de retardement 112 et 113 dans le codeur de composantes 101A ou 101E. Par exemple, deux chiffres "O1" expriment le fait que l'élément de retardement 112 conserve "0" et que l'élément de retardement 113 conserve "1". D'autre part, un couple de chiffres fixé chaque flèche désigne le bit d'information d'entrée dk et le bit de parité produit pik (i = 1 ou 2). Par exemple, les chiffres "10" expriment le fait que le bit d'information dk est "1" et que le bit de parité pik est Le diagramme en treillis de la figure 14 montre la transition d'état du. codeur de composantes 101A et 101B dans la séquence temporelle. Comme cela est représenté sur la figure 13, chaque état 100k peut effectuer une transi tion sur deux états à l'instant suivant k+1, et à partir de deux états, à l'instant précédent k-1. C'est pourquoi, comme cela est représenté sur la figure 14, l'état du codeur de composantes 101A et 101B exécute une transition sur l'un de deux états conformément aux bits d'information, et les valeurs retenues dans les éléments de retardement 112 et 113 chaque fois que le bit d'information est introduit. Dans le codeur de turbo-codes, les codeurs de composantes 101A et 101B achèvent leur transition après le codage du bit d'information final. De façon spécifique, une fois que le bit final d'information dN-1 est envoyé au codeur de composantes 101A, deux bits additionnels d'informations dN, dN+l sont envoyés au codeur de composante 101A pour régler son état sur "00", c'est-à-dire pour positionner le contenu des éléments de retardement 112 et 113 sur "0". Les deux bits additionnels d'informations (dN, dN+l) ne sont pas une information effective. En réponse aux deux bits additionnels d'information, le codeur de composantes 101A produit deux bits additionnels de parité (plN, p1N+1)- De façon analogue, après l'envoi du bit final d'information d*N-1 = dint(N-1) au codeur de composantes 101B, deux bits additionnels d'informations d*N et d*N+1 sont envoyés au codeur de sorte que son état est ramené à "00". En réponse aux deux bits additionnels d'informations, le codeur de composantes 101B produit deux bits de parité additionnels p2N et p2N+1. Par conséquent, les états des codeurs de compo santes 101A et 101E sont placés dans leur état initial "00" au 'but du codage de la séquence de bits d'information d (instant k = 0), et changent d'état en fonction du diagramme de Trellis chaque fois que le bit d'information est introduit. Ensuite, à la fin du codage de la séquence de bits d'information D (à l'instant. k = N+1), les codeurs reviennent dans leur état initial ". Les huit bits finals dN, dN+l, PlN, PlN+1, d*N, d*N+1, P2N et p2N+1 servant à achever la transition sont désignés comme étant des bits arrière. Comme cela a été décrit précédemment, les pre mière et seconde séquences de bits de parité P1 = p10, p11 ..., p1N-2, PlN-1, PlN, PlN+l@ et p201 P21, ..., P2N-2l P2N-1, P2N, p2N+1@ sont produites à partir de la séquence de bits d'information D = {d0, , ..., dN-2, dN- 1) à partir des bits supplémentaires informations {dN, dN+l d*N, d*N+11, Pour délivrer la séquence de bits d'information et les bits additionnels 'information avec les première et seconde séquences de bits de parité. La séquence D' de bits d'information, qui est produite par imbrication de la séquence de bits d'information D, n'est pas délivrée étant donné qu'elle peut etre produite par réarrangement de la séquence D des bits 'information. La séquence des bits d'information et les bits additionnels d'informations en combinaison avec les pre mière et seconde séquences de bits de parité constitue le turbo-code devant être transmis par 1 intermédiaire d'un canal prédéterminé, ou devant être enregistré dans un sup port d'enregistrement. Le turbo-code est décodé sur un côté de décodage en tant que séquence de code reçue, après qu'elle été reçue ou lue. Dans la description précédente, on suppose que le signal reçu des bits d'information dk (k = 0, 1, ..., N-1) et les bits additionnels d'informations dk (k = N, N+1) est xk; que signal reçu des bits additionnels d'informations d*k (k = N, N+1) est x*k; que le signal reçu des premiers bits de parité plk (k = 0, 1, ..., N+1) est ylk; que le signal reçu des seconds bits de parité p2k (k = 0 1, ..., N+1) est egal à y2k, et que l'on a x*k = xINT (k) Pour k = 0, 1, ... N-1. En définissant les séquences Xi, X2, Yi Y2 par X1 = {xk (k = 0, 1, . . . , N+1) } , X2 = {x*k (k = 0 1, . . . , N+1) j , = (ylk (k-= 0, 1, . . . , N+1) } et Y2 = {y2k (k = 0, i, ... N+1) #, les séquences x1 et Y1 sont la séquence reçue correspondant au codeur de composantes 1 et les séquences X2 et Y2 sont la séquence reçue correspondant au codeur de composantes 101B. A partir de maintenant on va désigner la séquence (X1, Y1) comme étant une première séquence de code reçue et la séquence (X2, Y2) comme étant une seconde séquence de code reçue. Ci-après, on va décrire le de codage turbo- code. Des systèmes de décodage du turbo-code incluent le décodage SOVA (tiré de l'expression anglaise "Soft Output Viterbi Algorithm", c'est-à-dire algorithme de Viterbi de sortie programmable), le procédé de décodage MAP (tiré l'expression anglaise "Maximum A Posteriori probability", c'est-à-dire probabilité maximale a posteriori) et le procédé de décodage Log-MAP, que cela est décrit par Haruo Ogiwara dans "Fundamentals Turbo- code", Triceps Publishing, Tokyo, 1999, par exemple. Ici on va décrire le procédé de décodage MAP à titre d exemple du turbo-code précédent avec la cadence de codage égale à 1/3 et la longueur de contrainte égale à trois. La figure 15, annexée à la présente demande est un schema-bloc montrant une configuration d'une unité de décodage classique du turbo-code. Sur la figure 15, la référence 201a désigne un décodeur servant à produire une valeur externe Le à partir de valeurs de canaux Xi et Y1 et une valeur précédente La conformément au procédé de décodage MAP, la référence 201B désigne un décodeur pour produire une valeur externe Le* et une valeur postérieure L* à partir de la valeur de canal X2 (= Xl*)= produite par imbrication de la valeur de canal X1, de la valeur de canal Y2 et de la valeur antérieure La* conformément au procédé de décodage MAP; la référence 202A désigne une unité d'imbrication servant à produire des valeurs antérieures par réarrangemént des bits Lek de la valeur externe Le conformément à une mise en correspondance prescrite; la référence 202B désigne une unité d'imbrication servant à produire la séquence de bits X* = @x*0, réarrangement des bits xk de la valeur de canal Xi conformément à une mise en. correspondance prescrite; la référence 203 désigne une unité de désimbrication pour exécuter la mise en correspondance inverse des valeurs externes Le*k; et la référence 204 désigne une unité de décision pour estimer la valeur des bits d'information en fonction plus ou du moins des valeurs postérieures. Ci-après on va décrire le fonctionnement de l'unité de décodage classique. Les figures 16A et 16E, annexées a la présente demande, sont des schémas montrant chacun un exemple d'un trajet dans un diagramme en treillis du décodeur 201A ou 2 de la figure 15. Tout d'abord le décodeur 201A calcule la valeur postérieure Lk (taux de probabilité postérieur logarithmique) à partir des valeurs de canal X1 et Yi et de valeur antérieure La (La = @lak (k = 0 1, . . . , N+1) } ) au moyen de l'expression suivante ( ). La valeur postérieure Lk représente la fiabilité du bit d'information dk. Elle prend une valeur positive croissante dans le cas d'un accroissement de la probabilité du bit d'information dk qui un, et une valeur négative croissante avec un accroissement de la probabilité du bit d'information dk qui est zéro. Le calcul de la valeur postérieure Lk va être décrit façon détaillée. Tout d'abord, le décodeur 201A calcule des pro- babilites de transition Yk (m*, m) (ni, m* = 0, 1 2, 3) en chaque instant k au moyen de l'expression (3) donnée ci- après. _ probabilités de transition Yk(m*, m) qui cor respondent à un système métrique de dérivation l'algo rithme Viterbi, représentent des probabilités qui effectuent une transition depuis l'état m* à 1 instant k jusqu'aux états m à l'instant k+1). Yk(m*, m) = P(YlkIP)P(xkli)P(dk = i) ... (3) i désignant un bit d'information au niveau de la transition et p désignant un bit de parité au niveau de la transition. Dans l'expression (3), P(rlb) est une probabilité de réception d'une valeur r en tant que signal reçu lorsqu'un bit b est transmis; et P(dk = i) est une proba bilité antérieure que le bit d'information dk soit i, qui est calculée à partir de la valeur antérieure Lak confor mément à l'expression suivante (4). Lors du premier décodage, les valeurs antérieures Lak (k = 0, 1, ..., N-1) sont réglées à zéro tandis que les valeurs antérieures Lak (k = N, N+1) des bits d'information supplémentaires xk (k = N, N+1) dans la section des bits arrière sont toujours réglés à zéro. probabilités de transition yk (m*, m) ainsi calculées sont mémorisées dans une mémoire non représentée. Ensuite, le décodeur 201A calcule séquentielle- ment des probabilités de trajet direct a,k(m) (m = 0, 1, 2, 3) depuis = 0 jusqu'à k = N+1 en utilisant les probabi lités de transition yk (m*, m) (m, m* = 0, 1, 2, 3) au moyen de 1 expression récursive directe suivante (5) et les mémorise dans la mémoire non représentée. Ici les valeurs initiales (m = 0, 1, 2, 3) des probabilités de trajet direct sont fixées par l'expression (6). conséquent les probabilités uk(m) représen tent les probabilités que les états du décodeur exécutent une transition depuis l'état initial m0 à l'instant k0 en direction des états m à l'instant k dans le diagramme en treillis au et à mesure du déroulement du temps, les quelles probabilités sont calculées successivement dans la direction de 'instant. Au contraire, des probabilités (3k(m), qui. seront décrites plus loin, sont les probabilités que les états codeur atteignent l'état m à l'instant k à partir instants finals dans la direction inverse de l'instant. exemple, comme cela est représenté sur la figure 16A probabilités ak(1) que le trajet arrive dans l'état m = 1 à l'instant k sont calculées à partir des probabilités ak-i(0) et ak-1(2) des trajets dans les états m=0 m=2 à l'instant k-1 conformément à l'expres sion suivante (7). #k (l) = i , 1) #k-l(O) + yk-i (2, 1) #k-1(2) ... (7) conséquent le décodeur 201A calcule les pro babilités uk(m) de tous les trajets directs. Ensuite, il calcule les probabilités (3k (m) (m = 0, 1, 2 3) des trajets inverses conformément à l'expression récursive inverse suivante (8). Pour obtenir ceci, le décodeur 2 1A lit les pro- babilites de transition yk (m, m*) à partir de la mémoire, calcule les probabilités de trajet inverse (3k (m) à partir de k = jusqu'à k fourni par l'expression (8), et les mémorise dans la mémoire. Le trajet de valeurs initiales et le traj inverse (3N+2 (m) (m = 0, 1, 2 3) sont fixés conformément à l'expression suivante (9). Par exemple, comme cela est représenté sur la figure 16B, la probabilité (3k(2) que les trajets arrivent dans l'état m=2 à l' instant k est calculée à partir de la probabilité (3k+1(0) du trajet dans l'état m=0 à l'instant k+1, et à partir de la probabilité (3k+1( du trajet dans l'état m=1 à l'instant k+1 conformément à l'expression suivante (10). Pk(2) = Yk(2, 0) Pk+l(0) + Yk(2, 1)Pk+l(1) ... (10) Ensuite, le décodeur 201A calcule la valeur pos térieure Lk parallèlement au calcul de probabilité de trajet inverse (3k (m) conformément à l'expression (11) sui vante. Lors de cette opération, le decodeur 201A lit dans mémoire les probabilités de trajet inverse Pk+l(m*), les probabilités de transition yk(m,m*) et les probabilités de trajet direct #k (m), et calcule la valeur postérieure Lk de l'expression (2) au moyen de l'expression ( . Le dénominateur de l'expression (11) est la somme totale de toutes les transitions d'états m->m* lorsque le d'information dk est nul, alors que son nominateur est égal à la somme totale de toutes les transitions d'état m- lorsque le bit d'information dk est un. La valeur postérieure Lk de l'expression (11) est resolue en trois termes comme dans l'expression suivante ). Le premier terme Lc* xk est une valeur obtenue à partir de la valeur de canal xk, Lc est une constante dependant du canal (la valeur Lc* xk est désignée mainte nant comme étant une valeur de canal, à titre de simplifi cation). Le second terme Lak est une valeur antérieure utilisée pour calculer les probabilités de transition (m, et le troisième terme Lek est une valeur externe indiquant l'accroissement de la valeur postérieure sous 'effet de la contrainte de code. Le décodeur 201A calcule en outre la valeur externe Lek au moyen de l'expression suivante (13) la memor.ise dans la mémoire non représentée. Lek = Lk - Lc. xk - Lak ... ) De cette manière, le décodeur 201A calcule la valeur externe Le = (LeO, Le,, ... LeN-2, LeN-1} et 1 envoie à l'unité d'imbrication 202A. L'unité d'imbrication 202A réordonne l'ordre éléments de la valeur externe Le pour produire la valeur antérieure La* = {La*k = LeINT(k) (k = 0, 1, ..., N-1)} utilisée par le décodeur 20 Le décodeur 201B calcule la valeur postérieure L*k et la valeur externe = {Le*0, Le*,, ... , Le*N-2, Le*N-1} à partir des valeurs de canaux X2 et Y2 et la valeur antérieure La* de même manière que le fait le décodeur 201A. La valeur externe Le* est envoyée à l'unité de désimbrication 203. L'unité de désimbrication 203 réordonne la valeur externe Le* en fonction la mise en correspondance inverse prescrite pour produire la valeur antérieure La = @Lak = Le*DEINT(k)} devant etre utilisée par le décodeur 201A. A l'aide du procédé précédent, le premier déco dage du turbo-code est achevé. L'unité de décodage du turbo-code répète le pro cessus précédent une plural ' de fois pour améliorer la précision des valeurs postérieures et envoie au circuit de décision 204 les valeurs postérieures L*k calculées à par tir du décodeur 202B dans 'étage final. Le circuit de décision 204 décide des valeurs des bits d'information dk au moyen du plus ou du moins des valeurs postérieures L*k conformément à l'expression suivante (14). La figure 17, annexée à la présente demande, est un organigramme illustrant le processus de décodage des première et seconde séquences code reçues par l'unité de décodage classique. Comme décrit précédemment, le décodeur 201A cal cule successivement les probabilités de transition de la première séquence de code reçue depuis k = 0 jusqu'à k = N+1 pour des instants respectifs en parallèle avec le cal- cul probabilités de trajet direct a,k(m) (étape ), puis les probabilités de trajet inverse (3k (m) depuis k = N+2 à k = 1 pour les instants respectifs en parallèle avec le calcul des valeurs postérieures Lk et des valeurs externes Lek (étape 2), ce qui achève le premier décodage de la séquence de code reçue. Ensuite, le décodeur 201E exécute un traitement similaire pour la seconde séquence code reçue (étapes 3 et 4) pour calculer les valeurs posté rieures L*k et les valeurs externes Le*k. Ainsi le premier décodage du turbo-code est achevé. Comme représenté sur la figure 17, le nombre 'éta pes exécutées par le simple décodage est 4N, N étant la longueur du turbo-code. Avec la configuration précédente, dans déco deur classique ou dans le procédé classique de décodage, il se pose un problème consistant en ce qu'il est difficile de réaliser le décodage en temps réel et de réduire le temps requis pour le décodage. C'est pourquoi le décodeur classique doit attendre que toutes les séquences reçues et les valeurs externes soient préparées étant donné elles doivent être imbriquées et désimbriquées. En outre, dans le décodeur classique ou dans le procédé de décodage classique il se pose un problème consistant en ce qu'il est difficile de réduire temps nécessaire pour le décodage. C'est pourquoi un accroisse ment la longueur de code prolonge le décodage étant donné que le nombre d'étapes est proportionnel à la lon gueur code. En outre, dans le décodage classique du turbo- code se pose un problème consistant à ce qu'il est dif ficile de réduire la capacité de la mémoire à l'échelle du circuit lorsque la longueur de code ou la longueur de contrainte est grande (lorsque les codeurs de composantes possedent un nombre élevé d'états). C'est pourquoi ils doivent comporter une mémoire ayant une capacité propor- tionnelle à la longueur de code pour mémoriser les proba bilités calculées du trajet direct. La présente invention a été mise au point pour résoudre les problèmes indiqués précédemment. 'est pour quoi un but de la présente invention est de fournir une unité de décodage apte à réduire le temps de décodage dans un rapport n, par division des séquences de code reçues en n blocs suivant l'axe des temps et par décodage de ces blocs en parallèle. Un autre but de la présente invention est de fournir une unité de décodage apte à réduire la capacité de la mémoire métrique du trajet pour mémoriser les probabilités de trajet direct, par un facteur égal presque à n par division des séquences de code reçues en n blocs suivant l'axe des temps et par décodage ces blocs en séquence. Conformément à un premier aspect de présente invention, il est prévue une unité de décodage pour décoder une séquence de turbo-code, caractérisée en ce l'unité de décodage comprend une pluralité de décodeurs pour diviser une séquence de code reçue en une pluralité de blocs sur un axe des temps et pour décoder au moins deux des blocs en parallèle. Ici la séquence de code reçue peut etre consti tuée une première séquence de code reçue et seconde séquence de code reçue, la première séquence code reçue peut etre constituée par une séquence reçue d' séquence de bits d'information et une séquence reçue d'une première séquence de bits de parité produite à partir de la séquence de bits d'information, et la seconde séquence de code reçue peut etre constituée par une séquence de bits produite par imbrication de la séquence reçue de la séquence de bits d'information, et une séquence reçue d'une seconde séquence de bits de parité produite à partir d'une séquence de bits obtenue par imbrication de la séquence de bits d'information, et que l'unité de décodage comprend une mémoire de valeurs de canaux pour mémoriser la première séquence de code reçue et la séquence reçue de la seconde séquence de bits de parité. La pluralité de décodeurs comprend au moins un premier décodeur et un second décodeur, dont chacun com prend une interface de liaison à une mémoire de valeurs de canaux comprenant une table d'imbrication pour lire chacun de la pluralité de blocs des première et seconde séquences code reçues à partir de la mémoire de valeurs de canaux. Chacun de la pluralité de décodeurs peut compor- un circuit de calcul de probabilités de transition pour calculer des probabilités de transition directe et inverse a partir de valeurs de canaux et de valeurs antérieures de chacun des blocs, un circuit de calcul de probabilités de trajet pour calculer des probabilités trajet direct à partir des probabilités de transition directe et des probabilités de trajet inverse à partir probabilités de transition inverse, un circuit de calcul de valeurs postérieures pour calculer des valeurs postérieures à partir des probabilités de trajet direct des probabilités de transition inverse et des probabilités de trajet inverse; et un circuit de calcul de valeurs extérieures pour calculer des valeurs extérieures pour des bits information respectifs par soustraction des valeurs de canaux et des valeurs antérieures correspondant aux bits information, à partir des valeurs postérieures. Chacun de la pluralité de décodeurs comprend en outre des moyens pour envoyer à un autre des décodeurs un ensemble des probabilités de trajet direct et des probabi lités de trajet inverse finalement calculées; et un circuit de réglage de valeurs initiales pour régler les pro babilités de trajet délivrées par un autre décodeur, en tant que valeurs initiales des probabilités de trajet. La première séquence de bits de parité et la seconde séquence de bits de parité peuvent être poinçonnées avant transmission, et chacun des décodeurs peut comprendre un circuit de suppression de poinçonnage pour insérer une valeur de fiabilité minimale à la place de valeurs de canaux correspondant à des bits poinçonnés des séquences de code reçues. Chaque fois qu'une entrée de l'un des blocs a été réalisée, chacun des décodeurs commence décoder le bloc et délivre des valeurs postérieures correspondant aux valeurs de canaux du bloc en tant que valeurs postérieures correspondant aux bits d'information du bloc. Au moins un décodeur de la pluralité de décodeurs peut décoder l'un des blocs dont l'entrée n'a pas encore été effectuée pour produire des valeurs postérieures du bloc, et peut utiliser des valeurs correspondant aux valeurs postérieures en tant que valeurs antérieures du bloc, dont l'entrée a été effectuée. Selon un second aspect de la présente invention, il est prévu unité de décodage pour décoder une séquence de turbo-code, caractérisée en ce que l'unité de décodage comprend un décodeur servant à diviser une séquence de code reçue en une pluralité de blocs le long d'un axe des temps, et pour décoder chacun des blocs en séquence. Ici l'unité de décodage peut comporter en outre une mémoire de valeurs de canaux pour mémoriser la séquence de code reçue, et le décodeur peut comprendre une interface de mémoire de valeurs de canaux pour lire la séquence de code reçue bloc par bloc à partir de la mémoire de valeurs de canaux un circuit de calcul de probabilités de transition pour calculer des probabilités de transition directe et inverse à partir de valeurs de canaux et de valeurs antérieures de chacun des blocs, un circuit de calcul de probabilités de trajet pour calculer des probabilités de trajet direct à partir de probabilités de transition directe, et des probabilités de trajet inverse à partir des probabilités de transition inverse, un circuit à calcul de valeurs postérieures pour calculer des valeurs postérieures à partir des probabilités de trajet direct, des probabilités de transition inverse et des probabilités de trajet inverse, et un circuit de calcul de valeurs externes pour calculer des valeurs externes pour des bits respectifs d'information par soustraction des valeurs de canaux et des valeurs antérieures correspondant aux bits d'information, à partir des valeurs postérieures. Des blocs adjacents quelconques peuvent se che vaucher d'une longueur prédéterminée. Selon un troisième aspect de la présente inven tion il est prévu une unité de codage/décodage comprenant une unité de codage pour produire une séquence de turbo code à partir d'une séquence de bits d'information, et une unité de décodage pour décoder une séquence de turbo-code, caractérisée en ce que l'unité de codage comprend un premier codeur de composantes pour produire une première séquence bits de parité à partir de la séquence de bits d'information; une unité d'imbrication pour imbriquer la séquence bits d'information, un second codeur de composantes pour produire une seconde séquence de bits de parité à partir d'une séquence de bits d'information imbriquée, délivrée par l'unité d'imbrication, et un cir cuit de sortie pour délivrer la séquence de bits d'information et les signaux de sortie des premier et second codeurs de composantes, l'unité de décodage comprend une pluralité de décodeurs pour diviser une première séquence code reçue et une seconde séquence de code reçue en une pluralité de blocs le long d'un axe des temps et pour décoder au moins deux des blocs en parallèle, première séquence de code reçue étant constituée par une séquence reçue de la séquence de bits d'information, et une séquence reçue de la première séquence de bits de parité et la seconde séquence de code reçue est constituée par une séquence bits produite par imbrication de la séquence de bits d'information et une séquence reçue de la seconde séquence de bits de parité, et une mémoire de valeurs de canaux pour memoriser la première séquence de code reçue et la séquence reçue de la seconde séquence de bits de parité. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les quels - figure 1 est un schéma-bloc représentant une configuration d'une unité de décodage d'une forme de réalisation i selon la présente invention; - figure 2 est un schéma-bloc représentant une configuration d'un décodeur de la figure 1; - figure 3 est un organigramme illustrant le fonctionnement de l'unité de décodage de la forme de réa lisation 1; - la figure 4 est un chronogramme illustrant le fonctionnement de l'unité de décodage de la forme de réa lisation 1; - la figure 5 est un schéma-bloc montrant une configuration d'une unité de codage d'une forme de réali sation 2 conformément à la présente invention; - figure 6 est un schéma-bloc représentant une configuration d'une unité de décodage de la forme de réalisation - figure 7 représente un schéma-bloc montrant une configuration d'un décodeur tel que représenté sur la figure 6; - les figures 8A et 8B sont des chronogrammes illustrant états d'entrée de séquences reçues X, Y1 et Y2, qui sont envoyés à l'unité de décodage d'une forme de réalisation conformément à la présente invention; - la figure 9 est un organigramme illustrant le fonctionnement de l'unité de décodage de la forme de réa lisation 3; - la figure 10 est un schéma-bloc représentant une configuration de l'unité de décodage d'une forme de réalisation 4 selon la présente invention - la figure 11 est un schéma illustrant la cor respondance entre une première séquence de code reçue et blocs; - la figure 12A, dont il a déjà été fait mention, un schéma-bloc représentant une configuration d'un codeur classique servant à produire une séquence de turbo- code avec une cadence de 1/3 et une longueur de contrainte égale à trois; - la figure 12B, dont il a déjà été fait mention, un schéma-bloc représentant une configuration d'un codeur de composantes de la figure 12A; - la figure 13, dont il a déjà été fait mention, est un diagramme de changement d'état codeur de compo- santes.de la figure 122; - la figure 14, dont il a défia été fait mention, est un diagramme en treillis du codeur de composantes de la figure 12B; - la figure 15, dont il a déjà été fait mention, est un schéma-bloc représentant une configuration d'une unité de décodage classique du turbo-code- - les figures 16A et 16B, dont a déjà été fait mention, sont des diagrammes en treillis illustrant des exemples de trajets dans le diagramme en treillis d'un décodeur de la figure 15; et - la figure 17, dont il a déjà été fait mention, un chronogramme illustrant l'opération de décodage des première et seconde séquences de code reçues, par l'unité décodage classique. On va maintenant décrire l'invention en référence aux dessins annexés. FORME DE REALISATION l La figure 1 représente un schéma-bloc montrant une configuration d'une unité de décodage d'une forme de réalisation 1 conformément à la présente invention, et la figure 2 est un schéma-bloc représentant une configuration d'un décodeur de la figure 1. Sur la figure 1, le chiffre de référence 1 désigne une interface d'entrée/sortie pour introduire des valeurs de canaux reçues en tant que séquences de code reçues et pour délivrer un résultat décodé; les références 2A, 2B et 2C désignent chacun une mémoire de valeurs de référence servant à mémoriser des valeurs de canaux détectées par l'interface d'entrée/sortie 1; le chiffre de référence 3 désigne un tampon de sortie pour mémoriser les résultats décodés de blocs individuels d'un turbo-code délivré par les décodeurs 4A et 4B; les références 4A et 4B désignent chacune un décodeur servant effectuer un décodage d'entrée programmable/un décodage de sortie programmable des blocs constituant le turbo-code, et le chiffre de référence 5 désigne une mémoire de valeurs externes servant à mémoriser des valeurs externes calculées le décodage d'entrée programmable/le décodage de sortie programmable du turbo-code. Dans le décodeur 4A ou 4B, comme représenté sur la figure,2, le chiffre de référence il désigne une inter face de mémoire de valeurs de canaux pour lire les valeurs de canaux à partir des mémoires de valeurs de canaux 2A, 2B et 2C; le chiffre de référence 12 désigne un circuit de calcul de probabilités de transition pour calculer des probabilités de transition à partir des valeurs de canaux et des valeurs externes; le chiffre de référence 13 désigne un circuit de calcul de probabilités de trajet servant à calculer des probabilités de trajet direct à partir des probabilités de transition conformément à l'expression récursive directe, et pour calculer des probabilités de trajet inverse conformément à une expression récursive inverse; le chiffre de référence 14 désigne le circuit de mémoire servant à mémoriser temporairement les probabilités de trajet direct et inverse; le chiffre de référence 15 désigne une mémoire métrique du trajet servant à mémoriser les probabilités de trajet direct; le chiffre de référence 16 désigne un circuit de calcul de valeurs postérieures pour calculer des valeurs postérieures à partir des probabilités de trajet direct et inverse et les probabilités de transition; le chiffre de référence 17 désigne un circuit de calcul de valeurs externes pour calculer valeurs externes à partir des valeurs postérieures le chiffre de référence 18 désigne une interface mémoire de valeurs externes pour échanger les valeurs externes avec la mémoire de valeurs externes 5; et le chiffre référence 19 désigne un circuit de réglage de valeurs initiales pour régler des valeurs initiales des probabilités de trajet dans le circuit de mémoire 14. L'interface 11 de mémoire de valeurs de canaux et l'interface de mémoire de valeurs externes comportent respectivement des tables d'imbrication lla et 18a. mémoires 2A, 2B et 2C des valeurs de canaux et le tampon de sortie 3 sont constitués chacun par une mémoire à plusieurs ports, comprenant deux ports d'entrée/ sortie, et. la mémoire de valeurs externes 5 est une mémoire à plusieurs ports comportant quatre ports d'entrée /sortie permettant une lecture simultanée par l'intermédiaire de deux ports une écriture par l'intermédiaire de deux autres ports. après, on va décrire le fonctionnement de la présente forme de réalisation 1. La figure 3 est un organigramme illustrant le fonctionnement de l'unité de décodage de la forme de réa lisation 1 la figure 4 est un organigramme illustrant le fonctionnement de l'unité de décodage de la forme de réalisation on a va décrire le fonctionnement en réfé- rente au turbo-code comportant une cadence de codage égale à 1/3 une longueur de contrainte égale trois. Dans la présente forme de réalisation 1, bien que la longueur de bits d'information soit supposée être 2N titre de sim plification, il est évident que d'autres turbo-codes avec des cadences différentes de codage ou des longueurs diffé rentes de contrainte peuvent être également décodés. Les symboles désignent les mêmes éléments que ceux décrits précédemment. Tout d'abord, lors de la réception d'une séquence reçue = @x0, x1, ...,x2N-1, X2N, X2N+1, x*2N, x*2N+1) de la séquence de bits d'information (incluant l'information additionnelle à 4 bits), d'une séquence reçue Y1 = @yl0, Ylli ..., Y12N-1, Y12N, Y12N+1) de la première séquence de bits de parité P1 et d'une séquence reçue Y2 = {y20, y21, 1 y22N-1, Y22N, Y22N+l@ de la seconde séquence de bits de parité P2, l'interface d'entrée/sortie 1 mémorise les séquences reçues X, Y1 et Y2 respectivement dans les mémoires de valeurs de canaux 2A, 2B et 2C. Dans ce cas, elle mémorise les valeurs xk (k = 0, 1, ... 2N+1) en des adresses k de la mémoire de valeurs de canaux 2A et les valeurs x*2N et x*2N+1 aux adresses 2N+2 et 2N+3 de la mémoire 2A de valeurs de canaux. De façon analogue, elle mémorise les valeurs yl-k (k = 0, 1, ..., 2N+1) au niveau d'adresses k de la mémoire de valeurs de canaux 2B et les valeurs y2k (k = 0, 1, . . ., 2N+1) en des adresses k de la mémoire de valeurs de canaux 2C. Ici, les séquences X1 à X2 sont définies comme suit à partir de la séquence de code reçue X. X1 = f (k = 0, 1, ..., 2N+1)} X2 = fx*k = xINT(k) (k = 0, 1, ..., 2N-1), x*2N, x*2N+1) Par conséquent les séquences X1 et Y1 constituent une séquence reçue correspondant à la séquence de bits d'information et à la séquence de bits de parité du premier codeur de composantes de la séquence du turbo-code, et les séquences X2 et Y2 constituent la séquence reçue correspondant à la séquence de bits d'information et la séquence bits de parité du second codeur de composantes de la séquence du turbo-code. Dans la description qui va suivre, la séquence {X1, Y1} sera désignée comme étant la première séquence de code reçue, et la séquence @X2, Y2} sera désignée comme étant une seconde séquence de code reçue. Ici, des sous-séquences X11, X12, X21, X22, Yll, Y12, Y21 et Y22, qui sont formées par division par deux des séquences Xl, X2, Y1 et Y2, sont définies comme suit. X11 = f xk (k = 0, 1, . . . , N-1) X12 = @xk (k = N, N+1, ..., 2N+1)} X21 = (x*k (k = 0, 1, ..., N-1)} X22 = {x*k (k = N, N+1, ..., 2N+1)} Y11 = {ylk (k = 0, 1, ..., N-1)} Y12 = @ylk (k = N, N+1, ..., 2N+1) Y21 = @y2k (k = 0, 1, ..., N-1)} Y22 = @y2k (k = N, N+1, ..., 2N+1)} Conformément aux sous-séquences, la première séquence de code reçue {X1, Y1} est constituée par un premier bloc B11 = X11, Y11} et par un second bloc B12 = {X12, }., et la seconde séquence de code reçue @X2, Y2@ est constituée par un premier bloc B21 = X21, Y21} et par un second bloc B22 = {X22, Y22} Les décodeurs 4A et 4E positionnent chacun les valeurs antérieures Lak à leur valeur initiale zéro lors du pas ST1 pour décoder tout d'abord la première séquence de code reçue. Ensuite, le décodeur 4A lit les valeurs de canaux constituant le premier bloc B11 de la première séquence de code reçue, des mémoires de valeurs de canaux 2A et lors du pas MA et décode le premier bloc B11 de la première séquence de code reçue. Parallèlement à cela, comme cela est représenté sur la figure 4, le décodeur 4B lit les valeurs de canaux constituant le second bloc B12 de la première séquence de code reçue, des mémoires de valeurs de canaux 2A et 2B lors du pas ST2B décode le second bloc de la première séquence de code reçue. De façon spécifique, à partir premier bloc B11 Y11} de la première séquence code reçue, le décodeur 4A calcule les probabilités de trajet direct #k (k _ , ... , N) conformément à l'expression récursive directe puis les probabilités de trajet inverse Pk (k = N, N- , ..., 1) conformément à l'expression recursive inverse. Ensuite le codeur 4A calcule les valeurs postérieures Lk (k = 0 1, ..., N-1) à partir des probabilités de trajet direct #k et des probabilités de trajet inverse ak, puis calcule les valeurs externes Lek (k = 0, 1, ..., N-1) des bits de la première moitié de la séquence de bits d'information. Parallèlement à cela, à partir du second bloc B12 _ Y12 de la première séquence de code reçue, le décodeur 4B calcule les probabilités de trajet direct #k (k _ ... , 2N+1) conformément à l'excursion récursive directe puis les probabilités de trajet inverse Pk (k = 2N+1, ... , N) en fonction de l'expression récursive inverse. Ensuite le décodeur 4B calcule les valeurs posterieures Lk (k = N, N+1, ..., 2N-1) à partir des probabilités de trajet direct ak et des probabilités de traj inverse ak, puis calcule les valeurs externes Lek (k = N, , ... , 2N-1) des bits dk de la seconde moitié de la séquence de bits d'information. Bien que le second bloc B12 de la première séquence de code reçue inclut les bits supplémentaires d'informations des bits arrière, les valeurs postérieures et valeurs externes des bits additionnels d'informa tions sont pas calculées. Par conséquent les décodeurs 4A et 4B fonction nent parallèle pour exécuter le décodage MAP de la pre mière séquence de code reçue @X1, Y1}. Ensuite, lors de l'étape ST3, les décodeurs 4A et 4B produisent chacun les valeurs antérieures L*ak pour décoder la seconde séquence de code reçue par imbrication des valeurs externes Lek. Ensuite, lors du pas ST4A, le décodeur 4A lit les valeurs de canaux constituant le pre mier bloc B21 de la seconde séquence de code reçue à partir des mémoires de valeurs de canaux 2A et et décode le premier bloc B21. En parallèle avec cela, lors du pas ST4B comme représenté sur la figure 4, le décodeur 4B lit les valeurs des canaux constituant le second bloc B22 de la seconde séquence de code reçue à partir mémoires de valeurs de canaux 2A et 2C et décode le second bloc B22. Par conséquent, ils produisent les valeurs postérieures Lk et les mémorisent dans le tampon de sortie 3, puis produisent les valeurs externes Le*k et les mémorisent dans la mémoire de valeurs externes 5. De façon spécifique, à partir du premier bloc B21 _ {X21, Y21 de la première séquence de code reçue, le décodeur 4A calcule les probabilités de traj direct #k (k = 0, 1 ..., N) conformément à l'expression récursive directe, puis les probabilités de trajet inverse ak (k = N, N-1, ..., 1) conformément à l'expression récursive inverse. Ensuite, le décodeur 4A calcule les valeurs postérieures Lk (k = 0, 1, ..., N-1) à partir des probabilités de trajet direct et des probabilités de trajet inverse Pk, puis calcule la valeur externe Le*k (k = 0, 1, ..., N-1) des bits d*k de la première moitié de la séquence de bits d'information imbriquée. Parallèlement à cela, à partir du second bloc B22 _ X22, Y22 de la seconde séquence de code reçue, le décodeur 4B calcule les probabilités de traj direct ak (k = N, N+1, ..., 2N+1) conformément à l'expression récursive directe, puis les probabilités de trajet inverse Pk (k = 2N+1, 2N, ... , N) conformément à l'expression récursive inverse. Ensuite, le décodeur 4B calcule les valeurs posterieures Lk (k = N, N+1, ..., 2N+1 à partir des pro babilités de trajet direct (.k et des probabilités de trajet inverse (3k, puis calcule la valeur externe Le*k (k = N, N+1, ... , 2N-1) des bits d*k de la séquence de bits d'information imbriquée. Bien que le second bloc de la seconde séquence de code reçue inclut des bits additionnels d'informations des bits arrière, les valeurs postérieures et valeurs externes des bits d'information additionnels ne sont pas calculées. Par conséquent, décodeurs 4A et 4B fonctionnent en parallèle pour exécuter le décodage MAP de seconde séquence de code reçue @X2, Y2}. Ensuite, lors du pas ST5, les décodeurs 4A et 4B réalisent une désimbrication des valeurs externes Le*k pour produire les valeurs antérieures Lak pour le décodage. Ici, la désimbrication n'est pas requise lorsque les valeurs externes Le*k sont mémorïsées aux adresses INT(k) de la mémoire de valeurs externe 5, et les valeurs postérieures Lek sont lues à partir des adresses k en tant que valeurs anterieures Lak lors du décodage suivant. Par conséquent, le premier décodage du turbo-code est terminé. Comme représenté sur la figure 3, lors du second décodage et du décodage suivant, les valeurs externes Lak produites par le décodage précédent sont uti lisées en tant que valeurs antérieures Lak pour l'exécution du décodage par le nombre de fois requis, et les valeurs postérieures produites dans le décodage final sont délivrées. Ensuite, les valeurs des bits d'information sont estimées à partir des valeurs postérieures. Ci-après on va décrire de façon plus détaillée le fonctionnement des décodeurs 4A et 4B en référence à la figure 2. Tout d'abord on va décrire le fonctionnement du décodeur 4A pour le décodage du premier bloc B11 de la première séquence de code reçue (étape ST2A). Avant le démarrage du calcul des probabilités de trajet avant #k (m), le circuit 19 de réglage des valeurs initiales présent dans le décodeur 4A règle les valeurs initiales pour a0(0) = 1 et a0(m) = 0 (m = 1, 2, 3) dans le circuit de mémoire 14. Ensuite, pas-à-pas depuis k = 0 jusqu'à = N-1, circuit 12 de calcul des probabilités de transition capture la valeur xk mémorisée à l'adresse k de la mémoire de valeurs de canaux, et ylk mémorisée dans la mémoire de valeurs de canaux 2B par l'intermédiaire de l'interface 11 de la mémoire de valeurs de canaux, conjointement. avec la valeur externe Lek mémorisée à l'adresse k de mémoire de valeurs externes 5 par l'intermédiaire de l'interface 18 de la mémoire de valeurs externes. Le circuit 12 de calcul des probabilités de transition utilise la valeur externe Lek en tant valeur antérieure Lak les deux valeurs de canaux xk et ylk au moyen des expressions précédentes (3) et (4), et envoie les probabilités de transition yk(m*, m) ainsi obtenues au circuit 13 de calcul des probabilités de trajet. Lors du premier décodage, à la place de la lecture des valeurs externes Lek, les valeurs antérieures Lak sont réglées à zéro (pas ST1). Le circuit 13 de calcul des probabilités de tra jet calcule les probabilités de trajet direct #k(m) (m = 0, 1 2, 3) à l'instant k à partir des probabilités de transition yk-l(m*, m) et des probabilités antérieures de trajet direct uk-1(m*) (m* = 0, 1, 2, 3) mémorisées dans le circuit de mémoire 14 au moyen de l'expression indiquée précédemment (5), et les mémorise dans le circuit de mémoire 14. Le circuit de mémoire 14 retarde les probabilités ak(m) de trajet direct calculées par le circuit 13 de calcul des probabilités de trajet, et ce de la période des instants (c'est-à-dire l'intervalle entre deux instants adjacents) et les envoie au circuit 13 de calcul des pro babilités trajet à la mémoire 15 de métrique des trajets pour qu'ils soient mémorisés aux adresses de cette mémoire. Ensuite, après le calcul des probabilités finales de trajet direct aN(m) (m = 0, 1, 2, 3), le circuit 13 de calcul probabilités de trajet calcule successivement les probabilités de trajet inverses (3k (m) depuis k = N-1 jusqu'à 1. Les probabilités finales de trajet direct UN (m) (m = 0, 1, 2, 3) sont également envoyées au circuit 19 de reglage de valeurs initiales du décodeur 413, pour être mémorisées. Dans ce cas, avant le démarrage du calcul des probabilités de trajet inverse (3k (m), le circuit 19 de réglage de valeurs initiales règle, dans le circuit de mémoire , les valeurs initiales des probabilités à (3N (m) = 1/4 (m = 0, 1, 2, 3) lors du premier décodage et à (3N (m) (m = 0, , 2, 3), qui sont calculées lors décodage précédent du second bloc B12 de la première séquence de code reçue, lors du second décodage et lors du décodage suivant. Lors du calcul des probabilités de trajet inverse (3k(m), circuit 12 de calcul de probabilités de transition détecte la valeur de canal xk mémorisée dans la mémoire valeurs de canaux 2A et la valeur de canal ylk mémorisée dans la mémoire de valeurs de canaux 2B par l'intermediaire de l'interface il de la mémoire de valeurs de canaux, conjointement avec la valeur externe Lek mémo risée à 'adresse k de la mémoire de valeurs externes 5 par l'intermédiaire de l'interface de mémoire de valeurs externes 18. Le circuit 12 de calcul des probabilités de transition utilise la valeur externe Lek en tant que valeur antérieure La], ., calcule la probabilité de transition yk(m*, m) de chaque transition d'état direct à partir de la valeur antérieure Lak et des valeurs de canaux xk et ylk au moyen des expzessions (3) et (4), et envoie les probabilités de transition résultantes Yk(m*, m) au circuit 13 de calcul de probabilités de trajet, et au circuit 16 de calcul valeurs postérieures. Dans le premier décodage, les valeurs antérieures Lak sont réglées à zéro à la place de lecture des valeurs externes Lek (pas ST1). Le circuit 13 de calcul de la probabilité trajets calcule les probabilités inverses de trajet (3k (m) (m = 0, 1, 2, 3) à un instant k à partir des probabilités de transition yk(m*, m) et les probabilités suivantes trajet inverse Pk+1(m*) (m* = 0, 1, 2, 3) mémorisées dans le circuit de mémoire 14 par l'expression précédente (8 les mémorise dans le circuit de mémoire 14. Le circuit de mémoire 14 retarde les probabilités trajet inverse (3k (m) calculées au moyen du circuit 13 calcul de probabilités de trajet par la période entre les instants, et les envoie au circuit 13 de calcul des probabilités de trajet et au circuit 16 de calcul valeurs postérieures. Par conséquent, à l'instant k, le circuit 16 calcul de valeurs postérieures est alimenté par les proba bilités de trajet inverse Pk+l(m) à partir du circuit memoire 14, les probabilités de transition yk(m, m*) à partir du circuit 12 de calcul des probabilités de transi tion, et les probabilités de trajet direct #k(m) (m = 0, 2 3) mémorisées à l'adresse k de la mémoire 15 de métrique trajets. Par ailleurs, les probabilités de traj inverse (3k (m) sont calculées avec succès depuis k = N-1 à k = 1. Le circuit 16 de calcul de valeurs postérieures calcule les valeurs postérieures Lk à partir de ces proba bilités de trajet direct ak(m) (m = 0, 1, 2, 3), des pro babilités de trajet inverse Pk+l(m*) (m* = 0, 1, 2, 3) et des probabilités de transition yk (m, m*) (m, m* = 0, 1, 2, 3) au moyen de l'exprèssion précédente (11), et les envoie au circuit 17 de calcul de valeurs externes. Le circuit 17 de calcul de valeurs externes cal cule chaque valeur externe Lek en soustrayant valeur de canal Lc . xk et la valeur précédente Lak de la valeur pos- terieure Lek, et écrit les valeurs externes résultantes aux adresses k de la mémoire de valeurs externes 5 par 1 intermédiaire de l'interface 18 de mémoire valeurs externes. De cette manière, le décodeur 4A décode le pre mier bloc B11 de la première séquence de code reçue, ce qui produit les valeurs externes Lek (k = 0, 1, ... , -1). Ci-après on va décrire le fonctionnement du décodeur 4B servant à décoder le second bloc de la première séquence de code reçue (pas ST2B). Précisément lorsque le décodeur 4A décode le premier bloc B11, le décodeur 44B exécute le décodage MAP du second bloc B12 = (X12, Y12 de la première séquence de code reçue, par reglage à zéro des valeurs antérieures Lak. Tout d'abord, le circuit 19 de réglage de valeurs initiales règle dans le circuit de mémoire 14 les valeurs initiales des probabilités de trajet direct sur (m) = 1/4 = 0, 1, 2, 3) lors du premier décodage, et pour #N(m) (m = 0, 1, 2, 3), qui sont calculés lors du décodage précédent du premier. bloc B11 de la première séquence de code reçue, lors du second décodage et du décodage suivant. Ensuite, le circuit 12 de calcul des probabilités de transition enregistre successivement les valeurs de canaux xk et ylk depuis k = N jusqu'à k = 2N+1, et des valeurs externes Lek depuis k = N jusqu'à k = 2N Le circuit 12 de calcul des probabilités de transition utilise des valeurs externes Lek en tant que valeurs antérieures Lek, calcule les probabilités de tran sition yk(m*, m) de transitions individuelles d'etat direct à partir des valeurs antérieures Lak et des valeurs de canaux xk et ylk au moyen des expressions précedentes (3) et (4) et les envoie au circuit 13 de calcul de proba- bilités de trajet. Lors du premier décodage, à la place de la lecture des valeurs externes Lek, les valeurs anté rieures Lak sont réglées à zéro (étape ST1). Au contraire les valeurs antérieures des bits additionnels d'informa tions sont toujours réglées à zéro. Le circuit 13 de calcul des probabilités de tra jet calcule les probabilités de trajet direct uk(m) (m = 0 1, 3) à l'instant k à partir des probabilités transition yk_1(m*, m), et des probabilités précédentes de traj direct uk_1(m*) (m* = 0, 1, 2, 3) mémorisées dans le circuit de mémoire 14 par l'expression récursive directe (5) les mémorise dans le circuit de mémoire 14. Le circuit de mémoire 14 retarde les probabilités de trajet direct uk(m) calculées au moyen du circuit 13 calcul de probabilités de trajet, et ce de leur durée entre les instants, et envoie ces probabilités au circuit 13 calcul des probabilités de trajet et à la mémoire 15 de métrique du trajet, pour les mémoriser au niveau de leurs adresses k. Ensuite, après le calcul des probabilités finales de trajet direct a2N+1(m)@ le circuit 13 de calcul probabilités de trajet calcule successivement les pro babilités de trajet inverse ak(m) depuis k = 2N+1 jusqu'à = N. probabilités finales de trajet inverse aN(m) sont également envoyées au circuit 19 de réglage de valeurs initiales du décodeur 4A, pour être mémorisées. Dans ce cas, avant le démarrage du calcul probabilités de, trajet inverse Pk(m), le circuit 19 de réglage des valeurs initiales .règle les valeurs initiales de probabilités pour P2N+2(0) = 1 et P2N+2(m) = 0 (m 1, 2, 3) dans le circuit de mémoire 14. Lors du calcul des probabilités de trajet inverse Pk le circuit 12 de calcul des probabilités transition détecte les valeurs de canaux xk mémorisées dans la memoire de valeurs de canaux 2A et les valeurs de canaux ylk memorisées dans la mémoire de valeurs de canaux 2B l'intermédiaire de l'interface 11 de la mémoire de valeurs de canaux, conjointement avec les valeurs externes mémorisées aux adresses k de la valeur de mémoire externe 13 l'intermédiaire de l'interface 18 de la mémoire valeurs externes. Le circuit 12 de calcul des probabilités transition utilise des valeurs externes Lek en tant que valeurs antérieures Lak, calcule les probabilités de tran sition yk(m, m*) des transitions individuelles d'état inverse à partir des valeurs antérieures Lak et des valeurs de canaux xk et ylk au moyen des expressions précédentes (3) (4), et les envoie au circuit 13 de calcul de probabilités de trajet et au circuit 16 de calcul valeurs postérieures. Lors du premier décodage, à la place de la lecture de la valeur externe Lak, les valeurs ante rieures Lek sont réglées à zéro (pas ST1). Le circuit 13 de calcul des probabilités de jet calcule les probabilités de trajet inverse (3k (m) pour chaque instant k à partir des probabilités de transition yk(m, m*) et les probabilités ultérieures de trajet inverse ik+l(m*) mémorisées dans le circuit de mémoire 14 au moyen de l'expression récursive inverse (8), et les mémorise dans le circuit de mémoire 14. Le circuit de mémoire 14 retarde les probabilités de trajet inverse (3k (m) calculées au moyen du circuit 13 de calcul de probabilités de trajet, par la période entre les instants et les envoie au circuit 13 de calcul des probabilités de trajet et au circuit 16 de calcul valeurs postérieures. Par conséquent, à l'instant k, le circuit 16 calcul des valeurs postérieures reçoit des probabilités de trajet inverse Pk+1(m) à partir du circuit de mémoire 14 les probabilités de transition yk(m, m*) à partir l'unité 12 de calcul des probabilités de transition et les probabilités de trajet direct ack(m) memorisées à l'adresse k de la mémoire de métrique de trajets 15. Les probabilités de trajet inverse Pk(m) sont calculées successivement depuis k = 2N+1 à k = N. Le circuit 16 de calcul des valeurs postérieures calcule les valeurs postérieures Lk à partir de ces proba bilités de trajet direct ak(m), des probabilités de trajet inverse Pk+l(m*) et des probabilités de transition yk(m, m*) (m, m* = 0, 1, 2, 3) au moyen de 'expression (11), et envoie ces valeurs au circuit 17 de calcul des valeurs extérieures. Le circuit 17 de calcul des valeurs extérieures calcule chaque valeur extérieure en soustrayant la valeur de canal Lc* xk et la valeur antérieure Lak de la valeur postérieure Lk et écrit les valeurs externes résul tantes aux adresses k de la mémoire valeurs externes 5 par l'intermédiaire de l'interface de la mémoire de valeurs externes. De cette manière, le décodeur 4B décode le second bloc B12 de la première séquence code reçue, en produisant de ce fait les valeurs externes Lek (k = N, N+1, ..., 2N-1). Ici les valeurs externes des bits d'information supplémentaires ne sont pas calculées. A ce stade, la mémoire de valeurs externes 5 mémorise les valeurs externes Lek (k = 0, 1, ..., 2N-1) qui sont produites par le décodage MAP de la première séquence de code reçue @X1, Y1@. Ci-après on va décrire le fonctionnement du décodeur 4A servant à décoder le premier bloc 131 de la seconde séquence de code reçue (pas ST4A). Le décodeur 4A utilise les valeurs imbriquées des valeurs externes Lek produite par la première séquence de code reçue, en tant que valeurs antérieures La*k, et exécute le décodage MAP du premier bloc B21 = {X21, Y21} de la seconde séquence de code reçue de la même manière qu'il décode le premier bloc Bil de la première séquence de code reçue. Avant de demarrer le calcul des probabilités de trajet avant ak(m), le circuit 19 de réglage de valeurs initiales dans le décodeur 4A règle les valeurs initiales pour a0(0) = 1 et a0 (m) = 0 (m = 1, 2, 3) dans le circuit de mémoire 14. Ensuite, pas-à-pas depuis k = 0 jusqu'à k = N-1, le circuit 12 de calcul des probabilités de transition calcule la valeur x*k (= xINT(k)) mémorisée à l'adresse INT(k) de la mémoire de valeurs de canaux 2A, et la valeur y2k mémorisée dans mémoire de valeurs de canaux 2C par l'intermédiaire de l'interface il de mémoire de valeurs de canaux, conjointement avec la valeur externe Le*k (_ LeINT(k)) mémorisée à l'adresse INT(k) de la mémoire de valeurs externes 5 par l'intermédiaire de l'interface 18 de la mémoire de valeurs externes. Dans ce cas, l'interface 11 de mémoire de valeurs de canaux se réfère à sa propre table d'imbrication 11a pour lire les valeurs de canaux XINT(k) en tant que valeurs de canaux x*k. De façon analogue, l'interface 18 de mémoire de valeurs externes se réfère à sa propre table d'imbrication 18a pour lire la valeur externe LeINT(k) en tant que valeur externe Le*k (pas ST3). Le circuit 12 de calcul de probabilités de tran sition calcule, en utilisant les valeurs externes Le*k en tant que valeurs antérieures La*k, les probabilités de transition Yk(m*, m) d'état direct individuel depuis les valeurs antérieures La*k et depuis les valeurs de canaux x*k et y2k au moyen des expressions précédentes (3) et (4) (en remplaçant ylk dans l'expression (3) par y2k), et les envoie au circuit 13 de calcul des probabilités de trajet. Le circuit 13 de calcul des probabilités de trajet calcule les probabilités de trajet direct #k(m) (m = 0, 1, 2, 3) à l'instant k à partir des probabilités de transition yk-l (m*, m) et des probabilités de trajet avant ak-l(m*) (m* = 0, 1, 2, 3) à l'instant précédent (k-1) mémorisé dans le circuit de mémoire 14 par l'expression précédente (5), et les mémorise dans le circuit de mémoire Le circuit de mémoire 14 retarde les probabilités trajet direct #k(m) calculées par le circuit 13 de calcul de probabilités de trajet, par la période entre les instants, et envoie les probabilités au circuit 13 de cal cul de probabilités de trajet et à la mémoire de métrique trajets 15 devant être mémorisées à leurs adresses Ensuite, après le calcul des probabilités finales trajet direct (,N (m) (m = 0, 1, 2, 3), une unité de calcul de la probabilité de trajet calcule avec succès les probabilités de trajet inverse (3k (m) depuis k = N-1 k = 1. Par ailleurs les probabilités finales de trajet direct a,N(m) (m = 0, 1, 2 , 3) sont également envoyées au circuit 19 de réglage des valeurs initiales du décodeur 4B, pour être mémorisées. Dans ce cas, avant le démarrage du calcul des probabilités de trajet inverse (3k(m), le circuit de réglage des valeurs initiales règle dans le circuit de mémoire 14 les valeurs initiales de ces probabilités pour (m) = 1/4 (m = 0, 1, 2, 3) dans le premier décodeur et pour (3N (m) (m = 0, 1, 2, 3) qui sont calculées lors du décodage précédent du second bloc B22 de la seconde séquence de code reçue lors du second décodage et du décodage suivant. Dans le calcul des probabilités de trajet inverse (m), le circuit 12 de calcul des probabilités de transition détecte, à chaque instant k, la valeur (_ xINT(k)) mémorisée à l'adresse INT(k) de la mémoire de valeurs de canaux 2A et la valeur y2k mémorisée dans la mémoire de valeurs de canaux 2C par l'intermédiaire de l'interface de mémoire de valeurs de canaux, ainsi la valeur externe Le*k (= LeINT(k)) mémorisée à l'adresse INT(k) de la mémoire de valeurs externes par l'intermédiaire de l'interface 18 de mémoire de valeurs externes. Dans ce cas, l'interface il de la mémoire de valeurs de canaux se réfère à sa propre table d'imbrication 11a pour lire la valeur de canal xINT(k) en tant que valeur de canal x*k. De façon analogue, l'interface 18 mémoire de valeurs externes se réfère à sa propre table d'imbrication 18a pour lire la valeur externe LeINT(k) en tant que valeur externe Le*k (pas ST3). Le circuit 12 de calcul de probabilités de tran sition calcule, en utilisant les valeurs externes Le*k en tant que valeurs antérieures Lak, les probabilités de transition yk(m, m*) des transitions individuelles d'états inverses partir des valeur antérieures et des valeurs canaux x*k et y2k au moyen des expressions pré cédentes (3) et (4) (en remplaçant ylk par y2k dans l'expression (3)), et envoie ces valeurs au circuit 13 de calcul de probabilités de trajet et au circuit 16 de calcul de valeurs postérieures. Le circuit 13 de calcul des probabilités de tra jet calcule les probabilités de trajet inverse (3k (m) (m = 0, 1, 2, 3) à l'instant k à partir des probabilités de transition yk(m, m*) et des probabilités de trajet inverse Pk+l(m*) (m* = 0, 1, 2, 3) à l'instant suivant (k+1) mémo risé dans le circuit de mémoire 14 au moyen de l'expression précédente (8), et les mémorise pour les introduire dans le circuit de mémoire 14. Le circuit de mémoire 14 retarde les probabilités (3k (m) de trajet inverse calculées par le circuit (13) de calcul des probabilités de trajet par la période entre les instants, et les envoie au circuit 13 de calcul de probabilités de trajet et au circuit 16 de calcul de valeurs@postérieures. Par conséquent à l'instant k, le circuit 13 de calcul de valeurs postérieures reçoit les probabilités de trajet inverse (3k+l(m) à partir du circuit de mémoire 14, les probabilités de transition yk(m, m*) à partir du cir cuit 12 de calcul des probabilités de transition et des probabilités de trajet direct ak(m) (m = 0, 1, , 3) mémo risées aux adresses k de la mémoire 15 de métrique du tra- j . Ici les probabilités de trajet inverse Pk (m) sont calculées successivement depuis k = N-1 jusqu'à k = 1. Le circuit 16 de calcul de valeurs postérieures calcule les valeurs postérieures L*k à partir des probabi lités de trajet direct (,k (m) (m = 0, 1, 2, 3) , des proba bilités de trajet inverse Pk+1(m*) (m* = 0, 1, 2, 3) et des probabilités de transition yk(m, m*) (m, m* = 0, 1, 2, 3) au moyen de l'expression précédente (11), et envoie au circuit 17 de calcul de valeurs externes. Le circuit 17 de calcul de valeurs externes cal cule chaque valeur externe Le*k en soustrayant la valeur de canal Lc.x*k et la valeur antérieure La*k de la valeur postérieure L*k, et écrit les valeurs externes résultantes aux adresses INT(k) de la mémoire de valeurs externes 5 par l'intermédiaire de l'interface 18 de mémoire de valeurs externes. Dans ce cas, l'interface 18 de mémoire de valeurs externes se réfère à sa propre table d'imbrication 18a pour écrire les valeurs externes Le*k aux adresses INT(k). De cette manière, le décodeur 4A décode le pre mier bloc B21 de la seconde séquence de code reçue, ce qui produit des valeurs externes Le*k (k = 0, 1, ..., N-1). Enfin on va décrire le fonctionnement du décodeur pour décoder le second bloc B22 de la seconde séquence de code reçue (pas ST4B). En utilisant les valeurs imbriquées des valeurs externes Lek, qui sont produites par 1a première séquence de code reçue, en tant que valeurs antérieures La*k, le décodeur 4B exécute le décodage MAP du second bloc B22 = fX22, Y22} de la seconde séquence de code reçue, de la même manière qu'il décode le second bloc B12 de la première séquence de code reçue. Tout d'abord, le circuit 19 de réglage de valeurs initiales règle dans le circuit de mémoire 14 valeurs initiales des probabilités de trajet direct pour aN(m) = 1/4 (m = 0, J., 2, 3) lors du premier décodage sur #N (m) (m = 0, 1, 2, 3) calculé lors du décodage précédent du premier bloc B21 de la seconde séquence de code reçue lors du second décodage et du décodage suivant. Ensuite, pour chaque étape faisant passer de k = N à k = 2N+1 en séquence, le circuit 12 de calcul de pro babilités de transition détecte la valeur x*k - xINT(k)) mémorisée à l'adresse INT(k) de la mémoire de valeurs de canaux 2A et la valeur y2k mémorisée dans la memoire de valeurs de canaux 2C par l'intermédiaire de l'interface 11 de mémoire de valeurs de canaux, ,ainsi que valeur externe Le*k (= LeINT(k)) mémorisée à l'adresse (k) de la valeur de mémoire externe 5 par l'intermediaire de l'interface 18 de la mémoire de valeurs externes. Dans ce cas, 1 interface 11 de la mémoire de valeurs de canaux se réfère à sa propre table d'imbrication 11a pour ire la valeur xINT(k) en tant que valeur de canal x*k. De façon analogue, l'interface 18 de la mémoire de valeurs externes se réfere à sa propre table d'imbrication 18A pour lire la valeur externe LeINT(k) en tant que valeur externe Le*k (pas ST3). Dans ce cas il lit la valeur de canal x*2N mémorisée à l'adresse 2N+2 dans la mémoire de canaux 2A pour = 2N, et la valeur de canal x*2N+1 memorisée à l'adresse 2N+3 pour k = 2N+1. Le circuit 12 de calcul de probabilites de tran sition calcule, en utilisant les valeurs externes Le*k en tant valeurs antérieures La*k, les probabilités de transition Yk(m*, m) des transitions individuel d'état direct a partir des valeurs antérieures La*k et valeurs de canaux x*k et y2k au moyen des expressions precédentes (3) et (4), et les envoie au circuit 13 de calcul de probabilités de trajet. Ici les valeurs antérieures des bits additionnels d'informations sont réglées à zéro. Le circuit 13 de calcul des probabilités de tra jet calcule les probabilités de trajet direct #k(m) (m = 0, 1, 3) à l'instant k à partir des probabilités de transition yk-1(m*, m) et des probabilités antérieures de traj direct #k-1(m*) (m* = 0, 1, 2, 3) mémorisées dans circuit de mémoire 14 au moyen de l'expression précédente (5), les mémorise dans le circuit de mémoire 14. Le circuit de mémoire 14 retarde les probabilités de trajet direct ock (m) calculées au moyen du circuit 13 calcul des probabilités de trajet, et ce de la période entre instants, et les mémorise dans le circuit 13 calcul des probabilités de trajet et les envoie dans la mémoire 15 de la métrique des trajets pour les mémoriser à leurs adresses k. Ensuite, après le calcul des probabilités finales du trajet direct a2N+1(m)@ le circuit 13 de calcul de probabilités du trajet calcule successivement les pro babilités de trajet inverse (3k (m) depuis k = 2N+1 jusqu'à = N. Les probabilités finales de trajet inverse (3N (m) sont également envoyées au circuit 19 de réglage de valeurs initiales du décodeur 4A pour y être mémorisées. Dans ce cas, avant le démarrage du calcul probabilités de trajet inverse (3k (m), le circuit 19 de réglage de valeurs initiales règle leurs valeurs initiales pour 02N+2(0 = 1 et 02N+2 (m) = 0 (m = 1, 2, 3) dans le cir cuit de mémoire 14. Lors du calcul des probabilités de trajet inverse (3k(m), le circuit 12 de calcul des probabilités de transition détecte les valeurs de canaux x*k (= xINT(k)) mémorisées dans la mémoire 2A de valeurs de canaux et les valeurs de canaux y2 mémorisées dans la mémoire 2C de valeurs de canaux par l'intermédiaire de l'interface 11 de mémoire de valeurs de canaux, ainsi que les valeurs externes Le*k mémorisées aux adresses INT(k) de la mémoire de valeurs externes 5 par l'intermédiaire de l'interface 18 de la mémoire de valeurs externes. Dans ce cas l'interface 11 la valeur de mémoire de canaux se réfère à sa propre table d'imbrication 11a pour lire les valeurs de canaux xINT en tant que valeurs de canaux De façon analogue, l'interface 18 de la mémoire de valeurs externes se refère à sa propre table d'imbrication pour lire les valeurs externes LeINT(k) en tant que valeurs externes Le*k (pas ST3). Le circuit 12 de calcul des probabilités de transition calcule, en utilisant les valeurs externes Le*k en tant que valeurs antérieures La*k, les probabilités de transition inverse yk(m, m*) à partir des valeurs anté rieures La*k et des valeurs de canaux x*k et y2k, et les envoie à l'unité 13 de calcul de probabilités de trajet et au circuit 16 de calcul des valeurs postérieures. Le circuit de mémoire 14 retarde les probabilités de trajet inverse (3k (m) calculées au moyen du circuit 13 de calcul des probabilités de trajet, de la période entre les instants, et les envoie au circuit 13 de calcul de probabilités de trajet et au circuit 16 calcul de valeurs postérieures. Par conséquent, à l'instant k, le circuit 16 de calcul des valeurs postérieures reçoit les probabilités de trajet inverse Pk+l(m) de la part du circuit mémoire 14, les probabilités de transition yk(m, m*) de la part du circuit 12 de calcul des probabilités de transition et les probabilités de trajet direct #k (m) mémorisées à l'adresse k la mémoire 15 de la métrique du trajet. Les probabi lités de trajet inverse (3k (m) sont calculées successivement depuis k = 2N+1 jusqu'à k = N. Le circuit 16 de calcul de valeurs postérieures calcule les valeurs postérieures L*k à partir de ces pro babilités de trajet direct ak(m), des probabilités de tra- inverse Pk+l(m*) et des probabilités de transition yk(m, m*) au moyen de l'expression précédente (11) et les envoie l'unité 17 de calcul de valeurs externes. Le circuit 17 de calcul des valeurs externes calcule chaque valeur externe Le*k en soustrayant la valeur de canal Lc.x*k et la valeur antérieure La*k des valeurs postérieures L*k et écrit les valeurs externes résultantes Le*k aux adresses INT(k) de la mémoire de valeurs externes 5 par l'intermédiaire de l'interface 18 de la mémoire de valeurs externes. Dans ce cas, l'interface 18 de la mémoire de valeurs externes se réfère à sa propre table d'imbrication 18a pour écrire les valeurs externes Le*k aux adresses INT(k). De cette manière, le décodeur 4B décode le second bloc B22 de la seconde séquence de code reçue, en produisant de ce fait des valeurs externes Le*k (k N, N+1, ..., 2N-1). Ici les valeurs externes des bits d'information additionnels ne sont pas calculées. Par conséquent le premier décodage de la séquence de turbo-code est exécuté, ce qui conduit aux valeurs externes Le*k (k = 0, ..., 2N-1) et aux valeurs postérieures L*k (k = 0, ..., 2N-1). Les valeurs externes Le*k (k = 0, ..., 2N-1) sont mémorisées aux adresses INT(k) de la mémoire de valeurs externes 5, ce qui signifie que les valeurs externes Le0 - Le2N-1 sont mémorisées aux adresses 0 - 2N-1 de la mémoire de valeurs externes 5. Par conséquent, il n'est pas nécessaire que les valeurs externes soient désimbriquées lorsqu'elles sont lues en tant que valeurs antérieures dans le décodage suivant. Dans le décodage final des blocs B21 et B22, le circuit 16 de calcul des valeurs postérieures délivre les valeurs postérieures par l'intermédiaire de l'interface d'entrée/sortie 1 en tant que résultats décodés. Par conséquent les décodeurs 4A et 4B décodent en parallèle le premier bloc B11 de la première séquence de code reçue et le second bloc B12 de la première séquence de code reçue et le premier bloc B21 de la seconde séquence de code reçue et le second bloc B22 de la seconde séquence de code reçue. Comme décrit précédemment, la présente forme de réalisation 1 est configurée de telle sorte qu'elle divise la séquence de code reçue en une pluralité de blocs suivant l'axe des temps, et décode n (au moins deux) blocs en parallèle. Ceci fournit l'avantage de permettre une réduc tion de la durée de décodage d'un facteur n, n étant le nombre de blocs décodés en parallèle. L'unité de décodage (figure 1) de la présente forme réalisation est comparable à l'unité décodage classique (figure 15) du point de vue de l'échelle du cir cuit de la capacité de mémoire, en fournissant un déco dage plus rapide avec une échelle de circuits similaire. FORME REALISATION 2 Un codeur d'une forme de réalisation 2 conforme à la présente invention peut produire une séquence de turbo- code - n'importe quelle cadence de codage désirée, par poinçonnage; et une unité de décodage de forme de réalisation 2 décode la séquence du turbo-code avec la cadence de codage poinçonné. On suppose ici cadence de poinçonnage du turbo-code est égale à 1/2. La figure 5 est un schéma-bloc représentant une configuration du codeur selon la présente forme de réali sation 2 conformément à la présente invention, figure 6 est schéma-bloc représentant une configuration de l'unité de décodage de la forme de réalisation 2; et la figure .7 est un schéma-bloc représentant une configuration d'un décodeur de la figure 6. Dans le décodeur représenté sur la figure 5, la référence 61A désigne un codeur de composantes servant à produire une première séquence de bits de parité Pl à par tir d'une séquence de bits d'information D; référence 61B désigne un codeur de composantes servant à produire une seconde séquence de bits de parité P2 à partir d'une séquence de bits d'information D* produite par réarrange- ment la séquence de bits d'information D par une unité de désimbrication 62; la référence 62 désigne une unité d'imbrication servant à mélanger les bits di de la séquence de bits d'information D conformément à une mise en correspondance prescrite de manière à produire la séquence de bits d'information D*, et la référence 63 désigne un circuit de poinçonnage pour poinçonner les première et seconde séquences de bits de parité P1 et P2 pour produire une séquence de bits de parité P. Les codeurs de composantes 61A et 61B sont identiques au codeur de compo santes représenté sur la figure 12B. Dans l'unité de décodage telle que représentée sur la figure 6, la référence 2A désigne une mémoire de valeurs de canaux pour mémoriser des valeurs de canaux X introduite par l'intermédiaire de l'interface d'entrée/ sortie 1; la référence 2D désigne une mémoire de valeurs de canaux pour mémoriser des valeurs de canaux Y = (yk (k = 0, 1, ... 2N-1), une séquence reçue de séquence de bits de parités P introduite par l'intermédiaire de l'interface d'entrée/sortie 1; et des références 4C 4D désignent des décodeurs pour exécuter un décodage d'entrée programmé/de sortie programmé en parallèle et une pluralité de blocs constituant la séquence reçue de la séquence poinçonnée de turbo-code. Etant donné que le reste de configuration de la figure 6 est identique à celui de la forme de réalisation 1 (figure 1), on n'en donnera pas ici la description. Dans le décodeur 4C ou 4D tel que représenté sur la figure 7, le chiffre de référence 20 désigne un circuit de suppression de poinçonnage servant à envoyer au circuit 12 de calcul des probabilités de transition, des valeurs prédéterminées à la place des valeurs de canaux correspon dant aux bits de parité éliminés par le poinçonnage. Etant donné que le reste de la configuration de la figure 7 est identique à celui de la forme de réalisation 1 (figure 2) on n'en donnera pas ici la description. Ci-après, on va décrire le fonctionnement de la présente forme de réalisation 2. Tout d'abord on va décrire le fonctionnement codeur tel que représenté sur la figure 5. Le codeur produit une séquence de turbo-code avec une cadence de codage égale à 1/3 à partir de la séquence de bits d'information de la première séquence de bits de parité P1 et de la seconde séquence de bits de parité P2. Le circuit de poinçonnage 63 sélectionne alternativement des bits de parité plk p2k des deux séquences de bits de parité P1 et P2 et délivre en tant que séquence P de bits de parité, ce permet de produire la séquence de turbo-code avec une cadence de codage égale à 1/2. La séquence de bits d'information D est envoyée au codeur de composantes 61A et à l'unité de désimbrication 62, et la séquence bits d'information D* produite par l'unité de désimbrication 62 est envoyée au codeur de composantes 61E. A chaque instant t = k (k = o, 1, ..., 2N-1), le codeur de composantes 61A produit un premier bit de parité plk à partir du bit d'information, et le codeur de compo santes 61E produit le second bit de parité p2k, et ces bits de parité sont envoyés au circuit de poinçonnage 63. Le circuit de poinçonnage 63 sélectionne alter nativement les premier et second bits de parité plk et p2k et les délivre en tant que séquence de bits de parité P. Les bits de parité des bits arrière ne sont cependant pas poinçonnés, mais sont délivrés tels quels. Par conséquent l'ensemble des séquences de bits transmises par le codeur est constitué par la séquence de bits d'information D = {dk (k = o, 1, ..., 2N-1)}, par la séquence de bits de parité P = fPlo, p21, p12, ..., p22N-3, P12N-2, P22N-1Î, et par les bits arrière @d2N, d2N+1, P12N, P12N+1, d*2N, d*2N+1, P22N# p22N+1@- Par conséquent le circui de poinçonnage 63 délivre la séquence du turbo-code poinçonnée. Ci-après, on va décrire fonctionnement de l'unité de décodage telle que représentée sur les figures 6 et 7. L'unité de décodage décode séquence de turbo- code au moyen d'une cadence de codage égale à 1/2. En supposant ici que la séquence reçue la séquence de bits d' information D est @xk (k = 0, 1,' . . ., 2N-1) } , que celle de la séquence de bits de parité P fyk (k = 0, 1, ..., 2N-1) ) et que celle des bits arrière @d2N, 42N+1, P12N# P12N+1, d*2N, d*2N+ï, p22N, p22N+lÎ (x2N, x2N+1, Y12N, Y12N+lj x*2N, x*2N+1, Y2*2N, Y2*2N+lÎ. En outre on définit les séquences X et Y comme X = (xk = 0, 1, . . . , 2N-1)j x2N, x2N+1, x*2N, x*2N+l@ et Y = {Yk (k = 0, 1, ..., 2N-1), Y2N, Y2N+1, Y*2N, Y*2N+lÎ_ Des séquences de turbo-code reçus X et Y sont introduites par l'intermédiaire de 1 interface d'entrée/ sortie 1, et la séquence X est mémorisée dans la mémoire de valeurs de canaux 2A et la séquence Y mémorisée dans la mémoire de valeurs de canaux. 2D. Précisément comme les décodeurs 4A et 4B dans la forme de réalisation précédente 1, décodeurs 4C et 4D exécutent le décodage MAP de la première séquence de code reçues {X1, Y1} et de la seconde séquence de code reçue {X2, Y21 constituée par les séquences reçues. Dans ce cas, les décodeurs 4C et 4D produisent des séquences de code Yl et Y2 en insérant la valeur de canal fiable la plus faible à la place des bits poinçonnés des séquences Y1 et Y2, comme par exemple la séquence de code Y2 = {ylk = yk (lorsque k est pair), ylk = 0 (lorsque k est impair), Y2N, Y2N+1@, et Y2 = (y2k = 0 (lorsque k est pair), et 2k = yk (lorsque k est impair), y*2N, Y*2N+lÎI "0" représentant la valeur de canal la moins fiable. Lors du décodage de la première séquence code reçue par les décodeurs 4C et 4D, le circuit 12 de calcul des probabilités de transition détecte la valeur yk mémorisée à l'adresse k de la mémoire de valeurs de canaux 2D à instants pairs k, et la valeur klk = 0 ( valeur de canal la moins fiable) à partir du circuit de suppres sion poinçonnage à des instants impairs k sans lire aucune valeur de canal à partir de la mémoire de valeurs de canaux 2D. D'autre part, lors du décodage de seconde séquence de code reçue, le circuit 12 de calcul des probabilités de transition détecte la valeur y2k = 0 (la valeur de canal 1a moins fiable) à partir du circuit de suppression de poinçonnage 20 à des instants pairs sans lire aucune valeur de canal à partir de la mémoire de valeurs de canaux 2D, et la valeur y2k mémorisée à l'adresse k de la mémoire de valeurs de canaux 2D au niveau d'instants impairs k. Etant donné que le reste du fonctionnement de l'unité de décodage est identique à celui de la forme de réalisation précédente 1, on n'en donnera pas ici des cription. Comme cela a été décrit précédemment, la présente forme de réalisation 2 comprend, dans les décodeurs 4C et 4D, le circuit de suppression de poinçonnage pour l'insertion de la valeur fiable la plus faible à partir des valeurs de canaux correspondant aux bits poinçonnes de la séquence de code reçue poinçonnée. C'est pourquoi, ceci fournit l'avantage de permettre l'obtention d'un décodage à grande vitesse de la séquence du turbo-code avec une séquence de codage accrue, de la même manière que dans la forme réalisation précédente 1. En outre la présente forme de réalisation 2 est agencée de telle sorte qu'elle réalise l'imbrication de la séquence de bits d'information, produit les séquences de bits parité à partir de la séquence de bits d'information et de la séquence imbriquée et réduit le nombre de bits des séquences de bits de parité par poinçonnage des séquences de bits de parité. C'est pourquoi, ceci fournit l'avantage de pouvoir produire la séquence du turbo-code poinçonnée de façon simple avec une cadence de codage prédéterminée. Par ailleurs, bien que dans la présente forme de réalisation 2, un poinçonnage du turbo-codes est réalisé avec la cadence de codage égale à 1/3 de la cadence de codage .de 1/2, ceci n' pas essentiel. La séquence du turbo-code avec une cadence de codage quelconque peut être poinçonnée avec n'importe quelle autre cadence de codage. FORME DE REALISATION 3 L'unité de décodage d'une forme de réalisation 3 selon la présente invention est caractérisée par le fait qu'un décodage est exécuté en parallèle avec l'écriture des valeurs des canaux dans les mémoires de valeurs de canaux 2A, 2B et 2C, c'est-à-dire sans attendre l'achèvement de l'écriture des valeurs de canaux. Etant donné que la configuration de l'unité de décodage selon la présente forme de réalisation 3 est la même que celle de la forme de réalisation 1, sa description est omise ici. Simplement à la place des décodeurs 4A et 4B, on utilise les décodeurs 4C et 4D ayant les fonctions suivantes. Ci-après on va décrire le fonctionnement de la présente forme de réalisation 3. Les figures 8A et 8B sont des chronogrammes illustrant l'état d'entrée de séquences reçues X, Yl et Y2 pour l'unité de décodage de la présente forme de réalisa tion 3; et la figure 9 est un organigramme illustrant le fonctionnement de l'unité de décodage de la forme de réa lisation 3. A chaque instant k (k = o, 1, ..., 2N-2, 2N-1), les valeurs de canaux xk, ylk et y2k de la séquence reçue X, Y1 et Y2 sont introduites par l'interface d'entrée/de sortie 1. Cependant, en ce qui concerne les bits arrière, les valeurs de canaux x2N et y12N sont introduites à l'instant 2N, et les valeurs x2N+1 Y12N+1 sont intro duites à l'instant, les valeurs de canaux 2N+1, x*2N et y22N sont introduites à l'instant 2N+2, et les valeurs de canaux x*2N+1 et y2N+1 sont introduites à l'instant 2N+3. Comme cela est représenté sur la figure 8A, les séquences de code reçues sont divisées en blocs Li et L2. La longueur du bloc Ll est L et celle du bloc L2 est N+4 étant donné qu'elle inclut les bits arrière. Dans ce cas, le bloc L1 introduit, ceci étant suivi par l'entrée du bloc L2. A la fin de l'entrée du bloc L1, l'entrée du premier bloc B11 = X11, Y11 de la première séquence de code reçue est achevée comme cela est représenté sur la figure 8B. A cet instant, en ce qui concerne le premier bloc B21 = {X21, Y21} de la seconde séquence de code reçue, bien que 1 entrée de la séquence y21 soit terminée, la séquence X21 a été introduite pour environ la moitié de sa quantité, étant donné qu'il s'agit d'une séquence imbriquée. Ensuite, à la fin de 'entrée du bloc L2, l'entrée de toutes les séquences X, Y1 et Y2 est terminée comme représenté sur la figure . En d'autres termes, l'introduction du premier bloc B11, de la première séquence de code reçue est terminée, du second bloc B12 de la première séquence de code reçue, du premier bloc B21 de la seconde séquence de code reçue et second bloc B21 de la seconde séquence de code reçue est terminée. Comme représenté à la partie supérieure de la figure 9, une fois l'entrée du bloc L1 terminée, le déco deur 4C exécute le décodage MAP premier bloc B21 de la seconde séquence de code reçue avec réglage des valeurs antérieures La*k à zéro (ST11), puis calcul de la valeur externe Le*k (k = 0, 1, ..., N-1). Ici, en ce qui concerne les valeurs des canaux de la séquence X21 du premier bloc B21 de la seconde séquence de code reçue, qui n'a pas encore été introduite, les valeurs de canaux sont affectées à la valeur de fiabilité la plus faible "0" par le circuit de suppression de poinçonnage 20. D'autre part, étant donné que le second bloc B22 de la seconde séquence de code reçue n'a pas encore été introduit à cet instant, les valeurs externes Le*k (k = N, N+1, ..., 2N-1) sont réglées zéro. La désimbrication de ces valeurs externes Le*k produit les valeurs antérieures Lak (k = 0, 1, .. ., 2N-1) pour le décodage MAP de la première séquence de code reçue (ST12). Ensuite en utilisant les valeurs antérieures Lak, le décodeur 4C exécute le décodage MAP du premier bloc B11 de la première séquence de code reçue (ST13), ce qui permet le calcul des valeurs externes Lek (k = 0, 1, ..., N-1). A cet instant, étant donné que le premier bloc B11 de la première séquence de code reçue a été introduit dans sa totalité, la suppression du poinçonnage n'est pas nécessaire. D'autre part, étant donné que le second bloc B12 de première séquence de code reçue n'a pas encore été introduit, il n'est pas décodé et les valeurs externes correspondantes Lek (k = N, N+1, ..., 2N-1) sont réglées à zéro. L'imbrication des valeurs externes Lek produit les valeurs antérieures La*k (k = 0, 1, ..., 2N-1) pour le décodage MAP de la seconde séquence de code reçue (ST14). De ce fait le premier décodage, qui utilise des valeurs de canaux délivrées en tant que bloc L1, c'est-à- dire la première moitié de séquence de code reçue X, Y1 et Y2, est terminé. Ensuite, une fois l'entrée du bloc L2 réalisée, le décodeur 4C exécute le décodage MAP du premier bloc B21 de la seconde séquence de code reçue (ST21) en utilisant les valeurs antérieures La*k (k = 0, 1, ..., N-1) calculées lors du premier décodage, ce qui permet d'obtenir les valeurs externes Le*k (k = 0, 1, ..., N-1). Parallèlement cela, le décodeur 4D exécute le décodage MAP du second bloc B22 de la seconde séquence de code reçue (ST22) en utilisant des valeurs antérieures La*k (k = N, N+1, ..., 2N-1), ce qui permet d'obtenir les valeurs externes Le*k (k = N, N+1, ..., 2N-1). Ensuite la désimbrication de ces valeurs externes Le*k produit les valeurs antérieures Lak (k = 0, 1, ..., 2N-1) pour le décodage MAP de la première séquence de code reçue (ST23). Ensuite, le décodeur 4C exécute le décodage MAP du premier bloc B11 de la première séquence de blocs reçue (ST24) en utilisant la première moitié de valeurs anté rieures Lak (k = 0, 1, ..., N-1), ce qui permet d'obtenir les valeurs externes Lek (k = 0, 1, ..., N-1). Parallèle ment cela, le décodeur 4D exécute le décodage MAP du second bloc B12 de la première séquence de code reçue (ST25) moyennant l'utilisation de la seconde moitié des valeurs antérieures Lak (k = N, N+1, .. ., 2N-1), ce qui fournit les valeurs externes Lek (k --- N, N+1, . . . , 2N-1). L'imbrication de ces valeurs externes Lek produit les valeurs La*k (k = 0, 1, ..., 2N-1) pour le décodage MAP de la seconde séquence de code reçue (ST26). *Par conséquent le second décodage a été exécuté en utilisant les valeurs de canaux des blocs Ll et L2, c'est-à-dire toutes les séquences X, Y1 et Y2 reçues. Etant donné que 1e décodage successif est iden tique au second décodage, on n'en donnera pas la descrip tion ici. Lors du N-ème décodage juste avant le décodage final, le décodeur 4C exécute le décodage MAP du premier bloc B11 de la première séquence de code reçue (ST34), ce qui produit les valeurs postérieures Lk (k = 0, 1, ... , N- 1) correspondant à la première moitié Dl = (dk} de la séquence de bits d'information D. Lors du (N+1) -ème décodage final, le décodeur 4D exécute le décodage MAP jusqu'au bloc B22 de la seconde séquence de code reçue (ST41) en utilisant les valeurs antérieures La*k (k = N, N+1, ..., 2N-1) produite lors du N-ème décodage, ce qui produit les valeurs externes Le*k (k = N, N+1, ..., 2N-1). Ici le décodage MAP du premier bloc B21 de la seconde séquence de code reçue n'est pas exécuté, et les valeurs antérieures La*k (k = 0, 1, ... , N-1) envoyées sont simplement adoptées en tant que valeurs externes Le*k (k = 0, 1, ..., N-1) sans modification. La désimbrication de ces valeurs externes Le*k produit les valeurs antérieures Lak (k = 0, 1, ..., 2N-1) pour le décodage MAP de la première séquence de code reçue (ST42). Ensuite le décodeur 4D exécute le décodage MAP du second bloc B12 de la première séquence de code reçue (ST43) en utilisant la seconde moitié de valeurs anté rieures Lak (k = N, N+1, ..., 2N-1) correspondant la seconde moitié D2 = (dk} de la séquence de bits d'information D devant être délivrée. Dans ce cas, le décodage MAP du premier bloc B11 de la première séquence de code reçue n'est pas exécuté. C'est pourquoi le décodage est répété N fois pour chacune des première et seconde moit.' de la séquence de bits d'information pour le calcul des valeurs estimées. Comme décrit précédemment, la présente forme de réalisation 3 est configurée de telle sorte qu'elle com mence son décodage à la fin de l'entrée de chaque bloc, et délivre les valeurs postérieures correspondant aux valeurs de canaux successivement en commençant à partir du premier bloc. C'est pourquoi, elle fournit l'avantage de pouvoir démarrer sans décodage avant l'achèvement de l'entrée de toutes les séquences de code reçues, et par conséquent de réduire la durée nécessaire pour le décodage. En outre la présente forme de réalisation 3 est configurée de telle sorte qu'elle produit les valeurs - térieures à partir du bloc qui n'a pas encore été introduit (B2 dans le présent exemple), de sorte qu'elle peut utiliser des valeurs antérieures correspondant aux valeurs postérieures en tant que valeurs antérieures pour le déco dage du bloc qui a déjà été introduit (B11 dans le présent exemple). C'est pourquoi, elle présente l'avantage de voir utiliser les valeurs antérieures d'une manière plus précise que les valeurs antérieures réglées à zéro. Par. ailleurs, il est préférable que la séquence de bits d'information du turbo-code soit disposée de telle sorte que des bits d'information plus importants ou bits d'information prenant plus de temps, qui prennent beaucoup de temps pour le post-traitement après que décodage a été exécuté sur le côté initial de la séquence en raison de ces bits d'information, soient décodés en premier. FORME DE REALISATION 4 L'unité de décodage selon la présente forme de réalisation 4 conformément à la présente invention est configurée de telle sorte qu'elle divise la séquence du turbo-code en une pluralité de blocs et qu'un seul décodeur exécute successivement le décodage MAP des blocs individuels, ce qui réalise le décodage MAP de l'ensemble du code. La figure 10 représente un schéma-bloc montrant configuration de l'unité de décodage selon la présente forme de réalisation 4 conformément à la présente inven tion. Sur la figure 10, la référence 4E désigne un décodeur servant à exécuter le décodage successivement des blocs divisés: Etant donné que le reste de la configuration la figure 10 est identique à celui de la forme de réalisation 1, on n'en donnera pas ici la description. En outre, étant donné que le décodeur 4E possède la même configuration que le décodeur 4A comme cela est représenté sur la figure 2 hormis que ses probabilités de trajet aN(m) et (3N (m) envoyées par le circuit de mémoire 14 sont envoyées à son propre circuit 19 de réglage de valeurs initiales afin d'y être retenues au lieu d'être transférées à l'autre décodeur, on n'en donnera pas ici la description. Ci-après on va décrire le fonctionnement de la présente forme de réalisation 4. La figure 7_1 est un schéma illustrant une rela tion entre la première séquence de code reçue et les blocs, dans lesquels la longueur de codes est supposée être égale à 3N, y compris les bits arrière à titre de simplification. A partir de la première séquence de code reçue fXl, Y1@, les trois premières sous-séquences suivantes, qui se chevauchent d'une longueur D, sont définies comme suit. X11 = @xk (k = 0, 1, ..., N-1, N, ..., N+D-1)@ X12 = (xk (k = N, N+1, ..., 2N-1, 2N, ..., 2N+D-1 X13 = fxk (k = 2N, 2N+1, ..., 3N-1)} X11 = fylk (k = 0, 1, ..., N-1, N, ..., N+D-1)} Y12 = @ylk (k = N, N+1, ..., 2N-1, 2N, ..., 2N+D-1)} Y13 = fylk (k = 2N, 2N+1, ..., 3N-1) D étant la longueur de la section de chevauchement, laquelle longueur D est de préférence réglée entre huit et dix fois la longueur de la contrainte. Les sous-séquences X11, Y11} sont désignées comme étant le premier bloc, les sous-séquences {X12, Y12} sont désignées comme étant le second bloc et les sous-séquences X13, Y13 sont désignées comme étant le troisième bloc. Le décodeur 4E exécute successivement le décodage MAP du premier bloc X11, Y11, du second bloc X12, Y12} et le troisième bloc {X13, Y13}. I1 produit les valeurs externes Lek (k = 0, 1, ..., N-1) des bits d'information dk (k = 0, 1, ..., N-1) en décodant le premier bloc, les valeurs externes Lek (k = N, N+1, ... , 2N-1) des bits d'information dk (k = N, N+1, .. ., 2N-1) par décodage du second bloc, et les valeurs externes Lek (k = 2N, 2N+1, ... , 3N-1) des bits d'information dk (k = 2N, 2N+1, ..., 3N-1) par décodage du troisième bloc. Dans ce cas, le circuit 19 de réglage des valeurs initiales écrit les probabilités de trajet direct aN(m) (m = 0, 1, 2, 3) obtenues lors du décodage du premier bloc dans le circuit de mémoire 14 en tant que valeurs initiales #N(m) des probabilités de trajet direct pour le décodage du second bloc, et les probabilités de trajet direct a2N(m) (m = 0, 1, 2, 3) obtenues lors du décodage du second bloc comme valeurs initiales a2N(m) des probabilités de trajet direct pour le décodage du troisième bloc. De façon similaire, le circuit 19 de réglage de valeurs initiales écrit les probabilités de trajet inverse PN+D(m) (m = 0, 1, 2, 3) obtenues lors du décodage du second bloc, dans le circuit de mémoire 14 en tant que valeurs initiales PN+D(m) des probabilités de trajet inverse pour le décodage du premier bloc et les probabili tés de trajet inverse @2N+D(m) (m = 0, 1, 2, 3) obtenues lors du décodage du troisième bloc en tant que valeurs initiales P2N+D(m) des probabilités de trajet inverse par le décodage du second bloc. Ci-après on va décrire de façon détaillée le décodage des blocs individuels. Lors du décodage du premier bloc, les valeurs initiales des probabilités de trajet direct sont réglées sur a0 (0) = 1 et a0 (m) = 0 (pour m = 1, 2, 3) . Ensuite le circuit 13 de calcul des probabilités de trajet calcule les probabilités de trajet direct #k(m) successivement de k = 0 jusqu'à k = N+D conformément à l'expression récursive directe, et les mémorise dans la mémoire 15 de la métrique de trajets. En achevant le calcul des probabilités de trajet direct, l'unité 13 de calcul des probabilités de trajet calcule les probabilités de trajet inverse /3k (m) depuis k = m+D successivement depuis N+D jusqu'à k = 1. En ce qui concerne les valeurs initiales (3N+D(m) des probabilités de trajet inverse, PN+D (m) = 1/4 sont réglés (pour m = 0, 1, 2 3) dans le premier décodage, alors que les valeurs PN+D(m) (m = 0, 1, 2, 3) calculées lors décodage précé dent du second bloc sont réglées lors du second décodage et lors du décodage suivant. A partir des probabilités de trajet inverse et probabilités de trajet direct memorisées dans la mémoire 15 de la métrique du trajet, le circuit 16 de cal- de valeurs postérieures et le circuit 17 de calcul de valeurs externes calculent les valeurs postérieures Lk (k = ... , N+D-1) et les valeurs externes (k = 0, ..., N- des bits d'information dk (k = 0 ... , N+D-1). Les valeurs externes Lek sont mémorisées dans la mémoire de valeurs externes 5. Ici les valeurs externes des bits d'information dk (k = N, ..., N+D-1) ne sont pas mémorisées dans la mémoire de valeurs externes 5. Lors du décodage du second bloc, les probabilités de trajet direct ccN (m) (m = 0, 1, 2, 3) calculées lors du décodage du premier bloc sont réglées tout d'abord sur leurs valeurs initiales. Alors le circuit 13 de calcul de probabilités de trajet calcule les probabilités de trajet direct #k(m) depuis k = N jusqu'à k = 2N+D successivement, et les mémorise dans la mémoire 15 de metrique du trajet. A cet instant, étant donné que les probabilités de trajet direct calculées dans le premier bloc deviennent inutiles, on peut réaliser une écriture en surinscription sur les probabilités de trajet direct calculées dans le second bloc lors du décodage du second bloc. Après avoir achevé la détermination des probabi lités de trajet direct, le circuit 13 de calcul des proba bilités de trajet calcule les probabilités de trajet inverse (3k (m) successivement depuis k = 2N+D jusqu'à k = N. En ce qui concerne les valeurs initiales P2N+D(m) des probabilités de trajet inverse, valeurs (32N+D(m) = 1/4 (m = 0, 1, 2, 3) sont réglées lors du premier décodage et les valeurs (32N+D(m) (m = 0, 1, , 3) obtenues lors du décodage précédent du troisième bloc sont réglées lors du second décodage et du décodage suivant. Ensuite, à partir des probabilités de trajet inverse et des probabilités de trajet direct mémorisées dans la mémoire 15 de métrique du trajet, le circuit 16 de calcul de valeurs postérieures et circuit 17 de calcul de valeurs externes calculent les valeurs externes Lek (k = N, ..., 2N-1) des bits d'information dk et les mémorisent dans la mémoire de valeurs externes 5. Ici les valeurs externes des bits d'information = 2N, ..., 2N+D-1) ne sont pas mémorisées dans la mémoire de valeurs externes 5. Lors du décodage du troisième bloc, les probabi lités de trajet direct #2N(m) = 0, 1, 2, 3) calculées lors du décodage du second bloc sont réglées tout d'abord sur leurs valeurs initiales. Ensuite le circuit 13 de cal cul de probabilités de trajet calcule les probabilités de trajet direct #k(m) de k = 2N a k = 3N successivement et les mémorise dans la mémoire 15 de métrique du trajet. A cet instant, étant donné que les probabilités de trajet direct calculées lors du décodage du second bloc deviennent inutiles, un enregistrement en surinscription peut être effectué sur les probabilités trajet direct calculées lors du décodage du troisième bloc. Une fois achevée la determination des probabili tés de trajet direct, le circuit de calcul de probabi lités de trajet calcule les probabilités de trajet inverse (3k (m) successivement à partir de k = 3N jusqu'à k = 2N. Comme pour les valeurs initiales des probabilités de trajet inverse, ces valeurs sont réglées sur (33N (0) = 1 et p3N (m) = 0 (m = 1, 2, 3). Ensuite, à partir des probabilités de trajet inverse et des probabilités de trajet direct mémorisées dans la mémoire 15 de métrique du trajet, le circuit 16 de calcul des valeurs postérieures et le circuit 17 de calcul des valeurs externes calculent les valeurs postérieure Lk (k = 2N, ..., 3N-1) et les valeurs externes Lek (k = 2N, ..., 3N-1) des bits d'information dk (k = 2N, ..., 3N-1) et mémorisent les valeurs externes Lek (k = 2N, ..., 3N-1) dans la mémoire de valeurs externes 5. Par conséquent le premier décodage de la première séquence de code reçue (X1, Y1@ est achevé. De la même manière le premier décodage de la seconde séquence de code reçue {X2, Y2} est exécuté par division de la seconde séquence de code reçue (X2, Y2@ dans trois blocs, et par décodage séquentiel de ces derniers. Par ailleurs, le fait de prévoir les décodeurs 4C et 4D avec le circuit de suppression de poinçonnage comme dans la forme de réalisation 2 précédente permet de décoder le turbo-code poinçonné. Comme cela a été décrit précédemment, la présente forme de réalisation est configurée de telle sorte qu'elle divise la séquence de code reçue en une pluralité de blocs le long de l'axe des temps, et décode les blocs en séquence. Par conséquent ceci fournit l'avantage de permettre une réduction de la capacité de la mémoire métrique de trajets pour mémoriser les probabilités de trajet direct par un facteur n, n étant le nombre de divi sions (c'est-à-dire de blocs) de la séquence de code reçue. Bien que la capacité de la mémoire de valeurs de canaux, de la mémoire de valeurs externes et de la mémoire de la métrique de trajets augmente proportionnellement à la longueur de codes dans le décodage du turbo-code, la présente forme de réalisation 4 permet de limiter un accroissement de la capacité de la mémoire. En outre la présente forme de réalisation 4 divise la séquence de code reçue en les blocs de telle sorte qu'ils se chevauchent. Par conséquent ceci fournit 'avantage selon lequel les probabilités de trajet inverse peuvent être calculées d'une manière plus précise au niveau la limite des blocs. Bien que les décodeurs 4A-4E des formes de réa lisation précédentes exécutent le décodage MAP, peuvent exécuter d'autres systèmes de décodage tels que 'algorithme de Viterbi de sortie programmable le déco dage Log-MAP, ce qui permet d'obtenir des avantages simi laires. En outre, bien que les formes de réalisation précédentes 1-3 divisent chacune des première et seconde séquences de code reçues en deux blocs, et les décodent au moyen des décodeurs 4A et 4B (ou 4C et 4D) , le nombre des divisions et des décodeurs n'est pas limité à deux, mais peut être égal à trois ou plus. En outre, bien que la forme de réalisation 4 divise chacune des première et seconde séquences de code reçues en trois blocs, le nombre de divisions n'est pas limité à trois. REVENDICATIONS 1. Unité de décodage pour décoder une séquence de turbo-code, caractérisée en ce que ladite unité de décodage comprend une pluralité de décodeurs (4A et 4B ou 4C 4D) pour diviser une séquence de code reçue en une pluralité de blocs sur un axe des temps et pour décoder au moins deux blocs en parallèle. 2. Unité de décodage selon la revendication 1, caractérisée en ce que la séquence de code reçue est constituée par une première séquence de code reçue une seconde séquence de code reçue, que la première séquence de code reçue est constituée par une séquence reçue 'une séquence de bits d'information et une séquence reçue d'une première séquence de bits de parité produite à partir de la séquence de bits d'information, et la seconde séquence de code reçue est constituée par une séquence de bits produite imbrication de la séquence reçue de la séquence de bits d'information, et une séquence reçue d'une seconde séquence bits de parité produite à partir d'une séquence de bits obtenue par imbrication de la séquence de bits 'information, et que ladite unité de décodage comprend une mémoire de valeurs de canaux (2A-2C) pour mémoriser la première séquence de code reçue et la séquence reçue de la seconde séquence de bits de parité. 3. Unité de décodage selon la revendication 2, caractérisée en ce que ladite pluralité de décodeurs (4A et ou 4C et 4D) comprend au moins un premier décodeur (4A) un second décodeur (4B), dont chacun comprend une interface (11) de liaison à une mémoire de valeurs de canaux comprenant une table d'imbrication (11a) pour lire chacun de la pluralité de blocs des première et seconde séquences de code reçues à partir de ladite mémoire de valeurs de canaux (2A-2C). 4. Unité de décodage selon la revendication 3, caractérisée en ce que chacun de ladite pluralité de déco- deurs (4A et 4B ou 4C et 4D) comprend un circuit (12) de calcul de probabilités transition pour calculer des probabilités de transition directe et inverse à partir de valeurs de canaux et valeurs antérieures de chacun des blocs; un circuit (13) de calcul de probabilités trajet pour calculer des probabilités de trajet direct à partir des probabilités de transition directe et des pro- babilites de trajet inverse à partir des probabilités de transition inverse; un circuit (16) de calcul de valeurs postérieures pour calculer des valeurs postérieures à partir des probabilités de trajet direct, des probabilités transition inverse et des probabilités de trajet inverse et un circuit (17) de calcul de valeurs extérieures pour calculer des valeurs extérieures pour des bits d'information respectifs par soustraction des valeurs de canaux des valeurs antérieures correspondant aux bits d'information, à partir des valeurs postérieures. 5. Unité de décodage selon la revendication , caractérisée en ce que chacun de ladite pluralité de déco deurs ( 4B ou 4C et 4D) comprend en outre des moyens (14) pour envoyer à un autre desdits décodeurs un ensemble des probabilités de trajet direct des probabilités de trajet inverse finalement calculées; et un circuit (19) de réglage de valeurs initiales pour refiler les probabilités de trajet délivrées par un autre décodeur, en tant que valeurs initiales des probabi lités trajet. 6. Unité de décodage selon la revendication 4 dans laquelle la première séquence de bits de parité et seconde séquence de bits de parité sont poinçonnées avant transmission, et que chacun desdits décodeurs (4C et 4D) comprend un circuit (20) de suppression de poinçonnage pour insérer une valeur de fiabilité minimale à la place de valeurs de canaux correspondant à des bits poinçonnés des séquences de code reçues. 7. Unité de décodage selon la revendication 4, caractérisé en ce que chaque fois qu'une entrée de l'un des blocs a été réalisée, chacun des décodeurs (4A et 4B ou 4C 4D) commence à décoder le bloc et délivre des valeurs postérieures correspondant aux valeurs de canaux du bloc en tant que valeurs postérieures correspondant aux bits d'information du bloc. 8. Unité de décodage selon la revendication 7, caractérisée en ce qu'au moins un décodeur de ladite plu ralité de décodeurs (4A et 4B ou 4C et 4D) décode l'un des blocs dont l'entrée n'a pas encore été effectuée pour pro duire des valeurs postérieures du bloc, et utilise des valeurs correspondant aux valeurs postérieures en tant que valeurs antérieures du bloc, dont l'entrée a été effectuée. 9. Unité de décodage pour décoder une séquence de turbo-code, caractérisée en ce que ladite unité de décodage comprend un décodeur (4E) servant à diviser une séquence de code reçue en une pluralité de blocs le long 'un axe des temps, et pour décoder chacun des blocs en séquence. 10. Unité de décodage selon la revendication 9, caractérisée en ce qu'elle comporte en outre une mémoire de valeurs de canaux (2A-2C) pour mémoriser la séquence de code reçue, et que ledit décodeur comprend une interface (11) de mémoire de valeurs de canaux pour lire la séquence de code reçue bloc par bloc à partir de ladite mémoire de valeurs de canaux, un circuit (12) de calcul de probabilités de transition pour calculer des probabilités de transition directe et inverse à partir de valeurs de canaux et de valeurs antérieures de chacun des blocs, un circuit (13) de calcul de probabilités de traj pour calculer des probabilités de trajet direct à partir de probabilités de transition directe, et des pro- babil "_ de trajet inverse à partir des probabilités de transition inverse, un circuit (16) de calcul. de valeurs postérieures pour calculer des valeurs postérieures à partir des proba bilités de trajet direct, des probabilités de transition inverse et des probabilités de trajet inverse, et un circuit (17) de calcul de valeurs externes pour calculer des valeurs externes pour des bits respectifs d'information par soustraction des valeurs de canaux et des valeurs antérieures correspondant aux bits d'information, à part' des valeurs postérieures. 11. Unité de décodage selon la revendication 10 caractérisée en ce que n'importe quel bloc adjacent che vauche un autre bloc, sur une longueur prédéterminée. 12. Unité de codage/décodage comprenant une unité de codage pour produire une séquence de turbo-code à partir d' séquence de bits d'information, et une unité décodage pour décoder une séquence de turbo-code caractérisée en ce que ladite unité de codage comprend un premier codeur de composantes (61A) pour pro duire une première séquence de bits de parité à partir la séquence de bits d'information; une unité d'imbrication (62) pour imbriquer séquence de bits d'information, un second codeur de composantes (61B) pour - duire une seconde séquence de bits de parité à partir d'une séquence de bits d'information imbriquée, délivrée ladite unité d'imbrication, et un circuit de sortie (63) pour délivrer séquence de bits d'information et les signaux de sortie desdits premier et second codeurs de composantes, que ladite unité de décodage comprend une pluralité de décodeurs (4A et 4B ou 4C et pour diviser une première séquence de code reçue une seconde séquence de code reçue en une pluralité de blocs le long d'un axe des temps, et pour décoder au moins deux des blocs en parallèle, la première séquence de code reçue étant constituée par une séquence reçue de la séquence de bits information, et une séquence reçue de la première séquence de bits de parité, et la seconde séquence code reçue constituée par une séquence de bits produite par imbrication de la séquence de bits d'information une séquence reçue de la seconde séquence de bits de parité, et une mémoire de valeurs de canaux (2A-2C) pour mémoriser la première séquence de code reçue et la séquence reçue de la seconde séquence de bits de parité.