FR 2816108 A1 20020503 FR 0013949 A 20001030 Procédé de fabrication simultanée d'une paire de transistors à grilles isolées ayant respectivement un oxyde fin et un oxyde épais, et circuit intégré correspondant comprenant une telle paire de transistors. L'invention concerne la microélectronique, notamment la fabrication des circuits intégrés, plus particulièrement la fabrication simultanée d'une paire de transistors à grilles isolées dans un procédé connu par l'homme du métier sous la dénomination de"procédé double oxyde de grille". Le procédé"double oxyde de grille"consiste à réaliser simultanément un premier transistor présentant une couche épaisse d'oxyde de grille, par exemple ayant une épaisseur de l'ordre de 120 Â, et un deuxième transistor ayant un oxyde de grille fin (c'est-à-dire en fait plus fin que l'oxyde de grille du premier transistor) ayant par exemple une épaisseur de l'ordre de 50 À. On rappelle ici, à titre indicatif, qu'un transistor à oxyde fin peut être utilisé pour la réalisation de fonctions logiques, tandis qu'un transistor à oxyde épais, qui fonctionne à des tensions plus élevées (par exemple 5 volts) que les tensions de fonctionnement des transistors à oxyde fin, peut être utilisé pour la réalisation de fonctions analogiques. Par ailleurs, l'homme du métier sait qu'un transistor à grille isolée comporte des régions de drain et de source fortement dopées et des zones de source et de drain faiblement dopées (LDD : "Low Doped Drain" en langue anglaise) s'étendant sous les régions latérales isolantes (espaceurs) du transistor entre les régions de drain et de source fortement dopées, et la région de canal du transistor. Or, le transistor à oxyde fin nécessite une jonction abrupte entre la zone de source et de drain faiblement dopée et la région de canal afin de diminuer sa résistance d'accès et les effets de canal court. Mais, dans le procédé double oxyde de grille habituellement utilisé, l'implantation des zones de source et de drain faiblement dopées est effectuée non seulement pour le transistor à oxyde fin, mais également pour le transistor à oxyde épais. Or, pour ce transistor à oxyde épais fonctionnant à des tensions plus élevées, la jonction abrupte résultant de l'implantation des zones de source et de drain faiblement dopées entraîne un problème de fuite à l'état bloqué communément appelé par l'homme du métier (GIDL : "Gated Induced Drain Leakage"en langue anglaise) ainsi qu'un problème de fiabilité (porteurs chauds). L'invention vise à apporter une solution à ce problème. L'invention vise à améliorer le procédé"double oxyde de grille" de façon à réaliser simultanément un transistor à oxyde fin et un transistor à oxyde épais en ne dégradant pas les performances du transistor à oxyde fin tout en améliorant les performances du transistor à oxyde épais en terme de courant de fuite à l'état bloqué (GIDL) et de fiabilité. L'invention a également pour but de proposer une telle amélioration à un coût moindre. L'invention propose donc un procédé de fabrication simultané d'une paire de transistors à grilles isolées, un premier transistor de la paire présentant une couche d'oxyde de grille plus épaisse que la couche d'oxyde de grille du deuxième transistor de la paire. Ce procédé comprend pour chaque transistor une formation de la couche d'oxyde de grille, une formation de la grille flanquée de régions latérales isolantes (espaceurs), une formation de régions de drain et de source fortement dopées et une formation de zones de source et de drain faiblement dopées s'étendant sous les régions latérales isolantes entre les régions de drain et de source fortement dopées et la région de canal du transistor. Selon une caractéristique générale de l'invention, la formation des zones de source et de drain du deuxième transistor (c'est-à-dire le transistor à oxyde fin) comporte une première implantation d'un premier agent dopant ayant une première concentration et une implantation d'un deuxième agent dopant ayant une deuxième concentration plus faible que la première concentration. Par ailleurs, la formation des zones de source et de drain du premier transistor (c'est-à-dire le transistor à oxyde épais) comporte uniquement ladite implantation du deuxième agent dopant. Selon un mode de mise en oeuvre du procédé, l'implantation du premier agent dopant est effectuée de part et d'autre de la grille du deuxième transistor (transistor à oxyde fin) avant la formation des régions latérales isolantes, la zone active du premier transistor (transistor à oxyde épais) étant protégée par une couche de résine. Par ailleurs, l'implantation du deuxième agent dopant est une implantation oblique, par exemple à 45 , effectuée simultanément de part et d'autre des régions latérales isolantes associées aux grilles des deux transistors. Le premier et le deuxième transistors peuvent être tous deux des transistors à canal N (transistor NMOS). Dans ce cas, le premier agent dopant peut être de l'arsenic, tandis que le deuxième agent dopant peut être du phosphore. Ces deux agents dopants pourraient toutefois être identiques et formés par l'arsenic. Lorsqu'on utilise par exemple du phosphore et de l'arsenic, la jonction NLDD en phosphore du transistor à oxyde de grille épais a un caractère graduel tandis que la jonction NLDD du transistor à oxyde de grille fin, composée de phosphore et d'arsenic, conserve son caractère abrupte. Le premier et le deuxième transistors peuvent être également des transistors à canal P (transistor PMOS). Dans ce cas, le premier agent dopant et le deuxième agent dopant sont avantageusement identiques et constitués par du bore. L'invention a également pour objet un circuit intégré comprenant au moins une paire de transistors à grilles isolées fabriqués selon le procédé défini ci-avant. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 à 15 illustrent schématiquement les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention, permettant l'obtention d'une paire de transistors selon l'invention. Sur la figure 1, la référence 10 désigne un substrat initial en silicium, par exemple de type P. Dans ce substrat 10, ont été réalisées de façon classique et connue en soi des couches enterrées 11 de type P. Puis, également de façon classique et connue en soi, on a fait croître par épitaxie une couche de silicium N que l'on a gravée localement pour former des tranchées. Après remplissage de ces tranchées par un oxyde et polissage mécanochimique, on a obtenu des régions isolantes 15. Après avoir protégé la future zone active du transistor à oxyde épais par une couche de résine, on a procédé à une implantation classique de bore de façon à former d'une part un caisson de type P 12 ainsi que des caissons d'isolement 12 également de type P. Puis, après avoir protégé le caisson 12 et les puits 12 par une couche de résine, on a procédé à une autre implantation de type P dans la zone active du futur transistor à oxyde épais, de façon à réaliser un autre caisson 14. Cette implantation, bien connue de l'homme du métier, permet d'ajuster la tension de seuil du futur transistor à oxyde épais à des tensions relativement faibles. Toutes les étapes qui ont été décrites sommairement ci-avant sont parfaitement connues en elles-mêmes par l'homme du métier et ont conduit à la formation d'un substrat globalement désigné sous la référence 1. On fait croître ensuite, sur la surface supérieure du substrat 1, une première couche d'oxyde 2, par exemple du dioxyde de silicium, jusqu'à obtenir une épaisseur de l'ordre de 100 environ. Puis, après avoir protégé par un bloc de résine 3 la partie 20 de la couche d'oxyde 2 située au-dessus du caisson 14 entre les deux zones isolantes 15, on procède à une gravure partielle de la couche 2 comme illustré sur la figure 2. Après avoir retiré (figure 3) le bloc de résine 3, on fait croître sur la surface supérieure du substrat 1 et sur la surface supérieure de la portion résiduelle 20 de la couche d'oxyde 2, une deuxième couche d'oxyde 4 (par exemple du SiO2) ayant une épaisseur de 50 . La croissance de la couche d'oxyde 4 sur la surface supérieure du silicium conduit effectivement à un portion 40 ayant une épaisseur de 50 o A, tandis que la croissance de la couche 4 sur la portion résiduelle 20 de dioxyde de silicium conduit à une portion 41 de dioxyde de silicium ayant seulement une épaisseur de 20 environ. Ainsi, l'épaisseur d'oxyde de grille 2041 située au-dessus du caisson 14 (figure 4) a une épaisseur de l'ordre de 120 À, tandis que l'oxyde de grille 40 situé notamment au-dessus du caisson 13 a une épaisseur de l'ordre de 50 À. On dépose ensuite (figure 4) de façon classique et connue en soi une couche de polysilicium 5 destinée à former les futures grilles des deux transistors. Après avoir protégé le reste de la plaquette semiconductrice par un masque de résine 6, on réalise une préimplantation 7 du polysilicium de grille 5 de façon à conférer au matériau de grille un titre de conductivité conforme au type de transistor que l'on souhaite réaliser. En d'autres termes, dans le cas présent, puisque l'on va réaliser deux transistors à canal N (transistor NMOS), on va doper le matériau de grille par exemple avec de l'arsenic (de façon à conférer un type de conductivité N). On définit ensuite de façon classique et connu en soi (figure 6) la géométrie des futures grilles des deux transistors en utilisant deux blocs de résine 8. Puis, comme illustré sur la figure 7, on grave la couche de polysilicium 5 de part et d'autre des blocs de résine 8 jusqu'à atteindre la surface supérieure du substrat 1 et former ainsi, d'une part la grille 51 du futur transistor Tl à oxyde épais 401 et, d'autre part, la grille 52 du futur transistor T2 à oxyde fin 402. On procède ensuite (figures 8 et 9) à une implantation dans le caisson 13, et en particulier de part et d'autre de la grille 52, d'un premier agent dopant 16 ayant une première concentration. Cette implantation du premier agent dopant va contribuer à former les zones de source et de drain faiblement dopées du futur transistor à oxyde 20. Il s'agit d'une implantation de type N dans le cas d'un transistor NMOS (implantation NLDD). Le premier agent dopant 16 est ainsi par exemple de l'arsenic As. La concentration utilisée est de 2. 1014 cm-2 et l'implantation est effectuée avec une énergie de 50 keV. Il convient de noter ici que cette implantation du premier agent dopant 16 est effectuée avant la formation des régions latérales isolantes (espaceurs) du transistor à oxyde fin. En outre, la zone active de l'autre transistor (à oxyde épais) a été protégée pendant cette implantation par une couche de résine 9. Après retrait de la résine 9, on obtient la configuration illustrée sur la figure 9, sur laquelle sont représentées les zones implantées faiblement dopées 17 du futur transistor à oxyde fin, et sur laquelle on notera l'absence à ce stade, de zones faiblement dopées de part et d'autre de la grille 51 du futur transistor à oxyde épais. On procède ensuite, de façon classique et connue en soi (figure 10) à un dépôt 18 d'un empilement de couches isolantes formées par exemple d'oxyde TEOS (tétraorthosilicate d'éthyle) ayant une épaisseur par exemple de l'ordre de 200 surmontée d'une couche de nitrure de silicium d'une épaisseur de 800 À par exemple. Après gravure de cet empilement de couches 18, on obtient une grille 51 flanquée par des espaceurs 181 et une grille 52 flanquée par des espaceurs 182. On procède ensuite (figure 12), après avoir protégé le reste de la plaquette par une couche de résine 19, à une implantation classique 21 destinée à former les régions de drain et de source fortement dopées des deux transistors. Cette implantation 21, destinée à conférer un type de conductivité N+ aux régions de source et de drain, est par exemple effectuée avec de l'arsenic à une concentration de 4. 1015 cm-2 et une énergie de 60 keV. On procède ensuite à une implantation d'un deuxième agent dopant 22, simultanément de part et d'autre des régions latérales isolantes (espaceurs) 181 et 182 associées aux grilles 51 et 52 des futurs transistors. Bien que ce deuxième agent dopant puisse être également de l'arsenic, il a été observé que l'utilisation de phosphore étant préférable pour obtenir l'effet recherché par la présente invention, car il permet d'obtenir une jonction moins abrupte qu'une jonction obtenue avec de l'arsenic. La concentration de ce deuxième agent dopant 22 est par exemple de l'ordre de 10 cm-2. L'implantation est par ailleurs effectuée par exemple à une énergie de 40 keV ou moins. L'homme du métier aura noté que cette implantation avec le deuxième agent dopant permet de former les zones de source et de drain faiblement dopées du transistor Tl à oxyde épais. Par ailleurs, compte tenu que cette implantation a été effectuée de part et d'autre des espaceurs 181 notamment, elle a été choisie oblique de façon à permettre une extension de ces zones faiblement dopées sous les espaceurs 181 du transistor Tl. Il convient de noter aussi que l'implantation 22 aurait pu être effectuée avant l'implantation 21. Après retrait du masque de résine 19, on obtient les deux transistors Tl et T2 tels qu'illustrés sur la figure 13 et dont on va maintenant décrire plus en détail, en se référant plus particulièrement aux figures 14 et 15, les constitutions des zones faiblement dopées de source et de drain et des régions fortement dopées de source et de drain. Ainsi, comme illustré sur la figure 15, les zones faiblement dopées de source et de drain du transistor Tl à oxyde épais sont formées de la zone 61 implantée par le phosphore. Cette zone 61 se prolonge à l'extérieur de l'espaceur 181 par la région 71 fortement dopée N+ par l'arsenic. En ce qui concerne le transistor T2 à oxyde fin (figure 14), la région 72 fortement dopée N+ par l'arsenic (région de drain et de source) se prolonge sous l'espaceur et sous la grille par les zones faiblement dopées de source et de drain constituées ici de la zone 17 dopée à l'arsenic et de l'implantation additionnelle de phosphore 61. Le procédé selon l'invention permet donc de réaliser simultanément un transistor à oxyde de grille épais et un transistor à oxyde de grille fin, en réalisant une jonction NLDD graduelle au niveau des zones de source et de drain faiblement dopées, pour le transistor à oxyde épais, tout en conservant une jonction NLDD abrupte pour le transistor à oxyde de grille fin. En effet, l'implantation supplémentaire de phosphore 61 ne modifie pas le caractère abrupte de la jonction obtenue par l'implantation d'arsenic 17. Alors qu'avec un procédé classique double oxyde de grille, on obtenait un courant de fuite important à l'état bloqué (tension sur la grille nulle) et à une tension sur le drain égale à 5 volts, ce courant de fuite est maintenant inexistant à une tension de drain égale à 5 volts dans un transistor à oxyde épais obtenu par le procédé double oxyde de grille amélioré selon l'invention. L'apparition d'un courant de fuite est repoussée pour une tension de drain à l'état bloqué au moins égale à 7 volts. L'invention n'est pas limitée aux modes de mise en oeuvre et de réalisation qui viennent d'être décrits, mais en embrasse toutes les variantes. Ainsi, il eût été possible, au stade du procédé illustré sur la figure 8, de dégager également le caisson 14 et d'effectuer directement l'implantation du deuxième agent dopant (le phosphore par exemple à faible concentration) de façon à former à ce stade les zones de drain et de source faiblement dopées du transistor à oxyde épais. Dans ce cas, bien entendu, cette implantation, effectuée avant la formation des espaceurs, n'aurait pas eu besoin d'être une implantation oblique. Cependant, une telle variante de mise en oeuvre aurait nécessité ultérieurement la mise en place d'un masque de résine supplémentaire, de façon à masquer le caisson 14 du transistor à oxyde épais pour effectuer l'implantation 16 d'arsenic, à plus forte dose, permettant de compléter la formation des zones de source et de drain faiblement dopées du transistor à oxyde fin. La variante de mise en oeuvre illustrée sur la figure 8 offre ainsi l'avantage considérable de ne pas nécessiter l'utilisation d'un réticule supplémentaire et d'une étape de masquage spécifique supplémentaire pour la réalisation simultanée des deux transistors. En effet, au stade de la figure 8, il est simplement nécessaire de modifier au niveau du dessin du masque (pour le prolonger au niveau du caisson 14), le masque habituellement utilisé dans un procédé de fabrication CMOS et connu par l'homme du métier sous la dénomination"masque NLDD"et destiné à protéger les autres zones de la plaquette que l'on ne veut pas implanter. Enfin, bien que l'invention ait été décrite ici en détail pour des transistors à canal N, elle s'applique aussi à la réalisation simultanée de transistors à canal P. L'homme du métier saura effectuer les modifications nécessaires au niveau des types de conductivité des différentes couches enterrées et caissons à utiliser. Par ailleurs, dans le cas de la réalisation de transistors de type P, le premier agent dopant 16 et le deuxième agent dopant 22 peuvent être par exemple du bore. REVENDICATIONS 1. Procédé de fabrication simultanée d'une paire de transistors à grilles isolées, un premier transistor (Tl) de la paire présentant une couche d'oxyde de grille plus épaisse que la couche d'oxyde de grille du deuxième transistor (T2) de la paire, comprenant pour chaque transistor une formation de la couche d'oxyde de grille, une formation de la grille flanquée de régions latérales isolantes, une formation de régions de drain et de source fortement dopées et une formation de zones de source et de drain faiblement dopées s'étendant sous les régions latérales isolantes entre les régions de drain et de source fortement dopées et la région de canal du transistor, caractérisé par le fait que la formation des zones de source et de drain (17,61) du deuxième transistor (T2) comporte une implantation d'un premier agent dopant (16) ayant une première concentration et une implantation d'un deuxième agent dopant (22) ayant une deuxième concentration plus faible que la première concentration, et par le fait que la formation des zones de source et de drain (61) du premier transistor (Tl) comporte uniquement ladite implantation du deuxième agent dopant (22). 2. Procédé selon la revendication 1, caractérisé par le fait que l'implantation du premier agent dopant (16) est effectuée de part et d'autre de la grille du deuxième transistor avant la formation des régions latérales isolantes, la zone active du premier transistor (Tl) étant protégée par une couche de résine (9), et par le fait que l'implantation du deuxième agent dopant (22) est une implantation oblique effectuée simultanément de part et d'autre des régions latérales isolantes associées aux grilles des deux transistors. 3. Procédé selon la revendication 2, caractérisé par le fait que le premier et le deuxième transistors (Tl, T2) sont des transistors à canal N, et par le fait que le premier agent dopant est de l'arsenic tandis que le deuxième agent dopant est du phosphore. 4. Procédé selon la revendication 2, caractérisé par le fait que le premier et le deuxième transistors (Tl, T2) sont des transistors à canal P, et par le fait que le premier agent dopant et le deuxième agent dopant sont du bore. 5. Circuit intégré, caractérisé par le fait qu'il comprend au moins une paire de transistors à grilles isolées (Tl, T2) fabriqués selon le procédé défini dans l'une des revendications précédentes.