FR 2814611 A1 20020329 FR 0012182 A 20000926 CIRCUIT TAMPON POUR LA RECEPTION D'UN SIGNAL LOGIQUE La présente invention concerne un circuit tampon comprenant des moyens de transfert sur sa sortie d'un signal logique reçu en entrée. Dans les circuits intégrés, il est fréquent que des signaux logiques externes soient reçus par l'intermédiaire de circuits tampons ("buffers") assurant la mise en forme de ces signaux et l'adaptation d'impédance à l'entrée des circuits intégrés. De tels circuits tampons comprennent généralement des portes logiques qui présentent un seuil de basculement Vt ("trip-point") sensible aux variations de la tension d'alimentation Vcc qui leur est appliquée, ce qui peut entraîner des problèmes de réception dans certaines conditions de fonctionnement. A titre d'exemple, la figure 1 représente un mode de réalisation classique d'un circuit tampon 1, au moyen de deux portes inverseuses 2,3 en série. Chaque porte inverseuse comprend un transistor PMOS en série avec un transistor NMOS, la source du transistor PMOS étant polarisée par une tension d'alimentation Vcc et la source du transistor NMOS étant connectée à la masse. Le seuil de basculement Vt de ces portes inverseuses est généralement choisi égal à Vcc/2, par un choix adéquat des dimensions des transistors PMOS et NMOS. Sur l'exemple représenté, le circuit tampon 1 reçoit en entrée un signal d'horloge CLK1 et délivre un signal d'horloge CLK2 qui est supposé recopier le signal CLK1. Toutefois, certaines opérations, notamment l'émission de données, provoquent parfois un fort appel de courant dans l'étage de sortie d'un circuit intégré qui entraîne une baisse temporaire mais significative de la tension d'alimentation Vcc. Une telle baisse de la tension d'alimentation Vcc entraîne elle-même une baisse du seuil de basculement du circuit tampon 1, ce qui peut entraîner l'émission d'un signal parasite. Pour fixer les idées, les figures 2A à 2D illustrent les conséquences d'une baisse de la tension d'alimentation Vcc au moment de la réception d'un front descendant du signal d'horloge CLK1. On suppose ici que le circuit tampon 1 est agencé dans un circuit intégré comprenant des moyens d'émission de données synchrones. La figure 2A représente le front descendant du signal d'horloge CLK1 reçu par le circuit tampon et la figure 2D représente le signal d'horloge CLK2 délivré par le circuit tampon. La figure 2B représente une donnée DTX émise en synchronisation avec le front descendant du signal CLK1 et la figure 2C représente la tension d'alimentation Vcc appliquée aux portes inverseuses 2,3. Sur la figure 2A, le trait pointillé représente le seuil de basculement Vt des portes inverseuses 2,3, qui est ici égal à Vcc/2. A un instant ta, le signal d'horloge CLK1 présente un front descendant et commence à diminuer. A un instant tl, le signal d'horloge CLK1 atteint le seuil de basculement des portes 2,3 de sorte que la sortie du tampon 1 bascule, le signal d'horloge CLK2 passant également à 0. Le passage à 0 du signal d'horloge CLK2 déclenche l'émission d'une donnée synchrone, ici une donnée à 1 (fig. 2B), et l'émission de la donnée provoque une baisse significative de la tension Vcc (fig. 2C). Il s'ensuit que le seuil de basculement Vt des portes 2,3 diminue également (fig. 2A) et devient inférieur, à un instant t2, au signal d'horloge CLK1. Ainsi, les portes 2,3 basculent à nouveau et le signal d'horloge CLK2 passe à 1 alors qu'il devrait rester à 0. A un instant t3, la tension d'alimentation Vcc remonte, le seuil de basculement Vt remonte également et redevient supérieur au signal d'horloge CLK1, de sorte que le signal d'horloge CLK repasse à 0. En définitive, après le passage à 0 du signal d'horloge externe CLK1, on voit apparaître à la sortie du circuit tampon 1 un signal parasite de courte durée. Un tel signal parasite risque d'être traité comme une impulsion du signal d'horloge et entraîner une erreur de fonctionnement, par exemple l'émission d'une donnée avant que le"vrai"front descendant suivant du signal d'horloge externe n'apparaisse. La présente invention vise à pallier cet inconvénient. Plus particulièrement, un objectif de la présente invention est de prévoir un circuit tampon qui ne soit pas sensible à une baisse de la tension d'alimentation intervenant pendant la durée d'un front montant et/ou descendant du signal reçu en entrée. Cet objectif est atteint par un circuit tampon comprenant des moyens de transfert sur sa sortie d'un signal logique reçu en entrée, des moyens pour inhiber les moyens de transfert quand le signal logique présente un front montant ou descendant, pendant tout ou partie de la durée du front de variation du signal logique, et des moyens de mémorisation pour maintenir sur sa sortie la valeur logique qui y est présente, pendant les périodes d'inhibition des moyens de transfert. Selon un mode de réalisation, les moyens de transfert comprennent un interrupteur agencé entre l'entrée et la sortie du circuit tampon, l'interrupteur étant piloté par un signal d'inhibition délivré par les moyens d'inhibition. Selon un mode de réalisation, les moyens d'inhibition comprennent deux portes logiques dissymétriques présentant respectivement un seuil de basculement de faible valeur et un seuil de basculement de forte valeur, les portes logiques dissymétriques recevant en entrée le signal logique, et des moyens pour délivrer un signal d'inhibition lorsque le signal logique se trouve compris entre le seuil de basculement bas et le seuil de basculement haut des portes logiques dissymétriques. Selon un mode de réalisation, les portes logiques sont des portes inverseuses. Selon un mode de réalisation, les moyens pour délivrer le signal d'inhibition comprennent une porte logique recevant en entrée les signaux délivré par les portes logiques dissymétriques. Selon un mode de réalisation, la porte logique recevant en entrée les signaux délivré par les portes logiques dissymétriques est une porte OU EXCLUSIF ou NON OU EXCLUSIF Selon un mode de réalisation, les moyens de mémorisation comprennent deux portes inverseuses formant une cellule mémoire, une première porte inverseuse étant agencée entre l'entrée et la sortie du circuit tampon, une seconde porte inverseuse étant connectée entre la sortie et l'entrée de la première porte par l'intermédiaire d'un interrupteur piloté par un signal assurant la fermeture de cet interrupteur pendant les périodes d'inhibition. La présente invention concerne également un circuit intégré comprenant un circuit tampon selon l'invention. Selon un mode de réalisation, le circuit intégré reçoit un signal d'horloge externe par l'intermédiaire du circuit tampon. Le circuit intégré est par exemple une mémoire à entrée/sortie série. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un exemple de réalisation d'un circuit tampon selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite représente un circuit tampon classique, - les figures 2A à 2D précédemment décrites illustrent le problème technique que cherche à résoudre l'invention, - la figure 3 est le schéma électrique d'un exemple de réalisation d'un circuit tampon selon l'invention, - les figures 4A à 4E sont des chronogrammes illustrant le fonctionnement du circuit tampon de la figure 3, et la figure 5 représente schématiquement un circuit intégré recevant un signal d'horloge externe par l'intermédiaire d'un circuit tampon selon l'invention. La figure 3 représente un exemple de réalisation d'un circuit tampon BFl selon l'invention, recevant en entrée un signal logique Sin et délivrant un signal Sout. Le signal Sin est appliqué à l'entrée d'une porte inverseuse Il par l'intermédiaire d'un interrupteur SW1 piloté par un signal d'inhibition INHIB. L'interrupteur SW1 est ici un transistor NMOS qui reçoit sur son drain le signal Sin et sur sa grille le signal INHIB, la source du transistor étant connectée à l'entrée de la porte Il. La sortie de la porte Il est connectée à l'entrée d'une deuxième porte inverseuse 12 dont la sortie délivre le signal Sout. La sortie de la porte Il est également appliquée à l'entrée d'une porte inverseuse 13 par l'intermédiaire d'un interrupteur SW2, la sortie de la porte 13 étant connectée à l'entrée de la porte Il. L'interrupteur SW2, ici un transistor NMOS, est piloté sur sa grille par un signal/INHIB délivré par une porte inverseuse 14 recevant en entrée le signal INHIB. Le signal INHIB est délivré par un circuit d'inhibition IB comprenant ici deux portes inverseuses I5, 16 recevant chacune en entrée le signal Sin. Les portes I5, 16 délivrent des signaux Sa, Sb appliqués à une porte NXOR (NON OU EXCLUSIF) dont la sortie délivre le signal INHIB. La porte inverseuse 15 comprend un transistor PMOS P5 en série avec un transistor NMOS N6 et la porte inverseuse I6 comprend un transistor PMOS P6 en série avec un transistor NMOS N6. Le drain D de chaque transistor P5, P6 est connecté au drain D du transistor correspondant N5, N6. La source S de chaque transistor P5, P6 reçoit la tension d'alimentation Vcc du circuit tampon et la source S de chaque transistor N5, N6 est connectée à la masse. Les grilles des transistors P5, P6, N5, N6 reçoivent le signal Sin. Le signal Sa est prélevé sur le drain des transistors P5, N5 et le signal Sb est prélevé sur le drain des transistors P6, N6. Ainsi, la structure de chacune des portes inverseuses I5, 16 est en soi classique. Selon l'invention, les portes I5 et 16 sont dissymétriques et présentent des seuils de basculement différents. Plus particulièrement, la porte 15 présente un seuil de basculement Vtl de faible valeur tandis que la porte 16 présente un seuil de basculement Vth de forte valeur. Le seuil Vtl est par exemple égal à 0, 1 Vcc et le seuil Vth est par exemple égal à 0,9 Vcc. Les seuils de basculement Vtl, Vth sont obtenus par un choix adéquat des tailles des transistors P5, P6, N5, N6 et plus particulièrement par un choix adéquat du rapport W/L de chaque transistor (W/L représentant classiquement le rapport largeur W sur longueur L de grille). En appliquant les règles de l'art, les dimensions des transistors sont par exemple les suivantes : (W/L) p, = (W/L) NS (W/L) p, = 10 (W/L) N6 Les figures 4A à 4E illustrent le fonctionnement du circuit tampon BF1 lorsque le signal Sin passe de 0 à 1 puis de 1 à 0. La figure 4A représente le front montant et le front descendant du signal Sin. La figure 4B représente le signal Sa à la sortie de la porte 15. La figure 4C représente le signal Sb à la sortie de la porte 16. La figure 4D représente le signal INHIB à la sortie de la porte NXOR et la figure 4E représente le signal Sout à la sortie du circuit tampon BF1. Avant le passage à 1 du signal Sin, les signaux Sa et Sb sont à 1 et le signal INHIB est à 1. Le transistor SW1 est passant (équivalent à un interrupteur fermé) et le signal Sout est à 0. A un instant tl, le signal Sin commence à monter et atteint le seuil Vtl de la porte I5 et le signal Sa passe à 0. Le signal Sb étant toujours à l, le signal INHIB passe à 0. Le transistor SW1 se bloque (équivalent à un interrupteur ouvert) et le circuit tampon BF1 est inhibé puisque sa sortie se trouve isolée de son entrée. Au même instant, le signal/INHIB passe à 1, le transistor SW2 devient passant et la sortie de la porte Il se trouve connectée à l'entrée de la porte 13. Les portes Il, 13 se trouvent ainsi connectées tête-bêche et forment une cellule mémoire qui maintient le signal Saut dans son état initial, c'est-à-dire ici à 0. A un instant t2, le signal Sin atteint le seuil Vth de la porte 16 et le signal Sb passe à 0. Les deux signaux Sa, Sb étant à 0, le signal INHIB passe à 1. Le transistor SW1 redevient passant et le transistor SW2 est à nouveau bloqué. Le circuit tampon n'est plus dans l'état d'inhibition et de mémorisation de sa sortie. Le signal de sortie Sout recopie le signal d'entrée Sin et passe ainsi à 1. Bien entendu, on suppose ici que les portes inverseuses Il, 12 présentent un seuil de basculement Vt compris entre les seuils Vtl, Vth des portes I5 et I6, par exemple un seuil de basculement égal à Vcc/2. A un instant t3, le signal Sin commence à descendre et atteint le seuil Vth de la porte IG, de sorte que le signal Sb passe à 1. Le signal INHIB passe à 0 et le signal/INHIB passe à 1. Le circuit tampon se trouve à nouveau dans l'état inhibé, le signal Sout étant maintenu à 1 par la cellule mémoire formée par les portes Il, 13. A un instant t4, le signal Sin atteint le seuil Vtl de la porte I5 et le signal Sa passe à 1. Le circuit tampon n'est plus dans l'état d'inhibition et de mémorisation de sa sortie et le signal de sortie Saut passe à 0, recopiant le signal d'entrée Sin. En définitive, le circuit tampon BF1 est inhibé entre les instants tl et t2, lors d'un front montant du signal Sin, ainsi qu'entre les instants t3 et t4, lors d'un front descendant du signal Sin. Pendant ces périodes d'inhibition, la sortie du circuit tampon est verrouillée et est insensible aux variations éventuelles de la tension d'alimentation Vcc, qui pourraient affecter le seuil de basculement des portes Il, 12. En conséquence, le risque d'émission d'une impulsion parasite, décrit au préambule en relation avec la figure 2D, est supprimé par la présente invention. En pratique, la durée des périodes d'inhibition dépend de l'écart entre les seuils Vtl et Vth, qui sera de préférence choisi le plus grand possible. La durée des périodes d'inhibition dépend également de la pente des fronts montants ou descendants du signal d'entrée Sin et tend vers zéro à haute fréquence, de sorte que le circuit tampon selon l'invention peut, si besoin est, assurer le transfert de signaux d'horloge haute fréquence. Il apparaîtra clairement à l'homme de l'art que le circuit tampon selon l'invention est susceptible de diverses variantes de réalisation, notamment en ce qui concerne la forme et l'agencement de ses éléments constitutifs. La figure 5 illustre schématiquement une application d'un circuit tampon selon l'invention à un circuit intégré synchrone la. Le circuit intégré 10 comprend un coeur Il représenté schématiquement sous la forme d'un bloc, par exemple un coeur de mémoire programmable et effaçable électriquement à entrée/sortie série, agencé pour émettre des données sur réception d'une adresse de lecture, en synchronisation avec un signal d'horloge externe CLK1. Le circuit intégré la comprend en outre une plage Pl de réception d'une tension d'alimentation Vcc, une plage P2 de réception d'un potentiel de masse GND, une plage P3 de réception de données DTR (par exemple des bits d'adresse), une plage P4 de réception du signal d'horloge externe CLK1 et une plage PS pour l'émission de données DTX (par exemple des données lues dans le plan mémoire). Les plages PI à P5 sont connectées au moyen de fils métalliques 21 à des plages correspondantes Pi'à P5'd'un support d'interconnexion 20 sur lequel le circuit intégré 10 est agencé. Le signal d'horloge CLK1 est appliqué au coeur 11 du circuit intégré par l'intermédiaire d'un circuit tampon BF1 selon l'invention, connecté en entrée à la plage P4. Les données DTX émises par le coeur 11 du circuit intégré sont appliquées à la plage P5 par l'intermédiaire d'un étage de sortie comprenant deux portes inverseuses 12,13 en série. Lorsque de telles données sont émises bit à bit, par exemple en synchronisation avec des fronts descendants du signal d'horloge CLK1, le courant consommé par les portes inverseuses 12,13 de l'étage de sortie peut être important si la plage de contact P5'du support d'interconnexion présente une forte capacité parasite. Dans ces conditions, le courant important circulant dans les fils d'alimentation et de masse entraîne une chute de la tension d'alimentation Vcc (émission d'un 1, courant sortant) ou une augmentation du potentiel de masse GND (émission d'un 0, courant entrant). Grâce à la présente invention, le signal CLK2 délivré par le circuit tampon BF1 n'est pas sensible à de telles fluctuations de la tension Vcc, le circuit tampon BF1 étant inhibé pendant les fronts descendants du signal d'horloge CLK1. Un circuit tampon selon l'invention est bien entendu susceptible de divers autres applications. D'un point de vue fonctionnel, un circuit tampon selon l'invention peut être comparé à une sorte de"trigger de Schmitt logique"en ce qu'il présente une fonction de transfert comparable à celle d'un trigger de Schmitt classique sans en avoir les inconvénients. Il est donc susceptible de diverses application en remplacement d'un trigger de Schmitt, tout en restant opérationnel dans une grande plage de fréquences et dans une large gamme de valeurs de la tension d'alimentation Vcc, avantage que n'apportent pas les structures classiques de triggers de Schmitt. REVENDICATIONS 1. Circuit tampon (BF1) comprenant des moyens de transfert (SW1, Il, I2) sur sa sortie d'un signal logique (Si) reçu en entrée, caractérisé en ce qu'il comprend en outre : - des moyens (IB, INHIB) pour inhiber les moyens de transfert (SW1, Il, I2) quand le signal logique (Si) présente un front montant ou descendant, pendant tout ou partie (tl-t2, t3-t4) de la durée du front de variation du signal logique, et - des moyens de mémorisation (Il, I3, SW2) pour maintenir sur sa sortie (Sout) la valeur logique qui y est présente, pendant les périodes d'inhibition des moyens de transfert (SW1, Il, I2). 2. Circuit tampon selon la revendication 1, dans lequel les moyens de transfert comprennent un interrupteur (SW1) agencé entre l'entrée et la sortie du circuit tampon, l'interrupteur étant piloté par un signal d'inhibition (INHIB) délivré par les moyens d'inhibition. 3. Circuit tampon selon l'une des revendications 1 et 2, dans lequel les moyens d'inhibition (IB) comprennent : - deux portes logiques dissymétriques (IS, I6) présentant respectivement un seuil de basculement de faible valeur (Vtl) et un seuil de basculement de forte valeur (Vth), les portes logiques dissymétriques (IS, I6) recevant en entrée le signal logique (Sin), et - des moyens (NXOR) pour délivrer un signal d'inhibition (INHIB) lorsque le signal logique (Sin) se trouve compris entre le seuil de basculement bas (Vtl) et le seuil de basculement haut (Vth) des portes logiques dissymétriques (IS, 16). 4. Circuit tampon selon la revendication 3, caractérisé en ce que les portes logiques (I5, IG) sont des portes inverseuses. 5. Circuit tampon selon l'une des revendications 3 et 4, caractérisé en ce que les moyens pour délivrer le signal d'inhibition comprennent une porte logique recevant en entrée les signaux (Sa, Sb) délivré par les portes logiques dissymétriques. 6. Circuit tampon selon la revendication 5, dans lequel la porte logique recevant en entrée les signaux (Sa, Sb) délivré par les portes logiques dissymétriques est une porte OU EXCLUSIF ou NON OU EXCLUSIF 7. Circuit tampon selon l'une des revendications 1 à 6, caractérisé en ce que les moyens de mémorisation comprennent deux portes inverseuses (Il, I3) formant une cellule mémoire, une première porte inverseuse (Il) étant agencée entre l'entrée et la sortie du circuit tampon, une seconde porte inverseuse (I3) étant connectée entre la sortie et l'entrée de la première porte (Il) par l'intermédiaire d'un interrupteur (SW2) piloté par un signal (/INHIB) assurant la fermeture de cet interrupteur (SW2) pendant les périodes d'inhibition. 8. Circuit intégré (10), caractérisé en ce qu'il comprend un circuit tampon (BF1) selon l'une des revendications 1 à 7. 9. Circuit intégré selon la revendication 8, caractérisé en ce qu'il reçoit un signal d'horloge externe (CLK1) par l'intermédiaire du circuit tampon (BF1). 10. Circuit intégré selon l'une des revendications 8 et 9, caractérisé en ce qu'il forme une mémoire à entrée/sortie série.