FR 2817688 A1 20020607 FR 0115716 A 20011205 SYSTEME DE TRANSMISSION A HAUTE VITESSE AYANT UN FAIBLE RETARD ARRIERE-PLAN DE L'INVENTION La présente invention concerne un système de transmission à haute vitesse ayant un faible retard destiné à être utilisé dans une unité de traitement d'informations, plus particulièrement l'amélioration d'un système de transmission à haute vitesse qui transmet un signal série en utilisant une pluralité de lignes de transmission dans un système de transmission qui est utilisé pour la transmission de données entre une pluralité de processeurs et entre le processeur et une mémoire, qui nécessite une transmission de données à large bande très rapide. De manière classique, dans un tel système de transmission à large bande très rapide, généralement, la transmission des données parallèles s'effectuait pendant une période ou plusieurs périodes entre des unités ayant des horloges synchronisées par l'utilisation d'une pluralité de lignes de transmission en parallèle. Depuis peu, de plus en plus de transmissions à large bande ont été nécessaires, le nombre de signaux parallèles a augmenté et la réduction du nombre de signaux de circuit LSI (intégration à grande échelle) a été demandée étant donné que le nombre de signaux d'entrée/sortie a considérablement augmenté. De manière à répondre à cette demande, par exemple, comme présenté dans le document High Performance Parallel Interface 6400 Mbit/s Physical Layer (HIPPI-6400-PH ANSI X3xxx.199x), il a été proposé de transmettre un signal de données série à haute vitesse et avec une large bande par l'utilisation d'une pluralité de lignes de transmission. De manière à recevoir correctement les données à haute vitesse, il est nécessaire d'échantillonner un signal de données présentant une forme d'onde de transmission déformée par un support de transmission tel qu'un câble dans une région de détermination étroite de données appelée un #il. A cette fin, l'altération de phase d'un front de montée ou retardé qui varie toujours est surveillée constamment, et une horloge d'échantillonnage est régulée au centre des points d'altération des données par l'utilisation d'une boucle à verrouillage de phase (PLL) afin de recevoir les données. Mais, dans une technique présentée dans ce document de l'art antérieur, comme montré sur la figure 14, en ajoutant un bit aux 4 bits du signal de données, un signal est inversé de telle sorte que les rapports de 1 et de 0 deviennent identiques, de telle manière que l'occurrence de 0 et de 1 soit supprimée pour faire en sorte que l'altération se produise constamment. Par ailleurs, dans une ligne de transmission unique, telle qu'une technologie Fiber Channel (ANSI XT11 Fiber Channel Physical and Transmission Protocol) de manière à réduire les nombres de 1 et de 0 (zéro) qui sont continus, une technique de conversion de 8 bits en 10 bits a été utilisée. Par exemple, dans le document JP-A-340839/1999, une unité de transmission série de signaux parallèles adaptée pour fournir, du côté d'envoi, des moyens d'ajout de bit de séparation/conversion parallèle-série pour ajouter un signal de synchronisation à un signal de données parallèles afin de le convertir en un signal de données série, et pour fournir, du côté de réception, des moyens de suppression de bit de séparation/conversion série-parallèle pour supprimer un bit de séparation du signal de données série afin de le convertir en un signal de données parallèles, a été présentée. Par ailleurs, dans le document JP-A-216744/2000, une unité de transmission de données qui comprend des moyens d'ajout de code de synchronisation pour ajouter un code de synchronisation pendant une période spécifique de données parallèles et des moyens de conversion parallèle-série pour convertir les données parallèles auxquelles le code de synchronisation a été ajouté en données série, a été présentée. Au contraire, dans l'art antérieur décrit cidessus, il existait un problème en ce que, par exemple, étant donné qu'un bit (ou deux bits) de séparation était ajouté aux données de 4 bits (ou de 8 bits), 80 % du signal de données transmis consistaient en des données réelles, de telle manière qu'afin de transmettre le même volume de données, il était nécessaire d'utiliser un volume de circuit et de ligne de transmission 1,25 fois supérieur ou de multiplier la vitesse de transmission par 1,25. Par ailleurs, étant donné qu'il faut du temps pour convertir les données de 4 bits (ou de 8 bits) en données de 5 bits (ou de 10 bits) de telle sorte que les rapports de 1 et de 0 deviennent identiques et qu'il faut du temps pour convertir les données de 5 bits (ou de 10 bits) en données de 4 bits (ou de 8 bits), il existait un problème en ce qu'il fallait du temps (appelé ci-après retard) pour que le côté de réception récupère les données originales et les sorte une fois que les données qui avaient été transmises avaient été entrées, et même si la transmission pouvait être effectuée à haute vitesse, l'instant pour qu'elles soient utilisées en tant que données était retardé. Mais, dans le cas où les 4 bits (ou 8 bits) ne sont pas convertis en 5 bits (ou 10 bits), un bit de redondance n'est pas ajouté et un signal de données prend une valeur libre, de telle manière que des moyens pour établir une chaîne de signaux spécifiques en tant que début des données ne peuvent pas être utilisés et, de plus, il n'est pas possible de garantir qu'une chaîne de signaux soit modifiée en 1 et 0, de telle manière qu'un problème se pose en ce qu'une horloge d'échantillonnage ne peut pas être régulée constamment. RESUME DE L'INVENTION La présente invention est réalisée afin de résoudre les problèmes mentionnés ci-dessus. Un objet de la présente invention consiste en ce que, dans le système de transmission à haute vitesse dans lequel une pluralité de lignes de transmission sont utilisées, dans chaque ligne de transmission, un signal de données parallèles envoyé en utilisant une horloge système est converti en un signal de données série et transmis ; les signaux de données dont les temps d'arrivée diffèrent parce qu'ils ont été transmis sur une pluralité de lignes de transmission sont échantillonnés avec l'horloge d'échantillonnage régulée au centre des données du côté de réception ; en même temps, un signal de données série est converti en un signal de données parallèles ; et les données originales sont récupérées en les synchronisant avec l'horloge système, un rapport entre un signal de données réelles et un signal de données de transmission est augmenté sans ajouter de bits de redondance au signal de données, de telle manière que la capacité de transmission maximum est réalisée par l'utilisation d'une faible capacité de circuit et une faible vitesse de transmission et, en même temps, le système de transmission à haute vitesse ayant un faible retard dans lequel le retard a été minimisé est réalisé. Les objectifs sont atteints par un système de transmission à haute vitesse ayant un faible retard comprenant une pluralité de premiers circuits de transmission d'un côté d'envoi et une pluralité de premiers circuits de traitement de données d'un côté de réception, respectivement, lesdits premiers circuits de transmission et lesdits premiers circuits de traitement de données ayant été connectés les uns aux autres par l'intermédiaire d'une ligne de transmission, dans lequel, sont prévus, un deuxième circuit de transmission (300), une ligne de transmission (900) et un deuxième circuit de traitement de données (700), de manière à réguler un circuit DLL (620) qui régule la synchronisation d'une horloge d'échantillonnage d'un signal de données dudit premier circuit de traitement de données (600), et dans lequel, lorsqu'une deuxième chaîne de signaux spécifiques a été envoyée, un signal de début de régulation est distribué par ledit deuxième circuit de traitement de données (700), et dans lequel, la régulation est effectué pour ledit circuit DLL (620) par une chaîne de signaux de régulation, et dans lequel les données commençant par un bit à la suite d'une première chaîne de signaux spécifiques détectée dans un signal de données pour lequel une conversion série-parallèle a été effectuée sont écrites dans un circuit FIFO (660), en même temps, une adresse de lecture sychronisée avec une horloge système (CLKSYS) est générée à partir d'une troisième chaîne de signaux spécifiques qui est arrivée dans ledit deuxième circuit de traitement de données (700), et de telle manière que la récupération des données soit effectuée. Par ailleurs, les objectifs sont atteints par un système de transmission à haute vitesse ayant un faible retard comprenant une pluralité de premiers circuits de transmission d'un côté d'envoi et une pluralité de premiers circuits de traitement de données d'un côté de réception, respectivement, lesdits premiers circuits de transmission et lesdits premiers circuits de traitement ayant été connectés les uns aux autres par l'intermédiaire d'une ligne de transmission, comprenant : une pluralité de premiers circuits de transmission (200) comprenant : un registre de n (un multiple de 2) bits (210) qui reçoit des données avec une horloge système (CLKSYS) avec laquelle l'entrée parallèle ci-dessus a été préparée en divisant des données parallèles d'entrée, ou une horloge ayant la même fréquence que l'horloge système (CLKSYS) ci-dessus ; et des circuits de conversion parallèle-série (220 et 230) qui convertissent un signal de données parallèles qui est sorti dudit registre de n (un multiple de 2) bits (210) en un signal de données série en utilisant une horloge pour la transmission ayant une fréquence multipliée par n/2, qui était synchronisée avec l'horloge système (CLKSYS), ou une horloge divisée de ladite horloge pour la transmission ; lorsqu'une chaîne de données non valides, une chaîne de signaux de régulation qui change sûrement en 1 et en 0, et une première chaîne de signaux spécifiques sortent selon une période libre ou une certaine période dudit premier circuit de transmission (200), de telle sorte que les instants de début de la chaîne de données non valides et d'une deuxième chaîne de signaux spécifiques deviennent identiques et que les instants de fin de la première chaîne de signaux spécifiques et d'une troisième chaîne de signaux spécifiques deviennent identiques, un circuit logique de commande de régulation (400) qui génère la deuxième chaîne de signaux spécifiques, la chaîne de signaux de régulation qui change sûrement en 1 et en 0, et la troisième chaîne de signaux spécifiques ; des deuxièmes circuits de transmission (300) comprenant : un registre de n bits (310) qui reçoit un signal de sortie dudit circuit logique de commande de régulation (400) avec l'horloge système (CLKSYS) ou une horloge ayant la même fréquence que l'horloge système (CLKSYS) ci-dessus ; et des circuits de conversion parallèle-série (320 et 330) qui convertissent un signal de données parallèles qui est sorti de ce registre de n bits (310) en un signal de données série utilisant une horloge pour la transmission ayant une fréquence multipliée par n/2, qui était synchronisée avec l'horloge système (CLKSYS), ou une horloge démultipliée de ladite horloge pour la transmission ; ladite pluralité de circuits de traitement de données (600) comprenant : un circuit DLL (620) qui effectue une comparaison de phase entre la sortie du circuit DLL (620) qui fait que, à l'entrée, l'horloge pour la transmission ayant une fréquence multipliée par n/2 de l'horloge système (CLKSYS) est synchronisée avec l'horloge pour la transmission utilisée dans lesdits premiers circuits de transmission (200), et un signal de données série provenant desdits circuits de transmission (200) afin de réguler une horloge d'échantillonnage de manière à obtenir la synchronisation au centre des données ; des circuits d'échantillonnage et de conversion série-parallèle (630 et 640) qui échantillonnent un signal de données série à partir de l'horloge d'échantillonnage afin de le convertir en un signal de données parallèles ; un premier circuit de détection de début aligné (650) qui réinitialise un signal de commande de régulation (strt) indiquant un début de régulation et une fin de régulation dudit circuit DLL (620) lorsque le signal de début de régulation sort, libère un maintien d'une bascule bistable qui a mémorisé une position de bit de tête, compare la première chaîne de signaux spécifiques avec un signal de données parallèles qui est sorti desdits circuits de conversion série-parallèle (630 et 640) qui positionne le signal de commande de régulation (strt) dans le cas où elles correspondaient lorsque le signal de régulation (strt) a été réinitialisé, et mémorise et maintient la position de bit de tête ; un circuit d'alignement (650) qui invalide la sortie avec le signal de commande de régulation (strt) réinitialisé par le premier circuit de détection de début aligné (650) et, en fonction du résultat de la mémorisation de la position de bit de tête dudit premier circuit de détection de début aligné (650) lorsque le signal de commande de régulation (strt) a été positionné dans ledit premier circuit de détection de début aligné (650), sort n bits en commençant par un bit qui suit la chaîne de signaux, qui correspondait, comme données tous les n bits ; un circuit de génération d'adresses d'écriture (661) qui s'arrête lorsque le signal de commande de régulation (strt) dudit premier circuit de détection de début aligné (650) est réinitialisé, et génère des adresses d'écriture qui évoluent de l'adresse 0 jusqu'à l'adresse (m-1) lorsqu'il est positionné ; un circuit FIFO de n bits et m adresses (660) dans lequel la sortie dudit circuit d'alignement (650) est écrite de manière séquentielle à l'adresse désignée conformément à la sortie de ce circuit de génération d'adresses d'écriture (661) ; un multiplexeur de n bits et m voies (670) sélectionne un signal de données de l'adresse désignée par l'adresse de lecture écrit dans ledit circuit FIFO de n bits et m adresses (660), qui est synchronisé avec l'horloge système (CLKSYS) ; et un registre de n bits (680) dans lequel est écrite la sortie de ce multiplexeur de n bits et m voies (670) ; un deuxième circuit de traitement de données (700) qui comprend : un circuit DLL (720) qui effectue une comparaison de phase entre la sortie du circuit DLL (720) qui fait que, à l'entrée, l'horloge pour la transmission ayant une fréquence multipliée par n/2 de l'horloge système (CLKSYS) est synchronisée avec l'horloge pour la transmission utilisée dans lesdits deuxièmes circuits de transmission (300), et un signal de données série provenant desdits deuxièmes circuits de transmission 300) afin de réguler une horloge d'échantillonnage de manière à obtenir la synchronisation d'échantillonnage au centre des données ; des circuits d'échantillonnage et de conversion série-parallèle (730 et 740) qui échantillonnent un signal de données série avec une horloge d'échantillonnage afin de le convertir en un signal de données parallèles; un deuxième circuit de détection de début aligné (750) qui compare la sortie desdits circuits d'échantillonnage et de conversion série-parallèle (730 et 740) avec la deuxième chaîne de signaux spécifiques, prépare un signal de début de régulation avec une durée d'impulsion donnée indiquant la régulation dudit circuit DLL (720) lorsqu'elles correspondent, le distribue audit premier circuit de traitement de données (600), réinitialise un signal de fin de régulation, compare la sortie desdits circuits de conversion série-parallèle (730 et 740) avec une troisième chaîne de signaux spécifiques, et positionne un signal de fin de régulation lorsqu'elles correspondent ; un circuit de synchronisation (760) qui synchronise le signal de fin de régulation avec l'horloge système (CLKSYS) et sort un signal de début d'adresse de lecture selon la synchronisation de sortie du signal de début d'adresse de lecture après que la sortie dudit circuit d'alignement (650) ait été écrite dans ledit circuit FIFO de n bits et m adresses (660) et, de plus, avant que les données suivantes ne soient écrites à la même adresse dans ledit circuit FIFO de n bits et m adresses (660) de ladite pluralité desdits premiers circuits de traitement de données (600) ; un circuit de génération d'adresses de lecture (770) qui s'arrête lorsque le signal de début d'adresse de lecture provenant de ce circuit de synchronisation (760) est réinitialisé, et distribue les adresses de lecture qui sont générées de manière séquentielle en évoluant de l'adresse 0 à l'adresse (m-1) et, de plus, désigne en même temps la même adresse pour une pluralité desdits circuits FIFO de n bits et m adresses (660) dudit premier circuit de traitement de données (600) lorsqu'un signal de début d'adresse de lecture provenant de ce circuit de synchronisation (760) est fixé. Des moyens pour effectuer les tâches dans le système de transmission à haute vitesse ayant un faible retard de la présente invention et les caractéristiques de la présente invention vont maintenant être illustrés, en faisant référence à la figure 1 et à la figure 2. Le système de transmission à haute vitesse ayant un faible retard de la présente invention est caractérisé par l'ajout à un système de transmission à haute vitesse comprenant une pluralité de lignes de transmission 800 : du côté d'envoi, une pluralité de premiers circuits de transmission 200 qui comprennent : un registre de n bits 210 qui reçoit des données avec une horloge système CLKSYS avec laquelle le signal parallèle d'entrée a été préparé en divisant le signal parallèle d'entrée, ou une horloge ayant la même fréquence ; des circuits de conversion parallèle-série (multiplexeur n/2:1 220 et multiplexeur 2:1 230) qui convertissent la sortie du registre de n bits 210 en signaux d'entrée série en utilisant une horloge pour la transmission avec une fréquence multipliée par n/2, qui était synchronisée avec l'horloge système CLKSYS, ou une horloge divisée de l'horloge pour la transmission ; un circuit de commande de pré-accentuation 230 (ciaprès, plusieurs circuits qui sont illustrés dans le même bloc du dessin seront expliqués en ajoutant la même marque de symbole) qui commande une fonction de pré-accentuation pour augmenter l'amplitude de sortie d'un dispositif de commande 240, lorsque le signal de données est différent d'un signal qui est devant une partie de données, et pour réduire celle-ci lorsqu'il est identique ; et le dispositif de commande 240 qui génère le signal de données pré-accentué conformément à la sortie du circuit de commande de pré-accentuation 230 ; du côté de réception, une pluralité de premiers circuits de traitement de données 600 qui comprennent : un circuit DLL (à boucle à verrouillage de retard) 620 qui consiste en un type de circuits PLL (à boucle à verrouillage de phase), qui compare le signal de données avec la sortie du circuit DLL 620 qui fait que, à l'entrée, l'horloge pour la transmission ayant une fréquence multipliée par n/2 de l'horloge système CLKSYS est synchronisée avec l'horloge pour la transmission utilisée dans les premiers circuits de transmission 200, et régule l'horloge d'échantillonnage de manière à maintenir la synchronisation d'échantillonnage au centre des données ; des circuits d'échantillonnage et de conversion série-parallèle (échantillonneur et démultiplexeur 1 :2 et démultiplexeur l:n/2 640) qui échantillonnent le signal série avec l'horloge d'échantillonnage pour le convertir en signal parallèle ; un premier circuit de détection de début aligné 650 qui réinitialise un signal de commande de régulation strt ordonnant un début de régulation et une fin de régulation du circuit DLL 620 lorsqu'un signal de début de régulation arrive, libère un maintien d'une bascule bistable qui mémorisait une position de bit de tête, compare une première chaîne de signaux spécifiques avec la sortie du circuit de conversion série-parallèle, positionne le signal de commande de régulation strt dans le cas où elles correspondaient lorsque le signal de commande de régulation strt a été réinitialisé, et mémorise et maintient la position de bit de tête ; un circuit d'alignement 650 qui invalide la sortie par le signal de commande de régulation réinitialisé strt, et sort en tant que données, n bits en commençant par le bit qui suit la chaîne de signaux, qui correspondait, tous les n bits lorsque le signal de commande de régulation strt a été réinitialisé, en fonction du résultat de la mémorisation de la position de bit de tête du premier circuit de détection de début aligné 650 ; un circuit de génération d'adresses d'écriture 661 (voir figure 10) qui s'arrête lorsque le signal de commande de régulation strt est réinitialisé et génère une adresse d'écriture qui évolue de l'adresse 0 à l'adresse (m-1) lorsqu'il est positionné ; un circuit FIFO de n bits et m adresses 660 qui écrit de manière séquentielle la sortie du circuit d'alignement 650 à l'adresse désignée conformément à la sortie du circuit de génération d'adresses d'écriture 661 ; multiplexeur de n bits et m voies 670 qui sélectionne le signal de données de l'adresse désignée par l'adresse de lecture écrite dans le circuit FIFO de n bits et m adresses 660, synchronisé avec l'horloge système CLKSYS ; et un registre de n bits 680 dans lequel est écrite la sortie du multiplexeur de n bits et m voies 670 ; un circuit de transmission 330 comprenant : lorsqu'une chaîne de données non valides, une chaîne de signaux de régulation qui change sûrement en 1 et 0, et une première chaîne de signaux spécifiques sortent du premier circuit de transmission 200, un circuit logique de commande de régulation 400 qui génère la deuxième chaîne de signaux spécifiques, la chaîne de signaux de régulation qui change sûrement en 1 et 0, et la troisième chaîne de signaux spécifiques de telle sorte que les instants de début de la chaîne de données non valides et de la deuxième chaîne de signaux spécifiques deviennent identiques et que les instants de fin de la première chaîne de signaux spécifiques et la troisième chaîne de signaux spécifiques deviennent identiques ; un registre de n bits 310 dont une configuration de circuit est identique à celle du premier circuit de transmission 200, qui reçoit le signal de sortie du circuit logique de commande de régulation 400 ; des circuits de conversion parallèle-série (multiplexeur n/2:1 320 et multiplexeur 2 :1 qui convertissent la sortie du registre de n bits 310 en signal de données série ; un circuit de commande de pré-accentuation 330 qui commande une fonction de pré-accentuation pour augmenter l'amplitude de sortie d'un dispositif de commande 340, lorsque le signal de données est différent de celui qui est devant une partie de données, et pour réduire celle-ci lorsqu'il est identique ; et le dispositif de commande 340 qui génère le signal de données pré-accentué conformément à la sortie du circuit de commande de pré-accentuation 330 ; un deuxième circuit de traitement de données 700 qui comprend : un circuit DLL 720 et des circuits d'échantillonnage et de conversion série-parallèle (échantillonneur et démultiplexeur 1:2 730 et démultiplexeur l:n 740) de manière similaire au premier circuit de traitement de données 600 ; deuxième circuit de détection de début aligné 750 qui compare la sortie des circuits d'échantillonnage et de conversion série-parallèle avec la deuxième chaîne de signaux spécifiques, lorsqu'elles correspondent, prépare le signal de début de régulation avec une durée d'impulsion donnée ordonnant la régulation des circuits DLL 620 et 720 afin de le distribuer au premier circuit de traitement de données 600, réinitialise le signal de fin de régulation, compare la sortie des circuits de conversion série-parallèle avec la troisième chaîne de signaux spécifiques et, lorsqu'elles correspondent, positionne le signal de fin de régulation ; un circuit de synchronisation 760 qui synchronise le signal de fin de régulation avec l'horloge système CLKSYS et sort un signal de début d'adresse de lecture qui fait correspondre la synchronisation de génération de l'adresse de lecture à la synchronisation de génération de l'adresse de lecture après que la sortie du circuit d'alignement 650 ait été écrite dans le circuit FIFO de n bits et m adresses 660 et, de plus, avant que les données suivantes aient été écrites à la même adresse dans le circuit FIFO de n bits et m adresses 660 de tous les premiers circuits de traitement de données 600 ; et un circuit de génération d'adresses de lecture 770 qui s'arrête lorsque le signal de début d'adresse de lecture provenant du circuit de synchronisation 760 est réinitialisé et distribue l'adresse de lecture qui apparaît de manière séquentielle en évoluant de l'adresse 0 à l'adresse (m-1) lorsque le signal de début d'adresse de lecture provenant du circuit de synchronisation 760 est positionné, et, de plus, désigne en même temps la même adresse à une pluralité de circuits FIFO de n bits et m adresses 660 du premier circuit de traitement de données 600. Dans l'horloge pour la transmission ayant une fréquence multipliée par n/2, qui était synchronisée avec l'horloge système CLKSYS, l'horloge système CLKSYS ou le signal ayant la même fréquence ou une fréquence 1/entier, qui présente une certaine relation de phase avec l'horloge système CLKSYS, est fixée à l'horloge REF (horloge de référence), un circuit PLL analogique est utilisé qui génère l'horloge pour la transmission ayant une fréquence multipliée par n/2 de l'horloge système CLKSYS, qui a la même phase que l'horloge système CLKSYS toutes les n/2 périodes, comme montré sur la figure 1, un premier circuit PLL analogique 100 du côté d'envoi et un deuxième circuit PLL analogique 500 du côté de réception sont prévus, et l'horloge pour la transmission est distribuée aux circuits qui en ont besoin de chacun du côté d'envoi et du côté de réception. Par ailleurs, comme dans le système de transmission à haute vitesse avec une technique à sources synchrones ayant un faible retard montré sur la figure 2, le deuxième circuit PLL analogique 500 peut être omis, l'horloge pour la transmission est transmise du premier circuit PLL analogique 100 au côté de réception par l'intermédiaire du dispositif de commande 140, de la ligne de transmission 1000 et du récepteur 540, et est distribuée au premier circuit de traitement de données 600 et au deuxième circuit de traitement de données 700. Dans une telle configuration, pour le signal de données, qui ne contient pas le bit de redondance dans la chaîne de signaux de données, pour laquelle des moyens pour établir une chaîne de signaux spécifiques comme début des données de sorte qu'une valeur libre soit prise ne peuvent pas être utilisés, et dont la modification en 1 et 0 n'est pas garantie, lorsque la chaîne de données non valides, la chaîne de signaux de régulation qui change sûrement en 1 et 0, et la première chaîne de signaux spécifiques sortent, le deuxième circuit de transmission 300 est amené à sortir la deuxième chaîne de signaux spécifiques (même s'il s'agit d'un bit, il devrait être considéré qu'il est devenu 1), la chaîne de signaux de régulation, et la troisième chaîne de signaux spécifiques, et le premier circuit de transmission 200 est amené à sortir la chaîne de données non valides, la chaîne de signaux de régulation et la première chaîne de signaux spécifiques selon une certaine période ou une période libre de telle sorte que les instants de début de la chaîne de données non valides et de la deuxième chaîne de signaux spécifiques deviennent identiques et que les instants de fin de la première chaîne de signaux spécifiques et de la deuxième chaîne de signaux spécifiques deviennent identiques, de telle manière que, si la deuxième chaîne de signaux spécifiques est arrivée, le deuxième circuit de traitement de données 700 prépare le signal de début de régulation du circuit DLL 620 pour effectuer la régulation par le circuit DLL 620 de l'horloge d'échantillonnage parmi la deuxième chaîne de signaux spécifiques, la chaîne de signaux de régulation et la troisième chaîne de signaux spécifiques, pour arrêter la génération de l'adresse de lecture du circuit FIFO de n bits et m adresses 660 dans le deuxième circuit de traitement de données 700, pour distribuer en même temps le signal de commande de régulation strt au premier circuit de détection de début aligné 650 du premier circuit de traitement de données 600, pour, de ce fait libérer le maintien, réinitialiser la position de bit de tête mémorisée, réinitialiser le signal de fin de régulation, pour, de ce fait, amener le circuit FIFO de n bits et m adresses 660 à arrêter la génération de l'adresse d'écriture, entraîner l'invalidation de la sortie du circuit d'alignement 650, entraîner l'autorisation de l'entrée de la chaîne de signaux de régulation, qui permet la régulation du circuit DLL 620, amener, de plus, le circuit DLL 620 à effectuer la régulation de l'horloge d'échantillonnage, de plus, dans chaque premier circuit de traitement de données 600, si la première chaîne de signaux spécifiques a été entrée dans le signal de données pendant la période de régulation du circuit DLL 620, amener chaque premier circuit de traitement de données 600 à la reconnaître en tant que signal qui est positionné à la fin de la régulation et au début des données, de telle manière que les bits en commençant par le bit qui suit la première chaîne de signaux spécifiques puissent être écrits de manière séquentielle aux adresses du circuit FIFO de n bits et m adresses 660 en commençant à l'adresse 0. Par ailleurs, lorsque la troisième chaîne de signaux spécifiques est entrée dans le deuxième circuit de traitement de données 700 à peu près au même moment que la première chaîne de signaux spécifiques est entrée dans le premier circuit de traitement de données 600, les adresses de lecture qui la reconnaissent comme la fin de la régulation sont générées, préparent le signal de début d'adresse de lecture, sont synchronisées avec l'horloge système CLKSYS, et apparaissent de manière séquentielle en évoluant de l'adresse 0 à l'adresse (m-1), et sont distribuées au premier circuit de traitement de données 600, de telle manière que, dans chaque circuit FIFO de n bits et m adresses 660, les données, qui ont été écrites de manière aléatoire du fait d'une variation des lignes de transmission 800 et d'une variation des circuits sont amenées à être extraites de la même adresse en même temps et, de plus, en les synchronisant avec l'horloge système CLKSYS, de telle manière que la chaîne de signaux de données parallèles récupérées à partir de la chaîne de signaux de données parallèles du côté d'envoi puisse être obtenue. Ici, la chaîne de données non valides qui est sortie du premier circuit de transmission 200 au début de la régulation peut être uniquement un bit spécifique indiquant la réalité des données. Le nombre des données non valides peut être acceptable, s'il dépasse la période qui est obtenue en soustrayant le temps nécessaire pour que la chaîne de données non valides soit entrée dans le premier circuit de traitement de données 600 et soit ensuite entrée dans le circuit d'alignement 650 du temps nécessaire pour que la deuxième chaîne de signaux spécifiques soit entrée dans le deuxième circuit de traitement de données 700, le signal de début de régulation est généré, et les données du circuit d'alignement 650 du premier circuit de traitement de données 600 sont invalidées. Par ailleurs, comme montré sur la figure 2, l'horloge pour la transmission est distribuée du côté d'envoi au côté de réception, de telle manière que, également dans la transmission entre les unités qui ont utilisé les horloges système CLKSYS dont les fréquences diffèrent parce que les horloges système CLKSYS dont les sources d'horloge diffèrent sont utilisées, même si la différence peut être infime, les données sont de nouveau régulées périodiquement avant que les données ne soient perdues, de telle manière qu'une transmission exempte d'erreur puisse être réalisée. BREVE DESCRIPTION DES DESSINS Ces objets, caractéristiques et avantages et d'autres de la présente invention deviendront plus clairs à la lecture de la description détaillée qui suit et des dessins, sur lesquels : la figure 1 est un schéma de principe illustrant une configuration d'un système de transmission à haute vitesse avec une technique à horloges synchrones ayant un faible retard concernant un premier mode de réalisation de la présente invention ; la figure 2 est un schéma de principe illustrant une configuration d'un système de transmission à haute vitesse avec une technique à sources synchrones ayant un faible retard concernant un deuxième mode de réalisation de la présente invention ; la figure 3 est un schéma illustrant un exemple spécifique et un diagramme de synchronisation d'un multiplexeur 2 :1 etd'un registre qui est un composant d'un multiplexeur n/2:1 dans un premier et un deuxième circuits de transmission sur la figure 1 et sur la figure 2 ; la figure 4 est un schéma illustrant un exemple spécifique et un diagramme de synchronisation d'un multiplexeur 2 :1 circuit de commande de pré- accentuation et d'un dispositif de commande dans un premier et un deuxième circuits de transmission sur la figure 1 et sur la figure 2 ; la figure 5 est un schéma illustrant un exemple spécifique d'un circuit DLL et d'un échantillonneur et démultiplexeur 1 :2 un premier et un deuxième circuits de traitement de données sur la figure 1 et sur la figure 2 ; la figure 6 est un schéma illustrant un exemple spécifique et un diagramme de synchronisation d'un démultiplexeur 1 :2 est un composant d'un démultiplexeur l:n dans un premier et un deuxième circuits de traitement de données sur la figure 1 et sur la figure 2 ; la figure 7 est un schéma illustrant un exemple spécifique et un diagramme de synchronisation d'un démultiplexeur 1 :4 est un composant d'un démultiplexeur l:n dans un premier et un deuxième circuits de traitement de données sur la figure 1 et sur la figure 2 ; la figure 8 est un schéma illustrant un exemple spécifique d'un premier circuit de détection de début aligné dans un premier et un deuxième circuits de traitement de données sur la figure 1 et sur la figure 2 ; la figure 9 est un schéma illustrant un exemple spécifique d'un circuit d'alignement dans un premier circuit de traitement de données sur la figure 1 et sur la figure 2 ; la figure 10 est un schéma illustrant un exemple spécifique d'un circuit FIFO de n bits et m adresses dans un premier circuit de traitement de données sur la figure 1 et sur la figure 2 ; la figure 11 est un schéma illustrant un exemple spécifique d'un deuxième circuit de détection de début aligné dans un deuxième circuit de traitement de données sur la figure 1 et sur la figure 2 ; la figure 12 est un schéma illustrant un exemple spécifique d'un circuit de synchronisation et d'un circuit de génération d'adresses de lecture dans un deuxième circuit de traitement de données sur la figure 1 et sur la figure 2 ; la figure 13 est un diagramme de synchronisation illustrant divers signaux de la période de régulation dans un système de transmission à haute vitesse ayant un faible retard concernant ce mode de réalisation ; la figure 14 est un schéma illustrant des conversions de codes classiques. DESCRIPTION DES MODES DE REALISATION Ci-après, de manière à clarifier les objectifs, caractéristiques et avantages mentionnés ci-dessus et d'autres de la présente invention, des modes de réalisation de la présente invention vont être expliqués en détail, en faisant référence aux dessins joints. (1) Premier mode de réalisation La figure 1 est un schéma de principe illustrant un système de transmission à haute vitesse avec une technique à horloges synchrones ayant un faible retard concernant un premier mode de réalisation de la présente invention. Dans le système de transmission à haute vitesse ayant un faible retard concernant ce mode de réalisation, le côté d'envoi comprenant un premier circuit PLL analogique 100, une pluralité de premiers circuits de transmission 200, un deuxième circuit de transmission 300 et un circuit logique de commande de régulation 400, et le côté de réception comprenant un deuxième circuit PLL analogique 500, une pluralité de premiers circuits de traitement de données 600, un deuxième circuit de traitement de données 700, sont connectés par l'intermédiaire d'une pluralité de lignes de transmission 800 et d'une ligne de transmission 900, et ses composants principaux sont configurés. Le premier circuit PLL analogique 100 comprend un oscillateur à fréquence variable (VCO) du type à régulation de tension 120 qui oscille à une fréquence multipliée par n/2 de l'horloge système CLKSYS pour sortir l'horloge pour la transmission (voir la figure 13 (g)), un compteur 130 qui effectue une division de telle sorte que la sortie soit ait la même fréquence que l'horloge REF lorsque la sortie, qui est la sortie du premier circuit PLL analogique 100, est à une fréquence multipliée par n/2 de l'horloge système CLKSYS (voir la figure 13 (j)), et un comparateur de phase (DP) 110 qui effectue une comparaison de phase entre la sortie du compteur 130 et l'horloge REF afin de commander la tension de commande de l'oscillateur à fréquence variable 120 de telle sorte que la fréquence et la phase de la sortie du compteur 130 deviennent égales à celles de l'horloge REF. Ici, la position de l'horloge pour la transmission, qui est l'entrée d'horloge du compteur 130, est obtenue à partir de l'entrée d'horloge de la bascule bistable du multiplexeur 2:1 230, de telle manière que la phase de l'horloge système CLKSYS et de l'horloge pour la transmission peuvent être maintenues dans une certaine relation. Le premier circuit de transmission 200 comprend : un registre de n bits 210 qui reçoit le signal de données parallèles de n bits divisé du signal de données parallèles d'entrée envoyé par le côté logique (non montré) de l'horloge ayant la même fréquence que l'horloge système CLKSYS qui est la sortie du compteur 130 du premier circuit PLL analogique 100 ou de l'horloge système CLKSYS ; des circuits de conversion parallèle-série (multiplexeur n/2:1 220 et multiplexeur 2 :1 230) qui convertissent la sortie du registre de n bits 210 en signal de données série (voir la figure 13 (h) ), en utilisant l'horloge pour la transmission provenant du premier circuit PLL analogique 100 ; un circuit de commande de pré-accentuation 230 qui commande une fonction de pré-accentuation pour augmenter l'amplitude de la sortie d'un dispositif de commande 240 lorsque le signal de données est différent d'un signal qui est devant une partie de données et pour la réduire lorsqu'il est identique ; et le dispositif de commande 240 qui génère le signal de données pré-accentué conformément à la sortie du circuit de commande de pré-accentuation 230. Le deuxième circuit de transmission 300, qui présente la même configuration de circuit que le premier circuit de transmission 200, comprend : un registre de n bits 310 qui reçoit le signal de données parallèles de n bits envoyé par un circuit logique de commande de régulation 400 ; des circuits de conversion parallèle-série (multiplexeur n/2:1 320 et multiplexeur 2:1 330) qui convertissent la sortie du registre de n bits 310 en signal de données série, en utilisant l'horloge pour la transmission provenant du premier circuit PLL analogique 100 ; un circuit de commande de pré-accentuation 330 qui commande une fonction de préaccentuation pour augmenter l'amplitude de la sortie d'un dispositif de commande 340 lorsque le signal de données est différent de celui qui est devant une partie de données et pour la réduire lorsqu'il est identique ; et le dispositif de commande 340 qui génère le signal de données pré-accentué conformément à la sortie du circuit de commande de pré-accentuation 330. Lorsque la chaîne de données non valides, la chaîne de signaux de régulation qui change sûrement en 1 et 0 et la première chaîne de signaux spécifiques arrivent du premier circuit de transmission 200 selon une certaine période ou une période libre, le circuit logique de commande de régulation 400 génère la deuxième chaîne de signaux spécifiques, la chaîne de signaux de régulation et la troisième chaîne de signaux spécifiques de telle sorte que les instants de début de la chaîne de données non valides et de la deuxième chaîne de signaux spécifiques deviennent identiques et que les instants de fin de la première chaîne de signaux spécifiques et de la troisième chaîne de signaux spécifiques deviennent identiques. Ci-après, dans ce mode de réalisation, comme montré sur la figure 13, la chaîne de données non valides doit être "0...0" (voir la figure 13 (h)), la chaîne de signaux de régulation doit être "10...10" (voir la figure 13 (b) et (h)), la première chaîne de signaux spécifiques doit être "1100" (voir la figure 13 (h) ), la deuxième chaîne de signaux spécifiques doit être "1010" (voir la figure 13 (b)) et la troisième chaîne de signaux spécifiques doit être "1100" (voir la figure 13 (b)). Le circuit logique de commande de régulation 400 envoie la deuxième chaîne de signaux spécifiques et la chaîne de signaux de régulation au deuxième circuit de transmission 300 au début de la régulation, envoie la troisième chaîne de signaux spécifiques à la fin de la régulation et envoie le signal non valide à un instant autre que ceux-ci, en synchronisation avec le premier circuit de transmission 200. Le signal non valide peut consister uniquement en des 0. Par ailleurs, la chaîne de données non valides, la chaîne de signaux de régulation et la première chaîne de signaux spécifiques sont adaptées pour être sorties du premier circuit de transmission 200 en tant que signal de données, et l'établissement est réalisé de telle sorte que les premier et dernier instants coïncident. Le deuxième circuit PLL analogique 500, qui présente la même configuration de circuit que le premier circuit PLL analogique 100, comprend un comparateur de phase 510, un oscillateur à fréquence variable 520 et un compteur 530, prépare l'horloge pour la transmission ayant une fréquence multipliée par n/2, qui était synchronisée avec l'horloge système CLKSYS, et la distribue au premier circuit de traitement de données 600 et au deuxième circuit de traitement de données 700. Dans le deuxième circuit PLL analogique 500, l'horloge REF a la même fréquence que l'horloge REF utilisée dans le premier circuit PLL analogique 100. Le premier circuit de traitement de données 600 comprend un récepteur 610, un circuit DLL 620, un échantillonneur et démultiplexeur 1:2 630, un démultiplexeur l:n 640, un premier circuit de détection de début aligné et circuit d'alignement 650, un circuit FIFO de n bits et de m adresses 660, un multiplexeur de n bits et m voies 670 et un registre de n bits 680. Le deuxième circuit de traitement de données 700, qui pour fonction de prendre la commande du premier circuit de traitement de données 600, comprend un récepteur 710, un circuit DLL 720, un échantillonneur et démultiplexeur 1:2 730, un démultiplexeur l:n 740, un deuxième circuit de détection et circuit d'alignement 750, un circuit de synchronisation 760 et un circuit de génération d'adresses de lecture 770. En plus, le récepteur 710, le circuit DLL 720, l'échantillonneur et démultiplexeur 1 :2 le démultiplexeur l:n 740 ont la même configuration et la même fonction que celles du récepteur 610, du circuit DLL 620, de l'échantillonneur et démultiplexeur 1:2 630 et du démultiplexeur l:n 640 du premier circuit de traitement de données 600, respectivement. Ci-après, un fonctionnement du système de transmission à haute vitesse ayant un faible retard concernant le premier mode de réalisation configuré de cette manière va être expliqué en détail. Le premier circuit PLL analogique 100 positionne, à l'entrée de l'horloge REF, l'horloge système CLKSYS ou le signal ayant la même fréquence ou une fréquence 1/entier, qui a une certaine relation de phase avec l'horloge système CLKSYS, et génère l'horloge pour la transmission ayant une fréquence multipliée par n/2 de l'horloge système CLKSYS, qui a la même phase que l'horloge système CLKSYS toutes les n/2 périodes. L'horloge pour la transmission est utilisée pour convertir le signal de données parallèles, qui a été divisé en une pluralité de n bits, en signal de données série de n bits. Le registre de n bits 210 reçoit les signaux de données parallèles de n bits divisés du signal de données parallèles d'entrée envoyé par le côté logique (non montré) en le synchronisant avec l'horloge ayant la même fréquence que l'horloge système CLKSYS, ou avec l'horloge système CLKSYS. Le circuit de conversion parallèle-série, qui comprend le multiplexeur n/2:1 220 et le multiplexeur 2 :1 230, convertit le signal de données parallèles de n bits en signal de données série. Étant donné que, de manière à transmettre tous les 0 et tous les 1, la transmission est impossible à réaliser avec un couplage alternatif, le circuit de commande de pré-accentuation 230 est nécessaire pour maintenir et transmettre la composante continue. A savoir, de telle sorte que la forme d'onde, dont le temps de montée à l'extrémité de réception a été accéléré en augmentant l'amplitude de sortie lorsque le signal de données négatif qui est devant une partie de données est égal au signal de données de transmission (c'est-à-dire lorsqu'il change), et dont l'amplitude de sortie a été augmentée à l'instant où le signal de données négatif qui est devant une partie de données est égal au signal de données de transmission lorsqu'il est différent (c'est-à-dire lorsqu'il ne change pas), atteigne l'extrémité de réception et que, de plus, sa tension devienne la tension à l'instant où une partie de période de données a été retardée, le circuit de commande de pré-accentuation 230 modifie l'impédance de sortie du dispositif de commande 240, et fait en sorte que les tensions continues divisées par la résistance directe du système de transmission et la résistance finale de l'extrémité de réception à devenir identiques. En prenant la commande de la préaccentuation, également dans le cas où il n'y a que des 0 ou que des 1 et où l'amplitude n'atteint pas l'état normal à l'instant du front de montée ou retardé, l'altération se produit constamment, et également dans le cas où le signal dans la bande des hautes fréquences est atténué du fait des réponses en fréquence de la ligne de transmission 800, résultant en ce que l'amplitude devient faible, chaque tension juste avant que la tension ne varie à l'extrémité de réception peut être maintenue à un niveau constant et, de plus, l'amplitude à l'instant de l'altération peut également être maintenue à un niveau constant, de telle manière que la région déterminée (#il) du signal de données transmis peut être augmentée. Par ailleurs, la quantité de pré-accentuation ne comprenant aucune préaccentuation devient sélectionnable en préparant une pluralité de quantités de pré-accentuation, de telle manière qu'une sélection répondant à la quantité d'atténuation de la ligne de transmission 800 comprenant une quantité d'atténuation non seulement dans un câble, mais également dans un circuit imprimé, devient possible. De cette manière, d'une manière similaire à un câble avec un égaliseur, non seulement l'optimisation du câble, mais également l'optimisation qui répond à la quantité totale d'atténuation de la ligne de transmission 800 peut être réalisée. Le dispositif de commande 240 effectue la transmission par l'intermédiaire de la ligne de transmission 800 tout en accentuant le signal de données série. Du côté de réception, le circuit DLL 620 effectue une comparaison de phase entre l'horloge retardée de l'horloge pour la transmission, qui est la sortie du deuxième circuit PLL analogique 500, et le signal de données série, et régule l'horloge d'échantillonnage CK1 (voir la figure 5) en commandant son temps de retard de manière à échantillonner le centre des données sur le font de montée ou retardé. Les signaux de données sortis en même temps du côté d'envoi arrivent à des instants de retard différents du fait de la variation des lignes de transmission 800 et des circuits lors du passage à travers chaque ligne de transmission 800. Mais, afin de recevoir les données correctement, il est important que l'échantillonnage soit effectué au centre de l'oeil et que la phase de l'horloge d'échantillonnage CK1 soit régulée par le circuit DLL 620 de telle sorte que l'échantillonnage soit effectué au centre de l'#il pour chaque signal de données. L'échantillonneur et démultiplexeur 1:2 630 échantillonne deux données sur le front avant et le front arrière de l'horloge d'échantillonnage CK1 au centre des données parallèles d'entrée, et sort en même temps deux signaux de données parallèles échantillonnés en unifiant la synchronisation de la sortie avec le front arrière de l'horloge d'échantillonnage CK1. Le démultiplexeur l:n 640 échantillonne alternativement deux types de sorties de l'échantillonneur et démultiplexeur 1:2 630, de plus, tous les n bits et à chaque période identique à celle de l'horloge système CLKSYS afin de préparer le signal de données parallèles qui change selon une période double de celle de l'horloge système CLKSYS. Le premier circuit de détection de début aligné 650 indique que le circuit DLL 620 fait l'objet d'une régulation par réinitialisation lorsque le signal de commande de régulation strt qui est sa sortie est effectif ; prépare le signal de commande de régulation strt indiquant la fin de la régulation par positionnement lorsque la première chaîne de signaux spécifiques est détectée à la sortie du démultiplexeur l:n 640 pendant la régulation du circuit DLL 620 ; indique la fin de la régulation en positionnant le signal de commande de régulation strt si la première chaîne de signaux spécifiques est détectée lorsque le signal de commande de régulation strt est réinitialisé et que le fait que le circuit DLL 620 fait l'objet d'une régulation est indiqué ; et mémorise et maintient la position de bit de tête. Lorsque la sortie a été invalidée en réinitialisant le signal de commande de régulation strt et que le signal de commande de régulation strt a été positionné, le circuit d'alignement 650 sort n bits en commençant par le bit qui suit la chaîne de signaux, qui correspondait, tous les n bits conformément au résultat mémorisé de la position de bit de tête du premier circuit de détection de début aligné 650. Le circuit FIFO de n bits et m adresses 660 arrête l'adresse d'écriture à l'instant de réinitialisation où le signal de commande de régulation strt indique que le circuit DLL 620 fait l'objet d'une régulation en définissant en tant que signal de début le signal de commande de régulation strt provenant du premier circuit de détection de début aligné 650, génère les adresses d'écriture en évoluant de l'adresse 0 à l'adresse (m-1) au cours du cycle suivant et d'autres à l'instant fixé où le signal de commande de régulation strt indique que la régulation du circuit DLL 620 est terminée, et écrit les données de sortie du premier circuit de détection de début aligné 650 en commençant par les n bits qui suivent la première chaîne de signaux spécifiques conformément à cette adresse d'écriture. Le multiplexeur de n bits et m voies 670 sélectionne et extrait les données de n bits écrites dans le circuit FIFO de n bits et m adresses 660 conformément à l'adresse de lecture provenant du circuit de génération d'adresses de lecture 770. Le registre de n bits 680 écrit et sort les données de sortie de n bits du multiplexeur de n bits et m voies 670 conformément à l'horloge système CLKSYS. Ci-après, des exemples spécifiques de chaque circuit vont être expliqués plus en détail en utilisant les figures 3 à 12. D'abord, en faisant référence à la figure 3, un exemple spécifique du multiplexeur n/2:1 220 va être expliqué. Un multiplexeur 2 :1 registre 221 montré sur la figure 3 est un composant du multiplexeur n/2:1 220, et le multiplexeur n/2:1 220 est configuré en connectant de manière continue les multiplexeur 2:1 et registres 221 de telle manière que les bascules bistables F30 et F31 de l'étage précédent du premier étage soient positionnées à la valeur du registre de n bits et qu'une bascule bistable F32 du multiplexeur 2 :1 registre 221 soit positionnée à la valeur du registre de l'étage précédent dans le deuxième étage et les suivants. Le multiplexeur n/2:1 220 applique deux types de sorties au multiplexeur 2 :1 Une pluralité des multiplexeurs 2:1 et registres 221 jouent un rôle dans la fonction de conversion parallèle-série ; ils comprennent : un sélecteur SO qui reçoit 2 bits des bascules bistables F30 et F31 de l'étage précédent sur ses entrées, reçoit l'horloge CK30 des bascules bistables F30 et F31 de l'étage précédent sur le signal de sélection, sélectionne la sortie de la bascule bistable F30 pendant une première demi-période de l'horloge CK30, et sélectionne la sortie de la bascule bistable F31 pendant la demipériode restante de l'horloge CK30 ; et la bascule bistable F32 ayant une fréquence double de l'horloge CK30, qui échantillonne la sortie du sélecteur SO sur le front d'une horloge CK31 qui est différent du front d'échantillonnage de l'horloge CK30. L'horloge d'échantillonnage CK30 des bascules bistables F30 et F31 de l'étage précédent destinée à être utilisée dans le multiplexeur 2 :1 registre 221 et l'horloge CK31 ayant une fréquence double sont obtenues à partir de la sortie de l'oscillateur à fréquence variable 120 du premier circuit PLL analogique 100 et de la sortie du compteur 130. Dans une telle configuration du multiplexeur n/2:1 220, la demi-période de l'horloge CK30 de l'étage précédent est décalée de 180 en arrière et en avant, vue à partir du front réel de l'horloge CK31 ayant une fréquence double, de telle manière que l'échantillonnage peut être réalisé en laissant suffisamment de place. Ci-après, en faisant référence à la figure 4, un exemple spécifique du multiplexeur 2:1 230 va être expliqué. L'exemple spécifique du multiplexeur 2 :1 comprend des sélecteurs S40 et S41 qui reçoivent en tant que signal de sélection une horloge d'échantillonnage CK41 adaptée de telle sorte que le front d'échantillonnage des bascules bistables F40 et F41 du multiplexeur n/2:1 220 devienne le front arrière, sélectionnent la sortie positive et la sortie négative de la bascule bistable F40 pendant une demipériode précédente de l'horloge d'échantillonnage CK41, sélectionnent la sortie positive et la sortie négative de la bascule bistable F42 pendant une demi-période suivante de l'horloge d'échantillonnage CK41, et effectuent une commutation et sortent chacune d'elles. Dans une telle configuration du multiplexeur 2:1 230, la sortie de la bascule bistable F40 change plus lentement que le front arrière de l'horloge d'échantillonnage CK41, de telle manière que, lorsque l'horloge d'échantillonnage CK41 sélectionne la sortie de la bascule bistable F41, il est garantit que la sortie de la bascule bistable F40 ne change pas, et la sortie de la bascule bistable F42 change plus lentement que le front avant de l'horloge d'échantillonnage CK41, de telle manière que, lorsque l'horloge d'échantillonnage CK41 sélectionne la sortie de la bascule bistable F42, il est garantit que la sortie de la bascule bistable F42 ne change pas, de telle manière qu'on obtient pour effet qu'il n'y a aucune possibilité que la forme d'onde change après la sélection. Ci-après, en faisant référence à la figure 4, un exemple spécifique du circuit de commande de préaccentuation 230 va être expliqué. L'exemple spécifique du circuit de commande de pré-accentuation 230 comprend : une bascule bistable F43 qui définit le front arrière de l'horloge d'échantillonnage CK41 en tant que front d'échantillonnage, et échantillonne et extrait la sortie positive de la bascule bistable F40 du multiplexeur n/2:1 220 ; une bascule bistable F44 qui échantillonne et extrait la sortie positive de la bascule bistable F41 sur le front arrière de l'horloge d'échantillonnage CK41 et, de plus, dans le cycle suivant ; et des sélecteurs S42 et S43 qui sélectionnent la sortie positive et la sortie négative des bascules bistables F43 et F44 en définissant le signal inverse de l'horloge d'échantillonnage CK41 en tant que signal de sélection, et obtiennent la sortie positive et la sortie négative de la bascule bistable F44 pendant une demi-période précédente et la sortie positive et la sortie négative de la bascule bistable F43 pendant une demi-période suivante. Dans le circuit de commande de pré-accentuation 230, le signal de l'horloge d'échantillonnage CK4, qui était retardé d'une partie de demi-période, c'est-àdire le signal de données, qui est une partie de données devant, est obtenu à partir de la sortie des sélecteurs S40 et S41 qui sélectionnent la sortie des bascules bistables F40 et F42. L'impédance de sortie du dispositif de commande 240 est amenée à changer et les tensions continues divisées par la résistance directe du système de transmission et par la résistance finale de l'extrémité de réception sont amenées à devenir identiques, de telle sorte que, lorsque ce signal de données négatif qui est devant une partie de données est égal au signal de données de transmission (c'est-àdire lorsqu'un changement se produit), le temps de montée à l'extrémité de réception est accéléré en augmentant l'amplitude de sortie et, lorsqu'il est différent (c'est-à-dire lorsqu'un changement ne se produit pas), la forme d'onde, dont l'amplitude de sortie à l'instant où ce signal de données négatif qui est une partie de données devant est égal au signal de données de transmission atteint l'extrémité de réception et sa tension devient la tension à l'instant où une partie de période de données a été retardée. Ensuite, en faisant référence à la figure 5, un exemple spécifique du circuit DLL 620 va être expliqué. L'exemple spécifique du circuit DLL 620, qui sert à réguler l'horloge d'échantillonnage CK41 au centre de l'#il qui est la région de détermination du signal de données, comprend : deux chaînes de retards DL1 et DL2 ; deux circuits de détection de phase PD3 et PD4 ; deux compteurs-décompteurs UDC1 et UDC2 ; trois circuits de commande de retard DC1, DC2 et DC3 ; et un circuit de correction de retard DR1. Une horloge pour la transmission CLK in qui est la sortie du deuxième circuit PLL analogique 500 est entrée dans la chaîne de retards DL1, le circuit de commande de retard DC1 donne l'instruction de sélectionner l'horloge d'une prise, qui a un temps de retard plus grand ou plus petit de la chaîne de retards DL1, sur chaque prise à chaque fois qu'un signal de retard (pup) ou un signal d'avance (pdn) existe, conformément à l'instruction du retard (pup) ou de l'avance (pdn) donnée par le compteur-décompteur UDC1, et un sélecteur S5 sélectionne et sort l'horloge de la prise sélectionnée. La sortie du sélecteur S5 amène le circuit de commande de retard DC1 à fonctionner alors que l'horloge, en même temps, est entrée dans la chaîne de retards DL2 et, de plus, est entrée dans le circuit de correction de retard DR1 qui prépare une horloge CKO qui a été retardée du temps égal au temps de retard des sélecteurs S6 et S7. Par ailleurs, une pluralité des sorties de prise ayant une différence de temps de retard infime de la chaîne de retards DL2 amènent le circuit de commande de retard DC2 à ordonner la sélection de l'horloge de la prise, qui a un temps de retard plus grand ou plus petit de la chaîne de retards DL2, sur chaque prise à chaque fois que le signal de retard (wup) ou le signal d'avance (wdn) existe, conformément à l'instruction du retard (wup) ou de l'avance (wdn) donnée par le compteur-décompteur UDC2, la sélection est effectuée par le sélecteur S6 sur la base du résultat ordonné, et l'horloge CK2 est sortie. Le circuit de commande de retard DC3, dont le compteur-décompteur se trouve à l'extérieur, répète l'augmentation ou la diminution à chaque fois que le signal de retard (wup) ou le signal d'avance (wdn) existe, sélectionne l'horloge de la prise, qui a un temps de retard plus grand ou plus petit de la chaîne de retard DL2, sur chaque prise à chaque fois, chacun d'eux étant le double de l'autre, ordonne de sélectionner la prise de telle sorte que le retard devienne un retard intermédiaire entre l'horloge CKO et l'horloge CK2, et, l'horloge d'échantillonnage CK1 est sélectionnée par un sélecteur S7 sur la base du résultat d'instruction. Le circuit de détection de phase PD3 compare le résultat du point d'altération du signal de données d'entrée échantillonné par l'intermédiaire du récepteur 610 sur le front avant ou le front arrière de l'horloge CKO provenant du circuit de correction de retard DR1 avec le résultat de l'échantillonnage au point de détermination avant et après le point d'altération qui est le résultat échantillonné sur le front avant ou le front arrière de l'horloge CK1 au point de détermination des mêmes données d'entrée ; détermine que le point d'altération du signal de données est rapide pour sortir le signal d'avance (dnO) lorsqu'il est différent du résultat au point de détermination de données qui a été obtenu juste avant ; et détermine que le point d'altération du signal de données est lent pour sortir le signal de retard (upO) lorsqu'il est différent du résultat au point de détermination de données qui a été obtenu juste après. Ce signal d'avance (dnO) et ce signal de retard (upO) sont appliqués au compteur-décompteur DC1, et l'instruction de l'avance (pdn) ou du retard (pup) est envoyée au circuit de commande de retard DC1 à l'instant où le nombre de chacun du signal d'avance (dnO) et du signal de retard (upO) devient supérieur à celui de l'autre d'un certain nombre. Ici, étant donné que le résultat échantillonné sur le front avant ou le front arrière de l'horloge d'échantillonnage CK1 au point de détermination du signal de données d'entrée est identique au résultat échantillonné sur le front avant ou le front arrière de l'horloge d'échantillonnage CK1 dans l'échantillonneur et démultiplexeur 1 :2 la sortie de l'échantillonneur et démultiplexeur 1:2 630 peut être utilisée. En ajoutant le compteur-décompteur UDC1, également dans le cas où la phase change temporairement du fait d'un bruit, d'une distorsion de forme d'onde, etc., il est déterminé par moyennage s'il retarde ou avance, de telle manière que le nombre d'instructions incorrectes peut être réduit. Par ailleurs, du fait du compteurdécompteur UDC1, l'instruction de l'avance (pdn) ou du retard (pup) est émise vers le circuit de commande de retard DC1 après qu'un certain temps se soit écoulé, de telle manière que l'instant d'émission de l'instruction puisse être retardé par rapport à une première émission de l'instruction de l'avance (pdn) ou du retard (pup) vers le circuit de commande de retard DC1, le temps qui est nécessaire pour que la prochaine instruction vers le circuit de commande de retard DC1 soit préparée peut être maintenu, sur la base de son résultat, depuis que la détection de phase suivante a été effectuée en utilisant l'horloge de son résultat de sélection après que l'altération se soit produite dans le circuit de commande de retard DC1, et un dépassement peut être évité au moment où les phases deviennent égales. Le circuit de détection de phase PD4, qui est un circuit qui compare le résultat échantillonné avec l'horloge CK2 qui est retardée d'environ une demipériode par rapport à la phase de l'horloge CKO qui a été retardée de 180 , qui est devenu le point d'altération, avec le résultat échantillonné avec l'horloge d'échantillonnage CK1 ayant un demi-temps de retard de l'horloge CK2 au point de détermination de l'horloge CKO, compare le résultat de l'échantillonnage au point de détermination avant et après le point d'altération avec le résultat d'échantillonnage au point d'altération, et sort le signal d'avance (dni) ou le signal de retard (upl) vers le compteur-décompteur UDC2 d'une manière similaire au circuit de détection de phase PD3. En plus, dans le circuit de détection de phase PD4, les données d'entrée de celui-ci sont l'horloge CKO qui est supposée changer constamment, de telle manière qu'un circuit peut être employé qui : compare le résultat de deux points d'altération échantillonnés avec l'horloge CK2 avec le résultat au point de détermination échantillonné avec l'horloge d'échantillonnage CK1, qui est entre ceux-ci détermine que le point d'altération de l'horloge CKO est lent pour sortir le signal de retard (upl) lorsque le résultat d'échantillonnage au point d'altération, qui est obtenu juste avant, est différent du résultat au point de détermination ; et détermine que le point d'altération de l'horloge CKO est rapide pour sortir le signal d'avance (dnl) lorsque le résultat d'échantillonnage au point d'altération, qui est obtenu juste après, est différent du résultat au point de détermination. Le compteur-décompteur UDC2 entre la sortie du circuit de détection de phase PD4, d'une manière similaire au compteur-décompteur UDC1, et sort le signal d'avance (wdn) ou le signal de retard (wup) à l'instant où le nombre de chacun est devenu supérieur à celui de l'autre d'un certain nombre. Ce signal d'avance (wdn) ou le signal de retard (wup) est envoyé au circuit de commande de retard DC2 et au circuit de commande de retard DC3. Par ailleurs, dans la comparaison de phase entre le circuit de détection de phase PD3 et le circuit de détection de phase PD4, le front de montée et le front retardé peuvent être comparés deux fois pendant un cycle d'horloge. Dans un cas où 0 ou 1 arrivent une fois après des 1 ou des 0 continus, le front avant est incliné pour ralentir, le front arrière pour accélérer, lorsque la durée d'impulsion de l'horloge pour la transmission ayant une fréquence multipliée par n/2 entrée dans le premier circuit de transmission 200 déviée de 50 % du cycle, une comparaison une fois par cycle fait que la déviation se produit, résultant en ce que la régulation est effectuée dans un état d'un côté du centre des données ; cependant, en comparant deux fois, l'avantage suivant est obtenu : un moyennage est effectué, l'avance et le retard s'annulent mutuellement, et l'échantillonnage peut être effectué près du centre. Ci-après, en faisant référence à la figure 5 et à la figure 6, un exemple spécifique de l'échantillonneur et démultiplexeur 1:2 630 va être expliqué. L'exemple spécifique de l'échantillonneur et démultiplexeur 1:2 630 comprend : une bascule bistable F51 qui échantillonne le signal de données série sur le front avant de l'horloge d'échantillonnage CK1 au centre des données ; une bascule bistable F52 qui échantillonne le signal de données série sur le front arrière de l'horloge d'échantillonnage CK1 ; et une bascule bistable F53 qui, de plus, échantillonne la sortie de la bascule bistable F51 sur le front arrière de l'horloge d'échantillonnage CK1. L'échantillonneur et démultiplexeur 1:2 630 échantillonne deux types de données sur le front avant et le front arrière de l'horloge d'échantillonnage CK1 au centre des données et, en même temps, peut obtenir deux signaux de données parallèles ayant une fréquence multipliée par n/2 de l'horloge système CLKSYS échantillonnée en unifiant la synchronisation de la sortie avec le front arrière de l'horloge d'échantillonnage CK1 par l'ajout d'une bascule bistable F53. Ensuite, en faisant référence à la figure 6, un exemple spécifique du démultiplexeur l:n 640 va être expliqué. Le démultiplexeur 1:2 641 montré sur la figure 6 est un composant du démultiplexeur l:n 640, et le démultiplexeur l:n 640 est configuré pour connecter de manière continue les démultiplexeurs 1 :2 à la sortie de chacun de l'étage précédent jusqu'à ce que le démultiplexeur l:n/4 soit configuré. Le compteur CNT61 effectue une division avec le front avant qui est différent du front arrière de l'horloge d'échantillonnage unifiée CK1 de l'échantillonneur et démultiplexeur 1 :2 Les démultiplexeurs 1 :2 641comprennent : des bascules bistables F61 et F62 qui échantillonnent la sortie de l'échantillonneur et démultiplexeur 1:2 630 en utilisant le front avant et le front arrière de l'horloge CK2T qui est la sortie du compteur CNT61 ; et une bascule bistable F63 qui échantillonne sur le front arrière de l'horloge CK2T la sortie de la bascule bistable F61 échantillonnée sur le front avant de l'horloge CK2T. En ajoutant la bascule bistable F63, les démultiplexeurs 1 :2 peuvent obtenir deux signaux de données parallèles échantillonnés en unifiant la synchronisation de la sortie avec le front arrière de l'horloge CK2T. Par ailleurs, le retard du front arrière unifié de l'horloge d'échantillonnage CK1 de l'échantillonneur et démultiplexeur 1:2 630 de l'étage précédent à la sortie et le retard du front avant à la sortie du compteur CNT61 deviennent presque égaux, de telle manière qu'en réduisant la durée d'impulsion de l'horloge d'échantillonnage CK1 de 50 %, on obtient un avantage en ce que, sur le front avant et le front arrière de l'horloge CK2T qui est la sortie du compteur CNT61, l'échantillonnage est effectué au centre du point d'altération de la sortie de l'échantillonneur et démultiplexeur 1:2 630. Par ailleurs, les démultiplexeurs 1 :2 sont également connectés à la sortie de l'autre côté de l'échantillonneur et démultiplexeur 1:2 630. Mais, à l'instant où n = 4, le démultiplexeur l:n/4 devient 1 :1, les démultiplexeurs 1 :2 sont omis et la sortie de l'échantillonneur et démultiplexeur 1:2 630 est utilisée. Ensuite, chaque sortie du démultiplexeur 1:n/4 est connectée à un démultiplexeur 1:4 642 tel que montré sur la figure 7, et le démultiplexeur l:n 640 est configuré. Si l'échantillonneur et démultiplexeur 1:2 630 est inclus, un démultiplexeur 1:2n est configuré. Le compteur CNT71 prépare l'horloge CK3T divisée de moitié en utilisant le front avant qui est différent du front arrière de l'horloge d'échantillonnage CK2T du registre de l'étage précédent. Le compteur CNT72 prépare l'horloge CK4T divisée de moitié en utilisant le front arrière de l'horloge CK3T. Le démultiplexeur 1:4 642 est configuré à partir de : une bascule F71 qui échantillonne le signal de données d'entrée avec le front avant de l'horloge CK3T pendant une première demi-période de l'horloge CK4T à maintenir pendant une deuxième demi-période de l'horloge CK4T ; une bascule F72 qui échantillonne le signal de données d'entrée avec le front arrière de l'horloge CK3T pendant une première demi-période de l'horloge CK4T à maintenir pendant une deuxième demipériode de l'horloge CK4T ; une bascule F74 qui échantillonne le signal de données d'entrée avec le front avant de l'horloge CK3T pendant une deuxième demi-période de l'horloge CK4T à maintenir pendant une première demi-période de l'horloge CK4T ; une bascule F75 qui échantillonne le signal de données d'entrée avec le front arrière de l'horloge CK3T pendant une deuxième demi-période de l'horloge CK4T à maintenir pendant une première demi-période de l'horloge CK4T ; une bascule F73 qui échantillonne la sortie de la bascule F71 avec le front arrière de l'horloge CK3T. Le démultiplexeur 1:4 642 est connecté à l'autre sortie du démultiplexeur 1 :2 et à la sortie de l'autre démultiplexeur 1 :2 de telle manière que : le signal de données d'entrée soit unifié avec la synchronisation du front arrière de l'horloge CK3T qui devient l'horloge ayant la même fréquence que celle de l'horloge système CLKSYS ; que les données soient lues dans chaque première demi-période et chaque deuxième demi-période de l'horloge CK4T, c'est-à-dire deux fois la période (1/2 fréquence) de l'horloge système CLKSYS ; lorsque l'échantillonnage est effectué pendant une première demi-période, les données, après que les données soient lues pendant une deuxième demi-période de sa période, puissent être obtenues ; lorsque les données sont lues pendant une deuxième demi-période, les données, après que les données aient été lues pendant une première demi-période de sa période, soient obtenues ; et que les signaux de données continus d'une partie à 2n bits puissent être obtenus. De plus, sur la figure 7, dans le démultiplexeur 1:4 642, la première étape de celui-ci était affectée au démultiplexeur 1 :2 cependant, l'échantillonneur et le démultiplexeur 1 :2 sont également acceptables. En faisant référence à la figure 8, un exemple spécifique du premier circuit de détection aligné au début 650 est décrit ci-après. L'exemple spécifique de premier circuit de détection aligné au début 650, qui est un exemple dans le cas où n = 4, est constitué d'un premier circuit de transport aligné au début 651, d'un circuit de commande aligné au début 652 et d'un circuit de stockage de position de bit de tête 653. Dans le cas présent, afin d'être entré comme signal de données en série, le résultat échantillonné pendant une première demipériode de l'horloge CK4T doit être affecté à DO, Dl, D2 et D3, et le résultat échantillonné pendant une deuxième demi-période de l'horloge CK4T est affecté à D4, D5, D6 et D7. Le premier circuit de transport aligné au début 651 est constitué de : circuits de transport CP8, CP1, CP2, CP3, CP4, CP5, CP6, et CP7 qui comparent C0, Cl, C2 et C3 , qui constituent la première chaîne de signal spécifique, aux 4 bits commençant par chaque bit de DO, Dl, D2, D3 , D4, D5 , D6 , et D7 qui sont les données, de façon à déterminer la position de bit de tête des données ; un circuit OU OR81 qui applique un OU à la sortie des circuits de transport CP1, CP2, CP3 et CP4 qui compare la chaîne de bits commençant par les bits de tête Dl, D2, D3 et D4 dont le dernier bit de chaque 4 bits s'avère être dans la deuxième période de l'horloge CK4T ; un circuit OU OR82 qui applique un OU à la sortie des circuits de transport CP5, CP6, CP7 et CP8 qui compare la chaîne de bits commençant par les bits de tête D5, D6, D7 et DO dont le dernier bit de chaque 4 bits s'avère être dans la deuxième période de l'horloge CK4T ; et un sélecteur S81 qui sélectionne pendant une première demi-période de l'horloge CK4T qui est le temps de détermination de la sortie du circuit OU OR81, et sélectionne pendant une deuxième moitié de période de l'horloge CK4T qui est le temps de détermination de la sortie du circuit OU OR82. Comme pour la chaîne de bits dont le dernier bit des 4 bits commençant par chaque bit de tête a été échantillonné pendant une deuxième demi-période de l'horloge CK4T, le temps de détermination s'étend depuis le front arrière de l'horloge CK3T dans une deuxième demi-période de l'horloge CK4T juste avant le front arrière de l'horloge CK3T dans une première demipériode de l'horloge CK4T, comme pour la chaîne de bits dont le dernier bit des 4 bits a été échantillonné pendant une première demi-période de l'horloge CK4T, le temps de détermination s'étend depuis le front arrière de l'horloge CK3T dans une première demi-période de l'horloge CK4T juste avant le front arrière de l'horloge CK3T dans une deuxième demi-période de l'horloge CK4T, de telle sorte que, dans une telle configuration mentionnée ci-dessus, au temps de détermination auquel chaque ensemble de 4 bits devienne les 4 bits continus, il peut être déterminé en contrôlant la sortie du sélecteur S81 si oui ou non la première chaîne de signal spécifique a existé. Le circuit de commande aligné au début 652 comprend : des bascules F81 et F82 pour synchroniser le signal de début de régulation provenant du deuxième circuit de traitement de données 700 avec l'horloge CK3T ; et une bascule F83 qui applique un ET à la sortie négative des bascules F82 et à la sortie des bascules F83, et transmet le signal obtenu en appliquant un OU à sa sortie et à la sortie du sélecteur S81 du premier circuit de transport aligné au début 651. Dans un tel circuit de commande aligné au début 652, le signal de début de régulation, qui a une forme d'onde différentielle, arrive, et est synchronisé par les bascules F81 et F82, la sortie négative de la bascule F82 devient 1,0, 1 ; cependant, lorsque la bascule F83 prend la valeur 0 au temps 0, la sortie de la bascule F83 conduit la sortie ET à devenir 0, même si la sortie négative de la bascule F82 revient à 1, la sortie ET est maintenue à 0, attend que la sortie du sélecteur S81, qui devient le signal de détection aligné au début de l'autre côté du circuit OU, devienne 1, et, lorsque le sélecteur S81 devient 1, amène la bascule F83 à devenir 1. Lorsque la bascule F83 devient 1, à ce moment, la sortie négative de la bascule F82 est revenue à 1, de telle sorte que la sortie du circuit ET devienne 1, la sortie du circuit OU devient également 1, la bascule F83 mémorise 1 tel quel, quelle que soit la sortie du premier circuit de transport aligné au début 651, qui est l'entrée de l'autre côté du circuit OU, peut être, et conserve son statut tel quel jusqu'à ce que le signal de début de régulation suivant arrive. Dans le cas présent, l'indication du signal de commande de régulation strt qui est la sortie de la bascule F83, peut être remplacée par l'indication que la régulation est en cours au moment de la réinitialisation à (0) et que la régulation est terminée au moment du paramétrage à (1). Le circuit de stockage de position de bit de tête 653 est configuré à partir de : bascules avec maintien RI, R2, R3 et R4 qui, de façon à stocker la position de bit de tête, affectent la sortie des circuits de transport CP1, CP2, CP3 et CP4 à l'entrée de données, extraient (lisent) les données pendant une première demi-période de l'horloge CK4T et encore au moment auquel le signal de commande de régulation strt est en cours de régulation, et sont en maintien dans les autres conditions ; et de bascules avec maintien R5, R6, R7 et R8 qui affectent la sortie des circuits de transport CP5, CP6, CP7 et CP8 à l'entrée de données, extraient (lisent) les données pendant une deuxième demi-période de l'horloge CK4T et encore au moment auquel le signal de commande de régulation strt est en cours de régulation, et sont en maintien dans les autres conditions. Afin d'extraire (de lire) les données pendant une première demi-période de l'horloge CK4T et encore au moment auquel le signal de commande de régulation strt est en cours de régulation, et d'être en maintien dans les autres conditions, comme décrit sur la figure 8, le signal obtenu en appliquant un OU au signal négatif de l'horloge CK4T et le signal de commande de régulation strt, peuvent être transmis aux bornes de maintien des bascules avec maintien RI, R2, R3 et R4 qui échantillonnent au temps 0, et sont maintenues au temps 1. De plus, afin d'extraire (de lire) les données pendant une deuxième demi-période de l'horloge CK4T et encore au moment auquel le signal de commande de régulation strt qui est le signal de commande de régulation provenant du circuit de détection aligné au début 650 est en cours de régulation, et d'être en maintien dans les autres conditions, le signal obtenu en appliquant un OU à la sortie de l'horloge CK4T et le signal de commande de régulation strt qui est le signal de commande de régulation strt provenant du premier circuit de détection aligné au début 650, peuvent être transmis aux bornes de maintien des bascules avec maintien R5, R6, R7 et R8. Par conséquent, le premier circuit de détection aligné au début 650 compare constamment le signal de données d'entrée à la chaîne de signal spécifique, est en maintien lorsque le signal de commande de régulation n'arrive pas, est placé sous régulation lorsque le signal de début de régulation arrive, commande la fin de la régulation si la première chaîne de signal spécifique arrive au signal de données en cours de régulation, et peut stocker sa position de bit de tête. De plus, dans l'exemple spécifique du premier circuit de détection aligné au début 650 sur la figure 8, n = 4 a été défini ; cependant, une autre valeur peut être affectée à n, dans ce cas, le nombre des circuits de transport devient 2n, CP1, ..., CP2n, les circuits OU OR81 et OR82 comprennent n entrées respectivement, la sortie des circuits de transport CP1 à CPn est connectée à l'entrée du circuit OU OR81, la sortie des circuits de transport CPn+1 à CP2n est connectée à l'entrée du circuit OU OR82, le nombre de bascules avec maintien RI, ... , R8 devient 2n de RI à R2n, la sortie des circuits de transport CP1, ..., CPn est connectée à l'entrée des bascules avec maintien respectives RI, ... , Rn, et la sortie des circuits de transport CPn+1, CP2n est connectée à l'entrée des bascules avec maintien respectives Rn+1, ..., R2n. Comme indiqué précédemment, le temps de détermination de données est déterminé dans le démultiplexeur l:n 640 suivant que le dernier bit ait été échantillonné dans une première demi-période de l'horloge CK4T ou que le dernier bit ait été échantillonné dans une deuxième demi-période de l'horloge CK4T, le bit de tête des données dont le dernier bit a été échantillonné dans une deuxième demipériode de l'horloge CK4T est Dl, ..., Dn, le bit de tête des données dont le dernier bit a été échantillonné dans une première demi-période de l'horloge CK4T est Dn+1, ... , D2n-1 et DO, et CO, C3 deviennent CO, ..., Cn-1. Comme pour le sélecteur S81 et le circuit de commande aligné au début 652, il n'existe aucune différence entre le cas dans lequel n est égal à 4 et le cas dans lequel n est différent de 4. En faisant référence à la figure 9, un exemple spécifique du circuit d'alignement 650 est décrit ciaprès. L'exemple spécifique du circuit d'alignement 650 est constitué de : un groupe de circuits OU qui applique un OU aux sorties Ml et M5, M2 et M6, M3 et M7, et M4 et M8 du circuit de stockage de position de bit de tête 653, respectivement, qui sont le résultat du stockage de la position de bit de tête dans le premier circuit de détection aligné au début 650 ; sélecteurs S91, S92, S93 et S94 qui sélectionnent 4 bits commençant par deux bits de tête, que la sortie du groupe de circuits OU indique, provenant de la sortie du démultiplexeur l:n 640, sélectionnent plus avant pendant une première demi-période de l'horloge CK4T lorsque le bit de tête est Dl, D4, et sélectionnent pendant une deuxième demi-période de l'horloge CK4T lorsque le bit de tête est D5, ..., D7, et DO ; et des bascules F91, F92, F93 et F94 qui échantillonnent 4 bits de la sortie des sélecteurs S91, S92, S93 et S94 avec le front arrière de l'horloge CK3T. Les sélecteurs S91, S92, S93 et S94 invalident les données lorsque le signal de commande de régulation strt provenant du premier circuit de détection aligné au début 650 indique que la régulation est en cours, et lit n bits à partir du bit suivant la première chaîne de signal spécifique, que la position de bit de tête stockée dans le premier circuit de détection aligné au début 650 indique, comme signal de données tous les n bits lorsqu'il indique que la régulation est terminée. De plus, le contrôle est pris de façon à rendre les sélecteurs S91, S92, S93 et S94 valides lorsque le signal de commande de régulation strt provenant du premier circuit de détection aligné au début 650 est interrompu, et les rendre non valides lorsqu'il est en cours de régulation, de sorte qu'aucun changement ne survienne lorsque les données sont rendues valides ; cependant, une partie du cycle de l'horloge CK3T peut être accélérée lorsqu'elles sont rendues non valides. Dans un tel circuit d'alignement 650, une fois que le premier circuit de détection aligné au début 650 a détecté la première chaîne de signal spécifique pour stocker la position de bit de tête, aucun type n'est encore sélectionné pour sa sortie, de telle sorte que la sortie des sélecteurs S91, S92, S93 et S94 ne sélectionnent aucun bit et des 0 (ou des données non valides) sont stockés dans les bascules F91, F92, F93 et F94. A partir du cycle suivant le cycle dans lequel la chaîne de signal spécifique a été détectée, la position de bit de tête a été stockée, et le signal de commande de régulation strt a été transmis, les 4 bits suivant le bit de tête de la demi-période différente de la demi-période de l'horloge CK4T dans laquelle la première chaîne de signal spécifique a été détectée sont alternativement et successivement sélectionnés tous les 4 bits et sont lus dans les bascules F91, F92, F93 et F94. De plus, dans l'exemple spécifique du circuit d'alignement 650 sur la figure 9, n = 4 a été défini ; cependant, Ml, ..., M8 peuvent être définis comme étant Ml, ..., M2n, l'entrée du groupe de circuits OU peut être définie comme étant Ml et Mn+1, M2 et Mn+2,..., Mn-1 et M2n, les sélecteurs S91, S92, S93 et S94 peuvent être définis avec une partie de n bits provenant du sélecteur S91, et les bascules F91, F92, F93 et F94 peuvent être définis avec la partie de n bits provenant de la bascule F91. Comme indiqué dans la description du premier circuit de détection aligné au début 650, en ce qui concerne le temps de détermination de 2n bits de la sortie du démultiplexeur l:n 640, le temps de détermination de la chaîne de bits dans laquelle le dernier bit des n bits a été échantillonné pendant une deuxième demi-période de l'horloge CK4T s'étend depuis le front arrière de l'horloge CK3T d'une deuxième demipériode de l'horloge CK4T juste avant le front arrière de l'horloge CK3T d'une première demi-période de l'horloge CK4T, le temps de détermination de la chaîne de bits dans laquelle le dernier bit des n bits a été échantillonné pendant une première demi-période de l'horloge CK4T s'étend depuis le front arrière de l'horloge CK3T d'une première demi-période de l'horloge CK4T juste avant le front arrière de l'horloge CK3T d'une première demi-période de l'horloge CK4T, de telle sorte que les chaînes de bits soient réparties dans un groupe dans lequel les derniers bits des n bits respectifs sont les bits de tête Dl, D2, ..., Dn qui s'avèrent être situés dans une deuxième demi-période de l'horloge CK4T et dans un groupe dans lequel les derniers bits des n bits respectifs sont les bits de tête Dn+1, Dn+2, D2n-1, et DO qui s'avèrent être dans une première demi-période de l'horloge CK4T. Mais, en ce qui concerne le bit de tête, le bit de tête des n bits suivants la chaîne de bits dans laquelle les premiers n bits ont été trouvés est Dn lorsque le bit de tête est DO, le bit de tête suivant devient Dn+1 lorsque c'est Dl, de telle sorte que DO et Dn, Dl et Dn+1, D2 et Dn+2, Dn-2 et D2n-1 soient alternativement sélectionnés comme même bit de tête aux temps de détermination respectifs. En faisant référence à la figure 10, un exemple spécifique du circuit FIFO à m adresses et n bits 660 est décrit ci-après. L'exemple spécifique du circuit FIFO à m adresses et n bits 660, qui est un exemple dans le cas où m =4 et n = 4, est constitué de : un circuit de génération d'adresses d'écriture 661 qui affecte le signal de commande de régulation strt provenant du premier circuit de détection aligné au début 650 au signal de début, arrête l'adresse d'écriture lorsque le signal de commande de régulation strt indique que le circuit DLL 620 est en cours de régulation, génère l'adresse d'écriture de manière circulaire de l'adresse 0 à l'adresse 3 à partir du cycle suivant lorsqu'il indique que la régulation est terminée ; et un FIFO m x n 662 avec un nombre d'adresses de 4 et un nombre de bits de 4 qui affecte à l'entrée de données la sortie oO, ol, o2, et o3 des bascules F91, F92, F93 et F94 du circuit d'alignement 650 à partir des n bits suivant la première chaîne de signal spécifique conformément à l'adresse d'écriture du circuit de génération d'adresses d'écriture 661, et les écrit de manière circulaire de l'adresse 0 à l'adresse 3. Le circuit de génération d'adresses d'écriture 661 est un circuit dans lequel 4 bascules FWO, FW1, FW2 et FW3 qui transmettent les adresses d'écriture 0 à 3 sont connectées continuellement ; et la sortie obtenue en appliquant un ET au signal obtenu en appliquant un ET à la sortie négative des trois premières bascules FWO, FW1 et FW2, et le signal de commande de régulation strt provenant du premier circuit de détection aligné au début 650, a été transmis en entrée à la première bascule FWO. Dans le circuit de génération d'adresses d'écriture 661, lorsque le signal de commande de régulation strt provenant du premier circuit de détection aligné au début 650 devient 0 (zéro), la sortie ET devient 0 (zéro) quel que soit le statut de la sortie de la bascule, 0 (zéro) est successivement enterré dans les 4 bascules FWO, FW1, FW2 et FW3, de telle sorte que l'adresse d'écriture soit interrompue, les deux types de sortie ET deviennent 1 lorsque les trois premières bascules FWO, FW1 et FW2 sont toutes devenues égales à 0 (zéro), conduisant ainsi la première bascule FWO à devenir 1 lorsque l'horloge CK3T est transmise en entrée, dans le cycle suivant, les deux types de sortie ET deviennent 0 (zéro), pour conduire simultanément la deuxième bascule à devenir 1, dans le cycle suivant, les première et deuxième bascules FWO et FW1 deviennent 0 (zéro), la troisième bascule FW2 devient 1, également dans le cycle suivant, la troisième bascule FW2 devient 0 (zéro), pour conduire simultanément les deux types de sortie ET à devenir 1, paramètre la quatrième bascule à 1 et le statut revient à la première. Au cours du temps pendant lequel le signal de commande de régulation strt est devenu 1, une seule des quatre bascules FWO, FW1, FW2 et FW3 devient 1, et l'adresse d'écriture qui est décalée de 1 peut être générée successivement de manière circulaire de l'adresse 0 à l'adresse 3. De plus, l'entrée des bascules FW1, FW2 et FW3, qui sont dans la deuxième étape et d'autres, est retenue avec le signal de commande de régulation strt, de telle sorte que toutes les adresses puissent être arrêtées immédiatement lorsque le signal de commande de régulation strt est réinitialisé. Le FIFO m x n 662, qui comprend les bascules de la partie de nombre d'adresses avec les maintiens de partie de nombre de bits qui extrait (lit) les données lorsque l'adresse d'écriture est paramétrée à 1, et est en maintien lorsque l'adresse d'écriture est paramétrée à 0, est configuré en connectant le maintien à la sortie d'adresse d'écriture du circuit de génération d'adresses d'écriture 661, dans lequel les données de partie de nombre de bits sont adaptées pour être écrites dans le groupe de bascules désigné par chacune des adresses d'écriture WAO, WA1, WA2 et WA3. En faisant référence à la figure 10, un exemple spécifique du multiplexeur à m voies et n bits 670 est décrit ci-après. L'exemple spécifique du multiplexeur à m voies et n bits 670, qui est un exemple dans le cas où m = 4 et n = 4, est constitué de : un groupe de circuits ET ; et un groupe de circuits OU qui sélectionne et extrait (lit) les données 4 bits écrites du FIFO 4 x 4 662 conformément à l'adresse de lecture. Le multiplexeur à m voies et n bits 670, qui correspond aux sélecteurs de partie de nombre de bits, définit à l'entrée les données transmises par le FIFO 4 x 4 662, qui sont à la même position de bit de chaque adresse, sélectionne l'adresse par circulation de l'adresse 0 à l'adresse 3, et sélectionne et transmet les données n bits du circuit FIFO à 4 adresses et 4 bits 660 écrites avec l'adresse d'écriture qui correspond à l'adresse de lecture. En faisant référence à la figure 10, un exemple spécifique du registre n bits 680 est décrit ci-après. L'exemple spécifique du registre n bits 680, qui est un exemple dans le cas où n = 4, est constitué de bascules FDO à FD3 qui écrivent en sortie du multiplexeur à m voies et n bits 670 avec l'horloge système CLKSYS. Le registre 4 bits 680, qui comprend la partie 4 bits, échantillonne la sortie du multiplexeur à m voies et n bits 670 avec l'horloge système CLKSYS pour la transmettre en sortie du premier circuit de traitement de données 600. De plus, dans l'exemple spécifique sur la figure 10, m =4 et n = 4 ont été définis ; si le nombre de bascules du circuit de génération d'adresses d'écriture 661 est égal à m, la sortie de la première bascule FWO à la mème bascule est l'adresse 0, l'adresse 1, l'adresse (m-1), respectivement, et un ET est appliqué à la sortie négative des trois premières bascules, il est également possible à la place d'appliquer un ET à la sortie négative des (m - 1) premières bascules, le nombre de bascules du FIFO m x n 662 doit être m x n qui est obtenu en multipliant le nombre d'adresses m par le nombre de bits n respectivement, et le multiplexeur à 4 voies et 4 bits 670 devient le multiplexeur à m voies et n bits 670. En faisant référence à la figure 11, un exemple spécifique de deuxième circuit de détection aligné au début 750 est décrit ci-après. L'exemple spécifique de deuxième circuit de détection aligné au début 750 est constitué d'un deuxième circuit de transport aligné au début 751, d'un troisième circuit de transport aligné au début 752, et d'un circuit de commande de régulation 753. Le deuxième circuit de transport aligné au début 751, qui a la même configuration de circuit que celle du premier circuit de transport aligné au début 651 sur la figure 8, reçoit en entrée et compare la deuxième chaîne de signal spécifique C4, C5, C6 et C7 à la place de la première chaîne de signal spécifique CO, Cl, C2 et C3, de façon à détecter si la deuxième chaîne de signal spécifique est présente dans le signal de données provenant du démultiplexeur l:n 740, et transmet 1 en sortie au sélecteur S81 lorsque la deuxième chaîne de signal spécifique C4, C5, C6 et C7 est détectée. Le troisième circuit de transport aligné au début 752, qui a la même configuration de circuit que celle du premier circuit de transport aligné au début 651 sur la figure 8, reçoit en entrée et compare la troisième chaîne de signal spécifique C8, C9, CA et CB à la place de la première chaîne de signal spécifique C0, Cl, C2 et C3, de façon à détecter si la troisième chaîne de signal spécifique est présente dans le signal de données provenant du démultiplexeur l:n 740, et transmet 1 en sortie au sélecteur S81 lorsque la troisième chaîne de signal spécifique C4, C5, C6 et C7 est détectée. Le circuit de commande de régulation 753 comprend et est constitué de : bascules bistables (flip-flop) FB2, FB3 et FB4 qui préparent le signal de début de régulation qui est distribué au premier circuit de traitement de données 600 lorsque la deuxième chaîne de signal spécifique C4, C5, C6 et C7 est détectée dans le signal de données provenant du démultiplexeur l:n 740, et régulent le circuit DLL 620 du premier circuit de traitement de données 600 le temps que chaque premier circuit de traitement de données 600 détecte la première chaîne de signal spécifique CO, C1, C2 et C3 ; et une bascule FB1 qui génère le signal de fin de régulation lorsque la troisième chaîne de signal spécifique C8, C9, CA et CB est détectée dans le signal de données provenant du démultiplexeur l:n 640 après que le signal de début de régulation qui est la sortie de la bascule FB4 ait été délivré. Le circuit de commande de régulation 753, qui comprend : un circuit ET qui applique un ET à la sortie du deuxième circuit de transport aligné au début 751 et à la sortie négative, qui a été entrée dans les bascules FB2 et FB3 et retardée ; et une bascule FB4 qui reçoit le signal de début de régulation, qui a une forme d'onde différentielle, avec la sortie ce circuit ET affectée à l'entrée, et distribue le signal de début de régulation à tous les premiers circuits de traitement de données 600. De plus, le circuit de commande de régulation 753, qui affecte à l'entrée le signal obtenu en appliquant un OU à la sortie du troisième circuit de transport aligné au début 752, et le signal obtenu en appliquant un OU à la sortie de la bascule FB1 et au signal négatif de l'horloge CK3T, comprend une bascule FB1 qui transmet en sortie le signal de fin de régulation. De plus la troisième chaîne de signal spécifique C8, C9, Cl et CB peut être conduite à devenir égale à la première chaîne de signal spécifique CO, Cl, C2 et C3. Dans le cas présent, il est possible que la deuxième chaîne de signal spécifique C4, C5, C6 et C7 corresponde à toutes les chaînes de signal contenant 1 et la configuration du deuxième circuit de transport aligné au début 751 soit un circuit OU à 8 entrées qui applique un OU à Dl, D2, D3, D4, D5, D6, D7 et DO. De plus, dans l'exemple spécifique de deuxième circuit de détection aligné au début 750 sur la figure 11, les données sont configurées à 8 bits ; cependant, de façon similaire au premier circuit de détection aligné au début 650, les données seront DO, ..., D2n, le nombre de bits de la deuxième chaîne de signal spécifique et de la troisième chaîne de signal spécifique sera de n bits, le circuit de transport sera CP1, CP2n, le nombre d'entrées du circuit OU OR81, OR82, OR83 et OR84 sera de n entrées, et le circuit OU à 8 entrées, qui est une variante du troisième circuit de transport aligné au début 752, sera un circuit OU à 2n entrées, de sorte qu'il soit possible que le deuxième circuit de détection aligné au début 750 soit le deuxième circuit de détection aligné au début 750 avec une largeur de n bits. En faisant référence à la figure 12, un exemple spécifique de circuit de synchronisation 760 est décrit ci-après. L'exemple spécifique de circuit de synchronisation 760 est constitué de : bascules bistables (flip-flop) FCO et FC1 qui synchronisent le signal de fin de régulation, qui est la sortie du deuxième circuit de détection aligné au début 750 avec l'horloge système CLKSYS ; et un circuit ET. La fréquence du signal de fin de régulation provenant du deuxième circuit de détection aligné au début 750 est conduite à être égale à celle de l'horloge système CLKSYS en divisant l'horloge générée dans le circuit DLL 720 ; cependant, étant donné que celles-ci ont des phases différentes, le circuit de synchronisation 760 synchronise le signal de fin de régulation avec l'horloge système CLKSYS dans les bascules FCO et FC1 pour le transmettre en sortie en tant que signal de début d'adresse de lecture. En faisant référence à la figure 12, un exemple spécifique de circuit de génération d'adresses de lecture 770 est décrit ci-après. L'exemple spécifique de circuit de génération d'adresses de lecture 770 est constitué de 4 bascules bistables (flip-flop) FC2, FC3, FC4 et FC5 connectées en continu qui transmettent en sortie les adresses de lecture 0 à 3, un circuit ET qui applique un ET à la sortie négative des trois premières bascules FC2, FC3 et FC4. Dans le circuit de génération d'adresses de lecture 770, le signal obtenu en appliquant un ET au signal de début d'adresse de lecture provenant du circuit de synchronisation 760 et le signal obtenu en appliquant un ET à la sortie négative des trois premières bascules FC2, FC3 et F4 parmi les quatre bascules FC2, FC3, FC4 et FC5 connectées en continu qui transmettent en sortie les adresses de lecture 0 à 3 est transmis en entrée à la première bascule FC2. Le circuit de génération d'adresses de lecture 770 s'arrête lorsque le signal de début d'adresse de lecture provenant du circuit de synchronisation 760 est réinitialisé, et génère les adresses de lecture 0, 1, 2 et 3 qui surviennent successivement en circulation de l'adresse 0 à l'adresse (m-1) et sont transmises au premier circuit de traitement de données 600. De manière détaillée, dans le circuit de génération d'adresses de lecture 770, lorsque le signal de début d'adresse de lecture provenant du circuit de synchronisation 760 devient 0 (zéro), la sortie ET devient 0 (zéro) quel que soit le statut de la sortie de bascule, 0 (zéro) est successivement enterré dans les 4 bascules FC2, FC3, FC4 et FC5, de sortie que l'adresse de lecture soit interrompue. Le signal de début d'adresse de lecture provenant du circuit de synchronisation 760 devient 1 lorsque les 3 premières bascules FC2, FC3 et FC4 deviennent toutes égales à 0 (zéro), les deux types de sortie ET sont devenus 1, si l'horloge système CLKSYS est transmise en entrée, le circuit de génération d'adresses de lecture 770 paramètre la première bascule FC2 à 1, dans le cycle suivant, les deux sorties ET deviennent 0 (zéro), de façon à ramener la première bascule FC2 à 0 (zéro), pour conduire simultanément la deuxième bascule FC3 à devenir 1, dans le cycle suivant, les première et deuxième bascules FC2 et FC3 deviennent 0, la troisième bascule devient 1, dans le cycle suivant, les première, deuxième et troisième bascules FC2, FC3 et FC4 deviennent 0 (zéro), pour conduire simultanément les deux types de sortie ET à devenir 1, pour paramétrer la quatrième bascule FC5 à 1, et le statut retourne à la première. Pendant le temps au cours duquel le signal de début d'adresse de lecture provenant du circuit de synchronisation 760 reste égal à 1, une seule des 4 bascules FC2, FC3, FC4 et FC5 devient 1, l'adresse d'écriture, qui est décalée de 1, peut être générée séquentiellement en circulation de l'adresse 0 à l'adresse 3. De plus, l'entrée des bascules FC3, FC4 et FC5, qui sont dans la deuxième étape et d'autres, est commandée par porte avec le signal de début d'adresse de lecture provenant du circuit de synchronisation 760, de telle sorte que toutes les adresses puissent être arrêtées immédiatement lorsque le signal de début d'adresse de lecture provenant du circuit de synchronisation 760 est réinitialisé. De plus, dans l'exemple spécifique de circuit de génération d'adresses de lecture 770 sur la figure 12, les bascules ont été définies comme étant 4 bascules FC2, FC3, FC4 et FC5 ; bien que le nombre de bascules soit égal à m, la sortie de la première bascule FC2 à la mème bascule sera adresse 0, adresse 1,... adresse (m-1) respectivement, et un ET est appliqué à la sortie négative des trois premières bascules FC2, FC3 et FC4, il est possible à la place d'appliquer un ET à la sortie négative des (m-1) premières bascules, de telle sorte que l'application du nombre d'adresses m devienne possible. D'autre part, dans l'exemple spécifique sur la figure 12,2 bascules bistables (flip-flop) du circuit de synchronisation 760 sont connectées en continu, le nombre d'adresses du circuit FIFO à m adresses et n bits 660 est m ; cependant, le nombre de bascules du circuit de synchronisation 760 détermine le moment auquel les données sont lues étant donné qu'il est écrit dans le circuit FIFO à m adresses et n bits 660 du premier circuit de traitement de données 600, de telle sorte que, lorsque le temps devient maximal : la première chaîne de signal spécifique et la troisième chaîne de signal spécifique soient transmises en même temps par le premier circuit de transmission 200 et le deuxième circuit de transmission 300 ; la première chaîne de signal spécifique soit détectée dans le premier circuit de détection aligné au début 650 par l'intermédiaire du premier circuit de transmission 200, de la ligne de transmission 800, du récepteur 610 du premier circuit de traitement de données 600, de l'échantillonneur et du démultiplexeur 1:2 630, et du démultiplexeur l:n 640 ; et les n bits commençant par le bit suivant soient extraits dans le circuit d'alignement 650 et soient écrits dans le circuit FIFO à m adresses et n bits 660, et si le temps devient minimal que : la troisième chaîne de signal spécifique soit détectée en tant que troisième chaîne de signal spécifique dans le deuxième circuit de détection aligné au début 750 par l'intermédiaire du deuxième circuit de transmission 300, de la ligne de transmission 900, du récepteur 710 du deuxième circuit de traitement de données 700, de l'échantillonneur et du démultiplexeur 1 :2 730, et du démultiplexeur l:n 740 ; l'adresse de lecture soit générée par l'intermédiaire du circuit de synchronisation 760 et du circuit de génération d'adresses de lecture 770 ; et la chaîne de signal soit écrite dans le registre n bits 680 par l'intermédiaire du multiplexeur à m voies et n bits 670 par son adresse de lecture, de telle sorte que le circuit FIFO à m adresses et n bits 660 écrive les données après que la chaîne de signal ait atteint le registre n bits 680 par l'intermédiaire du multiplexeur à m voies et n bits 670, le nombre de bascules du circuit de synchronisation soit augmenté, lorsque le temps devient minimal que : la première chaîne de signal spécifique soit détectée dans le premier circuit de détection aligné au début 650 par l'intermédiaire du premier circuit de transmission 200, de la voie de transmission 800, du récepteur 610 du premier circuit de traitement de données 600, de l'échantillonneur et du démultiplexeur 1 :2 et du démultiplexeur l:n 640 ; et les n bits commençant par le bit qui est un (m x n + 1)ème bit à partir du bit suivant, qui est écrit de nouveau dans l'adresse 0 après circulation des adresses du circuit FIFO à m adresses et n bits 660, soient extraits dans le circuit d'alignement 650 et soient écrits dans l'adresse 0 du circuit FIFO à m adresses et n bits 660, même si le temps devient maximal que : la troisième chaîne de signal spécifique soit détectée en tant que troisième chaîne de signal spécifique dans le deuxième circuit de détection aligné au début 750 par l'intermédiaire du deuxième circuit de transmission 300, de la voie de transmission 900, du récepteur 710, du deuxième circuit de traitement de données 700, de l'échantillonneur et du démultiplexeur 1:2 730, et du démultiplexeur l:n 740 ; l'adresse de lecture soit générée par l'intermédiaire du circuit de synchronisation 760 et du circuit de génération d'adresses de lecture 770 ; que la chaîne de signal soit écrite dans le registre n bits 680 par l'intermédiaire du multiplexeur à m voies et n bits 670 par son adresse de lecture, de telle sorte que le circuit FIFO à m adresses et n bits 660 écrive les données n bits à partir du bit suivant la première chaîne de signal spécifique avant que la chaîne de signal atteigne le registre n bits 680 par l'intermédiaire du multiplexeur à m voies et n bits 670, le nombre de bascules du circuit de synchronisation 760 soit diminué. De plus, de façon à satisfaire ces deux conditions, le nombre d'adresses m du circuit FIFO à m adresses et n bits 660 est établi. Comme décrit ci-dessus, le premier circuit PLL analogique 100, le premier circuit de transmission 200, le deuxième circuit de transmission 300, le circuit logique de commande de régulation 400, le deuxième circuit PLL analogique 500, le premier circuit de traitement de données 600 et le deuxième circuit de traitement de données 700 sont utilisés, de telle sorte que, pour le signal de données, qui ne comporte par le bit redondant dans la chaîne de signal de données, pour lequel des moyens de détermination d'une chaîne de signal spécifique en tant que début des données pour qu'une valeur libre puisse être choisie ne peuvent pas être utilisés, et dont la modification en 1 et 0 n'est pas garantie, la chaîne de signal spécifique (même si elle est à 1 bit, il peut être acceptable qu'elle devienne 1) soit envoyée au deuxième circuit de traitement de données 700 depuis le circuit logique de commande de régulation 400 par l'intermédiaire du deuxième circuit de transmission 300 et de la ligne de transmission 900, de telle sorte que le deuxième circuit de traitement de données 700 : la reconnaisse en tant que signal de début de régulation du circuit DLL 720 ; initialise la régulation de l'horloge d'échantillonnage dans le deuxième circuit de traitement de données 700 ; distribue simultanément au premier circuit de détection aligné au début 650 du premier circuit de traitement de données 600 ; invalide la sortie du circuit d'alignement 650 ; permette au circuit DLL 620 d'être régulé, en utilisant la chaîne de signal de régulation transmise au premier circuit de traitement de données 600 par l'intermédiaire de la ligne de transmission 800 depuis le premier circuit de transmission 200 ; effectue encore la régulation pour le circuit DLL 620 ; de plus, si la première chaîne de signal spécifique est transmise en entrée pendant la régulation du circuit DLL 620, dans chaque premier circuit de traitement de données 600, conduise à ce qu'elle soit reconnue en tant que signal de commande de régulation strt qui est définie à la fin de la régulation et au début des données ; et permette système de transmission à haute vitesse ayant une faible latence du premier mode de réalisation représenté sur la figure 1 ; le deuxième circuit PLL analogique 500 est absent, l'horloge de transmission est adaptée pour être transmise depuis le côté envoi vers le côté réception. Dans le premier mode de réalisation, le premier circuit de traitement de données 600 et le deuxième circuit de traitement de données 700 reçoivent l'horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge système CLKSYS, depuis le deuxième circuit PLL analogique 500 ; comme décrit sur la figure 2, un dispositif de commande 140, une ligne de transmission 1000, et un récepteur 540 qui transmettent l'horloge de transmission depuis le premier circuit PLL analogique 100 du côté envoi vers le côté réception sont disposés, le deuxième circuit PLL analogique 500 est absent, et à la place, l'horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge système CLKSYS reçue du côté envoi est adaptée pour être transmise au premier circuit de traitement de données 600 et au deuxième circuit de traitement de données 700. De cette manière, il devient possible que non seulement le deuxième circuit PLL analogique 500 soit supprimé, mais également que l'horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge système CLKSYS, et l'horloge de transmission du côté réception soit une horloge qui a la même fréquence et une certaine relation de phase. De plus, dans le cas où l'horloge système CLKSYS du côté envoi et l'horloge système CLKSYS du côté réception ont des sources différentes, et l'horloge REF ayant une fréquence parfaitement identique ne peut pas être distribuée au côté envoi et au côté réception, l'horloge de transmission du côté envoi et du côté réception et l'horloge système CLKSYS du côté réception n'utilisant pas l'horloge ayant la même source, de telle sorte que la fréquence soit différente même si la différence est infime, la phase dérive au cours du temps ; cependant, dans une telle configuration, le premier circuit de transmission 200 et le deuxième circuit de transmission 300 du côté envoi et le premier circuit de traitement de données 600 et le deuxième circuit de traitement de données 700 du côté réception peuvent recevoir l'horloge de transmission ayant exactement la même fréquence, de telle sorte que le circuit utilisé sur la figure 1 puisse être utilisé tel quel, la régulation puisse être stabilisée pour la position de régulation des DLL 620 et 720 à un certain degré de fluctuation de température et de fluctuation de tension, compte tenu du fait que la phase dérive en raison d'une différence de fréquence entre les horloges système CLKSYS, la régulation des circuits DLL 620 et 720 doit être effectuée dans une certaine période, le paramétrage de synchronisation est effectué pour le circuit de synchronisation 760 dans une certaine période en autorisant une variation de la différence temporelle entre l'adresse d'écriture et l'adresse de lecture, de telle manière que, pour que la lecture avant écriture, ou l'écriture des données suivantes avant la lecture ne se produisent pas, comme indiqué précédemment, le nombre d'étapes de la bascule utilisée pour la synchronisation soit augmenté, le nombre d'adresses du circuit FIFO à m adresses et n bits 660 soit augmenté, et le temps de début de lecture soit modifié, de sorte qu'il devienne impossible que la lecture soit effectuée avant que l'écriture dans le circuit FIFO à m adresses et n bits 660 soit effectuée, ou que les données suivantes soient écrites avant que la lecture soit effectuée. De plus, la présente invention n'est pas limitée à chacun des modes de réalisation décrits ci-dessus, des variantes dans la portée et l'esprit de la présente invention apparaîtront à l'homme du métier et chaque mode de réalisation peut être modifié de manière approprié. Comme indiqué ci-dessus, selon la présente invention, pour le signal de données, qui ne comporte pas le bit redondant dans la chaîne de signal de données, pour lequel des moyens de détermination d'une chaîne de signal spécifique en tant que début des données pour qu'une valeur libre puisse être choisie ne peuvent pas être utilisés, et dont la modification en 1 et 0 n'est pas garantie, de telle sorte que le début et la fin soient simultanés à une période spécifique ou libre, la deuxième chaîne de signal spécifique, la chaîne de signal de régulation et la troisième chaîne de signal spécifique sont transmises en sortie par le deuxième circuit de transmission, et les données non valides, la chaîne de signal de régulation et la première chaîne de signal sont transmis en sortie par le premier circuit de transmission, et le signal de données est transmis en sortie en continu par le premier circuit de transmission, de sorte qu'il devienne possible d'exécuter une série de processus dans lesquels le deuxième circuit de traitement de données préparé le signal de début de régulation du circuit DLL si la deuxième chaîne de signal spécifique arrive, ce qui conduit le circuit DLL à effectuer la régulation du verrou d'échantillonnage pour le deuxième circuit de traitement de données lui-même, arrête la génération de l'adresse de lecture du circuit FIFO à m adresses et n bits, conduise le premier circuit de traitement de données à transmettre le signal de début de régulation, conduise le bit de tête stocké à être réinitialisé, conduise le circuit FIFO à m adresses et n bits à arrêter la génération de l'adresse d'écriture, et conduise la sortie du circuit d'alignement à être invalidée, conduise la régulation pour le circuit DLL à être effectuée par la chaîne de signal de régulation qui provient du premier circuit de transmission, de plus, dans chaque premier circuit de traitement de données, si la première chaîne de signal spécifique provenant du premier circuit de transmission est transmise en entrée dans le signal de données, conduise celle-ci à être reconnue en tant que fin de régulation et de début des données, et l'écrive séquentiellement dans les adresses du circuit FIFO à m adresses et n bits à partir de l'adresse 0. De plus, presque en même temps que la première chaîne de signal spécifique arrive au premier circuit de traitement de données, la troisième chaîne de signal spécifique arrive au deuxième circuit de traitement de données, de telle sorte que le deuxième circuit de traitement de données la reconnaisse en tant que fin de régulation, génère le signal de début d'adresse de lecture, synchronise celui-ci avec l'horloge système, génère l'adresse de lecture qui est générée séquentiellement de manière circulaire de l'adresse 0 à l'adresse (m-1), et la transmette au premier circuit de traitement de données, de telle sorte que, dans chaque circuit FIFO à m adresses et n bits, il devienne possible que les données écrites de manière aléatoire en raison d'une variation dans la ligne de transmission et d'une variation dans le circuit simultanément à partir de la même adresse tout en les synchronisant avec l'horloge système soient conduites à être lues, et que la chaîne de signal de données parallèle récupérée de la chaîne de signal de données du côté envoi soit obtenue. Des bits redondants ne sont pas ajoutés, de telle sorte que la proportion de données effectives soit élevée, de telle sorte que la transmission soit effectuée pour la même quantité avec moins de circuits et l'horloge de transmission réduite et qu'aucune conversion des données ne soit nécessaire, de telle sorte que le système de transmission à haute vitesse ayant une faible latence, qui peut réduire la latence à un bas niveau, puisse être fourni. De plus, à la place du deuxième circuit PLL analogique, depuis le premier circuit PLL analogique dans le côté envoi par l'intermédiaire du dispositif de commande, de la ligne de transmission et du récepteur vers le premier circuit de traitement de données et le deuxième circuit de traitement de données, l'horloge de transmission ayant une fréquence multiple de n/2 est adaptée pour être distribuée, celle-ci étant synchronisée avec l'horloge système, et le nombre d'étapes de la bascule du circuit d'alignement du deuxième circuit de traitement de données et le nombre d'adresses du circuit FIFO à m adresses et n bits du premier circuit de traitement de données sont comme décrit précédemment, de telle sorte que dans le système dans lequel l'horloge système du côté envoi et l'horloge système du côté réception ont également des sources différentes, c'est-à-dire qu'il existe une différence de fréquence infime, la régulation pour le circuit DLL dans une certaine période permette d'effectuer la transmission à haute vitesse sans perdre les données. REVENDICATIONS 1. Système de transmission de données à grande vitesse ayant un faible temps de retard, comprenant une pluralité de premiers circuits de transmission dans un sens de l'émission et une pluralité de premiers circuits de traitement de données dans un sens de la réception, respectivement, lesdits premiers circuits de transmission et lesdits premiers circuits de traitement de données ayant été connectés un par un par l'intermédiaire d'une ligne de transmission ; dans lequel sont prévus, un deuxième circuit de transmission (300), une ligne de transmission (900) et un deuxième circuit de traitement de données (700) de façon à réguler un circuit DLL (620) qui régule la relation de temps d'une horloge d'échantillonnage d'un signal de données dudit premier circuit de traitement de données (600), et dans lequel, lorsqu'une deuxième chaîne de signaux spécifiques est envoyée, la distribution d'un signal de début de régulation à partir dudit deuxième circuit de traitement de données (700) est provoquée ; et dans lequel la régulation pour ledit circuit DLL (620) est provoquée par une chaîne de signaux de régulation ; et dans lequel les données commençant par un bit proche d'une première chaîne de signaux spécifiques détectée dans un signal de données pour lequel une conversion série-parallèle est réalisée sont écrites dans un circuit FIFO (PREMIER ENTRE, PREMIER SORTI) (660) et, simultanément une adresse de lecture synchronisée avec une horloge du système (CLKSYS) est créée à partir d'une troisième chaîne de signaux spécifiques qui est arrivée au dit deuxième circuit de traitement de données (700) ; et moyennant quoi une récupération des données est effectuée. 2. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 1, dans lequel une horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec une horloge du système (CLKSYS), est distribuée à partir d'un premier circuit PLL analogique (100) audit premier circuit de traitement de données (600) et audit deuxième circuit de traitement de données (700) par l'intermédiaire d'un amplificateur de tension (140), d'une ligne de transmission (1000) et d'un récepteur (540), ladite horloge de transmission étant distribuée au dit premier circuit de transmission (200) et au dit deuxième circuit de transmission (300). 3. Système de transmission de données à grande vitesse ayant un faible temps de retard comprenant une pluralité de premiers circuits de transmission dans un sens de l'émission et une pluralité de premiers circuits de traitement de données dans un sens de la réception, respectivement, lesdits premiers circuits de transmission et lesdits premiers circuits de traitement de données ayant été connectés un par un par l'intermédiaire d'une ligne de transmission, comprenant : une pluralité de premiers circuits de transmission (200) comprenant : un registre de n (multiple de 2) bits (210) qui reçoit les données au moyen d'une horloge du système (CLKSYS) avec laquelle l'entrée de données en parallèle sus-mentionnée a été préparée en partageant des données d'entrée en parallèle, ou au moyen d'une horloge ayant la même fréquence que celle de l'horloge du système sus-mentionnée (CLKSYS) ; et des circuits de conversion parallèle-série (220 et 230) qui convertissent un signal de données en parallèle qui est émis par ledit registre de n (multiple de 2) bits (210) en un signal de données en série au moyen d'une horloge de transmission ayant une fréquence multiple de n/2 qui est synchronisée avec l'horloge du système (CLKSYS), ou au moyen d'une horloge partagée de ladite horloge de transmission ; lorsqu'une chaîne de données invalides, une chaîne de signaux de régulation qui change sans aucun doute en 1 et 0, et une première chaîne de signaux spécifiques se produisent à un moment libre ou à un moment donné à partir dudit premier circuit de transmission (200), de sorte que les temps de début de la chaîne de données invalides et d'une deuxième chaîne de signaux spécifiques deviennent les mêmes et que les temps de fin de la première chaîne de signaux spécifiques et d'une troisième chaîne de signaux spécifiques deviennent les mêmes, un circuit de contrôle de régulation logique (400) qui crée la deuxième chaîne de signaux spécifiques, la chaîne de signaux de régulation qui change sans aucun doute en 1 et 0 , et la troisième chaîne de signaux spécifiques ; un deuxième circuit de transmission (300) comprenant : un registre de n bits (310) qui reçoit un signal de sortie dudit circuit de contrôle de régulation logique (400) avec l'horloge du système (CLKSYS) ou une horloge ayant la même fréquence que celle de l'horloge du système sus-mentionnée (CLKSYS) ; et des circuits de conversion parallèle-série (320 et 330) qui convertissent un signal de données en parallèle qui est émis à partir de cet registre de n bits (310) en un signal de données en série au moyen d'une horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge du système (CLKSYS), ou au moyen d'une horloge démultipliée de ladite horloge de transmission ; ladite pluralité de circuits de traitement de données (600) comprenant : un circuit DLL (620) qui établit une comparaison de phase entre le signal de sortie du circuit DLL (620) qui fixe à l'entrée l'horloge de transmission ayant une fréquence multiple de n/2 de l'horloge du système (CLKSYS) synchronisée avec l'horloge de transmission utilisée dans lesdits premiers circuits de transmission (200), et un signal de données en série en provenance desdits premiers circuits de transmission (200) pour réguler une horloge d'échantillonnage de telle sorte que la relation de temps soit au centre des données ; un échantillonneur et des circuits de conversion série-parallèle (630 et 640) qui échantillonnent un signal de données en série en provenance de l'horloge d'échantillonnage pour le convertir en un signal de données en parallèle ; un premier circuit de détection de début d'alignement des données (650) qui réinitialise un signal de contrôle de régulation (strt) indiquant un début de régulation et une fin de régulation dudit circuit DLL (620) lorsque le signal de début de régulation se produit, occasionne un maintien d'un circuit bistable qui a enregistré la position d'un bit de tête, compare la première chaîne de signaux spécifiques avec un signal de données en parallèle qui est émis en provenance desdits circuits de conversion série-parallèle (630 et 640) qui fixent le signal de début de régulation (strt) dans le cas où ils correspondent lorsque le signal de début de régulation (strt) est réinitialisé, et enregistre et occasionne un maintien de la position du bit de tête ; un circuit d'alignement des données (650) qui invalide le signal de sortie avec le signal de début de régulation (strt) réinitialisé par ce premier circuit de détection de début d'alignement des données (650), et, selon les résultats de l'enregistrement de la position du bit de tête dudit premier circuit de détection de début d'alignement des données (650) lorsque le signal de début de régulation (strt) est fixé dans ledit premier circuit de détection de début d'alignement des données (650), émet n bits en commençant par un bit proche de la chaîne de signaux, qui correspond, en tant que données à tous les n bits ; un circuit de création d'une adresse d'écriture (661) qui s'interrompt lorsque le signal de début de régulation (strt) dudit premier circuit de détection de début d'alignement des données (650) est réinitialisé, et crée des adresses d'écriture qui circulent en commençant par l'adresse 0 jusqu'à l'adresse (m-1) lorsqu'il est fixé ; un circuit FIFO de m adresses et de n bits (660) qui écrit séquentiellement le signal de sortie dudit circuit d'alignement des données (650) à l'adresse désignée selon le signal de sortie de ce circuit de création d'une adresse d'écriture (661) ; un multiplexeur de m voies et de n bits (670) sélectionne un signal de données de l'adresse désignée par l'adresse de lecture écrite dans ledit circuit FIFO de m adresses et de n bits (660), qui est synchronisé avec l'horloge du système (CLKSYS) ; et un registre de n bits (680) qui écrit le signal de sortie de ce multiplexeur de m voies et de n bits (670) un deuxième circuit de traitement de données (700) qui se compose de : un circuit DLL (720) qui établit une comparaison de phase entre le signal de sortie du circuit DLL (720) qui fixe à l'entrée l'horloge de transmission ayant une fréquence multiple de n/2 de l'horloge du système (CLKSYS) synchronisée avec l'horloge de transmission utilisée dans ledit deuxième circuit de transmission (300), et un signal de données en série en provenance dudit deuxième circuit de transmission (300) pour réguler une horloge d'échantillonnage de telle sorte que la relation de temps d'échantillonnage se trouve au centre des données ; un échantillonneur et des circuits de conversion série-parallèle (730 et 740) qui échantillonnent un signal de données en série au moyen d'une horloge d'échantillonnage pour le convertir en un signal de données en parallèle ; un deuxième circuit de détection de début d'alignement des données (750) qui compare le signal de sortie dudit échantillonneur et desdits circuits de conversion série-parallèle (730 et 740) avec la deuxième chaîne de signaux spécifiques, prépare un signal de début de régulation avec une largeur d'impulsion donnée indiquant la régulation dudit circuit DLL (720) lorsqu'ils correspondent, le distribue au dit premier circuit de traitement de données (600), réinitialise un signal de fin de régulation, compare le signal de sortie desdits circuits de conversion série-parallèle (730 et 740) avec une troisième chaîne de signaux spécifiques, et fixe un signal de fin de régulation lorsqu'ils correspondent ; un circuit de synchronisation (760) qui synchronise le signal de fin de régulation avec l'horloge du système (CLKSYS) et émet un signal de début d'une adresse d'écriture à une relation de temps telle que le signal de début d'une adresse d'écriture est émis après que le signal de sortie dudit circuit d'alignement des données (650) a été écrit dans ledit circuit FIFO de m adresses et de n bits (660) et encore avant que la prochaine donnée soit écrite dans la même adresse dans ledit circuit FIFO de m adresses et de n bits (660) de ladite pluralité desdits premiers circuits de traitement de données (600) ; un circuit de création d'une adresse de lecture (770) qui s'interrompt lorsque le signal de début d'une adresse d'écriture en provenance de ce circuit de synchronisation (760) est réinitialisé, et qui distribue les adresses de lecture qui sont écrites séquentiellement en circulation de l'adresse 0 à l'adresse (m-1) et, toujours simultanément, désigne la même adresse pour une pluralité desdits circuits FIFO de m adresses et de n bits (660) dudit premier circuit de traitement de données (600) lorsqu'un signal de début d'une adresse d'écriture en provenance de ce circuit de synchronisation (760) est fixé. 4. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, comprenant : un premier circuit PLL (boucle à verrouillage de phase) analogique (100) qui distribue au dit premier circuit de transmission (200) et au dit deuxième circuit de transmission (300) l'horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge du système (CLKSYS) ; et un second circuit PLL analogique (500) qui distribue au dit premier circuit de traitement de données (600) et au dit deuxième circuit de traitement de données (700) l'horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge du système (CLKSYS). 5. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 4, dans lequel, dans ledit premier circuit PLL analogique (100) et dans ledit second circuit PLL analogique (500), l'horloge du système (CLKSYS) dans le sens de l'émission des données et l'horloge du système (CLKSYS) dans le sens de la réception des données sont une horloge synchronisée, et l'horloge du système (CLKSYS), ou un signal ayant une relation de phase donnée avec l'horloge du système (CLKSYS), ou ayant la même fréquence ou une fréquence 1/entier est fixé à une horloge REF, comprenant : des oscillateurs à fréquence variable de type à régulation en tension (120 et 520) qui oscillent à une fréquence multiple de n/2 ; des compteurs (130 et 530) qui partagent de telle sorte qu'une horloge REF a la même fréquence que celle de l'horloge du système lorsque le signal de sortie de ces oscillateurs à fréquence variable de type à régulation en tension (120 et 520) est une fréquence multiple de n/2 de l'horloge du système (CLKSYS) ; et des comparateurs de phase (110 et 510) qui établissent une comparaison de phase entre le signal de sortie de ces compteurs (130 et 530) et l'horloge REF pour contrôler une tension de contrôle desdits oscillateurs à fréquence variable de type à régulation en tension (120 et 520) , de telle sorte que les phases et la fréquence du signal de sortie desdits compteurs (130 et 530) deviennent égales à celle de l'horloge REF. 6. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 4, dans lequel, dans ledit premier circuit de traitement de données (600) et ledit deuxième circuit de traitement de données (700) le second circuit PLL analogique (500) qui distribue l'horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge du système (CLKSYS) est omis, et le signal de sortie dudit premier circuit PLL analogique (100) dans le sens de l'émission de données est distribué au dit premier circuit de traitement de données (600) et au dit deuxième circuit de traitement de données (700) par l'intermédiaire d'un amplificateur de tension (140), d'une ligne de transmission (1000) et un récepteur (540) comme l'horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge du système (CLKSYS). 7. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 6, dans lequel l'horloge du système (CLKSYS) dans le sens de l'émission des données et l'horloge du système (CLKSYS) dans le sens de la réception des données ne sont pas synchronisées. 8. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel ledit premier circuit de transmission (200) et ledit deuxième circuit de transmission (300) comprennent : des circuits de contrôle de pré-accentuation (230 et 330) qui augmente le signal de sortie d'une multitude d'amplificateurs de tension (240 et 340) lorsqu'un signal de données est différent de celui qui se trouve au-delà d'une portion de données, et qui le réduit lorsqu'il est le même ; et des amplificateurs de tension (240 et 340) qui créent un signal de données pré-accentué selon le signal de sortie de ces circuits de contrôle de pré-accentuation (230 et 330) dont la quantité de pré-accentuation peut être sélectionnée. 9. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel lesdits circuits de conversion parallèle-série (220 et 230 ; 320 et 330) comprennent : un multiplexeur n/2:1 (220 ; 320) qui comprend une pluralité de multiplexeurs 2:1 et des registres (221) qui se composent de : un sélecteur (SO) qui fixe 2 bits de circuits bistables d'une étape précédente (F30 et F31) à l'entrée, fixe une horloge (CK30) de circuits bistables (flip-flop) d'une étape précédente (F30 et F31) à un signal de sélection, sélectionne le signal de sortie du circuit bistable (F30) pour une demi-période précédente de l'horloge (CK30), et qui sélectionne le signal de sortie du circuit bistable (F31) pour la demi-période restante ; et un circuit bistable (flip-flop) (F32) ayant une fréquence d'horloge multiple de 2 (CK30) qui échantillonne le signal de sortie dudit sélecteur (SO) avec un bord d'une horloge (CK31) qui diffère, en phase, d'un bord d'échantillonnage de l'horloge (CK30), ledit multiplexeur n/2:1 (220 ; 320) étant configuré de sorte à connecter en permanence ledit multiplexeur 2:1 et les registres (221) de manière à fixer le registre d'une étape précédente dans une première étape au niveau dudit registre de n bits (210) et à fixer le registre dudit multiplexeur 2 :1 des registres (221) au niveau du registre d'une étape précédente dans une deuxième étape et plus ; et un multiplexeur 2 :1 330) qui se compose de sélecteurs (S40 et S41) qui fixent à un signal de sélection une horloge d'échantillonnage (CK41) adaptée de telle sorte qu'un bord d'échantillonnage du dernier des circuits bistables (F40 et F41) dudit multiplexeur n/2:1 (220 ; 320) devient un front arrière, sélectionne le signal de sortie positif et le signal de sortie négatif du circuit bistable (F40) pour une demi-période précédente de l'horloge d'échantillonnage (CK41), et le signal de sortie positif et le signal de sortie négatif du circuit bistable (F42) obtenus en échantillonnant le signal de sortie d'un circuit bistable (F41) avec le front avant de l'horloge d'échantillonnage (CK41) fixé à un bord d'échantillonnage pour une demi-période consécutive de l'horloge d'échantillonnage (CK41). 10. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel ledit échantillonneur et lesdits circuits de conversion série-parallèle (630 et 640 ; 730et 740) comprennent : un échantillonneur et un démultiplexeur (630 ; 730) qui se compose de : un circuit bistable (flip-flop) (F51) qui échantillonne un signal de données en série avec le front avant d'une horloge d'échantillonnage (CK1) en le maintenant au centre des données ; un circuit bistable (flip-flop) (F52) qui échantillonne un signal de données en série avec le front arrière de l'horloge d'échantillonnage (CK1) en le maintenant au centre des données ; et un circuit bistable (flip-flop) (F53) qui échantillonne avec le front arrière de l'horloge d'échantillonnage (CK1) le signal de sortie d'un circuit bistable (F51) échantillonné avec le front avant ; ledit échantillonneur et ledit démultiplexeur (630 ; 730) émettant en sortie les deux signaux de données en parallèles échantillonnés avec la relation de temps du signal de sortie unifié avec le front arrière de l'horloge d'échantillonnage (CK1) ; un démultiplexeur l:n (640) qui se compose d'un démultiplexeur 1:4 comprenant : un démultiplexeur l:n/4 dans lequel des démultiplexeurs 1 :2 qui obtiennent deux données parallèles dont la relation de temps émise en sortie est unifiée avec le front arrière de l'horloge (CK2T), sont connectés en continu entre 0 (zéro) étape et plusieurs étapes, lesdits démultiplexeurs 1:2 comprenant : un compteur (CNT61) qui partage avec le front avant de l'horloge d'échantillonnage (CKl) ; des circuits bistables (flip-flop) (F61 et F62) qui échantillonnent le signal de sortie du circuit bistable échantillonné avec le front arrière de l'horloge d'échantillonnage de l'étape précédente (CKl) unifié au moyen du front avant et du front arrière d'une horloge (CK2T) qui est le signal de sortie de ce compteur (CNT61) ; et un circuit bistable (flip-flop) (F63) qui échantillonne avec le front arrière de l'horloge (CK2T) le signal de sortie du circuit bistable (F61) échantillonné avec le front avant de l'horloge (CK2T) ; un compteur (CNT71) qui prépare une horloge (CK3T) divisée à moitié en utilisant le front avant de l'horloge d'échantillonnage d'un registre (dans le cas de "0 étape", l'échantillonneur et le démultiplexeur 1 :2 (630)), c'est-à-dire chaque signal de sortie de ces démultiplexeurs l:n/4 ; un compteur (CNT72) qui prépare une horloge (CK4T) partagée à moitié en utilisant le front arrière de l'horloge (CK3T) ; un circuit bistable (F71) qui échantillonne un signal de données d'entrée avec le front avant de l'horloge (CK3T) pour une demi-période précédente d'une horloge (CK4T) et occasionne un maintien pour une demipériode consécutive de l'horloge (CK4T) ; un circuit bistable (F72) qui échantillonne avec le front arrière de l'horloge (CK3T) pour une demi-période précédente de l'horloge (CK4T) et occasionne un maintien pour une demi-période consécutive de l'horloge (CK4T) ; un circuit bistable (F74) qui échantillonne un signal de données d'entrée avec le front avant de l'horloge (CK3T) pour une demi-période consécutive de l'horloge (CK4T) et occasionne un maintien pour une demi-période précédente de l'horloge (CK4T) ; un circuit bistable (F75) qui échantillonne avec le front arrière de l'horloge (CK3T) pour une demi-période consécutive de l'horloge (CK4T) et occasionne un maintien pour une demi-période précédente, de l'horloge (CK4T) ; un circuit bistable (F73) qui échantillonne le signal de sortie du circuit bistable (F71) avec le front arrière de l'horloge (CK3T) ; et un circuit bistable (F76) qui échantillonne le signal de sortie du circuit bistable (F74) avec le front arrière de l'horloge (CK3T). 11. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel ledit premier circuit de détection de début d'alignement des données (650) comprend : un premier circuit de transfert de début d'alignement (des données) (651) qui se compose de : un circuit OR (OU) (OR81) qui comprend des circuits de transfert (de données) 2n (CP1, ..., CP2n) qui comparent n bits (C0, ..., Cn-1) qui constituent une première chaîne de signaux spécifiques, avec n bits commençant par chaque bit des bits 2n (DO, ..., D2n-1) du signal de sortie dudit démultiplexeur l:n (640) qui sont les données, et applique une condition OR à chaque signal de sortie des circuits de transfert (CP1, CP2, CPn) qui ont comparé une chaîne de bits qui commence par les bits d'avance (Dl, D2, ..., Dn) qui se trouvent être dans une demi-période consécutive de l'horloge (CK4T) du démultiplexeur 1 :4 dudit démultiplexeur l:n (640) ; un circuit OR (OU) (OR82) qui applique une condition OR à chaque signal de sortie des circuits de transfert (CPn+1, ..., CP2+n) qui ont comparé une chaîne de bits dont le dernier bit de chaque n bits commence par les bits d'avance (Dn+1, ..., D2n-1 et DO) qui devient un bit échantillonné pour une demi-période précédente de l'horloge (CK4T) ; et un sélecteur (S81) qui sélectionne le signal de sortie dudit circuit OR (OR81) pour une demi-période précédente de l'horloge (CK4T) et qui le sélectionne pour une demi-période consécutive de l'horloge (CK4T) qui est une période de détermination dudit circuit OR (OR82) ; un circuit de commande de début d'alignement des données (652) comprenant : des circuits bistables (F81 et F82) pour synchroniser un signal de début de régulation avec l'horloge (CK3T) ; et un circuit bistable (F83) qui applique une condition AND (ET) au signal de sortie négatif du circuit bistable (F82) et au signal de sortie du circuit bistable (F83), et fixe à l'entrée un signal obtenu en appliquant une condition OR à son signal de sortie et au signal de sortie du sélecteur (S81) dudit premier circuit de transfert de début d'alignement des données (651) ; un circuit de stockage de la position des bits d'avance (653) qui se compose de : n circuits bistables avec la fonction "de maintien" (RI, ..., Rn) qui fixent à l'entrée des données le signal de sortie des circuits de transfert (CP1, ..., CPn), extraient les données pour une demi-période précédente de l'horloge (CK4T) et encore au moment où le signal de sortie dudit circuit de commande de début d'alignement des données (652) est sous régulation, et maintiennent dans les autres conditions ; n circuits bistables (Rn+1, ..., R2n) qui fixent à l'entrée des données le signal de sortie des circuits de transfert (CPn+1, ..., CP2n), extraient les données pour une demi-période consécutive de l'horloge (CK4T) et encore au moment où le signal de sortie dudit circuit de commande de début d'alignement des données (652) est sous régulation, et maintiennent dans les autres conditions. 12. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel ledit circuit d'alignement des données (650) se compose de : un groupe de circuits OR qui applique une condition OR au signal de sortie d'un circuit de stockage de la position des bits d'avance libres (653) et au signal de sortie du circuit de stockage de la position du nième bit de tête (653) à partir de la position du bit de tête de ce circuit de stockage de la position des bits d'avance (653) ; n sélecteurs (S91, S92, S9n) qui sélectionnent à partir du signal de sortie du démultiplexeur l:n (640) n bits en commençant par les deux bits d'avance que le signal de sortie de ce groupe de circuits OR indique, qui sélectionnent en outre pour une demi-période précédente de l'horloge (CK4T) lorsque les bits d'avance sont Dl, ..., Dn, et sélectionnent pour une demi-période consécutive de l'horloge (CK4T) lorsque les bits d'avance sont Dn+1, ..., D2n et DO ; et des circuits bistables (F91, F92, ..., F9n) qui échantillonnent n bits du signal de sortie de ces sélecteurs (S91, S92, ..., S9n) avec le front arrière de l'horloge (CK3T) . 13. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel, à partir d'un circuit FIFO de m adresses et de n bits (660) comprenant : un circuit de création d'une adresse d'écriture (661) qui entre un signal obtenu en appliquant une condition AND (ET) au signal de sortie négatif du premier (m-1) des circuits bistables parmi les circuits bistables m connectés en continu, dans un premier circuit bistable, et qui applique une condition INPUT (ENTREE) et une condition AND au signal de début de régulation (strt) d'un ledit circuit de commande de début d'alignement des données (652) dudit premier circuit de détection de début d'alignement des données (650) en entrant le signal dans le premier circuit bistable ou dans tous les circuits bistables ; et un circuit FIFO m x n (662) ayant le nombre d'adresses m et le nombre de bits n qui écrit le signal de sortie dudit circuit d'alignement des données (650) comme les données d'entrée selon l'adresse d'écriture, ledit multiplexeur de m voies et de n bits (670) retient les données n bit écrites dans ledit FIFO m x n (662) selon l'adresse de lecture. 14. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel ledit registre de n bits (680) comprend n circuits bistables (FDO, FD1, FD2, et FD3) qui écrivent le signal de sortie dudit multiplexeur de m voies et de n bits (670) avec l'horloge du système (CLKSYS). 15. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel ledit deuxième circuit de traitement de données (700) comprend : un deuxième circuit de transfert de début d'alignement des données (751) qui se compose de : un circuit OR (OR81) qui comprend les circuits de transfert 2n (CP1,..., CP2n) qui comparent n bits, qui constituent une deuxième chaîne de signaux spécifiques, avec n bits commençant par chaque bit des 2n bits (DO, D2n-1) du signal de sortie dudit démultiplexeur l:n (740) qui sont les données, et applique une condition OR à chaque signal de sortie des circuits de transfert (CP1, CP2, ..., CPn) qui ont comparé une chaîne de bits en commençant par les bits d'avance (Dl, D2, ..., Dn), dont le dernier bit des n bits respectifs se trouve être dans une demi-période consécutive de l'horloge (CK4T) du démultiplexeur 1 :4 démultiplexeur l:n (740) ; un circuit OR (OR82) qui applique une condition OR à chaque signal de sortie des circuits de transfert (CPn+1;..., CP2+n) qui ont comparé une chaîne de bits en commençant par les bits d'avance (Dn+1, ..., D2n-1 et DO), dont le dernier bit de chaque n bits devient un bit échantillonné pour une demi-période précédente de l'horloge (CK4T) ; et un sélecteur (S81) qui sélectionne le signal de sortie dudit circuit OR (OR81) pour une demi-période précédente de l'horloge (CK4T) et qui le sélectionne pour une demi-période consécutive de l'horloge (CK4T) qui est une période de détermination dudit circuit OR (OR82) ; un troisième circuit de transfert de début d'alignement (des données) (752) qui se compose de : un circuit OR (OR81) qui comprend les circuits de transfert 2n (CP1,..., CP2n) qui ont comparé n bits (C0, Cn-1) qui constituent une troisième chaîne de signaux spécifiques, avec n bits en commençant par chaque bit des 2n bits (DO, ..., D2n-1) du signal de sortie dudit démultiplexeur l:n (740) qui sont les données, et applique une condition OR à chaque signal de sortie des circuits de transfert (CP1, CP2, ..., CPn) qui ont comparé une chaîne de bits en commençant par les bits d'avance (Dl, D2, ..., Dn), dont le dernier bit des n bits respectifs se trouve être dans une demipériode consécutive de l'horloge (CK4T) du démultiplexeur 1 :4 démultiplexeur l:n (740) ; un circuit OR (OR82) qui applique une condition OR à chaque signal de sortie des circuits de transfert (CPn+1, ..., CP2+n) qui ont comparé une chaîne de bits en commençant par les bits d'avance (Dn+1, ..., D2n-1 et DO), dont le dernier bit des n bits respectifs devient un bit échantillonné pour une demi-période précédente de l'horloge (CK4T) ; et un sélecteur (S81) qui sélectionne le signal de sortie dudit circuit OR (OR81) pour une demi-période précédente de l'horloge (CK4T) et qui le sélectionne pour une demi-période consécutive de l'horloge (CK4T) qui est une période de détermination dudit circuit OR (OR82) ; un circuit de contrôle de régulation (753) comprenant : un circuit bistable (FB4) qui applique une condition AND au signal de sortie dudit deuxième circuit de transfert de début d'alignement des données (751) et au signal de sortie d'une pluralité de circuits bistables (FB2 et FB3) connectés en continu qui obtient que le signal de sortie négatif soit retardé avec le même signal de sortie fixé à l'entrée, et prépare un signal de début de régulation qui est d'une forme d'onde différente pour le distribuer à tous lesdits premiers circuits de traitement de données (600) ; et un circuit bistable (FB1) qui fixe à l'entrée un signal obtenu en appliquant une condition OR à un signal obtenu en appliquant une condition AND au signal négatif du signal de début de régulation et le signal de sortie du circuit bistable (FBI), et au signal de sortie du sélecteur (S81) dudit troisième circuit de transfert de début d'alignement des données (752), et prépare un signal de fin de régulation. 16. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel ledit circuit de création d'une adresse de lecture (770) : fixe à l'entrée du premier circuit bistable un signal obtenu en appliquant une condition AND au signal de sortie négatif du premier (m-1) des circuits bistables (FC2 à FC4) parmi les circuits bistables m (FC2 à FC5) connectés en continu ; applique une condition INPUT et une condition AND au signal de début d'une adresse d'écriture en provenance d'un circuit de synchronisation (760) en entrant un premier ou tous les circuits bistables ; et distribue entre tous lesdits premiers circuits de traitement de données (600) l'adresse de lecture préparée à partir des circuits bistables m (FC2 à FC5). 17. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 3, dans lequel lesdits circuits de conversion parallèle-série (220 et 230 ; 320 et 330) comprennent : un multiplexeur n/2:1 (220 ; 320) comprenant une pluralité de multiplexeurs 2:1 et des registres (271) qui se composent de : un sélecteur (SO) qui fixe 2 bits de circuits bistables d'une étape précédente (F30 et F31) à l'entrée, qui fixe l'horloge (CK30) de circuits bistables d'une étape précédente (F30 et F31) au signal de sélection, sélectionne le signal de sortie du circuit bistable (F30) pour une demi-période précédente de l'horloge (CK30), et sélectionne le signal de sortie du circuit bistable (F31) pour la demi-période restante ; et un circuit bistable (F32) qui échantillonne le signal de sortie dudit sélecteur (SO) avec le bord de l'horloge (CK31) ayant une fréquence d'horloge multiple de 2 (CK30), qui diffère par sa phase du bord d'échantillonnage de l'horloge (CK30), ledit multiplexeur n/2:1 (220 ; 320) est configuré de sorte à connecter en permanence ledit multiplexeur 2:1 et les registres (221) de manière à fixer le registre dans l'étape précédente à la première étape au niveau dudit registre de n bits (210), et à fixer le registre dudit multiplexeur 2:1 et le registre (221) à l'étape précédente dans la deuxième étape et plus ; un multiplexeur 2:1 (230 ; 230) qui se compose de sélecteurs (S40 et S41) qui fixent au signal de sélection l'horloge d'échantillonnage (CK41) adaptée de telle sorte que le bord échantillonnage du dernier circuit bistable (F40 et F41) dudit multiplexeur n/2:1 (220,320) devient le front arrière, sélectionnent et émettent le signal de sortie positif et le signal de sortie négatif du circuit bistable (F40) pour une demipériode précédente de l'horloge d'échantillonnage (CK41) , et le signal de sortie positif et le signal de sortie négatif du circuit bistable (F42) obtenus en échantillonnant le signal de sortie du circuit bistable (F41) en réglant le front avant de l'horloge d'échantillonnage (CK41) comme un bord d'échantillonnage pour une demi-période consécutive de l'horloge d'échantillonnage (CK41), et dans lequel ledit échantillonneur et lesdits circuits de conversion série-parallèle (630 et 640 ; 730 et 740) comprennent : un échantillonneur et un démultiplexeur 1:2 (630 ; 730) qui se composent de : un circuit bistable (F51) qui échantillonne un signal de données en série avec le front avant de l'horloge d'échantillonnage (CK1) en le maintenant au centre des données ; un circuit bistable (F52) qui l'échantillonne avec le front arrière de l'horloge d'échantillonnage (CK1) ; et un circuit bistable (F53) qui échantillonne avec le front avant de l'horloge d'échantillonnage (CK1) le signal de sortie du circuit bistable (Fi51) échantillonné avec le front avant ; ledit échantillonneur et ledit démultiplexeur 1:2 (630 ; 730) émettant en sortie deux signaux de données en parallèles échantillonnés en unifiant la relation de temps du signal de sortie avec le front arrière de l'horloge d'échantillonnage (CK1) ; et un démultiplexeur l:n (640) qui se compose d'un démultiplexeur 1 :4 (642)comprenant : un démultiplexeur l:n/4 dans lequel des démultiplexeurs 1 :2 sont connectés en permanence entre 0 (zéro) étape et plusieurs étapes, ledit démultiplexeur 1 :2 (641)comprenant : un compteur (CNT61) qui divise avec le front avant de l'horloge d'échantillonnage (CK1) ; des circuits bistables (F61 et F62) qui échantillonnent le signal de sortie du circuit bistable échantillonné en unifiant avec le front arrière de l'horloge d'échantillonnage de l'étape précédente (CK1) , en utilisant le front avant et le front arrière de l'horloge (CK2T) qui est le signal de sortie de ce compteur (CNT61) ; et un circuit bistable (F63) qui échantillonne avec le front arrière de l'horloge (CK2T) le signal de sortie du circuit bistable (F61) échantillonné avec le front avant de l'horloge (CK2T), ledit démultiplexeur 1:2 (641) obtenant deux signaux de données en parallèle dont la relation de temps du signal de sortie a été unifiée avec le front arrière de l'horloge (CK2T) ; un compteur (CNT71) qui prépare une horloge (CK3T) partagée à moitié, en utilisant le front avant de l'horloge d'échantillonnage du registre (dans le cas de "0 étape", l'échantillonneur et le démultiplexeur 1:2 (630)) qui est chaque signal de sortie de ce démultiplexeur l:n/4 ; un compteur (CNT72) qui prépare une horloge (CK4T) partagée à moitié, en utilisant le front arrière de l'horloge (CK3T) ; un circuit bistable (F71) qui échantillonne le signal de données d'entrée avec le front avant de l'horloge (CK3T) pour une demi-période précédente de l'horloge (CK4T) pour occasionner un maintien pour une demi-période consécutive de l'horloge (CK4T) ; un circuit bistable (F72) qui échantillonne avec le front arrière de l'horloge (CK3T) pour une demi-période précédente de l'horloge (CK4T) pour occasionner un maintien pour une demi-période consécutive de l'horloge (CK4T) ; un circuit bistable (F74) qui échantillonne le signal de données d'entrée avec le front avant de l'horloge (CK3T) pour une demi-période consécutive de l'horloge (CK4T) pour occasionner un maintien pour une demi-période précédente de l'horloge (CK4T) ; un circuit bistable (F75) qui échantillonne avec le front arrière de l'horloge (CK3T) pour une demi-période consécutive de l'horloge (CK4T) pour occasionner un maintien pour une demi-période précédente de l'horloge (CK4T) ; un circuit bistable (P73) qui échantillonne le signal de sortie du circuit bistable (F71) avec le front arrière de l'horloge (CK3T) ; et un circuit bistable (F76) qui échantillonne le signal de sortie du circuit bistable (F74) avec le front arrière de l'horloge (CK3T), et dans lequel ledit premier circuit de détection de début d'alignement des données (650) comprend : un premier circuit de transfert (651) qui se compose de : un circuit OR (OR81) qui comprend des circuits de transfert 2n (CP1,..., CP2n) qui comparent n bits (C0, Cn-1) qui constituent une première chaîne de signaux spécifiques avec n bits en commençant par chaque bit des 2n bits (DO, ..., D2n-1) du signal de sortie dudit démultiplexeur l:n (640) qui sont les données, et applique une condition OR à chaque signal de sortie des circuits de transfert (CP1, CP2, ..., CPn) qui ont comparé une chaîne de bits en commençant par les bits d'avance (Dl, D2, ..., Dn), dont le dernier bit des n bits respectifs se trouve être dans une demi-période consécutive de l'horloge (CK4T) du démultiplexeur 1:4 (642) dudit démultiplexeur l:n (640) ; un circuit OR (OR82) qui applique une condition OR à chaque signal de sortie des circuits de transfert (CPn+1, ..., CP2+n) qui compare une chaîne de bits en commençant par les bits d'avance (Dn+1, ..., D2n-1 et DO), dont le dernier bit des n bits respectifs devient un bit échantillonné pour une demi-période précédente de l'horloge (CK4T) ; et un sélecteur (S81) qui sélectionne le signal de sortie dudit circuit OR (OR81) pour une demi-période précédente de l'horloge (CK4T) et le sélectionne pour une demi-période consécutive de l'horloge (CK4T) qui est une période de détermination dudit OR circuit (OR82) ; un circuit de commande de début d'alignement des données (652) comprenant : des circuits bistables (F81 et F82) pour synchroniser le signal de début de régulation avec l'horloge (CK3T) ; et un circuit bistable (F83) qui applique une condition AND (ET) au signal de sortie négatif du circuit bistable (F82) et au signal de sortie du circuit bistable (F83), et fixe à l'entrée un signal obtenu en appliquant une condition OR à son signal de sortie et au signal de sortie du sélecteur (S81) dudit premier circuit de transfert de début d'alignement des données (651) ; un circuit de stockage de la position des bits d'avance (653) qui se compose de : n circuits bistables avec la fonction "de maintien" (RI, ..., Rn) qui fixent à l'entrée des données le signal de sortie des circuits de transfert (CP1, ..., CPni), extraient les données pour une demi-période précédente de l'horloge (CK4T) et encore au moment où le signal de sortie dudit circuit de commande de début d'alignement des données (652) est sous régulation, et occasionnent un maintien dans les autres conditions ; et n circuits bistables (Rn+1, ..., R2n) qui fixent à l'entrée des données le signal de sortie des circuits de transfert (CPn+1, ..., CP2n), extraient les données pour une demi-période consécutive de l'horloge (CK4T) et encore au moment où le signal de sortie dudit circuit de commande de début d'alignement des données (652) est sous régulation, et occasionne un maintien dans les autres conditions ; et dans lequel ledit circuit d'alignement des données (650) comprend : un groupe de circuits OR qui applique une condition OR au signal de sortie du circuit de stockage de la position des bits d'avance libres (653), et au signal de sortie du circuit de stockage de la position du nième bit de tête (653) à partir de la position du bit de tête de ce circuit de stockage de la position des bits d'avance (653), n sélecteurs (S91, S92,..., S9n) qui sélectionnent n bits en commençant par le bit de tête que le signal de sortie de ce groupe de circuits OR indique à partir du signal de sortie du démultiplexeur l:n (640), qui sélectionnent en outre pour une demi-période précédente de l'horloge (CK4T) lorsque les bits d'avance sont Dl, Dn, et sélectionnent pour une demi-période consécutive de l'horloge (CK4T) lorsque les bits d'avance sont Dn+1, ..., D2n et DO ; et des circuits bistables (F91, F92,..., F9n) qui échantillonnent n bits du signal de sortie de ces sélecteurs (S91, S92, ..., S9n) avec le front arrière de l'horloge (CK3T), et dans lequel ledit multiplexeur de m voies et de n bits (610) retient à partir d'un circuit FIFO de m adresses et de n bits (660) comprenant : un circuit de création d'une adresse d'écriture (661) qui entre dans le premier circuit bistable un signal obtenu en appliquant une condition AND au signal de sortie négatif du premier (m-1) des circuits bistables parmi les circuits bistables m connectés en continu, et qui applique une condition INPUT et une condition AND (ET) au signal de début de régulation (strt) dudit circuit de commande de début d'alignement des données (652) dudit premier circuit de détection de début d'alignement des données (650) en entrant le premier circuit bistable ou tous les circuits bistables ; et un circuit FIFO m x n (662) ayant le nombre d'adresses m et le nombre de bits n qui écrit le signal de sortie dudit circuit d'alignement des données (650) comme les données d'entrée selon l'adresse d'écriture, les données n bit écrites dans ledit circuit FIFO m x n (662) selon l'adresse de lecture ; et dans lequel ledit registre de n bits (680) correspond à n circuits bistables (flip-flop) (FDO, FD1, FD2, et FD3) qui écrivent le signal de sortie dudit multiplexeur de m voies et de n bits (670) avec l'horloge du système (CLKSYS) ; et dans lequel ledit deuxième circuit de traitement de données (700) comprend : un deuxième circuit de transfert de début d'alignement des données (751) qui compare le signal de sortie du démultiplexeur l:n (740) dudit deuxième circuit de traitement de données (700) avec la deuxième chaîne de signaux spécifiques comme les données d'entrée ; un troisième circuit de transfert de début d'alignement des données (752) qui compare le signal de sortie du démultiplexeur l:n (740) dudit deuxième circuit de traitement de données (700) avec la troisième chaîne de signaux spécifiques comme les données d'entrée ; et un circuit de contrôle de régulation (753) comprenant : un circuit bistable (FB4) qui applique une condition AND au signal de sortie dudit deuxième circuit de transfert de début d'alignement des données (751) et au signal de sortie d'une pluralité de circuits bistables (FB2 et FB3) connectés en continu, qui obtiennent que le signal de sortie négatif soit retardé en entrant le même signal de sortie et préparent le signal de début de régulation qui est d'une forme d'onde différente pour le distribuer à tous lesdits premiers circuits de traitement de données (600) ; et un circuit bistable (FB1) qui fixe à l'entrée un signal obtenu en appliquant une condition OR à un signal obtenu en appliquant une condition AND à un signal négatif du signal de début de régulation et du signal de sortie du circuit bistable (FB1), et le signal de sortie du sélecteur (S81) dudit troisième circuit de transfert de début d'alignement des données (752), et prépare le signal de fin de régulation ; et dans lequel ledit circuit de création d'une adresse de lecture (770) fixe à l'entrée du premier circuit bistable un signal obtenu en appliquant une condition AND au signal de sortie négatif du premier (m-1) des circuits bistables (FC2 à FC4) parmi les circuits bistables m (FC2 à FC5) connectés en continu, qui applique une condition INPUT et une condition AND au signal de début d'une adresse d'écriture en provenance du circuit de synchronisation (760) en entrant le premier ou tous les circuits bistables, et qui distribue entre tous lesdits premiers circuits de traitement de données (600) l'adresse de lecture préparée à partir du signal de sortie des circuits bistables m (FC2 à FC5), et dans lequel, lorsque le temps est optimisé pour que : la première chaîne de signaux spécifiques et la troisième chaîne de signaux spécifiques soient émises simultanément à partir dudit deuxième circuit de transmission (300) ; que la première chaîne de signaux spécifiques soit détectée dans ledit premier circuit de détection de début d'alignement des données (650) par l'intermédiaire dudit premier circuit de transmission (200), d'une ligne de transmission (800), d'un récepteur (610), d'un échantillonneur et d'un démultiplexeur 1 :2 dudit premier circuit de traitement de données (600), et du démultiplexeur l:n (640) ; et que la chaîne de signaux comprise entre le bit consécutif aux n bits soit extraite dans ledit circuit d'alignement des données (650) et soit écrite dans ledit circuit FIFO de m adresses et de n bits (660), même si le temps est optimisé pour que : la troisième chaîne de signaux spécifiques soit détectée comme étant la troisième chaîne de signaux spécifiques dans ledit deuxième circuit de détection de début d'alignement des données (750) par l'intermédiaire dudit deuxième circuit de transmission (300), d'une ligne de transmission (900), d'un récepteur (710), d'un échantillonneur et d'un démultiplexeur 1 :2 dudit deuxième circuit de traitement de données (700), et d'un démultiplexeur 1 :2 ; que l'adresse de lecture soit créée par l'intermédiaire dudit circuit de synchronisation .(760) et dudit circuit de création d'une adresse de lecture (770) ; et que les données soient écrites dans ledit registre de n bits (680) par l'intermédiaire dudit multiplexeur de m voies et de n bits (670) par cette adresse de lecture, de telle sorte que ledit circuit FIFO de m adresses et de n bits (660) écrive les données plus tard que le moment où la chaîne de signaux atteint ledit registre de n bits (680) par l'intermédiaire dudit multiplexeur de m voies et de n bits (670), que le nombre de circuits bistables dudit circuit de synchronisation (760) soit accru lorsque le temps est optimisé pour que : une première chaîne de signaux spécifiques soit détectée dans le premier circuit de détection de début d'alignement des données (650) par l'intermédiaire dudit premier transmetteur indirect (200), d'une ligne de transmission (800), d'un récepteur (610), d'un échantillonneur et d'un démultiplexeur 1 :2 dudit premier circuit de traitement de données (600) et d'un démultiplexeur l:n (640) ; et que les bits commençant par le bit consécutif au (m x n +1) ième bit en partant du bit suivant, qui a été écrit à l'adresse o après circulation de l'adresse du circuit FIFO de m adresses et de n bits (660), soient extraits dans ledit circuit d'alignement des données (650) et soient écrits à l'adresse 0 dudit circuit FIFO de m adresses et de n bits (660), même si le temps est optimisé pour que : la troisième chaîne de signaux spécifiques soit détectée comme étant la troisième chaîne de signaux spécifiques dans ledit deuxième circuit de détection de début d'alignement des données (750) par l'intermédiaire dudit deuxième circuit de transmission (300), d'une ligne de transmission (900), d'un récepteur (710), d'un échantillonneur et d'un démultiplexeur 1:2 (730) dudit deuxième circuit de traitement de données (700), et d'un démultiplexeur l:n (740) ; que l'adresse de lecture soit créée par l'intermédiaire dudit circuit de synchronisation (760) et dudit circuit de création d'une adresse de lecture (770) ; et que son adresse de lecture soit écrite dans ledit registre de n bits (680) par l'intermédiaire dudit multiplexeur de m voies et de n bits (670), de telle sorte que le circuit FIFO de m adresses et de n bits (660) écrive les données n bit en commençant par le bit consécutif à la première chaîne de signaux spécifiques plus tôt que le moment où la chaîne de signaux est écrite dans ledit registre de n bits (680) par l'intermédiaire dudit multiplexeur de m voies et de n bits (670), que le nombre de circuits bistables dudit circuit de synchronisation (760) soit augmenté, et de manière à satisfaire aux deux conditions, le nombre d'adresses dudit circuit FIFO de m adresses et de n bits (660) est laissé tel que m. 18. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 17, dans lequel ledit deuxième circuit de transfert de début d'alignement des données (751) comprend un circuit OR de n données d'entrée qui fixe la deuxième chaîne de signaux spécifiques à toutes les chaînes de signaux comprenant 1, et applique une condition OR à tous les signaux de sortie dudit démultiplexeur l:n (740) dudit deuxième circuit de traitement de données (700). 19. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 18, dans lequel les sélecteurs (S91, ..., S9n) dudit circuit d'alignement des données (650) dudit premier circuit de traitement de données (600) sont contrôlés de telle sorte que les sélecteurs (S91, ..., S9n) sont valides lorsque le signal de début de régulation (strt) dudit circuit d'alignement des données (650) est fixé, et qu'ils sont invalides lorsque ce signal est réinitialisé. 20. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 17, comprenant en outre un premier circuit PLL analogique (100) qui distribue audit premier circuit de transmission (200) et audit deuxième circuit de transmission (300) une horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge du système (CLKSYS) ; et comprenant un second circuit PLL analogique (500) qui distribue audit premier circuit de traitement de données (600) et audit deuxième circuit de traitement de données (700) une horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge du système (CLKSYS). 21. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 20 dans lequel ledit premier circuit PLL analogique (100) dans lequel l'horloge du système (CLKSYS) dans le sens de l'émission des données et l'horloge du système (CLKSYS) dans le sens de la réception des données de celui-ci sont une horloge synchronisée fixe à l'entrée de l'horloge REF l'horloge du système (CLKSYS) ou un signal ayant la même fréquence ou une fréquence 1/entier, qui a une relation de phase donnée avec l'horloge du système (CLKSYS), ledit premier circuit PLL analogique (100) comprenant : un oscillateur à fréquence variable de type à régulation de tension (120) qui oscille à une fréquence multiple de n/2 de l'horloge du système (CLKSYS) ; un compteur (130) qui divise lorsque le signal de sortie de cet oscillateur à fréquence variable de type à régulation en tension (120) est une fréquence multiple de n/2 de l'horloge du système (CLKSYS) de telle sorte que le signal de sortie a la même fréquence que l'horloge du système (CLKSYS) ; et un comparateur de phase (110) qui établit une comparaison de phase entre le signal de sortie de ce compteur (130) et l'horloge REF pour contrôler une tension de contrôle dudit oscillateur à fréquence variable de type à régulation en tension (120) de telle sorte que les phases du signal de sortie dudit compteur (130) et la fréquence de l'horloge REF deviennent les mêmes. 22. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 21, dans lequel dans ledit premier circuit de traitement de données (600) et dans ledit deuxième circuit de traitement de données (700) le second circuit PLL analogique (500) distribuant l'horloge de transmission ayant une fréquence multiple de n/2 qui est synchronisée avec l'horloge du système (CLKSYS), est omis ; et dans lequel le signal de sortie dudit premier circuit PLL analogique (100) dans le sens de l'émission des données est distribué au dit premier circuit de traitement de données (600) et au dit deuxième circuit de traitement de données (700) par l'intermédiaire de l'amplificateur de tension (140), de la ligne de transmission (1000) et du récepteur (540) comme l'horloge de transmission ayant une fréquence multiple de n/2, qui est synchronisée avec l'horloge du système (CLKSYS). 23. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 22, dans lequel l'horloge du système (CLKSYS) dans le sens de l'émission des données et l'horloge du système (CLKSYS) dans le sens de la réception des données ne sont pas synchronisées. 24. Système de transmission de données à grande vitesse ayant un faible temps de retard selon la revendication 17, dans lequel lesdits circuits de contrôle de pré-accentuation (230 et 330) se composent de : un circuit bistable (F43) qui échantillonne et retient le signal de sortie positif du circuit bistable (F40) dudit multiplexeur n/2:1 (220 et 320) avec le front avant de l'horloge d'échantillonnage (CK41) ; un circuit bistable (F44) qui échantillonne et retient le signal de sortie positif du circuit bistable (F41) avec le front arrière de l'horloge d'échantillonnage (CK41) et encore au cycle suivant ; et des sélecteurs (S42 et S43) qui sélectionnent le signal de sortie positif et le signal de sortie négatif du circuit bistable (F44) pour une demi-période précédente en programmant un signal inversé de l'horloge d'échantillonnage (CK41) au signal de sélection et obtiennent le signal de sortie positif et le signal de sortie négatif du circuit bistable (F43) pour une demi-période consécutive ; et dans lequel, aux sélecteurs (S40 et S41) qui sélectionnent le signal de sortie positif et le signal de sortie négatif du circuit bistable (F40) pour une demi-période précédente et qui sélectionnent le signal de sortie positif et le signal de sortie négatif du circuit bistable (F42) pour une demi-période consécutive comme signal de sortie normal, est émis le signal de sortie avec l'amplitude de sortie des amplificateurs de tension (240 et 340) augmentée lorsque le signal de sortie négatif du sélecteur (S42) est le même que le signal de sortie positif du sélecteur (S40), et est émis le signal de sortie avec l'amplitude de sortie réduite lorsqu'il est différent, et encore une sélection peut être fait à partir d'une pluralité de quantités pré-accentuées, ne comprenant aucun changement de magnitude dans l'amplitude.