FR 2810126 A1 20011214 FR 0007354 A 20000608 Outil automatique d'analyse de testabihté. Le domaine d'application de l'invention est celui des outils automatiques d'analyse de testabilité et de génération automatique de tests de circuits logiques complexes. Dans un processus de fabncation de circuit intégré, une phase de conception, généralement assistée par ordinateur, génère une liste de connectique (netlist en anglais). Une liste de connectique contient les éléments du circuit tels que des transistors et des connecteurs d'entrée sortie ainsi que les liens entre ces éléments tels que des pistes pour véhiculer des signaux d'un élément à un autre. La liste de connectique permet de générer un masque qui sert à graver le circuit dans un matériau semi-conducteur, de façon à produire des pastilles (wafer en anglais) pour constituer chacune un échantillon physique du circuit. Avant d'encapsuler une pastille dans un boîtier pour circuit imprimé, il convient de vérifier que cet échantillon physique est sans défauts, c'est à dire que chaque signal généré par cet échantillon est effectivement celui prévu de l'être par la liste de connectique. De façon à trier les bons échantillons des mauvais, chaque échantillon est testé en appliquant des stimuli d'états électnques à certains signaux de l'échantillon et à observer que les états électriques de signaux résultants sont conformes à ceux prévus en phase de conception du circuit Des vecteurs de test, chacun représentant un ensemble de stimuli, sont déterminés au moyen d'un ordinateur qui traite en mémoire la liste de connectique du circuit. Vu la complexité des circuits intégrés actuels, un traitement exhaustif de la liste de connectique au moyen de tables de vérités nécessiterait des tailles mémoire et des temps de calcul incompatibles avec les contraintes de production en termes de délais et de coût. Il est déjà connu de l'état de la technique d'utiliser des diagrammes de décision binaire pour réduire la taille mémoire et le temps de calcul nécessaires à une analyse logique de circuit, dans des phases de conception. C'est par exemple le cas des brevets US5434794, US5737242 et US5905977 dans le domaine de la vérification et de la preuve formelle. Rappelons qu'un diagramme de décision binaire Tf associé à une première fonction booléenne f(a,b,c,...,w) de variables binaires a,b,c,...,w, est accessible au moyen d'une première structure de données informatiques qui permet de représenter en mémoire, les valeurs prises par la première fonction f selon les valeurs pnses par les variables binaires a,b,c,...,w. Cette première structure de donnée est construite en utilisant les propriétés connues d'une décomposition de Shannon par rapport à une première variable a, à savoir, en utilisant les notations usuelles d'écnture des fonctions logiques: où f (a = 0, b, c, ., w) est une deuxième fonction booléenne invariable selon a car a y est fixé à zéro et où f (a =1, b, c,,. , w est une troisième fonction booléenne invanable selon a car a y est fixé à un. La deuxième fonction booléenne prend les mêmes valeurs que la première fonction booléenne selon les valeurs prises par les variables binaires b,c,...,w lorsque a=0. La troisième fonction booléenne prend les mêmes valeurs que la première fonction booléenne selon les valeurs prises par les variables binaires b,c,... ,w lorsque a=1. La première structure de données se présente donc comme un triplet d'adresses de zones mémoire {a,f(a=O,b,...),f(a=1,b,...)} qui comprend alors un premier n#ud occupé par la première variable a, un pointeur gauche sur une deuxième structure de données {b,f(a=O,b=0,...),f(a=O,b=1,...)} permettant d'accéder à un premier sous-diagramme de décision binaire associé à la deuxième fonction booléenne et un pointeur droit sur une troisième structure de données {b,f(a=1,b=0,...),f(a=1,b=1,...)} permettant d'accéder à un deuxième sous-diagramme de décision binaire associé à la troisième fonction booléenne. La deuxième et la troisième structure de données étant de même type que la première structure de donnée avec respectivement un deuxième et un troisième n#ud occupé par une deuxième variable binaire b, c. L'opération ci dessus répétée jusqu'à la dernière variable binaire w donne le diagramme de décision binaire Tf constitué par un enchaînement {a,{b,{...},{...}},{b,{...},{...}}} des structures au moyen des pointeurs. Un identificateur du diagramme de décision binaire Tf pointe sur le premier n#ud alors appelé n#ud racine. La représentation en mémoire d'une fonction par un diagramme de décision binaire présente un avantage appréciable de compacité car si deux ou plusieurs sousdiagrammes de décision binaire sont identiques, une seule représentation en mémoire suffit, deux ou plusieurs pointeurs pouvant pointer sur une même structure de données. Lorsqu'une fonction est indépendante d'une variable binaire, le diagramme de décision binaire se simplifie de lui-même. La représentation en mémoire d'une fonction par un diagramme de décision binaire peut être implicite dans le sens où il est possible de faire des calculs sur le n#ud racine sans développer nécessairement le diagramme de décision binaire pour tous les n#uds. Une propriété intéressante des diagrammes de décision binaire résulte du constat suivant sur la décomposition de Shannon. Lorsqu'une fonction booléenne h(a,b,c,.,.,w) résulte d'une opération combinatoire (D(f,g) d'une ou plusieurs fonctions booléennes f(a,b,c,...,w), g(a,b,c,... ,w): Par exemple: Lorsque est un complément logique, Le diagramme de décision binaire associé au complément logique d'une fonction f comprend donc le même noeud occupé par la variable a que le diagramme de décision binaire associé à la fonction f où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à zéro est remplacé par un pointeur sur un sousdiagramme de décision binaire associé au complément logique de la fonction f pour a égal à zéro, et où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à un est remplacé par un pointeur sur un sous-diagramme de décision binaire associé au complément logique de la fonction f pour a égal à un. Lorsque est une disjonction logique de deux fonctions f et g, Le diagramme de décision binaire associé à la disjonction logique de deux fonctions f et g, comprend donc le même n#ud occupé par la variable a que le diagramme de décision binaire associé à la fonction f où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à zéro est remplacé par un pointeur sur un sousdiagramme de décision binaire associé à la disjonction logique de la fonction f pour a égal à zéro et de la fonction g pour a égal à zéro, et où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à un est remplacé par un pointeur sur un sous-diagramme de décision binaire associé à la disjonction logique de la fonction f pour a égal à un et de la fonction g pour a égal à un. Lorsque 0> est une conjonction logique de deux fonctions f et g, Le diagramme de décision binaire associé à la conjonction logique de deux fonctions f et g, comprend donc le même noeud occupé par la variable a que le diagramme de décision binaire associé à la fonction f où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à zéro est remplacé par un pointeur sur un sousdiagramme de décision binaire associé à la conjonction logique de la fonction f pour a égal à zéro et de la fonction g pour a égal à zéro, et où le pointeur sur le sous-diagramme de décision binaire associé à la fonction f pour a égal à un est remplacé par un pointeur sur un sous-diagramme de décision binaire associé à la conjonction logique de la fonction f pour a égal à un et de la fonction g pour a égal à un. En procédant par récurrence jusqu'à la dernière variable w de une ou plusieurs fonctions f, g, il est possible d'effectuer de façon simple toute opération combinatoire 0 d'un ou de plusieurs diagrammes de décision binaire. Cependant, le problème est que les diagrammes de décision binaire sont connus pour s'appliquer à des variables ou des propositions logiques purement binaires, c'est à dire vrai ou faux. Or, dans le cas de tests de circuit, un signal peut prendre plus de deux états, par exemple un état logique haut ou bas mais aussi un état de haute impédance en sortie de transistor mis à un état bloqué ou encore à un état indéterminé sur un n#ud de jonction de plusieurs pistes véhiculant des états de signaux différents. Pour pallier cet inconvénient, l'objet de l'invention est un procédé pour coder plus de deux états possibles d'un signal. Le procédé est caractérisé en ce qu'il comprend : - une première étape qui associe au signal, une première vanable binaire dont une première valeur indique que le signal est à un premier état ou à un deuxième état, une deuxième variable binaire dont une première valeur indique que le signal est au premier état ou à un troisième état, un premier diagramme de décision binaire et un deuxième diagramme de décision binaire; - une deuxième étape qui construit le premier diagramme de décision binaire au moyen d'une première règle faisant conduire le premier diagramme de décision binaire à une première valeur lorsque la première variable binaire est à sa première valeur et qui construit le deuxième diagramme de décision binaire au moyen d'une deuxième règle faisant conduire le deuxième diagramme de décision binaire à la première valeur lorsque la deuxième variable binaire est à sa première valeur. Ainsi, une conjonction logique du premier et du deuxième diagramme de décision binaire qui conduit à la première valeur, code le premier état du signal. Une conjonction logique du premier et du complément du deuxième diagramme de décision binaire qui conduit à la première valeur, code le deuxième état du signal. Une conjonction logique du complément du premier et du deuxième diagramme de décision binaire qui conduit à la première valeur, code le troisième état du signal. D'autres avantages et détails de l'invention ressortent de la description du mode préférentiel de mise en #uvre qui suit en référence aux figures où: - la figure 1 décrit des étapes du procédé conforme à l'invention; - la figure 2 représente deux diagrammes de décision binaires élémentaires conformes à l'invention ; - la figure 3 représente un premier exemple de circuit élémentaire auquel appliquer l'invention ; - la figure 4 représente un deuxième exemple de circuit élémentaire auquel appliquer l'invention ; - la figure 5 représente un diagramme de décision binaire conforme à l'invention pour un signal résultant de l'état d'autres signaux. La figure 1 décnt les étapes du procédé appliqué par ordinateur à une liste de connectique d'un circuit analysé dont un signal si est extrait. Dans une première étape 1, un couple de variables binaires (x,",x,) est attribué au signal s, pour coder trois états déterminés possibles du signal si. La variable xd, dite de contexte est définie pour indiquer que, lorsque sa valeur est égale à 1, les valeurs 0 et 1 de la variable xvi codent respectivement directement des états logiques B et H du signal s,. Lorsque la valeur de la variable de contexte xci est égale à 0, les valeurs 0 et 1 de la variable x,, codent respectivement un état indéterminé et un état Z du signal si. L'état Z du signal s, est celui de haute impédance au sens où on l'entend habituellement dans un circuit électrique. Dans l'état indéterminé, on retrouve un état E d'erreur du signal si telle que par exemple un court circuit électnque. Le couple de vanables binaires (X"hXc,) permet ainsi de coder quatre états possibles du signal s, . Dans une deuxième étape 2, trois diagrammes de décision binaire Tv( s,), Tc( s, ), Te( s,), sont attribués au signal s, . Le diagramme de décision binaire Tv( s,), dit de valeur, est construit de façon à ce qu'il conduise à 1 si l'état du signal si est l'état de haute impédance Z ou l'état logique H. Le diagramme de décision binaire Tc( s,), dit de contexte, est construit de façon à ce qu'il conduise à 1 si l'état du signal s, est l'état logique B ou l'état logique H. Le diagramme de décision binaire Te( si), dit d'erreur, est construit de façon à ce qu'il conduise à 1 si l'état du signal si est un état d'erreur. Dans une étape 3, l'ordinateur recherche dans la liste de connectique s'il existe un élément générant le signal s, à partir d'un ou plusieurs signaux SI+1, SI+2. Lorsque le signal si ne dépend d'aucun autre signal, chacune des variables X"hXcI du couple de vanables binaires (Xvi,Xci) peut prendre une valeur égale à 0 ou à 1. C'est par exemple le cas pour un signal d'entrée du circuit électrique ou pour un signal intermédiaire qu'il est possible de forcer au moyen d'une pointe de test. Les diagrammes de décision binaire Tv( s,), Tc( s,) sont représentés en figure 2 où T( s,) conduit à 1 si Xyz, est égal à 1, Tc( s, ) conduit à 1 si xci est égal à 1. Te( si) n'a pas de raison d'être car il serait préjudiciable d'appliquer une erreur sur une entrée d'un circuit à tester. Le procédé passe alors directement de l'étape 3 à une étape 6 de retour qui met les diagrammes de décision binaire à disposition en mémoire de l'ordinateur. Lorsque le signal s, dépend d'au moins un signal si+,, S,2:, l'ordinateur recherche dans une bibliothèque de règles, une ou plusieurs règles donnant un comportement du signal s, en fonction du ou des signaux s,+,, Si+2 pour l'élément de la liste de connectique générant le signal s, . Dans une étape 4, les diagrammes de décision binaire Tv( SI+1), Tc( si.,), Te( si.,) pour chaque signal SI+1 sont recherchés en mémoire de l'ordinateur. Si ces diagrammes de décision binaire n'existent pas déjà, les étapes 1 à 6 sont exécutées récursivement pour chacun des signaux SI+1. Dans une étape 5, par application des règles trouvées en étape 3: - le diagramme de décision binaire Tv( si) est construit au moyen d'une combinaison (Dv qui donne Tv( s,) en fonction des diagrammes de décision binaire Tv( SI+1), Té( si,,), Te( SI+1), Tv( SI+2), Tc( Si-2), Te( Si,2); - le diagramme de décision binaire Te( si) est construit au moyen d'une combinaison oc qui donne Tv( s,) en fonction des diagrammes de décision binaire Tv( si.,), Te( si.,), Te( SI+1), Tv( SI-2), T.( sol+2), Te( s); - le diagramme de décision binaire Te( s,) est construit au moyen d'une combinaison te qui donne Tv( si) en fonction des diagrammes de décision binaire Tv( SI+1), Te( SI+1), Te( SI+1), Tv( si.2), Tc( SI-2), Te( SI+2). Les préceptes connus de combinaison de diagrammes de décision binaire sont appliqués. Appliquons par exemple le procédé précédemment décrit au circuit élémentaire de la figure 3 qui constitue un multiplexeur à trois entrées. Un conducteur 21 véhicule un signal s1. Le conducteur 21 est raccordé en un point 25, à trois conducteurs 22, 23,24 en parallèle. Les conducteurs 22, 23, 24 véhiculent chacun respectivement un signal s2, s3, s4. Le raccordement des signaux s2, s3 au point 25 est équivalent à un signal intermédiaire si 1 raccordé au point 25 avec le signal s4. La variable xv1 est égale à 1 si et seulement si l'état de chacun des signaux si. S2, s3 est l'état de haute impédance Z ou l'état logique H. La règle Rv applicable pour construire le diagramme de décision binaire Tv( si,) est une règle Rvr pour deux conducteurs raccordés en un même point 25: Tov( si,)= T( S2)' Tv( S3). Tv( s11)étant maintenant présent en mémoire, la règle Rvr est appliquée à nouveau à Si et s4. Tov( si)= Tv( sou). Tv( sa). Une erreur se produit sur le signal Su si l'un des signaux S2, s3, est à l'état logique H alors que l'autre signal s3, S2 est à l'état logique B, ou si l'un des signaux s2, s3, est à l'état d'erreur. La règle Re applicable pour construire le diagramme de décision binaire Te( s11) est une règle Rer pour deux conducteurs raccordés au point 25: Une erreur se produit sur le signal si si l'un des signaux Su, S4, est à l'état logique H alors que l'autre signal S4, Su est à l'état logique B, ou si l'un des signaux Si, S4, est à l'état d'erreur. La règle Rer est à nouveau applicable pour construire le diagramme de décision binaire Te( si) La variable xc1 est égale à 1 si l'état du signal s1 est l'état B ou l'état H logique. Le signal s11est à l'état B ou H si et seulement si le signal s2 ou le signal s3 est à l'état B ou H logique et si aucune erreur ne résulte des signaux s2 et s3 sur le signal s11. La règle Rc applicable pour construire le diagramme de décision binaire Tc( si,) est une règle Rcr pour deux conducteurs raccordés au point 25: La règle Rcr est appliquée à nouveau pour les signaux s11 et s4 : Tc(sl) ~ Si pour S2, Tv( s2), Tc( 52), Te( S2) ne sont pas présents en mémoire, la deuxième étape est répétée pour le signal s2. Le conducteur 22 est raccordé au drain d'un transistor 27 MOS de type N. La grille du transistor 27 reçoit un signal s5 et la source du transistor 27 reçoit un signal s6. En technologie CMOS, la notion de drain et de source d'un transistor est liée de façon connue à son régime de fonctionnement, aussi ces deux notions sont-elles interchangeables. Le signal s2 est à l'état H logique si et seulement si les signaux s5 et s6 sont à l'état H logique. Le signal s2 est à l'état Z de haute impédance si et seulement si le signal s5 est à l'état B logique ou si le signal s5 est à l'état logique H et le signal s6 est à l'état Z de haute impédance. La règle Rv qui s'applique est une règle Rvn : ce qui par simplification donne : Le signal s2 est à l'état E d'erreur si le signal ss est à l'état Z de haute impédance. En effet, une grille de transistor attaquée par un signal de haute impédance est particulièrement sensible au bruit. La règle Re qui s'applique est une règle Ren : Le signal s2 est à l'état B ou H logique si et seulement si le signal s5 est à l'état H logique et le signal s6 est à l'état B ou H logique. La règle Rc qui s'applique est une règle Rcn : Si pour 54, T,( S4), T,( s4), Te( s4) ne sont pas présents en mémoire, la deuxième étape est répétée pour le signal s4. Le conducteur 23 est raccordé au drain d'un transistor 26 MOS de type N. La grille du transistor 26 reçoit un signal s7 et la source du transistor 26 reçoit un signal s8. Les deux premières étapes sont exécutées pour le signal s3 au moyen des mêmes règles Rvn, Rcn et Ren que pour le signal s2 de sorte à obtenir: Le conducteur 24 est raccordé au drain d'un transistor 29 MOS de type P. La grille du transistor 29 reçoit un signal Se et la source du transistor 27 reçoit un signal Sic. Le signal S4 est à l'état H logique si et seulement si les signaux S9 et Sic sont respectivement à l'état B et H logique. Le signal S4 est à l'état Z de haute impédance si et seulement si le signal sa est à l'état H logique ou si le signal Se est à l'état B logique et le signal s10 est à l'état Z de haute impédance. Après simplification, la règle Rv qui s'applique est une règle Rvp : Le signal s4 est à l'état E d'erreur si le signal S9 est à l'état Z de haute impédance. En effet, une grille de transistor attaquée par un signal de haute impédance est particulièrement sensible au bruit. La règle Re qui s'applique est une règle Rep : Le signal s4 est à l'état B ou H logique si et seulement si le signal S9 est à l'état B logique et le signal s10 est à l'état B ou H logique. La règle Rc qui s'applique est une règle Rcp: On obtient ainsi les diagrammes de décision binaire Tv( Si), Tc( Si). Te( Si) en fonction des diagrammes de décision binaire Tv( s5), Tc( s5), T,( Se). Tc( Se), Tv( 57), Tc( 57), Tv( sa), Tc( sa), Tv( sq), Tc( sq), Tv( slo), Tc( slo). La figure 5 montre par exemple le diagramme de décision binaire Tv( Si) obtenu en remplaçant successivement chacun des diagrammes de décision binaire dans les formules données ci-dessus pour Tv( Si) par les diagrammes de décision binaire Tv( s, ), Tc( s,), pour s égal à ss, s6, s7, s8, s9, s10. Si on s'intéresse aux états possibles du signal si, pour deux états logiques B et H possibles de chacun des signaux s5 à s10, la troisième étape est exécutée où chacun des diagrammes de décision binaire Tc( s5), Toc( Se), Tc( s7), Tc( s8), Tc( sq), Tc( slo) vaut 1 et où chacun des diagrammes de décision binaire Tv( s5), Tv( Se). Tv( s7), Tv( sa), T,( s9), T( slo), est remplacé par respectivement par chacun des diagrammes de décision binaire {Xvs;0;1}, {xv6;0;1}, {xv7;0;1}, {xv8;0;1}, {x,;0;1}, {xv10;0;1}. On obtient ainsi trois diagrammes de décision binaire Tv( Si), Tc( Si), Te( si) avec des n#uds occupés par les variables x,5, Xv6, xv7, xv8, Xv9, Xv10 et des feuilles à 0 ou à 1. Pour connaître par exemple les valeurs de x,, XV6, Xv7, xva, Xyg, xvio qui mettent le signal si à l'état logique 1, la quatrième étape construit un diagramme de décision binaire T1( si) au moyen de la règle R1: Le diagramme de décision binaire T1( Si) est parcouru sur chaque branche conduisant du n#ud occupé par la variable xv5, à une feuille occupée par la valeur 1, en conservant dans une conjonction logique chaque variable Xva, x,, Xv7, xva, Xyg, xvie rencontrée telle quelle si le parcours de la branche est poursuivi au moyen du pointeur droit et complémentée si le parcours de la branche est poursuivi au moyen du pointeur gauche. Chaque conjonction logique obtenue par le parcours sur une branche, est conservée dans une disjonction logique jusqu'à avoir parcouru toutes les branches conduisant à une feuille occupée par la valeur 1. On obtient ainsi une équation logique du circuit de la figure 3 : s1 = Appliquons par exemple le procédé précédemment décrit au circuit élémentaire de la figure 4 où cinq signaux d'entrée sis, Si?, S18, S19, S21, se combinent pour générer un signal S12. L'entité élémentaire de circuit de la figure 4 comprend deux transistors NMOS 34 et 35, dont les sources sont respectivement attaquées par les signaux s,6 et s,8, dont les grilles sont respectivement attaquées par les signaux Si7 et s19, et dont les drains génèrent respectivement des signaux Si3 et si4 sur des conducteurs 29 et 30. L'entité élémentaire de circuit de la figure 4 comprend aussi deux transistors PMOS 37 et 36, dont les sources sont respectivement attaquées par le signal S2, et un signal s2o, dont les gnlles sont respectivement attaquées par les signaux S17 et S19, et dont les drains génèrent respectivement le signal S2o et un signal S15 sur des conducteurs 32 et 31. Les conducteurs 29, 30 et 31 sont raccordés à un conducteur 28 en un point 33. La cinquième étape scrute (scan en anglais) chacun des signaux s,6, s17, S18, S19, S2,, de la liste de connectique et pour chaque signal scruté, exécute les deux premières étapes. Dans le cas où les sources des transistors 34 et 35 sont reliées à la masse, les diagrammes de décision binaire T( S16), Tc( S16), Te( sie), T( S18), Tc( sis), Te( S18) sont respectivement égaux aux singletons {0}, {1}, {0}, {0}, {1}, {0}. Dans le cas où la source du transistor 37 est reliée à l'alimentation, les diagrammes de décision binaire T( S21), Toc( S21), Te( S21), sont respectivement égaux aux singletons {1}, {1}, {0}. Dans le cas où les grilles des transistors 34 et 37 sont reliés à une entrée nécessairement mises à un état logique B ou H, les diagrammes de décision binaire T( Si7), Tc( si7), T,( s17), sont respectivement {x,,0,1}, {1}, {0}. Dans le cas où les grilles des transistors 35 et 36 sont reliés à une entrée nécessairement mises à un état logique B ou H, les diagrammes de décision binaire T( s,9), Tc( S19), Te( S19), sont respectivement {x,9,0,1}, {1}, {0}. La sixième étape scrute ensuite les éléments du circuit élémentaire attaqués par les signaux S16, S17, S18, S19, S21, de la liste de connectique et associe aux transistors 34, 35, 37, respectivement les signaux s,3, s4, S20, pour chacun desquels elle exécute les deux premières étapes. Pour le transistor 34, les règles Rvn, Rcn, Ren s'appliquent au signal s13, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire: Pour le transistor 35, les règles Rvn, Rcn, Ren s'appliquent au signal s14, dans la deuxième étape pour donner de façon identique: Pour le transistor 37, les règles Rvp, Rcp, Rep s'appliquent au signal s20, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire: La sixième étape est relancée pour scruter les éléments du circuit élémentaire attaqués par les signaux précédemment générés s-i3, s4, s2o, de la liste de connectique et associe à ces éléments qui sont le point 33 et le transistor 36, respectivement les signaux S22, s15, pour chacun desquels elle exécute les deux premières étapes. Pour le point 33, les règles Rvr, Rcr, Rer s'appliquent au signal s22, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire: Pour le transistor 36, les règles Rvp, Rcp, Rep s'appliquent au signal s15, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire : La sixième étape est relancée pour scruter les éléments du circuit élémentaire attaqués par les signaux précédemment générés S22, s15, de la liste de connectique et associe au seul élément trouvé qui est le point 33, le signal S12 pour lequel elle exécute les deux premières étapes. Pour le point 33, les règles Rvr, Rcr, Rer s'appliquent au signal s12, dans la deuxième étape. Ce qui donne en appliquant les règles de combinaison connues de diagrammes de décision binaire: Le seul signal restant étant le signal s12, la quatrième étape donne le diagramme de décision binaire Tlog( S12) au moyen de la règle Rlog: La variable binaire xv12 est à la valeur logique 1 pour les branches du diagramme de décision binaire T log s2) qui mènent à 1. Ce qui s'écrit: xvl2 = xvl 7. xvl9 Dans la quatrième étape, le circuit de la figure 4 est reconnu comme étant une porte NOR. Dans l'exemple de mise en #uvre de l'invention, un premier diagramme de décision binaire conduit à 1 lorsque l'état du signal auquel il est associé est un état de haute impédance Z ou un état logique H, un deuxième diagramme de décision binaire conduit à 1 lorsque l'état du signal auquel il est associé est un état logique B ou un état logique H, un troisième diagramme de décision binaire conduit à 1 lorsque l'état du signal auquel il est associé est un état d'erreur E. L'homme du métier peut aisément tirer partie de l'enseignement de l'invention en définissant autrement les trois diagrammes de décision binaire, par exemple le premier diagramme de décision binaire conduit à 1 lorsque l'état du signal auquel il est associé est un état de haute impédance Z ou un état logique H, le deuxième diagramme de décision binaire conduit à 1 lorsque l'état du signal auquel il est associé est un état de haute impédance Z ou un état logique B, le troisième diagramme de décision binaire conduit à 1 lorsque l'état du signal auquel il est associé est un état d'erreur E. Selon les besoins qu'il estime les plus appropriés à une application particulière, l'homme du métier peut définir d'autres diagrammes de décision binaire pour coder chacun positivement une présence de un ou deux états possibles parmi plusieurs, négativement une absence de ce ou ces deux états possibles. Le choix du mode de mise en oeuvre de la description qui précède, présente un avantage intéressant pour reconnaître rapidement un état logique d'un signal a pnori binaire. En effet, lorsque le deuxième diagramme de décision binaire Tc( si) conduit à 1, l'état du signal est l'un des états logiques B ou H, et donc ni l'état Z, ni l'état E. Comme le premier diagramme de décision binaire Tv( s,) conduit à 1 si l'état du signal est l'état Z ou l'état H, le premier diagramme de décision binaire Tv( si) conduit alors à 1 si l'état du signal est l'état H. Comme le premier diagramme de décision binaire Tv( s,) conduit à 0 si l'état du signal n'est pas l'état H, le premier diagramme de décision binaire Tv( s,) conduit alors à 0 si l'état du signal est l'état B. On remarque ainsi que lorsque le diagramme de décision binaire Tc( s,), dit de contexte conduit à 1, le fait de conduire à 1 pour le diagramme de décision binaire Tv( s,), dit de valeur, indique un état logique H du signal s,, le fait de conduire à 0, indique un état logique B du signal si. REVENDICATIONS : 1. Procédé pour coder plus de deux états possibles (H,B,Z) d'un premier signal (si), caractérisé en ce qu'il comprend: - une première étape qui associe au premier signal (si), en mémoire d'un ordinateur, une première variable binaire (xc1 dont une première valeur (1) indique que le premier signal (Si) est à un premier état (H) ou à un deuxième état (B), une deuxième variable binaire (Xyi) dont une première valeur (1) indique que le premier signal (si) est au premier état (H) ou à un troisième état (Z), un premier diagramme de décision binaire (T,, (si)) et un deuxième diagramme de décision binaire (Tv(si)); - une deuxième étape dans laquelle l'ordinateur construit dans sa mémoire, le premier diagramme de décision binaire (Tc(s1)) au moyen d'une première règle (Rc) faisant conduire le premier diagramme de décision binaire (Tc(si)) à une première valeur (1) lorsque la première variable binaire (xci) est à sa première valeur (1) et qui construit le deuxième diagramme de décision binaire (Tv(si)) au moyen d'une deuxième règle (Rv) faisant conduire le deuxième diagramme de décision binaire (Tv(si)) à la première valeur (1) lorsque la deuxième variable binaire (xvi) est à sa première valeur (1) . 2. Procédé pour coder plus de deux états possibles (H,B,Z) d'un premier signal (si) selon la revendication 1 caractérisé en ce que, le premier signal (si) étant généré par une entité élémentaire recevant en entrée un ou plusieurs deuxièmes signaux (si+1, s1+2) aux quels sont appliqués la première et la deuxième étape, une première opération combinatoire (#c) et une deuxième opération combinatoire (#v) sont associées à cette entité en mémoire de l'ordinateur, la première opération combinatoire (#c) donnant la valeur de la première variable binaire (xci) associée au premier signal (si), en fonction de la valeur de chacune de la ou des premières variables binaires (xc1+1, Xci+2), associées respectivement au ou aux deuxièmes signaux (si+1. Si+2) et en fonction de la valeur de chacune de la ou des deuxièmes variables binaires (xv1+1, Xvi+2), associées respectivement au ou aux deuxièmes signaux (s1+1, Si+2), la deuxième opération combinatoire (#v) donnant la valeur de la deuxième variable binaire (Xvi) associée au premier signal (si), en fonction de la valeur de chacune de la ou des premières variables binaires (xc+1' Xc+2) , associées respectivement au ou aux deuxièmes signaux (Si+i, Si+2) et en fonction de la valeur de chacune de la ou des deuxièmes variables binaires (xvi+1, Xvi+2), associées respectivement au ou aux deuxièmes signaux (s1+1, Si+2)- 3. Procédé pour coder plus de deux états possibles (H,B,Z) d'un premier signal (Si) selon la revendication 2 caractérisé en ce que la première règle (Rc) commande à l'ordinateur de construire le premier diagramme de décision binaire (Tc(si)) associé au premier signal (Si) en remplaçant dans la première opération combinatoire (#c), chacune des premières variables binaires (Xci+iy xci+2) associées aux deuxièmes signaux (si+i, Si+2) par chacun des premiers diagrammes de décision binaire (T (sl+1) . Tc (SH2)) associés aux deuxièmes signaux (si+i, Si+2) et chacune des deuxièmes variables binaires (xvi+1, Xvi+2) associées aux deuxièmes signaux (si+1. Si+2) par chacun des deuxièmes diagrammes de décision binaire (Tv(Si+i), Tv(s1+2)) associés aux deuxièmes signaux (si+1, Si+2). 4. Procédé pour coder plus de deux états possibles (H,B,Z) d'un premier signal (si) selon la revendication 2 caractérisé en ce que la deuxième règle (Rv) commande à l'ordinateur de construire le deuxième diagramme de décision binaire (Tv(si)) associé au premier signal (si) en remplaçant dans la deuxième opération combinatoire (#v), chacune des premières variables binaires (X,,11, Xci+2) associées aux deuxièmes signaux (SH1' sl+2) par chacun des premiers diagrammes de décision binaire (Tc (S3.+1), T (sl+2) ) associés aux deuxièmes signaux (si+1. Si+2) et chacune des deuxièmes variables binaires (x"1+1, Xve+2) associées aux deuxièmes signaux (SH1' Si+2) par chacun des deuxièmes diagrammes de décision binaire (Tv (si+1), Tv (SH2)) associés aux deuxièmes signaux (s1+1, Si+2) - 5. Procédé pour coder plus de deux états possibles (H,B,Z) d'un premier signal (Si) selon la revendication 1 caractérisé en ce que, le premier signal (si) ne dépendant d'aucun autre signal (si), la première règle (Rc) commande à l'ordinateur de construire le premier diagramme de décision binaire (Tc(s1)) associé au premier signal (si) en créant un triplet ({No,Pg,Pd}) comprenant un n#ud (No) occupé par la première variable (xci), un pointeur gauche (Pg) sur la deuxième valeur (0) et un pointeur droit (Pd) sur la deuxième valeur (1). 6. Procédé pour coder plus de deux états possibles (H,B,Z) d'un premier signal (Si) selon la revendication 1 caractérisé en ce que, le premier signal (si) ne dépendant d'aucun autre signal (Si), la deuxième règle (Rv) commande à l' ordinateur de construire le deuxième diagramme de décision binaire (Tv(si)) associé au premier signal (Si) en créant un triplet ( {No' , Pg' , ,Pd'}) comprenant un noeud (No') occupé par la première variable (xvi), un pointeur gauche (Pg') sur la deuxième valeur (0) et un pointeur droit (Pd') sur la deuxième valeur (1). 7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que: - la première étape associe au premier signal (si), un troisième diagramme de décision binaire (Te(si)); la deuxième étape construit le troisième diagramme de décision binaire (Te(si)) au moyen d'une troisième règle (Re) faisant conduire le troisième diagramme de décision binaire (Te(si)) à la première valeur (1) lorsque la première variable binaire (Xci) n' est pas à sa première valeur (1) et lorsque la deuxième variable binaire (xv1) n'est pas à sa première valeur (1). 8. Procédé selon la revendication 7 caractérisé en ce que, le premier signal (si) étant généré par une entité élémentaire recevant en entrée un ou plusieurs deuxièmes signaux (s1+1, Si+2) aux quels sont appliqués la première et la deuxième étape, une troisième opération combinatoire (Ce) est associée à cette entité, la troisième opération combinatoire (Ce) donnant une deuxième valeur de la première variable binaire (xci) et une deuxième valeur de la deuxième variable binaire (xvi) associées au premier signal (s1), en fonction de la valeur de chacune de la ou des premières variables binaires (xci+1, Xci+2), associées respectivement au ou aux deuxièmes signaux (Si+i, Si+2) et en fonction de la valeur de chacune de la ou des deuxièmes variables binaires (xvi+i, Xvi+2) associées respectivement au ou aux deuxièmes signaux (s1+1, Si+2), 9. Procédé selon la revendication 8 caractérisé en ce que la troisième règle (Re) commande à l'ordinateur de construire le troisième diagramme de décision binaire (Te(si)) associé au premier signal (si) en remplaçant dans la troisième opération combinatoire (Ce), chacune des premières variables binaires (xc1+1, Xci+2) associées aux deuxièmes signaux (si+1. Si+2) par chacun des premiers diagrammes de décision binaire (Tc(si+1), Tc(s1+2)) associés aux deuxièmes signaux (si+i, Si+2) et chacune des deuxièmes variables binaires (xv1+1, Xvi+2) associées aux deuxièmes signaux (si+1. Si+2) par chacun des deuxièmes diagrammes de décision binaire (Tv (SJ.+1), T"(si+2) ) associés aux deuxièmes signaux (s1+1, Si+2) -