FR 2807562 A1 20011012 FR 0004589 A 20000410 DISPOSITIF DE LECTURE D'UNE MEMOIRE La présente invention concerne un dispositif de lecture dune mémoire et plus particulièrement dl mémoire morte (ROM, PROM, EPROM, EEPROM). La figure 1 représente schématiquement et partiellement une mémoire ROM 2 comportant une pluralité de points mémoire disposés en rangées ou lignes de mot et en colonnes ou lignes de bit. Chaque point mémoire comporte ou non une cellule active 4. Les cellules 4 sont constituées de transistors ou tout autre circuit de commutation susceptible de connecter vers une tension basse, couramment la masse, la colonne comportant cette cellule. L'adressage des cellules 4 est réalisé par des rangées ou lignes de mot WL 6 reliées à un décodeur de ligne 8. Quand une cellule active est adressée, elle modifie le potentiel de la colonne 10 à laquelle elle est connectée. Dans le cas dune simple ROM, certaines cellules sont rendues non actives par construction, généralement par suppression de lune de leurs connexions, et le point mémoire correspondant ne relie jamais la colonne correspon dante à la masse quel que soit le potentiel de rangée correspon dant. Chaque colonne 10 est reliée à un potentiel d'alimentation haut Vdd par l'intermédiaire d'un transistor de précharge 12 et est reliée à une première entrée 16 d'un amplificateur de lecture 18. Des groupes de colonnes sont éventuellement associés par des multiplexeurs (non représentés). Une deuxième entrée 20 de chaque amplificateur de lecture 18 est reliée un potentiel de référence Vref. Pour lire un point mémoire, la colonne 10 est portée à un potentiel de précharge Vpch qui est sensiblement égal à la tension d'alimentation vdd et un signal haut est appliqué sur lune des rangées wL. Si le point mémoire n'est pas programmé, la colonne 10 conserve sensiblement la tension de précharge sur sa borne 16. Par contre, si le point mémoire est programmé, la colonne 10 est déchargée par un courant I qui passe dans la cellule 4. La tension sur la ligne 10 chute et l'amplificateur de lecture 18 comunute lorsque la tension sur la borne 16 passe en dessous du potentiel de référence Vref sur la borne 20. Le temps de commutation de l'amplificateur 18 ou temps de lecture est donné par la relation T = C.AV/I dans laquelle AV est la différence de potentiel vpch-Vref entre les entrées 16 et 20 de l'amplificateur de lecture 18, au-delà de laquelle se produit la commutation de l'amplificateur de lecture 18, C représente la capacité de la colonne 10 et I représente la valeur du courant qui passe dans la cellule 4. Les valeurs respectives de la capacité C et du courant I peuvent être considérées comme constantes. Ainsi, pour réduire le temps de lecture T, il faut réduire la tension OV, c'est-à-dire choisir une tension vref aussi proche que possible de Vpch. Or, il est nécessaire de prévoir une marge de sécurité pour tenir compte des dérives technologiques, des décalages de potentiels aux entrées de l'amplificateur 18, des fluctuations des potentiels vdd et Vref, du potentiel bas Vss, et de la différence entre Vdd et Vpch. Une solution connue pour optimiser la valeur de Vref consiste à effectuer une lecture différentielle en ajoutant à la mémoire 2 des colonnes témoin et en prélevant une tension de référence sur ces colonnes témoin. En pratique, il faut prévoir un assez grand nombre de colonnes témoin, par exemple une pour huit colonnes réelles. Cette solution présente donc l'inconvenient d'accroître la taille et le coût de la mémoire. En outre, chaque colonne témoin 21 introduit une capacité parasite. Un objet de la présente invention est de prévoir un procédé un dispositif de lecture d'une mémoire ROM palliant les inconvénients ci-dessus. objet est atteint grâce à un dispositif de lecture d'une cellule d'une mémoire, comprenant un amplificateur diffé rentiel lecture ayant une première borne d'entrée reliée a une colonne cellules et un circuit destiné à fournir à une deuxième borne d'entrée de l'amplificateur une tension de réfé rence. circuit susmentionné comporte un moyen pour mémoriser la tension de ladite colonne et un moyen pour appliquer en tant que tension de référence la tension mémorisée modifiée d'une quantité prédéterminée. Selon un mode de réalisation de la présente invention, la présence d'une cellule se manifeste par une réduction du potentiel d'une colonne et la tension de référence est réduite d'une quantité prédéterminée par rapport à la tension mémorisee. Selon un mode de réalisation de la présente invention, le circuit susmentionné comporte un premier élément capacitif destiné à mémoriser la tension de précharge et un deuxième élément capacitif connectable en parallèle sur le premier pour fixer la valeur de la tension de référence. Selon un mode de réalisation de la présente invention, les éléments capacitifs sont constitués des capacités grille- source, grille-substrat et grille-drain de transistors MOS. La présente invention vise aussi un procédé de lecture d'une cellule d'une mémoire, comprenant les étapes consistant à mémoriser la tension d'une colonne juste avant une lecture - et modifier la tension mémorisée d'une quantité prédéterminée et utiliser tension modifiée comme tension de référence. Selon un mode de réalisation de la présente invention, ce procède de lecture consiste en outre à comparer la tension de référence à une tension de colonne. Selon un mode de réalisation de la présente invention, ce procédé de lecture consiste en outre à appliquer la tension de précharge un premier condensateur ; déconnecter le premier condensateur de la tension de précharge ; et connecter en parallèle le premier condensateur un deuxième condensateur. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1, décrite précédemment, représente schémati- quement et partiellement une mémoire ROM selon l'art antérieur ; la figure 2 représente schématiquement une colonne d'une mémoire reliée à un dispositif de lecture selon 'invention ; et figure 3 est un chronogramme illustrant procédé de lecture d'une mémoire de type ROM selon l'invention. La figure 2 illustre une seule colonne ou ligne de bit 10 d'une memoire ROM reliée à un dispositif de lecture selon l'invention. Cette colonne 10 est associée à plusieurs cellules 4 et est reliée à un potentiel d'alimentation haut Vdd par l'intermédiaire d'un transistor de précharge 12. état d'une cellule 4 (programmé ou non programmé) est lu lorsque la rangée 6 correspondant à cette cellule est sélectionnée par le décodeur de ligne 8. borne de la colonne 10 est reliée à une première entrée 16 d'un amplificateur différentiel 18. Une deuxième entrée 20 de l'amplificateur 18 est reliée à un noeud 32 d'un circuit 34 destiné à fournir une tension de référence Vref. Le noeud 32 est relié à la colonne 10 par l'intermédiaire d'un interrupteur 36 commandé par un signal binaire INT. Le noeud 32 est relié à la masse par un premier élément capacitif 38. Le noeud 32 est relié à la première borne d'un deuxième élément capacitif 40 dont la deuxième borne peut être connectée à une première tension V1 ou à la masse par un interrupteur 42 commandé par un signal binaire INJ. La figure 3 illustre le fonctionnement du dispositif de lecture selon l'invention. courbe 50 représente le signal =, la courbe 52 représente le signal INJ, la courbe 54 représente le signal de la ligne de mot la courbe 56 représente la tension d'un point mémoire non programmé (absence de cellule active), la courbe 57 représente la tension d'un point mémoire programmé (présence d'une cellule active), et la courbe 58 représente la tension de référence vref générée par le circuit 34 à l'entrée 20 de l'amplificateur 18. Initialement, la colonne 10 est connectée au moyen du transistor de précharge 12 ' la tension d'alimentation Vdd et prend une tension vpch proche de la tension Vdd, qui dépend de la structure de la mémoire. A un instant t1 auquel on souhaite effectuer une lecture, on fait passer signal INT de l'état logique "1" à l'état logique "0" pour ouvrir l'interrupteur 36 qui était initialement fermé. Le 2 reste alors au potentiel de la ligne 10. A un instant , on fait passer le signal binaire INJ de l'état logique "0" à l'état logique "1". Ceci a pour effet de faire commuter le commutateur et de connecter la deuxième borne de l'élément capacitif 40 à la masse (Vss). Les deux éléments capacitifs se retrouvent alors en parallèle et la répartition de la charge stockée sur les éléments capacitifs 38 et 40 est modifiée. Si on appelle C2 les valeurs des capacités des éléments capacitifs 38, et que l'on considère pour simplifier que vss est égal à 0 - la charge Qi initialement stockée sur l'élément capacitif 38 est égale à C1.Vpch, la charge Q2 initialement stockée sur l'élément capacitif 40 est égale a (Vpch-Vi) ; la charge totale est donc Q = (C1+C2)Vpch - C2.V1 - après la fermeture de 'interrupteur 42, la charge sur les condensateurs 38 et 40 et Q devient égale à (Cl+C2)Vref. Ainsi Vref = Vpch + Vl.C2/(Cl+C2) On pourra par exemple choisir V1 = Vdd ou V1 = Vpch et la tension de référence sera une tension réduite par rapport à Vpch, par exemple liée à Vpch par un coefficient constant égal à Cl/ (C1+C2). La tension de référence est donc définie de façon très précise par rapport à la tension de précharge sur la ligne 10. On peut donc choisir une tension de référence très proche la tension de précharge. On notera que d'autres circuits soustracteurs ou diviseurs pourront être prévus par l' de l'art pour fournir une tension de référence liée à une tension de précharge mémorisée. A un instant t3, on fait passer le signal binaire de lecture WL de l'état logique "0" à l'état logique "1". Si point mémoire considéré n'est pas programmé, le potentiel de la ligne 10 au point 16 reste à son niveau initial de précharge, illustré par la courbe 56 chute très lentement par rapport à ce niveau. Si le point mémoire considéré est programmé, la colonne 10 se décharge. A instant t4, le potentiel de la ligne 10, illustré par la courbe 57, devient inférieur à vref et la lecture est effectuée. fait que vref est peu inférieur à Vpch, la durée t3- t4 est particulièrement brève. un mode de réalisation, les premier et deuxième éléments capacitifs 38, 40 peuvent être des capacités de transis tors NMOS, exemple des capacités grille-substrat de transis tors dont le drain, la source et le substrat sont relies à la masse. L'home de l'art pourra apporter diverses variantes à l'invention du moment qu'il prévoit de mémoriser la tension d'une colonne de mémoire ROM juste avant une lecture et d'utiliser une fraction de cette tension comme tension de référence de lecture. De plus bien que l'invention ait été décrite en relation avec une mémoire pour laquelle le potentiel d'une colonne est susceptible de diminuer, elle s'appliquera également au cas d'une mémoire dont le potentiel d'une colonne est susceptible d'augmenter. Le potentiel de référence sera alors augmenté par rapport au poten tiel normal d'une colonne A titre de variante on notera que les synchronisations mutuelles des signaux WL, et INJ pourront être modifiées. De préférence INJ sera retardé par rapport à = par un inverseur. WL pourra être commuté après, en même temps, ou peu avant INT. Bien que l'invention ait été décrite dans le cadre de mémoires mortes, on notera qu'elle s'applique de façon générale à toute mémoire dans laquelle chaque cellule est associée à une seule colonne de lecture. REVELMICATIONS 1. Dispositif de lecture d'une cellule (4) d'une memoire, comprenant un amplificateur différentiel de lecture (18) ayant une première borne d'entrée (16) reliée à une colonne de cellules (10) et un circuit (34) destiné à fournir à une deuxième borne d'entrée (20) de l'amplificateur (18) tension de reférence (Vref), caractérisé en ce que ledit circuit (34) comporte un moyen (38) pour mémoriser la tension de ladite colonne et un moyen (38, 40, 42) pour appliquer en tant que tension de référence (Vref) la tension mémorisée modifiée d'une quantité prédéterminée. 2. Dispositif selon la revendication 1 lequel la présence d'une cellule se manifeste par une réduction du poten tiel d'une colonne et caractérisé en ce que tension de reférence est réduite d'une quantité prédéterminee par rapport à la tension mémorisée. 3. Dispositif selon la revendication 1, caractérisé en ce que ledit circuit (34) comporte un premier élement capacitif (38) destiné à mémoriser la tension de précharge (Vpch) et un deuxième élément capacitif (40) connectable en parallèle sur le premier pour fixer la valeur de la tension de réference (Vref). 4. Dispositif selon la revendication 3 caractérisé en ce que les éléments capacitifs sont constitués des capacités grille-source, grille-substrat et grille-drain transistors MOS. 5. Procédé de lecture d'une cellule (4) 'une mémoire, caractérisé en ce qu'il comprend les étapes suivantes - mémoriser la tension d'une colonne juste avant une lecture ; et - modifier la tension mémorisée dune quantité prédéterminée et utiliser la tension modifiée corne tension de reférence. 6. Procédé de lecture selon la revendication 5, carac- terisé en ce qu'il consiste en outre à comparer ladite tension de référence à une tension de colonne. 7. Procédé de lecture selon la revendication 5, carac térisé en ce qu'il comprend les etapes suivantes - appliquer la tension de précharge (Vpch) sur un premier condensateur (38) ; - déconnecter le premier condensateur de la tension de précharge ; et - connecter en parallèle sur le premier condensateur un deuxième condensateur (40).