FR 2795869 A1 20010105 FR 0007852 A 20000620 La présente invention se rapporte à la fabrication de circuits intégrés à semiconducteurs (IC) et plus particulièrement à des procédés améliorés de formation de la connexion enterrée et de sa barrière quantique conductrice (QCB) dans des condensateurs de cellules à tranchée profonde qui sont fabriqués in situ au cours du même cycle de fabrication. En outre, ces procédés permettent la formation de nouvelles structures de barrières quantiques conductrices grâce à l'utilisation de matériaux tels que le nitrure de silicium (Si3N4), l'oxynitrure de silicium et analogue à la place de dioxyde de silicium (Si02). ARRIERE-PLAN DE l'INVENTION Des connexions enterrées (BS) dans des tranchées profondes sont largement utilisées dans la fabrication de puces de mémoires vives dynamiques (DRAM), en particulier pour des dispositifs présentant des tolérances inférieures ou égales à 0,25 pm. Comme le sait l'homme de l'art, dans des puces de mémoires DRAM, un transistor de transfert d'un groupement, de façon caractéristique un transistor à effet de champ à grille isolée (IGFET) et un condensateur de mémorisation sont associés pour former une cellule de mémoire élémentaire. Fondamentalement, une tranchée profonde comportant une plaque enterrée entourant sa partie de fond est formée dans un substrat de silicium monocristallin dopé, ensuite un film mince de diélectrique est déposé en épousant sa forme sur celui-ci afin de revêtir l'intérieur entier de la surface de la tranchée et enfin la tranchée est remplie d'un polysilicium dopé par un dépôt chimique en phase vapeur à pression réduite (LPCVD) en standard. Cette structure de remplissage de silicium monocristallin dopé/film de diélectrique/polysilicium dopé forme le condensateur de cellule de mémoire. A partir de la surface de silicium, un évidement est creusé par gravure en vue d'installer le bord inférieur de la connexion enterrée. Du polysilicium non dopé est ensuite déposé dans cette zone évidée afin de former la connexion enterrée (BS). La connexion enterrée est bordée par ce que l'on appelle la zone active (AA) du substrat monocristallin et est enterrée sous la région d'isolement à tranchée peu profonde (STI). Les surfaces environnantes de la connexion enterrée ont un effet important sur sa conductivité et sa transformation de phase solide durant les étapes ultérieures d'oxydation et de recuit (principalement une oxydation dans la zone active). Durant ces étapes thermiques, il se produit une recristallisation du polysilicium de la région de la connexion enterrée qui est contiguë à la zone active. Cette épitaxie locale induit la propagation de dislocations le long de ce que l'on appelle les lignes de glissement jusque dans la zone active et dans le substrat, ce qui affecte les performances du condensateur de cellule. En particulier, on pense que ces défauts provoquent des modifications imprévisibles du temps de rétention du condensateur. Plus précisément, des pannes de cellules uniques (SCF) se produisaient dans certaines des cellules de mémoire testées, en dépit du fait que les mêmes bits n'étaient pas trouvés défectueux au cours de tests précédents. Ces défauts sont appelés pannes de temps de rétention variable (VRT). Le problème de temps VRT a été tout d'abord identifié pour des puces de mémoire DRAM de 0,25 pm où certaines cellules de mémoire dans le groupement basculaient de façon intermittente d'un état de rétention élevée à un état de rétention basse. Une analyse physique des pannes (PFA) a montré que la plupart des cellules de mémoire présentant une panne de temps VRT analysées étaient frappées par ces dislocations cristallines dans la zone active et dans le substrat qui avaient été formées durant lesdites étapes thermiques au cours du traitement de la tranche. Afin d'éviter ou de mieux contrôler ces pannes de temps VRT dans des cellules de mémoire, l'utilisation d'une couche de barrière quantique conductrice entre lesdites régions de silicium contiguës devient une nécessité absolue afin de maximiser les performances des dispositifs à puces de mémoire DRAM. II en résulte que la connexion enterrée reliera parfaitement le transistor IGFET et le condensateur de la cellule de mémoire uniquement si après lesdites étapes thermiques (oxydation et recuit), les dopants implantés dans la connexion enterrée diffusent jusque dans la zone active par l'intermédiaire de la barrière quantique conductrice. La profondeur de diffusion dans la zone active est un paramètre critique. Si la diffusion est trop profonde, un transistor vertical parasite (VT) est formé, sinon, certaines fuites de jonction se produisent. Un autre paramètre critique est la résistance même de la connexion enterrée qui commande le temps d'accès à la cellule de mémoire. Par conséquent, le choix du matériau de barrière quantique conductrice, du type de dopant de la connexion enterrée et de la concentration sont des facteurs très importants pour la fiabilité globale de la puce. En partant de la structure de la figure 1, un procédé classique de formation d'une connexion enterrée et de sa barrière quantique conductrice (QCB) sera décrit en liaison avec les figures 2A à 2F. La figure 1 illustre de façon simplifiée la structure de départ 10 constituée d'un substrat de silicium de type p 11 avec un empilement de plots classique formé par une couche 12 de Sï02 de 5 nm d'épaisseur et une couche de plot 13 de Si3N4 de 220 nm d'épaisseur. A l'évidence d'après la figure 1, une tranchée profonde portant la référence 14 a été formée dans le substrat 11 au moyen d'une gravure par ions réactifs (RIE) en standard. De façon caractéristique, la tranchée profonde 14 présente une profondeur d'environ 7 pm et une section oblongue d'environ 450 x 220 nm au niveau de la surface du substrat. Par la suite, la couche de diélectrique du condensateur 15 est formée et la tranchée profonde est remplie par un matériau de polysilicium dopé 16. Après recuit, le remplissage de polysilicium dopé 16 est évidé jusqu'à une profondeur de 1,2 pm afin de permettre la formation d'une couche thermique de Si02 17 et d'une couche (pyrolytique) de Si02 de tétraéthylorthosilicate TEOS 18 formant ce que l'on appelle la couche en anneau 17/18 qui réalise un isolement vertical du condensateur de cellule. La couche tétraéthylorthosilicate TEOS 18 est creusée par gravure jusqu'à la couche de plot de Si3N4 restante 13. Ensuite, une seconde couche de polysilicium dopé 19 est déposée, recuite et creusée par polissage jusqu'à la couche de plot de Si3N4 restante 13. La couche de polysilicium 19 est ensuite évidée 130 nm sous la surface du substrat 11. Ceci établit le bord inférieur de la connexion enterrée. La couche en anneau 17I18 est éliminée de la partie supérieure de la tranchée profonde 14 exposée par une solution d'acide fluorhydrique tamponné BHF HUANG AB dans un outil DNS 820 (Dai Nippon Screen, Yasu, Japon). Cette gravure humide isotrope évidera les matériaux d'oxyde de la couche en anneau 17/18 légèrement sous le niveau de la couche de polysilicium 19 comme on peut le voir sur la figure 1. Enfin, une implantation de phosphore sous un angle est réalisée dans la paroi latérale de la tranchée qui est exposée afin de créer une région 20 qui fait partie de la zone active. Cette étape est suivie par un nettoyage préalable à l'acide fluorhydrique dilué DHF 200:1 dans un outil CFM (vendu par CFM, Westchester, Pennsylvanie, Etats-Unis d'Amérique) en vue d'enlever 3 nm de la couche de Si02 naturelle. Les étapes suivantes, c'est-à-dire la formation de la connexion enterrée et de sa barrière QCB, peuvent être réalisées très rapidement par exemple en moins d' l heure (temps d'attente) après ladite étape de nettoyage préalable, sinon un nouveau travail serait nécessaire. En fait, ce court temps de traitement est nécessaire pour éviter une oxydation naturelle du substrat de silicium exposé 11. A présent, en se tournant vers la figure 2A, une couche de barrière QCB mince d'oxyde de 1,5 nm 21 est formée par oxydation thermique au niveau des surfaces de silicium exposées dans un réacteur thermique vertical VTR de dépôt LPCVD durant l'insertion de la nacelle dans une atmosphère ambiante. La couche de barrière QCB 21 est faite en Si02 thermique, un matériau qui est un isolant électrique par nature, cependant, lorsqu'il est déposé en film très mince, il devient électriquement conducteur grâce à un effet quantique mécanique. Un réacteur adéquat est le réacteur VTR 7000+ de polysilicium non dopé de référence fabriqué par SVG THERMCO, Orange, Californie, Etats-Unis d'Amérique. Les conditions de travail habituelles sont Sas à charge sous N2 : non Temps d'attente : 1 H Pas de la nacelle : 0,36 cm Dimensions des lots : 100 tranches centrées Température d'insertion : 620 C Durée d'insertion : 10 min Il est important de noter qu'un taux d'oxydation incontrôlable est le principal inconvénient de cette étape. En se référant à présent à la figure 2B, une couche de polysilicium non dopé de 300 nm d'épaisseur 22 est déposée dans le même outil de réacteur VTR de dépôt LPCVD. Comme mentionné ci-dessus, cette couche de polysilicium non dopé 22 est amorphe et formera ensuite la connexion enterrée. Les conditions de travail sont Température de dépôt : 550 C Pression de dépôt : 0,2 Torr Durée de dépôt : 167 min Débit de SiH4 : 260 cm' standard (sccm)/min Vitesse de dépôt : 18 A/min La couche de barrière QCB de Si02 21 réduira la recristallisation (nouvelle croissance épitaxiale) du silicium amorphe formant la connexion enterrée ainsi que le nombre de dislocations germant au niveau de l'interface région 20/couche de polysilicium 22. L'épaisseur de la couche de barrière QCB 21 est critique du fait qu'elle doit être suffisamment épaisse pour empêcher des temps VRT et des transistors verticaux parasites (VT) mais suffisamment mince pour être conductrice afin d'assurer une faible résistance de connexion enterrée. Par conséquent, les positions extrêmes dans la nacelle pour dépôt LPCVD sont interdites, le but est d'avoir le niveau d'oxygène (dose) dans la couche 21 qui va de 2,2 E15 atomes/cm' (correspondant à une couche d'oxyde trop mince) à 3,0 E15 atomes/cm' (correspondant à une couche d'oxyde trop épaisse). Dans ces conditions, la taille des lots dans le réacteur VTR pour dépôt LPCVD mentionné ci-dessus est limitée à 100 tranches centrées dans la nacelle. Un polissage de la couche de polysilicium 22 est réalisé par un creusage par polissage chimique et mécanique (CMP) jusqu'à la couche de plot de Si3N4 restante 13. Un outil adéquat est le dispositif de polissage WESTECH 372M fabriqué par SPEEDFAM-IPEC, Phoenix, Arizona, Etats-Unis d'Amérique. A ce stade du procédé de fabrication, la structure est représentée sur la figure 2C. En se tournant à présent vers la figure ZD, le matériau de polysilicium non dopé de la couche 22 est gravé jusqu'à ce qu'un évidement de 40 nm au-dessous de la surface du substrat 11 soit obtenu. Cette étape qui peut être exécutée dans un appareil de gravure par ions réactifs RIE AME 5000, qui est un outil fabriqué par APPLIED MATERIALS, Santa Clara, Californie, Etats-Unis d'Amérique, est très critique. II n'y aura aucune formation de connexion enterrée si l'évidement est trop profond. D'autre part, il n'y aura aucun isolement entre la connexion enterrée et la ligne de conducteur de grille (la ligne de mots passante) si l'évidement est trop peu profond. Une implantation verticale d'atomes de phosphore (ou d'arsenic) est réalisée dans la couche de polysilicium amorphe non dopé 22.A cette fin, un outil PI 9500, fabriqué par APPLIED MATERIALS, Santa Clara, Californie, Etats-Unis d'Amérique est approprié. Cette étape d'implantation affecte la résistance de la connexion enterrée et les limites de grains qui à leur tour pourraient provoquer une recristallisation de la connexion enterrée. Les conditions de travail caractéristiques sont Dose de phosphore : 5E I 3 atomes/cm' Energie : 10 KeV Angle : 0 La structure résultante est représentée sur la figure 2E où la région implantée porte la référence numérique 23. En se référant à présent à la figure 2F, la zone active est définie par une étape de photogravure. Entourant la zone active, la région à tranchée d'isolement peu profonde (STI) est formée et remplie par des matériaux de Si02 et de Si02 de TEOS afin de former des couches 24 et 25. Un recuit est réalisé afin de densifier le matériau de TEOS. Ces différentes étapes thermiques amènent les dopants dans la région 23 à diffuser jusque dans la région 20 qui fait partie de la zone active par l'intermédiaire de la couche de barrière QCB 21 formant la connexion enterrée "électrique" repérée par la référence numérique 26 sur la figure 2F. La connexion enterrée électrique 26 résulte ainsi de la fusion des régions 20, 21 et 23. La connexion enterrée électrique 26 s'étale au-delà de la région dopée au phosphore 20 formée avec l'implantation préalable sous un angle comme illustré par la ligne continue (contre la ligne en pointillés) sur la figure ZF. La couche de barrière QCB 21 devient plus mince (et peut même parfois disparaître) avec une migration de dopants provenant de la région 23 et une transformation de phase solide de cette région 23 en forme polycristalline. En résumé, le procédé classique de formation de la connexion enterrée et de sa barrière QCB décrit ci-dessus en liaison avec les figures 2A à 2F comprend les six étapes fondamentales suivantes. 1. Formation de la couche de barrière conductrice quantique de Si02 thermique 21. 2. Dépôt de la couche de polysilicium non dopé 22. 3. Creusement de la couche de polysilicium 22 par polissage jusqu'à la surface de substrat de silicium. 4. Evidement de la couche de polysilicium 22 jusqu'à 40 nm au-dessous de la surface du substrat de silicium. 5. Réalisation de l'implantation ionique verticale de dopants de phosphore dans la couche de polysilicium 22 afin de créer la région 23. 6. Diffusion de dopants de la région 23 à travers la couche de barrière conductrice quantique 21 jusque dans la région 20 durant la formation de la couche d'oxyde thermique 24 et de la région STI 25 afin de créer la connexion enterrée électrique 26. La figure 3 est une vue agrandie de la structure 10 dans la partie qui est entourée par un cercle sur la figure 2F lorsque la connexion enterrée électrique 26 est défectueuse. Dans ce cas, il n'existe aucune continuité électrique entre les régions 20 et 23, la couche de barrière QCB 21 étant soit absente, soit détruite. Durant les étapes thermiques d'oxydation (en vue de former la couche de Si02 24) et de recuit (en vue de densifier le matériau de TEOS de la région STI 25), il se produit un phénomène d'épitaxie locale qui transforme en partie le polysilicium de la région 23 en silicium monocristallin comme illustré par la région 23A sur la figure 3. Cette recristallisation crée des lignes de glissement 27 qui se propagent à travers la région 20 jusque dans la masse du substrat. Parfois, la formation d'un grand grain de polysilicium peut se produire à proximité de la région (unique) monocristalline 20 à l'emplacement de la région 23A qui est fortement résistive. Par conséquent, dans les deux cas, la région 23A rend la connexion enterrée défectueuse. Le procédé de fabrication classique décrit ci-dessus de connexion enterrée et de sa couche de barrière QCB a résolu de sérieux problèmes de fiabilité pour des puces de mémoire DRAM de 0,25 pm mais soulève toujours un grave souci pour les générations suivantes (0,2 gm et moins de tolérances). Pour ces dispositifs à échelle réduite, une oxydation de l'interface région 23/zone active durant l'insertion de la nacelle dans l'outil de dépôt LPCVD afin de former la couche de barrière QCB 21 génère encore un niveau élevé de temps de rétention variable (VRT) et une résistance élevée de connexion enterrée à cause des défauts mentionnés ci-dessus en faisant référence à la figure 3. Ces défauts apparaissent du fait que l'épaisseur du Si02 mis à croître de la couche 21 n'est pas bien maîtrisée et ne peut pas être ajustée dans l'environnement de fabrication. Une résistance élevée de la connexion enterrée provoque des pannes de cellules uniques (SCF) qui provoquent des défauts de fiabilité à basse température (si la résistance de la connexion enterrée est au-dessus de 12 kOhms) qui sont ajoutés aux pannes de fiabilité de temps VRT. Comme le rendement total de fiabilité est la multiplication de celles-ci, cela deviendra dramatique pour ces générations futures de produits. En outre, avant un test de fiabilité, un test de pré-fusion a fait ressortir d'autres pannes dues à un temps de rétention faible et à une fuite de jonction le long de la tranchée profonde et au-dessous de la région STI 25 (appelée ci-dessous fuite sous-STI). Ces mécanismes de pannes sont représentés sur la figure 4. En se tournant à présent vers la figure 4, si l'on considère le profil A, l'extrémité de la connexion enterrée 26 ne chevauche pas la région de drain 28 du transistor IGFET 29, alors une fuite de jonction se produit au sommet de la tranchée profonde 14 et procure au condensateur de cellule un faible temps de rétention. Ceci résulte d'une diffusion limitée des dopants de la connexion enterrée 26 qui est supposée être liée à une couche de barrière QCB 21 trop épaisse et/ou insuffisamment perméable aux dopants. Au contraire, dans le cas du profil C, la diffusion de dopants de la connexion enterrée est trop importante, de sorte que des fuites le long de la tranchée profonde 14 et sous la région STI 25 se produisent. La fuite le long de la tranchée profonde 14 est due à un premier transistor parasite NPN créé entre la connexion enterrée 26 et la plaque enterrée portant la référence numérique 30 sur la figure 4. Ce défaut est fortement dépendant de la profondeur de la plaque enterrée (valeur nominale 1,5 pm). D'autre part, la fuite de la région sous-STI est due à un autre transistor parasite NPN créé entre deux tranchées profondes adjacentes du fait que les régions de diffusion 20 des deux tranchées profondes les plus proches (DT) sont reliées sous la région STI 25. Ce défaut est très sensible à la profondeur de la tranchée d'isolement peu profonde (valeur nominale 0,26 pm). Le profil C est lié à une couche de barrière QCB 21 qui est trop mince et/ou interrompue au niveau du coin supérieur de la couche en anneau 17/18 (repéré par D sur la figure 4). Le profil B représenté sur la figure 4 est le bon profil qui surmonte la totalité des problèmes décrits ci-dessus. RÉSUME DE L'INVENTION Le but principal de la présente invention est de réaliser des procédés améliorés de formation de la connexion enterrée et de sa barrière conductrice quantique dans des condensateurs de cellules à tranchée profonde dans lesquels la totalité des étapes de dépôt à température élevée sont réalisées in situ dans le même outil de dépôt CVD. Un autre but principal de la présente invention est de réaliser des procédés améliorés de formation de la connexion enterrée et de sa barrière conductrice quantique dans des condensateurs de cellules à tranchée profonde qui permettent une productivité élevée en augmentant le nombre de tranches traitées à chaque passe. Un autre but principal de la présente invention est de réaliser des procédés améliorés de formation de la connexion enterrée et de sa barrière conductrice quantique dans des condensateurs de cellules â tranchée profonde qui permettent une réduction des coûts de fabrication grâce à la réduction du nombre d'étapes de traitement. C'est un autre but de la présente invention de réaliser des procédés améliorés de formation de la connexion enterrée et sa barrière conductrice quantique dans des condensateurs de cellules à tranchée profonde qui réduisent la contamination chimique provenant de l'atmosphère et les effets d'oxydation thermique non désirés en résultat d'un procédé totalement groupé. C'est un autre but de la présente invention de réaliser des procédés améliorés de formation de la connexion enterrée et de sa barrière conductrice quantique dans des condensateurs de cellules à tranchée profonde qui permettent de placer les dopants à tout endroit désiré dans la connexion enterrée avec la concentration adéquate. C'est un autre but de la présente invention de réaliser des procédés améliorés de formation de la connexion enterrée et de sa barrière conductrice quantique dans des condensateurs de cellules à tranchée profonde qui permettent une maitrise précise et totale des paramètres à la fois physiques et électriques de ceux-ci. C'est encore un autre but de la présente invention de réaliser des structures de barrières conductrices quantiques à couches multiples fabriquées grâce à ces procédés ou également grâce à d'autres. Conformément à la présente invention, on décrit des procédés de formation de la connexion enterrée et de sa barrière conductrice quantique (QCB) dans des condensateurs de cellules à tranchée profonde, dans lesquels la barrière QCB peut être soit du type simple, soit du type multiple. Conformément à un premier mode de réalisation de la présente invention, on décrit un procédé de formation d'une connexion (BS) et de sa barrière conductrice quantique (QCB) en vue de réaliser une connexion électrique entre deux régions de semiconducteurs présentant une nature cristalline différente, séparées par une région d'un matériau isolant comprenant les étapes consistant à former une mince couche continue de silicium amorphe non dopé afin de revêtir lesdites régions, former une couche de barrière QCB sur la structure, former au moins une couche double constituée d'une couche de silicium amorphe non dopé et d'une monocouche de dopant sur la couche de barrière QCB afin d'achever la connexion et sa barrière QCB, et chauffer la structure afin d'activer les dopants dans la connexion afin de permettre une continuité électrique entre lesdites régions de semiconducteurs à travers la barrière QCB par un effet mécanique quantique, dans lequel la totalité de ces étapes sont réalisées in situ dans le même outil de dépôt CVD. Conformément à un second mode de réalisation de la présente invention, on décrit un procédé de formation d'une connexion (BS) et de sa barrière conductrice quantique (QCB) en vue de réaliser une connexion électrique entre deux régions de semiconducteurs présentant une nature cristalline différente séparées par une région d'un matériau isolant comprenant les étapes consistant à former une première couche de barrière QCB en revêtant lesdites régions polycristallines et monocristallines, former une mince couche continue de silicium amorphe non dopé afin de revêtir lesdites régions, former une seconde couche de barrière QCB sur la structure, former au moins une couche double constituée d'une couche de silicium amorphe non dopé et d'une monocouche de dopant sur la couche de barrière QCB afin d'achever la connexion et sa barrière QCB, et chauffer la structure afin d'activer les dopants dans la connexion afin de permettre une continuité électrique entre lesdites régions de semiconducteurs à travers la barrière QCB par un effet mécanique quantique, dans lequel la totalité de ces étapes sont réalisées in situ dans le même outil de dépôt CVD. Par exemple, elles peuvent être effectuées par dépôt chimique en phase vapeur à pression réduite LPCVD avec un procédé sans cage. Le matériau formant la barrière QCB est de l'oxynitrure de silicium, du nitrure de silicium et analogue. Les matériaux à base de nitrure peuvent être déposés en couches minces, de sorte qu'ils sont mieux maîtrisés que des matériaux à base d'oxyde. L'étape d'implantation d'ions qui créait des défauts cristallins induits par des collisions d'ions est à présent éliminée. L'arsenic est préféré au phosphore en tant que dopant du fait de sa migration plus lente à travers la couche de barrière QCB, évitant ainsi une formation de transistors parasites. Enfin, le procédé sans cage LPCVD permet de placer les dopants à des emplacements désirés de la connexion enterrée avec la concentration adéquate. Les particularités nouvelles que l'on pensait être caractéristiques de cette invention, sont présentées dans les revendications annexées. L'invention elle-même, cependant, de même que d'autres buts et avantages de celle-ci, peuvent être mieux compris en faisant référence à la description détaillée qui suit d'un mode de réalisation préféré illustré, à lire en liaison avec les dessins annexés. BREVE DESCRIPTION DES DESSINS La figure 1 représente la structure de silicium de départ au stade initial du procédé de fabrication de la connexion enterrée. Les figures ZA à 2F représentent la structure de la figure 1 subissant les étapes essentielles d'un procédé de fabrication classique de LA connexion enterrée. La figure 3 est une coupe transversale représentant une vue agrandie d'une partie de la structure de la figure 2F après que la connexion enterrée a été fabriquée et trouvée défectueuse. La figure 4 représente la combinaison transistor IGFETIcondensateur de mémorisation pour montrer les inconvénients qui résultent du procédé de fabrication classique de la connexion enterrée. Les figures 5A à 5D représentent la structure de la figure 2 subissant les étapes essentielles du procédé de fabrication amélioré de la connexion enterrée conforme à la présente invention. Les figures 6A et 6B représentent la structure simple de barrière QCB Si-Si3N4 fabriquée conformément à un premier mode de réalisation préféré des procédés de la présente invention fondé sur un procédé de dépôt LPCVD avant et après recuit, afin de produire la connexion électrique enterrée respectivement. Les figures 7A et 7B représentent la structure double de barrière QCB SiON-Si-Si3N4 fabriquée conformément à un autre mode de réalisation préféré des procédés de la présente invention, fondé encore sur un procédé de dépôt LPCVD avant et après recuit, afin de produire la connexion électrique enterrée respectivement. La figure 8 représente la structure simple de barrière QCB Si-Si3N4 fabriquée conformément à encore un autre mode de réalisation préféré des procédés de la présente invention fondé sur un procédé de dépôt chimique en phase vapeur sous pression sub-atmosphérique ( SACVD). La figure 9 représente la structure double de barrière QCB SiON-Si-Si3N4 fabriquée conformément à encore un autre mode de réalisation préféré des procédés de la présente invention fondé encore sur le procédé de dépôt SACVD. DESCRIPTION DES MODES DE RÉALISATION PREFERES En vue de réparer les défauts se rapportant à la connexion enterrée (recristallisation et résistance élevée) et à la couche de barrière QCB (fuites de jonction et sous-DT), les inventeurs déposants ont complètement modifié le procédé de fabrication classique de connexion enterrée (BS) décrit ci-dessus pour permettre de grouper les étapes de traitement 1, 2 et 5. Ceci a été rendu possible par un certain nombre de modifications de procédé. 1. Une couche très mince continue et homogène de silicium amorphe non dopé (intrinsèque) est déposée dans la tranchée 14 (en réalité, à ce stade du procédé de fabrication, la tranchée est réduite à un évidement portant toujours la référence 14 dans un but de simplicité) afin de se débarrasser de la discontinuité créée par la couche en anneau 17/18 qui sépare la région de silicium monocristallin 20 du remplissage de polysilicium 19. 2. Ensuite, la couche de barrière conductrice quantique (QCB) est formée en nitrurant superficiellement cette couche de silicium amorphe. La nature du matériau de la barrière QCB est ainsi modifiée. A la place du matériau de Si02 mis à croître de façon thermique, utilisé largement dans le procédé de fabrication classique de connexion BS, le matériau de barrière QCB est à présent un composé de nitrure formé de préférence par nitruration. La nitruration permet de former un film mince, dont l'épaisseur est très bien maîtrisée à la différence de l'épaisseur de la couche 21 de barrière QCB de Si02 qui ne peut pas être maîtrisée du fait qu'elle a été mise à croître sous forme d'oxydes naturels durant une étape thermique. Il en résulte que, du fait que la nouvelle couche de barrière QCB est plus mince, le chemin résistif à travers celle-ci est diminué. 3. Ensuite, la connexion enterrée est formée in situ par dépôt chimique en phase vapeur (CVD). Cette étape comprend le dépôt d'au moins une couche double constituée d'une couche de silicium amorphe non dopé et d'une monocouche d'atomes d'arsenic. Le procédé de dépôt CVD élimine le besoin de l'étape d'implantation d'ions qui créait des défauts cristallins induits par des collisions d'ions. D'autre part, pour créer une telle monocouche, les atomes d'arsenic sont préférés aux atomes de phosphore en vue de doper la connexion enterrée, du fait qu'ils migrent plus lentement à travers la couche de barrière quantique. Ceci évite la formation des deux transistors parasites mentionnés ci-dessus, et ainsi des fuites sous-DT. En outre, ce procédé de dépôt CVD permet de localiser le dopant dans la connexion enterrée afin d'optimiser le trajet de diffusion dans la région 20. Le procédé de formation de la connexion enterrée conforme à la présente invention sera maintenant décrit davantage en détail en faisant référence aux figures 5A à 5D, en commençant toujours par la structure de la figure 1, qui porte maintenant la référence 10' afin de prendre en compte les modifications qui seront apportées par l'invention. En se référant à présent à la figure 5A, une couche de silicium amorphe non dopé 31 de 100 A d'épaisseur est déposée en épousant sa forme sur la surface de la structure 10' dans un réacteur de dépôt CVD. Cette couche 31 forme un film continu et homogène sur la totalité des régions contiguës et des interfaces qui sont exposées dans l'évidement de tranchée 14, assurant ainsi la continuité de la couche de barrière QCB qui sera ensuite formée. Maintenant, la couche de barrière QCB est formée par nitruration locale de la couche de silicium 31. Par exemple, une couche 32 de barrière conductrice quantique de Si3N4 est formée par cuisson sous NH3 du silicium amorphe de 100 A d'épaisseur de la couche 31. La réaction de cuisson sous NH3 est exécutée à une température entre 550 C et 700 C jusqu'à ce que l'épaisseur souhaitée de la couche de barrière QCB de Si3N4 soit obtenue, c'est-à-dire pendant un temps qui dépend essentiellement de l'équipement utilisé. De façon caractéristique, l'épaisseur de la couche de barrière quantique de nitrure 32 est commandée de façon à se situer dans la plage de 10 à 15 Â. On notera que l'épaisseur (l00 A) de la couche de silicium amorphe 31 n'est pas suffisamment épaisse pour une propagation de dislocation. Des matériaux préférés de barrière QCB sont l'oxynitrure de silicium, le nitrure de silicium et analogue. Ces matériaux comprennent des composés multiples stoechiométriques qui forment des films plus continus et uniformes que des composés simples sur la pluralité des régions contiguës 17/18, 19 et 20. La porosité et la discontinuité ne peuvent pas être permises en ce qui concerne les propriétés souhaitées de la barrière QCB du fait qu'elles forment des cycles de nucléation pour une recristallisation de la connexion enterrée et favorisent une diffusion profonde de dopants qui peut créer un transistor bipolaire parasite. La continuité désirée de film ne peut pas être obtenue directement sur lesdites régions continues avec la couche de barrière QCB 32 du fait qu'elle ne peut pas être mise à croître en haut de la couche en anneau 17/l8 et qu'elle ne peut pas être stoechiométrique sur la région 20. Cependant, si la couche de barrière QCB est mise à croître sur lesdites régions contiguës, une seconde barrière quantique deviendrait nécessaire afin de minimiser ces effets nuisibles qui se rapportent à la couche en anneau 17/18. Toujours dans le même réacteur de dépôt CVD, la pyrolyse de SiH4 (source d'atomes de Si) forme la couche de silicium amorphe intrinsèque 33A et la pyrolyse de AsH3 (source d'atomes As) forme la monocouche de As 33B. II est important de remarquer que les atomes d'arsenic (qui sont préférés aux atomes de phosphore) sont déposés sous forme d'une monocouche. Le dépôt de cette structure double de silicium amorphe intrinsèque/monocouche d'arsenic, portant de façon générique la référence 33, peut être répété (33, 34, ... ) comme indiqué sur la figure 5A jusqu'à ce que le dopage désiré qui est finalement attendu pour la connexion enterrée soit atteint. Une fois que l'opération de dépôt d'au moins une couche double est achevée, le volume restant dans l'évidement de tranchée 14 est rempli en excès avec du silicium amorphe intrinsèque conformément à la même technique de dépôt afin de former une couche 35. Dans un but de commodité, la pile de couches 33A, 33B, 34A, 34B, ... qui formera ensuite la connexion électrique enterrée sera appelée ci-dessous empilement 36. Pour cette étape de dépôt, les températures caractéristiques de dépôt vont de 500 C à 650 C et les pressions vont de 0,2 à 200 Torr. De ce fait, conformément à un aspect significatif de la présente invention, la couche de silicium amorphe non dopé 31, la couche de barrière QCB de Si2N4 32 et l'empilement 36 sont formés in situ dans le même réacteur de dépôt CVD et durant le même cycle de traitement (passe). A ce stade du procédé de fabrication de connexion BS novateur, la structure est représentée sur la figure 5A. La figure 5B représente la structure résultante après polissage CMP en utilisant la couche 13 de Si3N4 en tant que couche d'arrêt de gravure. En se référant à la figure 5C, la structure 10' est gravée comme décrit ci-dessus dans la section de la technique antérieure, mais dans le cas présent, la totalité des couches 31 à 35 formant l'empilement 36 sont gravées afin d'évider l'empilement 40 nm au-dessous de la surface du substrat de silicium 11. En se référant à la figure 5D, après une étape de masquage, la région STI est gravée, une couche de TEOS est déposée et aplanie comme décrit ci-dessus et recuite afin de densifier le matériau de TEOS. Le reste de l'empilement 36 est maintenant enterré et les dopants contenus dans celui-ci activés. La région de diffusion 20 est élargie en raison d'une migration d'atomes de As à partir des monocouches 33B, ... à travers la couche de barrière QCB de Si3N4 32, elle doit recouper la région de diffusion du transistor IGFET 29 afin d'empêcher une fuite de jonction et elle doit présenter une profondeur inférieure à 260 nm (se reporter à la figure 4), car autrement, des fuites sous-DT sont formées le long de la couche en anneau 17/l8 et sous la région STI 25. A la fin de ces étapes de traitement, la connexion électrique enterrée 37 est formée en résultat de la combinaison des régions 20, 31, 32 et 36. Le nouveau procédé de formation de la connexion électrique enterrée et de sa barrière conductrice quantique comprend à présent quatre étapes (au lieu de six dans le procédé de fabrication classique) qui sont présentées en liste ci-dessous. 1. La formation de la barrière conductrice quantique de Si3N4 et de la connexion enterrée est réalisée in situ dans le même réacteur de dépôt CVD (figure 5A). 2. Creusement par polissage CMP de la couche de silicium amorphe intrinsèque 35 jusqu'à la couche de plot de Si3N4 13 (figure 5B). 3. Evidement de l'empilement 36 afin de fixer son fond 40 nm au-dessous de la surface du substrat de silicium 11 (figure 5C). 4. Après des étapes de traitement non décrites ici, oxydation et recuit de la structure 10' afin d'amener les atomes d'arsenic à diffuser à travers la couche de barrière QCB de Si2N4 32 jusque dans la région 20 (se reporter à la figure 5D) afin d'assurer une continuité électrique entre les régions contiguës 19 et 20 en vue de créer la connexion électrique enterrée 37. Cette étape 1 de procédé global in situ a été rendue possible en adaptant le réacteur de base VTR 7000+ de dépôt LPCVD de polysilicium non dopé mentionné ci-dessus en vue de recevoir des lignes de gaz supplémentaires de NH3 et de AsH3 et une jauge baratron de 10 Torr. Comme la barrière est créée à l'intérieur du réacteur, l'utilisation du sas de chargement sous NZ est maintenant possible. Du fait qu'aucune croissance de Si02 naturel thermique ne peut se produire durant l'insertion de la nacelle sous atmosphère de N2, les positions extrêmes de tranches dans la nacelle sont alors permises et l'épaisseur de la couche de barrière QCB nitrurée est à présent uniforme d'une tranche à l'autre. Concernant le dépôt de la connexion enterrée, le nombre de couches doubles (constituées d'une couche de silicium non dopé amorphe et d'une monocouche d'atomes d'arsenic) détermine de façon commode et de façon précise le niveau de dopage de la connexion enterrée, et donc les performances de la puce. Les monocouches d'arsenic permettent d'obtenir un niveau de dopage plus élevé que celui obtenu par implantation d'ions et sans engendrer de défauts cristallins, qui sont connus comme augmentant la résistance interne de la connexion enterrée. En outre, chaque monocouche d'arsenic agit comme une barrière à une recristallisation de la connexion enterrée si elles sont situées très près de la région 20. Un intérêt global majeur résultant de ce procédé in situ de fabrication de la connexion enterrée et de sa barrière conductrice quantique est une immense amélioration en termes de productivité. En fait, deux étapes de procédé sont supprimées et la taille des lots augmente de 100 tranches à 150 tranches (comme cela sera montré dans l'exemple pratique donné ci-dessous). Un autre avantage est d'élargir la souplesse de fabrication, le temps d'attente entre les étapes de pré-nettoyage et de dépôt de la connexion BS augmentant de 1 à 3 heures grâce au sas de chargement sous N2. Encore un autre avantage est la réduction d'une contamination chimique provenant de l'atmosphère et l'élimination de toute réoxydation non souhaitée quelconque des surfaces de silicium qui résultent directement d'un procédé totalement groupé. Encore toujours un autre avantage de ce procédé in situ est de permettre une maîtrise complète et précise des paramètres à la fois physiques et électriques de la connexion enterrée et de sa barrière conductrice quantique. PREMIER MODE DE REALISATION PREFERE Dans le premier mode de réalisation préféré, un traitement de tranches par lots fondé sur un procédé de dépôt LPCVD sera seulement pris en compte. Donnons quelques exemples pratiques des conditions opératoires lorsque par exemple le réacteur THERMCO VTR 7000 mentionné ci-dessus est utilisé pour fabriquer une connexion enterrée avec des types différents de structures de barrières QCB. Dans ce cas, le pas de nacelle est de 0,14 pouce et la taille des lots est de 150 tranches (au lieu de 100 dans le procédé de fabrication classique de la connexion enterrée) Formation de structure simple de barrière QCB de Si-Si3N4 I . Formation de la couche 31 de silicium (Si) amorphe non dopé Temps d'attente : 3 heures Température d'insertion : 550 C Durée d'insertion : 10 min Débit de SiH4 : 260 cm;/min Température de pyrolyse de SiH4 : 550 C Pression de SiH4 : 0,45 Torr Durée du cycle 1 de SiH4 : 4 min Sas de chargement sous N2 : Oui 2. Formation de la couche 32 de barrière QCB de Si2N4 Température de nitruration : 550 C Pression de nitruration : 6 Torr Débit de NH3 : 2 000 cm'/min Stabilisation (NH3) : 2 min Durée de nitruration : 60 min Evacuation des gaz : 10 min 3. Formation de l'empilement 36 de la connexion enterrée Température de pyrolyse de SiH4 :550'C Pression de SiH4 : 0,45 torr Température de pyrolyse de AsH3: 550 C Pression de AsH3 : 0,5 Torr Durée de cycle 2 de SiH4 :13 min (formation de la couche 33A) Durée de cycle 1 de AsH3 : 10 min ( 33B) Durée de cycle 3 de SE4 : 25 min ( 34A) Durée de cycle 2 de AsH3 : 10 min ( 34B) Durée de cycle 4 de SiH4 : 153 min ( 35) Débit de SiH4 : 260 cm/min Débit de AsH3 (0,7 % dans I-I2) : 400 cm3/min Vitesse moyenne de dépôt de silicium : 15 kmin La dose totale d'arsenic est de 0,8 E15 atomes/cm'. La structure résultante est représentée sur la figure 6A. Il est important de faire remarquer que les illustrations des figures 6A et 8 ne sont pas nécessairement dessinées à l'échelle. Comme cela est évident sur la figure 6A, la barrière QCB 32 est décalée d'environ 8,5 nm de la région 20. La caractéristique de cette couche de barrière QCB de Si3N4 après des mesures par spectrométrie de masse SIMS est le niveau d'azote (N) qui est égal à 3,0 E15 atomes/cm' avec une dispersion d'environ 0,2 El 5 atomes/cm2 pour un lot de 150 tranches. Ce résultat renforce l'aptitude de fabrication du procédé global in situ. 4. Formation de la connexion électrique enterrée 37. Durant la formation de la région 24 et le recuit en vue de densifier le matériau de TEOS de la région 25, la connexion électrique enterrée 37 est formée comme illustré sur la figure 6B. Formation de la structure double de barrière QCB de SiON-St-S3N4 Un autre type de structure de barrière QCB sera à présent décrit en liaison avec les figures 7A et 7B, afin de démontrer qu'il existe différents moyens de réaliser une connexion électrique enterrée adéquate. Une structure double de barrière QCB de SiON-Si-Si3N4 a donné de bons résultats pour des produits de mémoire courants. La première barrière QCB est une couche d'oxynitrure (SION) due à la présence de S102 thermique naturel sur les régions 19 et 20 et la seconde est une couche de Si3N4 pur du fait qu'elle est formée sur une couche de silicium amorphe venant d'être déposé. Ceci implique très peu de modifications des conditions opératoires précédentes comme cela sera évident d'après la séquence suivante. I . Formation de la première couche 32A de barrière QCB d'oxynitrure (SION) Temps d'attente : 3 heures Terripérature dmsertion :550'C Durée d`msertion : 10 min Durée de montée progressive :20 min jusqu'à 650 C sous NH3) Terripérwure de nitn.iration :650'C Durée de nitruration :30 nim (fontmfion de la coudre 32A) Durée de descente : 50 mrtn Gusqu'à 550 C sousNH3) 10 2. Formation de la couche 31' de polysilicium (Si) non dopé de 100 Â Température de pyrolyse de SiH4 ; 550 C Pression de SiH4 : 0,45 Torr Débit de SiH4 : 260 cm3/min Durée de cycle 1 de SiH4 : 4 min 3. Formation de la seconde couche 32B de barrière QCB de Si3N4 Débit de NH3 : 2 000 cm3/min Température de nitruration : 550 C Durée de nitruration : 30 min Pression : 6 Torr 4. Formation de l'empilement 36 de connexion enterrée Température de pyrolyse de AsH3: 550 C Pression de AsIH3 : 0,5 Torr Température de pyrolyse de SiI4 :550'C Pression de SiH4 : 0,45 torr Durée de cycle 1 de Ad-13 :10 min (fonction de la couche 33B) Durée de cycle 2 de S1iH4 : 25 min ( 34B) Durée de cycle 2 de AsH3 : 10 min ( 34B) Durée de cycle 3 de SIiH4 : 153 min ( 35) La particularité de la structure représentée sur la figure 7A est qu'il existe deux couches de barrière conductrice quantique. La première couche de barrière QCB 32A est formée directement sur la région monocristalline 20 à 650 C (au lieu de 550 C). La seconde couche de barrière QCB 32B est formée sur la couche 31' à 550 C. La couche mince 31' de silicium amorphe sépare ainsi les deux couches de barrière QCB 32A et 32B d'environ 93 Â. Ceci est nécessaire pour réaliser la seconde nitruration. Dans cet exemple, la première monocouche de As 33B est formée directement sur la seconde couche 32B de barrière QCB et la seconde monocouche de As est décalée par rapport à la couche 32B de l'épaisseur de la couche 34A (pourrait également être décalée par rapport à la seconde barrière QCB). Les doses caractéristiques d'oxygène et d'azote de cette structure double de barrière QCB de SiON-Si-Si3N4 sont Niveau de O (barrière 32A) : inférieur à 3 El 5 atomes/cmZ, de façon caractéristique égal à 1,2 El 5 atomes/cm', Niveau de N (barrière 32A) : entre 1 et 3 E15 atomes/cm', de façon caractéristique égal à 1,6 El 5 atomes/cm'. Niveau de N (barrière 32B) : entre 0,5 et 3 E15 atomes/cm', de façon caractéristique égal à 0,8 El 5 atomes/cm'. 5. Formation de la connexion électrique enterrée 37 Après la formation des régions 24 et 25, la connexion électrique enterrée est fabriquée. La dose de As est de 0,8 atomes/cmz. Comme cela est évident sur la figure 7B, dans la connexion électrique enterrée 37, les frontières avec les régions 19 et 20 sont interrompues par une ségrégation d'atomes de N, de sorte que la couche de barrière QCB 32A n'est plus efficace. La continuité est de ce fait assurée par la seconde couche de barrière QCB 32B. De façon avantageuse, ces deux couches minces ont la capacité d'empêcher ou de ralentir une diffusion d'espèces chimiques depuis un côté de la couche vers l'autre et d'empêcher ou de réduire une transmission de forces associées à une recristallisation depuis un côté de la couche vers l'autre. Ce type de structure pourrait être incontournable pour des générations futures de produits de mémoire qui seront plus sensibles à des effets de recristallisation. Cependant, il présente un inconvénient qui est le temps de récupération, c'est-à-dire le temps perdu pour réduire la température du réacteur de 650 à 550 C, lequel est d'environ 50 minutes, et la contamination provoquée par ce changement de température. SECOND MODE DE RÉALISATION PREFERE Lorsqu'un seul outil de traitement de tranche est utilisé, la plupart des inconvénients décrits ci-dessus sont éliminés. Un outil Centura de dépôt SACVD fabriqué par APPLIED MATERIALS, Santa Clara, Californie, États-Unis d'Amérique, convient à tous égards, à condition que certaines modifications soient apportées pour équiper la chambre avec des lignes d'alimentation en SiH4, NH3 et AsH3. On peut noter que dans ce cas, la notion d"'empilement 36" n'est pas bien adaptée (du fait qu'une copyrolyse est utilisée au lieu de dépôts à la suite), de sorte que nous préférerons plutôt le terme "couche 36"' à la place. Structure simple de barrière QCB de Si-Si3N4 1. Formation de la couche 31 de silicium (Si) amorphe non dopé Température d'insertion : température ambiante Temps d'attente ; 3 heures Sas de chargement sous N: : Oui Température de suscepteur :600 C Débit de SiH4 : 500 cm3/min Pression de SiH4 : 160 Torr Durée de dépôt : 10 s 2. Formation de la couche 32 de barrière QCB Température de nitruration : 650 C Pression de nitruration : 500 Torr Débit de NH3 : 3 t/min Durée de nitruration : 15 s Evacuation des gaz : 1 min 3. Formation de la couche 36' de connexion électrique enterrée Température de copyrolyse de SiH4 et AsH3 :600 C Pression de copyrolyse de SiH4 et AsH3 : 160 Torr Débit de SiH4 : 500 cm'/min Débit de AsH3 (0,02 % dans H2) : 200 cm'/min Durée de dépôt : 300s Vitesse de dépôt : 600 Â/min La structure résultante est représentée sur la figure 8. Après la formation des régions 24 et 25, la connexion électrique enterrée est la même que la connexion enterrée 37 décrite sur la figure 6A. La principale particularité du procédé Centura de dépôt SACVD est la copyrolyse de AsH3 et de SiH4 au lieu du dépôt d'une succession de couche de silicium amorphe/monocouche de As double pour former l'empilement 36 (si plusieurs couches doubles sont déposées). Ceci pourrait constituer un inconvénient du fait que les dopants sont répandus dans la couche 36' de connexion enterrée en les empêchant d'avoir l'influence de barrière réalisée par la monocouche de As pour réduire une recristallisation de la connexion (se reporter aux figures 6A et 7A). La caractéristique de cette structure de barrière QCB de Si-Si3N4 après des mesures de spectrométrie SIMS est un niveau de N d'environ 3E 15 atomes/cm'. Structure double de barrière QCB de SiON-Si-Si3N4 Une structure à couches multiples similaire à celle décrite ci-dessus en liaison avec les figures 7A et 7B peut être obtenue avec l'outil Centura. Un oxynitrure et Si3N4 sont encore les matériaux utilisés pour former les première et seconde couches de barrière QCB séparées par une couche nonce de silicium amorphe non dopé. En se référant à présent à la figure 9, la structure double de barrière QCB de SiON-Si-Si3N4 est formée conformément à la séquence d'étapes de traitement suivante. 1. Formation de la première couche 32A d'oxynitrure (SION) Température d'insertion : température ambiante Temps d'attente : 3 heures Sas de chargement sous N2 : Oui Température de nitruration : 650 C Pression de nitruration : 500 Torr Débit de NH3 : 3 I/min Durée de nitruration : 15 s Evacuation des gaz : 1 min 2. Formation de la couche 3 l' de polysilicium (Si) amorphe non dopé de 100 Â Température de suscepteur : 600 C Pression de SiH4 : 160 Torr Débit de SiH4 : 500 cm;/min Durée de dépôt : 10 s 3. Formation de la seconde couche 32B de barrière QCB de Si3N4 Température de nitruration : 600 C Pression de nitruration : 500 Torr Débit de NH3 : 3 I/min Durée de nitruration : 15 s Evacuation des gaz : 1 min 4. Formation de la couche 36' de connexion électrique enterrée Température de copyrolyse de SiH4 et AsH3 : 600 C Pression de copyrolyse de SiH4 et AsH3 : 160 Torr Débit de SiH4 : 500 cm;/min Débit de AsH3 (0,02 % dans H2) : 200 cm;/min Durée de dépôt : 300 s Vitesse de dépôt : 600 A/min Comme cela est évident sur la figure 9, les dopants sont répartis uniformément dans la couche 36' de connexion enterrée. Les mesures de spectrométrie SIMS ne montrent aucune différence avec les résultats de la structure obtenue par dépôt LPCVD décrits en faisant référence à la figure 7A. Les inconvénients mentionnés ci-dessus en ce qui concerne le procédé de dépôt LPCVD se rapportant au temps nécessaire pour changer la température n'existent plus, les durées de montée progressive, de descente progressive et de dépôt sont à présent très courtes. A l'évidence, de telles structures de barrières MQCB sont bien adaptées à un traitement unique de tranches qui constitue le futur de l'industrie des semiconducteurs. La fiabilité des dispositifs à échelle réduite dans des condensateurs de cellules à tranchée profonde est augmentée de façon significative par l'utilisation de structures de barrières conductrices quantiques. Les couches de barrière QCB sont suffisamment minces pour assurer un trajet conducteur continu entre les régions contiguës grâce à un effet mécanique quantique et agissent également en tant que barrière de recristallisation et de diffusion. Le type de structures de barrières QCB de l'un ou l'autre type (simple, double, ... ) peut varier afin de satisfaire diverses spécifications du dispositif et satisfaire des exigences de performances de puces. Leur formation est conduite par les outils de traitement différents utilisés et les conditions de travail de ceux-ci. Des matériaux à base de nitrure tels que l'oxynitrure de silicium, le nitrure de silicium et analogue conviennent pour empêcher une recristallisation tout en maintenant les caractéristiques de conduction désirées. Cependant, d'autres matériaux pourraient être envisagés, par exemple, des siliciures encore formés par dépôt CVD in situ en utilisant des composés de chlore ou de fluor. Des structures simples classiques de barrière QCB de Si02 thermique-Si ne conviennent plus pour des puces de mémoire DRAM de 0,2 @m en raison d'un manque de continuité électrique et d'une faible robustesse de procédé. La résistance série des matériaux contigus peut être maintenue très basse uniquement si la connexion enterrée et sa barrière conductrice quantique sont formées par une technique de dépôt CVD in situ qui ne crée par de défauts dans lesdits matériaux et permet de présenter une concentration très élevée en dopant et la continuité électrique désirée. Un niveau élevé de concentration ne peut pas être atteint par implantation d'ions sans créer des défauts cristallins. Ce procédé global in situ offre la maîtrise totale de ce dont les fabricants de circuits intégrés ont besoin : fiabilité, faible coût et satisfaction des clients. Essentiellement, le but de cette invention est ainsi la formation in situ de la connexion enterrée et de sa barrière conductrice quantique dans laquelle la barrière enterrée est formée par dépôt de polysilicium dopé in situ. Seul un dopage de polysilicium in situ permet de maintenir les performances de dispositifs de transistor IGFET et de condensateur de mémorisation à un niveau élevé. Les condensateurs de cellules à tranchée profonde sont largement employés dans des puces de mémoire EDO (sortie de données étendue), SDRAM (mémoire vive dynamique synchrone) et EDRAM (mémoire DRAM incorporée). Bien que l'invention ait été particulièrement décrite en ce qui concerne des modes de réalisation préférés de celle-ci, il sera bien compris par l'homme de l'art que les modifications de formes et de détails qui précèdent ainsi que d'autres peuvent être apportées à celle-ci sans s'écarter de l'esprit et de la portée de l'invention. REVENDICATIONS 1. Procédé de formation d'une connexion (BS) et de sa barrière conductrice quantique (QCB) en vue de réaliser une connexion électrique entre deux régions de semiconducteurs présentant une nature cristalline différente séparées par une région d'un matériau isolant comprenant les étapes consistant à former une couche mince continue de silicium amorphe non dopé afin de revêtir lesdites régions, former une couche de barrière QCB sur la structure, former au moins une couche double constituée d'une couche de silicium amorphe non dopé et d'une monocouche de dopant sur la couche de barrière QCB afin d'achever la connexion et sa barrière QCB, et chauffer la structure afin d'activer les dopants dans la connexion afin de permettre une continuité électrique entre lesdites régions de semiconducteurs à travers la barrière QCB par un effet mécanique quantique, dans lequel la totalité de ces étapes sont réalisées in situ dans le même outil de dépôt CVD. 2. Procédé selon la revendication 1, dans lequel le matériau formant ladite couche de barrière QCB est choisi dans le groupe comprenant l'oxynitrure de silicium, le nitrure de silicium et analogue. 3. Procédé selon la revendication 2, dans lequel le matériau formant ladite couche de barrière QCB est le nitrure de silicium. 4. Procédé selon la revendication 4, dans lequel le nitrure de silicium est formé par une nitruration superficielle de la couche de silicium amorphe non dopé continue. 5. Procédé selon la revendication 4, dans lequel l'épaisseur de la couche de barrière QCB de nitrure de silicium est inférieure à 20 Â et le niveau d'azote est dans la plage de 2 à 4 E15 atomeslcmZ. 6. Procédé selon la revendication 1, dans lequel le procédé de dépôt CVD est du type LPCVD et la pression est inférieure à 10 torrs. 7. Procédé selon la revendication 1, dans lequel le procédé de dépôt CVD est du type LPCVD et les pressions pour les étapes de formation des couches continues de silicium amorphe non dopé et de barrière QCB sont inférieures à 0,6 torr et comprises entre 2 et 10 Torr respectivement. 8. Procédé selon la revendication 1, dans lequel le procédé de dépôt CVD est du type SACVD et la pression est supérieure à 30 Torr. 9. Procédé selon la revendication 1, dans lequel le procédé de dépôt CVD est du type SACVD et les pressions pour les étapes de formation des couches continues de silicium amorphe non dopé et de barrière QCB sont supérieures à 30 torrs et 100 torrs respectivement. 10. Procédé selon la revendication 1, dans lequel l'épaisseur de la couche amorphe non dopé est inférieure à 200 A. 11. Procédé selon la revendication 1, dans lequel l'épaisseur de la couche de barrière QCB est inférieure à 20 A. 12. Procédé selon la revendication 1, dans lequel l'épaisseur de la couche amorphe non dopée dans la couche composite est supérieure à 100 A. 13. Procédé selon la revendication 1, dans lequel le dopant dans la monocouche de dopant est l'arsenic. 14. Procédé de formation d'une connexion (BS) et de sa barrière conductrice quantique (QCB) en vue de réaliser une connexion électrique entre deux régions de semiconducteurs présentant une nature cristalline différente séparées par une région d'un matériau isolant comprenant les étapes consistant à former une première couche de barrière QCB revêtant lesdites régions polycristalline et monocristalline, former une mince couche continue de silicium amorphe non dopé afin de revêtir lesdites régions, former une seconde couche de barrière QCB sur la structure, former au moins une couche double constituée d'une couche de silicium amorphe non dopé et d'une monocouche de dopant sur la couche de barrière QCB afin d'achever la connexion et sa barrière QCB, et chauffer la structure afin d'activer les dopants dans la connexion afin de permettre une continuité électrique entre lesdites régions de semiconducteurs à travers la barrière QCB par un effet mécanique quantique, dans lequel la totalité de ces étapes sont réalisées in situ dans le même outil de dépôt CVD. 15. Procédé selon la revendication 14, dans lequel le matériau formant lesdites première et seconde couches de barrière (QCB) est choisi dans le groupe comprenant l'oxynitrure de silicium, le nitrure de silicium et analogue. 16. Procédé selon la revendication 15, dans lequel le matériau formant lesdites première et seconde couche de barrière QCB est l'oxynitrure de silicium et le nitrure de silicium respectivement. 17. Procédé selon la revendication 16, dans lequel les niveaux d'oxygène et d'azote sont inférieurs à 3 E15 atomes/cm' et dans la plage de 2 à 4 E15 atomes/cm' respectivement. 18. Procédé selon la revendication 17, dans lequel l'épaisseur de la couche de barrière QCB est inférieure à 20 A et le niveau d'azote est dans la plage de 2 à 4 E l 5 atomes/cm2. 19. Procédé selon la revendication 16, dans lequel le nitrure de silicium de ladite seconde couche de barrière QCB est formé par une nitruration superficielle de la couche de silicium amorphe non dopé continue. 20. Procédé selon la revendication 14, dans lequel le procédé de dépôt CVD est du type LPCVD et la pression est inférieure à 10 Torr. 21. Procédé selon la revendication 14, dans lequel le procédé de dépôt CVD est du type LPCVD et les pressions pour les étapes de formation des couches continues de silicium amorphe non dopé et de barrière QCB sont inférieures à 0,6 Torr et comprises entre 2 et 10 Torr respectivement. 22. Procédé selon la revendication 14, dans lequel le procédé de dépôt CVD est du type SACVD et la pression est supérieure à 30 Torr. 23. Procédé selon la revendication 14, dans lequel le procédé de dépôt CVD est du type SACVD et les pressions pour les étapes de formation des couches continues de silicium amorphe non dopé et de barrière QCB sont supérieures à 30 torrs et 100 torrs respectivement. 24. Procédé selon la revendication 14, dans lequel l'épaisseur de la couche amorphe non dopée est inférieure à 200 A. 25. Procédé selon la revendication 14, dans lequel l'épaisseur des première et seconde couches de barrière QCB est inférieure à 20 Â. 26. Procédé selon la revendication 14, dans lequel l'épaisseur de la couche amorphe non dopée dans la couche composite est supérieure à 100 Â. 27. Procédé selon la revendication 14, dans lequel le dopant dans la monocouche de dopant est l'arsenic. 28. Procédé de formation d'une connexion enterrée (BS) et de sa barrière conductrice quantique (QCB) dans une structure où une région de silicium polycristallin dopé est exposée au niveau du fond d'un évidement et séparée d'une région monocristalline dans un substrat de silicium par une région d'un matériau isolant comprenant les étapes consistant à former une couche continue mince de silicium amorphe non dopé afin de revêtir lesdites régions, former une couche de barrière QCB sur la structure, former au moins une couche double constituée d'une couche de silicium amorphe non dopé et d'une monocouche de dopant sur la couche de barrière QCB, remplir l'évidement avec du silicium amorphe non dopé afin d'achever la connexion enterrée et sa barrière QCB, et chauffer la structure afin d'activer les dopants dans la connexion enterrée afin de permettre une continuité électrique entre lesdites régions polycristalline et monocristalline à travers la barrière QCB par un effet mécanique et quantique, dans lequel la totalité de ces étapes sont réalisées in situ dans le même outil de dépôt CVD. 29. Procédé selon la revendication 28, dans lequel le matériau formant ladite couche de barrière QCB est choisi dans le groupe comprenant l'oxynitrure de silicium, le nitrure de silicium et analogue. 30. Procédé selon la revendication 29, dans lequel le matériau formant la couche de barrière QCB est le nitrure de silicium. 31. Procédé selon la revendication 30, dans lequel le nitrure de silicium est formé par une nitruration superficielle de la couche de silicium amorphe non dopé continue. 32. Procédé selon la revendication 31, dans lequel l'épaisseur de la couche de barrière QCB de nitrure de silicium est inférieure à 20 A et le niveau d'azote est dans la plage de 2 à 4 El 5 atomes/cm'. 33. Procédé selon la revendication 28, dans lequel le procédé de dépôt CVD est du type LPCVD et la pression est inférieure à 10 Torr. 34. Procédé selon la revendication 28, dans lequel le procédé de dépôt CVD est du type LPCVD et les pressions pour les étapes de formation des couches continues de silicium amorphe non dopé et de barrière QCB sont inférieures à 0,6 torr et comprises entre 2 et 10 Torr respectivement. 35. Procédé selon la revendication 28, dans lequel le procédé de dépôt CVD est du type SACVD et la pression est supérieure à 30 Torr. 36. Procédé selon la revendication 28, dans lequel le procédé de dépôt CVD est du type SACVD et les pressions pour les étapes de formation des couches continues de silicium amorphe non dopé et de barrière QCB sont supérieures à 30 Torr et 300 Torr respectivement. 37. Procédé selon la revendication 28, dans lequel l'épaisseur de la couche amorphe non dopée est inférieure à 200 A. 38. Procédé selon la revendication 28, dans lequel l'épaisseur de la couche de barrière QCB est inférieure à 20 Â. 39. Procédé selon la revendication 28, dans lequel l'épaisseur de la couche amorphe non dopée dans la couche composite est supérieure à 100 Â. 40. Procédé selon la revendication 28, dans lequel le dopant dans la monocouche de dopant est l'arsenic. 41. Procédé de formation d'une connexion enterrée (BS) et de sa barrière conductrice quantique (QCB) dans une structure où une région de silicium polycristallin dopé est exposée au niveau du fond d'un évidement et séparée d'une région monocristalline dans un substrat de silicium par une région d'un matériau isolant comprenant les étapes consistant à former une première couche de barrière QCB revêtant lesdites régions polycristalline et monocristalline, former une couche mince de silicium amorphe non dopé sur la structure, former une seconde couche de barrière QCB sur ladite couche de silicium amorphe non dopé, former au moins une couche double constituée d'une couche de silicium amorphe non dopé et d'une monocouche de dopant sur la seconde couche de barrière QCB, remplir l'évidement avec du silicium amorphe non dopé afin d'achever la connexion enterrée et ses barrières QCB, et chauffer la structure afin d'activer les dopants dans la connexion enterrée afin de permettre une continuité électrique entre lesdites régions polycristalline et monocristalline à travers les barrières QCB par un effet mécanique quantique, dans lequel la totalité de ces étapes sont réalisées in situ dans le même outil de dépôt CVD. 42. Procédé selon la revendication 41, dans lequel le matériau formant lesdites première et seconde couches de barrière QCB est choisi dans le groupe comprenant l'oxynitrure de silicium, le nitrure de silicium et analogue. 43. Procédé selon la revendication 42, dans lequel le matériau formant lesdites première et seconde couches de barrière QCB est l'oxynitrure de silicium et le nitrure de silicium respectivement. 44. Procédé selon la revendication 43, dans lequel les niveaux d'oxygène et d'azote sont inférieurs à 3 E15 atomes/cm' et dans la plage de 2 à 4 E15 atomes/cm' respectivement. 45. Procédé selon la revendication 44, dans lequel l'épaisseur de la couche de barrière QCB est inférieure à 20 A et le niveau d'azote est dans la plage de 2 à 4 E15 atomes/cm'. 46. Procédé selon la revendication 43, dans lequel le nitrure de silicium de la seconde couche de barrière QCB est formé par une nitruration superficielle de la couche de silicium amorphe non dopé continue. 47. Procédé selon la revendication 41, dans lequel le procédé de dépôt CVD est du type LPCVD et la pression est inférieure à 10 Torr. 48. Procédé selon la revendication 41, dans lequel le procédé de dépôt CVD est du type LPCVD et les pressions pour les étapes de formation des couches continues de silicium amorphe non dopé et de barrière QCB sont inférieures à 0,6 torr et comprises entre 2 et 10 Torr respectivement. 49. Procédé selon la revendication 41, dans lequel le procédé de dépôt CVD est du type SACVD et la pression est supérieure à 30 Torr. 50. Procédé selon la revendication 41, dans lequel le procédé de dépôt CVD est du type SACVD et les pressions pour les étapes de formation des couches continues de silicium amorphe non dopé et de barrière QCB sont supérieures à 30 Torr et 300 Torr respectivement. 51. Procédé selon la revendication 41, dans lequel l'épaisseur de la couche amorphe non dopée est inférieure à 200 A. 52. Procédé selon la revendication 41, dans lequel l'épaisseur des première et seconde couches de barrière QCB est inférieure à 20 A. 53. Procédé selon la revendication 41, dans lequel l'épaisseur de la couche amorphe non dopée dans la couche composite est supérieure à 100 Â. 54. Procédé selon la revendication 41, dans lequel le dopant dans la monocouche de dopant est l'arsenic.