FR 2799874 A1 20010420 FR 0013062 A 20001012 DISPOSITIF DE MEMOIRE A SEMICONDUCTEUR Domaine de l'invention La présente invention se rapporte, d'une manière générale, à des dispositifs de mémoire à semiconducteur tels qu'une mémoire flash , une EPROM (mémoire à lecture seule programmable et effaçable) et une ROM (mémoire à lecture seule), et plus particulièrement à un dispositif de mémoire à semiconducteur du type dans lequel les données sont lues en comparant un signal de données en provenance d'une cellule de mémoire à un signal de référence /tension de référence en provenance d'une cellule de référence. Cette demande est basée sur la Demande de Brevet Japonais n Hei 11-291 663. Description de la technique concernée En général, un dispositif de mémoire à semiconducteur tel qu'une mémoire flash est construit de sorte que des données à bits multiples (par exemple, huit bits) peuvent être entrées et sorties. Une structure principale d'un système de lecture dans un dispositif de mémoire à semiconducteur de ce type est représentée à la figure 8. Comme le montre la figure 8, un groupement de cellules de mémoire 1100, comprenant des cellules de mémoire non volatiles (non représentées) agencées en une matrice, est divisé en blocs 1100-1 à 1100-8 respectivement en correspondance avec des bits de données D0. à D8 de données externes D. Une pluralité de lignes de mots WL sont agencées pour s'étendre dans le sens des rangées du groupement de cellules de mémoire 1100 de façon à passer par les blocs 1100-1 à 1100-8, chaque ligne de mots étant reliée à des électrodes de commande de ces cellules de mémoire qui appartiennent à la même rangée. Une pluralité de lignes de bits BL sont agencées dans chaque bloc pour s'étendre dans le sens des colonnes, chaque ligne de bits étant reliée à des bornes particulières (sources ou drains) de chemins de courant des cellules de mémoire qui appartiennent à la même colonne. Les lignes de mots WL du groupement de cellules de mémoire 1100 sont reliées à un décodeur d'adresses de rangées 1200, tandis que les lignes de bits BL sont reliées à un dispositif de sélection de colonnes 1300. Le dispositif de sélection de colonnes 1300 est construit de sorte que l'une des lignes de bits BL est sélectionnée pour chacun des blocs 1100-1 à 1100-8 selon une adresse de colonne amenée en provenance de l'extérieur. Un groupe d'amplificateurs de lecture 1400 comprend huit amplificateurs de lecture du type à détection de courant correspondant respectivement au blocs 1100-1 à 1100-8 du groupement de cellules de mémoire 1100 et est construit de façon à détecter des courants de signaux de données qui vont apparaître sur les lignes de bits respectives sélectionnées par le dispositif de sélection de colonnes 1300. Des sorties Vdata-1 à Vdata-8 en provenance des amplificateurs de lecture respectifs dans le groupe d'amplificateurs de lecture 1400 sont respectivement amenées à des éléments d'entrée particuliers d'amplificateurs de lecture du type différentiel 1501 à 1508. Les autres éléments d'entrée de ces amplificateurs de lecture du type différentiel 1501 à 1508 sont alimentés par .un signal de référence Vref qui donne une référence pour déterminer des valeurs logiques des signaux de données, comme on va le décrire par la suite. Une cellule de référence 1100R est prévue pour obtenir le signal de référence vref à amener aux amplificateurs de lecture du type différentiel précédemment décrits 1501 à 1508 et est construite comme comprenant une pluralité de cellules de mémoire de référence qui correspondent en nombre aux cellules de mémoire dans une rangée particulière du groupement de cellules de mémoire 1100. Ces cellules de mémoire de référence sont reliées à une ligne de bits de référence BLR. La ligne de bits BLR de la cellule de référence est reliée, par l'intermédiaire d'un dispositif de sélection de colonnes de référence 1300R, qui est équivalent en termes de charge au dispositif de sélection de colonnes 1300, à un élément d'entrée d'un amplificateur de lecture du type à détection de courant 1400R qui correspond à chaque amplificateur de lecture du groupe d'amplificateurs de lecture 1400 précédemment décrit. Cet amplificateur de lecture 1400R est prévu pour la détection de courant d'un signal sorti en provenance de la cellule de référence 1100R pour amener de ce fait le signal de référence précédent Vref aux amplificateurs de lecture 1501 à 1508, et est conçu de sorte qu'un niveau de ce signal de référence Vref tombe dans la plage entre un niveau haut et un niveau bas d'un signal de données qui va être sorti en provenance de chaque amplificateur de lecture dans le groupe d'amplificateurs de lecture 1400, comme on va le décrire par la suite. Un circuit de commande 1700 est prévu pour commander le niveau du signal de référence Vref selon le mode de fonctionnement. Pour une mémoire flash , par exemple, on prévoit des modes de fonctionnement tels qu'un mode de vérification d'écriture dans lequel l'état d'une cellule de mémoire, dans laquelle des données ont été écrites, est vérifié et un mode de vérification d'effacement dans lequel l'état d'une cellule de mémoire, pour laquelle un effacement de données a été effectué, est vérifié. Les niveaux du signal de référence vref nécessaires dans ces modes de fonctionnement sont différents les uns des autres. Le circuit de commande 1700 sert à régler la cellule de référence à une valeur de seuil prédéterminée lors de l'étape de fabrication du dispositif. Ce réglage à la valeur de seuil est exécuté de sorte que, après l'effacement initial de la cellule de référence, une opération d'écriture vers cette dernière est répétée jusqu'à ce que la valeur de seuil de la cellule de référence atteigne la valeur de seuil prédéterminée. De manière plus spécifique, afin d'effacer la cellule de référence, une tension négative d'environ - 16 volts est d'abord appliquée, par exemple, à sa grille, une tension de zéro volt étant appliquée à sa source, son drain et son substrat pour chasser les électrons en provenance d'une grille flottante dans la direction du substrat selon le procédé à effet tunnel FN (Fowler-Nordheim). Après cela, une tension positive d'environ 12 volts est appliquée, par exemple, à la grille, une tension d'environ six volts étant appliquée au drain et une tension de zéro volt étant appliquée à la source et au substrat pour effectuer une opération d'écriture en injectant des électrons dans la grille flottante selon le procédé CHE (électrons chauds de canal). Après cela, on vérifie si la valeur de seuil correcte a été obtenue (vérification d'écriture) en détectant l'écoulement de courant dans la cellule de référence dans l'état où une tension de 3 volts est appliquée à la grille, des tensions de 1 volt et de zéro volt étant respectivement appliquées au drain et à la source. Si des électrons ont été injectés de manière excessive, une opération d'effacement est exécutée tandis qu'une opération de réécriture est exécutée s'il y a manque d'électrons, en fonction du résultat de la vérification. Le processus précédent est répété jusqu'à ce que la valeur de seuil de la cellule de référence atteigne la valeur de seuil prédéterminée. En -général, une vérification d'effacement et une vérification d'écriture sont exécutées, la sensibilité de l'amplificateur de lecture 1400R étant modifiée. De manière plus spécifique, un transistor de charge 1401R, représenté à la figure 9, (que l'on va décrire par la suite), est construit avec une pluralité de transistors dont les grilles et les drains sont reliés en parallèle et dont les sources sont reliées à une tension d'alimentation (Vdd) par des transistors de commutation interposés entre elles. En commandant les états passant/bloquant des transistors de commutation, une valeur de résistance de ce transistor de charge et donc le niveau du signal de référence peut être modifié. Bien qu'on ne le représente pas, le circuit de commande précédemment décrit est prévu non seulement pour la cellule de référence mais également pour les amplificateurs de lecture 1400-1 à 1400-8, un par un, pour produire différentes tensions pour les opérations de lecture, d'écriture, d'effacement et de vérification. La figure 9 représente, en tant qu'exemple, une structure de circuit plus spécifique du système de lecture pour les données D0. A la figure 9, le bloc 1100-1 est celui des blocs 1100-1 à 1100-8 formant le groupement de cellules de mémoire 1100 qui comprend les cellules de mémoire pour stocker des données correspondant aux données D0. Ce bloc 1100-1 comprend des cellules de mémoire non volatiles 1100M-1 agencées en une matrice à laquelle une pluralité de lignes de mots WL et une pluralité de lignes de bits BL-1 sont reliées. Un circuit de pilotage 1200D est un circuit de pilotage pour piloter les lignes de mots WL et constitue un étage de sortie du décodeur d'adresses de rangées 1200. Le circuit de pilotage 1200D est construit avec des inverseurs CMOS (métal-oxyde-semiconducteur complémentaire), chacun ayant un élément d'entrée et la source d'un transistor du type P qui sont alimentés par un signal respectif des signaux d'adresses de rangées prédécodés. Un dispositif de sélection 1300-1 forme une partie du dispositif de sélection de colonnes 1300 représenté à la figure 8, laquelle partie sert à sélectionner une ligne parmi la pluralité de lignes de bits BL-1 du bloc 1100-1. Le dispositif de sélection 1300-1 comprend une pluralité de transistors du type N dont l'un deux est conducteur, de manière sélective, selon l'adresse de colonne prédécodée YSO à YSn. Des extrémités particulières des chemins de courant de ces transistors sont respectivement reliées aux lignes de bits du bloc 1100-1, tandis que les autres extrémités sont reliées en commun à une ligne de données DL-1. Avec ce dispositif de sélection 1300-1, en amenant, de manière sélective, un quelconque bit de l'adresse de colonne YSO à YSn à un niveau haut, un signal correspondant des signaux de données apparaissant sur la pluralité de lignes de bits BL-1 du bloc 1100-1 est amené, de manière sélective, à la ligne de données DL-1. Un amplificateur de lecture 1400-1 du type à détection de courant détecte un signal de courant sorti en provenance de la cellule de mémoire sur la ligne de données DL-1 en tant que signal de données et sort un signal de tension correspondant au signal de courant. Cet amplificateur de lecture 1400-1 est constitué par un transistor 1401 du type P relié en tant que charge du côté alimentation en courant, un transistor 1402 du type N relié entre le transistor 1401 et la ligne de données DL-1 pour la détection de courant, et une combinaison d'un transistor 1403 du type P et de transistors 1404 et 1405 du type N qui constitue un circuit inverseur 1406 pour commander une tension de grille du transistor 1402. L'amplificateur de lecture 1400-1 sort un signal de tension apparaissant au-niveau d'un noeud entre le transistor 1401 et le transistor 1402 en tant que signal de données Vdata-1. Le circuit inverseur formé par les transistors 1403 à 1405 est construit de sorte que le niveau de son signal de sortie peut être fixé par un signal de validation d'amplificateur de lecture SAE. Ainsi, l'état actif de l'amplificateur de lecture 1400-1 est commandé par le signal de validation d'amplificateur de lecture SAE. De manière plus spécifique, lorsque le signal de validation d'amplificateur de lecture SAE est à un niveau bas, le transistor 1403 fonctionne en tant que charge du transistor 1404 et le transistor 1405 est mis dans un état bloquant. En conséquence, un inverseur formé par les transistors 1403 et 1404 fonctionne, de sorte qu'une tension correspondant au signal de données apparaissant sur la ligne de données DL-1 est sortie vers la grille du transistor 1402 et ainsi cet amplificateur de lecture 1400-1 est amené dans un état actif. A ce moment, s'il existe un courant s'écoulant à travers la cellule de mémoire, le niveau de signal au niveau de la ligne de données DL-1 chute et l'inverseur recevant ce niveau pilote la tension de grille du transistor 1402 vers un niveau haut. En conséquence, le transistor 1402 est rendu passant, provoquant l'abaissement du niveau de tension du signal de données Vdata-1. A l'inverse, s'il n'existe pas de courant s'écoulant à travers la cellule de mémoire, la tension de grille du transistor 1402 devient stable à un niveau qui est une tension de seuil du transistor supérieure à la tension de source (le niveau de signal sur la ligne de données DL-1) du transistor 1402. En conséquence, le transistor 1402 est rendu bloquant, de sorte que le niveau de tension du signal de données Vdata-1 passe au niveau haut. Lorsque le signal de validation d'amplificateur de lecture SAE est à un niveau haut, le transistor 1405 est mis dans un état passant. En conséquence, le signal de sortie de l'inverseur formé par les transistors 1403 et 1404 est amené à un niveau bas, de sorte que le transistor 1402 est mis à l'état bloquant et le signal de données Vdata-1 est mis à un niveau haut. En conséquence, l'amplificateur de lecture 1400-1 devient inactif. La cellule de référence 1100R est constituée comme comprenant une cellule de mémoire de référence 1100MR dont la tension de grille est commandée par un circuit de pilotage 1200DR et une pluralité de cellules de mémoire 1100MD dont les grilles de commande sont mises à la masse, toutes les cellules de mémoire 1100MR et 1100MD étant reliées à la ligne de bits de référence BLR. Chacune de ces cellules de mémoire de mémoire 1100MR et 1100MD, dans un but de référence, est formée de façon à posséder des propriétés équivalentes à celles d'une cellule de mémoire normale appartenant au groupement de cellules de mémoire 1100 précédemment décrit. La cellule de mémoire de référence qui fonctionne réellement est seulement la cellule de mémoire 1100MR. La ligne de bits de référence BLR est reliée à la ligne de données de référence DLR par l'intermédiaire du dispositif de sélection de colonnes de référence 1300R qui est constitué par un transistor du type N dont les propriétés sont équivalentes à celles d'un transistor à l'intérieur du dispositif de sélection de colonnes 1300. Le transistor constituant le dispositif de sélection de colonnes de référence 1300R a sa grille reliée à l'alimentation en courant et est mis à l'état passant. Ainsi, la ligne de bits de référence BLR est reliée par l'intermédiaire du dispositif de sélection de colonnes de référence 1300R et de la ligne de données de référence DLR à un amplificateur de lecture 1400R du type à détection de courant, de sorte que cet amplificateur de lecture 1400R reçoit toujours un signal de courant en provenance de la cellule de mémoire de référence 1100MR. L'amplificateur de lecture 1400R du type à détection de courant possède, à la base, la même structure que l'amplificateur de lecture 1400-l précédemment décrit du type à détection de courant et détecte le signal de courant sorti en provenance de la cellule de référence 1100R vers la ligne de données de référence DLR pour sortir, de ce fait, un signal de tension en tant que signal de référence Vref. De manière plus spécifique, l'amplificateur de lecture 1400R est constitué par un transistor 1401R du type P relié en tant que charge du côté alimentation en courant, et un transistor 1402R du type N relié entre le transistor 1401R et la ligne de données de référence DLR pour la détection de courant, et une combinaison d'un transistor 1403R du type P et de transistors 1404R et 1405R du type N qui constitue un circuit inverseur 1406R pour commander une tension de grille du transistor 1402R. L'amplificateur de lecture 1400R sort un signal de tension apparaissant au niveau d'un noeud entre le transistor 1401R et le transistor 1402R en tant que signal de référence Vref. Le circuit inverseur 1406R est commandé par un signal de validation d'amplificateur de lecture SAER, de sorte que l'état actif de cet amplificateur de lecture est commandé. La taille (par exemple, une largeur de grille et une longueur de grille) de chacun des transistors 1401 et 1401R est sélectionnée de sorte que la capacité de pilotage de courant du transistor 1401R à l'intérieur de l'amplificateur de lecture 1400R soit supérieure à celle du transistor 1401 à l'intérieur de l'amplificateur de lecture 1400-1. En général, la taille de chacun des transistors de charge 1401 et 1401R est déterminée, en prenant en considération la caractéristique de courant de drain-tension de grille de la cellule de mémoire avant que des données ne soient écrites dans cette dernière, la caractéristique de courant de drain-tension de grille de la cellule de mémoire après que des données ont été écrites dans cette dernière et la caractéristique de tension d'alimentation, de sorte que le niveau du signal de référence Vref prend une valeur correcte entre les niveaux haut et bas du signal de données Vdata-1. Le signal de données Vdata-1 en provenance de l'amplificateur de lecture 1400-1 précédemment décrit et le signal de référence Vref en provenance de l'amplificateur de lecture 1400R sont amenés à un amplificateur de lecture du type différentiel 1501 et sont comparés en son sein. Dans cet exemple, l'amplificateur de lecture du type différentiel 1501 est conçu pour sortir un signal de valeur logique "0" lorsque le niveau du signal de données Vdata-1 est supérieur à celui du signal de référence Vref et pour sortir un signal de valeur logique "1" lorsque le niveau du signal de données Vdata-1 est inférieur à celui du signal de référence Vref. Bien qu'on ne le représente pas de manière spécifique, ce dispositif de mémoire à semiconducteur comprend en son sein, en plus des éléments constitutifs représentés aux figures 8 et 9, différents autres circuits périphériques tels qu'un tampon d'adresses pour recevoir une adresse en provenance de l'extérieur et pour la charger dans ce dernier en tant que signal d'adresse interne, un prédécodeur pour prédécoder une adresse, un tampon de sortie pour fournir les signaux amenés en provenance des amplificateurs de lecture à l'extérieur et un circuit de commande pour effectuer différentes commandes. On va maintenant décrire le fonctionnement du dispositif classique de mémoire à semiconducteur construit comme on l'a précédemment décrit en ce qui concerne un cas d'exemple dans lequel des données (les données correspondant aux données externes DO) stockées dans une cellule de mémoire à l'intérieur du bloc 1100-1 sont lues. Le décodeur d'adresses de rangées 1200 pilote l'une des lignes de mots dans le groupement de cellules de mémoire 1100 à un niveau haut selon une adresse de rangée amenée en provenance de l'extérieur. En conséquence, toutes les cellules de mémoire reliées à la ligne de mots pilotée au niveau haut sont activées en même temps, de sorte que des signaux de données sont sortis parallèlement à partir de ces cellules de mémoire sur la ligne particulière sur les lignes de bits respectives. Parallèlement à cette activation des cellules de mémoire précédentes, le dispositif de sélection 1300-1 sélectionne une ligne particulière de la pluralité de lignes de bits dans le bloc 1100-1 selon l'adresse de colonne YSO à YSn, de sorte que le signal de données (un signal de courant) sorti sur cette ligne de bits en provenance de la cellule de mémoire est amené par l'intermédiaire de la ligne de données DL-1 vers l'amplificateur de lecture 1400-1 dans le groupe d'amplificateurs de lecture 1400. Cet amplificateur de lecture 1400-1 est activé par le signal de validation d'amplificateur de lecture SAE pour détecter le signal de courant amené en tant que signal de données pour sortir de ce fait le signal de données Vdata-1 sous la forme d'un signal de tension vers l'amplificateur de lecture du type différentiel 1501. D'un autre côté, l'amplificateur de lecture de référence 1400R est activé, au même moment, par le signal de validation d'amplificateur de lecture SAER pour détecter le signal de courant amené de façon continue en provenance de la cellule de référence 1100R pour sortir de ce fait le signal de référence Vref sous la forme d'un signal de tension. Comme le montre la figure 10, en réponse au signal de validation d'amplificateur de lecture SAE, le signal de données Vdata-1 et le signal de référence Vref tout deux reçus par l'amplificateur de lecture du type différentiel 1501 s'élèvent de façon simultanée. Ensuite, le signal de données Vdata-1 va devenir stable à un niveau qui est supérieur ou inférieur au signal de référence vref en fonction des données stockées dans la cellule de mémoire dont la lecture a été lancée. Dans l'exemple représenté à la figure 10, la cellule de mémoire a été effacée et est dans l'état dans lequel la donnée "1" est stockée. Dans ce cas, étant donné que la cellule de mémoire est conductrice pour écouler un courant, le signal de données Vdata-1 devient stable à un niveau inférieur au signal de référence Vref, de sorte que la donnée "1" est lue et est amenée vers l'extérieur en tant que données D0. L'amplificateur de lecture 1501 compare le signal de données Vdata-1 au signal de référence Vref et sort un signal de tension ayant une valeur logique déterminée en fonction de la relation d'amplitude entre ces signaux. Dans cet exemple, étant donné que le niveau du signal de données Vdata-1 est inférieur au signal de référence Vref, l'amplificateur de lecture 1501 sort un signal ayant une valeur logique "l". Le signal de sortie de cet amplificateur de lecture 1501 est envoyé en tant que données DO à l'extérieur par l'intermédiaire dl-un tampon de sortie non, représenté. Parallèlement à l'opération précédemment décrite de lecture des données D0, la lecture de données D1 à D7 respectivement en provenance des blocs 1100-2 à 1100-8 est effectuée. Comme le montre la figure 10, lorsque les amplificateurs de lecture 1400-1 et 1400R sont activés en même temps en réponse à l'activation des signaux de validation d'amplificateur de lecture SAE et SAER, le signal de données Vdata-1 et le signal de référence Vref s'élèvent en même temps et une différence de tension correspondant aux données se développe entre ces signaux, sur la base de laquelle les données sont lues. Dans le cas précédent, lorsque la tension de source du transistor 1402 dans l'amplificateur de lecture 1400-1 représenté à la figure 9 passe au niveau haut, par exemple, la sortie du circuit inverseur 1406 constitué par les transistors 1403 et 1404 passe au niveau bas, en conséquence de quoi le transistor 1402 va être rendu bloquant. Cependant, à cause d'un retard dans le circuit inverseur 1406, la tension de grille du transistor 1402 ne suit pas la modification de sa tension de source en temps réel, de sorte que le moment où le transistor 1402 passe au niveau bas va être retardé. En conséquence, le signal de données Vdata-1 passe au niveau haut à un niveau excessif et un dépassement du signal de données Vdata-1 est provoqué. Aussi, un dépassement du signal de référence Vref est provoqué pour la même raison. Dans la situation précédente, si le signal de référence vref est toujours produit à une tension fixe comme le montre la figure 11, la différence de tension entre le signal de données Vdata-1 et le. signal de référence Vref devient momentanément excessivement grande à cause d'un dépassement provoqué du signal de données Vdata-1, de sorte que l'amplificateur de lecture du type différentiel recevant ces données va saturer. En conséquence, le fonctionnement de cet amplificateur de lecture du type différentiel ne suit pas rapidement la modification suivante des données, provoquant une défaillance lors de la lecture des données. Cependant, selon le dispositif classique précédemment décrit, même s'il y a un dépassement du signal de données Vdata-1, étant donné qu'il y a également un dépassement du signal de référence vref de manière similaire, la modification relative des deux signaux à cause de leurs dépassements est annulée en substance, de sorte que la différence de tension requise peut immédiatement être obtenue. Ainsi, l'amplificateur de lecture du type différentiel ne sature pas et la lecture correcte de données peut être obtenue. Comme on l'a précédemment décrit, dans le dispositif classique de mémoire à semiconducteur, le signal de référence Vref en provenance de la cellule de référence est amené en commun à la pluralité d'amplificateurs de lecture du type différentiel de sorte que chaque amplificateur de lecture du type différentiel peut comparer le signal de données en provenance de l'un des blocs respectifs à ce signal de référence pour parvenir à la lecture de données à bits multiples. Pendant ce temps, ces dernières années, la capacité de stockage de ce type de dispositifs de mémoire à semiconducteur a augmenté de manière significative et leur application a également été diversifiée. Dans un combiné téléphonique récent du service mobile, par exemple, il va être nécessaire que deux processus puissent être exécutés de manière simultanée avec un seul dispositif de mémoire à semiconducteur. Par exemple, une liste de numéros de téléphone est lue à partir d'un dispositif de mémoire non volatile à semiconducteur tandis que des données reçues sont stockées en son sein, ou que des données reçues sont effacées tandis que le numéro de téléphone d'une personne appelée est lu et composé. Pour satisfaire à des exigences de ce type, on a proposé une structure en ce qu'un seul dispositif de mémoire à semiconducteur est divisé en une pluralité de bancs pour rendre possible l'exécution simultanée d'une lecture à partir d'une pluralité de cellules de mémoire et/ou d'une écriture dans cette dernière. Cependant, comme on l'a précédemment décrit, le circuit de commande 1700 est nécessaire pour chaque amplificateur de lecture 1400R, et la taille de ce circuit de commande 1700 est sensiblement grande même pour un seul banc. Ainsi, étant donné que le circuit de commande 1700 a une influence matérielle sur la surface de la puce, un dispositif de mémoire à semiconducteur ayant une structure à bancs souffre d'un problème en ce que la surface de la puce augmente de manière significative lorsque le nombre de bancs augmente.. Pour un dispositif de mémoire à semiconducteur ayant une structure à bancs, on peut concevoir, du point de vue de la simplification des circuits périphériques, que le circuit de production des signaux de référence Vref soit partagé par les bancs respectifs. Cependant, dans ce cas, le signal de référence Vref a besoin d'être produit de façon continue pour conserver l'indépendance du fonctionnement de chaque banc. Lorsque le signal de référence Vref est produit de façon continue, la différence entre le signal de données et le signal de référence Vref peut devenir momentanément excessivement grande à cause du dépassement du signal de données, ce qui peut provoquer un problème en ce que la lecture de données peut avoir une défaillance. RESUME DE L'INVENTION Par conséquent, un objectif de la présente invention est de proposer un dispositif de mémoire à semiconducteur qui peut éviter les problèmes provoqués par un dépassement du signal de données lors de la lecture de données, sans amener d'augmentation de la surface de la puce même si un signal de référence, qui donne une référence lors de la détermination d'une valeur logique d'un signal de données en provenance d'une cellule de mémoire, est produit de façon continue. Afin de résoudré les problèmes précédents, la présente invention a les structures suivantes. Un premier dispositif de mémoire à semiconducteur selon l'invention comprend un amplificateur différentiel (par exemple, un amplificateur de lecture du type différentiel 150A-0 que l'on va décrire par la suite) pour comparer un signal de données (par exemple, un signal de données VDA-0 que l'on va décrire par la suite) en provenance d'une cellule de mémoire (par exemple, une cellule de mémoire 110MA-0 que l'on va décrire par la suite) à un signal de référence (par exemple, un signal de référence VREF que l'on va décrire par la suite) en provenance d'une cellule de référence (par exemple, une cellule de mémoire de référence 110MR que l'on va décrire par la suite) pour lire des données stockées dans la cellule de mémoire, et un circuit (par exemple, un circuit de rétroaction 200A-0, un circuit de correction de signal 300A-0, un circuit de limitation 400A-0, que l'on va tous décrire par la suite) pour limiter un changement relatif entre le signal de référence et le signal de données qui sont reçus par l'amplificateur différentiel. Avec cette structure, le signal de données en provenance d'une cellule de mémoire va être supérieur ou inférieur au signal de référence en provenance de la cellule de référence en fonction du contenu des données. L'amplificateur différentiel compare le signal de données au signal de référence et sort un signal représentatif de la relation d'amplitude de ces signaux. Par exemple, quand le signal de données est supérieur au signal de référence, un signal correspondant à la donnée "1" est sorti. A l'inverse, lorsque le signal de données est inférieur au signal de référence, un signal correspondant à la donnée "0" est sorti. De manière plus spécifique, en fonction du contenu des données stockées dans une cellule de mémoire, le signal de données en provenance de cette cellule de mémoire change par rapport au signal de référence, de sorte qu'une différence va se développer entre ces signaux. L'amplificateur différentiel amplifie cette différence pour sortir un signal correspondant aux données stockées dans la cellule de mémoire. Dans la situation précédente, le changement relatif entre les signaux de référence et de données reçus par l'amplificateur différentiel est limité. Dans ce cas, si le changement relatif entre les signaux de référence et de données est limité dans la mesure où la lecture de données par l'amplification de la différence entre le signal de données en provenance de la cellule de mémoire et le signal de référence n'est pas gênée, l'amplificateur différentiel ne va pas être saturé de façon excessive et .le signal de sortie de l'amplificateur différentiel va rapidement suivre la variation du signal de données. Par conséquent, la gêne lors de la lecture de données à cause d'un dépassement du signal de données peut être évitée sans provoquer d'augmentation de la surface de la puce et même si le signal de référence pour donner une référence lors de la détermination d'une valeur logique du signal de données en provenance de la cellule de mémoire est produit de façon continue. Un deuxième dispositif de mémoire à semiconducteur selon l'invention comprend un amplificateur différentiel (par exemple, un amplificateur de lecture du type différentiel 150A-0 que l'on va décrire par la suite) pour comparer un signal de données (par exemple, un signal de données VDA-0 que l'on va décrire par la suite) en provenance d'une cellule de mémoire (par exemple, une cellule de mémoire 110MA-0 que l'on va décrire par la suite) à un signal de référence (par exemple, un signal de référence VREF que l'on va décrire par la suite) en provenance d'une cellule de référence (par exemple, une cellule de mémoire de référence 110MR que l'on va décrire par la suite) pour lire des données stockées dans la cellule de mémoire, et un circuit (par exemple, un circuit de correction de signal 300A-0 que l'on va décrire par la suite) pour refléter le signal de données sur le signal de référence de sorte qu'un changement du signal de données par rapport au signal de référence est supprimé. Avec cette structure, le signal de données en provenance d'une cellule de mémoire va être supérieur ou inférieur au signal de référence en provenance de la cellule de référence en fonction. du contenu des données. L'amplificateur différentiel compare le signal de données au signal de référence et sort un signal représentatif de la relation d'amplitude de ces signaux. Par exemple, quand le signal de données est supérieur au signal de référence, un signal correspondant à la donnée "1" est sorti. A l'inverse, lorsque le signal de données est inférieur au signal de référence, un signal correspondant à la donnée "0" est sorti. De manière plus spécifique, en fonction du contenu des données stockées dans une cellule de mémoire, le signal de données en provenance de cette cellule de mémoire change par rapport au signal de référence, de sorte qu'une différence va se développer entre ces signaux. L'amplificateur différentiel amplifie cette différence pour sortir un signal correspondant aux données stockées dans la cellule de mémoire. Dans la situation précédente, le signal de données est reflété sur le signal de référence de sorte que le changement du signal de données en provenance de la cellule de mémoire par rapport au signal de référence en provenance de la cellule de référence est supprimé. Par exemple, lorsque le niveau du signal de données passe au niveau haut, le niveau du signal de référence reçu par l'amplificateur différentiel passe également au niveau haut. A l'inverse, lorsque le niveau du signal de données passe au niveau bas, le niveau du signal de référence reçu par l'amplificateur différentiel passe également au niveau bas. En conséquence, le changement relatif entre les signaux de référence et de données est supprimé, de sorte que l'amplificateur différentiel ne va pas être saturé de façon excessive et le signal de sortie de l'amplificateur différentiel va rapidement suivre la variation du signal de données. Par conséquent, la gêne lors de la lecture de données à cause d'un dépassement du signal de données peut être évitée et les données peuvent être rapidement lues à partir d'une cellule de mémoire même si le signal de référence pour donner une référence lors de la détermination d'une valeur logique du signal de données en provenance de la cellule de mémoire est produit de façon continue. Un troisième dispositif de mémoire à semiconducteur selon l'invention comprend une pluralité de bancs (par exemple, bancs 100A et 100B que l'on va décrire par la suite), et un amplificateur différentiel (par exemple, un amplificateur de lecture du type différentiel 150A-0 que l'on va décrire par la suite) pour comparer un signal de données (par exemple, un signal de données VDA-0 que l'on va décrire par la suite) en provenance d'une cellule de mémoire (par exemple, une cellule de mémoire 110MA-0 que l'on va décrire par la suite) à un signal de référence (par exemple, un signal de référence VREF que l'on va décrire par la suite) en provenance d'une cellule de référence (par exemple, une cellule de mémoire de référence 110MR que l'on va décrire par la suite) pour lire des données stockées dans la cellule de mémoire dans chacun des bancs, dans lequel le signal de référence est partagé par la pluralité de bancs. Avec cette structure, la taille du circuit de production du signal de référence peut être minimisée en vertu, entre autres, du fait qu'il n'est pas nécessaire de produire un signal de référence distinct pour chaque banc et du fait que le nombre de circuits de commande pour la production du signal de référence peut être réduit. Ainsi, la surface de la puce (ou taille de la puce) peut être réduite. Un quatrième dispositif de mémoire à semiconducteur selon l'invention comprend une pluralité de bancs (par exemple, bancs 100A et 100B que l'on va décrire par la suite), un amplificateur différentiel (par exemple, un amplificateur de lecture du type différentiel 150A-0 que l'on va décrire par la suite) pour comparer un signal de données (par exemple, un signal de données VDA-0 que l'on va décrire par la suite) en provenance d'une cellule de mémoire (par exemple, une cellule de mémoire 110MA-0 que l'on va décrire par la suite) à un signal de référence (par exemple, un #signal de référence VREF que l'on va décrire par la suite) en provenance d'une cellule de référence (par exemple, une cellule de mémoire de référence 110MR que l'on va décrire par la suite) pour lire des données stockées dans la cellule de mémoire dans chacun des bancs, et un circuit (par exemple, un circuit de rétroaction 200A-0, un circuit de correction de signal 300A-0, un circuit de limitation 400A-0, que l'on va tous décrire par la suite) pour limiter un changement relatif entre le signal de référence et le signal de données qui sont reçus par l'amplificateur différentiel, dans lequel le signal de référence est partagé par la pluralité de bancs. Avec cette structure, le signal de données en provenance d'une cellule de mémoire va être supérieur ou inférieur au signal de référence en provenance de la cellule de référence en fonction du contenu des données. L'amplificateur différentiel compare le signal de données au signal de référence et sort un signal représentatif de la relation d'amplitude de ces signaux. Par exemple, quand le signal de données est supérieur au signal de référence, un signal correspondant à la donnée "1" est sorti. A l'inverse, lorsque le signal de données est inférieur au signal de référence, un signal correspondant à la donnée "0" est sorti. De manière plus spécifique, en fonction du contenu des données stockées dans une cellule de mémoire, le signal de données en provenance de cette cellule de mémoire change par rapport au signal de référence, de sorte qu'une différence va se développer entre ces signaux. L'amplificateur différentiel amplifie cette différence pour sortir un signal correspondant aux données stockées dans la cellule de mémoire. Dans la situation précédente, le changement relatif entre les signaux de référence et de données reçus par l'amplificateur différentiel est limité dans chaque banc. Dans ce cas, si le changement relatif entre les signaux de référence et de données est limité dans la mesure où la lecture de . données par l'amplification de la différence entre le signal de données en provenance de la cellule de mémoire et le signal de référence n'est pas gênée, l'amplificateur différentiel ne va pas être saturé de façon excessive et le signal de sortie de l'amplificateur différentiel va rapidement suivre la variation du signal de données. Par conséquent, la gêne lors de la lecture de données à cause d'un dépassement du signal de données peut être évitée dans chaque banc, et également, les données en provenance d'une cellule de mémoire peuvent être rapidement lues, sans provoquer d'augmentation de la surface de la puce, sans avoir besoin de synchroniser le signal de référence au signal de données dans chaque banc et même si le signal de référence pour donner une référence lors de la détermination d'une valeur logique du signal de données en provenance de la cellule de mémoire est produit de façon continue. Un cinquième dispositif de mémoire à semiconducteur selon l'invention comprend une pluralité de bancs (par exemple, bancs 100A et 100B que l'on va décrire par la suite), un amplificateur différentiel (par exemple, un amplificateur de lecture du type différentiel 150A-0 que l'on va décrire par la suite) pour comparer un signal de données (par exemple, un signal de données VDA-0 que l'on va décrire par la suite) en provenance d'une cellule de mémoire (par exemple, une cellule de mémoire 110MA-0 que l'on va décrire par la suite) à un signal de référence (par exemple, un signal de référence VREF que l'on va décrire par la suite) en provenance d'une cellule de référence (par exemple, une cellule de mémoire de référence 110MR que l'on va décrire par la suite) pour lire des données stockées dans la cellule de mémoire dans chacun des bancs, et un circuit (par exemple, un circuit de correction de signal 300A-0 que l'on va décrire par la suite) pour refléter le signal de données sur le signal de référence de sorte qu'un changement du signal de données par rapport au signal de référence est supprimé dans chacun des bancs, dans lequel le signal de référence est partagé par la pluralité de bancs. Avec cette structure, le signal de données en provenance d'une cellule de mémoire va être supérieur ou inférieur au signal de référence en provenance de la cellule de référence en fonction du contenu des données. L'amplificateur différentiel compare le signal de données au signal de référence et sort un signal représentatif de la relation d'amplitude de ces signaux. Par exemple, quand le signal de données est supérieur au signal de référence, un signal correspondant à la donnée "1" est sorti. A l'inverse, lorsque le signal de données est inférieur au signal de référence, un signal correspondant à la donnée "011 est sorti. De manière plus spécifique, en fonction du contenu des données stockées dans une cellule de mémoire, le signal de données en provenance de cette cellule de mémoire change par rapport au signal de référence, de sorte qu'une différence va se développer entre ces signaux. L'amplificateur différentiel amplifie cette différence pour sortir un signal correspondant aux données stockées dans la cellule de mémoire. Dans la situation précédente, le signal de données est reflété sur le signal de référence dans chaque banc de sorte que le changement du signal de données en provenance de la cellule de mémoire par rapport au signal de référence en provenance de la cellule de référence est supprimé. Par exemple, lorsque le niveau du signal de données passe au niveau haut, le niveau du signal de référence reçu par l'amplificateur différentiel passe également au niveau haut. A l'inversé,- lorsque le niveau du signal de données passe au niveau bas, le niveau du signal de référence reçu par l'amplificateur différentiel passe également au niveau bas. En conséquence, le changement relatif entre les signaux de référence et de données est supprimé, de sorte que l'amplificateur différentiel ne va pas être saturé de façon excessive et le signal de sortie de l'amplificateur différentiel va rapidement suivre la variation du signal de données. Par conséquent, la gêne lors de la lecture de données à cause d'un dépassement du signal de données peut être évitée dans chaque banc et les données peuvent être rapidement lues à partir d'une cellule de mémoire, sans provoquer d'augmentation de la surface de la puce, et même si le signal de référence pour donner une référence lors de la détermination d'une valeur logique du signal de données en provenance de la cellule de mémoire est produit de façon continue. Le premier ou le quatrième dispositif de mémoire à semiconducteur selon l'invention peuvent comprendre un circuit de rétroaction (par exemple, un circuit de rétroaction 200A-0 que l'on va décrire par la suite) pour ramener de façon momentanée une sortie de l'amplificateur différentiel vers un noeud d'entrée (par exemple, un noeud d'entrée NIN que l'on va décrire par la suite) de ce dernier, auquel le signal de données est amené, lors de la lecture des données stockées dans la cellule de mémoire. Avec cette structure, le niveau du signal de données est corrigé selon une différence entre les signaux de données et de référence lorsque la sortie de l'amplificateur différentiel est ramenée au noeud d'entrée de ce dernier auquel le signal de données est amené. Dans ce cas, si des mesures sont prises de sorte que le niveau de la sortie de l'amplificateur différentiel devient sensiblement égal au niveau du signal de données lorsque le niveau du signal de données est égal à celui du signal de référence, le niveau du signal de données est rendu sensiblement égal à celui du signal de référence en conséquence de la rétroaction de la sortie de l'amplificateur différentiel. C'est-à-dire que le changement relatif entre les signaux de données et de référence tels que reçus par l'amplificateur différentiel est supprimé. En conséquence, l'amplificateur différentiel ne va pas être saturé de façon excessive et le signal de sortie de l'amplificateur différentiel va rapidement suivre la variation du signal de données. Par conséquent, les données en provenance d'une cellule de mémoire peuvent être rapidement lues, sans avoir besoin de synchroniser le signal de référence au signal de données, et même si le signal de référence est produit de façon continue. Chacun des premier au cinquième dispositifs de mémoire à semiconducteur selon l'invention peut comprendre de plus un premier circuit inverseur (par exemple, un circuit inverseur, 310A-0 que l'on va décrire par la suite) pour recevoir le signal de données en provenance de la cellule de mémoire pour sortir un premier signal (par exemple, un signal Vsain que l'on va décrire par la suite) correspondant au signal de données en tant que signal d'entrée particulier vers l'amplificateur différentiel, et un second .circuit inverseur (par exemple, un circuit inverseur 320A-0 que l'on va décrire par la suite) pour recevoir le signal de référence en provenance de la cellule de référence et le signal de données en provenance de la cellule de mémoire pour sortir un second signal (par exemple, un signal Vsaref que l'on va décrire par la suite) correspondant au signal de référence en tant qu'autre signal d'entrée vers l'amplificateur différentiel et pour amener le second signal à suivre le premier signal lorsque le signal de données est excessivement grand. Avec cette structure, le premier circuit inverseur reçoit le signal de données en provenance d'une cellule de mémoire et sort vers l'amplificateur différentiel le premier signal dont le niveau correspond au niveau du signal de données. D'un autre côté, le second circuit inverseur reçoit le signal de référence en provenance de la cellule de référence et sort vers l'amplificateur différentiel le second signal dont le niveau correspond au niveau du signal de référence. Lorsque le signal de données en provenance d'une cellule de mémoire change de manière significative et que son niveau devient excessif, le premier signal sorti en provenance du premier circuit inverseur change dans une large mesure et ainsi tend à changer de manière significative par rapport au second signal sorti en provenance du second inverseur. Dans ce cas, le second circuit inverseur amène le niveau du second signal, qui est son signal de sortie, à suivre le niveau du premier signal sur la base du signal de données en provenance de la cellule de mémoire. En conséquence, le changement du premier signal amené à l'amplificateur différentiel en tant que signal de données est supprimé par rapport au second signal amené à l'amplificateur différentiel en tant que signal de référence, de sorte que le changement relatif entre les signaux de référence et de données amenés à l'amplificateur différentiel est limité. Le second circuit inverseur peut être conçu pour décaler sa valeur de seuil d'entrée par rapport au signal de référence (par exemple, un signal de référence VREF que l'on va décrire par la suite) en provenance de la cellule de référence selon le signal de données (par exemple, un signal de données VDA-0 que l'on va décrire par la suite) en provenance de la cellule de mémoire. Avec cette structure, si la valeur de seuil d'entrée pour le signal de référence est déplacée vers un niveau inférieur lorsque le niveau du signal de données en provenance de la cellule de mémoire passe au niveau haut, le niveau du signal de référence passe superficiellement au niveau haut, et le niveau du second signal, qui est le signal de sortie, se déplace dans le sens inférieur. En conséquence, le second signal suit le premier signal, et le changement du premier signal par rapport au second signal est ainsi supprimé, de sorte que le changement relatif entre les signaux de référence et de données amenés à l'amplificateur différentiel est limité. De cette manière, le second signal peut être amené à suivre le premier signal lorsque le signal de données devient excessivement grand. Le premier circuit inverseur peut comprendre un premier transistor (par exemple, un transistor 311A-0 du type P que l'on va décrire par la suite) d'un premier type de conductivité ayant une électrode de commande alimentée par le signal de données en provenance de la cellule de mémoire et un chemin de courant dont une extrémité particulière est reliée à un première alimentation en courant et un deuxième transistor (par exemple, un transistor 313A-0 du type N que l'on va décrire par la suite) d'un second type de conductivité relié en tant que charge entre l'autre extrémité du chemin de courant du premier transistor et une seconde alimentation en courant, tandis que le second circuit inverseur peut comprendre un troisième transistor (par exemple, un transistor 321A-0 du type P que l'on va décrire par la suite) du premier type de conductivité ayant une électrode de commande alimentée par le signal de référence en provenance de la cellule de référence et un chemin de courant dont une extrémité particulière est reliée à la première alimentation en courant, un quatrième transistor (un transistor 322A-0 du type P que 1 'on va décrire par la suite) du premier type de conductivité ayant une électrode de commande alimentée par le signal de données en provenance de la cellule de mémoire et un chemin de courant dont une extrémité particulière est reliée à l'autre extrémité du chemin de courant du troisième transistor et un cinquième transistor (par exemple, un transistor 323A-0 du type N que l' on va décrire par la suite) du second type de conductivité en tant que charge entre l'autre extrémité du chemin de courant du quatrième transistor et la seconde alimentation en courant, dans lequel le premier circuit inverseur sort un signal apparaissant entre le premier transistor et le deuxième transistor (par exemple, au niveau d'un drain d'un transistor 313A-0 que l'on va décrire par la suite) en tant que premier signal tandis que le second circuit inverseur sort un signal apparaissant entre le quatrième transistor et le cinquième transistor (par exemple, au niveau d'un drain d'un transistor 323A-0 que l'on va décrire par la suite) en tant que second signal. Avec cette structure, si le premier type de conductivité est le type P, le second type de conductivité est le type N, la première alimentation en courant est une alimentation en courant pour appliquer un niveau positif et la seconde alimentation en courant est une alimentation en courant pour appliquer le niveau de masse, le premier transistor est rendu bloquant, lorsque le signal de données en provenance de la cellule de mémoire est à un niveau haut (H), et est rendu passant lorsque le signal de données est à un niveau bas (L). Par conséquent, lorsque le signal de données est au niveau haut, le niveau de masse en provenance de la seconde alimentation en courant est sorti par l'intermédiaire du deuxième transistor et lorsque le signal de données est au niveau bas, le niveau positif en provenance de la première alimentation en courant est sorti par l'intermédiaire du premier transistor. C'est-à-dire que .le premier circuit inverseur fonctionne comme un inverseur dans lequel le premier signal, qui est un signal de sortie de ce dernier, change dans le sens opposé au sens de changement du signal de données en provenance de la cellule de mémoire, et ainsi sort le premier signal selon le signal de données. D'un autre côté, le troisième transistor prévu dans le second inverseur est rendu bloquant, lorsque le signal de référence en provenance de la cellule de référence est au niveau haut, et est rendu passant lorsque le signal de référence est au niveau bas. Par conséquent, quand ce signal de référence est au niveau haut, le niveau de masse en provenance de la seconde alimentation en courant est sorti par l'intermédiaire du cinquième transistor en tant que charge, et lorsque le signal de référence est au niveau bas, le niveau positif en provenance de la première alimentation en courant est sorti par l'intermédiaire du troisième transistor. C'est-à-dire que le second circuit inverseur fonctionne comme un inverseur dans lequel le second signal, qui est un signal de sortie de ce dernier, change dans le sens opposé au sens de changement du signal de référence en provenance de la cellule de référence, et sort ainsi le second signal selon le signal de référence. Lorsque le signal de données en provenance de la cellule de mémoire change pour un niveau excessivement haut, le courant s'écoulant par l'intermédiaire du premier transistor est supprimé, de sorte que le niveau du premier signal chute dans une large mesure. Dans ce cas, le courant passant par le quatrième transistor, dont l'électrode centrale est alimentée par le signal de données, est supprimé, de sorte que le second signal chute également. En conséquence, le second signal suit le premier signal, de sorte que le changement du premier signal par rapport au second signal est supprimé, de sorte que le changement relatif entre les signaux de référence et de données reçus par l'amplificateur différentiel est limité. Ainsi, le second signal peut être amené à suivre le premier signal, lorsque le signal de données devient excessivement grand, en décalant le seuil d'entrée par rapport au signal de référence en provenance de la cellule de référence selon le signal de données en provenance de la cellule de_mémoire. Le premier ou le quatrième dispositif de mémoire à semiconducteur selon l'invention peuvent comprendre de plus un circuit de limitation (par exemple, un circuit de limitation 400A-0 que l'on va décrire par la suite) pour limiter une valeur de crête du signal de données reçu par l'amplificateur différentiel. Avec cette structure, lorsque la valeur de crête du signal de données amené à l'amplificateur différentiel est limitée, la différence entre la valeur de crête du signal de données et le signal de référence est limitée. C'est-à-dire que le changement relatif entre les signaux de données et de référence amenés à l'amplificateur différentiel est limité. En conséquence, l'amplificateur différentiel ne va pas être trop saturé et le signal de sortie de l'amplificateur différentiel va rapidement suivre la variation du signal de données. Par conséquent, les données peuvent rapidement être lues à partir d'une cellule de mémoire, sans avoir besoin de synchroniser le signal de référence au signal de données et même si le signal de référence est produit de façon continue. Comme on l'a précédemment décrit, selon la présente invention, par la présence du système pour supprimer/limiter le changement relatif entre le signal de référence et le signal de données, la différence entre les signaux de données et de référence amenés à l'amplificateur de lecture du type différentiel ne va jamais être excessivement grande et, ainsi, même si ce dispositif de mémoire à semiconducteur est du type à structure à bancs, l'amplificateur de lecture du type différentiel ne va pas faire de détermination incorrecte des données dans chaque banc, de sorte que le temps de lecture dans chaque banc peut être raccourci de manière significative. BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description ci-après, faite en référence aux dessins annexés, dans lesquels la figure 1 est une vue représentant une structure globale d'un dispositif de mémoire à semiconducteur proposé selon un premier mode de réalisation de l'invention ; la figure 2 est une vue représentant une structure détaillée du dispositif de mémoire à semiconducteur proposé selon le premier mode de réalisation de l'invention ; la figure 3 est un graphique de synchronisation qui explique le fonctionnement du dispositif de mémoire à semiconducteur proposé selon le premier mode de réalisation de l'invention ; la figure 4 est une vue représentant une structure détaillée d'un dispositif de mémoire à semiconducteur proposé selon un deuxième mode de réalisation de l'invention ; les figures 5A et 5B sont des schémas de forme d'onde représentant le fonctionnement du dispositif de mémoire à semiconducteur proposé selon le deuxième mode de réalisation de l'invention ; la figure 6 est une vue représentant une structure d'un dispositif de mémoire à semiconducteur proposé selon un troisième mode de réalisation de l'invention ; la figure 7 est un schéma de forme d'onde représentant le fonctionnement du dispositif de mémoire à semiconducteur proposé selon le troisième mode de réalisation de l'invention ; la figure 8 est une vue représentant une structure globale d'un dispositif classique de mémoire à semiconducteur ; la figure 9 est une vue représentant une structure détaillée du dispositif classique de mémoire à semiconducteur ; la figure 10 est un schéma de forme d'onde représentant le fonctionnement du dispositif classique de mémoire à semiconducteur ; la figure 11 est un autre schéma de forme d'onde représentant le fonctionnement du dispositif classique de mémoire à semiconducteur (lorsque le signal de référence est fixé à une tension constante). DESCRIPTION DETAILLEE DES MODES DE REALISATION PREFERES On va maintenant décrire des modes de réalisation de la présente invention en se référant aux dessins annexés. Premier mode de réalisation La figure 1 représente une structure globale d'un dispositif de mémoire à semiconducteur proposé selon un premier mode de réalisation de l'invention. Le dispositif de mémoire à semiconducteur représenté à la figure 1 est construit de sorte qu'il lit des données par comparaison au niveau d'un amplificateur de lecture du type différentiel d'un signal de données en provenance d'une cellule de mémoire à un signal de référence en provenance d'une cellule de référence, et comprend des bancs 100A et 100B, chacun étant conçu de façon à être susceptible de stocker des données de 16 bits. Le banc 100A comprend un groupement de cellules de mémoire 110A ayant des cellules de mémoire non volatiles (non représentées) agencées en une matrice. Ce groupement de cellules de mémoire 110A est divisé en blocs 110A-1 à 110A-15 en correspondance avec des bits de données à 16 bits DOUTA-0 à DOUTA-15 à sortir vers l'extérieur. Le groupement de cellules de mémoire 110A comprend une pluralité de lignes de mots WLA s'étendant dans le sens des rangées pour passer par les blocs 110A-0 à 110A-15, et chaque bloc comprend une pluralité de lignes de bits BLA s'étendant dans le sens des colonnes. Chaque ligne de mots est reliée à des électrodes de commande de la pluralité de cellules de mémoire qui appartient à la même rangée, tandis que chaque ligne de bits est reliée à des bornes particulières (drains) de chemins de courant des cellules de mémoire qui appartiennent à la même colonne. Les lignes de mots WLA du groupement de cellules de mémoire 110A sont reliées à un décodeur d'adresses de rangées 120A et les lignes de bits BLA sont reliées à un dispositif de sélection de colonnes 130A. Le dispositif de sélection de colonnes 130A est conçu de sorte que l'une des lignes de bits est sélectionnée dans chacun des blocs 110A-0 à 110A-15 selon une adresse de colonne amenée au banc 100A en provenance de l'extérieur. Les signaux sur ces lignes de bits des blocs respectifs tels que sélectionnés par le dispositif de sélection de colonnes 130A sont amenés par l'intermédiaire de lignes de données DLA-0 à DLA-15 à un groupe d'amplificateurs de lecture 140A. Le groupe d'amplificateurs de lecture 140A comprend seize amplificateurs de lecture du type à détection de courant, chacun correspondant à un bloc respectif des blocs 110A-0 à 110A-15 dans le groupement de cellules de mémoire 110A et étant construit pour détecter, en termes de courant, un signal respectif des signaux de données sur les lignes de données DLA-0 à DLA-15. Des signaux de données VDA-0 à VDA-15 sortis en provenance des amplificateurs de lecture respectifs dans le groupe d'amplificateurs de lecture 140A sont respectivement amenés à des éléments d'entrée particuliers des amplificateurs de lecture du type différentiel 150A-0 à 150A-15. Les autres éléments d'entrée de ces amplificateurs de lecture du type différentiel 150A-0 à 150A-15 sont alimentés par un signal de référence VREF qui donne une référence pour déterminer une valeur logique de chaque signal de données comme on va le décrire par la suite. Les amplificateurs de lecture du type différentiel 150A-0 à 150A-15 sortent des données DOUTA-0 à DOUTA-15. Le banc 100B est construit de la manière précédemment décrite pour le banc 100A. De manière plus spécifique, le banc 100B comprend un groupement de cellules de mémoire 110B ayant des cellules de mémoire non volatiles (non représentées) agencées en une matrice. Le groupement de cellules de mémoire 110B est divisé en blocs 110B-0 à 110B-15 en correspondance aux bits de données à 16 bits DOUTB-0 à DOUTB-15 à sortir vers l'extérieur. Le groupement de cellules de mémoire 110B comprend une pluralité de lignes de mots WLB s'étendant dans le sens des rangées pour passer par les blocs, et chaque bloc comprend une pluralité de lignes de bits BLB s'étendant dans le sens des colonnes. Chaque ligne de mots est reliée à des électrodes de commande de la pluralité de cellules de mémoire*qui appartiennent à la même rangée, tandis que chaque ligne de bits est reliée à des bornes particulières (drains) de chemins de courant des cellules de mémoire qui appartiennent à la même colonne. Les lignes de mots WLB sont reliées à un décodeur d'adresses de rangées 120B et les lignes de bits BLB sont reliées à un dispositif de sélection de colonnes 130B. Le dispositif de sélection de colonnes 130B est conçu de sorte que l'une des lignes de bits est sélectionnée dans chacun des blocs 110B-0 à 110B-15 selon une adresse de colonne amenée au banc 100B en provenance de l'extérieur. Les signaux sur ces lignes de bits des blocs respectifs tels que sélectionnés par le dispositif de sélection de colonnes 130B sont amenés par l'intermédiaire de lignes de données DLB-0 à DLB-15 à un groupe d'amplificateurs de lecture 140B. Le groupe d'amplificateurs de lecture 140B comprend seize amplificateurs de lecture du type à détection de courant, chacun correspondant à un bloc respectif des blocs 110B-0 à 110B-15. Des signaux de données VDB-0 à VDB-15 sortis en provenance des amplificateurs de lecture respectifs dans le groupe d'amplificateurs de lecture 140B sont respectivement amenés à des éléments d'entrée particuliers des amplificateurs de lecture du type différentiel 150B-0 à 150B-15. Les autres éléments d'entrée de ces amplificateurs de lecture du type différentiel 150B-0 à 150B-15 sont alimentés par le signal de référence VREF amené au banc 100A. Les amplificateurs de lecture du type différentiel 150B-0 à 150B-15 sortent des données DOUTB-0 à DOUTB-15. Une cellule de référence 110R est prévue pour obtenir le signal de référence précédemment décrit VREF et est construite comme comprenant une pluralité de cellules de mémoire de référence qui correspondent en nombre aux cellules de mémoire dans une rangée particulière des groupements de cellules de mémoire 110A et 110B. Ces cellules de mémoire de référence sont reliées à une ligne de bits de référence BLR. La ligne de bits *BLR est reliée par l'intermédiaire d'un dispositif de sélection de colonnes 130R et d'une ligne de données DLR à un élément d'entrée d'un amplificateur de lecture du type à détection de courant 140R. Le dispositif de sélection de colonnes 130R est conçu pour être équivalent en termes de charge au dispositif de sélection de colonnes 130A, 130B dans le banc précédemment décrit 100A, 100B. L'amplificateur de lecture 140R correspond à chacun des amplificateurs de lecture constituant les groupes d'amplificateurs de lecture 140A et 140B dans les bancs 100A et 100B et détecte un signal de courant sorti en provenance de la cellule de référence 110R pour amener de ce fait le signal de référence précédent VREF aux groupes d'amplificateurs de lecture 140A et 140B. Le niveau de ce signal de référence VREF est sélectionné, lors de la conception de ce dispositif, pour tomber dans la plage entre un niveau haut et un niveau bas d'un signal de données qui va être sorti en provenance de chaque amplificateur de lecture dans les groupes d'amplificateurs de lecture 140A et 140B. Un circuit de commande 170R est un circuit pour régler la valeur de seuil de la cellule de référence à une valeur prédéterminée lors de l'étape de fabrication du dispositif. Ce réglage de valeur de seuil est exécuté de sorte que, après l'effacement initial de la cellule de référence, une opération d'écriture dans cette dernière est répétée jusqu'à ce que la valeur de seuil de la cellule de référence atteigne la valeur de seuil prédéterminée. De manière plus spécifique, afin d'effacer la cellule de référence, une tension négative d'environ - 16 volts est d'abord appliquée, par exemple, à sa grille, .une tension de zéro volt étant appliquée à sa source, son drain et son substrat pour chasser les électrons en provenance d'une grille flottante dans le sens du substrat selon le procédé à effet tunnel FN. Après cela, une tension positive d'environ 12 volts est appliquée, par exemple, à la grille, une tension d'environ six volts étant appliquée au drain et une tension de zéro volt étant appliquée à la source et au substrat pour effectuer une opération d'écriture en injectant des électrons dans la grille flottante selon le procédé CHE (électrons chauds de canal). Après cela, on vérifie si la valeur de seuil correcte a été obtenue (vérification d'écriture) en détectant l'écoulement de courant dans la cellule de référence dans l'état où une tension de 3 volts est appliquée à la grille, des tensions de 1 volt et de zéro volt étant respectivement appliquées au drain et à la source. Si des électrons ont été injectés de manière excessive, une opération d'effacement est exécutée tandis qu'une opération de réécriture est exécutée s'il y a manque d'électrons, en fonction du résultat de la vérification. Le processus précédent est répété jusqu'à ce que la valeur de seuil de la cellule de référence atteigne la valeur de seuil prédéterminée. La tension de seuil de la cellule de référence est réglée à une valeur qui est équivalente à celle d'une cellule bloquante (une cellule dans laquelle une écriture a été effectuée) ou d'une cellule passante (une cellule dans laquelle une écriture n'a pas encore été effectuée), ou à une valeur intermédiaire des seuils de la cellule bloquante et de la cellule passante. On notera que le circuit de commande 170R fonctionne seulement lors de l'étape de fabrication et ne va pas fonctionner au cours de l'utilisation réelle. Etant donné que le circuit de commande précédent 170R a affaire à une tension positive élevée ou à une tension négative élevée, les transistors incorporés en son sein sont de grande taille. De plus, le circuit de commande 170R est relié à un circuit logique fonctionnant au moyen d'une tension d'alimentation normale par l'intermédiaire d'un circuit de décalage de niveau et effectue des processus compliqués tels qu'une écriture, un effacement et une vérification, de sorte que l'on a besoin d'une grande surface, de manière significative, sur la puce. Bien qu'on ne le représente pas, un circuit de commande de ce type est prévu non seulement pour la cellule de référence mais également pour chacun des amplificateurs de lecture dans les groupes d'amplificateurs de lecture 140A et 140B pour produire les différentes tensions nécessaires pour les opérations de lecture, d'écriture, d'effacement et de vérification. La figure 2 représente une structure de circuit plus spécifique du dispositif de mémoire à semiconducteur, par exemple, pour un système de lecture des données DOUTA-0. A la figure 2, le bloc 110A-0 qui constitue une partie du groupement de cellules de mémoire précédemment décrit 110A comprend des cellules de mémoire non volatiles 110MA-0 agencées en une matrice pour stocker des données correspondant aux données DOUTA-0. Chacune des lignes de mots WLA conçues pour s'étendre dans le sens des rangées du groupement de cellules de mémoire 110A est reliée à des électrodes de commande des cellules de mémoire qui appartiennent à la même rangée, tandis que chacune des lignes de bits BLA (BLAO-0 à BLAn-0) conçues pour s'étendre dans le sens des colonnes est reliée à des extrémités particulières (drains) de chemins de courant des cellules de mémoire qui appartiennent à la même colonne. L'autre extrémité (source) de chaque cellule de mémoire est mise à la masse. Cependant, dans le cas où ce dispositif est une mémoire flash, la source de chaque cellule de mémoire est reliée à un circuit de commande pour commander la tension de source. Un circuit de pilotage 120AD est prévu pour piloter les lignes de mots WLA et constitue un étage de sortie du décodeur d'adresses de rangées 120A représenté à la figure 1. Le circuit de pilotage 120AD est construit avec des inverseurs CMOS, chacun étant alimenté par un signal d'adresse de rangée prédécodé au niveau d'un élément d'entrée et par une source d'un transistor du type P de ce dernier pour piloter de manière sélective l'une des lignes de mots WLA à un niveau haut. Un niveau de tension du signal d'adresse appliqué à la source de chaque transistor du type P dans le circuit de pilotage 120AD est commandé selon le mode de fonctionnement. Un-dispositif de sélection 130A-0 forme une partie du dispositif de sélection de colonnes 130A représenté à la figure 1 et est constitué par une pluralité de transistors du type N dont l'un est conducteur, de manière sélective, selon l'adresse de colonne prédécodée YSO à YSn. Des extrémités particulières de chemins de courant de ces transistors sont respectivement reliées aux lignes de bits BLAO-0 à BLAn-0 du bloc 110A-0, tandis que les autres extrémités de ces derniers sont reliées en commun à une ligne de données DLA-0. Avec ce dispositif. de sélection 130A-0, en amenant de manière sélective un quelconque bit de l'adresse de colonne YSO à YSn à un niveau haut, un signal correspondant particulier des signaux de données apparaissant de façon simultanée sur la pluralité de lignes de bits du bloc 110A-0 est sorti de manière sélective sur la ligne de données DLA-0. Un amplificateur de lecture 140A-0 du type à détection de courant est construit pour détecter un signal de courant sorti en provenance d'une cellule de mémoire 110MA-0 dans le bloc 110A-0 sur la ligne de données DLA-0 et pour sortir un signal de données VDA-0 correspondant à ce signal de courant. De manière plus spécifique, cet amplificateur de lecture 140A-0 est constitué d'un transistor du type P 141A-0 relié en tant que charge du côté alimentation en courant, un transistor du type N 142A-0 relié entre le transistor 141A-0 et la ligne de données DLA-0 pour la détection de courant et un circuit inverseur 146A-0 pour commander une tension de grille du transistor 142A-0. L'amplificateur de lecture 140A-0 sort un signal de tension apparaissant au niveau d'un noeud entre le transistor 141A-0 et le transistor 142A-0 en tant que signal de données VDA-0. Le circuit inverseur 146A-0 est conçu pour sortir un signal de tension qui change dans le sens opposé au sens de changement du signal sur la ligne de données DLA-0 et pour fixer également son signal de sortie à un niveau bas en réponse à un signal de validation d'amplificateur de lecture SAEA. De manière plus spécifique, un transistor 143A-0 du type P et un transistor 144A-0 du type N sont reliés entre l'alimentation en courant et la masse, leurs chemins de courant étant agencés en série. Un transistor 145A-0 du type N est relié en parallèle au transistor 144A-0. La grille du transistor 144A-0 est reliée à la ligne de données DLA-0, et les grilles des transistors 143A-0 et 145A-0 sont alimentées par le signal de validation d'amplificateur de lecture SAEA. Dans le circuit inverseur précédent 146A-0, les transistors qui fonctionnent réellement pour un inverseur sont le transistor 143A-0 du type P et le transistor 144A-0 du type N, dans lesquels le transistor 143A-0 fonctionne en tant que résistance de charge tandis que le transistor 144A-0 fonctionne comme un amplificateur du type à source mise à la masse. Le transistor 145A-0 du type N sert à fixer la sortie de l'inverseur précédent à un niveau bas. Avec ce circuit inverseur 146A-0, la tension du signal sur la ligne de données DLA-0 est amplifiée par le transistor 144A-0, et la tension de drain de ce transistor 144A-0 est sortie sur la ligne de données DLA-0 par le transistor 142A-0 en tant que transistor à source suiveuse. La tension de la ligne de données DLA-0 se fixe à une valeur qui est déterminée par la conductance du transistor 144A-0 et par la charge du transistor 143A-0. Les transistors 142A-0 à 144A-0 fonctionnent également comme un régulateur de tension pour maintenir constante la tension appliquée aux cellules de mémoire. La raison de cette fonction est que si la tension de drain (Vds) d'une cellule de mémoire n'est pas constante, le courant de drain (Id) varie, de sorte que les informations stockées ne peuvent pas être déterminées. Ainsi, avec cet amplificateur de lecture 140A-0, lorsque le signal de validation d'amplificateur de lecture SAEA est à un niveau bas, le transistor 143A-0 sert de charge du transistor 144A-0 et le transistor 145A-0 est conservé dans l'état bloquant. En conséquence, le circuit inverseur 146A-0 fonctionne pour sortir une tension correspondant à la tension du signal sur la ligne de données DLA-0 vers la grille du transistor 142A-0 et ainsi cet amplificateur de lecture 140A-0 est amené dans un état actif. A ce moment, s'il existe un courant s'écoulant à travers la cellule de mémoire 110MA-0 (c'est-à-dire lorsque la donnée "1" est lue à partir de la cellule), le niveau de tension du signal sur la ligne de données DLA-0 chute et l'inverseur 146A-0 recevant ce niveau de tension pilote la tension de grille du transistor 142A-0 vers un niveau haut. En conséquence, le transistor 142A-0 est rendu passant, provoquant l'abaissement du niveau de tension du signal de données VDA-0. A l'inverse, s'il n'existe pas de courant s'écoulant à travers la cellule de mémoire 110MA-0 (c'est-à-dire lorsque la donnée "0" est lue), la tension de grille du transistor 142A-0 devient stable à un niveau qui est une tension de seuil du transistor 142A-0 supérieure à la tension de source du transistor 142A-0 (le niveau de signal sur la ligne de données DLA-0). En conséquence, le transistor 142A-0 est rendu bloquant, de sorte que le niveau de tension du signal de données VDA-0 est élevé par le transistor de charge 141A-0. Ainsi, lorsque le signal de validation d'amplificateur de lecture SAEA est à un niveau bas, l'amplificateur de lecture 140A-0 est activé, sur quoi le niveau de tension du signal de données VDA-0 sorti en provenance de cet amplificateur de lecture 140A-0 varie vers un niveau haut ou bas en fonction du contenu des données de la cellule de mémoire 110MA-0. Lorsque le signal de validation d'amplificateur de lecture SAEA est à un niveau haut, le transistor 145A-0 est fixé à l'état passant. Dans ce cas, la tension de grille du transistor 142A-0 est pilotée à un niveau bas par le transistor 145A-0 pour fixer le transistor 142A-0 à l'état bloquant. Ainsi, cet amplificateur de lecture 140A-0 est amené dans un état inactif, de sorte que le signal de données VDA-0 est maintenu à un niveau haut. La cellule de référence 110R est construite comme comprenant une cellule de mémoire de référence 110MR et une pluralité de cellules de mémoire 110MD, chacune de ces cellules de mémoire ayant des propriétés équivalentes à celles d'une cellule de mémoire normale appartenant aux groupements de cellules de mémoire précédemment décrits 110A et 110B. La grille de la cellule de mémoire 110MR est pilotée par un circuit de pilotage 120R, et les grilles des cellules de mémoire 110MD sont mises à la masse. Les drains des cellules de mémoire 110MR et 110MD sont reliés en commun à la ligne de bits de référence BLR, et leurs sources sont mises à la masse. Un élément d'entrée du circuit de pilotage 120R est mis à la masse, de sorte qu'une ligne de mots ou une grille de la cellule de mémoire de référence 110MR est fixée à un niveau haut. La cellule de mémoire 110MR est la seule cellule de référence qui fonctionne réellement, et les cellules de mémoire 110MD sont fixées à l'état bloquant. Par contraste, dans le dispositif classique précédemment décrit, la ligne de mots du côté cellule de référence est amenée à monter à la même synchronisation que pour une ligne de mots des cellules de mémoire 110MA-0. Dans le cas où une vérification est effectuée par modification de la tension de grille d'une cellule de mémoire dans le mode de vérification, la tension sur la ligne de mots, c'est-à-dire la tension de grille de la cellule de mémoire, est modifiée par commutation de circuits d'alimentation de polarisation (non représentés) dans le décodeur d'adresses de rangées. Cette commande est exécutée par un circuit de commande non représenté sur la base d'ordres en provenance d'une CPU externe (unité centrale de traitement). Dans ce mode de réalisation, étant donné que le signal de référence est utilisé en commun par les bancs 100A et 100B, on ne peut pas librement modifier la sensibilité de l'amplificateur de lecture 140R dans le mode de vérification comme dans la technique antérieure. Si on préfère modifier la sensibilité de l'amplificateur de lecture, une modification de ce type doit être effectuée du côté du groupe d'amplificateurs de lecture 140A pour les données. La ligne de bits de référence BLR est reliée à la ligne de données de référence DLR par l'intermédiaire du dispositif de sélection de colonnes 130R. Le dispositif de sélection de colonnes 130R est constitué par un transistor du type N dont les propriétés sont équivalentes à celles de transistors constituant les dispositifs de sélection de colonnes 130A et 130B des bancs respectifs. Le transistor du dispositif de sélection de colonnes 130R a sa grille reliée à l'alimentation en courant et est fixé à l'état passant. Ainsi, la ligne de bits de référence BLR est reliée par l'intermédiaire du dispositif de sélection de colonnes 130R et de la ligne de données de référence DLR à l'amplificateur de lecture 140R du type à détection de courant, de sorte que cet amplificateur de lecture 140R reçoit toujours un signal de courant en provenance de la cellule de mémoire de référence 110MR. L'amplificateur de lecture 140R du type à détection de courant a, à la base, la même structure que l'amplificateur de lecture précédemment décrit 140A-0 du type à détection de courant et détecte le signal de courant sorti en provenance de la cellule de référence 110R vers la ligne de données DLR pour sortir de ce fait un signal de tension en tant que signal de référence VREF. De manière plus spécifique, l'amplificateur de lecture 140R est constitué par un transistor 141R du type P relié en tant que charge du côté alimentation en courant, un transistor 142R du type N relié entre le transistor 141R et la ligne de données DLR pour la détection de courant, et un circuit inverseur 146R pour commander une tension de grille du transistor 142R. L'amplificateur de lecture 140R sort un signal de tension apparaissant au niveau d'un noeud entre le transistor 141R et le transistor 142R en tant que signal de référence VREF. Le circuit inverseur 146R est construit de façon à sortir un signal de tension qui change dans un sens opposé au sens de changement du signal sur la ligne de données DLR pour conserver de ce fait la tension sur la ligne de données DLR à une tension prédéterminée. Le circuit inverseur est également construit pour fixer son signal de sortie à un niveau bas en réponse au signal de validation d'amplificateur de lecture SAER. De manière plus spécifique, un transistor 143R du type P et un transistor 144R du type N sont reliés entre l'alimentation en courant et la masse, leurs chemins de courant étant agencés en série, et un transistor 145R du type N est relié en parallèle au transistor 144R. La grille du transistor 144R est reliée à la ligne de données DLR, et les grilles des transistors 143R et 145R sont alimentées par le signal de validation d'amplificateur de lecture SAER. Ce signal de validation d'amplificateur de lecture SAER est un signal pour commander l'état actif de l'amplificateur de lecture 140R et peut toujours être activé dans l'état fixé à un niveau bas ou peut être activé quand l'un ou l'autre du signal de validation d'amplificateur de lecture précédent SAEA ou d'un signal de validation d'amplificateur de lecture SAEB, que l'on va décrire par la suite, est activé. Dans le circuit inverseur précédent 146R, les transistors qui fonctionnent réellement pour un inverseur sont le transistor 143R du type P et le transistor 144R du type N, dans lesquels le transistor 143R fonctionne en tant que résistance de charge tandis que le transistor 144R fonctionne comme un amplificateur du type à source mise à la masse. Le transistor 145R du type N sert à fixer la sortie de l'inverseur précédent à un niveau bas. Avec ce circuit inverseur 146R, la tension du signal sur la ligne de données DLR est amplifiée par le transistor 144R, et la tension de drain de ce transistor 144R est sortie sur la ligne de données DLR par le transistor 142R en tant que transistor à source suiveuse. La tension de la ligne de données DLR se fixe à une valeur qui est déterminée par la conductance du transistor 144R et par la charge du transistor 143R. Les transistors 142R à 144R fonctionnent également comme un régulateur de tension pour maintenir constante la tension appliquée aux cellules de mémoire. Si la tension de drain (Vds) d'une cellule de mémoire n'est pas constante, le courant de drain (Id) varie, de sorte que les informations stockées ne peuvent pas être déterminées. La capacité de pilotage de courant de chaque transistor entre le transistor 141A-0 de l'amplificateur de lecture 140A-0 et du transistor 141R de l'amplificateur de lecture 140R est sélectionnée de la manière suivante. Dans le cas où le seuil de la cellule de référence est réglé à la même valeur que celle d'une cellule à l'état passant, la capacité de pilotage de courant du transistor 141R est sélectionnée pour être plus grande, c'est-à-dire que la résistance de charge est sélectionnée pour être plus petite. Par contraste, dans le cas où le seuil de la cellule de référence est réglé à une valeur intermédiaire entre celles d'une cellule à l'état passant et bloquant, la capacité de pilotage de courant du transistor 141R est sélectionnée pour être la même que celle du transistor 141A-0. Au moyen de cette sélection, le niveau du signal de référence VREF va avoir une valeur appropriée entre les niveaux haut et bas du signal de données VDA-0. Le signal de données VDA-0 en provenance de l'amplificateur de lecture précédemment décrit 140A-0 et le signal de référence VREF en provenance de l'amplificateur de lecture 140R sont amenés à l'amplificateur de lecture du type différentiel 150A-0 et sont comparés en son sein. Cet amplificateur de lecture 150A-0 est constitué par des transistors 151A-0 et 152A-0 du type P qui constituent ce qu'on appelle un miroir de courant, des transistors 153A-0 et 154A-0 du type N pour la détection de courant et un transistor 155A-0 du type N en tant que source de courant constant. Ce transistor formant source de courant constant 155A-0 est alimenté au niveau de sa grille par un signal DSAE pour commander l'état actif de cet amplificateur de lecture 150A-0. Dans ce premier mode de réalisation, l'amplificateur de lecture du type différentiel 150A-0 sort un signal représentant une valeur logique "0" lorsque le niveau du signal de données VDA-0 amené en provenance de l'amplificateur de lecture du type à détection de courant 140A-0 est supérieur au niveau du signal de référence VREF. A l'inverse, lorsque le niveau du signal de données VDA-0 est inférieur au niveau du signal de référence VREF, l'amplificateur de lecture 150A-0 sort un signal représentant une valeur logique "1". Un circuit de rétroaction 200A-0 est relié de plus à l'amplificateur de lecture du type différentiel précédent 150A-0, circuit qui est l'élément caractéristique de ce premier mode de réalisation. Ce circuit de rétroaction 200A-0 est un circuit servant à amener un signal apparaissant au niveau d'un noeud de sortie NOUT de l'amplificateur de lecture du type différentiel 150A-0 (c'est-à-dire le signal de sortie de l'amplificateur différentiel 150A-0) à être momentanément ramené à un noeud NIN, qui est un noeud d'entrée de l'amplificateur de lecture du type différentiel 150A-0 et auquel le signal de données VDA-0 est appliqué, pour limiter momentanément, de ce fait, le changement relatif entre le signal de référence VREF et le signal de données VDA-0 reçus par l'amplificateur de lecture 150A-0. De manière plus spécifique, le circuit de rétroaction 200A-0 est constitué par une porte de transfert 201 dont le chemin de courant est relié entre le noeud d'entrée NIN et le noeud de sortie. NOUT de l'amplificateur de lecture 150A-0 et par un inverseur 202. La porte de transfert 201 peut être construite en* reliant en parallèle un transistor du type N et un transistor du type P. La grille de ce transistor du type P et l'inverseur 202 sont alimentés par un signal de commande EQA pour commander l'état de conduction de la porte de transfert 201. Une sortie de l'inverseur 202 (c'est-à-dire un signal inversé du signal de commande EQA) est amenée à la grille du transistor précédent du type N. Selon ce circuit de rétroaction 200A-0, lorsque le signal de commande EQA est à un niveau bas, la porte de transfert 201 est amenée dans un état de conduction, de sorte que la sortie de l'amplificateur de lecture 150A-0 est ramenée vers le noeud d'entrée NIN. Bien qu'on ne le représente pas de manière spécifique, ce dispositif de mémoire à semiconducteur comprend en son sein, en plus des éléments constitutifs représentés aux figures 1 et 2, différents autres circuits périphériques tels qu'un tampon d'adresse pour recevoir une adresse en provenance de l'extérieur et pour la charger dans ce dernier en tant que signal d'adresse interne, un prédécodeur pour prédécoder une adresse, un tampon de sortie pour fournir les signaux amenés en provenance des amplificateurs de lecture vers l'extérieur et un circuit de commande pour effectuer différentes commandes. On va maintenant décrire le fonctionnement du dispositif de mémoire à semiconducteur selon ce premier mode de réalisation, en se référant à un graphique de synchronisation représenté à la figure 3, pour un cas formant exemple dans lequel des données stockées dans une cellule de mémoire 110MA-0 à l'intérieur du bloc 110A-0 sont lues. Premièrement, on fixe le mode de fonctionnement. Par exemple, le banc 100A est mis dans un mode de lecture normale, tandis que le banc 100B est mis dans le mode de vérification d'effacement. Ensuite, une condition selon laquelle le signal de référence VREF est produit de façon constante est établie. Sous des conditions de ce type, à l'instant t0, le signal de commande d'amplificateur de lecture SAE d'ordre le plus élevé (non représenté) pour commander tous les amplificateurs de lecture dans les bancs 100A et 100B passe au niveau bas et, au même moment, le signal de validation d'amplificateur de lecture SAEA pour le banc 100A passe au niveau bas, sur quoi la lecture à partir du banc 100A dans le mode de lecture normale est commencée et l'amplificateur de lecture 140A-0 dans le banc 100A est activé. De ce fait, l'amplificateur de lecture 140A-0 commence à fonctionner, de sorte que le signal de données VDA-0 sorti en provenance de l'amplificateur de lecture 140A-0 commence à s'élever. Ensuite, pendant une période de l'instant t1 à l'instant t2, le signal de commande EQA amené au circuit de rétroaction 200A-0 est amené à prendre un niveau bas. En conséquence, la porte de transfert 201 est amenée à l'état passant, de sorte que la sortie de l'amplificateur de lecture du type différentiel 150A-0 est ramenée au noeud d'entrée NIN. Lorsque la sortie de l'amplificateur de lecture du type différentiel 150A-0 est ramenée au noeud d'entrée NIN, le niveau de tension au noeud d'entrée NIN (c'est- à-dire le niveau de tension du signal de données VDA-0) est rendu égal au signal de référence VREF. De manière plus spécifique, si on suppose que le signal de données VDA-0 est à un niveau de tension inférieur au signal de référence VREF, la tension de sortie de l'amplificateur de lecture 150A-0 passe au niveau haut et est amenée, par l'intermédiaire du circuit de rétroaction 200A-0, au noeud d'entrée NIN, avec pour conséquence que le niveau de tension du signal de données VDA-0 passe également au niveau haut. A l'inverse, si le signal de données VDA-0 est à un niveau de tension supérieur au signal de référence VREF, la tension de sortie de l'amplificateur de lecture 150A-0 passe au niveau bas et est amenée, par l'intermédiaire du circuit de rétroaction 200A-0, au noeud d'entrée NIN, en conséquence de quoi le niveau de tension du signal de données VDA-0 passe également au niveau bas. Ainsi, lorsque le signal de sortie de l'amplificateur de lecture du type différentiel 150A-0 est ramené vers le noeud d'entrée NIN par le circuit de rétroaction 200A-0, le niveau de tension du signal de données VDA-0 est rendu égal au signal de référence VREF et devient ensuite stable. En conséquence, le changement relatif entre le signal de référence VREF et le signal de données VDA-0 est temporairement limité par le circuit de rétroaction 200A-0, de sorte qu'un dépassement du signal de données VDA-0 est supprimé. En d'autres termes, le changement relatif semblable à un bruit entre le signal de référence VREF et le signal de données VDA-0 est temporairement limité. Ensuite, le signal de commande EQA reprend le niveau haut à l'instant t2, sur quoi la porte de transfert 201 du circuit de rétroaction 200A-0 est amenée à l'état bloquant, de sorte que la rétroaction de la sortie de l'amplificateur de lecture du type différentiel 150A-0 vers le noeud d'entrée NIN est bloquée. En conséquence, le signal de données VDA-0 se fixe au niveau de tension d'origine correspondant au signal de courant en provenance de la cellule de mémoire et provoque le développement d'une différence de tension par rapport au signal de référence VREF. L'amplificateur de lecture du type différentiel 150A-0 amplifie cette différence de tension et sort un signal de tension. C'est-à-dire que l'amplificateur de lecture du type différentiel 150A-0 compare le signal de données VDA-0 au signal de référence VREF et sort un signal de tension qui a une valeur logique représentative de la relation d'amplitude entre les deux signaux. Ensuite, lorsque le signal de validation d'amplificateur de lecture SAEA revient au niveau haut à l'instant t3, l'amplificateur de lecture 140A-0 est désactivé de sorte que l'opération de lecture à partir du banc 100A est achevée. Ensuite, des lectures à partir du banc 100B dans le mode de vérification d'effacement sont démarrées après l'instant t4. Bien qu'une structure spécifique du banc 100B correspondant à celle du banc 100A représenté à la figure 2 ne soit pas représentée, elle est sensiblement identique à celle du banc 100A. Dans la description qui va suivre, les signaux et les composants de circuit dans le banc 100B qui correspondent à ceux du banc 100A vont être désignés par les mêmes références mais la lettre B va remplacer la lettre A. Par exemple, le signal de validation d'amplificateur de lecture SAEA, l'amplificateur de lecture 140A-0, le circuit de rétroaction 200A-0, l'amplificateur de lecture du type différentiel 150A-0 et le signal de données VDA-0 dans le banc 100A correspondent respectivement au signal de validation d'amplificateur de lecture SAEB, à l'amplificateur de lecture 140B-0, au circuit de rétroaction 200B-0, à l'amplificateur de lecture du type différentiel 150B-0 et au signal de données VDB-0 dans le banc 100B. Dans la suite du document, on va décrire l'opération de lecture à partir du banc 100B en se référant au graphique de synchronisation représenté à la figure 3. A la condition que le.. signal de référence VREF soit maintenu, lorsque le signal de validation d'amplificateur de lecture SAEB pour commander l'amplificateur de lecture du type à détection de courant du banc 100B passe à un niveau bas à l'instant t4, un amplificateur de lecture du banc 100B correspond à l'amplificateur de lecture 140A-0 (auquel on se réfère dans la suite du document par "amplificateur de lecture 140B-0") est activé. En conséquence, l'amplificateur de lecture 140B-0 commence à fonctionner et le signal de données VDB-0 (dans le banc 100B) commence à s'élever. Ensuite, le signal de commande EQB amené à un circuit de rétroaction, qui est relié à l'amplificateur de lecture 150B-0 et qui correspond au circuit de rétroaction précédemment décrit 200A-0 (et, par conséquent, auquel on se réfère dans la suite du document par "circuit de rétroaction 200B-0"), est amené à prendre un niveau bas pendant une période allant de l'instant t5 à l'instant t6, en conséquence de quoi une porte de transfert dans le circuit de rétroaction 200B-0 est rendu passante, de sorte que le signal de sortie de l'amplificateur de lecture du type différentiel 150B-0 est ramené à son noeud d'entrée. En conséquence, le niveau de tension du signal de données VDB-0 est rendu égal au signal de référence VREF et devient ensuite stable, de sorte que le changement relatif entre le signal de référence VREF et le signal de données VDB-0 est temporairement limité et ainsi un dépassement du signal de données VDB-0 est supprimé. Ensuite, le signal de commande EQB reprend le niveau haut à l'instant t6 sur quoi la porte de transfert du circuit de rétroaction 200B-0 est amenée à l'état bloquant, de sorte que la rétroaction de la sortie de l'amplificateur de lecture du type différentiel 150B-0 vers le noeud d'entrée est bloquée. En conséquence, le signal de données VDB-0 se fixe au niveau de tension d'origine correspondant au signal de courant en provenance de la cellule de mémoire et provoque le développement d'une différence de tension par -rapport au signal de référence VREF. L'amplificateur de lecture du type différentiel 150B-0 amplifie cette différence de tension et sort un signal de tension qui a une valeur logique représentative de la relation d'amplitude entre les deux signaux précédents. Ensuite, lorsque le signal de validation d'amplificateur de lecture SAEB revient au niveau haut à l'instant t7, l'amplificateur de lecture 140B-0 est désactivé de sorte que l'opération de lecture à partir du banc 100B est achevée. Après cela, lorsque le signal de commande d'amplificateur de lecture d'ordre le plus élevé SAE revient au niveau haut à l'instant t8, tous les amplificateurs de lecture sont forcés pour être mis à l'état inactif et les séries de modes d'opération de lecture sont achevées. Selon-ce premier mode de réalisation, étant donné que le niveau du signal de données VDA-0 (VDB-0) est rendu stable au niveau du signal de référence VREF au moyen du circuit de rétroaction 200A-0 (200B-0), non seulement un dépassement mais également un sous- dépassement du signal de données peut être supprimé et un changement relatif excessif entre le signal de données et le signal de référence VREF peut être supprimé de manière efficace. Ainsi, du bruit sur le signal de données peut être supprimé et le retard dans le fonctionnement de l'amplificateur de lecture du type différentiel peut être réduit. De plus, selon ce premier mode de réalisation, étant donné que le signal de référence VREF est utilisé en commun par les bancs respectifs, la taille du circuit de production du signal de référence VREF peut être minimisée, avec pour conséquence que la surface de la puce peut être réduite de manière efficace. Deuxième mode de réalisation On va maintenant décrire un deuxième mode de réalisation de la présente invention. La figure 4 représente une structure détaillée d'un dispositif de mémoire à semiconducteur selon le deuxième mode de réalisation autour d'un amplificateur de lecture du type différentiel prévu en son sein. Dans la description qui va suivre, établie en se référant à la figure 4, la description concernant des composants qui correspondent à ceux du premier mode de réalisation représenté à la figure 2 va être omise. Comme le montre la figuré 4, le dispositif de mémoire à semiconducteur selon ce deuxième mode de réalisation a une structure différente de celle du premier mode de réalisation représenté à la figure 2 en ce qu'un circuit de correction de signal 300A-0 est prévu, à la place du circuit de rétroaction 200A-0, entre les amplificateurs de lecture du type à détection de courant 140A-0 et 140R d'un côté et l'amplificateur de lecture du type différentiel 150A-0 de l'autre côté. Le circuit de correction de signal 300A-0 corrige le signal de référence VREF et le signal de données VDA-0 en reflétant le signal de données VDA-0 sur le signal de référence VREF de sorte que le changement relatif du signal de données VDA-0 par rapport au signal de référence VREF est supprimé. Ce circuit de correction de signal est prévu pour chaque amplificateur de lecture du type différentiel dans chaque banc. Le circuit de correction de signal 300A-0 est constitué par un circuit inverseur 310A-0 qui reçoit le signal de données VDA-0 en provenance de l'amplificateur de lecture 140A-0 et un circuit inverseur 320A-0 qui reçoit le signal de référence VREF en provenance de l'amplificateur de lecture 140R. Le circuit inverseur 310A-0 reçoit le signal de données VDA-0 en provenance d'une cellule de mémoire et sort un signal Vsain correspondant à ce signal de données en tant que signal d'entrée particulier vers l'amplificateur de lecture du type différentiel 150A-0. Le circuit inverseur 320A-0 reçoit le signal de référence VREF aussi bien que le signal de données VDA-0 et sort un signal Vsaref correspondant au signal de référence VREF en tant qu'autre signal d'entrée vers l'amplificateur de lecture du type différentiel 150A-0. Ce circuit inverseur amène le signal Vsaref à suivre le signal Vsain lorsque le signal de données VDA-0 est excessivement grand. En d'autres termes, le circuit inverseur 320A-0 décale le seuil d'entrée par rapport au signal de référence VREF selon le signal de données VDA-0 en provenance d'une cellule de mémoire. On va maintenant décrire une structure spécifique du circuit de correction de signal 300A-0. A la figure 4, la référence 311A-0 désigne un transistor du type P ayant sa grille alimentée par le signal de données VDA-0 en provenance d'une cellule de mémoire et un chemin de courant dont une extrémité particulière est reliée à une alimentation en courant positif, la référence 312A-0 est un transistor du type P ayant sa grille alimentée par le signal de référence VREF et un chemin de courant dont une extrémité particulière est reliée à l'autre extrémité du chemin de courant du transistor 311A-0, et la référence 313A-0 est un transistor du type N relié entre l'autre extrémité du chemin de courant du transistor 311A-0 et l'alimentation en courant de masse en tant que charge, les transistors 311A-0 à 313A-0 constituant le circuit inverseur 310A-0. Ce circuit inverseur 310A-0 sort un signal apparaissant au niveau du drain du transistor 313A-0 en tant que signal Vsain. De nouveau à la figure 4, la référence 312A-0 désigne un transistor du type P ayant sa grille alimentée par le signal de référence VREF en provenance de la cellule de référence et un chemin de courant dont une extrémité particulière est reliée à l'alimentation en courant positif, la référence 322A-0 est un transistor du type P ayant sa grille alimentée par le signal de données VDA-0 et un chemin de courant dont une extrémité particulière est reliée à l'autre extrémité du chemin de courant du transistor 312A-0, et la référence 323A-0 est un transistor du type N relié entre l'autre extrémité du chemin de courant du transistor 322A-0 et l'alimentation en courant de masse en tant que charge, les transistors 321A-0 à 323A-0 constituant le circuit inverseur 320A-0. Ce circuit inverseur 320A-0 sort un signal apparaissant au niveau du drain du transistor 323A-0 en tant que signal Vsaref. Dans la structure précédente, des mesures supplémentaires sont prises de sorte que les transistors 311A-0 et 321A-0 aient une capacité de pilotage de courant égale, que les transistors 312A-0 et 322A-0 aient une capacité de pilotage de courant égale et que les transistors 313A-0 et 323A-0 aient une capacité de pilotage de courant égale. C'est-à-dire que les circuits inverseurs 310A-0 et 320A-0 sont construits de façon symétrique. De plus, les transistors 312A-0 et 322A-0 sont conçus, par exemple, pour avoir des largeurs de grille plus grandes que les transistors 311A-0 et 321A-0 afin de fixer les capacités de pilotage de courant des transistors 312A-0 et 322A-0 à des valeurs relativement grandes. Avec ce système, lorsque le signal de données VDA-0 n'est pas excessivement grand et est ainsi dans l'état normal, les courant s'écoulant à travers les transistors 312A-0 et 322A-0 ne vont pas réellement être supprimés, de sorte que les gains des circuits inverseurs 310A-0 et 320A-0 ne vont pas être affectés de manière nuisible. La façon de fixer les capacités de pilotage de courant des transistors 312A-0 et 322A-0 à des valeurs plus grandes par rapport aux transistors 311A-0 et 321A-0 n'est pas limitée à ce qui précède, c'est-à-dire par la sélection de largeurs de grille des transistors 312A-0 et 322A-0 relativement grandes, mais d'autres procédés tels que la diminution de leurs longueurs de grille et l'abaissement de leurs valeurs de seuil peuvent également être utilisés. On va maintenant décrire le fonctionnement de ce deuxième mode de réalisation en se référant aux schémas de forme d'onde représentés aux figures 5A et 5B. On suppose ici que le signal de référence VREF a déjà été produit. Comme le montre la figure 5A, lorsque le signal de validation d'amplificateur de lecture SAEA passe au niveau bas à l'instant t0, l'amplificateur de lecture du type à détection.. de courant 140A-0 commence à fonctionner et le signal de données VDA-0 s'élève. Dans ce cas, le niveau de tension du signal de données VDA-0 dépasse le signal de référence VREF à cause du fonctionnement interne de l'amplificateur de lecture 140A-0, comme on l'a précédemment décrit. Dans la situation précédente, lorsque le signal de données VDA-0 a un dépassement et que son niveau de tension s'élève, le courant du transistor 311A-0, auquel le signal de données VDA-0 est amené au niveau de sa grille, est supprimé, de sorte que le niveau de tension du signal Vsain passe au niveau bas, comme le montre la figure 5B. Dans ce cas, le signal de données VDA-0 est également amené à la grille du transistor 322A-0 du circuit inverseur 320A-0 de sorte que le courant s'écoulant à travers le transistor 322A-0 est supprimé. En conséquence, le seuil d'entrée du circuit inverseur 320A-0 par rapport au signal de référence VREF est déplacé dans le sens du côté de niveau haut, de sorte que le niveau de tension du signal Vsaref passe au niveau bas en suivant le signal Vsain. En d'autres termes, une variation relative semblable à du bruit entre les signaux Vsain et Vsaref appliquée à l'amplificateur de lecture du type différentiel 150A-0 est supprimée. Ainsi, la différence de tension entre les signaux Vsain et Vsaref ne va pas devenir excessivement grande. Par conséquent, l'amplificateur de lecture du type différentiel 150A-0 ne va pas être saturé même si le signal de données VDA-0 subit un dépassement. Après cela, lorsque le signal de données VDA-0 se fixe à un niveau de tension supérieur ou inférieur au signal de référence VREF en fonction du contenu des données en provenance d'une cellule de mémoire, comme le montre la figure 5A, le signal Vsain reçu par l'amplificateur de lecture du type différentiel 150A-0 se fixe également à un niveau de tension inférieur ou supérieur au signal Vsaref. L'amplificateur de lecture du type différentiel 150A-0 amplifie la différence de tension entre ces signaux et sort le signal de données DOUTA-0 ayant une valeur logique déterminée par la relation d'amplitude entre ces signaux. Comme on l'a précédemment décrit, selon le dispositif de mémoire à semiconducteur selon ce deuxième mode de réalisation, le signal de données VDA-0 est reflété sur le signal de référence VREF de sorte que la variation du signal de données VDA-0 par rapport au signal de référence VREF est supprimée. En faisant attention au fait que la différence de tension entre les signaux Vsain et Vsaref amenés à l'amplificateur de lecture du type différentiel 150A-0 est empêchée de devenir excessivement grande, ce deuxième mode de réalisation peut également être considéré comme étant du type dans lequel le changement relatif entre les signaux amenés à l'amplificateur de lecture du type différentiel 150A-0 est temporairement limité, comme dans le premier mode de réalisation précédemment décrit. Dans ce deuxième mode de réalisation, bien que les circuits inverseurs 310A-0 et 320A-0 aient été construits de manière symétrique, le transistor 312A-0 peut être omis. Ce transistor 312A-0 a été ajouté, selon la présence du transistor 322A-0 dans le circuit inverseur 320A-0, pour amener les caractéristiques d'entrée/sortie des circuits inverseurs 310A-0 et 320A-0 en concordance. Par conséquent, si les caractéristiques d'entrée/sortie des circuits inverseurs 310A-0 et 320A-0 sont équivalentes à la condition que le signal de données VDA-0 soit à un niveau de tension normal et ainsi pas à un niveau de tension excessif semblable à du bruit à cause de, par exemple, un dépassement, on peut se passer du transistor 312A-0. Troisième mode de réalisation on va maintenant décrire un troisième mode de réalisation de la présente invention. La figure 6 représente une structure détaillée d'un dispositif de mémoire à semiconducteur selon ce troisième mode de réalisation autour de son amplificateur de lecture du type différentiel 150A-0. Dans la description qui va suivre, les composants de la figure 6 qui correspondent à ceux du premier mode de réalisation représenté à la figure 2 ne vont pas être décrits. Comme le montre la figure 6, le dispositif de mémoire à semiconducteur selon ce troisième mode de réalisation a une structure différente du premier mode de réalisation représenté à la figure 2 en ce -qu'un circuit de limitation 400A-0 pour limiter une valeur de crête du signal de données VDA-0 amené à l'amplificateur de lecture du type différentiel 150A-0 est prévu au lieu du circuit de rétroaction 200A-0. Le circuit de limitation est prévu pour chacun des amplificateurs de lecture du type différentiel dans chaque banc. Le circuit de limitation 400A-0 est constitué par un transistor de pilotage 401A-0 du type N pour piloter le signal de données VDA-0 à un niveau bas, un transistor de détection 402A-0 du type P pour détecter une différence de tension entre le signal de données VDA-0 et le signal de référence VREF et un transistor de charge 403A-0 du type N pour maintenir le transistor 401A-0 dans un état bloquant. De manière plus spécifique, le transistor de pilotage 401A-0 a son drain relié à un noeud d'entrée de l'amplificateur de lecture du type différentiel 150A-0, auquel le signal de données VDA-0 est amené, et sa source est mise à la masse. Le transistor de détection 402A-0 a sa source reliée au drain du transistor de pilotage 401A-0, c'est-à-dire que le noeud d'entrée de l'amplificateur de lecture du type différentiel 150A-0, auquel le signal de données VDA-0 est amené, et sa grille reliée à un autre noeud d'entrée de l'amplificateur de lecture du type différentiel 150A-0 auquel le signal de référence VREF est amené. Le drain et la grille du transistor de charge 403A-0 sont reliés ensemble à la source du transistor de détection 402A-0 et à la grille du transistor de pilotage 401A-0. On va maintenant décrire le fonctionnement de ce troisième mode de réalisation en se référant au schéma de forme d'onde de la figure 7 dans lequel on suppose que le signal de référence VREF a déjà été produit. Comme le montre la figure 7, lorsque le signal de validation d'amplificateur de lecture SAEA passe au niveau bas à l'instant t0, l'amplificateur de lecture du type à détection de courant 140A-0 commence à fonctionner et le signal de données VDA-0 commence à s'élever. Dans ce cas, le niveau de tension du signal de données VDA-0 dépasse le signal de référence VREF à cause du fonctionnement interne de l'amplificateur de lecture 140A-0, comme on l'a précédemment décrit. Après que le signal de données VDA-O a dépassé le signal de référence VREF et lorsque leur différence de tension atteint une valeur de seuil Vtp du transistor de détection 402A-0, ce transistor de détection 402A-0 passe à l'état passant, de sorte que la tension de grille du transistor de pilotage 401A-0 s'élève au- dessus d'une valeur de seuil de ce dernier. En conséquence, le transistor de pilotage 401A-0 est rendu passant, de sorte qu'une élévation supplémentaire du signal de données VDA-0 est limitée. C'est-à-dire que le signal de données VDA-0 est fixé à un niveau de tension qui est la valeur de seuil Vtp supérieure au signal de référence VREF et une valeur de crête du signal de données VDA-0 est ainsi limitée. En d'autres termes, la variation relative entre le signal de données VDA-0 et le signal de référence VREF tels que reçus par l'amplificateur de lecture du type différentiel 150A-0 est supprimée par le circuit de limitation 400A-0. Par conséquent, la différence de tension entre le signal de données VDA-0 et le signal de référence VREF ne va pas devenir excessivement grande et l'amplificateur de lecture du type différentiel 150A-0 ne va pas être saturé. Après cela, lorsque le signal de données VDA-0 se fixe à un niveau de tension supérieur ou inférieur au signal de référence VREF en fonction du contenu des données en provenance d'une cellule de mémoire, l'amplificateur de lecture du type différentiel 150A-0 amplifie la différence de tension entre ces signaux et sort le signal de données DOUTA-0 ayant une valeur logique déterminée par la relation d'amplitude entre ces signaux. Dans le dispositif classique, si le signal de référence est simplement partagé par une pluralité de bancs, l'amplificateur de lecture du type différentiel va effectuer une détermination incorrecte des données immédiatement après le début du fonctionnement de l'amplificateur de lecture du type à détection de courant et cela va prendre un certain temps jusqu'à ce qu'une lecture correcte des données reprenne. Par contraste, selon la présente invention, étant donné que les moyens pour supprimer/limiter la variation relative entre le signal de données et le signal de référence sont prévus, la différence entre le signal de données et le signal de référence reçus par l'amplificateur de lecture du type différentiel ne devient jamais excessivement grande, de sorte que l'amplificateur de lecture du type différentiel dans chaque banc ne va pas établir de détermination incorrecte de données et que le temps de lecture dans chaque banc peut être réduit de façon remarquable. Bien que la présente invention ait été précédemment décrite par rapport à trois modes de réalisation spécifiques, la présente invention ne devrait pas être limitée à ces seuls modes de réalisation mais peut comprendre différents changements et modifications apportés sans s'écarter de l'esprit de l'invention, tous devant être considérés comme tombant dans l'étendue de la présente invention. Dans les trois modes de réalisation précédemment décrits, par exemple, bien que la présente invention ait été appliquée à titre d'exemple à un dispositif de mémoire à semiconducteur ayant la structure de banc, l'invention ne devrait pas être limitée à un dispositif de ce type, mais peut être appliquée à tout type de dispositif de mémoire à semiconducteur pourvu qu'il soit construit pour que les données soient lues en comparant un signal de données en provenance d'une cellule de mémoire à un signal de référence en provenance d'une cellule de référence au moyen d'un amplificateur différentiel. Aussi, bien que des données de seize bits soient traitées dans les trois modes de réalisation précédemment décrits, la présente invention ne devrait pas être limitée à une longueur de bits de ce type mais peut traiter des données ayant une longueur de bits quelconque. De plus, bien que la sortie de l'amplificateur de lecture du type différentiel soit ramenée au niveau de son côté entrée par l'intermédiaire de la porte de transfert 201 dans le premier mode de réalisation précédemment décrit, la présente invention ne devrait pas être limitée à une structure de ce type, mais la rétroaction peut être faite par l'intermédiaire de l'un quelconque des transistors du type P et du type N seulement ou par l'intermédiaire d'un composant résistif approprié. De plus, bien que le circuit de correction de signal 300A-0 soit constitué par les circuits inverseurs 310A-0 et 320A-0 dans le deuxième mode de réalisation précédemment décrit, les circuits inverseurs 310A-0 et 320A-0 peuvent être construits par ce qu'on appelle des registres à décalage de niveau. De plus, bien que la différence du signal de données VDA-0 par rapport au signal de référence VREF soit détectée pour limiter la valeur de crête du signal de données VDA-0 sur la base du signal de référence VREF dans le troisième mode de réalisation précédemment décrit, la présente invention ne devrait pas être limitée à une structure de ce type, mais le signal de données VDA-0 peut être limité à une tension prédéterminée sur la base du potentiel de masse. De plus, bien qu'un dispositif de mémoire non volatile à semiconducteur ait été pris comme exemple dans la description précédente, la présente invention peut être appliquée à un quelconque type de dispositif pourvu que ce soit un dispositif de mémoire à semiconducteur tel qu'une ROM dans laquelle des informations stockées sont déterminées en comparant un signal de lecture à un signal de référence. REVENDICATIONS 1. Dispositif de mémoire à semiconducteur, caractérisé en ce qu'il comprend un amplificateur différentiel (150A-0) pour comparer un signal de données (VDA-O) en provenance d'une cellule de mémoire (110MA-0) à un signal de référence (VREF) en provenance d'une cellule de référence (110MR) pour lire des données stockées dans ladite cellule de mémoire (110MA-0) ; et un circuit (200A-0, 300A-0, et 400A-0) pour limiter un changement relatif entre ledit signal de référence (VREF) et ledit signal de données (VDA-0) qui sont reçus par ledit amplificateur différentiel (150A-0). 2. Dispositif de mémoire à semiconducteur, caractérisé en ce qu'il comprend un amplificateur différentiel (150A-0) pour comparer un signal de données (VDA-0) en provenance d'une cellule de mémoire (110MA-0) à un signal de référence (VREF) en provenance d'une cellule de référence (110MR) pour lire des données stockées dans ladite cellule de mémoire (110MA-0) ; et un circuit (300A-0) pour refléter ledit signal de données (VDA-0) sur ledit signal de référence (VREF) de sorte qu'un changement dudit signal de données (VDA-0) par rapport audit signal de référence (VREF) est supprimé. 3. Dispositif de mémoire à semiconducteur, caractérisé en ce qu'il comprend une pluralité de bancs (100A et 100B) ; et un amplificateur différentiel (150A-0) pour comparer un signal de données (VDA-0) en provenance d'une cellule de mémoire (110MA-0) à un signal de référence (VREF) en provenance d'une cellule de référence (110MR) pour lire des données stockées dans ladite cellule de mémoire (110MA-0) dans chacun desdits bancs (100A, 100B) ; dans lequel ledit signal de référence (VREF) est partagé par ladite pluralité de bancs (100A, 100B). 4. Dispositif de mémoire à semiconducteur, caractérisé en ce qu'il comprend une pluralité de bancs (100A et 100B) ; un amplificateur différentiel (150A-0) pour comparer un signal de données (VDA-0) en provenance d'une cellule de mémoire (110MA-0) à un signal de référence (VREF) en provenance d'une cellule de référence (110MR) pour lire des données stockées dans ladite cellule de mémoire (110MA-0) dans chacun desdits bancs (100A, 100B) ; et un circuit (200A-0, 300A-0, et 400A-0) pour limiter un changement relatif entre ledit signal de référence (VREF) et ledit signal de données (VDA-0) qui sont reçus par ledit amplificateur différentiel (150A-0) dans chacun desdits bancs (100A, 100B) ; dans lequel ledit signal de référence (VREF) est partagé par ladite pluralité de bancs (100A, 100B). 5. Dispositif de mémoire à semiconducteur, caractérisé en ce qu'il comprend une pluralité de bancs (100A et 100B) ; un amplificateur différentiel (150A-0) pour comparer un signal de données (VDA-0) en provenance d'une cellule de mémoire (110MA-0) à un signal de référence (VREF) en provenance d'une cellule de référence (110MR) pour lire des données stockées dans ladite cellule de mémoire (110MA-0) dans chacun desdits bancs (100A, 100B) ; et un circuit (300A-0) pour refléter ledit signal de données (VDA-0) sur ledit signal de référence (VREF) de sorte qu'un changement dudit signal de données (VDA-0) par rapport audit signal de référence (VREF) est supprimé dans chacun desdits bancs (100A, 100B) ; dans lequel ledit signal de référence (VREF) est partagé par ladite pluralité de bancs (100A, 100B). 6. Dispositif de mémoire à semiconducteur selon la revendication 1 ou la revendication 4, caractérisé en ce que ledit dispositif comprend de plus un circuit de rétroaction (200A-0) pour ramener momentanément une sortie dudit amplificateur différentiel (150A-0) vers un noeud d'entrée (NIN) de ce dernier, auquel ledit signal de données (VDA-0) est amené, lorsque les données stockées dans ladite cellule de mémoire (110MA-0) sont lues. 7. Dispositif de mémoire à semiconducteur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que ledit dispositif comprend, de plus un premier circuit inverseur (310A-0) pour recevoir ledit signal de données (VDA-0) en provenance de la cellule de mémoire (110MA-0) pour sortir un premier signal (Vsain) correspondant audit signal de données (VDA-0) en tant que signal d'entrée particulier vers ledit amplificateur différentiel (150A-0) ; et un second circuit inverseur (320A-0) pour recevoir ledit signal de référence (VREF) en provenance de la cellule de référence (110MR) et ledit signal de données (VDA-0) en provenance de la cellule de mémoire (110MA-0) pour sortir un second signal (Vsaref) correspondant audit signal de référence (VREF) en tant qu'autre signal d'entrée vers ledit amplificateur différentiel (150A-0) et pour amener ledit second signal (Vsaref) à suivre ledit premier signal (Vsain) lorsque ledit signal de données (VDA-0) est excessivement grand. 8. Dispositif de mémoire à semiconducteur selon la revendication 7, caractérisé en ce que ledit second circuit inverseur (320A-0) est conçu pour décaler sa valeur de seuil d'entrée par rapport audit signal de référence (VREF) en provenance de la cellule de référence (110MR) selon ledit signal de données (VDA-0) en provenance de la cellule de mémoire (110MA-0). 9. Dispositif de mémoire à semiconducteur selon la revendication 7, caractérisé en ce que ledit premier circuit inverseur (310A-0) comprend un premier transistor (311A-0) d'un premier type de conductivité ayant une électrode de commande alimentée par ledit signal de données (VDA-0) en provenance de la cellule de mémoire (110MA-0) et un chemin de courant dont une extrémité particulière est reliée à une première alimentation en courant ; et un deuxième transistor (313A-0) d'un second type de conductivité relié entre l'autre extrémité dudit chemin de courant dudit premier transistor (311A-0) et une seconde alimentation en courant en tant que charge ; ledit second circuit inverseur (320A-0) comprenant un troisième transistor (321A-0) dudit premier type de conductivité ayant une électrode de commande alimentée par ledit signal de référence (VREF) en provenance de la cellule de référence (110MR) et un chemin de courant dont une extrémité particulière est reliée à ladite première alimentation en courant ; un quatrième transistor (322A-0) dudit premier type de conductivité ayant une électrode de commande alimentée par ledit signal de données (VDA-0) en provenance de la cellule de mémoire (110MA-0) et un chemin de courant dont une extrémité particulière est reliée à l'autre extrémité dudit chemin de courant dudit troisième transistor (321A-0) ; et un cinquième transistor (323A-0) dudit second type de conductivité relié entre l'autre extrémité dudit chemin de courant dudit quatrième transistor (322A-0) et ladite seconde alimentation en courant en tant que charge ; ledit premier circuit inverseur (310A-0) sortant un signal apparaissant entre ledit premier transistor (311A-0) et ledit deuxième transistor (313A-0) en tant que dit premier signal, et ledit second circuit inverseur (320A-0) sortant un signal apparaissant entre ledit quatrième transistor (322A-0) et ledit cinquième transistor (323A-0) en tant que dit second signal. 10. Dispositif de mémoire à semiconducteur selon la revendication 7, caractérisé en ce que ledit premier circuit inverseur (310A-0) et ledit second circuit inverseur (320A-0) ont des caractéristiques d'entrée/sortie qui sont équivalentes. 11. Dispositif de mémoire à semiconducteur selon la revendication 1 ou la revendication 4, caractérisé en ce que ledit dispositif comprend de plus un circuit de limitation (400A-0) pour limiter une valeur de crête dudit signal de données (VDA-0) reçu par ledit amplificateur différentiel (150A-0). 12. Dispositif de mémoire à semiconducteur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que ledit dispositif comprend de plus un générateur de signal de référence (110R, 120R, 130R, 140R, BLR, DLR) pour produire ledit signal de référence de façon constante.