FR 2803466 A1 20010706 FR 0000016 A 20000103 DISPOSITIF DE RECEPTION DE PAQUETS La présente invention concerne les transmissions en mode paquets de signaux en temps réel. Les signaux en question peuvent notamment être des signaux phonie. La transmission numérique d'un signal de phonie requiert échantillonnage du signal au niveau d'un dispositif de prise de son, ou plus généralement au niveau d'un émetteur. Dans une application en temps réel, par exemple pour la téléphonie, l'horloge du récepteur est synchronisée sur celle de l'émetteur, afin d'éviter les problèmes de dérive temporelle. Ces considérations s'appliquent également à d'autres types de signaux en temps réel, par exemple des signaux vidéo. II a été développé des protocoles permettant de transmettre des signaux en temps réel dans des réseaux de datagrammes. Dans le cas des réseaux fonctionnant selon le protocole IP ( Internet Protocol ), il s'agit notamment du protocole RTP ( Real Time Protocol ), qui fonctionne avec le protocole UDP ( User Datagram Protocol ) en couche transport. Chaque paquet RTP contient un en-tête comportant un numéro de séquence du paquet et une information de datation du paquet en relation avec l'horloge d'échantillonnage du signal. Cette information donne une date d'une portion de signal codée dans la partie utile du paquet, exprimée en nombre de cycles de l'horloge d'échantillonnage du signal, ou d'une autre horloge synchrone avec celle-ci. Le numéro de séquence permet de reconstituer séquence des paquets émis s'ils n'ont pas été reçus dans l'ordre et de détecter des paquets manquants. Si la réception d'un ou plusieurs paquets consécutifs est manquée, l'information de datation permet de déterminer le nombre d'échantillons de signal qui manquent, et donc le nombre d'échantillons substitution à insérer dans le flux de signal en temps réel reconstitué. L'information de datation peut être utilisée pour synchroniser le récepteur. La synchronisation requiert habituellement une régulation de la fréquence de l'horloge locale du récepteur, ce qui requiert des circuits dont il serait souhaitable de pouvoir se dispenser, particulièrement lorsque le dispositif recevant les paquets les retransmet de manière synchrone vers d'autres unités. La présente invention a pour but de répondre au besoin ci-dessus. L'invention propose ainsi un dispositif de réception de paquets contenant chacun des informations de codage d'un signal en temps réel un en-tête comportant une information de datation du paquet en relation avec horloge d'échantillonnage du signal, comprenant - des moyens de mémorisation d'échantillons ; - des moyens de traitement de paquets pour enregistrer, dans les moyens de mémorisation, une file d'attente d'échantillons de signal obtenus a partir des paquets reçus de manière asynchrone, les échantillons de la file d'attente étant ordonnancés conformément aux informations de datation contenues dans les paquets ; - des moyens de transfert d'échantillons pour former, au rythme d'une horloge locale, un flux d'échantillons synchrone représentant le signal en temps réel, successivement transférés depuis la file d'attente ; et - des moyens de régulation pour commander les moyens de transfert de façon à limiter les variations du nombre d'échantillons de la file d'attente, en insérant ou en supprimant des échantillons dans le flux synchrone par rapport à ceux lus dans la file d'attente, en fonction de l'évolution du nombre d'échantillons enregistrés par les moyens de traitement de paquets dans les moyens de mémorisation au cours de périodes définies relativement à ladite horloge locale. Avec les fréquences d'échantillonnage usuelles, la suppression ou l'ajout d'un échantillon de signal audio est quasiment inaudible. Le dispositif selon l'invention en tire parti pour réguler le flux d'échantillons restitué de manière synchrone avec l'horloge locale, sans avoir à asservir la fréquence de cette horloge. Cette régulation est effectuée en observant le remplissage des moyens de mémorisation d'échantillons, afin de supprimer quelques échantillons lorsqu'un excès d'échantillons est enregistré en réponse à la réception des paquets, et pour en ajouter lorsqu'au contraire les moyens de mémorisation d'échantillons ont tendance à se vider. Les échantillons sont de préférence ajoutés ou supprimés de manière isolée. Ils pourraient toutefois être ajoutés ou supprimés petit groupe par petit groupe, à condition que la taille de ces groupes soit très petite par rapport au nombre d'échantillons résultant du traitement d'un paquet, afin que la manipulation reste peu perceptible. D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après d'exemples de réalisation non limitatifs, en référence aux dessins annexés, dans lesquels - la figure 1 est un schéma synoptique d'un système de transmission comportant un dispositif de réception selon l'invention ; - les figures 2 et 3 sont des organigrammes de procédures appliquées le dispositif de réception de la figure 1, respectivement lors de I réception d'un paquet et lors du transfert d'un bloc d'échantillons du f1 de sortie ; - la figure 4 est un schéma synoptique d'un autre système de transmission comportant un dispositif de réception selon l'invention. La figure 1 montre un dispositif émetteur 1 et un dispositif récepteur communiquant par l'intermédiaire d'un réseau 3 de type IP. Dans l'exemple considéré, l'émetteur 1 comporte un codeur audio 4, qui traite un signal de parole échantillonné à une fréquence Fe, par exemple 8 kHz. La fréquence d'échantillonnage employée par le codeur 4 est généree par division de fréquence à partir d'un oscillateur à quartz 5 dont la fréquence nominale est par exemple de 2,048 MHz. Dans l'exemple de la figure 1, le codeur de parole 4 est un codeur G.711 normalisé par l'Union Internationale des Télécommunications (UIT). Ce codeur délivre des échantillons en temps réel codés en MIC (modulation par impulsions codées, ou PCM, loi A ou loi #t), chaque échantillon étant codé sur un octet (débit de 64 kbitls). Le flux de sortie (D du codeur 4 est délivré à une interface 6 l'émetteur 1, qui insère les échantillons codés dans des paquets RTP émi dans des datagrammes IP sur le réseau 3 à destination du récepteur 2. De façon classique, chaque datagramme émis comporte un en-tête IP, suivi par un en-tête UDP et un en-tête RTP. L'en-tête IP indique notamment l'adresse IP de l'émetteur 1 et celle du récepteur 2. L'en-tête UDP indique un numéro de port logique UDP de l'émetteur 1, affecté au codeur 4, et un numéro de port UDP correspondant du récepteur 2. L'en-tête RT'P contient un numéro de séquence NP du paquet, codé sur 16 bits, et une information TS de datation du paquet. L'information de datation TS, codée sur 32 bits correspond au rang du premier échantillon du paquet dans le flux de sortie (D du codeur 4, modulo 232. Après les en-têtes, la partie utile du paquet RTP comporte N échantillons de signal MIC codé, correspondant à Nx125 g,s de parole. Dans la réalisation considérée ci-après à titre d'illustration, le nombre est constant, par exemple N = 40, et l'émetteur 1 ne met pas en oeuvre mécanisme de suppression de silence (consistant à ne pas transmettre, ou à transmettre à plus bas débit, lorsqu'il n'est pas détecté d'activité vocale dans le signal de parole traité par le codeur 4). Dans ce cas particulier, les données TS et NP sont redondantes puisqu'elles sont dans un rapport fixe N. En conséquence, il est équivalent pour le récepteur 2 de se fonder sur l'information de datation TS ou sur le numéro de séquence NP. Le récepteur 2 comprend également une interface 8 avec le réseau IP 3 pour traiter les datagrammes IP reçus de l'émetteur 1 et en extraire les échantillons de signal. Dans l'architecture représentée sur la figure 1, l'interface 8 est reliée au bus 9 d'un microprocesseur 10, auquel sont également reliés une mémoire RAM 11 et un dispositif synchrone 12 recevant un flux d'échantillons ('. Le dispositif synchrone 12 peut notamment être un décodeur G.711 associé à un dispositif de restitution du son pour restituer la parole en temps réel à un utilisateur. II peut également être un dispositif d'interface avec une liaison synchrone sur laquelle les échantillons G.711 sont réémis. Le dispositif synchrone 12 est piloté par un oscillateur à quartz 13, dont la fréquence nominale d'oscillation peut être identique à cel de l'oscillateur 5 de l'émetteur, afin de prendre en compte les échantill de signal à la fréquence Fe. Compte tenu des tolérances des quartz habituellement utilisés (environ 30 ppm sur la fréquence d'oscillation) et de la gamme de température à laquelle ils peuvent être soumis, chaque fréquence d'oscillation peut présenter un décalage allant jusqu'à 120 Hz par rapport à la fréquence nominale de 2,048 MHz. La dérive maximale entre l'émetteur et le récepteur est alors d'environ 240 Hz I 2,048 MHz, ce qui représente décalage d'un échantillon de signal tous les 8500 échantillons environ. Si on laisse s'accumuler ce décalage, des perturbations se produiront dans le signal restitué par le récepteur. Des mesures compensatrices sont donc prévues. La mémoire RAM sert à contenir une file d'attente de paquets reçus de manière asynchrone sur l'interface 8 avant d'être transférés de manière synchrone vers le dispositif 12. La mémoire 11 comporte L adresses numérotées de 0 à L-1, pouvant contenir chacun un octet. A titre d'exemple, L = 8000, ce qui représente une capacité d'une seconde de parole. L'interface 8 et le dispositif 12 sont des unités périphériques vis-à-vis du processeur 10 qui les commande pour qu'elles effectuent des cycles d'accès direct en mémoire (DMA, Direct Memory Access ) pour respectivement écrire et lire des échantillons dans la mémoire 1 Le processeur 10 commande l'interface 8 pour qu'elle effectue des cycles d'écriture DMA dans la mémoire 11, chaque cycle comprenant par exemple l'écriture de L octets à partir de l'emplacement 0 jusqu'à l'emplacement L-1. Ces cycles DMA se succèdent, de telle sorte que les écritures dans la mémoire 11 sont effectuées de façon circulaire. L'interface 8 applique une procédure pour constituer I file d'attente, c'est-à-dire mettre les paquets dans l'ordre des numéros de séquence, et écrire leurs échantillons dans la mémoire de paquets 11. Si des paquets sont reçus trop tardivement, l'interface 8 les supprime. En outre, les paquets qui ne sont pas reçus en temps utile sont remplacés par des paquets de substitution (par exemple répétition du paquet précédent ou paquet de silence). La figure 2 montre un exemple d'une telle procédure exécutable par l'interface 8 à réception d'un paquet RTP portant le numéro de séquence NP. Dans cet exemple, l'interface 8 comporte une mémoire tampon ayant Q emplacements capables de mémoriser chacun les octets de données d'un paquet, soit une capacité de NxQ octets. Dans les notations de la figure 2 - NS désigne le numéro de séquence du prochain paquet à écrire dans la mémoire 11 (NS = 0 à l'initial isation) ; - occ(i) est un bit indiquant, pour 0 - a est un entier égal au nombre de paquets reçus en attente de transfert vers la mémoire 11 (à l'initialisation, a = 0) ; - TDATA désigne les N octets du dernier paquet transféré dans la mémoire 11, stockés dans un registre pour former les éventuels paquets de substitution (à l'initial isation, on peut prendre des octets nuls dans TDATA, ce qui correspond à un paquet de silence) ; - q désigne un emplacement disponible dans la mémoire tampon pour écrire les N octets du prochain paquet reçu (à l'initial isation, q = 0). A réception du paquet NP, les N octets de données paquet sont écrites à l'emplacement q de la mémoire tampon, et la variable 5 est prise égale à l'écart NP-NS entre le numéro de séquence du paquet reçu et le numéro de séquence du prochain paquet à transférer (étape 20 la figure 2). Si 5 Le paquet peut être pris en compte quand 5 >_ 0 au test . L'entier a est alors incrémenté d'une unité à l'étape 22. Si Si 5 >_ Q au test 23, ou si a >_ Q au test 25, l'interface 8 transfère un ou plusieurs paquets vers la mémoire 11. Dans l'exemple de la figure 2, ceci est effectué dans une boucle 30-37 initialisée par i = 0 à l'étape 30. Si le paquet de rang NP-8+i a bien été reçu (occ(i) = 1 test 31 ), les N octets de ce paquet sont lus à l'emplacement Liste(i), chargés dans le registre TDATA à l'étape 32, puis transférés en mode DMA vers mémoire 11 à l'étape 33. En outre, le bit occ(i) est ramené à 0, et l'entier a est décrémenté d'une unité. Si le paquet de rang NP-5+i n'a pas été reçu (occ(i)=0 test 31), un paquet de substitution correspondant aux N octets du registre TDATA est transféré vers la mémoire 11 à l'étape 34, et l'entier a est décrementé d'une unité, sans descendre sous la valeur plancher a = 1. Les N octets TDATA sont ensuite mis à zéro à l'étape 35. Avec cette méthode, le paquet de substitution de rang NS correspond à la répétition du paquet NS-1 ' celui-ci a été correctement reçu, et à un paquet de silence sinon. Après l'étape 33 ou 35, le numéro de séquence est incrémenté d'une unité à l'étape 36, et l'index i est également incrémenté, modulo Q. A l'issue de l'étape 36, si NP > NS+Q-1 (test 37), la procédure revient à l'étape 31 pour transférer un autre paquet vers la mémoire 11. Sinon, un décalage est effectué dans les tableaux Liste et occ pour les mettre à jour, dans une boucle 38-41. A l'initialisation 38 de cette boucle, j = 0 et l'index i conserve la valeur qu'il avait à l'issue de la dernière itération de la boucle 30-37. A l'étape 39, les valeurs Liste(i) et occ(i) sont transférées dans Liste(j) et occ(j). Si j _ Q, cette mise à jour du pointeur q est précédée à l'etape 43 par l'écriture des valeurs respectives 1 et q dans les variables occ(Q-1) et Liste(Q-1). La lecture des échantillons de signal dans la mémoire 11, qui forme le flux de signal (D' est également effectuée lors de cycles de transfert DMA, effectués par le dispositif synchrone 12 sous le contrôle du processeur 10. Au cours de chaque cycle, le dispositif 12 transfère un bloc de M octets dans la mémoire 11 à sa cadence d'échantillons déduite de la fréquence d'oscillation du quartz 13. Le compteur d'adresse de lecture est incrémenté d'une unité (modulo L) à chaque échantillon lu, de sorte que la mémoire 11 est également lue avec un adressage circulaire. A la fin du transfert DMA de chaque bloc, le dispositif 12 adresse au processeur 10 un signal d'interruption. En reponse à ce signal, le processeur 10 initialise le prochain cycle de transfert , et fournit les commandes correspondantes au dispositif 12. La procédure appliquée par le processeur 10 pour commander ces cycles de transfert DMA peut être conforme à celle illustrée par la figure 3. Dans les notations de la figure 3 - NSo désigne le nombre de paquets qui, une fois qu'ils ont été écrits dans la mémoire 11, provoquent le début du transfert d'échantillons vers le dispositif synchrone 12 ; - P est un pointeur désignant l'adresse de début du transfert DMA effectué par le dispositif synchrone 12 sous le contrôle du processeur 10 - M désigne le nombre d'octets d'un bloc d'échantillons transféré au cours d'un cycle DMA par le dispositif 12 ; - t désigne le nombre d'octets qui ont été enregistrés dans la mémoire 11 jusqu'au moment où le processeur 10 initialise un cycle de transfert DMA vers le dispositif synchrone 12 ; - a est un entier mesurant un écart à rattraper entre les nombres d'échantillons écrits et lus dans la mémoire 11 : quand à 0, il y a un excès d'échantillons dans la mémoire 11 par rapport à ceux transférés dans le flux (D', et quand à La procédure représentée sur la figure 3 est lancée quand NS, paquets ont été écrits dans la mémoire 11 (test 50), ce que le processeur 10 peut vérifier en consultant la valeur courante de la variable NS de procédure selon la figure 2, ou en référence à l'adresse d'écriture courante dans la mémoire 11 par l'interface 8. Les variables P et 0 sont alors initialisées à 0 à l'étape 51. A l'étape 52, le processeur 10 commande un cycle de lecture en mode DMA par le dispositif synchrone 12, pour que soit transféré dans le flux (' un bloc de M octets à partir de l'adresse P modulo L. A l'étape suivante 53, le pointeur d'adresse P est augmenté de M unités; modulo L, et la variable t reçoit la valeur N.NS correspondant à l'adresse dans la mémoire 11 prochain octet qui sera écrit par l'interface 8. Cette étape 53 termine I traitement effectué par le processeur 10 relativement au bloc courant du flux ('. Le processeur 10 attend ensuite la réception du signal d'interruption par lequel le dispositif synchrone 12 lui indique qu'il a terminé le transfert du bloc courant (étape 54). A réception de ce signal d'interruption, le processeur 10 détermine à l'étape 56 le nombre d'octets que l'interface 8 a écrits dans la mémoire 11 pendant la lecture du dernier bloc de M échantillons (y compris les paquets de substitution). Ce nombre d est égal à N.NS-t, avec la nouvelle valeur courante du numéro de séquence NS (ou avec la nouvelle adresse d'accès DMA par l'interface 8, égale à N.NS). A l'étape 57, l'écart 0 est mis à jour en lui ajoutant la quantité d-M représentant l'accroissement (ou la réduction si d-M Si la nouvelle valeur de 0 est inférieure à un seuil négatif ou nul -Omax (test 58), le pointeur de début de transfert DMA depuis la mémoire 11 est reculé de Z octets, c'est-à-dire que le nombre P est diminué de Z unités modulo L, et l'écart à est augmenté de Z unités à l'étape 59. Si la nouvelle valeur de à est supérieure au seuil +Amax (test 60), le pointeur de début de transfert DMA depuis la mémoire 11 est avancé de Z unités, c'est-à-dire que le nombre P est augmenté de Z unités modulo L, et l'écart est diminué de Z unités à l'étape 61. Quand -Amax Si l'horloge d'émission et l'horloge de réception sont synchrones, et si les paquets RTP sont reçus avec une gigue temporelle inferieure à la taille de la zone tampon de l'interface 8, l'écart à reste toujours , et la formation du flux synchrone 0' résulte des transferts DMA successifs blocs de M octets à partir d'adresses régulièrement espacées. S'il existe une dérive entre les horloges d'émission et de réception, il y aura des cycles de transfert DMA à l'issue desquels A Amax. Quand A Quand A > +Amax, la mémoire 11 tend à se remplir plus vite qu'elle se vide, et le décalage du pointeur P à l'étape 61 provoque la suppression de Z échantillons dans le flux (D' pour compenser cette dérive. Dans la réalisation préférée, on prend Z = 1. On peut prendre M = L, le transfert DMA par le dispositif 12 consistant alors à lire l'intégralité de la mémoire 11. II est à noter que le nombre M n'est pas nécessairement constant. On pourrait par exemple prendre M = L+Z quand A Amax. Dans ce dernier cas, les Z échantillons dupliqués ou supprimés se trouvent au début du prochain bloc transféré si le pointeur P est géré comme indiqué sur la figure 3, ou à la fin de ce bloc si on prend systématiquement P = 0. La réalisation précédente est fondée sur des paquets de taille constante (N octets), sans mécanisme de suppression de silence. Dans ce cas, l'information de datation TS contenue dans chaque paquet RTP est redondante avec le numéro de séquence NP (car TS = N.NP), ce qui explique que seul NP ait été pris en compte dans l'exemple décrit ci-dessus. Si la taille des paquets est variable et/ou si un mécanisme de suppression de silence est employé par l'emetteur, les adresses d'écriture dans la mémoire 11 par l'interface 8, et donc différences d mesurées pour réguler le flux (D', sont simplement déterminées sur la base des informations TS obtenues dans les paquets reçus. Dans la variante de réalisation représentée sur la figure le signal numérique contenu dans les paquets RTP ne consiste pas directement en des échantillons de signal en temps réel, mais représente des trames de signal codé, générées par un vocodeur. Ces trames peuvent être produites par un vocodeur normalisé par FUIT, G.729 dans l'exemple représenté encore G.723 etc.). Le codeur 4' de l'émetteur 1 dispose d'échantillons signal en temps réel, numérisé de manière synchrone avec une horloge échantillon obtenue par division de la fréquence d'oscillation du quartz 5, et transforme trames codées synchrones avec cette horloge. La numérisation du signal peut avoir été effectuée au niveau de l'émetteur avec une horloge issue de l'oscillateur 5 (cas où l'émetteur 1 est un terminal de téléphonie sur IP, par exemple), ou elle peut avoir été effectuée par un convertisseur distant, les horloges échantillon du convertisseur et du codeur 4' étant synchronisées (cas 1 l'émetteur 1 forme une interface entre un réseau IP et une liai numérique synchrone, par exemple). Au niveau du dispositif récepteur 2, l'interface IP 8 transfère la partie utile des paquets RTP de la même manière que précédemment dans une mémoire 11A contenant des trames codées. En fonction du remplissage de cette mémoire 11A, le processeur 10 commande le décodage des trames mémorisées, pour reconstituer des échantillons du signal en temps réel transférés dans une autre mémoire 11 B. Ce décodage est effectué de manière asynchrone, par le processeur 10 lui-même ou par un décodeur G.729 périphérique 15 relié au bus 9. Le dispositif synchrone 12 peut alors lire les échantillons de signal dans la mémoire 11B de la même manière que précédemment. Plutôt que d'être simplement recopiées, les trames de substitution peuvent être déterminées, de façon connue en soi, par une interpolation de paramètres du vocodeur effectuée par le décodeur. Le processus de régulation précédemment décrit est purement logiciel, ce qui évite d'avoir un circuit spécial pour asservir la fréquence de l'oscillateur 13 du dispositif synchrone 12. La régulation du flux (D', qui évite dérives temporelles par rapport au flux (D formé au niveau de l'émetteur , résulte d'une mesure de la quantité de signal reçu (y compris les paquets de substitution) cours de périodes définies par rapport à l'horloge locale générée par l'oscillateur 13. Chacune de ces périodes correspond transfert DMA d'un bloc vers le dispositif 12. En variante, chacune de ces périodes pourrait correspondre au transfert d'un nombre donné K de blocs, ce qui permet de moyenner les fluctuations nombre d d'échantillons enregistrés par l'interface dans la mémoire 11 cours des périodes définies relativement à l'horloge locale, dues au caractère irrégulier de la réception des datagrammes IP .(dans l'exemple précédent, K = 1). REVENDICATIONS 1. Dispositif de réception de paquets contenant chacun informations de codage d'un signal en temps réel et un en-tête comportant information de datation du paquet en relation avec une horloge d'échantillonnage du signal, comprenant - des moyens de mémorisation d'échantillons (11) ; - des moyens de traitement de paquets (8) pour enregistrer, dans les moyens de mémorisation, une file d'attente d'échantillons de signal obtenus à partir des paquets reçus de manière asynchrone, échantillons de la file d'attente étant ordonnancés conformément informations de datation contenues dans les paquets ; - des moyens de transfert d'échantillons (12) pour former, au rythme d'une horloge locale, un flux d'échantillons synchrone ( V ) représentant le signal en temps réel, successivement transférés depuis la file d'attente, et caractérisé par - des moyens de régulation (10) pour commander les moyens de transfert de façon à limiter les variations du nombre d'échantillons de la file d'attente, en insérant ou en supprimant des échantillons dans le flux synchrone par rapport à ceux lus dans la file d'attente, en fonction de l'évolution du nombre d'échantillons enregistrés par les moyens de traitement de paquets dans les moyens de mémorisation au cours de périodes définies relativement à ladite horloge locale. 2. Dispositif selon la revendication 1, dans lequel les moyens de régulation comprennent un processeur (10), et dans lequel les moyens de traitement de paquets (8) et les moyens de transfert (12) sont agencés pour accéder aux moyens de mémorisation (11) en mode d'accès direct en mémoire sous le contrôle dudit processeur. 3. Dispositif selon la revendication 2, dans lequel lesdites périodes définies relativement à l'horloge locale correspondent à la lecture, par les moyens de transfert (12), d'un nombre déterminé de blocs d'échantillons dans les moyens de mémorisation (11), en mode d'accès direct en mémoire sous le contrôle du processeur (10). 4. Dispositif selon la revendication 2 ou 3, dans lequel l'insertion ou la suppression d'échantillons dans la file d'attente par le processeur 0) comporte un décalage d'adresse de début de lecture en mode d'accès direct en mémoire par les moyens de transfert (12). 5. Dispositif selon la revendication 2 ou 3, dans lequel l'insertion la suppression d'échantillons dans la file d'attente par le processeur comporte un réglage du nombre d'échantillons lus en mode d'accès direct mémoire par les moyens de transfert (12). 6. Dispositif selon l'une quelconque des revendications précédentes, dans lequel moyens de transfert (12) sont agencés pour former ledit flux ( V ) par blocs d'échantillons successifs au rythme de l'horloge locale, et dans lequel le nombre d'échantillons insérés ou supprimés dans la file d'attente les moyens régulation (10) au cours du transfert de chaque bloc est sensiblement plus faible que le nombre d'échantillons obtenus à partir d'un paquet. 7. Dispositif selon la revendication 6, dans lequel le nombre d'échantillons insérés ou supprimés dans la file d'attente par les moyens de régulation (1 cours du transfert de chaque bloc est de 0 ou 1. 8. Dispositif selon l'une quelconque des revendications précédentes, dans lequel -tête de chaque paquet comporte un numéro de séquence du paquet, et dans lequel les moyens de traitement de paquets (8) sont agencés pour analyser les numéros de séquence contenus dans les paquets reçus afin d'ordonnancer les échantillons de la file d'attente sur la base des numéros de séquence, d'insérer des échantillons de substitution dans la file d'attente pour compenser des paquets non reçus en temps utile et de supprimer des paquets reçus tardivement.