FR 2804555 A1 20010803 FR 0012026 A 20000921 DISPOSITIF D'ARBITRAGE SANS NIVEAU DE TENSION METASTABLE A LA SORTIE La présente invention concerne d'une manière générale des circuits électroniques numériques et plus particulièrement des circuits intégrés numériques qui déterminent quel signal est arrivé en premier. On utilise des arbitres dans des instruments électroniques numériques afin de déterminer quel signal est arrivé en premier. Cette fonction trouve de nombreuses utilisations dans les instruments électroniques modernes. Certaines de ces utilisations comprennent l'arbitrage de ressources au cours duquel deux dispositifs sont en compétition pour une ressource unique (par exemple une mémoire ou un bus de signal) en envoyant un signal à un arbitre. L'arbitre détermine quel dispositif s'est signalé en premier pour la ressource et peut ensuite autoriser ce dispositif à utiliser cette ressource. Un autre exemple de l'utilité des arbitres est la comparaison de phase. Un arbitre, puisqu'il indique lequel de deux signaux est arrivé en premier, est utile comme comparateur de phase. Un excellent exemple de cette application est décrit dans une demande intitulée : SYSTEM AND METHOD FOR DESKEWING SYNCHRONOUS CLOCKS IN A VERY LARGE SCALE INTEGRATED CIRCUIT (SYSTEME ET PROCEDE POUR CORRIGER UN DEFAUT D'ALIGNEMENT D'HORLOGES SYNCHRONES DANS UN CIRCUIT INTEGRE A TRES GRANDE ECHELLE). Cette demande est communément détenue par le cessionnaire du présent document et est déposée auprès de l'Office des Brevets et des Marques des Etats-Unis. Cette demande porte le numéro d'extrait 10990470-1 de Hewlett-Packard. Un problème posé par les arbitres en général est l'apparition d'un état métastable. Si les deux signaux arrivent en même temps ou presque en même temps, l'arbitre prend généralement un état métastable. Lorsque cela se produit, les sorties peuvent passer à des niveaux de tension qui ne sont pas des niveaux logiques valides. Ces niveaux de tension peuvent être appelés niveaux de tension métastables . cet état peut durer pendant une période arbitraire. Un autre problème pouvant survenir est que certains circuits d'arbitrage peuvent avoir des sorties qui peuvent osciller lorsque les entrées oscillent. Autrement dit, les sorties peuvent ne pas être stables entre les arbitrages. Ces deux états, à savoir les niveaux logiques non valides et les sorties oscillantes, peuvent générer des problèmes pour le circuit qui les reçoit. Par conséquent, on a besoin de trouver une manière de réaliser un arbitre qui maintienne un état de sortie stable entre les arbitrages et qui ne propage toutefois jamais de niveau de tension métastable vers ses sorties. Dans un mode de réalisation préféré, l'invention propose un arbitre qui maintienne la stabilité entre les arbitrages sans propager de niveaux de tension métastables. Cet arbitre est tout à fait adapté à la fabrication de circuits intégrés monolithiques de même que d'autres technologies de circuits. De plus, le mode de réalisation préféré est mis en #uvre en utilisant des dispositifs à semi-conducteur en oxyde métallique complémentaire (CMOS). Les dispositifs et procédés CMOS sont communément utilisés dans de nombreux circuits VLSI ou autres conceptions de circuits intégrés, de telle sorte que ce mode de réalisation puisse être utilisé dans ces dispositifs. L'arbitre de la présente invention comprend un comparateur de phase recevant deux signaux d'entrée. Les sorties du comparateur de phase se propagent vers une première bascule de type SR. Les sorties de la première bascule de type SR se propagent vers une seconde bascule de type SR. Les sorties de la seconde bascule de type SR indiquent lequel des deux signaux d'entrée a changé en premier. D'autres aspects et avantages de la présente invention apparaîtront à partir de la description détaillée suivante, prise conjointement avec les dessins joints, illustrant à titre d'exemple les principes de l'invention. La figure 1 est un dessin schématique d'un arbitre selon la présente invention. L'arbitre de la présente invention comprend un comparateur de phase recevant deux signaux d'entrée. Les sorties du comparateur de phase se propagent vers une première bascule de type SR. Les sorties de la première bascule de type SR se propagent vers une seconde bascule de type SR. Les sorties de la seconde bascule de type SR indiquent lequel des deux signaux d'entrée a changé en premier. Si les deux entrées vers le comparateur de phase changent en même temps et à la même vitesse, cela amène le comparateur de phase à se mettre dans un état métastable. Pendant l'état métastable, les sorties du comparateur de phase laissent un bon niveau de tension logique et changent ensemble jusqu'à ce que l'état métastable cesse. Lorsque l'état métastable cesse, une sortie du comparateur de phase prend un état logique et l'autre sortie prend l'autre état logique. Les sorties du comparateur de phase se propagent vers une première bascule de type SR. Lorsque les sorties du comparateur de phase changent ensemble au cours d'un état métastable, les sorties de la première bascule de type SR soit ne changent pas du tout, soit changent moins que ce qui est nécessaire pour amener la seconde bascule de type SR à changer ses sorties. Ceci est dû à la rétroaction inhérente se produisant dans une bascule de type SR qui entraîne une hystérésis dans les bascules de type SR. Ainsi, les niveaux logiques qui ne sont pas bons délivrés par le comparateur de phase au cours de l'état métastable ne se propagent pas à la sortie de l'arbitre de la présente invention. La figure 1 est un dessin schématique d'un arbitre CMOS 100 selon la présente invention. Des signaux d'entrée IN1 et IN2 sont entrés dans le comparateur de phase 102. Ces signaux sont normalement à un niveau logique bas et l'arbitre 100 fonctionne pour déterminer lequel de ces signaux passe d'abord à un niveau logique élevé. Les sorties du comparateur de phase 102 sont les signaux Cl et C2. Ces signaux sont normalement tous deux à un niveau logique élevé jusqu'à ce qu'au moins une des entrées IN1 et IN2 commence la transition. Si IN1 effectue une transition avant IN2, alors la sortie C1 tombe à un niveau logique bas. De même, si IN2 effectue une transition avant IN1, alors la sortie C2 tombe à un niveau logique bas. Si à la fois IN1 et IN2 effectuent une transition en même temps, le comparateur de hase 102 entre dans un état métastable et les deux signaux Cl et C2 chutent ensemble jusqu'à ce que l'état métastable cesse au moment où l'un des deux signaux continue de chuter jusqu'à un niveau logique bas et l'autre remonte à un niveau logique élevé. Les signaux Cl et C2 sont entrés dans la bascule de type SR 104. La bascule SR 104 est fabriquée à partir de deux portes ET couplées transversalement GlA et G2A. Les sorties de la bascule SR 104 sont les signaux Il et 12. Ces signaux sont entrés dans la bascule de type SR 106. La bascule SR 106 est fabriquée à partir de deux portes ET couplées transversalement GlB et G2B. Les sorties de la bascule SR 106 sont les signaux 01 et 02. Lors d'un fonctionnement non métastable, lorsque Cl tombe à un niveau logique bas et que C2 reste à un niveau logique élevé, le signal Il passe à un niveau logique élevé s'il était bas à l'origine, ou reste à un niveau logique élevé s'il était élevé à l'origine et le signal 12 passe à un niveau logique bas s'il était élevé à l'origine ou reste à un niveau logique bas s'il était bas à l'origine. Cet état de fin, Il à un niveau logique élevé et 12 à un niveau logique bas, garantit que 02 est bas et que 01 est élevé. Ceci indique que INl a changé avant IN2. De la même manière, lorsque C2 tombe à un niveau logique bas et que C1 reste à un niveau logique élevé, le signal 12 passe à un niveau logique élevé s'il était bas à l'origine, ou reste à un niveau logique élevé s'il était élevé à l'origine, et le signal I1 passe à un niveau logique bas s'il était élevé à l'origine ou reste à un niveau logique bas s'il était bas à l'origine. Cet état de fin, 12 à un niveau logique élevé et Il à un niveau logique bas, garantit que 01 est bas et que 02 est élevé. Ceci indique que IN2 a changé avant IN1. Lorsque Cl et C2 chutent ensemble pendant un état métastable, la rétroaction fournie par Il et 12 aux autres entrées des portes ET GIA et G2A empêche la bascule SR 109 de changer d'état. Lorsque les deux signaux C1 et C2 sont raisonnablement proches d'un niveau logique très bas, cela peut amener l'un des signaux Il et 12 qui se trouve au niveau logique bas à commencer à fluctuer et à s'éloigner de ce niveau logique bas. Au même moment, cette fluctuation par rapport au niveau logique bas peut amener l'autre signal Il ou 12 qui est au niveau logique élevé à fluctuer et à s'éloigner du niveau logique élevé. Toutefois, l'amplitude à laquelle ces tensions métastables fluctuent et s'éloignent du niveau logique où elles se trouvaient ne suffit pas à changer la sortie de la bascule SR 106. Par conséquent, aucun niveau logique intermédiaire ou métastable ne se propage vers les sorties 01 et 02 jusqu'à ce que l'état métastable se résolve. Lorsque l'état métastable se résout, 01 et 02 peuvent effectuer une transition nette vers de nouveaux niveaux logiques, ou rester les mêmes, en fonction de la manière dont est résolu l'état métastable. Le comparateur de phase 102 du mode de réalisation préféré tel que représenté sur la figure 1 est maintenant décrit. L'entrée IN1 est reliée à la porte d'un MOSFET à canal N (NFET) MNlA. L'entrée IN1 est également reliée aux portes des MOSFET à canal P (PFET) MP2A et MPlB. L'entrée IN2 est reliée à la porte du NFET MNlB. L'entrée IN2 est également reliée aux portes des PFET MP2B et MPlA. La source de MPlA est reliée à une tension d'alimentation positive, VDD. Le drain de MPlA est relié à la source de MP2A. Le drain de MP2A est relié aux drains de MNlA et du PFET MP3A, et aux portes du PFET MP3B et du NFET MN2B. Ce nceud est également la sortie Cl du comparateur 102. La source de MNlA est reliée au drain du NFET MN2A. La source de MN2A est reliée à une tension d'alimentation négative, GND. La source de MP3B est reliée à une tension d'alimentation positive, VDD. La source de MPlB est reliée à une tension d'alimentation positive, VDD. Le drain de MPlB est relié à la source de MP2B. Le drain de MP2B est relié aux drains de MNlB et au PFET MP3B, et aux portes du PFET MP3A et du NFET MN2A. Ce noeud est également la sortie C2 du comparateur 102. La source de MNIB est reliée au drain du NFET MN2B. La source de MN2B est reliée à une tension d'alimentation négative, GND. La source de MP3A est reliée à une tension d'alimentation positive, VDD. D'après ce qui précède, il ressortira que l'invention propose un arbitre de signaux novateur et avantageux. Cet arbitre maintient la stabilité entre l'arbitration des signaux sans propager de niveaux de tension métastables. Cet arbitre est bien adapté pour être fabriqué dans des circuits intégrés monolithiques de même que d'autres technologies de circuits. Le mode de réalisation préféré est mis en #uvre en utilisant des dispositifs à semi-conducteur en oxyde métallique complémentaire (CMOS). Toutefois, puisque les blocs structurels de base utilisés dans la présente invention comprennent un comparateur de phase et des bascules qui existent sous une forme ou une autre dans presque toutes les technologies du procédé et des circuits, il peuvent également être mis en #uvre dans d'autres technologies de circuits tels que des circuits NMOS ou des circuits intégrés bipolaires. Bien qu'un mode de réalisation spécifique de l'invention ait été décrit et illustré, l'invention ne se limite pas aux formes ou agencements spécifiques des pièces ainsi décrites et illustrées. L'invention est seulement limitée par les revendications. REVENDICATIONS 1. Arbitre comprenant un comparateur de phase (102), ledit comparateur de phase ayant une première entrée, une seconde entrée, une première sortie, et une seconde sortie, caractérisé en ce que ladite première sortie et ladite seconde sortie peuvent changer pour passer d'un premier état de sortie à un état de sortie métastable lorsque ladite première entrée et ladite seconde sortie passent d'un premier niveau de tension à un second niveau de tension presque en même temps ; une première bascule (104) recevant les sorties du comparateur de phase (102) ; et une seconde bascule (106) recevant les sorties de la première bascule, les sorties de la seconde bascule indiquant lequel des signaux sur la première et la seconde entrée a changé en premier. 2. Arbitre selon la revendication 1, caractérisé en ce que ladite première bascule (104) est une bascule de type SR. 3. Arbitre selon la revendication 1, caractérisé en ce que ladite bascule (106) est une bascule de type SR 4. Arbitre comprenant un comparateur de phase (102), ledit comparateur de phase ayant une première entrée, une seconde entrée, une première sortie, et une seconde sortie, caractérisé en ce que ladite première sortie et ladite seconde sortie peuvent changer pour passer d'un premier état de sortie à un état de sortie métastable lorsque ladite première entrée et ladite seconde sortie passent d'un premier niveau de tension à un second niveau de tension presque en même temps ; un premier circuit de rétroaction (104) recevant ladite première sortie et ladite seconde sortie et produisant une première sortie de circuit de rétroaction et une seconde sortie de circuit de rétroaction ; et, un second circuit de rétroaction (106) recevant ladite première sortie de circuit de rétroaction et ladite seconde sortie de circuit de rétroaction. 5. Arbitre selon la revendication 4, caractérisé en ce que ledit premier circuit de rétroaction a une hystérésis. 6. Arbitre selon la revendication 5, caractérisé en ce que ledit second circuit de rétroaction a une hystérésis. 7. Procédé pour effectuer un arbitrage entre des signaux, comprenant les étapes consistant à comparer un premier signal et un second signal l'un avec l'autre, le résultat de ladite comparaison pouvant être un état métastable ou un état stable ; bloquer seulement ledit état stable. 8. Procédé pour effectuer un arbitrage selon la revendication 7, caractérisé en ce que ladite étape de blocage comprend le blocage et la propagation dudit état stable vers une seconde étape de blocage ; et, la propagation de l'état métastable non bloqué jusqu'à ladite seconde étape de blocage. 9. Procédé selon la revendication 8, comprenant en outre l'étape consistant à bloquer ledit état stable lors de la seconde étape de blocage et à ne pas bloquer l'état métastable lors de ladite seconde étape de blocage. 10. Arbitre comprenant des moyens de comparaison de phase (102) qui peuvent entrer dans un état métastable produisant des tensions métastables sur au moins une sortie ; des moyens de blocage (104) qui reçoivent lesdites tensions métastables ; et, des moyens de sortie (106) qui reçoivent un signal bloqué provenant desdits moyens de blocage et qui produisent un signal de sortie sans tensions métastables.