FR 2796757 A1 20010126 FR 0009313 A 20000717 PROCEDE DE FABRICATION DE SUBSTRAT SOI ET DISPOSITIF A SEMICONDUCTEUR La présente invention concerne un procédé de fabrication d'un substrat en silicium (qu'on appelle dans toute la description un substrat SOI ("Silicon On Insulator", c'est-à-dire silicium sur isolant)) comprenant une couche d'oxyde de silicium enterrée immédiatement au-dessous d'une pellicule mince de silicium remplissant la fonction d'une couche ac tive. Lorsqu'on forme un dispositif sur le substrat SOI ayant à l'inté rieur la couche d'oxyde de silicium enterrée, comme décrit ci-dessus, le dispositif peut être isolé du substrat de façon fiable. Par conséquent, un courant de fuite entre éléments est réduit et il est possible de former un dispositif ayant d'excellentes performances (courant d'attaque, vitesse de réponse, etc.). En outre, une région d'isolation entre éléments telle qu'une tranchée peut ne pas être formée de façon profonde et il est pos sible d'éviter qu'elle s'étale transversalement, pour parvenir à un perfec tionnement supplémentaire. De ce fait, le substrat SOI est appliqué par exemple à un dispositif de haute fréquence utilisé dans la bande des gi gahertz, un microprocesseur rapide ou un élément à faible consommation de puissance. On peut fabriquer un tel substrat SOI par divers procédés tels qu'un procédé SOS (silicium sur saphir), ou un procédé SIMOX ("separation by implanted oxygen", ou séparation par oxygène implanté). On envisage maintenant un procédé d'assemblage pour fabriquer un substrat SOI en assemblant l'une à l'autre une tranche d'assemblage ayant une partie de couche d'oxyde de silicium enterrée, et une tranche de base remplissant la fonction d'un substrat de support. On décrira en se référant à la figure 26 un procédé classique de fabrication d'un substrat SOI employant le procédé d'assemblage. Premièrement, on immerge dans une solution d'ionisation une tranche d'assemblage 1 consistant en un monocristal de silicium. On applique un champ électrique entre la tranche d'assemblage et la solution d'ionisation pour ioniser des atomes de silicium présents sur les surfaces principales de la tranche d'assemblage 1, et pour dissoudre cette dernière dans la solution d'ionisation (en effectuant ce qu'on appelle l'anodisation). A ce moment, la dissolution progresse de manière hétérogène sur l'une des surfaces principales de la tranche d'assemblage 1, et une couche de sili cium poreuse (une couche de silicium ayant de nombreux petits sillons ou cavités répartis dans le cristal) 15 est formée sur cette surface princi pale. Ensuite, on forme une couche monocristalline de silicium 4 sur une surface de la couche de silicium poreuse 15, par épitaxie. On oxyde la totalité de la surface de la tranche d'assemblage 1 pour former une couche d'oxyde de silicium 5. Ensuite, on assemble une tranche de base 2, consistant en un monocristal de silicium, à la surface principale de la tranche d'assemblage 1 comportant la couche de silicium poreuse 15. La tranche d'assemblage 1 et la tranche de base 2 assemblées l'une à l'au tre sont chauffées à une température d'au moins 900 C, par exemple, pour renforcer le degré d'adhérence entre elles. La tranche d'assemblage 1 est enlevée par polissage de la surface principale opposée à celle comportant la couche de silicium po reuse 15, qui remplit la fonction d'un élément d'arrêt, et ensuite la cou che de silicium poreuse 15 est enlevée en immergeant la tranche de base 2, qui est en contact intime avec la structure multicouche comprenant la couche de silicium poreuse 15, la couche monocristalline de silicium 4 et la couche d'oxyde de silicium 5, dans une solution consistant en un mé lange d'une solution d'acide fluorhydrique et de peroxyde d'hydrogène à l'état aqueux. On obtient ainsi un substrat SOI ayant la couche d'oxyde de silicium 5 à titre de couche d'oxyde de silicium enterrée. Comme décrit ci-dessus, la couche de silicium poreuse 15 est employée à titre d'élément d'arrêt lorsqu'on enlève la couche d'assem blage 1 dans le procédé d'assemblage classique. Ceci vient du fait que la couche de silicium poreuse 15 présente une sélectivité par rapport au silicium monocristallin dans le polissage, à cause de son état cristallin grossier. Cependant, l'état cristallin de la couche de silicium poreuse 15 est désavantageusement irrégulier. Par conséquent, lorsque la couche monocristalline de silicium 4 est formée sur la surface de la couche de silicium poreuse 15, elle donne lieu aisément à des défauts de cristal. De tels défauts de cristal dans la couche monocristalline de silicium 4 peu vent influencer l'état cristallin de la couche d'oxyde de silicium 5 qui est formée à la suite de la couche monocristalline de silicium 4, ce qui con duit à nouveau à la génération d'un courant de fuite entre les éléments. En outre, la couche de silicium poreuse 15 remplissant simple ment la fonction d'un élément d'arrêt d'attaque doit être enlevée après l'étape d'assemblage. La couche de silicium poreuse 15 ne peut pas être employée à titre de couche (qu'on appelle ci-après une couche de forma tion de dispositif) pour former le dispositif sur la surface du substrat SOI, à cause de son état cristallin inférieur. Cependant, ceci est inefficace lorsqu'on considère l'utilisation effective de la matière première. Selon un premier aspect de la présente invention, un procédé de fabrication d'un substrat SOI comprend des étapes (a) à (f) qui sont les suivantes : (a) on forme une couche monocristalline de silicium- germanium sur une surface principale d'une tranche d'assemblage con sistant en un monocristal de silicium, (b) on forme une couche monocris- taliine de silicium sur une surface de la couche monocristalline de sili- cium-germanium, (c) on oxyde une surface de la couche monocristalline de silicium, (d) on assemble une tranche de base consistant en un mono- cristal de silicium, à la surface oxydée de la couche monocristalline de silicium, (e) on chauffe la tranche d'assemblage et la tranche de base pour renforcer le degré d'adhérence entre elles, et (f) on enlève la tran che d'assemblage. Dans le procédé de fabrication d'un substrat SOI conforme au premier aspect, la couche monocristalline de silicium-germanium pré sentant une faible irrégularité dans son état cristallin et ayant une sélec tivité pour le monocristal de silicium formant la couche d'assemblage, oc casionne difficilement des défauts cristallins dans la couche monocristal- line de silicium et permet de façon fiable l'enlèvement de la tranche d'as semblage. En outre, la couche monocristalline de silicium-germanium peut être employée à titre de couche de formation de dispositif sur le substrat SOI. Selon un second aspect de la présente invention, le procédé de fabrication d'un substrat SOI conforme au premier aspect comprend en outre une étape (g) consistant à réduire jusqu'à une valeur déterminée l'épaisseur de la couche monocristalline de silicium-germanium, à la suite de l'étape (f). Dans le procédé de fabrication d'un substrat SOI conforme au second aspect, l'épaisseur de la couche monocristalline de silicium- germanium peut être fixée à un niveau approprié pour remplir la fonction d'une couche de formation de dispositif. Selon une variante, la couche monocristalline de silicium-germanium peut être complètement enlevée pour la fabrication d'un substrat SOI général, comprenant seulement une couche d'oxyde de silicium enterrée et une couche de silicium sur la tranche de base. Selon un troisième aspect de la présente invention, une partie de la tranche d'assemblage en contact avec la couche monocristalline de silicium-germanium est enlevée par polissage chimio-mécanique ou par attaque par voie humide à l'étape (f), et la couche monocristalline de sili- cium-germanium est enlevée par attaque par voie humide à l'étape (g). Dans le procédé de fabrication d'un substrat SOI conforme au troisième aspect, on n'utilise pas une attaque par plasma, mais un polis sage chimio-mécanique ou une attaque par voie humide, pour achever l'enlèvement de la tranche d'assemblage, grâce à quoi la couche mono- cristalline de silicium-germanium a une faible possibilité d'occasionner des défauts cristallins. En outre, la couche monocristalline de silicium- germanium est enlevée par attaque par voie humide, grâce à quoi la cou che monocristalline de silicium-germanium et la couche monocristalline de silicium ont une faible possibilité d'occasionner des défauts cristallins. Selon un quatrième aspect de la présente invention, le procédé de fabrication d'un substrat SOI conforme au premier aspect comprend en outre des étapes (g) à (i) qui sont les suivantes : (g) on forme une couche de masque sur la couche monocristalline de silicium-germanium après l'étape (f), (h) on définit un motif dans la couche de masque par photolithographie, et (i) on enlève une partie de la couche monocristal- line de silicium-germanium qui n'est pas recouverte par la couche de masque, en employant à titre de masque la couche de masque dans laquelle on a défini un motif. Dans le procédé de fabrication d'un substrat SOI conforme au quatrième aspect de la présente invention, la couche monocristalline de silicium-germanium peut être soumise à une opération de définition de motif arbitraire pour remplir la fonction d'une couche de formation de dis positif. Selon un cinquième aspect de la présente invention, le procédé de fabrication d'un substrat SOI conforme au quatrième aspect comprend en outre une étape (j) consistant à oxyder la partie de la couche mono- cristalline de silicium-germanium qui n'est pas recouverte par le masque après l'étape (h), avant l'étape (i), pour enlever la partie oxydée de la couche monocristalline de silicium-germanium par attaque par voie hu mide à l'étape (i). Dans le procédé de fabrication d'un substrat SOI conforme au cinquième aspect, la partie oxydée de la couche monocristalline de sili- cium-germanium est enlevée non pas par attaque par plasma, mais par attaque par voie humide lorsque la couche monocristalline de silicium- germanium est soumise à une opération de définition de motif arbitraire pour remplir la fonction d'une couche de formation de dispositif, grâce à quoi la couche monocristalline de silicium-germanium et la couche mono- cristalline de silicium ont une faible possibilité d'occasionner des défauts cristallins. Selon un sixième aspect de la présente invention, la couche de masque a une structure multicouche obtenue en formant une pellicule de nitrure de silicium sur la surface supérieure d'une pellicule d'oxyde de silicium, et une pellicule de matière de réserve photosensible est formée sur une surface de la structure multicouche et un motif est défini dans la pellicule de matière de réserve photosensible par photolithographie, pour définir un motif dans la couche de masque en enlevant une partie de la structure multicouche qui n'est pas recouverte par la pellicule de matière de réserve photosensible, en employant la pellicule de matière de ré- serve photosensible à titre de masque à l'étape (h). Dans le procédé de fabrication d'un substrat SOI conforme au sixième aspect, la pellicule de nitrure de silicium remplit la fonction d'une pellicule anti-oxydation dans une onzième étape ultérieure, tandis que la pellicule d'oxyde de silicium empêche l'azote contenu dans la pellicule de nitrure de silicium de pénétrer dans la surface de la tranche. Selon un septième aspect de la présente invention, la couche monocristalline de silicium-germanium est employée à titre de couche de formation de dispositif. Dans le procédé de fabrication d'un substrat SOI conforme au septième aspect, l'état cristallin de la couche monocristalline de silicium- germanium est excellent au point de permettre la fabrication d'un dispo sitif ayant une excellente tension de claquage. En outre, la mobilité de trous dans la couche monocristalline de silicium-germanium est supé rieure à celle dans le silicium, et par conséquent la vitesse de fonction nement du dispositif peut être augmentée. Selon un huitième aspect de la présente invention, la couche de formation de dispositif est employée à titre de canal et de région de source/drain d'un transistor à effet de champ MOS. Dans le procédé de fabrication d'un substrat SOI conforme au huitième aspect, l'état cristallin de la couche monocristalline de silicium- germanium est excellent au point de permettre de fabriquer un transistor à effet de champ MOS ayant une excellente tension de claquage. En ou tre, la mobilité de trous est plus élevée que dans le silicium, et par con séquent la vitesse de fonctionnement d'un transistor à effet de champ MOS à canal P peut être augmentée. Selon un neuvième aspect de la présente invention, une partie de la couche monocristalline de silicium mise à nu par l'enlèvement de la couche monocristalline de silicium-germanium est employée à titre de ca nal et de région de source/drain, comme dans un transistor à effet de champ MOS à canal N inclus dans le transistor à effet de champ MOS. Dans le procédé de fabrication d'un substrat SOI conforme au neuvième aspect, la couche monocristalline de silicium est employée pour le canal, grâce à quoi la vitesse de fonctionnement du transistor à effet de champ MOS à canal N est plus élevée que dans le cas où on uti- lise pour le canal la couche monocristalline de silicium-germanium. Selon un dixième aspect de la présente invention, la couche de formation de dispositif est une partie de détection infrarouge d'un détec teur infrarouge. Dans le procédé de fabrication d'un substrat SOI conforme au dixième aspect, l'état cristallin de la couche monocristalline de silicium- germanium est excellent au point de permettre la fabrication d'un détec teur infrarouge ayant une excellente sensibilité de détection. Selon un onzième aspect de la présente invention, une autre couche monocristalline de silicium est en outre formée sur la surface su périeure de la couche monocristalline de silicium-germanium, la couche de formation de dispositif est une couche de base d'un transistor bipo laire à hétérojonction, une couche parmi la couche monocristalline de si licium formée sur la surface supérieure de la couche monocristalline de silicium-germanium, et la couche monocristalline de silicium présente sur la surface inférieure de la couche monocristalline de silicium-germanium, est une couche de collecteur du transistor bipolaire à hétérojonction, et l'autre est une couche d'émetteur du transistor bipolaire à hétérojonction. Dans le procédé de fabrication d'un substrat SOI conforme au onzième aspect, l'état cristallin de la couche monocristalline de silicium- germanium est excellent au point de permettre la fabrication d'une hété- rojonction ayant un petit nombre d'états d'interface. En outre, l'état cris tallin de la couche monocristalline de silicium-germanium est excellent au point de permettre la fabrication d'un transistor bipolaire à hétérojonction ayant une excellente tension de claquage. De plus, la mobilité de trous dans la couche monocristalline de silicium-germanium est plus élevée que dans le silicium, et par conséquent la vitesse de fonctionnement d'un transistor bipolaire à hétérojonction PNP peut être augmentée. Selon un douzième aspect de la présente invention, un procédé de fabrication d'un substrat SOI comprend des étapes (a) à (c) qui sont les suivantes : (a) on forme une couche de masque sur une surface d'un substrat S01 comprenant une tranche de base consistant en un mono- cristal de silicium, une pellicule d'oxyde de silicium formée sur une sur face de la tranche de base, une couche monocristalline de silicium for mée sur une surface de la pellicule d'oxyde de silicium et une couche monocristalline de silicium-germanium formée sur une surface de la cou che monocristalline de silicium, (b) on définit un motif dans la couche de masque par photolithographie, et (c) on enlève une partie de la couche monocristalline de silicium-germanium qui n'est pas recouverte par la couche de masque, en employant à titre de masque la couche de masque dans laquelle on a défini un motif. Dans le procédé de fabrication d'un substrat SOI conforme au douzième aspect, on peut obtenir un effet similaire à celui qu'on obtient dans le procédé de fabrication d'un substrat SOI conforme au quatrième aspect. Selon un treizième aspect de la présente invention, le procédé de fabrication d'un substrat SOI conforme au douzième aspect comprend en outre une étape (d) consistant à oxyder la partie de la couche mono- cristalline de silicium-germanium qui n'est pas recouverte par la couche de masque après l'étape (b), préalablement à l'étape (c), pour enlever la partie oxydée de la couche monocristalline de silicium-germanium par attaque par voie humide à l'étape (c). Dans le procédé de fabrication d'un substrat SOI conforme au treizième aspect, on peut obtenir un effet similaire à celui qu'on obtient dans le procédé de fabrication d'un substrat SOI conforme au cinquième aspect. Selon un quatorzième aspect de la présente invention, la cou che de masque a une structure multicouche obtenue en formant une pel licule de nitrure de silicium sur la surface supérieure d'une pellicule d'oxyde de silicium, une pellicule de matière de réserve photosensible est formée sur une surface de la structure multicouche, et on définit un motif dans la pellicule de matière de réserve photosensible, par photolithogra phie, pour définir un motif dans la couche de masque en enlevant une partie de la structure multicouche qui n'est pas recouverte par la pellicule de matière de réserve photosensible, en utilisant la pellicule de matière de réserve photosensible à titre de masque à l'étape (b). Dans le procédé de fabrication d'un substrat SOI conforme au quatorzième aspect, on peut obtenir un effet similaire à celui qu'on ob tient dans le procédé de fabrication d'un substrat SOI conforme au sixième aspect. Selon un quinzième aspect de la présente invention, la couche monocristalline de silicium-germanium est employée à titre de couche de formation de dispositif. Dans le procédé de fabrication d'un substrat SOI conforme au quinzième aspect, l'état cristallin de la couche monocristalline de sili- cium-germanium est excellent au point de permettre la fabrication d'un dispositif ayant une excellente tension de claquage. En outre, la mobilité de trous dans la couche monocristalline de silicium-germanium est plus élevée que dans le silicium, et par conséquent la vitesse de fonctionne ment du dispositif peut être améliorée. Selon un seizième aspect de la présente invention, la couche de formation de dispositif est employée à titre de canal et de région de source/drain d'un transistor à effet de champ MOS. Dans le procédé de fabrication d'un substrat SOI conforme au seizième aspect, l'état cristallin de la couche monocristalline de silicium- germanium est excellent au point de permettre la fabrication d'un tran sistor à effet de champ MOS ayant une excellente tension de claquage. En outre, la mobilité de trous est plus élevée que dans le silicium, et par conséquent la vitesse de fonctionnement d'un transistor à effet de champ MOS à canal P peut être augmentée. Selon un dix-septième aspect de la présente invention, une partie de la couche monocristalline de silicium qui est mise à nu par l'enlèvement de la couche monocristalline de silicium-germanium, est employée à titre de canal et de région de source/drain pour un transistor à effet de champ MOS à canal N qui est inclus dans le transistor à effet de champ MOS. Dans le procédé de fabrication d'un substrat SOI conforme au dix-septième aspect, la couche monocristalline de silicium est employée pour le canal, grâce à quoi la vitesse de fonctionnement du transistor à effet de champ MOS à canal N est plus élevée que dans le cas où on uti lise pour le canal la couche monocristalline de silicium-germanium. Selon un dix-huitième aspect de la présente invention, la cou che de formation de dispositif est une partie de détection infrarouge d'un détecteur infrarouge. Dans le procédé de fabrication d'un substrat SOI conforme au dix-huitième aspect, l'état cristallin de la couche monocristalline de sili- cium-germanium est excellent au point de permettre la fabrication d'un détecteur infrarouge ayant une excellente sensibilité de détection. Selon un dix-neuvième aspect de la présente invention, une autre couche monocristalline de silicium est en outre formée sur la sur face supérieure de la couche monocristalline de silicium-germanium, la couche de formation de dispositif est une couche de base d'un transistor bipolaire à hétérojonction, et une couche parmi la couche monocristalline de silicium formée sur la surface supérieure de la couche monocristalline de silicium-germanium, et la couche monocristalline de silicium présente sur la surface inférieure de la couche monocristalline de silicium- germanium, est une couche de collecteur du transistor bipolaire à hété- rojonction, et l'autre est une couche d'émetteur du transistor bipolaire à hétérojonction. Dans le procédé de fabrication d'un substrat SOI conforme au dix-neuvième aspect, l'état cristallin de la couche monocristalline de sili- cium-germanium est excellent au point de permettre la formation d'une hétérojonction ayant un petit nombre d'états d'interface. En outre, l'état cristallin de la couche monocristalline de silicium-germanium est excel lent au point de permettre la fabrication d'un transistor bipolaire à hété- rojonction ayant une excellente tension de claquage. De plus, la mobilité de trous dans la couche monocristalline de silicium-germanium est plus élevée que dans le silicium, et par conséquent la vitesse de fonctionne ment d'un transistor bipolaire à hétérojonction PNP peut être augmentée. Un but de la présente invention est d'offrir un procédé de fabri cation d'un substrat SOI par assemblage, qui peut employer une couche présentant une faible irrégularité dans son état cristallin, à titre d'élément d'arrêt ayant une sélectivité pour le silicium monocristallin, et qui peut utiliser effectivement l'élément d'arrêt à titre de couche de formation de dispositif. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels La figure 1 est une coupe montrant un substrat SOI fabriqué par un procédé de fabrication d'un substrat SOI conforme à un mode de réalisation n 1 de la présente invention; La figure 2 montre des coupes illustrant des étapes du procédé de fabrication d'un substrat SOI conforme au mode de réalisation n 1 de la présente invention; La figure 3 montre des coupes illustrant des étapes d'un procé dé de fabrication d'un substrat SOI conforme à un mode de réalisation n 2 de la présente invention; Les figures 4 à 7 sont des coupes montrant des stades respec tifs d'un procédé de fabrication d'un substrat SOI conforme à un mode de réalisation n 3 de la présente invention; Les figures 8 à 12 sont des coupes montrant des stades res pectifs d'un procédé de fabrication d'un substrat SOI conforme à un mode de réalisation n 4 de la présente invention; La figure 13 est une coupe montrant une partie de cellule de mémoire d'un élément de mémoire vive dynamique, ou DRAM, formé par un procédé de fabrication d'un substrat SOI conforme à un mode de réa lisation n 5 de la présente invention; La figure 14 est une coupe montrant un transistor à effet de champ CMOS formé par un procédé de fabrication d'un substrat SOI conforme à un mode de réalisation n 6 de la présente invention; La figure 15 est une coupe montrant un détecteur infrarouge formé par un procédé de fabrication d'un substrat SOI conforme à un mode de réalisation n 7 de la présente invention; La figure 16 est une vue en plan de dessus du détecteur infra rouge formé par le procédé de fabrication d'un substrat SOI conforme au mode de réalisation n 7 de la présente invention; La figure 17 est une coupe montrant un transistor à effet de champ CMOS formé par un procédé de fabrication d'un substrat SOI conforme à un mode de réalisation n 8 de la présente invention; La figure 18 est une coupe montrant un détecteur infrarouge et un transistor à effet de champ MOS à canal N formés par un procédé de fabrication d'un substrat SOI conforme à un mode de réalisation n 9 de la présente invention; La figure 19 est une coupe montrant un transistor bipolaire à hétérojonction et un transistor à effet de champ MOS à canal N formés par un procédé de fabrication d'un substrat SOI conforme à un mode de réalisation n 10 de la présente invention; Les figures 20 à 25 sont des coupes montrant des stades res pectifs du procédé de fabrication d'un substrat SOI conforme au mode de réalisation n 10 de la présente invention; et La figure 26 montre des coupes illustrant des étapes d'un pro cédé de fabrication classique d'un substrat SOI. Mode de réalisation n 1 Un mode de réalisation n 1 de la présente invention porte sur un procédé de fabrication d'un substrat SOI par assemblage, employant une couche monocristalline de silicium-germanium à titre d'élément d'ar rêt. La figure 1 montre un substrat SOI fabriqué par le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation. En se référant à la figure 1, on note que le substrat SOI comprend une tranche de base 2 d'un monocristal de silicium ayant une résistivité d'environ 0,01 à 100 000 Ç2-cm, une couche d'oxyde de silicium 5 formée sur la surface de la couche de base 2, une couche monocristalline de silicium 4 ayant une résistivité d'environ 1 à 100 n-cm, formée sur la surface de la couche d'oxyde de silicium 5, et une couche monocristalline de silicium- germanium 3 ayant une résistivité d'environ 0,001 à 0,1 n-cm, formée sur la surface de la couche monocristalline de silicium 4. Les épaisseurs de la couche d'oxyde de silicium 5, de la couche monocristalline de silicium 4 et de la couche monocristalline de silicium-germanium 3 sont par exemple respectivement de 500 à 10 000 nm, 20 à 500 nm et 5 à 50 nm. On va maintenant décrire en se référant à la figure 2 le procédé de fabrication du substrat SOI représenté sur la figure 1. Premièrement, on prépare une tranche d'assemblage 1 consistant en un monocristal de silicium découpé de façon à avoir une épaisseur d'environ 500 à 1000 Nm. On forme la couche monocristalline de silicium-germanium 3 sur la surface principale de la tranche d'assemblage 1, par épitaxie. Ensuite, on forme la couche monocristalline de silicium 4 sur la surface de la couche monocristalline de silicium-germanium 3, par épi- taxie. Parmi les surfaces de la tranche d'assemblage 1, on oxyde au moins la surface de la couche monocristalline de silicium-germanium 3 pour former la couche d'oxyde de silicium 5 (à titre d'exemple, on oxyde toutes les surfaces de la tranche d'assemblage 1, comme représenté sur la figure 2). Ensuite, la tranche de base 2 consistant en un monocristal de silicium découpé à une épaisseur d'environ 500 à 1000 Nm, de façon similaire à la tranche d'assemblage 1, est assemblée à la surface princi pale de la tranche d'assemblage 1 sur laquelle est formée la couche mo- nocristalline de silicium-germanium 3. La tranche d'assemblage 1 et la tranche de base 2 assemblées l'une à l'autre sont chauffées à une tem pérature qui est par exemple d'au moins 900 C, pour renforcer l'adhé rence entre elles. On enlève la tranche d'assemblage 1, en effectuant par exem ple une attaque par plasma avec un gaz consistant en chlore, de la sur face principale opposée à celle sur laquelle est formée la couche mono- cristalline de silicium-germanium 3, pour mettre à nu la couche mono- cristalline de silicium-germanium 3. A ce moment, la couche monocristal- line de silicium-germanium 3 remplit la fonction d'un élément d'arrêt pour la tranche d'assemblage 1. Ensuite, on polit par polissage chimio-mécanique la couche mo- nocristalline de silicium-germanium 3, pour lui donner une épaisseur dé terminée. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, la couche monocristalline de silicium-germanium 3 présente une faible irrégularité dans son état cristallin, et elle a une sé lectivité pour le monocristal de silicium formant la tranche d'assemblage 1, grâce à quoi la couche monocristalline de silicium 4 produit difficile ment des défauts cristallins et la tranche d'assemblage 1 peut être enle vée de façon fiable. En outre, le silicium-germanium a une mobilité des trous qui est plus élevée que celle du silicium (la mobilité peut être environ le double de celle dans le silicium), et par conséquent la couche monocristalline de silicium-germanium 3 peut être employée à titre de couche de formation de dispositif sur le substrat SOI. De plus, la couche monocristalline de silicium-germanium 3 po lie par le polissage chimio-mécanique peut être amenée à une épaisseur appropriée pour constituer une couche de formation de dispositif. Mode de réalisation n 2 La figure 3 illustre un mode de réalisation n 2 de la présente invention portant sur une modification du procédé de fabrication d'un substrat SOI conforme au mode de réalisation n 1. Dans ce mode de réalisation également, on fait croître successivement par épitaxie une couche monocristalline de silicium-germanium 3 et une couche mono- cristalline de silicium 4, sur la surface principale d'une tranche d'assem blage 1 consistant en un monocristal de silicium. On forme également une couche d'oxyde de silicium 5. Ensuite, on assemble à la tranche d'assemblage 1 une tranche de base consistant en un monocristal de sili cium, et on renforce l'adhérence entre les deux par un traitement thermi que, de façon similaire au mode de réalisation n 1, comme représenté sur la figure 3. Ensuite, on enlève la tranche d'assemblage 1 en effectuant une attaque par plasma avec un gaz consistant en chlore, par exemple, à partir de la surface principale opposée à celle sur laquelle est formée la couche monocristalline de silicium-germanium 3. Cependant, dans cette attaque par plasma, on règle le temps d'attaque de façon à ne pas enle ver complètement la tranche d'assemblage 1, mais à laisser celle-ci dans une certaine mesure. On enlève par polissage chimio-mécanique la partie restante de la tranche d'assemblage 1, c'est-à-dire la partie en contact avec la couche monocristalline de silicium-germanium 3. A ce moment, la couche monocristalline de silicium-germanium 3 remplit la fonction d'un élément d'arrêt pour la tranche d'assemblage 1. La tranche d'assemblage 1 n'est pas enlevée par attaque par plasma, afin de ne pas endommager par le plasma la couche monocristalline de silicium-germanium 3. II est préférable d'éviter un tel endommagement occasionné par le plasma, qui peut occasionner des défauts cristallins dans la couche monocristalline de silicium-germanium 3, ainsi que dans la couche monocristalline de si licium 4. Selon une variante, on peut enlever la partie restante de la cou che d'assemblage 1 par attaque par voie humide, par exemple avec une solution d'acide fluorhydrique. En outre, on peut enlever la tranche d'assemblage 1 non par attaque par plasma et polissage chimio-mécanique, mais par attaque par voie humide depuis le début. Ensuite, la tranche de base 2 sur laquelle adhère la structure multicouche formée par la couche monocristalline de silicium-germanium 3, la couche monocristalline de silicium 4 et la couche d'oxyde de silicium 5, est immergée dans une solution consistant en un mélange d'une solu tion d'acide fluorhydrique, d'une solution d'acide nitrique et d'une solu tion d'acide acétique, pour enlever ainsi complètement, par attaque par voie humide, la couche monocristalline de silicium-germanium 3 à nu. Dans cette attaque par voie humide, la couche monocristalline de silicium 4 remplit la fonction d'un élément d'arrêt. Aucune attaque par plasma n'est employée à cette étape, de façon que la couche monocristalline de silicium 4 ne soit pas endommagée par le plasma et occasionne difficile ment des défauts cristallins. Il est donc possible d'obtenir un substrat SOI d'une structure générale comprenant seulement une couche d'oxyde de silicium enterrée et une couche de silicium sur une tranche de base, sans couche mono- cristalline de silicium-germanium 3, à la différence de la structure repré sentée sur la figure 1. Dans le substrat SOI obtenu de la manière men tionnée ci-dessus, la couche monocristalline de silicium 4 occasionnant difficilement des défauts cristallins, comme décrit ci-dessus, a un meilleur état cristallin que celle dans le substrat SOI fabriqué conformé ment au procédé classique. Bien entendu, la couche monocristalline de silicium-germanium 3 peut ne pas être enlevée complètement, mais être laissée partielle ment, par la maîtrise du temps d'attaque pour l'attaque par voie humide. Dans ce cas également, les états cristallins de la couche monocristalline de silicium-germanium 3 et de la couche monocristalline de silicium 4 restent excellents. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, l'enlèvement de la tranche d'assemblage 1 est achevé non par attaque par plasma, mais par polissage chimio- mécanique ou attaque par voie humide, grâce à quoi la couche mono- cristalline de silicium-germanium 3 a une faible possibilité d'occasionner des défauts cristallins. En outre, la couche monocristalline de silicium- germanium 3 est enlevée par attaque par voie humide, grâce à quoi la couche monocristalline de silicium 4 a également une faible possibilité de défauts cristallins. Mode de réalisation n 3 Un mode de réalisation n 3 de la présente invention concerne un procédé de fabrication d'un substrat SOI comprenant une étape de définition de motif dans une couche monocristalline de silicium- germanium 3 formée sur un substrat SOI fabriqué par le procédé con forme au mode de réalisation n 1 ou 2. Les figures 4 à 7 illustrent successivement des stades respec tifs du procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation. La figure 4 montre le substrat SOI fabriqué par le procédé conforme au mode de réalisation n 1 ou 2, de façon similaire à la figure 1. Une couche de masque 6 de matière de réserve photosensible ou si milaire est formée sur la surface de ce substrat SOI et un motif déterminé est défini dans cette couche par photolithographie (figure 5). Ensuite, on enlève une partie de la couche monocristalline de silicium-germanium 3 non recouverte par la couche de masque 6, par at taque par plasma avec un gaz consistant en chlore ou en bore, par exemple, à travers la couche de masque 6 dans laquelle on a défini un motif, qui remplit la fonction d'un masque (figure 6). Ensuite, on enlève la couche de masque 6 (figure 7). Avant de former la couche de masque 6, on peut former une pellicule d'oxyde de silicium et une pellicule de nitrure de silicium sur la surface de la couche monocristalline de silicium-germanium 3, afin de protéger la couche monocristalline de silicium-germanium 3. Dans ce cas, on peut enlever les pellicules protectrices après l'enlèvement de la cou che de masque 6. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, on peut définir un motif de façon arbitraire dans la couche monocristalline de silicium-germanium 3, pour qu'elle remplisse la fonction d'une couche de formation de dispositif. Le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation est applicable non seulement au substrat SOI fabri qué par le procédé conforme au mode de réalisation n 1 ou 2, mais également à un substrat SOI fabriqué en combinaison avec le procédé classique, par exemple, à condition que le substrat SOI ait la structure représentée sur la figure 1. Mode de réalisation n 4 Les figures 8 à 12 montrent successivement un procédé de fa brication d'un substrat SOI conforme à un mode de réalisation n 4 de la présente invention, qui est une modification du procédé conforme au mode de réalisation n 3. Premièrement, on prépare un substrat SOI fa briqué par le procédé conforme au mode de réalisation n 1 ou 2, de fa çon similaire au mode de réalisation n 3 (figure 8). Ensuite, on forme une structure multicouche 7a constituée par une pellicule d'oxyde de silicium et une pellicule de nitrure de silicium, sur la surface du substrat SOI (figure 9). Dans la structure multicouche 7a, la pellicule de nitrure de silicium est formée sur la surface supérieure de la pellicule d'oxyde de silicium. La pellicule de nitrure de silicium rem plit la fonction d'une pellicule anti-oxydation au cours d'une étape ulté rieure, tandis que la pellicule d'oxyde de silicium évite que de l'azote contenu dans la pellicule de nitrure de silicium ne pénètre dans la sur face de la tranche. Cette structure multicouche 7a correspond à la cou che de masque 6 dans le mode de réalisation n 3. On forme une pelli cule de matière de réserve photosensible 7b sur la surface de la struc ture multicouche 7a, et on définit un motif déterminé dans cette pellicule, par photolithographie. Ensuite, on effectue une attaque par plasma avec un gaz con sistant en fluor, par exemple, à travers la pellicule de matière de réserve photosensible 7b remplissant la fonction d'un masque, pour enlever ainsi une partie de la structure multicouche 7a qui n'est pas recouverte par la pellicule de matière de réserve photosensible 7b (figure 10). On enlève la pellicule de matière de réserve photosensible 7b restante, et on chauffe la tranche dans une atmosphère d'oxygène pour oxyder la couche mono- cristalline de silicium-germanium 3 à nu et pour former une couche mo- nocristalline de silicium-germanium oxydé 3a (figure 11). On oxyde la couche monocristalline de silicium-germanium 3 pour qu'elle ait une sé lectivité pour la pellicule de nitrure de silicium formant la structure multi couche 7a au cours d'une étape d'attaque par voie humide ultérieure. On enlève la partie oxydée 3a de la couche monocristalline de silicium-germanium 3 par attaque par voie humide avec une solution d'acide fluorhydrique, par exemple, et on enlève la structure multicouche 7a restante par attaque par voie humide avec une solution d'acide phos phorique, par exemple (figure 12). On enlève avec de l'acide phosphori que la pellicule de nitrure de silicium et la pellicule d'oxyde de silicium formant la structure multicouche 7a, pour avoir une faible possibilité d'endommager la couche monocristalline de silicium-germanium 3. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, la couche monocristalline de silicium-germanium oxydée 3a est enlevée non par attaque par plasma, mais par attaque par voie humide lorsqu'on définit un motif de façon arbitraire dans la couche monocristalline de silicium-germanium 3, pour qu'elle remplisse la fonc tion d'une couche de formation de dispositif, grâce à quoi la couche mo- nocristalline de silicium-germanium 3 et la couche monocristalline de sili cium ont une faible possibilité d'occasionner des défauts cristallins. Le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation est également applicable non seulement au substrat SOI fabriqué par le procédé conforme au mode de réalisation n 1 ou 2, mais également à un substrat SOI fabriqué en combinaison avec le pro cédé classique, par exemple, à condition que le substrat SOI ait la structure représentée sur la figure 1. Mode de réalisation n 5 Un mode de réalisation n 5 de la présente invention porte sur un procédé de fabrication d'un substrat SOI comprenant une étape de formation d'un élément de mémoire vive dynamique, ou DRAM, sur un substrat SOI fabriqué par le procédé conforme au mode de réalisation n 1 ou 2. La figure 13 est une coupe d'une partie de cellule de mémoire incluse dans des composants d'un élément de mémoire DRAM, formé sur le substrat SOI représenté sur la figure 1, montrant un transistor à effet de champ MOS 101 et un noeud de mémorisation 9. Le transistor à effet de champ MOS 101 est constitué par des régions de diffusion 8a et 8b formées dans la couche monocristalline de silicium-germanium 3 et la couche monocristalline de silicium 4, pour constituer des régions de source/drain, et par une structure de grille MOS 10, tandis que le noeud de mémorisation 9 est connecté à la région de diffusion 8b. La structure de grille MOS 10 comprend un électrode de grille 10a, une pellicule iso lante de grille 10b et des parois latérales 10c. De l'information à mémoriser est écrite dans une cellule de mémoire DRAM de la manière suivante : On suppose que des charges telles que des électrons sont stockées dans le noeud de mémorisation 9, ou débitées par celui-ci, ce noeud ayant à son tour un potentiel détermi né, par exemple. Le potentiel d'une ligne de bit (non représentée) con nectée à la région de diffusion 8a est fixé à un niveau supérieur ou infé rieur à une valeur déterminée, pour établir une différence de potentiel déterminée entre la ligne de bit et le noeud de mémorisation 9. Une ten sion de polarité désirée est appliquée à l'électrode de grille 10a du tran sistor à effet de champ MOS 101 pour former une couche d'inversion sur une partie de canal 3b située immédiatement au-dessous de l'électrode de grille 10a. Les charges telles que des électrons se déplacent entre la ligne de bit et le noeud de mémorisation, pour égaliser mutuellement leurs potentiels. Ensuite, l'application de la tension à l'électrode de grille 10a est arrêtée et la grille du transistor à effet de champ MOS 101 est fermée, pour ainsi écrire l'information dans le noeud de mémorisation 9. D'autre part, de l'information mémorisée est lue dans la cellule de mémoire DRAM (c'est-à-dire qu'on détermine si le potentiel du noeud de stockage 9 est supérieur ou inférieur à la valeur déterminée) de la manière suivante : Après avoir établi un état de circuit fermé tout en maintenant le potentiel de la ligne de bit à la valeur déterminée précitée, une tension de polarité désirée est appliquée à l'électrode de grille 10a du transistor à effet de champ MOS 101 pour former une couche d'inver sion sur la partie de canal 3b située immédiatement au-dessous de l'électrode de grille 10a. Les charges telles que des électrons se dépla cent entre la ligne de bit et le noeud de mémorisation 9, pour égaliser mutuellement leurs potentiels. A ce moment, un amplificateur de lecture (non représenté) connecté à la ligne de bit reconnaît le changement du potentiel de la ligne de bit qui s'élève ou s'abaisse légèrement à partir de la valeur initiale, pour lire l'information dans le noeud de mémorisation 9. Les composants de l'élément de mémoire DRAM sont formés par une technique classique. Premièrement, on prépare un substrat SOI fabriqué par le procédé conforme au mode de réalisation n 1 ou 2, pour former sur sa surface une pellicule isolante constituant le matériau pour la pellicule isolante de grille 10b, et on forme par dessus une pellicule conductrice constituant le matériau pour l'électrode de grille 10a. En- suite, on définit des motifs dans ces pellicules pour former l'électrode de grille 10a et la pellicule isolante de grille 10b. On forme les régions de diffusion 8a et 8b dans la couche monocristalline de silicium-germanium 3 et la couche monocristalline de silicium 4 établies sur la surface du substrat SOI, par implantation ionique ou autres, on forme une pellicule isolante pour recouvrir les surfaces de la structure de grille MOS 10 et les régions de diffusion 8a et 8b, et on forme ensuite les parois latérales 10c par attaque de réduction d'épaisseur ou autres. Bien que le transistor à effet de champ MOS 101 soit complètement formé à ce stade, on forme ensuite une pellicule d'isolation inter-couche 11 pour recouvrir la totalité de la surface du substrat SOI, on forme des trous de passage pour per mettre la connexion avec les régions de diffusion 8a et 8b à travers la pellicule d'isolation inter-couche 11, et on forme la ligne de bit et le noeud de mémorisation 9 respectivement dans les trous de passage et sur la pellicule d'isolation inter-couche 11. La ligne de bit et le noeud de mémorisation 9 peuvent être formés sur la même couche ou sur des pelli cules d'isolation inter-couche différentes. Bien que les étapes ci-dessus aient été décrites en relation avec la partie de cellule de mémoire, un transistor à effet de champ MOS ou autres peut être formé de façon similaire dans chacun des compo sants restants de l'élément de mémoire DRAM, comme par exemple un amplificateur de lecture. Le silicium-germanium a une mobilité des trous plus élevée en comparaison avec le silicium, comme décrit en relation avec le mode de réalisation n 1, et par conséquent il est efficace d'employer la couche monocristalline de silicium-germanium 3 à titre de couche de formation de dispositif sur le substrat SOI. Par conséquent, lorsqu'on forme sur la surface de la couche monocristalline de silicium-germanium 3 un tran sistor à effet de champ MOS à canal P faisant partie de transistors à ef fet de champ MOS qui sont employés pour l'élément de mémoire DRAM envisagé ci-dessus, le transistor à effet de champ MOS à canal P peut atteindre une vitesse de porteurs élevée. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, l'état cristallin de la couche monocristalline de sili- cium-germanium 3 est excellent au point de permettre la fabrication d'un transistor à effet de champ MOS ayant une excellente tension de cla quage. En outre, la mobilité de trous est plus élevée que dans le silicium, et par conséquent la vitesse de fonctionnement du transistor à effet de champ MOS à canal P peut être augmentée. Mode de réalisation n 6 Un mode de réalisation n 6 de la présente invention porte sur un procédé de fabrication d'un substrat SOI comprenant une étape de formation d'un transistor à effet de champ CMOS sur un substrat SOI fa briqué par le procédé conforme au mode de réalisation n 1 ou 2. La figure 14 est une coupe montrant un transistor à effet de champ CMOS 104 formé sur le substrat SOI représenté sur la figure 1, avec des transistors à effet de champ MOS à canal N et à canal P, 102 et 103, et des conducteurs 9a à 9d isolés par des régions d'isolation d'élé ments 12. Les transistors à effet de champ MOS à canal N et à canal P 102 et 103 sont formés à proximité l'un de l'autre, et le transistor à effet de champ MOS à canal N 102 est constitué par des régions de diffusion 8a et 8b formées dans la couche monocristalline de silicium-germanium 3 et dans la couche monocristalline de silicium 4, et par une structure de grille MOS 10, tandis que le transistor à effet de champ MOS à canal P 103 est constitué par des régions de diffusion 8c et 8d et par une struc ture de grille MOS 10. Chaque structure de grille MOS 10 comprend une électrode de grille 10a, une pellicule isolante de grille 10b et des parois latérales 10c, ainsi qu'une région de silicium polycristallin / siliciure 10d et un masque 10e employé pour définir la forme de la région de silicium polycristallin / siliciure 10d. Les conducteurs 9a à 9d sont respectivement connectés aux régions de diffusion 8a à 8d. Les conducteurs 9b et 9c sont connectés l'un à l'autre. Le fonctionnement du transistor à effet de champ CMOS 104 est le suivant : Lorsque le potentiel du conducteur 9b est supérieur à ce lui du conducteur 9a, des électrons sont transférés de façon externe vers le conducteur 9a, et une tension supérieure à celle du conducteur 9a est appliquée à l'électrode de grille 10a du transistor à effet de champ MOS à canal N 102, par exemple, une couche d'inversion est formée sur une partie de canal 3c située immédiatement au-dessous de la structure de grille 10, et les électrons transférés se déplacent vers le conducteur 9b à travers la région de diffusion 8a, la partie de canal 3c et la région de diffusion 8b, et ils agissent de façon à abaisser le potentiel du conduc teur 9b. D'autre part, lorsque le potentiel du conducteur 9c est inférieur à celui du conducteur 9d, des trous sont transférés de façon externe vers le conducteur 9d et une tension inférieure à celle du conducteur 9d est appliquée à l'électrode de grille 10a du transistor à effet de champ MOS à canal P 103, une couche d'inversion est formée sur une partie de canal 3d située immédiatement au-dessous de la structure de grille 10, et les électrons transférés se déplacent vers le conducteur 9c à travers la ré gion de diffusion 8d, la partie de canal 3d et la région de diffusion 8c, et ils agissent de façon à élever le potentiel du conducteur 9c. Un tel transistor à effet de champ CMOS 104 est formé par une technique classique. Premièrement, on prépare un substrat SOI fabriqué par le procédé conforme au mode de réalisation n 1 ou 2, pour former sur sa surface les régions d'isolation d'éléments 12. Ensuite, on forme sur la surface du substrat SOI des pellicules isolantes constituant les matériaux pour les pellicules isolantes de grille 10b, et on forme en outre sur elles des pellicules conductrices constituant les matériaux pour les électrodes de grille 10a. Ensuite, on forme en outre des pellicules de métal et on leur applique un traitement thermique pour former des ré gions de silicium polycristallin I siliciure. Ensuite, on forme des couches de masque 10e dans lesquelles on définit des motifs, et on enlève des régions ne comportant pas les couches de masque 10e, pour former les électrodes de grille 10a, les pellicules isolantes de grille 10b et les ré gions de silicium polycristallin / siliciure 10d. On forme les régions de diffusion 8a à 8d dans la couche monocristalline de silicium-germanium 3 et la couche monocristalline de silicium 4 se trouvant sur la surface du substrat S01, par implantation ionique ou autres, on forme une pellicule isolante de façon à recouvrir les surfaces des structures de grille MOS 10 et des régions de diffusion 8a et 8b, et ensuite on forme les parois laté rales 10c par une attaque de réduction d'épaisseur ou autres. Bien que les transistors à effet de champ MOS 102 et 103 soient complètement formés à ce stade, on forme ensuite une pellicule d'isolation inter-couche (non représentée) de façon à recouvrir la totalité de la surface du subs trat SOI, et on forme des trous de passage dans la pellicule d'isolation inter-couche pour former les conducteurs 9a à 9d. Egalement dans le transistor à effet de champ CMOS 104, on peut obtenir un transistor à effet de champ MOS à canal P ayant une vi tesse de porteurs élevée, en formant le transistor à effet de champ MOS à canal P 103 sur la surface de la couche monocristalline de silicium- germanium 3. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, l'état cristallin de la couche monocristalline de sili- cium-germanium 3 est excellent au point de permettre la fabrication d'un transistor à effet de champ CMOS ayant une excellente tension de cla quage. En outre, la mobilité de trous est plus élevée que dans le silicium, et par conséquent, la vitesse de fonctionnement du transistor à effet de champ MOS à canal P 103 peut être augmentée. Mode de Réalisation n 7 Un mode de réalisation n 7 de la présente invention porte sur un procédé de fabrication d'un substrat SOI comprenant une étape de formation d'un détecteur infrarouge sur un substrat SOI fabriqué par le procédé conforme au mode de réalisation n 1 ou 2. La figure 15 montre un détecteur infrarouge 105 formé sur le substrat SOI représenté sur la figure 1, avec une structure de grille MOS 10, des régions de diffusion 4a et 4b, une partie de détection infrarouge 3e, un conducteur 9 et des régions d'isolation d'éléments 12. La figure 16 est une vue en plan de dessus du détecteur infrarouge 105 (la figure 15 est une coupe selon la ligne X-X sur la figure 16). Les régions de diffu sion (régions ayant une résistivité d'environ 0,01 à 0,1 SZ-cm et contenant une impureté ayant une caractéristique inverse de celle de la couche mo- nocristalline de silicium 4) 4a et 4b sont formées à proximité de la struc ture de grille MOS 10 dans la couche monocristalline de silicium 4, et le conducteur 9 est connecté à la région de diffusion 4a. La structure de grille MOS 10 comprend une électrode de grille 10a, une pellicule iso lante de grille 10b et des parois latérales 10c, ainsi qu'une région de sili- cium polycristallin / siliciure 10d et un masque 10e employé pour former la région de silicium polycristallin / siliciure 10d. La couche monocristal- line de silicium-germanium 3, dont la périphérie est entourée par la ré gion de diffusion 4b, constitue la partie de détection infrarouge 3e. La couche monocristalline de silicium-germanium 3 est formée de préférence de façon que le rapport de concentration entre le silicium et le germa nium soit d'environ 3,5 à 2,5 à 1, en pourcentage atomique, et la con centration d'une impureté ajoutée à la couche monocristalline de silicium- germanium 3 est de préférence ajustée de façon que la couche mono- cristalline de silicium-germanium 3 détecte des rayons infrarouges. La couche monocristalline de silicium 4 adjacente à la région de diffusion 4b est connectée à un conducteur 13, qui reçoit un potentiel fixe, par exem ple de 0 V. Le fonctionnement du détecteur infrarouge 105 est le suivant La description suivante est faite en référence à la couche monocristalline de silicium 4 d'un type P et aux régions de diffusion 4a et 4b d'un type N. Lorsqu'on applique une tension positive à l'électrode de grille 10a tandis qu'on applique une tension positive au conducteur 9, des électrons sont déchargés à partir de la partie de détection infrarouge 3e, à travers la région de diffusion 4b, une partie de canal 4c située immédiatement au- dessous de la structure de grille 10, la région de diffusion 4a et le con ducteur 9. Lorsqu'on arrête l'application de tension à l'électrode de grille 10a dans cet état, il en résulte que des trous d'une densité élevée exis tent localement dans la partie de détection infrarouge 3e sous la forme de porteurs libres, et la partie de détection infrarouge 3e a un potentiel positif par rapport à la couche monocristalline de silicium 4. Si des rayons infrarouges tombent sur la partie de détection infrarouge 3e, des paires électron-trou sont générées à cause de l'éner gie des rayons infrarouge, ce qui fait que des trous capables de traverser une barrière d'énergie formée à l'interface à hétérojonction entre la partie de détection infrarouge 3e et la couche monocristalline de silicium 4, sont libérés dans la couche monocristalline de silicium 4 et extraits à tra vers le conducteur 13. Les trous sont ainsi extraits pour éviter que le potentiel de la couche monocristalline de silicium 4 augmente sous l'effet du stockage des trous et atténue la différence de potentiel entre la cou- che monocristalline de silicium 4 et la partie de détection infrarouge 3e, et pour empêcher une réduction de la tension à l'état conducteur du tran sistor à effet de champ MOS 105, ainsi que la génération d'un courant de fuite entre les régions de diffusion 4a et 4b (le conducteur 13 est de préférence placé sur la surface du fait qu'il est difficile d'extraire des porteurs à partir de la surface arrière du substrat SOI). Une tension positive est appliquée à nouveau à l'électrode de grille 10a, de façon que des électrons qui restent dans la partie de dé tection infrarouge 3e soient lus à travers la région de diffusion 4b, la partie de canal 4c située immédiatement au-dessous de la structure de grille 10, la région de diffusion 4a et le conducteur 9. Un détecteur de courant (non représenté) connecté au conducteur 9 lit les électrons sous la forme d'un courant pour détecter l'arrivée de rayons infrarouges. Les rayons infrarouges peuvent également être détectés en employant un élément du type dispositif à couplage de charge (ou CCD) à la place du transistor à effet de champ MOS 105. Le détecteur infrarouge 105 est formé de la façon suivante Premièrement, on prépare un substrat SOI fabriqué par le procédé con forme au mode de réalisation n 1 ou 2, pour former sur sa surface la partie de détection infrarouge 3e, par le procédé conforme au mode de réalisation n 3 ou 4. On forme les régions d'isolation d'éléments 12 par la technique classique et on forme une pellicule isolante constituant le matériau pour la pellicule isolante de grille 10b sur la surface du substrat SOI, et on forme en outre sur elle une pellicule conductrice constituant le matériau pour l'électrode de grille 10a. Ensuite, on forme en outre une pellicule de métal et on lui applique un traitement thermique pour former une région de silicium polycristallin / siliciure. Ensuite, on forme la cou che de masque 10e dans laquelle un motif est défini, et on enlève une région qui n'est pas munie de la couche de masque 10e, pour former l'électrode de grille 10a, la pellicule isolante de grille 10b et la région de silicium polycristallin / siliciure 10d. On forme les régions de diffusion 4a et 4b dans des parties de la couche monocristalline de silicium 4 se trou vant sur la surface du substrat SOI et situées immédiatement au-dessous de la périphérie extérieure de la partie de détection infrarouge 3e, par implantation ionique ou une technique similaire, on forme une pellicule isolante pour recouvrir les surfaces de la structure de grille MOS 10 et la partie de détection infrarouge 3e, et on forme ensuite les parois latérales 10c par attaque de réduction d'épaisseur ou une technique similaire. En suite, on forme une pellicule d'isolation inter-couche (non représentée) de façon à recouvrir la totalité de la surface SOI, et on forme des trous de passage dans la pellicule d'isolation inter-couche pour former les con ducteurs 9 et 13. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, l'état cristallin de la couche monocristalline de sili- cium-germanium 3 est excellent au point de permettre la fabrication d'un détecteur infrarouge ayant une excellente sensibilité de détection. Mode de réalisation n 8 Un mode de réalisation n 8 de la présente invention porte sur un procédé de fabrication d'un substrat SOI comprenant une étape de formation d'un transistor à effet de champ CMOS sur un substrat SOI fa briqué par le procédé conforme au mode de réalisation n 3 ou 4. La figure 17 montre une coupe d'un transistor à effet de champ CMOS 107 formé sur le substrat SOI représenté sur la figure 7 ou 12, avec des conducteurs 9a à 9d, et un transistor à effet de champ MOS à canal N 106 et un transistor à effet de champ MOS à canal P 103 isolés par des régions d'isolation d'éléments 12. Les transistors à effet de champ MOS à canal N et à canal P 106 et 103 sont formés à proximité l'un de l'autre, respectivement sur une région de laquelle la couche mo- nocristalline de silicium-germanium 3 est enlevée, et sur la région res tante de la couche monocristalline de silicium-germanium 3. Le transistor à effet de champ MOS à canal N 106 est constitué par des régions de diffusion 8a et 8b formées dans la couche monocristalline de silicium 4 et par une structure de grille MOS 10, tandis que le transistor à effet de champ MOS à canal P 103 est constitué par des régions de diffusion 8c et 8d et par une structure de grille MOS 10. Chaque structure de grille MOS 10 comprend une électrode de grille 10a, une pellicule isolante de grille 10b et des parois latérales 10c, ainsi qu'une région de silicium po lycristallin I siliciure 10d et un masque 10e employé pour former la région de silicium polycristallin l siliciure 10d. Les régions de diffusion 8a à 8d sont respectivement connectées à des conducteurs 9a à 9d. Les con- ducteurs 9b et 9c sont connectés l'un à l'autre. Le fonctionnement du transistor à effet de champ CMOS 107 est similaire à celui décrit en relation avec le mode de réalisation n 6. Ce transistor à effet de champ CMOS 106 est formé par une technique classique, de façon similaire à celui décrit en relation avec le mode de réalisation n 6. Premièrement, on prépare un substrat SOI fa briqué par le procédé conforme au mode de réalisation n 3 ou 4, pour former sur sa surface les régions d'isolation d'éléments 12. On forme sur la surface du substrat SOI des pellicules isolantes constituant les maté riaux pour les pellicules isolantes de grille 10b, et on forme en outre sur elles des pellicules conductrices constituant les matériaux pour les élec trodes de grille 10a. Ensuite, on forme en outre des pellicules de métal et on leur applique un traitement thermique pour former des régions de sili cium polycristallin / siliciure. Ensuite, on forme les couches de masque 10e dans lesquelles on a défini un motif, pour enlever des régions qui ne sont pas munies des couches de masque 10e, et pour former les électro des de grille 10a, les pellicules isolantes de grille 10b et les régions de silicium polycristallin / siliciure 10d. On forme les régions de diffusion 8a à 8d dans la couche monocristalline de silicium-germanium 3 et la couche monocristalline de silicium 4 se trouvant sur la surface du substrat SOI, par implantation ionique ou une technique similaire, et on forme une pel licule isolante pour recouvrir les surfaces des structures de grille MOS 10 et les régions de diffusion 8a et 8b, et on forme ensuite les parois laté rales 10c par attaque de réduction d'épaisseur ou une technique simi laire. Bien que les transistors à effet de champ MOS 106 et 103 soient complètement formés à ce stade, on forme ensuite une couche d'isolation inter-couche (non représentée) pour recouvrir la totalité de la surface du substrat SOI, et on forme des trous de passage dans cette pellicule d'isolation inter-couche pour former les conducteurs 9a à 9d. Egalement dans le transistor à effet de champ CMOS 107 envi sagé ci-dessus, le transistor à effet de champ MOS à canal P 103 formé sur la surface de la couche monocristalline de silicium-germanium 3 peut atteindre une vitesse de porteurs élevée. La couche monocristalline de silicium 4 a une mobilité des électrons plus élevée que celle de la couche monocristalline de silicium- germanium 3, et par conséquent la vitesse des porteurs du transistor à effet de champ MOS à canal N 106 n'est pas réduite lorsqu'on forme le transistor à effet de champ MOS à canal N 106 non sur la surface de la couche monocristalline de silicium-germanium 3, mais sur la surface de la couche monocristalline de silicium 4. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, l'état cristallin de la couche monocristalline de sili- cium-germanium 3 est excellent au point qu'il permet la fabrication d'un transistor à effet de champ CMOS ayant une excellente tension de cla quage. En outre, la mobilité des trous est plus élevée que dans le sili cium, et par conséquent il est possible d'augmenter la vitesse de fonc tionnement du transistor à effet de champ MOS à canal P 103. De plus, la couche monocristalline de silicium 4 est employée à titre de canal du transistor à effet de champ MOS à canal N 106, grâce à quoi la vitesse de fonctionnement du transistor à effet de champ MOS à canal N 106 est supérieure à celle dans le cas où on utilise pour le canal la couche mo- nocristalline de silicium-germanium 3. Mode de réalisation n 9 Un mode de réalisation n 9 de la présente invention porte sur un procédé de fabrication d'un substrat SOI comprenant une étape de formation d'un détecteur infrarouge et d'un transistor à effet de champ MOS à canal N sur un substrat SOI fabriqué par le procédé conforme au mode de réalisation n 3 ou 4. La figure 18 montre des coupes d'un détecteur infrarouge 105 et d'un transistor à effet de champ MOS à canal N 106 formés sur le substrat SOI représenté sur la figure 7 ou 12, avec des structures de grille MOS 10, des régions de diffusion 4a et 4b, un détecteur infrarouge 3e, un conducteur 9 et le transistor à effet de champ MOS à canal N 106 isolés par une région d'isolation d'éléments 12. Cette structure est obte nue en combinant le détecteur infrarouge 105 décrit en relation avec le mode de réalisation n 7 et le transistor à effet de champ MOS à canal N 106 du transistor à effet de champ CMOS 107 décrit en relation avec le mode de réalisation n 8. Par conséquent, les fonctionnements du détecteur infrarouge 105 et du transistor à effet de champ MOS à canal N 106 sont identiques à ceux décrits en relation avec les modes de réalisation n 7 et 8. Le détecteur infrarouge 105 et le transistor à effet de champ MOS à canal N 106 sont formés de la manière suivante : Premièrement, on prépare un substrat SOI fabriqué par le procédé conforme au mode de réalisation n 1 ou 2, pour former sur sa surface la partie de détection infrarouge 3e, par le procédé conforme au mode de réalisation n 3 ou 4. On forme la région d'isolation d'éléments 12 par une technique classique, on forme sur la surface du substrat SOI des pellicules isolantes consti tuant les matériaux pour les pellicules isolantes de grille 10b, et on forme en outre sur elles des pellicules conductrices constituant les matériaux pour les électrodes de grille 10a. Ensuite, on forme en outre des pellicu les de métal et on leur applique un traitement thermique pour former des régions de silicium polycristallin I siliciure. Ensuite, on forme des cou ches de masque 10e dans lesquelles on a défini un motif, et on enlève des régions qui ne sont pas munies des couches de masque 10e, pour former les électrodes de grille 10a, les pellicules isolantes de grille 10b et les régions de silicium polycristallin I siliciure 10d. On forme les ré gions de diffusion 4a, 4b, 8a et 8b sur des parties d'une couche de sili cium monocristallin 4 se trouvant sur la surface du substrat SOI et si tuées immédiatement au-dessous de la partie de détection infrarouge 3e, en procédant par implantation ionique ou une technique similaire, et on forme une pellicule isolante pour recouvrir les surfaces des structures de grille MOS 10 et du détecteur infrarouge 3e, et on forme ensuite des pa rois latérales 10c par attaque de réduction d'épaisseur ou une technique similaire. Ensuite, on forme une pellicule d'isolation inter-couche (non représentée) pour recouvrir la totalité de la surface du substrat SOI, et on forme des trous de passage dans la pellicule d'isolation inter-couche pour former les conducteurs 9, 13, 9a et 9b. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, l'état cristallin de la couche monocristalline de sili- cium-germanium 3 est excellent au point de permettre la fabrication d'un détecteur infrarouge ayant une excellente sensibilité de détection. En outre, la couche monocristalline de silicium 4 est employée à titre de ca nal du transistor à effet de champ MOS à canal N 106, grâce à quoi la vitesse de fonctionnement du transistor à effet de champ MOS à canal N 106 est plus élevée que dans le cas où on utilise pour le canal la couche monocristalline de silicium-germanium 3. Mode de réalisation n 10 Un mode de réalisation n 10 de la présente invention porte sur un procédé de fabrication d'un substrat SOI comprenant une étape de formation d'un transistor bipolaire à hétérojonction et d'un transistor à effet de champ MOS à canal N sur un substrat SOI fabriqué par le procé dé conforme au mode de réalisation n 3 ou 4. La figure 19 montre des coupes d'un transistor bipolaire à hété- rojonction 108 et d'un transistor à effet de champ MOS à canal N 106 formés sur le substrat SOI représenté sur la figure 7 ou 12, avec une couche d'émetteur 4a, une couche de base 3f, une couche de collecteur 14, des conducteurs 9a à 9e et le transistor à effet de champ MOS à ca nal N 106 isolés par une région d'isolation d'éléments 12. Cette structure est obtenue en combinant le transistor bipolaire à hétérojonction 108 avec le transistor à effet de champ MOS à canal N 106 du transistor à effet de champ CMOS 107 décrit en relation avec le mode de réalisation n 8. Par conséquent, le fonctionnement du transistor à effet de champ MOS à canal N 106 est identique à celui décrit en relation avec le mode de réalisation n 8. Le fonctionnement du transistor bipolaire à hétérojonction 108 est le suivant : En considérant par exemple un type NPN, des porteurs dans la couche de collecteur 14 se déplacent vers la couche d'émetteur 4e à travers la couche de base 3f à cause de l'injection de courant dans le conducteur 9d (couche de base 3f), si une différence de potentiel est établie entre le conducteur 9c (couche de collecteur 14) et le conducteur 9e (couche d'émetteur 4e), pour fournir un courant ayant une intensité environ 100 fois supérieure à celle du courant injecté dans le conducteur 9d. Bien que dans ce mode de réalisation on utilise une couche monocristalline de silicium 4e pour la couche d'émetteur et une couche monocristalline de silicium 14 pour la couche de collecteur, il est bien entendu possible d'utiliser au contraire la couche monocristalline de sili cium 14 et la couche monocristalline de silicium 4e respectivement pour la couche d'émetteur et la couche de collecteur. Le transistor bipolaire à hétérojonction 108 et le transistor à effet de champ MOS à canal N 106 sont formés de la façon suivante Premièrement, on prépare un substrat SOI fabriqué par le procédé con forme au mode de réalisation n 3 ou 4 (figure 20). On forme la région d'isolation d'éléments 12 par une technique classique (figure 21), on forme sur la surface du substrat SOI une pellicule isolante constituant le matériau pour la pellicule isolante de grille 10b, et on forme en outre sur celle-ci une pellicule conductrice constituant le matériau pour l'électrode de grille 10a. Ensuite, on forme en outre une pellicule de métal et on lui applique un traitement thermique pour former une région de silicium poly cristallin / siliciure. Ensuite, on forme une couche de masque 10e dans laquelle on a défini un motif, et on enlève une région ne comportant pas la couche de masque 10e, pour former l'électrode de grille 10a, la pelli cule isolante de grille 10b et une région de silicium polycristallin / sili ciure 10d. On forme les régions de diffusion 8a et 8b dans la couche mo- nocristalline de silicium 4 formée sur la surface du substrat SOI, en pro cédant par implantation ionique ou une technique similaire, tandis qu'on recouvre la surface d'une couche monocristalline de silicium-germanium 3f avec une pellicule de protection consistant en une matière de réserve photosensible ou autre. On enlève la pellicule de protection, après quoi on forme une pellicule isolante de façon à recouvrir les surfaces de la structure de grille MOS 10 et de la couche monocristalline de silicium- germanium 3f, et on forme les parois latérales 10c par attaque de réduc tion d'épaisseur ou une technique similaire (figure 22). Ensuite, on recouvre la région du transistor à effet de champ MOS à canal N 106 avec une pellicule de protection de matière de ré serve photosensible ou autres, pour implanter des ions d'impuretés dans la couche monocristalline de silicium-germanium 3f et la couche mono- cristalline de silicium 4 se trouvant immédiatement au-dessous d'elle, et injectant des porteurs. Dans le cas de la formation d'un type NPN, par exemple, on implante des ions d'impureté de type N avec une concentra tion élevée dans la couche monocristalline de silicium 4, et ensuite on implante des ions d'impureté de type P ayant une concentration élevée dans la couche monocristalline de silicium-germanium 3f. Dans le cas d'un type PNP, les caractéristiques des ions d'impureté peuvent être in- versées. On enlève la pellicule de protection du transistor à effet de champ MOS à canal N 106, après quoi on forme une pellicule d'isolation inter-couche 11 sur la totalité de la surface, et on ouvre par photolitho graphie la partie de surface de la couche monocristalline de silicium- germanium 3f. Ensuite, on fait croître par épitaxie la couche monocristal- line de silicium 14 sur la partie de surface de la couche monocristalline de silicium-germanium 3f. A ce moment, l'état cristallin de la couche mo- nocristalline de silicium-germanium 3 est excellent au point de permettre la formation d'une hétérojonction ayant une faible quantité d'états d'in terface. On implante des ions d'impureté dans la couche monocristalline de silicium 14 pour injecter des porteurs (figure 23). Dans le cas de la formation d'un type NPN, par exemple, on implante dans la couche mo- nocristalline de silicium 14 des ions d'impureté de type N ayant une con centration élevée. Dans le cas d'un type PNP, les caractéristiques des ions d'impureté peuvent être inversées. On enlève partiellement, par attaque, la couche monocristalline de silicium 14 (figure 24), et on enlève également partiellement par atta que la couche monocristalline de silicium-germanium 3f, pour mettre à nu la région de diffusion 4e soumise à l'injection de porteurs (figure 25). Ensuite, on forme en outre une autre pellicule d'isolation inter- couche sur la totalité de la surface et on l'aplanit, et ensuite on forme des trous de contact et on les remplit avec un matériau conducteur pour former les conducteurs 9a à 9e. Dans le procédé de fabrication d'un substrat SOI conforme à ce mode de réalisation, l'état cristallin de la couche monocristalline de sili- cium-germanium 3 est excellent au point de permettre la fabrication d'un transistor bipolaire à hétérojonction ayant une excellente tension de cla quage. En outre, la mobilité des trous dans la couche monocristalline de silicium-germanium 3 est plus élevée que dans le silicium, et par consé quent il est possible d'augmenter la vitesse de fonctionnement d'un tran sistor bipolaire à hétérojonction PNP. De plus, la couche monocristalline de silicium 4 est employée à titre de canal du transistor à effet de champ MOS à canal N 106, et par conséquent la vitesse de fonctionnement du transistor à effet de champ MOS à canal N 106 est plus élevée que dans le cas où on emploie pour le canal la couche monocristalline de silicium- germanium 3. II va de soi que de nombreuses modifications peuvent être ap portées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication d'un substrat silicium sur isolant, ou SOI, caractérisé en ce qu'il comprend les étapes (a) à (f) suivantes : (a) on forme une couche monocristalline de silicium-germanium (3) sur une surface principale d'une tranche d'assemblage (1) consistant en un mo- nocristal de silicium; (b) on forme une couche monocristalline de silicium (4) sur une surface de la couche monocristalline de silicium-germanium; (c) on oxyde une surface de la couche monocristalline de silicium; (d) on assemble une tranche de base (2) consistant en un monocristal de sili cium, à la surface oxydée (5) de la couche monocristalline de silicium; (e) on chauffe la tranche d'assemblage et la tranche de base pour renforcer le degré d'adhérence entre elles; et (f) on enlève la tranche d'assem blage. 2. Procédé de fabrication d'un substrat SOI selon la revendica- tion 1, caractérisé en ce qu'il comprend en outre l'étape suivante : (g) on réduit à une valeur déterminée l'épaisseur de la couche monocristalline de silicium-germanium, à la suite de l'étape (f). 3. Procédé de fabrication d'un substrat SOI selon la revendica- tion 2, caractérisé en ce qu'on enlève par polissage chimio-mécanique ou attaque par voie humide à l'étape (f) une partie de la tranche d'assem blage qui est en contact avec la couche monocristalline de silicium- germanium; et on enlève la couche monocristalline de silicium-germanium par attaque par voie humide à l'étape (g). 4. Procédé de fabrication d'un substrat SOI selon l'une quel conque des revendications 1 ou 3, caractérisé en ce qu'il comprend en outre les étapes (h) à (j) suivantes : (h) on forme une couche de masque (6, 7a) sur la couche monocristalline de silicium-germanium après l'étape (f) ou (g), (i) on définit un motif dans la couche de masque par photoli thographie, et (j) on enlève une partie de la couche monocristalline de silicium-germanium qui n'est pas recouverte par la couche de masque, en employant à titre de masque la couche de masque dans laquelle on a dé fini un motif. 5. Procédé de fabrication d'un substrat SOI selon la revendica tion 4, caractérisé en ce qu'il comprend en outre l'étape suivante : (k) on oxyde la partie de la couche monocristalline de silicium-germanium qui n'est pas recouverte par la couche de masque après l'étape (i), préala blement à l'étape (j), pour enlever la partie oxydée de la couche mono- cristalline de silicium-germanium par attaque par voie humide à l'étape (j) 6. Procédé de fabrication d'un substrat SOI selon la revendica tion 5, caractérisé en ce que la couche de masque a une structure multi couche (7a) obtenue en formant une pellicule de nitrure de silicium sur la surface supérieure d'une pellicule d'oxyde de silicium; et on forme une pellicule de matière de réserve photosensible (7b) sur une surface de la structure multicouche et on définit un motif par photolithographie dans cette pellicule de matière de réserve photosensible, pour définir un motif dans la couche de masque en enlevant une partie de la structure multi couche qui n'est pas recouverte par la pellicule de matière de réserve photosensible, en employant cette pellicule de matière de réserve photo sensible à titre de masque à l'étape (i). 7. Procédé de fabrication d'un substrat SOI, caractérisé en ce qu'il comprend les étapes (a) à (c) suivantes : (a) on forme une couche de masque (6, 7a) sur une surface d'un substrat SOI comprenant une tranche de base (2) consistant en un monocristal de silicium, une pelli cule d'oxyde de silicium (5) formée sur une surface de la tranche de base, une couche monocristalline de silicium (4) formée sur une surface de la pellicule d'oxyde de silicium et une couche monocristalline de sili- cium-germanium (3) formée sur une surface de la couche monocristalline de silicium; (b) on définit un motif par photolithographie dans la couche de masque; et (c) on enlève une partie de la couche monocristalline de silicium-germanium qui n'est pas recouverte par là couche de masque, en employant à titre de masque la couche de masque dans laquelle on a dé fini un motif. 8. Procédé de fabrication d'un substrat SOI selon la revendica- tion 7, caractérisé en ce qu'il comprend en outre l'étape suivante : (d) on oxyde la partie de la couche monocristalline de silicium-germanium qui n'est pas recouverte par la couche de masque après l'étape (b), préala blement à l'étape (c), pour enlever la partie oxydée de la couche mono- cristalline de silicium-germanium par attaque par voie humide à l'étape (c)_ 9. Procédé de fabrication d'un substrat SOI selon la revendica tion 8, caractérisé en ce que la couche de masque a une structure multi couche (7a) obtenue en formant une pellicule de nitrure de silicium sur la surface supérieure d'une pellicule d'oxyde de silicium; et on forme une pellicule de matière de réserve photosensible (7b) sur une surface de la structure multicouche, et on définit un motif dans la pellicule de matière de réserve photosensible, par photolithographie, pour définir un motif dans la couche de masque en enlevant une partie de la structure multi couche qui n'est pas recouverte par la pellicule de matière de réserve photosensible, en employant la pellicule de matière de réserve photosen sible à titre de masque à l'étape (b). 10. Dispositif à semiconducteur comprenant un substrat SOI fabriqué par un procédé de fabrication de substrat SOI selon l'une quel conque des revendications 4 ou 9, caractérisé en ce que la couche mo- nocristalline de silicium-germanium du substrat SOI correspond à une couche de formation de dispositif.