FR 2805682 A1 20010831 FR 0002473 A 20000228 DISPOSITIF DE COMPARAISON A TRES BASSE CONSOMMATION La présente invention concerne un dispositif de comparaison à très basse consommation. Elle s'applique notamment dans tous les domaines où la consommation est limitée, notamment dans les équipements électroniques alimentés une pile. Des dispositifs de comparaison à très basse consommation sont notamment utilisés dans le domaine biomédical, des portables ou des capteurs. Dans ces domaines, les équipements électroniques doivent consommer le moins possible, car le courant total disponible est très limité. Un microampère est un ordre de grandeur de courant maximum disponible. Or, lorsque l'on cherche à diminuer la consommation d'un dispositif électronique, on réduit genéralement ses performances. C'est notamment le problème qui se pose avec dispositifs de comparaison. Pour réduire leur consommation, on cherche à diminuer le courant de polarisation. Mais plus on diminue ce courant, moins leurs performances sont bonnes leur commutation devient très lente. Par exemple, un comparateur standard de l'état de la technique polarisé sous soixante microampères commute en une centaine de nanosecondes. Polarisé sous cinq cents nanoampères, il va commuter en six microsecondes. objet de l'invention est de réduire la consommation dans un comparateur sans abaisser ses performances de commutation. comparateur standard comprend habituellement au moins deux étages de gain, et un étage de sortie permettant la remise en forme du signal de sortie, qui consiste une suite d'inverseurs. Un tel comparateur a un comportement dissymétrique en commutation : I1 commute plus vite dans un sens que dans un autre. Cette dissymétrie de la commutation est aggravée à très faible courant de polarisation. Un comparateur de l'état de la technique est représenté sur la figure 1, pour comparer deux signaux MI et PI appliqués en entrée. En général, l'un des deux signaux est un signal de référence. Dans l'exemple, et comme représenté sur la figure 2, le signal MI est le signal de référence, de niveau supposé constant et le signal PI est un signal de niveau variable, fourni par un circuit de mesure quelconque non représenté. Le signal MI est appliqué en entrée non inverseurse e+ et le signal PI est appliqué en entrée inverseuse e-. Le comparateur est alimenté par les deux tensions d'alimentation logique VPLUS et VMINUS, avec VPLUS supérieur à VMINUS. En pratique VPLUs a une valeur comprise entre 2 et 5 volts selon la technologie employée, et VMINUS vaut zéro volt. Dans l'exemple, le comparateur comprend deux étages de gain ED1 et EA1. L'étage de gain E1, est l'étage d'entrée du comparateur. Il reçoit sur les entrées e+ et e- les deux signaux à comparer MI et PI. A chaque entrée correspond une branche de l'étage. La première branche est associée à l'entrée non inverseuse e+. Elle comprend deux transistors Ml et M2 connectés en série entre la tension d'alimentation VPLUS et un noeud N de polarisation. Le transistor Ml est dans l'exemple un transistor MOS de type P, monté en diode avec grille et drain reliés. Le transistor M2 est dans l'exemple un transistor MOS de type N. Sa grille forme l'entrée non inverseuse e+ recevant le signal d'entrée mi. La deuxième branche est associée l'entrée inverseuse e-. Elle comprend deux transistors M3 et M4 connectés en série entre la tension d'alimentation VALUS et le noeud N de polarisation. Le transistor M3 est dans 1 exemple un transistor MOS de type P qui a sa grille connectée à la grille du transistor M1 de la première branche (montage miroir de courant). Le transistor M4 est un transistor MOS de type N. Sa grille forme l'entrée inverseuse e- recevant le signal d'entrée PI. Cet étage d'entrée est polarisé par un courant Ib de polarisation, généralement fourni par une structure à miroir de courant qui comprend un transistor MS connecté entre le n#ud de polarisation N et la tension alimentation VMINUS. Le point de connexion entre le transistor M3 et le transistor M4 fournit le signal de sortie de l'étage, appliqué en entrée E1 du deuxième étage de gain EA1. Le signal en entrée E1 est tel que, lorsque le niveau du signal PI devient inférieur à celui du signal MI, il monte à "1", et lorsque le niveau du signal PI devient supérieur à celui du signal MI, il descend à "0". Le deuxième étage de gain comprend dans l'exemple, un premier transistor M6, polarisé par le courant de polarisation Ib. Dans l'exemple, ce transistor est un transistor MOS de type P, dont le drain fournit le signal de sortie OUT1 du comparateur. Lorsque l'entrée E1 monte à "1" (PI Lorsque l'entrée E1 descend à "0" (PI>MI), le transistor M6 est passant, tirant la sortie OUT1 à "1". Or le transistor M6 devient passant, dès que l'entrée El passe de VALUS à VPLUS-Vtp. Le transistor de sortie M6 est en outre dimensionné pour faciliter la montee de la sortie OUT1 à VPLUS Ainsi, on peut voir que la commutation dans le comparateur qui correspond au basculement de la sortie OUT1 de "0" à "1" est très rapide, due au dimensionnement du transistor M6 en combinaison avec la faible variation de charge du noeud E1 (de VPLUS à VPLUS -Vtp) nécessaire pour commencer à rendre passant le transistor M6. La commutation du comparateur qui correspond au basculement de la sortie OUT1 de "1" vers "0" est plus lente, due à la variation de charge plus importante (de 0 à VPLUS-Vtp) sur le noeud E1 nécessaire pour arriver à bloquer le transistor M6. En outre la décharge du noeud de sortie OUT1 de VPLUS à Zéro (Vminus) dépend du courant de polarisation Ib. Comme on cherche avoir un courant de polarisation très faible, cette commutation est en pratique très lente. Ainsi, un comparateur de l'état de la technique a un comportement asymétrique en commutation, aggravé sous faible courant de polarisation. Sur la figure 2, on a représenté l'évolution de la sortie en fonction du niveau du signal d'entrée PI par rapport au signal d'entrée MI pris comme référence, dans le cas où le comparateur est polarise sous un faible courant polarisation Ib de l'ordre de cent nanoampères. Lorsque le signal d'entrée PI devient supérieur au signal d'entrée référence MI, on a une montée en tension rapide sur la sortie OUTl. Quand le niveau du signal PI redevient inférieur au signal d'entrée MI, on a d'abord un palier avant de redescendre, dû à la double contrainte de montée du noeud E1 de 0 à VPLUS-Vtp et de décharge de la sortie OUT par un faible courant de polarisation. Selon l'invention, ce problème technique de commutation lente, aggravé sous faible courant de polarisation, résolu en appliquant les signaux PI et MI à comparer sur un deuxième comparateur mais de manière inverse, en sorte qu'ils commutent dans le sens inverse l'un l'autre, la sortie de chacun des comparateurs étant rebouclée sur l'autre comparateur par une logique de commande, telle que le basculement de la sortie d comparateur de "0" vers "1" force la commutation inverse dans l'autre comparateur. De cette manière on symétrise le comportement du dispositif de comparaison, par rapport à la commutation la plus rapide Le gain en temps de commutation compense largement la consommation supplémentaire due à l'utilisation deux comparateurs. De préférence, et compte tenu du domaine d'application visé, à savoir les très basses consommations, on prévoit de préférence un étage d'entrée amplificateur pour appliquer les signaux à comparer en entrée des deux comparateurs. Telle que caractérisée, l'invention concerne donc un dispositif de comparaison des niveaux de deux signaux d'entrée MI, PI comprenant un premier comparateur, la commutation du comparateur se traduisant par un basculement de la sortie du comparateur d'un premier état logique dans un deuxieme état logique, le basculement de la sortie d'un état logique " dans l'autre "1" étant plus rapide que le basculement dans l'autre sens, caractérisé en ce il comprend un deuxième comparateur de structure identique, en entrée duquel les signaux à comparer sont appliqués de manière inversée, en sorte que commutations dans les comparateurs sont inverses, la sortie chaque comparateur étant appliquée à un circuit logique associé apte à accélérer la commutation inverse dans l'autre comparateur pour un changement de ladite sortie correspondant au basculement le plus rapide. D'autres caractéristiques et avantages de l'invention sont présentés dans la description suivante d'un exemple de réalisation de l'invention et en référence aux dessins annexés dans lesquels: - figure 1 déjà décrite représente un exemple de comparateur à deux étages de gain de l'état de la technique; - figure 2 déjà décrite illustre les caractéristiques de commutation d'un tel comparateur; - la figure 3 représente schématiquement un dispositif de comparaison selon l'invention; - la figure 4 illustre les caractéristiques de commutation associées à un tel dispositif; et - la figure 5 représente un exemple de réalisation d'un dispositif de comparaison selon l'invention. La figure 3 représente un dispositif de comparaison selon l'invention. Il comprend principalement un premier comparateur COMP1 et un deuxième comparateur COMP2, pour comparer chacun des signaux d'entrée PI et MI, mais appliqués de manière inverse en entrées de ces comparateurs. De preférence, le dispositif de comparaison comprend un étage amplificateur AMPLI, pour amplifier les signaux d'entrée MI et PI. Cet étage amplificateur fournit donc en sortie des signaux inversés amplifiés MIa et PIa sont appliqués aux comparateurs COMP1 et COMP2. Dans l'exemple, le signal MIa est appliqué sur l'entrée non inverseuse e+ du comparateur COMP1 et sur l'entrée inverseuse e- du comparateur COMP2 ; le signal PIa est appliqué sur l'entrée inverseuse e- du comparateur COMP1 et sur l'entrée non inverseuse e+ du comparateur COMP2. Les comparateurs COMP1 et COMP2 ont une structure identique, par exemple celle représentée sur la figure 1. Comme les signaux MIa et PIa sont inversés par rapport aux signaux MI et PI, le basculement de la sortie OUT1 du premier comparateur de "0" vers "1" correspond à un signal PI dont le niveau passe en dessous du signal MI. Si on veut utiliser la sortie OUT1 comme sortie du dispositif, il faut alors prévoir un inverseur de sortie supplémentaire IVS, en sorte de retrouver la logique habituelle : OUT bascule de "0" à "1" pour PI passant au dessus de MI ; et de "1" à "0" pour PI passant en dessous de MI. Mais le signal OUT1 bascule de "1" à "0" pour PI passant au dessus de MI ; et de "0" à "1" pour PI passant en dessous de MI. Le comparateur COMP2 commute de façon inverse. Sa sortie OUT2 bascule donc de "0" à "1" lorsque le niveau du signal PI passe sous le niveau du signal MI et de "1" à "0" dans le cas contraire. Les sorties OUT1 et OUT2 correspondent aux sorties 01 et 02 du deuxième étage amplificateur, après remise en forme. Ainsi, comme on l'a vu en relation avec la figure 1, le basculement des sorties OUT1 et OUT2 de "1" vers "0" correspondent aux commutations lentes tandis que le basculement des sorties OUT1 et OUT2 de "0" vers "1" correspondent aux commutations rapides. La sortie OUT1 du premier comparateur COMP1 est appliquée au deuxieme comparateur COMP2 par un circuit logique 1 pour que le basculement de la sortie OUT1 de "0" vers "1" force la commutation inverse dans le deuxième comparateur COMP2. De même, la sortie OUT2 du deuxième comparateur COMP2 est appliquée au premier comparateur COMP1 par un circuit logique 2 pour que le basculement de la sortie OUT2 de "0" vers "1" force la commutation inverse dans le premier comparateur COMP1. Les circuits logiques 1 et 2 ont une structure identique. Ils délivrent chacun en sortie une impulsion de commande, respectivement Coml, Com2, dont le niveau actif force la charge ou la décharge de noeuds internes du comparateur concerné. Ainsi, et comme représenté sur la figure 4, lorsque le niveau du signal PI passe au-dessus du niveau du signal MI, la sortie OUT2 passe de "0" à "1" ; le signal impulsionnel de commande Com2 force la commutation inverse dans le commutateur COMP1, dont la sortie OUT1 commute beaucoup plus rapidement de "1" vers "0" que dans l'état de la technique. De même, lorsque le niveau du signal PI passe au-dessous du niveau du signal , la sortie OUT1 passe de "0" vers "1" ; le signal impulsionnel de commande Coml force la commutation inverse dans le commutateur COMP2, dont la sortie OUT2 commute beaucoup plus rapidement de "1" vers "0" que dans l'état de la technique. En pointillé, on a représenté les caractéristiques de commutation selon l'état de la technique. Un dispositif de comparaison selon l'invention a ainsi un comportement en commutation pratiquement symétrique. Sur la figure 5, on a représenté titre d'exemple un mode de réalisation possible d'un dispositif de comparaison selon l'invention, dans une technologie de CMOS. Ce dispositif comprend un étage amplificateur d'entrée AMPLI, deux comparateurs COMP1 et COMP2, un circuit de polarisation en courant, POL et deux circuits logiques 1 et 2. Dans l'exemple, la sortie OUT1 du comparateur COMP1 est appliquée à un inverseur IVS pour fournir la sortie OUT du dispositif. La sortie OUT2 du comparateur COMP2 a une logique inverse de celle de la sortie OUTl, comme expliqué plus haut en relation avec les figures 3 et 4. L'étage amplificateur d'entrée AMPLI comprend de façon habituelle deux branches. La première branche comprend un transistor MOS de type P, M10 et un transistor MOS de type N, M12 connectés en série entre la tension d'alimentation VPLUS et un noeud N1 . Le transistor M10 est monté en diode, avec sa grille reliée à son drain. La deuxième branche comprend de même un transistor MOS de type P, M11 et un transistor MOS de type N, M13, connectés en série entre la tension d'alimentation VPLUS et un noeud Nl. Le transistor M11 est monté en diode, avec sa grille reliée à son drain. Le signal d'entrée MI est appliqué sur la grille du transistor M12 tandis que le signal d'entrée PI est appliqué sur la grille du transistor M13. Le point de connexion A entre les transistors MOS M10 et M12 fournit un signal inversé amplifié MIa correspondant au signal d'entrée MI. Le point de connexion B entre les transistors MOS M11 et M13 fournit un signal inversé amplifié PIa correspondant au signal d'entrée PI. Un transistor de polarisation en courant M14 est connecté entre le noeud N1 et la tension d'alimentation VMINUS et commandé sur sa grille par une tension de reférence Vb. Les signaux inversés amplifiés MIa et PIa sont appliqués comme entrées de chacun des comparateurs COMP1 et COMP2 du dispositif : le signal MIa en entrée inverseuse e+ du comparateur COMP1 et en en entrée inverseuse e- du comparateur COMP2 ; le signal PIa en entrée inverseuse e- du comparateur COMP1 et en en entrée non inverseuse e+ du comparateur COMP2. Ces comparateurs ont une structure identique, classique, qui correspond à celle déj décrite en relation avec la figure 1. Cette structure comprend pour chaque comparateur, COMP1, respectivement COMP2, un premier étage amplificateur différentiel ED1, respectivement ED2, suivi d'un deuxième étage amplificateur EA1, respectivement EA2, et d'un étage de sortie ES1, respectivement ES2, comprenant dans 1 exemple deux étages inverseurs. Le signal de sortie de chaque comparateur COMP1, COMP2 est obtenu en sortie de l'étage de sortie de remise en forme. L'étage amplificateur différentiel ED1 du comparateur COMP1 comprend deux branches différentielles. La première branche comprend un transistor MOS P M20, monté en diode (grille et drain court-circuités) et un transistor MOS N . Ces deux transistors sont connectés en série entre la tension d'alimentation VPLUS et un noeud N2. La deuxième branche comprend un transistor MOS P M21, dont la grille est connectée la grille du transistor M20 (miroir de courant) et un transistor MOS N M23. Ces deux transistors M21 et M23 sont connectés en série entre la tension d'alimentation VPLUS et le noeud N2. Le point de connexion entre ces deux transistors M21 et M23 fournit la sortie de cet étage, appliquée en entrée El du deuxième étage amplificateur EA1. Un transistor de polarisation en courant M24 est connecté entre le n#ud N21 et la tension d'alimentation VMINUS et commandé sur sa grille par une tension de référence Vb. La grille du transistor M22 forme l'entrée différentielle non inverseuse e+ du comparateur COMP1. Elle est connectée au point de connexion A de l'étage d'entrée AMPLI. La grille du transistor M23 forme l'entrée différentielle inverseuse e- du comparateur COMP1. Elle est connectée au point de connexion B de l'étage d'entrée AMPLI. Le deuxième étage amplificateur EA1 du comparateur COMP1 comprend un transistor MOS P M30 connecté entre la tension d'alimentation VPLUS et un noeud 01. Un transistor de polarisation en courant M31 est connecté entre ce noeud 01 et la tension d'alimentation VMINUS et commandé sur sa grille par une tension de référence Vb. Le n#ud 01 est appliqué en entrée de l'étage de sortie ES1 qui comprend dans l'exemple deux inverseurs de type CMOS en série, pour fournir en sortie un signal remis en forme OUT1, qui forme le signal de sortie du comparateur COMP1. Ce signal OUT1 suit la même logique de commutation que le noeud 01. Le comparateur COMP2 a une structure identique. I1 ne sera donc pas décrit précisément. Les entrées non inverseuse e+ et inverseuse e- de son étage amplificateur différentiel ED2 sont connectées de manière inverse aux points de connexion A et B par rapport celles de l'étage ED1. Ainsi, sur la figure 5, la grille du transistor M62 qui forme l'entrée différentielle non inverseuse e+ du comparateur COMP2 est connectée au point de connexion B de l'étage d'entrée AMPLI, et la grille du transistor M63 qui forme l'entrée différentielle inverseuse e- du comparateur COMP2 est connectée au point de connexion A de l'étage d'entrée AMPLI. L'entrée et la sortie du deuxième étage amplificateur EA2 sont notés respectivement E2 et 02. Le n#ud 02 est appliqué en entrée de l'étage de sortie ES2, identoique à l'étage ES1, pour fournir en sortie un signal remis en forme OUT2. Ce signal OUT2 suit la même logique de commutation que le n#ud 02. Les transistors de polarisation en courant, qui sont des transistors MOS de même type, N dans l'exemple, sont commandés par la même tension de référence Vb. Cette tension de référence est habituellement fournie par un montage en miroir de courant comprenant un transistor M100 connecté en diode (grille et drain reliés). Dans un exemple d'application très basse tension, le courant de polarisation Ib sera de l'ordre d'une centaine de nanoampères. Selon l'invention, le dispositif de comparaison comprend en outre deux circuits logiques 1 et 2 qui fournissent en sortie un signal impulsionnel de commande vers des circuits de charge et décharge de n#uds internes des comparateurs COMP1 et COMP2. Ces circuits logiques 1 et 2 sont identiques. Si on prend le circuit logique 1 associé à la sortie OUT1 du comparateur COMP1, il comprend deux portes inverseuses I1 et 12 ; une porte logique G1 de type NON OU recevant en entrées la sortie de la première porte inverseuse I1 et sortie de la deuxième porte inverseuse 12 ; et une porte logique G2 de type OU. Ainsi, lorsque la sortie OUT1 passe de "0" à "1", on génère en sortie de la porte G2 une impulsion positive Coml dont la largeur correspond au retard de transmission du zéro dans la deuxième porte inverseuse 12. Cette impulsion permet d'activer la charge et la décharge de noeuds internes du comparateur COMP2. Ces noeuds internes sont les noeuds d'entrée E2 et de sortie 02 du deuxième étage de gain du comparateur COMP2. En pratique, la premiere porte inverseuse I1 correspond dans ce mode de réalisation, à l'inverseur de sortie IVS, ce qui permet d'économiser une porte logique. Le circuit logique 2 associé à la sortie OUT2 identique au circuit logique 1. Il fournit en sortie une impulsion positive Com2 qui active la charge et la décharge de noeuds internes du comparateur COMP1. Ces noeuds internes sont les noeuds d'entrée E1 et de sortie 01 du deuxième étage de gain EA1 du comparateur COMP1. Les circuits de charge et décharge commandés par les signaux impulsionnels de commande Coml et Com2 sont typiquement des transistors MOS, commandés de façon appropriée. Par exemple, on prévoit dans le comparateur COMP1 un transistor de charge TC1, qui est ici un transistor MOS de type P connecté entre la tension d'alimentation VPLUS et le noeud E1, et commandé sur sa grille par l'inverse du signal impulsionnel de commande Coml pour charger le noeud E1 à la tension VPLUS ; et un transistor de décharge TD1, qui est ici un transistor MOS de type N connecté entre le noeud 01 et la tension d'alimentation VMINUS, et commandé sur sa grille par le signal impulsionnel de commande Coml pour décharger le n#ud E1 la tension VMINUS. Le comparateur comprend des transistors de charge TC2 et de décharge TD2 correspondants. Avec ces circuits logiques, on comprend que c'est la commutation la plus rapide qui est utilisée dans chaque comparateur, pour forcer la commutation inverse dans l'autre. C'est le mécanisme représenté sur la figure 4. Sur la figure 5, on a en outre représenté des circuits d'initialisation du dispositif de comparaison, déclenchés à la mise sous tension du circuit dans lequel il est intégré. Ce sont des circuits d'initialisation habituels, qui ne seront pas détaillés. Ils sont commandés par un signal d'initialisation Po , et son inverse PON. Ce signal est utilisé dans les circuits logiques 1 et 2, dans la porte supplémentaire G2, de type OU, pour initialiser les noeuds E1, E2, 01 et 02 à la mise sous tension. On notera que les comparateurs COMP1 et COMP2 peuvent comporter après le deuxième étage de gain d'autres étages de gain supplémentaires. On prévoit alors des circuits de charge et décharge correspondants pour commander la charge ou la décharge de leurs noeuds d'entrée et de sortie conformément au principe de l'invention. REVENDICATIONS 1. Dispositif de comparaison des niveaux de deux signaux d'entrée (MI, PI) comprenant un premier comparateur (COMP1) la commutation du comparateur se traduisant par un basculement de la sortie (OUT1) du comparateur d'un premier état logique dans un deuxième état logique, le basculement de la sortie (OUT1) d'un état logique ("0") dans l'autre ("1") étant plus rapide que le basculement dans l'autre sens, caractérisé en ce qu'il comprend un deuxième comparateur (COMP2) de structure identique, en entrées duquel les signaux à comparer (MI, PI) sont appliqués de manière inversée, en sorte que les commutations dans les comparateurs sont inverses, la sortie (OUT1) de chaque comparateur étant appliquée à un circuit logique (1, 2) associé apte à accélérer la commutation inverse dans l'autre comparateur pour un changement de ladite sortie (OUT1) correspondant au basculement le plus rapide. 2. Dispositif de comparaison selon la revendication 1, caractérisé en ce qu'il comprend des moyens de charge (TC1, ) ou décharge (TD1, TD2) de noeuds internes dans chaque comparateur, chaque circuit logique (1) commandé par la sortie (OUT1) d'un comparateur (COMP1), fournissant en sortie un signal impulsionnel (Com1) appliqué aux moyens de charge ou décharge de l'autre comparateur (COMP2). 3. Dispositif de comparaison selon la revendication 2, chaque comparateur (COMP1) comprenant un premier étage amplificateur (ED1) suivi d'au moins un deuxième étage amplificateur (EA1), caractérisé en ce que les dits noeuds internes sont les noeuds d'entrée (E1) et de sortie (01) du ou des étages amplificateur suivant premier (EA1). 4. Dispositif de comparaison selon l'une quelconque revendications précédentes, caractérisé en ce qu'il comprend en outre un étage amplificateur différentiel recevant les dits signaux à comparer (MI, PI) en entrées et fournissant en sortie des signaux amplifies (MIa, PIa) appliqués aux dits comparateurs. . Dispositif de comparaison selon l'une quelconque revendications précédentes, caractérisé en ce que les circuits logiques comprennent au moins un inverseur et une porte logique de type non ou (G1), un signal logique étant appliqué directement sur une entrée de la porte logique, et la sortie de l'inverseur appliquée sur l'autre entrée, ladite porte logique fournissant en sortie le signal impulsionnel de commande (Coml, Com2) des moyens de charge et décharge. 6. Dispositif de comparaison selon la revendication caractérisé en ce que chaque circuit logique comprend une porte logique supplémentaire (G2) permettant l'activation des moyens de charge et décharge noeuds internes lors d'une initialisation (Po) dispositif. 7. Circuit intégré comprenant un dispositif comparaison selon l'une quelconque des revendications précédentes.