FR 2800482 A1 20010504 FR 0011605 A 20000912 DOMAINE TECHNIQUE DE L'INVENTION La présente invention se rapporte au domaine des processeurs superscalaires, et plus particulièrement à un processeur qui utilise des groupes d'instructions afin d'en améliorer les performances, ce processeur incluant des dispositifs pour traiter les exceptions générées par des instructions à l'intérieur des groupes. ETAT DE LA TECHNIQUE Dans les processeurs superscalaires supportant l'exécution désordonnée d'instructions, chaque instruction est identifiée par une etiquette d'instruction. Les étiquettes d'instructions sont utilisées pour coder les informations séquence, ou d'ordre, nécessaires pour exécuter les instructions dans l'ordre. Pour augmenter les performances du processeur, il est souhaitable d'augmenter le nombre d'instructions qui peuvent être "lancées" à tout instant. Dans cette description, les instructions lancées font référence à des instructions qui ont été réparties mais non encore exécutées. Pour conserver l'ordre 'exécution dans un processeur supportant l'exécution désordonnée d'instructions, les informations étiquettes d'instruction sont généralement consignées dans tableau tel Qu'un tableau d'exécution lorsque les instructions son, lancées. Après qu'une instruction se soit pleinement propagée par l'intermédiaire de son pipeline approprié, résultats de l'instruction sont écrits dans un registre architectural et conservés dans un registre de renommage jusqu'à ce que l'instruction soit exécutée ou abandonnée. Si une instruction est abandonnée avant son execution à cause d'une exception générée par une instruction intermédiaire, le processus de renommage est utilisé pour diriger le registre architectural vers un registre de renommage précédant (et toujours valide) . Au fur et à mesure que nombre d'instructions lancées augmente, il conviendra d'apprécier que la complexité du mécanisme de renommage la complexité du tableau d'exécution, ainsi que la logique nécessaire pour suivre l'état de toutes les instructions lancées, augmentent également. La complexité augmentée qu'implique un nombre augmenté d'instructions lancees peut avoir un effet négatif sur les performances maximales du processeur. Ainsi, le niveau de complexité ou le nombre de niveaux logiques dans le processus de renommage et dans le tableau d'exécution limitent les performances maximales processeur. De ce fait, il est souhaitable de mettre en #uvre un processeur dans lequel le nombre d'instructions lancées peut être augmenté de façon significative sans augmenter proportionnellement la complexité du matériel utilisé pour utiliser le processus de renommage et suivre l'état et l'ordre d'exécution. OBJET DE L'INVENTION Un objet de l'invention est de fournir un processeur et un procédé d'opération associe palliant les inconvénients ci-dessus. Le processeur inclut une unité de lecture d'instructions, une unité de fragmentation d'instructions, et une logique de commande de répartition et d'exécution. L'unité de lecture est configurée pour retrouver un ensemble d'instructions à partir d' mémoire cache d'instructions. L'unité de fragmentation d'instructions est configurée pour recevoir l'ensemble des instructions lues, et adaptée pour organiser l'ensemble d'instructions en un groupe d'instructions. La logique répartition et d'exécution est adaptée pour attribuer étiquette de groupe au groupe d'instructions et enregistrer l'étiquette de groupe dans une entrée du tableau d'exécution pour suivre l'état d'exécution des instructions composant le groupe d'instructions Dans un mode de réalisation particulier, l'ensemble des instructions lues est formaté conformément à un premier format d'instructions et dans lequel le procédé comprend outre la modification du format des instructions lues en un deuxième format avant exécution, la largeur du deuxième format d'instructions étant plus grande que la largeur du premier format d'instructions. Dans un mode de realisation particulier, 1 unité de fragmentation est adaptée pour décomposer les instructions complexes de l'ensemble des instructions lues en instructions simples multiples dans un groupe d'instructions. Dans un mode de realisation particulier, 1 unité de fragmentation est adaptée pour décomposer une instruction de chargement multiple en un ensemble d'instructions simples couvrant des groupes d'instructions multiples. Dans un mode de realisation particulier, 1 unité de fragmentation est adaptée pour réserver la dernière entrée dans le groupe d'instructions à des instructions comportant une probabilité d'exception élevée, telles qu'une instruction de branchement. Dans un mode de réalisation particulier, la logique de répartition et d'exécution est adaptée pour enregistrer une adresse d'instruction unique dans l'entrée du tableau d'exécution correspondant à chacun des groupes d'instructions. De préférence, l'adresse d'instruction unique est l'adresse d'instruction de la première instruction du groupe d'instructions. Dans un mode de réalisation particulier, le processeur est configuré pour abandonner groupe d'instructions en réponse à la détection d'une exception générée par une instruction du groupe d'instructions. De préférence, le processeur est en outre configuré pour désactiver la disposition d'organisation de groupe l'unité de fragmentation avant d'exécuter à nouveau les instructions abandonnées en réponse à la détermination de ce que l'exception était générée par une instruction occupant une position intérieure du groupe d'instructions, i.e. une position différente de la première. BREVE DESCRIPTION DES FIGURES Les objectifs et avantages de l'invention deviendront apparents ' la lecture de la description détaillee suivante et en se référant aux figures annexées sur lesquelles: La f igure est un schéma synoptique simplifié sous forme de blocs d' processeur conformément à un mode réalisation particulier de l'invention; La figure 2 décrit des exemples du fonctionnement d'une disposition d'organisation de groupe de l'unité de fragmentation du processeur de la figure 1; La figure est une représentation simplifiée d'un tableau d'exécution conformément à un mode particulier réalisation de l'invention; La f igure illustre le fonctionnement du processeur de la figure 1 lorsqu'une instruction dans un groupe instructions génère une exception; et La figure est une représentation simplifiée d'un tableau d'exécution conformément à un autre mode de réalisation de la présente invention. Bien que invention soit susceptible de variantes diverses, des modes de réalisation spécifiques de celle-ci sont représentés à titre d'exemples sur les figures et seront décrits ici en détail. Il convient de comprendre, toutefois, que les figures et la description détaillée présentées ici ne sont pas destinees à limiter l'invention au mode de réalisation particulier décrit. DESCRIPTION DE T'INVENTION La figure 1 est schéma synoptique simplifié sous forme de blocs d'un processeur 100 conformément à un mode de réalisation particulier de la présente invention. Le processeur 100 que décrit sur la figure 1 inclut une unité de lecture d'instructions 102 adaptée à générer une adresse de l'instruction suivante à lire. L'adresse de l'instruction lue par l'unité de lecture 102 est chargée dans une bascule à verrouillage tch) 104 d'adresse d'instruction suivante et délivrée à mémoire cache d'instruction 110. L'unité de lecture 102 inclut en outre une logique de prediction de branchement 106. Ainsi que son nom le suggère, la logique de prédiction de branchement 106 est adaptée pour faire une prédiction du résultat d'une décision affectant le flux d'exécution du programme. La possibilité prédire correctement les décisions de branchement est facteur significatif dans la capacité globale du processeur 100 d'atteindre des performances améliorées en exécutant des instructions de façon spéculative et désordonnée. L'adresse produite par l'unité de lecture 102 est délivrée à mémoire cache d'instructions 110, qui contient un sous-ensemble du contenu de la mémoire du système dans un dispositif de mémorisation à haute vitesse. Si l'adresse de l'instruction générée par l'unité de lecture 102 correspond à un emplacement dans la mémoire système qui est dupliqué dans la mémoire cache d'instructions 110, la mémoire cache d'instructions 110 réachemine l'instruction correspondante à la logique de fragmentation 112. Si l'instruction correspondant à l'adresse d'instruction génerée par l'unité de lecture 102 ne réside pas dans la mémoire cache d'instructions 110, le contenu de la mémoire cache d'instructions 110 doit être mis à jour avec le contenu des emplacements appropriés de la mémoire du système avant que 1 instruction puisse être réacheminée vers la logique de fragmentation 112. La logique de fragmentation 112 est adaptée pour modifier un flot d'instructions entrantes afin de produire un ensemble d'instructions optimisées pour l'exécution dans un pipeline d'exécution sous-jacent à des fréquences de fonctionnement extrêmement élevées (c'est à dire par exemple à des fréquences de fonctionnement d'environ 1 GHz). Par exemple, la logique de fragmentation 112 reçoit des instructions en un format de 32 bits de large, tel que le jeu d'instructions supporté par le processeur PowerPC(D. Des informations détaillees concernant le jeu d'instructions PowerPC@ sont disponibles dans le PowerPC 620 RISC Microprocessor User's Manual disponible chez Motorola, Inc. (Numéro de commande MPC620UM/AD). Dans un mode de réalisation particulier, le format instructions générées par logique de fragmentation 112 inclut des champs explicites pour les informations qui sont simplement impliquées dans le format des instructions mises en place de telle façon que le format des instructions genérées par la logique de fragmentation 112 est plus large que le format des instructions. Par exemple, les instructions mises en place sont codées conformément à un format d'instructions de 32 bits et le format des instructions générées par la logique de fragmentation 112 est de 64 bits de large ou plus. La logique de fragmentation 112 est conçue pour générer ces instructions larges conformément a un Jeu prédéfini de règles de fragmentation Les instructions larges générées par la logique de fragmentation 112 facilitent l'exécution à haute vitesse en incluant références explicites à des opérandes d'instructions. Dans un mode de réalisation particulier, la logique de fragmentation 112 telle qu'envisagée ici est conçue pour organiser ensemble d'instructions lues en Yy groupes " à' instructions 202, dont des exemples sont décrits sur la figure 2. Chaque groupe d'instruction 202 inclut ensemble de cases d'instructions, ou position d'instruction, 204a, 204b, etc. (auxquelles il est fait référence, collectivement ou de façon générique, en tant que cases d'instructions 204). L'organisation d'un ensemble d'instructions groupes d'instructions facilite l'exécution à haute vitesse en simplifiant, entre autres, la logique nécessaire pour maintenir les tableaux d'exécution pour un grand nombre d'instructions lancées. Dans un mode de réalisation particulier, l'adresse d'une seule instruction du groupe d'instructions 202 est maintenue pendant que le groupe d'instructions est en instance (c'est à dire pendant le temps durant lequel les instructions dans le groupe d'instructions 202 sont lancées). Dans le mode de réalisation préféré, l'adresse de l'instruction unique qui est retenue est l'adresse l'instruction mémorisée dans la première case ou position 204a du groupe d'instructions 202. Dans ce mode de réalisation la régénération d'une adresse pour toute instruction autre que les instructions mémorisées dans la première case 204a nécessitera un effort supplémentaire parce que les adresses pour toutes les autres instructions dans le groupe d'instructions 202 ont été supprimées. Sur la figure 2, trois exemples de groupements d'instructions qui peuvent être réalisés la logique de fragmentation 112 sont décrits. Dans l'exemple 1, un ensemble d'instructions indiqué par la référence numérique 201 est transformé en un groupe d'instructions unique 202 par la logique de fragmentation 112. Dans le mode de réalisation de l'invention décrit, chaque groupe d'instructions 202 inclut cinq cases indiquees par les références numériques 204a, 204b, 204c, 204d et 204e. Chaque case 204 peut contenir une instruction simple. Dans ce mode de réalisation, chaque groupe d'instructions peut inclure un maximum de cinq instructions. L'utilisation groupes d'instructions simplifie le processus de renommage et la loqique du tableau d'exécution en réduisant le nombre d'instructions qui doivent être individuellement étiquetées et suivies. L'utilisation de groupe d'instructions projette ainsi de sacrifier quelques informations au sujet de chaque instruction dans un effort de simplification du processus de suivi d'instructions en instance dans un processeur supportant l'exécution désordonnée d'instructions. Une conséquence de cette disposition est qu'il n'est pas toujours possible de déterminer l'adresse d'une instruction dans un groupe d'instructions 202. Plus spécifiquement, dans le mode de réalisation préféré, la seule adresse d'instruction qui soit maintenue est l'adresse de la première instruction dans le groupe d'instructions. Aussi longtemps que les instructions s'exécutent sans générer d'exception, les informations d'adresses d'instructions ne sont pas nécessaires pour l'execution correcte du programme, et de ce fait le sacrifice de informations est généralement acceptable si la "probabilité d'exception" de chaque instruction est relativement faible. Des instructions arithmétiques telles que les instructions ADD (additionner) présentent une probabilité d'exception qui est essentiellement égale à zéro. Des instructions de référence à la mémoire telles que des instructions de chargement et de mémorisation peuvent causer des exceptions dans une diversité de circonstances, telles que par exemple si une référence demandée de mémoire n'est pas disponible dans la mémoire cache de données du processeur. Un certain nombre de techniques sont bien connues, toutefois pour reduire les probabilités de telles exceptions de manque de mémoire cache, exceptions de translation d'adresse, autres types d'exceptions que les instructions de référence de mémoire peuvent générer. Les instructions de branchement, par ailleurs, tendent à présenter une probabilité d'exception relativement élevée à cause de leur nature spéculative. Afin de viser la probabilité d'exception relativement élevée des instructions de branchement, un mode de réalisation particulier du processeur 100 ordonne que la dernière case dans le groupe d'instructions 202 (case 204e dans le mode de réalisation décrit) soit réservée aux instructions de branchement seulement. Cette exigence est satisfaite dans l'exemple décrit sur la figure 2 en insérant une instruction NOP (No Operat-ion) dans la case 204d entre l'instruction ADD et l'instruction de branchement. En plaçant ces instructions comportant une probabilité d'exception élevée, telles que des instructions de branchement, dans la dernière case disponible 204 du groupe 202, la logique de fragmentation 112 garantit que l'adresse d'instruction d'une instruction suit une instruction de branchement se trouvera dans la première case d'un groupe d'instructions suivant, ce qui a pour effet de garantir que l'adresse d'une instruction suivant un branchement est facilement disponible dans cas où le branchement aurait été mal prédit. Un deuxième exemple de groupement préformé par la logique de fragmentation 112 conformément à un mode de réalisation particulier de l'invention est décrit sur l'exemple 2 de la figure 2. Cet exemple démontre la capacité de la logique de fragmentation 112 à décomposer des instructions complexes en un groupe d'instructions simples pour obtenir une vitesse d'exécution plus élevée. Dans l'exemple décrit, une séquence de deux instructions de chargement avec mise à jour (LDU, Load-with-Upclate) est décomposée en un groupe d'instructions incluant paire d'instructions de chargement dans les cases 204a et 204c respectivement et une paire d'instructions ADD dans les cases 204b et 204d respectivement. Dans cet exemple, puisque groupe 202 ne contient aucune instruction de branchement, la dernière case 204e du groupe d'instructions 202 ne contient aucune instruction. L'instruction de chargement avec mise à jour PowerPC@, ainsi que des instructions analogues dans d'autres jeux d'instructions, est une instruction complexe en ce que l'instruction affecte le contenu de multiples registres à usage généraux (GPR, General Purpose Register). Spécifiquement, l'instruction de chargement avec mise à jour peut être décomposée en une instruction de chargement qui affecte le contenu d'un premier GPR et une instruction ADD qui affecte le contenu d'un deuxième GPR. Ainsi, dans le groupe d'instructions 202 de l'exemple 2 de la figure 2, les instructions contenues dans deux ou plusieurs cases d'instructions 204 correspondent à une instruction unique reçue par l'unité de fragmentation 112. Dans l'exemple 3, une instruction unique entrant dans l'unité de fragmentation 112 est brisée en un jeu d'instructions occupant des groupes multiples 202. Pl-us spécifiquement, 1 exemple .3 illustre une instruction de chargement multiple (LM, Load Multiple). L'instruction de chargement multiple (conformément au jeu d'instructions PowerPC(D) charge le contenu d'emplacements consécutifs en mémoire dans des GPR numérotés de façon consécutive. Dans l'exemple décrit, un chargement multiple six emplacements consécutifs en mémoire est décomposé six instructions de chargement. Puisque chaque groupe 202 conformément au mode de réalisation décrit du processeur 100, inclut au plus cinq instructions, puisque la cinquième case 204e est réservée aux instructions de branchement, un chargement multiple de six registres est décomposé en deux groupes 202a et 202b respectivement. Quatre des instructions de chargement sont mémorisées dans premier groupe 202a alors que les deux instructions de chargement restantes sont mémorisées dans le deuxième groupe 202b. Ainsi, dans l'exemple 3, une instruction unique est décomposée en un ensemble instructions qui couvre de multiples groupes d'instructions 202. Se référant de nouveau à la figure 1, les instructions larges aénérées dans le mode de réalisation préféré de 'unité de fragmentation 112 sont réacheminées vers l'unité de répartition 114. L'unité de répartition 114 est chargée de déterminer quelles instructions peuvent être capables d'être exécutées de réacheminer ces instructions exécutables aux files d'attente 120. De plus, l'unité de répartition 114 communique avec la logique de commande de répartition et d'exécution 116 afin de garder la trace de l'ordre dans lequel instructions ont été délivrées et 1 1 état d'exécution de instructions pour faciliter l'exécution désordonnée. Dans le mode de réalisation du processeur 100 dans lequel l'unité de fragmentation 112 organise les instructions entrantes en groupes d'instructions comme décrit ci-dessus, une étiquette de groupe (GTAG, Group TAG) est attribuée à chaque groupe d'instructions 202 par la logique de commande et d'exécution 116 qui achemine l'ordre des groupes d'instructions délivrés. En tant qu'exemple, l'unité de répartition 114 peut attribuer des valeurs croissantes de façon monotone à des groupes instructions consécutifs. Avec cette disposition, des groupes d'instructions présentant des valeurs de GTAG inférieures sont reconnus comme étant exécutés avant (c'est à dire, plus jeunes que) des groupes d'instructions présentant valeurs de GTAG supérieures. En association avec la logique de commande de répartition et d'exécution 116, un tableau d'exécution 118 est utilisé dans un mode de réalisation particulier de la présente invention afin suivre l'état des groupes d'instructions délivrés. En tournant vers les figures 3 et 5, des schémas synoptiques simplifiés sous forme de blocs du tableau d'exécution 118 sont présentés à titre d'exemples. Dans le mode de réalisation décrit sur la figure 3, le tableau d'exécution 118 inclut ensemble d'entrées 302a à 302n (auxquelles il est fait référence ici, collectivement ou de façon générique, en tant qu'entrées de tableau d'exécution 302). Dans ce mode réalisation, chaque entrée 302 du tableau d'exécution inclut un champ de GTAG 308, un champ d'adresse d'instruction (IA) 304 et un champ de bit d'état 306. Chaque champ de GTAG contient la valeur de GTAG d'un groupe d'instructions correspondant 202. Dans un autre mode de réalisation tableau d'accomplissement 118 (décrit sur la figure 5), le champ de GTAG 308 est éliminé. Dans ce mode de réalisation, -eur de GTAG est restreinte à un entier inférieur ou égal nombre d'entrées 302 du tableau d'exécution 118. La valeur de GTAG elle-même identifie l'entrée 302 dans laquelle réside le groupe d'instructions correspondant. Ainsi, le groupe d'instructions mémorisé dans l'entrée 1 du tableau exécution 118 présentera une valeur de GTAG de 1. Dans mode de réalisation du tableau d'exécution 118, le tableau d'exécution 118 peut en outre inclure un bit "d'enveloppement" 303 pour indiquer qu'un groupe d'instructions présentant une valeur de GTAG inférieure est en réalité plus jeune qu'un groupe instructions présentant une valeur de GTAG supérieure. Dans mode de réalisation particulier, le champ d'adresse d'instructions 304 inclut l'adresse de l'instruction de la première case 204a du groupe d'instructions correspondant 202. Le champ d'état 306 peut contenir un ou plusieurs bits d'état qui indiquent par exemple si l'entrée correspondante 302 dans le tableau d'exécution 118 est disponible ou si l'entrée a été attribuée à un groupe d'instructions en instance. Dans le mode de réalisation du processeur 100 décrit sur la figure 1, les instructions sont délivrées à partir de l'unité de répartition 114 aux files d'attente 120 où elles attendent l'exécution dans les canaux d'exécution correspondants 122. Le processeur 100 peut inclure une diversité de types de canaux exécution, chacun conçu pour exécuter un sous-ensemble du d'instructions du processeur. Dans un mode de réalisation particulier, les canaux d'exécution 122 peuvent inclure un pipeline d'unité de branchement 124, un pipeline de mémorisation et de chargement 126, une unité arithmétique à virgule fixe 128 et une unité à virgule flottante . Chaque canal d'exécution 122 peut comprendre deux ou plusieurs étages de pipelines. Les instructions mémorisées dans les files d'attente 120 peuvent être délivrées aux canaux exécution 122 en utilisant un algorithme quelconque parmi diversité d'algorithmes de priorité d'émission. Par exemple la plus ancienne instruction en instance dans une file d'attente 120 est la prochaine instruction délivrée aux canaux fexécution 1122. Dans ce mode de réalisation, les valeurs de GTAG attribuées par l'unité de répartition 114 sont utilisées pour déterminer l'âge relatif des instructions en instance dans les files d'attente 120. Lorsqu'une instruction est réacheminées à partir des files d'attente 120 vers le canal d'exécution correspondant le canal d'exécution exécute l'opération appropriée indiquée par le code opérationnel de l'instructions et écrit le résultat de l'instruction dans le GPR de renommage de l'instruction lorsque l'instruction atteint un étage final (indiqué par la référence numérique 132) du pipeline. Une table de correspondance est maintenue entre les GPRs de renommage et les registres architecturaux correspondants. Lorsque toutes les instructions d'un groupe d'instruction (et toutes les instructions des groupes d'instructions les plus jeunes) sont exécutées sans générer d'exception, un pointeur d'exécution la table d'exécution est incrémenté pour pointer vers le prochain groupe d'instructions. Lorsque le pointeur d'exécution pointe sur un nouveau groupe d'instruction, les registres de renommage associés aux instructions de l'ancien groupe d'instructions sont libérés validant ainsi les résultats des instructions de l'ancien groupe d'instruction. S'il est déterminé qu'une ou plusieurs instructions plus vieilles qu'une instruction exécutée (mais pas encore validée) génèrent une exception, l'instruction ayant cénérée cette exception et les instructions plus récentes sont abandonnées, une routine du processus renommage est invoquée pour restituer des valeurs valides GPRs. La figure 4 est une représentation conceptuelle illustrant fonctionnement du processeur 100 lorsqu'une instruction dans l'un des groupes d'instructions 202 génère une exception. figure 4 décrit un groupe d'instructions 202 qui inclut première instruction de chargement (LD1) dans la première case 204a, u-e instruction ADD dans la deuxième case 204b, une deuxième instruction de chargement (LD2) dans la troisième case 204c, et une instruction ADD dans la quatrième case 204d. Un GTA'G 208 et une adresse d'instruction 210 relatifs au groupe instructions 202 sont également représentes. Le GTAG 208 est attribué par la logique de commande de répartition et d'exécution 118 et mémorisé dans le champ de GTAG 302 du tableau d'exécution 118. L'adresse d'instruction 210 est mémorisée dans le champ d'IA 304 du tableau d'exécution 118 pour faciliter le suivi du groupe d'instruction 202 pendant que les instructions le composant sont lancées. L'adresse d'instruction 210 du groupe 202 correspond à l'adresse de l'instruction de la première case 204a du groupe Ainsi, l'adresse d'instruction 210 correspond à l'instruction LD1 de la première case 204a dans l'exemple décrit Pendant l'exécution suivante, une instruction autre que l'instruction LD1 de la première case 204a peut générer une exception. Dans l'exemple décrit sur la figure 4, l'instruction mémorisée dans case 204c peut générer n'importe quelle exception parmi variété d'exceptions, y compris des exceptions de translation d'adresse, des exceptions de manque mémoire cache, et une diversité d'autres conditions exception. Lorsqu' instruction génère une exception, le processeur 100 doit enregistrer l'adresse de l'instruction qui a généré l'exception (l'instruction d'exception), de telle façon que le pointeur 'instruction puisse être positionné sur 'adresse de l'instruction d'exception après que l'instruction ait été traitée. Comme toutefois les informations d'adresse pour toutes les instructions dans le groupe d'instructions 202 autres que l'instruction de la première case 204a ont été écartées dans une tentative de simplifier la gestion de la répartition et de l'exécution dans le processeur 100, l'adresse de l'instruction LD2 est indisponible. Le mode de réalisation du processeur 100 projeté ici est conçu pour aborder ce problème en abandonnant le groupe d'instructions 202 (et tout groupe d'instructions avec une valeur de GTAG supérieure au GTAG 208 du groupe d'instructions 202) en réponse à la détection d'une exception générée par toute instruction présentant une valeur de GTAG égale GTAG 208. Ensuite, la séquence de code est démarrée à nouveau en positionnant le pointeur d'instruction sur l'adresse indiquée par l'adresse d'instruction 210. Avant d'exécuter à nouveau les instructions abandonnées, le processeur 100 désactive le mode d'organisation de groupe de la logique de fragmentation 112 qui assemble les instructions multiples groupes d'instructions 202 ainsi que décrit précédemment. Le mode d'organisation de groupe étant désactivé, il sera attribué à chaque instruction mise en place sa propre entrée dans le tableau d'exécution 118. De cette manière, l'adresse de chaque instruction mise en place est conservée pendant que les instructions sont lancées. La figure 4 décrit une représentation de l'ensemble des instructions généré par la logique de fragmentation 112 après que le mode d'organisation de groupe ait été désactivé suite à une exception prise par l'instruction de chargement mémorisée dans la case 204c du groupe d'instructions 202. Le mode d'organisation de groupe étant désactivé l'unité de fragmentation 112 génère un ensemble de quatre "groupes" d'instructions à partir de l'ensemble des instructions du groupe d'instructions 202 de la figure 4 organisé avant la désactivation du mode d'organisation de groupe. Les quatre groupes d'instructions 202a à 202d générés par l'unité de fragmentation 112 après désactivation mode d'organisation de groupe comprennent chacun une instruction unique dans la case 204a et aucune instruction dans les cases restantes 204b à 204d. Chaque groupe 202a à 202d produit avec le mode d'organisation de groupe désactive possède ses propres valeurs de GTAG et d'adresse d'instruction correspondantes. Ainsi, l'instruction LD2, qui était attribuée à la case 204c du groupe d'instructions 202 lorsaue le mode d'organisation de groupe était activé, est réexécutée à nouveau, comme étant son propre groupe d'instructions 202c, après que le mode d'organisation de groupe a été désactivé. Lorsque l'instruction LD2 est exécutée, elle générera soit la même exception qui avait été générée lorsqu'elle avait été exécutée la première fois, auquel cas l'adresse correspondant à l'instruction LD2 est mémorisée dans le champ d'adresse d'instruction du groupe 202 soit l'instruction s'achèvera sans exception, auquel cas aucun dommage n'aura été commis en exécutant avec le mode d'organisation de groupe désactivé, autre que la légère pénalité sur les performances qui résulte de l'exécution avec le mode d'organisation de groupe désactivé. Si l'instruction LD2 génère réellement la même exception qui avait été générée la première fois qu'elle a été exécutée, l'adresse d'instruction correspondant à l'instruction LD2 est facilement disponible et le traitement d'exception normal est effectué Après que l'exception ait été traitée, le mode d'organisation de groupe peut être activé pour revenir à une instruction a hautes performances. Ainsi, dans le mode de réalisation préféré, l'unité de fragmentation 112 inclut des dispositifs pour désactiver (et activer) l'organisation de multiples instructions en un groupe d'instruction unique. Dans un mode de réalisation particulier, le mode d'organisation de groupe est désactivé en réponse à la détection d'une interruption générée par une instruction qui occupait une case intérieure d'un groupe d'instructions. Pour les besoins de cette description, une case d'instruction intérieure fait référence à toute case 204 d'un groupe d'instructions 202 autre que la premiere case d'instruction 204a. On appréciera de ce fait que le mode de réalisation décrit processeur 100 inclut des dispositifs pour organiser ensemble d'instructions en un groupe d'instructions avec une étiquette de groupe commune afin de simplifier la logique répartition et d'exécution. Cette simplification permet processeur 100 de suivre un nombre augmenté d'instructions lancées sans augmenter de façon significative la complexité matériel nécessaire pour suivre l'état des instructions instance. Le processeur 100 inclut en outre la capacité désactiver ce mode d'organisation de groupe lorsqu' exception correspondant à une instruction provenant d'une case d'instruction intérieure est détectée. Après désactivation du mode d'organisation groupe, l'instruction qui résultait de l'exception est exécutée à nouveau avec le mode d'organisation de groupe désactivé de telle façon que l'adresse de l'instruction ayant généré l'exception est conservée pendant que l'instruction en instance pour faciliter le traitement classique d'exception. Il conviendra de comprendre que la forme de l'invention représentée et décrite dans la description détaillée et sur les dessins doit être considérée simplement en tant qu'exemples. REVENDICATIONS Procédé de traitement des instructions dans un processeur, comprenant: - la lecture d'un ensemble d'instructions, - l'organisation de l'ensemble d'instructions en un groupe d'instructions dans lequel chaque instruction partage étiquette commune de groupe, indicative rangement du groupe d'instructions par rapport aux autres groupes instructions; et - l'attribution au groupe d'instructions d'une entrée dans un tableau d'exécution pour suivre l'état T exécution du groupe d'instructions au fur et à mesure que les instructions groupe d'instructions sont exécutées et l'enregistrement de l'étiquette du groupe d'instruction dans le tableau d'exécution. 2. Procédé selon la revendication 1 comprenant en outre la maintenance de l'entrée de la table d'exécution correspondant au groupe d'instructions jusqu'à ce que chaque instruction du groupe d'instruction ait été exécutée et, ensuite, la libération de cette entrée de la table d'exécution. 3. Procédé selon la revendication 1, dans lequel l'ensemble des instructions lues est formaté selon un premier format d'instruction et dans lequel le procédé comprend en outre la modification du format des instructions en un deuxième format d'instruction avant exécution. 4. Procédé selon la revendication 3, dans lequel la largeur du deuxième format d'instruction est plus grande que la largeur du premier format d'instruction. 5. Procédé selon la revendication 1, dans lequel l'ensemble des instructions lues inclut une instruction complexe et dans lequel en outre l'organisation de l'ensemble des instructions inclut la décomposition de l'instruction complexe en instructions simples et multiples dans le groupe d'instructions, d'où il résulte qu'une instruction unique lue correspond à des instructions multiples du groupe d'instructions. 6. Procédé selon la revendication 5, dans lequel l'instruction complexe comprend une instruction de chargement multiple et dans lequel en outre l'instruction chargement multiple est décomposée en de multiples instructions simples couvrant des groupes d'instructions multiples. 7. Procedé selon la revendication 1, comprenant en outre la réservation de la dernière position d'instruction du groupe d'instructions pour les instructions de branchement 8. Procedé selon la revendication 1, comprenant en outre l'enregistrement d'une adresse d'instruction unique pour le groupe d'instructions dans le tableau d'exécution. 9. Procedé selon la revendication 8 dans lequel l'adresse d'instruction unique est l'adresse d'instruction de l'instruction de la première position d'instruction du groupe d'instructions. 10. Procédé selon la revendication 1, comprenant outre, en réponse à la détection d'une exception générée par une instruction du groupe d'instructions pendant l'exécution des instructions, l'abandon du groupe d'instructions. 11. Procédé selon la revendication 10, comprenant en outre, en réponse à la détection d'une exception générée par une instruction du groupe d'instructions pendant l'exécution des instructions, l'abandon de tous les autres groupes d'instructions plus jeunes. 12. Procédé selon l'une des revendications 10 et il, comprenant en outre, en réponse à l'abandon du groupe d'instructions, la désactivation du mode d'organisation de groupe avant l'exécution de l'ensemble d'instructions suivant l'exception, dans lequel une étiquette d'instruction et une adresse d'instruction sont enregistrées dans le tableau d'exécution pour chaque instruction. 13. Procédé selon le revendication 10, comprenant en outre, en réponse à une exception générée par une instruction occupant une position d'instruction autre que la première position d'instruction groupe d'instruction, la désactivation mode d'organisation de groupe. 14. Processeur comprenant: - une unité de lecture configurée pour retrouver instructions à partir d'une mémoire cache d'instructions; une unité de fragmentation configurée pour recevoir l'ensemble des instructions lues et incluant un dispositif d'organisation groupe adaptée pour organiser l'ensemble instructions en groupe d'instructions; et - une logique de répartition et d'exécution adaptée pour attribuer une étiquette de groupe au groupe d'instructions et enregistrer l'étiquette de groupe dans une entrée d'un tableau d'exécution pour suivre l'état d'exécution des instructions composant le groupe d'instructions. 15. Processeur selon la revendication 14 dont les moyens de lecture, de fragmentation, de répartition et d'exécution sont adaptés pour mettre en #uvre le procédé de l'une des revendications 2 à 13.