FR 2803057 A1 20010629 FR 9916227 A 19991222 SYSTEME INFORMATIQUE TOLERANT AUX ERREURS TRANSITOIRES ET PROCEDE DE GESTION DANS UN TEL SYSTEME DESCRIPTION DOMAINE TECHNIQUE La présente invention concerne un système informatique tolérant aux erreurs transitoires et un procédé de gestion dans un tel système. Le domaine de l'invention est celui des architectures informatiques soumises à des environnements perturbants pour les composants électroniques (radiations, perturbations électromagnétiques) susceptibles d'engendrer des erreurs transitoires, par exemple dans les domaines : - spatial, nucléaire et aéronautique, où l'environnement est constitué entre autre d'ions lourds, - automobile, soumis à un environnement électromagnétique sévère. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Dans la suite de la description, l'exemple du domaine spatial, qui est très représentatif des erreurs transitoires aléatoirement générées sur des composants électroniques, est utilisé. Les concepteurs d'architectures informatiques pour satellites sont confrontés au problème des radiations existantes dans l'espace. L'un des effets de ces radiations est nommé "événement singulier" (en anglais "upset" ou "Single Event Upset"), correspondant à un ou plusieurs changements d'états temporaires de bits dans des composants électroniques tels que des mémoires. Les erreurs engendrées par les événements singuliers peuvent aboutir à la génération de données erronées (e.g. mauvaise commande d'un actuateur du satellite), ou à une perturbation grave du séquencement du logiciel (i. e. plantage du microprocesseur). Jusqu'à présent, la solution aux erreurs de type événement singulier réside dans l'utilisation de technologies de circuits intégrés peu sensibles à ce phénomène (dites "tolérantes aux radiations"), voire insensibles (dites "durcies aux radiations"). De telles technologies ne sont pas utilisées par l'industrie micro-électronique industrielle, et par conséquent ont été développées spécifiquement pour les applications militaires et spatiales. Le coût global associé à l'existence de telles technologies micro-électronique et du développement de composants pour celles-ci (développement, maintenance, évolution continuelle des performances), et donc le coût de vente de ces composants, est très élevé (le développement d'une nouvelle filière micro-électronique peut avoisiner 1 Gigafranc ; le coût d'achat d'un microprocesseur tolérant ou durci aux radiations est de plusieurs dizaines de kilofrancs, alors que sa version commerciale est de quelques milliers de francs ; le ratio durci/commercial peut être de 100 ou plus). Le ministère de la défense américain a donné un coup de frein à l'utilisation de composants électroniques militaires pour ses applications, et accéléré le processus d'appropriation par les activités militaires des spécifications / normes / composants commerciaux. La part de marché des composants militaires, dits "haute fiabilité", a fortement chuté, de 80 % dans les années 1960 à moins de 1% en 1995 (forte augmentation de l'utilisation de composants électroniques par l'industrie, réduction des marchés militaires) ; au point que ces composants pourraient être amenés à disparaître prochainement (de grands fabricants de composants militaires se sont retirés de ce marché de moins en moins porteur). La possibilité d'utiliser des composants commerciaux dans les applications spatiales est un problème auquel est confronté tout projet de nouvelle génération. On attend de l'utilisation de ce type de composants dans le spatial les avantages suivants : - Résolution du problème de la réduction constatée de l'offre en composants "haute fiabilité", suite aux retraits de ce marché de fournisseurs majeurs. - Réduction des coûts : le poste "composants haute fiabilité" est non négligeable dans le coût total du développement d'un équipement, et devient prépondérant dans son coût récurrent. Le poids des composants est cependant très variable en fonction de la cible prise en compte (plate-forme, charge utile, équipement, niveau de récurrence, etc.). - Utilisation de fonctions/composants plus performants, permettant de réduire le volume d'électronique (optimisation de la masse/ consommation fiabilité) et/ou d'augmenter la fonctionnalité. - Réduction de la durée de développement des projets pour offrir un accès à l'espace plus réactif, le délai d'approvisionnement des composants haute fiabilité" étant couramment de un ou deux ans. Néanmoins, un problème majeur auquel est confronté le concepteur d'architectures informatiques utilisant des composants commerciaux est la sensibilité de ces composants aux radiations, et en particulier aux ions lourds. Cet aspect qui était traité au niveau "composant" antérieurement (technologies tolérantes ou durcies), doit alors être résolu au niveau "architecture" et "système". Les satellites, et donc leur électronique embarquée, sont soumis à un environnement radiatif, composé de différentes particules (électrons, ions lourds, protons), que ne connaissent pas les systèmes utilisés au sol car ces particules sont filtrées par l'atmosphère. L'origine de ces particules peut être classée en quatre composantes, qui peuvent être liées entre elles : - le rayonnement cosmique d'origine en partie extra-galactique, en partie galactique, constitué d'ions extrêmement énergétiques, - les ceintures de radiation autour de la terre constituées d'électrons et de protons piégés engendrés suite à des interactions entre l'atmosphère terrestre et des particules solaires, - les éruptions solaires qui émettent des protons ou des ions lourds, - le vent solaire généré par l'évaporation du plasma coronal, permettant l'échappement à l'attraction gravitationnelle du soleil de protons et d'ions de faible énergie. Ces particules énergétiques, en percutant et traversant un composant électronique, lui transfèrent une partie de leur énergie qui va perturber le bon fonctionnement de celui-ci. Dans la présente description, on s'intéresse aux événements singuliers, créés par les ions lourds et les protons. Ces événements singuliers correspondent à la génération d'erreurs de bits dans les cellules qui mémorisent des valeurs binaires i. e. les cellules mémoires, les registres et les bascules élémentaires : une valeur '0' mémorisée par une cellule mémoire va se transformer en une valeur '1' ou réciproquement. En règle générale, un seul bit est modifié par un ion lourd. Ces événements ne sont pas destructifs et l'on peut par la suite écrire une nouvelle donnée, qui est mémorisée sans erreur (hors apparition d'un autre événement singulier dans la même cellule). Les erreurs engendrées par ces phénomènes sont donc transitoires. Pour pouvoir utiliser des composants commerciaux dans le domaine spatial sur une large échelle, une première solution possible est de sélectionner par test en radiation systématique des composants commerciaux, car certains peuvent être naturellement insensibles aux radiations (ou au moins à certains de leurs effets). Une telle solution, non seulement très coûteuse sur le plan de la sélection, n'est qu'un pis aller car ne permet pas forcément d'utiliser les grands standards de l'industrie dans le cas où ceux-ci se révéleraient sensibles aux radiations, ce qui est pourtant souhaitable. Une deuxième solution est de trouver une méthode permettant de tolérer les phénomènes engendrés par ces radiations, en particulier les erreurs transitoires, c'est-à-dire définir des architectures permettant de détecter les erreurs, puis de les corriger. La prise en compte des erreurs transitoires est alors transférée du niveau "composant" au niveau "architecture" et "système". Cette solution est préférée de l'invention car elle est économiquement plus rentable et permet de réduire les contraintes sur les choix de composants. Le domaine de la tolérance aux pannes et aux fautes a fait l'objet de nombreux travaux de recherche, et certains mécanismes sont largement utilisés dans les systèmes sol, par exemple pour être tolérant à la panne d'un composant (e. g. systèmes sécuritaires). De nombreux mécanismes de détection, isolation et recouvrement de fautes sont connus de l'homme de l'art. Certains mécanismes permettent simplement de détecter des erreurs, d'autres de les détecter puis de les masquer, voire de les corriger. Par ailleurs, ces mécanismes sont adaptés au traitement soit d'erreurs temporaires, soit de pannes définitives, soit des deux : - Evitement de fautes : rafraîchissement systématique des données statiques avant leur utilisation effective (e. g. registres de configuration) ; autotests en dehors du fonctionnement nominal ("off-line") permettant de détecter une panne de composant avant que celui-ci ne soit utilisé. - Codes détecteurs ou détecteurs correcteurs d'erreurs qui s'appliquent aux mémoires, aux communications, et éventuellement à la logique (essentiellement dans la réalisation de circuits intégrés spécifiques (ASIC) ou de circuits logiques programmables par l'utilisateur (FPGA) dits "à contrôle intégré"). Des dispositifs de détection et correction d'erreurs (EDAC) sont systématiquement utilisés en spatial sur les plans mémoire. Une fonction de scrutation (relecture systématique de tout le plan mémoire) est associée à ces dispositifs et s'exécute en tâche de fond afin d'éviter l'accumulation d'erreurs dormantes qui, à terme, pourraient mettre en défaut les capacités de détection/correction du code. - Duplication et comparaison, ou triplication et vote majoritaire, en anglais NMR ("N Modular Redundancy", redondance modulaire d'ordre N) ou le cas spécifique TMR ("Triple Modular Redundancy", triple redondance modulaire) : ces mécanismes permettent d'obtenir des architectures sûres lors d'une panne ("fail safe") qui ne génèrent pas de mauvaise commande mais qui s'arrêtent à la première faute (duplex), ou des architectures restant opérationnelles lors d'une panne ("fail operational") qui ont la capacité de masquer une erreur simple en temps réel et de poursuivre en restant sûres (triplex). Ce type d'architecture a été utilisé dans les études de calculateurs sûrs de fonctionnement pour les capsules spatiales européennes, tel que décrit dans le document référencé [4] en fin de description. On trouve également dans cette classe les architectures maître/contrôleur ("master/checker") où l'on duplique uniquement les microprocesseurs, les données générées par le "maître" étant vérifiées par le "contrôleur". Le microprocesseur ERC-32 de la société TEMIC/MHS intègre ce mécanisme, comme décrit dans le document référencé [5] . - Programmation multiple ("N-version programming") associée aux architectures NMR, qui permet de détecter également des erreurs de conception logicielle car chaque calculateur dispose d'une version de logiciel qui a été développé spécifiquement à partir d'une spécification commune. - Redondance temporelle : il s'agit soit d'exécuter deux fois et de comparer, soit d'exécuter une fois, de charger un registre de commande puis de le relire afin de le comparer pour pouvoir le valider, tel le mécanisme "armer puis tirer" ("arm and fire") utilisé en spatial pour les commandes très critiques (par exemple déclenchement des éléments pyrotechniques). - Contrôle du temps d'exécution : des chiens de gardes ("watchdog timer") sont utilisés dans tous les calculateurs spatiaux (un programme doit s'exécuter en un temps limité). De plus, des contrôles plus fins du temps d'exécution peuvent être incorporés dans le logiciel (contrôle de la durée d'une tâche, durée maximale autorisée pour obtenir la réponse d'un élément de communication, etc.). La remise à jour du chien de garde peut être conditionnée par un séquencement spécifique de clés (utilisé dans le domaine automobile). - Vérification du flot de contrôle (e.g. contrôle du séquencement d'un microprocesseur) : les chiens de garde permettent un contrôle grossier (détection d'un plantage dur). Un contrôle fin du flot d'instructions est possible avec un processeur de surveillance ("watchdog processor") plus ou moins complexe. Le contrôle par analyse de signature est particulièrement efficace et peu demandant en électronique. - Contrôle de la validité de l'adressage d'un microprocesseur à partir des droits d'accès par pages/segments. - Contrôle de vraisemblance : ce principe est utilisé dans les systèmes de contrôle d'attitude et d'orbite de satellites où l'on compare soit les données de plusieurs types de capteurs pour détecter des incohérences éventuelles, soit une donnée par rapport à une référence estimée grâce à un filtre prédictif sur les valeurs précédentes, soit une donnée par rapport à une plage d'appartenance prédéfinie. Les méthodes dites tolérantes aux fautes basées sur le traitement algorithmique ("Algorithm Based Fault Tolérance") représentent une sous-classe des contrôles de vraisemblance, la vérification étant basée sur l'exécution d'un deuxième algorithme (par exemple l'algorithme inverse qui permet de retrouver les données initiales en partant des résultats obtenus si ceux-ci sont exempts d'erreurs). - Contrôle structurel ou sémantique des données, nécessitant des structures de données relativement complexes. - Concepts complémentaires de recouvrement d'erreurs, pour les mécanismes ne permettant pas de corriger les fautes, principalement les points de reprise : sauvegarde régulière de contextes et reprise à partir du dernier contexte sauvegardé. Le développement du calculateur COPRA (1980), comme décrit dans les documents référencés [1] à [3], est basé sur ce principe. - Réinsertion de la ressource en faute par transfusion d'un contexte sain dans le calculateur fautif, afin de retrouver la capacité initiale de détection/correction de certaines architectures. Une réinsertion des chaînes en faute d'un calculateur peut être réalisée par l'opérateur pendant les phases de vol non critiques. L'architecture, de type "maîtrecontrôleur", consiste à dupliquer uniquement le microprocesseur, à synchroniser les deux microprocesseurs instruction par instruction, et à comparer systématiquement leurs bus à chaque accès mémoire (instructions et données). Certains microprocesseurs intègrent directement sur la puce les mécanismes de synchronisation ainsi que les comparateurs de bus : par exemple les microprocesseurs IBM RH6000, Intel i960, Intel Pentium, TEMIC/MHS ERC-32 comme décrit dans le document référencé [5]. Ainsi le synoptique illustré sur la figure 1 comprend : - un microprocesseur maître 1 comportant : # un c#ur microprocesseur CM, # un générateur d'horloge GH, # un synchronisateur d'horloge SH, # un registre de configuration RC, # un comparateur de bus CMP, # des isolateurs mono ou bidirectionnels, - un microprocesseur contrôleur 2 comprenant les mêmes éléments : # un c#ur microprocesseur CM # un générateur d'horloge GH, # un synchronisateur d'horloge SH, # un registre de configuration RC, # un comparateur de bus CMP, # des isolateurs mono ou bidirectionnels, - une mémoire 3. Les signaux C, A et D sont respectivement des bus internes de contrôle, d'adresse et de données. Les horloges H et Hi sont respectivement, et par exemple, de fréquences 10 MHz et 100 MHz. Les bus 4,5 et 6 sont respectivement les bus externes de contrôle, d'adresse et de données. Sur la figure 1 les éléments hachurés sont spécifiques à l'architecture "maître-contrôleur", les signaux barrés sont des signaux inactifs ou inhibés. Le microprocesseur intègre les éléments spécifiques à l'architecture "maître-contrôleur" suivants : - un registre RC qui permet de configurer l'un des deux microprocesseurs en "maître", et l'autre en "contrôleur", - une synchronisation des horloges internes Hi aux deux microprocesseurs, - des comparateurs de bus CMP, - une logique permettant de positionner les isolations de bus en entrée ou en sortie en fonction du type d'accès en lecture ou écriture, et en fonction également de la configuration en "maître" ou en "contrôleur" du microprocesseur. Comme illustré sur les figures 2A et 2B qui représentent respectivement la phase d'écriture et la phase de lecture de la mémoire, le fonctionnement est le suivant : les deux microprocesseurs 1 et 2 lisent et exécutent les mêmes instructions en même temps. Lors de chaque accès en écriture à la mémoire, les deux c#urs microprocesseurs CM génèrent une adresse et une donnée. Les isolations de bus du microprocesseur maître 1 sont orientées en sortie, alors que celles du microprocesseur contrôleur 2 sont orientées en entrée et les comparateurs de bus de ce dernier comparent bit à bit les valeurs fournies par les deux c#urs microprocesseurs CM. En cas d'incohérence, le microprocesseur contrôleur 2 génère un signal d'erreur. Lors de chaque accès en lecture à la mémoire, l'adresse fournie par le microprocesseur maître 1 est comparée par le microprocesseur contrôleur 2 à celle calculée par ce dernier ; en cas d'accord, les deux microprocesseurs 1 et 2 lisent la même donnée. La difficulté de réaliser ce type d'architecture avec des microprocesseurs qui ne sont pas conçus pour, et qui n'intègrent donc pas les mécanismes décrits ci-dessus, réside dans les déphasages entre les horloges internes et externes. En effet, l'utilisateur fournit au microprocesseur une horloge à relativement basse fréquence (quelques dizaines de MHz), qui est multipliée en interne grâce à une boucle à verrouillage de phase, afin d'obtenir des fréquences plus élevées (quelques centaines de MHz). Deux microprocesseurs alimentés par la même horloge fonctionnent donc à la même fréquence mais sont déphasés l'un par rapport à l'autre. La valeur de ce déphasage est aléatoire et déterminée à la mise sous tension. La comparaison directe des bus est ainsi rendue impossible. Dans l'architecture "maître-contrôleur", la mémoire n'est pas dupliquée. Dans l'architecture COPRA, la mémoire est dupliquée uniquement pour être tolérante aux pannes de composants, mais les deux unités centrales utilisent la même banque mémoire. L'objectif du procédé de l'invention est de traiter les erreurs transitoires dans les architectures informatiques, par exemple pour satellites, avec un taux de couverture très élevé afin de permettre l'utilisation de composants commerciaux dans des missions ayant de très fortes contraintes de disponibilité, ceci malgré leur sensibilité aux événements singuliers induits par des radiations. EXPOSE DE L'INVENTION La présente invention propose un système informatique tolérant aux erreurs transitoires, caractérisé en ce qu'il comprend : - au moins deux unités de traitement comportant chacune : # un microprocesseur, # une mémoire protégée par code de détection et correction d'erreurs, # un dispositif logique de surveillance des accès mémoires, - un bus d'entrée/sortie, - un dispositif de gestion des unités de traitement et des entrées/sorties, - des bus intermédiaires reliant respectivement chaque unité de traitement à ce dispositif de gestion des unités de traitement et des entrées/sorties. La présente invention propose également un procédé de gestion dans un système informatique tolérant aux erreurs transitoires, caractérisé en ce qu'on utilise au moins deux unités de traitement synchronisées de la façon suivante : - lorsqu'une unité de traitement nécessite une entrée ou une sortie, elle envoie une demande de transfert à un dispositif de gestion, - lorsque ce dispositif de gestion reçoit un message de demande de transfert en provenance de l'une des unités de traitement, avant de réaliser cette demande, il attend un message en provenance de(s) l'autre(s) unité(s) de traitement, - dans le cas où l'on utilise deux unités de traitement, si ce dispositif de gestion ne reçoit rien de l'autre unité de traitement au bout d'un temps déterminé une erreur est alors décrétée, sinon ce dispositif de gestion compare les deux messages, si les deux messages sont identiques alors le dispositif de gestion effectue le transfert demandé, - dans le cas où l'on utilise plus de deux unités de traitement, si ce dispositif de gestion ne reçoit rien de l'une des autres unités de traitement au bout d'un temps déterminé une erreur est alors décrétée pour l'unité de traitement qui n'a rien envoyé, sinon, suivant le nombre de messages disponibles, ce dispositif de gestion compare ou vote les messages, si au moins deux messages sont identiques alors le dispositif de gestion effectue le transfert demandé, et une erreur est décrétée sur les unités de traitement qui ont envoyé un message différent de la majorité des autres unités de traitement, - une fois le transfert effectué, la donnée dans le cas d'une entrée est écrite directement en mémoire de chaque unité de traitement valide, puis le dispositif de gestion acquitte les unités de traitement, - chaque unité de traitement peut alors reprendre son traitement de façon indépendante. Avantageusement, le procédé de l'invention comporte une ou plusieurs des caractéristiques suivantes : - on mémorise un contexte précédent, comprenant les données qui servent à la correction/recouvrement des erreurs ; une protection spécifique permettant de garantir qu'il est sain. - on protège le plan mémoire de chaque coeur d'unité de traitement d'une part des événements singuliers par code détecteur et correcteur d'erreurs associé à une tâche de scrutation, et d'autre part des erreurs d'adressage par une segmentation de la mémoire associée à un dispositif matériel de surveillance des accès mémoire qui contrôle les droits d'accès. - on mémorise le contexte de reprise dans des zones spécifiques, chaque zone étant gérée par le dispositif de surveillance des adresses mémoire en une double banque "Old" et "New" travaillant en basculement, les zones "Old" étant interdites en écriture. - on vote le contexte de reprise de deux façons : # soit, le logiciel applicatif demande explicitement un vote groupé des données de contexte afin de les sauvegarder uniquement si elles sont jugées saines, # soit, au fur et à mesure de leur calcul, le dispositif matériel de surveillance des accès mémoire de chaque c#ur unité de traitement détecte toute tentative d'écriture dans la zone du contexte, et la soumet systématiquement à un vote pour vérifier sa véracité. - les zones de contexte de reprise sont sauvegardées et basculées en intervertissant un jeu d'index "Old" et "New" ; le contexte courant devenant ainsi le contexte précédent. - une détection d'erreur entraîne l'inhibition de l'exécution de la période correspondant à la granularité de détection/correction dans laquelle l'erreur a été détectée. - on effectue une correction d'erreur par reprise, basée sur une "restauration du contexte précédent", réalisée grâce au fait que l'index indiquant le contexte précédent jugé sain n'est pas changé, alors qu'il est basculé lorsqu'aucune erreur n'est détectée. La restauration se limite ainsi à un "non basculement" de l'index indiquant le contexte courant/précédent qui est inhérent à la mise en mode veille. - on utilise trois niveaux de zones de confinement des erreurs : spatial, temporel, et logiciel. La minimisation des développements spécifiques au procédé de l'invention ainsi que le taux de couverture d'erreurs très élevé sont deux points attractifs de ce procédé. Dans l'hypothèse qui maximise la mise en #uvre matérielle, ces développements sont essentiellement : # Pour le logiciel : - regroupement éventuel des commandes en fin de tâches (ceci étant habituel dans les architectures duplex), - déclenchement éventuel du vote des données de contexte en fin de tâches, - gestion des clés du dispositif de surveillance des accès mémoire, - sauvegarde des données de contexte pour la correction. - légère mise à jour des logiciels existants, en fonction des caractéristiques décrites ci-dessus, Pour le matériel : - développement des fonctions surveillance des accès mémoire et gestion des processeurs et des entrées/sorties. De plus on a les éléments suivants : - l'utilisation de bibliothèques logicielles commerciales est possible sans aucune contrainte, - les fonctions surveillance des accès mémoire et gestion des processeurs et des entrées/sorties sont génériques et réutilisables d'un projet à l'autre, hormis l'interface microprocesseur du dispositif de surveillance des accès mémoire qui doit être adapté en cas de changement de microprocesseur. En résumé, les avantages du procédé de l'invention sont les suivants : - développements matériels limités, et génériques donc réutilisables d'un projet à l'autre, - développements logiciels très faibles, - faible puissance de calcul consommée par la tolérance aux fautes, - minimisation des coûts récurrents par rapport à d'autres architectures tolérantes aux fautes grâce à une duplication structurelle limitée, - mode correction n'entraînant aucune charge du microprocesseur, donc pas de perturbation sur le fonctionnement temps réel de l'application (pouvant par exemple engendrer des difficultés de mise au point), - trois niveaux de zones de confinement des erreurs : spatial, temporel et logiciel, - détection inhérente des erreurs de l'exécutif temps réel, permettant d'utiliser un produit commercial sans surcoût pour la détection, - taux de couverture d'erreur très élevé. BRÈVE DESCRIPTION DES DESSINS Les figures 1 et 2 illustrent respectivement le synoptique et le fonctionnement d'une architecture "maître-contrôleur". La figure 3 illustre le synoptique d'une architecture matérielle de référence. La figure 4 illustre le diagramme temporel d'une architecture logicielle de référence. La figure 5 illustre le séquencement de l'architecture de référence. La figure 6 illustre l'architecture du système de l'invention. La figure 7 illustre la zone de confinement d'erreurs au niveau spatial du système de l'invention. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION Dans un certain nombre de missions spatiales, une très forte disponibilité du calculateur est nécessaire. Ceci est en particulier vrai dans le domaine des satellites de télécommunications où les pénalités pour indisponibilité sont excessivement élevées : quelques interruptions de transmission pendant les heures de grande écoute peuvent coûter en pénalités, à l'opérateur du satellite, l'équivalent de la location de ce canal pendant une année. Par ailleurs, le taux d'événements singuliers dans un calculateur entièrement réalisé en composants' commerciaux dépend bien sûr d'hypothèses comme le nombre de cellules mémoire (registres, etc. ) et la valeur prise en compte pour la sensibilité d'une cellule unitaire. La fréquence des événements singuliers est très largement inférieure à la fréquence du cycle temps réel du calculateur, ce cycle correspondant à la granularité de détection/correction adoptée pour le procédé de l'invention, et peut être d'un ou de quelques événements par mois. Les hypothèses maximales (i. e. pires-cas) retenues pour la définition d'une architecture tolérante aux erreurs transitoires selon l'invention sont les suivantes : - Tous les composants de l'architecture de référence sont des composants commerciaux. - Ces composants commerciaux ne sont pas caractérisés en tenue aux événements singuliers au préalable à leur utilisation : ils sont donc tous considérés comme étant sensibles. Comme base à la description du procédé de l'invention, on considère l'architecture de référence typique et générique d'un calculateur utilisé en spatial, illustrée sur la figure 3. L'unité de gestion de bord 10, illustrée sur cette figure 3, comprend : - une unité centrale 11, - une mémoire de masse 12 - des interfaces puissance 13, charge utile 15, pyrotechnie 16, thermique 17, système de contrôle d'attitude et d'orbite 18, reliés par un bus de données 19, - un interface télécommande-télémesure 14 - une électronique de surveillance et de reconfiguration 20, - des convertisseurs continu-continu 21 délivrant des alimentations commutées AC et permanentes AP. L'interface puissance 13 est reliée à un générateur solaire 25 et à une batterie 26. L'interface télécommande-télémesure 14 est relié à un émetteur/récepteur, duplexeur 27 en liaison avec des antennes 28 et 29. La charge utile 31 est reliée à l'unité centrale 11 par un bus avionique 32, à la mémoire de masse 12 ainsi qu'à l'interface télécommande/télémesure 14 par une liaison série haut débit 33, et à l'interface charge utile 15. L'interface pyrotechnie 16 est relié à des systèmes déployables 35. L'interface thermique 17 est reliée à des rechauffeurs, thermistances 36. L'interface système de contrôle d'attitude et d'orbite 18 est relié à des capteurs Cl, C2, ... Cn, à des actuateurs Al, A2 ... Am, et à un capteur de pression des réservoirs 37. Une telle architecture est donc constituée de différents modules de traitement (module unité centrale) ou d'entrées/sorties (modules d'acquisition, modules de commande). Les modules d'entrées/sorties (ou d'acquisitions/commandes) intègrent l'électronique de bas niveau (convertisseur analogique/ numérique ou numérique / analogique, multiplexeurs de voies numériques ou analogiques, relais, etc.). Ces modules peuvent indifféremment être des cartes reliées par un bus fond-de-panier, ou des boîtiers complets reliés par un bus avionique. Dans les deux cas, l'interface au bus est réalisée par un coupleur de bus (CB) maître sur le module Unité Centrale, et par des coupleurs de bus abonnés sur les autres modules. L'architecture logicielle de référence, comme illustrée sur la figure 4, est constituée de tâches de traitement (par exemple : tâche du système de contrôle d'attitude et d'orbite, tâche contrôle thermique, tâche horloge temps réel, tâche gestion bord, etc. ), chaque tâche générant des résultats qui doivent sortir du calculateur (commandes ou cdes) , ces résultats étant générés (i. e. sortis du calculateur) au fur et à mesure de leur calcul. Les acquisitions (ou Acq) sont groupées en début de cycle temps réel pour raison de cohérence temporelle (système de contrôle d'attitude et d'orbite par exemple). Sur la figure 4 les tâches A, B et C sont représentées à la même fréquence pour des raisons de clarté de la description. L'activité de ces tâches est rythmée par un cycle temps réel déclenché par une interruption temps réel IT-TR cyclique. Ce cycle permet de démarrer de façon cyclique certaines tâches, qui travaillent soit à la fréquence du cycle temps réel, soit à une sousfréquence. D'autres tâches sont asynchrones, initialisées sur événements. Une représentation faisant à la fois apparaître les architectures de référence matérielle et logicielle est fournie à la figure 5. Sur cette figure sont représentées l'unité centrale 40, l'électronique d'acquisition 41 reliée à des capteurs 42, et l'électronique de commande 43 reliée à des actuateurs 44, ces deux électroniques 41 et 43, ainsi que l'unité centrale étant reliées à un bus de données 45. Le séquencement des trois phases principales Ph1, Ph2 et Ph3, que sont l'acquisition de données, leur traitement, et la génération de commandes, mettent en jeu les trois parties distinctes de l'électronique 40,41, 43, les phases Ph2 et Ph3 étant imbriquées. Le procédé de l'invention a une vocation générique, et peut être utilisé dans tout type de calculateur soumis à des contraintes d'erreurs transitoires, quelle que soit l'origine des ces erreurs (radiations cosmiques, impulsions électromagnétiques, etc.). Par conséquent, sa description s'appuie sur une architecture matérielle et logicielle de référence typique ne représentant aucune application particulière. Le coté matériel de cette architecture ne se base que sur des blocs fonctionnels hors réalisation matérielle (hors choix de composants, hors choix des types d'intégration, etc. ), et ne tient donc pas compte de la spécificité de composants particuliers (microprocesseur, etc. ) et de leurs capacités éventuelles dans le domaine de la détection/correction d'erreur. Le procédé de l'invention est donc autosuffisant. Cependant, l'utilisation d'éventuels mécanismes de tolérance aux fautes intégrés aux composants retenus pour une application donnée ne peut qu'améliorer le taux de couverture d'erreurs par rapport au procédé de l'invention seul. Une détermination des signatures d'erreurs potentielles de l'architecture de référence soumise à des événements singuliers a été réalisée. Elle a permis de classer les erreurs en deux groupes principaux : - les erreurs de données, - les erreurs de séquencement, qui peuvent être également partagées en deux sous-classes : # "plantage doux" : branchement erroné, mais le microprocesseur retombe en phase avec les instructions, et poursuit un séquencement des instructions plus ou moins erratique ; # "plantage dur" : microprocesseur n'est plus opérationnel : le microprocesseur ne reste pas en phase avec les instructions, le microprocesseur charge le registre d'instructions avec des données, le pointeur de pile est perturbé, il y a blocage du séquencement des instructions, attende d'un événement impossible, boucle infinie, etc.. Ces deux classes se subdivisent elles-mêmes en différentes sous-classes, dont la plus importante concerne les erreurs d'adresses. La distinction entre plantage "doux" et "dur" est importante : autant un mécanisme matériel externe au microprocesseur est généralement nécessaire à la détection des plantages "durs" (e.g. un chien de garde), autant un mécanisme logiciel peut être suffisant pour détecter un plantage "doux" puisque, dans ce dernier cas, le microprocesseur continue à exécuter du code, même si c'est de façon erratique. Par ailleurs, les plantages microprocesseur constituent une classe d'erreurs critiques, car un " microprocesseur fou" est capable d'actions pouvant avoir des conséquences catastrophiques pour une mission ; il est donc important de s'attacher à les détecter, dans un délai court, et/ou de réaliser des zones de confinement d'erreurs afin de minimiser la probabilité de mauvaises commandes suite à une erreur non détectée. Un mécanisme, ou un ensemble de mécanismes, qui détecterait directement tout événement appartenant aux deux classes d'erreurs ci-dessus, présenterait une complétude de détection. Si une détection directe de ces deux classes n'est pas suffisamment exhaustive, il peut alors être intéressant d'utiliser des mécanismes spécifiquement adaptés à une ou plusieurs sous-classes, en particulier les erreurs d'adresses, afin d'augmenter le taux de couverture global de la solution retenue. CHOIX DE LA GRANULARITE DE DETECTION/CORRECTION De façon globale, la granularité proposée dans l'invention pour la détection/correction est le cycle temps réel de base du calculateur, par exemple le cycle de la tâche contrôle d'attitude et d'orbite d'un calculateur plate-forme. En effet dans le procédé de l'invention comme dans un duplex structurel "classique" complet, l'objectif est de laisser le calculateur travailler sans surveillance, et de voter uniquement les données qui doivent sortir du calculateur (les commandes) ou qui servent à la correction/ recouvrement d'erreurs (le contexte). Le choix du cycle temps réel pour la granularité est très avantageux : - A cette fréquence on accède en acquisition ou en commande à une majorité de capteurs actuateurs ; - En fin de cycle temps réel on dispose de données "actives" en nombre relativement restreint (pas de multiples données intermédiaires, ni de variables locales en cours d'utilisation) : # pour la détection, on limite ainsi les données de type "contexte" qui doivent être votées ; # pour la correction, on dispose d'un contexte de reprise simple et bien localisé. La recherche d'une granularité très fine, en particulier pour la correction, révèle rapidement la complexité induite par la définition des données nécessaires et suffisantes au contexte de reprise, et par l'ajout de votes intermédiaires qui complexifient le fonctionnement global. De façon plus précise, la granularité de la détection/correction pour une tâche donnée est la fréquence de cette même tâche, puisque le vote se fait en fin de tâche. Par conséquent, si l'on considère une tâche à 10 Hz et une tâche à 1 Hz, la granularité est de 10 Hz pour la première et de 1 Hz pour la seconde. Le raisonnement est identique, mais pour raison de clarté, on conserve dans la suite, la notion de "granularité par cycle temps réel" plutôt que "par tâche". DESCRIPTION GLOBALE De façon générale, l'architecture de type "duplex" (deux chaînes physiques identiques en parallèle, exécutant le même logiciel, avec comparaison des sorties) est particulièrement attractive car elle permet de détecter toutes les erreurs sans exception, quel que soit leur type (erreur de données, d'adresses, de séquencement, de configuration, etc.). L'inconvénient d'une telle solution réside dans la lourdeur de la redondance structurelle : on multiplie par plus de deux la masse, le volume, la consommation, et également le coût récurrent du calculateur, ce qui est inacceptable pour de nombreuses applications. Etant donné que la grande majorité des difficultés liées à la détection/correction d'erreurs est localisée dans le microprocesseur, une architecture de type "maître-contrôleur" est très attractive. Cependant, pour pouvoir utiliser des microprocesseurs qui n'intègrent pas directement sur la puce les mécanismes autorisant la micro-synchronisation du maître avec le contrôleur, et la comparaison de leur bus, la recherche d'une autre solution est nécessaire. Pour bénéficier de l'efficacité du duplex, tout en minimisant la redondance structurelle et, ainsi, s'approcher de la compacité d'une architecture de type "maître-contrôleur", le procédé de l'invention consiste à dupliquer seulement le microprocesseur et sa mémoire (on parle de "c#ur d'unité de traitement") et à les macro-synchroniser ; données résultantes de chaque c#ur de l'unité de traitement (e. g. commandes, contexte) sont votées avant utilisation par un composant externe à ceux-ci. Une correction consiste, suite à une détection, à inhiber le cycle temps réel en cours, et à recharger un contexte sain pour effectuer une reprise ; la reprise étant en fait l'exécution nominale du cycle suivant à partir du contexte rechargé : tout se passe comme s'il y avait un "trou" d'un cycle temps réel (il s'agit d'une "poursuite"). Le procédé de l'invention permet un taux de couverture d'erreurs élevé vis à vis des erreurs transitoires dans le c#ur unité de traitement puisque ce type d'erreurs amène immanquablement une différence entre les deux c#urs unité de traitement. Le procédé de l'invention permet également de détecter les pannes permanentes dans l'un des c#urs unité de traitement, mais bien évidemment sans pouvoir les corriger, celles-ci devant être traitées de façon usuelle. Toutefois le procédé de l'invention ne protège pas les actions en aval du vote, c'est-à-dire les transferts des données vers l'électronique de commande (i.e. le bus de données), ainsi que l'électronique de commande elle-même. Ainsi, les commandes critiques qui nécessitent d'être exemptes d'erreurs doivent être protégées par des mécanismes classiques : codage des données, circuit à détection d'erreur, instrumentation de l'électronique de commande, etc. La mise en #uvre du procédé de l'invention fait appel à deux composants spécifiques : un dispositif de surveillance des accès mémoire, et un dispositif de gestion des processeurs et des entrées/sorties. Par conception, ceux-ci sont protégés des événements singuliers par des mécanismes classiques : triplication des registres critiques, etc. DESCRIPTION DETAILLEE Constituants principaux La figure 6 présente l'architecture matérielle du procédé de l'invention. Celle-ci comprend un premier et un second c#ur d'unité de traitement 50 et 51, qui comportent les mêmes éléments, et un dispositif de gestion des processeurs et des entrées/sorties 52. Le premier coeur d'unité de traitement comporte : - une mémoire 53 protégée par code de détection et correction d'erreurs (EDAC), - un microprocesseur 54, - un dispositif de surveillance des accès mémoire 55. Le second c#ur d'unité de traitement 51 comporte : - une mémoire 56 protégée par code de détection et correction d'erreurs (EDAC), - un microprocesseur 57, - un dispositif de surveillance des accès mémoire 58. Chaque dispositif de surveillance des accès mémoire 55,58 génère à la mémoire correspondance 53, 56 des signaux de sélection CS ("chip select"). Le dispositif de gestion des processeurs et des entrées/sorties 52 est relié à chaque dispositif de surveillance des accès mémoire par un bus 60,61. Il est également relié à un bus d'entrée/sortie 62. Il reçoit des signaux ERR#1 et ERR#2 en provenance des dispositifs de surveillance des accès mémoire 55 et 58, et un signal EA (événements asynchrones) en provenance de l'extérieur. Il délivre un signal IT (interruption) aux deux microprocesseurs 54 et 57, et un signal ERR (erreur) aux deux c#urs d'unité de traitement 50 et 51. Le procédé de l'invention s'articule ainsi autour : - d'une duplication structurelle 50,51 du C#ur Unité de Traitement ; - d'un composant externe 52 aux c#urs unités de traitement réalisant principalement trois fonctions : # la macro-synchronisation des c#urs unités de traitement 50 et 51, # le vote des données permettant la détection des erreurs ; # la gestion des entrées/sorties ; - de plans mémoire (53,56) des c#urs unités de traitement protégés des événements singuliers par code détecteur et correcteur d'erreurs (EDAC) ; - d'une segmentation de la mémoire associée à un dispositif matériel de surveillance des accès mémoire (55,58) contrôlant les droits d'accès qui, avec le code détecteur et correcteur d'erreurs, permet de sauvegarder de façon sûre le contexte de reprise et de détecter des erreurs d'adressage; - d'une gestion particulière du contexte de reprise; - d'une correction en cas d'erreur; - de trois niveaux de zones de confinement des erreurs. Un "vote majoritaire" prend en compte trois entrées au moins, et il est plus rigoureux d'utiliser le terme "comparateur" lorsqu'il y a deux entrées seulement, comme c'est le cas pour le procédé de l'invention à deux c#urs unités de traitement illustré sur la figure 6. Dans la présente description on utilise cependant le terme générique "voteur", qui est plus parlant. Duplication structurelle Dans le procédé de l'invention, la duplication structurelle est limitée au c#ur de l'unité de traitement, c'est à dire aux éléments suivants: - le microprocesseur (54,57), - la mémoire (53,56) du microprocesseur (mémoire morte et vive) protégée des événements singuliers par détection et corrections d'erreurs (EDAC), - un dispositif matériel externe de surveillance des accès mémoire (55, 58), intégrant la logique de décodage des adresses et de surveillance des accès mémoire, contrairement à l'architecture "maître-contrôleur" où seul le microprocesseur est dupliqué, et contrairement au duplex structurel classique où toute la carte unité centrale, voire tout le calculateur, sont dupliqués. Synchronisation /vote/ entrées-sorties Le dispositif matériel 52 externe aux c#urs des unités de traitement 50 et 51, de gestion des processeurs et des entrées/sorties, intègre les fonctions suivantes : - macro-synchronisation des c#urs de traitement, - vote, - initialisation d'une correction suite à la détection d'une erreur, - accès aux mémoires des c#urs unité de traitement en mode "accès direct mémoire" (Direct Memory Access), - gestion des entrées/sorties et interface entre les bus des unités de traitement 60 et 61 de chacun des deux c#urs unité de traitement et un bus 62 d'entrée/sortie ; - contrôleur d'interruptions (IT). Chacun des c#urs unité de traitement 50 et 51 communique avec le dispositif de gestion des processeurs et des entrées/sorties 52 par l'intermédiaire des bus d'unité de traitement 60,61. Les entrées/sorties sont gérées par le dispositif de gestion des processeurs et des entrées/sorties 52 à travers le bus d'entrée/sortie 62. Macro-synchronisation Chacun des c#urs unités de traitement 50, 51 travaille de façon indépendante l'un de l'autre. Dès que l'un des c#urs unités de traitement 50 ou 51 souhaite effectuer une entrée/sortie, c'est-à-dire soit lire une acquisition soit générer une commande, le fonctionnement est le suivant : - ledit c#ur unité de traitement envoie au dispositif de gestion des processeurs et des entrées/sorties 52 un message décrivant sa demande par l'intermédiaire du bus unité de traitement correspondant 60 ou 61 (le message inclut une adresse pour une acquisition ou un couple adresse/donnée pour une commande) ; - le dispositif de gestion des processeurs et des entrées/sorties 52 attend alors un message sur son autre bus unité de traitement. - Si le deuxième bus unité de traitement est muet à l'expiration d'un délai donné, une erreur est décrétée. Sinon, le dispositif de gestion des processeurs et des entrées/sorties compare les deux messages ; s'ils sont strictement identiques (longueur et contenu), alors le dispositif de gestion des processeurs et des entrées/sorties 52 effectue le transfert demandé par l'intermédiaire du bus d'entrée/sortie 62. - Une fois ce transfert effectué, la donnée dans le cas d'une acquisition est écrite directement en accès direct mémoire en mémoire de chacun des c#urs unités de traitement par le dispositif de gestion des processeurs et des entrées/sorties, puis le dispositif de gestion des processeurs et des entrées/sorties acquitte les deux c#urs unités de traitement. Chacun des c#urs unités de traitement peut alors reprendre son traitement de façon indépendante : le procédé de l'invention utilise donc une macrosynchronisation limitée aux moments de vote (entrées/sorties, contexte) contrairement à l'architecture "maître-contrôleur" où les microprocesseurs sont micro-synchronisés instruction par instruction. Le nombre de macro-synchronisations peut être réduit en regroupant la génération des commandes, ainsi que le vote des données de contexte, en fin de cycle temps réel contrairement à la structure du logiciel de référence. Vote Le vote réalisé par le dispositif de gestion des processeurs et des entrées/sorties 52 peut être simple (type vote bit-à-bit) ou plus complexe (type vote par rapport à des seuils) suivant la mise en #uvre retenue. Dans la deuxième hypothèse, le seuil est un paramètre transmis au voteur par les c#urs unités de traitement à chaque entrée/sortie ; les seuils sont eux-mêmes votés bit-à-bit avant utilisation. Si les votes complexes sont en nombre restreint, ils peuvent être confiés au logiciel applicatif afin de limiter la complexité du voteur matériel (par exemple, échange des données complexes à voter entre c#urs unités de traitement par l'intermédiaire de l'accès direct mémoire du dispositif de gestion des processeurs et des entrées/sorties, puis vote par le dispositif de gestion des processeurs et des entrées/sorties du résultat du vote de chacun des c#urs unités de traitement). Initialisation d'une correction La détection élémentaire d'erreurs est répartie entre les dispositifs de surveillance des accès mémoire 55 et 58 inclus dans les c#urs unités de traitement 50 et 51 (contrôle des droits d'accès mémoire), et le dispositif de gestion des processeurs et des entrées/sorties 52 à l'extérieur des c#urs unités de traitement (vote). Par contre, la décision globale de considérer qu'une erreur vient d'être détectée est centralisée dans le dispositif de gestion des processeurs et des entrées/sorties 52 : lorsqu'un dispositif de surveillance des accès mémoire a détecté une erreur, il l'indique au dispositif de gestion des processeurs et des entrées/sorties (ERR#1 ou ERR#2) qui génère alors un signal d'erreur unique ERR vers les deux c#urs unités de traitement afin qu'une phase de correction soit initialisée par chacun d'eux. Contrôleur d'accès direct mémoire Le dispositif de gestion des processeurs et des entrées/sorties 52 intègre un contrôleur d'accès direct mémoire pour charger en mémoire des c#urs unité de traitement les données issues d'acquisitions, et optionnellement pour accéder aux données de contexte à voter. Ce contrôleur d'accès direct mémoire peut également être utilisé dans le cas d'un bus unité de traitement et/ou bus d'entrée/sortie, à transfert de blocs. Gestion des entrées/sorties Le dispositif de gestion des processeurs et des entrées/sorties 52 réalise l'interface entre les bus unité de traitement 60,61 de chacun des deux c#urs unité de traitement 50,51 et un bus unique d'entrée/sortie 62, et gère les entrées/sorties pour le compte des c#urs unité de traitement lorsque ceux-ci fournissent une demande identique. Contrôleur d'interruptions Le dispositif de gestion des processeurs et des entrées/sorties 52 reçoit tous les événements asynchrones EA externes et génère les interruptions IT simultanément vers les deux c#urs unité de traitement 50 et 51. Celles-ci sont mémorisées dans le dispositif de gestion des processeurs et des entrées/sorties jusqu'à l'acquittement par les deux c#urs unité de traitement. Chaque microprocesseur peut ainsi s'assurer qu'il ne s'agit pas d'une interruption parasite générée par un événement singulier dans sa propre logique interne d'interruption. Protection des plans mémoire Les plans mémoires sont classiquement protégés contre les événements singuliers par code correcteur (EDAC) et tâche de scrutation (relecture en tâche de fond de tout le plan mémoire pour détecter et corriger les erreurs dormantes afin d'éviter l'accumulation de bits erronés dans le même mot qui pourraient alors ne plus être détectées et/ou corrigées par le code). Cette caractéristique est importante pour le procédé de l'invention. En effet, il est essentiel d'obtenir une fiabilisation de la mémorisation des données de contexte de reprise, pour s'assurer de l'efficacité de la correction. Le procédé de l'invention s'appuie donc sur un plan mémoire doublement protégé : - sur un plan mémoire intrinsèquement fiable vis à vis des événements singuliers grâce à l'utilisation d'un dispositif de détection et correction d'erreur (EDAC) ; - sur un plan mémoire fiable vis à vis des écritures incorrectes suite à une erreur d'adresse, d'instruction, un plantage du microprocesseur, etc., grâce à l'utilisation d'une surveillance des droits d'accès (dispositifs de surveillance des accès mémoire). Dispositif de surveillance des accès mémoire Chaque dispositif de surveillance des accès mémoire 55 ou 58 est un dispositif matériel dérivé des classiques unités de protection mémoire par blocs. La mémoire est partitionnée en segments, et ce dispositif permet de vérifier que le microprocesseur cherchant à accéder à un segment, en possède bien le droit d'accès. Le dispositif de surveillance des accès mémoire permet de détecter une grande partie des erreurs d'adresses. Il permet, en particulier, de détecter très rapidement, i. e. avec un délai faible, de nombreux cas de plantage du microprocesseur. En effet, suite à un plantage "doux", un microprocesseur peut fréquemment sortir de la zone d'adresses autorisées. Ainsi, le dispositif de surveillance des accès mémoire permet de détecter très vite les erreurs de séquencement du microprocesseur, qui représentent une catégorie d'erreurs critiques. Le dispositif de surveillance des accès mémoire dispose de certaines caractéristiques spécifiques : - la taille des segments est quelconque, et définie en fonction de l'application ; - certains segments ont une signification et un fonctionnement spécifiques au procédé de l'invention, en particulier ceux qui servent à sauvegarder le contexte de reprise; - l'autorisation d'accès se fait en programmant des clés mémorisées dans des registres internes au dispositif de surveillance des accès mémoire, la définition de ces clés étant spécifique au procédé de l'invention ; - la définition des clés est d'un niveau "logiciel applicatif" et non d'un niveau "matériel" ; - l'autorisation d'accès a un segment est donnée en fonction d'une combinaison logique de tout ou partie des clés, les combinaisons logiques pour chacun des segments étant spécifiques au procédé de l'invention ; - Le dispositif de surveillance des accès mémoire peut déclencher des mécanismes spécifiques lors d'une lecture ou d'une écriture d'un segment particulier. La liste des clés intégrées dans le dispositif de surveillance des accès mémoire est fournie ci-dessous : - Clé d'interdiction d'accès en écriture à la zone mémorisant le code afin d'éviter une corruption de celui-ci. Dans le cas inverse, il faudrait systématiquement voter le code et le recharger chaque fois qu'une erreur est détectée, ce qui serait particulièrement contraignant. Cette clé permet d'autoriser l'écriture de la mémoire uniquement lors de l'initialisation du calculateur, lorsque le code en mémoire morte doit être transféré en mémoire vive. - Clé indiquant quelle est la tâche courante, et autorisant le microprocesseur à n'accéder qu'à la zone mémoire contenant les données de la tâche du logiciel en cours d'exécution. Cette clé permet une étanchéification aux erreurs d'une tâche par rapport aux autres. - Clé indiquant quelle est, parmi les jeux de zones "Old"/ "New" travaillant en basculement, les zones "Old" et les zones "New", sachant que les zones "Old" sont interdites en écriture. Fonctionnement du contexte de reprise Le fonctionnement du contexte de reprise fait appel à quatre phases distinctes : la mémorisation, le vote, la sauvegarde et la restauration. Pour un mode de correction de type "recouvrement", les données constituant le contexte de reprise doivent être spécifiquement protégées de façon à ce que la reprise puisse se faire à partir d'un contexte sain à coup sûr. Pour cela, ces données sont mémorisées dans des zones spécifiques, chaque zone étant gérée par le dispositif de surveillance des accès mémoire en une double banque "Old" et "New" travaillant en basculement (en "flip-flop"). Plusieurs méthodes sont utilisables pour en effectuer le vote : - En fin de cycle temps réel, les zones "New" sont votées de façon groupée par le dispositif de gestion des processeurs et des entrées/sorties 52, à la demande du logiciel applicatif, afin de les sauvegarder uniquement si elles sont jugées saines. Cette méthode présente l'avantage de réduire le nombre de macrosynchronisations nécessaires au vote des données de contexte. - Toute tentative d'écriture dans l'une des zones de contexte, au fur et à mesure du cycle temps réel, est détectée par le dispositif de surveillance des accès mémoire et systématiquement transmise au dispositif de gestion des processeurs et des entrées/sorties pour vote. Si le vote est correct, la donnée est effectivement rangée en mémoire des c#urs unité de traitement par le dispositif de surveillance des accès mémoire. En fin de cycle temps réel, et après le vote pour la première méthode, les zones de contexte courant sont sauvegardées et basculées en intervertissant les index "Old" et "New" : le contexte courant est devenu le contexte précédent. La fonction "restauration de contexte", activée lors d'une correction d'erreur, est réalisée grâce au fait que l'index indiquant le contexte précédent jugé sain n'est pas changé, alors qu'il est basculé en temps normal lorsqu'aucune erreur n'est détectée ; ce "non basculement" étant inhérent à l'inhibition de l'exécution du cycle temps réel dans lequel l'erreur est détectée. Correction Différents modes de correction, plus ou moins complexes, peuvent être mis en #uvre suivant le type de mission à réaliser : - réinitialisation système, c'est à dire réinitialisation à chaud, réinitialisation à froid ou passage sur un calculateur redondant s'il en existe un, - recouvrement arrière, - recouvrement avant, c'est à dire poursuite "pure" ou poursuite à partir d'un contexte sauvegardé. On choisit préférentiellement la dernière solution pour des systèmes complexes de contrôlecommande, solution utilisée dans ladite description du pour décrire le procédé de l'invention. La correction s'exécute suivant le séquencement suivant : - lorsqu'une erreur est détectée, le cycle temps réel courant (numéro N) est inhibé, aucune commande n'est générée : le microprocesseur passe en mode veille ("standby") en attendant le cycle temps réel suivant ; - le cycle temps réel suivant N+l s'exécute non pas à partir du contexte N (qui n'est pas sûr), mais du contexte précédent N-l, et des acquisitions du cycle courant N+l. En fait, on ne rejoue pas le cycle temps réel fautif. Il ne s'agit pas d'une reprise à proprement parler. On se contente simplement d'inhiber le cycle temps réel courant et de restaurer le contexte du cycle précédent. En cas d'erreur, le microprocesseur ne génère pas les commandes du cycle temps réel courant puisqu'il s'est mis en veille : tout se passe comme s'il y avait un "trou" d'un cycle temps réel. La correction ne nécessite aucune action spécifique : le microprocesseur s'étant mis en veille après une détection, il ne peut exécuter (ou finaliser l'exécution) du vote en fin de cycle temps réel courant. Cela entraîne naturellement une nonpermutation des contextes "Old" et "New" qui se fait en fin de vote lorsque l'état du système peut être décrété sain. La restauration, ou le rechargement, des contextes suite à une détection d'erreur est donc intrinsèque au fonctionnement retenu pour le procédé de l'invention. Lors d'une reprise, on utilise couramment le terme "rechargement du contexte". En définitive, le procédé ne nécessite pas de rechargement à proprement parler, puisque simplement on ne commute pas les index "Old" et "New" des zones de contexte suite à une détection d'erreur : en fait, la reprise consiste "à ne rien faire", à se mettre en veille, le reste découlant automatiquement du fonctionnement nominal. Une seule tentative de reprise est effectuée. Si elle infructueuse, c'est par exemple que l'erreur a réussi à se propager jusqu'au contexte de reprise qui n'est alors plus sain, ou qu'il y a une panne permanente. Une réinitialisation complète du calculateur, ou le passage sur un calculateur de secours en redondance s'il en existe un, est alors nécessaire. Cependant, un problème de correction réside dans les applications non purement cycliques si un événement singulier apparaît pendant l'exécution de l'exécutif temps réel et corrompt l'une de ses variables. En effet, trois configurations sont possibles : - soit l'exécutif temps réel est "maison", et les mécanismes mis en #uvre dans le logiciel applicatif peuvent également l'être dans l'exécutif temps réel afin de le rendre lui aussi tolérant aux erreurs transitoires ; - soit l'exécutif temps réel est un produit commercial dont on a acheté les sources (pour cause de maintenance par exemple) et sur lequel des interventions légères sont possibles. Du point de vue tolérance aux fautes, on se retrouve alors dans la configuration précédente ; - soit l'exécutif temps réel est un produit commercial sur lequel aucune intervention n'est possible. Dans ce cas, une erreur corrompant l'une de ses variables ne peut être corrigée et l'application doit être réinitialisée. Une autre possibilité est de tripliquer les c#urs unité de traitement permettant ainsi un masquage des erreurs en temps réel, y compris les erreurs de l'exécutif. Zones de confinement Trois zones de confinement sont définies dans le procédé de l'invention. La première zone correspond à un confinement spatial. Cette zone majeure de confinement des erreurs 70 est constituée de l'électronique d'acquisition 41 et de l'unité centrale 40, comme illustré sur la figure 7. Sur cette figure, on utilise les mêmes références que celles de la figure 5. L'électronique d'acquisition est protégée par des mécanismes classiques (par exemple réplication). Ainsi, si une erreur perturbe les acquisitions, ou le traitement (le temps de calcul alloué au traitement étant de loin le plus important, c'est statistiquement dans la phase de traitement qu'il y a le plus d'erreurs), cette erreur ne peut pas être générée vers l'électronique de commande. Les erreurs survenant suite à un événement singulier dans l'électronique d'acquisition ou dans l'unité centrale ne peuvent donc pas engendrer de mauvaises commandes du satellite ; elles ne perturbent pas la mission. La deuxième zone correspond à un confinement temporel des erreurs au niveau d'un cycle temps réel (le cycle temps réel qui suit l'apparition d'une erreur est correct), puisque la correction est basée sur une granularité d'un cycle temps réel. La troisième zone correspond à un confinement logiciel des erreurs au niveau des tâches logicielles (pas de propagation d'erreurs d'une tâche à l'autre) grâce au dispositif de surveillance des accès mémoire. Taux de couverture d'erreurs du procédé Le taux de couverture d'erreurs pour un mécanisme de tolérance aux fautes représente le pourcentage d'erreurs qu'il est capable de traiter au regard de l'ensemble des erreurs susceptibles de se produire. Par ailleurs, dans le procédé de l'invention, étant donné que la zone de confinement spatial est étanche aux erreurs, il ne peut y avoir de commande erronée générée à l'électronique de commande. Le taux de couverture d'erreurs, dans le procédé de l'invention, devrait se trouver dans la gamme des taux de couverture usuels de duplex structurel, soit supérieur à 99 %. Variantes Des variantes du procédé de l'invention sont possibles. Certaines ont déjà été mentionnées : # Regroupement de la génération des commandes, et du vote des données de contexte, en fin de cycle temps réel pour réduire le nombre de macrosynchronisations. # Vote simple (type vote bit à bit) ou plus complexe (type vote par rapport à des seuils). # Bus unité de traitement et/ou bus d'entrée/sortie à transfert de blocs ou non. # Mode de correction. # Intégration des mécanismes logiciels du procédé de l'invention dans l'exécutif temps réel afin de maximiser le taux de correction. Par ailleurs, il est possible de répartir les fonctions suivantes du dispositif de gestion des processeurs et des entrées/sorties dans les c#urs unité de traitement, et de les réaliser en logiciel au prix d'une réduction du taux de couverture d'erreurs : - la macro-synchronisation, - le vote, - la gestion des entrées/sorties. Le dispositif de gestion des processeurs et des entrées/sorties 52 de synchronisation/vote/ entrées-sorties peut également être supprimé et ses fonctions réparties en matériel et/ou en logiciel dans les c#urs unité de traitement. Enfin, il est possible de tripliquer le c#ur unité de traitement, éventuellement en simplifiant ou supprimant le dispositif de surveillance des accès mémoire, le dispositif de gestion des processeurs et des entrées/sorties étant connecté aux trois c#urs unité de traitement et réalisant un vote majoritaire. Les erreurs sont masquées en temps réel. Un contexte mémoire sain doit être transféré en mémoire c#ur de l'unité de traitement fautif si le dispositif de surveillance des accès mémoire a été supprimé ou si l'erreur concerne l'exécutif temps réel. Ce transfert peut être fortement réduit si le dispositif de surveillance des accès mémoire est conservé avec la fonction "segmentation par tâche". REFERENCES [1] "COPRA: a modular family of reconfigurable computers" de C. Méraud, et P. Lloret, (Proceedings of the IEEE National Aerospace and Electronics Conference, NAECON'78, 16-18 mai 1978, Dayton, Ohio, USA). [2] "Calculateur à organisation parallèle reconfigurable automatiquement", de F. Browaeys, J-J. Chevreul, et C. Méraud, (Second International Conference on Reliability and Maintainability, 21-23 septembre 1980, Trégastel, France). [3] "Une ligne de calculateurs reconfigurables ultrafiables destinés aux applications aérospatiales embarquées", de C. Méraud et F. Browaeys (AGARD Conference Proceedings n 272 "Advances in Guidance and Control Systems Using Digital Techniques", Guidance and Control Panel Symposium, 8-11 mai 1979, Ottawa, Canada). [4] "Fault-tolerant computer for the Automated Transfer Véhicule", de R. Roques, A. Corrégé, et C. Boléat, (28th Fault Tolerance Computing Symposium, 23-25 juin 1998, Munich, Allemagne). [5] "Concurrent error-detection and modular faulttolerance in an 32-bit processing core for embedded space flight applications", de J. Gaisler, (24th Fault Tolerance Computing Symposium, 1994). REVENDICATIONS 1. Système informatique tolérant aux erreurs transitoires, caractérisé en ce qu'il comprend : - au moins deux unités de traitement (50, 51) comportant chacune : # un microprocesseur (54,57), # une mémoire (53, 56) protégée par code de détection et correction d'erreurs, # un dispositif (55,58) de surveillance des accès mémoires, - un bus d'entrée/sortie (62), - un dispositif (52) de gestion des unités de traitement et des entrées/sorties, - des bus intermédiaires (60,61) reliant respectivement chaque unité de traitement à ce dispositif (52) de gestion des unités de traitement et des entrées/sorties. 2. Procédé de gestion dans un système informatique tolérant aux erreurs transitoires, caractérisé en ce qu'on utilise au moins deux unités de traitement (50, 51) synchronisées de la façon suivante : - lorsqu'une unité de traitement nécessite une entrée ou une sortie, elle envoie une demande de transfert à un dispositif de gestion (52), - lorsque ce dispositif de gestion (52) reçoit un message de demande de transfert en provenance de l'une des unités de traitement, avant de réaliser cette demande, il attend un message en provenance de(s) l'autre (s) unité(s) de traitement, - dans le cas où l'on utilise deux unités de traitement, si ce dispositif de gestion (52) ne reçoit rien de l'autre unité de traitement au bout d'un temps déterminé une erreur est alors décrétée, sinon ce dispositif de gestion (52) compare les deux messages, si les deux messages sont identiques alors le dispositif de gestion (52) effectue le transfert demandé, - dans le cas où l'on utilise plus de deux unités de traitement, si ce dispositif de gestion (52) ne reçoit rien de l'une des autres unités de traitement au bout d'un temps déterminé, une erreur est alors décrétée pour l'unité de traitement qui n'a rien envoyé, sinon, suivant le nombre de messages disponibles, ce dispositif de gestion (52) compare ou vote les messages, si au moins deux messages sont identiques alors le dispositif de gestion (52) effectue le transfert demandé, et une erreur est décrétée sur les unités de traitement qui ont envoyé un message différent de la majorité des autres unités de traitement, - une fois le transfert effectué, la donnée dans le cas d'une entrée est écrite directement en mémoire de chaque unité de traitement valide, puis le dispositif de gestion (52) acquitte les unités de traitement, - chaque unité de traitement peut alors reprendre son traitement de façon indépendante. 3. Procédé selon la revendication 2, dans lequel on mémorise un contexte précédent, comprenant les données qui servent à la correction/recouvrement des erreurs, une protection spécifique permettant de garantir qu'il est sain. 4. Procédé selon la revendication 2, dans lequel on protège le plan mémoire de chaque c#ur unité de traitement d'une part des événements singuliers par code détecteur et correcteur d'erreurs associé à une tâche de scrutation, et d'autre part des erreurs d'adressage par une segmentation de la mémoire associée à un dispositif matériel de surveillance des accès mémoire qui contrôle les droits d'accès. 5. Procédé selon la revendication 2, dans lequel on mémorise un contexte de reprise dans des zones spécifiques, chaque zone étant gérée par un dispositif de surveillance des adresses mémoire en une double banque "Old" et "New" travaillant en basculement, les zones "Old" étant interdites en écriture. 6. Procédé selon la revendication 2, dans lequel on vote un contexte de reprise de deux façons : - soit un logiciel applicatif demande explicitement un vote groupé des données de contexte afin de les sauvegarder uniquement si elles sont jugées saines, - soit, au fur et à mesure de leur calcul, un dispositif matériel de surveillance des accès mémoire de chaque c#ur unité de traitement détecte toute tentative d'écriture dans la zone du contexte, et la soumet systématiquement à un vote pour vérifier sa véracité. 7. Procédé selon la revendication 2, dans lequel les zones de contexte de reprise sont sauvegardées et basculées en intervertissant un jeu d'index "Old" et "New" ; contexte courant devenant ainsi le contexte précédent. 8. Procédé selon la revendication 2, dans lequel une détection d'erreur entraîne l'inhibition de l'exécution de la période correspondant à la granularité de détection/correction dans laquelle l'erreur a été détectée. 9. Procédé selon la revendication 2, dans lequel on effectue une correction d'erreur par reprise, basée sur une restauration du contexte précédent, réalisée grâce au fait que l'index indiquant le contexte précédent jugé sain n'est pas changé, alors qu'il est basculé lorsqu'aucune erreur n'est détectée ; la restauration se limitant ainsi à un non basculement de l'index indiquant le contexte courant/précédent qui est inhérent à la mise en mode veille. 10. Procédé selon la revendication 2, dans lequel on utilise trois niveaux de zones de confinement des erreurs : spatial, temporel, et logiciel. 11. Procédé selon l'une quelconque des revendications 2 à 10, qui est utilisé dans le domaine spatial.