FR 2803438 A1 20010706 FR 9916637 A 19991229 PROCEDE DE REALISATION D'UNE STRUCTURE D'INTERCONNEXIONS COMPRENANT UNE ISOLATION ELECTRIQUE INCLUANT DES CAVITES D'AIR DE VIDE Domaine technique La présente invention concerne un procédé de réalisation d'une structure d interconnexions de type Damascène sur un dispositif semiconducteur. La structure d'interconnexions comprend une isolation électrique associant du matériau de faible permittivité et des cavités d'air ou de vide. Etat de la technique antérieure La réalisation de circuits intégrés de plus en plus denses nécessite la réalisation d'interconnexions de plus en plus performantes du point de vue résistance des lignes métalliques de connexion électrique et capacité des isolations intermétalliques. Pour diminuer cette résistance cette capacité (diminution des délais RC et des effets de couplage parasite), il est nécessaire de faire évoluer les matériaux utilisés vers des matériaux métalliques de faible résistivité pour les éléments conducteurs et vers des matériaux diélectriques de faible constante diélectrique pour les éléments isolants. Ainsi, l'aluminium tend à être remplacé le cuivre et les matériaux diélectriques classiquement utilisés tels que Si02, Si,Ny, SiO,N, tendent à être remplacés par des matériaux de type dopé au fluor FSG par exemple), méthylsilsesquioxane (MSQ), hydrogène silsesquioxane (HSQ) , organique (BCB, SilK, Flare, PAE, etc) , poreux (NanoGlass par exemple), etc. Pour les matériaux diélectriques, la limite ultime est l'utilisation du vide ou de l'air. C'est la maîtrise de cette isolation ultime qui pose actuellement problème. L'utilisation de l'air ou du vide comme isolant ultime pour interconnexions est décrite dans l'article "A Novel Air Gap Intégration Scheme for Multi-level Interconnects using Self-aligned Via Plugs" de T. UEDA et al., paru dans 1998 Symposium on VLSI Technology Digest of Technical Papers (IEEE 1998 . Ce document divulgue l'utilisation de procédés de dépôt de diélectrique à faible capacité de remplissage ou mauvaise conformité. Cette technique s'applique à la réalisation d'interconnexions conventionnelles, les lignes et les plots de métal étant réalisés par dépôt de métal tel que l'aluminium ou le tungstène, le métal déposé étant ensuite gravé. Elle est donc incompatible avec des interconnexions en cuivre, métal difficile à graver. Le document EP-A-0 834 916 divulgue également l'utilisation de cavités d'air pour réaliser une structure d'interconnexions à performances améliorées (structure Damascène). La technique divulguée par ce document n'est cependant pas utilisable lorsque la structure comporte des vias débordants, c'est-à-dire des interconnexions dans lesquelles les plots (ou vias) métalliques reliant un métal de niveau n au métal de niveau supérieur + 1 peuvent être de taille plus grande que les lignes de métal de niveau n ou positionnés à cheval sur le métal de niveau n. En effet, dans ce cas, qui va être lustré par les figures IA à 1C, les cavités dl ou vide sont réalisées avant la gravure des trous qui vont permettre de -connecter le métal de niveau au métal de niveau n + 1. Ces trous vont donc déboucher sur des cavités, ce qui rend impossible la suite leur remplissage par un métal. La figure 1A représente structure simple Damascène de l'art connu f ormée sur face 2 d'un substrat semiconducteur 1. La face 2 est recouverte d'une première couche de matériau diélectrique 3, elle-même recouverte d' deuxième couche de matériau diélectrique 4 destinée à loger des lignes de cuivre 5. Le procédé de réalisation a laissé subsister des cavités 6 destinées à renfermer de l'air. Une troisième couche de matériau diélectrique 7 est déposée sur la structure en laissant subsister les cavités 6 de petites dimensions. C'est ce que montre la figure 1B. La f igure 1C montre la structure après que des trous 8 pour le logement de vias qui s avèrent être vias débordants ont été réalisés dans couche de matériau diélectrique 7. Les trous 8 posent problème du fait qu'ils débouchent sur les cavités. Leur remplissage pour réaliser les vias débordants, surtout, pose problème Le document EP-A-0 834 9 divulgue egalement la réalisation d'isolation électrique par des matériaux diélectriques à faible permittivité (inférieure à 2,7) pour des structures d'interconnexions de type Damascene. Les interconnexions sont d'abord réalisées avec un isolant de permittivité inférieure à 3,5 qui ensuite éliminé et remplacé par un isolant de permittivité inférieure à 2,7 (choisi parmi HSQ, BCB, polyimide et PAE). Ce procédé de réalisation pose problèmes de planarisation importants . bonne planarisation des régions à forte densité de métal, mauvaise planarisation des lignes métalliques isolées. En outre, ce procédé f ait perdre tout l'avantage procuré par la technologie Damascène. Exposé de l'invention La présente invention a été conçue pour remédier aux problèmes exposés ci-dessus. Elle permet la réalisation d'isolations électriques pour interconnexions métalliques réalisées en technologie Damascène comprenant une combinaison de cavités (renfermant de l'air ou du vide), de matériaux diélectriques de faible permittivité (inférieure à et ' matériaux de type Si02, SiNy, SiOxNy, SiOF. isolations électriques sont compatibles avec des plots de métal reliant un métal de niveau n au métal niveau n + 1, ces plots de métal pouvant être de taille plus grande que les lignes de métal de niveau n ou positionnés à cheval sur le métal de niveau n et le diélectrique adjacent. Ce procédé permet également une parfaite planarisation des interconnexions. L'invention a donc pour objet un procédé de réalisation d,une structure d'interconnexions de type Damascène sur un dispositif semiconducteur, la structure d'interconnexions comprenant au moins un premier niveau de conducteurs recouvert par un deuxieme niveau de conducteurs destinés à assurer des liaisons électriques avec les conducteurs du premier niveau, structure d'interconnexions comprenant une isolation électrique associant du matériau de faible permittivi et des cavités d'air ou de vide, caractérisé en ce qu'il comprend les étapes suivantes : - formation du premier niveau de conducteurs dans une première couche d'isolation électrique et du deuxième niveau de conducteurs dans une deuxième couche d'isolation électrique, conducteurs du premier niveau étant disposés avec un écartement prévu pour permettre, dans une étape ultérieure, la formation des cavités d'air ou vide entre les conducteurs du premier niveau, - élimination de la deuxième couche d'isolation électrique, - élimination au moins partielle la première couche d'isolation électrique pour éliminer au moins des parties de la première couche correspondant aux cavités d'air ou de vide à former, - dépôt, sur la structure obtenue, d'un matériau de faible permittivité, ce dépôt ne comblant pas l'espace entre des conducteurs du premier niveau dont l'écartement a été prévu pour permettre la formation de cavités d'air ou de vide. Si le dépôt de matériau de faible permittivité recouvre les conducteurs du deuxième niveau il peut être prévu une étape de planarisation pour révéler ces conducteurs. Les couches d'isolation électrique peuvent être couches d'un matériau choisi parmi Si02 et SiOF. Avantageusement, le procédé comprend le dépôt 'une couche d'interface en matériau isolant sur le dispositif semiconducteur avant la formation du premier niveau de conducteurs, et le dépôt d'une couche d'interface sur le premier niveau de conducteurs avant la formation du deuxième niveau de conducteurs. Le matériau isolant de la couche d'interface déposée sur le dispositif semiconducteur peut être choisi parmi Si,NY, SiO,Ny et Sic. La couche d'interface séparant le premier niveau de conducteurs du deuxième niveau de conducteurs peut être en un matériau choisi parmi Si,,Ny, SiO,Ny sic. Selon un mode particulier de mise en #uvre de ilinvention, le procédé comprend, après l'élimination de la deuxième couche d'isolation électrique l'élimination complète de couche d'interface séparant le premier niveau de conducteurs du deuxième niveau de conducteurs et l'elimination complète la première couche d'isolation électrique. Selon un autre mode particulier mise en #uvre l'invention, le procédé comprend, après l'élimination de la deuxième couche isolation électrique, le dépôt d'une couche de résine sur la couche d'interface déposée sur le premier niveau de conducteurs, la formation d'un masque à partir de la couche de résine en vue de réaliser l'elimination partielle de la première couche d'isolation électrique, l'élimination de la partie de la couche interface déposée sur le premier niveau de conducteurs et non masquée par le masque de résine, l'étape d'elimination partielle de la première couche d'isolation electrique pouvant alors être entreprise. Brève description des dessins L'invention sera mieux comprise d'autres avantages et particularités apparaîtront à lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée dessins annexés parmi lesquels : - les figures 1A à 1C, déjà décrites, sont des vues en coupe transversale d'une structure d'interconnexions de type Damascène, selon l'art connu, en cours de réalisation, - les figures 2A à 2F sont des vues en coupe transversale d'une structure d'interconnexions de type Damascène en cours de réalisation, selon un premier mode de mise en #uvre de l'invention, - les figures 3A à 3D sont des vues en coupe transversale d'une structure d'interconnexions de type Damascène en cours de réalisation, selon un deuxième mode de mise en #uvre de l'invention, - les figures 4A à 4C sont vues en coupe transversale d'une structure d'interconnexions de type Damascène à vias débordants et cours de réalisation, selon le premier mode de mise #uvre de 'invention. Description détaillée de modes de mise #uvre de ,invention Les figures 2A à 2F illustrent un premier mode de mise en #uvre de l'invention à partir d'un substrat en silicium. La figure 2A montre un substrat 10 en 'licium recouvert d'une couche d'interface 11 par exemple en SixNy, en SiOxNy ou en SiC et d'une première couche d'isolation électrique 12 par exemple en Si02 OU SiOF. Les couches 11 et 12 peuvent être déposées par des techniques bien connues de l'homme de l'art. De manière également bien connue, des lignes conductrices 13, par exemple en cuivre, sont formées dans la première couche d'isolation électrique 12. L'écartement entre les lignes conductrices 13, ou du moins entre certaines lignes conductrices 13, est prévu pour permettre, dans une étape ultérieure, la formation de cavités d'air ou de vide entre ces lignes. Comme le montre la figure 2B, une couche d'interface 14, par exemple en Si,Ny, en SiO,,Ny ou en SiC, est déposée sur la première couche d'isolation électrique 12 intégrant les lignes conductrices 13. Sur la couche d'interface 14, on dépose une deuxième couche d'isolation électrique 15 par exemple en Si02 ou en SiOF. Ces dépôts de couches sont effectués par méthodes bien connues de l'homme de l'art. Des vias conducteurs 16, par exemple cuivre, sont alors formés au travers de la deuxième couche d'isolation électrique 15 et de la couche d'interface 14. Les vias conducteurs 16 assurent ainsi une liaison électrique avec des lignes conductrices 13. Les lignes conductrices et les vias conducteurs peuvent comporter des couches barrières, par exemple en TiN, Ta, TaN, W, WN. Selon ce premier mode de mise en #uvre l'invention, la deuxième couche d'isolation électrique 15 la couche d'interface 14 et la première couche d'isolation électrique 12 sont éliminées. On obtient structure représentée à la figure 2D. Sur cette structure, on dépose un matériau diélectrique 17 à faible permittivité, matériau -k (permittivité inférieure à 3) : par exemple un polymère, du SiOC, un matériau diélectrique poreux (par exemple un matériau de marque Nanoglass) , du HSQ. Le matériau 17 peut être déposé par étalement ou par voie chimique en phase vapeur (CVD) . Il peut s'agir dans ce d'un matériau à forte viscosité, d'un polymère à chaîne monomère longue. On peut également utiliser des procédés de dépôt adaptés (PECVD, etc.) qui laissent des cavités dans les espaces intermétalliques de faibles dimensions. La figure 2E représente cette étape du procédé et montre notamment la présence de cavités 18 entre des lignes conductrices 13. Cette figure montre également que les vias conducteurs 16 sont recouverts par le matériau diélectrique 17. On applique alors un procédé de gravure ou de polissage mécano-chimique (CMP) pour éliminer le matériau diélectrique 17 en excès et révéler les vias 16 ainsi que pour planariser la structure. Cette planarisation est d'autant plus facile à réaliser qu'elle ne concerne que du matériau diélectrique. Les figures 3A à 3D illustrent un deuxième mode de mise en #uvre l'invention à partir d'un substrat en silicium. Les premières etapes de ce deuxième mode de mise en #uvre sont identiques à celles illustrées par les figures 2A à 2C. Elles ne seront donc pas représentées. La figure 3A montre la structure obtenue après le retrait de deuxième couche d'isolation électrique En variante couche d'interface située entre les deux couches isolation électrique pourrait également être retirée. substrat 20 supporte une couche d'interface 21, elle-même recouverte de la première couche d'isolation électrique 22 intégrant les lignes conductrices . La couche d'interface 24 recouvre.ce premier niveau de conducteurs, les vias conducteurs 26 assurant liaison électrique avec des lignes conductrices 23. Une couche résine photosensible est alors déposée sur la structure pour former, par lithographie, un masque protégeant les zones où les écartements entre les lignes 23 sont larges, par exemple supérieurs à 0,5 (voir la figure 3B). Les zones de couche d'interface 24 et de la première couche d'isolation électrique 22 non protégées par le masque résine 29 sont éliminées. Ces zones correspondent aux endroits de la structure oÙ les lignes conductrices sont faiblement écartées (par exemple d'écartement inférieur à 0,5 pm). Le résultat obtenu est illustre par la figure 3C. Sur cette structure, on dépose un matériau diélectrique 27 à faible permittivité et à faible capacité de remplissage. Il se forme alors, comme le montre la figure 3D, des cavités 28 entre les lignes conductrices 23 faiblement écartées. Les vias conducteurs 26, initialement recouverts par le matériau diélectrique 27 dont le niveau supérieur est représenté en traits mixtes, sont exposés à la suite d'un procédé de gravure ou de polissage mécano-chimique de l'excès matériau diélectrique 27. Dans le cas de ce deuxième mode de mise en #uvre de l'invention, il n'est pas nécessaire que élimination du matériau diélectrique en excès soit planarisant. En effet, le fait de laisser la première couche d'isolation électrique 22 dans les zones métalliques non denses permet de garder une bonne planéité de la structure après le dépôt du matériau diélectrique 27 à faible permittivité. Lors du dépôt du matériau diélectrique 27, la structure est déjà quasi plane hormis les vias conducteurs 26 qui dépassent légèrement et les petits espaces intermétalliques. La planarisation en est grandement facilitée Les figures 4A à 4C illustrent la réalisation d'une structure d'interconnexions type Damascène à vias débordants, selon le premier mode de mise en ceuvre de l'invention. Les premières étapes du procédé de réalisation sont identiques à celles illustrées par les figures 2A à 2C, à l'exception de la position des vias. La structure obtenue à ce stade est celle représentée à la figure 4A. Le substrat 30 supporte une couche d'interface 31, elle-même recouverte de la première couche d'isolation électrique 32 intégrant les lignes conductrices 33. La couche d'interface 34 recouvre ce premier niveau de conducteurs et supporte la deuxième couche d'isolation électrique 35 intégrant les vias conducteurs 36 assurant la liaison électrique avec des lignes conductrices 33. Conformément au premier mode de mise en #uvre de l'invention, la deuxième couche d'isolation électrique 35, la couche d'interface 34 et la première couche d'isolation électrique 32 sont éliminées. on obtient la structure représentée à la figure 4B. Sur cette structure, on dépose un matériau diélectrique 37 à faible permittivité et à faible capacité de remplissage. Il se forme alors, comme le montre la figure 4C, des cavités 38 entre les lignes conductrices 33 faiblement écartées. Les vias débordants 36, initialement recouverts par le matériau diélectrique 37 dont le niveau supérieur est représenté traits mixtes, sont exposés à la suite d'un procédé de gravure ou de polissage mécano-chimique de l'excès de matériau diélectrique 37. L'invention permet donc la réalisation de structures à vias débordants puisque la formation des cavités est réalisée après la réalisation des vias. Entre autres avantages, l'invention permet : - la réalisation d'isolations inter- métalliques comprenant à la fois du vide ou de l'air, des matériaux diélectriques à faible permittivité (inférieure à 3) et des diélectriques de type minéral (SiOx, SiNy, SiO,Ny, SiOF, ... ) ; - la compatibilité de cette isolation avec la réalisation de trous de contact désalignés par rapport au métal sous-jacent (vias débordants) ; - l'obtention de cavités de vide ou d'air dans les zones oÙ les espaces intermétalliques sont les plus petits (par exemple inférieurs à 0,5 pm), c'est-à- dire là où il est réellement nécessaire d'avoir un materiau diélectrique à très faible permittivité tout en conservant un diélectrique à faible permittivité dans les autres régions ; - la réalisation d'isolations inter- métalliques en laissant un diélectrique minéral (par exemple Si02, SiOF, ... ) dans les zones 1 les espaces intermétalliques sont larges (par exemple supérieurs à 0,5 pm), ce qui facilite le dépôt du diélectrique à très faible permittivité (plus de problème de planarisation puisque seuls les vias dépassent), améliore la tenue mécanique de l'isolant (compte tenu de meilleure tenue mécanique des dielectriques de type minéral par rapport aux matériaux carbonés) et améliore le comportement du dispositif du point de vue dissipation thermique (meilleurs conductibilité thermique des diélectriques minéraux par rapport aux matériaux à très faible permittivité de façon générale). REVENDICATIONS 1. Procédé de réalisation d#une structure d'interconnexions de type Damascène sur un dispositif semiconducteur (10, 20, 30), la structure d'interconnexions comprenant au moins un premier niveau conducteurs recouvert par un deuxième niveau de conducteurs destinés à assurer des liaisons électriques avec les conducteurs du premier niveau, la structure 'interconnexions comprenant une isolation électrique associant du matériau de faible permittivité et des cavités d'air ou de vide, caractérisé en ce qu'il comprend les étapes suivantes : - formation du premier niveau de conducteurs (13, 23, 33) dans une première' couche 'isolation électrique (12, 22, 32) et du deuxième niveau de conducteurs (16, 26, 36) dans une deuxième couche d'isolation électrique (15, 35), les conducteurs premier niveau étant disposés avec un écartement prévu pour permettre, dans une étape ultérieure, la formation des cavités d'air ou de vide entre les conducteurs du premier niveau, - élimination de la deuxieme couche 'isolation électrique (15, 35), - élimination au moins partielle de la première couche d'isolation électrique 0 22, 32) pour éliminer au moins des parties de la première couche correspondant aux cavités d'air de vide à former, - dépôt, sur la structure obtenue, d'un matériau de faible permittivité (17, 27, ), ce dépôt comblant pas l'espace entre des conducteurs du premier niveau dont l'écartement a été prévu pour permettre la formation de cavités d'air ou de vide (18, 28, 38). 2. Procédé selon la revendication 1, caractérisé en ce que le dépôt de matériau de faible permittivité recouvrant les conducteurs du deuxieme niveau, il est prévu une étape de planarisation pour révéler ces conducteurs. 3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que la première couche d'isolation électrique (12, 22, 32) est une couche d un matériau choisi parmi Si02 et SiOF. 4. Procédé selon l'une quelconque des revendications 1 ou 3, caractérisé en ce que la deuxième couche d,isolation électrique (15, 35) est une couche d'un matériau choisi parmi Si02 et SiOF. 5. Procédé selon l'une quelconque revendications 1 à 4, caractérisé en ce qu'il comprend le dépôt d'une couche d'interface en matériau isolant (11, 21, 31) sur le dispositif semiconducteur (10, 1 30) avant la formation du premier niveau de conducteurs, et le dépôt d'une couche d'interface (14, 24, 34 sur le premier niveau de conducteurs avant la formation du deuxième niveau de conducteurs. 6. Procédé selon la revendication 5, caractérisé en ce que le matériau isolant de la couche d'interface (11, 21, 31) déposée sur le dispositif semiconducteur (10, 20, 30) est choisi parmi SiO# 7. Procédé selon l'une des revendications 5 ou 6, caractérisé en ce que la couche d'interface 1 24, séparant le premier niveau de conducteurs du deuxième niveau de conducteurs est en un matériau choisi parmi Si,,Ny, SiO,,Ny et sic. 8. Procédé selon l'une quelconque des revendications 5 à 7, caractérisé en ce qu'il comprend, après l'élimination de la deuxième couche d'isolation électrique (15, 35), l'élimination complète de la couche d'interface 34) séparant le premier niveau de conducteurs du deuxième niveau de conducteurs et l'élimination complete de la première couche d'isolation électrique (12, 32). 9. Procède selon l'une quelconque des revendications 5 à caractérisé en ce qu'il comprend, après l'élimination la deuxième couche d'isolation électrique, le dépot d'une couche de résine sur la couche d'interface deposée sur le premier niveau de conducteurs, la formation d'un masque (29) à partir de la couche de résine en vue de réaliser l'élimination partielle de la première couche d'isolation électrique (22), l'élimination de la partie de la couche d'interface (24) déposée sur le premier niveau de conducteurs et non masquée par le masque de résine, l'étape d'élimination (22) partielle de la première couche d'isolation électrique pouvant alors être entreprise.