FR 2801419 A1 20010525 FR 9914519 A 19991118 PROCEDE ET DISPOSITIF DE LECTURE POUR MEMOIRE CIRCUIT INTEGRE La présente invention concerne un procédé et dispositif de lecture pour une mémoire en circuit integré. Elle s'applique notamment, mais pas exclusivement, aux mémoires non volatiles électriquement programmables de EPROM ou OTP. Un objet de l'invention est d'améliorer le temps d'accès en lecture des mémoires, c'est à dire le temps au bout duquel la donnée reflétant l'état mémorisé dans une ou des cellules mémoire est disponible en sortie. on rappelle que les cellules d'une mémoire sont habituellement organisées matriciellement en lignes bit et lignes de mot. Les lignes de bit sont les conducteurs par lesquels l'état mémorisé dans une cellule est lu. Ainsi, quand une cellule mémoire est adressée en lecture, la ligne de mot correspondante est sélectionnée et la ligne de bit correspondante connectée à un dispositif de lecture. En général, on ne lit pas une seule cellule mémoire, mais plusieurs, permettant la lecture d'un mémoire. De manière générale toutes ces rcellules formant un mot mémoire sont rattachées à la même ligne de mot, et à chacune correspond une ligne de bit respective. En lecture, chacune de ces lignes de bit est connectée à un dispositif de lecture correspondant. Tous ces dispositifs de lecture sont identiques. Comme les lignes de bit comportent un grand nombre de cellules, elles sont capacitives (du fait de la somme des capacités individuelles dues aux composants eux-mêmes : cellules, transistors de sélection, et dues la topologie des lignes de bit) et résistives (du fait de l'ensemble des matériaux utilisés, résistances de contact, métallisation et résistances internes des transistors des cellules). Pour ces raisons le dispositif de lecture comprend habituellement des moyens de précharge, pour charger la capacité équivalente d'une ligne de bit sélectionnée en lecture à une tension déterminée de précharge de lecture. Ensuite, des moyens de génération de courant établissent un courant dans la ligne de bit. Si la cellule sélectionnée absorbe du courant, on détectera une variation de tension sur la ligne. Dans le cas des cellules mémoire de type EPROM, le dispositif de lecture comprend en outre un limiteur de la tension des lignes de bit à un niveau proche de 1 volt, afin de supprimer les risques de programmation de cellules mémoire durant les accès en lecture. Par ailleurs, la lecture est souvent basée sur la comparaison entre le courant passant dans la cellule sélectionnée en lecture et celui passant dans une cellule de référence. Par exemple, dans le cas d'une mémoire EPROM ou OTP, les deux états possibles d'une cellule de la mémoire sont l'état vierge (qui est aussi l'état effacé, par rayons UV), et l'état programmé. Les cellules de référence sont toutes dans le même état connu, en général, l'état vierge. Dans cet état, le transistor à grille flottante de la cellule mémoire a une tension de seuil faible, de l'ordre de 1,4 volts par exemple. Dans l'état programmé, cette tension de seuil devient plus élevée, par exemple égale à 5,5 volts. Le principe de la lecture par comparaison repose sur fait que si la cellule sélectionnée en lecture est dans l'état effacé, elle est capable d'absorber autant de courant que la cellule de référence placée dans les mêmes conditions de polarisation. Si on lui fournit seulement une fraction de ce courant, elle va faire s'écrouler la tension de la ligne de bit, ce qui sera détecté. Ainsi, en pratique, un générateur de courant de lecture injecte un courant de lecture détermine Iref dans ligne de bit de référence associée à la cellule de référence, et injecte une fraction de ce courant de référence, par exemple la moitié ou le tiers, dans la ligne de bit de donnée associée à la cellule l'on veut lire. Un amplificateur différentiel de lecture reçoit sur la première entrée différentielle un signal issu de la ligne de bit de donnée et sur la deuxième entrée différentielle un signal issu de la ligne de bit de référence. Si la cellule lue est effacée, elle tire plus de courant que la fraction de courant de référence que le générateur de courant lui fournit. La première entrée différentielle est alors tirée à une tension U inférieure à la tension Uref sur la deuxième entrée de l'amplificateur différentiel et la sortie de l'amplificateur bascule dans un sens. Si au contraire la cellule lue est programmée, elle absorbe un courant très faible ou aucun courant. La première entrée différentielle est alors tirée à une tension U supérieure à la tension Uref sur la deuxième entrée de l'amplificateur différentiel, et la sortie de l'amplificateur bascule dans l'autre sens. Ainsi, un dispositif de lecture habituel comprend, un circuit de précharge pour chacune des lignes de bit avec limitation de la tension de ligne de un générateur de courant de lecture dans les lignes de bit et un amplificateur de lecture qui fournit l'information en sortie. circuit de précharge est en pratique un convertisseur courant-tension, qui assure trois fonctions différentes : une première fonction de fourniture de courant pour précharger les lignes de bit, une deuxième fonction de limitation du potentiel de ligne de bit à une tension de précharge de lecture déterminée, supprimant les risques de programmation et une troisième fonction de fourniture d'un signal à l'amplificateur, avec une tension variant fortement avec le courant sur la ligne de bit associée, dans la phase d'évaluation. dispositif de lecture passe donc par différentes phases de fonctionnement : mise en route des circuits de précharge, activation des générateurs de courant de lecture, sélection et précharge des lignes de bit, sélection de la ligne de mot (décodage de rangée). Les niveaux de tension vus par l'amplificateur de lecture sont alors souvent proches de Vdd et ne sont pas liés à l'état de la cellule sélectionnée, mais au circuit de précharge. ce moment la cellule sélectionnée en lecture absorbe ou n'absorbe pas de courant. Si il y a absorption de courant (cellule vierge ou effacée), ce courant est d'abord fourni par la capacité de ligne de bit, puis par le générateur de courant de lecture associé. Cette absorption de courant produit une grande variation de tension sur le signal appliqué en entrée de lamplificateur différentiel, ce qui provoque son basculement. Cependant, la sortie de l'amplificateur oscille pendant toute la durée des variations sur les lignes de bit, ralentissant l'établissement de la donnée réelle en sortie. En pratique, les séquencements nécessaires à la mise en route des différents circuits du dispositif de lecture et les oscillations parasites de l'amplificateur ralentissent temps d'accès en lecture. Il faut compter un cycle et demi d'horloge pour obtenir la donnée en sortie. Dans un exemple, on a ainsi un temps d'accès en lecture de 80 nanosecondes typique, 130 nanosecondes maximum Pour éviter le problème des oscillations en sortie de l'amplificateur, on trouve des dispositifs de lecture utilisant un latch à la place de l'amplificateur différentiel de lecture. Mais il faut alors prévoir un séquencement externe supplémentaire, pour fournir le signal d'activation de ce latch en fonction de toutes les contraintes de temps et en fonction de la sensibilité du latch. Ce signal d'activation est souvent issu d'un bloc de contrôle utilisant des circuits témoins dits "dummy" dans la littérature anglo-saxonne, dimensionnés pour, obtenir une marge suffisante, compte tenu des pires cas de propagation. Dans l'invention, on cherche à améliorer le temps d'accès en lecture d'une mémoire. Dans un exemple pratique, on cherche à assurer un temps d'accès en lecture maximum de 25 nanosecondes au lieu des 80 nanosecondes typiques de l'état la technique. invention a ainsi pour objet un dispositif lecture pour mémoire, utilisant un amplificateur différentiel, à temps d'accès très rapide. Dans l'état de la technique, la lecture ralentie du fait des séquencements successifs nécessaires et de l'oscillation de l'amplificateur. objet de l'invention est un dispositif lecture qui n'a pas ces inconvénients. Un dispositif de lecture selon l'invention comprend ainsi des moyens de précharge dissymétrique pour amener l'entrée de l'amplificateur associée à la ligne de bit de donnée sélectionnée à un niveau de tension plus élevé que celui de l'entrée associée à la ligne de bit de référence, pendant la phase de précharge. De cette manière, la sortie de l'amplificateur est amenée dans un état déterminé. Dans la phase suivante d'évaluation, la sortie de l'amplificateur est confirmée dans cet état, ou bien bascule dans l'état complémentaire, selon l'état mémorisé dans la cellule sur la ligne de bit sélectionnée. Ainsi, selon l'invention, on a une précharge des lignes de bit de donnée et de référence à une tension de précharge de lecture, proche de 1 volt, en combinaison avec une précharge dissymétrique des entrées de l'amplificateur. Telle que caractérisée, l'invention concerne donc un procédé de lecture dans une mémoire en circuit intégré comprenant une phase de précharge pour amener à tension de précharge une ligne de bit de donnée comprenant une cellule mémoire à lire et une ligne de bit référence comprenant une cellule de référence et une phase d'évaluation par établissement d'un courant de référence dans la ligne de bit de référence et d'une fraction de ce courant dans la ligne de bit de donnée, un signal de tension fourni par un convertisseur courant/tension connecté à la ligne de bit de donnee et un signal de tension fourni par un convertisseur courant/tension connecté à la ligne de bit de référence étant appliqués respectivement en entrée de donnee et en entrée de référence d'un amplificateur différentiel, caractérisé en ce que dans la phase de précharge, des moyens de précharge dissymétrique sont activés permettant d'amener l'une des entrées de l'amplificateur différentiel à un niveau de tension supérieur à celui de l'autre. L'invention concerne aussi un dispositif de lecture correspondant. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante, faite à titre indicatif et non limitatif de l'invention et en référence aux dessins annexés dans lesquels : la figure 1 représente un schéma bloc d'une architecture mémoire correspondant à un dispositif lecture selon l'invention; la figure 2 est un schéma détaillé de architecture représentée sur la figure 1; la figure 3 représente un chronogramme des signaux correspondant à la lecture d'une cellule effacée (vierge) avec un dispositif de, lecture selon l'invention; et - la figure 4 représente un chronogramme des signaux correspondant à la lecture d'une cellule programmée avec un dispositif de lecture selon l'invention. On notera que, dans la description, un signal et sa tension sont parfois désignés sous la même référence. La figure 1 représente l'architecture d'une mémoire utilisant un dispositif de lecture selon l'invention. Dans l'exemple, la mémoire est de type Eprom. cellule de cette mémoire comprend un transistor à grille flottante dont le drain est connecté à une ligne de bit du plan mémoire et la grille est connectée une ligne de mot. La ou les cellules de référence sont en général situées sur une ou plusieurs lignes de bit de référence, en général incluses dans le plan mémoire. Dans certaines architectures, les cellules de référence sont hors du plan mémoire car l'on veut que leurs lignes de mots soient à un autre potentiel que celles des cellules à lire. L'architecture de la mémoire peut être plus ou moins complexe, avec ou sans transistors d'accès, avec regroupement de lignes de bit ou autres et la mémoire peut être d'un autre type (non volatile ou autre) . L'invention s'applique ainsi à tous les différents types et architectures mémoire. Lorsqu'une cellule mémoire Cm est adressée en lecture, la ligne de bit de donnée Bl associée la cellule lire et une ligne de bit de référence Blref sont sélectionnées pour être connectées à un dispositif de lecture 1. Cette sélection est assurée dans l'exemple par un transistor de décodage. Pour la cellule à lire, on a ainsi un transistor de décodage Tl connecté entre la ligne de bit de donnée BI et une entrée de donnée ED du dispositif de lecture 1. Pour la cellule de référence C,,f, un transistor de décodage Tl, est connecté entre une entrée de référence ER et la ligne de bit de référence Bl,,,f. Dans le cas d'une cellule mémoire EPROM ou OTP, les cellules mémoire sont sélectionnées en lecture par application d'une tension de lecture sur leur grille, par la ligne de mot correspondante. Dans l'exemple, la cellule à lire et cellule de référence ont leurs grilles connectées à la même ligne de mot Wl. Le dispositif de lecture 1 comprend un convertisseur courant/tension CIVD côté donnée et un convertisseur courant/tension CIVR côté référence. Le convertisseur CIVD est connecté entre le noeud dl entrée ED et un noeud de sortie SD. Ce noeud de sortie SD du convertisseur CIVD est connecté sur l'entrée de donnée MTX d'un amplificateur différentiel 2 de lecture. Le convertisseur CIVR est connecté entre le noeud d' entrée ER et un noeud de sortie SR. Ce noeud de sortie SR du convertisseur CIVR est connecté sur l'entrée de référence REF de l'amplificateur différentiel 2 de lecture. Chacun de ces convertisseurs comprend de manière connue, dans leur réalisation la plus simple, une boucle de contre-réaction formée d'un transistor Tp et d'un inverseur Il. Le drain d du transistor Tp est connecté au noeud de sortie et fournit le signal de tension à comparer à l'amplificateur différentiel. La source s du transistor Tp, connectée au noeud d'entrée du convertisseur, rebouclée sur la grille g du transistor Tp au travers de l'inverseur Il pour établir un asservissement imposant une tension de précharge Vl sur le noeud d'entrée ED. La ligne de bit qui y est connectée est préchargée à cette tension. Le niveau de cette tension de précharge est établi en sorte que la cellule ne puisse pas se programmer dans les phases de lecture. Les caractéristiques (dimensions W/L et tension de seuil) du transistor Tp et celles des transistors constituant l'inverseur définissent la valeur de la tension de précharge que le convertisseur tend imposer sur la ligne de bit. Le dispositif de lecture comprend en outre un générateur de courant de lecture 3. Ce générateur a une structure en miroir de courant pour établir un courant de référence IR sur la ligne de bit de référence et un courant ID égal à une fraction de ce courant de référence sur la ligne de bit de donnee. on a ainsi IR=k.ID, où k peut par exemple prendre des valeurs comprises entre 1,5 et 4, en fonction des caractéristiques des transistors utilisés dans la structure miroir de courant. Dans l'exemple, ce générateur de courant comprend une première branche connectée au noeud de sortie SR du convertisseur associé à la ligne de bit de référence et une deuxième branche connectée au noeud de sortie SD du convertisseur associé à la ligne de bit de donnée. La première branche comprend un transistor de commutation T2, connecté entre la tension d'alimentation Vdd du circuit intégré et un noeud Nl et deux transistors en parallèle T3 et T4 entre ce noeud Nl le noeud de sortie SR. Ils sont montés en miroir de courant avec leurs grilles et leurs sources reliées en commun. Lorsque le transistor de commutation T2 est activé, transmettant la tension d'alimentation, Vdd sur le noeud Nl, on obtient le courant de lecture de référence IR. Ce courant est principalement fonction des caractéristiques de la cellule de référence et de la ligne de bit de référence. La tension sur les grilles et sources reliées en commun s'établit à un niveau VREF, qui le niveau de tension de l'entrée de référence REF de l'amplificateur différentiel. Dans l'exemple, la deuxième branche comprend un transistor de commutation T5, connecté entre la tension d' alimentation Vdd du circuit intégré et un noeud N2, et un transistor T6 connecté entre ce noeud N2 et le noeud de sortie SD. Ce transistor T6 a sa grille commandée par la connexion grilles-sources des transistors T3 et T4 de la première branche. Si les transistors T3, T4 et T6 sont identiques, on obtient de cette manière un courant de lecture de donnee ID égal à IR/k, lorsque le transistor de commutation T5 est passant et amène la tension Vdd sur le noeud N2. Dans l'exemple, k est égal à 2, en première approximation. Pour des circuits alimentés en basse tension (Vdd), on prendra k de préférence inférieur à 2. dispositif de lecture selon l'invention comprend en outre un circuit 4 de précharge dissymétrique des entrées de donnée et de référence de l'amplificateur. circuit 4 de précharge dissymetrique est connecté en parallèle sur la deuxième branche du générateur de courant 3. Il comprend un transistor de commutation T7 et un transistor de précharge T8 connectés en série entre la tension d'alimentation Vdd et le noeud de sortie SD. Quand le transistor de commutation T7 est activé, le transistor précharge T8 fournit un fort courant de précharge Ipch, sous faible impédance de sortie. Le dispositif de lecture assure ainsi une précharge dissymétrique des entrées de l'amplificateur, en amenant l'une des entrées de l'amplificateur à un niveau de tension supérieur à celui de l'autre entrée. L'écart de tension entre les deux entrées de l'amplificateur fait basculer sa sortie dans un état déterminé. Dans l'exemple de réalisation de l'invention décrit et représenté sur les figures, c'est l'entrée de donnée MTX qui est amenée par le circuit de précharge dissymétrique à un niveau de tension supérieur à celui de l'autre entrée, l'entrée de référence REF. Cette précharge dissymétrique doit être arretée avant début de la phase d'évaluation proprement dite dans l'amplificateur. De manière avantageuse, pour ne pas etre dépendant des variations diverses des paramètres de charge dues aux conditions de fonctionnement et aux caractéristiques du procédé de fabrication, on prévoit de détecter des conditions d'arrêt de la précharge dissymétrique, pour faire passer le dispositif en phase d'évaluation. Ainsi, on prévoit un circuit de détection de conditions d'arrêt sur un signal affecté par la précharge. conditions d'arrêt correspondent à un écart suffisant de tension entre les deux entrées MTX et REF. Cet écart est suffisant s'il permet de faire basculer la sortie de l'amplificateur dans l'état désiré, "0" dans le cas où c'est l'entrée de donnée MTX qui est amenée à un niveau de tension supérieur. Ces conditions d'arrêt peuvent être détectées de différentes façons, avec plus ou moins de facilités selon le signal choisi. Un exemple de circuit de détection sera détaillé plus loin. Le circuit de détection fournit un signal de commande d'arrêt VBMTXDT qui est appliqué en entrée d'un circuit logique 6, qui reçoit par ailleurs le signal de commande d'activation SON. Ce circuit logique 6 fournit en sortie le signal PCHN de commande de grille du transistor de précharge T8 du circuit 4 de précharge dissymétrique selon l'invention, en sorte que l'activation du signal de commande SON du dispositif de lecture active le circuit de précharge dissymétrique tandis que l'activation du signal de commande dl arrêt le stoppe. Le signal SON de commande d'activation du dispositif de lecture est en pratique généré par un circuit de contrôle prévu dans le circuit mémoire. Ce signal est activé pour chaque accès en lecture à la mémoire, lorsque la ligne de bit adressée est effectivement connectée au circuit de lecture (ligne de sélectionnée). Dans l'exemple, le signal SON est appliqué comme commande de grille sur tous transistors de commutation de la tension d'alimentation : T2, T5 et T7, pour permettre la mise sous-tension des différents circuits du dispositif de lecture. général, une commande de même type est prévue dans l'amplificateur différentiel. Selon l'invention, ce signal SON permet aussi l'activation du circuit de précharge dissymétrique selon l'invention. Ainsi, lorsque le décodage d'adresse ligne terminé (par le décodeur colonne du circuit mémoire) la ligne de bit Bl est sélectionnée et connectée activement au noeud d'entrée ED du dispositif de lecture 1 et la ligne de bit de référence Bl,,f est connectée activement au noeud d'entrée ER du dispositif de lecture. Le signal SON est alors activé, mettant sous tension le dispositif de lecture et validant le générateur de courant de lecture et le circuit précharge dissymétrique 4. On obtient le fonctionnement autoséquencé suivant : Côté ligne de bit de donnée, on a un courant égal a Ipch+ID, avec ID fourni par le générateur de courant lecture et Ipch ID fourni par le circuit de précharge dissymétrique sous impédance de sortie très faible (caractéristiques de T8). Côté ligne de bit référence, on a un courant IR=2.ID fourni par le générateur de courant de lecture sous une plus forte impédance de sortie (caractéristiques de T2, T3, T4). La capacité de ces lignes de bit de donnée et de référence se charge. C'est la phase de précharge qui commence. Cette précharge est dissymétrique, la faible impédance de sortie côté ligne de bit de donnée permettant de monter cette ligne à un niveau plus élevé que la ligne de bit de référence. En outre, le courant de précharge Ipch permet d'accélérer la précharge côté ligne de bit de donnée, accentuant cette dissymétrie, permettant d'offrir un temps d'accès en lecture performant. Ainsi, côté ligne de bit de donnée, la source du transistor Tp du convertisseur CIVD monte à la tension de précharge de lecture Vl, tandis que dans le même temps le drain de ce transistor monte à un niveau proche de VDD. C'est la boucle d'asservissement du convertisseur qui empêche la source du transistor de monter au-dessus de Vl. Comme représenté sur la figure ou 4, la tension VB1 de la ligne de bit de donnée monte rapidement à son niveau de tension de précharge de lecture Vl (proche de 1 volt) tandis que l'entrée de donnée MTX de lamplificateur différentiel monte une tension VmTx proche de la tension d'alimentation Vdd. Côté ligne de bit de référence, la source du transistor Tp du convertisseur CIVR monte à une tension de précharge de lecture V2 proche de 1 volt, tandis que dans le même temps le drain de ce transistor monte à un niveau défini par la chaîne des transistors MOS T2, T3, T4 et la cellule de référence. C'est la boucle d'asservissement qui empêche la source du transistor Tp de monter au-dessus de V2. Ainsi, comme représente sur la figure 3 ou 4, la tension VBL de la ligne de bit de donnée monte plus lentement à son niveau de tension précharge V2 (proche de 1 volt) tandis que l'entrée de référence de l'amplificateur différentiel monte à un niveau de tension VREF inférieur au niveau de la tension VmTx. on a alors un écart de tension suffisant entre les deux entrées MTX et REF de l'amplificateur différentiel, pour faire basculer sa sortie dans l'état désire, tandis que les deux lignes de bit, donnée et référence, sont sensiblement préchargées au même niveau proche de 1 volt. Cet écart de tension entre les deux entrées de l'amplificateur est obtenu rapidement, du fait l'accélération de la précharge côté ligne de bit de donnée par l'utilisation d'un courant de précharge Ipch très supérieur au courant de lecture. A la fin de la précharge, la sortie Out de l'amplificateur bascule dans un état connu, 0 dans l' exemple (VOUT sur les figures 3 et 4) . Quand la tension VMTx de l'entrée de donnée MTX atteint un niveau supérieur suffisant par rapport à la tension VREF, il faut couper le circuit 4 de précharge dissymétrique, pour passer en phase d'évaluation. Ceci est obtenu par le circuit 5 de détection de conditions d'arrêt. Ce circuit de détection 5 doit permettre à la tension sur lentrée MTX de monter nettement plus haut que la tension sur l'entrée REF. Plusieurs possibilités de détection peuvent être envisagées, qui seront détaillées plus loin. Ce circuit de détection fournit en sortie un signal de commande d'arrêt VBMTX. Le circuit logique 6 applique une tension de commande d'arrêt sur le signal de commande PCHN du circuit 4 de précharge dissymétrique. Dans l'exemple, le transistor T8 passe à l'état bloqué. Lorsque le circuit 4 de précharge dissymétrique est coupé, on ne retrouve plus que le courant du générateur lecture, cl est à dire ID IR/2 côté ligne de bit de donnée et IR Côté ligne de bit de référence. Le dispositif de lecture passe en phase d'évaluation évaluation commence dès que les cellules de donnée de référence sont sélectionnées par le décodeur de rangées du circuit mémoire (avec application d'une tension de commande de grille de niveau approprié sur cellules). La cellule de donnée est polarisée dans les mêmes conditions que la cellule de référence. Si elle est vierge, elle a donc la capacité dl absorber autant de courant que la cellule de référence. Si la cellule de donnée est vierge (ou effacée), correspondant à la figure 3, comme le générateur de courant de lecture ne peut lui fournir qu'une fraction ID de ce courant de référence, cette cellule commence décharger la capacité de ligne de bit, puis elle fait s'écrouler la tension au noeud de sortie SD du convertisseur CIVD : l'amplificateur bascule. La tension VOUT de sa sortie Out passe de 0 à Vdd. Si la cellule de donnée est programmée, cas correspondant à la figure 4, la cellule de donnée absorbe aucun courant. La tension VmTx reste inchangée et la sortie de l'amplificateur aussi. Dans l'exemple la tension de sortie VOUT reste à zéro. Ainsi, sans signaux de séquencement autres que les signaux de sélection de ligne de bit et de rangée fournis par les décodeurs de la mémoire et le signal de commande de la lecture SON, on obtient la donnée en sortie très rapidement. On notera qu'en pratique, il faut activer le dispositif de lecture à précharge dissymétrique après que les lignes de bit soient sélectionnées (donnée, référence), et donc effectivement connectées par un convertisseur à une entrée correspondante de l'amplificateur. En effet, si tel n'était pas le cas, la précharge dissymétrique ferait monter très rapidement l'entrée de l'amplificateur voulue au niveau de tension supérieur, puisqu'il n'y aurait pas de charge sur cette entrée, faisant passer le dispositif en phase d'évaluation trop rapidement, avant que les lignes de bit sélectionnées après l'activation du dispositif de lecture aient le temps matériel de monter à leur niveau de tension de précharge, entraînant un mauvais fonctionnement de l'ensemble. Habituellement, l'amplificateur de lecture comprend un étage amplificateur, comprenant deux branches, et un étage de sortie du type inverseur, connecté à un noeud de connexion de l'une des branches de l'étage amplificateur. La sortie de l'étage inverseur fournit la sortie Out de l'amplificateur. On ne détaillera pas plus l'amplificateur, dont de nombreuses variantes de réalisation existent, par ailleurs bien connues de l'homme du métier. Dans un perfectionnement de l'invention représenté sur la figure 2, on prévoit de dimensionner l'étage de sortie de l'amplificateur pour favoriser son basculement dans le sens inverse de celui de la précharge. Ainsi, dans l'exemple, sortie Out de l'amplificateur est amenée à "0" en phase de précharge. on dimensionne alors l'étage de sortie pour favoriser le basculement de cette sortie depuis "0 vers "l". Ainsi, on améliore le temps de réponse de toute la chaîne de lecture. Sur la figure 2, on a ainsi représenté un étage de sortie Esl à inverseur CMOS, dont le transistor MOS P a été surdimensionné (W/L 5g /0.35#i ) par rapport au transistor MOS N (W/L 0.8#i /0 35g ), afin de favoriser le basculement de la sortie de l'amplificateur dans le sens voulu, "0" vers 11111 en llespece. Pour symétriser les charges sur l'étage amplificateur, il est habituel de prévoir un étage de sortie témoin, "dummy", connecté à un point de connexion de l'autre branche, et ayant les mêmes caractéristiques de charges que l'étage de sortie réellement utilisé. C'est l'étage de sortie Es2 représenté sur la figure 2. Comme cet étage inverseur n'est pas utilisé en opérationnel, on prévoit que chacun des transistors de cet étage inverseur a sa source et son drain court- circuités et connectés aux alimentations, en sorte que cet inverseur ne consomme du courant à aucun moment. a vu qu'il fallait un circuit de détection pour arrêter le circuit de précharge dissymétrique. Dans l'exemple représenté sur la figure 2, on choisit de détecter le niveau du signal commande de grille V13IASMTX du transistor de précharge du convertisseur courant/tension CIVD. Cette détection peut-être obtenue un simple inverseur 12 calibré pour basculer après celui du convertisseur. Quand on est en début de phase de précharge, ce signal VBIASMTX est au niveau Vdd, pour rendre le transistor Tp très conducteur, permettant la montée en tension de sa source. Ce niveau décroît progressivement, au fur et à mesure que la tension de source augmente, par l'effet de la boucle de contre- réaction (Il). inverseur 12 est calibré pour basculer à un niveau Vdet, après l'inverseur Il. Dès que le signal VBIASMTX passe le niveau Vdet, le circuit 4 de précharge dissymétrique est coupé. C'est ce qui marque la fin de la phase de précharge et le début de la phase d'évaluation. Lors de cette phase d'évaluation, si la cellule mémoire sélectionnée en lecture est vierge (FIG.3), elle va tirer plus de courant que le générateur de courant peut fournir. Par l'effet de la boucle de contre-réaction, le transistor Tp redevient très conducteur : le niveau du signal de grille VBiAsmTx redevient élevé. L'inverseur 12 du circuit de détection 5 bascule dans l'autre sens et tend à redémarrer le circuit 4 de précharge dissymétrique. Pour cette raison, il faut prévoir que le circuit logique 6 comprenne un élément mémoire, pour ne pas permettre la ré-activation du circuit 4 de précharge dissymétrique pendant la phase d'évaluation. Ceci peut être simplement obtenu par une bascule RS, comme on le verra plus loin. Dans le cas où la cellule mémoire sélectionnée en lecture est programmée (FIG.4), le transistor Tp de la boucle de contre-réaction devient de moins en moins conducteur : le signal commande de grille VBiAsmTx est tiré vers le niveau de précharge des lignes de bit (l volt environ). D'autres possibilites de détection peuvent être envisagées. Notamment, peut effectuer la détection sur le niveau de tension du signal de sortie Out de l'amplificateur, ou sur signal SD. La figure 2 montre un exemple détaillé d'un circuit de lecture selon invention. En particulier, l'inverseur Il, le circuit de détection 5 et le circuit logique 6 sont détaillés L'inverseur Il est un transistor de type Cmos à transistors N et P. Le circuit 5 de détection comprend un inverseur 12 de type Cmos à transistors N et P, un transistor supplémentaire monté en diode étant prévu dans la branche N pour que le basculement en sortie 0 vers 1, correspondant à la détection des condition d'arrêt du circuit de précharge dissymétrique, se produise à un niveau supérieur au basculement 0 vers 1 de l'inverseur Il : en d'autres termes, il faut que le signal VBiAsmTx en sortie de l'inverseur Il puisse descendre jusqu'au niveau de détection Vdet de l'inverseur 12. On a vu que dans ce contexte, le circuit logique 6 devrait comprendre un élément mémoire pour ne prendre en compte que le premier basculement de l'inverseur 12. Cet élément mémoire est dans l'exemple une bascule RS, dont l'entrée de mise à 1 (Set) reçoit le signal de commande SON du dispositif de lecture, actif sur le niveau 1, et dont l'entrée de mise à zéro (Reset) reçoit le signal de détection d'arrêt VBmTx fournit par le circuit de détection 5. La sortie Q de donnée de la bascule fournit un signal d'arrêt qui, une fois positionné, ne change plus, jusqu'à la prochaine lecture. Il est combiné avec le signal de commande d'activation SON, dans une porte logique 7, dans l'exemple, une porte de type Non OU, qui fournit la commande d'activation PCH du circuit de précharge dissymétrique selon l'invention. Sur la figure 2, on a détaillé un amplificateur différentiel qui peut être utilisé dans l'invention, comprenant un transistor de commutation T9 commandé par le signal de commande SON pour mettre lamplificateur sous tension. Enfin, on prévoit habituellement des transistors de décharge T10 et Tll des lignes de bit (figures 1 et 2), permettant une initialisation des lignes de bit, donnée et référence, d'une part, et une réduction de la consommation du module de lecture hors utilisation. Un dispositif de lecture selon l'invention avec détection des conditions d'arrêt de la précharge dissymétrique permet un fonctionnement auto-séquencé très rapide. En pratique, la donnée peut être obtenue en sortie en 20 à 30 nanosecondes environ. Dans la description d'un mode de réalisation d'un dispositif de lecture selon l'invention qui vient d'être faite, le circuit de précharge dissymétrique selon l'invention amène l'entrée de donnée de l'amplificateur à un niveau de tension supérieur à l'entrée de donnée de référence. on a vu que l'on peut prévoir que c'est l'entrée de référence qui est amenée à un niveau de tension supérieur à l'entrée de donnée. LI' homme de l'art saura adapter le dispositif décrit pour que le courant précharge supplémentaire soit injecté sur la ligne de bit de référence, et réaliser quelques adaptations pour assurer la bonne recopie des courant de lecture en phase d'évaluation pour arriver à un dispositif de lecture correspondant. Dans l'exemple, pour le circuit de détection des conditions d'arrêt plus particulièrement décrit, il pourra placer l'inverseur 12 du côté du convertisseur associé à la ligne de bit de référence. REVENDICATIONS 1. Procédé de lecture dans une mémoire en circuit intégré comprenant une phase de précharge pour amener à une tension de précharge une ligne de bit de donnée (Bl) comprenant une cellule mémoire lire et une ligne de bit de référence (Blref) comprenant une cellule de référence et une phase d'évaluation par établissement par un générateur de courant de lecture (3) d'un courant de référence (IR) dans la ligne de bit de référence et d'une fraction (ID) de ce courant dans la ligne de bit de donnée, un signal de tension fourni par un convertisseur courant/tension (CIVD) connecté à la ligne de bit de donnée et un signal de tension fourni par un convertisseur courant/tension (CIVR) connecté à la ligne de bit de référence étant appliqués respectivement en entrée de donnée (MTX) et en entrée de réference (REF) d'un amplificateur différentiel (2), caractérisé en ce que dans la phase de précharge, des moyens de précharge dissymétrique sont activés permettant d'amener une (MTX) des entrées de l'amplificateur différentiel à un niveau de tension supérieur à celui de l'autre (REF) pour positionner l'amplificateur différentiel dans une position connue. r 2. Procédé de lecture selon la revendication 1, caracterisé en ce que l'activation des moyens de précharge dissymétrique comprend l'accélération de la précharge sur la ligne de bit (BL) associée à l'entrée (MTX) de l'amplificateur à amener à un niveau de tension supérieur, les moyens de précharge dissymétrique étant tels que le courant de précharge sur cette ligne de bit soit supérieur au courant de précharge sur la ligne de bit (BL,,,) associée à l'autre entrée (REF) de l'amplificateur. 3. Procédé de lecture selon la revendication 2, caractérisé en ce que le courant de précharge sur les lignes de bit de donnée et de référence est fourni par le générateur de courant de lecture, augmenté, pour la ligne de bit (BL) associée à l'entrée de l'amplificateur à amener à un niveau de tension supérieur, courant (Ipch) fourni par les moyens de précharge dissymétrique(4). 4. Procede de lecture selon la revendication 3, caractérisé en ce que les moyens de précharge dissymétrique (4) et le générateur de courant de lecture (3) sont activés sur détection d'une commande de lecture mémoire (SON), les moyens de précharge dissymétrique (4) étant stoppés sur détection de conditions arrêt correspondant à un écart de tension suffisant entre les deux entrées de l'amplificateur. 5. Procède de lecture selon la revendication 4, caractérisé en ce que la commande de lecture mémoire (SON) est générée au moment de ou après la sélection des lignes de de donnée et de référence. 6. Dispositif de lecture pour une mémoire en circuit integré, comprenant un amplificateur différentiel recevant sur une entrée de donnée (MTX) , un signal fourni par un noeud de sortie (SD) d'un convertisseur courant/tension (CIVD) dont un noeud d'entrée (ED) connecté à une ligne de bit de donnée (Bl) de la mémoire comprenant une cellule mémoire à lire, recevant sur une entrée de référence (REF) un signal fourni par un noeud de sortie (SR) d'un convertisseur courant/tension (CIVR) dont un nceud d'entree (ER) est connecté à une ligne de bit de référence (Blref) de la mémoire comprenant une cellule mémoire de référence, et comprenant un générateur de courant de lecture (3) pour fournir un courant de référence d'entrée (IR) vers la ligne de bit de référence et une fraction (ID) de ce courant de lecture vers ligne de bit de donnée, caracterisé en ce qu'il comprend des moyens (4) de précharge dissymétrique pour amener une (MTX) des entrées de l'amplificateur à un niveau de tension supérieur à celui 1 1 autre (REF) pour positionner l'amplificateur différentiel dans une position connue. 7. Dispositif selon la revendication 6, caractérisé en ce que les moyens de précharge dissymétrique (4) comprennent des moyens (T8) de fourniture d'un courant de précharge supplémentaire sur la ligne de bit associée (BL) à l'entrée (MTX) de l'amplificateur à amener à un niveau de tension supérieur. 8. Dispositif de lecture selon la revendication 6 ou 7, caractérisé en ce qu'il comprend en outre des moyens (5) pour détecter des conditions d'arrêt correspondant à un écart de tension suffisant entre les entrées de donnée (VmTx) et de référence (VREF) de l'amplificateur, pour fournir en sortie un signal de commande d'arrêt des moyens (4) de précharge dissymétrique. 9. Dispositif de lecture selon la revendication 8, chaque convertisseur courant/tension comprenant un transistor (Tp) connecte entre ses noeuds dl entrée et de sortie et une boucle d'asservissement (Il) de la grille du transistor en fonction de la tension au noeud d'entrée, caractérisé en ce que les moyens pour détecter (5) reçoivent entrée le signal de commande de grille fourni par la boucle d'asservissement (Il) du convertisseur associé à l'entrée de l'amplificateur à amener à un niveau de tension supérieur. 10. Dispositif de lecture selon la revendication 8 ou 9, caractérisé en ce qu'il comprend en outre un circuit logique (6) pour fournir le signal d'activation des moyens de précharge dissymétrique en fonction du signal de commande d'arrêt et d'un signal de commande de lecture (SON). 11. Dispositif de lecture selon la revendication 10, caractérisé en ce que le circuit logique (6) comprend un élément mémoire de type bascule RS, dont un état de sortie est positionné par le signal de commande de lecture et l'autre état de sortie est positionné par le signal de commande d'arrêt, pour fournir le signal de commande d'activation des moyens de précharge dissymétrique. 12. Dispositif de lecture selon la revendication 11, l'amplificateur comprenant un étage amplificateur suivi d'un étage de sortie du type inverseur connecté en entrée à une branche de l'étage amplificateur, et fournissant la sortie (Out) de l'amplificateur, caractérisé en ce que cet étage de sortie est dimensionné pour favoriser le basculement de la sortie (out) de l'amplificateur dans le sens inverse du basculement provoqué dans la phase de précharge par 'écart de tension entre les deux entrées. 13. Dispositif de lecture selon la revendication caractérisé en ce que l'amplificateur comprend un deuxième étage de sortie identique au premier, connecté en entrée sur l'autre branche de l'étage amplificateur 14. Mémoire en circuit intégré comprenant dispositif de lecture selon l'une quelconque des revendications 6 à 13.