FR 2788640 A1 20000721 FR 9900514 A 19990119 PROCEDE DE CONVERSION ANALOGIQUE-NUMERIQUE RAPIDE A HAUTE PRECISION La présente invention concerne, de manière générale, un procédé de conversion rapide et de grande précision d'un signal analogique en un signal numérique représenté par un ensemble de symboles discrets dont chaque niveau est associé à un chiffre de façon que l' ensemble des symboles soit la représentation d'un nombre donnant la valeur du signal analogique par multiplication de ce nombre avec un quantum défini appelé aussi pas de quantification. Un tel procédé trouve application par exemple dans les techniques de traitement du signal où les bandes passantes des signaux traités sont grandes comme dans les applications radar, de télécommunications ou de signaux satellitaires. Le traitement de tels signaux s'effectuant par des procédés numériques, il est nécessaire d'effectuer la conversion analogique-numérique avec une grande rapidité mais également avec de grandes précisions pour extraire avec suffisamment d'efficacité le signal utile du bruit et des interférences. L'homme du métier appréciera néanmoins que l'invention soit également utilisable dans toutes les applications où il est demandé simultanément une grande précision de conversion et une grande rapidité que ne peuvent offrir les convertisseurs classiques. Toutes les applications précitées sont basées sur la conversion d'un signal analogique en un signal numérique avec une fréquence des échantillons numériques, appelés communément fréquence d'échantillonnage ou taux de conversion, et une précision qui sont désirées très élevées et que les technologies disponibles ne permettent pas d'atteindre simultanément dans les réalisations actuelles. Les exigences de plus en plus contraignantes dans ce domaine ne peuvent être satisfaites par les composants actuels et les besoins futurs s'annoncent encore plus difficiles à satisfaire. Toutes les solutions techniques antérieures peuvent être séparées en deux classes. Ce classement dépend, notamment, des procédés utilisés pour réaliser la conversion du signal analogique en un signal numérique, ces procédés résultant, en général, d'un compromis entre la rapidité de la réalisation de la conversion du signal analogique en un signal numérique et la précision du résultat obtenu. Dans la première classe on trouve les systèmes effectuant la conversion du signal analogique en un signal numérique de façons rapides mais peu précises et dans la seconde les procédés effectuant la conversion du signal analogique en un signal numérique de façons précises mais plus lentes que celles- utilisées dans la première classe. Ainsi il ne peut être obtenu simultanément la rapidité atteinte avec les systèmes appartenant à la première classe et la précision atteinte par les systèmes appartenant à la deuxième classe. Toutes les solutions techniques antérieures ne remédient que partiellement à cet inconvénient en utilisant par exemple des procédés de suréchantillonnage ou en associant en parallèle des convertisseurs de résolution plus faible que celle désirée ou en associant des convertisseurs en cascade. Les performances obtenues sont toujours rapidement limitées par la complexité des systèmes ainsi construits, par les défauts des opérateurs utilisés qui limitent la précision, par les coûts de réalisation élevés, par les dérives temporelles des caractéristiques des composants utilisés. L'invention fournit un procédé remédiant à ces inconvénients en ce qu'il permet d'atteindre simultanément la rapidité des systèmes effectuant la conversion du signal analogique en un signal numérique de la classe 1 et la précision des systèmes de la classe 2, sans que la précision soit limitée par les défauts des opérateurs utilisés, ni par les dérives temporelles des caractéristiques des composants utilisés et avec une complexité et un coût de réalisation modestes. A cette fin, un procédé de conversion rapide et précis d'un signal analogique en un signal numérique est caractérisé en ce qu'il effectue, avec les opérateurs associés selon le schéma représenté sur la figure 1, les opérations suivantes : - Un signal analogique S à convertir en un signal numérique est appliqué à trois montages identiques, EB 1, EB 2, EB 3, désignés communément sous le nom d'échantillonneurs-bloqueurs, et qui mémorisent sous forme analogique l'amplitude du signal analogique S à des instants précis définis par une suite périodique d'impulsions de durées brèves compatibles avec la rapidité de conversion que l'on désire. Les échantillonneursbloqueurs EB1 et EB2 sont commandés par une suite périodique d'impulsions IMP1, délivrées à une cadence rapide fl, appelée par la suite taux de conversion du convertisseur, et limitée par la cadence de conversion que peut supporter le système construit. Le signal SI issu du premier échantillonneurbloqueur EB1 est appliqué à un premier convertisseur analogique-numérique rapide mais peu précis CAN 1, de dynamique Al qui est l'excursion totale du signal admissible par le convertisseur CNA 1 et qui permet d'effectuer la conversion au taux de conversion maximum fl du convertisseur, mais qui ne peut posséder, dans l'état actuel de la technologie, la résolution désirée. Le résultat de cette conversion donne, avec la résolution du convertisseur CAN 1, un nombre Nbl représenté par NI éléments binaires. La résolution de ce convertisseur est égale à ql = Al/ 2^N1. Le signe de Nbl est changé par un des procédés numériques classiques bien connus par l'opérateur AMP1 et -Nbl est alors appliqué à un convertisseur numérique-analogique CNA 1 qui fournit un signal analogique SA1. Ce dernier signal SA1 est appliqué à un additionneur analogique ADA qui l'additionne au signal S2 délivré par le second échantillonneur-bloqueur EB 2 précité et qui délivre le signal SAD1. Le signal délivré par cet additionneur SAD1 est alors amplifié par un amplificateur de tension AMP 2 qui l'amplifie d'une valeur A pour donner le signal analogique SAD2. Ce signal SAD2 est alors appliqué à un second convertisseur analogique-numérique CAN 2, de dynamique A2 qui est l'excursion totale du signal admissible par le convertisseur CAN 2, qui donne, avec la résolution du convertisseur CAN 2, un nombre Nb2 représenté par N2 éléments binaires. La résolution de ce convertisseur est q2 = A2/ 2^N2. La valeur de l'amplification A est choisie de façon à être voisine, mais inférieure à Al = A2/ql quelle que soit la dérive des composants utilisés mais supérieure à A2/(2*ql). Le nombre Nb2 est divisé par AO = 2^N1, par un procédé numérique dans l'opérateur DIV qui délivre un signal représentant le nombre Nb3 défini par Nb3 = Nb2/AO. La division étant une puissance de 2 cette opération est faite de façon instantanée, par exemple, par un simple procédé de câblage des fils de liaison avec l'opérateur suivant. Les nombres Nbl et Nb3 sont alors additionnés pour former un nombre unique Nbad, appelé par la suite nombre mémoire, égal à Nbad = Nbl+Nb2/AO dans un additionneur numérique ADN. On reconnaîtra dans la description qui est faite de la structure réunissant les opérateurs précédents, la structure utilisée dans les convertisseurs communément appelés convertisseurs en cascade. Une différence importante doit cependant être notée en ce que la valeur A de l'amplificateur AMP2 n'est pas ajustée à la valeur AO comme dans le cas des convertisseurs en cascade, mais fixée à une valeur inférieure dont le choix n'est pas critique. De ce fait les difficultés rencontrées dans les convertisseurs en cascade dans lesquels la valeur de cette amplification est critique, dans ce cas, disparaissent. Cette première structure est complétée par un système, appelé par la suite voie de correction, effectuant 2 types de correction : une correction statistique et une correction préliminaire. Dans la phase de correction statistique cette structure effectue les opérations suivantes : Le signal S est appliqué à l'échantillonneurbloqueur EB3 commandé par une suite périodique d'impulsions IMP2 de fréquence f2 obtenue par un sous échantillonnage régulier de la suite périodique d'impulsions IMP1 de fréquence de répétition fl. Ainsi la fréquence f2 = fl/k, k entier positif, est inférieure à fl de façon à être compatible avec les possibilités du système construit dans la voie de correction. Périodiquement, l'échantillonneurbloqueur EB 3 prélève simultanément avec les échantillonneurs EB 1 et EB 2 un même échantillon appelé par la suite échantillon étalon . Le signal S3 délivré par l'échantillonneur-bloqueur EB3 est appliqué à un convertisseur analogique-numérique CAN 3 dont le taux de conversion égal à f2, inférieur à fl, mais ayant une grande précision et qui donne un nombre Nbex, appelé par la suite nombre exact, représenté par le nombre de symboles binaires N3 que délivre ce convertisseur et qui doit être, dans l'invention, égal à N1+N2-1. Le nombre exact Nbex délivré par ce convertisseur CAN 3 est rangé dans la case d'une mémoire numérique temporaire MEMO 3. Le nombre exact Nbex est transmis, à travers un multiplexeur MUL2, sur l'entrée donnée d'une mémoire MEMO 1, appelée par la suite mémoire principale, qui comprend un nombre de positions mémoires nécessairement, dans le principe de l'invention, égal ou supérieur à 2^ (N1 + N2). L'échantillon étalon appliqué aux échantilloneurbloqueurs EB 1 et EB 2 est converti rapidement par la chaîne de conversion rapide et le nombre mémoire Nbad correspondant est stocké dans une mémoire temporaire MEMO 2 commandée par une suite périodique d'impulsions IMP 3, synchrone de la suite IMP 2 mais retardée d'un temps correspondant au temps de conversion de la voie de conversion rapide. Le nombre mémoire Nbad est appliqué à un multiplexeur numérique MUL 1, à deux entrées et une sortie, d'une part directement par la sortie de l'additionneur ADN, d'autre part par la sortie de la mémoire temporaire MEMO 2. Ce multiplexeur est commandé par deux signaux logiques IMP 5 et IMP 6. En dehors de la phase de correction statistique, le signal IMP 6 est à un niveau constant et le signal IMP5 la transmission du nombre mémoire Nbad directement à la mémoire principale MEMO 1, le nombre mémoire Nbad indiquant un numéro de case mémoire de la mémoire MEMO 1. La suite périodique d' impulsions IMP 5 est synchrone de la suite d'impulsion IMP 1 mais retardée d'un temps correspondant au temps de conversion nécessaire pour la voie rapide. La suite périodique d'impulsions IMP 6 est synchrone de la suite d'impulsions périodique IMP 2, retardée d'un temps au moins égal au temps de conversion de la voie d'étalonnage et se trouve entrelacée avec la suite périodique d'impulsions IMP 5 de façon qu'aucune collision de signaux ne puisse se produire lors du fonctionnement. Cette contrainte n'entraîne aucune difficulté compte tenu de la rapidité des mémoires qui sont beaucoup plus élevées que celles des convertisseurs. Lorsque l'impulsion IMP 6 apparaît, elle commande simultanément, par le multiplexeur MUL 2, le transfert du nombre exact Nbex de la chaîne détalonnage sur l'entrée donnée de la mémoire principale MEMOI et, par le multiplexeur MUL 1, le transfert du nombre mémoire Nbad de la mémoire MEM02 sur l'entrée adresse de la mémoire principale MEMO 1. On inscrit ainsi dans la position mémoire Nbad de la mémoire principale MEMO1 le nombre exact Nbex qui représente la valeur de l'échantillon étalon évalué avec la précision du convertisseur lent mais précis CAN3 . En absence de prélèvement d'échantillon étalon, le nombre mémoire Nbad obtenu par la chaîne de transmission rapide est utilisé comme adresse de la mémoire principale MEMO1 dont la position mémoire Nbad contient la valeur Nbex de l'échantillon de S ayant la même valeur. Le nombre Nbconv fourni par la sortie de la mémoire principale MEMO 1 est donc celle que fournirait le convertisseur CAN3. Le nombre mémoire Nbad est alors transmis directement de l'additionneur numérique ADN à la mémoire principale MEMO1 par l'intermédiaire du multiplexeur MUL 1 qui est commandé par la suite périodique d'impulsions IMP5, la suite périodique d'impulsions IMP 6 étant alors à un niveau constant. Les ordres de chargement de la mémoire MEMO 1 sont donnés lors de la phase de correction statistique par les impulsions IMP 6. Les ordres de lecture de la mémoire MEMO 1, en dehors de la phase de correction statistique, sont donnés par la suite d'impulsions IMP 5 et le nombre Nbconv délivré par la mémoire MEMO 1 représente le résultat de la conversion analogique-numérique effectuée avec la précision du convertisseur CAN 3, utilisant un nombre de chiffres binaires égal à N1 + N2 - 1, et avec le taux de conversion fl de la voie rapide. La correction préliminaire est effectuée lors d'une phase de correction préliminaire déclenchée à chaque mise en fonctionnement du système. Cette correction préliminaire est nécessaire et doit être effectuée suffisamment rapidement pour ne pas gêner les utilisateurs. A cette fin on utilise, dans le principe de l'invention, le dispositif d'étalonnage préliminaire représenté sur la figure 2, en liaison avec la figure 1, et dont le fonctionnement est le suivant : Une horloge HORL produit un signal Hl qui est utilisé pour produire, dans un système logique LOG1 de conception classique, les suites d'impulsions périodiques IMP 1, IMP 2, IMP 3, IMP 5 et pour servir de cadencement à un système logique LOG 2. Lors de la mise sous tension du dispositif, un montage de type monostable, bien connu, MONO, délivre après un temps suffisamment long pour que les tensions d'alimentation ALIM aient atteint leur valeur de régime permanent, un signal IMP4 qui déclenche la mise en oeuvre de la phase de correction préliminaire. Le système de correction préliminaire est constitué par un compteur COMP, commandé par une suite d'impulsions IMP8 fournies par le système logique LOG2 à une fréquence compatible avec la rapidité de fonctionnement des opérateurs utilisés, et qui produit une suite numérique Nbetal de nombres décrivant tous les états de 0 à 2^ (N1 + N2 - 1) et appelés nombres étalons. Il commande un convertisseur analogique-numérique CNAE qui fournit alors un signal Setal variant sur toute la dynamique Al du convertisseur CAN 1 avec des incréments égaux #1/ (2^ (N1 + N2 - 1)). Le signal Setal est, pendant la phase de correction préliminaire, adressé à l'entrée S du convertisseur analogique-numérique décrit précédemment, à travers un multiplexeur analogique, à 2 entrées et une sortie, MULA commandé par la suite d'impulsions IMP 7 délivrée par le système logique LOG 2. Cette phase étant terminée, le signal IMP7 change d'état et le multiplexeur MULA adresse, à l'entrée S du convertisseur analogique numérique, le signal Sentrée qui est le signal que l'on désire convertir. Le convertisseur produit pour chaque valeur du signal Setal un nombre mémoire Nbad qui adresse la position mémoire Nbad de la mémoire principale MEMO1 dans laquelle on inscrit le nombre étalon Nbetal affiché par le compteur COMP ce qui effectue l'étalonnage préliminaire sur toute la dynamique Al du convertisseur en plaçant initialement ces nombres dans les positions mémoires de la mémoire principale à la place des nombres exacts qui s'y substituent lors du fonctionnement. Le temps nécessaire pour réaliser cet étalonnage demeure toujours négligeable comme le montre l'exemple suivant. Si on réalise un convertisseur 20 bits, fonctionnant avec une fréquence de conversion de 50 millions échantillons par seconde le temps d'étalonnage préliminaire est égal à 20 us. La précision de cet étalonnage est celle de la conversion numérique-analogique qui est toujours très supérieure à celle des convertisseurs analogique-numérique. On notera dans l'invention que le multiplexeur MULA peut être avantageusement réalisé avec un inverseur à contact pour réduire les erreurs, ce qui allonge la durée de la phase de correction préliminaire sans que cela puisse représenter un inconvénient réel pour les utilisateurs. Il est toujours possible au concepteur, de choisir, pour cet étalonnage, un convertisseur numérique-analogique CNAE d'une précision aussi grande qu'il le désire, en acceptant cependant de réduire la rapidité. Cette solution donnera une meilleure précision d'étalonnage au prix de l'augmentation de la durée de la phase d'étalonnage préliminaire, ce qui, dans la réalité, ne représente pas ici encore un inconvénient pour les utilisateurs. Il est à noter que les cases mémoires de la mémoire MEMO1 ne contiennent pas toutes des nombres exacts. Celles qui ne contiennent pas de nombres exacts contiennent des nombres nuls. Les dérives lentes des caractéristiques des éléments constitutifs du système font que des cases mémoires contenant des nombres nuls, dont les positions sont proches des positions des cases mémoires contenant des nombres exacts, peuvent être adressées par des nombres mémoires Nbad au cours du fonctionnement. Lorsque cela peut se produire, une réactualisation de la mémoire MEMO1 est effectuée en plaçant dans la case mémoire adressée par le nombre mémoire Nbad, le nombre exact contenu dans la case mémoire dont la position est la plus proche de Nbad. Cette réactualisation, compte tenu de la rapidité de fonctionnement de la voie de correction statistique, n'introduit pas une erreur supérieure au pas de quantification du convertisseur et se trouve de fait annulée rapidement dès qu'un échantillon utilisé dans la procédure de correction statistique apparaît. Les opérateurs utilisés introduisent des erreurs dans les opérations qu'ils effectuent et le procédé décrit dans l'invention permet de les corriger pour obtenir un résultat précis avec la rapidité maximale permise par les convertisseurs CAN1 et CAN2 rapides mais imprécis et dont les taux de conversion sont égaux à fl, avec la précision du convertisseur CAN3 précis mais lent dont le taux de conversion est égal à f2. L'examen qui suit et qui s'appuie sur la représentation fonctionnelle de la figure 1 permettra de compléter la compréhension des principes mis en #uvre dans l'invention. Les échantillonneurs-bloqueurs EB1 et EB2 donnent respectivement les signaux Si et S2 qui représentent le signal S entaché d'erreurs et que l'on notera respectivement S1=S + el et S2 = S + s2 où si et #2 représentent respectivement les erreurs introduites par les échantillonneurs-bloqueurs EB1 et EB2. Le convertisseur analogique-numérique CANI délivre un nombre Nbl représenté par un nombre binaire de NI symboles et qui représente la valeur physique {S + #1 + #q1} où #q1 représente l'erreur de quantification du convertisseur CAN1. Le nombre Nbl est changé de signe par l'opérateur numérique AMP 1, ce qui n'introduit pas d'erreur et appliqué au convertisseur numérique-analogique CNA 1 qui délivre le signal SA1 égal à SA1 = - ( S + el + #q1 + sa) où #a représente l'erreur introduite par le convertisseur numérique analogique CAN 1. L'additionneur analogique ADA délivre le signal SAD1 = 1* SA1 + u2*S2 + Ed Expression dans laquelle 1 et p2 traduisent le déséquilibre de l'additionneur et #d le signal de décalage de l'additionneur. Le signal SAD1 vaut donc : SAD1 = (p2 - 1) *S + p2*E2 - 1* (si + eql + sa) + Ed. Ce signal est amplifié par un amplificateur AMP 2 dont l'amplification A est inférieure à AO = A2/ql et supérieure à A2/2ql. On peut donc noter : A =AO * (1 - ), où p est un nombre positif cependant inférieur à 0,5. Le signal SAD2 délivré par l'amplificateur s'exprime donc par . SAD2 = ( 1- u) * AO* { (p2 - 1) *S + u2*e2 - 1* (#1 + Eql + ea) + #d + Eg}. où Eg est la tension de décalage de l'amplificateur ramenée à l'entrée de l'amplificateur AMP 2. Ce signal est alors appliqué au convertisseur analogique-numérique CAN2 qui donne un nombre Nb2 représentant la grandeur physique : ( 1- u) * AO* {( 2 -ul)*S + 2*#2 - pi* (#1 + #q1 + Ea) + #d + Eg} + #q2. où Eq2 représente l'erreur de quantification du convertisseur CAN2. Ce nombre Nb2 est alors divisé dans DIV par AO dont la valeur est connue avec exactitude et additionné dans ADN au nombre Nbl fourni par le convertisseur analogique numérique CAN 1. L'additionneur ADN fournit alors le nombre Nbad = Nbl + Nb2/AO qui représente la grandeur physique Sn dont la valeur s'exprime par : Sn =S*[1 + (1-u) * (u2-ul) ) + u2*(l - u)*e2 - ul*(l - u)*ea + (#1 + eql)*[l - ul*(l - )] + (#d + eg) * (1 - p) + eq2/AO. (1) On remarquera qu'en absence de défauts, les termes #1, e2, sa, Ed, Eg, sont nuls, que 1 = 2 =1, qu'on peut choisir u = 0 et alors : Sn = S + Eq2/AO Le résultat de la conversion est équivalent à celui d'un convertisseur de N1 + N2 symboles binaires et la résolution est celle du second convertisseur analogique- -numérique CAN 2 divisée par AO. On retrouve l'amélioration apportée par les convertisseurs en cascade. Ce résultat ne peut être obtenu si les erreurs introduites par les différents opérateurs utilisés sont supérieures à #q2/A0, ce qui, en fait, limite de façon importante les performances de ce genre de convertisseur. Les erreurs qui apparaissent dans 1 'expression (1) ne sont pas toutes de la même importance : Les erreurs apportées par les échantillonneursbloqueurs #1 et #2 sont toujours plus faibles que celles des convertisseurs analogique-numériques. Il est à noter que l'effet le plus important de ces erreurs est du à l'échantillonneur-bloqueur EB 2 qui apparaît avec un coefficient (l-u)*u2. L'erreur causée par le convertisseur analogiquenumérique CNA 1, représentée par #a, est toujours très inférieure à celles des convertisseurs analogiques numériques. Les erreurs qu'entraîne le déséquilibre de l'additionneur demeurent cependant très faibles car 1 et p2 peuvent être obtenus avec une bonne précision et leur dérive dans le temps limitée à des valeurs très faibles. Les erreurs de décalage dues, d'une part à l'additionneur ADA, sa et d'autre part à l'amplificateur AMP 2, eg ne sont pas, en général, négligeables et varient dans le temps notamment à cause des effets de température. Cependant on peut remarquer que l'addition et .l'amplification peuvent avantageusement être réalisées avec un seul opérateur. L'effet de u, traduisant un choix sur l' amplification réalisée par AMP 2 n' a d' influence que par ses éventuelles dérives dans le temps. Finalement les erreurs les plus importantes proviennent des signaux de décalage et de leurs dérives temporelles dues, notamment à des effets de température. Le dispositif présenté dans l'invention permet d'éviter ces inconvénients qui, de fait, apportent une limitation sévère aux convertisseurs en cascade existant, par l'utilisation d'un convertisseur lent mais précis qui donne à cette conversion rapide la précision de ce dernier. Le signal S3 fourni par l'échantillonneur-bloqueur EB3 s'exprime par : S3=S +e3 où #3 représente l'erreur introduite par l'échantillonneur EB3. Le convertisseur CAN 3 délivre le nombre exact Nbex qui représente la grandeur physique : { S + s3 + #q3} où Eq3 représente l'erreur de quantification du convertisseur CAN3. Le dispositif particulier qui met alors en relation le . nombre mémoire Nbad obtenu par la voie de conversion rapide avec le nombre exact Nbex obtenu par la voie d'étalonnage fait que l'obtention rapide de Nbad est utilisée pour lire la case contenant Nbex de la mémoire principale qui contient les valeurs précises de la conversion donnée par le procédé décrit utilisant la voie d'étalonnage dont la précision est celle du convertisseur analogique numérique CAN 3. Le nombre délivré est alors le nombre exact Nbex qui donne le résultat Nbconv de la conversion avec toute la précision du convertisseur CAN3 mais avec la rapidité des convertisseurs CAN1 et CAN2. Ce résultat est obtenu à partir d'un dispositif logique rapide qui a pour fonction de réaliser cette correspondance. Le procédé, pour donner un fonctionnement correct, doit être initialisé de façon automatique lors de sa mise en fonctionnement. La procédure décrite, qui effectue un étalonnage permanent du dispositif, est nécessaire pour maintenir les performances compte tenu des précisions de conversion pouvant être atteintes avec ce dispositif et des dérives inévitables, même très faibles, des caractéristiques des composants. Pour conserver la monotonicité du convertisseur on doit effectuer la conversion sur N1 + N2-1 symboles binaires. Le principe ne peut être cependant utilisé sans que des contraintes soient respectées lors de la mise en #uvre du dispositif. La loi de variation de Nbad en fonction de S doit être monotone pour que la conversion soit possible. Il ne peut 'en effet y avoir deux valeurs différentes du signal d'entrée donnant la même valeur pour le nombre Nbad. Les dynamiques respectives des convertisseurs CNA 1 et CNA 2 sont : Al = 2^N1 * ql et A2 = 2^N2 * q2. La tension SAD2 ne peut atteindre la pleine dynamique A2 sous peine de conduire à des saturations sous l'influence des dérives des erreurs, donc que : ABS(SAD2) = ABS [ 1- p) * AO* (( 2 - 1) *S + p2*e2 - 1* (si + sql + sa) + sd + eg} ] Il s'ensuit, que : A = AO * (1-u) Où INF(x) indique la valeur inférieure de x. Cette condition étant respectée, il s'ensuit que le convertisseur CAN2 ne peut plus être saturé et il peut être facilement vérifié qu'alors la loi reliant la valeur de l'échantillon de S prélevé au nombre Nbad est univoque en ce sens que chaque valeur d'échantillon d'entrée S ne donne qu'une valeur pour le nombre mémoire Nbad et que chaque nombre Nbad ne correspond qu'à la plage des échantillons d'entrée donnant Nbad . Cette loi est respectée en choisissant p suffisamment grand pour que la condition (2) ne puisse jamais être violée durant le fonctionnement du convertisseur ce qui entraîne : (1-u) Une estimation à priori des erreurs permet de respecter facilement cette condition et de garantir le bon fonctionnement du dispositif. Le dispositif proposé dans le présent brevet réalise une autocalibration permanente sans perturber le fonctionnement de la conversion. Pour réaliser cette calibration le dispositif s'appuie sur un échantillonnage statistique des échantillons d'entrée du signal S. L'échantillonnage est effectué à partir de la fréquence de conversion du convertisseur de précision CAN 3 dont les taux de conversion sont, en général de plusieurs millions d'échantillons par seconde. A titre d'exemple pour un convertisseur 20 bits, qui comprend donc 1. 048.576 niveaux de quantifications, sera étalonné sur 4. 000.000 niveaux en 2 secondes avec un convertisseur de précision ayant une fréquence de conversion de 2 millions d'échantillons par seconde. On comprend que, bien que cet étalonnage ne soit pas réparti sur tous les niveaux, une calibration très efficace sera obtenue par ce procédé statistique. On pourra noter que le temps donné dans cet exemple est très court compte tenu des échelles temporelles de dérives des systèmes électroniques et que les niveaux calibrés avec la plus grande fréquence sont les niveaux qui apparaissent le plus fréquemment dans l'utilisation. REVENDICATIONS 1. Dispositif pour effectuer la conversion d'un signal analogique en un signal numérique avec une grande rapidité et une grande précision, utilisant une voie de conversion rapide, mais peu précise, une voie de correction statistique lente mais précise, une voie de correction préliminaire et dans lequel la voie de conversion rapide effectue la conversion analogique- numérique désirée, la voie de correction préliminaire permet de corriger les erreurs de la voie de conversion rapide au moment du démarrage du dispositif, la voie de conversion statistique permet de corriger les erreurs de la voie de conversion rapide au cours du fonctionnement sans altérer la rapidité de fonctionnement de la voie de conversion rapide mais en conservant la précision souhaitée et comprenant les étapes suivantes : La voie de conversion numérique rapide met en correspondance, de façon univoque, les amplitudes des échantillons du signal d'entrée S avec des nombres, appelés nombres mémoires Nbad. Cette voie est constituée par un premier échantillonneur-bloqueur EB 1 dont les signaux qu'il délivre, constitués d'échantillons analogiques, sont convertis en une valeur numérique par un convertisseur analogique-numérique CAN 1, dont la dynamique est Al et qui délivre, pour chaque échantillon analogique, un nombre Nbl représenté par NI symboles binaires, lequel permet après que son signe ait été changé dans l'opérateur AMP 1 de délivrer un échantillon analogique par le convertisseur numérique-analogique CNA 1. Cet échantillon est additionné à celui fourni par un second échantillonneur-bloqueur EB 2 qui échantillonne le signal d'entrée S aux mêmes instants que le fait EB 1 et la somme est amplifiée par un amplificateur AMP 2 dont l'amplification vaut A. La tension SAD2 délivrée par cet amplificateur est appliquée à un second convertisseur analogique-numérique CAN 2 dont la dynamique est A2, telle que A1/A2 soit une puissance entière de 2, et qui délivre le nombre Nb2 représenté par N2 symboles binaires. La valeur de l'amplification A est choisie pour être inférieure à AO = A2 / ql et supérieure à A2 / (2*ql) quelles que soient les variations des caractéristiques des composants constituant le système. Le nombre Nb2 est divisé par AO dans l'opérateur numérique DIV et ce résultat est additionné au nombre Nbl pour donner le nombre Nbad = Nbl + Nb2/ AO. Les deux conditions précitées suffisent pour assurer une relation univoque entre les valeurs pouvant être prises par le signal S variant dans la dynamique Al et le nombre Nbad. Ce nombre appelé nombre mémoire est mis en mémoire dans une mémoire temporaire MEMO 2 pour réaliser une correction statistique et transmis par un multiplexeur numérique MUL 1 à une mémoire MEMO 1 appelée mémoire principale dans laquelle Nbad est utilisée comme adresse mémoire. La mémoire principale contient dans la case mémoire adressée par le nombre mémoire Nbad, un nombre, appelé nombre exact, qui donne, en le multipliant par un quantum constant connu, la valeur précise de l'échantillon d'entrée ayant permis la génération de Nbad. Ce nombre délivré par la mémoire principale, Nbconv, représente la conversion analogique avec une précision représentée par N1 + N2 - 1 symboles binaires significatifs et avec la rapidité de la chaîne de conversion rapide. Cette phase de fonctionnement est dite phase de conversion normale. La voie de correction statistique effectue une conversion analogique-numérique lente mais précise, fournissant des nombres, appelés nombres exacts, de certains échantillons d'entrée du signal à convertir pour les stocker dans les cases mémoires adressées, pour ces mêmes échantillons, par les nombres mémoires fournis par la voie de conversion rapide. Cette correction est effectuée de façon dynamique lors de l'utilisation du convertisseur en entrelaçant le stockage des nombres exacts donnés par la voie de correction statistique qui fonctionne de façon simultanée avec la voie de conversion rapide, ce qui ne perturbe par le fonctionnement du convertisseur. Cette procédure est rendue possible grâce à la rapidité des systèmes numériques nettement plus grande que celle des systèmes convertisseurs analogiques-numériques. Cette voie est constituée par un échantillonneur-bloqueur EB 3 relié à un convertisseur analogique-numérique CAN 3 lent mais précis, dont la grandeur numérique qu'il délivre est stockée dans une mémoire temporaire MEMO 3 pour y être prélevée au moment choisi pour son stockage dans la mémoire principale MEMO 1 de façon à entrelacer l'ordre de son stockage avec les ordres de lecture de la mémoire principale de la phase de conversion normale afin de ne pas ralentir le fonctionnement du convertisseur. Cette phase est effectuée par l'intermédiaire d'un multiplexeur numérique MUL 2 qui, lors de la phase de correction statistique du convertisseur, transmet directement la valeur numérique stockée dans MEMO 3 vers l'entrée donnée de la mémoire MEMO 1. Ainsi, lors de la phase de conversion normale, les cases mémoires adressées par la voie de conversion rapide par les nombres mémoires fournissent les nombres représentant les valeurs mesurées avec une grande précision par la voie de correction statistique et qui constituent les grandeurs de sortie Nbconv du convertisseur. Lors du fonctionnement, si une case mémoire adressée par un nombre Nbad contient un nombre nul, le nombre contenu dans la case mémoire dont l'adresse est la plus proche de cette case, est automatiquement substitué au nombre nul de cette case adressée. La voie de correction préliminaire charge, lors de la mise en oeuvre du convertisseur, dans la mémoire principale MEMO 1 les valeurs précises des grandeurs numériques représentant les échantillons du signal d'entrée. Pour cela, lors de la mise sous tension du convertisseur, l'apparition des tensions d'alimentation du système, délivrée par ALIM, commande un système monostable MONO qui actionne un système logique LOG 2 commandant un compteur COMP dont les grandeurs numériques, appelées nombres étalons, sont adressées par l'intermédiaire du multiplexeur MUL 2 sur l'entrée données de la mémoire principale MEMO 1. Cette valeur numérique est convertie avec un convertisseur numérique-analogique lent mais précis CNAE et transmise, par l'intermédiaire d'un multiplexeur analogique MULA aux entrées des échantillonneurs-bloqueurs EB 1 et EB 2 de la voie de conversion rapide qui fournit les adresses des cases mémoires de la mémoire principale MEMO 1 pour stocker les nombres étalons fournis par le compteur COMP. Le signal analogique Sentrée, dont on désire effectuer la conversion analogique-numérique, est appliqué au multiplexeur analogique MULA qui le transmet à l'entrée S du système lors de la phase de conversion normale. # Un séquencement est effectué à partir d'une horloge HORL qui fournit un signal Hl commandant un système logique LOG1 qui produit les suites d'impulsions IMP1 commandant les échantillonneurs bloqueurs EB1 et EB2, IMP2 commandant l'échantillonneur bloqueur EB3, IMP3 commandant la mémoire MEM02 et IMP5 commandant le multiplexeur MUL1. Le signal H1 produit par l'horloge HORL commande également, avec le signal IMP4 produit par le système monostable MONO, un système logique LOG2 qui produit les suites d'impulsions IMP6 qui commande les multiplexeurs MUL1 et MUL2, IMP7 qui commande le multiplexeur MULA et IMP8 qui commande le compteur COMP. Au cours du fonctionnement les nombres exacts se substituent de façon dynamique aux nombres étalons pour réaliser une correction dynamique, permanente du convertisseur. 2. Dispositif selon la revendication 1 utilisant, pour la mise en oeuvre du multiplexeur analogique, un commutateur à contact pour réduire les erreurs. 3. Dispositif selon la revendication 1 caractérisé en ce que l'échantillonnage se fait selon une loi de sélection aléatoire ou une loi déterministe de type pseudo- aléatoire. 4.Dispositif selon la revendication 1 utilisant pour la constitution du nombre Nbad la combinaison linéaire Nbad = Al*Nbl + A2*Nb2 où Al et A2 sont des puissances entières de 2. 5. Dispositif selon la revendication 1 utilisant pour la voie de conversion rapide un nombre de convertisseurs supérieur à deux. 6 Dispositif selon l'une quelconque des revendications 1 ou 3 utilisant pour représenter la valeur numérique du signal analogique, un nombre représenté par un nombre de symboles binaires inférieur à la somme des nombres de symboles binaires utilisés dans les convertisseurs utilisés dans le convertisseur réalisant la voie de conversion rapide.