FR 2771853 A1 19990604 FR 9715328 A 19971128 PLOT DE TEST DE CIRCUIT INTèGRE La présente invention concerne le test de circuits intégrés par balayage de faisceau d'électrons, et plus particulièrement des plots de test destinés à donner accès à des métallisations enterrées pour en mesurer le potentiel à l'aide du faisceau d'électrons. La figure 1 illustre schématiquement le principe de la mesure par balayage de faisceau d'électrons. Une surface 10 est bombardée d'un faisceau d'électrons primaires e-p dont l'énergie peut varier de plusieurs centaines d'eV à quelques dizaines de keV. La surface 10 réémet alors plusieurs types d'électrons, à savoir des électrons Auger, des électrons rétrodiffusés et des électrons secondaires. Dans les tests par balayage de faisceau d'électrons, on capte les électrons secondaires réémis e-,, dont l'énergie ne dépasse pas 50 eV. L'énergie des électrons secondaires a la particularité de varier en fonction du potentiel V de la surface 10 au niveau du point d'impact du faisceau d'électrons primaires. Ce principe est utilisé dans les outils de test de circuits intégrés. I1 permet d'abord d'obtenir une image agrandie de la surface d'une puce en balayant cette surface par le faisceau d'électrons. I1 permet en outre de mesurer l'évolution des potentiels en des points choisis de la puce en déviant régulièrement le faisceau d'électrons pour qu'il frappe ces points. De cette manière, on échantillonne l'évolution des potentiels sur des métallisations superficielles ou bien sur des plots de test superficiels connectés à des métallisations enterrées. La figure 2 représente schématiquement et partiellement une vue en coupe d'un circuit intégré au niveau d'un plot de test classique. Le plot de test 12 est un plot métallique, généralement carré, formé dans le dernier niveau de métallisation du circuit intégré. Les technologies actuelles permettent d'obtenir cinq niveaux de métallisation ; le plot 12 est alors réalisé dans le cinquième niveau M5. Dans 1' exemple de la figure 2, le plot 12 est destiné à permettre la mesure du potentiel d'une métallisation 14 du troisième niveau M3. Afin de connecter la métallisation 14 au plot 12, on prévoit, dans chaque niveau de métallisation intermédiaire, ici seulement le niveau 4, un plot de liaison 16. La métallisation à tester 14, le cas échéant les plots de liaison 16 intermédiaires, et finalement le plot de test 12 sont interconnectés électriquement par des vias 17. Le plot de test 12 est généralement entouré de nombreuses autres métallisations 19 de différents niveaux. Comme cela est représenté à la figure 2, un circuit intégré est normalement recouvert d'un revêtement isolant et de protection 22, généralement constitué d'une couche d'oxyde de silicium et d'une couche de passivation. Ce revêtement isolant 22 gêne la mesure directe du potentiel des métallisations superficielles à l'aide d'un faisceau d'électrons. Dans les technologies anciennes supérieures à 0, 35 Hm, on parvient à mesurer les variations de potentiel des métallisations superficielles par effet capacitif. En effet, les variations de potentiel des métallisations superficielles entraînent, par couplage capacitif, des variations de potentiel similaires mais atténuées à la surface externe du revêtement isolant 22. Ces variations atténuées peuvent donc être mesurées par le système de test à faisceau d'électrons. Par contre, pour les technologies récentes inférieures à 0,35 Um, les réseaux de métallisations sont si denses, en particulier les métallisations 19 sont si proches du plot 12, que les variations de potentiel utiles produites par le plot 12 sont noyées dans le bruit des variations de potentiel produites au même niveau par les métallisations environnantes 19. Afin de pouvoir tester par faisceau d'électrons des circuits intégrés réalisés dans des technologies récentes, on supprime le revêtement isolant 22 pour mettre à nu les métallisations du dernier niveau. On peut ainsi réaliser une mesure de potentiel directe non influencée par les potentiels des métallisations environnantes. Cette technique nécessite une étape relativement complexe de suppression de la couche isolante 22. Par ailleurs, la suppression de la couche isolante 22 diminue les capacités des métallisations superficielles, ce qui provoque une augmentation de la vitesse de fonctionnement de certains éléments du circuit intégré. Ceci peut rendre inopérants des circuits intégrés qui ont été optimisés en tenant compte des temps de propagation normaux dans la technologie considérée. Un objet de la présente invention est de prévoir un plot de test permettant une mesure par effet capacitif dans les technologies les plus récentes, inférieures à 0,35 pin. Pour atteindre cet objet, la présente invention prévoit un plot de test de circuit intégré réalisé dans une couche de métallisation superficielle recouverte d'un revêtement isolant. Le plot est entouré d'un premier anneau métallique réalisé dans la couche de métallisation superficielle et d'un deuxième anneau métallique réalisé dans une couche de métallisation inférieure, les premier et deuxième anneaux étant interconnectés électriquement par au moins une via et mis à un potentiel fixe. Selon un mode de réalisation de la présente invention, la circonférence interne du deuxième anneau est proche de la circonférence d'un plot métallique intermédiaire servant à relier le plot de test à une métallisation inférieure. La présente invention vise également un circuit intégré comprenant un plot de test du type susmentionné. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1, précédemment décrite, est destinée à illustrer le principe de la mesure d'un potentiel par faisceau d'électrons la figure 2 représente une vue partielle schématique en coupe d'un circuit intégré au niveau d'un plot de test classique la figure 3 représente une vue partielle schématique en coupe d'un circuit intégré au niveau d'un plot de test selon l'invention ; et la figure 4 représente une vue en perspective d'un plot de test selon l'invention. La figure 3 représente un plot de test métallique 12 réalisé dans le dernier niveau de métallisation (M5) d'un circuit intégré. Ce plot de test 12 est connecté de manière classique à une métallisation enterrée à tester 14 par l'intermédiaire de plots de liaison 16 et de vias 17. Selon l'invention, le plot 12 est entouré, sur le même niveau de métallisation, par un premier anneau métallique 30. Un deuxième anneau métallique 32 réalisé dans le niveau de métallisation immédiatement inférieur est connecté électriquement à l'anneau 30 par des vias 34. Les anneaux 30 et 32 sont mis à un potentiel de référence, par exemple la masse, comme cela est représenté. Les anneaux 30 et 32 sont destinés à former un écran qui protège la surface externe de la couche isolante 22 au niveau du plot 12 des influences parasites des métallisations qui entou rent le plot. En particulier, l'anneau 30 forme un écran contre l'influence des métallisations se trouvant dans le même niveau que le plot 12, et l'anneau 32 forme un écran contre l'influence des métallisations enterrées. Pour améliorer l'effet d'écran de l'anneau 32, sa circonférence interne est, comme cela est représenté, proche de la circonférence du plot de liaison 16 du même niveau de métallisation. On s'aperçoit qu'un plot de test selon l'invention occupe une surface plus importante qu'un plot classique. Dans les technologies récentes offrant cinq niveaux de métallisations, ceci ne présente aucun inconvénient car les deux derniers niveaux de métallisations sont alors très peu utilisés. La figure 4 représente une vue en perspective d'un plot de test selon l'invention. Comme cela est représenté, le plot 12 et les anneaux 30 et 32 sont de forme carrée. Bien entendu, toute autre forme peut convenir, par exemple circulaire. Dans la figure 4, on remarque que les vias 34 sont régulièrement réparties entre les anneaux 30 et 32. On réalise ainsi une cage de Faraday rendant plus efficace l'effet d'écran. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. Par exemple, si une métallisation à tester est située dans le même niveau de métallisation que l'anneau 32, l'anneau 32 peut être ouvert afin de permettre le passage de la métallisation à tester jusqu'au centre de l'anneau. L'anneau 32 pourrait également être réalisé dans un niveau de métallisation inférieur. REVENDICATIONS 1. Plot de test (12) de circuit intégré réalisé dans une couche de métallisation superficielle (M5) recouverte d'un revêtement isolant (22), caractérisé en ce qu'il est entouré d'un premier anneau métallique (30) réalisé dans la couche de métallisation superficielle et d'un deuxième anneau métallique (32) réalisé dans une couche de métallisation inférieure, les premier et deuxième anneaux étant interconnectés électriquement par au moins une via (34) et mis à un potentiel fixe. 2. Plot de test selon la revendication 1, caractérisé en ce que la circonférence interne du deuxième anneau (32) est proche de la circonférence d'un plot métallique intermédiaire (16) servant à relier le plot de test (12) à une métallisation inférieure (14). 3. Circuit intégré comprenant un plot de test selon la revendication 1 ou 2.