FR 2773266 A1 19990702 FR 9716882 A 19971231 8TRUCTURE ELECTRONIQUE COMPRENANT DES TRANSISTORS A HAUTE ET BA88E TENSION ET PROCEDE DE FABRICATION CORRESPONDANT. La présente invention concerne une structure comprenant un transistor à haute tension et un transistor à basse tension, ainsi qu'un procédé de fabrication correspondant, plus spécialement dans des techniques où un siliciure est utilisé. Plus particulièrement, l'invention concerne une structure de dispositifs électroniques intégrée dans un substrat semi-conducteur d'un premier type de conductivité comprenant au moins un premier transistor à haute tension et au moins un second transistor à basse tension, chacun ayant une région de grille correspondante, étant du type dans laquelle ledit premier transistor à haute tension comporte des régions de drain et de source légèrement dopées d'un second type de conductivité, et ledit second transistor à basse tension comporte des régions de drain et de source respectives du second type de conductivité, chacune comprenant une partie légèrement dopée près de la région de grille respective et une seconde partie qui est plus fortement dopée. L'invention concerne également un procédé de fabrication d'une structure intégrée dans un substrat semi-conducteur, comprenant au moins un premier transistor à haute tension et au moins un second transistor à basse tension, chacun comportant une région de grille correspondante, le procédé comportant les étapes suivantes : une première implantation d'un premier type de dopant selon une concentration faible pour former les régions de drain et de source du premier transistor à haute tension et des premières parties de régions de drain et de source du second transistor à basse tension ; la formation d'une couche d'oxyde sur une zone active du premier transistor à haute tension ; une seconde implantation du premier type de dopant selon une concentration plus élevée que dans la première implantation pour former des secondes parties des régions de source et de drain du second transistor à basse tension. L'invention concerne, en particulier mais non exclusivement, une structure devant être intégrée dans un substrat avec des dispositifs qui fonctionnent à des tensions élevées, tels que des mémoires non volatiles des types EEPROM et FLASH-EEPROM. Comme on le sait parfaitement, les technologies actuelles de fabrication de circuits intégrés semiconducteur permettent de réduire considérablement la résistance des interconnexions et des aires de contact dans les zones actives des dispositifs individuels, grâce à l'utilisation de matériaux composites comprenant du silicium et un métal de transition tel que titanium ou tungstène. Ces matériaux composites sont appelés siliciures, et ils sont utilisés pour former des couches ayant des résistivités relativement faibles. La formation d'une couche de siliciure sur les zones actives des transistors MOS comprend les étapes suivantes, après que la grille de transistor a été formée implanter des premières parties des régions de source et de drain avec un dopant selon une faible concentration former des éléments d'écartement près de la grille et des lignes d'interconnexion implanter des secondes parties, à l'intérieur des régions de source et de drain du transistor, selon une concentration élevée déposer un métal de transition sur la surface entière du substrat mettre en oeuvre un traitement thermique par lequel le métal de transition va réagir sélectivement avec la surface de substrat pour former le siliciure. De la mise en oeuvre de ces étapes de procédé, il résulte que la couche de siliciure est également déposée sur le polysilicium qui forme les grilles et les interconnexions du transistor, puisque les étapes de gravure pour découvrir les zones actives de l'oxyde qui les recouvrent ont un effet similaire sur les interconnexions constituées par des lignes de polysilicium. Ces couches de siliciure ne peuvent être utilisées dans la fabrication de dispositifs à haute tension, spécifiquement de transistors à haute tension qu'ils soient de type à canal P ou de type à canal N, formés en utilisant la technique d'extension de drain (technique DE). Dans ces dispositifs, les diffusions de source et de drain sont prévues en tant que régions dopées légèrement pour obtenir des transistors à haute tension dont la tension de claquage est prévue suffisamment élevée pour supporter des tensions élevées de polarisation et de travail. C'est réellement dans ces régions que, en raison de leur faible concentration de dopant et de leur épaisseur relativement faible1 le procédé pour réaliser des couches de siliciure peut faire apparaître des problèmes. Par exemple, dans la mise en oeuvre du traitement thermique pour faire réagir la couche de métal de transition avec la surface du substrat, une partie du dopant dans le substrat est reprise par la couche de siliciure aux dépens d'une couche de surface du substrat, de telle sorte qu'en fonctionnement normal, le siliciure va se retrouver en court-circuit avec le substrat. Le problème technique sous-jacent de la présente invention est de prévoir une structure de dispositifs électroniques comprenant des transistors à haute et basse tensions, qui ait des caractéristiques structurelles telles qu'elle permette aux transistors à haute tension de supporter des tensions élevées, et qu'en même temps soient réduites les résistances de contact, améliorée la vitesse de réponse des transistors à basse tension, et surmontées les limitations des structures connues. La solution dans son principe à la base de la présente invention consiste à prévoir une structure de dispositifs électroniques comprenant au moins un transistor à haute tension ayant au moins sa région de drain légèrement dopée, et au moins un transistor à basse tension ayant ses régions de source et de drain formées avec des couches de basse résistivité. La région de source du transistor à haute tension peut également être légèrement dopée. Basé sur le principe de cette solution, le problème technique est résolu au moyen d'une structure de dispositifs électroniques intégrée dans un substrat semi-conducteur ayant un premier type de conductivité, la structure comprenant au moins un premier transistor à haute tension et au moins un second transistor à basse tension, chacun ayant une région de grille correspondante, étant du type dans laquelle ledit premier transistor à haute tension a au moins sa région de drain légèrement dopée et avec un second type de conductivité, et ledit second transistor à basse tension a des régions de drain et de source respectives du second type de conductivité, chacune comprenant une partie légèrement dopée adjacente à la région de grille respective et une seconde partie qui est plus fortement dopée, caractérisée en ce qu'au moins ladite seconde partie comprend une couche de siliciure. Le problème est également résolu au moyen d d'un procédé de fabrication d'une structure intégrée dans un substrat semi-conducteur comprenant au moins un premier transistor à haute tension et au moins un second transistor à basse tension, dont chacun a une région de grille correspondante, lequel procédé comprend une première implantation d'un premier type de dopant à faible concentration pour former des régions de drain et de source du premier transistor à haute tension et des premières parties de régions de drain et de source du second transistor à basse tension une seconde implantation du premier type de dopant à concentration plus forte que dans la première implantation pour former des secondes parties des régions de source et de drain du second transistor à basse tension ; et est caractérisé en ce qu'il comprend en outre les étapes suivantes former une couche métallique sur la surface du substrat, puis ensuite effectuer un traitement thermique pour former sélectivement une couche de siliciure au moins sur les secondes parties du second transistor à basse tension et sur les lignes d' interconnexion. Les caractéristiques et avantages d'une structure selon la présente invention apparaîtront dans la description suivante d'un exemple de réalisation, donnée à titre d'exemple et non de limitation, et faite en référence aux dessins joints, dans lesquels la Fig. 1 est une vue en plan de la structure selon la présente invention la Fig. 2 est une vue en coupe de la structure dé la Fig. 1, selon la ligne Il-Il les Figs. 3 à 14 illustrent des étapes de procédé pour réaliser la structure de la Fig. 1 les Figs. 15 à 17 illustrent des étapes d'une première version d'un procédé pour réaliser des zones de contact de la structure selon l'invention comprenant des dispositifs de type N et de type P les Figs. 18 et 19 illustrent les étapes d'une seconde version d'un procédé pour réaliser des régions de contact de la structure selon l'invention comprenant des dispositifs de type N et de type P les Figs. 20 à 22 illustrent des étapes d'une troisième version d'un procédé pour réaliser des régions de contact de la structure selon l'invention comprenant des dispositifs de type N et de type P. Dans les dessins, est représentée dans sa globalité et repérée en 50 une structure de dispositifs électroniques intégrée, selon l'invention, dans un substrat semi-conducteur 1. La structure 50 comprend au moins un premier transistor à haute tension 2 et au moins un second transistor à basse tension 3. Dans la description qui suit, il sera fait référence à une forme de réalisation préférée comportant des dispositifs de type N. S'il est prévu des dispositifs de type P, il convient d'inverser les types de conductivité mentionnés. Le transistor à haute tension 2 comporte une région de drain 6 et une région de source 7. La région de drain 6 est formée par une première implantation de type N- dans le substrat 1 de type P. La région de source est formée par une implantation de type N+. Avantageusement, la région de source 7 est également formée par la première implantation de type N-. Ces régions 6, 7 sont séparées par une région de canal recouverte par une région de grille 4 qui comprend une couche de polysilicium 18 isolée du substrat 1 par une couche d'oxyde 15a ayant une première épaisseur. Le transistor à basse tension 3 comprend des régions de drain et de source, respectivement 8 et 9, chacune ayant une première partie 10 formée par la première implantation de type N- dans le substrat 1, et une seconde partie 11 formée par une seconde implantation de type N+ d'une manière telle que la seconde partie 11 ne soit pas alignée avec la grille 5. La région de grille 5 comprend une couche de polysilicium 18 isolée du substrat 1 par une autre couche d'oxyde 17, moins épaisse que la couche d'oxyde 15a. La région de grille 5 comprend en outre une couche de siliciure 23. Ladite couche de siliciure 23 recouvre également les secondes parties des régions de drain 8 et de source 9. Avantageusement, des éléments d'écartement 5a en un matériau diélectrique sont prévus sur chacun des côtés des grilles respectives 4 et 5 des premier et second transistors. Avantageusement, les régions de source 6 et de drain 7 comprennent des régions de contact 4' qui sont plus fortement dopées que leurs régions de source 6 et de drain 7 respectives. Avantageusement, les régions de grille 4 et de contact 4' du transistor à haute tension 2 comprennent également une couche de siliciure 23. Considérant les Figs. 3 à 14, le procédé selon la présente invention pour réaliser la structure décrite ci-dessus comprend l'étape de former sélectivement, sur la surface du substrat 1, une première couche 12 d'oxyde de champ ayant une première épaisseur pour définir des première et seconde zones actives 13 et 14, respectivement des premier et second transistors 2 et 3 (Fig. 3). Dans ces zones actives 13, 14, est formée une seconde couche d'oxyde 15 ayant une seconde épaisseur qui est moins importante que l'épaisseur de la première couche d'oxyde 12 (Fig. 4). Ladite couche 15 est alors retirée sélectivement de la région active 14 par un procédé photolithographique mettant un oeuvre un premier masque 16 (Fig. 5). Une troisième couche d'oxyde 17, plus fine que la seconde couche 15, est alors formée sur la totalité de la surface du substrat 1. De cette façon, la zone active 13 sera formée avec une couche d'oxyde 15a, plus épaisse que la couche 17, pour constituer l'oxyde de grille du premier transistor a haute tension 2 (Fig. 6). Ensuite, une couche de polysilicium 18 est déposée, puis elle est retirée sélectivement par un procédé photolithographique mettant en oeuvre un second masque 18' afin de former les régions de grille respectives 4, 5 des premier et second transistors 2, 3 et des lignes d'interconnexion 19 (Fig, 7). La première implantation, de type N-, est alors effectuée pour former les régions de drain 6 et de source 7 du premier transistor à haute tension 2 et les premières parties 10 des régions de drain 8 et de source 9 du second transistor à basse tension 3 (Fig. 8). En utilisant des techniques classiques, les éléments décartement Sa en matériau diélectrique sont alors formés sur chacun des côtés des grilles respectives 4, 5 des premier et second transistors 2, 3, et sur les lignes d'interconnexion 19, comme montré à la Fig. 9. Ensuite a lieu la formation d'une couche 20 en résine sensible à la lumière, qui est retirée sélectivement de la zone active 14 du second transistor à basse tension 3 pour former un troisième masque servant à protéger la zone active 13 du premier transistor à haute tension 2. Avantageusement, ladite couche de résine sensible à la lumière 20 peut être retirée des zones où les régions de contact 4' du transistor à haute tension 2 sont à former. Puis, une seconde implantation, de type N+, est réalisée pour former les secondes parties 11 des régions de source 9 et de drain 8 du second transistor à basse tension 3 (Fig. 10), ainsi qu'éventuellement les régions de contact 4'. Dans le procédé selon la présente invention, il est prévu en outre la formation d'une quatrième couche diélectrique 21 sur la totalité de la surface du substrat 1 (Fig. 11). Cette couche 21 est alors retirée sélectivement de la zone active 14 du second transistor à basse tension par un procédé photolithographique mettant en oeuvre un quatrième masque 25 (protection contre le siliciure). Avantageusement, la couche diélectrique 21 est également retirée des régions de contact 4' et de grille 4 du transistor à haute tension 2. Une couche métallique 22 est ensuite formée sur là totalité de la surface du silicium, et un traitement thermique est appliqué pour faire réagir la couche métallique 22 avec la surface du substrat 1 et produire une couche de siliciure 23 (Fig. 12). Pendant le traitement thermique, le métal de transition 22 va réagir seulement avec la partie du substrat 1 où il n'y pas de couche diélectrique 21. La région de grille 5 et les secondes parties des régions de drain 8 et de source 9 du transistor à basse tension 3, ainsi qu'éventuellement les régions de grille 4 et de contact 4' du transistor à haute tension 2, sont alors recouvertes d'une couche ayant une résistance relativement faible. Une cinquième couche 24 d'oxyde intermédiaire est formée, puis retirée sélectivement pour définir les aires où les zones de contact dans les régions de drain 6, 8 et les régions de source 7, 9 des premier et second transistors 2, 3, et dans les lignes d'interconnexion 19 (Fig. 13), sont à former. S'il n'a pas été constitué de régions de contact 4', une troisième implantation N+ est réalisée à cet effet (Fig. 14). La structure est alors achevée en mettant en oeuvre des étapes de procédé classiques. Comme déjà mentionné, la description ci-dessus couvre la fabrication de la structure selon l'invention comprenant des transistors à haute tension et basse tension à canal N. Dans des procédés CMOS classiques, une seconde partie, comprenant des transistors de type P intégrés dans une région noyée 1' de type N implantée dans le substrat 1 de type P, est associée avec une première partie de dispositifs à canal N. Le procédé selon la présente invention pour former, dans le même substrat, la partie de structure relative à des transistors à haute tension et basse tension 2, 3 à canal N, et à des transistors à haute tension et basse tension 2', 3' à canal P, est mis en oeuvre en ajoutant des étapes de procédé classiques pour structure CMOS à celles décrites ci-dessus. D'autre part, des modifications sont possibles pour définir les zones de contact et implanter des régions de contact dans la structure comprenant des transistors à haute tension et basse tension 2 et 3 de type N, et des transistors à haute tension et à basse tension 2' et 3' de type P, ces derniers transistors ayant des secondes régions de source et de drain 11' respectives de type P+ qui comprennent une couche de siliciure 23. Dans une première version de procédé, il est prévu à la suite du dépôt de la couche d'oxyde intermédiaire 24, le retrait sélectif de celle-ci par un procédé photolithographique mettant en oeuvre un cinquième masque pour définir les zones de contact (Fig. 15). Une couche 25 d'une résine sensible à la lumière est alors formée, qui est retirée sélectivement par un procédé photolithographique mettant en oeuvre un sixième masque pour définir la zone contenant les transistors à haute tension 2 à canal N. Une implantation de type N+ est alors réalisée pour former les régions de contact 4' des transistors à haute tension 2 de type N (Fig. 16). Une autre couche 26 en résine sensible à la lumière est formée puis retirée sélectivement par un procédé photolithographique mettant en oeuvre un septième masque pour définir la partie de structure qui comprend des transistors à haute tension 2' à canal P, suite à quoi est réalisée une implantation de type P+ pour former les régions de contact 4" des transistors à haute tension 2' de type P (Fig. 17). Cette version de procédé présente un avantage en ce qu'elle fait appel à un seul masque critique, le cinquième, pour mettre à nu les zones de contact dans les régions de source et de drain et sur les interconnexions. De plus, cette séquence de procédé particulière évite l'implantation de dopant dans la couche de siliciure, qui aurait pour inconvénient d'augmenter sa résistance. Selon une seconde version de procédé, il est prévu de retirer sélectivement la couche intermédiaire 24 après son dépôt par un procédé photolithographique mettant en oeuvre un huitième masque pour définir les zones de contact des transistors à haute tension et basse tension 2 et 3 dans la structure de type N, puis a lieu ensuite une implantation N+ pour former les régions de contact 4' dans cette première partie (Fig. 18). Une couche 27 en résine sensible à la lumière est formée puis retirée sélectivement par un procédé photo lithographique mettant en oeuvre un neuvième masque pour définir les zones de contact des transistors à haute tension et basse tension 2' et 3' à canal P. A lieu ensuite une implantation P+ (Fig. 19) pour former les régions de contact 4" dans ces transistors 2'. Cette version du procédé a l'avantage de nécessiter moins de masque. Dans une autre version de procédé pour définir les régions de contact, il est prévu un retrait sélectif par un procédé photolithographique mettant en oeuvre un dixième masque de la couche d'oxyde intermédiaire 24 pour définir les zones de contact des transistors à haute tension 2 dans la partie de structure de type N. Une implantation de type N+ est alors réalisée pour former les régions de contact 4' des transistors à haute tension 2 de type N (Fig. 20). Une couche en résine sensible à la lumière 28 est ensuite formée, et retirée sélectivement par un procédé photolithographique mettant en oeuvre un onzième masque pour définir les zones de contact des transistors à haute tension 2' à canal P, puis a lieu à la suite une implantation de type P+ (Fig. 21) pour former les régions de contact 4" des transistors à haute tension 2' de type P. Les zones de contact des transistors à basse tension tant à canal N qu'à canal P, 3 et 3' (Fig. 22) sont alors définies par un procédé photolithographique mettant en oeuvre un douzième masque. Par conséquent, dans cette version du procédé, une technique de gravure plus sélective peut être utilisée pour former les zones de contact, par application séparée au silicium et à la couche de siliciure. Ainsi, cette version de procédé rendra également inutile l'implantation ionique dans la couche de siliciure, qui conduit à une augmentation de la résistance de surface de cette couche. En résumé, la structure de la présente invention permet d'intégrer dans le même substrat, avec moins d'étapes de procédé, aussi bien des transistors réalisés pour fonctionner à des tensions élevées que des transistors ayant de bonnes caractéristiques de vitesse. REVENDICATIONS 1. Structure de dispositifs électroniques intégrée dans un substrat semi-conducteur (1) ayant un premier type de conductivité, la structure comprenant au moins un premier transistor à haute tension (2) et au moins un second transistor à basse tension (3), chacun ayant une région de grille correspondante (4, 5), étant du type dans laquelle ledit premier transistor à haute tension (2) a au moins sa région de drain (6) légèrement dopée et avec un second type de conductivité, et ledit second transistor à basse tension (3) a des régions de drain (8) et de source (9) respectives du second type de conductivité, chacune comprenant une partie légèrement dopée (10) adjacente à la région de grille respective (5) et une seconde partie (11) qui est plus fortement dopée, caractérisée en ce qu'au moins ladite seconde partie (11) comprend une couche de siliciure (23). 2. Structure selon la revendication 1, caractérisée en ce que ladite seconde région de grille respective (5) comprend une couche de siliciure (23). 3. Structure selon la revendication 1 ou 2, caractérisée en ce que ladite première région de grille respective (4) comprend une couche de siliciure (23). 4. Structure selon l'une quelconque des revendications précédentes, caractérisée en ce qu'une région de source (7) du premier transistor à haute tension (2) est légèrement dopée. 5. Structure selon l'une quelconque des revendications précédentes, caractérisée en ce que chaque région de drain (6) et de source (7) comprend des régions de contact (4') plus fortement dopées que lesdites régions (6, 7). 6. Structure selon la revendication 5, caractérisée en ce que lesdites régions de contact (4') du premier transistor à haute tension (2) comprennent une couche de siliciure (23). 7. Procédé de fabrication d'une structure intégrée dans un substrat semi-conducteur (1) comprenant au moins un premier transistor à haute tension (2) et au moins un second transistor à basse tension (3), dont chacun comporte une région de grille correspondante (4, 5), lequel procédé comprend une première implantation d'un premier type de dopant à faible concentration pour former des régions de drain (6) et de source (7) du premier transistor à haute tension (2) et des premières parties (10) de régions de drain (8) et de source (9) du second transistor à basse tension (3) une seconde implantation du premier type de dopant à concentration plus forte que dans la première implantation pour former des secondes parties (11) des régions de source et de drain du second transistor à basse tension (3) ; et est caractérisé en ce qu'il comprend en outre les étapes suivantes former une couche métallique (22) sur la surface du substrat (1), puis ensuite effectuer un traitement thermique pour former sélectivement une couche de siliciure (23) au moins sur les secondes parties (11) du second transistor à basse tension (3) et sur les lignes d'interconnexion (19). 8. Procédé de fabrication d'une structure intégrée dans un substrat semi-conducteur (1), la structure comprenant au moins un premier transistor à haute tension (2) et au moins un second transistor à basse tension (3), dont chacun a une région de grille correspondante (4, 5), lequel procédé comprend une première implantation d'un premier type de dopant à faible concentration pour former des régions de drain (6) et de source (7) du premier transistor à haute tension (2) et des premières parties (10) de régions de drain (8) et de source (9) du second transistor à basse tension (3) une seconde implantation du premier type de dopant à une concentration plus forte que dans la première implantation pour former des secondes parties (11) des régions de source et de drain du second transistor à basse tension (3), et des régions de contact (4') dans les régions de drain (6) et de source (7) du premier transistor à haute tension (2), lequel procédé est caractérisé en ce qu'il comprend en outre les étapes suivantes former une couche métallique (22) sur la surface du substrat (1), puis ensuite effectuer un traitement thermique pour former sélectivement une couche de siliciure (23) au moins sur les secondes parties (11) du second transistor à basse tension (3) et sur les lignes d'interconnexion (19). 9. Procédé selon la revendication 7 ou 8, caractérisé en ce que ladite couche de siliciure (23) s'étend sur la première région de grille (4) du premier transistor à haute tension (2). 10. Procédé selon la revendication 7, caractérisé en ce que des régions de contact (4') sont formées dans les régions de drain (6) et de source (7) du transistor à haute tension (2). 11. Procédé selon l'une quelconque des revendications 8 à 10, caractérisé en ce que ladite couche de siliciure (23) s'étend sur les régions de contact (4') du premier transistor à haute tension (2). 12. Procédé selon la revendication 7 pour fabriquer une structure comprenant au moins un troisième transistor à haute tension (2') et au moins un quatrième transistor à basse tension (3') du second type de conductivité, caractérisé en ce que au moins des régions (11') dudit quatrième transistor (3') comprennent une couche de siliciure (23) ; des régions de contact (4') du premier transistor à haute tension (2) sont formées par implantation sélective du premier type de dopant dans les zones de contact dudit premier transistor à haute tension (2), le transistor à basse tension (3), le transistor à haute tension (2') et le transistor à basse tension (3') étant protégés des régions de contact (4") du troisième transistor à haute tension (2') sont formées par implantation sélective du second type de dopant dans les zones de contact dudit troisième transistor à haute tension (2'), le transistor à haute tension (2), le transistor à basse tension (3) et le transistor à basse tension (3') étant protégés. 13. Procédé selon la revendication 7 pour fabriquer une structure comprenant au moins un troisième transistor à haute tension (2') et au moins un quatrième transistor à basse tension (3') du second type de conductivité, caractérisé en ce que au moins des régions (11') dudit quatrième transistor (3') comprennent une couche de siliciure (23) ; des régions de contact (4') du transistor à haute tension (2) sont formées par implantation sélective du premier type de dopant dans une partie de la structure comprenant ledit transistor à haute tension (2) et ledit transistor à basse tension (3) du premier type, le transistor à haute tension (2') et le transistor à basse tension (3') étant protégés ; des régions de contact (4") du transistor à haute tension (2') sont formées par implantation sélective du second type de dopant dans une partie de la structure comprenant ledit transistor à haute tension (2') et ledit transistor à basse tension (3'), le transistor à haute tension (2) et le transistor à basse (3) étant protégés. 14. Procédé selon la revendication 12, caractérisé en ce que les zones de contact des transistors à haute tension (2, 2') sont formées en gravant sélectivement la surface du substrat (1). 15. Procédé selon la revendication 12 ou 14, caractérisé en ce que les zones de contact des transistors à basse tension (3, 3') sont formées en gravant sélectivement la couche de siliciure (23). 16. Dispositif de mémoire électronique intégré dans un substrat semi-conducteur, caractérisé en ce qu'il comprend une structure selon la revendication 1.