FR 2769151 A1 19990402 FR 9712295 A 19970929 REDUCTION DU BRUIT DE C0MMUTATION EN SORTIE D'UN CIRCUIT NUMéRIQUE La présente invention concerne le domaine des circuits mixtes intégrant à la fois une partie numérique et une partie analogique. La présente invention vise plus particulièrement à minimiser le bruit introduit par les commutations des amplificateurs de sortie (buffers) numériques. La figure 1 représente, de façon très schématique, un exemple de circuit mixte en technologie CMOS. Dans un circuit intégré 1, les transistors MOS sont répartis en blocs 2, 3 correspondant respectivement aux parties analogique et numérique du circuit. Les blocs analogique 2 et numérique 3 sont séparés l'un de l'autre par une zone 4. Le rôle de la zone 4 est d'introduire une résistance au phénomène de conduction parasite entre les blocs analogique 2 et numérique 3 par l'intermédiaire de la couche épitaxiale dans laquelle sont formés des transistors MOS ou des caissons contenant des transistors MOS. Côté numérique, le bloc 3 est divisé en un coeur 3' comprenant les composants participant au traitement numérique du circuit et en une région 3" périphérique dans laquelle sont définis les amplificateurs de sortie servant d'interface entre le coeur 3' et l'extérieur du circuit intégré. Le circuit intégré, généralement monté sur un circuit imprimé (non représenté), est raccordé à des bornes d'alimentation, par exemple, positive Vdd et de masse GND. Le bloc analogique 2, le coeur numérique 3' et la région 3" sont alimentés séparément les uns des autres, c'est-à-dire au moyen de broches différentes du circuit intégré. A la figure 1, on a modélisé les différentes inductances et résistances parasites liées à l'alimentation des composants du bloc analogique 2 et des amplificateurs de sortie de la région 3" du bloc numérique 3. L'invention se rapportant aux perturbations apportées par les commutations des transistors de la région 3", les alimentations du coeur 3' n'ont pas été représentées. L'alimentation d'un composant analogique se fait, depuis la ligne d'alimentation Vdd du circuit imprimé par l'intermédiaire d'une inductance parasite Lap en série avec une résistance parasite Rap, et ce composant est relié à la masse GND également par l'intermédiaire d'une résistance parasite Ran et d'une inductance parasite Lan. De même, l'alimentation d'un amplificateur de sortie numérique de la région 3" s'effectue, depuis la ligne Vdd par l'intermédiaire d'une inductance parasite Lnp en série avec une résistance parasite Rnp, et cet amplificateur est relié à la masse CND par l'intermédiaire d'une résistance parasite Rnn en série avec une inductance parasite Lnn. Ces inductances et résistances parasites correspondent pour l'essentiel à la liaison par fil entre un plot de la puce de circuit intégré et la broche correspondante, à cette broche, et à la liaison entre la broche et le support du boîtier de circuit intégré, couramment, un circuit imprimé. Les bruits de commutation sont essentiellement générés par la région 3" du bloc numérique dans laquelle sont réalisés les amplificateurs de sortie. A chaque commutation d'un transistor MOS, il se produit une impulsion parasite, et une tension de bruit de la forme L.di/dt + Ri, où L et R correspondant aux résistances et inductances parasites de la liaison concernée, est répercutée sur l'alimentation. On cherche généralement, dans un circuit mixte, à éviter que ce bruit ne pollue la partie analogique du circuit et affecte son fonctionnement. La figure 2 représente un schéma classique d'amplificateur de sortie en technologie CMOS. Un tel amplificateur est constitué de deux transistors MOS P, N ayant des canaux de types opposés et qui sont connectés en série entre des lignes NVdd d'alimentation positive et NGND de masse numériques, symbolisées par les points 5, 6 à la figure 1. Le plot de sortie de l'amplificateur, symbolisé à la figure 2 par une borne 11, est relié au point milieu de l'association en série des transistors P et N. La borne 11 est reliée à la masse numérique NGND par l'intermédiaire d'une capacité parasite C introduite par la charge (sur le circuit imprimé) à laquelle est connecté l'amplificateur de sortie. Les transistors P et N reçoivent sur leur grille respective un signal numérique de commande Vh, V1, issu du coeur 3' du bloc numérique. Quand l'amplificateur de sortie commute, les inductances parasites Lnp et Lnn créent une surtension sur les plots d'alimentation 5 et 6 qui est d'autant plus importante que les fronts de commutation sont raides. Cette surtension se propage dans le circuit intégré, en particulier, par les contacts de masse, ce qui engendre un bruit de substrat dans la couche épitaxiale dans laquelle sont formés les transistors. La figure 3 illustre l'influence de la capacité parasite C sur la réponse d'un amplificateur de sortie tel que représenté à la figure 2. Les deux premiers chronogrammes de la figure 3 représentent les allures respectives des tensions Vh et V1 de commande des transistors P et N. Les troisième et quatrième chronogrammes représentent les allures respectives des courants Ip et In dans les transistors P et N. Le cinquième chronogramme représente la tension de sortie V11. A un instant tl où l'amplificateur de sortie commute vers son état haut, c'est-à-dire où le transistor P est rendu passant et où le transistor N est bloqué, la tension V11 croît avec une pente imposée par la charge de la capacité C et par le courant de saturation du transistor P. A un instant t'l où l'amplificateur commute vers l'état bas (la masse), la tension V11 décroît avec une pente liée à la décharge de la capacité parasite C et au courant de saturation du transistor N. Ce courant crée, en passant dans l'inductance parasite Lnn et la résistance parasite Rnn, une surtension. Ce phénomène de surtension se produit de même aux bornes de l'inductance parasite Lnp et de la résistance parasite Rnp dans le cas d'une transition croissante de la tension V11. Une solution classique consiste à subdiviser les transistors MOS des amplificateurs de sortie et à individualiser les commandes respectives de ces transistors pour les commuter successivement, étage après étage, afin de réduire la pente des fronts de commutation sur la borne 11 de sortie et de réduire ainsi le terme en L.di/dt de la tension de bruit. La figure 4 représente un exemple de schéma mettant en oeuvre cette solution, dans lequel un amplificateur de sortie comporte trois étages P1-N1, P2-N2, P3-N3 en technologie CMOS. Chaque étage est constitué de deux transistors MOS connectés en série entre les lignes NVdd et NGND, et les points milieux de ces associations en série sont interconnectés et reliés au plot 11 de sortie. Les signaux de commande Vhl, Vh2, Vh3 et V11, V12, V13 appliqués sur les grilles respectives des transistors P1, P2, P3 et N1, N2, N3 sont individualisés et organisés de manière à rendre conducteur les différents étages les uns après les autres. La figure 5 illustre le fonctionnement d'un amplificateur de sortie tel que représenté à la figure 4. Cette figure représente, sous forme de chronogrammes, les allures des tensions Vhl, Vh2, Vh3, V11, V12 et V13 de commande des transistors MOS, des courants respectifs Ipl, Ip2, Ip3, Inl, 1n2 et In3 circulant dans les différents transistors MOS, et de la tension V11. Les signaux de commande Vhl, Vh2, Vh3 des transistors P1, P2, P3 sont tels que, lorsque l'amplificateur de sortie commute vers son état haut, ces transistors sont rendus successivement conducteurs (instants tl, t2, t3), de sorte que la dérivée du courant parcourant l'inductance parasite Lnp et la résistance parasite Rnp soit sensiblement réduite par rapport au montage de la figure 2. De même, la mise en conduction des transistors N1, N2, N3, lorsque l'amplificateur de sortie doit commuter vers son état bas, est effectuée successivement à des instants t'l, t'2, t'3 de façon à diminuer la dérivée du courant d'alimentation dans les éléments parasites Lnn et Rnn. Le blocage des transistors P1, P2, P3 et le blocage des transistors N1, N2, N3 s'effectue cependant à l'instant t'l, respectivement tl, simultanément pour tous les transistors de même type, de façon à éviter une conduction simultanée d'un des transistors de type P avec un des transistors de type N. La décharge de la capacité parasite C crée un bruit dans le substrat de manière directe due à la tension de bruit en Ldi/dt + Ri dans les éléments parasites Lnn et Rnn. De même, la charge de la capacité parasite C crée un bruit dans le substrat (de manière indirecte). En effet, le terme en Ldi/dt + Ri dans les éléments parasites Lnp et Rnp crée du bruit sur l'alimentation NVdd (point 5 à la figure 1). Ce bruit se propage dans le substrat, en particulier, par les capacités parasites des jonctions introduites par les caissons dans lesquels sont formés les transistors MOS dont le canal est de même type que celui de la couche épitaxiale. Un autre inconvénient de cette solution classique est que les tensions de commande Vhl, Vh2, Vh3, V11, Vl2, et V13 sont obtenues à partir de chaînes d'inverseurs formant une ligne à retard numérique. Le séquencement obtenu par une telle logique de commande dépend fortement du procédé de fabrication et de la tension d'alimentation. Un autre inconvénient de cette solution est que la réduction de la dérivée du courant de sortie obtenue dépend du nombre de transistors utilisés dans l'amplificateur de sortie. La présente invention vise à pallier les inconvénients des solutions classiques en proposant une nouvelle structure d'amplificateur de sortie numérique qui minimise le bruit introduit sur les lignes d'alimentation, lors de la commutation de cet amplificateur. L'invention vise, en particulier, à proposer un amplificateur permettant de contrôler la pente des fronts de commu tation sur le plot de sortie, de façon indépendante du nombre de transistors utilisés. La présente invention vise également à ce que cette réduction de la dérivée du courant de charge et de décharge soit insensible aux tolérances de fabrication. Une caractéristique de la présente invention est d'utiliser les capacités parasites de grille de transistors de types opposés, montés en série et définissant la sortie de l'amplificateur, afin de moduler les pentes des fronts de commutation. Selon la présente invention, ces capacités de grille sont chargées ou déchargées à courant constant alors que, dans les circuits classiques, les grilles de ces transistors sont commutées, en tout ou rien, entre le potentiel positif et la masse. Plus particulièrement, la présente invention prévoit un amplificateur de sortie numérique comprenant, en série entre deux lignes d'alimentation, deux transistors MOS de types opposés et dont le point milieu constitue une borne de sortie, et un étage de commande associé à chaque transistor de sortie, chaque étage de commande recevant un signal de commutation à deux états et étant propre à moduler la tension de grille du transistor de sortie correspondant, lors de sa fermeture. Selon un mode de réalisation de la présente invention, les tensions de grille des transistors de sortie sont modulées, lors d'une commutation à la fermeture, pour fixer un temps de commutation prédétermine. Selon un mode de réalisation de la présente invention, chaque étage de commande comporte, en série entre lesdites lignes d'alimentation, un premier transistor MOS de même type que le transistor de sortie auquel l'étage de commande est associé et une source de courant constant, le point milieu de cette association en série étant connecté à la grille du transistor de sortie correspondant. Selon un mode de réalisation de la présente invention, chaque étage de commande comporte des moyens pour court-circuiter sa source de courant. Selon un mode de réalisation de la présente invention, lesdits moyens sont constitués, pour chaque étage de commande, d'un deuxième transistor MOS monté en parallèle sur la source de courant de l'étage, et d'un inverseur connecté entre la grille du transistor de sortie correspondant et la grille du deuxième transistor. Selon un mode de réalisation de la présente invention, chaque étage de commande comporte un moyen pour placer le transistor de sortie auquel il est associé dans un état de haute impédance. La présente invention prévoit également un procédé de commande d'un amplificateur de sortie numérique comprenant, en série entre deux lignes d'alimentation, deux transistors MOS dont le point milieu constitue une borne de sortie de l'amplificateur, ce procédé consistant à moduler individuellement les tensions de grille desdits transistors lors de leur commutation à la fermeture. Selon un mode de réalisation de la présente invention, le procédé consiste à provoquer lors de la fermeture d'un premier transistor de sortie connecté à une ligne d'alimentation plus positive, une décharge de sa capacité de grille à courant constant ; et lors de la fermeture d'un deuxième transistor connecté à une ligne d'alimentation plus négative, une charge de sa capacité de grille à courant constant. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles les figures 1 à 5 décrites précédemment sont destinées à exposer l'état de la technique et le problème posé la figure 6 représente un mode de réalisation d'un amplificateur de sortie numérique selon la présente invention la figure 7 illustre, sous forme de chronogrammes, le fonctionnement d'un amplificateur de sortie numérique selon la présente invention ; et la figure 8 représente une variante de réalisation d'un amplificateur de sortie numérique selon la présente invention. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, les chronogrammes des figures 3, 5 et 7 ne sont pas à l'échelle, et seuls les éléments nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. La figure 6 représente un mode de réalisation d'un amplificateur de sortie numérique selon la présente invention. Cet amplificateur comporte, comme l'amplificateur classique représenté à la figure 2, deux transistors P, N de types opposés, montés en série entre un potentiel positif NVdd d'alimentation de la région de sortie (3", figure 1) du bloc numérique du circuit intégré et la masse NGND de ce bloc numérique. Le point milieu de cette association en série est relié à un plot 11 de sortie de l'amplificateur. Selon la présente invention, les grilles respectives des transistors P et N sont reliées aux sorties respectives 12, 13 d'étages de commande 14, 15. Chaque étage 14, 15 est essentiellement constitué d'un transistor P', N' de même type que le transistor de sortie P, N auquel il est associé. Ce transistor P', N' est monté en série avec une source de courant, respectivement 17, 18 et le point milieu de cette association en série constitue la borne 12, 13 de sortie de l'étage de commande. Dans l'étage 14, le transistor P' est connecté entre la ligne d'alimentation positive NVdd et la borne 12 et reçoit, sur sa grille, un signal de commande Vlh. Dans l'étage 15, le transistor N' est connecté entre la borne 13 et la masse NGND et reçoit, sur sa grille, un signal de commande V'1. Les sources de courant 17 et 18 sont dimensionnées en fonction de la pente du courant de sortie souhaitée pour les fronts de commutation de l'amplificateur de sortie. Selon la présente invention, les signaux de commande V'h et V'1 sont, de préférence, issus d'un circuit logique (non représenté) retraitant les signaux de sortie (Vh et V1, figure 2) du coeur numérique (3', figure 1) ou de la région de sortie (3", figure 1) du circuit intégré, pour les adapter aux étages de commande 14 et 15. La figure 7 illustre le fonctionnement de l'amplificateur de sortie numérique représenté à la figure 6. Cette figure représente, sous forme de chronogrammes, les allures des signaux de commande V'h et V'1, des tensions grille/source Vgs(P) et Vgs(N) des transistors P et N, et de la tension de sortie V11. A un instant tl où l'amplificateur de sortie doit commuter vers son état haut, le signal V'h passe à l'état haut, ce qui bloque le transistor P' et provoque la décharge de la capacité de grille du transistor P, à courant constant, par la source de courant 17. La diminution de la tension grille/source du transistor P est donc progressive, de même que la croissance du courant de sortie. Le signal V'1 présente la même allure que le signal V'h et provoque, à l'instant tl, la mise en conduction brusque du transistor N' et, par ce biais, le blocage immédiat du transistor N. La mise en conduction du transistor P est rendue plus progressive grâce à la commande linéaire et continue de sa tension grille/source. Ainsi, le terme en L.di/dt de la tension de bruit est plus faible. L'ouverture du transistor N à l'instant tl peut toutefois s'effectuer brusquement dans la mesure où la capacité externe (C, figure 6), liée à la charge à laquelle est connecté l'amplificateur de sortie, est complètement déchargée. Ainsi, le courant qui parcourt le transistor N est nul et le terme en L.di/dt de la tension de bruit introduite par la commutation de ce transistor est également nul. Un avantage de prévoir un blocage (ouverture) brusque du transistor N, et du transistor P comme on le verra par la suite, est que cela évite d'avoir une conduction directe entre les transistors P et N et minimise ainsi le risque d'injection de bruit, dans le substrat, lors des commutations. A un instant t'l où l'amplificateur de sortie doit commuter vers son état bas, les signaux de commande V'h et V'1 sont brusquement commutés à la masse. Côté étage de commande 15, le transistor N' se bloque et la capacité de grille du transistor N se charge donc à courant constant fixé par la source 18. La tension grille/source du transistor N augmente progressivement et le courant de sortie (vers la masse) augmente donc progressivement. Le transistor P est quant à lui bloqué brusquement à l'instant t'l par la mise en conduction du transistor P' qui annule la tension grille/source du transistor P. Comme pour la mise en conduction du transistor P, la mise en conduction progressive du transistor N réduit le terme en L.di/dt de la tension de bruit. De plus, lors de l'ouverture du transistor P à l'instant t'l, la capacité externe C a fini de se charger et le courant qui parcourt ce transistor est donc nul, de même que le terme en L.di/dt de la tension de bruit introduite par cette commutation. Un avantage de la présente invention est qu'elle permet de minimiser l'amplitude des surtensions se produisant sur les lignes d'alimentation des amplificateurs de sortie numériques lors de leur commutation. Un autre avantage de la présente invention, par rapport au montage classique de la figure 4, est qu'elle diminue l'étendue spectrale des bruits de commutation en évitant de multiplier les signaux de commande et les fronts décalés dans le temps de ces signaux. La diminution en fréquence du spectre des bruits de commutation améliore l'efficacité d'une région froide (substrat polarisé à la masse du circuit imprimé) entre les blocs analogique et numérique qui est souvent prévue dans un circuit intégré mixte. En effet, les régions froides sont généralement reliées à une broche du boîtier qui est reliée à la masse du circuit imprimé. Cette broche est modélisable par une résistance parasite en série avec une inductance parasite. Plus le bruit est élevé, plus le terme de l'impédance de cette liaison, lié à 1'inductance, est grand. Or, pour obtenir la meilleure région froide possible, l'impédance de cette liaison doit être proche de 0. Dans l'établissement des chronogrammes de la figure 7, on n'a pas tenu compte des chutes de tension série, ni dans les transistors P, N, ni dans les transistors P', N', ni dans les sources de courant 17 et 18. Les sources de courant 17 et 18 pourront, par exemple, être constituées de transistors MOS montés en miroir de courant. On notera que, selon la présente invention, les transistors de sortie P et N qui doivent commander la charge externe au circuit intégré sont relativement grands. Par contre, les transistors P' et N' de commande sont de taille relativement restreinte. On notera également que les sources de courant 17 et 18 ne présentent pas de contraintes particulières liées au fonctionnement de l'amplificateur selon la présente invention. A titre de variante de réalisation non représentée, les étages de commande 14 et 15 pourront être remplacés par des montages amplificateurs intercalés entre les signaux de sortie du coeur numérique (3', figure 1) et les grilles respectives des transistors P et N. Ces amplificateurs étant alors conformés de manière à présenter, en sortie, une rampe de tension relativement lente à l'apparition d'un front de commande en fermeture du transistor P ou N correspondant, et une rampe de tension relativement rapide lors de l'ouverture de ce transistor. A titre d'exemple particulier de réalisation, les temps de commutation entre les alimentations à la fermeture des transistors P et N imposés, soit par un tel amplificateur, soit par les dimensionnements des sources de courant 17 et 18 de la figure 6, sont de l'ordre de 5 ns alors que ces temps liés à une commande purement numérique lors de l'ouverture de ces transistors sont de l'ordre de 0,5 ns. On notera que les sources de courant 17 et 18 ne fonctionnent plus linéairement lorsque la tension à leurs bornes est proche de zéro (fin de charge de la tension grille-source). Elles se comportent alors comme des résistances. La tension grillesource aux bornes du transistor MOS associé (P ou N) évolue alors comme celle d'un circuit RC. il est possible de raccourcir le temps de charge en augmentant légèrement la dérivée du courant de l'amplificateur de sortie, en court-circuitant la source de courant concernée au moyen d'un transistor MOS supplémentaire. On notera également qu'il est possible de réaliser un amplificateur de sortie intégrant une fonction haute impédance en ajoutant un transistor MOS à canal N, un transistor MOS à canal P et un inverseur. La figure 8 représente une variante de réalisation d'un amplificateur de sortie selon la présente invention comprenant de telles améliorations. Selon cette variante, les sources de courant 17 et 18 sont court-circuitées en dehors des périodes où elles servent à fixer la pente d'évolution de la tension grille/source du transistor P ou N correspondant. Par exemple, un transistor MOS N", à canal N, est connecté en parallèle sur la source de courant 17 de l'étage 14', et un transistor P", à canal P, est connecté en parallèle sur la source de courant 18 de l'étage 15'. Les transistors N" et P" sont, de préférence, commandés à partir d'une mesure des tensions de grille respectives des transistors P et N, afin de court-circuiter la source 17 ou 18 lorsque cette tension de grille atteint la valeur maximale de fermeture du transistor P ou N correspondant. Dans l'exemple représenté à la figure 8, les grilles respectives des transistors N" et P" sont commandées par des inverseurs 19, 20 dont les entrées respectives sont connectées aux grilles des transistors P et N. Ainsi, quand la tension de grille du transistor P s'approche de la masse par la décharge de sa capacité parasite de grille dans la source de courant 17, l'inverseur 19 commute et le passage à l'état haut de sa sortie rend le transistor N" passant, ce qui court-circuite la source 17. De façon similaire, quand la capacité de grille du transistor N a fini de se charger et atteint le voisinage du potentiel NVdd, la sortie de l'inverseur 20 bascule et passe à l'état bas ce qui rend passant le transistor P" et court-circuite ainsi la source de courant 18. Les transistors N" et P" présentent, de préférence, un rapport largeur sur longueur de grille (W/L) faible et une longueur de grille importante. Un avantage est alors que cela maximise l'excursion en tension des grilles des transistors P et N et, par ce biais, les courants de saturation de ces transistors. Pour réaliser la fonction de haute impédance, on prévoit deux transistors P"' et N"', connectés, respectivement, en parallèle sur les transistors P' et N', et permettant de courtcircuiter la tension grille-source des transistors P et N lorsqu'ils sont conducteurs. Cela permet de placer la sortie 11 en haute impédance. Les tensions de commande V"'h et V"'1 sont issues du coeur 3' ou de la région 3" du circuit intégré. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, les dimensionnements respectifs des différents transistors utilisés et des sources de courant constant dépendent du compromis choisi entre la vitesse de commutation des amplificateurs de sortie et le niveau acceptable de tension de bruit engendrée par ces commutations. REVENDICATIONS 1. Amplificateur de sortie numérique comprenant, en série entre deux lignes d'alimentation (NVdd, NGND), deux transistors MOS (P, N) de types opposés et dont le point milieu constitue une borne (11) de sortie, caractérisé en ce qu'il comporte un étage de commande (14, 14' ; 15, 15') associé à chaque transistor (P, N) de sortie, chaque étage de commande recevant un signal de commutation (V'h, V'1) à deux états et étant propre à moduler la tension de grille du transistor de sortie correspondant, lors de sa fermeture. 2. Amplificateur selon la revendication 1, caractérisé en ce que les tensions de grille des transistors de sortie (P, N) sont modulées, lors d'une commutation à la fermeture, pour fixer un temps de commutation prédéterminé. 3. Amplificateur selon la revendication 1 ou 2, caractérisé en ce que chaque étage de commande (14, 14' ; 15, 15') comporte, en série entre lesdites lignes d'alimentation (NVdd, NGND), un premier transistor MOS (P', N') de même type que le transistor de sortie (P, N) auquel l'étage de commande est associé et une source (17, 18) de courant constant, le point milieu (12, 13) de cette association en série étant connecté à la grille du transistor de sortie correspondant. 4. Amplificateur selon la revendication 3, caractérisé en ce que chaque étage de commande (14', 15') comporte des moyens (N" ; 19 ; P", 20) pour court-circuiter sa source de courant (17, 18). 5. Amplificateur selon la revendication 4, caractérisé en ce que lesdits moyens sont constitués, pour chaque étage de commande (14', 15'), d'un deuxième transistor MOS (N", P") monté en parallèle sur la source de courant (17, 18) de l'étage, et d'un inverseur (19, 20) connecté entre la grille du transistor de sortie (P, N) correspondant et la grille du deuxième transistor (N" , P"). 6. Amplificateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que chaque étage de commande (14', 15') comporte un moyen (P"', N"') pour placer le transistor de sortie (P, N) auquel il est associé dans un état de haute impédance. 7. Procédé de commande d'un amplificateur de sortie numérique comprenant, en série entre deux lignes d'alimentation (NVdd, NGND), deux transistors MOS (P, N) dont le point milieu constitue une borne (11) de sortie de l'amplificateur, caractérisé en ce qu'il consiste à moduler individuellement les tensions de grille desdits transistors lors de leur commutation à la fermeture. 8. Procédé selon la revendication 7, caractérisé en ce qu'il consiste à provoquer lors de la fermeture d'un premier transistor de sortie (P) connecté à une ligne d'alimentation plus positive (NVdd), une décharge de sa capacité de grille à courant constant ; et lors de la fermeture d'un deuxième transistor (N) connecté à une ligne d'alimentation plus négative (NGND), une charge de sa capacité de grille à courant constant.