FR 2793087 A1 20001103 FR 9905396 A 19990428 Circuit et procédé de compensation de la tension de décalage dans un amplificateur opérationnel La présente invention concerne le domaine des amplificateurs opérationnels et s'adresse plus particulièrement au problème de la compensation de la tension de décalage en sortie des amplificateurs opérationnels. Comme il est bien connu, un amplificateur opérationnel est un circuit analogique, c'est-à-dire linéaire, permettant d'amplifier des tensions avec un gain très élevé, pouvant atteindre 10 000 ou plus. Il produit en sortie une tension qui est proportionnelle à une différence de tension présentée sur deux entrées respectives, dénommées les entrées inverseuse et noninverseuse. La tension de sortie amplifiée est délivrée sous faible impédance, ce qui permet d'attaquer des charges relativement importantes sans perte conséquente de stabilité. A l'inverse, les deux entrées présentent une impédance très élevée, ce qui permet d'amplifier des signaux faibles. Ces caractéristiques avantageuses font que les amplificateurs opérationnels sont très largement utilisés en tant qu'éléments de base dans les montages électroniques, notamment pour les circuits de commande, de filtrage, d'échantillonnage, de conversion de signal (par exemple entre formes numérique et analogique), de mesure, etc. Ils servent notamment de masse virtuelle, c'est-à-dire de noeud dans un circuit présentant une tension nulle ou fixe sans consommation de courant. De par leur nature, les amplificateurs opérationnels sont réalisés sous forme de circuit intégré. Dans un montage classique, plusieurs amplificateurs opérationnels séparés peuvent tre intégrés sur un mme substrat avec de nombreux autres éléments de circuits, tant analogiques que numériques. Par exemple, un circuit intégré ci très haute densité d'intégration peut comprendre plusieurs dizaines d'amplificateurs opérationnel, des convertisseurs numérique-analogique, des mémoires, un microprocesseur, etc., pour réaliser un ensemble fonctionnel spécifique, tel qu'une boucle de commande. Un amplificateur opérationnel peut tre réalisé aussi bien à partir de transistors bipolaires qu'à partir de transistors à effet de champ, tels que les transistors MOS. Il existe notamment depuis quelques années des amplificateurs opérationnels réalisés en technologie CMOS, permettant un fonctionnement à de très basses tensions, de l'ordre de 2V. Les amplificateurs en technologie CMOS peuvent tre intégrés sur un mme substrat avec des circuits numériques CMOS. Un schéma simplifié d'un amplificateur opérationnel du type CMOS est représenté à la figure 1. L'exemple est basé sur une architecture à deux étages comprenant un étage d'entrée différentielle et un étage de gain. L'étage de gain constitue ici également l'étage de sortie de l'amplificateur opérationnel. Les éléments actifs de l'étage d'entrée différentielle sont constitués par deux transistors NMOS Q1 et Q2 formant une paire différentielle. Les grilles de commande de ces transistors Q1 et Q2 sont reliées respectivement à l'entrée inverseuse EI et à l'entrée non-inverseuse ENI. L'étage d'entrée différentielle est reliée à une charge sous forme de source de courant réalisée par deux transistors PMOS Q3 et Q4 montés en miroir de courant. L'étage de gain comprend un transistor PMOS Q5 et sa charge active réalisée par les transistors Q7, Q8 et Q9. Le fonctionnement des sources de courant est assuré par une entrée de courant de référence fixe EIref. De manière classique, une compensation des caractéristiques entre les modes boucle ouverte et boucle fermée est réalisée par un condensateur C de partage de pôle. Du fait que l'on confère à l'amplificateur un gain unitaire, ce condensateur C est relié entre la sortie S et l'entrée de l'étage de gain. En principe, puisque qu'un amplificateur opérationnel amplifie une différence de tension entre ses entrées EI et ENI, la tension VO à la sortie S devrait tre nulle lorsque ces entrées sont au mme potentiel (par exemple en étant reliées directement l'une à l'autre). Cependant, comme il bien connu, un amplificateur opérationnel présente en pratique une tension de sortie parasite, dite tension de décalage, lorsqu'il n'y a pas de différence de potentiel entre les entrées EI et ENI.'Cette tension de décalage résulte d'un déséquilibre entre les caractéristiques des entrées respectives EI et ENI de l'amplificateur. La tension de décalage est une composante du signal de sortie qui fausse le fonctionnement de l'amplificateur opérationnel par rapport à ses caractéristiques théoriques. Avec les circuits en technologie CMOS, maintenant couramment utilisés pour les applications numériques en raison de leur faible consommation, il est souvent nécessaire de faire côtoyer sur un mme substrat des éléments de circuit analogiques tels que des amplificateurs différentiels avec des éléments purement numériques. Actuellement, l'utilisation des amplificateurs opérationnels dans des circuits logiques, notamment en technologie CMOS, est limitée par les non-uniformités des caractéristiques des transistors, liées procédés de fabrication. Bien qu'acceptables pour des éléments logiques fonctionnant en tout ou rien, ces nonuniformités donnent lieu à des tension de décalage relativement importantes, de l'ordre de 5 à 10 mV, dans le cas des amplificateurs opérationnels. Il existe des techniques d'étalonnage d'un amplificateur opérationnel permettant de réduire la tension de décalage. Ces techniques, dites de mise à zéro, consistent à polariser l'une des entrées EI ou ENI de l'amplificateur-ou plus souvent un étage intermédiaire en aval de ces entrées-avec une tension fixe de compensation. Cette tension de compensation est établie de manière a rééquilibrer les entrées'EI et ENI de l'amplificateur afin que la tension de sortie VO soit sensiblement égale à zéro lorsque les entrées EI et ENI est sont au mme potentiel. Une première technique de mise à zéro d'un amplificateur opérationnel classiquement utilisée consiste à alterner périodiquement le régime de fonctionnement de l'amplificateur entre un phase de mesure et une phase de fonctionnement en mode normal. Durant la phase de mesure, on relie ensemble les deux entrées EI et ENI de l'amplificateur opérationnel, afin de les mettre au mme potentiel, et on détecte alors la tension de décalage à la sortie S de l'amplificateur, par exemple au moyen d'un circuit d'échantillonnage et maintien. A partir de cette tension de décalage on produit une tension de compensation appliquée à une entrée de compensation de l'amplificateur. La figure 2 montre schématiquement un exemple de montage connu permettant la mise à zéro de la tension de décalage au moyen d'un circuit d'échantillonnage et de maintien. Un commutateur 2 relié à l'une (ENI) des entrées de l'amplificateur opérationnel 1 permet de relier cette entrée sélectivement soit à une tension d'entrée extérieure Vin en fonctionnement normale (position P1), soit à l'autre entrée (EI) de l'amplificateur durant la phase de mesure (position P2). Une source VS1 de tension de référence juste avant l'entrée EI de l'amplificateur 1 permet de fixer les deux entrées ENI et EI à un mme potentiel durant la phase de mesure. Durant la phase de mesure, le commutateur 2 est positionné à la position P2 indiquée, ce qui a pour effet de déconnecter l'entrée ENI de son signal d'entrée extérieure en mode normal Vin, et de mettre les deux entrées EI et ENI de l'amplificateur au potentiel Vréf de la source VS1. La tension à la sortie S de l'amplificateur correspond alors à la tension décalage. Cette tension est annulée par application d'une tension de compensation à une entrée intermédiaire N de l'amplificateur 1. Pour ce faire, on utilise un circuit de rebouclage entre la sortie de S et l'entrée N de l'amplificateur 1. Dans l'exemple, le circuit de rebouclage comprend un circuit d'échantillonnage et de maintien 4 dont l'entrée reçoit le signal de sortie de l'amplificateur 1 via un amplificateur tampon 6 et dont la sortie est reliée à l'entrée N. Le circuit de rebouclage 4,6 permet d'obtenir à l'entrée N une tension de correction de décalage correcte par échantillonnages successifs. Lorsque cette tension de correction est obtenue, le commutateur 2 est basculé à la position P1, permettant alors à l'amplificateur 1 de fonctionner en mode normal. On remarque que l'amplificateur opérationnel ne peut remplir sa fonction normale d'amplification du signal d'entrée Vin durant cette phase de mesure. La technique d'échantillonnage et de maintien peut tre remplacée par une approche numérique, comme dans le circuit représenté à la figure 3. Le montage et le fonctionnement au niveau des entrées ENI et EI de l'amplificateur 1 sont identiques au cas précédent. On remplace cependant le circuit d'échantillonnage et maintien 4, qui est un élément essentiellement analogique, par un registre numérique 8 et un convertisseur numérique-analogique 10. Durant la phase de mesure (commutateur 2 en position P2), le registre numérique 8 enregistre successivement, à chaque cycle d'une horloge Clk de cadencement, une valeur numérique correspondant à la tension de décalage à la sortie S de l'amplificateur 1. Ces valeurs sont converties en tensions analogiques par le convertisseur 10, puis présentées à l'entrée N de l'amplificateur. On obtient alors à chaque cycle d'horloge une nouvelle valeur de tension à l'entrée N qui converge vers la valeur de correction nécessaire. Pour une description plus approfondie des techniques classiques de correction de sortie des amplificateurs opérationnels, on peut se référer à l'article publié dans Proceedings of the IEEE, vol. 84, No. 11, Nov 1996, pages 1584 à 16414 par C. Enz et G. Temes, intitulé"Circuit Techniques for Reducing the Effects of Op-Amp Imperfections : Autozeroing, Correlated Double Sampling, and Chopper Stabilization.", qui est cité à titre de référence. Les techniques de correction de la tension de décalage basées sur l'échantillonnage et maintien, par exemple tel que décrit par référence à la figure 2, ont l'inconvénient de nécessiter de réitérer périodiquement la phase de mesure (commutateur 2 en position P2) afin de renouveler la tension de correction. En effet, la tension de correction est stockée par un condensateur qui perd sa charge dans le temps. De ce fait, la technique d'échantillonnage ne peut tre envisagée que dans des applications, telles que dans les comparateurs pour convertisseurs analogique-numérique, qui permettent une interruption périodique du fonctionnement normal de l'amplificateur opérationnel pour instaurer une phase de mesure. Il est envisageable de résoudre ce problème d'interruption en prévoyant deux amplificateurs opérationnels corrigés en tension de décalage, fonctionnant en mode partagé sur un mme canal d'amplification. Dans ce cas, un commutateur de sortie transmet en alternance sur le canal de sortie le signal de sortie de chaque amplificateur durant une période limitée de fonctionnement en mode normal. Cette solution a l'inconvénient d'introduire du bruit de commutation sur le canal de sortie. Par ailleurs, le montage correspondant augmente l'impédance de sortie et requiert plus de deux fois la surface de silicium comparativement à un canal à amplificateur unique. La correction de la tension de décalage par un circuit numérique externe, tel que décrit par référence à la figure 3, exige une mise en oeuvre relativement complexe, tant au niveau des éléments numériques associés qu'au niveau des algorithmes à utiliser. Au vu de ces problèmes, la présente invention propose un amplificateur opérationnel comprenant une voie d'entrée inverseuse et une voie d'entrée non inverseuse, chacune commandant au moins un transistor d'entrée respectif, et une sortie destinée à fournir une tension en fonction d'une différence de potentiel sur ces deux entrées, caractérisé en ce qu'il comporte en outre, en association avec l'une au moins des voies d'entrée, au moins un élément de correction de signal pouvant tre mis en circuit sélectivement pour ajouter un signal de correction de la tension de décalage au signal fourni vers l'étage de sortie. Le rôle du ou des élément (s) de correction est de permettre de rééquilibrer les caractéristiques des deux voies d'entrée de manière à ce que la tension de décalage soit sensiblement annulée. Ce ou ces éléments agissent donc comme des"trimmers"en association avec le transistor auquel ils sont associés. Avantageusement, ces éléments de correction agissent directement au niveau de l'un au moins des transistors d'entrée. Cependant, il est envisageable de prévoir ces éléments de correction à un autre niveau des voies d'entrée respectives, en aval des transistors d'entrée, par exemple au niveau d'un étage intermédiaire. De préférence, l'élément de correction est un transistor de correction pouvant tre mis en circuit sélectivement en parallèle avec un transistor respectif de l'amplificateur, par exemple le transistor d'entrée auquel il est associé, pour fournir un signal de correction qui évolue avec le signal reçu en entrée. Ce signal de correction se combine (de manière additive ou soustractive) avec le signal issu du transistor correspondant. Un effet remarquable de l'invention selon ce mode de réalisation est que le signal de correction évolue de manière dynamique en corrélation avec le signal d'entrée. La correction ainsi obtenue garantit la bonne linéarité sur toute la plage de fonctionnement de l'amplificateur. Si l'amplificateur est réalisé avec des transistors bipolaires, l'entrée de commande pourra tre la base du transistor d'entrée, le collecteur et l'émetteur étant reliés l'un ou l'autre respectivement vers l'étage de sortie et à une source de courant. De mme, si l'amplificateur est réalisé avec des transistors MOS, par exemple en technologie CMOS, l'entrée de commande pourra tre la grille de commande, le drain et la source étant reliés l'un ou l'autre respectivement vers l'étage de sortie et à une source de courant. Pour une voie d'entrée donnée, la mise en circuit en parallèle sélectivement d'au moins un transistor de correction avec un transistor associé cette voie revient à modifier la caractéristiques de réponse de ce dernier. Cette réponse peut alors tre modifiée pour s'approcher de celle du transistor correspondant de l'autre voie d'entrée. On remarque que, dans la pratique, il peut en effet exister des différences de réponse significatives'entre les deux transistors d'entrée (qui forment une paire différentielle) en raison des tolérances inévitables lors des différentes étapes de fabrication. Ces différences sont à l'origine de la tension de décalage. Avantageusement, on prévoit au moins transistor de correction pour chacune des deux entrées de l'amplificateur opérationnel. Cette disposition permet de compenser des tensions de décalage tant négatives que positives. La caractéristique de réponse du ou des transistor (s) de correction sera choisie pour tre faible par rapport à la caractéristique de réponse de transistor corrigé correspondant. Autrement dit, pour un mme niveau de signal d'entrée, un transistor de correction produit vers l'étage de sortie un signal de valeur nettement plus faible que celle du transistor d'entrée. A titre d'exemple, la valeur du signal de sortie d'un transistor de correction est de l'ordre de 0,5 à 10% de celle du transistor d'entrée pour un mme signal d'entrée. De préférence, on prévoit pour une ou chaque entrée de l'amplificateur opérationnel un nombre n de transistors de correction, où n est un entier supérieur à 1, chacun pouvant tre indépendamment mis en circuit en parallèle avec le transistor auquel il est associé. Les signaux produits vers l'étage de sortie de chacun parmi ces n transistors sélectionnés pour tre mis en circuit se combinent de manière additive. Une mme entrée de commande permet de mettre en circuit un élément de correction associé à l'une ou l'autre des deux voies d'entrée de l'amplificateur opérationnel selon un état d'une entrée de sélection liée à des moyens de commutation. Dans un mode de réalisation avantageux, les n transistors de correction associés à une voie d'entrée n'ont pas tous la mme caractéristique de réponse. Cette disposition permet d'obtenir, par combinaison de plusieurs transistors mis en circuit, un signal de correction optimal. Avantageusement, les n transistors de correction associés à une entrée peuvent présenter une progression géométrique dans leur valeur de réponse. Cette progression peut notamment correspondre à une échelle de progression binaire. Dans ce cas, la progression des valeurs de réponse des n transistors commencera par la valeur la plus faible W comme suit : W, 2W, 4W,... 2n-lW. Cette loi de progression permet d'obtenir, par combinaison, toutes les valeurs de réponse entre W et 2n. W-1 par incréments de W. De préférence, la mise en circuit de chaque transistor de correction est réalisée par des moyens de commutations accessibles par des entrées commande extérieures. Il est possible de prévoir une entrée de commande individuelle pour chaque élément de correction. Dans un mode de réalisation préféré de l'invention, les moyens de commutation sont activés par des signaux binaires. De la sorte, il est possible de commander toutes les combinaisons possibles de mise en circuit des n éléments de commutation en présentant à chacune des n entrées de commande un bit respectif d'un mot binaire de n bits, ce mot pouvant provenir d'un registre. Dans ce cas, on attribuera avantageusement la progression du poids des bits en corrélation avec la progression des valeurs de réponse des n éléments de commutation. L'invention peut tre mise en oeuvre dans des amplificateurs opérationnels CMOS ayant une plage de tension d'entrée"rail-a-rail"permettant de traiter une amplitude de signal d'entrée allant de la tension d'alimentation basse Vss à la tension d'alimentation haute Vdd des transistors CMOS. Ces amplificateurs, connus en eux-mmes, utilisent pour chaque entrée deux transistors d'entrée formant chacun un élément d'une paire différentielle de transistors, l'une des paires étant de technologie NMOS, 1'autre étant de technologie PMOS. Dans ce cas figure, chacun des transistors NMOS et PMOS de l'une et/ou l'autre entrée pourra tre associé à un élément de correction selon les diverses dispositions précitées. La tension de décalage de chaque transistor de la paire est indépendante, ce qui donne une tension de décalage globale qui est dépendante du mode commun, et donc difficile à compenser par des techniques classiques. Avec l'invention, la compensation de décalage, réalisée indépendamment pour chaque transistor de la paire, devient relativement aisée. L'invention concerne également un circuit de correction de la tension de décalage d'un amplificateur opérationnel tel que décrit précédemment, caractérisé en ce qu'il comporte des moyens de détermination de la tension de sortie de l'amplificateur opérationnel, des moyens pour appliquer une tension de référence à l'une des entrées de l'amplificateur opérationnel, des moyens pour relier sélectivement les entrées de l'amplificateur opérationnel, et des moyens de programmation pour programmer la mise en circuit d'au moins un élément de correction de signal de l'amplificateur opérationnel. De préférence, les moyens de programmation comprennent un registre pouvant stocker des données pour programmer la mise en circuit d'au moins un élément de correction de signal sous forme de mot binaire, ce mot étant présenté en permanence à une voie de sortie du registre et pouvant tre chargé extérieurement lors d'un procédé de correction de la tension de décalage de l'amplificateur opérationnel. L'invention se prte à diverse techniques permettant de déterminer la bonne valeur de correction nécessaire. Dans un mode de mise en oeuvre préféré, la valeur correction du décalage est déterminée par itération de cycles comprenant une étape de mesure de la tension de décalage suivie d'une étape de sélection d'un ou de plusieurs éléments de correction mis circuit. Chaque nouveau cycle permet de se rapprocher de la valeur de correction idéale. Lorsque la sélection des éléments de correction est commandée par un mot binaire, ce dernier peut correspondre à une valeur stockée dans un registre, laquelle est mise à jour à chaque cycle. De la sorte, la dernière valeur obtenue à l'issue de la détermination de la valeur de correction du décalage sera gardée en permanence dans le registre. Il en résulte que cette détermination peut tre réalisée une seule fois, par exemple lors de la mise sous tension du circuit. La correction alors obtenue sera appliquée de manière continue pour maintenir à tout moment un fonctionnement optimal de l'amplificateur. Avantageusement, l'étape de mesure de la tension de décalage s'effectue en deux temps : premièrement on mesure la tension de sortie de l'amplificateur en configuration de suiveur de tension avec un rebouclage sur l'entrée inverseuse via une résistance d'une première valeur et une tension de référence appliquée sur l'entrée non-inverseuse. La tension de sortie exprime alors la tension'de référence moins la tension de décalage. Deuxièmement, on mesure la tension de sortie avec un rebouclage sur l'entrée inverseuse avec les deux entrées reliées entre elles. La tension de sortie exprime alors la tension de référence moins un multiple de la tension de décalage déterminé par la première valeur de résistance de rebouclage. Cette valeur étant connue, on obtient alors la valeur de la tension de décalage directement en termes d'un coefficient de la valeur de la tension de référence. D'autre avantages et caractéristiques de l'invention apparaîtront plus clairement à la lecture d'un mode de réalisation préféré, donné purement à titre d'exemple, par référence aux dessins annexés dans lesquels : -la figure 1, déjà décrite, est un schéma simplifié d'un amplificateur opérationnel réalisé en technologie CMOS ; -la figure 2, déjà décrite, est un schéma de principe d'un circuit classique de correction de la tension de décalage d'un amplificateur opérationnel basé sur l'échantillonnage et maintien ; -la figure 3, déjà décrite, est un schéma de principe d'un circuit classique de correction de la tension de décalage d'un amplificateur opérationnel basé sur un convertisseur analogique-numérique externe ; -la figure 4 est un schéma théorique de l'étage d'entrée d'un amplificateur opérationnel conforme à la présente invention ; -la figure 5 est un schéma simplifié d'un montage de l'amplificateur opérationnel de la figure 4 permettant de corriger la tension de décalage conformément à la présente invention ; La figure 4 représente l'étage d'entrée d'un amplificateur opérationnel conforme à la présente invention. Dans l'exemple, l'amplificateur est réalisé en technologie CMOS. L'étage d'entrée est constitué par un premier et un second transistors NMOS Ql et Q2 dont les grilles de commande sont reliées respectivement à l'entrée inverseuse EI (-) et à l'entrée non-inverseuse ENI (+). Ces deux transistors constituent une paire différentielle et sont analogues aux transistors Q1 et Q2 de la figure 1. Les drains des transistors Q1 et Q2 sont reliés communément à une source de courant constant SC1, qui peut tre réalisée par deux transistors PMOS montés en miroir de courant, à l'instar des transistors Q3 et Q4 de la figure 1. Les sources des deux transistors d'entrée Q1 et Q2 attaquent chacune une entrée complémentaire respective Vosl et Vos2 d'un circuit de sortie ou d'un circuit intermédiaire, selon un montage classique. Les transistors d'entrée Q1 et Q2 présentent des caractéristiques de gain qui sont sensées tre identiques en pratique. S'agissant de transistors MOS, ce gain est proportionnel, entre autres, à la largeur du canal source-drain. Dans l'exemple, on considérera que la largeur de canal source-drain de chacun des transistors Q1 et Q2 est de 128W, où W est une unité de largeur normalisée. Pour chaque transistor d'entrée Q1 et Q2, il est prévu un ensemble de transistors NMOS de correction, chacun pouvant tre mis sélectivement en circuit parallèlement au transistor d'entrée auquel il est associé, Q1 ou Q2. Ces transistors de correction ont le rôle de"trimmer"permettant d'équilibrer les caractéristiques de la paire différentielle en entrée. Dans 1'exemple, chaque transistor d'entrée Q1 et Q2 est associé à trois transistors de correction : les transistors repérés Ql-1, Q1-2 et Q1-3 étant associés au premier transistor d'entrée Q1 et les transistors repérés Q2-1, Q2-2 et Q2-3 étant associés au second transistor d'entrée Q2. On rappel que, de manière générale, lorsque deux transistors ou plus sont montés en parallèle, leur grilles de commande sont reliées ensemble, leur drains sont reliés ensemble et leur sources sont reliées ensemble. Dans l'exemple, le drain et la source de chaque transistor de correction Ql-l, Q1-2 et Q1-3 sont reliés en permanence respectivement avec le drain et la source du premier transistor d'entrée Q1 auquel ils sont associés. De mme, le drain et la source de chaque transistor de correction Q2-1, Q2-2 et Q2-3 sont reliés en permanence avec le drain et la source du second transistor d'entrée Q2 auquel ils sont associés. Les transistors de correction Q1-1, Q1-2 et Q1-3 ou Q2-1, Q2-2 et Q2-3 présentent chacun un gain très inférieur à celui des transistors de sortie Q1 et Q2. Ce gain est par ailleurs différent pour chacun des transistors de correction. Les transistors de correction étant réalisés par les mmes procédés de fabrication qu'utilisés pour les transistors d'entrée Q1 et Q2, les différences de gains sont obtenues en jouant sur la largeur du canal source-drain. Dans l'exemple, la largeur du canal source-drain de chacun des transistors de correction est établi comme suit : -transistors de correction Ql-l et Q2-1 : largeur de canal = 1W ; -transistors de correction Q1-2 et Q2-2 : largeur de canal = 2W ; et -transistors de'correction Q1-3 et Q2-3 : largeur de canal = 4W. On remarque que dans cet exemple, le gain des transistors de correction se situe entre 1/128sème à /28sème du gain du transistor d'entrée Q1 ou Q2. Par ailleurs, la progression de la largeur de canal-et donc des caractéristiques de gain-des transistors de correction correspond à une progression de 2n où n est égal à 1,2,3... La mise en circuit sélective des transistors de correction est réalisée par des ensembles de commutation S1, S2, S3 et S4 composés de commutateurs électroniques. Un premier ensemble de commutation S1 permet de mettre les transistors de correction Ql-l à Q1-3 sélectivement en parallèle avec le premier transistor d'entrée Q1 en complétant la connexion parallèle au niveau de la grille de commande. De meme, un deuxième ensemble de commutation S2 permet de mettre les transistors de correction Q2-1 à Q2-3 sélectivement en parallèle avec le second transistor d'entrée Q2 en complétant la connexion parallèle au niveau de la grille de commande. Les ensembles de commutation S1 et S2 sont identiques dans leur agencement et dans leur fonctionnement vis-à-vis de leur transistor d'entrée respectif Q1 et Q2. Aussi, par souci de concision, seul l'un de ces ensembles de commutation-S1-sera décrit en détail. L'ensemble de commutation SI est composé de six commutateurs électronique simples S1-la, Sl-lb, Sl-2a, Sl-2b, S2-3a et S3b. Ces commutateurs sont répartis en trois paires de commutateurs, chacune associée à un transistor de correction respectif Ql-l, Q1-2 et Q1-3. La paire de commutateurs associée au transistor de correction Q1-1 est constituée par un premier et un deuxième commutateurs S1-la et S1-lb. Le premier commutateur Si-la de cette paire permet de relier sélectivement la grille de commande du transistor de correction Chaque paire de commutateurs est commandée par un signal logique respectif B1, B2 et B3. Comme il sera expliqué plus loin, ces signaux logiques sont reliés à leur paire respective de commutateurs via un ensemble de commutation S3. Cet ensemble de commutation S3 permet d'ouvrir ou de fermer globalement l'accès des signaux logiques B1, B2 et B3 aux paires respectives de commutateurs Sl-2a, Sl-2b et Sl-3a, Sl-3b au moyen d'un signal externe de sélection Sel. Pour chaque paire de commutateurs, l'un des commutateurs est ouvert lorsque l'autre est fermé, et inversement, en fonction de l'état logique du signal logique de commande B1, B2, B3 correspondant. Lorsque le signal logique B1, B2 ou B3 est à l'état actif (par exemple à l'état logique 1 si on utilise une logique positive), le premier commutateur respectif S1-la, S1- 2a, ou S1-3a est fermé et le second commutateur respectif S1-lb, Sl-2b, ou S3b est ouvert. Dans ce cas, un état actif du signal B1, par exemple, provoque la connexion de la grille du transistor de correction Ql-l à l'entrée inverseuse EI de l'amplificateur. Le transistor de correction Ql-l est alors mis en circuit en parallèle avec le premier transistor d'entrée Q1. A l'inverse, lorsque le signal logique B1, B2 ou B3 est à l'état inactif, le premier commutateur respectif Sl-la, S1-2a, ou Sl-3a est ouvert et le second commutateur respectif Sl-lb, S1-2b, ou S3c est fermé. Dans ce cas, un état inactif du signal B1, par exemple, met le transistor de correction Ql-l hors circuit vis-à-vis du premier transistor Q1 en déconnectant la liaison entre la grille de commande de ce premier de l'entrée inverseuse EI, et en reliant à la place cette grille au drain. On remarque que pour chaque paire de commutateurs, le second commutateur Sl-lb, Sl-2b et Sl-3b a essentiellement pour rôle de ne pas laisser flottante la grille de commande du transistor de correction correspondant lorsque ce transistor est mis hors circuit. Lorsque le signal de sélection Sel commande la fermeture de l'ensemble de commutation S3, il devient possible de mettre individuellement en circuit chacun des transistors de correction Ql-l, Q1-2 et Q1-3 en parallèle avec le premier transistor d'entrée Ql de l'amplificateur, en fonction l'état actif des signaux binaires correspondant B1, B2 et B3. Comme expliqué précédemment, le deuxième ensemble de commutation S2, constitué par les paires de commutateurs Q2-la, Q2-lb, Q2-2a, Q2-2b et Q2-3a, Q2-3b est configuré de manière identique au premier ensemble de commutation S1 précité, les connexions étant alors vis-à-vis du second transistor d'entrée Q2 et de l'entrée non-inverseuse ENI. Cet ensemble de commutation S2 est par ailleurs associé à un quatrième ensemble de commutation S4 analogue au troisième ensemble de commutation S3 précité. Le quatrième ensemble de commutation S4 reçoit aussi les signaux binaires B1, B2 et B3 et le signal Sel précités, où ils ont des fonctions analogues à celles décrites par rapport au premier et troisième ensembles de commutation S1 et S3. Toutefois, le signal de sélection Sel commande l'ensemble de commutation S4 de manière complémentaire vis-à-vis du troisième ensemble de commutation S3. Autrement dit, lorsque le signal Sel est à un premier état logique, le troisième ensemble de commutation S3 et fermé, permettant aux signaux binaires B1, B2 et B3 d'activer leurs commutateurs respectifs du premier ensemble de commutation S1 alors que le quatrième ensemble de commutation S4 est ouvert, empchant les signaux binaires B1, B2 et B3 d'activer leurs commutateurs respectifs du deuxième ensemble de commutation S2. Inversement, lorsque le signal Sel est à un second état logique, le quatrième ensemble de commutation S4 et fermé, permettant aux signaux binaires B1, B2 et B3 d'activer leurs commutateurs respectifs du deuxième ensemble de commutation S2 alors que le troisième ensemble de commutation S3 est ouvert, empchant les signaux binaires B1, B2 et B3 d'activer leurs commutateurs respectifs du premier ensemble de commutation S1. Cette commutation complémentaire est réalisée par un inverseur logique 12 en série entre l'entrée de commande du quatrième ensemble de commutation S4 et l'arrivée du signal Sel. Les signaux binaires B1, B2 et B3, assimilables à des bits respectifs d'un mot binaire, permettent ainsi de mettre parallèlement en circuit toute combinaison des transistors de correction associés à l'un ou l'autre des transistors d'entrée Q1 et Q2 (selon la valeur binaire du signal Sel). Dans l'exemple, la correspondance entre l'état actif des bits B1-B3 et la modification de la largeur effective du transistor d'entrée Q1 ou Q2, grâce à la mise en circuit des transistors de correction, est la comme suit : -bit B1 actif : + 4W (= bit de poids le plus fort) -bit B2 actif : + 2W -bit B3 actif : + 1W (= bit de poids le moins fort) Ainsi, il est possible d'augmenter la largeur effective du canal source drain de l'un des transistors d'entrée Q1 ou Q2 d'un valeur de 1W jusqu'à 15W par incréments de 1W en inscrivant sur les bits B1-B3 des mots binaire allant de 0 à 15. La figure 5 est un schéma d'un exemple de montage de l'amplificateur opérationnel 11 de la figure 4 permettant une correction de la tension de décalage en sortie par commande de la mise en circuit des transistors de correction au moyen des bits B1-B3 et du signal de sélection Sel. Dans l'exemple, l'amplificateur opérationnel 11 est fonctionnellement intégré à un circuit CMOS comprenant des étages de conversion analogiquenumérique sur plusieurs canaux. Les éléments représentés comprennent une partie de l'une des voies de conversion analogique-numérique, située autour de l'amplificateur opérationnel 11. L'amplificateur opérationnel 11 est ici monté en configuration classique de suiveur de tension. Ainsi, la sortie S de l'amplificateur est reliée à son entrée inverseuse EI par une boucle 14 comportant des moyens résistifs. Dans le cas considéré, les moyens de résistifs sont réalisés par un ensemble de 15 résistances ayant des valeurs allant de R à 15R par incrément de R, montées en parallèle. (Pour des raisons de simplification, les résistances sont repérées par leur valeur, et seulement la première résistance R et la dernière résistancel5R sont représentées.) Chacune des 15 résistances peut tre mise sélectivement en circuit dans la boucle 14 grâce à un interrupteur SR1 à SR15 monté en série avec sa résistance respective. La valeur de R peut tre fixée à environ 2kOhm. Ces interrupteurs SR1-SR15 sont commandés par des signaux de programmation de résistance PR provenant, par exemple, d'une unité centrale (non-représentée). De manière connue, la valeur de résistance ainsi sélectionnée pour la boucle 14 permet de régler le gain de l'amplificateur, ce gain étant proportionnel à la résistance de la boucle. Ces moyens résistifs sont utilisés classiquement pour permettre la programmation du gain de l'amplificateur opérationnel. D'autres montages au niveau de la boucle 14 peuvent tre utilisés pour déterminer la valeur de la tension de décalage selon la destination finale du circuit. L'entrée inverseuse EI de l'amplificateur 11 est également reliée à un terminal d'entrée externe de signal SEI via une résistance Ri d'une valeur de R. Ohms. Cette entrée externe SEI peut tre sélectivement déconnectée de l'amplificateur 11 grâce à un interrupteur S5 en série entre cette entrée et la résistance R1. L'entrée non-inverseuse ENI de l'amplificateur opérationnel 11 est reliée, via une résistance R2 d'une valeur de R. Ohms, soit à une entrée de signal extérieur SENI, soit à une tension de référence Vréf, grâce à un commutateur S6. L'entrée ENI peut aussi tre sélectivement reliée à l'entrée inverseuse EI de l'amplificateur 11 via la résistance R1, grâce à un interrupteur S7 monté en série entre l'entrée noninverseuse et le terminal de la résistance R1 à l'opposé de celui relié directement à l'entrée inverseuse. La sortie S de l'amplificateur 11 est amenée à un convertisseur analogique-numérique 18 ayant une résolution suffisante, par exemple de huit bits, pour permettre de mesurer une tension de décalage de quelques millivolts. Les entrées B1, B2 et B3 de l'amplificateur opérationnel 11 sont reliées à la sortie d'un registre 20 permettant de présenter un mot binaire sur trois bits respectifs en fonction de données DC fournies extérieurement. Les bits de poids le plus fort et le plus faible du mot de sortie du registre 20 sont fournis respectivement aux entrées B1 et B3. Le registre 20 est configuré de manière à pouvoir stocker et présenter en sortie en permanence la valeur du mot binaire stocké tant que celui-ci n'est pas mis à jour par de nouvelles données DC. L'entrée Sel de l'amplificateur 11 est reliée à une sortie binaire de sélection commandée par une unité centrale. La correction de la tension de décalage de l'amplificateur 11 est réalisée de la manière suivante. On procède d'abord à une étape de mesure de la tension de décalage Vdcal de l'amplificateur opérationnel 11 en utilisant un algorithme exécuté en deux temps. Durant cette étape de mesure, on déconnecte l'entrée inverseuse EI de l'amplificateur 11 de son entrée extérieure SEI en commandant l'ouverture de l'interrupteur S5. On relie l'entrée non-inverseuse ENI de l'amplificateur 11 à la tension de référence Vréf au moyen du commutateur S6. Au niveau de la boucle 14, on ferme l'interrupteur SR1 et l'interrupteur SR15 de manière à ce que les résistances RI et R15 soient toujours présentes dans la boucle 14. Ces conditions de commutation sont maintenues durant toute la procédure de mesure et de correction. Les données DC fournies au registre 20 établissent initialement des valeurs aux bits B1-B3 telles que tous les transistors de correction Q1-1, Q1-2, Q1-3 ou Q2-1, Q2-2, Q2-3 sont hors circuit vis-à-vis de leur transistor d'entrée Q1 ou Q2 (par exemple en mettant tous le bits à l'état 0 en logique positive). Dans un premier temps, on vise à établir à la sortie S de l'amplificateur 11 une tension représentative de la différence entre la tension de référence Vréf et la tension de décalage Vdécal. Pour ce faire, on sépare les entrées inverseuse EI et noninverseuse ENI de l'amplificateur en ouvrant le commutateur S7. Cette configuration met l'amplificateur opérationnel 11 dans un montage en suiveur. La tension du signal de sortie V1 dans ces conditions est alors : V1 = Vréf-Vdécal (1). Cette tension V1 est mesurée sous forme de valeur numérique obtenue à la sortie du convertisseur analogique-numérique 18. Dans un deuxième temps, on maintient les conditions de mesure qui donnent la valeur V1, sauf que l'on relie les entrées inverseuse EI et non-inverseuse ENI de l'amplificateur via la résistance R1, en fermant le commutateur S7. La tension de sortie V2 dans ces conditions, obtenue à la sortie du convertisseur analogiquenumérique 18, est alors : V2 = Vréf-16 x Vdécal (2) En soustrayant l'équation (1) de l'équation (2), on obtient : V2-V1 = 15 x Vdécal ; d'où : Vdécal = (V2-Vl)/15....... (3) On remarque que la valeur de tension de décalage Vdécal ainsi obtenue est indépendante d'une part de la tension de référence Vréf et d'autre part d'une éventuelle erreur systématique dans la valeur de tension déterminée à partir du convertisseur analogique-numérique 18. Après l'étape de mesure, on procède à une étape de correction visant à réduire autant que possible la tension de décalage Vdécal. Pour ce faire, on utilise une approche itérative selon laquelle on obtient, par approximations successives, les valeurs des bits B1, B2 et B3 qui donnent la correction optimale à l'un des transistors d'entrée Q1 ou Q2. La première mesure de la tension de décalage permet de déterminer, en fonction de la polarité de cette tension, sur lequel des transistors d'entrée Q1 ou Q2 de la paire différentielle il est nécessaire d'agir en augmentant la largeur effective de son canal source-drain, comme expliqué plus haut. Si la tension de décalage est positive, on agit sur le transistor d'entrée Q1 reliée à l'entrée inverseuse EI. Dans ce cas, on met le signal le signal de sélection Sel dans le premier état logique pour fermer les commutateurs du troisième groupe de commutateurs S3 et ouvrir'les commutateurs du quatrième groupe de commutateurs S4. A l'inverse, si la tension de décalage est négative, on agit sur le transistor d'entrée Q2 reliée à l'entrée non-inverseuse ENI. Dans ce cas, on met le signal de sélection Sel dans le deuxième état logique pour fermer les commutateurs du quatrième groupe de commutateurs S4 et ouvrir les commutateurs du troisième groupe de commutateurs S3. On supposera, pour illustrer 1'exemple, que la tension décalage Vdécal est positive, de sorte que l'on mettra parallèlement en circuit un ou plusieurs des transistors Q1-1, Q1-2 et Q1-3 afin d'augmenter sélectivement le gain effectif du transistor d'entrée Q1. Dans ce cas, on met le signal de sélection Sel dans le premier état logique. On tente d'abord une correction en mettant parallèlement en circuit avec le transistor Q1 le transistor de correction Q1-3, ce transistor ayant la largeur de canal 4W. Les autres transistors de correction Q1-1 et Q1-2 restent hors circuit. Cette configuration de connexion est obtenue en inscrivant dans le registre 20 les valeurs de bit B1 = 1, B2 = B3 = 0 au moyen des données d'entrée DC. Dans ce cas, la largeur effective du canal source-drain du transistor Q1 est de 128W + 4W, soit 132W. Ensuite, on répète l'étape de mesure de tension de décalage pour obtenir, de la mme manière qu'expliquée précédemment, une nouvelle valeur V'décal, celle-ci étant déduite de l'équation (3). On compare cette nouvelle valeur V'décal avec la valeur Vdécal obtenue précédemment. Si, d'après cette comparaison, il s'avère que la correction venant d'tre effectuée a sur-compensé la tension de décalage Vdécal, tel que constaté par un changement de signe cette valeur, on modifie la correction en inscrivant une nouvelle valeur dans le registre 20 qui donne une plus faible augmentation de gain au transistor Q1. Ceci est réalisé en augmentant la largeur effective du canal source-drain du transistor Q1 d'une valeur inférieure à 4W, par exemple en mettant le transistor de correction Q1-3 hors circuit et en mettant en circuit le transistor-Q1-1 (largeur canal source-drain de 1W). Dans ce cas, la nouvelle valeur inscrite dans le registre 20 sera B1 = B2 = 0, B3 = 1. En revanche, s'il s'avère que la correction venant d'tre effectuée a sous-compensé la tension de décalage Vdécal, on modifie la correction en inscrivant une nouvelle valeur dans le registre 20 qui donne une plus grande augmentation de gain au transistor Q1, en augmentant la largeur effective du canal source-drain d'une valeur supérieure à 4W. Ceci est réalisé, par exemple, en gardant le transistor de correction Q1-3 en circuit et en mettant également en circuit le transistor Q1-2 (largeur canal source-drain de 2W). Dans ce cas, la nouvelle valeur inscrite dans le registre 20 sera B1 = 0, B2 = B3 = 1. On répète les étapes de mesure et de correction décrites jusqu'à ce que l'on converge vers une combinaison de valeurs de bits B1, B2, B3 qui confère la correction optimale. Cette combinaison sera stockée et présentée en permanence à la sortie de registre 20 en tant que dernière valeur inscrite. De la sorte, la compensation de la tension de décalage ainsi réalisée est permanente. Il n'est nullement besoin de rafraîchir la compensation du décalage, comme dans le cas des techniques de l'art antérieur. Bien entendu, le procédé de mesure et correction s'applique mutatis mutandis dans le cas d'une compensation au niveau du deuxième transistor d'entrée Q2. On note que l'exemple de mode de réalisation venant d'tre décrit s'intègre à un montage prévu pour un fonctionnement de l'amplificateur opérationnel 11 en mode normal. Les seuls éléments spécifiques pour l'étape de mesure et de correction comprennent le convertisseur analogique-numérique 18, une source de tension de référence (souvent déjà présente dans des montages d'amplificateurs), un registre à 2n bits (n = 3 dans l'exemple), les transistors de correction Q1-1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3 et les ensembles de commutation S1-S4. La surface de substrat que nécessite ces éléments additionnels est faible par rapport à la surface occupée par 1'ensemble de l'amplificateur opérationnel 11. Par ailleurs, ces éléments additionnels peuvent permettre de réduire la surface nécessaire pour le montage de la paire différentielle des transistors Q1 et Q2. En effet, cette paire de transistors nécessite normalement une configuration qui consomme une superficie de substrat importante. Cette configuration peut tre allégée grâce à l'utilisation du mécanisme de compensation de valeur de décalage venant d'tre décrit. L'homme du métier comprendra qu'il est aisé d'extrapoler cet exemple avec un nombre n de transistors de correction différent de trois pour chaque transistor d'entrée. L'invention peut tre mise en oeuvre avec les amplificateurs opérationnels CMOS du type dit"rail-àrail", conçus pour accepter des amplitudes de tension d'entrée allant de la tension d'alimentation haute Vdd à la tension d'alimentation basse Vss. Dans ce cas, comme il est bien connu, chaque transistor d'entrée Ql'et Q2 formant une paire différentielle est doublé. Plus précisément, l'amplificateur opérationnel présente deux paires différentielles de transistors fonctionnant en parallele, chacune formée de premier et second transistors. L'entrée inverseuse de l'amplificateur est reliée à la grille de commande du premier transistor de chaque paire, et l'entrée non-inverseuse est reliée à la grille de commande du second transistor de chaque paire. Une première paire différentielle de transistors est réalisée avec des transistors NMOS et permet de traiter les tensions de noeud commun entre environ 1V et Vdd. Une seconde paire différentielle de transistors est réalisée avec des transistors PMOS et permet de traiter les tensions de noeud commun entre la tension de masse et Vdd-iV. La tension de décalage est indépendante pour les deux paires différentielles de transistors. Conformément à la présente invention, il est possible de prévoir les dispositions de correction, par exemple telles que décrites par référence aux figures 4 et 5 pour le cas d'une seule pair différentielle, séparément pour chacune des paires différentielles. De la sorte à chaque paire différentielle sera associé des éléments de correction, par exemple sous forme de transistors de correction ("trimmers") pouvant tre mis en parallèle sélectivement avec son transistor d'entrée associé. Pour la mesure de la tension de décalage, il suffit simplement d'utiliser deux tensions de référence différentes : l'une inférieur à 1V (pour inhiber la paire différentielle de transistors NMOS), et l'autre supérieur à Vdd-1V (pour inhiber la paire différentielle de transistors PMOS). La présente invention permet de nombreuses variantes tout en restant dans le cadre des revendications. On retiendra notamment que les éléments de correction interne de l'amplificateur sont réalisables par des composants autres que des transistors, ceux-ci pouvant tre par exemple des résistances permettant de réaliser une charge programmable au niveau d'une entrée ou à un autre point approprié de l'amplificateur. Par ailleurs, il est possible de concevoir de manière équivalente des montages d'éléments de correction autrement que selon une configuration en parallèle. Dans l'exemple, les éléments de correction, sous forme de transistors pouvant tre mis sélectivement en parallèle, sont associés aux (ou à l'un des) transistors d'entrée. Cependant, l'homme du métier comprendra qu'il est envisageable de prévoir des éléments de correction en association avec une autre partie de l'amplificateur, par exemple au niveau d'un étage intermédiaire ou de sortie, de manière à permettre de corriger la tension de décalage de manière analogue. Enfin, les enseignements qui viennent d'tre donnés sont aisément transposables à tout type d'amplificateurs opérationnels, qu'ils soient réalisés avec des transistors bipolaires ou avec des transistors à effet de champ. REVENDICATIONS 1. Amplificateur opérationnel (11) comprenant une voie d'entrée inverseuse (EI) et une voie d'entrée non-inverseuse (ENI), chacune commandant au moins un transistor d'entrée respectif (Q1, Q2), et une sortie (S) destinée à fournir une tension en fonction d'une différence de potentiel sur ces deux entrées, caractérisé en ce qu'il comporte en outre, en association avec l'une au moins des voies d'entrée (EI, ENI), au moins un élément de correction de signal (Q1- 1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3) pouvant tre mis en circuit sélectivement pour ajouter un signal de correction de la tension de décalage au signal fourni vers l'étage de sortie afin de rééquilibrer les caractéristiques des deux voies d'entrée. 2. Amplificateur opérationnel (11) selon la revendication 1, caractérisé e ce que le ou chaque élément de correction (Q1-1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3) est agencé de manière à agir sélectivement au niveau de l'un au moins des transistors d'entrée (Q1, Q2). 3. Amplificateur opérationnel (11) selon la revendication 1 ou 2, caractérisé en ce que le ou chaque élément de correction est constitué par un transistor de correction (Q1-1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3) pouvant tre mis en circuit sélectivement en parallèle avec un transistor d'entrée respectif (Q1, Q2). 4. Amplificateur opérationnel (11) selon la revendication 3, caractérisé en ce que la caractéristique de réponse du ou des transistor (s) de correction (Q1-1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3) est faible par rapport à la caractéristique de réponse du transistor corrigé correspondant (Q1, Q2), la valeur du signal de sortie d'un transistor de correction étant de l'ordre de 0,5 à 10% de celle du transistor d'entrée pour un mme signal d'entrée. 5. Amplificateur opérationnel (11) selon la revendication 3 ou 4, caractérisé en ce que la ou chaque entrée (EI, ENI) comprend un nombre n de transistors de correction (Q1-1, Q1-2, Q1-3, Q2-1, Q22, Q2-3), où n est un entier supérieur à 1, chacun pouvant tre indépendamment mis en circuit en parallèle avec le transistor auquel il est associé (Q1, Q2), les n transistors de correction associés à une voie d'entrée n'ayant pas tous la mme caractéristique de réponse. 6. Amplificateur opérationnel (11) selon la revendication 5, caractérisé en ce que les n transistors de correction (Q1-1, Q1-2, Q1-3, Q2-1, Q22, Q2-3) associés à une entrée (EI, ENI) présentent une progression géométrique dans leur valeur de réponse correspondant à une échelle de progression binaire. 7. Amplificateur opérationnel (11) selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il comporte des moyens de mise en circuit de chaque élément de correction (Q1-1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3), ces moyens étant réalisés par des moyens de commutations (S1, S2, S3, S4) accessibles par des entrées commande extérieures à l'amplificateur opérationnel (11). 8. Amplificateur opérationnel (11) selon la revendication 7, caractérisé en ce que les moyens de commutation (S1, S2, S3, S4) comportent des entrées destinées à tre activées par des signaux binaires (B1, B2, B3, Sel). 9. Amplificateur opérationnel (11) selon la revendication 8, caractérisé en ce que les signaux binaires comprennent un mot binaire dont chaque bit (B1, B2, B3) constitue un signal binaire permettant de commander la mise en circuit d'un élément de correction respectif (Q1-1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3). 10. Amplificateur opérationnel (11) du type CMOS permettant de traiter une amplitude de signal d'entrée allant de la tension d'alimentation basse Vss à la tension d'alimentation haute Vdd de l'amplificateur, comprenant pour chaque voie d'entrée (EI, ENI) deux transistors d'entrée formant chacun un élément d'une paire différentielle de transistors, l'une des paires étant de technologie NMOS, l'autre étant de technologie PMOS, caractérisé en ce que chacun des transistors NMOS et PMOS de l'une et/ou l'autre entrée est associé à au moins un élément de correction de signal (Q1-1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3) pouvant tre mis en circuit sélectivement pour ajouter un signal de correction de la tension de décalage au signal fourni vers l'étage de sortie afin de rééquilibrer les caractéristiques des deux voies d'entrée. 11. Circuit de correction de la tension de décalage d'un amplificateur opérationnel selon l'une quelconque des revendications 1 à 10, caractérisé en ce qu'il comporte des moyens (18) de détermination de la tension de sortie de l'amplificateur opérationnel, des moyens (S6) pour appliquer une tension de référence (Vréf) à l'une (ENI) des entrées de l'amplificateur opérationnel, des moyens (S7) pour relier sélectivement les entrées (EI, ENI) de l'amplificateur opérationnel, et des moyens de programmation (20) pour programmer la mise en circuit d'au moins un élément de correction de signal (Ql-l, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3) de l'amplificateur opérationnel. 12. Circuit selon la revendication 11, caractérisé en ce que les moyens de programmation comprennent un registre (20) pouvant stocker des données pour programmer la mise en circuit d'au moins un élément de correction de signal (Q1-1, Q1-2, Q1-3, Q2-1, Q2-2, Q2-3) sous forme de mot binaire, ce mot étant présenté en permanence à une voie de sortie du registre et pouvant tre chargé extérieurement lors d'un procédé de correction de la tension de décalage de l'amplificateur opérationnel. 13. Procédé de correction de la tension de décalage de l'amplificateur selon l'une quelconque des revendications 1 à 10, selon lequel la valeur correction du décalage est déterminée par itération de cycles comprenant une étape de mesure de la tension de décalage (Vdécal) suivie d'une étape de sélection d'un ou de plusieurs éléments de correction (Q1-1, Q1-2, Q1- 3, Q2-1, Q2-2, Q2-3) pour programmer la mise en circuit d'au moins un élément de correction de signal. 14. Procédé selon la revendication 13, caractérisé en ce que l'étape de mesure de la tension de décalage s'effectue en deux temps : -premièrement on mesure la tension de sortie (Vdécal) de l'amplificateur opérationnel (11) en configuration de suiveur de tension avec un rebouclage sur l'entrée inverseuse via une boucle (14) ayant une résistance (R, 15R) d'une première valeur et avec une tension de référence (Vréf) appliquée sur l'entrée noninverseuse (ENI), la tension de sortie exprimant une différence entre la tension de référence et la tension de décalage ; deuxièmement, on mesure la tension de sortie (Vdécal) avec les entrées inverseuse (EI) et noninverseuse (ENI) reliées entre elles, la tension de sortie exprimant la tension de référence (Vréf) moins un multiple de la tension de décalage déterminé par la valeur de résistance de rebouclage.