FR 2786569 A1 20000602 FR 9815149 A 19981127 CIRCUIT DE TEST DE CELLULES EEPROM La présente invention concerne le domaine du test des circuits intégrés et en particulier le test de cellules EEPROM. De nombreux circuits électroniques utilisent des cellules inscriptibles et effaçables électriquement (EEPROM) pour stocker des données de manière temporaire. La figure 1 représente le schéma de principe d'une cellule EEPROM 10, qui comprend un transistor MOS à canal N 12 dont la source 13'est connectée au drain 13"d'un transistor MOS à grille flottante 14. Lorsqu'on dispose plusieurs cellules 10 selon une matrice, le drain 16 et la grille 18 d'un transistor 12 sont par exemple respectivement connectés à une ligne de bit et une ligne de mot. La source du transistor 14 est connectée à une borne de référence 20. La grille de commande 22 est reliée à une ligne de commande 23. La grille flottante est désignée par la référence 24. Les figures 2A et 2B représentent respectivement une vue de dessus et une vue en coupe d'un exemple de réalisation d'une cellule EEPROM 10. De mmes références désignent de mmes éléments qu'en figure 1. La cellule 10 est formée sur un substrat 11 faiblement dopé de type P. La grille du transistor 12, en silicium polycristallin, s'étend au-dessus d'une zone séparant deux régions dopées de type N, constituant le drain 16 et la source 13'du transistor 12. La grille 18 est séparée du substrat 11 par de l'oxyde de silicium 11'. La grille flottante 24 du transistor 14, en silicium polycristallin, comprend une partie principale qui s'étend au-dessus d'une région fortement dopée de type N constituant la grille de commande 22. La partie principale de la grille flottante est séparée de la zone 22 par un oxyde 22'. La grille flottante 24 comprend en outre deux"doigts"issus de la partie principale. Un premier doigt s'étend au-dessus d'une zone séparant deux régions dopées de type N constituant le drain 13"et la source 20 du transistor 14. Un deuxième doigt s'étend au-dessus d'une région 25 fortement dopée de type N, reliée au drain 13". Une zone d'oxyde mince 26 est située entre le deuxième doigt de la grille flottante 24 et la région 25, ce qui constitue une capacité tunnel C2 entre le drain 13"et la grille flottante 24. L'écriture d'une information dans la cellule 10 correspond à l'injection de charges dans la grille flottante 24 à travers la capacité tunnel C2 par effet Fowler-Nordheim. Le fonctionnement de la cellule 10 est classique et ne sera pas décrit ici plus avant. La figure 3 représente de manière schématique une partie d'une plaquette de semiconducteur sur laquelle ont été fabriquées plusieurs puces 27 comportant chacune un grand nombre de cellules EEPROM 10. Les puces 27 sont séparées par des zones de découpe de puce. Il est important avant de commercialiser chacune des puces 27 de tester la qualité de l'ensemble de ses cellules EEPROM 10. En particulier, on cherche à tester la qualité et la résistance au vieillissement de 1'ensemble des capacités tunnel C2 des cellules EEPROM 10. En effet, l'oxyde des capacités tunnel est très mince et sa qualité est critique pour le fonctionnement des cellules. Si pour une raison quelconque, par exemple une mauvaise fabrication, l'oxyde tunnel d'au moins une des capacités C2 d'une cellule 10 d'un circuit 11 présente un défaut, l'oxyde pourra se percer et développer un court circuit après plusieurs écritures et lectures, et rendre le circuit 27 non-fonctionnel. Un procédé classique pour vérifier le bon vieillissement de l'ensemble des capacités tunnel C2 consiste à effectuer un grand nombre d'écritures et de lectures dans chacune des cellules 10. Ce type de test est extrmement coûteux et il peut entraîner une dégradation des structures testées. Un autre procédé consiste à réaliser des cellules de test identiques aux cellules mémoire et à tester le vieillissement sur celles-ci. Cependant, si on limite le nombre de cellules de test, les résul- tats obtenus sont peu fiables. En effet, si la probabilité du défaut est faible, l'analyse des performances d'une petite quantité de cellules de test est insuffisante pour prévoir celles d'un grand nombre de cellules mémoire. Il est possible d'accroître la valeur de ce test en augmentant le nombre de cellules de test, mais la place prise par les cellules de test devient importante, ce qui est coûteux. On se retrouve ainsi actuellement dans l'impossibilité d'effectuer un test qui reflète convenablement la qualité de l'oxyde tunnel de l'ensemble des transistors à grille flottante d'une mémoire EEPROM d'une puce. Un objet de la présente invention est de prévoir une cellule de test qui permette de donner une indication fiable de la qualité de l'ensemble des cellules EEPROM d'une puce. Un autre objet de la présente invention est de prévoir une telle cellule de test qui puisse tre mise en oeuvre sans accroissement de la taille de la puce et sans surcoût notable. Pour atteindre ces objets, la présente invention prévoit un circuit de test réalisé sur une plaquette de silicium comprenant une pluralité de cellules identiques dont chacune comporte une capacité élémentaire de caractéristiques données, qui comprend une capacité de test de mmes caractéristiques que chaque capacité élémentaire et de surface au moins égale à la somme des surfaces des capacités élémentaires. Selon un mode de réalisation de la présente invention, chaque cellule comporte plusieurs capacités élémentaires de types distincts, et le circuit de test comprend un nombre de capacités de test égal au nombre de capacités élémentaires de chaque cellule, chaque capacité de test ayant les mmes caractéristiques que les capacités élémentaires d'un type donné, les capacités de test étant connectées entre elles comme les capacités élémen- taires. Selon un mode de réalisation de la présente invention, le circuit de test est réalisé sur une plaquette dont les cellules sont des cellules mémoire inscriptibles et effaçables électriquement, comprenant chacune trois capacités élémentaires correspondant à une capacité entre les grilles flottante et de commande connectée en série avec une capacité tunnel, elle-mme connectée en parallèle avec une capacité entre grille flottante et substrat, et qui comprend trois capacités de test. Selon un mode de réalisation de la présente invention, le circuit de test est situé sur une zone de la plaquette dans laquelle on pratique une découpe de séparation des puces. Selon un mode de réalisation de la présente invention, le circuit de test est reproduit plusieurs fois sur la plaquette selon une répartition homogène. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, représente le schéma électrique de principe d'une cellule EEPROM ; les figures 2A-2B, décrites précédemment, représentent des vues de dessus et en coupe d'une cellule EEPROM ; la figure 3, décrite précédemment, illustre l'implantation sur une plaquette de semiconducteur de circuits comprenant des cellules EEPROM ; La figure 4 représente un schéma équivalent des capacités du transistor à grille flottante de la figure 1 ; la figure 5 représente une vue de dessus schématique d'un mode de réalisation d'un circuit de test selon la présente invention ; la figure 6 représente une vue en coupe du circuit de la figure 5 ; et la figure 7 illustre le mode de test du circuit des figures 5 et 6. Selon un premier aspect de l'invention, on implante, dans la zone de découpe d'une puce comportant un grand nombre de composants dont chacun comporte une capacité tunnel, une capacité de test ayant des caractéristiques identiques à celles de chacune des capacités tunnel de la puce mais une surface beaucoup plus grande. Chaque élément (isolant, électrodes, etc.) de la capacité de test est fabriqué en mme temps que 1'élément correspondant des capacités tunnel de la puce. La surface de l'oxyde tunnel de la capacité de test est de préférence au moins égale à la somme des surfaces des oxydes tunnel de la puce. Ainsi, statistiquement, s'il existe un défaut dans une cellule de la puce, il existera un défaut en un point de la capacité de test. Le test consiste à injecter de manière répétée dans la capacité de test une quantité de charges correspondant à la somme des charges traversant en fonctionnement 1'oxyde de chacune des capacités tunnel de la puce, et à étudier le vieillissement de l'oxyde de la capacité de test. Les injections de charges répétées entraînent un percement de l'oxyde tunnel de la capacité de test si celle-ci présente le moindre défaut. Ainsi, si la capacité de test n'est pas détériorée après un nombre prédéterminé de cycles de test, il n'existe statistiquement pas de raison pour que la capacité tunnel de l'une des cellules mémoire de la puce adjacente présente un défaut. Cependant, lors du test, on observe qu'il est difficile de reproduire dans la capacité de test les conditions de fonctionnement des capacités des composants. On rencontre notamment des problèmes pour appliquer et mesurer des signaux de test avec les mmes impédances que les signaux appliqués aux cellules réelles. De tels problèmes peuvent entraîner un percement de l'oxyde tunnel de la capacité de test mme en l'absence de défauts. Selon un deuxième aspect de l'invention, on implante à proximité d'une puce comportant un grand nombre de transistors à grille flottante autant de capacités de test qu'il y a de capacités élémentaires dans le circuit capacitif équivalent de l'un quelconque des transistors à grille flottante. Chaque capacité de test a les mmes caractéristiques que la capacité correspondante du circuit capacitif équivalent de l'un quelconque des transistors à grille flottante. Comme précédemment, chaque élément (électrode, isolant, etc.) des capacités de test est fabriqué en mme temps que les mmes éléments des capacités correspondantes de la puce. De mme, la surface de l'oxyde de chaque capacité de test est de préférence au moins égale à la somme des surfaces des oxydes des capacités correspondantes de la puce. De plus, les capacités de test sont connectées entre elles comme le sont les capacités correspondantes du circuit capacitif équivalent de l'un quelconque des transistors à grille flottante. Le circuit de test ainsi formé reste de taille suffisamment réduite pour tre implanté dans la zone de découpe de la puce. Il permet notamment de tester l'oxyde tunnel dans des conditions très proches de celles du fonctionnement normal des cellules du circuit. Les mmes références représentent les mmes éléments dans les figures suivantes. La figure 4 représente le schéma électrique du circuit capacitif équivalent d'un transistor à grille flottante 14. Une capacité Cl entre la grille flottante 24 et la grille de commande 22 est reliée à la capacité tunnel C2 décrite précédemment, comprise entre la grille flottante 24 et le drain 13". La grille flottante 24 est également reliée au substrat 11 du transistor 14 par une capacité C3. Les figures 5 et 6 représentent une vue de dessus simplifiée et une vue en coupe d'un circuit de test 29 situé dans la zone de découpe d'une puce 27 comprenant un grand nombre de cellules 10 dont chacune correspond au circuit équivalent de la figure 4. Le circuit 29 comporte une capacité Cl'connectée en série avec deux capacités C2'et C3'connectées en parallèle. On appelle G le noeud situé entre la capacité Cil et les capacités C2'et C3'. Le noeud G équivaut à la grille flottante 24 des transistors 14. Le noeud G peut tre accessible, contrairement à la grille flottante d'un transistor 14, ce qui facilite les mesures de test. Le circuit de test 29 permet de reproduire directement les tensions et les courants qui sont appliqués aux capacités de l'ensemble des cellules mémoire 10 de la puce 27 en fonctionnement normal, puis de mesurer l'effet de ces tensions et courants sur les capacités. Chacun des éléments des capacités C1', C2'et C3'est formé en mme temps que les éléments correspondants des capacités respectives Cl, C2, C3. Notamment la couche diélectrique de chacune des capacités C1', C2', C3'est respectivement identique à la couche diélectrique de chacune des capacités C1', C2', C3'. Par contre la surface du diélectrique de chacune des capacités C1', C2', C3'est beaucoup plus grande que celle de chacune des capacités élémentaires. Par exemple, la surface du diélectrique de la capacité Cl'est égale à la somme des surfaces de diélectrique de chacune des capacités Cl des cellules d'une puce ; et les surfaces des capacités C2'et C3' sont dans la mme proportion par rapport à celles des capacités C2 et C3. Comme on le voit mieux en figure 6, la capacité C1'est formée d'une couche de silicium polycristallin G qui s'étend, isolée par une couche d'oxyde 22', au-dessus d'un caisson 28 fortement dopé de type N. La capacité C2'est formée par la couche G qui s'étend, isolée par une couche d'oxyde tunnel 26, au-dessus d'un caisson 30 fortement dopé de type N. La capacité C3'est formée par la couche G qui s'étend, isolée par une couche d'oxyde 11', au-dessus du substrat 11 de la puce. Les oxydes 22', 26 et 11'sont formés en mme temps respectivement dans les capacités C1', C2'et C3'et Cl, C2 et C3. A titre d'exemple, l'oxyde 22'peut tre épais de 15 à 30 nm et l'oxyde 26 épais de moins de 10 nm. L'oxyde 11 est généralement du mme ordre d'épaisseur que l'oxyde 22'. En pratique, la cellule de test 29 a une taille suffisamment réduite pour tre placée dans la zone de découpe séparant deux puces 27. On peut ainsi réaliser une cellule de test 29 pour chaque puce de circuit de mémoire 27. La figure 7 représente une tension VC1 I-VC2'appliqa6e selon un mode de test entre le caisson 30 et le caisson 28, et la tension de grille VG résultante. On fait croître selon une rampe la tension entre le caisson 28 et le caisson 30, c'est à dire la valeur absolue de la différence de tension Vcl,-Vc2,. La tension VG de la grille flottante croît par couplage capacitif jusqu'à une première tension de seuil Vt. On a alors, par effet de Fowler-Nordheim, une injection de charges dans la capacité C2'et une chute de la tension de grille VG jusqu'à une deuxième tension de seuil Vs dépendant de l'épaisseur de l'oxyde tunnel. Il s'agit d'un phénomène d'équilibre entre la tension appliquée et la loi de transport du courant dans l'oxyde. La rampe de tension est amenée à une valeur Vtest prédéterminée suffisante pour que la tension VG atteigne la deuxième tension de seuil Vt. Lors de ce test, les charges injectées dans la grille flottante G sont injectées dans les mmes conditions que les charges injectées dans les grilles flottantes 24 des cellules élémentaires en fonctionnement normal. Ainsi, le circuit 29 permet de tester la qualité de l'oxyde tunnel sur toute la capacité C2'dans les conditions de fonctionnement souhaitées. S'il existe à la surface de la capacité C2'le moindre défaut, ce dernier donnera lieu à un percement de l'oxyde tunnel après avoir été traversé par une certaine quantité de charges. A l'issue du test, on peut vérifier 1'intégrité électrique des capacités et mesurer la capacité C2' ou les seuils Vt et Vs pour vérifier que l'oxyde tunnel n'a pas subi de détérioration. Si la capacité C2'n'est pas détériorée, on considère que les capacités C2 de la puce testée n'ont pas de raisons statistiques de présenter des défauts. L'homme du métier n'éprouvera pas de difficultés à utiliser le circuit de test 29 pour mesurer de manière statistique diverses caractéristiques des cellules EEPROM de la puce testée, comme l'évolution de la programmabilité ou de la tenue de la charge des cellules après le vieillissement accéléré obtenu par les cycles de test. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme du métier. Par exemple, la présente description concerne une cellule de test dont les capacités sont chacune égales à la somme des capacités d'une cellule mémoire, mais on peut aussi envisager que les capacités de la cellule de test aient une surface supérieure à la somme des surfaces des capacités de l'ensemble des cellules à tester. On veillera alors cependant à conserver entre les capacités de test les rapports de surface existant entre les capacités d'une cellule mémoire pour conserver un couplage capacitif identique à celui de chacune des cellules élémentaires. De mme, on pourra réaliser chacune des capacités de test Cl', C2', C3'sous la forme de quelques capacités de taille réduite connectées en parallèle, ce qui permettra d'effectuer d'autres tests, comme des tests d'interface entre différentes zones, par exemple pour d'évaluer d'éventuels problèmes de recouvrement de l'oxyde tunnel par la couche conductrice G. Bien que la description précédente vise un exemple d'application de l'invention à des cellules mémoires EEPROM, on notera que l'invention vise de façon générale un mode de test d'un circuit intégré comprenant des éléments identiques dont chacun comporte une ou plusieurs capacités. Bien que, dans le mode de réalisation décrit, les diverses capacités aient pour diélectrique de l'oxyde de silicium, on notera que la présente invention s'applique quel que soit le diélectrique utilisé. REVENDICATIONS 1. Circuit de test réalisé sur une plaquette de silicium comprenant une pluralité de cellules identiques (10) dont chacune comporte une capacité élémentaire (C2), de caractéris- tiques données, caractérisé en ce qu'il comprend une capacité de test (C2') de mmes caractéristiques que chaque capacité élémen- taire et de surface au moins égale à la somme des surfaces des capacités élémentaires. 2. Circuit de test selon la revendication 1, dans lequel chaque cellule (10) comporte plusieurs capacités élémentaires de types distincts, caractérisé en ce qu'il comprend un nombre de capacités de test égal au nombre de capacités élémentaires de chaque cellule, chaque capacité de test ayant les mmes caractéristiques que les capacités élémentaires d'un type donné, les capacités de test étant connectées entre elles comme les capacités élémentaires. 3. Circuit de test selon la revendication 2, réalisé sur une plaquette dont les cellules sont des cellules mémoire (10) inscriptibles et effaçables électriquement, comprenant chacune trois capacités élémentaires correspondant à une capacité entre les grilles flottante et de commande (Cl) connectée en série avec une capacité tunnel (C2), elle-mme connectée en parallèle avec une capacité entre grille flottante et substrat (C3), caractérisé en ce qu'il comprend trois capacités de test (C1', C2', C3'). 4. Circuit de test selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il est situé sur une zone de la plaquette dans laquelle on pratique une découpe de séparation des puces. 5. Circuit de test selon la revendication 4, caractérisé en ce qu'il est reproduit plusieurs fois sur la plaquette selon une répartition homogène.