FR 2768874 A1 19990326 FR 9811935 A 19980924 La présente invention concerne le domaine du décodage de la correction des erreurs et, d'une manière plus particulière, un décodeur de Reed-Solomon (RS) et un procédé de décodage. Un décodeur RS, principalement utilisé pour corriger les erreurs générées durant les transmissions au sein d'un système de communication numérique utilisant une télévision haute-définition (HDTV), un disque numérique universel (DVD), ou un disque compact (CD), possède une excellente performance en termes de correction des erreurs. Cependant, le décodeur RS a une structure très compliquée. D'une manière générale, un code RS est exprimé sous la forme RS(N, I). Un paquet est constitué de N symboles. Parmi ces symboles, I symboles représentent un message. les N-I symboles restants représentent une parité. Chaque symbole est constitué de m bits. La figure 1 est un schéma fonctionnel d'un décodeur RS classique utilisant un algorithme Euclidien modifié, qui est décrit dans le document [1] : "On VLSI Design of a Pipeline Reed-Solomon Decoder Using Systolic Arrays", H. M. Shao et I. S. Reed, IEEE Trans. Comput, vol. 37, octobre 1988, pages 1273 à 1280. Sur la figure 1, pendant un développement polynomial classique en deux parties, un premier développeur polynomial 106 développe un polynôme localisateur d'erreur initiale en utilisant la racine a du polynôme localisateur d'erreur initiale, obtenue sur la base d'informations d'effacement, préalablement mémorisée dans un générateur de ak 102. Un second développeur polynomial 108 développe un polynôme syndrome modifié en utilisant le polynôme syndrome calculé par un premier calculateur polynomial 104. Les coefficients du polynôme syndrome constituent les valeurs calculées du syndrome. Par ailleurs, le terme effacement caractérise une erreur dont seul l'emplacement est connu d'après les données reçues. Le terme erreur caractérise une erreur dont l'emplacement et l'amplitude sont connus. Dans le procédé de développement en parallèle décrit dans le document [1], lorsque le nombre d'erreurs susceptibles de pouvoir être corrigées est t, du fait que le premier développeur polynomial 106 doit calculer 2t + 1 coefficients compte tenu du fait que le polynôme localisateur d'erreur initiale est un polynôme de degré 2t, 2t + 1 registres de m bits (8 bits) doivent être pré- vus, comme représenté sur la figure 2. Par ailleurs, 2t + 1 multiplicateurs et 2t + 1 additionneurs sont nécessaires pour développer le polynôme localisateur d'erreur initiale. Du fait que le second développeur polynomial 108, qui est destiné à générer le polynôme syndrome modifié, doit calculer 2t coefficients, étant donné que le polynôme syndrome modifié est un polynôme de degré 2t - 1, 2t registres, 2t multiplicateurs et 2t additionneurs sont nécessaires pour calculer et mémoriser les 2t coefficients, comme représenté sur la figure 3. Un syndrome préalablement calculé est affecté comme valeur initiale à chaque registre. L'opération de l'équation itérative représentée par l'Equation 7 est exécutée par rapport à l'entrée du syndrome conformément à un signal d'horloge (CLK). En conséquence, les coefficients respectifs du polynôme syndrome modifié sont obtenus après 2t impulsions d'horloge. Par conséquent, dans le décodeur RS utilisant un procédé de développement en parallèle classique, le nombre de multiplicateurs requis pour calculer le polynôme est égal à la somme des multiplicateurs utilisés durant le calcul du polynôme syndrome modifié et du polynôme localisateur d'erreur initiale, c'est-à-dire 2t + 2t + 1 (= 4t + 1). Du fait que l'opération utilisée dans le décodeur RS est exécutée sur le Corps de Galois, le multiplicateur n'est pas un multiplicateur décimal universel, mais un multiplicateur de Galois. En conséquence, la structure du multiplicateur de Galois devient plus compliquée. Du fait que le multiplicateur de Galois requiert un nombre maximal de portes lorsque le décodeur RS est réalisé sous la forme d'un circuit intégré, la complexité augmente d'une manière remarquable lorsque le nombre (t) d'erreurs susceptibles de pouvoir être corrigées augmente, si l'on veut calculer le polynôme en utilisant le procédé de développement en parallèle. Pour résoudre les problèmes mentionnés ci-dessus, un but de la présente invention consiste à fournir un décodeur RS en utilisant un nombre minimal de multiplicateurs, indépendamment du nombre d'erreurs susceptibles de pouvoir être corrigées, dans le calcul d'un polynôme en utilisant un algorithme Euclidien modifié. Un autre but de la présente invention est de fournir un procédé de décodage RS utilisant un développement en série lors du calcul d'un polynôme en utilisant un algorithme Euclidien modifié. En conséquence, pour atteindre le premier but, on fournit un décodeur de Reed-Solomon (RS) comportant un processeur du type à algorithme Euclidien modifié pour rechercher l'emplacement et la taille d'une erreur sur la base de valeurs de syndrome, comportant un calculateur polynomial pour calculer des valeurs de syndrome à partir de données reçues et construire un polynôme syndrome, un générateur pour générer une racine associée à un polynôme localisateur d'erreur initiale à partir d'informations d'effacement issues des données reçues et un signal de commande représentant une nouvelle racine associée au polynôme localisateur d'erreur initiale à chaque fois que de nouvelles informations d'effacement sont entrées, un premier développeur polynomial, ayant une architecture de développement en série, pour développer le polynôme localisateur d'erreur initiale en utilisant la racine et le signal de commande associés au polynôme localisateur d'erreur initiale et fournir le résultat au processeur, et un second développeur polynomial, ayant une architecture de développement en série, pour développer un polynôme syndrome modifié en utilisant la valeur du syndrome, et la racine et le signal de commande associés au polynôme localisateur d'erreur initiale, et fournir le résultat au processeur. Pour atteindre le second but, on fournit un procédé de décodage RS utilisant un algorithme Euclidien modifié, comportant les étapes consistant à (a) calculer des valeurs de syndrome à partir de données reçues, (b) générer une racine, pour un polynôme localisateur d'erreur initiale, à partir des informations d'effacement issues des données reçues et un signal de commande représentant une nouvelle racine, pour le polynôme localisateur d'erreur initiale, par rapport à de nouvelles informations d'effacement, (c) développer un polynôme localisateur d'erreur initiale en utilisant la racine associée au polynôme localisateur d'erreur initiale et le signal de commande, (d) développer un polynôme syndrome modifié en utilisant la valeur du syndrome, la racine associée au polynôme localisateur d'erreur initiale, et le signal de commande, et (e) calculer l'emplacement et la taille de l'erreur contenue dans les données reçues en utilisant l'algorithme Euclidien modifié et en utilisant le polynome localisateur d'erreur initiale et le polynôme syndrome modifié qui ont été développés. Les buts et les avantages de la présente invention mentionnés ci-dessus apparaîtront plus clairement à la lecture de la description détaillée qui va suivre de modes préférés de réalisation, faite en référence aux dessins annexés sur lesquels - la figure 1 est un schéma fonctionnel d'un décodeur RS classique, - la figure 2 est un schéma de principe d'un premier développeur polynomial représenté sur la figure 1 ayant une architecture de développement en parallèle classique, - la figure 3 est un schéma de principe d'un seconde développeur polynomial représenté sur la figure 1 ayant une architecture de développement en parallèle classique, - la figure 4 est un schéma fonctionnel représentant un décodeur RS selon un mode de réalisation de la présente invention, - la figure 5 est un schéma de principe d'un premier développeur polynomial représenté sur la figure 4 ayant une architecture de développement en série selon la présente invention, et - la figure 6 est un schéma de principe d'un second développeur polynomial représenté sur la figure 4 ayant l'architecture de développement en série selon la présente invention. Sur la figure 4, qui représente un schéma fonctionnel du décodeur RS selon la présente invention, lorsqu'un générateur de ak 202 génère la racine ak d'un polynôme localisateur d'erreur initiale à partir d'informations de localisation d'effacement entrées et un signal de commande (COM) indiquant que a -k est une racine par rapport à de nouvelles informations d'effacement, un premier développeur polynomial 206 développe un polynôme localisateur d'erreur initiale (F(x)), par un procédé de développement en série, en utilisant le &alpha;-k et le signal de commande (COM) délivrés en sortie par le générateur de CL-k 202. Un premier calculateur polynomial 204 calcule les valeurs du syndrome de données reçues en utilisant un polynôme syndrome [EQUATION 1] Sk = S(ak) = y (ak) t k = 0, 1, ..., 2t 1 où, lorsqu'aucune erreur n'est générée, un "0" est obtenu en substituant a-k au polynôme syndrome (S(x)) et en substituant a -k à un polynôme de parité (r(x)). Lorsque v erreurs sont générées, comme représenté sur la figure 2, les valeurs du syndrome peuvent être calculées en utilisant uniquement un polynôme d'erreur à l'aide de l'équation 3. [EQUATION 2] e(x) = eoxX + elxh + ...+ evx1 [EQUATION 3] Sk = S(ak) = y(ak) = cea) + e(ak) = e(ak) D'une manière générale, le procédé le plus largement utilisé parmi les procédés utilisés pour rechercher l'emplacement et la taille d'une erreur en utilisant les valeurs calculées du syndrome consiste à utiliser l'algorithme Euclidien modifié. Du fait que l'algorithme Euclidien modifié appliqué à un processeur du type à algorithme Euclidien modifié 210 de la présente invention est décrit dans le document [1], celui-ci ne sera pas décrit ici d'une manière détaillée. Pour effectuer le décodage en utilisant l'algorithme Euclidien modifié, les valeurs calculées du syndrome doivent être exprimées par les coefficients du polynôme. L'Equation 4 est un polynôme syndrome de degré égal à 2t-1, possédant les valeurs du syndrome comme coefficients. [EQUATION 4] S (X) = So + Slx + S2x2 + ... + S2t~lx2t 1 Un second développeur polynomial 208 résout une équation clé représentée par l'Equation 5 en utilisant le polynôme syndrome (S(x)) calculé par le premier calculateur polynomial &alpha;-k, le a délivré par le générateur de ak 202, et le signal de commande (COM), et développe un polynôme syndrome modifié (T(x)). [EQUATION 5] T(x) = S(x) r(x) mod x2t où S(x) et #(x) représentent respectivement un polynôme syndrome et un polynôme localisateur d'erreur initiale. A cet instant, le polynôme localisateur d'erreur initiale F(x) est développé par le premier développeur polynomial 206 en utilisant le &alpha;-k et le signal de commande (COM) générés par le générateur de ak 202. Du fait que le #(x) est représenté par l'Equation 6 par rapport au ak calculé à l'aide des informations de localisation d'effacement entrées, le polynôme syndrome modifié est obtenu en répétant l'opération définie par l'Equation 7 sur chacune des informations de localisation d'effacement entrées. [EQUATION 6] #(x) = * Dans le (k + 1)-ième mot de code, l'indice du code correspond à k. [EQUATION 7] équation itérative : S (x) (x - &alpha;-k) = xS (x) - &alpha;-kS(x) Des deuxième et troisième calculateurs polynomiaux 212 et 214 calculent un polynôme évaluateur d'erreur (x) et un polynôme localisateur d'erreur +(x) et les appliquent sur un diviseur 216. Le diviseur 216 cal cule la taille d'erreur en utilisant l'Equation 8 par rapport à ak. [EQUATION 8] Une porte ET 218 fait que seule est sélectionnée la sortie du diviseur 216 qui correspond à la racine du polynôme localisateur d'erreur (a(x)) calculée par le troisième calculateur polynomial 214. Un additionneur 222 est constitué d'une porte OU exclusif qui est destinée à effectuer une opération OU exclusif sur les données re çues retardées par un retardateur 220 et sur la taille de l'erreur délivrée en sortie par la porte ET 218. Les données décodées sont délivrées en sortie à partir de llad- ditionneur 222. A cet instant, (c(x)) représente un polynôme de données modifié. Le schéma de principe du premier développeur polynomial 206, utilisé lors du calcul du polynôme du décodeur RS en utilisant l'algorithme Euclidien modifié selon la présente invention, réalisé en utilisant le procédé de développement en série, est représenté sur la figure 5. Le schéma de principe du second développeur polynomial 208 est représenté sur la figure 6. Lorsque le nombre de symboles susceptibles de pouvoir être corrigés est t, le premier développeur polynomial 206 destiné à obtenir le polynôme localisateur d'erreur initiale comporte un registre à décalage 232 pour mémoriser 2t + 1 coefficients, un multiplicateur 234 unique, un additionneur 238 et un circuit logique (une porte ET 236), comme représenté sur la figure 5. Le second développeur polynomial 208 destiné à obtenir le polynôme syndrome modifié comporte un registre à décalage 242 pour mémoriser 2t coefficients, un multiplicateur 244, un additionneur 248 et une porte ET 246, comme représenté sur la figure 6. La valeur initiale du registre à décalage 232 du premier développeur polynomial représenté sur la figure 5 initialise à "1" le coefficient de poids le plus faible ho et établit les coefficients à réinitialiser à "0". L'additionneur 238 et le multiplicateur 234 sont des opérateurs opérant sur le Corps de Galois. Le multiplicateur 234 a une architecture pipelinée mono-étage, ce qui fait qu'une opération peut être effectuée rapidement. L'additionneur 238 comporte une porte OU exclusif. La porte ET 236 est utilisée du fait que l'opération effectuée au niveau du degré de poids le plus faible du polynôme localisateur d'erreur initiale diffère de celles effectuées au niveau des degrés supérieurs. A savoir, lorsqu'une nouvelle valeur de a-k est entrée, du fait qu'un premier calcul itératif est achevé et que le calcul itératif suivant est repris, dans le procédé de développement en série, lorsqu'un ak est entré par rapport à de nouvelles informations d'erreur, un calcul, tel que défini par l'Equation 10, doit tout d'abord être effectué, au lieu d'effectuer le calcul de l'Equation 9. L'opération décrite par l'Equation 9 est effectuée d'une manière itérative avant que le a relatif aux nouvelles informations d'effacement suivantes ne soit entré. [EQUATION 9] [EQUATION 10] où le signal de commande (COM) indiquant qu'une nouvelle valeur de &alpha;-k est entrée est généré par le générateur de a-k 202 représenté sur la figure 4 pour mémoriser les valeurs de a k et les délivrer en sortie une à une. Le générateur de localisateur d'erreur initiale 202 génère le signal de commande (COM) établi au niveau logique "bas" durant un cycle d'horloge pendant lequel le ak est main tenu pendant un certain temps, la valeur de a k relative aux informations d'effacement suivantes est envoyée, et il est indiqué que la valeur de &alpha;-k est le nouveau &alpha;-k. Le premier développeur polynomial 206 commence le développement en série sur le nouveau a en utilisant le signal de commande (COM) établi au niveau logique "bas". A savoir, le multiplicateur 234 multiplie le coefficient mémorisé dans le registre à décalage 232 par l'entrée a~k. L'additionneur 238 additionne la sortie du multiplicateur 234 au coefficient précédent délivré en sortie via la porte ET 236, comme indiqué dans l'Equation 9, lorsque le signal de commande (COM) se trouve au niveau logique "haut" et laisse passer la sortie du multiplicateur 234, comme indiqué dans l'Equation 10, lorsque le signal de commande (COM) se trouve au niveau logique "bas" du fait que le & k est une racine relative à de nouvelles informations d'effacement. La sortie du multiplicateur 234 est renvoyée sur le registre à décalage 232. Lorsque toutes les valeurs a mémorisées dans le générateur de a~k 202 représenté sur la figure 4 sont développées, le polynôme localisateur d'erreur initiale ak r (x) est obtenu. Le générateur de ak 202 remplit les informations restantes par des "0" lorsque le nombre de valeurs a mémorisées est inférieur à 2t. Par conséquent, lorsqu'un "0" est entré sur le premier développeur polynomial 206, les valeurs des cellules de mémorisation du registre à décalage 232 ne sont pas modifiées. Le concept de base du processus utilisé pour fabriquer un polynôme syndrome modifié à partir du polynôme syndrome calculé à partir du premier calculateur polynomial 204 représenté sur la figure 4, à l'aide du circuit détaillé du second développeur polynomial représenté sur la figure 6, est le même que celui du processus utilisé pour calculer le polynôme localisateur d'erreur initiale décrit sur la figure 5. A savoir, lorsque les valeurs initiales des cellules de mémorisation respectives du registre à décalage 242, tel que représenté sur la figure 6, sont les valeurs de syndrome calculées par le premier calculateur polynomial 204, les coefficients du polynôme syndrome modifié peuvent être obtenus. Lorsque le procédé de développement en série est utilisé dans les premier et second développeurs polynomiaux 206 et 208, le nombre de multiplicateurs peut être réduit à un dans chaque développeur indépendamment du nombre d'erreurs susceptibles de pouvoir être corrigées. Par ailleurs, une durée de 2t impulsions d'horloge est requise pour achever la multiplication sur les a -k spécifiques. Par conséquent, le temps de traitement nécessaire au sein des premier et second développeurs polynomiaux 106 et 108 en utilisant le procédé de développement en parallèle classique correspond à seulement 2t impulsions d'horloge. Par ailleurs, la latence, qui est un délai de calcul, augmente au sein des premier et second développeurs polynomiaux 206 et 208 de la présente invention. A savoir, le délai de calcul dans le premier développeur polynomial 206 est de 2t(2t + 1). Le délai de calcul dans le second développeur polynomial 208 est de 2t 2t lorsqu'une équation itérative est effectuée sur un maximum de 2t syndromes. Une telle latence peut être compensée en utilisant une horloge rapide. A savoir, pour corriger les erreurs sans qu'il nty ait de collision avec les paquets RS entrant d'une manière continue, le développement doit être effectué en utilisant tous les a -k précédemment mémorisés avant que les syndromes du paquet suivant ne soient calculés. Lorsque la longueur du mot de code du paquet RS est N, la fréquence de l'horloge CLK1 utilisée par les premier et second développeurs polynomiaux 206 et 208 doit être ra menée à une fréquence égale à (2t)2/N fois la fréquence des symboles si l'on veut effectuer un calcul polynomial sans collision entre paquets adjacents. Ce coefficient multiplicatif diffère suivant le code RS fourni, c'est-à-dire qu'il est compris entre 2 et 4. Pour effectuer une multiplication à une telle fréquence, le multiplicateur utilisé dans la présente invention est pipeline. Le nombre de multiplicateurs et le temps de traitement des premier et second développeurs polynomiaux 206 et 208 ayant l'architecture série selon la présente invention sont consignés dans le Tableau 1. [TABLEAU 1] Architecture Architecture selon la classique présente invention Nbre. de multipl. 4t+l 2 Temps de traitement 2t+2t (2t)2 + (2t + 1) * (2t) Conformément à la présent invention, la structure du circuit intégré à très forte densité d'intégration (VLSI) d'un décodeur RS est considérablement simplifiée en minimisant le nombre de multiplicateurs requis pour calculer un polynôme dans un décodeur RS utilisant un algorithme Euclidien modifié. En conséquence, les coûts sont réduits. REVENDICATIONS 1. Décodeur de Reed-Solomon (RS) comportant un processeur du type à algorithme Euclidien modifié pour rechercher l'emplacement et la taille d'une erreur sur la base de valeurs de syndrome, caractérisé en ce qu'il comporte un calculateur polynomial (204) pour calculer des valeurs de syndrome à partir de données reçues et construire un polynôme syndrome, un générateur (202) pour générer une racine pour un polynôme localisateur d'erreur initiale à partir d'informations d'effacement issues des données reçues et un signal de commande indiquant une nouvelle racine pour le polynôme localisateur d'erreur initiale à chaque fois que de nouvelles informations d'effacement sont entrées, un premier développeur polynomial (206) ayant une architecture de développement en série, pour développer le polynôme localisateur d'erreur initiale en utilisant la racine et le signal de commande associés au polynôme localisateur d'erreur initiale et fournir le résultat au processeur, et un second développeur polynomial (208) ayant une architecture de développement en série, pour développer un polynôme syndrome modifié en utilisant la valeur du syndrome, et la racine et le signal de commande associés au polynôme localisateur d'erreur initiale, et fournir le résultat au processeur. 2. Décodeur RS selon la revendication 1, caractérisé en ce que le premier développeur polynomial comporte un premier registre à décalage (232) comportant des cellules de mémorisation pour mémoriser 2t + 1 coefficients conformément à un signal d'horloge, t étant le nombre d'erreurs susceptibles de pouvoir être corrigées, un premier multiplicateur (234) unique pour multiplier la sortie du premier registre à décalage par la racine du polynôme localisateur d'erreur initiale, un premier circuit logique (236) pour ne pas délivrer en sortie le coefficient précédent mémorisé dans le premier registre à décalage conformément au signal de commande représentant une nouvelle racine associée au polynôme localisateur d'erreur initiale pour de nouvelles informations d'effacement, mais le coefficient précédent dans les autres cas, et un premier additionneur (238) pour additionner la sortie du premier circuit logique à la sortie du premier multiplicateur et la renvoyer sur le premier registre à décalage. 3. Décodeur RS selon la revendication 2, caractérisé en ce que le premier multiplicateur a une architecture pipelinée mono-étage. 4. Décodeur RS selon la revendication 2, caractérisé en ce que les données reçues sont constituées d'un paquet comprenant N symboles et, lorsque le nombre d'erreurs susceptibles de pouvoir être corrigées est égal à t, la fréquence du signal d'horloge est ramenée à une fréquence égale à (2t)2/N fois la fréquence des symboles. 5. Décodeur RS selon la revendication 2, caractérisé en ce que le premier circuit logique est constitué d'une porte ET pour effectuer une opération ET sur le coefficient précédent mémorisé dans le premier registre à décalage et le signal de commande et le premier additionneur est constitué d'une porte OU exclusif. 6. Décodeur RS selon la revendication 2, caractérisé en ce que le coefficient de poids le plus faible est établi à "1" et les coefficients restants sont établis à "0" dans la valeur initiale du premier registre à décalage. 7. Décodeur RS selon la revendication 1, caractérisé en ce que le second développeur polynomial comporte un second registre à décalage (242) comportant des cellules de mémorisation pour mémoriser 2t coefficients conformément à un signal d'horloge, un second multiplicateur (244) unique pour multiplier la sortie mémorisée dans le second registre à décalage par la racine associée au polynôme localisateur d'erreur initiale, un second circuit logique (246) pour ne pas délivrer en sortie le coefficient précédent mémorisé dans le second registre à décalage conformément au signal de commande représentant la nouvelle racine du polynôme localisateur d'erreur initiale basée sur les nouvelles informations d'effacement, mais le coefficient précédent dans les autres cas, et un second additionneur (248) pour additionner la sortie du second circuit logique à la sortie du second multiplicateur et la renvoyer sur le second registre à décalage. 8. Décodeur RS selon la revendication 7, caractérisé en ce que le second multiplicateur a une architecture pipelinée mono-étage. 9. Décodeur RS selon la revendication 7, caractérisé en ce que les données reçues sont constituée d'un paquet comprenant N symboles, et, lorsque le nombre d'erreurs susceptibles de pouvoir être corrigées est égal à t, la fréquence du signal d'horloge est ramenée à une fréquence égale à 10. Décodeur RS selon la revendication 7, caractérisé en ce que le second circuit logique est constitué d'une porte ET destinée à effectuer une opération ET sur le coefficient précédent délivré en sortie par le second registre à décalage et le signal de commande et le second additionneur est constitué d'une porte OU exclusif. 11. Décodeur RS selon la revendication 7, caractérisé en ce que la valeur initiale du second registre à décalage est établie pour être les valeurs de syndrome calculées par le calculateur polynomial. 12. Procédé de décodage RS utilisant un algorithme Euclidien modifié, caractérisé en ce qu'il comporte les étapes consistant à (a) calculer des valeurs de syndrome à partir de données reçues, (b) générer une racine pour un polynôme localisateur d'erreur initiale à partir des informations d'effacement issues des données reçues et un signal de commande représentant une nouvelle racine pour le polynôme localisateur d'erreur initiale par rapport aux nouvelles informations d'effacement, (c) développer un polynôme localisateur d'erreur initiale en utilisant la racine pour le polynôme localisateur d'erreur initiale et le signal de commande, (d) développer un polynôme syndrome modifié en utilisant la valeur de syndrome, la racine associée au polynôme localisateur d'erreur initiale, et le signal de commande, et (e) calculer l'emplacement et la taille de l'erreur contenue dans les données reçues en utilisant l'algorithme Euclidien modifié en utilisant le polynôme localisateur d'erreur initiale et le polynôme syndrome modifié qui ont été développés. 13. Procédé selon la revendication 12, caractérisé en ce que l'étape (c) comporte les étapes consistant a: (cl) lire les coefficients à partir d'un premier registre à décalage qui mémorise 2t + 1 coefficients, où t est le nombre d'erreurs susceptibles de pou voir être corrigées, multiplier les coefficients lus par la racine associée au polynôme localisateur d'erreur initiale, et délivrer en sortie les résultats des multiplications ; et (c2) renvoyer le résultat obtenu en multipliant le coefficient de poids le plus faible par la racine sur le premier registre à décalage parmi les résultats des multiplications et le résultat obtenu en additionnant le résultat de multiplication courant au coefficient précédent sur le premier registre à décalage par rapport aux résultats restants. 14. Procédé selon la revendication 13, caractérisé en ce que le coefficient de poids le plus faible est établi à "1" et les coefficients restants sont établis à "0" dans la valeur initialisée du premier registre à décalage. 15. Procédé selon la revendication 12, caractérisé en ce que l'étape (d) comporte les étapes consistant à: (dol) lire les coefficients d'un second registre à décalage qui mémorise 2t coefficients, multiplier les coefficients lus par la racine associée au polynôme localisateur d'erreur initiale, et délivrer en sortie les résultats des multiplications ; et (d2) renvoyer le résultat obtenu en multipliant le coefficient de poids le plus faible par la racine sur le second registre à décalage parmi les résultats des multiplications et le résultat obtenu en additionnant le résultat de multiplication courant au coefficient précédent sur le second registre à décalage par rapport aux résultats restants. 16. Procédé selon la revendication 15, caractérisé en ce que la valeur initiale du second registre à décalage est établie aux valeurs de syndrome calculées à l'étape (a).