FR 2774529 A1 19990806 FR 9810327 A 19980812 ARRIERE-PLAN DE L'INVENTION La présente invention concerne un circuit de génération de tension qui divise une différence de potentiel entre une alimentation de potentiel plus élevé et une alimentation de potentiel plus faible afin de générer des potentiels divisés et plus spécifiquement, un circuit de génération de tension intégré dans un convertisseur N-A (numérique-analogique) ainsi qu'un circuit de génération de courant. La figure 1 est un schéma de circuit d'un convertisseur numérique-analogique (N-A) 11 qui comporte une configuration de chaîne de résistances qui est incorporé dans un dispositif à semiconducteur. Le convertisseur A-N 11 divise une différence de potentiel entre une alimentation de potentiel plus élevé VDD et une alimentation de potentiel plus faible VSS selon 64 potentiels égaux et génère un signal analogique Aout présentant un potentiel [(VDD-VSS) x (n/64) + VSS] correspondant à un signal numérique Din. Le convertisseur N-A 11 inclut un circuit de division de tension 12 comportant des résistances R1 à R11 dont le nombre correspond au signal numérique de 6 bits Din. Les résistances R1 à R11 sont connectées en série entre une première ligne d'alimentation L1 pour l'alimentation de potentiel plus élevé VDD et une seconde ligne d'alimentation L2 pour l'alimentation de potentiel plus faible VSS. Les valeurs des résistances R1 à R11 sont pondérées en correspondance avec le nombre de bits du signal numérique Din. Pourvu que la résistance R1 présente la valeur de résistance de référence '1', les résistances R2a, R2b sont établies de manière à présenter la valeur de résistance '1', les résistances R3a, R3b sont établies de manière à présenter la valeur de résistance '2', les résistances R4a, R4b sont établies de manière à présenter la valeur de résistance '4' et les résistances R5 à R11 sont établies de manière à présenter la valeur de résistance '8'. Les résistances R2a à R4a sur l'alimentation de potentiel plus élevé VDD sont respectivement connectées en parallèle avec des commutateurs SWla à SW3a. Les résistances R2b à R4b sur l'alimentation de potentiel plus faible VSS sont respectivement connectées en parallèle avec des commutateurs Swlb à SW3b. Le convertisseur N-A 11 commande les commutateurs SWla à SW3a et Swlb à SW3b afin de les activer ou de les désactiver conformément aux trois bits inférieurs du signal numérique Din. Si les trois bits inférieurs sont '000', par exemple, le convertisseur N-A 11 commute les commutateurs SWlb à SW3b pour les désactiver et les commutateurs SWla à SW3a pour les activer. Ceci règle la valeur de résistance entre un noeud N2 et la seconde ligne d'alimentation L2 à '0' (la valeur de résistance entre la première ligne d'alimentation L1 et un noeud N1 est réglée à '8'). Si les trois bits inférieurs du signal numérique Din sont à '001', le convertisseur N-A 11 commute les commutateurs SWlb, SW2b et SW3a pour les désactiver et les commutateurs SWla, SW2a et SW3b pour les activer. Ceci règle la valeur de résistance entre le noeud N2 et la seconde ligne d'alimentation L2 à '1' (la valeur de résistance entre la première ligne d'alimentation L1 et le noeud N1 est réglée à '7'). La valeur de résistance combinée des résistances R5 à R11 connectées en série est toujours constante (8 x 7 = 56). Le convertisseur N-A 11 maintient la valeur de résistance entre la première ligne d'alimentation L1 et la seconde ligne d'alimentation L2 toujours à une valeur constante de '64' en commandant les commutateurs. En outre, conformément aux trois bits inférieurs du signal numérique Din, le convertisseur N-A 11 fait varier la valeur de résistance entre la première ligne d'alimentation L1 et le noeud N1 ainsi que la valeur de résistance entre le noeud N2 et la seconde ligne d'alimentation L2 selon une manière '1' par'1'. La différence de potentiel entre le noeud N1 et le noeud N2 est déterminée au moyen de la différence de potentiel entre la première ligne d'alimentation L1 et la seconde ligne d'alimentation L2, au moyen de la valeur de résistance entre la première ligne d'alimentation L1 et le noeud N1, au moyen de la valeur de résistance entre les noeuds N1 et N2, et au moyen de la valeur de résistance entre le noeud N2 et la seconde ligne d'alimentation L2. Par conséquent, le convertisseur N-A 11 fait varier la différence de potentiel entre les noeuds N1 et N2 selon des pas de 1/64-ième de la différence de potentiel entre la première ligne d'alimentation L1 et la seconde ligne d'alimentation L2, conformément aux trois bits inférieurs du signal numérique Din. La différence de potentiel entre les noeuds N1 et N2 est divisée de façon égale par les résistances R5 à R11 selon une pluralité (dans ce cas, huit) de potentiels divisés. Le convertisseur N-A 11 commute l'un des commutateurs SW4 à SW11 dans l'état activé conformément aux trois bits supérieurs du signal numérique Din. Le potentiel divisé ainsi généré est appliqué sur un amplificateur 13 par l'intermédiaire du commutateur activé pris parmi les commutateurs SW4 à SW11. L'amplificateur 13 émet en sortie le signal analogique Aout. La borne d'entrée non inverseuse de l'amplificateur 13 est connectée à l'alimentation de potentiel plus faible VSS par l'intermédiaire d'un condensateur C1. Le condensateur C1 est prévu afin de réduire le bruit généré pendant la commutation des commutateurs SW4 à SW11. Le commutateur SWla connecté en parallèle à la résistance R2a inclut, comme représenté sur la figure 2, un transistor métal-oxyde-semiconducteur à canal P (PMOS) 14 et un transistor MOS à canal N (NMOS) 15, qui sont connectés en parallèle l'un à l'autre. La grille du transistor PMOS 14 reçoit un signal de commande Cont qui est inversé par un inverseur 16. La grille du transistor NMOS 15 reçoit le signal de commande Cont. Les deux transistors 14, 15 sont commutés simultanément dans l'état activé ou dans l'état désactivé en réponse au signal de commande Cont. Les autres commutateurs SW1b, SW2a à SW3b présentent la même configuration que celle du commutateur SW1a. Cependant, la valeur de résistance de chacun des commutateurs SWla-SW3b lorsqu'il est activé n'est pas à zéro ohm. Par conséquent, les résistances R2a à R4b sont chacune connectées en parallèle aux valeurs de résistance des commutateurs SWla à SW3b lorsqu'ils sont activés. En tant que résultat, la différence de potentiel entre le noeud N1 et le noeud N2 varie. Cette variation rend difficile l'obtention d'un potentiel analogique précis présentant 64 valeurs discrètes, ce qui rend par conséquent le fonctionnement du dispositif à semiconducteur instable. Le dispositif à semiconducteur est muni d'un circuit de génération de courant permettant d'appliquer un courant prédéterminé sur ses circuits internes. II est difficile d'obtenir un courant stabilisé du fait de la variation de la tension d'alimentation appliquée sur le circuit de génération de courant. Ceci affecte également de façon défavorable le fonctionnement du dispositif à semiconducteur. Par conséquent, un objet de la présente invention consiste à proposer un convertisseur N-A et un circuit de génération de courant qui surmontent ces difficultés et qui permettent un fonctionnement stable du dispositif à semiconducteur. RÉSUMÉ DE L'INVENTION Si l'on résume brièvement, la présente invention propose un circuit de génération de tension qui inclut un circuit de division de tension ainsi que des première et seconde sources de courant. Le circuit de division de tension inclut un premier élément d'impédance connecté à une première ligne d'alimentation, un second élément d'impédance connecté à une seconde ligne d'alimentation et un troisième élément d'impédance connecté entre les premier et second éléments d'impédance, qui présente une valeur d'impédance prédéterminée. Le second élément d'impédance présente sensiblement la même valeur d'impédance que celle du premier élément d'impédance. Des tensions basées sur les valeurs d'impédance des premier à troisième éléments d'impédance sont générées au niveau d'un premier noeud entre les premier et troisième éléments d'impédance ainsi qu'au niveau d'un second noeud entre les second et troisième éléments d'impédance. La première source de courant et la seconde source de courant sont connectées respectivement au premier noeud et au second noeud et elles appliquent respectivement des courants présentant sensiblement les mêmes valeurs sur les premier et second noeuds. La présente invention propose également un circuit de conversion numérique-analogique qui inclut un circuit de division de tension, des première et seconde sources de courant, une unité de sélection et un circuit de commande. Le circuit de division de tension inclut un premier élément d'impédance connecté à une première ligne d'alimentation, un second élément d'impédance connecté à une seconde ligne d'alimentation et un troisième élément d'impédance connecté entre les premier et second éléments d'impédance, lequel présente une valeur d'impédance prédéterminée. Le second élément d'impédance présente sensiblement la même valeur d'impédance que celle du premier élément d'impédance. Le troisième élément d'impédance inclut une pluralité de sous-éléments d'impédance permettant de diviser une tension entre les premier et second éléments d'impédance afin de générer une pluralité de tensions divisées au niveau de noeuds entre les sous-éléments d'impédance. La première source de courant est connectée à un premier noeud entre les premier et troisième éléments d'impédance et la seconde source de courant est connectée à un second noeud entre les second et troisième éléments d'impédance. Les première et seconde sources de courant appliquent des premier et second courants qui présentent des valeurs sensiblement identiques sur respectivement les premier et second noeuds. L'unité de sélection sélectionne l'un des noeuds entre les sous-éléments d'impédance et émet en sortie la tension de noeud en tant que tension sélectionnée sur la base des premier et second courants et sur la base des valeurs d'impédance des premier à troisième éléments d'impédance. Le circuit de commande reçoit la tension sélectionnée et une tension de référence prédéterminée, il compare la tension sélectionnée à la tension de référence prédéterminée et, sur la base du résultat comparé, il commande les premier et second courants appliqués depuis les première et seconde sources de courant afin d'amener la tension sélectionnée à une équivalence substantielle avec la tension de référence. Les tensions de premier et second noeuds sont utilisées pour générer un signal de tension analogique. La présente invention propose un circuit de courant constant qui inclut des premier et second transistors, un transistor de sortie et un circuit de commande. Les premier et second transistors sont connectés en parallèle entre des première et seconde lignes d'alimentation, lesquels transistors comportent des grilles connectées l'une à l'autre. Les premier et second transistors sont de dimensions différentes. Le transistor de sortie comporte une grille connectée aux grilles des premier et second transistors. Le circuit de commande commande la tension appliquée sur les grilles des premier et second transistors de telle sorte que des courants de drain présentant sensiblement la même valeur circulent au travers des premier et second transistors. Le courant de drain du transistor de sortie est constant. La présente invention propose un circuit de conversion numérique-analogique incluant un circuit de division de tension, des première et seconde sources de courant et une unité de sélection et un premier circuit de commande. Le circuit de division de tension inclut un premier élément d'impédance connecté à une première ligne d'alimentation, un second élément d'impédance connecté à une seconde ligne d'alimentation et un troisième élément d'impédance connecté entre les premier et second éléments d'impédance. Le second élément d'impédance présente sensiblement la même valeur d'impédance que celle du premier élément d'impédance. Le troisième élément d'impédance présente une valeur d'impédance prédéterminée. Le troisième élément d'impédance inclut une pluralité de sous-éléments d'impédance pour diviser une tension entre les premier et second éléments d'impédance afin de générer une pluralité de tensions divisées au niveau de noeuds entre les sous-éléments d'impédance. La première source de courant est connectée à un premier noeud entre les premier et troisième éléments d'impédance, et une seconde source de courant est connectée à un second noeud entre les second et troisième éléments d'impédance, lesquels appliquent des premier et second courants présentant sensiblement la même valeur sur respectivement le premier noeud et le second noeud. L'unité de sélection sélectionne l'un des noeuds entre les sous-éléments d'impédance et émet en sortie la tension de noeud en tant que tension sélectionnée sur la base des premier et second courants et des valeurs d'impédance des premier à troisième éléments d'impédance. Le premier circuit de commande inclut un circuit de comparaison qui reçoit la tension sélectionnée et une tension de référence prédéterminée et qui compare la tension sélectionnée à la tension de référence prédéterminée. Le premier circuit de commande commande, sur la base du résultat comparé, les premier et second courants appliqués depuis les première et seconde sources de courant de manière à amener la tension sélectionnée jusqu'à une équivalence substantielle avec la tension de référence. Les tensions au niveau des premier et second noeuds sont utilisées pour générer un signal de tension analogique. Le circuit de comparaison inclut un circuit de courant constant pour générer un courant de polarisation utilisé dans le circuit de comparaison. Le circuit de courant constant inclut des premier et second transistors connectés en parallèle entre les première et seconde lignes d'alimentation. Les grilles des premier et second transistors sont connectées l'une à l'autre. Les premier et second transistors présentent des dimensions différentes. Un transistor de sortie comportant une grille est connecté aux grilles des premier et second transistors. Un second circuit de commande commande des tensions appliquées sur les grilles des premier et second transistors de telle sorte que des courants de drain présentant sensiblement les mêmes valeurs circulent au travers des premier et second transistors. Le courant de drain circule au travers du transistor de sortie en tant que courant de polarisation. La présente invention propose également un circuit de génération de courant incluant un premier circuit de division de tension, un second circuit de division de tension, des première et seconde sources de courant, un circuit différentiel et une troisième source de courant. Le premier circuit de division de tension est connecté entre des première et seconde lignes d'alimentation, lequel circuit de division de tension divise une tension différentielle entre des première et seconde tensions afin de générer une première tension divisée. Le second circuit de division de tension inclut un premier élément d'impédance connecté à la première ligne d'alimentation, un second élément d'impédance connecté à la seconde ligne d'alimentation et un troisième élément d'impédance connecté entre les premier et second éléments d'impédance. Le second élément d'impédance présente sensiblement la même valeur d'impédance que celle du premier élément d'impédance. Le troisième élément d'impédance présente une valeur d'impédance prédéterminée. Le troisième élément d'impédance inclut une pluralité de sous-éléments d'impédance pour générer une pluralité de secondes tensions divisées au niveau de noeuds entre les sous-éléments d'impédance. La première source de courant est connectée à un premier noeud entre les premier et troisième éléments d'impédance et une seconde source de courant est connectée à un second noeud entre les second et troisième éléments d'impédance, lesquelles sources de courant appliquent respectivement un premier courant et un second courant présentant sensiblement les mêmes valeurs sur le premier noeud et sur le second noeud. Le circuit différentiel reçoit la première tension divisée et l'une de la pluralité des secondes tensions divisées et commande les premier et second courants appliqués depuis les première et seconde sources de courant de manière à amener la première tension divisée à une équivalence substantielle avec la seconde tension divisée sélectionnée. La troisième source de courant est connectée au circuit différentiel qui génère un troisième courant présentant une valeur sensiblement égale aux premier et second courants. Le troisième courant est un courant de sortie du circuit de génération de courant. D'autres aspects et avantages de l'invention apparaîtront au vu de la description qui suit que l'on lira en conjonction avec les dessins annexés qui représentent à titre d'exemple les principes de l'invention. BREVE DESCRIPTION DES DESSINS L'invention, en association avec ses objets et ses avantages, peut être mieux comprise par référence à la description qui suit des modes de réalisation présentement préférés en association avec les dessins annexés parmi lesquels la figure 1 est un schéma de circuit d'un convertisseur N A classique la figure 2 est un schéma de circuit d'un commutateur se rapportant au convertisseur N-A de la figure i la figure 3 est un schéma de circuit d'un circuit de génération de tension de la présente invention la figure 4 est un schéma de circuit d'un convertisseur N A se rapportant à un premier mode de réalisation de la présente invention la figure 5 est un schéma de circuit d'un amplificateur différentiel du convertisseur N-A de la figure 4 ; la figure 6 est un abaque permettant d'expliquer le fonctionnement du convertisseur N-A de la figure 4 ; les figures 7A à 7C sont des schémas de formes d'onde des tensions au niveau de chaque noeud dans le convertisseur N-A de la figure 4 ; la figure 8 est un schéma de circuit d'un convertisseur N A se rapportant à un second mode de réalisation de la présente invention les figures 9A et 9B sont des schémas de formes d'onde des tensions au niveau de chaque noeud dans le convertisseur N A de la figure 8 la figure 10 est un schéma de circuit d'une partie du convertisseur N-A de la figure 8 la figure 11 est un schéma de circuit d'un circuit de courant stabilisé pour un amplificateur différentiel la figure 12 est un schéma de circuit simplifié d'une partie du circuit de courant de la figure 11 afin d'expliquer un premier principe de fonctionnement du circuit de courant stabilisé la figure 13 est un graphique qui représente la relation qui lie la tension de grille et le courant de drain au travers des premier et second transistors NMOS de la figure 12 la figure 14 est un second schéma de circuit simplifié d'une partie du circuit de la figure 11 afin d'expliquer un second principe de fonctionnement du circuit de courant stabilisé la figure 15 est un graphique qui représente la relation entre un courant de source et les courants de drain au travers des premier et second transistors NMOS de la figure 14 la figure 16 est un schéma de circuit davantage détaillé du convertisseur N-A de la figure 8 les figures 17A à 17C sont des schémas de circuit davantage détaillés du convertisseur N-A de la figure 8 la figure 18 est un schéma de circuit d'un circuit de génération de courant se rapportant à un troisième mode de réalisation de la présente invention la figure 19 est un schéma de circuit d'un circuit de génération de courant classique ; et la figure 20 est un graphique des courants de sortie en fonction de la tension pour les circuits de la figure 18 et de la figure 19. DESCRIPTION DÉTAILLÉE DES MODES DE RÉALISATION PRÉFÉRÉS La figure 3 est un schéma de circuit d'un circuit de génération de tension de la présente invention. Le circuit de génération de tension contient des premier et second éléments d'impédance R1, R4 présentant de préférence sensiblement la même valeur d'impédance. Le premier élément d'impédance R1 est connecté à une première ligne d'alimentation L1 d'une alimentation de potentiel plus élevé VDD et le second élément d'impédance R4 est connecté à une seconde ligne d'alimentation L2 d'une alimentation de potentiel plus faible VSS. Entre les premier et second éléments d'impédance R1, R4 sont connectés des troisième et quatrième éléments d'impédance R2, R3 en série. Une première alimentation de courant 27 est connectée à un premier noeud N1 entre les premier et troisième éléments d'impédance R1, R2. Une seconde alimentation de courant 28 est connectée à un second noeud N3 entre les second et quatrième éléments d'impédance R3, R4. Les première et seconde alimentations de courant 27, 28 alimentent respectivement chacune des courants sensiblement identiques lb, Ic sur les premier et second noeuds N1, N3. La figure 4 est un schéma de circuit d'un convertisseur N A 21 se rapportant à un premier mode de réalisation de la présente invention. Le convertisseur N-A 21 est muni d'un circuit de division de tension 22 qui est connecté entre la première ligne d'alimentation L1 de l'alimentation de potentiel plus élevé VDD et la seconde ligne d'alimentation L2 de l'alimentation de potentiel plus faible VSS. Le circuit de division de tension 22 inclut des résistances R1, R2, R3 constituée par R3a à R3h, et R4, dont toutes sont connectées en série entre la première ligne d'alimentation L1 et la seconde ligne d'alimentation L2. La première résistance R1 et la quatrième résistance R4 présentent de préférence sensiblement la même valeur d'impédance. La seconde résistance R2 et la troisième résistance R3 présentent de préférence sensiblement la même valeur d'impédance. La différence de potentiel entre une borne (noeud Ni) située au niveau du côté de potentiel plus faible de la première résistance R1 et une borne (noeud N3) située au niveau du côté de potentiel plus élevé de la quatrième résistance R4 est divisée selon deux potentiels égaux par les seconde et troisième résistances R2, R3. Une première différence de potentiel entre un potentiel divisé V1 au niveau du noeud N1 et un potentiel divisé V2 au niveau du noeud N2 est sensiblement égale à une seconde différence de potentiel entre le potentiel divisé V2 au niveau du noeud N2 et un potentiel divisé V3 au niveau du noeud N3. C'est-à-dire que chacune des première à quatrième résistances R1 à R4 présente sensiblement la même valeur d'impédance. Par conséquent, chacun des potentiels divisés V1 à V3 au niveau des noeuds N1 à N3 est égal à la différence de potentiel entre l'alimentation de potentiel plus élevé VDD et l'alimentation de potentiel plus faible VSS divisée par quatre. Chacune des huit résistances R3a à R3h qui constituent la troisième résistance R3 présente une valeur d'impédance identique. Par conséquent, la différence de potentiel entre les extrémités opposées de la troisième résistance R3 (c'est-à-dire le noeud N2 et le noeud N3) est divisée selon huit potentiels égaux. Les bornes des huit résistances R3a à R3h au niveau du côté de l'alimentation de potentiel plus élevé VDD sont chacune connectées aux premières bornes de huit commutateurs SW1 à SW8. Les secondes bornes des huit commutateurs SW1 à SW8 sont connectées en commun à un noeud N5. Le noeud commun N5 est connecté à un premier circuit de commande 24 qui inclut un premier amplificateur différentiel 25. Les commutateurs SW1 à SW8 sont activés et désactivés par des signaux de commande émis en sortie depuis un décodeur 23. Le décodeur 23 reçoit un signal numérique Din (D4 à DO) comprenant une pluralité de bits (cinq bits selon ce mode de réalisation) depuis un circuit externe (non représenté) et il génère les signaux de commande pour commander les commutateurs SW1 à SW8. Le décodeur 23 décode les trois bits inférieurs (D2 à DO) du signal numérique Din et génère le signal de commande afin d'activer l'un des commutateurs SW1 à SW8. En réponse au signal de commande, I'un des huit commutateurs est activé de telle sorte que l'un de noeuds N4a à N4h du circuit de division de tension 22 est connecté à la borne d'entrée d'inversion du premier amplificateur différentiel 25. Ainsi, un potentiel sélectionné Va est appliqué sur le premier amplificateur différentiel 25. Le potentiel sélectionné Va est l'un des potentiels obtenus en divisant la différence de potentiel entre le noeud N2 et le noeud N3 par les résistances R3a à R3h selon huit parties égales. La borne d'entrée de non inversion du premier amplificateur différentiel 25 est connectée à un circuit de génération de tension de référence 26. La borne d'entrée de non inversion reçoit un potentiel de référence prédéterminé Vref qui provient du circuit de génération de tension de référence 26. Comme représenté sur la figure 5, le circuit de génération de tension de référence 26 inclut des résistances Ra et Rb qui sont connectées en série entre la ligne d'alimentation L1 pour l'alimentation de potentiel plus élevé VDD et la ligne d'alimentation L2 pour l'alimentation de potentiel plus faible VSS. De préférence, les résistances Ra et Rb présentent la même valeur d'impédance. Le circuit de génération de tension de référence 26 génère le potentiel de référence Vref en divisant la différence de potentiel entre l'alimentation de potentiel plus élevé VDD et l'alimentation de potentiel plus faible VSS par deux. Par report à nouveau à la figure 4, la borne de sortie du premier amplificateur différentiel 25 est connectée à la grille d'un premier transistor Trl qui est de préférence un transistor MOS à canal N. Le premier amplificateur différentiel 25 commande la tension de grille du premier transistor Trl sur la base de la différence de potentiel entre le potentiel de référence Vref et le potentiel sélectionné Va. Par conséquent, un courant la correspondant à la tension de grille circule au travers du premier transistor Tari. La source du premier transistor Trl est connectée à la seconde ligne d'alimentation L2 et le drain est connecté au drain d'un second transistor Tr2 qui est de préférence un transistor MOS à canal P. La source du second transistor Tr2 est connectée à la première ligne d'alimentation L1. La grille du second transistor Tr2 est connectée à son drain et aux grilles d'un troisième transistor Tr3 et d'un quatrième transistor Tr4. De préférence, les troisième et quatrième transistors Tr3 et Tr4 sont des transistors MOS à canal P. La source du troisième transistor Tr3 est connectée à la première ligne d'alimentation L1 et le drain est connecté au noeud N1 du circuit de division de tension 22. La source du quatrième transistor Tr4 est connectée à la première ligne d'alimentation L1 et le drain est connecté au noeud N3 du circuit de division de tension 22. Le second transistor Tr2 et le troisième transistor Tr3 forment un circuit miroir de courant utilisé en tant que première source de courant 27. Le second transistor Tr2 et le quatrième transistor Tr4 forment un circuit miroir de courant utilisé en tant que seconde source de courant 28. Les première et seconde sources de courant 27, 28 partagent le second transistor Tr2. La première source de courant 27 et la seconde source de courant 28 génèrent respec premier amplificateur différentiel 25 commande les valeurs des courants lb et Ic. Le circuit de division de tension 22 est muni d'un commutateur SW9 incluant 3 commutateurs SW9a à SW9c qui comportent des premières bornes respectivement connectées aux noeuds N1 à N3 et des secondes bornes connectées à un noeud commun N6. Les commutateurs SW9a à SW9c sont utilisés pour sélectionner l'un des potentiels divisés V1 à V3. Le noeud commun N6 est connecté à la borne d'entrée de non inversion d'un second amplificateur 29. Les commutateurs SW9a à SW9c se commutent à l'état activé ou à l'état désactivé en réponse aux signaux de commande générés par le décodeur 23 conformément aux deux bits supérieurs D4, D3 du signal numérique Din. Par conséquent, lorsque l'un des commutateurs SW9a à SW9c est spécifié par le décodeur 23 pour être activé, I'un des noeuds N1 à N3 est sélectionné. Le potentiel du noeud sélectionné apparaît au niveau du noeud N6. La borne de sortie du second amplificateur 29 est alimentée en retour via sa borne d'entrée d'inversion. Par conséquent, le second amplificateur 29 fonctionne en tant que tampon qui émet en sortie le signal analogique Aout présentant le potentiel du noeud N6. La borne d'entrée de non inversion du second amplificateur 29 est connectée à la ligne d'alimentation L2 par l'intermédiaire d'un condensateur C1. Le condensateur C1 fonctionne afin de réduire le bruit généré lorsque les commutateurs SW9a à SW9c sont commutés dans l'état activé ou désactivé. Le fonctionnement du convertisseur N-A 21 sera maintenant décrit par report à la figure 3 ainsi qu'à la figure 4. Dans un premier cas, les première et seconde sources de courant 27, 28 émettent en sortie les courants lb, Ic qui valent 0 A. Dans le premier cas, les courants lia, 12a, 13a et 14a qui traversent les résistances R1 à R4 sont donnés par I1a = I2a = I3a = I4a = (VDD - VSS) / (R1 + R2 + R3 + R4). Les courants qui traversent les résistances R1 à R4 sont exprimés par Iref. Les potentiels divisés V1a à V3a au niveau des noeuds N1 à N3 sont donnés par: V1a = I2a R2 + I3a R3 + I4a R4 = Iref (R2 + R3 + R4) V2a = I3a R3 + 14a R4 Iref (R3 + R4) V3a = 14a R4 = Iref R4. Par conséquent, si la différence de potentiel #V1a entre le noeud N1 et le noeud N3 est donnée par ce qui suit: #V1a = V1a - V3a Iref (R2 + R3 + R4) - Iref R4 = Iref (R2 + R3). Dans un second cas, les première et seconde sources de courant 27, 28 émettent en sortie les courants lb, Ic présentant des valeurs prédéterminées. Dans le second cas, si les courants qui traversent les résistances R1 à R4 sont exprimés par lib, 12b, 13b, 14b, lib = Iref - lb I2b = I1b + Ib = Iref 13b = 12b = Iref 14b = 13b + Ic = Iref + Ic. Ici, les première et seconde sources de courant 27, 28 émettent en sortie les courants lb, Ic qui présentent la même valeur. C'est-à-dire que Ic = lb. Par conséquent, le courant 14b qui traverse la résistance R4 est donné comme suit 14b = Iref + lb Par conséquent, les potentiels divisés Vib à V3b au niveau des noeuds N1 à N3 sont donnés par: Vîb = 12b R2 + 13b R3 + 14b R4 = Iref R2 + Iref R3 + (Iref + lb) R4 = Iref (R2 + R3 + R4) + lb R4 V2b = 13b R3 + 14b R4 = Iref R3 + (Iref + lb) R4 = Iref (R3 + R4) + lb R4 V3b = 14b R4 (Iref + lb) R4 - Iref R4 + lb R4 Par conséquent, si la différence de potentiel Vib entre le noeud N1 et le noeud N3 dans ce cas est donnée par ce qui suit AV1b = Vlb - V3b ={Iref (R2 + R3 + R4) + Ib R4} - (Iref R4 + lb R4) = Iref (R2 + R3) Par conséquent, les potentiels différentiels AVia, AV1 b dans les deux cas mentionnés ci-avant présentent la même valeur, c'est-à-dire que #V1a = #V1b. Ceci signifie que la différence de potentiel entre le noeud N1 et le noeud N3 est maintenue à une valeur constante indépendamment des valeurs des courants lb, Ic appliqués depuis les première et seconde sources de courant 27, 28 (moyennant la condition lb = Ic). Chacun des potentiels Vib à V3b des noeuds N1 à N3 lorsque le courant lb est appliqué est plus élevé du potentiel lb R4 que chacun des potentiels V1a à V3a des noeuds N1 à N3 lorsque le courant lb n'est pas appliqué. Par conséquent, il est possible de faire varier de façon appropriée les potentiels divisés V1 à V3 au niveau des noeuds N1 à N3 en sélectionnant de façon appropriée les valeurs des courants de sortie lb, Ic provenant des première et seconde sources d'alimentation en courant 27, 28 tout en maintenant constante la différence de potentiel entre les noeuds N1 et N3. Dans la discussion qui suit, I'alimentation de potentiel plus faible est supposée valoir 0 V afin de faciliter la description. Cependant, I'homme de l'art comprendra que l'autre valeur de tension puisse être un assurée par l'alimentation de potentiel plus faible Vss. Lorsque le commutateur SW1 par exemple est commuté dans l'état activé en réponse au signal numérique Din, le premier amplificateur différentiel 25 reçoit un potentiel divisé au niveau d'un noeud N4a en tant que potentiel sélectionné Va. Ce potentiel sélectionné Va est donné comme suit Va = VDD (R3 + R4)/(R1 + R2 + R3 + R4). Ici, les première et quatrième résistances R1, R4 présentent une valeur d'impédance identique et les seconde et troisième résistances R2, R3 présentent une valeur d'impédance identique. Par conséquent, le potentiel sélectionné mentionné ci-avant Va devient Va = VDD/2. Ce potentiel sélectionné Va coïncide sensiblement avec le potentiel de référence Vref (VDD/2). Par conséquent, le premier amplificateur différentiel 25 commande la grille du premier transistor Trl afin de rendre bloqué le transistor Tari. Par conséquent, le courant la de zéro ampère circule au travers du transistor Tari, et les première et seconde sources de courant 27, 28 émettent en sortie les courants lb, Ic de zéro ampère. En tant que résultat, les potentiels divisés V1 à V3 au niveau des noeuds N1 à N3 sont donnés comme suit V1 = VDD (R2 + R3 + R4)/(R1 + R2 + R3 + R4) V2 = VDD (R3 + R4)/(R1 + R2 + R3 + R3) V3 = VDD (R4)/(R1 + R2 + R3 + R4). Ici, si les résistances R1 à R4 sont établies de manière à prendre la valeur de résistance de '8', les potentiels divisés mentionnés ci-avant V1 à V3 sont rendus comme suit V1 = VDD 24/32 V2 = VDD 16/32 V3 = VDD 8/32. Lorsque l'un des commutateurs SW9a à SW9c est commuté dans l'état activé conformément aux deux bits supérieurs du signal numérique Din, I'un des potentiels divisés V1 à V3 est entré sur le second amplificateur 29. Le second amplificateur 29 émet en sortie le signal analogique Aout conformément au potentiel divisé entré sur lui. Ensuite, lorsque le commutateur SW3 est commuté dans l'état activé en réponse au signal numérique Din, le premier amplificateur différentiel 25 reçoit un potentiel divisé au niveau d'un noeud N4c en tant que potentiel sélectionné Va. Ici, si les résistances R1 à R4 sont établies de manière à prendre la valeur de résistance de '8' et que les résistances R3a à R3h sont établies de manière à prendre la valeur de résistance de '1', le potentiel sélectionné mentionné ci-avant Va est représenté par Va = VDD 14/32. Le premier amplificateur différentiel 25 commande la tension de grille du premier transistor Trl sur la base du potentiel sélectionné Va et du potentiel de référence Vref de telle sorte qu'un courant prédéterminé la circule au travers du premier transistor Tari. Les première et seconde sources de courant 27, 28 appliquent respectivement sur chacun des noeuds N1, N3 les courants lb, Ic, qui présentent les mêmes valeurs que le courant la. Les potentiels des noeuds N1 à N3 augmentent lorsque les courants lb, Ic sont appliqués ; cependant, la différence de potentiel entre les noeuds N1 et N3 est maintenue constante. Par conséquent, le potentiel divisé (c'est-à-dire le potentiel sélectionné Va) au niveau du noeud N4c augmente. Le premier amplificateur différentiel 25 commande la tension de grille du premier transistor Trl de telle sorte que le potentiel divisé (le potentiel sélectionné Va) au niveau du noeud N4c coïncide avec le potentiel de référence Vref. En d'autres termes, le premier circuit de commande 24 commande les courants lb, Ic appliqués depuis les première et seconde sources de courant 27, 28 sur le circuit de division de tension 22 de telle sorte que le potentiel divisé au niveau du noeud N4c coïncide avec le potentiel de référence Vref. A cet instant, le potentiel augmenté au niveau du noeud N4c est le potentiel différentiel AV (VDD 2/32) entre le potentiel sélectionné Va (VDD 14/32) et le potentiel de référence Vref (VDD/2). Par conséquent, chacun des potentiels divisés V1 à V3 au niveau des noeuds N1 à N3 est augmenté du potentiel différentiel Av depuis l'état où les courants lb, Ic sont égaux à 0. En tant que résultat, les potentiels divisés V1 à V3 au niveau des noeuds N1 à N3 sont donnés comme suit V1 = VDD 24/32 +AV = VDD 26/32 V2 = VDD 16/32 +AV = VDD 18/32 V3 = VDD 8/32 +AV = VDD 10/32. En outre, lorsque le commutateur SW8 est commuté dans l'état activé en réponse au signal numérique Din, le premier amplificateur différentiel 25 reçoit un potentiel divisé au niveau d'un noeud N4h en tant que potentiel sélectionné Va. Le potentiel sélectionné Va dans ce cas est donné par Va = VDD 9/32, si les résistances R1 à R4 sont établies de manière à présenter une valeur de résistance de '8' et si les résistances R3a à R3h sont établies de manière à présenter une valeur de résistance de 'i'. Le premier amplificateur différentiel 25 commande le premier transistor Trl de telle sorte que le courant la circule au travers de celui-ci. Les première et seconde sources de courant 27, 28 appliquent respectivement chacune au niveau des noeuds N1, N3 du circuit de division de tension 22 les courants lb, Ic qui présentent les mêmes valeurs que le courant la. Les potentiels au niveau des noeuds N1 à N3 sont chacun augmentés des courants lb, Ic et le potentiel divisé au niveau du noeud N4h (c'est-à-dire le potentiel sélectionné Va) est augmenté. Le premier circuit de commande 24 commande les courants lb, Ic appliqués depuis les première et seconde sources de courant 27, 28 de telle sorte que le potentiel divisé au niveau du noeud N4h coïncide avec le potentiel de référence Vref. À cet instant, le potentiel augmenté au niveau du noeud N4h est le potentiel différentiel AV (= VDD 7/32) entre le potentiel sélectionné Va (VDD 9/32) et le potentiel de référence Vref (VDD/2). Par conséquent, chacun des potentiels divisés V1 à V3 au niveau des noeuds N1 à N3 est augmenté du potentiel différentiel dV lorsque les courants lb et Ic sont égaux à 0. En tant que résultat, les potentiels divisés V1 à V3 au niveau des noeuds N1 à N3 sont donnés comme suit V1 = VDD 24/32 + AV = VDD 31/32 V2 = VDD 16/32 + AV = VDD 23/32 V3 = VDD 8/32 + AV = VDD 15/32. La figure 6 représente le signal analogique Aout obtenu en commandant de façon appropriée les commutateurs SW1 à SW8 et les commutateurs SW9a à SW9c. Comme représenté sur la figure 6, le signal analogique Aout comprend des multiples entiers de la différence de potentiel (VDD - VSS)/32. La différence de potentiel entre l'alimentation de potentiel plus élevé VDD et l'alimentation de potentiel plus faible VSS est divisée en 32 potentiels égaux. C'est-à-dire que les commutateurs SW1 a à SW3b connectés en parallèle aux résistances R2a à R4b, comme représenté dans le cas classique, deviennent non nécessaires. Un avantage de la présente invention réside dans le fait que les résistances des commutateurs SW1a à SW3b sont éliminées tandis qu'ils sont activés et que les 32 potentiels divisés de façon égale sont obtenus. La valeur de capacité du condensateur C1 de la figure 4 inclut la valeur de capacité du câblage entre le noeud commun N6 et le second amplificateur 29, la valeur de capacité de la borne d'entrée du second amplificateur 29 et les valeurs de capacité des résistances R1 à R4. Le condensateur C1 est prévu de manière à inhiber des effets défavorables dus à un bruit de commutation. L'avantage de la présente invention sera décrit par opposition avec le convertisseur N-A classique. Le convertisseur N-A classique n'inclut pas les première et seconde sources d'alimentation en courant 27, 28 mais il inclut le circuit de division de tension 22, le second amplificateur 29 et le condensateur C1. Lorsque le commutateur SW9c est commuté à l'état activé, par exemple, le potentiel V(N6) est établi au potentiel divisé V3, comme représenté sur la figure 7C. Lorsque le commutateur SW9a, en lieu et place du commutateur SW9c, est commuté dans l'état activé à un instant tl comme représenté sur les figures 7A à 7C, le potentiel V(Ni) au niveau du noeud N1 chute jusqu'au potentiel V3 qui correspond à la charge électrique stockée dans le condensateur C1. En accompagnement de cette modification, le potentiel sélectionné Va émis en sortie sur le premier circuit de commande 24 depuis le circuit de division de tension 22 chute temporairement. Ensuite, le condensateur C1 reçoit la charge provenant de la première ligne d'alimentation L1 par l'intermédiaire de la résistance R1. Le potentiel V(N6) croît conformément à la différence de potentiel entre les deux bornes de la résistance R1 et conformément à la constante de temps déterminée par la valeur de résistance de la première résistance R1 et par la valeur de capacité du condensateur C1. A un instant t2, le potentiel V(N6) atteint le potentiel V(N1 ) et est maintenu constant. Par conséquent, la vitesse de fonctionnement du convertisseur N-A classique est définie par l'intervalle temporel Ati entre l'instant tl et l'instant t2. Par ailleurs, dans le convertisseur N-A 21 de la présente invention, lorsque le commutateur SW9a, en lieu et place du commutateur SW9c, est commuté dans l'état activé à l'instant tl, le potentiel V(Ni) au niveau du noeud N1 chute jusqu'au potentiel V3 qui correspond à la charge électrique stockée dans le condensateur C1. En accompagnement de cette modification, le potentiel sélectionné Va émis en sortie sur le premier circuit de commande 24 depuis le circuit de division de tension 22 chute temporairement. Ensuite, le condensateur C1 reçoit la charge électrique due au courant qui traverse la première résistance R1 et la charge électrique due au courant lb appliqué sur le noeud N1 depuis la première source de courant 27. Par conséquent, la quantité de charge électrique par temps unitaire appliquée sur le condensateur C1 est augmentée par comparaison avec le cas classique. Par conséquent, le potentiel V(N6) au niveau du noeud N6 augmente jusqu'au potentiel prédéterminé plus rapidement que dans le cas classique comme représenté par la ligne continue sur les figures 7A à 7C. À un instant t3 qui se situe plus tôt que l'instant t2, le potentiel V(N6) atteint le potentiel V(Nî) du noeud N1 et reste constant. Par conséquent, I'intervalle temporel depuis l'instant où les commutateurs sont commutés jusqu'à l'instant où le potentiel V(N6) au niveau du noeud N6 atteint le potentiel prédéterminé vaut At2 (t3 - tel), ce qui est une durée plus courte que pour le convertisseur N-A classique. C'est-à-dire que la vitesse de fonctionnement du convertisseur N-A 21 est plus rapide que celle du convertisseur N-A classique. L'amélioration de la vitesse de fonctionnement diminue l'énergie d'une pointe de tension produite lorsque les commutateurs SW9a à SW9c sont commutés. L'énergie de la pointe de tension est déterminée par exemple par l'aire de la forme d'onde de la pointe de tension. Par conséquent, si une pointe de tension présente une crête plus élevée, ou si elle se poursuit pendant un temps plus long, I'énergie de la pointe de tension est plus élevée. Selon la présente invention, la durée d'une quelconque pointe de tension est plus courte que celle d'une quelconque pointe de tension dans le convertisseur N-A classique et par conséquent, I'énergie de la pointe de tension est plus faible. La figure 8 est un schéma de circuit d'un convertisseur N A 31 se rapportant à un second mode de réalisation de la présente invention. Afin d'éviter une description redondante, des index de référence identiques sont octroyés aux composants qui sont les mêmes que les composants correspondants du premier mode de réalisation. Un premier circuit de commande 32 contient un circuit de courant stabilisé 35, en plus du premier amplificateur différentiel 25 et du premier transistor Trl Une première borne du circuit de courant stabilisé 35 est connectée à la première ligne d'alimentation L1 de l'alimentation de potentiel plus élevé VDD et une seconde borne est connectée au drain d'un cinquième transistor Tr5 qui est de préférence un transistor MOS à canal N. La source du cinquième transistor Tr5 est connectée à la seconde ligne d'alimentation L2 de l'alimentation de potentiel plus faible VSS et le drain est connecté à sa propre grille ainsi qu'aux grilles d'un sixième transistor Tr6 et d'un septième transistor Tr7 qui sont de préférence des transistors MOS à canal N. La source du sixième transistor Tr6 est connectée à la seconde ligne d'alimentation L2 et le drain est connecté au noeud N1 du circuit de division de tension 22. La source du septième transistor Tr7 est connectée à la seconde ligne d'alimentation L2 et le drain est connecté au noeud N3 du circuit de division de tension 22. Le cinquième transistor Tr5 et le sixième transistor Tr6 forment un circuit miroir de courant qui fonctionne en tant que troisième source de courant 33. Le cinquième transistor Tr5 et le septième transistor Tr7 forment un circuit miroir de courant qui fonctionne en tant que quatrième source de courant 34. Les troisième et quatrième sources 33, 34 partagent le cinquième transistor Tr5. La troisième source de courant 33 et la quatrième source de courant 34 génèrent respectivement des courants le et If qui présentent les mêmes valeurs que le courant qui circule au travers du cinquième transistor Tr5 (c'est-à-dire le courant Id qui circule au travers de la source de courant constant 35). Les directions des courants le et If au travers des troisième et quatrième sources de courant 33, 34 sont les mêmes que celles des courants lb et Ic qui traversent les première et seconde sources de courant 27, 28. Puis le fonctionnement du convertisseur N-A 31 sera décrit en se focalisant essentiellement sur le premier circuit de commande 32 et sur les troisième et quatrième sources de courant 33, 34. Dans le convertisseur N-A 31, les troisième et quatrième sources de courant 33, 34 étant connectées respectivement aux noeuds N1 et N3, les courants le et If présentent des valeurs de courant identiques et circulent en continu depuis les noeuds N1, N3 sur la seconde ligne d'alimentation L2. C'est-à-dire que les troisième et quatrième sources de courant 33, 34 fonctionnent de manière à abaisser les potentiels des noeuds N1, N3. C'est-à-dire que les troisième et quatrième sources de courant 33, 34 abaissent le potentiel sélectionné Va par comparaison avec le potentiel de référence Vref. Le premier circuit de commande 32 commande les première et seconde sources de courant 27, 28 de telle sorte que le potentiel Va s'approche du potentiel de référence Vref de manière à coïncider avec. Le potentiel V(N6) au niveau du noeud N6 en vient à coïncider de façon précise avec le potentiel de référence Vref. Par conséquent, les différences entre le potentiel du signal analogique Aout et un potentiel souhaité sont diminuées. C'est-à-dire que les troisième et quatrième sources de courant 33, 34 fonctionnent pour abaisser le potentiel sélectionné Va jusqu'à une valeur inférieure au potentiel de référence Vref. Les première et seconde sources de courant 27, 28 fonctionnent pour amener ie potentiel sélectionné Va en coïncidence avec le potentiel de référence Vref, ce qui améliore par conséquent la précision du signal analogique. En outre, le convertisseur N-A 31 du second mode de réalisation réduit l'énergie d'une pointe de tension produite lors de la génération du signal analogique Aout. C'est-à-dire que le convertisseur N-A 31 raccourcit l'intervalle temporel qui va depuis l'instant où les commutateurs SW9a à SW9c sont commutés dans l'état activé conformément aux deux bits supérieurs D4, D3 du signal numérique Din jusqu'à l'instant où le potentiel du signal analogique Aout chute jusqu'à un potentiel souhaité et arrive à un niveau stabilisé. Le raccourcissement de cet intervalle temporel réduit l'énergie d'une pointe de tension produite lorsque les commutateurs SW9a à SW9c sont commutés. Par conséquent, comme représenté sur la figure 9A, lorsque le commutateur SW9c en lieu et place du commutateur SW9a est commuté dans l'état activé à l'instant tl, le potentiel V(N3) au niveau du noeud N3 augmente jusqu'au potentiel V1 de la charge électrique stockée dans le condensateur C1. En accompagnement de cette modification, le potentiel sélectionné Va croît temporairement. Ensuite, la charge électrique stockée dans le condensateur C1 est déchargée dans la seconde ligne d'alimentation L2 par l'intermédiaire de la troisième résistance R3 et de la troisième source de courant 33. Par conséquent, la charge électrique par temps unitaire déchargée depuis le condensateur C1 est augmentée. Comme représenté sur la figure 9B, le potentiel V(N6) au niveau du noeud N6 chute jusqu'au potentiel prédéterminé (V(N3)) à l'instant t3 qui se situe plus tôt que l'instant t2 et maintient le potentiel. L'instant t2 est l'instant où le potentiel V(N6) atteint le potentiel prédéterminé dans le convertisseur N-A classique qui ne contient pas la troisième alimentation en courant 33. Par conséquent, I'intervalle temporel depuis l'instant où les commutateurs SW9a à SW9c sont commutés jusqu'à l'instant où le potentiel V(N6) atteint le potentiel prédéterminé vaut At2 (t3 - tel), ce qui est plus court que dans le cas du convertisseur N-A classique. En d'autres termes, I'énergie de la pointe de tension produite lorsque les commutateurs SW9a à SW9c sont commutés est diminuée et la vitesse de fonctionnement du convertisseur N-A 31 devient plus rapide que la vitesse de fonctionnement du convertisseur N-A classique. Par report à la figure 10, les première et seconde sources de courant 27, 28 peuvent être connectées à la seconde ligne d'alimentation L2 et les troisième et quatrième sources de courant 33, 34 peuvent être connectées à la première ligne d'alimentation L1. Dans ce cas, les première et seconde sources de courant 27, 28 incluent respectivement les troisième et quatrième transistors Tr3, Tr4 qui sont de préférence des transistors NMOS, et les troisième et quatrième sources de courant 33, 34 incluent respectivement les sixième et septième transistors Tr6, Tr7 qui sont des transistors PMOS. Les première et seconde sources de courant 27, 28 appliquent les courants lb et Ic qui présentent les mêmes valeurs que le courant la qui circule au travers du premier transistor Trl sur la seconde ligne d'alimentation L2 depuis les noeuds N1 et N3. Les troisième et quatrième sources de courant 33, 34 appliquent respectivement les courants le et If qui présentent les mêmes valeurs que le courant Id par l'intermédiaire du circuit de courant 35 sur les noeuds N1 et N3. La figure 16 est un schéma de circuit détaillé d'un convertisseur N-A 31a similaire au convertisseur N-A 31 dans lequel les première à quatrième sources de courant 27, 28, 33, 34 son connectées, comme représenté sur la figure 10. Le convertisseur N-A de la figure 16 est muni de sept secondes résistances R2, sur la figure 8, entre la première résistance R1 et la troisième résistance R3, ainsi qu'entre la troisième résistance R3 et la quatrième résistance R4. En outre, le commutateur SW9 de la figure 8 est constitué par 16 commutateurs (non représentés). Le convertisseur N-A 31a peut répondre aux trois bits inférieurs et aux quatre bits supérieurs du signal numérique Din. Sur la figure 16, le commutateur SW9, le condensateur C1, le décodeur 23 et le second amplificateur 29 sont omis. Dans les convertisseurs N-A 21 et 31 des premier et second modes de réalisation, I'intervalle temporel (c'est-à-dire la vitesse de fonctionnement) depuis instant où le signal numérique Din est entré jusqu'à l'instant où la sortie du signal analogique Aout atteint le potentiel stabilisé est affecté par la vitesse de fonctionnement des premiers circuits de commande 24 et 32 (c'est-à-dire la vitesse de fonctionnement du premier amplificateur différentiel 25 pour commander le premier transistor Tri). Par conséquent, la vitesse de fonctionnement du premier amplificateur différentiel 25 doit être stabilisée. La vitesse de fonctionnement du premier amplificateur différentiel 25 dépend de la valeur d'un courant de polarisation interne généré par la source de courant constant 25a représentée sur la figure 5. Le courant de polarisation interne varie en fonction de la variation du potentiel d'alimentation. Par conséquent, une source de courant constant qui permette d'appliquer un courant de polarisation stabilisé indépendamment de la variation du potentiel d'alimentation est requise. La figure 11 est un schéma de circuit d'un circuit de courant constant amélioré 41. Le circuit de courant constant 41 peut être u source de courant 42. Les drains des premier et second transistors PMOS TP1, TP2 sont connectés respectivement aux grilles de troisième et quatrième transistors PMOS TP3, TP4. Les sources des troisième et quatrième transistors PMOS TP3, TP4 sont connectées l'une à l'autre ainsi qu'à la première ligne d'alimentation L1 par l'intermédiaire d'une source de courant constant 43. Les drains des troisième et quatrième transistors PMOS TP3, TP4 sont connectés respectivement aux drains de troisième et quatrième transistors NMOS TN3, TN4. Les troisième et quatrième transistors NMOS TN3, TN4 forment un circuit miroir de courant. Les sources des troisième et quatrième transistors TN3, TN4 sont connectées à la seconde ligne d'alimentation L2. Les transistors NMOS TN3, TN4, les transistors PMOS TP3, TP4 et la source de courant constant 43 forment un amplificateur différentiel 44. Le drain du troisième transistor NMOS TN3 est connecté à sa grille ainsi qu'à la grille du quatrième transistor NMOS TN4. La grille d'un cinquième transistor NMOS TN5 est connectée au drain du quatrième transistor NMOS TN4. La source du cinquième transistor TN5 est connectée à la seconde ligne d'alimentation L2 et le drain est connecté au drain d'un cinquième transistor PMOS TP5. La source du cinquième transistor PMOS TP5 est connectée à la première ligne d'alimentation L1 et la grille est connectée à son drain ainsi qu'à la grille d'un sixième transistor PMOS TP6. Le sixième transistor PMOS TP6 forme le circuit de courant constant 42. La source du sixième transistor PMOS TP6 est connectée à la première ligne d'alimentation L1 et le drain est connecté aux sources des premiers et second transistors PMOS TP1, TP2. Les cinquième et sixième transistors PMOS TP5, TP6 forment un circuit miroir de courant. Le drain du sixième transistor PMOS TP6 est connecté à la seconde ligne d'alimentation L2 par l'intermédiaire d'une seconde résistance R12 et d'une troisième résistance R13. Un noeud N11 entre la seconde résistance R12 et la troisième résistance R13 est connecté aux grilles des premier et second transistors NMOS TN1, TN2 ainsi qu'à la grille d'un sixième transistor NMOS TN6. La source du sixième transistor NMOS TN6 (un transistor de sortie) est connectée à la seconde ligne d'alimentation L2 et le drain est connecté à une borne de sortie 45. Les seconde et troisième résistances R12, R13 fonctionnent en tant que circuit d'établissement de tension de grille qui détermine les tensions de grille des premier et second transistors NMOS TN1, TN2. Les seconde et troisième résistances R12, R13 forment un circuit de division de tension qui divise la différence de potentiel entre le potentiel du drain du sixième transistor PMOS TP6 et le potentiel de l'alimentation de potentiel plus faible VSS et qui applique le potentiel divisé sur le noeud N11. Le potentiel divisé du noeud N11 est appliqué sur les grilles des premier et second transistors NMOS TN1, TN2 ainsi que sur la grille du sixième transistor NMOS TN6. Dans le circuit de courant constant 41, les transistors à canal P et les transistors à canal N peuvent être remplacés les uns par les autres. En outre, I'alimentation de potentiel plus élevé VDD et l'alimentation de potentiel plus faible VSS peuvent être remplacées l'une par l'autre. Ce type de circuit de courant constant est de préférence utilisé en tant que remplacement pour la source de courant 35 de la figure 10. Puis le fonctionnement du convertisseur N-A 41 sera décrit par report aux figures 12 à 15. Un schéma de circuit simplifié des premier et second transistors NMOS TN1, TN2 permet d'expliquer un premier principe de fonctionnement du circuit de courant constant 41. Chacune des grilles des premier et second transistors NMOS TN1, TN2 reçoit une tension de grille VG en provenance d'une source de tension variable. La figure 13 est un graphique qui permet d'illustrer la relation entre la tension de grille VG et le courant de drain Id au travers des premier et second transistors NMOS TN1, TN2. La figure 13 représente que la caractéristique de courant de drain Id en fonction de la tension de grille VG du second transistor NMOS TN2 présente une pente différente de celle du premier transistor NMOS TN1, ce qui résulte de la première résistance R11 ainsi que de la dimension de dispositif du second transistor NMOS TN2. Comme représenté sur la figure 13, les premier et second transistors NMOS TN1, TN2 présentent des courants de drain qui présentent des valeurs sensiblement identiques en réponse à une tension de grille VG1. Cependant, les valeurs des courants de drain des premier et second transistors NMOS TN1, TN2 sont déterminées par les tensions de drain (c'est-à-dire l'alimentation de potentiel plus élevé VDD) des premier et second transistors NMOS TN1, TN2. Par conséquent, un second principe de fonctionnement représenté sur la figure 14 consiste dans le fait que des courants de drain constants circulent au travers des premier et second transistors TN1, TN2 indépendamment de la variation de l'alimentation de potentiel plus élevé VDD. La source de courant 42 applique un courant la sur les premier et second transistors PMOS TP1, TP2. Un courant 113 circule au travers de la seconde résistance R12 et de la troisième résistance R13. Le potentiel appliqué sur les grilles des premier et second transistors NMOS TN1, TN2 est déterminé par la valeur de résistance de la troisième résistance R13 et par la valeur du courant 113. En outre, le potentiel des sources (noeud N12) des premier et second transistors PMOS TP1, TP2 est déterminé par la valeur du courant 113 et par la valeur de résistance de la seconde résistance Ri2. Par conséquent, le potentiel de source (potentiel au niveau du noeud N12) des premier et second transistors PMOS TP1, TP2 est déterminé conformément à la tension de grille (potentiel au niveau du noeud N11) des premier et second transistors NMOS TN1, TN2. En tant que résultat, le potentiel au niveau du noeud N12 n'est pas affecté par une variation de l'alimentation de potentiel plus élevé VDD. Les premier et second transistors PMOS TP1, TP2 qui présentent la même dimension de dispositif fonctionnent en tant que circuit miroir de courant qui présente le même courant que le courant qui traverse les premier et second transistors NMOS TN1, TN2. Par conséquent, les tensions de drain des premier et second transistors PMOS TP1, TP2 ne sont pas affectées par une variation de l'alimentation de potentiel plus élevé VDD et sont établies à une valeur identique. En tant que résultat, les premier et second transistors NMOS TN1, TN2 présentent des courants qui présentent une valeur identique conformément à la tension de grille prédéterminée VG1 déterminée par le courant la appliqué depuis la source de courant 42. L'application d'un courant lal (voir figure 15) depuis la source de courant 42 établit les courants au travers des premier et second transistors NMOS TN1, TN2 (c'est-à-dire les tensions de drain des transistors TN1, TN2) à une valeur sensiblement identique. En d'autres termes, le courant la appliqué depuis la source de courant 42 est réglé de telle sorte que les tensions de drain des premier et second transistors NMOS TN1, TN2 deviennent sensiblement égales sans être affectées par la variation de l'alimentation de potentiel plus élevé VDD. La figure 15 représente que les tensions de drain des premier et second transistors NMOS TN1, TN2 deviennent sensiblement égales lorsque le courant qui provient de la source de courant 42 est égal au courant prédéterminé lal. Par report maintenant à la figure 11, les tensions de drain des premier et second transistors NMOS TN1, TN2 sont appliquées sur les grilles des troisième et quatrième transistors PMOS TP3, TP4 qui forment l'amplificateur différentiel 44. L'amplificateur 44 commande la tension de grille du cinquième transistor NMOS TN5 de telle sorte que les tensions de drain des premier et second transistors NMOS TN1, TN2 en viennent à coïncider l'une avec l'autre. Le cinquième transistor NMOS TN5 présente un courant qui est conforme à sa tension de grille. Les cinquième et sixième transistors PMOS TP5, TP6 présentent le courant la qui est de la même valeur que celle du courant qui circule au travers du cinquième transistor NMOS TN5. De cette manière, le courant la qui circule au travers de la source de courant 42 est commandé par le fonctionnement de l'amplificateur différentiel 44 de telle sorte que les tensions de drain des premier et second transistors NMOS TN1, TN2 en viennent à coïncider l'une avec l'autre. Lorsqu'un courant de drain IN1 du premier transistor NMOS TN1 est supérieur à un courant de drain IN2 du second transistor NMOS TN2, l'amplificateur différentiel 44 augmente le courant la qui circule au travers de la source de courant 42. Par ailleurs, lorsque le courant de drain IN1 est inférieur au courant de drain IN2, I'amplificateur différentiel 44 diminue le courant la. Par conséquent, lorsque le courant de drain IN1 du premier transistor NMOS TN1 devient sensiblement égal au courant de drain IN2 du second transistor NMOS TN2, le courant la au travers de la source de courant 42 est stabilisé. À cet instant, le courant la n'est pas influencé par une variation de l'alimentation de potentiel plus élevé VDD. Le courant la qui traverse la source de courant 42 détermine le potentiel du noeud N11 et un courant qui est conforme au potentiel du noeud N11 circule au travers du sixième transistor NMOS TN6. Par conséquent, le courant qui circule au travers du sixième transistor NMOS TN6 n'est pas influencé par une variation de l'alimentation de potentiel plus élevé VDD. Le courant qui circule au travers du sixième transistor NMOS TN6 est émis en sortie depuis le circuit de courant constant 41 en tant que courant de sortie lout. Le courant de sortie lout est utilisé pour appliquer le courant de polarisation du premier amplificateur différentiel 25 sur la figure 4 et sur la figure 6. Le premier amplificateur différentiel 25 est activé par le courant de polarisation stabilisé, ce qui améliore les vitesses de fonctionnement des convertisseurs N-A 21, 31. Les figures 17A à 17C sont des schémas de circuit détaillés du convertisseur N-A 31 se rapportant au second mode de réalisation qui inclut le circuit de courant constant 41 de la figure 11. Ce convertisseur N-A 31 inclut huit troisièmes résistances R3 et il peut répondre au signal numérique Din des trois bits inférieurs et des quatre bits supérieurs. Sur les figures 17A à 17C, le commutateur SW9, le condensateur C1, le décodeur 23 et le second amplificateur 29 sont omis. Les premier et second modes de réalisation permettent de modifier de façon appropriée les nombres de résistances et de commutateurs connectés entre l'alimentation de potentiel plus élevé VDD et l'alimentation de potentiel plus faible VSS. Les premier et second modes de réalisation permettent de modifier ou d'altérer de façon appropriée les nombres de bits du signal numérique d'entrée Din. La figure 18 est un schéma de circuit d'un circuit de génération de courant 51 se rapportant à un troisième mode de réalisation de la présente invention. Le circuit de génération de courant 51 est muni de premier et second circuits de division de tension 52, 53, d'un amplificateur différentiel 54 et de première à troisième sources de courant 55, 56, 57. Le premier circuit de division de tension 52 inclut huit résistances R31 à R38 connectées en série entre la première ligne d'alimentation L1 et la seconde ligne d'alimentation L2. Un noeud N13 entre les résistances R34 et R35 est connecté à l'amplificateur différentiel 54. Les résistances R31 à R38 présentent de préférence des valeurs de résistance identiques. Par conséquent, le noeud N31 présente un potentiel intermédiaire ((VDD-VSS)/2) entre l'alimentation de potentiel plus élevé VDD et l'alimentation de potentiel plus faible VSS. Le second circuit de division de tension 53 inclut 8 résistances R41 à R48 qui sont connectées en série entre la première ligne d'alimentation L1 et la seconde ligne d'alimentation L2. Les résistances R41 à R48 présentent des valeurs de résistance identiques. Par conséquent, la valeur de résistance combinée des résistances R41, R42 connectées entre la première ligne d'alimentation L1 et un noeud N34 est sensiblement égale à la valeur de résistance combinée des résistances R47, R48 connectées entre la seconde ligne d'alimentation L2 et un noeud N35. Un noeud N32 entre les résistances R43 et R44 est connecté à l'amplificateur différentiel 54. L'amplificateur différentiel 54 inclut une paire constituée par des premier et second transistors PMOS TP11, TP12. La grille du premier transistor PMOS TP11 est connectée au noeud N31 du premier circuit de division de tension 52 et la grille du second transistor PMOS TP12 est connectée au noeud N32 du second circuit de division de tension 53. Les sources des premier et second transistors PMOS TP11, TP12 sont connectées l'une à l'autre ainsi qu'à la première ligne d'alimentation L1 par l'intermédiaire d'une source de courant 58. Les drains des premier et second transistors PMOS TP, TP12 sont respectivement connectés aux drains d'une paire constituée par des premier et second transistors NMOS TN11, TN12. Les sources des premier et second transistors NMOS Tin11, TN12 sont connectées à la seconde ligne d'alimentation L2. La grille du premier transistor NMOS TN11 est connectée à la grille et au drain du second transistor NMOS TN12. Les premier et second transistors NMOS TN11, TN12 forment un circuit miroir de courant. Un noeud N33 entre le premier transistor NMOS TN11 et le premier transistor PMOS TP11 est connecté aux première à troisième sources de courant 55 à 57. Les première à troisième sources de courant 55 à 57 comprennent respectivement des transistors NMOS TN13 à TN15. Les grilles des transistors NMOS TN13 à TN15 sont connectées au noeud N33 et les sources sont connectées à la seconde ligne d'alimentation L2. Les première à troisième sources de courant 55 à 57 appliquent des courants 13a, 13b, 13c qui présentent sensiblement la même valeur. Le drain du troisième transistor NMOS TN13 est connecté au noeud N34. La première source de courant 55 génère le courant 13a en réponse au potentiel du noeud N33, lequel potentiel circule depuis le noeud N34 jusqu'à la seconde ligne d'alimentation L2. Le drain du quatrième transistor NMOS TN14 est connecté au noeud N35. La seconde source de courant 56 génère le courant 13b en réponse au potentiel du noeud N33, lequel potentiel circule depuis le noeud N35 jusqu'à la seconde ligne d'alimentation L2. Puis le fonctionnement du circuit de génération de courant 51 sera décrit. L'amplificateur différentiel 54 commande la tension de grille des troisième et quatrième transistors NMOS TN13, TN14 en réponse à une différence de potentiel entre les noeuds N31 et N32. Les courants 13a et 13b circulent au travers des troisième et quatrième transistors NMOS TN13, TN14 en réponse à leurs tensions de grille. Par conséquent, les première et seconde sources de courant 55, 56 génèrent les courants 13a, 13b en réponse à la différence de potentiel entre les noeuds N31 et N32. La valeur de résistance combinée des résistances R41 et R42 est sensiblement égale à la valeur de résistance combinée des résistances R47 et R48. Par conséquent, les potentiels des noeuds N34 et N35 varient en fonction des valeurs des courants 13a et 13b qui circulent au travers des première et seconde sources de courant 55, 56 tandis que la différence de potentiel entre les noeuds N34 et N35 est maintenue constante. L'amplificateur différentiel 54 commande les tensions de grille des troisième et quatrième transistors NMOS TN13, TN14 de telle sorte que le potentiel du noeud N31 devient sensiblement égal au potentiel du noeud N32 (c'est-à-dire que l'amplificateur différentiel 54 commande les courants 13a, 13b qui circulent depuis les noeuds N34, N35 jusqu'à la seconde ligne d'alimentation L2). Lorsque le potentiel du noeud N31 en vient sensiblement à coïncider avec celui du noeud N32, les premier et second courants 13a, 13b sans stabilisés et sont maintenus constants. Lorsque chacune des résistances R31 à R38, R41 à R48 est établi à la valeur de résistance '1', les potentiels VN31, VN32 des noeuds N31, N32 sont comme suit VN31 = (VDD-VSS) 4/8 + VSS VN32 = (VDD-VSS) 5/8 + VSS. Par conséquent, I'amplificateur différentiel 54 abaisse chacun des potentiels des noeuds N32, N34, N35 du potentiel différentiel AV ((VDD-VSS)/8) entre les potentiels VN31 et VN32.. Les courants 13a, 13b qui circulent au travers des première et seconde sources de courant 55, 56 sont obtenus au moyen du produit du potentiel différentiel AV et de la valeur d'impédance entre le noeud N35 et la ligne d'alimentation L2 comme suit 13a = 13b = ((VDD-VSS)/8)/2 = (VDD-VSS)/16 La troisième source de courant 57 génère le courant 13c (le courant de sortie lout du circuit de courant constant 51), qui prend la même valeur que celles des courants 13a, 13b. Par conséquent, le courant 13c est donné par 13c = 13a = 13b = (VDD-VSS)/16. Comme représenté sur la figure 20, le courant de sortie lout (51) du circuit de courant constant 51 varie linéairement en fonction de la variation du potentiel d'alimentation. Par conséquent, le circuit de courant constant 51 peut appliquer un courant de sortie arbitraire lout. La figure 19 est un schéma de circuit d'un circuit de génération de courant classique 61. Le circuit de génération de courant 61 inclut deux transistors NMOS TN21, TN22 qui forment un circuit miroir de courant, et une résistance R61. Le circuit de génération de courant 61 émet en sortie un courant lout2 depuis une borne de sortie 62. Si la valeur de résistance de la résistance R61 est égale à Rn et que le potentiel entre la grille et la source du transistor NMOS TN21 est égal à Vgs, le courant lout2 est donné comme suit lout2 = ((VDD-VVSS)-VSs)/Rn Le potentiel Vgs entre la grille et la source du transistor NMOS TN21 varie en fonction du courant de drain et de la tension de drain du transistor TN21. Par conséquent, le courant de sortie loup2(61) ne varie pas linéairement en fonction de la variation du potentiel d'alimentation, comme représenté par la ligne en pointillés sur la figure 20. Par conséquent, le fait d'obtenir le courant de sortie lout2 d'une valeur souhaitée nécessite de considérer la caractéristique du transistor NMOS TN21. Selon le troisième mode de réalisation, si le noeud N31 est établi au potentiel intermédiaire ((VDD-VSS)/2) de l'alimentation de potentiel plus élevé VDD et de l'alimentation de potentiel plus faible VSS, les résistances R31 à R38 et R41 à R48 peuvent présenter des valeurs de résistance différentes. En outre, le nombre des résistances entre la première ligne d'alimentation L1 et le noeud N31 peut être différent du nombre des résistances entre le noeud N31 et la seconde ligne d'alimentation L2. En outre, les première à troisième sources de courant 55 à 57 peuvent inclure chacune une pluralité de transistors NMOS. Le nombre des sources de courant connectées au noeud N33 peut également varier. II apparaîtra à l'homme de l'art que la présente invention peut être mise en oeuvre selon bon nombre d'autres formes spécifiques sans que l'on s'écarte ni de l'esprit, ni du cadre de l'invention. Par conséquent, les présents exemples et les présents modes de réalisation sont à considérer comme étant illustratifs et non pas limitatifs et l'invention n'est pas limitée aux détails présentés ici mais elle peut être modifiée dans le cadre et l'équivalence des revendications annexées. REVENDICATIONS 1. Circuit de génération de tension (21, 31) caractérisé en ce qu'il comprend un circuit de division de tension incluant un premier élément d'impédance (Ri) connecté à une première ligne d'alimentation (L1), un second élément d'impédance (R4) connecté à une seconde ligne d'alimentation (L2), le second élément d'impédance présentant sensiblement la même valeur d'impédance que le premier élément d'impédance, et un troisième élément d'impédance (R2, R3) connecté entre les premier et second éléments d'impédance, présentant une impédance prédéterminée, dans lequel des tensions basées sur les impédances des premier à troisième éléments d'impédance sont générées au niveau d'un premier noeud (N1) entre les premier et troisième éléments d'impédance et au niveau d'un second noeud (N3) entre les second et troisième éléments d'impédance; et une première source de courant (27) et une seconde source de courant (28) connectées respectivement au premier noeud et au second noeud, appliquant des courants (lb, Ic) présentant sensiblement la même valeur sur respectivement les premier et second noeuds. 2. Circuit selon la revendication 1, caractérisé en ce qu'il comprend en outre un circuit de commande (24) qui reçoit une tension de référence prédéterminée (Vref) et une tension (Va) du troisième élément d'impédance (R3) en tant que tension d'entrée, qui compare la tension d'entrée à la tension de référence prédéterminée et qui, sur la base du résultat comparé, commande les courants appliqués depuis les première et seconde sources de courant (27, 28) afin d'amener la tension d'entrée à une équivalence avec la tension de référence. 3. Circuit de conversion numérique-analogique caractérisé en ce qu'il comprend: un circuit de division de tension (22) incluant un premier élément d'impédance (Ri) connecté à une première ligne d'alimentation (L1), un second élément d'impédance (R4) connecté à une seconde ligne d'alimentation (L2), le second élément d'impédance présentant sensiblement la même valeur d'impédance que le premier élément d'impédance, et un troisième élément d'impédance (R2, R3) connecté entre les premier et second éléments d'impédance, présentant une impédance prédéterminée, dans lequel le troisième élément d'impédance (R3) inclut une pluralité de sous-éléments d'impédance (R3a R3h) pour diviser une tension entre les premier et second éléments d'impédance afin de générer une pluralité de tensions divisées au niveau de noeuds (N4a-N4h) entre les sous-éléments d'impédance une première source de courant (27) connectée à un premier noeud (Ni) entre les premier et troisième éléments d'impédance et une seconde source de courant (28) connectée à un second noeud (N3) entre les second et troisième éléments d'impédance, les première et seconde sources de courant appliquant respectivement des premier et second courants (Ib, Ic) présentant des valeurs sensiblement identiques sur les premier et second noeuds une unité de sélection (Sw1-Sw8) qui sélectionne l'un des noeuds entre les sous-éléments d'impédance et qui émet en sortie la tension de noeud en tant que tension sélectionnée (Va) sur la base des premier et second courants et des impédances des premier à troisième éléments d'impédance; et un circuit de commande (24) qui reçoit la tension sélectionnée et une tension de référence prédéterminée, qui compare la tension sélectionnée (Va) à la tension de référence prédéterminée (Vref) et qui, sur la base du résultat comparé, commande les premier et second courants appliqués depuis les première et seconde sources de courant pour amener la tension sélectionnée sensiblement à une équivalence avec la tension de référence, dans lequel les première et seconde tensions de noeud (V1, V3) sont utilisées pour générer un signal de tension analogique. 4. Circuit selon la revendication 3, caractérisé en ce que le circuit de commande (24) comprend: un circuit de comparaison (25) qui reçoit la tension sélectionnée et la tension de référence et qui génère un signal de sortie présentant une tension qui répond à une différence de tension entre la tension sélectionnée et la tension de référence ; et un premier transistor (Tri) connecté aux première et seconde sources de courant qui comporte une grille pour recevoir le signal de sortie provenant du circuit de comparaison (25) et qui applique un courant qui répond à la tension de grille, dans lequel les premier et second courants présentent sensiblement la même valeur que le courant qui circule au travers du premier transistor jusqu'aux premier et second noeuds. 5. Circuit selon la revendication 4, caractérisé en ce que les première et seconde sources de courant incluent chacune des premier et second circuits miroirs de courant (Tr2 et Tr3, Tr2 et Tr4). 6. Circuit selon la revendication 5, caractérisé en ce que les premier et second circuits miroirs de courant incluent chacun un premier transistor (Tr3, Tr4) et partagent un second transistor (Tr2) connecté au premier transistor. 7. Circuit selon la revendication 3, caractérisé en ce qu'il comprend en outre des troisième et quatrième sources de courant (33, 34) dont chacune est connectée aux première et seconde sources de courant (27, 28), qui génèrent des courants (le, If) présentant un sens identique et une valeur sensiblement identique aux mêmes éléments des courants appliqués depuis les première et seconde sources de courant. 8. Circuit selon la revendication 7, caractérisé en ce que chacune des troisième et quatrième sources de courant inclut un circuit miroir de courant (Tr5 et Tr6, Tr5 et Tr7). 9. Circuit selon la revendication 3, caractérisé en ce qu'un signal numérique inclut un signal numérique de bits supérieurs et un signal numérique de bits inférieurs, le circuit de division de tension étant constitué par une pluralité d'éléments d'impédance (R1, R2, R4) incluant les premier et second éléments d'impédance (R1, R4), les éléments de la pluralité d'éléments d'impédance (R1, R2, R4) étant établis afin de se conformer à un nombre correspondant au signal numérique de bits supérieurs et les sous-éléments de la pluralité des souséléments d'impédance (R3a-R3h) sont établis afin de se conformer à un nombre correspondant au signal numérique de bits inférieurs. 10. Circuit selon la revendication 9, caractérisé en ce qu'il comprend en outre: une seconde unité de sélection (SW9) qui sélectionne, en réponse au signal numérique de bits supérieurs, I'une des tensions divisées d'une pluralité de noeuds incluant les premier et second noeuds entre la pluralité des éléments d'impédance ; et un circuit de tampon (29), connecté à la seconde unité de sélection, qui reçoit la tension divisée sélectionnée et qui émet en sortie un signal analogique présentant une tension générée à partir de la tension divisée sélectionnée. 11. Circuit de courant constant caractérisé en ce qu'il comprend des premier et second transistors (TN1, TN2) connectés en parallèle entre des première et seconde lignes d'alimentation (L1, L2), qui comportent des grilles connectées l'une à l'autre, dans lequel les premier et second transistors sont de dimensions différentes un transistor de sortie (TN6) comportant une grille connectée aux grilles des premier et second transistors ; et un circuit de commande qui commande la tension appliquée sur les grilles des premier et second transistors de telle sorte que des courants de drain présentant sensiblement la même valeur circulent au travers des premier et second transistors, dans lequel le courant de drain du transistor de sortie est constant. 12. Circuit selon la revendication 11, caractérisé en ce que le circuit de commande inclut un élément d'impédance (R11) connecté entre la source du second transistor et la seconde ligne d'alimentation. 13. Circuit selon la revendication 12, caractérisé en ce que le circuit de commande inclut un circuit miroir de courant (TP1, TP2) connecté en série aux drains des premier et second transistors. 14. Circuit selon la revendication 13, caractérisé en ce que le circuit de commande inclut un circuit d'établissement de tension de grille (R12, R13) connecté aux premier et second transistors ainsi qu'au circuit miroir de courant (TP1, TP2) pour établir les tensions de grille des premier et second transistors. 15. Circuit selon la revendication 14, caractérisé en ce que le circuit d'établissement de tension de grille inclut un premier élément d'impédance (R13) connecté entre la seconde ligne d'alimentation et les grilles des premier et second transistors et un second élément d'impédance (R12) connecté entre le circuit miroir de courant et les grilles des premier et second transistors. 16. Circuit selon la revendication 14, caractérisé en ce que le circuit de commande inclut une source de courant (42) connectée au circuit miroir de courant et au circuit d'établissement de tension de grille. 17. Circuit selon la revendication 16, caractérisé en ce que le circuit de commande inclut un circuit différentiel (44) connecté à la source de courant et aux drains des premier et second transistors qui commande la source de courant de manière à amener les tensions de drain des premier et second transistors sensiblement à une équivalence. 18. Circuit de conversion numérique-analogique (21, 31) caractérisé en ce qu'il comprend: un circuit de division de tension (22) incluant un premier élément d'impédance (Ri) connecté à une première ligne d'alimentation (L1), un second élément d'impédance (R4) connecté à une seconde ligne d'alimentation (L2), le second élément d'impédance présentant sensiblement la même valeur d'impédance que le premier élément d'impédance, et un troisième élément d'impédance (R2, R3) connecté entre les premier et second éléments d'impédance, le troisième élément d'impédance présentant une valeur d'impédance prédéterminée, dans lequel le troisième élément d'impédance inclut une pluralité de souséléments d'impédance (R3a-R3h) pour diviser une tension entre les premier et second éléments d'impédance afin de générer une pluralité de tensions divisées au niveau de noeuds entre les sous-éléments d'impédance; une première source de courant (27) connectée à un premier noeud entre les premier et troisième éléments d'impédance et une seconde source de courant (28) connectée à un second noeud entre les second et troisième éléments d'impédance, qui appliquent des premier et second courants présentant sensiblement la même valeur sur respectivement le premier noeud et le second noeud; une unité de sélection (SW1-SW8) qui sélectionne l'un des noeuds entre les sous-éléments d'impédance et qui émet en sortie la tension de noeud sélectionnée en tant que tension sélectionnée (Va) sur la base des premier et second courants et des impédances des premier à troisième éléments d'impédance et un premier circuit de commande (24) incluant un circuit de comparaison (25) qui reçoit la tension sélectionnée (Va) et une tension de référence prédéterminée (Vref) et qui compare la tension sélectionnée à la tension de référence prédéterminée, le premier circuit de commande commandant, sur la base du résultat comparé, les premier et second courants appliqués depuis les première et seconde sources de courant de manière à amener la tension sélectionnée sensiblement à une équivalence avec la tension de référence, dans lequel des tensions au niveau des premier et second noeuds (N1, N3) sont utilisées pour générer un signal de tension analogique, le circuit de comparaison (25) inclut un circuit de courant constant (41) pour générer un courant de polarisation utilisé dans le circuit de comparaison, et le circuit de courant constant inclut: des premier et second transistors (TN1, TN2) connectés en parallèle entre les première et seconde lignes d'alimentation, les grilles des premier et second transistors étant connectées l'une à l'autre et dans lequel les premier et second transistors présentent des dimensions différentes; un transistor de sortie (TN6) comportant une grille connectée aux grilles des premier et second transistors ; et un second circuit de commande qui commande des tensions appliquées sur les grilles des premier et second transistors de telle sorte que des courants de drain présentant sensiblement une même valeur circulent au travers des premier et second transistors, dans lequel le courant de drain circule au travers du transistor de sortie en tant que courant de polarisation. 19. Circuit de génération de courant (51) caractérisé ce qu'il comprend: un premier circuit de division de tension (52), connecté entre des première et seconde lignes d'alimentation (L1, L2), qui divise une tension différentielle entre des première et seconde tensions afin de générer une première tension divisée; un second circuit de division de tension (53) incluant un premier élément d'impédance (R41) connecté à la première ligne d'alimentation, un second élément d'impédance (R48) connecté à la seconde ligne d'alimentation, le second élément d'impédance présentant sensiblement la même valeur d'impédance que le premier élément d'impédance, et un troisième élément d'impédance connecté entre les premier et second éléments d'impédance, le troisième d'élément d'impédance présentant une valeur d'impédance prédéterminée, dans lequel le troisième élément d'impédance inclut une pluralité de sous-éléments d'impédance (R43, R44, R45, R46) pour générer une pluralité de secondes tensions divisées au niveau de noeuds entre les souséléments d'impédance; une première source de courant (55) connectée à un premier noeud (N34) entre les premier et troisième éléments d'impédance et une seconde source de courant (56) connectée à un second noeud (N35) entre les second et troisième éléments d'impédance, qui appliquent respectivement un premier courant (13a) et un second courant (13b) présentant sensiblement la même valeur sur le premier noeud et le second noeud; un circuit différentiel (54) qui reçoit la première tension divisée et l'une de la pluralité des secondes tensions divisées et qui commande les premier et second courants appliqués depuis les première et seconde sources de courant de manière à amener la première tension divisée sensiblement à une équivalence avec la seconde tension divisée sélectionnée ; et une troisième source de courant (57) connectée au circuit différentiel, qui génère un troisième courant (13c) présentant une valeur sensiblement égale aux premier et second courants, dans lequel le troisième courant est un courant de sortie du circuit de génération de courant.