FR 2775088 A1 19990820 FR 9802162 A 19980219 Circuit intégré comportant un circuit maître, fonctionnant à une première fréquence, pour commander des circuits esclaves fonctionnant à une deuxième fréquence. L'invention concerne un circuit intégré comportant un circuit maître, fonctionnant à une première fréquence, pour commander des circuits esclaves fonctionnant à une deuxième fréquence. Le circuit maître désigne un circuit qui peut commander au moins un autre circuit, désigné circuit esclave, qui agit suivant des consignes imposées par la cellule maître. Par exemple, il s'agit à l'aide d'une machine d'état de produire des séquences de commande, conditionnelles ou non, pour des circuits logiques qui ont des fonctions spécifiques, tels que des compteurs, mémoires, des unités arithmétiques et logiques, ou autres. Classiquement, la machine d'état permet d'effectuer une succession d'opérations dans lesquelles peuvent etre produites des signaux de commandes pour commander un circuit esclave. Le cadencement des opérations de la machine d'état est généralement assuré par un signal d'horloge fl. Généralement, la machine d'état envoie des commandes logiques, tels qu'un ordre d'écriture ou de lecture d'informations sur un bus de données, à des circuits esclaves par l'intermédiaire d'un bus de commandes auquel sont reliés le séquenceur et les circuits esclaves. I1 est possible également que le séquenceur envoie une commande à un circuit esclave particulier, fonctionnant à une fréquence f2, pour exécuter au moins une opération en parallèle. Généralement, la machine d'état ne vérifie pas que le circuit esclave particulier a pris en compte la commande à exécuter et se contente, par exemple, d'envoyer une commande durant un intervalle de temps pendant lequel la machine d'état est sûre que le circuit esclave prendra en compte la dite commande. Lorsque la machine d'état et le circuit esclave sont synchrones, c'est à dire que les fréquences d'horloge fl et f2 sont identiques ou multiples l'une de l'autre, ceci pour des signaux d'horloge issus d'une même horloge, la machine d'état peut donc émettre un ordre d'une durée déterminée, correspondant à un certain nombre de cycles d'horloge, et la synchronisation entre la machine d'état et le circuit esclave permet d'assurer une bonne réception. Par contre, lorsque la fréquence d'horloge fl de la machine d'état et la fréquence d'horloge f2 du circuit esclave ne sont pas du tout synchrones, c'est à dire lorsque les horloges respectives sont différentes, ou subissent d'importantes fluctuations en cours de fonctionnement, la réception du signal de commande par le séquenceur esclave peut devenir aléatoire, ce qui risque d'engendrer un mauvais fonctionnement du circuit intégré. L'invention a pour but de d'éviter un mauvais fonctionnement du circuit intégré lorsque celui-ci peut comporter au moins un circuit maître et un circuit esclave fonctionnant à des fréquences respectives indépendantes. Avec ces objectifs en vue, l'invention a pour objet un circuit intégré comportant un circuit maître ayant en outre une entrée d'horloge pour recevoir un premier signal d'horloge provenant d'un premier circuit d'horloge, et une sortie pour fournir un signal de commande, le signal de commande étant activé lors d'un front actif du premier signal d'horloge; un circuit esclave ayant une entrée de commande et une entrée d'horloge pour recevoir un deuxième signal d'horloge provenant d'un deuxième circuit d'horloge, le deuxième circuit d'horloge étant indépendant du premier circuit d'horloge, le circuit comporte en outre un premier registre ayant une entrée d'horloge pour recevoir le deuxième signal d'horloge, une entrée de données pour mémoriser le signal de commande lors d'un front actif du deuxième signal d'horloge et une sortie connectée à l'entrée de commande du circuit esclave. Lors d'un front actif du deuxième signal d'horloge, le premier registre mémorise le signal de commande produit par le circuit maître et délivre le signal de commande mémorisé. Le signal délivré par le premier registre est synchronisé sur le deuxième signal d'horloge. Préférentiellement, le circuit comporte un deuxième registre ayant une entrée d'horloge pour recevoir le signal d'horloge, une entrée de données connectée à la sortie du premier registre pour mémoriser le signal de commande lors d'un front actif du signal d'horloge et une sortie; le circuit maître comporte en outre une entrée d'information connectée à la sortie du deuxième registre pour recevoir le signal de commande de manière à désactiver le signal de commande en sortie du circuit maître lorsque le signal de commande reçu devient actif. Ainsi, de manière à interrompre l'envoi du signal de commande au circuit esclave, l'entrée du deuxième registre est connectée à la sortie du premier registre pour mémoriser le signal de commande reçu par le circuit esclave lors d'un front actif du premier signal d'horloge et délivre le signal de commande mémorisé au circuit maître. La présence des deux registres permet s'affranchir des fréquences d'horloges différentes et indépendantes. De plus, le circuit maître a un retour de l'émission de son signal de commande, par l'intermédiaire du deuxième registre et de l'entrée d'information, ce qui permet de vérifier que le circuit esclave a bien reçu le signal de commande. Selon un autre mode de réalisation, le circuit comporte en outre un troisième registre ayant une entrée d'horloge pour recevoir le signal d'horloge, une entrée de données connectée à la sortie du circuit maître pour mémoriser le signal de commande lors d'un front actif du signal d'horloge et une sortie connectée à l'entrée du premier registre, le troisième registre étant connecté entre le premier registre et le circuit maître; un quatrième registre ayant une entrée d'horloge pour recevoir le signal d'horloge, une entrée de données connectée à la sortie du premier registre pour mémoriser le signal d'arrêt et une sortie connectée à l'entrée du deuxième registre, le quatrième registre étant connecté entre les premier et deuxième registres. Cette disposition permet d'éviter principalement des phénomènes, dits de "métastabilité", qui surviennent lorsque des transitions rapides d'états logiques s'effectuent sur des signaux présents à l'entrée des registres. En effet, le signal à l'entrée du registre doit être stabilisé et être présent suffisamment à l'avance pour que le registre puisse mémoriser le signal lors d'un front actif de l'horloge du registre. Sinon, le signal mémorisé est alors erroné, ce qui peut conduire à un mauvais fonctionnement du circuit. Selon une variante de réalisation, le circuit comporte en outre, pour connecter la sortie du premier registre à l'entrée de commande du circuit esclave, un inverseur ayant une entrée et une sortie, l'entrée étant connectée à la sortie du premier registre; une porte logique ayant deux entrées et une sortie, une première entrée étant connectée à l'entrée du premier registre, une deuxième entrée connectée à la sortie de l'inverseur; un cinquième registre ayant une entrée d'horloge pour recevoir le signal d'horloge, une entrée connectée à la sortie de la porte logique pour mémoriser le signal de commande et une sortie connectée à l'entrée de commande du circuit maître. L'invention sera mieux comprise et d'autres particularités et avantages apparaîtront à la lecture de la description qui va suivre, la description faisant référence aux dessins annexés parmi lesquels: - la figure 1 représente un circuit intégré selon l'invention, - la figure 2 représente un premier mode de réalisation utilisant dans lequel on utilise des troisième et quatrième registres, - la figure 3 représente un deuxième mode de réalisation dans lequel on utilise une porte logique et un inverseur. En relation avec la figure 1, le circuit intégré C comporte un circuit maître 1, un circuit esclave 2, des premier et deuxième circuits d'horloge H1, H2 et des premier et deuxième registres R1 et R2. Le circuit maître 1 est par exemple une machine d'état et le circuit esclave 2 est par exemple un compteur. Les premier et deuxième circuits d'horloge H1 et H2 fournissent respectivement sur une sortie des premier et deuxième signaux d'horloge Ckl et Ck2. Les fréquences des dits signaux d'horloge sont issus de deux circuits d'horloge totalement indépendants. Le circuit maître 1 a une entrée d'horloge pour recevoir le signal d'horloge Ckl, une entrée d'information et une sortie de commande pour envoyer un signal de commande. Le premier registre R1 possède une entrée de données connectée sur la sortie de commande du circuit maître 1, une entrée d'horloge connectée à la sortie du deuxième circuit d'horloge H2 pour recevoir le deuxième signal d'horloge Ck2 et une sortie. Le circuit esclave 2, c'est à dire le compteur, a une entrée de commande connectée sur la sortie du premier registre R1, une entrée d'horloge connectée à la sortie du deuxième circuit d'horloge H2 pour recevoir le signal d'horloge Ck2. Comme montré sur la figure 1, Le circuit C comporte également un deuxième registre R2 ayant une entrée d'horloge connectée à la sortie du premier circuit d'horloge H1 pour recevoir le premier signal d'horloge Ckl, une entrée connectée à la sortie du premier registre R1 et une sortie connectée sur l'entrée d'information du circuit maître. Les premier et deuxième registres R1 et R2 peuvent être par exemple des bascules de types D connues de l'homme du métier. Comme indiqué précédemment, le circuit maître 1 peut envoyer un signal de commande, par exemple, pour que le circuit esclave 2 exécute une opération en parallèle. Le signal de commande est activé lors d'un front actif du premier signal d'horloge Ckl. Par exemple, dans notre cas, le signal de commande pourra être un ordre de remise à zéro synchrone qui doit être reçu une seule fois. Lorsque la fréquence du signal d'horloge Ckl est supérieure à la fréquence du signal d'horloge Ck2, le premier registre R1 mémorise et fournit le signal de commande au circuit esclave lors d'un premier front actif du deuxième signal d'horloge Ck2. Ensuite, le deuxième registre R2 mémorise le signal de commande reçu par le circuit esclave 2 et fournit le signal de commande à l'entrée d'information du circuit maître lors d'un premier front actif du premier signal d'horloge Ckl, le dit premier front actif suivant immédiatement le premier front actif du deuxième signal d'horloge Ck2. La présence du premier registre R1 permet de synchroniser le signal de commande, envoyé par le circuit maître 1 qui fonctionne à une première fréquence, avec le signal d'horloge Ck2 du circuit esclave. Lors d'un deuxième front actif du premier signal d'horloge Ckl, le circuit maître 1, ayant reçu le signal de commande sur l'entrée d'information, interrompt l'envoi du signal de commande. Ainsi, lors d'un deuxième front actif du deuxième signal d'horloge Ck2, le dit deuxième front actif suivant immédiatement le deuxième front actif du premier signal d'horloge Ckl, le premier registre R1 ne reçoit donc plus le signal de commande du circuit maître 1. On peut remarquer que, dans ce premier cas, le signal de commande a été reçu par le circuit esclave pendant un cycle du deuxième signal d'horloge Ck2 et un seul, car la fréquence du premier signal d'horloge Ckl est supérieure à la fréquence du second signal d'horloge Ck2. La figure 2 représente le circuit C de la figure 1 modifié selon un premier mode de réalisation de l'invention. Le circuit C modifié comporte un troisième registre R3 ayant une entrée d'horloge pour recevoir le signal d'horloge Ck2, une entrée de données connectée à la sortie du circuit maître 1 pour mémoriser le signal de commande lors d'un front actif du signal d'horloge Ck2 et une sortie connectée à l'entrée du premier registre R1, le troisième registre R3 réalisant ainsi la connexion entre le circuit maître 1 et le premier registre R1. De plus, un quatrième registre R4 a été ajouté. Le quatrième registre possède une entrée d'horloge connectée à la sortie du premier circuit d'horloge H1 pour recevoir le signal d'horloge Ckl, une entrée connectée à la sortie du premier registre R1 pour mémoriser le signal d'arrêt et une sortie connectée à l'entrée du deuxième registre R2, réalisant ainsi la connexion entre les premier et deuxième registres R1 et R2. Les troisième et quatrième registres R3 et R4 sont par exemple des bascules de type D connues de l'homme du métier. Le circuit C de la figure 2 fonctionne de la même manière que le circuit de la figure 1. L'ajout des troisième et quatrième registres R3 et R4 a pour but de supprimer d'éventuels problèmes de métastabilité sur les entrées des circuits maître 1 et esclave 2. Les métastabilités sont dues à un changement d'état qui se produit lors d'un front actif du signal d'horloge. Lorsqu'un registre R1 ou R2 mémorise et fournit un signal perturbé lors d'un front actif du signal d'horloge, la sortie du registre fournit d'abord des oscillations, puis se stabilise sur un état logique "0" ou "1", de manière aléatoire, déterminé principalement par la constitution interne du registre, ce qui peut perturber le fonctionnement du circuit qui suit le dit registre. Les troisième et quatrième registres R3 et R4 ont pour rôle de limiter l'influence du signal perturbé sur les circuits maître 1 et esclave 2. Il est à noter que l'association des deuxième et quatrième registres R2 et R4 produit des retards lors de la transmission du signal de commande. Il faut donc prévoir que le circuit esclave 2 va recevoir le signal de commande pendant deux cycles d'horloge du deuxième signal d'horloge Ck2, avec un retard d'un cycle d'horloge du deuxième signal d'horloge Ck2 par rapport au circuit de la figure 1. En relation avec la figure 3, le circuit C1 comporte un circuit maître 1, un circuit esclave 2, des premier et deuxième circuits d'horloge H1 et H2, des premier et cinquième registres R1 et R5, un inverseur 3 et une porte logique 4. Le circuit maître 1 est par exemple une machine d'état et le circuit esclave 2 est par exemple un compteur. Les premier et deuxième circuits d'horloge H1 et H2 fournissent respectivement sur une sortie des premier et deuxième signaux d'horloge Ckl et Ck2. Les fréquences des dits signaux d'horloge sont issus de deux circuits d'horloge indépendants. Le circuit maître 1 a une entrée d'horloge connectée sur la sortie premier circuit d'horloge H1 pour recevoir le signal d'horloge Ckl et une sortie de commande pour envoyer un signal de commande. Le premier registre R1 possède une entrée de données connectée sur la sortie de commande du circuit maître 1, une entrée d'horloge connectée sur la sortie du deuxième circuit d'horloge H2 pour recevoir le deuxième signal d'horloge Ck2 et une sortie. L'inverseur 3 possède une entrée connectée sur la sortie du premier registre Rî et une sortie. La porte logique 4 possède deux entrées et une sortie, une première entrée est connectée à l'entrée du premier registre R1, une deuxième entrée est connectée à la sortie de l'inverseur 3. Le cinquième registre R5 a une entrée connectée sur la sortie de la porte logique 4, une entrée d'horloge connectée sur la sortie du deuxième sortie d'horloge H2 pour recevoir le deuxième signal d'horloge Ck2 et une sortie. Le circuit esclave 2 comporte une entrée de données connectée à la sortie du cinquième registre R5 et une entrée d'horloge connectée sur la sortie du deuxième circuit d'horloge H2 pour recevoir le deuxième signal d'horloge Ck2. La porte logique 4 est une porte de type "ET" et les premier et cinquième registres sont par exemple des bascules de type D connues. Lorsque le signal de commande, envoyé par le circuit maître, est activé sur un front actif du signal d'horloge Ckl, la première entrée de la porte logique 4 passe dans un état logique "1". Par ailleurs, la sortie du premier registre R1 étant dans un état logique "0", la sortie de l'inverseur est à l'état logique "1" et donc la sortie de la porte logique 4 est dans un état logique "1" . Lors d'un premier front actif du deuxième signal d'horloge Ck2, le registre R1 mémorise et fournit le signal de commande à l'entrée de l'inverseur 3; Le registre R5 mémorise et fournit le signal logique "1", correspondant à l'état logique de la sortie de la porte logique 4, à l'entrée de commande du circuit esclave 2. Lors d'un deuxième front actif du deuxième signal d'horloge Ck2, la sortie de R1 étant dans un état logique "1", et donc la sortie de l'inverseur étant dans un état logique "0". Alors le cinquième registre R5 mémorise et fourni un état logique "0". Ainsi, la commande n'est transmise que pendant un cycle d'horloge du deuxième signal d'horloge Ck2. L'arrangement de la figure 3 est particulièrement intéressant lorsque la fréquence du signal d'horloge Ckl est inférieure à la fréquence du signal d'horloge Ck2. Des variantes de réalisation sont également possibles. Par exemple, on peut remplacer la porte logique "4" de type "ET" par une porte logique de type "OU" si le signal de commande est actif à l'état bas. Il est à noter que les modes de réalisations précédents fonctionnent également lorsque les fréquences des signaux d'horloge Ckl et Ck2 sont issus d'un même circuit d'horloge. Par ailleurs, bien que l'interêt soit moindre, les fréquences des signaux d'horloge peuvent être identiques ou multiples l'une de l'autre. REVENDICATIONS 1. Circuit intégré (C) comportant - un circuit maître (1) ayant en outre une entrée d'horloge pour recevoir un premier signal d'horloge (Ckl) provenant d'un premier circuit d'horloge (H1) , et une sortie pour fournir un signal de commande, le signal de commande étant activé lors d'un front actif du premier signal d'horloge (Ckl), - un circuit esclave (2) ayant une entrée de commande et une entrée d'horloge pour recevoir un deuxième signal d'horloge (Ck2) provenant d'un deuxième circuit d'horloge (H2), le deuxième circuit d'horloge (H2) étant indépendant du premier circuit d'horloge (H1), caractérisé en ce que le circuit (1) comporte en outre - un premier registre (R1) ayant une entrée d'horloge pour recevoir le deuxième signal d'horloge (Ck2), une entrée de données pour mémoriser le signal de commande lors d'un front actif du deuxième signal d'horloge (Ck2) et une sortie connectée à l'entrée de commande du circuit esclave (2). 2. Circuit selon la revendication 1, caractérisé en ce qu'il comporte un deuxième registre (R2) ayant une entrée d'horloge pour recevoir le signal d'horloge (Ckl), une entrée de données connectée à la sortie du premier registre (R1) pour mémoriser le signal de commande lors d'un front actif du signal d'horloge (Ckl) et une sortie, et en ce que le circuit maître (1) comporte en outre une entrée d'information connectée à la sortie du deuxième registre (R2) pour recevoir le signal de commande de manière à désactiver le signal de commande en sortie du circuit maître (1) lorsque le signal de commande reçu devient actif. 3. Circuit selon la revendication 2, caractérisé en ce qu'il comporte en outre - un troisième registre (R3) ayant une entrée d'horloge pour recevoir le signal d'horloge (Ck2) , une entrée de données connectée à la sortie du circuit maître (1) pour mémoriser le signal de commande lors d'un front actif du signal d'horloge (Ck2) et une sortie connectée à l'entrée du premier registre (R1), le troisième registre étant connecté entre le premier registre (R1) et le circuit maître (1), - un quatrième registre (R4) ayant une entrée d'horloge pour recevoir le signal d'horloge (Ckl), une entrée de données connectée à la sortie du premier registre (R1) pour mémoriser le signal d'arrêt et une sortie connectée à l'entrée du deuxième registre (R2), le quatrième registre (R4) étant connecté entre les premier et deuxième registre (R1) et (R2). 4. Circuit selon la revendication 1, caractérisé en ce qu'il comporte en outre pour connecter la sortie du premier registre R1 à l'entrée de commande du circuit esclave (2) - un inverseur (3) ayant une entrée et une sortie, l'entrée étant connectée à la sortie du premier registre (R1), - une porte logique (4) ayant deux entrées et une sortie, une première entrée étant connectée à l'entrée du premier registre (R1), une deuxième entrée connectée à la sortie de l'inverseur (3), - un cinquième registre (R5) ayant une entrée d'horloge pour recevoir le signal d'horloge (Ck2) , une entrée connectée à la sortie de la porte logique (4) pour mémoriser le signal de commande et une sortie connectée à l'entrée de commande du circuit maître (2).