FR 2769754 A1 19990416 FR 9712890 A 19971015 PROCEDE DE FABRICATION DE DISPOSITIFS A CIRCUIT INTEGRE COMPRENANT A LA FOIS UNE MEMOIRE ET DES CIRCUITS LOGIQUES La présente invention concerne la fabrication de dispositifs à circuit intégré qui comprennent à la fois un réseau de cellules de mémoire et un réseau de circuits logiques sur un seul substrat ou puce. Pour certaines applications de traitement de données, il est devenu souhaitable de fournir des dispositifs à circuit intégré qui comprennent sur la même puce à la fois des réseaux de cellules de mémoire et des réseaux de circuits logiques rapides, comme ceux qui sont utilisés de façon caractéristique dans des microprocesseurs ou des processeurs de signal numérique. II pourrait par exemple être souhaitable d'incorporer un réseau de cellules de mémoire vive dynamique à l'intérieur du dispositif à circuit intégré pour permettre un accès réservé, relativement rapide, à une capacité notable de mémoire de données pour les circuits logiques du dispositif à circuit intégré. Des applications pour qui pourraient bénéficier de l'existence d'une telle mémoire vive dynamique (ou DRAM) incorporée comprennent des circuits logiques qui traitent de grandes quantités de données, comme des processeurs graphiques. Le fait de former à la fois des circuits logiques rapides et une mémoire DRAM incorporée, sur la même puce, exige que certains aspects du processus utilisé pour fabriquer la puce soient spécialement adaptés à la formation de circuits logiques, et que d'autres aspects soient spécialement adaptés à la formation de cellules de mémoire. Les figures 1 à 4 illustrent une partie d'un processus que l'on pourrait utiliser pour former une mémoire DRAM incorporée sur un dispositif à circuit intégré qui comprend des circuits logiques rapides. La figure 1 illustre un dispositif à circuit intégré à un stade de traitement intermédiaire qui comprendra une mémoire DRAM incorporée et un réseau de circuits logiques. Du côté gauche du dispositif illustré se trouve une cellule DRAM prise à titre d'exemple, et du côté droit du dispositif illustré se trouve un transistor à effet de champ (ou FET) logique, pris à titre d'exemple, qui fait partie d'un circuit logique. D'autres circuits pour remplir des fonctions d'entréelsortie (E/S) pour le dispositif à circuit intégré seraient inclus de façon caractéristique, mais ils ne sont pas représentés ici. Lorsque la cellule de mémoire DRAM incorporée sera terminée, elle comprendra un transistor à effet de champ (FET) de transfert connecté à un condensateur de stockage de charge. Le transistor à effet de champ de transfert remplit la fonction d'un élément de commutation pour connecter sélectivement l'électrode inférieure du condensateur de stockage de charge à un conducteur de bit, de façon que des données puissent être lues ou enregistrées dans le condensateur de stockage de charge. La mémoire DRAM incorporée et les circuits logiques du dispositif à circuit intégré sont formés sur un seul substrat en silicium 10, qui a de façon caractéristique au moins une couche de surface en un matériau de type P. Des régions d'isolation entre dispositifs 12 sont formées de la manière nécessaire à la surface du dispositif 10. Les régions d'isolation entre dispositifs, 12, qui sont illustrées peuvent être des régions d'oxyde de champ formées dans un procédé d'oxydation locale de silicium (ou LOCOS) modifié, ou bien elles peuvent être des dispositifs d'isolation par tranchée de faible profondeur (ou STI), consistant en tranchées remplies avec de l'oxyde par dépôt chimique en phase vapeur (ou CVD). La coupe qui est illustrée pour la cellule de mémoire DRAM incorporée comprend une coupe d'un transistor à effet de champ de transfert et d'un conducteur d'interconnexion 16 adjacent. Le conducteur d'interconnexion 16 est de façon caractéristique un prolongement des électrodes de grille pour des cellules de mémoire DRAM adjacentes, et de ce fait il a une structure presque identique à celle de l'électrode de grille 14. La différence essentielle entre l'électrode de grille 14 et le conducteur d'interconnexion 16 consiste dans la présence d'une couche d'oxyde de grille 18 qui sépare l'électrode de grille de la région de dispositif actif du substrat 10. Aucune couche d'oxyde de grille n'est formée au-dessous du conducteur d'interconnexion qui est illustré, du fait que le conducteur d'interconnexion est placé au-dessus de l'oxyde de la région d'oxyde de champ 12 qui est il lustrée. Une couche d'oxyde de recouvrement 14 est formée à un stade précoce du traitement pour protéger l'électrode de grille et le conducteur d'interconnexion. Des structures d'espacement en oxyde 26 sont formées de part et d'autre de l'électrode de grille et des conducteurs d'interconnexion, de façon caractéristique par dépôt d'oxyde par CVD, suivi par un traitement d'attaque de réduction d'épaisseur. Les structures d'espacement en oxyde 26 procurent une protection latérale pour l'électrode de grille et le conducteur d'interconnexion pendant le traitement, et elles pourraient également être utilisées dans la formation de structures à drain faiblement dopé (ou LDD) pour les régions de source et de drain des transistors à effet de champ de transfert. Des régions de source/drain 28 sont formées par implantation ionique auto-alignée de dopants de type n, de part et d'autre de l'électrode de grille 14, pour achever le transistor à effet de champ de transfert. Des parties du circuit logique, qui sont illustrées schématiquement du côté droit des figures 1 à 4, sont formées presque simultanément à la formation des transistors à effet de champ de transfert du réseau de mémoire DRAM. En fonction de choix de conception, certaines étapes de traitement peuvent être accomplies en commun pour les processus de formation de mémoire DRAM incorporée et de circuit logique, ou bien on pourrait utiliser des processus entièrement distincts pour former la mémoire DRAM et les circuits logiques. Le transistor à effet de champ 30 du circuit logique, envisagé à titre d'exemple, est formé sur une couche d'oxyde de grille 32 et il comprend une électrode de grille en silicium polycristallin 34. Il est généralement préférable de ne pas former une couche de siliciure sur la couche d'électrode de grille en silicium polycristallin 34, au stade illustré du processus de fabrication. A la place, il est généralement préférable d'utiliser un processus faisant intervenir un siliciure auto-aligné pour former les transistors à effet de champ du circuit logique, à un stade tardif dans le processus de fabrication. Des éléments d'espacement en oxyde 38 sont formés de part et d'autre de l'électrode de grille 34 et ils sont utilisés de façon caractéristique pour définir une structure à drain faiblement dopé (ou LDD) pour les régions de source/drain 40 des transistors à effet de champ du circuit logique. Après la formation des transistors à effet de champ pour le ré seau de mémoire DRAM et le réseau logique, il est caractéristique de former une couche d'oxyde épaisse 42 sur la totalité du substrat 10. On dépose la couche d'oxyde avec une épaisseur suffisante pour à la fois recouvrir les diverses structures de dispositif et procurer une épaisseur suffisante pour l'aplanissement de la couche d'oxyde 42. L'aplanissement de la couche d'oxyde 42 est important pour améliorer la latitude de traitement pour les étapes de photolithographie et d'attaque qui sont utilisées pour former le condensateur de stockage de charge. Après la formation de la couche d'oxyde aplanie, un passage 44 est formé à travers la couche d'oxyde aplanie pour mettre à nu la région de source/drain 28 à laquelle le condensateur de stockage de charge de la cellule de mémoire DRAM qui est illustrée sera connecté. Du silicium polycristallin dopé est introduit à l'intérieur du passage 44, pour former une interconnexion verticale 46 entre la région de source/drain 28 et l'électrode inférieure 48 du condensateur de stockage de charge. L'électrode inférieure 48 du condensateur de stockage de charge est formée de façon caractéristique à partir de plusieurs couches de silicium polycristallin dopé. Pour les règles de conception qui sont utilisées de façon caractéristique dans des processus modernes, il est important de prévoir une structure de condensateur à ailettes ou à couronne tridimensionnelle, pour l'électrode inférieure 48, de façon qu'elle ait une aire de surface suffisante pour procurer un niveau de stockage de charge suffisant pour le condensateur. Une telle structure à ailettes ou à couronne est nécessaire pour faire en sorte que le condensateur de stockage de charge de la cellule de mémoire DRAM stocke une charge suffisamment grande pour faciliter des opérations de lecture et d'écriture de données, ainsi que pour garantir que la charge stockée reste sur le condensateur de stockage de charge pendant une durée acceptable, sans exiger une opération de régénération. La formation du condensateur de stockage de charge se poursuit par la formation d'un diélectrique de condensateur 50, constitué par la structure à trois couches du type oxydelnitrure/oxyde, connue sous l'appellation ONO, sur l'électrode de condensateur inférieure 48. Une électrode supérieure 50 est formée en établissant une autre couche de silicium polycristallin dopée, dans laquelle un motif est défini d'une manière classique pour des réseaux de mémoire DRAM. Le condensateur de stockage de charge ter miné est représenté sur la figure 2. Après l'achèvement du condensateur de stockage de charge, un masque tel qu'un masque de résine photosensible 54 est formé sur le dispositif de la figure 2, de façon à recouvrir le réseau de mémoire DRAM incorporé et à laisser à nu la couche d'oxyde 42 sur le réseau de circuit logique. Une opération d'attaque est effectuée pour enlever la couche d'oxyde épaisse 42 se trouvant au-dessus du circuit logique, ce qui donne la structure qui est représentée sur la figure 3. Le traitement se poursuit sur le transistor à effet de champ logique 30, pour former une couche de siliciure 66 sur l'électrode de grille 34 et des couches de siliciure 68 sur les régions de source/drain 40. Les couches de siliciure 66, 68 réduisent la résistivité et la résistance de contact de l'électrode de grille et des régions de source/drain. De façon caractéristique, les couches de siliciure sont formées dans un processus auto-aligné, dans lequel une couche de métal réfractaire tel que du titane est déposée sur l'électrode de grille en silicium polycristallin à nu, et les régions de source/drain en silicium à nu. Un recuit initial est effectué pour convertir une partie de la couche de métal déposée en un siliciure de métal. Une opération d'attaque est effectuée pour enlever le métal qui n'a pas réagi, et ensuite un second recuit est effectué pour obtenir une faible résistivité pour les couches de siliciure de métal 66, 68 sur l'électrode de grille et les régions de source/drain. Le traitement se poursuit pour achever le dispositif à circuit intégré qui comporte à la fois un circuit logique et un circuit de mémoire DRAM incorporé. Jusqu'à présent, la réalisation d'une mémoire DRAM incorporée pour les circuits logiques d'un dispositif à circuit intégré, dans le but d'améliorer les performances des circuits logiques et du dispositif considéré dans son ensemble, a été un processus coûteux qui réduit notablement les rendements de fabrication pour le dispositif à circuit intégré désiré. II est donc souhaitable de procurer un meilleur processus pour former des structures de mémoire DRAM incorporées. Des aspects de la présente invention procurent un procédé de fabrication d'un dispositif à circuit intégré comprenant à la fois une mémoire incorporée et des circuits logiques sur un seul substrat. On forme un substrat comportant des transistors à effet de champ de transfert qui sont formés dans et sur des régions de mémoire incorporée du substrat, et comportant des transistors à effet de champ logiques qui sont formés dans et sur des régions de circuit logique du substrat. On forme une couche de protection conforme sur les transistors à effet de champ de transfert et sur les transistors à effet de champ logiques, la couche de protection conforme ayant approximativement la même épaisseur sur les électrodes de grille des transistors à effet de champ logiques et sur les régions de source/drain des transistors à effet de champ logiques. On enlève une partie de la couche de protection conforme pour former une ouverture de contact qui met à nu une région de source/drain de l'un des transistors à effet de champ de transfert. On forme une électrode de condensateur inférieure en contact avec la région de source/drain du transistor à effet de champ de transfert précité, et on forme une couche diélectrique de condensateur et une électrode de condensateur supérieure sur l'électrode de condensateur inférieure, pour former un condensateur de stockage de charge pour le transistor à effet de champ de transfert précité. On enlève la couche de protection conforme au moins sur des parties de régions de circuit logique. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels Les figures 1 à 4 illustrent des étapes dans un processus classique pour former un dispositif à circuit intégré comportant une mémoire DRAM incorporée. Les figures 5 à 8 illustrent des étapes dans un processus préféré pour former un dispositif à circuit intégré conformément à des modes de réalisation préférés de la présente invention. Diverses contraintes de traitement sont imposées au processus de fabrication de mémoire DRAM incorporée classique qui est illustré sur les figures 1 à 4. Le processus qui est utilisé pour découvrir les transistors à effet de champ du circuit logique, après la formation du condensateur de mémoire DRAM, c'est-à-dire le processus qui enlève la couche d'oxyde 42 et convertit la structure de la figure 2 pour donner la structure de la figure 3, est une source particulière de problèmes. La couche d'oxyde 42 est formée de façon à être épaisse, pour obtenir le niveau d'aplanissement désiré, et pour protéger suffisamment les divers circuits logiques et de mémoire pendant les étapes d'attaque qui sont utilisées pour former la structure à ailettes ou à couronne du condensateur de stockage de charge. Du fait que la couche d'oxyde 42 a tendance à être épaisse, l'enlèvement de la couche d'oxyde 42 à partir des circuits logiques est un processus d'attaque prolongé. L'électrode de grille en silicium polycristallin 34 s'étend au-dessus des régions de source/drain 40 du substrat sur environ 200 nm et il est très possible qu'elle s'étende sur une distance s'élevant jusqu'à 400-500 nm. L'attaque pour enlever la couche d'oxyde 42 doit donc se poursuivre à travers une épaisseur d'oxyde sur l'électrode de grille et à travers une épaisseur d'oxyde plus élevée sur les régions de source/drain. Le traitement d'attaque doit être poursuivi jusqu'à ce que les régions de source/drain soient à nu, ce qui fait que l'attaque de la couche d'oxyde 42 a pour effet d'exposer l'électrode de grille au traitement d'attaque pendant une plus longue durée. Par conséquent, le traitement d'attaque conduit inévitablement à une perte de silicium polycristallin à partir de l'électrode de grille et à un endommagement de l'électrode de grille par le traitement d'attaque par plasma. On a observé que la perte de silicium polycristallin et l'endommagement que le traitement inflige à l'électrode de grille réduisaient les performances et les rendements de fabrication de circuits logiques dans des dispositifs à circuit intégré avec mémoire DRAM incorporée. Une variante au traitement d'attaque de longue durée que l'on utilise pour mettre à nu les parties conductrices des transistors à effet de champ logiques des circuits logiques qui sont représentés sur la figure 3, consiste à achever la formation des circuits de transistors à effet de champ logiques avant de former le condensateur de stockage de charge. Par exemple, on pourrait achever les transistors à effet de champ du circuit logique avant de former la couche d'oxyde épaisse 42 sur la structure de la figure 1, en éliminant ainsi la nécessité d'accomplir une attaque générale pour mettre à nu en même temps les régions de grille et de source/drain du transistor à effet de champ. Cependant, cette stratégie ne peut pas être appliquée. L'achèvement des transistors à effet de champ du circuit logique exige que les couches de siliciure 66, 68 soient formées respectivement sur l'électrode de grille 34 et sur les régions de source/drain 40. Les métaux qui sont incorporés dans ces couches de siliciure 66, 68 diffusent de façon caractéristique rapidement à travers le silicium pendant des étapes de traitement à température élevée. De telles étapes de traitement à température élevée sont exigées dans la formation des condensateurs de stockage de charge de mémoire DRAM, du fait que le traitement de dépôt de nitrure et le traitement d'oxydation effectué à la suite, qui sont utilisés dans la formation du diélectrique de condensateur ONO, exigent de façon caractéristique des expositions prolongées à des températures supérieures à 700cl. De tels processus à température élevée peuvent créer une vaste gamme de problèmes pour les couches de siliciure 66, 68 et ils peuvent rendre inopérants les transistors à effet de champ 30 du circuit logique. De ce fait, une autre stratégie est nécessaire pour améliorer les rendements de fabrication du processus des figures 1 à 4. Des modes de réalisation préférés de la présente invention procurent un dispositif à circuit intégré ayant à la fois des circuits logiques et des circuits de mémoire DRAM incorporés, utilisant un processus qui évite certaines des plus importantes difficultés de traitement pour l'intégration d'une mémoire DRAM incorporée. Conformément à de tels modes de réalisation préférés, un processus initial forme des transistors à effet de champ de transfert et des conducteurs d'interconnexion pour la partie du dispositif qui est consacrée à des circuits de mémoire DRAM incorporés, et il forme des transistors à effet de champ logiques pour la partie du dispositif qui est consacrée à des circuits logiques. On forme une mince couche de protection conforme sur la surface du dispositif, de fa çon à recouvrir les transistors à effet de champ de transfert et les transistors à effet de champ logiques. La mince couche de protection est le plus préférablement une couche d'oxyde déposée par CVD ayant une épaisseur inférieure à environ 200 nm. Cette mince couche d'oxyde conforme reste sur les parties logiques du dispositif à circuit intégré, pour protéger les circuits logiques pendant le traitement qui est utilisé pour former les condensateurs de stockage de charge des circuits de mémoire DRAM incorporés. On forme un masque ayant des ouvertures sur les régions de source/drain appropriées des transistors à effet de champ de transfert, et on enlève la couche d'oxyde de protection pour mettre à nu seulement les régions de source/drain désirées. On définit une électrode de condensateur inférieure plane ou pratiquement plane, en formant une première couche de silicium polycristallin dopé sur la couche mince d'oxyde de protection, et en contact avec les régions de source/drain désirées des transistors à effet de champ de transfert. On définit un motif dans la première couche de silicium polycristallin dopé pour définir l'étendue latérale des électrodes de condensateur inférieures. Le plus préférablement, on ne forme pas de structure d'ailettes ou de couronne pour les électrodes inférieures des condensateurs de stockage de charge de la mémoire DRAM incorporée. La capacité nécessaire pour obtenir des performances de mémoire DRAM acceptables n'est pas fournie par la structure d'électrode de condensateur à ailettes ou à couronne, tridimensionnelle, qui est caractéristique, mais est fournie à la place par l'utilisa- tion d'un diélectrique de condensateur à constante diélectrique élevée. Par exemple, on pourrait utiliser du pentoxyde de tantale ou du titanate de baryum-strontium pour le diélectrique de condensateur, de façon à obtenir la capacité nécessaire pour les cellules du réseau de mémoire DRAM incorporée. On forme une électrode de condensateur supérieure à partir d'une seconde couche de silicium polycristallin dopé, et ensuite on retire des circuits logiques du dispositif la mince couche d'oxyde de protection. En ne formant pas une ailette, une couronne ou une autre structure tridimensionnelle complexe pour le condensateur de stockage de charge, les exigences de traitement concernant la formation du condensateur de stockage de charge sont considérablement réduites. En particulier, la structure plus simple du condensateur de stockage de charge permet d'utiliser une mince couche d'oxyde conforme à titre de couche de protection, à la place de la couche d'oxyde épaisse aplanie qui est habituellement utilisée. Du fait que la couche d'oxyde de protection a une épaisseur plus uniforme et est plus mince que ce qui serait nécessaire en utilisant une ailette, une couronne ou une autre structure d'électrode de condensateur complexe, il est plus facile d'effectuer l'étape d'attaque pour enlever la couche de protection sans endommager les transistors à effet de champ du circuit logique. On peut ensuite utiliser un traitement classique de formation de siliciure auto-aligné, pour achever la formation des transistors à effet de champ des circuits logiques du dispositif. Des modes réalisation particulièrement préférés de la présente invention obtiennent et améliorent des rendements de fabrication en réduisant l'étendue et en uniformisant davantage le processus d'attaque qui est utilisé pour mettre à nu les transistors à effet de champ d'un circuit logique, après la formation des condensateurs de stockage de charge du réseau de mémoire DRAM incorporée. Cette amélioration concerne le fait que la couche de protection en oxyde a la même épaisseur, relativement inférieure, à la fois sur l'électrode de grille et sur les régions de source/drain. De ce fait, la durée d'attaque totale sera plus courte et l'électrode de grille sera exposée à l'environnement d'attaque pendant une plus courte durée. Du fait que la couche d'oxyde est nécessaire pour protéger les transistors à effet de champ logiques et de mémoire essentiellement pendant l'attaque de l'électrode ou des électrodes de condensateur en silicium polycristallin, il est possible que cette couche d'oxyde de protection ait une épaisseur de l'ordre de quelques dizaines de nanomètres, en fonction de la sélectivité de l'agent d'attaque qui est utilisé pour enlever le silicium polycristallin. Cependant, pour garantir de bonnes marges de traitement, il peut être souhaitable de former une couche d'oxyde de protection ayant une épaisseur comprise entre environ 100 et 200 nm, mais dans tous les cas la couche d'oxyde de protection sera plus uniforme et plus mince que la couche d'oxyde 42 qui est illustrée sur la figure 1. Un point important consiste en ce que la surface de la couche d'oxyde de protection ou d'une autre couche de protection formee conformément à la présente invention, sera conforme vis-à-vis de la surface des structures de dispositif dans les circuits logiques. Alors que l'électrode de grille 34 du transistor à effet de champ logique est exposée à l'environnement d'attaque pendant une plus longue durée que les régions de source/drain 40, dans le processus qui est illustré sur les figures 2 et 3, pour l'attaque de la couche d'oxyde aplanie 42, des modes de réalisation préférés de la présente invention exposeront l'électrode de grille et les régions de source/drain à l'environnement d'attaque approximativement pendant la même durée, pendant l'enlèvement de la couche de protection. Ceci réduit l'importance de la perte de silicium polycristallin à partir de l'électrode de grille et réduit le niveau d'endommagement par le traitement par plasma qui est occasionné à l'électrode de grille, sans introduire des problèmes similaires pour les régions de source/drain des transistors à effet de champ logiques. Les performances des transistors à effet de champ des circuits logiques et les rendements de fabrication des dispositifs à circuit intégré à mémoire DRAM incorporée, seront conjointement améliorés. On va maintenant décrire de façon plus détaillée ces aspects de la présente invention, ainsi que d'autres, en se référant aux figures 5 à 8. On décrit des aspects de la présente invention en se référant à un exemple particulier d'un circuit de traitement comprenant sur une seule puce, une mémoire DRAM incorporée, un circuit logique rapide et, en fonction des besoins, un circuit d'entrée/sortie capable de fonctionner à des tensions plus élevées que le circuit logique. De tels circuits d'entrée/sortie à tension de fonctionnement plus élevée sont souhaitables lorsque les circuits logiques du dispositif à circuit intégré fonctionnent à une tension de fonctionnement interne réduite, mais le dispositif à circuit intégré, considéré globalement, doit être connecté à des circuits extérieurs qui fonctionnent à des tensions supérieures ou qui doivent être attaqués avec des courants plus élevés. La formation des circuits d'entrée/sortie qui pourraient être incorporés pour le dispositif à circuit intégré qui est illustré n'est pas représentée du fait que, dans le contexte de l'explication de la présente invention, la formation des circuits d'entrée/ sortie sera de façon générale similaire aux procédés qui sont utilisés dans la fabrication des circuits logiques illustrés. Divers stades dans la formation d'une cellule d'un réseau de mémoire DRAM incorporée sont illustrés du côté gauche des figures 5 à 8, et divers stades dans la formation d'un transistor à effet de champ logique, qui est caractéristique d'un circuit logique rapide, sont illustrés du côté droit des figures 5 à 8. Dans les modes de réalisation qui sont illustrés, les circuits de mémoire DRAM incorporée et les circuits logiques sont formés sur une surface de type P d'un substrat 100 qui comporte des structures d'isolation par tranchée de faible profondeur, 102. Les régions d'isolation par tranchée de faible profondeur 102 sont formées autour des dispositifs des circuits de mémoire DRAM incorporée ainsi que des circuits logiques, en gravant des tranchées dans le substrat 100 et en remplissant ensuite les tranchées, en utilisant de l'oxyde formé par dépôt chimique en phase vapeur (ou CVD). Diverses implantations, comprenant par exemple des implantations de champ, des implantations anti-percement et des implantations pour former des régions de caisson P et de caisson N pour des circuits NMOS, PMOS et CMOS, dans les circuits logiques et les circuits d'entrée/sortie, sont également effectuées au cours des stades initiaux de la fabrication du dispositif qui est illustré. Après les diverses étapes de traitement préparatoire, on forme les couches d'oxyde de grille et les électrodes de grille des transistors à effet de champ des divers circuits comprenant les circuits de DRAM, les circuits logiques et les circuits d'entrée/sortie. II est possible que les étapes de traitement qui sont utilisées dans la formation des transistors à effet de champ dans ces divers circuits soient différentes, pour produire les différentes caractéristiques fonctionnelles qui peuvent être préférées pour chacun de ces circuits. Il pourrait par exemple être souhaitable de donner aux différents transistors à effet de champ différentes tensions de fonctionnement, caractéristiques de commutation et caractéristiques de fuite. Les transistors à effet de champ des circuits logiques pourraient être conçus de façon à avoir un fonctionnement rapide et à faible puissance, ce qui pourrait exiger des tensions de fonctionnement basses, d'environ 1,0 à 2,5 V, et une épaisseur d'oxyde de grille d'environ 4 nm. Les circuits d'entrée/sortie pourraient avoir des tensions de fonctionnement plus élevées telles qu'environ 3,3 V et des courants d'attaque plus élevés, les deux pouvant être facilités par l'utilisation d'une épaisseur de grille intermédiaire, telle qu'environ 7,5 nm. Enfin, les transistors à effet de champ de transfert du réseau de cellules de mémoire DRAM incorporée pourraient être conçus de façon à avoir un faible niveau de fuite, et donc etre formés de façon à avoir une couche d'oxyde de grille d'une épaisseur d'environ 10 nm ou plus. Ces différentes épaisseurs d'oxyde de grille peuvent être obtenues par divers processus classiques qui font en sorte que le substrat dans différentes parties du dispositif soit exposé à un environnement d'oxydation thermique pendant des durées différentes. Lorsque des couches d'oxyde de grille sont formées dans les différentes sections du dispositif à circuit intégré, il est préférable de protéger les couches d'oxyde de grille en déposant du silicium polycristallin sur les couches d'oxyde de grille nouvellement formées. Cette couche de silicium polycristallin est de préférence incorporée dans les électrodes de grille pour les transistors à effet de champ de transfert dans les régions de mémoire DRAM incorporée et pour les transistors à effet de champ logiques dans les sections de circuit logique du dispositif à circuit intégré. Le transistor à effet de champ de transfert 104 et le conducteur d'interconnexion 106 de la mémoire DRAM incorporée qui est représentée du côté gauche de la figure 5 sont formés en partant du dépôt uniforme d'une couche de silicium polycristallin, jusqu'à une épaisseur comprise entre environ 150 et 350 nm, sur la couche d'oxyde de grille 108. La couche de silicium polycristallin est dopée avec le type N par implantation ionique et recuit. Dans certains cas, il peut etre souhaitable de former une couche d'un siliciure de métal, comme du siliciure de titane, sur la surface de la couche de silicium polycristallin dans laquelle on doit former un motif pour définir les électrodes de grille des transistors à effet de champ de transfert de mémoire DRAM incorporée, pour réduire encore davantage la résistivité des électrodes de grille et des conducteurs d'interconnexion. Du fait que le traitement de formation de siliciure autoaligné introduirait une fuite dans les transistors à effet de champ de transfert, la couche de siliciure est formée par dépôt par pulvérisation cathodique ou par dépôt chimique en phase vapeur, et aucun siliciure n'est formé sur les régions de source/drain des transistors à effet de champ de transfert. En fonction de la nature des étapes de traitement thermique ultérieures, il peut en fait être préférable de ne pas former une couche de siliciure sur les électrodes de grille, afin de limiter la diffusion de métaux à travers les électrodes de grille. Pour simplifier, cette couche facultative de siliciure de titane n'est pas représentée dans les dessins. On forme une couche d'oxyde de protection sur la couche de silicium polycristallin, jusqu'à une épaisseur qui est par exemple de 50 à 300 nm. La couche de recouvrement en oxyde protège les électrodes de grille et les conducteurs d'interconnexion du réseau de mémoire DRAM incorporée contre des dommages de traitement au cours d'étapes d'attaque et d'implantation ultérieures. On effectue une opération de définition de motif sur la structure multicouche pour former des conducteurs en silicium polycristallin 110 pour les transistors à effet de champ de transfert 104 et les conducteurs d'interconnexion 106. On recouvre les conducteurs en silicium polycristallin 110 par des couches d'oxyde 114 similaires. On forme de façon caractéristique des régions de source/drain 118 de part et d'autre des électrodes de grille, pour achever les transistors à effet de champ de transfert. Dans la plupart des configurations géométriques modernes de mémoires DRAM incorporées, les régions de source/drain ont un niveau uniforme et modéré de dopage de type N qui est obtenu par implantation auto-alignée vis-à-vis de l'électrode de grille. De façon caractéristique, on évite les niveaux de dopage plus élevés qui sont associés à l'utilisation de structures LDD, à cause des dommages d'implantation associés, occasionnés au substrat, qui peuvent produire une fuite. On forme des structures d'espacement en oxyde 116 de part et d'autre des électrodes de grille et des conducteurs d'interconnexion, pour assurer une protection supplémentaire pour les électrodes de grille 104 et les conducteurs d'interconnexion 106 pendant le traitement ultérieur, et pour assurer l'isolation entre les conducteurs des électrodes de condensateur inférieures, et les électrodes de grille et les conducteurs d'interconnexion. De façon générale, on forme les transistors à effet de champ logiques approximativement en même temps que les transistors à effet de champ de transfert du réseau de mémoire DRAM incorporée. En fonction des différences qui sont introduites entre les divers transistors à effet de champ, comme des différences dans des implantations d'ajustement de seuil, des niveaux de dopage d'électrode de grille et des niveaux et des profils de dopage de source/drain, certaines des étapes de traitement qui sont utilisées pour former les transistors à effet de champ logiques pourraient être utilisées en commun pour les transistors à effet de champ de transfert du réseau de mémoire DRAM incorporée ou pour les circuits d'entrée/sortie Indépendamment du processus particulier qui est sélectionné, on forme des transistors à effet de champ logiques 120 sur les régions de dispositif actif du substrat, en formant initialement une couche d'oxyde de grille 122 appropriée. On dépose du silicium polycristallin, on le dope et on définit un motif dans celui-ci pour former des électrodes de grille 124. Il est préférable de ne pas former de couche de siliciure sur l'électrode de grille en silicium polycristallin à ce stade de traitement, pour permettre l'utilisation ultérieure d'un processus employant un siliciure auto-aligné. On forme des structures d'espacement en oxyde 126 le long des électrodes de grille 124 en silicium polycristallin, à la fois pour protéger l'électrode de grille au cours d'un traitement ultérieur, et pour faciliter la formation des régions de source/drain 128 de type LDD (structure à drain faiblement dopé). II est de façon caractéristique préférable de former les régions de source/drain 128 des transistors à effet de champ logiques 120 en utilisant la structure LDD, pour faire face au problème des électrons chauds de petits transistors à effet de champ. Dans ces conditions, on forme les régions de source/drain 128 en implantant tout d'abord une dose relativement faible d'ions de type N auto-alignés vis-à-vis de l'électrode de grille 124, avant la formation des structures d'espacement en oxyde 126. On forme ensuite les structures d'espacement en oxyde 126 en effectuant un dépôt uniforme d'une couche d'oxyde par CVD, jusqu'à une épaisseur d'environ 100 à 200 nm, et en effectuant une attaque de réduction d'épaisseur de la couche d'oxyde uniforme, pour former les structures d'espacement 126. On effectue ensuite une seconde implantation, auto-alignée vis-à-vis des structures d'espacement, pour achever l'implantation des régions de source/drain 128. Un recuit ultérieur active les dopants dans les régions de source/ drain 128. Il est évidemment probable que les circuits logiques réels à former seront beaucoup plus complexes que des transistors à effet de champ individuels. Par exemple, de nombreux circuits logiques actuels comprennent à la fois des dispositifs NMOS et PMOS dans diverses configurations. Cependant, le transistor à effet de champ logique unique qui est représenté est une illustration appropriée du processus de la présente invention, et par conséquent on n'envisagera pas ici la complexité supplémentaire de circuits logiques de type caractéristique. Après avoir formé les transistors à effet de champ de transfert du réseau de mémoire DRAM incorporée et les transistors à effet de champ logiques, on forme des électrodes de condensateur inférieures pour le réseau de mémoire DRAM incorporée qui est illustré, du type à conducteur de bit au-dessus du condensateur. A titre préliminaire au processus de formation du condensateur, on forme une couche 129 d'un matériau de protection à la fois au-dessus des circuits de mémoire DRAM incorporée et des circuits logiques. La couche de protection assure une protection supplémentaire des transistors à effet de champ de transfert et des conducteurs d'interconnexion du réseau de mémoire DRAM incorporée, et elle protège les circuits logiques, comprenant le transistor à effet de champ logique 120 qui est illustré, pendant le processus de formation de condensateur. Les principaux processus vis-à-vis desquels les transistors à effet de champ logiques sont protégés sont les processus d'attaque qui sont utilisés pour définir latéralement les couches de silicium polycristallin qui sont utilisées dans les électrodes de condensateur. Dans ces conditions, il est souhaitable que la couche de protection 129 remplisse la fonction d'un élément d'arrêt d'attaque fiable pour des processus d'attaque de silicium polycristallin. Bien que l'on puisse utiliser une variété de matériaux, une couche de protection particulièrement préférée pourrait consister en une couche d'oxyde ayant une épaisseur comprise entre environ 30 nm et environ 200 nm, du fait que l'oxyde peut remplir la fonction d'une couche d'arrêt d'attaque fiable pour l'attaque du silicium polycristallin, et du fait que des oxydes sont compatibles avec d'autres parties de la séquence de processus. Par conséquent, on dépose une couche d'oxyde 129, formée par CVD, sur les différentes parties du dispositif, en employant par exemple un gaz de source consistant en tétraéthylorthosilicate (ou TEOS), jusqu'à une épaisseur comprise entre environ 30 nm et 200 nm. On forme ensuite sur la couche d'oxyde de protection 129 un masque qui sera utilisé pour définir l'ouverture de contact pour la région de source/drain 118, à laquelle l'électrode de condensateur inférieure sera connectée. On attaque la couche d'oxyde de protection 129 en utilisant par exemple un agent d'attaque qui est produit dans un traitement par plasma, à partir d'un gaz de source contenant du fluor, tel que CF4, pour mettre à nu la région de source/drain désirée. Après avoir ouvert l'ouverture de contact pour la région de source/drain 128, ce qui donne le dispositif qui est illustré sur la figure 15, on dépose une couche de silicium polycristallin sur le dispositif. On dépose de préférence la couche de silicium polycristallin jusqu'à une épaisseur comprise entre environ 150 et 350 nm, et on la dope sur place avec le type N, pendant le dépôt. On forme un masque sur la couche de silicium polycristallin et on définit un motif dans la couche de silicium polycristallin, en utilisant par exemple un agent d'attaque qui est produit dans un traitement par plasma à partir de gaz de source consistant en HCI et HBr, pour définir l'étendue latérale des électrodes de condensateur inférieures 130. Ce traitement d'attaque est spécialement compatible avec l'utilisation d'oxyde pour la couche de protection 129, du fait que l'oxyde est un agent d'arrêt d'attaque effectif pour ce traitement d'attaque de silicium polycristallin. On pourrait effectuer un traitement supplémentaire avant ou après la définition du motif de la couche de silicium polycristallin, pour modifier les caractéristiques de l'électrode de condensateur. Du fait qu'il est particulièrement préférable que le condensateur de stockage de charge de la mémoire DRAM incorporée comprenne un diélectrique de condensateur à constante diélectrique élevée, il peut par exemple être souhaitable de former au moins une surface de l'électrode de condensateur inférieure qui soit adaptée pour l'utilisation avec le diélectrique de condensateur à constante diélectrique élevée qui est désiré. Par exemple, il pourrait etre souhaitable de former une couche de titane, de nitrure de titane ou de platine à la surface de l'électrode de condensateur inférieure. Dans d'autres modes de réalisation, il pourrait être souhaitable de ne pas utiliser de silicium polycristallin dopé dans l'électrode de condensateur inférieure, et d'utiliser à la place une seule couche de conducteur tel que du nitrure de titane, pour l'électrode de condensateur inférieure. D'autre part, L'exemple qui est illustré utilise simplement du silicium polycristallin dopé pour l'électrode de condensateur inférieure 130. On forme ensuite une couche de matériau diélectrique de condensateur, 132, sur la surface de l'électrode inférieure 130 du condensateur de stockage de charge. Dans des modes de réalisation particulièrement préférés de la présente invention, il est préférable d'utiliser un matériau diélectrique de condensateur à constante diélectrique élevée, comme du pentoxyde de tantale, du titanate de baryum-strontium ou un autre matériau similaire consistant en un oxyde, ou d'autres matériaux à constante diélectrique élevée. La couche diélectrique de condensateur 132 qui est choisie a le plus préférablement une constante diélectrique "k" notablement supérieure, de l'ordre de 20 à 25 fois, ou plus, à la constante diélectrique effective de la structure ONO Dans le mode de réalisation qui est illustré, une couche diélectrique de condensateur 132 consistant en pentoxyde de tantale, de formule nominale Ta205, est déposée dans un processus de dépôt chimique en phase vapeur (CVD) à partir d'un mélange de gaz de source consistant en Ta (OC2H5)5 + 02. On pourrait déposer le diélectrique de condensateur consistant en pentoxyde de tantale dans un système de dépôt à densité élevée, tel que le système appelé LAM 9800 Integrity System, jusqu'à une épaisseur comprise entre environ 2 et 14 nm. L'épaisseur particulière qui est choisie pour le diélectrique de condensateur est de préférence mince pour maximiser la capacité résultante, mais suffisamment épaisse pour garantir que la couche de diélectrique de condensateur 132 n'ait pas des trous d'épingle inacceptables ou une tension de claquage inacceptable. Du fait que la couche de pentoxyde de tantale qui est préférée est déposée par CVD, la couche diélectrique de condensateur 132 qui est déposée s'étendra sur la structure entière. C'est l'utilisation d'un tel matériau à constante diélectrique élevée qui rend possible l'utilisation d'une couche d'oxyde mince conforme pour la couche protection 129 qui est représentée sur la figure 6, à la place de la couche d'oxyde aplanie 42, plus épaisse, qui est représentée sur la figure 2. L'utilisation du matériau à constante diélectrique élevée permet l'utilisation d'une électrode de condensateur inférieure 130 simple et pratiquement plane, comme celle qui est illustrée sur la figure 6, de façon que la surface aplanie de la couche d'oxyde 42 de la figure 2 ne soit pas nécessaire pour la formation d'une électrode de condensateur complexe. On forme ensuite des électrodes de condensateur supérieures conformément à des modes de réalisation préférés de la présente invention, pour obtenir la structure qui est représentée sur la figure 6. Lorsqu'on utilise le diélectrique de condensateur préféré, consistant en pentoxyde de tantale, il est particulièrement préférable d'utiliser du nitrure de titane (TiN) pour former au moins la surface inférieure de l'électrode de condensateur supérieure. Le plus souvent, on peut former l'électrode de condensateur supérieure entière en nitrure de titane, du fait de la conductivité élevée du nitrure de titane. Le nitrure de titane est le plus préférablement déposé sur le diélectrique de condensateur dans un processus à basse température. Un tel processus à basse température est préféré du fait que les diélectriques de condensateur à constante diélec trique élevée qui sont utilisés de préférence dans la présente invention contiennent de façon caractéristique de l'oxygène à titre d'élément constitutif. Par conséquent, n'importe quels processus à température élevée peuvent occasionner la formation d'un oxyde à la surface de l'électrode de condensateur inférieure 130. Toute couche d'oxyde de ce type qui sera formée constituera une capacité réduite en série avec la capacité qui est formée par le matériau à constante diélectrique élevée, ce qui réduira de façon indésirable la capacité du condensateur de stockage de charge de mémoire DRAM. Par conséquent, on dépose de préférence la couche de nitrure de titane jusqu'à une épaisseur de 100 nm, ou moins, en utilisant un processus de pulvérisation cathodique, et une température de substrat relativement basse ou, plus préférablement, on dépose la couche de nitrure de titane dans un processus de dépôt chimique en phase vapeur (CVD). On peut déposer le nitrure de titane par CVD, à partir de gaz de source consistant en TiCI4 + NH3, à une température de substrat relativement basse. Le processus CVD a l'avantage supplémentaire sur la pulvérisation cathodique qui consiste en ce qu'il est beaucoup moins susceptible d'échauffer le substrat de dépôt pendant le processus de dépôt. Bien entendu, dans de nombreux modes de réalisation, I'électrode de condensateur supérieure pourrait être formée à la place à partir de silicium polycristallin dopé. Quel que soit le conducteur utilisé, on forme un masque sur la couche conductrice et on attaque la couche conductrice pour définir latéralement l'étendue de l'électrode de condensateur supérieure 134, de façon à obtenir la structure qui est illustrée sur la figure 6. Si on utilise du nitrure de titane pour l'électrode de condensateur supérieure, alors on peut utiliser pour attaquer l'électrode de condensateur supérieure un agent d'attaque qui est obtenu dans un processus par plasma, à partir d'un gaz de source contenant Cl2. Si on utilise du silicium polycristallin, on pourrait utiliser soit un agent d'attaque obtenu à partir de Cl2 soit un agent d'attaque obtenu à partir de HBr et HCI, pour définir latéralement l'électrode de condensateur supérieure. On pourrait utiliser n'importe lesquels de ces systèmes d'attaque en coopération avec la couche de protection en oxyde, remplissant la fonction d'une couche d'arrêt d'attaque. Après avoir formé l'électrode de condensateur de stockage de charge, on place un masque sur les réseaux de mémoire DRAM incorporée, et on enlève la couche d'oxyde de protection 129 au-dessus des circuits logiques, par exemple dans un processus d'attaque par voie sèche utilisant un agent d'attaque qui est obtenu dans un processus par plasma, à partir d'un gaz de source CF4. On poursuit le processus d'attaque de façon à mettre à nu et à dégager l'électrode de grille 124 et les régions de source/drain 128. On effectue ensuite sur les transistors à effet de champ logiques un processus de formation de siliciure auto-aligné, pour produire des couches de siliciure 140, 142 sur l'électrode en silicium polycristallin 124 et sur les régions de source/drain 128. Le processus de formation de siliciure auto-aligné commence par la pulvérisation cathodique d'une couche de titane sur la surface du dispositif, jusqu'à une épaisseur qui est par exemple de 50 nm. Cette couche de titane est convertie en siliciure de titane à la surface des électrodes de grille en silicium polycristallin et sur les parties à nu du substrat, comprenant les régions de source/drain 128, dans un processus de recuit en deux étapes. Dans la première étape de processus, on soumet le dispositif à un recuit thermique rapide (ou RTA) en chauffant le dispositif à une température s'élevant jusqu'à environ 700"C, pendant environ trente secondes. Le premier processus RTA est suivi par une attaque pour enlever des parties de la couche de titane qui n'ont pas réagi, en laissant derrière le siliciure de titane, et ensuite on applique un traitement supplémentaire au siliciure de titane dans un second processus RTA, pour obtenir une forme désirée des couches de siliciure de titane. La première étape de recuit thermique rapide du processus convertit la couche de titane en siliciure de titane (de formule nominale TiSi2), à l'endroit auquel la couche de titane est en contact avec une surface de silicium (cristallin ou polycristallin), pendant l'opération de recuit. On forme une couche de siliciure de titane sur l'électrode de grille en silicium polycristallin 124, et on forme des couches de siliciure de titane sur les régions de source/drain 128. Aprés l'étape de recuit thermique rapide initiale, on soumet la surface du dispositif à l'action d'un agent d'attaque par voie humide consistant en H2O2 et NH4OH dilués dans de l'eau, pour enlever de la surface du dispositif le titane qui n'a pas réagi et une variété de composés de titane indésirables, et pour mettre à nu l'oxyde 126 du dispositif. Après que le titane qui n'a pas réagi a été enlevé du dispositif, un traitement supplémentaire est nécessaire pour former des couches de siliciure appropriées sur les électrodes de grille et sur les régions de source/drain. La majeure partie du siliciure de titane formé sur les surfaces de silicium dans la première étape de recuit décrite ci-dessus (recuit thermique rapide à environ 700"C pendant 30 secondes) sera la phase métastable de siliciure de titane, à résistivité relativement élevée (connue sous le nom de phase "C-49"), qui n'a pas une résistivité aussi faible qu'il est souhaitable. Il est donc souhaitable de soumettre le dispositif à une seconde étape de recuit à une température supérieure à 750"C, pendant au moins dix secondes, pour convertir la phase de siliciure de titane C49, à résistivité supérieure, de façon à donner la phase orthogonale de siliciure de titane à résistivité inférieure (connue sous le nom de phase "C-54"). En effectuant le processus de formation de siliciure auto-aligné pour les transistors à effet de champ logiques du circuit logique à mémoire DRAM incorporée, qui est envisagé à titre d'exemple, les processus RTA, relativement brefs, qui sont utilisés pour les régions de siliciure, n'affecteront pas de façon inacceptable la couche de diélectrique de condensateur 132. On soumet ensuite le dispositif à circuit intégré à un traitement supplémentaire, comprenant la formation d'un certain nombre de structures d'interconnexion bien connues, pour achever la fabrication. II va de soi que de nombreuses modifications peuvent être apportées au procédé décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication d'un dispositif à circuit intégré comprenant à la fois des circuits de mémoire vive dynamique, ou DRAM, incorporée et des circuits logiques sur un seul substrat, ce procédé étant caractérisé en ce qu'il comprend les étapes suivantes: on forme un substrat (100) dans lequel des transistors à effet de champ de transfert (104) sont formés dans et sur des régions de mémoire DRAM incorporée du substrat, et des transistors à effet de champ logiques (122) sont formés dans et sur des régions de circuit logique du substrat; on forme une couche de protection conforme (129) sur les transistors à effet de champ de transfert (104) et sur les transistors à effet de champ logiques (120), la couche de protection conforme (129) ayant approximativement la même épaisseur sur des électrodes de grille (124) des transistors à effet de champ logiques (120) et sur des régions de source/drain (128) des transistors à effet de champ logiques (120); on enlève une partie de la couche de protection conforme (120), pour former une ouverture de contact mettant à nu une région de source/drain (118) de l'un des transistors à effet de champ de transfert (104); on forme une électrode de condensateur inférieure (130) en contact avec la région de source/drain (118) de l'un des transistors à effet de champ de transfert (104), et on forme une couche de diélectrique de condensateur (132) et une électrode de condensateur supérieure (134) sur l'électrode de condensateur inférieure (130), pour former un condensateur de stockage de charge pour le transistor à effet de champ de transfert (104) précité; et on enlève la couche de protection conforme (129) au moins dans des parties des régions de circuit logique. 2. Procédé selon la revendication 1, caractérisé en ce que l'électrode de condensateur inférieure (130) s'étend sur une partie restante de la couche de protection conforme (129), le long de bords de l'ouverture de contact. 3. Procédé selon la revendication 1, caractérisé en ce que l'étape de formation d'une électrode de condensateur inférieure (130) comprend les étapes qui consistent à déposer une couche de silicium polycristallin, à doper la couche de silicium polycristallin et à former un motif dans la couche de silicium polycristallin pour définir l'électrode de condensateur inférieure (130). 4. Procédé selon la revendication 3, caractérisé en ce que l'électrode de condensateur inférieure (130) s'étend sur une partie restante de la couche de protection conforme (129), le long de bords de l'ouverture de contact. 5. Procédé selon la revendication 1, caractérisé en ce que la couche de protection conforme (129) comprend de l'oxyde de silicium. 6. Procédé selon la revendication 1, caractérisé en ce que l'étape d'enlèvement de la couche de protection conforme (129) dans au moins des parties des régions de circuit logique est un processus d'attaque par voie sèche. 7. Procédé selon la revendication 6, caractérisé en ce que les électrodes de grille (124) des transistors à effet de champ logiques (120) et les régions de source/drain (128) des transistors à effet de champ logiques (120) sont exposées au processus d'attaque par voie sèche pendant une durée approximativement égale. 8. Procédé selon la revendication 3, caractérisé en ce que la couche diélectrique de condensateur (132) a une constante diélectrique supérieure à celle d'une structure oxyde/nitrure/oxyde, ou ONO. 9. Procédé selon la revendication 8, caractérisé en ce que la couche diélectrique de condensateur (132) comprend du pentoxyde de tantale. 10. Procédé selon la revendication 3, caractérisé en ce que les électrodes de grille (124) des transistors à effet de champ logiques (120) et les régions de source/drain (128) des transistors à effet de champ logiques (120) sont exposées à un environnement d'attaque pendant une durée approximativement égale, dans le processus d'enlèvement de la couche de protection conforme (129) au moins dans des parties des régions de circuit logique. 11. Procédé selon la revendication 10, caractérisé en ce que l'environnement d'attaque comprend des ions de fluor excités. 12. Procédé selon la revendication 10, caractérisé en ce que la couche de protection conforme (129) comprend un oxyde de silicium ayant une épaisseur inférieure à 200 nm. 13. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre les étapes qui consistent à former des couches de siliciure (140, 142) sur les électrodes de grille (124) des transistors à effet de champ logiques (120) et sur les régions de source/drain (128) des transistors à effet de champ logiques (120), après l'étape de formation d'une électrode de condensateur. 14. Procédé selon la revendication 1, caractérisé en ce que la couche diélectrique de condensateur (132) a une constante diélectrique notablement supérieure à celle d'une structure oxyde/nitrure/oxyde, ou ONO. 15. Procédé selon la revendication 14, caractérisé en ce que l'électrode de condensateur supérieure (134) comprend un métal. 16. Procédé selon la revendication 15, caractérisé en ce que l'électrode de condensateur supérieure (134) comprend du nitrure de titane. 17. Procédé selon la revendication 14, caractérisé en ce que l'électrode de condensateur inférieure (130) comprend un métal. 18. Procédé selon la revendication 1, caractérisé en ce que l'électrode de condensateur inférieure (130) consiste essentiellement en une seule couche de silicium polycristallin. 19. Procédé selon la revendication 18, caractérisé en ce que la couche diélectrique de condensateur (132) comprend du pentoxyde de tantale. 20. Procédé selon la revendication 10, caractérisé en ce que la couche de protection conforme (129) comprend de l'oxyde de silicium. 21. Procédé de fabrication d'un dispositif à circuit intégré comprenant à la fois une mémoire incorporée et des circuits logiques sur un seul substrat, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes : on forme un substrat (100) ayant des transistors à effet de champ de transfert (104) formés dans et sur des régions de mémoire incorporée du substrat, et ayant des transistors à effet de champ logiques (120) formés dans et sur des régions de circuit logique du substrat (100); on forme une couche de protection conforme (129) sur les transistors à effet de champ de transfert (104) et sur les transistors à effet de champ logiques (120), la couche de protection conforme (129) ayant approximativement la même épaisseur sur des électrodes de grille (124) des transistors à effet de champ logiques (120) et sur des régions de source/drain (128) des transistors à effet de champ logiques (120); on enlève une partie de la couche de protection conforme (129), pour former une ouverture de contact mettant à nu une région de source/drain (118) de l'un des transistors à effet de champ de transfert (104); on forme une électrode de condensateur inférieure (130), une couche diélectrique de condensateur (132) et une électrode de condensateur supérieure (134), pour former un condensateur de stockage de charge connecté à la région de source/drain (118) de l'un des transistors à effet de champ de transfert (104); et on enlève la couche de protection conforme (129) sur les régions de circuit logique. 22. Procédé selon la revendication 21, caractérisé en ce que la couche de protection conforme (129) comprend de l'oxyde de silicium1 et en ce que l'électrode de condensateur inférieure (130) et l'électrode de condensateur supérieure (134) sont définies dans des processus d'attaque qui utilisent la couche de protection conforme (129) à titre de couche d'arrêt d'attaque. 23. Procédé selon la revendication 22, caractérisé en ce que l'étape d'enlèvement de la couche de protection conforme (129) au moins dans des parties des régions de circuit logique est un processus d'attaque par voie sèche. 24. Procédé selon la revendication 21, caractérisé en ce que la couche diélectrique de condensateur (132) a une constante diélectrique notablement supérieure à celle d'une structure oxyde/nitrure/oxyde, ou ONO. 25. Procédé selon la revendication 21, caractérisé en ce que la couche diélectrique de condensateur (132) comprend du pentoxyde de tantale. 26. Procédé selon la revendication 21, caractérisé en ce que les électrodes de grille (124) des transistors à effet de champ logiques (120) et les régions de source/drain (128) des transistors à effet de champ logiques (120) sont exposées à un environnement d'attaque pendant une durée approximativement égale, dans le processus d'enlèvement de la couche de protection conforme (129) dans les régions de circuit logique. 27. Procédé selon la revendication 26, caractérisé en ce que l'environnement d'attaque comprend des ions de fluor excités. 28. Procédé selon la revendication 26, caractérisé en ce qu'il comprend en outre les étapes qui consistent à former des couches de siliciure (140, 142) sur les électrodes de grille (124) des transistors à effet de champ logiques (120) et sur les régions de source/drain (128) des transistors à effet de champ logiques (120), après l'étape d'enlèvement de la couche de protection conforme (129).