FR 2786961 A1 20000609 FR 9915384 A 19991207 4Es 2786961 La présente invention concerne une technique de transmission destinée à un dispositif électronique et, en particulier, une technique qui est appliquée d'une ma- nière effective à un système de circuit d'entrée/sortie intégré qui combine un circuit d'attaque avec un système de câblage de bus constituant une ligne de transmission et un circuit de terminaison adapté avec la ligne. Par exemple, une structure de circuit telle que représentée sur la figure 17, laquelle figure représente une partie principale d'un circuit d'entrée/sortie fai- sant partie d'un dispositif électronique, va être exami- née, celle-ci correspondant à une technique décrite d'une manière classique par le présent inventeur en relation avec un système de circuit d'entrée/sortie intégré. Ce circuit d'entrée/sortie comporte un circuit d'attaque différentiel 101 qui convertit un signal numérique entré en un signal complémentaire et transmet le signal; un récepteur différentiel 102 qui reçoit le signal numérique complémentaire et délivre en sortie un signal numérique correspondant au signal numérique entré; et des fils de transmission de signaux 103 appariés qui relient le cir- cuit d'attaque différentiel 101 au récepteur différentiel 102. Ce circuit est conçu de manière à transmettre le si- gnal numérique complémentaire délivré par le circuit d'attaque différentiel 101 au récepteur différentiel 102. Dans le circuit d'entrée/sortie de ce disposi- tif électronique, le circuit d'attaque différentiel 101 et le récepteur différentiel 102 sont, respectivement, constitués de circuits d'attaque 104 et 106 et d'inver- seurs 105 et 107, possédant chacun la structure d'un cir- cuit CMOS constitué d'un transistor pMOS et d'un transis- tor nMOS. Cette structure fonctionne d'une manière com- plémentaire de sorte que l'un des transistors soit commu- té en mode passant et l'autre en mode bloqué lorsqu'un signal numérique entré passe d'un niveau bas à un niveau I I.1 I l haut ou d'un niveau haut à un niveau bas. Lorsqu'un si- gnal numérique entré change ainsi de niveau, en envoyant l'énergie du signal complémentaire sur les fils de trans- mission de signaux 103 appariés à partir du circuit d'at- taque différentiel 101a, le signal numérique complémen- taire est transmis au récepteur différentiel 102 via les fils de transmission de signaux 103 appariés. Les informations qui vont suivre sont le fruit de discussions entre les présents inventeurs eu égard à un dispositif électronique tel que décrit ci-dessus. Par exemple, si les fils de transmission de signaux appariés, dans le dispositif électronique tel que décrit ci-dessus, sont des fils parallèles de même longueur possédant un coefficient de couplage proche de 1, les fils de trans- mission de signaux appariés peuvent être structurés sous la forme d'une ligne de transmission dont le champ élec- tromagnétique est pratiquement fermé et le signal numéri- que complémentaire est transmis dans un mode de transmis- sion (Sous-TEM) proche du mode TEM (Mode Electromagnéti- que Transverse) de sorte que le signal puisse être traité à une vitesse élevée. Cette ligne de transmission est le seul moyen de transmettre un signal de vitesse élevée. On suppose, par exemple, qu'un bus permettant d'échanger des signaux dans un dispositif électronique est une ligne de transmission. Lorsqu'un circuit d'atta- que qui délivre un signal envoie un signal haute-énergie (qui est un signal se trouvant dans un état haut) sur le bus, l'énergie doit faire passer tout l'ensemble des fils du bus qui se situent au niveau de la masse (qui est l'état du niveau bas) à un niveau haut. Cette opération doit être effectuée avant que le circuit d'attaque ne transmette le signal à un récepteur si le niveau du si- gnal augmente à une vitesse élevée. Par conséquent, dans le cas o le temps de mon- tée d'un signal est plus long que le temps nécessaire à ! I I1 III l'application d'une énergie sur tout le fil du bus (qui est le délai de transmission des fils du bus), l'alimen- tation en énergie à partir du circuit d'attaque s'effec- tue pratiquement parallèlement sur le bus et le récep- teur, d'o pratiquement aucune possibilité que le côté récepteur ne devienne conscient de l'existence du bus. C'est-à-dire que ce type d'opération sérielle est un phé- nomène qu'il faut prendre en considération lorsque le temps de montée du signal est plus court que le délai du fil de bus. Naturellement, il en va de même dans le cas opposé d'une transition à un niveau bas, et une opération permettant de libérer l'énergie du fil de bus se situant dans un état haute-énergie doit tout d'abord être effec- tuée. Il ne fallait, pour ce type de conception de circuit d'attaque, que l'énergie nécessaire à la charge de la charge située sur le récepteur lorsque le temps de montée d'un signal était plus long que le temps de délai d'un bus. Cependant, du fait qu'un système standard ordi- naire utilise maintenant un signal haute-vitesse qui pos- sède un temps de montée plus court que le temps de délai d'une ligne de transmission du bus, il est plus important de déterminer de quelle manière l'énergie doit être ap- pliquée sur le bus que de considérer les caractéristiques du récepteur. Par exemple, un excellent récepteur peut détec- ter d'une manière suffisante l'énergie d'un signal très faible et peut modifier l'état du récepteur lui-même, mais ne pas consommer l'énergie électrique des signaux. C'est-à-dire qu'un excellent récepteur possède une résis- tance élevée en courant-continu, égale par exemple à 1 KU. Au contraire, une ligne de transmission de bus possède une impédance caractéristique comprise entre 25 et 200 Q et consomme une quantité d'énergie supérieure de 1 ou 2 chiffres à celle du récepteur du bus. I 1 Iil A cet égard, le temps de transmission est de 1,5 ns dans le cas o la longueur d'un fil de bus est supposée égale à 30 cm et la vitesse de transmission du signal est supposée égale à 2 x 108 m/s. Quelle que soit la position de branchement du récepteur, la période pen- dant laquelle le signal parcourt toute la longueur de la ligne de transmission, par exemple la période de 1,5 ns, est un temps qui convient pour alimenter le bus en éner- gie. Le circuit d'attaque doit continuer de fournir de l'énergie pendant cette période. Par conséquent, le cir- cuit d'attaque doit pouvoir être en mesure de prendre l'impédance caractéristique comme une charge. Par exemple, sur la figure 18 qui représente un circuit équivalent, après un début de transition d'un si- gnal immédiatement avant une fin de transmission du si- gnal vers l'extrémité de terminaison d'un bus, si un cir- cuit d'attaque différentiel 112 est relié à une extrémité initiale d'une ligne de transmission 111, le bus doit continuer de faire circuler un courant pendant la période de 1,5 ns dans le circuit équivalent représenté sur la figure 18. A cet effet, lorsque le circuit d'attaque dif- férentiel 112 possède une résistance interne de 50 Q, une résistance de charge de 50 Q et une tension Vdd de 0,5 V, la résistance doit être de 50 Q à 5 mA. A partir de cette valeur, on peut considérer le circuit d'attaque différentiel comme possédant une forte capacité d'atta- que. Dans ce circuit équivalent, il est considéré que le signal reconnaît une résistance d'extrémité de terminai- son à partir du moment o l'énergie du signal atteint une extrémité de terminaison, et o la charge de l'énergie sur la ligne de terminaison 111 est finie. Par consé- quent, la résistance de charge 113, équivalente à l'impé- dance caractéristique de la ligne de transmission 111, disparaît, et le circuit équivalent devient alors tel que représenté sur la figure 19. I1 1 I i Sur la figure 19, on suppose que la résistance d'extrémité de terminaison 114 possède maintenant une ré- sistance égale à 50 Q égale à l'impédance caractéristi- que du bus, fonction de la ligne de transmission 111. Alors, la totalité de l'énergie est absorbée par cette résistance d'extrémité de terminaison 114 et est dissipée sous la forme de chaleur. En résultat, il n'y a pas d'énergie réfléchie. Même si une perturbation est induite par un petit élément parasite tel que par un branchement ou analogue, une réflexion multiple est évitée grâce à l'absorption décrite ci-dessus. Cependant, du fait que la résistance d'extrémité de terminaison 114 est égale à l'impédance caractéristique du bus, le circuit d'attaque différentiel 112 doit continuer de fournir un courant de 5 mA aussi longtemps que perdure l'état haut. Par consé- quent, le circuit d'attaque différentiel 112 qui attaque la ligne de transmission 111 doit, chose souhaitable, être un circuit de commutation du courant. De plus, du fait que l'absorption en énergie de la résistance d'extrémité de terminaison 114 fait augmen- ter la consommation en énergie électrique du système de câblage du bus, par conséquent, le facteur d'absorption en énergie doit être réduit. Ainsi, afin de réduire la capacité d'attaque du circuit d'attaque différentiel 112, une résistance courant-continu doit être insérée de ma- nière à réduire la tension. Par exemple, si la sensibili- té en tension d'un récepteur différentiel est augmentée, on peut obtenir tout au plus 50 mV ou analogue. Un cir- cuit de courant ou un circuit différentiel peut être dit constituer un circuit d'attaque préférable. En principe, l'amplitude du signal peut être réduite à une valeur aus- si faible que possible. Ce type de structure de bus est une structure idéale pour une ligne de transmission haute-vitesse. La présente invention prend, en conséquence, en considération une structure de bus telle qu'une ligne de transmission et a pour but de fournir un dispositif élec- tronique capable de transmettre un signal haute-vitesse dans un système de câblage de bus en spécifiant une con- figuration-circuit d'un circuit d'attaque et une impé- dance caractéristique d'une ligne de transmission, dans un circuit d'entrée/sortie qui combine un circuit d'atta- que avec un système de câblage de bus comportant une li- gne de transmission et un circuit d'extrémité de termi- naison adapté avec la ligne de transmission. Les buts mentionnés ci-dessus, ainsi que d'au- tres buts et caractéristiques innovantes de la présente invention, apparaîtront plus clairement à la lecture de la description et des dessins annexes. Certains aspects représentatifs de la présente invention, décrite dans la présente demande, vont mainte- nant être brièvement résumés. A savoir, un dispositif électronique comporte: une ligne de transmission; un circuit de terminaison adapté avec ladite ligne de transmission; un circuit d'attaque pour envoyer sur un système de câblage de bus un signal complémentaire, ledit circuit d'attaque compor- tant ladite ligne de transmission et ledit circuit d'ex- trémité de terminaison; une carte de connexion incluant ladite ligne de transmission et ledit circuit d'extrémité de terminaison; et une première puce à circuit intégré incluant ledit circuit d'attaque et montée sur ladite carte de connexion; ladite ligne de transmission possé- dant une structure de bus dans laquelle une ligne possé- dant une impédance caractéristique de 25 Q ou moins et ayant une structure constituée de fils appariés opposés est câblée de sorte que lesdits fils appariés opposés soient parallèles et aient une même longueur. En résul- tat, il est possible d'effectuer la transmission d'un si- I I I li gnal à une vitesse élevée dans un système de câblage de bus comportant une ligne de transmission et un circuit d'extrémité de terminaison. Dans cette structure, le circuit d'attaque est un circuit du type commutateur de courant et, de plus, une résistance pure est montée en série avec le circuit d'attaque de manière à former une résistance en mode PASSANT qui soit supérieure ou égale à l'impédance carac- téristique de la ligne de transmission ou qui soit, d'une manière préférée, trois fois supérieure, ou plus, à l'im- pédance caractéristique de la ligne de transmission. De plus, dans un dispositif électronique selon la présente invention qui est en relation avec une struc- ture de transmission unidirectionnelle de signaux entre une première puce à circuit intégré et une deuxième puce à circuit intégré, la deuxième puce à circuit intégré est montée de manière à avoir un circuit de réception branché et monté sur le bus de la ligne de transmission, et le circuit de réception possède une impédance élevée supé- rieure ou égale à 1 KQ. De plus, lorsque le circuit de réception est relié à une ligne de branchement possédant une structure de ligne de transmission de 4 mm ou moins, une résistance pure de 0,4 à 1 KQ est montée en série avec chacun des deux fils appariés opposés, au niveau d'une zone de branchement de la ligne de branchement. Par ailleurs, une couche isolante située entre la ligne de transmission et la ligne de branchement possède une épaisseur qui est plusieurs fois supérieure à l'épaisseur d'une couche isolante située entre les fils appariés op- posés de chacune d'entre la ligne de transmission et la ligne de branchement. En résultat, il est possible d'ef- fectuer la transmission d'un signal à une vitesse élevée d'une manière unidirectionnelle entre la première puce à circuit intégré et la deuxième puce à circuit intégré. l I 1Il De plus, une ligne d'alimentation/masse s'éten- dant à partir du premier circuit intégré incluant le cir- cuit d'attaque est structurée comme une ligne de trans- mission, et la ligne de transmission de la ligne d'ali- mentation/masse, se constituant d'un fil d'alimentation et d'un fil de masse appariés, possède une impédance ca- ractéristique inférieure ou égale à l'impédance caracté- ristique d'une ligne de transmission de signaux. Contrairement à ce qui précède, dans un dispo- sitif électronique selon la présente invention, en rap- port avec la transmission unidirectionnelle d'un signal entre une deuxième puce à circuit intégré et une première puce à circuit intégré, la deuxième puce à circuit inté- gré comportant un circuit d'attaque du type commutateur de courant est branchée et montée sur un bus de la ligne de transmission, la première puce à circuit intégré com- porte un circuit de réception à forte impédance, et un signal complémentaire envoyé par le circuit d'attaque de la deuxième puce à circuit intégré est reçu par le cir- cuit de réception de la première puce à circuit intégré. En résultat, il est possible d'effectuer la transmission d'un signal à une vitesse élevée d'une manière unidirec- tionnelle entre la deuxième puce à circuit intégré et la première puce à circuit intégré. Dans cette structure, le signal se propageant à partir du circuit d'attaque vers la ligne de transmission se propage avec une 1/2 amplitude vers le circuit de ré- ception et le circuit d'extrémité de terminaison, et l'énergie du signal est entièrement réfléchie au niveau du circuit de réception de manière à rétablir une ampli- tude initiale, ce qui fait que le circuit de réception fonctionne normalement, tandis que l'énergie du signal se propageant vers le circuit d'extrémité de terminaison est absorbée et dissipée. I I I lI En outre, lorsque le circuit d'attaque est re- lié à une ligne de branchement possédant la structure d'une ligne de transmission, une puce constituée d'une porte d'émission/réception sur bus, destinée à n'ouvrir qu'une porte d'un fil de branchement actif, est insérée au niveau d'une zone de branchement de la ligne de bran- chement, et la ligne de branchement possède une impédance caractéristique qui est inférieure à celle de la ligne de transmission, ou qui est, d'une manière préférée, égale à sa moitié. De plus, la puce constituée de la porte d'émission/réception sur bus est structurée sous la forme d'une puce amalgamée dans laquelle une pluralité de bus de la ligne de transmission sont respectivement reliés via leurs propres portes et est agencée à l'oblique de manière à suivre la ligne d'alimentation/masse tout en se situant au-dessus de celle-ci. De plus, dans un dispositif électronique selon la présente invention, qui concerne une structure de transmission bidirectionnelle de signaux dans laquelle la transmission entre la première puce à circuit intégré et la deuxième puce à circuit intégré et la transmission en- tre la deuxième puce à circuit intégré et la première puce à circuit intégré sont combinées, une deuxième puce à circuit intégré comportant un circuit de réception et un circuit d'attaque du type commutateur de courant est branchée et montée sur un bus de la ligne de transmis- sion, la première puce à circuit intégré comporte le cir- cuit d'attaque et un circuit de réception possédant une impédance élevée, et un signal complémentaire est trans- féré d'une manière bidirectionnelle entre le circuit d'attaque et le circuit de réception de la première puce à circuit intégré et le circuit de réception et le cir- cuit d'attaque de la deuxième puce à circuit intégré, respectivement. En résultat, il est possible d'effectuer une transmission de signaux bidirectionnelle à vitesse II li élevée entre les première et deuxième puces à circuit in- tégré. Dans cette structure, un circuit dans lequel une résistance et une porte qui possèdent une impédance élevée en mode émission et qui forment une extrémité adaptée en mode réception sont montées en série à une sortie d'un circuit combiné constitué des circuits d'at- taque et de réception de la première puce à circuit inté- gré est inséré entre les extrémités d'entrée et de sortie de la ligne de transmission. De plus, lorsque le circuit de réception et le circuit d'attaque de la deuxième puce à circuit intégré sont reliés à une ligne de branchement possédant la structure d'une ligne de transmission, une puce dans laquelle une porte d'émission/réception sur bus et une résistance élevée sont montées en parallèle est insérée sur une zone de branchement de la ligne de branchement, et la porte d'émission/réception sur bus est ouverte lorsque la première puce à circuit intégré se situe en mode émission et la porte d'émission/réception sur bus est fermée lorsque la première puce à circuit intégré se situe en mode réception, ce qui fait que l'énergie est envoyée sur la résistance élevée. De plus, dans un dispositif électronique selon la présente invention, qui concerne la synchronisation des horloges avec la ligne de transmission, lorsqu'une pluralité de deuxième à n-ième puces à circuit intégré sont branchées et montées sur la ligne de transmission, le circuit d'attaque de la première puce à circuit inté- gré remplit une fonction de commande, et une synchronisa- tion est adoptée, lorsque des signaux constitués de plu- sieurs impulsions se propagent à travers la ligne de transmission, en faisant en sorte que la première puce à circuit intégré mesure les temps d'écho des deuxième à n-ième puces à circuit intégré, qu'un signal d'activa- tion d'horloge retour soit envoyé sur la puce à circuit intégré qui possède le temps d'écho le plus long, que la puce à circuit intégré qui reçoit le signal d'activation d'horloge retour détecte un signal d'horloge direct, que la première puce à circuit intégré génère un signal d'horloge retour sur la base du signal d'horloge retour détecté, et que la puce à circuit intégré qui reçoit le signal d'activation d'horloge retour génère en retour un signal de sélection de données. En résultat, il est pos- sible de synchroniser la ligne de transmission et le si- gnal d'horloge entre la première puce à circuit intégré et les deuxième à n-ième puces à circuit intégré. Dans cette structure, le moment de recevoir des données par la première puce à circuit intégré est déter- miné à l'instant o, dans le cas uniquement o un signal de commande provenant de la première puce à circuit inté- gré est une instruction de lecture, une puce à circuit intégré qui génère un signal d'horloge retour reçoit à nouveau un signal de sélection de données à partir de la ligne de transmission et émet en retour le signal de sé- lection de données sous la forme d'un signal de sélection de données retardé. En particulier, dans le dispositif électronique décrit ci-dessus, la ligne de transmission est une ligne de transmission différentielle qui transmet un signal complémentaire différentiel, le circuit d'attaque est un circuit d'attaque différentiel, et le circuit de récep- tion est un circuit de réception différentiel. Bien que le dispositif soit principalement caractérisé par une li- gne de transmission différentielle, il va sans dire que la présente invention est applicable si le dispositif est remplacé par une ligne de transmission normale. De plus, la première puce à circuit intégré est une puce de con- trôleur montée sur une extrémité initiale de la ligne de II 1- I11 transmission, et la deuxième puce à circuit intégré est une puce d'interface d'entrée/sortie de mémoire. Par conséquent, conformément au dispositif électronique tel que décrit ci-dessus, dans un circuit d'entrée/sortie qui combine un circuit d'attaque avec un système de câblage de bus comportant une ligne de trans- mission et un circuit d'extrémité de terminaison adapté avec la ligne de transmission, l'atténuation de l'énergie du signal pendant la transmission peut être limitée, et l'interférence électromagnétique entre lignes de trans- mission adjacentes peut être limitée en spécifiant comme circuit d'attaque un circuit du type commutateur de cou- rant, ainsi que comme lignes de transmission des fils pa- rallèles de même longueur possédant une impédance carac- téristique de 25 Q ou moins. Par conséquent, il est pos- sible de réaliser la transmission d'un signal à une vi- tesse supérieure dans un système de câblage de bus. En particulier, il est possible d'améliorer la transmission du signal à une vitesse supérieure dans une seule direction entre une puce de contrôleur et une puce d'interface d'entrée/sortie de mémoire ou entre une puce d'interface d'entrée/sortie de mémoire et une puce de contrôleur ou dans les deux directions entre une puce de contrôleur, qui est reliée à une extrémité initiale d'une ligne de transmission différentielle et comporte un cir- cuit d'attaque différentiel, et une puce d'interface d'entrée/sortie de mémoire, qui est branchée et montée sur la ligne de transmission différentielle, et comporte un récepteur différentiel et un circuit d'attaque diffé- rentiel. Il est par conséquent possible de fournir un dispositif électronique capable de réaliser une ligne de transmission haute-vitesse dans un système de câblage de bus. On va maintenant décrire la présente invention avec plus de détails en se reportant à la description qui i I 1:1i11 va suivre faite en référence aux dessins annexés sur les- * quels: - les figures l(a) et l (b) sont des schémas de principe représentant un exemple de circuit d'attaque du type commutateur de courant dans lequel une ligne de transmission est bouclée, dans un dispositif électronique selon un mode de réalisation de la présente invention, la figure l(a) représentant un cas dans lequel le circuit est structuré par un circuit CMOS et la figure l(b) re- présentant un cas dans lequel le circuit est structuré par un circuit bipolaire, - les figures 2(a) et 2(b) sont des vues sché- matiques, prises en coupe transversale, destinées à ex- pliquer l'épaisseur d'une couche isolante entre des fils appariés d'une ligne de transmission et un exemple d'éta- lement d'un champ électromagnétique, dans un dispositif électronique selon un mode de réalisation de la présente invention, la figure 2(a) représentant un cas dans lequel les fils appariés sont fortement séparés l'un de l'autre et la figure 2(b) représentant un cas dans lequel les fils sont voisins, - les figures 3(a) et 3(b) sont des vues con- ceptuelles schématiques représentant un exemple de struc- ture de bus unitaire, dans un dispositif électronique se- lon un mode de réalisation de la présente invention, la figure 3(a) représentant une structure de bus basique et la figure 3(b) représentant une structure de branchement qui requiert des fils de branchement, - la figure 4 est une vue en perspective sché- matique représentant un exemple de structure de branche- ment d'un récepteur différentiel, dans un dispositif électronique selon un mode de réalisation de la présente invention, - la figure 5 est une vue schématique du dessus représentant un exemple de structure de bus basique cor- -I Iil respondant à la figure 3(a), dans un dispositif électro- nique selon un mode de réalisation de la présente inven- tion, - la figure 6 est une vue schématique du dessus représentant un exemple de structure de branchement qui requiert une ligne de branchement correspondant à la fi- gure 3(a), dans un dispositif électronique selon un mode de réalisation de la présente invention, - la figure 7 est une vue schématique, prise en coupe transversale, représentant un exemple de structure de couches de fils comportant quatre couches, dans un dispositif électronique selon un mode de réalisation de la présente invention, - la figure 8 est une vue schématique d'implan- tation représentant un exemple de structure de sortie d'une puce à circuit intégré d'un circuit d'attaque dif- férentiel et une implantation d'un condensateur de déri- vation, dans un dispositif électronique selon un mode de réalisation de la présente invention, - les figures 9(a) et 9(b) sont une vue concep- tuelle schématique et un schéma de principe équivalent représentant un exemple de structure de bus unidirection- nel pour transmettre un signal depuis une ligne de bran- chement vers le récepteur différentiel d'un contrôleur, dans un dispositif électronique selon un mode de réalisa- tion de la présente invention, la figure 9(a) étant une vue conceptuelleschématique sur laquelle un signal est envoyé dans une direction depuis une ligne de branchement 9, et la figure 9(b) étant un schéma de principe équiva- lent sur laquelle un circuit d'attaque différentiel est activé, - les figures 10(a) et 10(b) sont une vue con- ceptuelle schématique et un schéma de principe équivalent représentant un exemple de structure de branchement de connexion basée sur un émetteur/récepteur de bus lors- [ I '1 Iil qu'une ligne de branchement requiert une certaine lon- gueur, dans un dispositif électronique selon un mode de réalisation de la présente invention, la figure 10(a) étant une vue conceptuelle schématique représentant la structure de connexion d'une puce d'émetteur/récepteur de bus et la figure 10(b) étant un schéma de principe équi- valent, - la figure 11 est un schéma de principe repré- sentant un exemple de ligne de transmission réciproque et un circuit d'entrée/sortie associé, dans un dispositif électronique selon un mode de réalisation de la présente invention, - la figure 12 est une vue structurelle schéma- tique illustrant un exemple de profil de tension, sur une ligne de transmission, observé à un certain instant, dans un dispositif électronique selon un mode de réalisation de la présente invention, - la figure 13 est une vue structurelle schéma- tique illustrant la transmission d'un signal entre une puce de contrôleur et une puce de branchement et un exem- ple de système de commande, dans un dispositif électroni- que selon un mode de réalisation de la présente inven- tion, - la figure 14 est une vue structurelle schéma- tique illustrant la transmission d'un signal entre une puce de branchement et une puce de contrôleur et un exem- ple de système de commande, dans un dispositif électroni- que selon un mode de réalisation de la présente inven- tion, - la figure 15 est un chronogramme représentant un exemple dans lequel des données sont transférées vers une puce de branchement, dans un dispositif électronique selon un mode de réalisation de la présente invention, - la figure 16 est un chronogramme représentant un exemple de transfert de données retour, dans un dispo- I1:1il sitif électronique selon un mode de réalisation de la présente invention, - la figure 17 est un schéma de principe repré- sentant une partie principale d'un circuit d'en- trée/sortie comportant un circuit d'attaque et un récep- teur dans un dispositif électronique constituant un pré- requis pour la présente invention, - la figure 18 est un schéma de principe équi- valent représentant l'état observé à partir du début de la transition d'un signal jusqu'à la fin de sa transmis- sion vers une extrémité de terminaison de bus, dans un dispositif électronique constituant un prérequis pour la présente invention, - la figure 19 est un schéma de principe équi- valent représentant l'état observé après qu'un signal a atteint une résistance d'extrémité de terminaison, dans un dispositif électronique constituant un prérequis pour la présente invention. On va maintenant expliquer en détail des modes de réalisation de la présente invention sur la base des figures 1 à 16. Sur toutes les figures expliquant la pré- sente invention, des éléments identiques sont indiqués par des références identiques et ces éléments ne seront décrits qu'une seule fois. On va tout d'abord expliquer schématiquement un dispositif électronique constituant un mode de réalisa- tion de la présente invention en se reportant à la figure 1. La figure 1 est un schéma de principe représentant un exemple de circuit d'attaque du type commutateur de cou- rant avec une ligne de transmission bouclée, constituant une partie principale d'un circuit d'entrée/sortie du dispositif électronique selon le présent mode de réalisa- tion. La figure l(a) représente un cas dans lequel le circuit est structuré par un circuit CMOS et la figure ! II lI l(b) représente un cas dans lequel le circuit est struc- turé par un circuit bipolaire. Comme représenté sur la figure 1, dans le pré- sent mode de réalisation, un circuit d'entrée/sortie est structuré en combinant un circuit d'attaque différentiel 3 du type commutateur de courant avec un système de câ- blage de bus constitué d'une ligne de transmission 1 ser- vant à transmettre un signal numérique complémentaire différentiel et d'une résistance d'extrémité de terminai- son 2, comme circuit de terminaison, adaptée avec la li- gne. Une puce à circuit intégré incluant le circuit d'at- taque différentiel 3 et analogue est montée sur une carte de connexion incluant la ligne de transmission 1, la ré- sistance de terminaison 2 et analogue, en structurant ainsi un dispositif électronique. Dans cette structure, si la ligne de transmission 1 et la résistance d'extrémi- té de terminaison 2 sont adaptées l'une avec l'autre, la charge du circuit d'attaque différentiel 3 peut être con- sidérée comme étant un circuit dans lequel une résistance à courantcontinu égale à la résistance d'extrémité de terminaison 2 est insérée. Sur la figure 1, celle-ci est remplacée par un circuit d'attaque différentiel du type commutateur de courant. Comme représenté sur la figure l(a), un circuit d'attaque différentiel 3a, basé sur une structure de cir- cuit CMOS, comporte un transistor pMOS Q1, un transistor nMOS Q2, un transistor nMOS Q3, un transistor pMOS Q4, une résistance R1 insérée entre eux et une tension d'ali- mentation Vdd, et une résistance R2 insérée entre eux et une tension de masse. Un signal numérique constituant une entrée est appliqué en entrée sur les grilles des tran- sistors Q1 à Q4. Des signaux numériques complémentaires sont, respectivement, prélevés à partir de noeuds de con- nexion situés entre le transistor pMOS Q1 et le transis- tor nMOS Q2 et entre le transistor nMOS Q3 et le transis- I 1 il tor pMOS Q4, et sont envoyés sur la ligne de transmission i constituée de fils de transmission de signaux différen- tiels appariés reliés à la résistance d'extrémité de ter- minaison 2. Comme représenté sur la figure l(b), un circuit d'attaque différentiel 3b, basé sur une structure de cir- cuit bipolaire, comporte un transistor npn Q5, un tran- sistor pnp Q6, un transistor pnp Q7, un transistor npn Q8, une résistance R3 insérée entre eux et une tension d'alimentation Vdd, et une résistance R4 insérée entre eux et une tension de masse. Un signal numérique consti- tuant une entrée est appliqué en entrée sur les bases des transistors Q5 à Q8. Des signaux numériques complémentai- res sont, respectivement, prélevés à partir des noeuds de connexion situés entre le transistor npn Q5 et le tran- sistor pnp Q6 et entre le transistor pnp Q7 et le tran- sistor npn Q8, et sont envoyés sur une ligne de transmis- sion 1 constituée de fils de transmission de signaux dif- férentiels appariés reliés à une résistance d'extrémité de terminaison 2. On va maintenant principalement expliquer la structure du circuit CMOS représenté sur la figure l(a), bien que celle-ci soit la méme avec le circuit bipolaire représenté sur la figure l(b). Lorsqu'un signal numérique constituant une entrée passe d'un niveau haut à un niveau bas, le transistor nMOS Q2 et le transistor nMOS Q3 sont commutés en mode passant. Ensuite, des charges électri- ques circulent entre la tension d'alimentation Vdd et un fil de transmission de signaux supérieur constituant une ligne de transmission 1, tandis que des charges sont sou- tirées à partir de l'autre fil de transmission de signaux inférieur vers la tension de masse. Par conséquent, un courant circule entre eux à travers l'impédance caracté- ristique de la ligne de transmission ou à travers la ré- sistance d'extrémité de terminaison 2. Lorsque le signal II II l numérique appliqué en entrée passe d'un niveau bas à un niveau haut, le courant circule en sens inverse. Si la tension de masse est observée à partir du côté o se trouve la tension d'alimentation Vdd, il s'avère qu'un courant constant circule en permanence et qu'une forme de commutateur de courant est structuree. Du fait qu'un courant circule ainsi constamment comme dans un circuit logique à couplage par les émet- teurs (ECL), les résistances R1 et R2 doivent posséder des valeurs résistives appropriées, et un récepteur capa- ble de détecter un courant aussi petit que possible doit être intégré, c'est-à-dire que le récepteur peut détecter le transfert d'une très petite quantité de charge. La structure du dispositif détermine lequel est le plus avantageux parmi un circuit CMOS ou bipolaire. Il est ce- pendant difficile de réduire la variance de la tension de seuil d'un circuit CMOS. De plus, un circuit bipolaire tel qu'un circuit ECL réellement implémenté est bien plus avantageux pour éviter le problème de claquage électro- statique du film d'oxyde très mince des grilles. Par ailleurs, un circuit d'interface bipolaire est préférable si l'on veut rendre plus robuste le circuit qui tend à provoquer facilement un claquage électrostatique du fait qu'une diode de fixation de niveau d'un récepteur que l'on décrira ultérieurement est éliminée et que la capa- cité de sa couche de déplétion est éliminée. Bien enten- du, les circuits internes sont des circuits CMOS ou ana- logue, lesquels sont avantageux en termes d'intégration. Comme décrit ci-dessus, s'agissant d'un premier sujet, le présent mode de réalisation est caractérisé par un circuit d'entrée/sortie intégré qui combine un circuit d'attaque différentiel 3 du type commutateur de courant avec un système de câblage de bus constitué d'une ligne de transmission 1 et d'une résistance d'extrémité de ter- minaison 2 adaptée avec la ligne. Du fait que ce circuit i I' II li d'attaque différentiel 3 est un circuit du type commuta- teur de courant, un courant constant circule en perma- nence à travers le système d'alimentation/masse et, par conséquent, aucun condensateur de dérivation n'est néces- saire, ce qui est avantageux. Cependant, il existe des cas dans lesquels le courant est amené dans un état de transition du fait de la présence d'un retard sur la li- gne de transmission 1 et dans lesquels un circuit dans lequel un courant constant n'est pas obtenu est utilisé lorsqu'un récepteur est attaqué. Par conséquent, il con- vient d'insérer un condensateur de dérivation dans le système du circuit d'entrée/sortie. On va maintenant expliquer un circuit de trans- mission différentiel en relation avec une structure de câblage de bus basée sur la ligne de transmission 1 en se reportant à la figure 2. Les figures 2(a) et 2(b) sont des vues schématiques, prises en coupe transversale, des- tinées à expliquer l'épaisseur d'une couche isolante si- tuée entre les fils appariés de la ligne de transmission et à expliquer un exemple d'étalement du champ électroma- gnétique associé. La figure 2(a) représente un cas dans lequel les fils appariés sont fortement séparés et la fi- gure 2(b) représente un cas dans lequel les fils sont voisins. Par exemple, dans le cas o des fils de trans- mission de signaux différentiels appariés sont tirés à partir d'une puce de processeur, d'une puce de contrôleur d'entrée/sortie de mémoire et d'une puce de mémoire, plu- sieurs dizaines de fils à plusieurs centaines de fils doivent être câblés approximativement en parallèle. Natu- rellement, l'implantation est conçue de manière à ce que la distance entre les lignes adjacentes soit petite, ce qui fait que la diaphonie entre les lignes de transmis- sion de signaux devient importante. Si la couverture du champ électromagnétique sur la zone de transmission de i I I II signaux constituée des fils de transmission de signaux appariés différentiels est réduite, la diaphonie devient petite. Pour obtenir ceci, la distance verticale entre fils supérieurs et inférieurs opposés des fils appariés est établie à une valeur relativement inférieure à celle de l'espace existant entre lignes de transmission de si- gnaux adjacentes, c'est-à-dire que l'épaisseur de la cou- che isolante entre fils supérieur et inférieur de chaque paire de fils de transmission de signaux est établie à une petite valeur. Bien qu'il soit possible de proposer d'établir la largeur du fil de transmission de signaux à une valeur inférieure à celle de l'espace, une augmenta- tion de la résistance courant-continu due à un effet de peau intervient d'une manière indésirable. C'est-à-dire que, dans le cas o l'épaisseur de la couche isolante 5 située entre les fils appariés 4 est importante, comme représenté sur la figure 2(a), l'effet de bord est important, ce qui fait que l'étalement 6 du champ électromagnétique est important et une qu'interfé- rence avec le champ électromagnétique intervient. Cepen- dant, comme représenté sur la figure 2(b), si le film isolant intercouche situé entre les fils appariés 4 est défini de manière à être mince, tout en maintenant in- changée la largeur de fil de chacun des fils appariés 4, le champ électromagnétique se concentre entre les fils appariés 4, ce qui fait que l'interférence électromagné- tique est pratiquement complètement éliminée et que l'im- pédance caractéristique des fils appariés 4 devient pe- tite. Cependant, les fils appariés 4 dont l'impédance caractéristique est ainsi réduite impliquent la circula- tion d'un courant accru de la quantité équivalant à la résistance. Pour l'éviter, un circuit d'attaque différen- tiel dans lequel une résistance courant-continu possédant une impédance très supérieure est insérée peut être uti- II 1il lisé. Par exemple, en supposant que l'impédance caracté- ristique des fils appariés 4 est de 15 Q dans l'état du circuit représenté sur la figure 18 décrit précédemment, la résistance totale du système de bus courant du circuit d'attaque différentiel 3 peut être établie à 85 Q afin d'obtenir 5 mA (amplitude de 0,5 V). Naturellement, une adaptation avec l'état représenté sur la figure 19 décrit précédemment doit être effectuée, ce qui fait que la ré- sistance d'extrémité de terminaison 2 est de 15 Q. Habituellement, une impédance caractéristique de 50 Q ou 75 Q est communément utilisée et cet ajuste- ment permet d'empêcher toute perte d'intensité. Si une extrémité de terminaison correctement adaptée est prépa- rée, aucune énergie n'est réfléchie et l'onde réfléchie qui retourne vers le circuit d'attaque différentiel est 0. Aussi longtemps que cela est satisfait, l'impédance caractéristique de 25 Q ou moins peut être établie sans problème. En conséquence, pour obtenir une impédance ca- ractéristique faible en utilisant la ligne de transmis- sion 1 pour des signaux différentiels, il est nécessaire de structurer des fils appariés 4 qui soient mutuellement opposés, avec une couche isolante mince insérée entre eux comme représenté sur la figure 2(b). Plus la couche iso- lante 5 est mince, plus l'impédance caractéristique est petite. Par exemple, une expression approchée de l'im- pédance caractéristique Zo est la suivante. [Equation 1] Zo= (h/w) x Xf po*pr/go*gr =377x(h/w)/ gr Dans cette expression, w est la largeur de fil, h est l'épaisseur de la couche isolante, po est la perméabili- té, pr est la perméabilité relative, úo est une constante diélectrique, et gr est une constante diélectrique rela- tive. Ainsi, dans le présent mode de réalisation, en diminuant l'épaisseur de la couche isolante 5 située en- tre les fils appariés 4, les ondes électromagnétiques peuvent encore être réduites, la diaphonie entre lignes adjacentes est limitée, les fils appariés continuent de former une ligne de transmission 1 sous-TEM, et la réso- nance et la réflexion sont éliminées, ce qui fait que le dispositif devient plus avantageux à tout point de vue. Ensuite, en se reportant à la figure 3, on va expliquer une structure pour brancher plusieurs récep- teurs différentiels sur un bus de la ligne de transmis- sion 1. Les figures 3(a) et 3(b) sont des vues concep- tuelles schématiques représentant un exemple d'unité à structure de bus. La figure 3(a) représente une structure de bus basique et la figure 3(b) représente une structure de branchement qui requiert des fils de branchement. Par- mi les fils appariés 4, le fil indiqué par des traits in- terrompus est positionné sous le fil indiqué par un trait plein et dont la phase est opposée. Bien qu'une seule paire de fils 4 soit représentée, un bus destiné à être utilisé dans la pratique est structuré par une structure dans laquelle plusieurs dizaines de paires à plusieurs centaines de paires de fils sont agencées parallèlement. Comme représenté sur la figure 3(a), un grand nombre de récepteurs différentiels 7 doivent être bran- chés sur la ligne de transmission 1. Comme décrit ci-dessus, une condition à laquelle doivent satisfaire les fils appariés 4 en tant que ligne de transmission 1 sous-TEM est que l'impédance du récepteur différentiel 7 soit une composante résistive élevée en courant-continu. Par conséquent, il est nécessaire d'utiliser un type d'équipement dans lequel la longueur des fils branchés * soit très courte, c'est-à-dire d'utiliser un type d'équi- pements intégrés appariés. Dans le récepteur différentiel 7, la capacité de la porte doit être établie à 0,05 pF ou [ Il Iil moins bien qu'une porte CMOS puisse être utilisée. Dans ce cas, il n'est pas préférable d'insérer de diode de fixation de niveau. Par ailleurs, dans un circuit bipo- laire, la capacité d'entrée, incluant une couche de dé- plétion de la base, doit être établie à 0,05 pF ou moins. En tant que procédé pour réduire la capacité de la couche de déplétion, une structure SOI (Silicium Sur Isolant) est utilisée, et une structure permettant d'obtenir ceci est également englobée dans la présente invention. Du fait que l'obtention d'une valeur de 0,05 pF ou moins est difficile, une résistance 8 de 0,4 à 1 kQ ou analogue est insérée au niveau d'une partie d'extrémi- té du récepteur différentiel 7 dans le présent mode de réalisation, comme représenté sur la figure 3(a). Par conséquent, bien que le récepteur différentiel 7 ait une capacité relativement importante, le courant introduit est faible, ce qui fait que les influences sur les fils appariés 4 sont pratiquement complètement éliminées. A cet égard, si une centaine de récepteurs différentiels 7 sont branchés, la forme d'onde de tension est atténuée dans des proportions de 100/1 à 4 kQ = 10 à 25 % et n'implique aucun problème concernant la transmission des signaux puisque la forme d'onde n'est pas déformée. De plus, la capacité du récepteur différentiel 7 doit être établie entre 1 et 2,5 pF ou moins afin de garantir une constante de temps de montée et de descente de 1 ns, du fait que la réponse doit être rapide au ni- veau d'un faible courant. La tension v qui varie à cet instant est la suivante. [Equation 2] v=--Voxexp(-t/R*C) Dans cette équation, v(ts) = 0,63 Vo o R est la résis- tance, C est la capacité de charge, t est le temps écou- lé, et la constante de temps ts est égale à RC. Vo est l'amplitude maximale du signal appliqué en entrée sur le L | 1 1i l circuit de branchement. Cependant, il est possible d'adopter un récepteur différentiel 7 plus grand de un chiffre. Dans ce cas, la capacité de 0,2 à 0,5 pF doit être réalisée à la montée de la constante de temps de 0,2 ps. Ces valeurs se situent dans une plage possible s'agissant de la capacité du récepteur d'une puce à cir- cuit intégré en l'absence de fil de boîtier. Si une certaine longueur est nécessaire pour la ligne de branchement 9 destinée au récepteur différentiel 7, une réactance parasite peut être éliminée et une transmission réalisée, en donnant à la ligne de branche- ment la structure d'une ligne de transmission sous-TEM, comme représenté sur la figure 3(b). Si la capacité est réduite à partir du système de câblage de la ligne de branchement 9, des effets considérables en découlent et on obtient ceci comme avantage que seule la capacité de grille ou la capacité de base d'un circuit d'entrée existe. L'impédance caractéristique peut être une impé- dance caractéristique élevée située dans une plage dans laquelle aucune interférence n'est provoquée avec les branches adjacentes. Dans tous les cas, une réflexion to- tale intervient au niveau de la partie d'extrémité du ré- cepteur différentiel 7 et la relation v(ts) = 2Vo est sa- tisfaite, ce qui fait que le temps de transition de 0,5 ns est réduit à 0,25 ns. Ainsi, une réduction par 2 est obtenue. Bien qu'une réflexion multiple intervienne dans ce cas sur la ligne de la ligne de branchement 9, la fréquence de résonance la plus basse n'est pas inférieure à 4,7 GHz (= 1,5 m/s (vitesse optique) / 0,04 m x 8, 1/8 o 1/4 de la longueur d'onde est ajoutée aux fils réci- proques) sans problème si la longueur de la ligne ne dé- passe pas 4 mm. Ici, un deuxième point, expliqué ci-dessus, va maintenant être résumé. Le deuxième point est caractérisé par une structure de bus dans laquelle des lignes ayant f I:1 1 l chacune une impédance caractéristique de 25 Q ou moins et ayant une même longueur sont câblées en parallèle et sont terminées au niveau de la résistance d'extrémité de terminaison 2 de 25 Q ou moins, dans une structure cons- tituée de fils opposés appariés 4, comme dans la struc- ture représentée en coupe transversale sur la figure 2 structurée par la ligne de transmission 1. En outre, le circuit d'attaque différentiel 3 est une résistance en mode PASSANT qui équivaut à l'impédance caractéristique de la ligne de transmission 1, ou qui lui est supérieure, et qui est, d'une manière préférée trois fois supérieure, ou plus, à l'impédance caractéristique. C'est-à-dire qu'une résistance pure est reliée en série au circuit d'attaque différentiel 3 de manière à former une résis- tance appropriée en mode PASSANT. De plus, le récepteur différentiel 7 relié au bus de la ligne de transmission 1 est caractérisé par une impédance élevée et doit satis- faire à la condition qui veut que la résistance pure soit de i kQ ou plus. En outre, la structure est caractérisée en ce qu'une résistance 8 de 0,4 à 1 kQ est reliée en série aux deux fils appariés 10 au niveau de la zone de branchement lorsqu'un récepteur différentiel 7 d'impé- dance élevée est monté au niveau d'une position arbi- traire sur le bus via une ligne de branchement 9 de 4 mm ou moins, possédant la structure d'une ligne de transmis- sion. Cette structure type sera telle que représentée sur la figure 1, et les lignes se constituant chacune de cette structure type, comme unité de base sont câblées parallèlement, avec une même longueur, dans la structure de bus (figure 2 précédemment décrite). De plus, la structure de branchement du récepteur différentiel 7 est telle que représentée sur la figure 3. Ensuite, un exemple spécifique de récepteur différentiel 7 va être expliqué en référence aux figures 4 à 6. La figure 4 est une vue en perspective schématique [ I,1II li représentant un exemple de structure de branchement du récepteur différentiel 7. La figure 5 est une vue schéma- tique du dessus représentant un exemple de structure ba- sique de bus correspondant à la figure 3(a) expliquée précédemment. La figure 6 est une vue schématique du des- sus représentant un exemple de structure de branchement qui nécessite des fils de branchement 9 correspondant à ceux de la figure 3(b). Comme représenté sur la figure 4, les fils ap- pariés opposés 4 de la ligne de transmission 1 comportent un fil de transmission de signaux 11 supérieur situé du côté o les puces à circuit intégré du récepteur diffé- rentiel 7 sont montées, ceux-ci enserrant la couche iso- lante 5 entre eux; et un fil de transmission de signaux 12 inférieur situé du côté opposé. Le fil de transmission de signaux 11 supérieur comporte une électrode de bran- chement 13 branchée sur celui-ci, et le fil de transmis- sion de signaux 12 inférieur comporte une électrode de branchement 15 située au niveau d'une partie supérieure reliée via un trou traversant formé dans la couche iso- lante 5. La structure est conçue de manière à ce que la puce à circuit intégré du récepteur différentiel 7 soit montée sur les électrodes de branchement 13 et 15. Pour monter la puce à circuit intégré de ce ré- cepteur différentiel 7, deux cas sont possibles. Dans un premier cas, comme représenté sur la figure 5, des par- ties de contact du type bosses 17 de la puce à circuit intégré 16 sont directement montées sur les électrodes de branchement 13 et 15, et électriquement reliées à cel- les-ci, reliées aux fils de transmission de signaux 11 et 12 supérieur et inférieur des fils appariés opposés 4. Dans l'autre cas, comme représenté sur la figure 6, des puces haute-résistance 16 sont respectivement montées en- tre les électrodes de branchement 13 et 15 et les fils appariés 10 des fils de branchement 9, les électrodes de iI I li branchement 13 et 15 étant reliées aux fils de transmis- sion de signaux 11 et 12 supérieur et inférieur des fils appariés opposés 4, ce qui fait que les fils appariés 4 sont électriquement reliés au récepteur différentiel 7 de la puce à circuit intégré 16. Lorsque l'on monte les pu- ces haute-résistance 18, tel que représenté sur la figure 6, le fil relié au fil de transmission de signaux infé- rieur des fils appariés 10 est tiré à travers un trou traversant depuis le côté supérieur. Ensuite, la structure des couches de câblage situées entre la ligne de transmission 1 et les fils de branchement 9 va être expliquée en référence à la figure 7. La figure 7 est une vue schématique, prise en coupe transversale, représentant un exemple de structure de couches de câblage comportant quatre couches, dans un dispositif électronique selon un mode de réalisation de la présente invention. Dans la structure de couches de câblage située entre les fils appariés 4 de la ligne de transmission 1 et les fils appariés 10 des fils debranchement 9, un branchement est obtenu naturellement par une structure multicouche dans laquelle sont présents plusieurs dizai- nes à plusieurs centaines de fils appariés opposés 4. Comme représenté sur la figure 7, la structure multicou- che peut être structurée de manière à ce que la couche la plus supérieure (première couche) et la couche située au- dessous (deuxième couche) soient des couches de câblage de la ligne de branchement 9 et les troisième et qua- trième couches soient des couches de câblage de bus de la ligne de transmission 1. Dans cette structure à quatre couches, l'épaisseur tl de la couche isolante 5 située entre fils appariés opposés 4 du bus est de l'ordre de 1 à 5 pm, et il en va de même dans le cas de l'épaisseur t2 de la couche isolante située entre les fils appariés op- posés 10 de la ligne de branchement 9. De plus, du fait I i l l il que les bus de la ligne de transmission 1 et de la ligne de branchement 9 se croisent perpendiculairement, l'épaisseur t3 de la couche isolante 20 insérée entre ceux-ci peut être de l'ordre de 2 à 20 fois supérieure afin de réduire la diaphonie entre les lignes. Cependant, si la longueur du trou traversant est augmentée, celui-ci constitue un câblage non-adapté qui induit un perturba- tion électromagnétique. Il est donc préférable que l'épaisseur t3 soit établie à une valeur plusieurs fois supérieure. Bien que la figure 7 ne montre aucun fil sous le matériau de substrat 21, un fil retour peut être insé- ré entre le côté supérieur et le côté inférieur. Ensuite, la partie à pourvoir de sorties à par- tir de la puce à circuit intégré du circuit d'attaque différentiel 3 va être expliquée en référence à la figure 8. La figure 8 est une vue d'implantation schématique re- présentant un exemple de structure de sortie de la puce à circuit intégré du circuit d'attaque différentiel 3 et une implantation d'un condensateur de dérivation. Comme représenté sur la figure 8, la puce à circuit intégré 22 du circuit d'attaque différentiel 3 comporte un circuit périphérique 23 incluant un circuit d'entrée/sortie tel qu'un circuit d'attaque différentiel 3 et analogue, et un circuit interne 24 relié au circuit périphérique 23. Au niveau d'une partie d'extrémité exté- rieure du circuit périphérique 23, des plages de con- nexion 25 sont prévues de manière à établir une connexion avec l'extérieur de la puce à circuit intégré 22. Cette puce à circuit intégré 22 est montée sur la surface prin- cipale d'une carte de connexion 26 dans laquelle des li- gnes de transmission 1 sont formées, et les lignes de transmission 1 sont électriquement reliées aux plages de connexion 25 par l'intermédiaire de fils de connexion 27 sur la base d'une connexion par fils. I i I I li Dans la structure de sortie de cette puce à circuit intégré 22, les fils appariés opposés de la ligne de transmission 1 sont formés immédiatement après les fils de connexion 27 sur la base d'une connexion par fils sur les plages de connexion 25 à connecter de manière à avoir la même largeur, ce qui fait que l'impédance carac- téristique est maintenue constante. De plus, un condensa- teur de dérivation 28 est inséré à proximité du circuit d'attaque différentiel 3, et une ligne d'alimenta- tion/masse 29 basée sur un conducteur d'alimentation com- mun (côté supérieur) et un conducteur de masse commun (côté inférieur) destinés à délivrer une tension d'ali- mentation et une tension de masse afin d'attaquer le cir- cuit d'attaque différentiel 3 est également insérée. Cette structure de sortie s'étend naturellement dans la direction de la flèche ("-*" vers la droite) sur la fi- gure 8, et la ligne de transmission 1, comportant un con- ducteur de signaux et un conducteur de signaux inversés appariés, est reliée à la résistance d'extrémité de ter- minaison 2. De plus, du fait que ce circuit d'attaque dif- férentiel 3 provoque un changement du signal qui est du type imagemiroir, un transfert de charges du type image-miroir intervient sur la ligne d'alimentation/masse 29. Par conséquent, une perturbation électromagnétique peut être évitée en structurant la ligne d'alimenta- tion/masse 29 par des fils appariés. C'est-à-dire que des fils qui n'induisent aucune réactance sont formés, et l'inductance de fil 30, telle que représentée sur la fi- gure 8, peut être éliminée. Dans cette structure, une marge spatiale est formée après la sortie et, par consé- quent, un condensateur de dérivation 31 est inséré au ni- veau de la partie o est formée la marge spatiale. De plus, à titre d'exemple préféré, le récepteur différen- tiel 7 qui est monté et branché sur la ligne de transmis- iI1] IIi sion 1 doit être un circuit qui implémente un transfert de charges du type image-miroir et peut être obtenu via une ligne d'alimentation/masse sur la base de conducteurs appariés. Dans cette structure de sortie, l'impédance ca- ractéristique des fils appariés des fils de transmission de signaux est de 15 Q. Cependant, du fait que la résis- tance courant-continu du circuit d'attaque différentiel 3 est grande, la valeur de 15 Q est suffisante en tant qu'impédance caractéristique de la ligne d'alimenta- tion/masse 29 des conducteurs appariés. D'une manière en- core préférée, l'impédance caractéristique doit être en- core réduite et, par conséquent, la largeur de fil doit être deux fois (7,5 Q), quatre fois (3,25 Q), six fois (2,5 Q) supérieure, ou plus, à celle des fils de trans- mission de signaux (o Vdd est égale à 3,3 V et une capa- cité en courant de 100 mA est constamment obtenue sous une chute de tension de 7,5 %). Lorsque le fil de trans- mission de signaux possède une largeur de 10 pm, 20, 40, 60,... pmn peuvent être obtenus aisément. En résultat, une ligne d'alimentation/masse 29 constituée de conduc- teurs appariés peut couvrir 8 à 16 paires de fils de transmission de signaux. De plus, 32 à 64 paires peuvent être formées en adoptant un condensateur de dérivation. A cet instant, la ligne d'alimentation/masse située dans la puce à circuit intégré 22 est longue et, par conséquent, la structure de fils appariés doit être adoptée d'une ma- nière préférée afin d'obtenir une même impédance. En ré- sultat, il est possible d'alimenter le circuit interne en énergie. Ici, le troisième point va être résumé de la manière suivante. Le troisième point est caractérisé en ce que les fils destinés à délivrer la tension d'alimen- tation et la tension de masse sont structurés sous la forme d'une ligne de transmission en utilisant une ligne I 1I' Il de source de tension/masse 29 constituée de conducteurs appariés et en ce que ce troisième point est combiné avec les premier et deuxième points. De plus, l'impédance ca- ractéristique de la ligne de transmission de la ligne d'alimentation/masse 29 constituée de conducteurs appa- riés est inférieure ou égale à l'impédance caractéristi- que des fils de transmission de signaux. On va maintenant expliquer d'une manière spéci- fique la structure du récepteur différentiel 7 branché sur la ligne de transmission 1 en se reportant à la fi- gure 9. Les figures 9(a) et 9(b) sont des vues qui repré- sentent un exemple de la structure d'un bus unidirection- nel qui transmet un signal vers un récepteur différentiel d'un contrôleur depuis une ligne de branchement 9. La fi- gure 9(a) est une vue conceptuelle schématique sur laquelle un signal est envoyé dans une direction depuis une ligne de branchement 9, et la figure 9(b) est un schéma de principe équivalent sur lequel un circuit d'at- taque différentiel associé est active. Habituellement, un circuit d'attaque différen- tiel 3 relié à une ligne de transmission 1 d'un bus est un contrôleur de mémoire ou un contrôleur de bus d'un dispositif électronique pratique. Néanmoins, le récepteur différentiel 7 est une puce de mémoire ou une puce d'in- terface d'entrée/sortie destinée à une utilisation gra- phique ou analogue. Naturellement, une sortie de données à partir de la puce de mémoire et d'une puce d'interface est nécessaire, et les puces de ce groupe ont des cir- cuits d'attaque différentiels et des signaux de sortie. La structure représentée sur les figures 1 à 8 est un bus unidirectionnel sur lequel les signaux sont toujours transférés depuis le circuit d'attaque différentiel 3 vers le récepteur différentiel 7. Au contraire, lorsque le groupe de puces, telles qu'une puce de mémoire, une puce d'interface et analogue, c'est-à-dire lorsqu'un port t III ill de branchement, devient un circuit d'attaque différen- tiel, la structure de transmission de signaux de ce sys- téme de câblage de bus est complétée si un circuit de li- gne de transmission similaire du type bus unidirectionnel est formé. Par conséquent, comme représenté sur la figure 9, on va examiner une structure dans laquelle un circuit d'attaque différentiel 44 d'une interface d'entrée/sortie de mémoire 43, telle qu'une puce à circuit intégré, est relié à un système de câblage de bus dans le cas o un récepteur différentiel 42 d'une puce de contrôleur 41, telle qu'une puce à circuit intégré, est relié à l'extré- mité initiale d'une ligne de transmission 1, et dans le cas o une résistance d'extrémité de terminaison 2 est reliée à l'extrémité de terminaison associée. La struc- ture sera alors telle qu'indiquée ci-après. La figure 9(a) représente un exemple dans lequel le circuit d'atta- que différentiel 44 situé à l'extrémité gauche, qui est relié à une ligne de branchement 9 de la ligne de trans- mission 1, est activé. Le fil indiqué par des traits in- terrompus parmi les fils appariés 4 est un fil de phase opposée qui est positionné au-dessous du fil indiqué par un trait continu. Par ailleurs, dans cette structure, un circuit d'attaque différentiel 44 du type commutateur de courant, de structure similaire à celle expliquée précédemment en référence aux figures 1 à 8, est relié à la puce d'inter- face d'entrée/sortie de mémoire 43 de la puce de branche- ment. Si délivré en sortie, un signal se propage à tra- vers les fils appariés opposés 4. Une partie de ce signal atteint le récepteur différentiel 42 de la puce de con- trôleur 41, et ce récepteur différentiel 42 détecte la partie en question. Un circuit équivalent associé est re- présenté sur la figure 9(b). Par ailleurs, le circuit d'attaque différentiel 44 de la puce d'interface d'en- I-I1 Ii trée/sortie de mémoire 43 doit être, d'une manière préfé- rée, un système bipolaire dans de nombreux cas, comme dé- crit précédemment, bien que la figure représente un cir- cuit de commutation du courant basé sur une structure de circuit CMOS constituée d'un transistor pMOS Q41, d'un transistor nMOS Q42, d'un transistor nMOS Q43, d'un tran- sistor pMOS Q44, d'une résistance R41 insérée entre eux et une tension d'alimentation Vdd et d'une résistance R42 insérée entre eux et une tension de masse. Dans cette structure, lorsque le signal délivré par le circuit d'attaque différentiel 44 de la puce d'in- terface d'entrée/sortie de mémoire 43 se propage à tra- vers la ligne de transmission 1 du système de câblage de bus, le courant passe dans la direction latérale des fils appariés 4 et, par conséquent, la hauteur de la forme d'onde de l'onde progressive est moitié (1/2) de celle de la forme d'onde de sortie. La forme d'onde de l'onde pro- gressive se propageant vers la droite disparaît complète- ment lorsque l'onde atteint la résistance de terminaison 2 adaptée avec la ligne de transmission 1 et est complè- tement dissipée sous la forme de chaleur. Par ailleurs, la forme d'onde de l'onde pro- gressive se propageant vers la gauche atteint le récep- teur différentiel 42 de la puce de contrôleur 41, et cette onde est totalement réfléchie, du fait que la ré- sistance de charge 45 de ce récepteur différentiel 42 possède une impédance élevée pouvant aller de plusieurs kQ à i MQ environ et peut être comparée à une extrémité ouverte, par comparaison avec les 15 Q de la ligne de transmission 1. Par conséquent, la forme d'onde de ten- sion de l'extrémité de charge du récepteur différentiel 42 crée une forme d'onde qui possède une amplitude à peu près similaire à celle de la forme d'onde émise par le circuit d'attaque différentiel 44. En outre, la forme d'onde ainsi totalement réfléchie se propage vers la I i I1 II1 droite et est dissipée sous la forme de chaleur au niveau de la résistance d'extrémité de terminaison 2. On com- prendra facilement qu'il en va de même si n'importe laquelle des puces de branchement est activée. Bien que seule une paire de fils appariés 4 soit représentée sur la figure 9, il va sans dire qu'un véritable bus possède une structure dans laquelle plusieurs dizaines à plu- sieurs centaines de fils appariés sont agencés parallèle- ment. De plus, lorsque la ligne de branchement 9 re- quiert une certaine longueur comme dans le cas décrit ci-dessus, la ligne de branchement est structurée sous la forme d'une ligne de transmission. Si seules sont assu- rées les synchronisations, la transmission de formes d'onde telles que représentées sur la figure 9(b) peut être garantie quelle que soit la longueur de la ligne de branchement 9. Cependant, du fait de la présence de nom- breuses lignes de branchement 9, il est possible que de l'énergie soit dissipée à chaque fois qu'un signal effec- tif passe par un point de branchement et, en résultat, l'amplitude se voit ainsi diminuer, ce qui fait que la valeur de seuil du récepteur différentiel 42 ne peut être dépassée. Par conséquent, on adopte une structure dans laquelle une puce d'émetteur/récepteur de bus est insérée sur un point de branchement. On va maintenant expliquer le cas de l'inser- tion d'une puce d'émetteur/récepteur de bus sur le point de branchement de la ligne de branchement 9 en référence à la figure 10. Les figures 10(a) et 10(b) sont des vues représentant un exemple de structure de branchement de connexion basée sur un émetteur/récepteur de bus lors- qu'une certaine longueur est nécessaire pour la ligne de branchement 9. La figure 10(a) est une vue conceptuelle schématique représentant la structure de connexion d'une E i I I li puce d'émetteur/récepteur de bus, et la figure 10(b) est un schéma de principe équivalent. Dans la structure de connexion de la puce d'émetteur/récepteur de bus 46 telle que représentée sur la figure 10(a), les deux couches les plus supérieures sont des couches de câblage de la ligne de branchement 9 constituée de fils appariés opposés 10, et les deux cou- ches situées au-dessous (troisième et quatrième couches) * sont des couches de câblage de bus de la ligne de trans- mission 1 comportant des fils appariés opposés 4. De plus, une ligne d'alimentation comportant des conducteurs de la ligne d'alimentation/masse 26 de la puce d'émet- teur/récepteur de bus 46 sont des couches situées encore au-dessous (cinquième et sixième couches) et sont agen- cées à l'oblique le long des points de connexion à partir desquels les fils sont branchés aux lignes de bus paral- lèles. Une puce unique de la puce d'émetteur/récepteur de bus 46 est reliée à la partie terminale de connexion par connexion par bosses. De plus, des fils destinés à déli- vrer un signal de validation de puce sont prévus dans les couches de câblage de la ligne de branchement 9. Afin de fournir de l'énergie électrique à l'amplificateur diffé- rentiel de cette puce unique, une connexion est établie entre les couches de câblage de la ligne d'alimenta- tion/masse 29 et la puce d'émetteur/récepteur de bus 46 via des trous traversants par connexion par bosses, bien que cela ne soit pas représenté sur la figure 1. Le circuit équivalent de cette structure de connexion est tel que représenté sur la figure 10(b). Un commutateur basé sur les transistors nMOS Q45 et Q46 agit par rapport aux deux fils de bus différentiels de la li- gne de transmission 1. Lorsqu'un signal de validation différentiel est activé, le signal provenant de la ligne de branchement 9 se propage vers la ligne de transmission 1 du bus. Bien que cet état ne soit atteint que lorsque iI I I li le circuit d'attaque auquel est reliée la puce d'inter- face d'entrée/sortie de mémoire est activé, le signal de validation est normalement non-actif et les grilles des transistors nMOS Q45 et Q46 de la puce d'émet- teur/récepteur de bus 46 sont fermées. A cet instant, l'impédance prend une valeur comprise entre plusieurs kQ et 1 Ml2 ou environ, et est isolée de la ligne de trans- mission 1 du bus. La connexion à la ligne d'alimenta- tion/masse 29 destinée à attaquer le tampon de signal de validation 47 de la puce d'émetteur/récepteur de bus 46 est également omise, mais peut être facilement imaginée. Dans cette structure de connexion, la ligne de branchement 9 est une ligne de transmission, et dans la ligne de transmission 1 du fil de bus, vue à partir de ce fil, l'impédance apparaît égale à la moitié de l'impé- dance caractéristique du fil de bus du fait que de l'énergie passe des deux côtés. Par conséquent, pour évi- ter une réflexion au niveau de la partie de connexion du fil de bus, la ligne de branchement 9 doit avoir, d'une manière préférée, une impédance caractéristique égale à la moitié (1/2) de celle du fil de bus. Cependant, si le fil est court, les influences dues au bruit de réflexion sont atténuées pendant une période de transition du si- gnal et n'entraînent aucun problème significatif. En con- séquence, des conditions d'adaptation ne sont pas tou- jours nécessaires. Par conséquent, une condition préféra- ble sera qu'elle soit égale ou inférieure à l'impédance caractéristique de la ligne de transmission 1 du fil de bus. Du fait que la puce d'émetteur/récepteur de bus 46 peut être formée par un transistor, une opération haute-vitesse est rendue possible et il est possible de suivre un signal haute-vitesse. Comme évident d'après l'explication qui pré- cède, le quatrième point du présent mode de réalisation définit la configuration et la structure du circuit lors- ! I II11 II qu'un signal est émis à partir d'une puce d'interface d'entrée/sortie de mémoire 43 d'une puce de branchement reliée à une ligne de transmission 1 constituée de fils de bus différentiels vers une puce de contrôleur 41 re- liée à une extrémité initiale des fils de bus différen- tiels. C'est-àdire que le circuit d'attaque différentiel 44 de la puce de branchement est un circuit de commuta- tion du courant et possède les mêmes caractéristiques que le circuit d'attaque différentiel de la puce de contrô- leur 41. Bien que l'amplitude de ce circuit d'attaque différentiel 44 soit la même que celle de la puce de con- trôleur 41, la transmission d'un signal depuis la ligne de branchement 9 vers la ligne de transmission i est fon- damentalement implémentée sous la forme d'un branchement en T et, par conséquent, le signal se propage des deux côtés, en étant divisé par 2 lorsque le signal se propage sur le fil de bus. Cependant, au niveau de la partie d'extrémité du récepteur différentiel 42, l'énergie du signal est totalement réfléchie et l'amplitude initiale est restaurée, ce qui fait que le récepteur différentiel 42 fonctionne normalement. De plus, pour éliminer l'éner- gie du signal qui se propage du côté de l'extrémité de terminaison, une résistance de terminaison basée sur une résistance courant-continu adaptée avec cette impédance caractéristique est reliée en série à l'extrémité de ter- minaison des fils de bus différentiels. En outre, du fait que les fils de bus différen- tiels ont une impédance caractéristique de 25 Q ou moins, le circuit d'attaque différentiel 44 du circuit de commutation du courant est caractérisé en ce qu'une ré- sistance courant-continu appropriée est insérée du côté de la source d'alimentation et du côté de la masse, afin d'économiser du courant. De plus, lorsqu'une puce de branchement est directement présente sur les fils de bus différentiels, celle-ci est caractérisée en ce que le 1 I -I'I l circuit de la puce d'émetteur/récepteur de bus 46 est in- tégré dans la puce de branchement. Par ailleurs, lors- qu'une puce de branchement n'est pas montée sur les fils de bus différentiels et que la ligne de branchement 9 doit avoir une certaine longueur, il est prévu une struc- ture dans laquelle une puce d'émetteur/récepteur de bus 46 est insérée au niveau de l'extrémité de branchement. Le fil de branchement 9 est caractérisé en ce qu'il pos- sède une impédance qui est inférieure à celle du bus ou qui est, d'une manière préférée, égale à sa moitié. Ainsi, du fait que seules sont ouvertes les portes d'une ligne de branchement active 9, une structure dans laquelle une puce d'émetteur/récepteur de bus 46 est montée sur une plage voisine d'un trou traversant de la ligne de branchement 9 sur la ligne principale est ajou- tée, ce qui fait que la longueur de ligne de la ligne de branchement 9 peut être librement ajustée si les synchro- nisations sont ajustées. De plus, de la même manière que pour la puce d'émetteur/récepteur de bus 46, une petite puce, pour chaque ligne de transmission, peut être reliée par une connexion par bosses et, par ailleurs, il est possible d'adopter une structure de puces amalgamée (ou une puce allongée) dans laquelle une pluralité de bus sont respectivement reliés via leurs portes. Dans ce cas, les bus sont agencés à l'oblique de manière à suivre la face supérieure de la ligne d'alimentation sur la figure (a). Dans ce qui précède, le point illustré sur les figures 1 à 8 définit le procédé de transmission d'un si- gnal depuis une puce de contrôleur 41 vers une puce de branchement telle qu'une puce d'interface d'entrée/sortie de mémoire ou analogue, et le point illustré sur les fi- gures 9 et 10 définit le procédé de transmission d'un si- gnal depuis la puce de branchement vers la puce de con- trôleur 41. C'est-à-dire que chacun des points concerne i I -I Iil un bus de transmission unidirectionnel. On va maintenant proposer une structure qui définit une transmission qui combine les deux procédés. On va maintenant expliquer, en référence à la figure 11, une structure de bus de transmission récipro- que de signaux qui combine des structures de bus de transmission de signaux unidirectionnelles. La figure 11 est un schéma de principe représentant un exemple de li- gne de transmission réciproque et un circuit d'en- trée/sortie associe. Sur la figure 11, une puce de contrôleur 51 et une puce d'interface d'entrée/sortie de mémoire 52 sont reliées l'une à l'autre via une ligne de transmission 1 sur la base de fils appariés différentiels, une puce d'émetteur/récepteur de bus 53 étant insérée entre eux. A cet effet, les circuits destinés à séparer, respective- ment, les circuits d'attaque différentiels 54 et 56 de la puce de contrôleur 51 et de la puce d'interface d'en- trée/sortie de mémoire 52 des récepteurs différentiels 55 et 57 sont omis du fait que ces circuits sont compliqués. Des portes à transistors utilisées d'une manière classi- que peuvent être insérees. Dans la puce de contrôleur 51, le circuit d'at- taque différentiel 54 est structuré par un circuit de commutation du courant basé sur une structure de circuit CMOS qui comporte un transistor pMOS Q51, un transistor nMOS Q52, un transistor nMOS Q53, un transistor pMOS Q54, une résistance R51 insérée entre eux et une tension d'alimentation Vdd, et une résistance R52 insérée entre eux et une tension de masse, comme décrit précédemment. Le récepteur différentiel 55 est structuré par un ampli- ficateur de détection différentiel, et un transistor pMOS Q55 est relié à l'extrémité d'entrée de l'amplificateur de détection différentiel via une résistance de terminai- son 58. Dans la puce d'interface d'entrée/sortie de mé- moire 52, le circuit d'attaque différentiel 56 est struc- turé par un circuit de commutation du courant basé sur une structure de circuit CMOS qui comporte un transistor pMOS Q56, un transistor nMOS Q57 à canal n, un transistor nMOS Q58, un transistor pMOS Q59, une résistance R53 in- sérée entre eux et une tension d'alimentation Vdd et une résistance R54 insérée entre eux et une tension de masse, comme décrit précédemment. De plus, le récepteur diffé- rentiel 57 est structuré par un amplificateur de détec- tion différentiel. La puce d'émetteur/récepteur de bus 53 est mon- tée entre la ligne de transmission 1 basée sur des fils appariés différentiels reliés à la puce de contrôleur 51 et la ligne de branchement 9 également basée sur des fils appariés différentiels reliés à la puce d'interface d'en- trée/sortie de mémoire 52, et comporte des transistors nMOS Q60 et Q61 reliés, respectivement, aux fils appariés et mutuellement parallèles, et des résistances R55 et R56 destinées à recevoir l'énergie fournie. Dans cette structure de connexion, lorsque le circuit de sortie basé sur le circuit d'attaque différen- tiel 54 de la puce de contrôleur 51 est actif, le signal de validation se situe au niveau haut et le transistor pMOS Q55 qui lui est relié est bloqué, ce qui fait que cette partie possède une impédance élevée et que l'éner- gie du circuit d'attaque différentiel 54 est envoyée sur la ligne de transmission 1 telle quelle. Ce signal est appliqué en entrée sur la ligne de branchement 9 via les résistances R55 et R56 de la puce d'émetteur/récepteur de bus 53 reliée à la puce d'interface d'entrée/sortie de mémoire 52, ce qui fait jouer à l'amplificateur de détec- tion le rôle du récepteur différentiel 57 relié à l'ex- trémité de terminaison de la ligne de branchement, d'o l'obtention d'une entrée. L'énergie se propageant à tra- dI-I1 vers le bus basé sur la ligne de transmission 1 est dis- sipée sous la forme de chaleur par la résistance d'extré- mité de terminaison 2 située à l'extrémité droite et n'est pas réfléchie. D'une manière similaire, lorsque la puce d'in- terface d'entrée/sortie de mémoire 52 joue le rôle de circuit d'attaque, le commutateur de courant du circuit d'attaque différentiel 56 agit et de l'énergie est en- voyée sur la ligne de branchement 9. A cet instant, les transistors nMOS Q60 et Q61 de la puce d'émet- teur/récepteur de bus 53 sont commutés en mode passant et l'énergie est partagée entre les deux extrémités de la ligne de transmission 1 basée sur des fils appariés dif- férentiels, comme représenté sur la figure 9(b) décrite précédemment. Le signal se propageant vers la droite est dissipé par la résistance de terminaison 2 et disparaît. Le signal se propageant vers la gauche est reçu par le récepteur différentiel 55 de la puce de contrôleur 51 et est ainsi entré. Cependant, du fait que l'amplificateur de détection possède une impédance élevée, le signal est totalement réfléchi et un signal mort se propage vers la droite. Du fait que ce signal mort flotte sur la ligne de transmission 1, les signaux provenant des puces res- pectives se mélangent les uns aux autres, ce qui rend difficile la synchronisation. Pour éviter ceci, on insère une résistance de terminaison 58 qui fait de la partie d'extrémité de la puce de contrôleur 51 une extrémité adaptée. Lorsqu'un signal est appliqué en entrée sur la puce de contrôleur 51, le transistor pMOS Q55 du signal de validation est commuté en mode passant et la résis- tance d'extrémité de terminaison 58 montée en série avec lui joue son rôle, ce qui fait que la majeure partie de l'énergie n'est pas réfléchie mais dissipée. Bien que la tension existant entre les deux extrémités de la résis- -I III tance d'extrémité de terminaison 58 soit détectée par l'amplificateur de détection du récepteur différentiel , l'amplificateur de détection reçoit un signal dont l'amplitude est réduite à la moitié de l'amplitude au ni- veau du circuit d'attaque différentiel 56 et, par consé- quent, une sensibilité suffisante est requise pour détec- ter un tel signal. Pour résumer le cinquième point de ce qui pré- cède, le présent mode de réalisation définit la structure dans laquelle la ligne de transmission 1 est une ligne réciproque. Celle-ci est une combinaison du circuit re- présenté sur les figures 1 à 8 et du circuit représenté sur les figures 9 à 10. La connexion entre le circuit d'attaque différentiel 56 et le récepteur différentiel 57 s'effectue via des portes, et une séparation haute-impédance peut être obtenue. Du fait que les si- gnaux sont mélangés dans ce circuit réciproque, ce cas est caractérisé en ce qu'une mesure est prise pour ré- duire la transmission flottante des signaux morts de ma- nière à ce que l'état de transmission de la ligne de transmission 1 ne puisse pas être perturbé. C'est-à-dire que ce but peut être atteint en insérant, dans les extré- mités d'entrée et de sortie de la ligne de transmission 1, un circuit dans lequel une résistance d'extrémité de terminaison 58, qui possède une impédance élevée durant l'émission et qui devient une extrémité adaptée durant la réception, et une porte basée sur le transistor pMOS 55, sont montées en série à la sortie du circuit combiné constitué du circuit d'attaque différentiel 54 et du cir- cuit d'attaque différentiel 55 de la puce de contrôleur 51. En outre, les portes basées sur les transistors nMOS Q60 et Q61 de la puce d'émetteur/récepteur de bus 53 et les résistances R55 et R56 sont reliées en parallèle aux plages de connexion à proximité du trou traversant de l l I I li la ligne de branchement 9. Les portes sont ouvertes pen- dant une émission à partir de la puce d'interface d'en- trée/sortie de mémoire 52 constituant une puce de bran- chement, et les portes sont fermées pendant une réception par la puce de branchement. Ainsi, la structure est ca- ractérisée en ce que de l'énergie est envoyée vers un circuit à travers lequel une petite quantité traverse les résistances R55 et R56. Il est inutile de décrire de quelle manière les circuits d'attaque différentiels 56 et 57, du côté qui est commandé, sont reliés via des portes et de quelle manière une séparation haute-impédance est établie entre eux. Bien que l'explication ait été naturellement faite sur la base d'une ligne de transmission différen- tielle, il est bien entendu possible de remplacer la li- gne par une ligne de transmission normale, c'est-à-dire d'adopter une structure de circuit dans laquelle l'une des électrodes soit reliée à la masse et mise en commun, du point de vue de la base de la transmission de l'éner- gie électrique, ce qui signifie que, lorsque de l'énergie se propage par impulsions, une énergie de phase opposée se propage en parallèle à travers un fil voisin. Il va sans dire que cette structure de circuit se situe dans la portée de la présente invention. Ensuite, la manière d'effectuer les synchroni- sations tandis que plusieurs signaux impulsionnels se propagent sur la ligne de transmission 1 va être expli- quée en référence à la figure 12. La figure 12 est une vue structurelle schématique illustrant un exemple de profil de tension, sur une ligne de transmission, observé à un instant donne. La figure 12 représente un état dans lequel une puce de contrôleur 61 est reliée à l'extrémité initiale d'une ligne de transmission 1 et une pluralité de puces de branchement 62 sont branchées et montées sur la ligne 1I 1il de transmission. Si le cycle des impulsions du signal est court et si la ligne de transmission 1 est relativement longue, comme représenté sur la figure 12, plusieurs im- pulsions se propagent en série à travers la ligne de transmission 1. C'est-à-dire que les puces de branchement 62 ont respectivement des phases différentes à un instant donné, et ce système de câblage de bus doit être commandé d'une manière uniforme. Pour donner du sens à ces si- gnaux, un signal d'horloge et un protocole correspondant sont indispensables pour permettre un accès entre les pu- ces. A cet égard, si la longueur de ligne de la ligne de transmission 1 est établie à 400 mm et si le signal d'horloge est établi à 2 horloges, conditions nécessaires pour préparer l'état illustré sur la figure 12, une fré- quence de 7,5 GHz est calculée lorsque la vitesse optique de la ligne de transmission 1 est de 1,5 x 108 m/s. Dans cette structure, le signal d'horloge est transmis vers la ligne de transmission 1, et les puces de branchement 62 sont attaquées respectivement en utilisant les instants o le signal d'horloge les atteint sur les lignes de branchement, comme points de départ. Par consé- quent, un système synchrone source est fondamentalement adopté. Du fait qu'une résistance de terminaison adaptée 2 est reliée à l'extrémité de terminaison de la ligne de transmission 1, le signal d'horloge se propage à partir de la puce de contrôleur 61, qui fonctionne en mode transmission, comme point de départ, et le signal d'hor- loge disparait au niveau de l'extrémité de terminaison. La puce qui génère le signal d'horloge peut être comman- dée beaucoup plus facilement si c'est la puce de contrô- leur 61 qui est positionnée à l'extrémité initiale de la ligne de transmission i qui commande le système de câ- blage de bus. Ensuite, une procédure d'accès aux données pen- dant l'écriture de données dans une puce de branchement 1 I I 1 et la lecture de données à partir de celle-ci va être ex- pliquée en référence aux figures 13 et 14. La figure 13 est une vue structurelle schématique illustrant la trans- mission de signaux depuis la puce de contrôleur vers les puces de branchement et un exemple de système de com- mande. La figure 14 est une vue structurelle schématique illustrant la transmission de signaux depuis les puces de branchement vers la puce de contrôleur et un exemple de système de commande. En supposant qu'une partie d'un signal d'adresse est un signal de sélection de puce, comme re- présenté sur la figure 13, le temps d'écho de chaque puce de branchement 62 est mesuré lors de l'initialisation initiale des paramètres contextuels de la puce de contrô- leur 61, en utilisant une ligne de sélection de données retour, et la puce de branchement 62 qui possède le temps d'écho le plus long reçoit un signal d'activation retour. Sur la figure 13, la puce de branchement 62 est sélec- tionnée et le signal de sélection d'horloge/données est sélectionné par l'horloge. Celui-ci est fixe tandis que le système de câblage de bus est en fonctionnement. Il est validé s'il existe une marge par rapport au binaire de sélection de puce (adresse). La puce de branchement 62 qui reçoit ainsi le signal d'activation retour détecte un signal d'horloge retour généré par la puce de contrôleur 61 représentée sur la figure 13, et le circuit d'attaque génère le signal d'horloge retour sur la base du signal d'horloge retour. Ce signal d'horloge est émis sur la li- gne d'horloge retour représentée sur la figure 14. Cette puce de branchement 62 ayant le signal d'activation d'horloge retour génère également en retour un signal de sélection de données. Ce qui précède est un mécanisme de génération d'horloge. On va maintenant expliquer une procédure d'ac- ces aux données lors de l'écriture de données sur une l i I Il puce de branchement 62 en se reportant à la figure 13. Durant l'écriture sur la puce de branchement 62, un si- gnal de sélection de puce destiné aux données et un si- gnal RAS ("Row Address Strobe" ou Sélection d'Adresse de Ligne) destiné à une adresse sont spécifiés au moment de l'émission du signal d'horloge retour et, ensuite, un si- gnal CAS ("Column Address Strobe" ou Sélection d'Adresse de Colonne) est spécifié. Après un temps de latence du signal CAS, des données de la taille d'une ligne sont re- çues en entrée sous la forme de salves. Du fait que la puce de branchement 62 est plus éloignée de la puce de contrôleur 61 sur la ligne de transmission 1, l'entrée et retardée. Cependant, si les synchronisations des impul- sions d'un même signal d'horloge retour sont utilisées, le signal de commande n'induit aucun biais temporel du fait que les fils possèdent une même longueur et aucun conflit n'est provoque. Par ailleurs, lors de lecture de données à par- tir des puces de branchement 62, la procédure allant du signal de sélection de puce jusqu'à la spécification du signal CAS est implémentée par la ligne de transmission 1 du côté transmission sur la figure 13. Ensuite, un signal d'horloge, apparié avec le signal de sélection de don- nées, qui a atteint la puce de branchement 62 située à l'extrémité la plus distante revient sous la forme d'un signal d'horloge retour (aussi apparié avec un signal de sélection). A cet instant, la puce de branchement 62 en- voie des données de la taille de une ligne sur la ligne de données retour. Du fait que la réception du signal d'horloge retour par la puce de branchement 62 varie d'une manière arbitraire en fonction de la longueur du fil, les données sont émises au moment de l'émission d'un signal d'horloge retardé qui garantit la réception. La latence du CAS est masquée pendant ces temps d'attente. Les données lues délivrées en sortie à partir de la puce i I, Ili de branchement 62 à l'instant de l'émission du signal d'horloge retardé retour sont appliquées en entrée d'une manière synchrone sur la puce de contrôleur 61. Il va sans dire que le bus contient aussi des signaux de notification contextuelle, tel qu'un signal qui notifie si un échec s'est produit et analogue. Dans ce qui précède, la structure de bus d'une ligne de trans- mission orientée implantation a fait l'objet d'une expli- cation, et l'on va maintenant expliquer les chronogrammes des signaux d'horloge de ce système de câblage de bus. On va maintenant expliquer les chronogrammes des signaux d'horloge du système de câblage de bus en se reportant aux figures 15 et 16. La figure 15 est un chro- nogramme représentant un exemple dans lequel des données sont transférées vers une puce de branchement, et la fi- gure 16 est un chronogramme illustrant l'exemple d'un *transfert de données retour. Comme illustré sur la figure 15, le transfert de données directes est très simple. L'accès à la puce de branchement 62 la plus distante est retardé par rapport à l'accès à la puce de branchement 62 la plus proche à rai- son du temps de retard (tpd) du bus constituant une ligne de transmission 1. Cependant, le signal d'horloge et le signal de sélection de données possèdent un même temps de retard, ce qui fait que les signaux reçus par les puces de branchement 62 sont décalés, en parallèle, avec les mêmes cadencements. Sur la figure 15, le retard est de trois horloges. Cependant, la latence de la transmission physique vaut 0. Par ailleurs, diverses mesures doivent être im- plémentées pour le transfert de données retour. Lors de l'initialisation initiale, la puce de branchement 62 la plus distante génère un signal d'horloge retour et un si- gnal de sélection de données. Comme illustré sur la fi- gure 16, un signal de commande de la voie retour et une I -1 Iil adresse sont appliqués en entrée sur la puce de branche- ment 62. Cependant, du fait de l'absence de signal de sé- lection de données, la sortie est mise en attente par un verrouillage de la sortie. Comme illustré sur la figure 16, le temps d'attente (tpdx) est un paramètre de chacune des puces de branchement 62. La puce de branchement 62, qui est la plus proche de la puce de contrôleur 61, pos- sède un temps d'attente égal à 2 tpd, au plus. Au cours de ce transfert de données retour, les données de la puce de branchement 62 qui ont été mises en attente sont délivrées en sortie lors de l'arrivée d'un signal de sélection de données, et se propagent sur la ligne de bus après avoir été affectées d'un temps de re- tard (trd) du fait du verrouillage de la sortie et d'un temps de retard (tbid) du fait du la transmission entre la ligne de branchement 9 et la ligne de transmission de bus 1. Ce retard est donné par l'expression tbd (= trd + tbid) sur la figure 16. Par conséquent, du fait qu'il n'existe aucune manière de savoir de quelle manière sont cadencées les données que reçoit la puce de contrôleur 61, la puce de branchement 62 qui génère le signal d'horloge retour reçoit à nouveau le signal de sé- lection de données à partir de la ligne de bus et génère aussi celui-ci en retour, uniquement lorsque le signal de commande est une instruction de lecture. Ce signal est appelé signal de sélection de données retardé et possède le même cadencement que celui du transfert de données re- tour. Si les lignes de branchement 9 des puces de bran- chement 62 possèdent une longueur à peu près identique au sein d'une plage tolérable, tbd peut être considéré comme constant. La puce de contrôleur 61 est placée dans un état d'attente, pour l'entrée de données, lors de la ré- ception d'un signal de sélection, et laisse entrer les données lors de la réception d'un signal de sélection de données retardé. Par conséquent, un temps de 2tpd + 2tbid + trd est nécessaire avant que les données ne soient reçues après l'émission d'un signal de sélection de données d'un signal de commande par rapport à une instruction de lec- ture. Dans le cas o l'impulsion d'horloge flottant sur le bus est de 2 horloges (tpd = 2T, T = cycle d'horloge) et o tbid est de 1 horloge, une latence physique de 6 horloges (6T) + trd est géneree. Dans une structure dans laquelle la ligne de données est unidirectionnelle, les opérations de transmission de données à écrire et à pré- charger peuvent être implémentées pendant cette période. Si la ligne de données est commune, cette latence ne peut être évitée. Un inconvénient apparaît donc en ceci que, plus la ligne de bus est longue, plus la latence est im- portante. Par conséquent, une ligne de bus unidirection- nelle est plus avantageuse dans un système de câblage de bus de grande longueur. Ce protocole a comme caractéristique que la la- tence est exprimée en fonction de la longueur de la ligne de transmission 1, non par rapport à l'écriture des don- nées, mais par rapport à la lecture, et la période de cette latence peut être utilisée pour d'autres opérations sur un bus de données unidirectionnel. Bien que cette la- tence ne puisse pas être évitée sur une ligne de données bidirectionnelle, celle-ci peut même s'avérer utile du fait que cette latence n'est guère différente de la la- tence observée au cours d'une transmission synchrone nor- male. A cet effet, dans le cas o la vitesse optique de la ligne de transmission 1 est égale à 1,5 x 108 m/s et o tpd = 2T, les longueurs de la ligne de bus sont, res- pectivement, de 750 mm à 400 MHz, 300 mm à 1 GHz, et mm à 3 GHz, ce qui peut s'avérer suffisant dans une conception pratique. Pour résumer le sixième point mentionné ci- dessus, le présent mode de réalisation définit aussi de quelle manière les cadencements sont adoptés lorsque des signaux de plusieurs impulsions se propagent sur la ligne de transfert 1, et est caractérisé en ce qu'un signal d'activation d'horloge retour est envoyé sur la puce de branchement 62 qui possède le temps d'écho le plus long par rapport à la puce de contrôleur 61 et cette puce de branchement 62 génère en retour un signal de sélection de données. En outre, le procédé utilisé pour connaître à quel instant les données sont reçues par la puce de con- trôleur est caractérisé en ce que la puce de branchement 62 qui génère un signal d'horloge retour reçoit à nouveau le signal de sélection de données en provenant de la li- gne de transmission 1 et le génère sous la forme d'un si- gnal de sélection de données retardé, en retour, dans le cas uniquement o le signal de commande délivré par une puce de branchement 62 est une instruction de lecture. En résultat, il est possible d'atteindre une vitesse de transmission de 3 GHz dans le cas o la longueur de la ligne de bus est de 100 mm, o la vitesse optique de la ligne de transmission 1 est de 1,5 x 108 m/s et o tpd = 2T. La présente invention, proposée par le présent inventeur, a été expliquée d'une manière spécifique ci- dessus sur la base de modes de réalisation associés. Ce- pendant, la présente invention n'est nullement limitée aux modes de réalisation décrits ci-dessus, mais peut être modifiée de diverses manières sans s'écarter de la portée de ce qui caractérise la présente invention. Par exemple, dans les modes de réalisation dé- crits ci-dessus, on a expliqué une ligne de transmission différentielle utilisée pour transmettre un signal numé- rique complémentaire différentiel. Cependant, la présente invention peut être appliquée si cette ligne de transmis- sion est remplacée par une ligne de transmission normale basée sur une structure de circuit dans laquelle une 1 I 1 Ill électrode est reliée à la masse et est mise en commun. En outre, un circuit d'attaque basé sur une structure de circuit CMOS a principalement été expliqué. Cependant, il va sans dire qu'un circuit bipolaire est préférable, du point de vue de la difficulté qu'il y a à réduire les va- riations de la tension de seuil du circuit CMOS et du problème de claquage électrostatique des films d'oxyde très minces constituant les grilles. Des aspects représentatifs de la présente in- vention décrite dans la présente demande vont maintenant être brièvement résumés. Conformément à un dispositif électronique selon la présente invention, dans un circuit d'entrée/sortie qui combine un circuit d'attaque avec un système de câ- blage de bus constitué d'une ligne de transmission et d'un circuit d'extrémité de terminaison adapté avec la ligne de transmission, l'atténuation de l'énergie du si- gnal durant la transmission peut être limitée et l'inter- férence électromagnétique entre lignes de transmission adjacentes peut être restreinte en spécifiant comme cir- cuit d'attaque un circuit du type commutateur de courant, ainsi qu'en spécifiant, comme lignes de transmission, des fils parallèles possédant une même longueur dont l'impé- dance caractéristique est de 25 Q ou moins. Par consé- quent, il est possible de réaliser la transmission d'un signal à une vitesse supérieure dans un système de câ- blage de bus. En particulier, il est possible d'améliorer la transmission d'un signal à une vitesse supérieure dans une direction et dans deux directions entre une puce de contrôleur, qui est reliée à une extrémité initiale d'une ligne de transmission différentielle et comporte un cir- cuit d'attaque différentiel et un circuit d'attaque dif- férentiel, et une puce d'interface d'entrée/sortie de mé- moire, qui est branchée et montée sur la ligne de trans- -I -I I i1 mission différentielle et comporte un récepteur différen- tiel et un circuit d'attaque différentiel. Il est par conséquent possible de fournir un dispositif électronique capable de réaliser une ligne de transmission haute-vitesse dans un système de câblage de bus. I I 1 1il REVENDICATIONS 1. Dispositif électronique caractérisé en ce qu'il comporte: une ligne de transmission (1); un circuit de terminaison (2) adapté avec la- dite ligne de transmission (1); un circuit d'attaque destiné à envoyer sur un système de câblage de bus un signal complémentaire, ledit circuit d'attaque comportant ladite ligne de transmission (1) et ledit circuit d'extrémité de terminaison (2); une carte de connexion (26) incluant ladite li- gne de transmission (1) et ledit circuit d'extrémité de terminaison (2); et une première puce à circuit intégré incluant ledit circuit d'attaque et montée sur ladite carte de connexion (26); ladite ligne de transmission (1) possédant une structure de bus dans laquelle une ligne possédant une impédance caractéristique égale à 25 Q ou moins et pos- sédant une structure constituée de fils appariés (4) op- posés est câblée de manière à ce que lesdits fils appa- riés (4) opposés soient parallèles et possèdent une même longueur. 2. Dispositif électronique selon la revendica- tion 1, caractérisé en ce que ledit circuit d'attaque est un circuit du type commutateur de courant. 3. Dispositif électronique selon la revendica- tion 2, caractérisé en ce qu'une résistance pure est mon- tée en série avec ledit circuit d'attaque pour former ainsi une résistance en mode PASSANT dont l'impédance est supérieure ou égale à l'impédance caractéristique de la- dite ligne de transmission (1) ou est, d'une manière pré- férée, trois fois supérieure à l'impédance caractéristi- que de ladite ligne de transmission (1), ou plus. F I -I lil 4. Dispositif électronique selon la revendica- tion 1, caractérisé en ce qu'une deuxième puce à circuit intégré est montée de manière à avoir un circuit de ré- ception branché et monté sur un bus de ladite ligne de transmission (1), et ledit circuit de réception possède une impédance élevée de 1 KI ou plus. 5. Dispositif électronique selon la revendica- tion 4, caractérisé en ce que, lorsque ledit circuit de réception est relié à une ligne de branchement (9) possé- dant une structure de ligne de transmission de 4 mm ou moins, une résistance pure de 0,4 à 1 KQ est montée en série avec chacun des fils appariés (4) opposés, au ni- veau d'une zone de branchement de ladite ligne de bran- chement (9). 6. Dispositif électronique selon la revendica- tion 5, caractérisé en ce qu'une couche isolante (5) si- tuée entre ladite ligne de transmission (1) et ladite li- gne de branchement (9) possède une épaisseur qui est plu- sieurs fois supérieure à l'épaisseur d'une couche iso- lante située entre lesdits fils appariés (4) opposés de ladite ligne de transmission (1) et de ladite ligne de branchement (9). 7. Dispositif électronique selon la revendica- tion 1, caractérisé en ce qu'une ligne d'alimenta- tion/masse (29) est structurée sous la forme d'une ligne de transmission, ladite ligne d'alimentation/masse (29) étant distribuée à partir dudit premier circuit intégré incluant ledit circuit d'attaque. 8. Dispositif électronique selon la revendica- tion 7, caractérisé en ce que ladite ligne de transmis- sion (1) de ladite ligne d'alimentation/masse (29) cons- tituée d'un fil d'alimentation et un fil de masse appa- riés possède une impédance caractéristique inférieure ou égale à l'impédance caractéristique d'une ligne de trans- mission de signaux. t 1 I I 1 l 9. Dispositif électronique selon la revendica- tion 1, caractérisé en ce qu'une deuxième puce à circuit intégré comportant un circuit d'attaque du type commuta- teur de courant est branchée et montée sur un bus de la- dite ligne de transmission (1); ladite première puce à circuit intégré comporte un circuit de réception dont l'impédance est élevée; et un signal complémentaire en- voyé par ledit circuit d'attaque de ladite deuxième puce à circuit intégré est reçu par ledit circuit de réception de ladite première puce à circuit intégré. 10. Dispositif électronique selon la revendica- tion 9, caractérisé en ce que ledit signal se propageant à partir dudit circuit d'attaque vers ladite ligne de transmission (1) se propage avec une amplitude inférieure de moitié dans chacune des direction vers ledit circuit de réception et ledit circuit d'extrémité de terminaison, et l'énergie du signal est entièrement réfléchie au ni- veau dudit circuit de réception, restaurant ainsi une am- plitude initiale, ce qui fait que ledit circuit de récep- tion fonctionne normalement, tandis que l'énergie du si- gnal se propageant vers ledit circuit d'extrémité de ter- minaison est absorbée et dissipée. 11. Dispositif électronique selon la revendica- tion 10, caractérisé en ce que, lorsque ledit circuit d'attaque est relié à une ligne de branchement (9) possé- dant la structure d'une ligne de transmission, une puce constituée d'une porte d'émetteur/récepteur de bus desti- née à n'ouvrir qu'une porte d'un fil de branchement actif est insérée au niveau d'une partie de branchement de la- dite ligne de branchement (9); et ladite ligne de bran- chement (9) possède une impédance caractéristique qui est inférieure à celle de ladite ligne de transmission (1), ou qui, d'une manière préférée, lui est inférieure de moitié. 12. Dispositif électronique selon la revendica- tion 11, caractérisé en ce que ladite puce de ladite porte d'émetteur/récepteur de bus est structurée sous la forme d'une puce combinée dans laquelle une pluralité de bus de ladite ligne de transmission (1) sont, respective- ment, reliés via leurs portes et est agencée à l'oblique de manière à suivre ladite ligne d'alimentation/masse (29) en étant située au-dessus de cette dernière. 13. Dispositif électronique selon la revendica- tion 1, caractérisé en ce qu'une deuxième puce à circuit intégré comportant un circuit de réception et un circuit d'attaque du type commutateur de courant est branchée et montée sur un bus de ladite ligne de transmission (1); ladite première puce à circuit intégré comporte ledit circuit d'attaque et un circuit de réception possédant une impédance élevée; et un signal complémentaire est transféré d'une manière bidirectionnelle entre lesdits circuits d'attaque et de réception de ladite première puce à circuit intégré et lesdits circuits de réception et d'attaque de ladite deuxième puce à circuit intégré, respectivement. 14. Dispositif électronique selon la revendica- tion 13, caractérisé en ce qu'un circuit dans lequel une résistance et une porte, qui possèdent une impédance éle- vée durant l'émission et qui sont adaptées durant la ré- ception, sont reliées en série à une sortie d'un circuit combiné constitué desdits circuits d'attaque et de récep- tion de ladite première puce à circuit intégré, est insé- ré entre les extrémités d'entrée et de sortie de ladite ligne de transmission (1). 15. Dispositif électronique selon la revendica- tion 14, caractérisé en ce que, lorsque ledit circuit de réception et ledit circuit d'attaque de ladite deuxième puce à circuit intégré sont reliés à une ligne de bran- chement (9) possédant la structure de ligne de transmis- d II i sion, une puce dans laquelle une porte d'émet- teur/récepteur de bus et une résistance élevée sont mon- tées en parallèle est insérée sur une partie de branche- ment de ladite ligne de branchement; et ladite porte d'émetteur/récepteur de bus est ouverte lorsque ladite première puce à circuit intégré se situe en mode émission et ladite porte d'émetteur/récepteur de bus est fermée lorsque ladite première puce à circuit intégré se situe en mode réception, de sorte que de l'énergie est envoyée sur ladite résistance élevée. 16. Dispositif électronique selon la revendica- tion 1, caractérisé en ce que, lorsqu'une pluralité de deuxième à n-ième puces à circuit intégré sont branchées et montées sur ladite ligne de transmission (1); ledit circuit d'attaque de ladite première puce à circuit inté- gré possède une fonction de commande; et une synchroni- sation est adoptée, lorsque des signaux constitués de plusieurs impulsions se propagent sur ladite ligne de transmission, de manière à ce que ladite première puce à circuit intégré mesure les temps d'écho desdites deuxième à n-ième puces à circuit intégré, un signal d'activation d'horloge retour étant envoyé vers une puce à circuit in- tégré qui possède le temps d'écho le plus long, ladite puce à circuit intégré qui reçoit ledit signal d'activa- tion d'horloge retour détecte un signal d'horloge direct, ladite première puce à circuit intégré génère un signal d'horloge retour basé sur ledit signal d'horloge retour détecté, et ladite puce à circuit intégré qui reçoit le- dit signal d'activation d'horloge retour génère en retour un signal de sélection de données. 17. Dispositif électronique selon la revendica- tion 16, caractérisé en ce que le cadencement de données à recevoir par ladite première puce à circuit intégré est déterminé lorsque, dans le cas uniquement o un signal de commande émis par ladite première puce à circuit intégré I:11 ilil est une instruction de lecture, une puce à circuit inté- gré qui génère un signal d'horloge retour reçoit a nou- veau un signal de sélection de données à partir de ladite ligne de transmission (1) et émet en retour ledit signal de sélection de données sous la forme d'un signal de sé- lection de données. 18. Dispositif électronique selon la revendica- tion 1, caractérisé en ce que ladite ligne de transmis- sion (1) est une ligne de transmission différentielle qui transmet un signal complémentaire différentiel; ledit circuit d'attaque est un circuit d'attaque différentiel; et ledit circuit de réception est un circuit de réception différentiel. 19. Dispositif électronique selon la revendica- tion 1, caractérisé en ce que ladite premier puce à cir- cuit intégré est une puce de contrôleur (41, 51, 61) re- liée à une extrémité initiale de ladite ligne de trans- mission (1); et ladite deuxième puce à circuit intégré est une puce d'interface d'entrée/sortie de mémoire (43, 52).