FR 2794301 A1 20001201 FR 9906797 A 19990528 Procédé de multiplication de tension, et dispositif multiplicateur de tension correspondant. L'invention concerne les circuits intégrés, et plus particulièrement les dispositifs permettant une multiplication de tension. L'invention trouve de nombreuses applications dans le domaine de la microélectronique, et en particulier pour le décodage des rangées de cellules-mémoire DRAM, ou bien pour la réalisation de dispositifs de pompes de charge. Les tensions d'alimentation des circuits intégrés baissent continuellement avec l'augmentation de la finesse de gravure. Ainsi, pour une technologie 1,2 rnicrons, la tension d'alimentation est de 5 volts, tandis qu'elle est de 2,5 volts pour une technologie 0,25 micron et de 1,8 volts pour une technologie 0,18 micron. En conséquence, avec cette évolution technologique, il devient de plus en plus fréquemment nécessaire d'utiliser des multiplicateurs de tension pour pouvoir bénéficier de tensions plus élevées que les tensions d'alimentation, afin de pouvoir par exemple commander efficacement des dispositifs logiques avec des signaux logiques dont le niveau de l'état haut est suffisant. Cependant, les grandeurs physiques classiques des composants électroniques, en particulier la tension de seuil, ont diminué plus faiblement que les tensions d'alimentation et représentent par conséquent un pourcentage par rapport à la tension d'alimentation, d'autant plus élevé que la finesse de gravure est élevée. Ainsi, à titre indicatif, pour une technologie 1,2 microns, la tension de seuil nominale d'un transistor représente 15% de la tension d'alimentation, tandis qu'elle représente 30%, de cette tension d'alimentation pour une technologie 0,18 micron. Et, ces grandeurs physiques limitent de plus en plus les performances des circuits, et en particulier rendent les multiplicateurs de tension moins efficaces. Ces inconvénients seront mieux compris maintenant à l'examen de la figure 1 qui représente un dispositif multiplicateur de tension de l'art antérieur. Ce dispositif multiplicateur de tension DMT de l'art antérieur comprend classiquement une borne d'entrée BE pour recevoir une tension d'entrée, une borne de sortie BS pour délivrer une tension de sortie augmentée par rapport à la tension d'entrée, et un condensateur CP, communément désigné par l'homme du métier "condensateur de pompage", dont une première borne B 1 est reliée à la borne de sortie BS et dont une deuxième borne B2 est reliée à la borne d'entrée BE. Le dispositif DMT comporte également des moyens de charge du condensateur CP. Ces moyens de charge sont constitués classiquement de deux transistors complémentaires à effet de champ à grille isolée, référencés Tl et T2, connectés en série entre une première borne d'alimentation BA 1 et la première borne B 1 du condensateur CP. Dans la suite du texte, ces deux transistors complémentaires seront désignés sous le vocable "transistors de charge". Ici, le premier transistor de charge Tl est un transistor à canal P (transistor PMOS) dont la source S 1 est reliée à la première borne d'alimentation BAI qui est connectée en l'espèce à la tension d'alimentation Vdd. Le substrat BKI de ce transistor Tl (encore désigné sous le vocable "bulk" en langue anglaise) est relié classiquement à la source S 1. Le drain Dl de ce premier transistor de charge est relié au drain D2 du deuxième transistor de charge T2 qui est en l'espèce un transistor à canal N (transistor NMOS). Le substrat BK2 de ce deuxième transistor de charge est relié classiquement à la masse et sa source S2 est reliée à la première borne du condensateur CP, et par conséquent à la borne de sortie BS. Le multiplicateur de tension DMT comporte également des moyens de décharge du condensateur de pompage CP. Ces moyens de décharge sont formés ici d'un transistor, dit "transistor de décharge", T3, qui est en l'espèce un transistor à canal N. Le drain D3 de ce transistor T3 est relié à la première borne B 1 du condensateur de pompage. Son substrat BK3 est classiquement relié à la masse et sa source S3 est reliée à la deuxième borne d'alimentation BA2 qui est en l'espèce reliée à la masse. Le fonctionnement d'un tel dispositif multiplicateur de tension est le suivant. Au cours d'une première phase de charge du condensateur de pompage CP, on rend passants les transistors de charge TI et T2 par application de tensions de commande adéquate sur les grilles respectives Gl et G2 de ces transistors et on bloque le transistor de décharge T3 par application d'une tension de commande adéquate sur la grille G3. La deuxième borne B2 du condensateur de pompage est par exemple à la masse et le condensateur CP se charge par la montée en tension du noeud B 1 jusqu'à la valeur Vdd - VT, où VT désigne la tension de seuil du transistor NMOS T2 (on a supposé ici que la tension de commande sur la grille G2 était égale à Vdd). A l'issue de cette phase de charge, on passe à une phase de multiplication de tension dans laquelle on délivre à la deuxième borne B2 du condensateur une tension d'entrée, par exemple la tension d'alimentation Vdd et on récupère à la première borne B 1 du condensateur une tension de sortie Vout augmentée par rapport à la tension d'entrée. Plus précisément, la tension de sortie Vout est donnée par la formule (I) Vout Vdd - VT + (xVdd Vdd(l + a) - VT (I) dans laquelle (x désigne un coefficient en pratique inférieur à 1 en raison de la présence des capacités parasites (en effet, en l'absence de capacités parasites, le coefficient # vaudrait 1). Par ailleurs, l'homme du métier sait que la tension de seuil VT d'un transistor à effet de champ, en particulier le transistor T2, est définie par la formule (II) : VT VTO (1 + (II) dans laquelle VTO désigne la tension de seuil nominale et P désigne un coefficient représentatif de l'effet de substrat appliqué au transistor. Plus précisément, l'effet de substrat se manifeste pour un transistor NMOS en polarisant la source de ce transistor avec une tension supérieure à la tension de substrat. Et, plus cette différence de tension est importante, et plus le coefficient P est important, et par conséquent plus la tension de seuil VT est importante. Or, puisque le substrat BK2 du transistor T2 est relié à la masse et que la tension de sortie Vout est élevée, l'effet de substrat est important, ce qui diminue d'autant la valeur de cette tension de sortie, diminuant donc l'efficacité du multiplicateur de tension. Une fois cette phase de multiplication de tension terminée, on décharge le condensateur de pompage CP en rendant le transistor T3 passant, puis le cycle recommence. L'invention vise à apporter une solution à ce problème d'efficacité d'un multiplicateur de tension. L'invention a pour but de minimiser au maximum l'effet de substrat et par conséquent d'augmenter les performances des multiplicateurs de tension, et ce, tout particulièrement à basse tension d'alimentation, par exemple en technologie 0, 18 micron, voire moins. L'invention propose donc un procédé de multiplication de tension, comportant une phase de charge dans laquelle on charge un condensateur à travers deux transistors de charge complémentaires connectés en série à une première borne du condensateur, une phase de multiplication de tension dans laquelle on délivre à la deuxième borne du condensateur une tension d'entrée et on récupère à la première borne du condensateur une tension de sortie augmentée par rapport à la tension d'entrée, et une phase de décharge du condensateur. Selon une caractéristique générale de l'invention, pendant les trois phases, on asservit le substrat du transistor de charge directement connecté à la première borne du condensateur, à la source de ce même transistor de charge, tout en maintenant la jonction source-substrat et la jonction drain-substrat de ce transistor de charge polarisées en inverse. En d'autres termes, l'asservissement selon l'invention permet, lorsque le transistor de charge à substrat asservi est à canal N (transistor NMOS), que la tension de substrat de ce transistor suive la montée de la tension de sortie, c'est-à-dire la tension à la première borne du condensateur, tout en restant toujours voisine mais inférieure à cette tension de sortie, et par conséquent à la tension de source du transistor à substrat asservi. Pendant la phase de décharge, l'asservissement selon l'invention permet à la tension de substrat du transistor de précéder la descente de la tension de sortie tout en restant également toujours voisine et inférieure à cette tension de sortie. Par contre, lorsque le transistor à substrat asservi est à canal P (transistor PMOS), l'asservissement selon l'invention permet que la tension de source de ce transistor reste toujours voisine et légèrement inférieure à la tension de substrat de ce transistor. Ainsi, l'asservissement selon l'invention permet, en diminuant au maximum la différence de tension source-substrat du transistor de charge, de minimiser au maximum l'effet de substrat et par conséquent d'augmenter l'efficacité du multiplicateur de tension. En outre, le fait de maintenir la jonction source-substrat et la jonction drain-substrat de ce transistor de charge à substrat asservi, polarisées en inverse, permet de conserver à ce transistor sa fonction d'isolement et d'éviter une fuite partielle de charge du condensateur de pompage dans le caisson de l'autre transistor de charge (par exemple le transistor PMOS). Selon un mode de mise en oeuvre de l'invention, on maintient la jonction source-substrat de ce transistor de charge légèrement polarisée en inverse en appliquant entre la source et le substrat, une tension de polarisation au plus égale à une tension de seuil d'un transistor à effet de champ à grille isolée. En effet, certes, plus la différence de tension source- substrat est minime, et meilleure sera l'efficacité du multiplicateur de tension, mais plus la complexicité de mise en oeuvre risque d'être accrue. Et, il a été jugé convenable de fixer cette différence de tension source- substrat à une tension de seuil d'un transistor à effet de champ à grille isolée, ce qui est un bon compromis entre l'efficacité, recherchée pour le multiplicateur de tension, et la facilité de mise en oeuvre. En effet, une telle mise en oeuvre nécessite, comme on le verra plus en détail ci-après, une simple utilisation d'un transistor auxiliaire à effet de champ à grille isolée, dont on peut bien entendu choisir les caractéristiques pour obtenir une tension de seuil la plus faible possible. Par ailleurs, on maintient la jonction drain-substrat de ce transistor de charge à substrat asservi, polarisée en inverse en chargeant par exemple le condensateur de pompage avec une tension d'alimentation inférieure ou égale à un seuil prédéterminé, par exemple 1,8 volt en technologie 0,18 micron, et en délivrant une tension d'entrée aussi inférieure ou égale à un seuil prédéterminé. On pourra par exemple choisir une tension d'entrée égale à la tension d'alimentation. Le but recherché est d'obtenir une tension de substrat telle que la diode drain-substrat ne doit pas polarisée en direct. L'homme du métier saura choisir les différents paramètres du dispositif pour obtenir ce résultat, compte tenu de chaque application envisagée. L'invention a également pour objet un dispositif multiplicateur de tension, comprenant une entrée pour recevoir une tension d'entrée, une sortie pour délivrer une tension de sortie augmentée par rapport à la tension d'entrée, un condensateur possédant une première borne connectée à la sortie et une deuxième borne connectée à l'entrée, un premier transistor de charge connecté à une première borne d'alimentation, un deuxième transistor de charge connecté à la première borne du condensateur, ces deux transistors de charge étant complémentaires et connectés en série, et un transistor de décharge connecté entre ladite première borne du condensateur et une deuxième borne d'alimentation. Selon une caractéristique générale de l'invention, le dispositif comprend en outre des moyens d'asservissement aptes à asservir le substrat du deuxième transistor de charge à sa source, tout en maintenant la jonction source-substrat et la jonction drain-substrat de ce deuxième transistor polarisées en inverse. Selo n un mode de réalisation de l'invention, les moyens d'asservissement comportent d'une part un premier transistor auxiliaire à effet de champ à grille isolée connecté entre la première borne du condensateur et le substrat du deuxième transistor de charge, la grille de ce premier transistor auxiliaire étant également reliée à la première borne du condensateur. Par ailleurs, les moyens d'asservissement comportent également un deuxième transistor auxiliaire à effet de champ à grille isolée connecté entre ladite deuxième borne d'alimentation (par exemple la masse lorsqu'il s'agit d'un transistor NMOS) et le substrat du deuxième transistor de charge, la grille de ce deuxième transistor auxiliaire étant reliée à la grille du transistor de décharge. Selon un mode de réalisation de l'invention, la tension d'alimentation délivrée à l'une des bornes d'alimentation (par exemple la première) est inférieure ou égale à un seuil prédéterminé (par exemple 1,8 volts) et la tension d'entrée est égale à la tension d'alimentation. Pour permettre l'asservissement du substrat à la source, le deuxième transistor de charge est avantageusement disposé dans un caisson semi-conducteur distinct du substrat au sein duquel est réalisé, ledit dispositif. Ceci est généralement le cas lorsque le transistor de charge à substrat asservi est un transistor du type PMOS. Par contre, lorsque le deuxième transistor de charge est un transistor à canal N (transistor NMOS), il convient de le réaliser dans un caisson, en utilisant par exemple une technologie dite "à triple caisson". D'autres avantages et caractéristiques de l'invention apparaîÎtront à l'examen de la description détaillée d'un mode de réalisation et de mise en oeuvre, nullement limitatif, et des dessins annexés, sur lesquels : - la figure 1, déjà décrite, illustre schématiquement un dispositif multiplicateur de tension, selon l'art antérieur; - la figure 2 illustre schématiquement un mode de réalisation d'un dispositif multiplicateur de tension, selon l'invention; et - la figure 3 illustre schématiquement une technologie de réalisation dite "triple caisson" utilisable dans l'invention. Par rapport au dispositif de la figure 1, le dispositif DMT selon l'invention, tel qu'illustré sur la figure 2, comporte en outre des moyens d'asservissement aptes à asservir le substrat BK2 du deuxième transistor de charge à sa source S2, tout en maintenant la jonction source-substrat et la jonction drain-substrat de ce deuxième transistor T2 polarisées en inverse. Ces moyens d'asservissement se composent ici d'un premier transistor auxiliaire à effet de champ à grille isolée T4, dont le drain D4 et la grille G4 sont connectés ensemble à la première borne B 1 du condensateur de pompage CP et par conséquent à la borne de sortie BS du dispositif. La source S4 de ce transistor NMOS T4 est, quant à elle, reliée au substrat BK2 du deuxième transistor de charge T2. Les moyens d'asservissement . comportent par ailleurs un deuxième transistor auxiliaire NMOS, référencé T5, dont le drain D5 est relié au substrat BK2 du deuxième transistor de décharge et dont la source S5 est reliée à la deuxième borne d'alimentation BA2, en l'espèce la masse. Par ailleurs, la grille G5 de ce deuxième transistor auxiliaire est reliée à la grille G3 du transistor de décharge T3. De ce fait, ces deux transistors T3 et T5 sont commandés simultanément. Enfin, les substrats BK3, BK4 et BK5 des trois transistors NMOS T3, T4 et T5 sont reliés à la masse. Lors de la phase de charge du condensateur de pompage CP, les transistors Tl et T2 sont rendus passants. A cet égard, on applique sur la grille G2 du transistor T2 la tension d'alimentation Vdd. Les transistors T3 et T5 sont bloqués par application par exemple de la masse. sur les grilles G3 et G5. Au début de cette phase de charge, qui correspond à la fin de la phase de décharge précédente, la tension à la source S4 du premier transistor auxiliaire T4 est nulle. Le noeud B 1 se charge alors jusqu'à la tension Vdd - VT2, où VT2 désigne la tension de seuil du transistor T2 et la tension à la source S4 du transistor T4, et par conséquent la tension du substrat BK2 du transistor T2, monte jusqu'à la valeur Vdd - VT2 - VT4 où VT4 désigne la tension de seuil du transistor T4. Lors de la phase de multiplication de tension, c'est-à-dire lorsqu'on délivre à la borne d'entrée BE la tension d'alimentation Vdd, la tension au noeud B 1 monte quasi instantanément à la valeur 2Vdd - VT2 (si l'on fait abstraction des capacités parasites; coefficient (X La tension à la source S4 du transistor T4, et par conséquent la tension du substrat B4 du transistor T2, suit la tension de source du transistor T2 et monte jusqu'à la valeur 2Vdd - VT2 - VT4. En conséquence, pendant cette phase, la tension du substrat BK2 du transistor T2 suit la tension de source de ce transistor T2, en restant voisine de celle-ci à la tension de seuil VT4 près, mais tout en demeurant inférieure à la tension de source du transistor T2. Ainsi, la diode source-substrat du transistor T2 demeure bloquée, ce qui évite une fuite partielle des charges du condensateur de pompage CP dans le caisson du transistor Tl via le transistor T2. Ce transistor T2 conserve ainsi sa fonction d'isolement. Il convient de noter ici que la présence du transistor T4 est indispensable pour asservir le substrat du transistor T2 à sa source tout en maintenant la diode source-substrat du transistor T2 bloquée. En effet, si l'on avait simplement relié la source S2 du transistor T2 au substrat BK2, lors de la phase de multiplication de tension, c'est-à-dire lorsque la tension à la source S2 monte jusqu'à 2Vdd - VT, la tension de substrat du transistor T2 devient supérieure à la tension au drain D2, ce qui polarise alors la jonction drain-substrat en direct et provoque une perte partielle des charges du condensateur à travers le transistor Tl. A cet égard, il convient de noter ici que dans le mode de réalisation particulièrement simple qui est illustré sur la figure 2, le choix de la tension d'alimentation Vdd est important afin d'éviter également que, dans la phase de multiplication de tension, la tension de source S4 et par conséquent la tension du substrat BK2 devienne également supérieure à la tension du drain D2. A cet égard, une tension Vdd inférieure ou égale à 1,8 volts convient. En effet, si l'on fait abstraction des capacités parasites (coefficient (x et si l'on choisit des transistors T2 et T4 identiques ayant des tensions de seuil de l'ordre de 0,7 volt, on obtient à l'issue de la phase de multiplication de tension une tension source S4 et par conséquent une tension de substrat BK2 égale à 2 Vdd - 2VT (= 2,2 volts) pour une tension au drain D2 égale à Vdd, et par conséquent égale à 1,8 volts. En conséquence, la différence entre la tension de substrat et la tension de drain est égale à 0,4 volt, ce qui permet de maintenir la diode drain- substrat du transistor T2 polarisée en inverse. Le transistor T2 conserve là encore sa fonction d'isolement. Bien entendu, des tensions d'alimentation plus importantes pourraient également être utilisées à condition, soit de diminuer la valeur de la tension d'entrée à laborne B2 du condensateur ou encore d'augmenter la tension au drain D2 par l'adjonction de composants supplémentaires. L'homme du métier saura choisir parmi toutes ces possibilités pour obtenir le résultat recherché, c'est-à-dire le maintien de la diode drain-substrat bloquée, en fonction de l'application envisagée. A titre indicatif, le dispositif illustré, sur la figure 2, fonctionne également en technologie 0,25 nùcron (Vdd volts). En effet, si l'on tient compte des capacités parasites x la tension de source S4 atteint la valeur 3,1 volts (Vdd (l + cc) - 2 VT avec VT volt), tandis que la tension au drain D2 reste égale à 2,5 volts. Lors de la phase de décharge du condensateur de pompage CP, les transistors T3 et T5 sont rendus passants. De ce fait et puisque le noeud BI est chargé par le condensateur de pompage CP, la tension de la source S4 et par conséquent la tension du substrat BK2 va diminuer plus rapidement que la tension au noeud B 1, et par conséquent plus rapidement que la tension de la source S2 du transistor T2. En conséquence, même lors de cette phase du cycle, le substrat BK2 reste celui des noeuds du transistor T2 ayant la tension la plus basse, et ayant par conséquent également dans cette fin du cycle une tension inférieure à la tension de substrat, ce qui permet de maintenir encore la diode source-substrat et la diode drain-substrat bloquées. Le mode de réalisation qui vient d'être décrit prévoyant l'utilisation d'un transistor T2 à canal N, n'est pas compatible avec une technologie dite "simple caisson" bien connue de l'homme du métier. On rappelle ici, à toutes fins utiles, que dans une technologie du type simple caisson, on réalise de façon classique, au sein du substrat général de la plaquette semi-conductrice au sein de laquelle est réalisé le circuit (substrat généralement de type P), un caisson N faisant office de substrat pour les transistors PMOS. Par contre, les transistors NMOS sont réalisés directement par implantation dans ce substrat général de la plaquette. Et, plus précisément, la prise de substrat du transistor NMOS est réalisée par un caisson P+ implanté dans ce substrat général. Or, la polarisation du substrat BK2 du transistor T2 comme indiqué précédemment, reviendrait à polariser tout le substrat de la plaquette de la même façon, ce qui peut n'être pas approprié pour d'autres transistors NMOS réalisés au sein de cette plaquette et relatifs à d'autres composants. C'est la raison pour laquelle, lorsque le transistor T2 est un transistor NMOS, il est nécessaire que celui-ci soit réalisé dans un caisson isolé du substrat général de la plaquette. Une réalisation dite "triple caisson", bien connue de l'homme du métier, et illustrée sur la figure 3, permet une réalisation de l'invention. Plus précisément, comme illustré sur cette figure 3, les transistors NMOS sont cettefois-ci réalisés au sein d'un autre caisson P (référencé BK), isolé latéralement du substrat général de la plaquette SUB par un caisson N et isolé verticalement du substrat SUB par une couche de silicium isolante ISN surmontant une autre couche de silicium N. Ainsi, il est aisément possible d'appliquer sur la prise de substrat PB une tension de substrat asservie sur la source du transistor NMOS sans pour cela polariser de la même façon le substrat général de la plaquette SUB. Bien entendu, tout ce qui vient d'être décrit ci-avant pour un transistor Tl à canal P et des transistors T2, T3, T4 et T5 à canal N, s'applique également à des transistors de type de conductivité opposée, c'est-à-dire à un transistor Tl à canal N et à des transistors T2, T3, T4 et T5 à canal P. L'homme du métier saura aisément modifier les paramètres du dispositif compte tenu de ces transistors. A titre indicatif, il convient de noter que, dans ce cas, l'asservissement du substrat du transistor T2 à sa source se traduira par une tension de source voisine de la tension de substrat mais constamment inférieure à cette tension de substrat. Un tel dispositif permet d'obtenir des tensions négatives plus importantes en valeur absolue qu'une tension négative d'alimentation. Par ailleurs, l'invention pourrait s'appliquer à une technologie plus "relâchée", par exemple 1,2 n-ticrons, utilisant une tension d'alimentation nominale de 5 volts pour autant de prévoir par exemple un pont diviseur conduisant à une tension Vdd à la borne BAl suffisamment faible et compatible avec le maintien des jonctions polarisées en inverse, par exemple une tension Vdd égale à 1,8 volts ou 2,5 volts. Ceci étant, l'invention trouve sa pleine efficacité à basse tension d'alimentation nominale, c'est-à-dire pour des technologies 0,18 micron et moins. REVENDICATIONS 1. Procédé de multiplication de tension, comportant une phase de charge dans laquelle on charge un condensateur (CP) à travers deux transitors de charge complémentaires (TI, T2) connectés en série à une première borne (B 1) du condensateur (CP), une phase de multiplication de tension dans laquelle on délivre à la deuxième borne (B2) du condensateur une tension d'entrée (Vdd) et on récupère à la première borne (BI) du condensateur une tension de sortie (Vout) augmentée par rapport à la tension d'entrée, et une phase de décharge du condensateur, caractérisé par le fait que pendant les trois phases on asservit le substrat (BK2) du transistor de charge (T2) directement connecté à la première borne (B 1) du condensateur, à la source (S2) de ce même transistor de charge (T2) tout en maintenant la jonction source-substrat et la jonction drain-substrat de ce transistor de charge (T2) polarisées en inverse. 2. Procédé selon la revendication 1, caractérisé par le fait qu'on maintient la jonction source-substrat de ce transistor de charge (T2) légèrement polarisée en inverse en appliquant entre la source et le substrat, une tension de polarisation au plus égale à une tension de seuil d'un transistor à effet de champ à grille isolée. 3. Procédé selon la revendication 1 ou 2, caractérisé par le fait qu'on maintient la jonction drain-substrat de ce transistor de charge polarisée en inverse en chargeant le condensateur avec une tension d'alimentation ffld) inférieure à un seuil prédéterminé, et en délivrant une tension d'entrée (Vdd) inférieure à un seuil prédétem-liné. 4. Procédé selon la revendication 1, 2 ou 3, caractérisé par le fait que ledit transistor de charge à substrat asservi (T2) est à canal N, et par le fait que pendant lesdites trois phases la tension de source reste légèrement supérieure à la tension de substrat de ce transistor. 5. Procédé selon la revendication 1, 2 ou 3, caractérisé par le fait que ledit transistor de charge à substrat asservi (T2) est à canal P, et par le fait que pendant lesdites trois phases la tension de source reste légèrement inférieure à la tension de substrat de ce transistor. 6. Dispositif multiplicateur de tension, comprenant une entrée (BE) pour recevoir une tension d'entrée ffld), une sortie (BS) pour délivrer une tension de sortie (Vout) augmentée par rapport à la tension d'entrée, un condensateur (CP) possédant une première borne (B 1) connectée à la sortie (B S) et une deuxième borne (B 2) connectée à l'entrée (BE), un premier transistor de charge (Tl) connecté à une première borne d'alimentation (BA 1), un deuxième transistor de charge (T2) connecté à la première borne (B 1) du condensateur (CP), ces deux transistors de charge étant complémentaires et connectés en série, et un transistor de décharge (T3) connecté entre ladite première borne (B 1) du condensateur et une deuxième borne d'alimentation (BA2), caractérisé par le fait qu'il comprend en outre des moyens d'asservissement (T4, T5) aptes à asservir le substrat du deuxième transistor de charge (T2) à sa source, tout en maintenant la jonction source-substrat et la jonction drain-substrat de ce deuxième transistor (T2) polarisées en inverse. 7. Dispositif selon la revendication 6, caractérisé par le fait que les moyens d'asservissement comportent d'une part un premier transistor auxiliaire à effet de champ à grille isolée (T4) connecté entre la première borne (B 1) du condensateur (CP) et le substrat (BK2) du deuxième transistor de charge (T2), la grille (G4) de ce premier transistor auxiliaire étant également reliée à la première borne (B 1) du condensateur, et d'autre part un deuxième transistor auxiliaire à effet de champ à grille isolée (T5) connecté entre ladite deuxième borne d'alimentation (BA2) et le substrat (BK2) du deuxième transistor de charge (T2), la grille (G:5) de ce deuxième transistor auxiliaire (T5) étant reliée à la grille (G3) du transistor de décharge (T3). 8. Dispositif selon la revendication 7, caractérisé par le fait que la tension d'alimentation (Vdd) délivrée à l'une (BAl) des bornes d'alimentation est inférieure à un seuil prédéterminé, et par le fait que la tension d'entrée (Vdd) est égale à la tension d'alimentation. 9. Dispositif selon la revendication 6, 7 ou 8, caractérisé par le fait que le deuxième transistor de charge (T2) est disposé dans un caisson semi-conducteur distinct du substrat au sein duquel est réalisé ledit dispositif. 10. Dispositif selon l'une des revendications 6 à 9, caractérisé par le fait que le deuxième transistor de charge (T2) est un transistor à canal N réalisé selon une technologie à triple caisson.