FR 2786292 A1 20000526 FR 9815023 A 19981124 SYSTEME DE TEST ET DE PERSONNALISATION DE CIRCUITS INTEGRES La présente invention concerne un système de test et de personnalisation de circuits intégrés, notamment de circuits intégrés pour cartes à puce. La présente invention concerne plus particulièrement un système de test comprenant une station de test et de personnalisation de circuits intégrés et un centralisateur de données de test et de personnalisation. La fabrication de cartes à puce et de façon plus générale la fabrication d'objets portatifs comportant une puce électronique est un processus complexe comprenant diverses étapes, parmi lesquelles on distingue : -une étape de fabrication collective de circuits intégrés sur une plaquette mère de silicium ("wafer"), -une étape de test électrique des circuits intégrés, -une première étape de personnalisation des circuits intégrés, -une étape de découpe de la plaquette de silicium, -une étape d'insertion sur un support des circuits intégrés individualisés, appelée étape d'encartage dans le cas de cartes à puce, -une deuxième étape de personnalisation des circuits intégrés, -éventuellement, une troisième et dernière étape de personnalisation des circuits intégrés, réalisée par le client (donneur d'ordre) avant la mise sur le marché des objets portatifs électroniques. A la sortie de la chaîne de fabrication, les étapes de test et de première personnalisation des circuits intégrés sont réalisées simultanément, au moyen d'un système de test et de personnalisation du type représenté sur la figure 1, comprenant une station de test TST1 connectée par l'intermédiaire d'un réseau informatique NTWK à un centralisateur TCT de données de test et de personnalisation. Un objectif général de la présente invention est de perfectionner un tel système, dont on rappellera la structure et le fonctionnement avant d'en décrire les inconvénients. De façon classique, la station de test TST1 comprend une unité centrale CPU1 et un processeur de test TPR. Le processeur TPR est connecté à une pluralité de circuits intégrés IC présents sur une plaquette de silicium, par l'intermédiaire d'une carte à pointes PCB et d'un circuit d'interface WFG assurant la mise en forme des signaux électriques appliqués aux circuits intégrés. Sur la figure 1, un seul circuit intégré IC est représenté pour des raisons de simplicité. On voit que le circuit intégré IC comprend une unité centrale ICPU, une mémoire vive RAM, une mémoire morte ROM (programmée au stade de la fabrication) et une mémoire EEPROM programmable et effaçable électriquement. L'unité centrale CPU1, connectée au réseau, est équipée d'une unité HDl de stockage de données dans laquelle est enregistré un programme de test TPGa, et d'une mémoire MEM de type RAM pouvant tre lue par le processeur de test TPR, dans laquelle sont chargées des données d'application DTa. Par ailleurs, le processeur de test TPR est équipé d'une mémoire programme VMEM dans laquelle se trouve un programme de test VPGa, composé de vecteurs de test et formant le système d'exploitation ("Operating System") du processeur de test. Le programme VPGa est extrait du programme TPGa par l'unité CPU1 et est chargé par cette dernière dans la mémoire VMEM. Le programme TPGa et les données DTa sont fournis par le centralisateur TCT, via le réseau, sur réception d'une requte de l'unité CPU1 spécifiant l'application et le type de circuit intégré devant tre testé et personnalisé. Par "application", on désigne la destination finale des circuits intégrés IC, c'est-à-dire l'usage auquel ils sont destinés. Les données DTa sont par exemple des séquences de programme, des variables, des codes... spécifiques à l'application visée, devant tre chargés dans la mémoire EEPROM des circuits intégrés. Du côté du centralisateur TCT, on trouve ainsi une unité centrale CPU2 connectée au réseau, et des unités de stockage HD2, HD3 comprenant respectivement un ensemble DT de données d'application DTa, et un ensemble TPG de programmes de test TPGa. L'étape de première personnalisation des circuits intégrés citée plus haut est réalisée par le processeur TPR parallèlement au test électrique des circuits intégrés. Cette étape consiste à enregistrer dans la mémoire EEPROM de chaque circuit intégré : -les données d'application DTa, communes à tous les circuits intégrés d'un mme lot, un lot représentant généralement une ou plusieurs plaquettes de silicium, soit plusieurs centaines ou milliers de circuits intégrés destinés à la mme application, -une donnée de personnalisation PDk, par exemple une donnée aléatoire ou un numéro de série calculé à partir de divers paramètres comme la date et l'heure du test, le numéro de série du lot, le numéro de la station de test, un numéro de circuit intégré... -un code de personnalisation PCkdu type PCk = FPKa (PDk), obtenu par codage de la donnée de personnalisation PDk au moyen d'une fonction FpKa de cryptographie utilisant comme clé de cryptographie une clé PKa dite"clé de personnalisation". De façon classique, les données de personnalisation PDk sont délivrées par le processeur de test TPR alors que le calcul du code PCk, pour chaque donnée de personnalisation PDk, est assuré par un convertisseur BBX fourni par le client, comprenant des fonctions de cryptographie. Il s'agit généralement d'un micro-ordinateur sans écran ni clavier connecté à l'unité CPU1 par une liaison série SL. Le convertisseur BBX est connecté à un lecteur RD de carte à puce dans lequel est introduit une carte CRDa choisie, en fonction de l'application visée, parmi un ensemble de cartes CRDi fournies par le client. La carte CRDa comprend une clé de personnalisation PKa et peut également comprendre tout ou partie des fonctions de cryptographie utilisées par le convertisseur BBX. Ainsi, l'étape de personnalisation proprement dite est précédée d'une étape préparatoire au cours de laquelle le processeur TPR délivre N données de personnalisation PDk pour N circuits intégrés IC présents sur une plaquette de silicium,"k"étant un indice allant de 1 à N. Les données PDk sont chargées dans la mémoire MEM puis sont lues par l'unité CPU1 qui les envoie au convertisseur BBX en spécifiant l'application visée pour le lot de circuits intégrés à personnaliser. Le convertisseur BBX calcule les codes PCk et les renvoie à l'unité CPU1 qui les enregistre dans la mémoire MEM. Au terme de l'étape préparatoire, la mémoire MEM comprend les données d'application DTa et une table comprenant N couples PDk/PCk de données PDk et de codes PCk. Le processeur TPR peut alors commencer à tester les circuits intégrés, et charge dans la mémoire EEPROM de chaque circuit intégré testé les données communes DTa, une donnée de personnalisation PDket le code correspondant PCk. Comme on l'a évoqué plus haut, un tel système de test et de personnalisation présente divers inconvénients. D'une part, en raison des importants volumes de fabrication de circuits intégrés, il est habituel qu'un grand nombre de stations de test TST1, TST2, TST3... TSTn soit connecté au mme réseau. Bien que ces stations soient disposées dans des locaux à accès contrôlé, de nombreuses personnes sont amenées à les utiliser et l'on peut considérer que les conditions de sécurité ne sont pas optimales. Notamment, les données d'application DTa, les données de personnalisation PDk et les codes de personnalisation PCk stockés provisoirement dans la mémoire MEM sont des données confidentielles exposées à un risque de piratage informatique par violation de l'intégrité de l'unité CPU depuis le réseau. Ainsi, un premier objectif de la présente invention est d'améliorer la sécurité d'une station de test connectée à un réseau informatique. D'autre part, le calcul des codes de personnalisation PCk par un convertisseur fourni par le client est un aspect peu pratique des systèmes de test et de personnalisation classiques, qui nécessitent autant de convertisseurs que de stations de test et autant de convertisseurs par station de test que de clients, ce qui représente un parc important de convertisseurs et implique divers problèmes de maintenance. De plus, une plaquette de silicium comprenant plusieurs centaines de circuits intégrés, le calcul d'un nombre élevé de codes de personnalisation par le convertisseur nécessite généralement un temps assez long, de l'ordre de plusieurs minutes, soit une attente non négligeable avant d'engager l'opération de test et de personnalisation proprement dite. Ainsi, un autre objectif de la présente invention est de prévoir un système de test et de personnalisation de circuits intégrés qui soit plus simple et plus rationnel que les systèmes connus tout en étant plus rapide et plus sûr. Ces objectifs sont atteints par la prévision d'une station de test et de personnalisation comprenant une unité centrale susceptible d'tre connectée par l'intermédiaire d'un réseau informatique à un centralisateur de données, un processeur de test et de personnalisation de circuits intégrés agencé pour enregistrer dans au moins un circuit intégré une donnée de personnalisation et un code de personnalisation, le code de personnalisation étant fonction de la donnée de personnalisation et d'une clé de personnalisation, une mémoire accessible en lecture au processeur de test et inaccessible en lecture à l'unité centrale, des moyens pour décoder, au moyen d'une clé de décodage inaccessible à l'unité centrale, au moins une clé de personnalisation reçue sous une forme codée par l'intermédiaire du réseau, des moyens de stockage de la clé de personnalisation, inaccessibles en lecture à l'unité centrale, des moyens pour coder au moyen de la clé de personnalisation une donnée de personnalisation, et délivrer un code de personnalisation inaccessible à l'unité centrale, et des moyens pour enregistrer le code de personnalisation dans la mémoire. Selon un mode de réalisation, le processeur de test est agencé pour enregistrer dans un circuit intégré des données d'application reçues par l'intermédiaire du réseau, et la station comprend des moyens pour décoder, au moyen d'une clé de décodage inaccessible à l'unité centrale, des données d'application reçues sous une forme codée, et enregistrer les données d'application dans la mémoire, la sortie des moyens pour décoder les données d'application étant inaccessible à l'unité centrale. Selon un mode de réalisation, la station comprend des moyens pour délivrer une clé de session destinée à tre utilisée comme clé de codage de données envoyées à la station, et des moyens pour envoyer la clé de session sur le réseau. Selon un mode de réalisation, la clé de session est une clé privée et la station comprend des moyens pour coder la clé de session au moyen d'une clé d'ouverture de session, et envoyer la clé de session codée sur le réseau, et des moyens de stockage de la clé de session inaccessibles en lecture à l'unité centrale. Selon un mode de réalisation, la station comprend une mémoire de clés inaccessible à l'unité centrale, comprenant une pluralité de clés d'ouverture de session préenregistrées, des moyens pour sélectionner et lire une clé d'ouverture de session dans la mémoire de clés en fonction d'un paramètre de sélection, et des moyens pour envoyer sur le réseau le paramètre de sélection de la clé d'ouverture de session. La présente invention concerne également un centralisateur de données de test et de personnalisation de circuits intégrés, comprenant une unité centrale susceptible d'tre connectée par l'intermédiaire d'un réseau informatique à au moins une station de test et de personnalisation de circuits intégrés, des moyens pour lire sur un support de données au moins une clé de personnalisation de circuits intégrés, et des moyens de stockage de la clé de personnalisation. Selon un mode de réalisation, le centralisateur comprend des moyens pour coder une clé de personnalisation au moyen d'une clé de session et envoyer la clé de personnalisation codée sur le réseau. Selon un mode de réalisation, la clé de session est une clé privée et le centralisateur comprend des moyens de stockage de la clé de session inaccessibles en lecture à l'unité centrale. Selon un mode de réalisation, le centralisateur comprend une première mémoire de clés inaccessible à l'unité centrale, des moyens pour enregistrer dans la première mémoire de clés une pluralité de clés de personnalisation de circuits intégrés délivrée par les moyens de lecture d'un support de données, des moyens pour sélectionner et lire une clé de personnalisation dans la première mémoire. Selon un mode de réalisation, le centralisateur comprend une deuxième mémoire de clés inaccessible à l'unité centrale, comprenant une pluralité de clés d'ouverture de session préenregistrées, des moyens pour sélectionner et lire une clé d'ouverture de session dans la deuxième mémoire de clés en fonction d'un paramètre de sélection, et des moyens pour décoder, au moyen d'une clé d'ouverture de session, une clé de session reçue sous une forme codée par l'unité centrale. Ces caractéristiques et les avantages de la présente invention seront exposés plus en détail dans la description suivante d'un système de test comprenant une station de test et un centralisateur de données selon l'invention, en relation avec les figures jointes parmi lesquelles : -la figure 1 précédemment décrite représente sous forme de blocs l'architecture générale d'un système de test classique, -la figure 2 représente sous forme de blocs l'architecture d'un système de test selon l'invention, comprenant un centralisateur de données et une station de test et de personnalisation, -la figure 3 représente à titre non limitatif un exemple de réalisation de deux circuits représentés sous forme de bloc en figure 2, et -la figure 4 représente à titre non limitatif un exemple de réalisation de deux autres circuits représentés sous forme de bloc en figure 2. La figure 2 représente l'architecture générale d'un système de test et de personnalisation selon l'invention, comprenant une station de test sécurisée STST reliée par un réseau informatique NTWK à un centralisateur sécurisé STCT. On retrouve dans la station STST des éléments déjà décrits au préambule, désignés par les mmes références, à savoir une unité centrale CPU1, une unité HD1 de stockage d'un programme de test TPGa fourni par le centralisateur STCT, un processeur de test TPR, une mémoire programme VMEM dans laquelle sont chargés des vecteurs de test VPGa, une interface électrique WFG et une carte à pointes PCB permettant d'accéder à des circuits intégrés IC présents sur une plaquette de silicium. De mme, on retrouve dans le centralisateur STCT une unité centrale CPU2, une unité HD2 de stockage d'un ensemble DT de données d'application DTa, et une unité HD3 de stockage d'un ensemble TPG de programmes de test TPGa. Selon l'invention, la station STST comprend une mémoire sécurisée SMEM de type RAM, inaccessible en lecture à l'unité CPU1 mais accessible en lecture au processeur TPR. Cette mémoire SMEM est accessible en écriture au processeur TPR par l'intermédiaire d'un circuit tampon BUF1 comprenant un circuit codeur CD1 de type cryptographique, utilisant comme clé de cryptographie la clé de personnalisation PKa déjà décrite au préambule, stockée dans un registre KREG1 inaccessible à l'unité CPUl. Le codeur CDl est par exemple un circuit de cryptographie à clé privée du type"3DES", apte à transformer une donnée de personnalisation PDk délivrée par le processeur TPR en un code de personnalisation PCk du type : PCk = FpKa (PDk) A la sortie du codeur CD1, le code PCk est enregistré dans la mémoire SMEM et peut ensuite tre lu par le processeur TPR. Le codeur CD1 remplace ainsi avantageusement les convertisseurs classiques connectés à l'unité CPU1 par une liaison série, qui nécessitent, avant le démarrage du processus de test et de personnalisation, l'élaboration d'une table contenant des données de personnalisation PDket des codes de personnalisation PCk. De plus, l'agencement du codeur CD1 à l'entrée de la mémoire SMEM permet la détermination en temps réel d'un code de personnalisation PCk, pendant le test d'un circuit intégré. Ainsi, selon un mode de réalisation préféré de l'invention, le processeur TPR envoie au codeur CD1 une donnée PDk de personnalisation d'un circuit intégré au moment où le circuit intégré va tre testé, lit le code PCk correspondant dans la mémoire SMEM lorsque le test du circuit intégré est terminé, et enregistre la donnée PDk et le code PCk dans le circuit intégré avant de commencer le test du circuit intégré suivant. Si plusieurs circuits intégrés sont testés simultanément, le processeur TPR envoie plusieurs données de personnalisation les unes après les autres au codeur CD1,-pendant le test des circuits intégrés. Grâce à ce mode de fonctionnement en temps réel, le temps d'élaboration des codes de personnalisation PCk recouvre les périodes de test et n'entraîne aucune attente ni perte de temps. Ainsi, en pratique, l'utilisation d'un codeur 3DES présentant un temps de calcul de l'ordre de 50 à 80 ms permet de tester 24 circuits intégrés simultanément tout en calculant 24 codes de personnalisation PCk. De plus, les codes PCk stockés temporairement dans la mémoire SMEM sont inaccessibles à l'unité CPUl, de sorte qu'une violation de l'unité CPU1 depuis le réseau ne peut permettre d'accéder à ces codes. Par ailleurs, selon un aspect optionnel mais avantageux de la présente invention, la clé de personnalisation PKa est envoyée par le centralisateur STCT sous une forme codée par une clé de session RK, au lieu d'etre fournie par un lecteur de carte à puce comme dans l'art antérieur (Cf. fig. 1). Par"clé de session"RK, on désigne ici une clé de cryptographie détenue par la station STST et le centralisateur STCT, permettant de transférer des données sur le réseau de façon sécurisée au cours d'une session, c'est-à-dire une connexion informatique entre les deux éléments. Ainsi, selon cet aspect de l'invention, le circuit BUF1 comprend un circuit de décodage DCD2, par exemple un décodeur"3DES", utilisant comme clé de décodage la clé de session RK stockée dans un registre KREG2 inaccessible à l'unité CPU1. L'unité CPU1 reçoit via le réseau la clé de personnalisation PKa sous la forme codée suivante : et transfère la clé PKa codée à l'entrée du décodeur DCD2, dont la sortie est connectée à l'entrée du registre KREG1. La clé PKa, une fois décodée, est stockée dans le registre KREG1. Par ailleurs, selon encore un autre aspect optionnel mais avantageux de la présente invention, les données d'application DTa envoyées par le centralisateur STCT sont codées au moyen de la clé de session RK, et sont enregistrées dans la mémoire SMEM au lieu d'etre enregistrées dans une mémoire accessible à l'unité CPU1. Dans ce cas, l'unité CPU1 envoie les données DTa codées à l'entrée du décodeur DCD2 et la sortie du décodeur DCD2 est appliquée à l'entrée de la mémoire SMEM, pour l'enregistrement des données DTa décodées. Ainsi, ici, la mémoire SMEM est utilisée à la fois comme tampon de données pour le stockage temporaire des codes de personnalisation PCk, et comme moyen de transfert de données DTa entre l'unité CPU1 et le processeur TPR. La figure 3 représente à titre non limitatif un exemple de réalisation du circuit tampon BUF1 mettant en oeuvre les trois aspects de l'invention décrits ci-dessus. Le circuit BUF1 comporte une entrée de données INDT et une entrée de commande INCMD connectées à l'unité CPU1 et au processeur TPR. Le chemin de données à l'intérieur du circuit BUF1 est contrôlé par des interrupteurs Il, 12, I3 du type multiplexeur ou démultiplexeur, ayant une entrée E et deux sorties Sl, S2 ou deux entrées El, E2 et une sortie S. Les divers éléments du circuit BUF1 sont pilotés par un séquenceur SEQ1 synchronisé par un signal d'horloge H, recevant des commandes CMD par l'intermédiaire de l'entrée INCMD. Ces commandes, du type [CoP, ADR], comprennent un code opération Cop et une adresse ADR. Le séquenceur délivre un signal SI de commande des interrupteurs, un signal SEL de sélection de la mémoire SMEM ou d'un registre KREG1, KREG2, un signal R/W de lecture/écriture de la mémoire SMEM ou d'écriture d'un registre KREG1, KREG2, ainsi qu'une adresse d'écriture ou de lecture ADR. Les interrupteurs Il à I3 sont agencés pour assurer les connexions suivantes : -la connexion de l'entrée INDT à l'entrée du codeur CD1 et la connexion de la sortie du codeur CD1 à l'entrée de la mémoire SMEM, pour la transformation d'une donnée PDk en un code PCk et l'enregistrement de ce dernier dans la mémoire SMEM, -la connexion de l'entrée INDT à l'entrée du décodeur DCD2 et la connexion de la sortie du décodeur DCD2 à l'entrée du registre KREG1, pour le décodage et le stockage de la clé de personnalisation PKa, -la connexion de l'entrée INDT à l'entrée du décodeur DCD2 et la connexion de la sortie du décodeur DCD2 à l'entrée de la mémoire SMEM, pour le décodage et le stockage des données DTa. Par ailleurs, comme illustré par la figure 2, le centralisateur STCT est équipé d'un lecteur RD de carte à puce du type agencé dans l'art antérieur à proximité des stations de test (Cf. fig. 1). Selon l'invention, on insère successivement dans le lecteur RD diverses cartes CRD fournies par un ou plusieurs clients, contenant chacune une clé de personnalisation PKi. Les clés de personnalisation PKi délivrées par les cartes CRDi sont stockées dans une mémoire de clés KMEM inaccessible en lecture à l'unité CPU2. La mémoire KMEM est agencée dans un circuit tampon BUF2 comportant un codeur CD10 utilisant comme clé de cryptographie la clé de session RK mentionnée plus haut, stockée dans un registre KREG10. La sortie de la mémoire KMEM est envoyée à l'entrée du codeur CD10, et la sortie du codeur CD10 forme la sortie du circuit BUF2. Ainsi, selon l'invention, une pluralité de clés de personnalisation PKi est stockée dans la mémoire KMEM. Lorsqu'une station de test souhaite disposer d'une clé particulière PKa pour la personnalisation d'un lot de circuits intégrés, la clé PKa demandée est sélectionnée par l'unité CPU1 dans la mémoire KMEM. L'unité CPU1 reçoit la clé PKa par l'intermédiaire du codeur CD10, c'est-à-dire sous une forme codée par la clé de session RK, et l'envoie sur le réseau sous cette forme. Au niveau de la station de test, la clé PKa est décodée par le circuit BUF1 selon l'invention, comme décrit plus haut. Ainsi, un espionnage du réseau ou une violation de l'unité CPU2 ne peut permettre d'accéder à la clé de personnalisation PKa, ainsi qu'aux autres clés PKi stockées dans la mémoire KMEM. De plus, des clés de personnalisation PKi peuvent tre envoyées à un nombre illimité de stations de test connectées au centralisateur via le réseau. En définitive, un tel agencement du lecteur RD en combinaison avec la suppression des convertisseurs classiques au niveau des stations de test simplifie considérablement le système selon l'invention, et résout les problèmes de maintenance rencontrés dans l'art antérieur tout en offrant une sécurité optimale contre une éventuelle tentative de violation du système. Par ailleurs, de façon optionnelle mais avantageuse, les données d'application DTa sélectionnées dans l'unité HD2 sont également envoyées à l'unité CPU2 par l'intermédiaire du codeur CD10, et transitent sur le réseau de façon sécurisée. La figure 4 illustre à titre non limitatif un exemple de réalisation du circuit BUF2, dans lequel les clés de personnalisation PKi délivrées par le lecteur RD sont stockées dans la mémoire KMEM sous une forme codée, pour des raisons de sécurité. Le circuit BUF2 comprend une entrée de données INDT1 connectée au lecteur RD, non accessible à l'unité CPU2, une entrée hardware de données INHR non accessible à l'unité CPU2, une entrée de données INDT2 connectée à l'unité HD2 et à l'unité CPU2, une sortie OUT connectée à l'unité CPU2 et une entrée de commande INCMD également connectée à l'unité CPU2. Le circuit BUF2 comprend également un codeur CD11 et un décodeur DCD12 utilisant comme clé de codage ou de décodage une clé maître MK1 stockée dans un registre KREG11, accessible en écriture par l'entrée INHR. Le chemin de données à l'intérieur du circuit BUF2 est contrôlé par divers interrupteurs multiplexeurs ou démultiplexeurs I10 à 115. Les divers éléments du circuit BUF2 sont pilotés par un séquenceur SEQ2, recevant de l'unité CPU2 un signal d'horloge H et des commandes CMD du type [Cop, ADR], comprenant un code opération et une adresse. Le séquenceur SEQ2 délivre un signal SEL de sélection de l'un des registres KREG10, KREG11 ou de la mémoire KMEM, un signal R/W d'écriture des registres KREG10, KREG11 ou de lecture/écriture de la mémoire KMEM, un signal SI de commande des interrupteurs I10 à 115, et une adresse ADR de lecture ou d'écriture. Les interrupteurs I10 à 115 sont agencés pour assurer les connexions suivantes : -la connexion de l'entrée INDT1 à l'entrée du codeur CD11 et la connexion de la sortie du codeur CD11 à l'entrée de la mémoire KMEM, pour le codage des clés de personnalisation PKi délivrées par le lecteur RD et leur chargement dans la mémoire KMEM, -la connexion de la sortie de la mémoire KMEM à l'entrée du décodeur DCD12 et la connexion de la sortie du décodeur DCD12 à l'entrée du codeur CD10, pour la lecture d'une clé PKa codée par la clé MK1 à une adresse ADRa de la mémoire KMEM donnée par une commande CMD, le décodage de la clé PKa et son codage au moyen de la clé RK avant son envoi sur le réseau par l'intermédiaire de l'unité CPU2, et -la connexion de l'entrée INDT2 à l'entrée du codeur CD10, pour le codage au moyen de la clé RK des données d'application DTa délivrées par l'unité HD2, avant leur envoi sur le réseau par l'unité CPU2. On décrira maintenant une méthode selon l'invention permettant à la station STST et au centralisateur STCT d'utiliser une clé de session commune RK, de valeur aléatoire, renouvelée à chaque nouvelle session. Selon l'invention, la station STST comprend un circuit d'initialisation de session INIT1 agencé pour générer une clé de session RK et délivrer cette clé sous une forme codée. L'unité CPU1 est agencée pour envoyer la clé de session RK codée au centralisateur, et le centralisateur STCT comprend un circuit d'initialisation INIT2 agencé pour décoder la clé de session RK et la placer dans le registre KREG10. Le circuit INIT1, représenté sur la figure 3, est piloté par le séquenceur SEQ1 du circuit BUF1 et comprend une entrée hardware INHR, une sortie OUT connectée à l'unité CPUl, une mémoire IMEM1 de type EEPROM, des codeurs CD3 et CD5 et un décodeur DCD4. Le codeur CD3 et le décodeur DCD4 reçoivent une clé de codage ou de décodage stockée dans un registre KREG3, et le codeur CD5 reçoit une clé de codage stockée dans un registre KREG4. Le circuit INIT1 comprend également un générateur de clé aléatoire RGEN, dont la sortie est connectée aux entrées du registre KREG2 et du codeur CD5. L'entrée INHR est connectée aux entrées du registre KREG3 et du codeur CD3. La sortie du codeur CD3 est connectée à l'entrée de la mémoire IMEM1 dont la sortie est connectée à l'entrée du décodeur DCD4. La sortie du décodeur DCD4 est appliquée à l'entrée du registre KREG4. La sortie du codeur CD5 forme la sortie OUT du circuit INIT1. Avant d'tre mis en service, le circuit INIT1 est préalablement configuré depuis son entrée INHR, qui n'est pas accessible à l'unité CPU1. Cette étape consiste à charger dans le registre KREG3 une clé maître MK2, et à enregistrer dans la mémoire IMEM1, par l'intermédiaire du codeur CD3, une table de clés d'initialisation de session IKj comprenant par exemple"m"clés,"j"étant un indice allant de 1 à m. Les clés IKj sont ainsi stockées sous une forme codée par la clé maître MK2, ceci pour des raisons de sécurité. Lorsque l'unité CPU1 décide d'établir une communication avec le centralisateur STCT, par exemple pour demander 1'envoi d'un programme de test TPGa, de données d'application DTa et d'une clé de personnalisation PKa, l'unité CPU1 choisit de façon aléatoire une valeur"x" comprise entre 1 et m, et applique au séquenceur SEQ1 une commande du type [CINIT, ADRx], qui signifie :"initialiser une session avec une clé IKj=x d'adresse ADRx présente dans la mémoire IMEM1". Le séquenceur SEQ1 sélectionne alors la clé IKX dans la mémoire IMEM1, décode la clé IKX au moyen du décodeur DCD4 et la stocke dans le registre KREG4. Ensuite, le séquenceur SEQ1 active le générateur aléatoire RGEN qui délivre une clé de session RK. La clé RK est, d'une part, stockée dans le registre KREG2 du circuit BUF1 et, d'autre part, codée par le codeur CD5 au moyen de la clé d'ouverture de session IKx. La clé de session codée FIKX (RK) se retrouve sur la sortie OUT du circuit INIT1 et est lue par l'unité CPU1. L'unité CPU1 envoie au centralisateur STCT un message d'initialisation de session IMESS du type : IMESS = [INIT, FiKx (RK), ADRx] comprenant une demande d'initialisation de session INIT, la clé de session RK codée ainsi que l'adresse ADDx ou le paramètre"x"équivalent donnant le rang de la clé d'initialisation IKx dans la mémoire IMEM1. On voit maintenant en se référant à la figure 4 que le circuit INIT2 du centralisateur STCT comprend une mémoire IMEM2 semblable à la mémoire IMEM1, ainsi qu'un décodeur DCD13 recevant une clé de décodage contenue dans un registre KREG12. Avant la mise en service du circuit INIT2, la mémoire IMEM2 est configurée au moyen de l'entrée INHR du circuit BUF2. Des clés IKj d'initialisation de session, identiques aux clés IKj du circuit INIT1, sont envoyées sur l'entrée du codeur COD11 par l'intermédiaire de l'interrupteur Ill. La sortie du codeur CD11 est appliquée à l'entrée de la mémoire IMEM2 par l'intermédiaire de l'interrupteur I12. Au terme de l'opération, la mémoire IMEM2 contient la table de clés de session IKj déjà décrite, les clés IKj étant ici codées par la clé maître MK1. Ainsi, lorsque l'unité CPU2 reçoit le message IMESS, elle envoie sur l'entrée INDT2 du circuit BUF2 la clé de session codée FIKX (RK) et applique au séquenceur SEQ2 une commande CMD du type [CINIT, ADRx], qui signifie :"décoder la valeur présentée sur l'entrée INDT au moyen de la clé IKX de rang x". Le séquenceur sélectionne alors la clé codée IKx dans la mémoire IMEM2, connecte la sortie de la mémoire IMEM2 à l'entrée du décodeur DCD12 au moyen de l'interrupteur 113, connecte la sortie du décodeur DCD12 à l'entrée du registre KREG12 au moyen de l'interrupteur 114, et connecte l'entrée INDT2 du circuit BUF2 à l'entrée du décodeur DCD13, par l'intermédiaire des interrupteurs I10, 115. La sortie du décodeur DCD12 délivre la clé IKx qui est stockée dans le registre KREG12 du décodeur DCD13. Le décodeur DCD13 décode la clé de session codée FiKx (RK). La clé RK est stockée dans le registre KREG10, pour le codage ultérieur de la clé de personnalisation PKa et des données d'application DTa. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes et modes de réalisation. Notamment, les codeurs ou décodeurs présents dans les circuits BUF1, BUF2, INIT1, INIT2 ont été présentés comme des éléments distincts pour faciliter la compréhension de l'invention. En pratique, il est envisageable de réaliser ces codeurs ou décodeurs au moyen d'un seul circuit codeur/décodeur agencé pour recevoir plusieurs clés de codage ou de décodage, sous réserve que les conditions de non-accessibilité des données à coder ou des clés de codage soient respectées. D'autre part, on a proposé dans ce qui précède d'utiliser des circuits de cryptographie à clé privée du type"3DES"qui présentent l'avantage d'tre rapides. Il entre toutefois dans le cadre de l'invention de prévoir d'autres circuits de cryptographie, notamment des circuits à clé publique de type RSA. Dans ce cas, le transfert de données sécurisées sur le réseau ne nécessite pas la prévision d'une clé de session RK connue de la station et du centralisateur. Ainsi, selon un mode de réalisation, la station de test génère sa propre clé privée PRVK et fournit au centralisateur une clé publique PUBK qui fait office de clé de session RK. La clé publique PUBK permet au centralisateur de coder les données qu'il envoi sur le réseau. Seule la station, qui connaît la clé privée PRVK, peut décoder ces données. La clé privée PRVK est délivrée par un bloc de calcul de type RSA pour tre stockée dans le registre KREG2 (figures 2 et 3) est n'est pas accessible à l'unité centrale ni à l'utilisateur de la station de test. Dans ce cas, la station et le centralisateur fonctionnent en maître-esclave, le centralisateur ne connaissant pas la clé privée PRVK. Par ailleurs, selon une variante, la clé publique PUBK est utilisée pour coder les clés de personnalisation PKi stockées dans la mémoire KMEM, et fait office de clé maître MK1. Selon encore une autre variante, les clés de personnalisation PKi sont délivrées directement par les cartes CRDi sous une forme codée par la clé publique PUBK. Dans ce cas, la clé publique est préalablement communiquée au client ou est définie par une convention à prévoir avec le client. REVENDICATIONS 1. Station de test (STST) et de personnalisation de circuits intégrés (IC), comprenant : -une unité centrale (CPUl) susceptible d'tre connectée par l'intermédiaire d'un réseau informatique (NTWK) à un centralisateur de données (STCT), -un processeur (TPR) de test et de personnalisation de circuits intégrés (IC), agencé pour enregistrer dans au moins un circuit intégré une donnée de personnalisation (PDk) et un code de personnalisation (PCk), le code de personnalisation étant fonction de la donnée de personnalisation et d'une clé de personnalisation (PKa), caractérisé en ce qu'elle comprend : -une mémoire (SMEM) accessible en lecture au processeur de test et inaccessible en lecture à l'unité centrale, -des moyens (DCD2, KREG2) pour décoder, au moyen d'une clé de décodage (RK, PRVK) inaccessible à l'unité centrale (CPUl), au moins une clé de personnalisation (PKa) reçue sous une forme codée par l'intermédiaire du réseau (NTWK), -des moyens (KREG1) de stockage de la clé de personnalisation (PKa), inaccessibles en lecture à l'unité centrale (CPUl), -des moyens (CD1) pour coder au moyen de la clé de personnalisation (PKa) une donnée de personnalisation (PDk), et délivrer un code de personnalisation (PCk) inaccessible à l'unité centrale (CPUl), et -des moyens (SEQ1) pour enregistrer le code de personnalisation (PCk) dans la mémoire (SMEM). 2. Station selon la revendication 1, dans laquelle le processeur de test (TPR) est agencé pour enregistrer dans un circuit intégré (IC) des données d'application (DTa) reçues par l'intermédiaire du réseau, caractérisée en ce qu'elle comprend des moyens (DCD2) pour décoder, au moyen d'une clé de décodage (RK, PRVK) inaccessible à l'unité centrale (CPUl), des données d'application (DTa) reçues sous une forme codée, et enregistrer les données d'application dans la mémoire (SMEM), la sortie des moyens pour décoder les données d'application (DTa) étant inaccessible à l'unité centrale (CPU1). 3. Station selon l'une des revendications 1 et 2, comprenant : -des moyens (RGEN) pour délivrer une clé de session (RK, PUBK) destinée à tre utilisée comme clé de codage de données envoyées à la station, et -des moyens (CPU1, IMEM1, KREG4, CD5) pour envoyer la clé de session sur le réseau. 4. Station selon la revendication 3, dans laquelle la clé de session est une clé privée (RK), caractérisée en ce qu'elle comprend : -des moyens (CPUl, IMEM1, KREG4, CD5) pour coder la clé de session (RK) au moyen d'une clé d'ouverture de session (IKx), et envoyer la clé de session codée sur le réseau, et -des moyens (KREG2) de stockage de la clé de session (RK) inaccessibles en lecture à l'unité centrale (CPUl). 5. Station selon la revendication 4, comprenant : -une mémoire de clés (IMEM1) inaccessible à l'unité centrale (CPUl), comprenant une pluralité de clés d'ouverture de session (IKj) préenregistrées, -des moyens (SEQ1) pour sélectionner et lire une clé d'ouverture de session (IKx) dans la mémoire de clés (IMEM1) en fonction d'un paramètre de sélection ("x"), et -des moyens (CPU1, IMESS) pour envoyer sur le réseau le paramètre de sélection de la clé d'ouverture de session. 6. Station selon la revendication 5, comprenant : -des moyens (KREG3, CD3) pour stocker lesdites clés d'ouverture de session (IKj) dans la mémoire de clés (IMEM1) sous une forme codée par une clé maître (MK2) inaccessible à l'unité centrale, et -des moyens (DCD4) pour décoder au moyen de la clé maître (MK2) une clé d'ouverture de session (IKx) lue dans la mémoire de clés (IMEM1). 7. Station selon l'une des revendications précédentes, dans laquelle les moyens (CD1) pour coder au moyen de la clé de personnalisation (PKa) et les moyens (DCD2) pour décoder au moyen d'une clé de décodage (RK, PRVK) inaccessible à l'unité centrale (CPU1) sont agencés dans un circuit tampon (BUF1) accessible en entrée à l'unité centrale (CPUl) et au processeur de test (TPR), la sortie du circuit tampon étant connectée à l'entrée de la mémoire (SMEM) et n'étant pas accessible à l'unité centrale. 8. Centralisateur (STCT) de données de test et de personnalisation de circuits intégrés (IC), comprenant une unité centrale (CPU2) susceptible d'etre connectée par l'intermédiaire d'un réseau informatique à au moins une station (STST) de test et de personnalisation de circuits intégrés, caractérisé en ce qu'il comprend des moyens (RD) pour lire sur un support de données (CRDi) au moins une clé (PKi, PKa) de personnalisation de circuits intégrés, et des moyens (KMEM) de stockage de la clé de personnalisation (PKi, PKa). 9. Centralisateur selon la revendication 8, comprenant des moyens (CD10, CPU2) pour coder une clé de personnalisation (PKa) au moyen d'une clé de session (RK, PUBK) et envoyer la clé de personnalisation codée sur le réseau. 10. Centralisateur selon la revendication 9, dans lequel ladite clé de session est une clé privée (RK), caractérisé en ce qu'il comprend des moyens (KREG10, INDT1) de stockage de la clé de session (RK) inaccessibles en lecture à l'unité centrale (CPU2) 11. Centralisateur selon l'une des revendications 9 et 10, comprenant des moyens (CD10) pour coder au moyen de la clé de session (RK, PUBK) des données d'application (DTa) destinées à tre enregistrées dans des circuits intégrés, et envoyer les données d'application codées sur le réseau. 12. Centralisateur selon l'une des revendications 8 à 11, comprenant : -une première mémoire de clés (KMEM) inaccessible à l'unité centrale (CPU2), -des moyens (CD11, I11, I12) pour enregistrer dans la première mémoire de clés une pluralité de clés (PKi) de personnalisation de circuits intégrés délivrée par lesdits moyens (RD) de lecture d'un support de données, -des moyens (SEQ2) pour sélectionner et lire une clé de personnalisation (PKa) dans la première mémoire. 13. Centralisateur selon la revendication 12, comprenant des moyens (CD11, KREG11) pour stocker lesdites clés de personnalisation (PKi) dans la première mémoire de clés (KMEM) sous une forme codée par une clé maître (MK1, PUBK). 14. Centralisateur selon la revendication 13, dans lequel la clé maître est une clé privée (MK1), caractérisé en ce qu'il comprend des moyens (DCD12) pour décoder au moyen de la clé maître (MK1) une clé de personnalisation (PKa) lue dans la première mémoire de clés (KMEM). 15. Centralisateur selon l'une des revendications 8 à 14, comprenant : -une deuxième mémoire de clés (IMEM2) inaccessible à l'unité centrale, comprenant une pluralité de clés d'ouverture de session (IKj) préenregistrées, -des moyens (SEQ2) pour sélectionner et lire une clé d'ouverture de session (IKX) dans la deuxième mémoire de clés (IMEM2) en fonction d'un paramètre de sélection ("x"), et -des moyens (KREG12, DCD13) pour décoder, au moyen d'une clé d'ouverture de session (IKx), une clé de session (RK) reçue sous une forme codée par l'unité centrale (CPU2). 16. Centralisateur selon la revendication 15, comprenant des moyens (KREG11, CD11) pour stocker lesdites clés d'ouverture de session (IKj) dans la deuxième mémoire de clés (IMEM2) sous une forme codée par une clé maitre (MK1) inaccessible à l'unité centrale (CPU2), et des moyens (KREG11, DCD12) pour décoder au moyen de la clé maître (MK1) une clé d'ouverture de session (IKx) lue dans la deuxième mémoire de clés (IMEM2). 17. Système de test comprenant au moins une station (STST) de test et de personnalisation de circuits intégrés selon l'une des revendications 1 à 7, et au moins un centralisateur (STCT) de données de test et de personnalisation selon l'une des revendications 8 à 16.