FR 2794277 A1 20001201 FR 9906736 A 19990525 MEMOIRE MORTE A FAIBLE CONSOMMATION La présente invention concerne une mémoire morte ou Rom dont la structure permet de réduire la consommation de puissance dynamique et statique. La figure 1 représente schématiquement une structure de mémoire ROM classique. Elle comprend une pluralité de cellules mémoire 10 disposées en rangées et colonnes. Les cellules 10 de chaque rangée sont sélectionnées par une ligne de mot respective W, et une cellule sélectionnée présente sa donnée sur une ligne de bit BL commune aux cellules de la même colonne. Un décodeur d'adresses, non représenté, commande les lignes de mot W en fonction de l'adresse de lecture présentée à la mémoire. Chaque ligne de bit BL est reliée à un potentiel d'alimentation haut Vdd par l'intermédiaire d'un transistor de précharge MP respectif, de type MOS à canal P. Tous les transistors de précharge MP sont commandés par une ligne de précharge commune P. Par ailleurs, les lignes de bit BL sont reliées à des amplificateurs de lecture 12. Généralement, les lignes de bit sont regroupées en plusieurs ensembles, chaque ensemble étant associé à un seul amplificateur de lecture 12 par l'intermédiaire d'un multiplexeur 14. Chaque multiplexeur 14 sélectionne la ligne de bit à relier à lamplificateur en fonction de l'adresse de lecture présentée à la mémoire. Comme cela est représenté, les cellules 10 programmées comprennent un transistor MOS à canal N MN connecté entre la ligne de bit correspondante et le potentiel d'alimentation bas, tandis que les cellules 10 non programmées ne comportent aucun transistor. Les transistors MU des cellules d'une même rangée sont tous commandés par la ligne de mot W correspondante. Généralement, les amplificateurs de lecture 12 sont des comparateurs qui comparent les sorties des multiplexeurs 14 correspondants à une valeur de référence Vref prélevée sur une ligne de bit de référence DBL. La ligne de bit de référence DBL correspond à une colonne dont toutes les cellules sont programmées. Com-ae une ligne de bit normale, la ligne de bit de référence DBL est reliée au potentiel haut Vdd par un transistor de précharge MP commandé de la même manière que tous les autres transistors de précharge MP. Les éléments constituant la colonne de référence sont choisis pour que la ligne de bit de référence DEL se décharge plus lentement, lors d'une lecture, qu'une ligne de bit BL normale. Pour cela, par exemple, les transistors constituant les cellules de la colonne de référence sont plus petits, ou moins conducteurs, que les transistors des cellules constituant les colonnes normales. Comme cela est illustré à gauche de la f igure 1, la ligne de précharge P est commandée en phase avec la ligne de mot W sélectionnée par le décodeur d'adresses. Lorsque les lignes P et W sont à l'état bas, la rangée n'est pas sélectionnée et toutes les lignes de bit BL et DBL sont tirées au potentiel Vdd par les transistors MP. Lorsque les lignes P et W passent à 1 1 état haut, les transistors de précharge P sont bloqués tandis que les transistors MN de la rangée sélectionnée sont rendus passants et déchargent leurs lignes de bit BL et DBL respectives. La ligne de bit de référence DBL se décharge plus lentement qu'une ligne de bit normale. Ainsi, 1 1 écart de niveau entre la ligne de bit de référence et une ligne de bit normale en cours de décharge s'accroît et atteint une valeur suffisante pour basculer un amplif icateur de lecture 12 à un état haut. L 1 écart de niveau entre la ligne de bit de référence DBL et une ligne de bit BL qui n'est pas déchargée s'accroît en sens inverse et atteint une valeur provoquant le basculement d'un amplificateur de lecture à un état bas. Un inconvénient de la mémoire morte de la f igure 1 est que, à chaque cycle de lecture, les lignes de bit subissent d'importantes variations de charge. En effet, elles sont initialement chargées à Vdd pour être déchargées jusqu'à une valeur pratiquement nulle. Cette variation de charge provoque une in-portante consommation dynamique proportionnelle à la fréquence de lecture de la mémoire. Par ailleurs, au repos, les transistors de précharge MP sont à l'état passant. Bien que les transistors MU des cellules mémoire soient à l'état bloqué, ils présentent un courant de fuite provoquant une consomniation statique. Ce courant de fuite a tendance à croître avec les nouvelles technologies du fait que les transistors deviennent de plus en plus petits. Un objet de la présente invention est de prévoir une structure de mémoire morte permettant de réduire notablement la consommation dynamique et la consommation statique. Cet objet est atteint grâce à une mémoire morte comprenant des cellules mémoire connectées par colonnes à des lignes de bit respectives et par rangées à des lignes de mot respectives ; une ligne de bit de référence ; des amplificateurs de lecture connectés, chacun, pour comparer le niveau d'une ligne de bit au niveau de la ligne de bit de référence ; des transistors de charge conynandables par une ligne de charge commune et reliant respectivement les lignes de bit et la ligne de bit de référence à un potentiel d'alimentation haut. La ligne de bit de référence est associée à une colonne de cellules non programmées, et la mémoire comprend des moyens pour activer la ligne de charge avant une activation d'une ligne de mot, la durée entre l'activation de la ligne de charge et l'activation de la ligne de mot, et les caractéristiques des transistors de charge étant choisies de manière que la variation de niveau des lignes de bit soit faible par rapport au niveau du potentiel d'alimentation haut. Selon un mode de réalisation de la présente invention, le transistor de charge associé à la ligne de bit de référence est moins conducteur que les autres transistors de charge. Selon un mode de réalisation de la présente invention, les transistors de charge sont moins conducteurs que les transistors des cellules mémoire. Selon un mode de réalisation de la présente invention, la mémoire comprend des transistors de décharge commandables par une ligne de décharge conraune et reliant respectivement les lignes de bit et la ligne de bit de référence à un potentiel d'alimentation bas ; et des moyens pour activer la ligne de décharge après une désactivation d'une ligne de mot. Selon un mode de réalisation de la présente invention, les amplif icateurs de lecture comprennent des étages différentiels comportant des paires différentielles à transistors MOS à canal P. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente schématiquement et partiellement une structure de mémoire POM classique ; la figure 2 représente de manière schématique et partielle un mode de réalisation de mémoire ROM selon la présente invention ; la figure 3 représente un chronogramme illustrant le fonctionnement de la mémoire de la figure 2 ; et la figure 4 représente un exemple d'amplificateur de lecture à utiliser dans la mémoire de la figure 2. La mémoire selon l'invention de la figure 2 est très similaire à une mémoire morte classique du type de la figure 1. Elle se distingue essentiellement de la mémoire classique par le rôle des transistors MOS à canal P qui relient les lignes de bit BL et la ligne de bit de référence DBL au potentiel d'alimentation haut Vdd. Ces transistors MOS à canal P sont ici désignés par MP1 pour les lignes de bit normales BL, et par MP2 pour la ligne de bit de référence DBL. La ligne de commande commune des transistors MP1 et MP2 est ici désignée par Pup. Les cellules de la colonne de référence sont toutes non-programmées, contrairement à la mémoire de la figure 1. Néanmoins, la ligne de bit de référence DBL présente la même capacité que celle de la f igure 1. Pour cela, les cellules de la colonne de référence comportent des transistors (non représentés) qui ne sont pas connectés aux lignes de mot W. La mémoire de la figure 2 se distingue également par la présence d'une rangée de transistors MOS à canal N MNi dont chacun relie une ligne de bit respective BL au potentiel d'alimentation bas. La ligne de bit de référence DBL est également reliée au potentiel d'alimentation bas par un transistor MM1. Les transistors MN1 sont commandés par une ligne commune PDN. Les lignes PUP et PDN sont commandées par un séquenceur 20 en fonction d'un signal d'horloge CK cadençant les cycles de lecture. Le séquenceur 20 fournit également un signal de validation S aux amplificateurs de lecture 12. La figure 3 représente un chronogramme illustrant le fonctionnement de la mémoire de la figure 2. Par souci de clarté, on a représenté le complément PUP* du signal PUP qui commande les transistors MP1 et MP2, puisque le signal PUP est actif lorsqu'il est à l'état bas. Ainsi, tous les signaux représentés à la figure 3 sont actifs lorsqu'ils sont à l'état haut. Les activations successives du signal W correspondent à des sélections en lecture de rangées quelconques de la mémoire. Un court intervalle de temps avant chaque activation du signal W, on active le signal PUP. Les lignes de bit BL et DBL sont initialement à l'état 0, et l'activation du signal PUP provoque un début de charge de ces lignes de bit. La vitesse de charge de la ligne de bit de référence DBL est rendue volontairement plus lente que celle des autres lignes de bit. Pour cela, par exemple, on choisit un transistor MP2 deux fois plus petit que les transistors MP1. Ainsi, comme cela est représenté en pointillés, le niveau Vref de la ligne de bit de référence DBL croît plus lentement que le niveau d'une ligne de bit normale BL. Lorsque le signal de lecture W est activé, le séquenceur 20 désactive le signal PUP. Les niveaux sur les lignes de bit normale et de référence cessent de croître et ont tendance à être conservés par effet capacitif. Come cela est représenté à gauche du chronogramme, si la cellule sélectionnée associée à la ligne de bit BL n'est pas programmée, la ligne de bit BL conserve pendant toute la durée d'activation du signal W un niveau plus élevé que le niveau Vref sur la ligne de bit de référence. La durée d'activation du signal PUP ainsi que les caractéristiques des transistors MP1 et MP2 sont choisies pour que l'écart de niveau obtenu à ce stade soit suffisant pour basculer un amplificateur de lecture 12 et pour que le niveau atteint sur la ligne BL soit f aible par rapport à la tension d'alimentation Vdd. Si la cellule sélectionnée par le signal W est programmée, comme cela est représenté à droite du chronogranne, la ligne de bit BL se décharge à partir de l'instant où le signal w est activé, jusqu'à une valeur pratiquement nulle, tandis que le niveau Vref sur la ligne de bit de référence reste constant. Ainsi, à un moment donné le niveau de la ligne BL est suffisamment en dessous du niveau Vref pour basculer 1 1 amplif icateur de lecture à 1 1 état inverse de celui du cas d 1 une cellule non programmée. Le signal S de validation des amplificateurs de lecture 12 est activé peu après chaque validation du signal de lecture W, à un moment où on est sûr du signe de l'écart de niveau entre les lignes BL et DBL, c'est-à-dire après le point de croisement des niveaux dans le cas d'une cellule programmée (à droite dans la figure 3). A la fin de chaque lecture, les lignes de bit BL et DBL doivent être déchargées. Ceci est obtenu en activant la ligne PDN pendant un court intervalle de temps après chaque désactivation du signal W. L'activation du signal PDN provoque la mise en conduction des transistors MNi qui déchargent les lignes de bit. A la f igure 3, on a supposé que les signaux PUP* et W ne se chevauchaient pas. Selon une variante, le signal PUP* peut rester actif au-delà de l'instant d'activation du signal W, pourvu que les transistors MP1 soient choisis moins conducteurs que les transistors MN des cellules mémoire. Alors, à la partie droite de la f igure 3, lorsque le signal W est validé, un transistor MN est rendu conducteur en antagonisme avec un transistor MP1. Toutefois, comme le transistor MP1 est moins conducteur que le transistor MN, le transistor MN fait décroître le niveau sur la ligne de bit BL, et on obtient bien le fonctionnement illustré par la figure 3. Avec une mémoire selon l'invention, les variations de charge des lignes de bit, et donc la consommation de courant, peuvent être rendues particulièrement faibles. L'excursion de la tension sur les lignes de bit, déterminant directement les variations de charge, peut être choisie de l'ordre de 200 millivolts, ce qui est au moins dix fois plus f aible que la tension d'alimentation de la mémoire et donc que l'excursion subie par les lignes de bit dans une mémoire classique. Il en résulte une diminution de consommation de facteur 10. Par ailleurs, l'état d'une cellule mémoire peut être évalué par un amplificateur de lecture dès que la différence de tension entre les lignes DB et DBL atteint environ 50 mV. Cette valeur est atteinte particulièrement rapidement, ce qui signifie que la latence de la mémoire est faible. On obtient donc une mémoire qui reste rapide malgré sa faible consommation. Contrairement à une mémoire classique, le niveau des lignes de bit dans une mémoire selon l'invention varie à proximité de la valeur 0. Il en résulte que les amplificateurs de lecture utilisés dans une mémoire classique, prévus pour exploiter des niveaux variant à proximité de la tension d'alimentation, peuvent ne pas convenir. La figure 4 représente un exemple d'amplificateur de lecture pouvant être utilisé dans une mémoire selon l'invention. En fait, cet amplificateur de lecture est le complémentaire de celui utilisé dans une mémoire classique. Il comprend un étage différentiel constitué de deux transistors MOS à canal P MP3 et MP4 reliés au potentiel d'alimentation haut Vdd par un transistor MOS à canal P MP5. Les transistors MP3 et MP4 sont commandés respectivement par la ligne de bit normale BL et la ligne de bit de référence DBL. Le transistor MP5 est commandé par le complément S* du signal de validation des amplificateurs de lecture. Les transistors MP3 et MP4 sont par ailleurs reliés au potentiel bas par l'intermédiaire de deux transistors respectifs à canal N MU3 et MN4 connectés en miroir de courant. Les grilles des transistors MN3 et MN4 sont reliées l'une à l'autre et au drain du transistor MP3. La sortie OUT de l'amplificateur est prélevée sur les drains des transistors MP4 et MN4. L'amplificateur 12 doit produire des niveaux logiques variant sensiblement entre 0 et la tension d'alimentation Vdd. Il est possible que le gain d'un amplificateur à un seul étage du type de la figure 4 ne soit pas suffisant pour produire cette excursion, étant donné le faible écart à prendre en compte entre les lignes de bit BL et DBL. On prévoit alors un amplificateur à deux étages de gain. Outre une faible consommation dynamique liée à la faible excursion de tension subie par les lignes de bit, une mémoire selon l'invention présente également une faible consommation statique. En effet, au repos, les lignes de bit EL sont normalement à l'état 0, d'où il résulte qu'aucune fuite n'est possible dans les transistors MU des cellules mémoire. PVMMICATIONS 1. Mémoire morte comprenant : des cellules mémoire (10) connectées par colonnes à des lignes de bit (BL) respectives et par rangées à des lignes de mot (W) respectives ; une ligne de bit de référence (DBL) des amplificateurs de lecture (12) connectés, chacun, pour comparer le niveau d'une ligne de bit au niveau de la ligne de bit de référence ; des transistors de charge (MPI, MP2) commandables par une ligne de charge commune (PUP) et reliant respectivement les lignes de bit et la ligne de bit de référence à un potentiel d'alimentation haut (Vdd) ; caractérisée en ce que la ligne de bit de référence (DBL) est associée à une colonne de cellules non programmées, et en ce qu'elle comprend des moyens (20) pour activer la ligne de charge (PUP) avant une activation d'une ligne de mot, la durée entre l'activation de la ligne de charge et l'activation de la ligne de mot, et les caractéristiques des transistors de charge étant choisies de manière que la variation de niveau des lignes de bit soit faible par rapport au niveau du potentiel d'alimentation haut (Vdd). 2. Mémoire morte selon la revendication 1, caractérisée en ce que le transistor de charge (MP2) associé à la ligne de bit de réf érence (DBL) est moins conducteur que les autres transistors de charge. 3. Mémoire morte selon la revendication 1, caractérisée en ce que les transistors de charge (MP1) sont moins conducteurs que les transistors (MN) des cellules mémoire. 4. Mémoire morte selon la revendication 1, caractérisée en ce qu'elle comprend : des transistors de décharge (MN2) commandables par une ligne de décharge commune (PDN) et reliant respectivement les lignes de bit et la ligne de bit de référence à un potentiel d'alimentation bas ; et des moyens (20) pour activer la ligne de décharge (PDN) après une désactivation d'une ligne de mot. 5. Mémoire morte selon la revendication 1, caractérisée en ce que les amplificateurs de lecture comprennent des étages différentiels comportant des paires différentielles à transistors MOS à canal P.