FR 2773634 A1 19990716 FR 9800567 A 19980115 AMELIORATION DES NOIRES À RAERAI ISSEMENT La présente invention concerne les mémoires réalisées sous la forme d'un réseau matriciel de cellules mémoire en circuit intégré. L'invention s'applique plus particulièrement aux mémoires dynamiques (DRAM), c'est-à-dire nécessitant un rafraîchissement périodique des données que contiennent les cellules. Dans des mémoires de ce type, le contenu d'une cellule mémoire peut disparaître pour deux raisons. D'une part, avec le temps, le contenu de la cellule disparait en raison de fuites liées à la structure même de la cellule mémoire comprenant un transistor qui, même bloqué, fuit légèrement. D'autre part, à chaque lecture d'une cellule mémoire, le signal est donné par un partage de charges entre une capacité parasite de ligne de bits et la capacité de stockage de la cellule mémoire. Par ce partage de charges, la valeur de la tension dans la cellule mémoire est réduite par rapport à la valeur contenue initialement. Les deux effets ci-dessus qui conduisent à une perte d'information dans les cellules mémoire imposent de prendre deux types de précautions. Tout d'abord, il est nécessaire d'organiser un accès périodique à chacune des cellules mémoire de manière à compenser les fuites de charges au cours du temps. D'autre part, il est nécessaire de restaurer la valeur initiale de la cellule mémoire à chaque accès en amplifiant l'information de la ligne de bits. L'ensemble de ces deux précautions constitue ce que l'on appelle généralement une opération de rafraîchissement/restauration. Un inconvénient induit par les opérations de rafraîchissement est que celles-ci nuisent aux performances globales de la mémoire en monopolisant des cycles d'accès à celle-ci. En considérant, à titre d'exemple particulier, qu'une cellule mémoire a un temps de maintien de son contenu de l'ordre d'une milliseconde, il est alors nécessaire de rafraîchir chaque cellule toutes les millisecondes. Ce rafraîchissement s'effectue en lisant les cellules. En pratique, on lit toutes les cellules d'une rangée au sein d'un même cycle de sorte à rafraîchir toute la rangée. En supposant une mémoire constituée d'un réseau de 1024 X 1024 cellules, il faut alors prévoir un cycle de rafraîchissement toutes les microsecondes. Si le temps d'accès à une cellule est de l'ordre de 100 nanosecondes, 10t de la capacité de la mémoire sont perdus pour les rafraîchissements. Une première solution connue pour résoudre ce type de problème est d'accroître le temps de rétention au sein des cellules mémoire. Cette solution n'est toutefois pas facile à mettre en oeuvre et est liée au processus de fabrication des mémoires. De plus, elle ne fait que repousser le problème d'un facteur d'échelle. Une deuxième solution classique est de partager la mémoire en deux zones travaillant alternativement. A chaque nouvelle adresse de lecture ou d'écriture, on change de mémoire, l'autre mémoire étant alors disponible pour les rafraîchissements. Une telle solution de fonctionnement entrelacé présente un double inconvénient. Tout d'abord, cette solution nécessite, pour une capacité de mémorisation donnée, une mémoire deux fois plus importante, ce qui pose un problème de place et de court. De plus, cette solution nécessite une écriture spécifique des programmes afin de gérer les adresses entrelacées. La présente invention vise à pallier les inconvénients des solutions connues en proposant une nouvelle solution permettant de réduire les délais d'attente liés au rafraîchissement de mémoires dynamiques. L'invention vise également à réduire, de façon statistique, les temps d'accès en lecture de données dans la mémoire. Pour atteindre ces objets, la présente invention prévoit un circuit de mémoire dynamique comprenant une pluralité de cellules mémoire pour stocker des signaux de données arrangées en réseau matriciel, et comportant, associées à chaque colonne du réseau de cellules mémoire, au moins deux bascules de stockage temporaire commandées indépendamnent l'une de l'autre, pour stocker alternativement les données lues dans la colonne considérée. Selon un mode de réalisation de la présente invention, le circuit de mémoire comporte un premier ensemble de bascules de stockage temporaire, associé à un premier registre de stockage de l'adresse de rangée des données contenues dans ce premier ensemble de bascules, et un deuxième ensemble de bascules de stockage temporaire, associé à un deuxième registre de stockage de l'adresse de rangée des données contenues dans ce deuxième ensemble de bascules. Selon un mode de réalisation de la présente invention, chaque ensemble de bascules est associé à des lignes d'entrée/sortie propres à être connectées séparément à des bornes d'entrée/sortie du circuit de mémoire. Selon un mode de réalisation de la présente invention, le stockage d'une rangée de données dans un des ensembles de bascules s'effectue simultanément pour toutes les bascules de l'ensemble. Selon un mode de réalisation de la présente invention, la lecture des données contenues dans un ensemble de bascules s'effectue individuellement, chaque bascule d'un même ensemble étant adressable individuellement en lecture par un signal d'adressage de colonne des cellules mémoire. Selon un mode de réalisation de la présente invention, le circuit de mémoire comporte, associé à chaque ensemble de bascules, un comparateur de l'adresse contenue dans ledit registre d'adresse associé, par rapport à une adresse fournie par un bus d'adresses de rangées. Selon un mode de réalisation de la présente invention, le circuit de mémoire comporte une pluralité d'amplificateurs de lecture respectivement associés à chaque colonne du réseau de cellules mémoire, chaque amplificateur étant associé à une bascule de chaque ensemble. Selon un mode de réalisation de la présente invention, le circuit de mémoire comporte une machine d'état propre à adresser successivement les différentes rangées de la matrice. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1 représente partiellement un mode de réalisation d'un circuit de mémoire dynamique selon la présente invention ; et la figure 2 représente, de façon plus détaillée, un élément de lecture de ligne de bits du circuit de mémoire représenté à la figure 1. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments du circuit de mémoire qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. Un circuit de mémoire dynamique de l'invention comprend, de façon classique, un réseau 1 de cellules mémoire contenant plusieurs cellules mémoire individuelles (non représentées). Chaque cellule mémoire comprend généralement un transistor et un condensateur. Les cellules mémoire sont typiquement organisées en une matrice de rangées et de colonnes. Chaque cellule mémoire est couplée à une pluralité de lignes de bits (ou colonnes) complémentaires BL, BLR et à une pluralité de lignes de mots (ou rangées) complémentaires (non représentées). L'état logique du signal de données est déterminé par le niveau de charge du condensateur de la cellule correspondante. Ce niveau de charge est fixé, lors de l'écriture de la mémoire, par un signal de données stocké dans ce condensateur. Dans une mémoire dynamique, plusieurs réseaux matriciels 1 sont généralement associés les uns aux autres. Chaque réseau matriciel comprend des décodeurs de rangées (non représentés) chargés de déterminer, à partir d'une adresse de lecture ou d'écriture, la rangée du réseau matriciel ou le mot adressé. Chaque réseau est également associé à des décodeurs de colonnes chargés de décoder les adresses pour déterminer la ligne de bits adressée. Chaque colonne comprend une ligne de bits BL et une ligne de bits BLR dite "ligne de bits de référence" complémentaires. Par souci de simplification, on ne considérera par la suite qu'une seule matrice de cellules mémoire (figure 1). Les éléments qui seront exposés en relation avec cette matrice 1 sont, bien entendu, reproduits sur les autres matrices éventuelles du circuit de mémoire. Selon la présente invention, chaque colonne est associée à deux bascules (LATCH) B, B' de mémorisation temporaire d'une donnée lue. Dans un circuit de mémoire classique, des amplificateurs de lecture A1, ., An, dont le nombre correspond au nombre de paires de lignes de bits complémentaires BL, BLR du réseau 1, sont intercalés entre les lignes de bits BL et BLR et des bornes I/O, I/O d'entrée/sortie vers l'extérieur du circuit de mémoire. Le cas échéant, des préamplificateurs supplémentaires sont intercalés entre les amplificateurs de lecture et ces bornes d'entrée/sortie. Selon le mode de réalisation de la présente invention illustré par la figure 1, les sorties respectives S, SR de chaque amplificateur de lecture sont envoyées aux deux bascules B et B' qui lui sont associées et dont les sorties respectives sont reliées aux bornes d'entrée/sortie I/O, I/O. Couine on le verra par la suite, les bascules ont la même constitution que les amplificateurs de lecture de sorte que les amplificateurs A1, .., An peuvent être omis. Ils servent notamment à accélérer le fonctionnement des bascules couine le feraient des préamplificateurs d'un circuit classique. Les entrées des bascules B et B' sont reliées aux sorties S et SR (ou aux lignes BL, BLR) par l'intermédiaire d'éléments de commutation 2, 3, respectivement 2', 3' de manière à permettre une sélection de la bascule B ou B' devant stocker temporairement le résultat lu (par exemple, par l'amplificateur A1). Les éléments de commutation 2, 3 des bascules B de toutes les colonnes sont commandés simultanément par un signal SEL qui sera décrit par la suite. De même, les éléments de commutation 2', 3' de sélection d'entrée des bascules B' de toutes les colonnes sont commandés par un signal SEL' qui sera décrit par la suite. Selon la présente invention, chaque ligne d'entrée/ sortie I/O, I/O est subdivisée en deux lignes I/Oc, I/OC , respectivement I/OS, I/OS . Les lignes I/Oc, I/OC sont associées aux bascules B des différentes colonnes et les lignes I/Os, I/OS sont associées aux bascules B' des différentes colonnes. La sélection de la ligne I/Oc (respectivement I/OC ) ou I/OS (respectivement I/Os ) devant être raccordée à la ligne I/O (respectivement I/O) s'effectue au moyen d'un élément de commutation 4, 4' (respectivement 5, 5'). Les éléments de commutation 4, 5, 4', 5' sont commandés par une machine d'état 11 (SM) dont le fonctionnement sera décrit par la suite. Les sorties respectives BS, BSR des bascules B du premier ensemble sont reliées aux lignes I/Oc (respectivement I/OC par l'intermédiaire d'éléments de commutation 6, 7 commandés par un signal classique Y1, ..., Yn de sélection de colonne. De même, les sorties BS', BSR' des bascules B' du deuxième ensemble sont respectivement reliées aux lignes I/OS et I/Os par l'intermé- diaire d'éléments de commutation 6', 7' commandés simultanément par le signal de sélection de colonne Y1, ., Yn correspondant. De façon classique dans le fonctionnement d'un circuit de mémoire, un seul signal de sélection de colonne Y1, ., yin est actif à un instant donné pour sélectionner une colonne du réseau matriciel. On notera donc que si l'extraction des données des bascules B et B' vers les lignes d'entrée/sortie I/O, I/O s'effectue colonne par colonne au moyen des signaux d'adressage de colonne Y, l'écriture des données dans ces bascules depuis les amplificateurs de lecture est simultanée pour toutes les colonnes d'une même rangée. Selon l'invention, les deux ensembles de bascule B et B' sont destinés à être sélectionnés alternativement à chaque cycle de lecture/écriture. Chaque signal SEL, SEL' est obtenu à partir de l'adresse de rangée qui est présente sur un bus RA d'adresses de rangées provenant de l'extérieur ou d'un circuit (non représenté) de génération de cette adresse pour un rafraîchissement. L'adresse présente sur le bus RA est envoyée sur des premières entrées de deux comparateurs 8, 8' respectivement associés à chaque ensemble de bascules B, B'. Les deuxièmes entrées respectives des comparateurs 8 et 8' reçoivent une adresse CAdd, FAdd, mémorisée dans un registre 9, 9' destiné à contenir l'adresse de rangée correspondant aux données stockées temporairement dans les bascules B, respectivement B'. L'écriture de l'adresse de rangée dans les registres 9 et 9' est effectuée en même temps que le stockage temporaire des données correspondantes dans les bascules B, B'. L'organisation de cette écriture d'adresses de rangées dans les registres 9 et 9' est à la portée de l'homme du métier. Les comparateurs 8 et 8' délivrent chacun un signal à deux états, indicateur du résultat de la comparaison entre l'adresse présente sur le bus RA et l'adresse mémorisée dans le registre 9, respectivement 9'. Ces signaux sont respectivement combinés par un élément logique 10, 10' avec un signal R/W indi cateur d'une opération de lecture ou d'écriture pour activer ou désactiver les éléments de commutation 2, 3, respectivement 2', 3', sélectionnant la bascule B, respectivement B', reliée aux sorties de l'amplificateur A1, .., An (ou aux lignes BL, BLR). D'un point de vue fonctionnel, une bascule B ou B' est toujours placée entre les lignes de bits complémentaires et le décodeur de colonne (c'est-à-dire les lignes d'entrée/sortie I/O, I/O). Cette bascule B ou B' est couplée entre les lignes de bits complémentaires et est utilisée pour recevoir et stocker les signaux de données délivrés, de préférence par un amplificateur de lecture, pendant une opération de lecture. Comne il ressort de la figure 2, un amplificateur de lecture A est généralement formé de deux inverseurs 20, 21 couplés en antiparallèle entre les lignes de bits complémentaires BL, BU. Selon un mode de réalisation préféré de l'invention, chaque bascule B comprend également une paire d'inverseurs 22, 23 montés en antiparallèle entre deux lignes de bits complémentaires. De même, chaque bascule B' comprend deux inverseurs 22', 23' montés en antiparallèle entre deux lignes de bits complémentaires. Ainsi, chaque bascule B, B' a une structure similaire à celle d'un amplificateur de lecture. C'est pourquoi, comme cela a été indiqué précédemment, les inverseurs 20, 21 (donc l'amplificateur A) peuvent être omis. Les inverseurs sont, de façon classique, de préférence réalisés au moyen de paires de transistors MOS à canal N et à canal P (non représentés). Dans le mode de réalisation représenté à la figure 2, les différents éléments de commutation sont réalisés au moyen de transistors MOS. Les transistors constitutifs des éléments de commutation 2, 3 ont leurs grilles reliées ensemble à la sortie de l'élément 10 (figure 1) et reçoivent le signal SEL. Ces transistors sont intercalés sur les lignes de bits complémentaires BL et BLR entre la paire d'inverseurs 20, 21 de l'amplificateur de lecture et la paire d'inverseurs 22, 23 de la bascule B. Les transistors constitutifs des éléments de commutation 6, 7 sont respectivement intercalés entre la paire d'inverseurs 22, 23 constitutive de la bascule B et les lignes I/Oc, I/Oc . Les transistors constitutifs des éléments de commutation 2', 3 sont commandés par le signal SEL', leurs grilles respectives étant reliées à la sortie de l'élément 10'. Ces transistors sont intercalés entre la paires d'inverseurs 20, 21 de l'amplificateur de lecture et la paire d'inverseurs 22', 23' de la bascule B'. Les transistors constitutifs des éléments de commutation 6', 7' sont respectivement intercalés entre la paire d'inverseurs 22', 23' de la bascule B' et les lignes d'entrée/sortie I/OS I/Os . Les grilles des transistors constitutifs des éléments 6, 7, 6' et 7' sont toutes comnandées par le signal de sélection de colonne (par exemple Y1). La commande opérée par les signaux SEL et SEL' consiste à activer ou désactiver la bascule B ou B' correspondante. Lorsqu'elle est activée, la bascule B ou B' charge les signaux de données, par exemple issus de l'amplificateur de lecture A. Lorsqu'elle est désactivée, la bascule B ou B' se trouve isolée de l'amplificateur de lecture A (ou des lignes BL, BLR). Le circuit de mémoire de l'invention nécessite, comme précédemment, un rafraîchissement périodique du contenu des cellules mémoire. Pour ce faire, ce circuit est associé à un mécanisme de génération d'adresses de rafraîchissement (non représenté), par exemple, une machine d'état de rafraîchissement classique. Cette machine d'état génère des signaux d'adresses de rangées internes destinés à rafraîchir les signaux de données stockés dans les cellules mémoire. Cette machine d'état de rafraîchissement délivre ses adresses à un sélecteur (non représenté) de signaux d'adresses de rangées entre les signaux d'adresses de rangées internes destinés au rafraîchissement et des signaux d'adresses de rangées externes destinés à une lecture/ écriture, par exemple sous comnande d'un programme. Les signaux d'adresses de rangées internes fournis par la machine d'état de rafraîchissement sont indépendants de l'architecture de la mémoire. On veillera simplement à ce que la machine d'état de rafraîchissement fournisse toutes les adresses de rangées pendant une période de rafraîchissement. En fonctionnement, le sélecteur (par exemple, un multiplexeur) transmet une adresse de rangée externe au moyen de décodage de rangées lors d'une opération d'écriture. Lors d'une opération de lecture, ce sélecteur transmet soit l'adresse de rangée interne issue de la machine d'état de rafraîchissement, soit l'adresse de rangée externe. La commande en fonction de l'opération à effectuer est classique. Selon l'invention, l'adresse de rangée issue du sélecteur est également envoyée sur le bus RA (figure 1). La machine d'état 11 sert entre autres, lors d'un fonctionnement normal en lecture, à fournir sur le bus RA, l'adresse de rangée suivante et à organiser le stockage des adresses dans les registres 9 et 9'. Le fonctionnement du circuit de mémoire selon la présente invention est le suivant. En lecture, lors de l'adressage d'une rangée courante au moyen du bus RA, le contenu de toute la rangée courante adressée est transféré dans le premier ensemble de bascules B. Dans cette phase, les adresses de rangées disponibles respectivement dans le registre 9 et sur le bus RA sont identiques, car fixées simultanément par le même moyen. Le signal SEL sélectionne alors le premier ensemble de bascules B. Les éléments de commutation 2 et 3 sont passants, de préférence, uniquement pendant la période nécessaire au stockage des données dans les bascules B, c'est-àdire généralement un cycle d'horloge. Par ce stockage intermédiaire, le décodeur de rangées et les amplificateurs de lecture A sont disponibles et peuvent être utilisés à d'autres fins, comme, par exemple, pour rafraîchir d' autres rangées pendant l'échantillonnage, par colonne, des données contenues dans le premier ensemble de bascules. De plus, dès que les données de la rangée courante ont été transférées vers les bascules B, la machine d'état 11 peut générer, sur le bus RA, l'adresse suivante de rangée dans le réseau mémoire 1. Cet adressage en lecture provoque la copie du contenu des cellules mémoire de cette rangée suivante dans le deuxième ensemble de bascules B', l'adresse FAdd du registre 9' étant alors identique à l'adresse de rangée présente sur le bus RA. Pendant l'échantillonnage par colonne des données de la première rangée stockées dans l'ensemble de bascules B, les éléments de commutation 2 et 3 sont bloqués de manière à isoler les bascules B des amplificateurs de lecture. Les éléments de conmu- tation 4 et 5 sont passants pour affecter les lignes d'entrée/sortie I/Oc et/ou I/Oc aux bornes de sortie de données I/O et I/O. Les éléments de commutation 6 et 7 des différentes colonnes Y1 à Yn sont successivement rendus passants par la sélection d'adresse de colonne. Pendant cette période d'échantillonnage de la rangée, les éléments de commutation 4' et 5' sont bloqués de manière à isoler les sorties des bascules du deuxième ensemble des bornes d'entrée/sortie I/O et I/O du circuit de mémoire. Lors de la copie des données de la rangée suivante dans les bascules B', les éléments de commutation 2' et 3' sont passants uniquement pendant la période nécessaire à ce stockage, c'est-à-dire généralement un cycle d'horloge. L'information contenue dans le deuxième ensemble de bascules B' est, par conséquent, immédiatement disponible dès que la rangée correspondante est adressée. L'ensemble de bascules B' devient automatiquement l'ensemble de bascules courantes et l'ensemble de bascules B devient alors l'ensemble de bascules destiné à stocker les données de la rangée suivante. Si 1' adresse externe de lecture suivante correspond à l'adresse stockée dans le registre 9', le circuit de mémoire détecte automatiquement la concordance des adresses au moyen du comparateur 10' et permet la restitution immédiate des données contenues dans le deuxième ensemble de bascules B' qui sont alors échantillonnées par colonne, comme pour la première lecture. Si l'adresse externe suivante ne correspond pas à l'adresse de rangée stockée dans le registre 9', la lecture s'effectue de façon classique par l'adressage de rangées des cel lules mémoire et, dans ce cas, la présence du registre n'apporte pas de gain de temps. Dans une première opération de lecture, l'invention fonctionne de la même manière qu'une mémoire classique. La bascule B ou B' est initialement transparente aux opérations de lecture et d'écriture. Lors de la sélection de la bascule B (ou B') par l'intermédiaire du signal SEL (ou SEL'), les signaux de données sont stockés dans la bascule correspondante en étant délivrés par l'amplificateur de lecture. On notera que, bien qu'il n'ait pas été décrit, le décodeur de rangées classique du réseau de mémoire permet d'obtenir la rangée souhaitée dans 1' ampli- ficateur de lecture. La machine d'état 11 est configurée de sorte que le signal SEL ou SEL' ne reste pas dans l'état de sélection plus d'un ou de quelques cycles d'horloge. Par conséquent, l'amplificateur de lecture est isolé de la bascule B ou B' considérée. Pendant que l'adressage par colonne lit la copie des données stockées dans la bascule B ou B', on peut démarrer une phase de rafraîchissement grâce à la machine d'état de rafraîchissement adaptée. Les signaux d'adresses de rangées précédemment disponibles sur les décodeurs de rangées sont remplacés par des signaux d'adresses de rangées générés en interne par cette machine d'état de rafraîchissement. Les signaux d'adresses de rangées externes restent bien entendu dans le registre d'adresse 9 ou 9' en cas d'opération d'écriture. La machine d'état de rafraîchissement produit ainsi les différents signaux d'adresses de rangées pour synchroniser les accès destinés au rafraîchissement. Pendant une opération d'écriture, l'adresse réelle doit être présente dans le décodeur de rangées de manière à permettre le stockage des nouveaux signaux de données dans les cellules mémoire concernées. La machine d'état de rafraîchissement de même que la machine d'état 11 de contrôle des ensembles de bascules B et B' sont désactivées pendant ces phases d'écriture. On notera qu'il est possible de prévoir plus de deux ensembles de bascules commandés alors de façon circulaire, si on souhaite pouvoir stocker plus de deux rangées de cellules mémoire temporairement. Le nombre d'ensembles de bascules dépend de l'application et de la vitesse de lecture souhaitée. On notera également que si, dans la plupart des cas, l'adresse suivante est l'adresse incrémentée de 1 par rapport à l'adresse courante, on peut également prévoir de configurer la machine d'état 11 pour que l'adresse suivante corresponde à un incrément supérieur à 1. Le choix d'un tel incrément peut correspondre à des applications particulières dans lesquelles, statistiquement, l'adresse qui suit une adresse suivante est l'adresse courante incrémentée d'un nombre supérieur à 1. Un avantage de la présente invention est qu'en prévoyant des bascules B et B' destinées à stocker temporairement les données lues par un amplificateur de lecture auquel elles sont associées, l'opération de rafraîchissement peut intervenir pendant la transmission d'une donnée lue vers l'extérieur de la mémoire. Un autre avantage de la présente invention est qu'en prévoyant deux bascules de stockage temporaire par colonne, et en associant ces bascules à des registres de stockage de l'adresse de rangée des données qu'elles contiennent, il est désormais possible d'accélérer considérablement la lecture d'une donnée suivante extraite du réseau mémoire (la mise à disposition des rangées suivantes de données en lecture). La présente invention tire profit du fait que, dans la plupart des programmes, les adresses de lecture correspondent à des adresses successives en mémoire. De façon statistique, cela se vérifie à près de 100% pour l'adressage d'une mémoire vidéo et à environ 80% pour les autres applications. On réduit ainsi considérablement les délais d'attente liés au rafraîchissement de la mémoire et on réduit, de façon statistique, les temps d'accès en lecture. Un autre avantage de la présente invention est qu'elle augmente que très faiblement 1' encombrement du circuit de mémoire. On peut considérer que l'augmentation de la taille du circuit de mémoire est de l'ordre de 1/lOOOème à 1/500ème par l'adjonction de deux à cinq ensembles de bascules de stockage temporaire, cette augmentation rendant transparentes les opérations de rafraîchissement de la mémoire de sorte que la mémoire est disponible sensiblement à 100t pour les besoins externes. Par rapport à des circuits classiques dits de "mémoire cache" externes au circuit de mémoire, la présente invention présente en outre l'avantage de résoudre le problème du temps d'indisponibilité pendant les opérations de rafraîchissement. De plus, la présente invention permet de laisser les colonnes accessibles pour les autres opérations en chargeant, dans un ensemble de bascules, toute une rangée d'un seul coup. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'home de l'art. En particulier, la réalisation pratique des machines d'état nécessaires à la commande du circuit de mémoire est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. De plus, d'autres éléments de commutation ou de stockage temporaire, que respectivement des transistors ou des inverseurs, pourront être utilisés pourvu qu'ils respectent les caractéristiques fonctionnelles exposées précédemment. REVENDICATIONS 1. Circuit de mémoire dynamique comprenant une pluralité de cellules mémoire pour stocker des signaux de données arrangées en réseau matriciel (1), caractérisé en ce qu'il comporte, associées à chaque colonne (Y1, . ., Yn) du réseau de cellules mémoire, au moins deux bascules (B, B') de stockage temporaire commandées indépendamment l'une de l'autre, pour stocker alternativement les données lues dans la colonne considérée. 2. Circuit de mémoire selon la revendication 1, caractérisé en ce qu'il comporte un premier ensemble de bascules (B) de stockage temporaire, associé à un premier registre (9) de stockage de l'adresse de rangée des données contenues dans ce premier ensemble de bascules ; et un deuxième ensemble de bascules (B') de stockage temporaire, associé à un deuxième registre (9') de stockage de 1' adresse de rangée des données contenues dans ce deuxième ensemble de bascules. 3. Circuit de mémoire selon la revendication 2, caractérisé en ce que chaque ensemble de bascules est associé à des lignes d'entrée/sortie (I/Oc I/OC , i/Os,~~i/O8) propres à être connectées séparément à des bornes (I/O, I/O) d'entrée/sortie du circuit de mémoire. 4. Circuit de mémoire selon la revendication 2 ou 3, caractérisé en ce que le stockage d'une rangée de données dans un des ensembles de bascules (B, B') s'effectue simultanément pour toutes les bascules de l'ensemble. 5. Circuit de mémoire selon 1 'une quelconque des revendications 2 à 4, caractérisé en ce que la lecture des données contenues dans un ensemble de bascules (B, B') s'effectue individuellement, chaque bascule d'un même ensemble étant adressable individuellement en lecture par un signal d'adressage de colonne (Y1, ..., Yn) des cellules mémoire. 6. Circuit de mémoire selon l'une quelconque des revendications 2 à 5, caractérisé en ce qu'il comporte, associé à chaque ensemble de bascules (B, B'), un comparateur (8, 8') de l'adresse contenue dans ledit registre d'adresse (9, 9') associé, par rapport à une adresse fournie par un bus d'adresses de rangées (RA). 7. Circuit de mémoire selon l'une quelconque des revendications 2 à 6, caractérisé en ce qu'il comporte une pluralité d'amplificateurs de lecture (A1, ., An) respectivement associés à chaque colonne (Y1, .., Yn) du réseau de cellules mémoire, chaque amplificateur étant associé à une bascule de chaque ensemble. 8. Circuit de mémoire selon l'une quelconque des revendications 1 à 7, caractérisé en ce qu'il comporte une machine d'état (11) propre à adresser successivement les différentes rangées de la matrice.