FR 2769388 A1 19990409 FR 9712488 A 19971007 MultiPlieur et synaPse de réseau neuronal utilisant un miroir de courant comPortant des transistors à effet de champ MOS de faible puissance La présente invention concerne un multiplieur et une synapse de réseau neuronal utilisant des transistors à effet de champ MOS de faible puissance et, plus particulièrement, un multiplieur capable de supprimer un courant non linéaire à l'aide de circuits formant miroir de courant. Récemment, du fait du développement de la technologie des circuits intégrés à très haute densité, l'intégration d'un système numérique à un système analogique est devenue nécessaire. La raison de l'intégration du système numérique au système analogique est que la technologie numérique est utilisée non seulement dans un domaine spécifique, tel que les systèmes informatiques, mais également dans différents domaines, tels que les télécommunications et les réseaux neuronaux. Cette application bien coordonnée est devenue nécessaire dans un nouveau domaine qui est celui de l'interface utilisateur. Le circuit ou le système numérique a atteint le point critique du point de vue de sa vitesse de calcul et de sa densité d'intégration. En ce qui concerne la mise en oeuvre du multiplieur qui constitue la base d'un traitement de signaux numériques, la technologie conventionnelle des circuits intégrés à très haute densité comporte de nombreuses limites en termes de surface de puces et de vitesse de traitement, du fait de la complexité du système. D'autre part, il est très difficile d'adopter les circuits intégrés analogiques actuels dans la technologie des circuits intégrés à très haute densité. La présente invention a précisément pour but de proposer un multiplieur très performant et une synapse de réseau neuronal fonctionnant à un niveau de tension faible, à l'aide de la technologie des circuits intégrés à très haute densité. La présente invention a pour autre but de proposer un multiplieur très performant permettant la mise en oeuvre de systèmes informatiques à hautes performances, à l'aide d'une synapse neuronale hybride formant en fait un réseau neuronal. Selon un premier aspect de la présente invention, il est proposé un multiplieur produisant des premier et second courants, puis délivrant un courant de sortie en soustrayant le second courant du premier courant, caractérisé en ce qu'il comprend un premier miroir de courant comprenant plusieurs transistors MOS pour former le premier courant ; et un second miroir de courant comprenant plusieurs transistors MOS pour former le second courant, le second miroir de courant étant monté en parallèle avec le premier miroir de courant. Le multiplieur selon le premier aspect peut avantageusement présenter les caractéristiques suivantes - le second miroir de courant comprend un troisième miroir de courant comprenant plusieurs transistors MOS pour former un troisième courant, et un quatrième miroir de courant comprenant plusieurs transistors MOS pour former le second courant, le troisième miroir de courant étant relié au quatrième miroir de courant - le premier miroir de courant comprend un premier transistor MOS comportant une source reliée à un niveau de tension de masse, le premier transistor MOS étant mis en position active en réponse à un premier signal de tension extérieur ; un second transistor MOS comportant un drain et une grille respectivement reliés à un drain du premier transistor MOS, et une source reliée à une alimentation électrique ; et un troisième transistor MOS comportant une grille reliée à la grille du second transistor MOS, une source reliée à l'alimentation électrique, et un drain relié au second miroir de courant - le troisième miroir de courant comprend un quatrième transistor MOS comportant une source reliée au niveau de tension de masse, le quatrième transistor MOS étant mis en position active en réponse à un second signal de tension extérieur ; un cinquième transistor MOS comportant un drain et une grille respectivement reliés à un drain du quatrième transistor MOS, et une source reliée à l'alimentation électrique ; et un sixième transistor MOS comportant une grille reliée à la grille du cinquième transistor MOS, une source reliée à l'alimentation électrique, et un drain relié au quatrième miroir de courant - le quatrième miroir de courant comprend un septième transistor MOS comportant un drain et une grille respectivement reliés au troisième miroir de courant, et une source reliée au niveau de tension de masse ; et un huitième transistor MOS comportant une grille reliée à la grille du septième transistor MOS, un drain relié au premier miroir de courant, et une source reliée au niveau de tension de masse - le premier signal de tension extérieur est une tension variable, et le second signal de tension extérieur une tension fixe ; et - le premier signal de tension extérieur est une tension fixe, et le second signal de tension extérieur une tension variable. Selon un second aspect de la présente invention, il est proposé une synapse de réseau neuronal caractérisée en ce qu'elle comprend un premier miroir de courant comprenant plusieurs transistors MOS pour former un premier courant ; un second miroir de courant comprenant plusieurs transistors MOS pour former un second courant, second miroir de courant qui est monté en parallèle avec le premier miroir de courant, la synapse de réseau neuronal produisant un courant de sortie en soustrayant le second courant du premier courant ; et un moyen de commutation délivrant le courant de sortie à partir du premier courant en réponse à un signal de commande. La synapse selon le second aspect peut avantageusement présenter les caractéristiques suivantes - le signal de commande est une impulsion d'état neuronal - le second miroir de courant comprend un troisième miroir de courant comprenant plusieurs transistors MOS pour former un troisième courant, et un quatrième miroir de courant comprenant plusieurs transistors MOS pour former le second courant, le troisième miroir de courant étant relié au quatrième miroir de courant - le premier miroir de courant comprend un premier transistor MOS comportant une source reliée à un niveau de tension de masse, le premier transistor MOS étant mis en position active en réponse à un premier signal de tension extérieur ; un second transistor MOS comportant un drain et une grille respectivement reliés à un drain du premier transistor MOS, et une source reliée à une alimentation électrique ; et un troisième transistor MOS comportant une grille reliée à la grille du second transistor MOS, une source reliée à l'alimentation électrique, et un drain relié au second miroir de courant - le troisième miroir de courant comprend un quatrième transistor MOS comportant une source reliée au niveau de tension de masse, le quatrième transistor MOS étant mis en position active en réponse à un second signal de tension extérieur ; un cinquième transistor MOS comportant un drain et une grille respectivement reliés à un drain du quatrième transistor MOS, et une source reliée à l'alimentation électrique ; et un sixième transistor MOS comportant une grille reliée à la grille du cinquième transistor MOS, une source reliée à l'alimentation électrique, et un drain relié au quatrième miroir de courant - le quatrième miroir de courant comprend un septième transistor MOS comportant un drain et une grille respectivement reliés au troisième miroir de courant, et une source reliée au niveau de tension de masse ; et un huitième transistor MOS comportant une grille reliée à la grille du septième transistor MOS, un drain relié au premier miroir de courant, et une source reliée au niveau de tension de masse - le premier signal de tension extérieur est une tension variable, et le second signal de tension extérieur une tension fixe - le premier signal de tension extérieur est une tension fixe, et le second signal de tension extérieur une tension variable - le premier signal de tension extérieur est un signal de pondération ; et - le second signal de tension extérieur est un signal de pondération. Ce qui précède, ainsi que d'autre buts, avantages et caractéristiques de la présente invention, ressortira plus clairement de la description détaillée suivante de modes de réalisation préférés donnée à titre d'exemple nullement limitatif en référence aux dessins annexés dans lesquels la figure 1A est un schéma de circuit symbolique d'un transistor à effet de champ MOS la figure 1B est un schéma de circuit équivalent du transistor à effet de champ MOS dans un domaine sans saturation (domaine triode) la figure 2 est un schéma fonctionnel représentant un multiplieur selon un premier mode de réalisation préféré de la présente invention ; et la figure 3 est un schéma fonctionnel représentant une synapse de réseau neuronal selon un second mode de réalisation de l'invention. En référence aux figures 1A et lB qui représentent respectivement un schéma de circuit symbolique d'un transistor à effet de champ MOS et un schéma de circuit équivalent de celui-ci dans un domaine sans saturation, les caractéristiques de courant-tension dans le domaine sans saturation sont données par les équations suivantes I = (l/2L)(C0x * W * u) * (-VDS ) (1) l/R=(Cox * W * ,u) * (VGS-VT) (2) dans lesquelles p représente la mobilité du porteur de charge majoritaire, C0x la capacité de la grille, L la longueur du canal, W la largeur du canal (le long d'un axe normal à L), VDS la tension entre le drain et la source, Vos la tension entre la grille et la source, et VT la tension de seuil du transistor à effet de champ MOS. En référence maintenant à la figure 2, le multiplieur selon la présente invention comprend trois miroirs de courant interposés entre une première alimentation électrique V1 et un niveau de tension de masse GND. Un premier miroir de courant comprend un transistor à effet de champ M3 MOS (métal-oxyde-semiconducteur) à canal P, un transistor à effet de champ M1 MOS à canal N et un transistor à effet de champ M7 MOS à canal P. Un second miroir de courant comprend un transistor à effet de champ M4 MOS à canal P, un transistor à effet de champ M2 MOS à canal N et un transistor à effet de champ M5 MOS à canal P. Un troisième miroir de courant comprend un transistor à effet de champ M6 MOS à canal N et un transistor à effet de champ M8 MOS à canal N. Le transistor à effet de champ M7 MOS à canal P du premier miroir de courant est relié au transistor à effet de champ M8 MOS à canal N du troisième miroir de courant, et le transistor à effet de champ M5 MOS à canal P du second miroir de courant est relié au transistor à effet de champ M6 MOS à canal N du troisième miroir de courant. Un courant de sortie 1o qui pénètre dans une charge est déterminé par la différence entre un courant I1 au niveau du transistor M7 à canal P et un courant I2 au niveau du transistor M8 à canal N. C'est-à-dire que lo = I1-I2. Conformément à l'équation (1), un courant lins au niveau du transistor à effet de champ M1 MOS à canal N peut être réécrit sous la forme de l'équation suivante I1DS = # * [(V2 - VT) * V1 - V12/2] (3) dans laquelle # est égal à (Cox * W * p)/L De même, un courant 12Ds au niveau du transistor à effet de champ M2 MOS à canal N peut être réécrit sous la forme de l'équation suivante I2DS = # * [(V3 - VT) * V1 - V12/2] (4) Un courant I'1DS au niveau du transistor à effet de champ M3 MOS à canal P est égal au courant lins au niveau du transistor à effet de champ M1 MOS à canal N. De même, étant donné que les transistors M3 et M7 à canal P forment le premier miroir de courant, le courant Il au niveau du transistor M7 à canal P est égal au courant I'1DS au niveau du transistor M3 à canal P. Par conséquent, le courant I1DS est égal au courant I1 grâce au premier miroir de courant. D'autre part, un courant I'2DS au niveau du transistor M4 à canal P est égal au courant I2DS au niveau du transistor M2 à canal N. De même, comme les transistors M4 et M5 à canal P forment le second miroir de courant, un courant I'3DS 3DS au niveau du transistor M5 à canal P est égal au courant I'2DS 2DS au niveau du transistor M4 à canal P. Etant donné que le transistor M6 à canal N est monté en série avec le transistor M5 à canal P, un courant I3DS est égal au courant I'3DS. Par ailleurs, étant donné que le transistor M6 à canal N forme le troisième miroir de courant conjointement avec le transistor M8 à canal N, le courant I2 est égal au courant I3DS. Autrement dit, I1DS = I' 1DS = 1i (par le premier miroir de courant) (5) IZDS = I 2DS = I 3DS = I3DS = 12 (par les second et troisième miroirs de courant) (6) Le courant de sortie I0 est donné par I0 = I1 - I2 =I1DS - I 2DS = # * [(V2 - VT) * v1 - v12/2] - # * [(V3 - VT) * V1 - V12/2] = # * (V2 - V3) * V1 = (C( * V1 * V2 - ss ss est un terme de compensation) (7) Par conséquent, une tension d'entrée V2 appliquée à la grille du transistor à effet de champ M1 MOS à canal N détermine le courant li, tandis qu'une tension d'entrée V3 appliquée à la grille du transistor à effet de champ M2 MOS à canal N détermine le courant 12. Si la tension V1 et la tension V3 sont fixées à un niveau de tension constant, le courant de sortie Io varie d'une manière linéaire avec la tension extérieure V2. Il convient de noter que le courant de sortie To ne comporte pas de terme au carré correspondant à la tension de seuil VTT et que les second et troisième miroirs de courant agissent comme un seul miroir de courant déterminant le courant 12. Par conséquent, la configuration du circuit représenté sur la figure 2 peut être utilisée comme multiplieur. En référence maintenant à la figure 3 qui représente le second mode de réalisation préféré de la présente invention, celui-ci comprend en plus un transistor à effet de champ M9 MOS à canal N formé au niveau de la borne de sortie du multiplieur. Plus précisément, la tension V1 et la tension V3 sont fixées à un niveau de tension constant, et la tension V2, qui joue un rôle de pondérateur synaptique d'un réseau neuronal, est appliquée à la grille du transistor à effet de champ M1 MOS à canal N. Le transistor à effet de champ M9 MOS à canal N transfère le courant de sortie 1o à la charge en réponse à une impulsion d'état neural. Par conséquent, la présente invention est en mesure de proposer une structure fondamentale de synapse de réseau neuronal grâce à une accumulation de l'état neuronal par l'intermédiaire d'un condensateur de rétroaction. Comme cela ressort de ce qui précède, la présente invention propose un multiplieur intégré à très haute densité et une synapse de réseau neuronal perfectionnée grâce à l'utilisation d'une tension de source faible et de la technologie submicronique poussée. En outre, la présente invention a des effets avantageux sur la simplification et la densité d'intégration des multiplieurs et des synapses de réseaux neuronaux grâce à l'utilisation des transistors MOS en deux étages seulement. Bien que la description précédente ait porté sur des modes de réalisation préférés de la présente invention, celle-ci n'est bien entendu pas limitée aux exemples particuliers décrits et illustrés ici et l'homme de l'art comprendra aisément qu'il est possible d'y apporter de nombreuses variantes et modifications sans pour autant sortir du cadre de l'invention. REVENDICATIONS 1. Multiplieur produisant des premier et second courants (I1, 12), puis délivrant un courant de sortie (Io) en soustrayant le second courant du premier courant, caractérisé en ce qu'il comprend un premier miroir de courant comprenant plusieurs transistors MOS (M1, M3, M7) pour former le premier courant (I1); et un second miroir de courant comprenant plusieurs transistors MOS (M2, M4, M5, M6, M8) pour former le second courant 12, le second miroir de courant étant monté en parallèle avec le premier miroir de courant. 2. Multiplieur selon la revendication 1, caractérisé en ce que le second miroir de courant comprend un troisième miroir de courant comprenant plusieurs transistors MOS (M2, M4, M5) pour former un troisième courant ; et un quatrième miroir de courant comprenant plusieurs transistors MOS (M6, M8) pour former le second courant, le troisième miroir de courant étant relié au quatrième miroir de courant. 3. Multiplieur selon la revendication 2, caractérisé en ce que le premier miroir de courant comprend un premier transistor MOS (M1) comportant une source reliée à un niveau de tension de masse (GND), le premier transistor MOS étant mis en position active en réponse à un premier signal de tension extérieur (V2) ; un second transistor MOS (M3) comportant un drain et une grille respectivement reliés à un drain du premier transistor MOS (M1), et une source reliée à une alimentation électrique (V1); et un troisième transistor MOS (M7) comportant une grille reliée à la grille du second transistor MOS (M3), une source reliée à l'alimentation électrique (V1), et un drain relié au second miroir de courant. 4. Multiplieur selon la revendication 3, caractérisé en ce que le troisième miroir de courant comprend un quatrième transistor MOS (M2) comportant une source reliée au niveau de tension de masse (GND), le quatrième transistor MOS étant mis en position active en réponse à un second signal de tension extérieur (V3) ; un cinquième transistor MOS (M4) comportant un drain et une grille respectivement reliés à un drain du quatrième transistor MOS (M2), et une source reliée à l'alimentation électrique (V1) ; et un sixième transistor MOS (M5) comportant une grille reliée à la grille du cinquième transistor MOS (M4), une source reliée à l'alimentation électrique (V1), et un drain relié au quatrième miroir de courant. 5. Multiplieur selon la revendication 4, caractérisé en ce que le quatrième miroir de courant comprend un septième transistor MOS (M6) comportant un drain et une grille respectivement reliés au troisième miroir de courant, et une source reliée au niveau de tension de masse (GND) ; et un huitième transistor MOS (M8) comportant une grille reliée à la grille du septième transistor MOS (M6), un drain relié au premier miroir de courant, et une source reliée au niveau de tension de masse (GND). 6. Multiplieur selon les revendications 3 et 4, caractérisé en ce que le premier signal de tension extérieur (V2) est une tension variable, et le second signal de tension extérieur (V3) une tension fixe. 7. Multiplieur selon les revendications 3 et 4, caractérisé en ce que le premier signal de tension extérieur (V2) est une tension fixe, et le second signal de tension extérieur (V3) une tension variable. 8. Synapse de réseau neuronal caractérisée en ce qu'elle comprend un premier miroir de courant comprenant plusieurs transistors (M1, M3, M7) pour former un premier courant (I,) ; un second miroir de courant comprenant plusieurs transistors MOS (M2, M4, M5, M6, M8) pour former un second courant (12), second miroir de courant qui est monté en parallèle avec le premier miroir de courant, la synapse de réseau neuronal produisant un courant de sortie (Io) en soustrayant le second courant du premier courant ; et un moyen de commutation (M9) délivrant le courant de sortie (1o) à partir du premier courant (1î) en réponse à un signal de commande. 9. Synapse selon la revendication 8, caractérisée en ce que le signal de commande est une impulsion d'état neuronal. 10. Synapse selon la revendication 9, caractérisée en ce que le second miroir de courant comprend un troisième miroir de courant comprenant plusieurs transistors MOS (M2, M4, M5) pour former un troisième courant ; et un quatrième miroir de courant comprenant plusieurs transistors MOS (M6, M8) pour former le second courant, le troisième miroir de courant étant relié au quatrième miroir de courant. 11. Synapse selon la revendication 10, caractérisée en ce que le premier miroir de courant comprend un premier transistor MOS (M1) comportant une source reliée à un niveau de tension de masse (GND), le premier transistor MOS étant mis en position active en réponse à un premier signal de tension extérieur (V2) ; un second transistor MOS (M3) comportant un drain et une grille respectivement reliés à un drain du premier transistor MOS (M1), et une source reliée à une alimentation électrique (V1) ; et un troisième transistor MOS (M7) comportant une grille reliée à la grille du second transistor MOS (M3), une source reliée à l'alimentation électrique (V1), et un drain relié au second miroir de courant. 12. Synapse selon la revendication 11, caractérisée en ce que le troisième miroir de courant comprend un quatrième transistor MOS (M2) comportant une source reliée au niveau de tension de masse (GND), le quatrième transistor MOS étant mis en position active en réponse à un second signal de tension extérieur (V3) ; un cinquième transistor MOS (M4) comportant un drain et une grille respectivement reliés à un drain du quatrième transistor MOS (M2), et une source reliée à l'alimentation électrique (Vl) ; et un sixième transistor MOS (M5) comportant une grille reliée à la grille du cinquième transistor MOS (M4), une source reliée à l'alimentation électrique (V1), et un drain relié au quatrième miroir de courant. 13. Synapse selon la revendication 12, caractérisée en ce que le quatrième miroir de courant comprend un septième transistor MOS (M6) comportant un drain et une grille respectivement reliés au troisième miroir de courant, et une source reliée au niveau de tension de masse (GND) ; et un huitième transistor MOS (M8) comportant une grille reliée à la grille du septième transistor MOS (M6), un drain relié au premier miroir de courant, et une source reliée au niveau de tension de masse (GND). 14. Synapse selon les revendications 11 et 12, caractérisée en ce que le premier signal de tension extérieur (V2) est une tension variable, et le second signal de tension extérieur (V3) une tension fixe. 15. Synapse selon les revendications 11 et 12, caractérisée en ce que le premier signal de tension extérieur (V2) est une tension fixe, et le second signal de tension extérieur (V3) une tension variable. 16. Synapse selon la revendication 14, caractérisée en ce que le premier signal de tension extérieur (V2) est un signal de pondération. 17. Synapse selon la revendication 15, caractérisée en ce que le second signal de tension extérieur (V3) est un signal de pondération.