FR 2770931 A1 19990514 FR 9804908 A 19980420 La présente invention concerne un dispositif à semiconducteur intégré à grande échelle (LSI) et, plus précisément, un tel dispositif à circuit intégré qui permet une interconnexion entre plusieurs circuits intégrés à semiconducteur ayant différentes tensions d'alimentation. La tension d'alimentation d'un circuit intégré LSI est maintenant faible grâce à l'utilisation d'une intégration poussée et de micromotifs. Il est difficile d'alimenter plusieurs circuits intégrés constituant un circuit électronique par une même alimentation. Pour cette raison, on a utilisé dans de nombreux cas des circuits intégrés ayant des tensions d'alimentation différentes. Pour que les performances des transistors à effet de champ du type MISFET des circuits intégrés ayant des motifs 20 soient suffisamment conservées, chaque film d'isolement de grille a une épaisseur minimale lui permettant de résister à la tension d'alimentation. En conséquence, lorsqu'on applique une tension supérieure à la tension d'alimentation au film d'isolement de grille, il apparaît un claquage diélectrique, une plus faible fiabilité du film d'isolement de grille ou analogue. Habituellement, le film d'isolement de grille d'un seul transistor MISFET auquel une tension supérieure à une tension d'alimentation est appliquée a été rendu épais afin que sa tension de claquage soit accrue. Cependant, dans ce procédé, il est nécessaire de former des transistors MISFET ayant des épaisseurs de film d'isolement de grille différentes sur un même substrat semi-conducteur si bien que le nombre d'opérations de fabrication est accru. La figure 2 représente une partie de circuit d'entrée de signaux d'un dispositif à semi-conducteur à circuit intégré, permettant d'éviter l'augmentation du nombre d'opérations de fabrication. Un inverseur CMOS INV est réalisé avec un transistor MOS à canal p Tr2 et un transistor MOS à canal n Tir3. Un signal d'entrée est appliqué à une borne d'entrée 1 et est transmis par un transistor MOS à canal n Tr1 à l'inverseur INV. Une ligne 3 d'alimentation est connectée à l'électrode de grille du transistor Tr1 afin qu'il reçoive une tension d'alimentation VDD. Si la tension de seuil du transistor Tr1 est égale à V et si une tension d'entrée Vin est égale ou inférieure à (VDD-Vth), la tension d'entrée Vin elle-même est appliquée à l'inverseur INV, alors que, si la tension d'entrée Vi, est égale ou supérieure à (VDD-Vth), la tension (VDD-Vth) est appliquée à l'inverseur INV. Plus précisément, une tension supérieure à (VDD-V > ) n'est pas appliquée à l'inverseur INV. Il est donc possible de protéger les films d'isolement de grille des transistors MOS Tr2 et Tr3 de l'inverseur INV. Dans le circuit représenté sur la figure 2, lorsqu'une tension égale ou supérieure à la tension d'alimentation VDD est appliquée à la borne d'entrée avant l'application de la tension d'alimentation VDD, une tension supérieure ou égale à la tension d'alimentation VDD est appliquée au film d'isolement de grille du transistor MOS Tr1. Cette opération peut provoquer un claquage diélectrique ou peut réduire la fiabilité du film d'isolement de grille. Il est donc nécessaire d'abord de mettre le circuit LSI à une plus faible tension d'alimentation, puis de le mettre à une tension d'alimentation plus élevée. La présente invention a donc pour objet la réalisation d'un circuit intégré à grande échelle LSI qui permet de supprimer les restrictions relatives à l'ordre successif d'application des tensions d'alimentation et qui empêche la réduction de fiabilité du film d'isolement de grille d'un transistor MISFET connecté à une borne externe du circuit intégré. Dans un premier aspect, l'invention concerne un dispositif à semi-conducteur à circuit intégré, qui comprend un transistor à effet de champ à structure métal-isolantsemi-conducteur ayant une première et une seconde région ayant subi une diffusion d'impureté, formées dans une couche de surface d'un substrat semi-conducteur, un film d'isolement de grille formé sur une région de canal délimitée entre la première et la seconde région ayant subi la diffusion, et une électrode de grille formée sur le film d'isolement de grille, dans lequel la première région ayant subi une diffusion d'impureté et l'électrode de grille sont séparées par une certaine distance dans la direction du plan du substrat semi-conducteur et la seconde région ayant subi une diffusion d'impuretés a une structure de drain faiblement dopée, une borne externe formée dans le substrat semi-conducteur pour assurer une connexion électrique avec un autre dispositif à semi-conducteur à circuit intégré, et une interconnexion assurant l'interconnexion électrique de la première région dopée par une impureté et de la borne externe. Comme une électrode de grille et une première région dopée par une impureté sont séparées par une certaine distance, il est possible d'empêcher la création d'un champ électrique trop élevé dans le film d'isolement de grille, même lorsqu'une tension supérieure à la tension d'alimentation est appliquée à la borne extérieure. La fiabilité du dispositif à semi-conducteur à circuit intégré peut donc être accrue. Il est possible de fabriquer un dispositif à semiconducteur à circuit intégré capable de recevoir à une borne externe une tension supérieure à la tension d'alimentation sans augmentation du nombre d'opérations de fabrication. Même si plusieurs dispositifs à circuit intégré ayant différentes tensions d'alimentation sont montés, l'ordre séquentiel de mise sous tension n'est pas limité si bien que la fiabilité du dispositif à semi-conducteur à circuit intégré peut être accrue. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels la figure 1 est une coupe d'un dispositif à semiconducteur à circuit intégré dans un mode de réalisation de l'invention ; la figure 2 est un schéma du circuit équivalent du dispositif représenté sur la figure 1 les figures 3A, 3B, 4A et 4B sont des coupes d'un substrat, illustrant un procédé de fabrication du dispositif à semi-conducteur à circuit intégré représenté sur la figure 1 ; et la figure 5A est un schéma représentant le circuit équivalent du circuit intégré dans un autre mode de réalisation de l'invention et la figure 5B est une coupe du dispositif à semi-conducteur à circuit intégré représenté sur la figure 5A. La figure 1 est une coupe d'un dispositif à semiconducteur à circuit intégré dans un mode de réalisation de l'invention. Dans la couche de surface d'un substrat 10 de silicium de type p ayant une résistivité égale à 10 Q.cm, sont formés un puits 12 de type p dopé par du bore (B) et un puits 13 de type n dopé par du phosphore (P). Un film 11 d'oxyde de champ est formé à la surface du substrat 10 et délimite deux régions actives dans le puits 12 de type p et une région active dans le puits 13 de type n. Dans les deux régions actives du puits 12, sont formés des transistors MOS à canal n Tr1 et Tr3, et dans la région active du puits 13 de type n est formé un transistor MOS à canal p Tr2 Le transistor Tr1 possède des régions 21S et 21D de source et de drain de type n dopées par As. Une région 21C de canal de type p est délimitée entre la région 21S de source et la région 21D de drain. Un film 21I d'isolement de grille est formé sur la région 21C de canal et une électrode llG de grille est formée sur ce film 21I. La région 21S de source et l'électrode 21G de grille sont séparées par une certaine distance dans la direction du plan du substrat 10. La région lîD de drain a une structure de drain faiblement dopée (LDD). Le transistor Tra comporte une région 22S de source de type n et une région 22D de drain de type n toutes deux dopées par As, un film 22I d'isolement de grille et une électrode 22G de grille. Les régions de source et de drain 22S et 22D ont toutes deux la structure LDD. Le transistor Tr2 possède une région 23S de source de type p et une région 23D de drain de type p toutes deux dopées par B, un film 23I d'isolement de grille et une électrode 23G de grille. Les régions 23S et 23D de source et de drain ont toutes deux la structure LDD. Un film isolant 30 placé entre les couches, formé d'un verre de borophosphosilicate (BPSG), est réalisé afin qu'il recouvre les transistors MOS Trl, Tr2 et Tir3. Des trous de contact sont formés d'un film isolant intermédiaire 30, des positions qui correspondent aux régions de source et de drain à l'électrode de grille de chaque transistor MOS. Ces trous de contact sont totalement remplis par des patins enfouis 31 formés de tungstène (W). Des interconnexions 35 sont formées dans le film intermédiaire 30 et sont connectées électriquement aux patins enfouis 31. Un autre film isolant intermédiaire 40 formé d'un verre de phosphosilicate (PSG) recouvre les interconnexions 35. Une ouverture 41 est formée dans le film 40 et expose une zone partielle d'interconnexion 35a connectée à la région 21S de source du transistor Trl. La région d'interconnexion 35a exposée à la partie inférieure de l'ouverture 41 est utilisée comme borne externe 1 pour la connexion électrique à un autre dispositif à circuit électronique. Une interconnexion 35b connectée à l'électrode de grille 21G du transistor Trl et une interconnexion 35c connectée à la région de source 23S du transistor Tr2 sont connectées à une ligne d'alimentation 3. Une tension d'alimentation VDD est donc appliquée aux interconnexions 35b et 35c. La ligne d'alimentation 3 est placée dans une couche de câblage formée au-dessus du film isolant 40. Une interconnexion 35d connectée à la région de drain 21D du transistor Trl, une interconnexion 35e connectée à l'électrode 22G de grille du transistor Tr3 et une interconnexion 35f connectée à l'électrode de grille 23G du transistor Tr2 sont toutes connectées à une ligne 4 de câblage. Cette ligne 4 est disposée par exemple dans une couche de câblage formée entre les films isolants intermédiaires 30 et 40. Une interconnexion 35g connectée à la région de drain 22D du transistor Tr3 et une interconnexion 35h connectée à la région de drain 23D du transistor Tr2 sont toutes deux connectées à une ligne de câblage 5 à partir de laquelle est transmise une tension Vaut. Cette ligne de câblage 5 est disposée par exemple dans la couche de câblage formée entre les films isolants 30 et 40. La figure 2 est un schéma du circuit équivalent du dispositif à semi-conducteur à circuit intégré représenté sur la figure 1. Les transistors MOS Tr2 et Tr3 constituent un inverseur CMOS INV qui est connecté entre la ligne d'alimentation 3 et une ligne de masse. La borne externe 1 est connectée par le transistor Tr1 aux électrodes de grille des transistors Tr2 et Tr3, c'est-à-dire à la borne d'entrée de l'inverseur INV. L'électrode de grille du transistor Trl reçoit la tension d'alimentation VDD par l'intermédiaire de la ligne d'alimentation 3. Lorsque la tension de seuil du transistor Tr1 est égale à Vth et lorsqu'une tension d'entrée Vi, est égale ou inférieure à (VDD-Vth), la tension d'entrée Vi, elle-meme est appliquée à l'inverseur INV alors que, lorsque la tension d'entrée Vi, est égale ou supérieure à (VDD-Vth), la tension (V,,-V,) est appliquée à l'inverseur INV. Ainsi, une tension supérieure à (VDD-Vth) n'est pas appliquée à l'inverseur INV. Un autre dispositif à circuit intégré, ayant une tension d'alimentation supérieure à la tension d'alimentation VDD de ce dispositif et transmettant une tension supérieure à VDD, peut donc être connecté à la borne externe 1. On considère maintenant le cas dans lequel une tension supérieure à la tension d'alimentation VDD est appliquée à la borne externe 1 avant la transmission d'énergie au dispositif à circuit intégré représenté sur les figures 1 et 2. On suppose que le potentiel de l'électrode de grille 21G du transistor Tr1 représentée sur la figure 1 est au potentiel de la masse et une tension supérieure à la tension VDD est appliquée entre l'électrode de grille 21G et la région 21S de source. Comme l'électrode de grille 21G et la région 21S de source sont séparées par une certaine distance dans la direction du plan du substrat 10 de silicium, la tension appliquée à la borne externe 1 n'est pas directement appliquée au film 21I d'isolement de grille dans la direction de l'épaisseur. En conséquence, un champ électrique élevé n'est pas créé dans le film 21I et un claquage diélectrique et une réduction de fiabilité du film 21I peuvent être évités. On décrit maintenant, en référence aux figures 3A à 4B, un procédé de fabrication du dispositif à semi-conducteur à circuit intégré représenté sur la figure 1. Comme l'indique la figure 3A, un substrat 10 de silicium de type p ayant une résistivité de 10 Q.cm est préparé. Dans la couche de surface du substrat 10 de silicium, un puits 12 de type p et un puits 13 de type n sont formés. Le puits 12 est formé par exemple par recouvrement d'un motif d'un matériau de réserve photographique dans la région autre que celle dans laquelle doit être formé le puits de type p et par implantation d'ions de B avec une énergie d'accélération de 180 keV et une dose de 1.10in cml. Le puits 13 est formé par exemple par recouvrement par un motif d'un matériau de réserve photographique d'une région autre que celle dans laquelle doit être formé le puits de type n et par implantation d'ions de P avec une énergie d'accélération de 180 keV et une dose égale à 5.1015 cl~2. Après l'implantation ionique, un recuit d'activation est réalisé pendant 120 min environ entre 1 000 et 1 100 "C. Un film 11 d'oxyde de champ d'environ 600 nm d'épaisseur est formé par oxydation locale de silicium (LOCS) pour la délimitation des régions actives des puits 12 et 13 de type p et n. La surface de chaque région active est oxydée thermiquement pour la formation des films 21I, 22I et 23I d'isolement de grille ayant une épaisseur d'environ 10 nm. Des électrodes de grille 21G, 22G et 23G sont formées dans les zones partielles des films 21I, 221 et 23I. Les électrodes de grille 21G, 22G et 23G sont formées par exemple par dépôt d'un film de silicium polycristallin d'environ 200 nm d'épaisseur et d'un film de WSi d'environ 100 nm d'épaisseur, dans cet ordre, par dépôt chimique en phase vapeur (CVD) et par mise sous forme de motifs. La mise sous forme de motifs peut être réalisée par attaque par des ions réactifs (RIE) à l'aide de chlore et d'oxygène comme gaz d'attaque. La région de surface dans laquelle le puits 13 de type n est formé et la région de surface le long des parois latérales de l'électrode 21G de grille et près de l'une de ces parois sont recouvertes d'un motif 14 d'un matériau de réserve photographique. A l'aide de ce motif 14 utilisé comme masque, des ions de P sont implantés avec une énergie d'accélération de 30 keV et une dose de 1.1014 cm2. Après l'implantation ionique, le motif 14 est retiré. De cette manière, les régions 15 dopées par le phosphore sont formées dans les couches de surface des deux côtés de chacune des électrodes 21G et 22G. Ensuite, bien qu'elle ne soit pas représentée sur la figure 3A, la région dans laquelle a été formé le puits 12 de type p est couverte d'un motif d'un matériau de réserve photographique pour l'implantation d'ions BF2 avec une énergie d'accélération de 30 keV et une dose de 1.1014 cm2 Après l'implantation ionique, le masque formé par le motif est retiré. De cette manière, des régions dopées par du phosphore sont formées dans les couches de surface des deux côtés de l'électrode de grille 23G. Ces opérations d'implantation ionique sont réalisées pour la formation d'une région diffusée à faible concentration de la structure LDD. Comme l'indique la figure 3B, les régions 21W, 22W et 23W d'isolement de parois latérales sont formées sur les parois latérales des électrodes de grille 21G, 22G et 23G. Ces régions 21W, 22W et 23W sont formées par exemple par dépôt d'un film de SiO2 de 200 nm d'épaisseur par dépôt chimique en phase vapeur puis par attaque anisotrope du film de SiO2 par attaque RIE. Grâce à cette attaque, la surface du substrat 10 est exposée dans les régions autres que la région d'isolement des parois latérales 21W, 22W et 23W. La surface exposée du substrat 10 est oxydée thermiquement pour la formation d'un film d'oxyde complet ayant une épaisseur de 20 nm. Pendant cette oxydation thermique, des ions P et B déjà implantés sont activés. En conséquence, les régions 15 ayant subi la diffusion de phosphore sont formées dans la couche de surface des deux côtés de chacune des électrodes 21G et 22 de grille, et des régions 16 de diffusion de bore sont formées dans la couche de surface des deux côtés de l'électrode 23G de grille. Comme l'indique la figure 4A, la région dans laquelle le puits de type n 13 a été formé est recouverte d'un motif 17 d'un matériau de réserve photographique. A l'aide de ce motif 17 comme masque, des ions arsenic (As) sont implantés avec une énergie d'accélération de 30 keV et une dose de 3.10in cl~2. Après l'implantation des ions, le motif 17 du matériau de réserve est supprimé. De cette manière, les régions 18 dopées par l'arsenic sont formées dans les couches de surface des deux côtés de chacune des électrodes de grille 21G et 22G. Ensuite, bien qu'elle ne soit pas représentée sur la figure 4A, la région dans laquelle le puits 12 de type p a été formé est recouverte d'un motif d'un matériau de réserve photographique pour l'implantation d'ions de BF2 avec une énergie accélératrice de 30 keV et une dose égale à 2.îOis cm2. Après l'implantation ionique, le masque du motif de réserve photographique est retiré. De cette manière, des régions dopées par du bore sont formées dans les couches de surface des deux côtés de l'électrode de grille 23G. Comme représenté sur la figure 4B, un recuit d'activation est réalisé à une température d'environ 1 000 "C. Au cours de ce recuit, une région 21S de source et une région 21D de drain sont formées dans la couche de surface des deux côtés de l'électrode 21G de grille afin qu'un transistor MOS à canal n Tr1 soit terminé, une région de source 22S et une région de drain 22D sont formées dans la couche de surface des deux côtés de l'électrode de grille 22G afin qu'un transistor MOS à canal n Tr3 soit terminé, et une région de source 23S et une région de drain 23D sont formées dans la couche de surface des deux côtés de l'électrode de grille 23G afin qu'un transistor MOS à canal p Tr2 soit terminé. Ensuite, comme l'indique la figure 1, un film isolant intermédiaire 30 de 600 nm d'épaisseur formé de verre PSG est déposé par dépôt chimique en phase vapeur sur toute la surface du substrat. Des trous de contact sont formés dans le film intermédiaire 30 à des positions prédéterminées et les trous de contact sont remplis de patins enfouis 31 formée de tungstène (W). Le patin enfoui 31 est formé par exemple par dépôt d'un film de W sur toute la surface du substrat par dépôt chimique en phase vapeur et par attaque. Le cas échéant, une couche d'un métal de barrage peut être formée à la paroi interne de chaque trou de contact. Une couche de câblage formée de Al est alors déposée à la surface du film isolant intermédiaire 30 et mise sous forme de motifs formant plusieurs interconnexions 35. Chaque film 40 de 600 nm d'épaisseur, formé de verre PSG, est déposé par dépôt chimique en phase vapeur et recouvre les interconnexions 35. Le cas échéant, une couche de câblage et une couche supérieure sont formées sur le film intermédiaire 40. Une ouverture 41 est formée dans le film intermédiaire 40 pour l'exposition d'une zone partielle de l'interconnexion 35a connectée à la région de source 21S. Dans le dispositif à circuit intégré à semi-conducteur fabriqué par les opérations précitées, P n'est pas implanté au cours de l'opération illustrée par la figure 3A dans la région comprise entre la région de source 21S et l'électrode de grille 21G. En conséquence, l'électrode de grille 21G et la région de source 21S sont séparées par une certaine distance dans la direction du plan du substrat 10 de silicium. Les autres régions de source et de drain ont une structure LDD. La structure de cet exemple peut être réalisée sans augmentation du nombre des étapes de traitement par recouvrement, par le motif 14 du matériau de réserve photographique, de la région de surface placée le long des parois latérales de l'électrode de grille 21G et près de cette paroi ainsi que de la région de surface dans laquelle se trouve le puits de type n 13, lors de l'opération d'implantation des ions P de la figure 3A. On décrit maintenant un autre mode de réalisation de l'invention en référence aux figures 5A et 5B. La figure 5A est un schéma d'un circuit représentant un dispositif à semi-conducteur à circuit intégré selon cet exemple et un autre dispositif connecté à un étage suivant. Dans le dispositif 50, un élément 51 de circuit électronique et un transistor MOS à canal n 52 sont formés. Un signal de sortie de l'élément 51 est appliqué à l'électrode de grille 52G du transistor MOS 52. La région de source 52S du transistor 52 est à la masse et la région de drain 52D est connectée à une borne externe de sortie 53 pour la formation d'une structure à drain ouvert. La borne externe de sortie 53 est connectée à une borne externe d'entrée 63 du dispositif à semi-conducteur à circuit intégré 60 de l'étage suivant. Dans ce dispositif 60, la borne externe d'entrée 63 est connectée par un élément résistif 61 à une ligne d'alimentation 64. Un signal transmis à la borne 63 parvient à un élément 62 de circuit électronique. La figure 5B est une coupe représentant le transistor MOS 52 et une borne externe de sortie 53 du dispositif 50 représenté sur la figure 5A. Un film 71 d'oxyde de champ est formé à la surface du substrat 70, le film 71 délimitant une région active. Dans cette région active, le transistor MOS 52 est formé. Le transistor 52 comporte une région de source 52S, une région de drain 52D et une électrode de grille 52G. La région de source 52S a une structure LDD. Comme la région de source 21S du transistor Tr1 représenté sur la figure 1, l'électrode de grille 52G et la région de source 52D sont séparées par une certaine distance dans la direction du plan du substrat 70 de silicium. Un film isolant intermédiaire 72 est formé afin qu'il recouvre le transistor MOS 52. Le trou de contact est formé dans le film 72 pour l'exposition d'une zone partielle de la région de drain 52D, et le trou de contact est rempli d'un patin enfoui 73 formé de W. Une interconnexion 74 est formée sur le film 72 et est connectée au patin enfoui 73. Un film isolant intermédiaire 75 est formé afin qu'il recouvre l'interconnexion 74. Une ouverture 76 est formée dans le film intermédiaire 75 pour l'exposition d'une zone partielle de l'interconnexion 74. L'interconnexion 74 exposée à la partie inférieure de l'ouverture 76 est utilisée comme borne externe de sortie 53. Ces structures peuvent être réalisées par le même procédé que dans le mode de réalisation décrit en référence aux figures 3A à 4B. Si la tension d'alimentation du circuit intégré 60 de l'étage suivant est supérieure à celle du circuit intégré 50, une tension supérieure à la tension d'alimentation est appliquée à la région de drain 52D du transistor MOS 52. Cependant, comme l'électrode de grille 52G et la région de source 52D sont séparées par une certaine distance, il est possible d'éviter la création d'un champ électrique trop élevé dans le film d' isolement de grille du transistor 52 et d'empêcher un claquage diélectrique et une réduction de la fiabilité. Dans les modes de réalisation précédents, une première région dopée par une impureté (région de source ou de drain) d'un transistor MOS est connectée à une borne externe. On peut prévoir des avantages analogues aussi dans le cas de transistors à effet de champ ayant une structure métalisolant-semi-conducteur MISFET. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux dispositifs qui viennent d'être décrits uniquement à titre d'exemple non limitatif sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif à semi-conducteur à circuit intégré, caractérisé en ce qu'il comprend un transistor à effet de champ à structure métalisolant-semi-conducteur ayant une première et une seconde région ayant subi une diffusion d' impureté, formées dans une couche de surface d'un substrat semi-conducteur (10), un film d'isolement de grille (21I, 22I, 23I) formé sur une région de canal délimitée entre la première et la seconde région ayant subi la diffusion, et une électrode de grille (21G, 22G, 23G) formée sur le film d'isolement de grille (21I, 22I, 23I), dans lequel la première région ayant subi une diffusion d'impureté et l'électrode de grille (21G, 22G, 23G) sont séparées par une certaine distance dans la direction du plan du substrat semi-conducteur (10) et la seconde région ayant subi une diffusion d'impuretés a une structure de drain faiblement dopée, une borne externe (1) formée dans le substrat semiconducteur (10) pour assurer une connexion électrique avec un autre dispositif à semi-conducteur à circuit intégré, et une interconnexion (35) assurant l'interconnexion électrique de la première région dopée par une impureté et de la borne externe. 2. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre un câblage (4) d'alimentation formé sur le substrat semi-conducteur (10), et un autre transistor à effet de champ à structure métalisolant-semi-conducteur formé sur le substrat semiconducteur (10), et l'électrode de grille (21G, 22G, 23G) du transistor à effet de champ à structure métal-isolant-semi-conducteur est connectée au câblage d'alimentation et la seconde région ayant subi la diffusion dune impureté est connectée à l'électrode de grille (21G, 22G, 23G) de l'autre transistor à effet de champ. 3. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend un élément (62) de circuit électronique formé sur le substrat semi-conducteur (10) pour la transmission d'un signal électrique, le signal électrique transmis par l'élément (62) de circuit électronique étant appliqué à l'électrode de grille (21G, 22G, 23G) du transistor à effet de champ à structure métal-isolant-semi-conducteur. 4. Dispositif selon la revendication 1, caractérisé en ce que la borne externe (1) est une borne d'entrée destinée à recevoir une tension supérieure à une tension d'alimentation du dispositif à semi-conducteur à circuit intégré. 5. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend en outre plusieurs autres transistors à effet de champ à structure métal-isolant-semi-conducteur, d'autres bornes externes (1) et d'autres interconnexions (35) ayant une structure équivalente à celle du transistor à effet de champ à structure métal-isolant-semi-conducteur, de la borne externe et de l'interconnexion.