FR 2771839 A1 19990604 FR 9714982 A 19971128 Mémoire non volatile programmable et effaçable électriquement La présente invention concerne une mémoire non volatile programmable et effaçable électriquement. Elle se rapporte au domaine des mémoires en circuits intégrés, notamment des mémoires non volatiles programmables et effaçables électriquement, de type EEPROM (de l'anglais "Electrically Erasable and Programmable Read-Only Memory") ou de type Flash-EPROM. Il existe des mémoires de ce type qui sont à accès série et d'autres qui sont à accès parallèle. Certaines mémoires à accès série comportent un bloc de cellules mémoire qui sont accessibles une seule fois en écriture, c'est-à-dire qu'elles ne sont programmables qu'une seule fois. Ce bloc de cellules mémoire contient en général des informations telles que des références de fabrication qui sont inscrites par le fabricant d'un système électronique incorporant la mémoire en vue d'en assurer la traçabilité. Il pourra s'agir notamment de la référence du système, du numéro du lot de fabrication, de la date de la fabrication, etc.. Ce bloc de cellules mémoire est en général un groupe de cellules du plan mémoire proprement dit, et plus particulièrement une ligne de cellules du plan mémoire lorsque celui-ci est organisé selon une matrice de lignes et de colonnes. Cette ligne de cellules mémoire est classiquement dénommée "ligne OTP" dans l'état de la technique. Ces trois lettres sont l'abréviation de l'expression anglo-saxonne "One Time Programmable". On dit alors que la mémoire offre une "fonctionnalité OTP". Les cellules mémoire de la ligne OTP étant de même structure que celles du reste du plan mémoire, elle sont accessibles de la même manière par la fourniture d'une adresse. Un bit particulier de la mémoire, dit "bit OTP" contient une première valeur logique O ou 1 lorsque la ligne OTP est vierge, c'est-à-dire qu'elle n'a encore jamais été programmée, et la valeur logique complémentaire dans le cas contraire. Le bit OTP est en général un bit particulier de la ligne OTP elle-même. La mémoire comporte des moyens pour autoriser ou non l'écriture dans la ligne OTP selon la valeur de ce bit. Ces moyens comprennent naturellement des moyens de lecture du bit OTP. Cependant, le bit OTP étant un bit quelconque du plan mémoire, il est soumis aux mêmes risques de détérioration que les autres cellules du plan mémoire. Une telle détérioration est provoquée par l'application des hautes tensions nécessaires à la programmation et à l'effacement des cellules du plan mémoire. Or, il est important que le bit OTP, une fois programmé pour indiquer que la ligne OTP n'est plus vierge, maintienne sa valeur programmée, au risque de voir la ligne OTP effacée par une nouvelle opération d'écriture (volontaire ou non) si la valeur du bit OTP n'est pas lue correctement. L'invention vise à palier cet inconvénient de l'état de la technique. On observe qu'aucune des mémoires à accès parallèle actuellement connue dans l'état de la technique n'offre de fonctionnalité OTP. Par contre, les mémoires à accès parallèle offrent souvent une fonctionnalité, dite "fonctionnalité SDP", qui permet la protection de l'ensemble des cellules mémoire du plan mémoire contre les opérations d'écriture involontaires. Ces trois lettres sont l'abréviation de l'expression anglo-saxonne"Software Data Protection". De telles opérations sont susceptibles d'engendrer une perte accidentelle de données. En effet, pour les mémoires à accès parallèle, une opération d'écriture est possible dès lors, d'une part, qu'une entrée de sélection de boîtier de la mémoire ("Chip Select") et, d'autre part, qu'une entrée de lecture/écriture ("Read/Write") sont à l'état logique 0 (une troisième entrée, "Output Enable", devant par ailleurs être à l'état logique 1). L'opération d'écriture est provoquée par le front descendant de la dernière de ces deux entrées qui passe à l'état logique 0. Les valeurs logiques présentes sur les entrées de données sont alors inscrites dans la cellule mémoire repérée par l'adresse correspondant aux valeurs logiques présentes sur les entrées d'adresses du boîtier mémoire. Or, ces conditions sont susceptibles d'être réunies de façon involontaire, notamment en cas de parasite sur les lignes électriques connectées aux entrées précitées du boîtier mémoire. La fonctionnalité SDP permet en fait d'éviter cet inconvénient en faisant en sorte qu'une série d'étapes préalables à une commande d'écriture soit effectuée sur les entrées du boîtier mémoire afin que l'opération d'écriture soit possible. La mémoire comporte en effet des moyens pour empêcher toute opération d'écriture dans les cellules mémoire du plan mémoire, ces moyens étant rendus inactifs par la réalisation de la série d'étapes précitée. La mémoire comporte à cet effet un bit particulier, dit "bit SDP", qui présente une première valeur logique 0 ou 1 lorsque le plan mémoire est protégé en écriture, et la valeur logique complémentaire dans le cas contraire. La valeur de ce bit est lue systématiquement dès qu'une opération d'écriture dans la mémoire est déclenchée. Le temps de lecture de ce bit doit être inférieur à une certaine durée à partir de laquelle un cycle d'écriture dans la mémoire est déclenché pour réaliser l'opération d'écriture. En effet, si la valeur du bit SDP lu indique que la mémoire est protégée en écriture, des moyens sont prévus pour empêcher la réalisation de ce cycle d'écriture. De tels moyens agissent en général pour inhiber le fonctionnement d'un circuit élévateur de tension délivrant les hautes tensions nécessaires à l'écriture dans les cellules mémoire. Pour des raisons de rapidité de lecture, le bit SDP est généralement un bit supplémentaire de la mémoire, c'est-à-dire qu'il ne fait pas partie du plan mémoire proprement dit. le bit SDP est accessible en écriture selon une procédure particulière présentant une complexité suffisante pour prévenir toute programmation ou toute effacement involontaire de ce bit. On notera que la fonctionnalité SDP ne présente pas le même intérêt pour les mémoires à accès série pour lesquelles une opération d'écriture involontaire est quasiment impossible dans la mesure ou toute opération dans la mémoire requiert la fourniture sur l'entrée série de la mémoire d'une séquence de signaux conforme à un protocole spécifique. L'invention propose de profiter de la méthode et des moyens connus de gestion de la fonctionnalité SDP en ce qui concerne les mémoires à accès parallèle, pour offrir également une fonctionnalité OTP. L'invention s'applique avantageusement à une mémoire à accès parallèle, qui peut ainsi présenter la fonctionnalité OTP en plus de la fonctionnalité SDP. Mais l'invention est également applicable à des mémoires à accès série. En effet, l'invention propose une mémoire non volatile programmable et effaçable électriquement, comportant un plan mémoire qui comprend une pluralité de cellules mémoire mémorisant chacune un bit d'information, et comprenant au moins une cellule supplémentaire mémorisant un premier bit d'état relatif à l'état accessible en écriture ou non de l'ensemble des cellules du plan mémoire, ainsi qu'au moins une cellule supplémentaire mémorisant un second bit d'état relatif à l'état vierge ou non d'un groupe de cellules mémoire destinées à n'être programmées qu'une seule fois par l'utilisateur, la mémoire comprenant en outre des moyens de gestion qui sont communs pour les cellules mémoire mémorisant le premier et le second bit d'état précités. Par l'expression "cellule supplémentaire", on désigne une cellule qui ne fait pas partie du plan mémoire proprement dit, et qui est accessible par des moyens différents de ceux permettant d'accéder aux cellules mémoire dudit plan mémoire. Ainsi, le second bit d'état, qui est le bit OTP présenté ci-dessus, se trouve à l'extérieur du plan mémoire, ce qui a pour effet de le protéger des détériorations éventuelles auxquelles sont soumises les cellules du plan mémoire du fait des cycles répétés d'écriture et d'effacement. En outre, selon l'invention, la surface de silicium occupée par les moyens de gestion du bit SDP d'une part et du bit OTP d'autre part n'est pas le double de celle occupée par des moyens d'accès à l'un de ces bits uniquement, tel que le bit SDP des mémoires parallèles de l'état de la technique, mais est inférieure à cette dernière surface. Enfin, les dessins des masques utilisés pour la réalisation concrète des moyens essentiels de l'invention ne nécessite pas de nouvel investissement important en développement puisque on profite avantageusement des masques déjà utilisés pour réaliser la fonctionnalité SDP connue. D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels on a représenté: - à la figure 1: une représentation schématique d'une mémoire à accès parallèle selon l'invention; - à la figure 2: le détail d'un mode de réalisation d'une partie de la mémoire de la figure 1; - à la figure 3: un schéma d'un mode de réalisation d'un circuit de lecture différentiel; - à la figure 4: un schéma d'un circuit générant des signaux de contrôle pour un circuit de lecture différentiel; - aux figures 5a à 5i: des chronogrammes de signaux intervenant lors d'une opération d'écriture dans la mémoire. Sur les figures, les mêmes éléments portent les mêmes références. Par convention, et à moins qu'il n'en soit disposé autrement, les signaux logiques qui seront présentés dans la suite sont actifs à la valeur logique 1 et inactifs à la valeur logique 0. A la figure 1 on a représenté un plan mémoire MA comprenant une matrice de cellules mémoire disposées en lignes et en colonnes. Ces cellules mémoire sont accessibles par la fourniture d'une adresse, par exemple codée sur 16 bits, qui est fournie sur des broches d'accès A0 à A1S du boîtier mémoire. Chaque cellule mémoire mémorise un bit d'information. Dans un exemple, le plan mémoire MA comprend 256 lignes et 256 colonnes. A l'intersection de chaque ligne et de chaque colonne se trouve une cellule mémoire. Les huit bits de poids faible d'une adresse mémoire se présentant sur les broches d'accès A0-A7 sont fournis en entrée d'un registre d'adresse ADLATl. Les huit bits de poids fort de cette adresse se présentant sur des broches d'accès A8-A15 du boîtier mémoire sont fournis en entrée d'un second registre d'adresses ADLAT2. La fonction de ces registres d'adresses ADLAT1 et ADLAT2 est de maintenir les adresses de la cellule mémoire concernée, pendant toute la durée d'une opération d'accès au plan mémoire MA. Il pourra s'agir d'une opération d'écriture ou d'une opération de lecture en fonction de l'état logique des signaux présents sur les broches de commande CE, OE et WE du boîtier de la mémoire. Ces signaux de commande sont transmis en entrée d'un circuit ou séquenceur SEQ. Le séquenceur SEQ pilote l'ensemble des organes internes de la mémoire au cours d'une opération d'écriture ou de lecture dans la mémoire. Notamment, il commande le fonctionnement d'un circuit élévateur de tension HVGEN générant les hautes tensions nécessaires à l'effacement et à la programmation des cellules mémoire. En outre, il commande les registres d'adresses ADLAT1 et ADLAT2 précités. Une fois chargés dans ces registres, les deux groupes d'adresses A0-A7 d'une part et A8-A15 d'autre part sont transmis en entrée d'un décodeur de colonnes YDEC et d'un décodeur de lignes XDEC respectivement. Ces décodeurs ont pour fonction de sélectionner une cellule mémoire ou un groupe de cellules mémoire du plan mémoire MA, qui seront affectées par l'opération d'écriture ou de lecture selon le cas. De façon connue, le décodeur de colonne YDEC est intimement lié à un circuit de lecture SENSE dont le rôle est de lire le courant circulant dans les lignes de bit de la mémoire auxquelles sont reliées les cellules mémoire concernées par l'opération de lecture en cours. la mémoire comporte à cet effet également un registre de données DATLAT par exemple pour maintenir les données lues après une opération de lecture ou les données à écrire avant une opération d'écriture dans le plan mémoire MA. Les registres de données sont en outre reliés à des portes tampon contenues dans un circuit d'entrée/sortie IOBUFF qui délivre (pour une opération de lecture) ou reçoit (pour une opération d'écriture) les données sur huit bits respectivement vers ou par l'intermédiaire des broches d'accès de données DO à D7 du boîtier mémoire. Le fonctionnement du circuit de lecture/écriture SENSE et du circuit d'entrée/sortie IOBUFF est également piloté par le séquenceur SEQ. Ainsi qu'on l'a dit, celui-ci est lui-même commandé de l'extérieur de la mémoire, par l'intermédiaire des broches de commande ou entrées CE, OE et WE précitées. Les signaux se présentant sur ces trois entrées sont actifs à l'état logique 0. L'entrée CE ("Chip Enable") est l'entrée de sélection de boîtier. Elle doit être active pour toute opération de lecture ou d'écriture dans le boîtier mémoire. L'entrée OE ("Output Enable") et l'entrée WE ("Write Enable") permettent de commander une opération de lecture ou une opération d'écriture dans la mémoire. Une opération de lecture est déclenchée lorsque l'entrée OE est active et que l'entrée WE est inactive, l'entrée CE étant bien sûr elle-même active. Une opération d'écriture est déclenchée lorsque l'entrée OE est inactive (maintenue à la valeur logique 1) et que l'entrée WE devient active, l'entrée CE étant bien sûr elle-même active. Les organes d'une mémoire à accès parallèle présentés ci-dessus sont classiques et connus en eux-mêmes. ils regroupent le plan mémoire MA et des moyens de gestion des cellules mémoire que celui-ci comporte. La mémoire selon l'invention comporte en outre au moins une cellule supplémentaire mémorisant un premier bit d'état relatif au caractère accessible en écriture ou non de l'ensemble des cellules du plan mémoire MA. Ce premier bit d'état est le bit SDP précité. La fonction du bit SDP est d'indiquer si les cellules du plan mémoire MA sont ou non accessibles en écriture. Pour ce faire, il présente une valeur logique déterminée (par exemple la valeur logique 1) lorsque les cellules du plan mémoire MA ne sont pas accessibles en écriture, et la valeur logique complémentaire (i.e. la valeur 0 dans l'exemple) dans le cas contraire. Préférentiellement la mémoire comporte en fait un groupe SDPCELLS de plusieurs cellules supplémentaires, mémorisant le bit SDP de manière redondante. En effet, le fait de disposer d'une pluralité de cellules pour mémoriser la même information de manière redondante, à savoir ici la valeur du bit SDP permet de minimiser les conséquences d'un défaut ou d'un endommagement de l'une ou de certaines de ces cellules sur le fonctionnement de la mémoire. Le bit SDP est en effet un bit particulier dont la valeur doit être sauvegardée avec un degré de sécurité vis-à-vis des dysfonctionnements supérieur à celui admissible pour les cellules mémoire du plan mémoire MA. En outre, étant lu à chaque opération d'écriture dans la mémoire, les cellules mémoire qui le mémorisent sont susceptibles d'être endommagées plus rapidement. De manière encore plus préférentielle, le groupe SDPCELLS comporte un nombre pair de cellules, soit 2n cellules (2 fois n), avec n nombre entier non nul. parmi celles-ci, un premier sous-groupe de n cellules, dites cellules primaires, sont dans un état déterminé, effacé ou programmé, c'est-à-dire qu'elles mémorisent la valeur logique 0 ou 1 respectivement (dans la suite, on dira qu'elles sont à la valeur logique 0 ou 1), alors qu'un second sous-groupe formé des n autres cellules du groupe SDPCELLS ont la valeur logique complémentaire. Cette caractéristique de l'invention permet d'utiliser un circuit de lecture des cellules du groupe SDPCELLS qui soit un circuit de type différentiel. La description d'un exemple de réalisation d'un tel circuit de lecture et la définition de ses avantages seront donnés ci-dessous en regard, plus particulièrement, de la figure 3. On rappelle que les cellules mémoire du groupe SDPCELLS sont dites supplémentaires car elles sont avantageusement distinctes des cellules mémoire du plan mémoire, comme étant réalisées sur une région de la surface de silicium occupée par la mémoire autre que celle sur laquelle ces dernières sont réalisées, et comme présentant des moyens de gestion spécifiques qui seront décrits ci-dessous. Ainsi, ces cellules ne sont pas affectées par les hautes tensions de programmation ou d'effacement appliquées aux cellules du plan mémoire MA durant la durée de vie de la mémoire. Selon l'invention, la mémoire comporte en outre au moins une autre cellule supplémentaire mémorisant un second bit d'état, dit bit OTP, relatif à l'état vierge ou non d'un groupe de cellules mémoire destinées à être programmées qu'une seule fois par l'utilisateur, celui-ci se définissant comme le concepteur d'un système électronique comportant la mémoire. Ce groupe de cellules mémoire est préférentiellement compris dans le plan mémoire. Il s'agira en particulier d'une ligne de cellules du plan mémoire MA de la ligne OTP. Ceci présente l'avantage de la simplicité pour l'adressage de ces cellules et pour le dessin des masques de réalisation de la mémoire sur le silicium. De plus, les informations qui sont mémorisées dans la ligne OTP ne justifient pas un degré de sécurité vis-à-vis des dysfonctionnements qui soit différent de celui des autres informations memorisées dans la mémoire. Seul le bit OTP, relatif à l'état vierge ou non de la ligne OTP justifie des précautions particulières. On notera en effet que si le bit OTP n'a pas vocation à être lu à chaque opération d'écriture dans la mémoire comme c'est le cas du bit SDP, sa valeur doit cependant être également mémorisée de manière à présenter un très haut degré de sécurité vis-à-vis des dysfonctionnements éventuels, au risque de voir les informations inscrites par l'utilisateur dans la ligne OTP de la mémoire écrasées par une nouvelle opération d'écriture au cours de la durée de vie du système électronique l'incorporant. C'est également la raison pour laquelle la mémoire comporte préférentiellement un groupe OTPCELLS de cellules mémoires mémorisant le bit OTP de manière redondante, et, encore plus préférentiellement, un nombre pair 2p (2 fois p, avec p entier non nul) de telles cellules mémoire supplémentaires. les avantages de ces caractéristiques ont déjà été évoqués ci-dessus en ce qui concernait le bit SDP. Selon l'invention, la mémoire comporte en outre des moyens pour la gestion à la fois de la (ou des) cellule(s) supplémentaire(s) mémorisant le bit SDP et de la (ou des) cellule(s) supplémentaire(s) mémorisant le bit OTP. Ces moyens de gestion communs ont pour fonction de permettre l'accès en lecture et en écriture aux cellules mémoire supplémentaires mémorisant le bit SDP et le bit OTP. Ces moyens comportent un premier et un second circuit formant verrou d'adressage de ces cellules respectivement SDPLAT et OTPLAT (figure 1) qui permettent de sélectionner les groupes de cellules mémoire SDPCELLS et OTPCELLS respectivement. Plus précisément, les verrous d'adressage SDPLAT et OTPLAT sont activés par un circuit de sélection SEL de manière à ne sélectionner, le cas échéant, qu'un seul des deux groupes de cellules supplémentaires SDPCELLS ou OTPCELLS. Dit autrement, à chaque instant, soit aucun groupe de cellules supplémentaires n'est sélectionné pour une opération de lecture ou d'écriture, soit un seul des groupes SDPCELLS ou OTPCELLS est sélectionné, mais jamais les deux groupes en même temps. Comme on l'aura compris, le fonctionnement des moyens de gestion des groupes de cellules mémoire supplémentaire SDPCELLS et OTPCELLS est piloté par le séquenceur SEQ de la mémoire. En fait, tout se passe comme si les groupes de cellules mémoire supplémentaire SDPCELLS et OTPCELLS formaient un petit plan mémoire distinct du plan mémoire MA. Ce petit plan mémoire est géré par des moyens de gestion spécifiques comprenant les verrous d'adressage SDPLAT et OTPLAT, le circuit de sélection SEL et le circuit de lecture différentiel DIFF-SENSE, ces moyens de gestion étant toutefois pilotés par le séquenceur SEQ qui pilote également les moyens de gestion du plan mémoire MA. A la figure 2, on a détaillé les éléments de la mémoire visibles au bas de la figure 1. Le groupe de cellules mémoires supplémentaires SDPCELLS comporte, dans un exemple, huit cellules mémoire Cîl à C18. Elles sont disposées à l'intersection, d'une part, d'une ligne de mot SDPROW, et, d'autre part, d'une ligne de bit BL1 à BL8 respectivement. De même, le groupe de cellules mémoire supplémentaires OTPCELLS comporte avantageusement le même nombre de cellules, soit huit cellules C21 à C28. Celles-ci sont disposées à l'intersection, d'une part, d'une ligne de mot OTPROW et, d'autre part, desdites lignes de bit BL1 à BL8 respectivement. Les cellules mémoire supplémentaires Cîl à C18 et C21 à C28 forment donc un petit plan mémoire spécifique à deux lignes et huit colonnes. Ces cellules mémoire ont par exemple la structure classique des points mémoire. EEPROM, et comportant un transistor à grille flottante en série avec un transistor de sélection. Parmi les 2n (respectivement 2p) cellules du groupe SDPCELLS (respectivement OTPCELLS), n cellules (respectivement p cellules), dites cellules primaires, sont reliées à n lignes de bit (respectivement p lignes de bit) qui sont réunies en une même ligne BLA, les n autres (respectivement les p autres) cellules, dites cellules secondaires, étant reliées à des lignes de bit réunies en une même autre ligne BLB. Ainsi, dans l'exemple de la figure 2, les cellules primaires Cîl à C14 du groupe SDPCELLS et C21 à C24 du groupe OTPCELLS sont reliées aux lignes de bit BL1 à BL4 qui sont réunies, au noeud PA, en une même et unique ligne BLA. Les cellules secondaires C15 à C18 du groupe SDPCELLS et C25 à C28 du groupe OTPCELLS sont réunies, au noeud PB, en une même et unique ligne BLB. Les lignes BLA et BLB sont reliées, respectivement à une première entrée différentielle A et à une seconde entrée différentielle B du circuit de lecture différentiel DIFF-SENSE. Avec cette configuration, l'entrée A est simultanément chargée par le contenu des cellules mémoire primaires de chaque groupe, c'est à dire que le courant entrant en A par la ligne BLA est la somme des courants circulant dans les cellules mémoire primaires Cîl à C14, ou, le cas échéant, C21 à C24. En fait, ainsi qu'on l'a déjà dit et qu'il sera encore précisé plus loin, un seul groupe de cellules SDPCELLS ou OTPCELLS est, le cas échéant, sélectionné à la fois, en sorte que le courant entrant dans l'entrée A est soit nul, soit égal à la somme des courants circulant dans les cellules primaires C11 à C14 (groupe SDPCELLS sélectionné), soit égal au courant circulant dans les cellules primaires C21 à C24 (groupe OTPCELLS sélectionné). On notera que, dans ces deux derniers cas, le courant peut également être nul selon l'état programmé ou effacé des cellules. De la même façon, l'entrée B est simultanément chargée par le contenu des cellules mémoire secondaires de chaque groupe SDPCELLS ou OTPCELLS, c'est-à-dire que le courant entrant dans l'entrée B par l'intermédiaire de la ligne BLB est soit nul, soit égal à la somme des courants circulant dans les cellules mémoire secondaires C15 à C18 du groupe SDPCELLS, soit égal à la somme des courants circulant dans les cellules mémoire secondaires C25 à C28 du groupe OTPCELLS. Or, on prévoit que les cellules primaires de chaque groupe soient programmées ou effacées simultanément en sorte qu'elles présentent théoriquement la même valeur logique 1 ou 0 (sauf en cas de détérioration d'une au moins des cellules). La même disposition est prévue pour les cellules secondaires de chaque groupe. De plus, si les cellules mémoire primaires d'un groupe quelconque sont à la valeur logique 0, on prévoit en outre que les cellules mémoire secondaires de ce groupe sont à la valeur logique 1, et réciproquement. Il résulte nécessairement une différence entre les courants entrant d'une part par l'entrée A, d'autre part par l'entrée B du circuit de lecture différentiel DIFF-SENSE. Le signe de cette différence détermine la valeur logique du signal BIT délivré en sortie du circuit DIFF-SENSE, qui est la valeur du bit SDP si le groupe de cellules mémoire SDPCELLS est sélectionné, ou la valeur du bit OTP si le groupe de cellules mémoire OTPCELLS est sélectionné. Le circuit DIFF-SENSE reçoit en outre, sur des entrées de contrôle, un signal de commande LOAD et un signal de commande LOADN qui est le complémentaire du signal LOAD. Le mode de génération de ces signaux de contrôle sera explicité ci-dessous en regard de la figure 4. A la figure 3, on a représenté un mode de réalisation possible du circuit de lecture différentiel DIFF-SENSE selon l'invention. Pour des raisons de clarté on n'a représenté qu'une cellule mémoire supplémentaire primaire Cli (i compris entre 1 et 4) et une cellule mémoire supplémentaire secondaire Clj (j compris entre 5 et 8) du groupe SDPCELLS ainsi qu'une cellule mémoire supplémentaire primaire C2i et une cellule mémoire supplémentaire secondaire C2j du groupe OTPCELLS. En conséquence, une seule ligne de bit BLi reliée au noeud PA n'est visible, de même qu'une seule ligne de bit BLj reliée au noeud PB. la structure du circuit de lecture différentiel DIFF-SENSE est inspirée de celle d'une bascule RS en technologie CMOS. En effet, il comporte un premier inverseur de type CMOS comprenant un transistor MOS de type P référencé TP1 en série avec un transistor MOS de type N référencé TN1 entre une broche d'alimentation positive délivrant une tension continue positive Vcc et la masse, et un second inverseur de type CMOS comprenant un transistor MOS de type P référencé TP2 et un transistor MOS de type N référencé TN2 connectés de la même façon, la sortie de l'un des inverseurs étant reliée à l'entrée de l'autre et réciproquement, ainsi qu'il est connu (l'entrée de chaque inverseur étant prise sur les grilles communes des deux transistors, et la sortie sur leurs drains communs). Cette structure est complétée par deux transistors MOS de type N référencés TS1 et TS2 connectés, respectivement, entre les drains des transistors TP1 et TN1 et entre les drains des transistors TP2 et TN2. Ces deux transistors TS1 et TS2 reçoivent simultanément sur leur grille de commande le signal de commande LOADN précité. De plus, le circuit DIFF-SENSE comporte encore deux transistors MOS de type N référencés TL1 et TL2 et connectés respectivement entre l'entrée A du circuit et l'entrée du premier inverseur TP1-TN1 et entre l'entrée B du circuit et l'entrée du second inverseur TP2-TN2. Ces deux transistors TL1 et TL2 reçoivent simultanément sur leur grille de commande le signal de commande LOAD précité. Le signal de sortie BIT du circuit DIFF-SENSE est pris sur le drain du transistor TP1. l'avantage d'un tel circuit de lecture différentiel réside dans la rapidité de la lecture. En effet, la sortie BIT peut passer d'une valeur logique à l'autre au bout d'un temps relativement court, de l'ordre de 10 ns contre 30 ns pour les circuits de lecture classiques. Dans la suite, on considère que lorsqu'une cellule mémoire supplémentaire se trouve dans l'état programmé, elle est parcourue par un courant de conduction dès qu'elle est sélectionnée, c'est-à-dire dès que la ligne de mot à laquelle elle est reliée est portée à une tension positive de valeur déterminée, dite tension de lecture. A l'inverse, lorsqu'elle est dans un état effacée, elle n'est alors parcourue par aucun courant. Préférentiellement, dans le cas où l'état du bit OTP et/ou du bit SDP est mémorisé de façon redondante par un groupe de huit cellules (quatre cellules primaires et quatre cellules secondaires), il est préférable que l'impédance des transistors TP1 et TP2 du circuit DIFF-SENSE soit telle que le courant maximum qui peut les traverser est strictement supérieur à une fois le courant de conduction d'une cellule mémoire supplémentaire se trouvant dans l'état programmé, et strictement inférieur à trois fois ce courant. En effet, ce choix de l'impédance des entrées A et B du circuit DIFF-SENSE permet une lecture correcte de l'état du bit OTP (ou SDP le cas échéant) même si une des quatre cellules primaires et/ou une des quatre cellules secondaires est défaillante. Le fonctionnement du circuit DIFF-SENSE est le suivant: lorsque le signal LOAD est actif (i.e. lorsqu'il est à la valeur logique 1), les transistors TL1 et TL2 sont conducteurs; le signal LOADN n'étant pas actif, les transistors TS1 et TS2 se conduisent comme des circuits ouverts; la tension sur les drains des transistors TP1 et TP2 est imposée par le courant circulant depuis la broche Vcc vers les entrées A et B, c'est-à-dire, respectivement, le courant circulant à travers les cellules primaires et les cellules secondaires; la On se réfère maintenant de nouveau à la figure 2. Les lignes de mot SDPROW et OTPROW auxquelles les groupes de cellules mémoire SDPCELLS et OTPCELLS sont respectivement connectées, peuvent être portées à la tension de lecture au moyen des verrous d'adressage respectivement SDPLAT et OTPLAT en sortie desquels elles sont connectées (ces verrous sont sensibles au niveau de la tension présente sur leur entrée). A cet effet, le circuit de sélection SEL délivre deux signaux de sélection SDPSEL et OTPSEL pour activer les verrous d'adressage de manière à ne sélectionner, le cas échéant, qu'un seul des deux groupes de cellules supplémentaires SDPCELLS ou OTPCELLS à la fois. Dit autrement, le circuit de sélection SEL fonctionne de telle manière que ces signaux de sélection SDPSEL et OTPSEL ne soient pas actifs simultanément. Le circuit SEL comporte à cet effet une première bascule de type RS formée par deux portes NOR 111 et 112, la sortie de chacune de ces portes étant connectée à une première entrée de l'autre, ainsi qu'une seconde bascule de type RS formée de deux portes NOR 113 et 114 connectées de la même manière. La sortie de la première bascule RS est connectée en entrée du verrou SDPLAT pour lui délivrer le signal SDPSEL. Et la sortie de la seconde bascule RS est connectée en entrée du verrou OTPLAT pour lui délivrer le signal de sélection OTPSEL. Un signal de commande SDPREAD est simultanément transmis sur une seconde entrée de la porte 111 et sur une deuxième entrée de la porte 114. Un autre signal de commande OTPREAD est simultanément transmis sur une deuxième entrée de la porte 112 et sur une deuxième entrée de la porte 113. Un signal de remise à zéro RLAT est simultanément transmis sur une troisième entrée de la porte 112 et une troisième entrée de la porte 114. Enfin, un signal de réinitialisation du bit OTP est transmis sur une troisième entrée de la porte 113. Pour la compréhension de la suite de l'exposé, on pourra en substance retenir les observations suivantes: - la valeur logique du signal de sélection SDPSEL ou du signal de sélection OTPSEL est imposée à 1 lorsque l'un au moins des signaux transmis sur les entrées de la porte 111 ou 113 respectivement, est actif (à la valeur logique 1); - de même, la valeur logique des signaux SDPSEL et OTPSEL est imposée à 0 lorsque l'un au moins des signaux transmis en entrée de la porte 112 ou 114 respectivement, est actif (à la valeur logique 1). A la figure 4, on a représenté une solution possible pour la génération des signaux de commande LOAD et LOADN à partir des signaux SDPREAD et OTPREAD. Ces derniers sont transmis sur les deux entrées d'une porte NOR référencée 30, dont la sortie est transmise en entrée d'un inverseur 31. La sortie de l'inverseur 31 délivre le signal LOAD alors que la sortie de la porte 30 délivre le signal complémentaire LOADN. On pourra vérifier que le signal LOAD est actif (à la valeur logique 1) dès que l'un des signaux de commande SDPREAD ou OTPREAD est actif, et inactif dans le cas contraire. Le fonctionnement des moyens de gestion des cellules mémoire supplémentaires lors d'une opération d'écriture dans la mémoire va maintenant être décrit en regard notamment des chronogrammes des figures 5a à 5i. Sur les figures 5a à 5c, on a représenté respectivement les signaux de commande OE, CE et WE de la mémoire. On a vu que ces signaux sont transmis depuis l'extérieur sur des broches d'accès ou entrées du boîtier mémoire pour en commander le fonctionnement, et qu'il sont actifs à la valeur logique 0. Pour une opération d'écriture dans la mémoire le signal CE doit être actif et le signal OE doit être inactif. Les instructions d'écriture dont alors déclenchées par les fronts descendant du signal WE. Les informations d'adresse disponibles sur les entrées d'adresse A0-A15 du boîtier mémoire sont chargées dans les registres ADLAT1 et ADLAT2 sur les fronts descendant du signal WE. Les informations de données présentes sur les entrées de données D0-D7 du boîtier mémoire sont quant à elles chargées dans le registre DATLAT sur les fronts montant du signal WE. Par souci de complétude, on pourra observer que, notamment en lecture, le rôle des signaux CE et WE est en fait symétrique. Les signaux de commande SDPREAD et OTPREAD sont initialement à la valeur logique 0. Le premier front descendant du signal WE déclenche l'émission d'une impulsion de lecture sur le signal SDPREAD (figure 5d). Le signal SDPREAD passe alors à la valeur logique 1. Le circuit de sélection SEL provoque alors le passage à la valeur logique 1 du signal de sélection SDPSEL (figure 5e) alors que le signal de sélection OTPSEL est maintenu à la valeur logique 0 (figure 5f) ainsi qu'il résulte des observations ci-dessus. la ligne de bit SDPROW est alors portée à la tension de lecture par l'intermédiaire du verrou d'adressage SDPLAT, en sorte que le groupe de cellules mémoire supplémentaires SDPCELLS est sélectionné. Par ailleurs, les signaux de commande LOAD et LOADN deviennent respectivement actif et inactif (figure 4) en sorte que le circuit de lecture différentiel DIFF-SENSE délivre la valeur du bit SDP sur sa sortie BIT. Cette valeur est transmise au circuit séquenceur SEQ de la mémoire. Si le bit SDP est à la valeur logique 1, c'est que la mémoire est protégée en écriture et le séquenceur SEQ empêche l'opération d'écriture dans le plan mémoire MA, par exemple en inhibant le fonctionnement du circuit HVGEN de génération des hautes tensions nécessaires à l'effacement et à la reprogrammation des cellules concernées du plan mémoire. L'instruction d'écriture étant séquencée par le circuit SEQ, à partir de l'apparition du premier front descendant sur le signal WE, on comprend que la lecture du bit SDP doit être effectuee aussi rapidement que possible, et au plus tard avant l'instant prévu pour le déclenchement du cycle d'écriture dans le plan mémoire proprement dit (application des hautes tensions d'effacement et de programmation sur les cellules concernées du plan mémoire). On notera que le retour à la valeur logique 0 du bit SDPREAD à la fin de l'impulsion de lecture du bit SDP est sans conséquences sur la sélection des cellules mémoire supplémentaires, l'état de la sortie de la bascule RS formée par les portes 111 et 112 et, par suite, l'état du verrou SDPLAT étant alors maintenus. Le circuit de lecture différentiel DIFF- SENSE proposé selon l'invention permet une lecture suffisamment rapide à cet effet. Aux figures 5a à 5i, on a en fait représenté une séquence comprenant une pluralité d'instructions d'écriture successives en mode page. On sait qu'on désigne ainsi un mode d'écriture dans la mémoire selon lequel plusieurs instructions d'écriture sont successivement déclenchées par les fronts descendants d'une série d'impulsions négatives du signal WE, l'intervalle de temps entre deux telles impulsions successives étant inférieur à une valeur seuil déterminée, par exemple 120 sss. Un tel mode d'écriture permet, si les adresses des cellules mémoires concernées par ces instructions d'écriture correspondent à une même ligne du plan mémoire MA (aussi appelée page physique, d'où l'origine du nom "mode page"), toutes les cellules repérées par ces adresses peuvent être simultanément programmées, lors d'un unique cycle d'écriture. Le mode page permet une programmation plus rapide de la mémoire. On notera que lorsque les instructions d'écriture dans la mémoire sont reçues en mode page, comme c'est le cas aux figures 5a à 5i, la séquence SEQ ne génère l'impulsion sur le signal SDPREAD qu'à la réception de la première instruction de la série uniquement. Selon l'invention, au bout d'un temps déterminé après un front montant du signal WE qui est supérieur à ladite valeur seuil déterminée, le circuit séquenceur SEQ de la mémoire génère une impulsion positive sur le signal de remise à zéro RLAT. Ainsi qu'on l'a préalablement fait observer, le passage à la valeur logique 1 du signal RLAT (qui est transmis en entrée des portes 112 et 114 du circuit SEL), provoque le passage à la valeur logique 0 du signal SDPSEL, ce qui réinitialise le verrou SDPLAT et donc désélectionne les cellules du groupe SDPCELLS. Ainsi, le bit SDP est lu à chaque instruction de lecture ou en mode normal ou série d'instructions de lecture en mode page de manière à autoriser ou non le déclenchement du cycle d'écriture dans le plan mémoire MA. Il reste à présenter le mode d'écriture du bit SDP, qui permet d'en modifier la valeur le cas échéant. On notera que la mémoire comporte bien entendu des moyens pour imposer les hautes tensions d'effacement et de programmation aux cellules mémoires supplémentaires des groupes SDPCELLS et OTPCELLS, qui sont classiques et donc non décrits ici. Ces moyens sont pilotés également par le séquenceur SEQ. Pour écrire dans les cellules du groupe SDPCELLS, il faut générer, en mode page, une séquence de plusieurs instructions d'écriture consécutives, tendant à écrire des octets de valeurs déterminées à des adresses déterminées du plan mémoire MA se trouvant dans des pages physiques distinctes. Cette procédure complexe vise à éviter que la valeur du bit SDP ne soit modifiée de manière accidentelle. La procédure de lecture du bit OTP est identique à celle du bit SDP décrite ci-dessus, et peut être facilement déduite des signaux des figures 5a à Si et du schéma de la figure 2, à ceci près que l'impulsion de lecture OTPREAD n'est pas générée par le séquenceur lorsqu'un front descendant est détecté sur la broche d'accès WE mais après qu'une séquence d'instructions d'écriture en mode page destinées à écrire dans la ligne OTP ait été reçue. Comme on l'aura compris, l'impulsion de lecture SDPREAD et l'impulsion de lecture OTPREAD ne peuvent donc pas se recouvrir en sorte qu'un conflit au niveau du circuit de sélection SEL ne peut avoir lieu. La procédure d'accès en écriture au bit OTP est particulière. D'une part, la valeur 1 est écrite systématiquement dans le bit OTP après qu'une séquence d'écriture en mode page dans la ligne OTP ait été reçue, et ce, que cette séquence ait été effectivement suivie d'un cycle d'écriture (la ligne OTP étant à la valeur 0) ou non (la ligne OTP n'étant plus vierge et donc le bit OTP étant à la valeur logique 1). Le séquenceur génère alors une impulsion "d'écriture" sur le signal OTPREAD de manière à permettre la sélection des cellules mémoire supplémentaires du groupe OTPCELLS. D'autre part, la valeur logique 0 est écrite dans le bit OTP si une haute tension, par exemple de l'ordre de 12 volts, est présente sur au moins une broche d'accès du boîtier mémoire et, éventuellement, en combinaison avec une configuration particulière de valeurs logiques sur certaines autres broches d'accès du boîtier mémoire. On peut par exemple prévoir qu'il soit nécessaire d'appliquer cette très haute tension sur certaines broches d'accès d'adresse parmi les broches A0 à A15, alors que les broches de commande CE et WE sont à la valeur logique 0 et la broche de commande OE à la valeur logique 1. Lorsque ces conditions sont remplies, le séquenceur génère une impulsion sur le signal OTPRESET de réinitialisation du bit OTP le mettant à l'état logique 1, de manière à activer le verrou d'adressage OTPLAT. Ceci a pour conséquence de sélectionner les cellules mémoire supplémentaires du groupe OTPCELLS (figure 2). Par l'expression haute tension, on désigne ici une tension très supérieure à la valeur de la tension d'alimentation du boîtier mémoire qui est de l'ordre de 5 volts. On notera en conclusion que les signaux de commande CE, OE et WE, ainsi que les signaux d'adresse A0 à A15 et les signaux de données DO à D7 sont échangés entre la mémoire et son environnement extérieur par des broches d'accès du boîtier contenant la mémoire. Le mode d'échange de signaux entre la mémoire et son environnement décrit ci-dessus est propre aux mémoire à accès parallèle. L'invention ne se limite pas toutefois à ce type de mémoires et peut tout aussi bien s'appliquer à des mémoires à accès série pour lesquelles la mémoire échange avec son environnement extérieur des signaux de commande, d'adresse et de donnée par l'intermédiaire d'une même broche d'accès du boîtier de la mémoire, selon un protocole spécifique de communication série. On peut citer à titre d'exemple des mémoires à accès série fonctionnant selon le protocole I2C particulièrement répandues dans les systèmes électroniques pour la télévision et la vidéo. REVENDICATIONS 1. Mémoire non volatile programmable et effaçable électriquement, comportant un plan mémoire (MA) qui comprend une pluralité de cellules mémoire mémorisant chacune un bit d'information, caractérisée en ce qu'elle comprend en outre au moins une cellule supplémentaire mémorisant un premier bit d'état relatif à l'état accessible en écriture ou non de l'ensemble des cellules du plan mémoire, ainsi qu'au moins une autre cellule supplémentaire mémorisant un second bit d'état relatif à l'état vierge ou non d'un groupe de cellules mémoire destinées à n'être programmées qu'une seule fois par l'utilisateur, et en ce qu'elle comprend des moyens de gestion communs (SEL, SDPLAT, OTPLAT, DIFF-SENSE) pour les cellules mémoire mémorisant ledit premier et ledit second bit d'état. 2. Mémoire selon la revendication 1, caractérisée en ce que le groupe de cellules mémoire destiné à n'être programmées qu'une seule fois par l'utilisateur est compris dans la plan mémoire (MA). 3. Mémoire selon la revendication 1, caractérisée en ce qu'elle comprend un groupe (SDPCELLS) de 2n (où n est un nombre entier non nul) cellules supplémentaires mémorisant le premier bit d'état de manière redondante, dont n cellules primaires (Cll-C14) sont à une valeur logique déterminée 0 ou 1, et dont n cellules secondaires (C15-C18) sont à la valeur logique complémentaire 1 ou 0 respectivement. 4. Mémoire selon la revendication 1 ou selon la revendication 3, caractérisée en ce qu'elle comprend un groupe (OTPCELLS) de 2p (où p est un nombre entier non nul) cellules supplémentaires mémorisant le second bit d'état de manière redondante, dont p cellules primaires (C21-C24) sont à une valeur logique déterminée 0 ou 1, et dont p cellules secondaires (C25-C28) sont à la valeur logique complémentaire 1 ou 0 respectivement. 5. Mémoire selon les revendications 3 ou 4, caractérisée en ce que les moyens de gestion communs comprennent un circuit de lecture de type différentiel (DIFF-SENSE), comportant une première entrée différentielle (A) qui est simultanément chargée par le contenu des cellules mémoire primaires de chaque groupe, ainsi qu'une seconde entrée différentielle (B) qui est simultanément chargée par le contenu des cellules mémoires secondaires de chaque groupe. 6. Mémoire selon la revendication 5, caractérisée en ce que l'impédance des entrées différentielles (A et B) du circuit de lecture de type différentiel (DIFF-SENSE) est telle que le courant maximum qui peut les traverser est strictement supérieur à une fois le courant de conduction d'une cellule mémoire supplémentaire se trouvant dans l'état programmé et strictement inférieur à n-l fois, ou, le cas échéant, à p-l fois ce courant. 7. Mémoire selon la revendication 1 caractérisée en ce que les moyens de gestion communs comportent un premier (SDPLAT) et un second (OTPLAT) verrous d'adressage pour la sélection des groupes de cellules mémoire supplémentaires mémorisant ledit premier et ledit deuxième bit d'état respectivement. 8. Mémoire selon la revendication 7, caractérisée en ce que le premier et le second verrous d'adressage sont activés par un circuit de sélection (SEL) de manière à ne sélectionner, le cas échéant, qu'un seul des deux groupes (SDPCELLS, OTPCELLS) de cellules supplémentaires à la fois. 9. Mémoire selon la revendication 8, caractérisée en ce que le circuit de sélection (SEL) comprend une première (111, 112) et une seconde (113, 114) bascules de type RS dont les sorties sont connectées, respectivement, en entrée du premier (SDPLAT) et du second (OTPLAT) verrou d'adressage, et sont commandées de manière à ne sélectionner, le cas échéant, qu'un seul des deux groupes (SDPCELLS, OTPCELLS) de cellules supplémentaires à la fois. 10. Mémoire selon la revendication 8, caractérisée en ce que le circuit de sélection comporte des moyens pour activer le second verrou d'adressage (OTPLAT) lorsqu'une haute tension est présente sur au moins une broche d'accès déterminée de la mémoire, de manière à permettre la réinitialisation du bit second d'état.