FR 2776819 A1 19991001 FR 9804008 A 19980326 DRAN À STRUCTURE RAPIDE La présente invention concerne les mémoires réalisées sous la forme d'un réseau matriciel de cellules mémoire en circuit intégré. L'invention s'applique plus particulièrement aux mémoires dynamiques (DRAM), c'est-à-dire nécessitant un rafraîchissement périodique des données que contiennent les cellules. Dans des mémoires de ce type, le contenu d'une cellule mémoire peut disparaître pour deux raisons. D'une part, avec le temps, le contenu de la cellule disparaît en raison de fuites liées à la structure même de la cellule mémoire comprenant un transistor qui, même bloqué, fuit légèrement. D'autre part, à chaque lecture d'une cellule mémoire, le signal est donné par un partage de charges entre une capacité parasite de ligne de bit et la capacité de stockage de la cellule mémoire. Par ce partage de charges, la valeur de la tension dans la cellule mémoire est réduite par rapport à la valeur contenue initialement. Les deux effets ci-dessus qui conduisent à une perte d'information dans les cellules mémoire imposent de prendre deux types de précautions. Tout d'abord, il est nécessaire d'organiser un accès périodique à chacune des cellules mémoire de manière à compenser les fuites de charges au cours du temps. D'autre part, il est nécessaire de restaurer la valeur initiale de la cellule mémoire à chaque accès en amplifiant l'information de la ligne de bit. L'ensemble de ces deux précautions constitue ce que l'on appelle généralement une opération de rafraîchissement /restauration. Un inconvénient induit par les opérations de rafraîchissement est que celles-ci nuisent aux performances globales de la mémoire en monopolisant des cycles d'accès à celle-ci. En considérant, à titre d'exemple particulier, qu'une cellule mémoire a un temps de maintien de son contenu de l'ordre d'une milliseconde, il est nécessaire de rafraîchir chaque cellule toutes les millisecondes. Ce rafraîchissement s'effectue en lisant les cellules. En pratique, on lit toutes les cellules d'une rangée au sein d'un même cycle de sorte à rafraîchir toute la rangée. En supposant une mémoire constituée d'un réseau de 1024 X 1024 cellules, il faut alors prévoir un cycle de rafraîchissement toutes les microsecondes. Si le temps d'accès à une cellule est de l'ordre de 100 nanosecondes, 10t des performances de la mémoire sont perdues pour les rafraîchissements. Une première solution connue pour résoudre ce type de problème est d'accroître le temps de rétention au sein des cellules mémoire. Cette solution n'est toutefois pas facile à mettre en oeuvre et est liée au processus de fabrication des mémoires. De plus, elle ne fait que repousser le problème d'un facteur d'échelle. Une deuxième solution classique est de partager la mémoire en deux zones travaillant alternativement. A chaque nouvelle adresse de lecture ou d'écriture, on change de mémoire, l'autre mémoire étant alors disponible pour les rafraîchissements. Une telle solution de fonctionnement entrelacé présente un double inconvénient. Tout d'abord, cette solution nécessite, pour une capacité de mémorisation donnée, une mémoire deux fois plus importante, ce qui pose un problème de place et de coût. De plus, cette solution nécessite une écriture spécifique des programmes afin de gérer les adresses entrelacées. La présente invention vise à pallier les inconvénients des solutions connues en proposant une nouvelle solution permettant de supprimer les délais d'attente liés au rafraîchissement, aux lectures ou aux écritures des mémoires dynamiques. L'invention vise également à accélérer les accès en lecture et en écriture de données dans la mémoire. Pour atteindre ces objets, la présente invention prévoit un circuit de mémoire dynamique comprenant une pluralité de cellules mémoire organisées en un réseau matriciel, et comprenant des commutateurs pour associer à chaque extrémité de chaque colonne du réseau matriciel, au moins deux bascules commandées indépendamment l'une de l'autre pour mémoriser des données écrites ou lues dans la colonne considérée. Selon un mode de réalisation de la présente invention, lesdites bascules sont regroupées en deux couples d'ensembles, chaque ensemble étant associé à un registre de stockage de l'adresse de rangée des données contenues dans cet ensemble de bascules. Selon un mode de réalisation de la présente invention, les deux couples d'ensembles de bascules sont respectivement associés à un premier et à un deuxième couple de lignes d'entrée/sortie propres à être connectées séparément à une première et à une deuxième borne d'entrée/sortie du circuit mémoire. Selon un mode de réalisation de la présente invention, le circuit mémoire est prévu pour que l'accès au réseau matriciel pour un ensemble de bascules s'effectue simultanément pour toutes les bascules de l'ensemble. Selon un mode de réalisation de la présente invention, le circuit mémoire est prévu pour que l'accès aux données contenues dans un ensemble de bascules depuis l'extérieur du circuit s'effectue individuellement, chaque bascule d'un même ensemble étant sélectionnée individuellement par un signal d'adressage de colonne des cellules mémoire. Selon un mode de réalisation de la présente invention, le circuit mémoire comporte, associé à chaque ensemble de bascules, un comparateur de l'adresse contenue dans ledit registre d'adresses correspondant, à une adresse fournie par un bus d'adresses de rangée. Selon un mode de réalisation de la présente invention, le circuit mémoire comprend une première pluralité d'amplificateurs de lecture disposés chacun entre un premier commutateur respectif et lesdites au moins deux bascules qui lui sont associées, et une deuxième pluralité d'amplificateurs de lecture disposés chacun entre un deuxième commutateur respectif et lesdites au moins deux bascules qui lui sont associées. Selon un mode de réalisation de la présente invention, le circuit mémoire comporte une machine d'état propre à adresser successivement les différentes rangées de la matrice. Selon un mode de réalisation de la présente invention, les première et deuxième bornes d'entrée/sortie du circuit mémoire sont reliées l'une à l'autre. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1 représente partiellement un mode de réalisation d'un circuit mémoire dynamique selon la présente invention ; et la figure 2 représente, de façon plus détaillée, un élément de lecture de ligne de bit du circuit mémoire représenté à la figure 1. Les mêmes éléments ont été désignés par les mêmes références dans les deux figures. Pour des raisons de clarté, seuls les éléments du circuit mémoire qui sont nécessaires à la compréhension de l'invention ont été représentés et seront décrits par la suite. En figure 1, un circuit mémoire dynamique selon l'invention comprend, de façon classique, un réseau 1 de cellules mémoire contenant plusieurs cellules mémoire individuelles (non représentées). Chaque cellule mémoire comprend généralement un transistor et une capacité. Les cellules mémoire sont typiquement organisées en une matrice de rangées et de colonnes. Chaque cellule mémoire est couplée à une ligne de bit BL (ou colonne), comprenant généralement une paire de lignes complémentaires (une ligne de bit directe BLd et d'une ligne de bit BLr dite "ligne de bit de référence" complémentaire), et à une ligne de mot, ou rangée, (non représentée). L'état logique du signal de données présent sur la ligne de bit est déterminé par le niveau de charge du condensateur de la cellule correspondante. Une mémoire dynamique comprend généralement plusieurs réseaux matriciels 1. Chaque réseau matriciel comprend des décodeurs de rangée (non représentés) chargés de déterminer, à partir d'une adresse de lecture ou d'écriture, la rangée du réseau matriciel ou le mot adressé. Chaque réseau est également associé à des décodeurs de colonne chargés de décoder les adresses pour déterminer la ligne de bit adressée. Chaque colonne comprend une ligne de bit BL. Par souci de simplification, on ne considérera par la suite qu'une seule matrice de cellules mémoire ayant n colonnes (figure 1). Les éléments qui seront exposés en relation avec cette matrice 1 sont, bien entendu, reproduits sur les autres matrices éventuelles du circuit mémoire. Selon la présente invention, chaque colonne i, i étant compris entre 1 et n, est associée à quatre bascules (LATCH) Bil, Bil' et Bi2, Bi2' de mémorisation temporaire d'une donnée lue ou à écrire. Dans un circuit mémoire classique, des amplificateurs de lecture A1, ., An, dont le nombre correspond au nombre de lignes de bits BL du réseau 1, sont intercalés entre les lignes de bits BL et des bornes I/O d'entrée/sortie du circuit mémoire. Le cas échéant, des préamplificateurs supplémentaires sont inter calés entre les amplificateurs de lecture et ces bornes d'entrée/sortie. On notera que les amplificateurs A1, .., An sont bidirectionnels, et servent également lors de l'écriture de données dans chaque colonne Ils servent notamment à accélérer le fonctionnement des bascules comme le feraient des préamplificateurs d'un circuit classique. Selon le mode de réalisation de la présente invention illustré par la figure 1, chaque extrémité de chaque ligne de bit BLi du réseau 1 est reliée à une borne d'entrée/sortie I/O (I/O pour l'extrémité inférieure et I/O2 pour 1' extrémité supérieure) par un amplificateur Ai (Ail pour l'extrémité inférieure et Ai2 pour l'extrémité supérieure). Les bornes I/01 et I/02 seront normalement confondues, comme cela a été représenté en pointillés en figure 1, ou maintenues distinctes pour constituer une mémoire à double accès. Les indices 1 et 2 apparaissant dans la figure 1 désignent respectivement les éléments reliés à la partie inférieure et à la partie supérieure d'une ligne de bit. L'amplificateur Ai est relié à deux bascules Bi et Bi' connectées en parallèle. Ainsi, les bascules Bi et Bi' constituent autour du réseau 1 quatre ensembles de bascules Bil, Bil' Bi2 et Bi2 Un commutateur Ci est intercalé entre l'amplificateur et la ligne de bit. Le commutateur est commandé par un signal H qui sera décrit par la suite. Un commutateur 2i ou 2i' ' est intercalé entre l'amplificateur et la bascule Bi ou Bi' pour permettre une sélection de la bascule devant stocker temporairement le bit associé à la colonne. Comme on le verra par la suite, les bascules ont la même constitution que les amplificateurs de lecture, de sorte que les amplificateurs Ai peuvent être omis dans certaines conditions. Les éléments de commutation 2i des colonnes i sont commandés simultanément par un signal SEL qui sera décrit par la suite. De même, les éléments de commutation 2i' des colonnes i sont commandés simultanément par un signal SEL' qui sera décrit par la suite. En outre chaque bascule Bi est reliée à une borne d'entrée/sortie I/O (I/01, I/02) par une ligne intermédiaire I/OC (I/O1c, 1/02c) et chaque bascule Bi' est reliée à une borne d'entrée/sortie I/O (I/O1 I/02) par une ligne intermédiaire I/Os (I/OlS, 1/025). La sélection de la ligne I/Oc ou I/Os devant être raccordée à la ligne I/O s'effectue au moyen d'un élément de commutation 4 (41, 42) ou 5 (51, 52)- Les éléments de commutation 4 et 5 sont commandés par une machine d'état 11 (SM) dont le fonctionnement sera décrit par la suite. Les bascules Bil sont reliées à la ligne I/O1c par l'intermédiaire d'éléments de commutation 6il commandées par un signal classique Yi de sélection de colonne. De même, les bascules Bil' sont reliées à la ligne I/Ols par l'intermédiaire d'éléments de commutation 6il' commandés par le signal de sélection de colonne Yi. Les bascules Bi2 et Bi2' sont reliées de façon similaire aux lignes I/O2C et I/O2S par l'intermédiaire d'éléments de commutation 6i2 et 6i2' commandés par le signal Yi- De façon classique dans le fonctionnement d'un circuit mémoire, un seul signal de sélection de colonne Yi est actif à un instant donné pour sélectionner une colonne du réseau matriciel. On notera donc que si l'accès aux données des bascules Bil et Bill depuis la borne d'entrée/sortie I/01 s'effectue colonne par colonne au moyen des signaux d'adressage de colonne Yi l'écriture ou la lecture des données d'un ensemble de ces bascules par les amplificateurs de lecture est simultanée pour toutes les colonnes d'une même rangée. Selon l'invention, les quatre ensembles de bascules Bil, Bi1', Bi2 et Bi2, sont destinés à être sélectionnés alternativement, chacun pour des lectures/écritures sur des rangées différentes du réseau.. Chaque signal SEL1, SEL1,, SEL2, SEL2' est obtenu à partir d'une adresse de rangée qui est présente sur un bus RA d'adresses de rangée provenant de l'extérieur ou d'un circuit (non représenté) de génération de cette adresse pour un rafraîchissement, une écriture ou une lecture. L'adresse présente sur le bus RA est envoyée sur des premières entrées de quatre comparateurs 81, 81', 82, 82' respectivement associés aux ensembles de bascules Bil, Bill, Bi2, Bi2'. Les deuxièmes entrées des comparateurs 81, 81', 82 et 82' reçoivent respectivement des adresses CAddl, FAddl, CAdd2, FAdd2, mémorisées dans des registres 91 91' 928 92' destinés à contenir les adresses de rangée correspondant aux données stockées temporairement dans les bascules Bil, Bil', Bi2, Bi2'. L'écriture des adresses de rangée dans les registres 91, 91' 92, 92' est effectuée en même temps que le stockage temporaire des données correspondantes dans les bascules Bii, Bill, Bi2, Bi2'. L'organisation de cette écriture d'adresses de rangée dans les registres 91, 91' 92, 92' est à la portée de l'homme du métier. Les comparateurs 81, 81', 82 et 82' délivrent chacun un signal à deux états, indicateur du résultat de la comparaison entre l'adresse présente sur le bus RA et l'adresse mémorisée dans les registres 91, 91' 92 et 92'- Ces signaux sont respectivement combinés par un élément logique 101, 101', 102, 102' avec un signal R/W indicateur d'une opération de lecture ou d'écriture pour activer ou désactiver les éléments de commutation 2il, 2i1', 2i2, 2i2'. On notera que les registres 9 contiennent toujours des valeurs, qui correspondront soit à des adresses réelles, soit à des valeurs rémanentes sans signification. Un bit de validation (non représenté) produit par la machine d'état 11 sera ainsi utilisé pour valider ou invalider le contenu des registres 9. Le circuit mémoire de l'invention nécessite, comme une mémoire classique, un rafraîchissement périodique du contenu des cellules mémoire. Pour ce faire, ce circuit est associé à un mécanisme de génération d'adresses de rafraîchissement (non représenté), par exemple, une machine d'état de rafraîchissement classique. Cette machine d'état génère des adresses de rangée internes destinées à rafraîchir les données stockées dans les cellules mémoire. Cette machine d'état de rafraîchissement délivre ses adresses à un sélecteur (non représenté) pour sélectionner une adresse de rangée parmi les adresses de rangée internes destinées au rafraîchissement et des adresses de rangée externes destinées à une lecture/écriture, par exemple sous commande d'un programme. Les adresses de rangée internes fournies par la machine d'état de rafraîchissement sont indépendantes de l'architecture de la mémoire. On veillera simplement à ce que la machine d'état de rafraîchissement fournisse toutes les adresses de rangée pendant une période de rafraîchissement. En fonctionnement, le sélecteur (par exemple, un multiplexeur) transmet une adresse de rangée externe au moyen de décodage de rangée lors d'une opération d'écriture. Lors d'une opération de lecture, ce sélecteur transmet, soit l'adresse de rangée interne issue de la machine d'état de rafraîchissement, soit l'adresse de rangée externe. La commande en fonction de l'opération à effectuer est classique. Selon l'invention, l'adresse de rangée courante issue du sélecteur est également envoyée sur le bus RA. La machine d'état 11 sert entre autres à fournir sur le bus RA l'adresse de rangée suivante et l'adresse de rangée précédente, et à organiser le stockage des adresses dans les registres 918 91' 92 et 92' La définition de la position des adresses suivante et précédente est liée à l'organisation de la matrice et à l'utilisation qui est faite de la mémoire. I1 peut par exemple s'agir d'adresses consécutives physiquement ou temporellement. La fonction d'un signal H (H1 ou H2) est d'isoler la structure d'écriture/lecture correspondante formée par l'amplificateur A et les bascules B et B'. Lorsque ce signal H est activé, il est possible, à travers l'amplificateur A, de lire une donnée dans la colonne et de la stocker dans la bascule B ou B', ou bien d'écrire dans la colonne la donnée stockée dans la bascule B ou B'. Lorsque le signal H est inactivé, l'amplificateur A est isolé de la colonne. La fonction des signaux SEL et SEL' est d'activer ou désactiver la bascule B ou B' correspondante. Lorsqu'elle est activée, la bascule B ou B' charge une donnée, par exemple provenant de l'amplificateur de lecture A. Lorsqu'elle est désactivée, la bascule B ou B' se trouve isolée de l'amplificateur de lecture A. On suppose que le signal H1 est actif, et que le signal H2 est inactif. Seule la première structure d'écriture/lecture est sélectionnée, la seconde est isolée du réseau mémoire 1. En lecture, lors de l'adressage d'une rangée courante au moyen du bus RA, le contenu de toute la rangée courante adressée est transféré dans le premier ensemble de bascules B1. Dans cette phase, les adresses de rangée disponibles respectivement dans le registre 91 et sur le bus RA sont identiques, car fixées simultanément par le même moyen. Le signal SEL1 sélectionne alors le premier ensemble de bascules B1. Les éléments de commutation 21 sont passants, de préférence uniquement pendant la période nécessaire au stockage des données dans les bascules B1, c'est-àdire généralement une partie d'un cycle d'horloge. Par ce stockage intermédiaire, le décodeur de rangées et les amplificateurs de lecture A1 sont disponibles et peuvent être utilisés à d'autres fins, par exemple pour rafraîchir le réseau mémoire pendant la lecture par rangée, colonne après colonne (autrement dit, par page), des données contenues dans le premier ensemble de bascules. De plus, dès que les données de la rangée courante ont été transférées vers les bascules B1, la machine d'état 11 peut générer, sur le bus RA, l'adresse suivante de rangée dans le réseau mémoire 1. Cet adressage en lecture provoque la copie du contenu des cellules mémoire de cette rangée suivante dans le deuxième ensemble de bascules B1', l'adresse FAddl du registre 91' étant alors identique à l'adresse de rangée présentée sur le bus RA. De même, dès que les données de la rangée suivante ont été transférées vers les bascules B1', la machine d'état 11 peut désactiver H1, activer H2 et générer sur le bus RA l'adresse précédente de rangée dans le réseau mémoire 1. Cet adressage en lecture provoque la copie du contenu des cellules mémoire de cette rangée précédente dans le premier ensemble de bascules B2, l'adresse CAdd2 du registre 92 étant alors identique à l'adresse de rangée présente sur le bus RA. Pendant la lecture par page des données de la première rangée stockées dans l'ensemble de bascules B1, les éléments de commutation 21 sont bloqués de manière à isoler les bascules B1 des amplificateurs de lecture. Les éléments de commutation 41 sont passants pour affecter la ligne d'entrée/sortie I/OC à la borne d'entrée/sortie I/O. Les éléments de commutation 61 des différentes colonnes i sont successivement rendus passants par la sélection de colonne opérée par les signaux Yi. Pendant cette période de lecture de la rangée, les éléments de commutation 518 42 et 52 sont bloqués de manière à isoler les sorties des bascules des ensembles B1', B2 et B2, des bornes d'entrée/sortie I/O et I/O2 du circuit mémoire. Lors de la copie des données de la rangée suivante dans les bascules B1', les éléments de commutation 21' sont passants uniquement pendant la période nécessaire à ce stockage, c'est-àdire généralement une partie d'un cycle d'horloge. De même, lors de la copie des données de la rangée précédente dans les bascules B2, les éléments de commutation 22 sont passants uniquement pendant la période nécessaire. L'information contenue dans les ensembles de bascules B1 et B2 est, par conséquent, immédiatement disponible dès que la rangée correspondante est adressée. L'ensemble de bascules B1' ou B2 devient automatiquement l'ensemble de bascules courantes et les ensemble de bascules B1 et B2' deviennent alors les ensembles de bascules destinées à stocker les données des rangées suivante et précédente. Si 1' adresse externe suivante ne correspond pas aux adresses de rangée stockées dans les registre 91' et 92 la lecture s'effectue de façon classique par l'adressage de rangées de cellules mémoire et, dans ce cas, la présence des registres n'apporte aucun gain de temps. Si l'adresse externe de lecture suivante correspond à l'adresse stockée dans le registre 91' ou 928 la concordance des adresses est automatiquement détectée au moyen du comparateur 81' ou 82 et permet l'accès immédiat aux données contenues dans l'ensemble de bascules B1' ou B2 qui sont alors lues par page, comme pour la première lecture. On remarquera qu'une opération de lecture dans une bascule B ne demande pas, comme une opération de lecture dans une colonne, de charger de longues pistes métalliques telles que les lignes de bit, et qu'elle est donc notablement plus rapide. Selon la présente invention, on réalise un gain de temps considérable en copiant, en un seul accès au réseau mémoire, les données d'une rangée dans un ensemble de registres, puis en lisant très rapidement les données dans chaque registre de l'ensemble, plutôt que d'effectuer selon l'état de la technique autant d'accès au réseau mémoire que l'on veut faire de lectures. On se place à nouveau dans le cas d'opérations de lecture, la première structure d'écriture/lecture (Ail, Bil, Bil') étant sélectionnée par le signal H1. Lors de la sélection des bascules B1 (ou B1') par l'intermédiaire du signal SEL1 (ou SEL1'), les données sont stockées dans les bascules correspondantes en étant fournies par l'amplificateur de lecture. La machine d'état 11 est prévue pour que le signal SEL1 ou SEL1' ne reste pas dans l'état de sélection plus d'un ou quelques cycles d'horloge. Par conséquent, l'amplificateur de lecture de la structure sélectionnée est isolé de la bascule B1 ou B1, considérée. Pendant la lecture par page de la copie des données stockées dans les bascules B1 ou B1', on peut démarrer une phase de rafraîchissement grâce à la machine d'état de rafraîchissement, ou sélectionner la deuxième structure d'écriture/lecture (Ai2, Bi2, Bi2') pour stocker des données dans les bascules B2 ou B2,. Lors d'une phase de rafraîchissement, les adresses de rangée précédemment disponibles sur les décodeurs de rangées sont remplacées par des adresses de rangée générées en interne par la machine d'état de rafraîchissement. Les adresses de rangée externes restent bien entendu dans le registre d'adresses 91, 91' 92 ou 92' en cas d'opération d'écriture. La machine d'état de rafraîchissement produit ainsi les différentes adresses de rangée pour synchroniser les accès destinés au rafraîchissement Pendant une opération d'écriture, si l'adresse de la rangée dans laquelle on veut écrire n'est pas contenue dans un des registres 91 91' 92 ou 92' l'opération est une opération d'écriture classique et l'adresse doit être présente dans le décodeur de rangées de manière à permettre le stockage des nouvelles données dans les cellules mémoire concernées. La machine d'état de rafraîchissement, de même que la machine d'état 11 de commande des ensembles de bascules B et B', sont désactivées pendant ces phases d'écriture classiques. Si par contre l'adresse de la rangée dans laquelle on veut écrire est contenue dans un des registres 910 91' 92 ou 92' alors il est possible de stocker les nouvelles données dans l'ensemble de bascules B1, B1', B2, B2' correspondant à la rangée désirée, puis d'écrire en une seule fois le contenu de cet ensemble de bascules dans la rangée désirée du réseau mémoire 1. On notera que cette opération d'écriture de rangée s'effectue en parallèle sur toutes les colonnes du réseau mémoire 1, et qu'elle ne prend pas plus de temps qu'une opération classique d'écriture dans une seule colonne. D'autre part, une opération d'écriture dans une bascule B ne demande pas, comme une opération d'écriture dans une colonne, de charger de longues pistes métalliques, telles que les lignes de bit, et elle est donc notablement plus rapide. Selon la présente invention, on réalise un gain de temps considérable en effectuant très rapidement des écritures dans un ensemble de registres correspondant à une rangée, puis en écrivant la rangée en un seul accès différé au réseau mémoire, plutôt que d'effectuer selon l'état de la technique autant d'accès au réseau mémoire que l'on veut faire d'écritures. Lorsque l'on veut réaliser une écriture dans le réseau mémoire au moyen d'un amplificateur A, ce dernier est mis en mode d'écriture, à un niveau de tension dit niveau de précharge. L'amplificateur est sélectionné à un instant prédéterminé avant l'opération d'écriture pour lui laisser le temps d'atteindre ce niveau de tension. Selon la présente invention, si un ensemble d'amplificateurs A1 de l'une des structures d'écriture/lecture est sélectionné en préparation d'une écriture et est rendu indisponible pour une autre utilisation, cette structure est isolée du réseau mémoire et l'autre structure d'écriture/lecture est reliée au réseau mémoire, par exemple pour y effectuer une opération de rafraîchissement. Cette caractéristique permet à la machine d'état de rafraîchissement de travailler sans la contrainte liée à l'indisponibilité des amplificateurs avant une écriture. Le fait de n'écrire que dans les registres et non directement dans le réseau mémoire libère les amplificateurs pour d'autres tâches comme un rafraîchissement, des écritures dans d'autres registres ou depuis d'autres registres. Cela permet d'écrire très rapidement dans un ensemble de registres, et de reporter à un instant ultérieur, c'est-à-dire lorsque les amplificateurs sont à nouveau disponibles, l'écriture des données contenues dans l'ensemble de registres dans la rangée correspondante du réseau. Comme on l'a précédemment mentionné, on dispose en permanence de trois ensembles de registres contenant respectivement les données d'une rangée courante, d'une rangée suivante et d'une rangée précédente. I1 est ainsi possible selon la présente invention d'avoir accès à tout instant à plusieurs mots stockés dans la mémoire (c'est ce que l'on appelle une profondeur de "burst" élevée). Cela permet une grande souplesse dans l'organisation et la gestion de la mémoire. On notera qu'il est possible de prévoir un plus grand nombre d'ensembles de bascules commandés de façon circulaire, si on souhaite pouvoir stocker un plus grand nombre performances et l'accroissement de la complexité et de la surface. On notera également que si, dans la plupart des cas, les adresses suivante et précédente sont l'adresse courante plus ou moins 1, on peut également prévoir la machine d'état 11 pour que l'adresse suivante corresponde à un écart supérieur à 1. Le choix d'un tel écart peut correspondre à des applications particulières dans lesquelles, statistiquement, les adresses consécutivement utilisées sont différentes d'un nombre supérieur à 1. Un avantage de la présente invention est qu'en prévoyant deux structures d'écriture/lecture destinées à stocker temporairement les données lues ou devant être écrites dans la mémoire, l'opération de rafraîchissement peut intervenir pendant l'échange de données avec l'extérieur de la mémoire. Un autre avantage de la présente invention est qu'en prévoyant plusieurs bascules de stockage temporaire par colonne, et en associant ces bascules à des registres d'adresses de rangée, il est possible d'accélérer considérablement la lecture et l'écriture de données dans le réseau mémoire. La présente invention tire profit du fait que, dans la plupart des programmes, les adresses traitées correspondent à des adresses consécutives en mémoire. De façon statistique, cela se vérifie à près de 100ou pour l'adressage d'une mémoire vidéo et à environ 80W pour les autres applications. On réduit ainsi considérablement les délais d'attente liés au rafraîchissement de la mémoire et on réduit, de façon statistique, les temps d'accès à la mémoire. Un autre avantage de la présente invention est qu'elle n'augmente que très faiblement l'encombrement du circuit mémoire. On peut considérer que l'augmentation de la taille du circuit mémoire est de l'ordre de 1/500-, ce qui constitue un faible prix à payer pour les avantages que procure l'invention. La figure 2 représente un amplificateur de lecture A relié à une extrémité d'une ligne de bit BL par l'intermédiaire d'un commutateur C, et associé à deux bascules B et B'. Une ligne de bit est composée d'une ligne de bit directe BLd et une ligne de bit BLr dite "ligne de bit de référence" complémentaire. Le commutateur C est composé d'un élément de commutation Cd sur la ligne BLd et d'un élément de commutation complémentaire Cr sur la ligne BLr. Des éléments de commutation 3, 3', 7 et 7' traitent les signaux complémentaires des signaux traversant les éléments de commutation 2, 2', 6 et 6'. Des signaux I/Oc et I/OS sont les signaux complémentaires des signaux I/Oc et I/Os décrits en relation avec la figure 1. Comme il ressort de la figure 2, un amplificateur de lecture A est généralement formé de deux inverseurs 20, 21 couplés en antiparallèle entre des lignes de bit complémentaires BLd, BLr. Selon un mode de réalisation de l'invention, chaque bascule B comprend également une paire d'inverseurs 22, 23 montés en antiparallèle entre deux lignes complémentaires BS et BSR. De même, chaque bascule B' comprend deux inverseurs 22', 23' montés en antiparallèle entre deux lignes complémentaires BS', BSR'. Ainsi, chaque bascule B, B' a une structure similaire à celle d'un amplificateur de lecture. C'est pourquoi, comme cela a été indiqué précédemment, les inverseurs 20, 21 peuvent être omis, à condition d'adapter les inverseurs des bascules B et B' pour pouvoir charger les lignes de bit. Dans le mode de réalisation représenté en figure 2, les différents éléments de commutation sont réalisés au moyen de transistors MOS. Les transistors constitutifs des éléments de commutation Cd, Cr ont leurs grilles reliées ensemble, celles-ci recevant le signal H susmentionné. Les transistors constitutifs des éléments de commutation 2, 3 ont leurs grilles reliées ensemble à la sortie d'un élément 10 (figure 1), ces grilles recevant un signal SEL. Ces transistors sont intercalés entre la paire d'inverseurs 20, 21 de l'amplificateur de lecture et la paire d'inverseurs 22, 23 de la bascule B. Les transistors constitutifs des éléments de commutation 6, 7 sont respectivement intercalés entre la paire d'inverseurs 22, 23 constitutive de la bascule B et les lignes I/OC, I/Oc . Les transistors constitutifs des éléments de commutation 2', 3' sont commandés par le signal SEL, leurs grilles respectives étant reliées à la sortie d'un élément 10'. Ces transistors sont intercalés entre la paires d'inverseurs 20, 21 de l'amplificateur de lecture et la paire d'inverseurs 22', 23' de la bascule B'. Les transistors constitutifs des éléments de commutation 6', 7' sont respectivement intercalés entre la paire d'inverseurs 22', 23' de la bascule B' et les lignes d'entrée/sortie I/OS I/OS . Les grilles des transistors constitutifs des éléments 6, 7, 6' et 7' sont toutes commandées par le signal de sélection de colonne (par exemple Y1). Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, la réalisation pratique des machines d'état nécessaires à la commende du circuit mémoire est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. De plus, d'autres éléments de commutation ou de stockage temporaire, tels que respectivement des transistors ou des inverseurs, pourront être utilisés pourvu qu'ils respectent les caractéristiques fonctionnelles exposées précédemment. REVENDICATIONS 1. Circuit de mémoire dynamique comprenant une pluralité de cellules mémoire organisées en un réseau matriciel, caractérisé en ce qu'il comprend des commutateurs (C1 ; C2) pour associer à chaque extrémité de chaque colonne du réseau matriciel, au moins deux bascules (B1, B1, ; B2, B2') commandées indépendamment l'une de l'autre, pour mémoriser des données écrites ou lues dans la colonne considérée. 2. Circuit mémoire selon la revendication 1, caractérisé en ce que lesdites bascules sont regroupées en deux couples d'ensembles (B1, B1' , B2, B2'), chaque ensemble étant associé à un registre (91 ; 91' 92 92 ; 92') de stockage de l'adresse de rangée des données contenues dans cet ensemble de bascules. 3. Circuit mémoire selon la revendication 2, caractérisé en ce que les deux couples d'ensembles de bascules sont respectivement associés à un premier et à un deuxième couple de lignes d'entrée/sortie (I/OlC, I/Ols ; I /02 c 1/02s) propres à être connectées séparément à une première et à une deuxième borne (I/01 ; I/O2) d'entrée/sortie du circuit mémoire. 4. Circuit mémoire selon la revendication 2 ou 3, caractérisé en ce qu'il est prévu pour que l'accès au réseau matriciel pour un ensemble de bascules (B1 B1' ; B2 B2') s'effectue simultanément pour toutes les bascules de l'ensemble. 5. Circuit mémoire selon l'une quelconque des revendications 2 à 4, caractérisé en ce qu'il est prévu pour que l'accès aux données contenues dans un ensemble de bascules (B1 B1' ; B2 ; B2') depuis l'extérieur du circuit s'effectue individuellement, chaque bascule d'un même ensemble étant sélectionnée individuellement par un signal d'adressage de colonne (Y1, Yn) des cellules mémoire. 6. Circuit mémoire selon l'une quelconque des revendications 2 à 5, caractérisé en ce qu'il comporte, associé à chaque ensemble de bascules (B1 ; B1' ; B2 ; B2'), un comparateur de l'adresse contenue dans ledit registre d'adresses correspondant, à une adresse fournie par un bus d'adresses de rangée (RA). 7. Circuit mémoire selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il comprend une première pluralité d'amplificateurs de lecture (A1) disposés chacun entre un premier commutateur respectif (C1) et lesdites au moins deux bascules (B1, B1') qui lui sont associées, et une deuxième pluralité d'amplificateurs de lecture (A2) disposés chacun entre un deuxième commutateur respectif (C2) et lesdites au moins deux bascules (B2, B2') qui lui sont associées. 8. Circuit mémoire selon l'une quelconque des revendications 1 à 7, caractérisé en ce qu'il comporte une machine d'état (11) propre à adresser successivement les différentes rangées de la matrice. 9. Circuit mémoire selon l'une quelconque des revendications 3 à 8, caractérisé en ce que les première et deuxième bornes d'entrée/sortie (I/01 ; I/02) du circuit mémoire sont reliées l'une à l'autre.