FR 2774234 A1 19990730 FR 9810571 A 19980820 ARRIÈRE-PLAN DE L'INVENTION 1. Domaine de l'invention La présente invention concerne de façon générale des dispositifs à semiconducteur et plus particulièrement, un dispositif à semiconducteur équipé d'un convertisseur analogique-numérique (A N) qui fonctionne avec une tension d'alimentation faible. Plus spécifiquement, la présente invention concerne un dispositif à semiconducteur qui comporte un convertisseur A-N équipé d'un circuit d'amplification de grille qui applique une tension amplifiée sur une grille d'un transistor formant un commutateur analogique d'un circuit échantillonneur et bloqueur afin de réduire la résistance d'état passant du transistor. Récemment, il a été demandé de développer un dispositif à semiconducteur à faible consommation d'énergie, à haute densité, à haute fiabilité et à haute qualité afin de réduire l'énergie consommée dans les dispositifs électroniques. 2. Description de l'art antérieur En général, le convertisseur A-N inclut un circuit échantillonneur et bloqueur qui est situe dans une partie d'entree de signal analogique et qui est formé par un commutateur analogique et par un condensateur. Lorsque le commutateur analogique est activé, un signal d'entrée analogique est appliqué sur le condensateur du circuit échantillonneur et bloqueur. Tandis que le signal analogique est en train d'être converti selon un signal numérique, la tension d'entrée analogique aux bornes du condensateur est maintenue à un niveau constant. Il s'ensuit que le signal analogique peut de façon précise être converti selon le signal numérique. Une commande d'activation/désactivation du commutateur analogique est mise en oeuvre de telle sorte qu'une impulsion d'horloge d'échantillonnage soit appliquée sur les grilles de transistors qui forment le commutateur analogique selon des intervalles constants. Si l'impulsion d'horloge d'échantillonnage ne présente pas une tension suffisamment élevée, le commutateur analogique présente une résistance d'état passant élevée, ce qui peut aboutir au fait que le convertisseur A-N dysfonctionne. En prenant en considération ce qui précède, le convertisseur A-N classique est équipé d'un circuit d'amplification de grille qui amplifie la tension de l'impulsion d'horloge d'échantillonnage appliquée sur les grilles des transistors qui forment le commutateur analogique. La figure 8 est un schéma de circuit d'un circuit échantillonneur et bloqueur 10 et d'un circuit d'amplification de grille 18, lesquels circuits sont prévus dans un convertisseur A-N classique. Le circuit d'amplification de grille 18 est de façon générale constitué par une partie d'amplification 11, par un convertisseur de niveau 12, par une partie de fixation 13 et par des inverseurs 14, 15 et 16. La partie d'amplification 1 1 est constituée par un condensateur C1 et par un transistor à effet de champ à canal P P1 tel qu'un transistor metal-oxyde-semiconducteur (MOS). La source du transistor P1 est connectée à une tension d'alimentation VDD. Une impulsion d'échantillonnage est appliquée sur une borne d'entrée A et est amplifiée d'un niveau approximativement égal à la tension d'alimentation VDD du fait de la fonction du condensateur C1 de la partie d'amplification 11. Le convertisseur de niveau 12 est constitué par des transistors à canal N Q2, Q3 et Q4 et par des transistors à canal P P5, P6 et P7. Le convertisseur de niveau 12, qui est prévu au niveau du côte de sortie de la partie d'amplification 11, émet en sortie la tension de niveau haut de l'horloge d'échantillonnage amplifiée par la partie d'amplification 11 telle quelle et convertit la tension de niveau bas de l'horloge d'échantillonnage selon 0 V. Du fait du fonctionnement du convertisseur de niveau 12, un commutateur analogique 10a qui est constitué par un transistor MOS à canal P P8 et par un transistor MOS à canal N Q5 reçoit les signaux de niveau haut et de niveau bas définis de façon certaine. I1 s'ensuit que le commutateur analogique 10a est correctement activé et désactivé. La partie de fixation 13 est constituée par un transistor à canal N Q1 et par des transistors à canal P P2, P3 et P4. Comme représenté sur la figure 8, lorsque le signal de niveau haut est appliqué sur la grille du transistor Q1, les transistors P2, P3 et P4 sont rendus passants. I1 s'ensuit qu'un courant traversant peut circuler dans la partie de fixation 13 depuis un noeud n3. Si la partie de fixation 13 n'est pas prévue et que l'horloge d'échantillonnage présente une tension excessivement élevée, la tension au niveau du noeud n3 est encore amplifiée, et les transistors connectés au noeud n3 reçoivent une tension supérieure à leurs tensions de claquage. La partie de fixation 13 permet au courant traversant de circuler dedans depuis le noeud n3 lorsque la tension du noeud n3 devient égale ou supérieure à un niveau prédéterminé. I1 s'ensuit que les transistors connectes au noeud 3 peuvent être empêchés d'être endommagés. Les inverseurs 14, 15 et 16 fonctionnent pour inverser les signaux d'entrée respectifs et pour mettre en forme les formes d'onde de signal. Comme représente sur la figure 8, le circuit échantillonneur et bloqueur 10 est constitué par le commutateur analogique 10a et par un condensateur C2 pour l'opération d'échantillonnage et de blocage. Comme décrit ci-avant, le commutateur analogique 10a est constitué par les transistors P8 et Q5. Un noeud n6 du circuit d'amplification de grille 18 est connecté à la grille du transistor Q5 et son noeud n5 est connecté à la grille du transistor P8. Les deux inverseurs 14 et 15 sont prévus entre la borne d'entrée a et la grille du transistor Q5 tandis que seulement l'inverseur 16 est prévu entre la borne d'entrée a et la grille du transistor P8. I1 s'ensuit que les transistors Q5 et P8 sont simultanément rendus passants et rendus bloqués. Lorsque l'horloge d'échantillonnage est au niveau haut, les transistors Q5 et P8 sont tous deux passants et par conséquent, le commutateur analogique 10a est activé. Par conséquent, un signal d'entree analogique appliqué sur une borne d'entrée b atteint le condensateur C2. Lorsque l'horloge d'échantillonnage est au niveau bas, les transistors Q5 et P8 sont tous deux bloqués et par conséquent, le commutateur analogique lOb est désactive. Par conséquent, la tension de signal appliquée sur le condensateur C2 avant que les transistors Q5 et P8 ne soient rendus bloqués est bloquée dans le condensateur C2. Comme décrit ci-avant, la résistance d'état passant du commutateur analogique 10a peut être reduite en amplifiant l'impulsion d'horloge d'échantillonnage pour commander le commutateur analogique 10a au moyen du circuit d'amplification de grille 18. En outre, la partie de fixation 13 empêche que la tension amplifiée de l'impulsion d'horloge d'échantillonnage émise en sortie par la partie d'amplification 1 1 n'excède le niveau prédéterminé et empêche que les transistors ne reçoivent une tension qui excède leurs tensions de claquage. Cependant, le circuit représenté sur la figure 8 présente l'inconvénient consistant en ce que le courant traversant circule dans la partie de fixation 13 tandis que l'impulsion d'horloge d'échantillonnage est au niveau haut et en ce que de l'énergie est consommée pendant la période mentionnée ci-avant. Ceci est du au fait que l'impulsion d'horloge d'échantillonnage est directement appliquée sur la grille du transistor Q 1 qui fonctionne en tant que commutateur prévu dans la partie de fixation 13. Il y a un autre inconvénient tel que décrit ci-après. Les transistors Q5 et P8 peuvent être conçus de telle sorte qu'ils présentent une largeur de canal comparativement importante afin d'empêcher la survenue de différences en termes de performance des convertisseurs A-N individuels du fait d'erreurs générées lors de la fabrication des transistors formant les convertisseurs A-N et afin de réduire le bruit. Cependant, une augmentation de la largeur de canal augmente les tensions de seuil des transistors. I1 s'ensuit que l'utilisation de transistors présentant une largeur de canal comparativement importante rend difficile de fabriquer des convertisseurs A-N qui peuvent fonctionner avec une tension de pilotage relativement faible. Plus particulièrement, il est difficile de réduire la largeur de canal du transistor P8 qui n'est pas connecté au circuit d'amplification de grille 18 et qui reçoit le signal non amplifie via la grille. RESUME DE L'INVENTION Un objet général de la présente invention consiste à proposer un dispositif à semiconducteur dans lequel les inconvénients mentionnés ci-avant sont éliminés. Un objet davantage spécifique de la présente invention consiste à proposer un dispositif à semiconducteur équipe d'un convertisseur A-N qui fonctionne avec une tension de pilotage (d'alimentation) relativement faible et qui consomme une quantité d'énergie réduite où un circuit d'amplification de grille prévu dans le convertisseur A-N permet à un courant traversant de circuler dedans seulement à l'instant où l'impulsion d'horloge d'échantillonnage est commutée à un niveau haut. Un autre objet de la présente invention consiste à proposer un dispositif à semiconducteur équipé d'un convertisseur A-N comportant des transistors qui forment un commutateur analogique et qui présentent une largeur de canal réduite. Les objets mentionnés ci-avant de la présente invention sont atteints au moyen d'un dispositif à semiconducteur comprenant un circuit échantillonneur et bloqueur qui comporte un commutateur analogique et un premier condensateur et qui échantillonne et bloque un signal d'entrée analogique; et un circuit d'amplification qui comporte une partie d'amplification qui amplifie une impulsion d'horloge d'échantillonnage et une partie de fixation qui limite une tension amplifiée à un niveau prédéterminé, le circuit échantillonneur et bloqueur activant une impulsion d'horloge d'échantillonnage amplifiée, ledit circuit d'amplification comprenant un circuit de commande qui active la partie de fixation seulement à l'instant où l'impulsion d'horloge d'échantillonnage passe à un niveau haut. Le dispositif à semiconducteur mentionné ci-avant peut être configuré de telle sorte que la partie de commande comprend un circuit de différenciation qui différencie l'impulsion d'horloge d'échantillonnage ; et le circuit de fixation est activé sur la base d'un signal de sortie du circuit de différenciation. Le dispositif à semiconducteur peut être configuré de telle sorte que le circuit de différenciation comprenne un second condensateur et une résistance. Le dispositif à semiconducteur peut être configuré de telle sorte que la partie d'amplification comprenne un second condensateur; et un transistor à canal P comportant une grille qui reçoit l'impulsion d'horloge d'échantillonnage via le second condensateur, une source qui reçoit une tension d'alimentation et un drain connecté à la partie de fixation. Le dispositif à semiconducteur peut être configuré de telle sorte que le circuit de différenciation comprenne un troisième condensateur et une résistance. Le dispositif à semiconducteur peut être configuré de telle sorte que la partie d'amplification comprenne un second condensateur; un premier transistor à canal P comportant une première grille, une première source qui reçoit une tension d'alimentation, un premier drain connecté à la première grille ; et un second transistor à canal P comportant une seconde grille connectée à la première grille et au circuit de commande, une seconde source connectée au premier drain et un second drain qui reçoit l'impulsion d'horloge d'échantillonnage via le second condensateur. Le dispositif à semiconducteur peut être configuré de telle sorte que le circuit de différenciation comprenne un troisième condensateur et une résistance. Le dispositif à semiconducteur peut être configure de telle sorte que le circuit échantillonneur et bloqueur comprenne une résistance via laquelle le signal d'entrée analogique est appliqué sur le premier condensateur via le commutateur analogique. Le dispositif à semiconducteur peut être configuré de telle sorte que le commutateur analogique comprenne un transistor à canal P et un transistor à canal N; et des grilles des transistors à canal P et à canal N soient commandées sur la base de l'impulsion d'horloge d'échantillonnage amplifiée. Le dispositif à semiconducteur peut en outre comprendre un convertisseur de niveau qui fait passer l'impulsion d'horloge d'échantillonnage amplifiée à un niveau donné. Le dispositif à semiconducteur peut être configuré de telle sorte que le circuit de commande empêche que la partie d'amplification et la partie de fixation ne fonctionnent simultanément. BRÈVE DESCRIPTION DES DESSINS D'autres objets, caractéristiques et avantages de la présente invention apparaîtront au vu de la description détaillée qui suit que l'on lira en conjonction avec les dessins annexés parmi lesquels la figure 1 est un schéma de circuit d'un circuit échantillonneur et bloqueur et d'un circuit d'amplification de grille d'un convertisseur A-N classique; la figure 2 est un schéma fonctionnel d'un microcalculateur comportant un convertisseur A-N; la figure 3 est un schéma fonctionnel d'un convertisseur A-N du type approximations successives; la figure 4 est un schéma de circuit d'un premier mode de réalisation de la présente invention la figure 5 est un schéma de formes d'onde d'un fonctionnement du premier mode de réalisation de la présente invention; la figure 6 est un schéma de formes d'onde d'un autre fonctionnement du premier mode de réalisation de la présente invention la figure 7 est un schéma de circuit d'un second mode de réalisation de la présente invention; et la figure 8 est un schéma de circuit d'un troisième mode de réalisation de la présente invention. DESCRIPTION DES MODES DE RÉALISATION PRÉFÉRÉS Une description du principe de la présente invention est produite. La présente invention utilise un circuit d'amplification de grille comportant un circuit de différenciation qui applique une tension amplifiée sur un commutateur analogique d'un circuit échantillonneur et bloqueur prévu dans un convertisseur A-N. I1 s'ensuit que le commutateur analogique reçoit une tension amplifiée qui peut être générée avec une consommation d'énergie comparativement faible et qu'il présente une résistance d'état passant réduite. Par ailleurs, une résistance est prévue en série avec le commutateur analogique. I1 s'ensuit que la largeur de canal des transistors qui forment le commutateur analogique peut être réduite sans problème en ce qui concerne les différences en termes de performance des différents convertisseurs A-N et en termes de réduction de l'effet d'absorption de bruit. I1 s'ensuit que le niveau de seuil du commutateur analogique peut être minimisé et que la quantite d'énergie consommée dans le convertisseur A-N peut être davantage réduite. La figure 2 est un schéma fonctionnel d'un dispositif à semiconducteur équipé d'un convertisseur A-N 1. Plus particulièrement, le dispositif à semiconducteur représenté sur la figure 2 est un microcalculateur. Le microcalculateur représenté sur la figure 2 inclut un bus de commande 42, un bus d'adresse 44 et un bus de données 46, lesquels bus connectent une unité principale de traitement (MPU) 32, une mémoire vive (RAM) 34, une mémoire morte (ROM) 36, un port d'entrée 38, un port de sortie 40, une minuterie 30 et le convertisseur A-N 1. La minuterie 30 est connectée à la MPU 32 et elle envoie une impulsion sur la MPU 32 selon une période constante. La MPU 32 recherche une commande appliquée sur elle et exécute une opération sur la base de la commande. En outre, la MPU 32 génère des signaux de commande nécessaires pour exécuter la commande. Par conséquent, la RAM 34, la ROM 36, le port d'entrée 38 et le port de sortie 40 sont commandés par la MPU 32. La RAM 34 joue le rôle de zone de travail pour la MPU 32 et la ROM 36 stocke des programmes et des données. Le port d'entrée 38 et le port de sortie 40 réalisent des interfaces avec des dispositifs ou circuits externes qui sont par exemple une source de données et une destination de données. Des données d'entrée analogiques 48 sont converties selon des données numériques par le convertisseur A-N 1. Les données numériques ainsi generées sont ensuite émises en sortie sur le port d'entrée 38. Des données de sortie 50 sont émises en sortie sur un dispositif ou circuit externe via le port de sortie 40. La MPU 32 demande en instruction des opérations de lecture et d'écriture sur les mémoires via le bus de commande 42. Un signal d'adresse généré par la MPU 32 est transféré via le bus d'adresse 44 et un signal de données est transféré sur le bus de données 46. La figure 3 est un schéma fonctionnel d'un convertisseur A-N du type approximations successives qui peut être utilisé en tant que convertisseur A-N 1 représenté sur la figure 2. Le convertisseur A-N représenté sur la figure 3 inclut un circuit échantillonneur et bloqueur 10A, un circuit d'amplification de grille 18a, un comparateur 21, un générateur d'impulsion d'horloge 22, un registre d'approximations successives 23, un circuit de commande 24 et un convertisseur N-A 25. Le circuit échantillonneur et bloqueur 10A échantillonne le signal analogique (tension d'entrée analogique Vi) appliqué sur le convertisseur A-N 1 selon la période donnée et bloque les tensions échantillonnées Vi. Les tensions échantillonnées Vi sont appliquées en série sur le comparateur 21. Comme il sera décrit ultérieurement, le circuit échantillonneur et bloqueur inclut un commutateur analogique et un condensateur pour l'opération d'échantillonnage et de blocage. Le fonctionnement activé/désactivé du commutateur analogique est commandé par une impulsion d'horloge d'échantillonnage (impulsion de référence) générée par le générateur d'impulsion d'horloge 22. Lorsque le commutateur analogique est activé, le signal d'entrée analogique est appliqué sur le condensateur échantillonneur et bloqueur via le commutateur analogique prévu dans le circuit échantillonneur et bloqueur 10. Le circuit d'amplification de grille 18a amplifie la tension de l'impulsion d'horloge d'échantillonnage appliquée sur le commutateur analogique. Le comparateur 21 compare la tension de signal analogique emise en sortie par le circuit échantillonneur et bloqueur 10A à un signal émis en sortie par le convertisseur N-A 25. Le générateur d'impulsion d'horloge 22 génère l'impulsion de référence, laquelle commande le fonctionnement du registre d'approximations successives 23. Le registre d'approximations successives 23 comporte une partie de circuit dans laquelle un train de bits de données de tension est stocké selon une forme binaire. Le convertisseur A-N du type approximations successives 1 fonctionne comme suit. Le circuit échantillonneur et bloqueur 10A échantillonne le signal d'entrée analogique (la tension) Vi lorsque le commutateur analogique incorporé est activé par l'impulsion d'horloge d'échantillonnage et bloque la tension echantillonnée. Le circuit de commande 24 génère un signal de début de conversion A-N, lequel signal est appliqué sur le registre d'approximations successives 23. Puis le bit de poids le plus fort du train de bits stocké dans le registre 23 est établi à 1. Puis le train de bits dans la formation binaire comportant le bit de poids le plus fort 1, maintenant étiqueté Vd 1, est envoyé sur le convertisseur N-A 25. Le convertisseur N-A 25 convertit les données binaires Vd 1 provenant du registre 23 selon des données analogiques (décimales) Val qui sont appliquées sur le comparateur 21. Puis le comparateur 21 compare la tension d'entrée analogique échantillonnée Vi provenant du circuit échantillonneur et bloqueur 10A avec les données analogiques Val provenant du convertisseur N-A 25 et emet en sortie le résultat de comparaison sur le circuit de commande 24. Si Vi > Va, le circuit de commande 24 applique sur le convertisseur N-A 25 des données binaires Vd2 où le second bit le plus élevé est etabli à 1 tandis que le bit de poids le plus fort est maintenu à 1. Les données Vd2 sont converties selon des données analogiques Va2 qui sont ensuite comparees à la tension d'entrée analogique Vi par le comparateur 21. Si Vi Le fonctionnement mentionné ci-avant est mis en oeuvre de façon repétée. Lorsque chaque élément numérique des données binaires est établi à 0 ou 1, les données binaires sont émises en sortie en tant que signal numérique Vo depuis le registre 23. De la manière mentionnée ci-avant, le signal analogique Vi dans un cycle est converti selon le signal numérique Vo. La figure 4 est un schéma de circuit du circuit échantillonneur et bloqueur 10A et du circuit d'amplification de grille 18A représentés sur la figure 3. Sur la figure 4, les parties qui sont les mêmes que celles représentées sur la figure 1 se voient conférer les mêmes index de référence. Le circuit échantillonneur et bloqueur 10A est constitué par le commutateur analogique 10a et par le condensateur C2 qui sont également utilisés dans le circuit représenté sur la figure 1. Le drain du transistor Q5 et la source du transistor P8 sont connectés à la borne d'entrée b sur laquelle le signal d'entrée analogique Vi est appliqué. La source du transistor Q5 et le drain du transistor P8 sont couplés à la borne de sortie c via le condensateur C2. La grille du transistor Q5 est connectée au noeud n6 du circuit d'amplification de grille 18A. La grille du transistor P8 est connectée au noeud n5 du circuit d'amplification de grille 18A. Le commutateur analogique 10a commande l'entrée du signal d'entrée analogique sur le condensateur C2. L'activation/la désactivation du commutateur analogique 10a est commandée par les impulsions d'horloge d'échantillonnage appliquées depuis le circuit d'amplification de grille 18A et appliquées sur les grilles des transistors Q5 et P8. Lorsque le commutateur analogique 10a est activé, le signal d'entrée (la tension) analogique Vi traverse le commutateur analogique 10a et est appliquée sur le condensateur C2. Le temps d'échantillonnage et de blocage pendant lequel la tension Vi est bloquée dans le circuit échantillonneur et bloqueur 10A dépend de la constante de temps résultant de la valeur de résistance d'état passant du commutateur analogique 10a et de la valeur de capacité du condensateur C2. Le circuit d'amplification de grille 18A est constitué par des transistors à canal N Q1, Q2, Q3 et Q4, par des transistors à canal P P1, P2, P3, P4, P5, P6 et P7, par des condensateurs C1 et C3 et par des inverseurs 14, 15 et 16. Le noeud nl du circuit d'amplification de grille 18A reçoit, via la borne d'entrée a, l'impulsion d'horloge d'échantillonnage generee par le générateur d'impulsion d'horloge 22 représenté sur la figure 3. Le noeud nl est également couplé au noeud n2 via les inverseurs 14 et 15 ainsi qu'au noeud n7 via le condensateur C7. En outre, le noeud nl est connecté au noeud n4. Le noeud n3 est connecte au drain et à la grille du transistor P1 et aux sources des transistors P4 à P7. La tension d'alimentation VDD connectée à la source du transistor P1 est égale à par exemple la tension de niveau haut de l'impulsion d'horloge d'échantillonnage appliquée sur la borne d'entrée a. Le noeud n7 est connecté à une borne d'une résistance R1 et à la grille du transistor Q 1. L'autre borne de la résistance R 1 est connectée à la masse GLD. Le noeud n4 est couplé au noeud n5 via l'inverseur 16 et est connecté à la grille du transistor Q3. Le noeud n5 est connecté aux grilles des transistors Q2 et P8. La grille du transistor P4 est connectée au drain du transistor P4 et à la source du transistor P3. La grille du transistor P3 est connectée à son drain et à la source du transistor P2. En outre, la grille du transistor P2 est connectée à son drain et au drain du transistor Q1. La source du transistor Q1 est connectée à la masse GND. La grille du transistor P5 est connectée à la grille du transistor P7, au drain du transistor P6, au drain du transistor Q3 et à la grille du transistor Q4. Le drain du transistor P5 est connecté à la grille du transistor P6 et au drain du transistor Q2. Le noeud n6 est connecté au drain du transistor P7, au drain du transistor P4 et à la grille du transistor Q5. Les sources des transistors Q2, Q3 et Q4 sont connectées à la masse GND. La partie d'amplification 1 1 est constituée par le condensateur C1, le transistor P1 et la tension d'alimentation VDD. La partie d'amplification 1 1 amplifie la tension de l'impulsion d'horloge d'échantillonnage appliquée sur la borne d'entrée a. Le condensateur C1 de la partie d'amplification 1 1 est un condensateur de couplage qui isole du point de vue du courant continu la borne d'entrée a et le noeud n3 et qui stabilise par conséquent la condition de polarisation. La tension de sortie du condensateur C1 est modifiée lorsque l'impulsion d'horloge d'échantillonnage varie. Le convertisseur de niveau 12 est constitué par les transistors Q2, Q3, Q4, P5, P6 et P7. Le convertisseur de niveau 12 fonctionne pour régler la tension de l'impulsion d'horloge d'échantillonnage amplifiée par la partie d'amplification 1 1 afin de definir de façon certaine les niveaux haut et bas appliqués sur les grilles des transistors Q5 et P8 et ainsi, le commutateur analogique 10a est activé et désactivé de façon certaine. La partie de fixation 13 est constituée par les transistors Q1, P2, P3 et P4. La partie de fixation 13 permet au courant traversant de circuler dedans jusqu'a la masse GND afin d'empêcher que les tensions respectivement appliquées sur les transistors P5, P6, P7 et Q5, si une tension supérieure à la tension donnée est appliquée sur le noeud N3 par la partie d'amplification 11, n'excèdent les tensions de claquage respectives. Il s'ensuit que la tension du noeud n3 peut être maintenue au niveau donné. Le circuit de différenciation 17 est constitué par le condensateur C3 et par la résistance R1. Le circuit de différenciation 17 fonctionne pour appliquer le signal de niveau haut sur la grille du transistor Q1 seulement lorsque l'impulsion d'horloge d'échantillonnage est commutée au niveau haut. Les inverseurs 14, 15 et 16 inversent les signaux d'entrée respectifs et mettent en forme leurs formes d'onde. Une description des fonctionnements du circuit d'amplification de grille 18a et du circuit échantillonneur et bloqueur 10a est maintenant produite par report à la figure 5. La figure 5 représente l'impulsion d'horloge d'échantillonnage présentant un niveau haut aussi faible que 1,8 V (VDD = 1,8 V), et des variations dans les tensions des noeuds n2, n3, n6 et n7 du circuit d'amplification de grille 18a. Il sera supposé que les tensions de seuil des transistors P1 et Q1 sont approximativement égales à 0,7 V. Les tensions des noeuds n2 et n7 sont égales à 0 V pendant une période (1) pendant laquelle l'impulsion d'horloge d'échantillonnage est au niveau bas (0 V). Pendant la période (1), le transistor P1 est passant et le noeud N3 présente une tension qui est inférieur à la tension d'alimentation VDD (= 1,8 V) d'approximativement 0,7 V, qui est la tension de seuil du transistor P1. Il s'ensuit que la tension du noeud n3 est approximativement égale à 1,1 V. A cet instant, la tension du noeud n7 vaut 0 V et la tension de grille du transistor Q1 vaut également 0 V. Il s'ensuit que le transistor Q1 est bloqué. Par conséquent, les transistors P2, P3 et P4 sont bloqués et aucun courant ne circule dans la partie de fixation 13. Lorsque la tension de l'impulsion d'horloge d'échantillonnage est au niveau bas (la masse), la tension de grille du transistor Q3 du convertisseur de niveau 12 est au niveau bas et par conséquent, le transistor Q3 est bloqué. Le noeud n5, la tension de grille du transistor Q2 et la tension de grille du transistor P8 sont au niveau haut. Puisque le transistor P6 est passant, les tensions de grille des transistors Q4, P5 et P7 sont égales à une tension de niveau haut qui est inférieure à la tension du noeud n3 de la tension de seuil du transistor P6. Il s'ensuit que les transistors P5 et P7 sont bloqués tandis que le transistor Q4 est passant. Puisque le transistor Q4 est passant, la tension du noeud n6 est au niveau de masse. Lorsque la tension de l'impulsion d'horloge d'échantillonnage est au niveau bas égale à 0 V, la tension de niveau bas est appliquée sur la grille du transistor Q5 du commutateur analogique 10a et la tension de niveau haut est appliquée sur la grille de son transistor P8. Il s'ensuit que les transistors Q5 et P8 sont tous deux bloqués et que le signal d'entrée analogique Vi n'est pas appliqué sur le condensateur C2 du circuit échantillonneur et bloqueur 10A. Pendant une période (2) pendant laquelle l'impulsion d'horloge d'échantillonnage est au niveau haut égal à 1,8 V (= VDD), la tension au noeud n2 est égale à 1,8 V. Il s'ensuit que du fait de la fonction du condensateur C1, la tension du noeud n3 est augmentée de 1,8 V par rapport à la tension approximativement égale à 1,1 V et elle atteint approximativement 2,9 V. Puisque la tension du noeud n3 est amplifiée jusqu'à approximativement 2,9 V, la tension de grille du transistor P1 devient supérieure à sa tension de source. Il s'ensuit que le transistor P1 est rendu bloqué. Lorsque le signal de niveau haut est appliqué sur le circuit de différenciation 17, la tension du noeud n7 est instantanément augmentée jusqu'à 1,8 V du fait de la fonction du condensateur C3. A cet instant, le signal de niveau haut est appliqué sur la grille du transistor Q1 qui est par conséquent rendu passant. Il s'ensuit que la source du transistor Q 1 est diminuée jusqu'au niveau de masse. Par conséquent, la tension de grille du transistor P2 est commutée jusqu'au niveau bas et celui-ci est par conséquent rendu passant. En outre, les transistors P3 et P4 sont rendus passants. La tension de somme Vth des tensions de seuil des transistors Q1, P2, P3 et P4 prend une valeur de tension légèrement supérieure à 2,9 V. Il s'ensuit que dans le cas où VDD = 1,8 V, même si les transistors Q1, P2, P3 et P4 sont rendus passants, la tension du noeud n3 est approximativement égale à 2,9 V et aucun courant ne circule dans la partie de fixation 13. Par conséquent, la tension du noeud n3 est maintenue à 2,9 V. Après s que la tension du noeud n7 est instantanément augmentée jusqu'à 1,8 V, un courant circule jusqu'à la masse GND par l'intermédiaire de la résistance R1. Par conséquent, la tension du noeud n7 est ramenee à 0 V. Il s'ensuit que la tension de grille du transistor Q1 est diminuée jusqu'à 0 V et que celui-ci est par conséquent rendu bloqué. En outre, les transistors P2, P3 et P4 sont rendus bloqués. Lorsque l'impulsion d'horloge d'échantillonnage de 1,8 V est appliquée sur la borne d'entrée a, la tension du noeud n4 est au niveau haut. Par conséquent, le transistor Q3 est rendu passant. A cet instant, la tension du noeud n5 connecté à la borne d'entrée a via l'inverseur 16 est au niveau bas. Il s'ensuit que le transistor Q2 est rendu bloqué tandis que le transistor P8 est rendu passant. Puisque le transistor Q3 est rendu passant, les tensions de grille des transistors Q4, P5 et P7 sont passées au niveau de masse. Par conséquent, le transistor Q4 est rendu bloqué et les transistors P5 et P7 sont rendus passants. Puisque le transistor P7 est rendu passant et que le transistor Q4 est rendu bloqué, la tension du noeud n6 est passée à un niveau qui est inférieur à la tension du noeud n3 approximativement égale à 2,9 V de la tension de seuil du transistor P7. Il s'ensuit que la tension de grille du transistor Q5 est passée au niveau haut tandis que la tension de grille du transistor P8 est passée au niveau bas. Par conséquent, les transistors Q5 et P8 sont tous deux rendus passants et le signal d'entrée analogique appliqué sur la borne d'entrée b atteint le condensateur C2 du circuit échantillonneur et bloqueur 10a. Pendant une période (3) pendant laquelle la tension de l'impulsion d'horloge d'échantillonnage est ramenée à 0 V, la tension du noeud n2 est ramenee à 0 V. I1 s'ensuit que du fait de la fonction du condensateur C1, la tension du noeud n3 est diminuée. A cet instant, la tension de grille du transistor P1 est diminuée et le transistor P1 est rendu passant. Il s'ensuit que la tension du noeud n3 est passée à approximativement 1,1 V, ce qui est inférieur à la tension d'alimentation de 1,8 V de la tension de seuil du transistor P1 qui est approximativement égale à 0,7 V. Pendant la période (3), le noeud n7 est déchargé jusqu'à la masse GND via la résistance R1 et il devient approximativement égal à 0 V. Puisque la tension du noeud n4 est passée au niveau bas à nouveau et que la tension du noeud n3 devient approximativement egale à 1,1 V, le convertisseur de niveau 12 fonctionne de la même manière que dans le cas de la période (1). Il s'ensuit que la tension du noeud n6 est passée au niveau bas et que la tension du noeud n5 est passée au niveau haut. A cet instant, les transistors Q5 et P8 sont tous deux rendus bloqués et par conséquent, le commutateur analogique 10a est désactivé. Il s'ensuit que la tension Vi du signal d'entrée analogique appliqué sur le condensateur C2 pendant la période (2) est maintenue dans le condensateur C2. La figure 6 est un diagramme temporel qui représente l'impulsion d'horloge d'échantillonnage présentant un niveau haut aussi élevé que 3,6 V (= VDD) ainsi que des variations au niveau des tensions des noeuds n2 n3, n6 et n7 du circuit d'amplification de grille 18A. Pendant la période (1) pendant laquelle la tension de l'impulsion d'horloge d'échantillonnage est égale à 0 V, les tensions des noeuds n2, n7 et n4 sont égales à 0 V. Le transistor P1 est rendu passant et la tension du noeud n3 est approximativement égale à 2,9 V, ce qui est inférieur à la tension d'alimentation VDD de 3,6 V de la tension de seuil du transistor P1. A cet instant, la tension de grille du transistor Q1 vaut 0 V et par conséquent, le transistor Q1 est rendu bloqué. Il s'ensuit que les transistors P2, P3 et P4 sont rendus bloqués et qu'aucun courant ne circule dans la partie de fixation 13. Lorsque l'impulsion d'horloge d'échantillonnage est au niveau bas, la tension de grille du transistor Q3 est au niveau bas et celui-ci est par conséquent rendu bloqué. La tension du noeud n5 et les tensions de grille des transistors Q2 et P8 sont au niveau haut. Puisque la tension de grille du transistor Q2 est au niveau haut, le transistor Q2 est par conséquent passant et la tension de grille du transistor P6 est au niveau de masse GND. Il s'ensuit que le transistor P6 est rendu passant. Par conséquent, les tensions de grille des transistors Q4, P5 et P7 deviennent égales à un niveau qui est inférieur à la tension du noeud n3 de la tension de seuil du transistor P6. Il s'ensuit que les transistors P5 et P7 sont rendus bloqués et le transistor Q4 est rendu passant. Puisque le transistor Q4 est rendu passant, la tension du noeud n6 est passée au niveau de masse GND. Il s'ensuit que la tension de niveau bas est appliquée sur la grille du transistor Q5 du commutateur analogique 10a et que la tension de niveau haut est appliquée sur la grille du transistor P8 pendant la période (1) pendant laquelle l'impulsion d'horloge d'échantillonnage est à 0 V. Il s'ensuit que les transistors Q5 et P8 sont tous deux bloqués et que le signal d'entree analogique n'atteint pas le condensateur C2. Pendant la période (2) pendant laquelle la tension de l'impulsion d'horloge d'échantillonnage est égale à 3,6 V (= VDD), la tension du noeud n7 est augmentée jusqu'à 3,6 V du fait de la fonction du condensateur C3 à l'instant où l'impulsion d'horloge d'échantillonnage de 3,6 V est entrée. Il s'ensuit que le transistor Q1 est rendu passant. Successivement, les transistors P2, P3 et P4 sont rendus passants. La tension du noeud n2 devient egale à 3,6 V (= VDD). Il s'ensuit que le condensateur C1 fonctionne pour tendre à augmenter la tension du noeud n3 jusqu'à 6,5 V à partir d'approximativement 2,9 V. Cependant, à cet instant, tous les transistors de la partie de fixation 13 sont rendus passants et par conséquent, le courant traversant circule jusqu'à la masse GND depuis le noeud n3 via la partie de fixation 13. Il s'ensuit qu'il est possible que la tension du noeud n3 excède la tension de somme Vth des tensions de seuil des transistors Q1, P2, P3 et P4 et empêche les transistors P5, P6 et P7 de recevoir des tensions supérieures aux tensions de claquage respectives. Après que la tension du noeud n7 augmente instantanement jusqu'à 3,6 V, le courant circule jusqu'à la masse GND au travers de la résistance R1 et la tension du noeud n7 est ramenée à 0 V à nouveau. Il s'ensuit que la tension de grille du transistor Q1 devient égale à 0 V et que le transistor Q1 est par conséquent rendu bloqué. En outre, les transistors P2, P3 et P4 sont rendus bloqués. Le transistor Q 1 est rendu passant jusqu'à ce que la tension de grille du transistor Q 1 soit est diminuée jusqu'à approximativement 0,7 V, qui est sa tension de seuil. Lorsque l'impulsion d'horloge d'échantillonnage de 3,6 V est entrée, la tension du noeud n4 est au niveau haut et la tension de grille du transistor Q3 est au niveau haut. A cet instant, les tensions de grille des transistors Q2 et P8 passent au niveau bas. Il s'ensuit que le transistor Q2 est rendu bloqué tandis que les transistors Q3 et P8 sont rendus passants. Puisque le transistor Q3 est rendu passant, la tension de grille des transistors Q4, P5 et P7 devient égale au niveau de masse GND. Par conséquent, le transistor Q4 est rendu bloqué tandis que les transistors P5 et P7 sont rendus passants. Par conséquent, la tension du noeud n6 est inférieur à la tension du noeud n3 de la tension de seuil du transistor P7. Par conséquent, la grille du transistor Q5 est au niveau haut et la grille du transistor P8 est au niveau bas. Par conséquent, les transistors Q5 et P8 sont tous deux rendus passants. Il s'ensuit que le signal d'entrée analogique atteint le condensateur C2. Pendant la période (3) pendant laquelle la tension de l'impulsion d'horloge d'échantillonnage est ramenée à 0 V, la tension du noeud n2 devient égale à 0 V du fait des inverseurs 14 et 15. Il s'ensuit que du fait de la fonction du condensateur C1, la tension du noeud n3 est diminuée. A cet instant, la tension de grille du transistor P1 est diminuée et le transistor P1 est rendu passant à nouveau. Il s'ensuit que la tension du noeud n3 devient approximativement égale à 2,9 V, ce qui est inférieur à la tension d'alimentation de 3,6 V de 0,7 V qui est la tension de seuil du transistor P1. Pendant la période (3), la tension du noeud n7 est déjà égale à approximativement 0 V du fait que le courant circule jusqu'à la masse GND au travers de la résistance R 1. La tension du noeud n4 devient égale au niveau bas à nouveau et la tension du noeud n3 devient approximativement égale à 2,9 V. Alors, le convertisseur de niveau 12 fonctionne de la même manière que pendant la période (1). Il s'ensuit que la tension du noeud n6 passe au niveau bas tandis que la tension du noeud n5 passe au niveau haut. A cet instant, les transistors Q5 et P8 sont tous deux rendus bloqués et par conséquent, le commutateur analogique 10a est désactivé. Il s'ensuit que la tension Vi du signal d'entrée analogique qui atteint le condensateur C2 dans la période (2) est bloquée dans le condensateur C2. Comme décrit ci-avant, l'impulsion d'horloge d'échantillonnage entre dans le circuit de différenciation 17 puis est appliquee sur la grille du transistor Q1. Il s'ensuit que le transistor Q1 est rendu passant seulement à l'instant où la tension de l'impulsion d'horloge d'échantillonnage croît. Il s'en suit que le circuit d'amplification de grille 18a limite ou réduit la période temporelle pendant laquelle le courant traverse la partie de fixation 13 de telle sorte que la quantité d'énergie consommée dedans peut être réduite et que la tension de signal appliquée sur les grilles des transistors du commutateur analogique 10a peut être amplifiée dans la plage tolérable inférieure à la tension de claquage. Alors, la tension de grille est amplifiée et par conséquent, la valeur de résistance d'état passant ou d'état activé du commutateur analogique 10a peut être réduite. Par conséquent, le convertisseur A-N qui est formé par des transistors présentant une tension de claquage relativement faible peut fonctionner avec l'impulsion d'horloge d'échantillonnage qui presente une tension relativement faible. La figure 7 est un schéma de circuit du circuit échantillonneur et bloqueur 10A et d'un circuit d'amplification de grille 18B d'un convertisseur A-N selon un second mode de réalisation de la présente invention Sur la figure 7, les parties qui sont les mêmes que celles représentées sur les figures préalablement décrites se voient conférer les mêmes index de référence. Le circuit d'amplification de grille 18B est configuré en additionnant un transistor à canal P P9 au circuit d'amplification de grille 10A utilisé selon le premier mode de réalisation de la presente invention. Comme représente sur la figure 7, la grille, la source et le drain du transistor P9 sont respectivement connectés au noeud n7, au drain du transistor P1 et au noeud n3. Les grilles arrière des transistors P1 et P9 sont connectées ensemble. Le reste de la configuration du circuit d'amplification de grille 18B est le même que dans le cas du circuit d'amplification de grille 10A et la description afférente sera omise. L'impulsion d'horloge d'échantillonnage est appliquee sur la borne d'entrée a. A l'instant où la tension du noeud n7 est passée au niveau haut, le transistor P9 est rendu bloqué. A cet instant, le transistor Q 1 est rendu passant comme il a été décrit en relation avec le premier mode de réalisation de la présente invention. Lorsque le transistor Q 1 est rendu passant et que le courant traversant circule dans là partie de fixation 13, le transistor P9 est rendu bloqué de telle sorte que la tension d'alimentation VDD peut être empêchée d'être appliquée sur le noeud n3. Lorsque la tension de l'impulsion d'horloge d'échantillonnage devient égale à 0 V ou lorsque le courant provenant du noeud n7 circule jusqu'à la masse et que la tension du noeud n7 est commutée au niveau bas, le transistor P9 est rendu passant et le transistor Q1 est rendu bloqué. Le transistor P9 est rendu passant et par conséquent, la tension VDD est appliquée sur le noeud n3. Cependant, le transistor Q1 est rendu bloque et par conséquent, aucun courant ne circule dans la partie de fixation 13. Il s'ensuit que le transistor P9 fonctionne en tant que commutateur de la partie d'amplification 1 1 et ne fait pas fonctionner simultanément la partie d'amplification 1 1 et la partie de fixation 13. Il s'ensuit que le courant traversant peut être empêché de circuler au travers de la partie de fixation 13 depuis la tension d'alimentation VDD jusqu'à la masse GND. Il s'ensuit qu'une réduction supplémentaire de la consommation d'énergie peut être obtenue. La figure 8 est un schéma de circuit d'un circuit échantillonneur et bloqueur 10B et du circuit d'amplification de grille 18B d'un convertisseur A-N selon un troisième mode de réalisation de la présente invention. Sur la figure 8, les parties qui sont les mêmes que celles représentées sur les figures décrites préalablement se voient octroyer les mêmes index de reférence. Le circuit échantillonneur et bloqueur 10B est configuré en additionnant une résistance R2 au circuit échantillonneur et bloqueur mentionné ci-avant 10A. Comme représente sur la figure 8, la résistance R2 est prévue au niveau du côté de la borne d'entrée b du commutateur analogique 10a et est connectée en série au commutateur analogique 10a. Le reste de la configuration du circuit échantillonneur et bloqueur 10B est le même que dans le cas du circuit échantillonneur et bloqueur 10A. Dans le circuit échantillonneur et bloqueur 10A qui ne comporte pas la résistance R2, les valeurs de résistance de canal des transistors Q5 et P8 fonctionnent en tant que filtre qui élimine des composantes haute fréquence d'un bruit externe appliqué sur la borne d'entrée b. Dans le circuit échantillonneur et bloqueur 10B, la resistance R2 connectée en série avec le commutateur analogique 10a fonctionne en tant que filtre. Il s'ensuit que les valeurs de résistance de canal des transistors Q5 et P8 peuvent être réduites de la valeur de résistance de la résistance R2. Il s'ensuit qu'il est possible d'empecher que la performance du convertisseur A-N ne soit modifiée du fait de dérivations au niveau de facteurs introduits pendant le processus de fabrication et qu'il est possible de réduire les largeurs de canal des transistors Q5 et P8 qui sont classiquement orientées vers l'augmentation afin de réduire le bruit. Du fait que les largeurs des transistors Q5 et P8 sont minimisées, les tensions de seuil des transistors Q5 et P8 sont minimisées de telle sorte que le circuit échantillonneur et bloqueur fonctionne avec une tension davantage réduite. Le circuit échantillonneur et bloqueur 10B peut être modifié de telle sorte que la résistance R2 soit disposée sur le côté de la borne de sortie c du commutateur analogique 10a. Le circuit échantillonneur et bloqueur 18B peut être utilisé en combinaison avec le circuit d'amplification de grille 18A utilise selon le premier mode de réalisation de la présente invention. La présente invention n'est pas limitée aux modes de réalisation décrits spécifiquement et des variantes et modifications peuvent être apportées sans que l'on s'écarte du cadre de la présente invention. REVENDICATIONS 1. Dispositif à semiconducteur caractérise en ce qu'il comprend: un circuit échantillonneur et bloqueur (10A) qui comporte un commutateur analogique (10a) et un premier condensateur (C2) et qui échantillonne et bloque un signal d'entrée analogique ; et un circuit d'amplification (18A) qui comporte une partie d'amplification (11) qui amplifie une impulsion d'horloge d'échantillonnage et une partie de fixation (13) qui limite une tension amplifiée à un niveau prédéterminé, le circuit échantillonneur et bloqueur (10A) activant une impulsion d'horloge d'échantillonnage amplifiée, ledit circuit d'amplification (18A) comprenant un circuit de commande (24) qui active la partie de fixation (13) seulement à l'instant où l'impulsion d'horloge d'échantillonnage passe à un niveau haut. 2. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la partie de commande (24) comprend un circuit de différenciation (17) qui différencie l'impulsion d'horloge d'échantillonnage ; et le circuit de fixation (13) est activé sur la base d'un signal de sortie du circuit de différenciation (17). 3. Dispositif à semiconducteur selon la revendication 2, caractérisé en ce que le circuit de différenciation (17) comprend un second condensateur (C3) et une résistance (R1). 4. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la partie d'amplification (11) comprend: un second condensateur (Cl); et un transistor à canal P (P1) comportant une grille qui reçoit l'impulsion d'horloge d'échantillonnage via le second condensateur (C1), une source qui reçoit une tension d'alimentation et un drain connecté à la partie de fixation (13). 5. Dispositif à semiconducteur selon la revendication 4, caractérisé en ce que le circuit de différenciation (17) comprend un troisième condensateur (C3) et une résistance (R1). 6. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que la partie d'amplification (11) comprend un second condensateur (C1); un premier transistor à canal P (P1) comportant une première grille, une première source qui reçoit une tension d'alimentation, un premier drain connecté à la première grille ; et un second transistor à canal P (P9) comportant une seconde grille connectée à la première grille et au circuit de commande, une seconde source connectée au premier drain et un second drain qui reçoit l'impulsion d'horloge d'échantillonnage via le second condensateur (C1). 7. Dispositif à semiconducteur selon la revendication 6, caractérisé en ce que le circuit de différenciation (17) comprend un troisième condensateur (C3) et une resistance (R1). 8. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que le circuit échantillonneur et bloqueur (10B) comprend une résistance (R2) via laquelle le signal d'entrée analogique est appliqué sur le premier condensateur (C2) via le commutateur analogique (10a). 9. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que le commutateur analogique (10a) comprend un transistor à canal P (P8) et un transistor à canal N (Q5) ; et des grilles des transistors à canal P et à canal N sont commandées sur la base de l'impulsion d'horloge d'échantillonnage amplifiée. 10. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre un convertisseur de niveau (12) qui fait passer une impulsion d'horloge d'échantillonnage amplifiée à un niveau donné. 11. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que le circuit de commande e(24) empêche que la partie d'amplification (11) et la partie de fixation (13) ne fonctionnent simultanément.