FR 2786341 A1 20000526 FR 9814789 A 19981124 DEMODULATEUR NUMERIQUE UQ EN TECHNOLOGIE DE CIRCUIT INTEGRE L'invention conceme les démodulateurs en fréquence intermédiaire (FI) délivrant les composantes en phase I et en quadrature Q codées en numérique, utilisées pour la démodulation des signaux modulés numériquement en phase ou en fréquence. Le procédé utilisé classiquement pour démoduler un signal S (t) consiste ci multiplier simultanément le signal S (t) par deux sinusoïdes en quadrature à la fréquence intermédiaire, respectivement sine) t et cosot, (où : o = 2. n. Fl, FI étant la fréquence intermédiaire), la fréquence intermédiaire étant foumie par un oscillateur local 12 (voir la figure 1, représentant un synoptique d'un tel procédé de démodulation). Un premier multiplicateur 14 et un second multiplicateur 16 sont attaqués d'une part par le signal d'entrée S (t) et d'autre part respectivement pour chaque multiplicateur par sinot et par coswt. Les résultantes S (t). sinot et S (t). coscat, respectivement ci la sortie de chacun des multiplicateurs 14 et 16, doivent tre filtrées chacune par un filtre passe-bas (20,22) pour éliminer la composante haute fréquence, puis tre numérisées simultanément. Cette approche est réalisable en circuit intégré mais nécessite l'emploi de deux convertisseurs 24 et 26 en sortie des filtres 20 et 22 pour établir des valeurs numériques) et Q transmises à un processeur de signal 28 qui foumit le signal numérique démodule Md. De plus, I'emploi de deux voies analogiques distinctes conduit à une limitation due à la précision de leur appariement en phase et en amplitude. Un autre procédé, représenté par le synoptique de la figure 2 (et présenté par le brevet FR 2 615 675), effectue la démodulation l/Q à partir d'une numérisation directe du signal S (t) par un convertisseur 32, en calculant les composantes I et Q sous forme de sommes pondérées des échantillons numériques de S (t). La fréquence d'échantillonnage doit tre au moins égale à quatre fois la fréquence du signal d'entrée pour pouvoir obtenir à la démodulation l'information de phase. La sortie numérique 34 du convertisseur 32 fournit les échantillons numérisés à un calculateur 38 (microprocesseur) qui calcule les sommes pondérées) et Q. Cette méthode n'a recours qu'à un seul convertisseur au lieu de deux pour la méthode classique, et élimine tous les problèmes d'appariement de phase et d'amplitude, car I et Q sont calculés à partir des mmes échantillons, de manière numérique. Mais le mode de réalisation de cette méthode (décrite dans le brevet FR 2 707 119) est insuffisant dans le cas de traitements à débits élevés, de par l'utilisation du microprocesseur. On souhaite en effet traiter des données avec des débits de 50 MHz ou plus. Dans le but de pallier les inconvénients de fart antérieur, ('invention propose un démodulateur numérique réalisé sous forme de circuit intégré peu consommant et permettant de travailler avec une fréquence intermédiaire de 70 MHz. Le principe mis en oeuvre calcule les paires analytiques I, Q en réalisant des sommes pondérées I=Zai Xi et Q=Ebj Xj où les Xj sont les échantillons prélevés sur le signal et ai et bj sont les coefficients, I'indice i variant de 1 à N. Pour le calcul d'une paire I, Q les mmes échantillons doivent tre utilisés. Pour satisfaire au théorème de Shannon, les paires l, Q doivent tre calculées à une fréquence au moins égale ci deux fois la fréquence modulante maximale du signal ci démoduler. Le brevet FR 2 707 119 explique comment calculer les coefficients ai et bj et en fonction du nombre N de coefficients, avec la conditions que ces coefficients (positifs ou négatifs) doivent tre des nombres entiers afin de faciliter la réalisation du démodulateur. Le cas particulier à quatre coefficients permet d'obtenir un rapport signallbruit suffisant (24 dB avec +/-50% de bande relative par rapport à la fréquence intermédiaire FI) pour démoduler des signaux numériques. Les coefficients de pondération à utiliser dans ce cas : -pour la sortie I :-1, +3, +3,-1 ; -pour la sortie Q : +1, +3,-3,-1. Dans ce cas particulier, il n'y a donc que deux valeurs absolues distinctes de coefficients, ce qui contribue ci simplifier la mise en oeuvre. Par ailleurs la numérisation est réalisée sur 6 bits, ce qui n'est pas limitant pour le rapport signal à bruit. Enfin, du point de vue de la réatisation en circuit intégré, le cas à quatre coefficients constitue une étape importante car il couvre comme indiqué la plupart des besoins pour la transmission des informations numériques. Dans le but de pallier les inconvénients de fart antérieur, l'invention propose un démodulateur numérique IIQ, comportant un convertisseur analogique numérique foumissant périodiquement n valeurs numériques X (X1, X2, X3, X4) représentant des échantillons successifs d'un signal analogique à démoduler, le démodulateur effectuant à partir des n valeurs de X, deux sommes pondérées utilisant chacune au moins deux coefficients de pondération k1 et k2, dont l'un au moins n'est pas une puissance de deux, le démodulateur étant caractérisé en ce qu'il comprend au moins deux sections de mémoire morte et un décodeur d'adresses faisant correspondre à chaque valeur numérique possible de X en sortie du convertisseur analogique numérique une zone de mémoire contenant une valeur k1. X dans la première section de mémoire et une valeur k2. X dans la deuxième section de mémoire, des moyens de stockage des n valeurs extraites successivement de la première et de la deuxième sections de mémoire au cours de n opérations d'échantillonnage successives, et des moyens d'addition et de soustraction couplés aux moyens de stockage pour foumir les sommes pondérées. Le démodulateur selon l'invention comporte donc une structure de mémorisation de type mémoire morte ayant autant de sections de mémoire morte qu'il y a des valeurs absolues différentes de coefficients non égaux à une puissance de deux (autre que 2 ). Ceci permet de disposer instantanément du résultat de la pondération sans avoir recours à un processus de calcul. Par exemple dans le cas du démodulateur IIQ à quatre échantillons (n=4) et ayant pour coefficients les nombres dont les valeurs absolues sont 1 et 3, la structure de mémorisation comportera deux sections de mémoire morte, une première section de mémoire morte comportant les valeurs numériques des échantillons pondérés par le coefficient de valeur absolue k1=1 et une seconde section de mémoire morte comportant les valeurs numériques des échantillons pondérés par le coefficient de valeur absolue k2=3. Dans le cas d'un coefficient égal à une puissance entière de deux, un décalage dans la lecture des bits du mot numérique sera suffisant pour effectuer la multiplication d'un échantillon par ce coefficient. Dans une réalisation préférée, les sections de mémoire morte sont en structure différentielle comportant des sorties différentielles. La structure (ou la logique différentielle) permet de disposer instantanément d'un bit et de son complément, puisque aucune porte supplémentaire n'est nécessaire, il suffit de croiser les fils d'une sortie binaire différentielle. De la mme façon, les moyens de stockage des n opérations successives d'échantillonnage comportent des registres en logique différentielle. La structure d'une réalisation du démodulateur IIQ selon l'invention, sera essentiellement basée sur l'utilisation des éléments suivants : -un convertisseur analogique-numérique de type flash ; -des mémoires mortes en structure différentielle ; -une logique différentielle ; -un codage par complément à deux ; -des moyens d'addition et de soustraction comportant des additionneurs à logique multiniveaux pour réaliser des sommes ; -une technologie par exemple bipolaire NPN qui permet de réaliser ces éléments. Le codage par complément ci deux permet, dans le cas où certains coefficients sont opposés entre eux, de disposer facilement de la valeur opposée. A cet effet, sans faire de calcul supplémentaire, on inverse les bits par croisement des fils, et on ajoute 1. Ceci se fait en cablant au niveau logique t 1 t'entrée retenue de l'additionneur. Ceci est important car le choix optimal des composants fait apparaître que le calcul de Q se fait avec des coefficients deux deux opposEs. Les additionneurs multiniveaux actuels, permettent d'obtenir la cadence nécessaire de fonctionnement pour une consommation optimisée. La technologie NPN permet de réaliser toutes les fonctions nécessaires avec la performance voulue, et rend de ce fait possible une réalisation monolithique. Les caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui en est faite en référence aux figures dans lesquelles : -la figure 1, déjà décrite montre un démodulateur l/Q analogique selon fart antérieur comportant des sorties numérisées. -la figure 2, déjà décrite montre un autre démodulateur numérique IIQ selon fart antérieur. -la figure 3, montre un exemple de réalisation d'un démodulateur numérique l/Q selon l'invention. Le synoptique de la figure 3 montre l'architecture d'un démodulateur IIQ selon l'invention comportant une entrée E à laquelle on applique un signal d'entrée S (t) en fréquence intermédiaire (FI). Le signal d'entrée est numérisé à une fréquence d'échantillonnage égal à quatre fois la Fl. Dans la suite on décrira une réalisation dans laquelle les coefficients de pondération sont, pour I :-1, +3, +3,-1 et pour Q : +1, +3,-3,-1 Les coefficients k1 et k2 utilisés seront donc respectivement 1 et 3. L'invention est cependant applicable à un autre nombre de coefficients et à d'autres valeurs de ces coefficients. Une horloge 41 fournit des signaux de séquencement des différents éléments du démodulateur. Le démodulateur comporte un amplificateur 42 d'entrée fonctionnant en large bande, foumissant à une sortie SA un signal adapté en amplitude et en mode commun, à t'entrée EC d'un convertisseur analogique numérique 43, à 2p niveaux, Une structure de mémorisation différentielle 44 ordonnée en lignes L et en colonnes C, comporte une première section de mémoire morte 46 à six bits et une seconde section de mémoire morte 48 à huit bits. En effet, dans cet exemple on numérise sur six bits l'échantillon X. Ainsi, la première section de mémoire morte 46 contient les valeurs signées de X sur six bits : (de-32 = 111111 à +31 = 011111. La seconde section de mémoire morte 48 contient les valeurs signées de 3X sur huit bits : (de-3x32= 96 = 10100000 à +3x31 = 93= 01011101). Le résultat des sommes devra quant à lui tre codé sur 9 bits pour ne pas subir d'écrétage, quelles que soient les valeurs numériques foumies par le convertisseur. L'adressage des mémoires mortes est réalisé à partir du niveau échantillonné en sortie du convertisseur analogique numérique 43 faisant correspondre simultanément, par l'intermédiaire d'un décodeur ci index mobile 50, à chaque niveau échantillonné, une mme ligne L d'adressage dans la première section de mémoire morte 46 et dans la seconde section de mémoire morte 48. I et Q sont calculés en effectuant la somme des quatre échantillons pondérés soit : I =-X1 +3. X2+ 3. X3-X4 Q = X1 +3. X2-3. X3-X4 II y a deux valeurs absolues distinctes de coefficients, k1=1 et k2=3, donc deux sections de mémoire morte 46 et 48 dans la structure de mémorisation différentielle 44. La première section de mémoire morte 46 présente une sortie différentielle ci six bits S01 à S51 et la seconde section de mémoire morte 48 présente une sortie différentielle à huit bits S03 à S73. Les sorties différentielles SOI ci S51 de la première section de mémoire morte 46 et les sorties S03 ci S73 de la seconde section de mémoire morte 48 attaquent un aiguillage 52 comportant des registres R en logique différentielle afin de stocker temporairement les trois premières valeurs pondérées des échantillons. Les registres différentiels R de I'aiguillage 52 assurent le stockage, au moment des coups d'horloge successifs l 2 3 et 4, d'une part, des bits (ou leur complément) aux sorties de la première section de mémoire morte 46, des premier X1 et quatrième échantillons X4 pondérés par le coefficient 1 et d'autre part, des bits (ou leur complément) aux sorties de la seconde section de mémoire morte 48 des deuxième X2 et troisième échantillons X3, pondérés par le coefficient 3. L'arrivée du quatrième échantillon X4 au coup d'horloge +4 déclenche le départ d'un processus d'addition effectué par quatre sections d'additionneurs fonctionnant en parallèle organisés en deux couches, I'un pour Q et l'autre pour 1, Dans le cas de cette réalisation ci quatre coefficients, la structure a été optimisée par le fait que les sommes pondérées des échantillons pour I et pour Q peuvent tre groupées de la manière suivante : I =-X1 + 3. X2 +3. X3-X4 = (-X1 +3. X3) + (3. X2-X4) = A + B Q=X1+3. X2-3. X3-X4=- (-X1 +3. X3+ (3. X2-X4) =-A+B Ainsi le calcul de 1 et de Q se compose de deux étapes communes simples : -Calculs simultanés de A = (-X1 +3. X3) et de B = (3. X2-X4) sur une première couche ; -Calculs simultanés de I = A + B et de Q =-A + B sur une seconde couche. La valeur opposée de A (signe-) s'obtient en croisant les fils de chaque bit en logique différentielle et en câblant à 1 I'entrée retenue de l'additionneur. Chacun de ces calculs étant une addition de deux mots de huit bits, I'additionneur complet comporte quatre sections faisant chacune la somme de deux mots de huit bits. Les sorties I et Q doivent tre délivrées sous neuf bits pour éviter tout écrtage. Une première couche d'additionneurs comporte un premier additionneur 54 effectuant la somme (-X1 +3. X3) du premier terme A, et un deuxième additionneur 56 effectuant la somme (3. X2-X4) du second terme B. Au quatrième coup d'horloge +4 les échantillons pondérés sont présentés simultanément avec leurs pondérations respectives aux entrées de la première couche d'additionneurs 54 et 56. Le premier additionneur 54 reçoit à ses entrées d'une part six bits correspondant ci l'échantillon X1 pondéré par le coefficient k1=1 et. d'autre part huit bits correspondant à l'échantillon X3 pondéré par le coefficient k2=3, le deuxième additionneur 56 recevant simultanément à ses entrées d'une part six bits correspondant à l'échantillon X4 pondéré par le coefficient k1=1 et d'autre part huit bits correspondant ci l'échantillon X2 pondéré par le coefficient k2=3. Une seconde couche d'additionneurs comporte un troisième additionneur 58 et un quatrième additionneur 60 effectuant respectivement la somme et la différence des termes. Le troisième additionneur 58 effectue la somme du premier et du second terme soit (-X1 + 3. X3) + (3. X2-X4) fouissant le signal 1, le quatrième additionneur 60 effectuant la somme du premier terme opposé et du second terme, soit- (-X1 + 3. X3) + (3. X2-X4), foumissant le signal Q. Le signe - du terme- (-X1 + 3. X3) est obtenu par complément des bits et ajout de 1. Cette structure permet la réalisation sous forme d'un composant intégré des démodulateurs l/Q å haut débit. La réalisation décrite n'est pas limitative. En effet les principes de l'invention peuvent tre appliqués pour la réalisation de démodulateurs : -utilisant davantage de coefficients, le nombre de sections de la mémoire pouvant tre accru selon le nombre de coefficients pondérateurs à traiter simultanément ; -traitant des Fi plus élevées, -numérisant sur un nombre de bits plus important. Cependant, comme déjà précisé dans le texte, le cas à quatre coefficients permet de traiter une majorité d'applications. REVENDICATIONS 1. Démodulateur numérique IlQ, comportant un convertisseur ana) ogique numérique (43) foumissant périodiquement n valeurs numériques X (X1, X2, X3, X4) représentant des échantillons successifs d'un signal analogique à démoduler, le démodulateur effectuant à partir des n valeurs de X, deux sommes pondérées utilisant chacune au moins deux coefficients de pondération k1 et k2, dont l'un au moins n'est pas une puissance de deux, le démodulateur étant caractérisé en ce qu'il comprend au moins deux sections de mémoire morte (46,48) et un décodeur d'adresses faisant correspondre à chaque valeur numérique possible de X en sortie du convertisseur analogique numérique une zone de mémoire contenant une valeur k1. X dans la première section de mémoire et une valeur k2. X dans la deuxième section de mémoire, des moyens de stockage (R) des n valeurs extraites successivement de la première (46) et de la deuxième (48) section de mémoire au cours de n opérations d'échantillonnage successives, et des moyens d'addition (54,56,58,60) et de soustraction couplés aux moyens de stockage pour foumir les sommes pondérées. 2. Démodulateur numérique I/Q, selon la revendications 1, caractérisé en ce qu'il comporte autant de sections de mémoire morte qu'il y a des valeurs absolues différentes de coefficients non égaux à une puissance entière de deux. 3. Démodulateur numérique l/Q, selon l'une des revendications 1 ou 2, caractérisé en ce que les sections de mémoire morte (46,48) comportent des sorties différentielles (S01 à S51, S03 à S53) permettant de disposer instantanément d'un bit et de son complément. 4. Démodulateur numérique IIQ, selon l'une des revendications 1 à 3, caractérisé en ce que le convertisseur analogique numérique (43) est de type flash , à 2p niveaux, permettant d'obtenir en un coup d'une horloge (41) de séquencement la valeur numérique d'un échantillon X du signal d'entrée. 5. Démodulateur numérique IIQ, selon l'une des revendications 1 à 4, caractérisé en ce que les moyens de stockage des n valeurs successives d'echantillonnage comportent des registres (R) en logique différentielle afin de stocker temporairement les trois premières valeurs pondérées des échantillons 6. Démodulateur numérique IIQ, selon l'une des revendications 1 à 5, caractérisé en ce que les moyens d'addition et de soustraction permettant d'obtenir) et Q, comportent quatre sections d'additionneurs (54, 56,58,60) fonctionnant en parallèle organisés en deux couches, I'un pour Q et l'autre pour 1, 7. Démodulateur numérique I/Q, selon l'une des revendications 1 à 6, caractérisé en ce que le nombre d'échantillons X (X1, X2, X3, X4) est égal ci 4, le démodulateur comprenant deux mémoires mortes (46,48), les deux sommes pondérées utilisant deux coefficients de pondération tels que le coefficient kl est égal ci 1 et le coefficient k2 est égal ci 3. 8. Démodulateur numérique IIQ, selon la revendication 7, caractérisé en ce que les sommes pondérées des échantillons pour I et pour Q peuvent tre groupées de la manière suivante : I=-X1 +3. X2+3. X3-X4= (-X1 +3. X3) + (3. X2-X4) Q = X1 + 3. X2-3. X3-X4=-(-X1 +3. X3) + (3. X2-X4) la somme de I et de Q comportant deux premiers termes opposés (-X1 + 3. X3) et- (-X1 + 3. X3) et deux seconds termes identiques (3. X2-X4), la valeur opposée (signe-) s'obtenant en croisant les fils de chaque bit en logique différentielle et en ciblant à 1 t'entrée retenue de t'additionneur. 9. Démodulateur numérique I/Q, selon l'une des revendications 7 ou 8, caractérisé en ce que les sommes des différents termes permettant d'obtenir I et Q sont réalisées en deux couches d'additionneurs, une première couche comportant un premier additionneur 54 effectuant la somme (-X1 +3. X3) du premier terme, et un deuxième additionneur 56 effectuant la somme (3. X2-X4) du second terme, une seconde couche d'additionneurs comportant un troisième additionneur 58 effectuant la somme du premier et du second terme soit (-X1 + 3. X3) + (3. X2-X4) foumissant le signal I et un quatribme additionneur 60 effectuant la somme du premier terme opposé et du second terme soit- (-X1+3. X3) + (3. X2-X4) foumissant le signal Q, le signe - du terme- (-X1 + 3. X3) étant obtenu par complément des bits et ajout de 1. 10. Démodulateur numérique IIQ, selon l'une des revendications 1 à 9, caractérisé en ce qu'un adressage des mémoires mortes est réalisé à partir du niveau en sortie du convertisseur analogique numérique (43) faisant correspondre simultanément, par l'intermédiaire d'un décodeur à index mobile (50), à chaque niveau échantillonné, une mme ligne (L) d'adressage dans la première mémoire morte (46) et dans la seconde mémoire morte (48).