FR 2779869 A1 19991217 FR 9807495 A 19980615 CIRCUIT INTEGRE DE TYPE SOI A CAPACITE DE DECOUPLAGE, ET PROCEDE DE REALISATION D'UN TEL CIRCUIT Domaine technique L'invention concerne une structure de circuit intégré comprenant des moyens capacitifs de découplage des bornes d'alimentation du circuit. Elle trouve des applications dans les domaines de la micro- électronique pour la réalisation de circuits à composants MOS, MIS ou bipolaires, et permet de réduire le bruit parasite engendré sur les alimentations électriques des circuits, provoqués notamment par des appels de courant transitoires. De façon plus précise, l'invention peut être mise à profit dans des appareils portables incluant par exemple des microprocesseurs, des circuits de téléphonie sans fil, ou dans toutes applications utilisant les technologies SOI pour leurs caractéristiques en basse consommation. Etat de la technique antérieure Dans les circuits intégrés, la distribution des masses et des potentiels d'alimentation vers les dispositifs actifs, c'est-à-dire vers les transistors par exemple, est réalisée par des lignes d'alimentation en un matériau conducteur électrique. Or, lors du fonctionnement des circuits, les lignes d'alimentation doivent fournir des courants transitoires dont l'intensité peut être relativement élevée. Selon l'intensité de ces courants, mais aussi selon leur localisation, les courants transitoires sont susceptibles de générer un bruit parasite sur les lignes et le système d'alimentation. De façon générale, dans les circuits électroniques, on utilise des condensateurs de filtrage connectés entre les bornes des systèmes d'alimentation pour diminuer le bruit parasite, et placés le plus près possible de la source de courant transitoire. Dans le domaine de l'électronique intégrée la réalisation des condensateurs de filtrage peut poser problème. Cependant, la structure de certains types de circuits intégrés, tels que les circuits CMOS (Metal- Oxyde-Semiconducteur-Complémentaires) sur substrat massif, permet de découpler naturellement les potentiels d'alimentation et le potentiel de masse. La figure 1 est une coupe schématique d'une portion de circuit intégré de type CMOS usuel. Sur cette figure, la référence 10 désigne un substrat massif de silicium du type de conductivité P. Dans ce substrat est formé un caisson 12 de type N. Les références 14 et 16 désignent des transistors à effet de champ réalisés respectivement dans le substrat de type P et dans le caisson de type N. Des zones actives fortement dopées 14a, 14b, 16a, 16b, 18 et 20 forment respectivement les sources et drains des transistors à effet de champ 14, 16, et des prises de contact pour les régions de type P et N. La zone active 18, de type P+ est en contact avec le substrat de type P et la zone active 20 de type N+ est en contact avec le caisson de type N. Une épaisse couche d'isolant électrique 22 recouvre le substrat et les composants 14, 16 qui y sont réalisés. Cette couche est traversée par des ouvertures 24 emplies d'un matériau conducteur électrique permettant de relier les zones actives à des pistes conductrices 26, 28, 30 formées au-dessus de la couche d'isolant électrique 22. Les ouvertures emplies de matériau conducteur électrique sont encore appelées "vias". Les vias permettent de relier des zones actives entre elles. Ceci est le cas, par exemple, des vias connectés à la piste conductrice centrale 26 et qui relient électriquement entre elles les zones actives 14b et 16a. Les vias permettent également de relier les zones actives et/ou des régions du substrat à des bornes d'alimentation. Sur la figure 1, les bornes d'alimentation sont constituées par les pistes conductrices 28, 30 qui sont reliées à une source de tension d'alimentation 31 représenté schématiquement en trait discontinu. La piste conductrice 28 constitue une borne de masse. Elle est reliée à la zone active 14a du premier transistor 14, et au substrat 10 par l'intermédiaire de la zone active 18. Une deuxième borne d'alimentation, formée par la piste conductrice 30, est reliée notamment au caisson 12 par l'intermédiaire de la zone active 20. Le caisson 12 forme avec le substrat 10 une jonction semi-conductrice qui présente une certaine capacité de jonction et qui se trouve connectée entre les bornes d'alimentation 28, 30, en parallèle avec les composants. La capacité de la jonction caisson-substrat permet de filtrer ainsi l'alimentation et de réduire le bruit parasite dû à des appels de courant. Il existe d'autres types de structures CMOS, à caissons N, à caissons P. ou à double caissons. Des capacités de jonction formées entre les caissons et le substrat permettent généralement d'obtenir un découplage intrinsèque entre la borne de masse et les autres bornes d'alimentation. Un certain nombre de circuits intégrés réalisés actuellement ne sont cependant pas formés sur un substrat massif, comme évoqué ci- dessus, mais sont formés dans une couche mince d'un support présentant une structure de type silicium sur isolant. Une telle structure, usuellement désignée par "SOI" (silicon On Insulator), comporte une couche de matériau isolant électrique, par exemple d'oxyde, qui sépare la couche mince de silicium d'une partie massive du support. La réalisation de circuits intégrés sur des substrats de type SOI permet d'augmenter la densité d'intégration, de réduire les capacités parasites et d'améliorer les performances des circuits en termes de fréquence de fonctionnement et de consommation. Dans le cas des circuits réalisés sur des substrats SOI, l'isolation entre les différents composants ou zones actives est réalisée par des zones d'oxyde. Ainsi, le découplage entre les masses et les autres bornes d'alimentation, qui se fait par l'intermédiaire du substrat dans les structures sur substrat massif, est beaucoup plus faible dans les circuits réalisés sur des substrats de type SOI. Un bruit plus important est donc observé dans ces circuits. Ce problème est exposé par exemple dans le document (1) dont la référence est précisée à la fin de la présente description. Une solution possible pour réduire le bruit parasite consiste à ajouter au circuit intégré, formé dans la couche mince de la structure SOI, des capacités de découplage. Ces capacités peuvent être réalisées en utilisant la capacité de grille d'un ou de plusieurs transistors. A titre d'exemple, on peut utiliser un transistor de type NMOS dont la grille est reliée à une borne d'alimentation et dont la source et le drain sont connectés à la masse. Une capacité de meilleure qualité peut être obtenue par une implantation adaptée du canal d'un tel transistor. Cependant, les transistors ou autres capacités dédiés au découplage des bornes d'alimentation sont placés sur la structure SOI à côté des transistors formant la partie fonctionnelle du circuit intégré. Ils occupent ainsi une place utile, ce qui conduit à une augmentation de la surface totale des puces électroniques. On peut se référer à ce sujet aux documents (2) et (3) dont les références sont précisées à la fin de la description. Un arrière-plan technologique de l'invention est aussi illustré par le document (4). Exposé de l'invention La présente invention a pour but de proposer un circuit intégré formé dans une couche mince isolée d'un substrat, tel que par exemple une couche mince d'un substrat SOI, ne présentant pas les limitations mentionnées ci-dessus. Un but est en particulier de proposer un circuit incluant des moyens pour découpler les bornes d'une ou de plusieurs alimentations, qui permettent de réduire efficacement le bruit parasite des alimentations. Un but est encore de proposer un tel circuit utilisant une surface de puce réduite. Pour atteindre ces buts, l'invention a plus précisément pour objet un circuit intégré comprenant: - au moins une première et une deuxième bornes d'alimentation, - au moins une zone active formée dans une couche mince d'un substrat, et reliée électriquement à l'une au moins des bornes d'alimentation. Conformément à l'invention, le circuit intégré comporte en outre des moyens capacitifs de découplage connectés entre lesdites première et deuxième bornes d'alimentation, et formés dans une région du substrat isolée électriquement de la couche mince du substrat. Au sens de la présente invention, on entend par zone active une zone de la couche mince présentant un type de dopage déterminé. Un circuit électronique peut comporter un très grand nombre de zones actives qui peuvent constituer notamment des parties de transistors telles que les sources ou les drains des transistors. Par ailleurs, le circuit peut être alimenté en énergie par une ou plusieurs alimentations. On désigne par borne d'alimentation un élément conducteur relié à une alimentation et dont le potentiel est fixé par ladite alimentation. Une borne d'alimentation particulière est la borne de masse. Grâce à l'invention, comme les moyens capacitifs de découplage ne sont pas réalisés dans la couche mince, ils ne réduisent pas la place disponible pour les composants fonctionnels du circuit intégré, c'est-à-dire pour les zones actives. Selon un aspect particulier avantageux, la région comportant les moyens capacitifs de découplage peut s'étendre au moins en partie en- dessous de la zone active ou des zones actives du circuit intégré. Cette caractéristique permet de contribuer encore davantage à la réduction de la surface totale de la puce comportant le circuit. Les moyens capacitifs de découplage de l'invention peuvent comporter, par exemple, une ou plusieurs capacités de jonction et/ou une ou plusieurs capacités à diélectrique. On entend par capacité de jonction une capacité formée par la jonction de deux semi-conducteurs de type de conduction opposé (P et N). Par ailleurs, on désigne par capacité à diélectrique une capacité formée de façon comparable à un condensateur, c'est-à-dire avec deux armatures en un matériau conducteur électrique, séparées par un matériau isolant électrique. Dans le cas o les moyens de découplage sont du type à capacité de jonction, la région du substrat isolée électriquement de la couche mince peut comporter au moins une première partie d'un premier type de conductivité en contact avec au moins une deuxième partie d'un deuxième type de conductivité, les première et deuxième parties présentant une capacité de jonction et étant respectivement reliées aux première et deuxième bornes d'alimentation. Dans le cas de moyens de découplage à capacité à diélectrique, la région du substrat isolée de la couche mince peut comporter au moins une première et au moins une deuxième couches de matériau conducteur électrique, électriquement isolées l'une de l'autre, présentant respectivement au moins une face en regard, et reliées respectivement aux première et deuxième bornes d'alimentation. Les première et deuxième couches de matériau conducteur, par exemple en silicium dopé ou en silicium polycristallin, peuvent être séparées par une couche d'oxyde de silicium. Selon un perfectionnement de l'invention, les moyens capacitifs de découplage peuvent comporter au moins une couche conductrice électrique formant une armature de condensateur, ladite couche étant connectée à au moins une zone active pour relier ladite zone active à une borne d'alimentation. L'utilisation des moyens de découplage pour distribuer une alimentation électrique aux zones actives est non seulement très favorable pour diminuer encore davantage les bruits parasites, mais permet aussi de libérer une place importante pour réaliser des pistes d'interconnexion des parties actives et de transport des signaux. Ces pistes sont généralement formées sur un côté de la couche mince opposé à la partie massive du substrat SOI. L'invention concerne également un procédé de réalisation d'un circuit intégré équipé de moyens de découplage capacitif. Ce procédé comporte les étapes successives suivantes: a) implantation d'impuretés dopantes d'un premier type de conductivité dans une partie d'un substrat semi- conducteur présentant un deuxième type de conductivité, pour former au moins une première et au moins une deuxième partie de substrat, formant jonction, respectivement du premier et du deuxième type de conductivité, b) réalisation sur le substrat d'une couche mince de matériau semi-conducteur isolée du substrat par une couche de matériau isolant électrique, c) formation dans la couche mince d'au moins un composant comprenant au moins une zone active et oxydation de la couche mince entre les composants, d) formation sur la couche mince d'une couche isolante électrique recouvrant ladite zone active, e) formation d'ouvertures dans la couche isolante, les ouvertures traversant la couche isolante, la couche mince et la couche de matériau isolant électrique en dehors des composants pour atteindre les première et deuxième parties du substrat, f) mise en place de matériau conducteur électrique dans les ouvertures, et élaboration des interconnexions électriques pour relier les première et deuxième parties du substrat respectivement à des première et deuxième bornes d'une alimentation électrique. Ce procédé permet en particulier d'équiper le circuit de moyens de découplage à capacité de jonction. Avantageusement, l'étape e) peut aussi comporter la formation d'ouvertures à travers la couche isolante pour atteindre des zones actives de la couche mince. Ces ouvertures sont également emplies de matériau conducteur électrique pour relier entre elles sélectivement des zones actives ou pour relier des zones actives aux bornes d'alimentation électrique. L'invention concerne enfin un autre procédé de réalisation d'un circuit intégré équipé de moyens capacitifs à diélectrique. Ce procédé comporte les étapes successives suivantes: a) formation sur un substrat comprenant une première couche conductrice, dans l'ordre à partir de la surface, une première couche isolante et une deuxième couche conductrice, b) mise en forme de la deuxième couche conductrice pour laisser subsister au moins une portion de la deuxième couche conductrice séparée de la première couche conductrice par la première couche isolante, c) formation d'une deuxième couche isolante enrobant la portion de la deuxième couche conductrice, d) réalisation sur la deuxième couche isolante d'une couche mince de matériau semi-conducteur, e) formation dans la couche mince d'au moins un composant comprenant au moins une zone active et oxydation de la couche mince entre les composants, f) formation sur la couche mince d'une couche isolante électrique épaisse, g) formation d'ouvertures traversant la couche isolante épaisse, la couche mince, et la couche de matériau isolant électrique en dehors des composants pour atteindre les première et deuxième couches conductrices, h) mise en place de matériau conducteur dans les ouvertures, et élaboration des interconnexions électriques pour relier les première et deuxième couches conductrices respectivement à des première et deuxième bornes d'alimentation électrique. Dans ce cas, l'étape g) peut également comporter la formation d'ouvertures traversant la couche isolante épaisse pour atteindre des zones actives de la couche mince, ces ouvertures étant aussi emplies de matériau conducteur électrique pour relier entre elles sélectivement des zones actives ou pour relier des zones actives aux bornes d'alimentation électrique. D'autres caractéristiques et avantages de la présente invention ressortiront mieux de la description qui va suivre, en référence aux figures des dessins annexés. Cette description est donnée à titre purement illustratif et non limitatif. Brève description des figures - La figure 1, déjà décrite, est une coupe schématique d'une portion de circuit intégrée CMOS de type connu réalisée sur un substrat de silicium massif. - Les figures 2 à 6 sont des coupes schématiques simplifiées illustrant des étapes successives de fabrication d'un circuit intégré conforme à l'invention, selon un premier procédé. - Les figures 7 à 13 sont des coupes schématiques simplifiées illustrant des étapes successives de fabrication d'un circuit intégré conforme à l'invention selon un deuxième procédé constituant une variante. Description détaillée de modes de mise en oeuvre de l'invention La référence 100 sur la figure 2 désigne un premier substrat de silicium de type N. Ce substrat présente une première partie 102, massive, et une deuxième partie 104 qui se présente sous la forme d'une zone dopée par implantation d'impuretés dans la première partie. La deuxième partie de type P est formée par exemple par une implantation localisée d'ions de bore avec une énergie de 100 KeV et une densité de 6.1015 cm-2. L'implantation localisée des ions de bore est précédée par une opération de lithographie permettant de former un masque de protection de la première partie du substrat. Ce masque, non représenté sur la figure, est retiré après l'implantation. A titre de variante, la première partie peut aussi être de type P. La deuxième partie est alors dopée N, par exemple par implantation d'ions phosphore ou arsenic, dans la première partie. La préparation du substrat 100 est achevée par un nettoyage et un recuit de diffusion à une température de 1000 C pendant deux heures. La référence 200 désigne un deuxième substrat de silicium à la surface duquel est formée une couche superficielle d'oxyde de silicium 202. Une zone de fragilisation 204, formée par exemple par l'implantation d'ions de gaz rare ou d'azote dans le substrat 200 délimite une couche mince de silicium 206 en contact avec la couche superficielle d'oxyde de silicium. La zone de fragilisation 204 s'étend de façon sensiblement parallèle à la surface du deuxième substrat. Comme l'indiquent des flèches 208 le deuxième substrat 200 est reporté sur le premier substrat 100 en tournant la couche superficielle d'oxyde 202 vers la face du premier substrat de silicium dans laquelle l'implantation a été pratiquée. Cette face est désignée par face supérieure. La couche d'oxyde 202 est solidarisée de la face supérieure du premier substrat, par exemple, par des forces de liaison atomique. Puis, un traitement thermique approprié permet de cliver le deuxième substrat 200 selon la zone de fragilisation 204 et de séparer la couche mince 206 du deuxième substrat. La figure 3 montre la structure obtenue après le clivage. La face supérieure du premier substrat est désormais recouverte d'une couche d'oxyde 202 enterrée et d'une couche mince superficielle de silicium 206, cette dernière pouvant subir un polissage mécano- chimique. La couche superficielle de silicium présente une épaisseur de 200 nm et la couche d'oxyde de silicium présente une épaisseur de 400 nm, par exemple. Cette structure est du type SOI. Des zones actives 302, 304, 306 et 308 sont formées dans la couche mince superficielle comme le montre la figure 4 (de même que les zones situées sous les grilles des transistors). Les zones 302, 304 sont dopées N+ et forment les source et drain d'un premier transistor NMOS 310. Les zones 306 et 308 sont dopées P+ et forment les source et drain d'un deuxième transistor 312 PMOS. Les références 314, 316 désignent respectivement les grilles des transistors 306 et 308, formées sur la couche mince superficielle, par l'intermédiaire d'une couche d'oxyde de grille 318. Les parties de la couche mince superficielle 206, situées entre les transistors 310 et 312 sont oxydées afin d'isoler mutuellement ces composants. Enfin, une couche isolante épaisse 320 est formée à la surface du substrat pour recouvrir entièrement les grilles. On peut observer sur la figure 4 que l'agencement mutuel des transistors, c'est-à-dire des zones actives et les première et deuxième parties du substrat 100 est tel que les zones actives chevauchent partiellement les première et deuxième parties 102 et 104 du substrat 100. La figure 5 montre la réalisation d'ouvertures permettant de former des voies de connexion vers le circuit. Des ouvertures 402, 404, 406, 408 sont pratiquées par exemple par gravure ionique réactive (RIE) à travers la couche isolante épaisse 320 jusqu'à atteindre respectivement les zones actives 302, 304, 306, 308. Ces ouvertures présentent un diamètre de l'ordre de 0,5 pm. D'autres ouvertures 410, 412 sont pratiquées par RIE à travers la couche isolante épaisse 320, la couche mince 206 dans une région ou elle est oxydée, c'est-à-dire en dehors des composants, et la couche d'oxyde enterrée 202, pour atteindre respectivement les première et deuxième parties 102, 104 du substrat 100. Le diamètre des ouvertures 410, 412 atteignant le premier substrat peut être supérieur à celui des ouvertures atteignant les zones actives. Il est par exemple de 0,8 pm. Toutes ces opérations d'ouverture (de 402 à 412) peuvent éventuellement être simultanées. Les ouvertures 410, 412 atteignant le premier substrat ne constituent pas un encombrement trop important à la surface de la puce dans la mesure ou elles sont généralement nettement moins nombreuses que les ouvertures pratiquées à l'aplomb des zones actives. On observe par ailleurs, que toutes les ouvertures sont pratiquées à travers des matériaux électriquement isolants. Après un nettoyage chimique du fond des ouvertures, une couche 414 de barrière de diffusion et de contact, par exemple en Ti/TiN, d'une épaisseur de nm est formée dans les ouvertures. Une étape ultérieure du procédé, illustrée à la figure 6 comporte la formation de voies de connexion. Les ouvertures sont emplies d'un matériau conducteur électrique de façon à former des vias dans les ouvertures. Le matériau conducteur électrique des vias est, par exemple, une couche de tungstène (W) déposée selon une technique de dépôt chimique en phase vapeur (CVD). Les vias sont achevés par une gravure. On réalise ensuite les pistes conductrices par dépôt pleine tranche d'un matériau conducteur tel que de l'aluminium. Ce matériau est mis en forme par masquage et gravure pour réaliser des pistes conductrices 416, 418, 420. La piste conductrice centrale 416 permet de relier entre eux les drains 304, 306 des transistors 310 et 312. La piste conductrice 418 est reliée à la source 302 du premier transistor 310 et à la première région 102 de type N du substrat. Elle constitue une première borne d'alimentation, par exemple la borne de masse. La piste conductrice 420 est reliée à la source 308 du deuxième transistor 312 et à la deuxième région 104 de type P du substrat. Elle constitue une deuxième borne d'alimentation. Les première et deuxième régions du substrat 102, 104 forment une jonction de semi-conducteur présentant une capacité de jonction et cette capacité est reliée aux bornes d'alimentation. Un découplage capacitif comparable à celui des structures de circuit intégré sur substrat massif peut ainsi être obtenu tout en préservant les avantages des composants réalisés sur un substrat SOI. On décrit à présent un autre procédé de réalisation d'un circuit intégré conforme à l'invention, constituant une variante, en référence aux figures 7 à 13. Sur ces figures un certain nombre d'éléments sont identiques, similaires ou équivalents à des éléments déjà décrits en référence aux figures 2 à 6. Ces éléments sont repérés avec les mêmes numéros de référence et on peut ainsi se reporter à leur sujet à la description qui précède. La figure 7 montre un substrat 100 de type N dans lequel on a formé une première couche conductrice fortement dopée N+. Cette couche 110 est formée par exemple par implantation d'arsenic avec une dose de 3.1015.cm-2, suivie d'un recuit à 950 C pendant 1 heure. Sur la première couche conductrice 110 sont successivement formées une première couche d'oxyde 112 et une deuxième couche conductrice 114. La couche d'oxyde 112 est formée par croissance avec une épaisseur de 15 nm, par exemple. La deuxième couche 114, conductrice, est une couche de silicium polycristallin dopé N+ et est déposé avec une épaisseur de l'ordre de 600 nm, par exemple. (Sur la figure les épaisseurs des couches ne sont pas proportionnelles, mais représentées en échelle libre). La première couche d'oxyde 112 et la deuxième couche conductrice 114 sont gravées avec arrêt sur la première couche conductrice 110 en silicium selon un motif permettant de préserver une portion de la deuxième couche conductrice 114 et la couche d'oxyde 112 sous-jacente. Comme le montre la figure 8, une deuxième couche d'oxyde 116 est déposée sur le substrat de façon à encapsuler la portion de la deuxième couche conductrice 114 préservée lors de la gravure. L'épaisseur de la deuxième couche d'oxyde est par exemple de 1,5 pm. Cette couche est rendue plane par un polissage mécanochimique lors duquel on préserve de préférence une épaisseur d'oxyde de l'ordre de 0,2 pm au-dessus du silicium polycristallin de la deuxième couche conductrice 114. Une étape ultérieure illustrée par les figures 9 et 10 consiste à reporter sur la deuxième couche d'oxyde 116 une structure SOI comprenant une couche d'oxyde 202 et une couche superficielle mince de silicium 206. Ces couches sont reportées à partir d'un substrat 200 additionnel qui est clivé de la façon déjà décrite en référence aux figures 2 et 3. Dans la couche mince 206 sont ensuite formées des zones actives 302, 304, 306, 308 de transistors 310, 312. Les parties restantes de la couche mince sont oxydées et des grilles de transistors 314, 316 sont formées sur la couche mince. Une couche épaisse d'isolant, telle qu'une couche d'oxyde 320 est formée au-dessus de la couche mince de façon à enrober les grilles des transistors. On obtient la structure illustrée par la figure 11. Les opérations de formation des transistors et de la couche d'oxyde épaisse 320 sont identiques aux opérations décrites en référence à la figure 4. La figure 12 illustre une étape ultérieure lors de laquelle des ouvertures 402, 404, 406, 408 sont pratiquées dans la couche d'oxyde épaisse pour atteindre les zones actives 302, 304, 306, 308 respectivement. Ces ouvertures sont pratiquées par gravure ionique réactive avec arrêt sur le silicium des zones actives. Elles présentent un diamètre de 0,5 pm par exemple. Des ouvertures 410, 412 sont également pratiquées à travers la couche d'oxyde épaisse, à travers la couche de silicium oxydée en dehors des zones actives, à travers la couche d'oxyde 202 reportée sur le substrat, et à travers la deuxième couche d'oxyde 116 pour atteindre respectivement les première et deuxième couches conductrices 110, 114. Ces ouvertures présentent par exemple un diamètre de 0,8 pm. Toutes ces opérations d'ouverture (de 402 à 412) peuvent éventuellement être simultanées. Après un nettoyage chimique du fond des ouvertures et la formationéventuellement d'une couche 414 de barrière de diffusion, les ouvertures sont emplies d'un matériau conducteur tel que du tungstène déposé par CVD pour former des vias. Puis, comme le montre la figure 13, et de la façon déjà décrite en référence à la figure 6, des pistes conductrices sont réalisées sur la surface de la couche d'isolant épais 320. Ces pistes conductrices 416, 418, 420 sont en contact avec les vias. La piste 418, par exemple, est connectée à la source 302 du premier transistor 310 et à la première couche conductrice 110. Elle forme avec la première couche conductrice 110 une borne d'alimentation, en l'occurrence la borne de masse. La piste 420 qui constitue une deuxième borne d'alimentation et est reliée à la source 308 du deuxième transistor 312 et à la portion restante de la deuxième couche conductrice 114 dans le substrat. Les première et deuxième couches conductrices , 114 séparées par la première couche d'oxyde 112, constituent les armatures d'un condensateur de découplage des bornes de l'alimentation. De plus, la première couche conductrice 110 du substrat peut être utilisée comme une ligne d'alimentation, par exemple comme ligne de masse commune. Ceci est le cas dans l'exemple de la figure 13 o une zone active 302 est reliée à la première couche conductrice 110 par l'intermédiaire de vias et d'une piste conductrice 418. Une place plus importante peut alors être réservée à la surface de l'oxyde épais 320 pour réaliser des interconnexions entre composants. De manière analogue, la deuxième couche conductrice 114 peut être utilisée comme une ligne d'alimentation. La description qui précède se réfère à des exemples de circuits réalisés avec un faible nombre de composants et avec seulement deux bornes d'alimentation. L'invention s'applique cependant également à des circuits comprenant un nombre très important de composants et de zones actives, alimentés par une pluralité de sources d'alimentation distinctes. Le nombre de bornes d'alimentation et, éventuellement, le nombre de capacités de découplage est alors multiplié. On observe également que comme la réalisation des capacités et des zones actives sont bien distinctes, il est possible d'optimiser séparément les paramètres de fabrication de ces éléments. Ceci constitue un avantage supplémentaire par rapport aux circuits de l'art antérieur réalisé sur un substrat massif. DOCUMENT CITES (1) Proceedings 1995 IEEE International SOI Conference, Oct. 1995, pages 100101 "On-chip decoupling capacitor design to reduce switchingnoise-induced instability in CMOS/SOI VLSI" de L.K. Wang and Howard H. chen (2) Proceedings 1996 IEEE International SOI Conference, Oct. 1996, pp. 112-113 "Simultaneous Switching noise projection for High- Performance SOI chip design" de L.K. Wang and Howard H. Chen (3) 1998 IEEE International Solid-State Circuits Conference, pp. 230-231 de J. Silberman et al. (4) US-A-5 378 919 REVENDICATIONS 1. Circuit intégré comprenant: - au moins une première et une deuxième bornes d'alimentation (418, 420), - au moins une zone active (302, 304, 306, 308) formée dans une couche mince (206) d'un substrat, et reliée électriquement à l'une au moins des bornes d'alimentation, caractérisé en ce qu'il comporte en outre des moyens capacitifs de découplage (102, 104, 110, 112, 114) connectés entre lesdites première et deuxième bornes d'alimentation et formés dans une région du substrat isolée électriquement de la couche mince (206) du substrat. 2. Circuit intégré selon la revendication 1, dans lequel la région comportant les moyens capacitifs de découplage s'étend au moins en partie sous ladite zone active. 3. Circuit selon la revendication 1, dans lequel les moyens de découplage (102, 104) présentent au moins une capacité de jonction. 4. Circuit selon la revendication 3, dans lequel la région du substrat isolée électriquement de la couche mince comporte au moins une première partie (102) d'un premier type de conductivité en contact avec au moins une deuxième partie (104) d'un deuxième type de conductivité, les première et deuxième parties présentant une capacité de jonction et étant respectivement reliées aux première et deuxième bornes d'alimentation. 5. Circuit selon la revendication 4, dans lequel la première partie est une partie massive du substrat (102), de type N et dans lequel la deuxième partie (104) est une région dopée par implantation d'ions de bore dans ladite première partie. 6. Circuit selon la revendication 4, dans lequel la première partie est une partie massive du substrat (102), de type P et dans lequel la deuxième partie (104) est une région dopée par implantation d'ions de phosphore ou d'arsenic dans ladite première partie. 7. Circuit selon la revendication 1, dans lequel les moyens de découplage présentent au moins une capacité à diélectrique (110, 112, 114). 8. Circuit selon la revendication 7, dans lequel la région du substrat isolée de la couche mince (206) comporte au moins une première et au moins une deuxième couches de matériau conducteur électrique (110, 114), électriquement isolées, présentant respectivement au moins une face en regard, et reliées respectivement aux première et deuxième bornes d'alimentation. 9. Circuit selon la revendication 8, dans lequel les première et deuxième couches (110, 114) sont respectivement séparées par une couche d'oxyde de silicium (112). 10. Circuit selon la revendication 1, dans lequel les moyens capacitifs de découplage comportent au moins une couche conductrice (110) électrique formant une armature de condensateur, ladite couche étant connectée à au moins une zone active (302) pour relier ladite région active à une borne d'alimentation. 11. Procédé de réalisation d'un circuit intégré équipé de moyens de découplage capacitif de bornes d'alimentation électrique, comprenant les étapes successives suivantes: a) implantation d'impuretés dopantes d'un premier type de conductivité dans une partie d'un substrat semi- conducteur (100) présentant un deuxième type de conductivité pour former au moins une première et au moins une deuxième parties du substrat (102, 104), formant jonction, respectivement du premier et du deuxième type de conductivité, b) réalisation sur le substrat (100) d'une couche mince de matériau semi-conducteur (206) isolée du substrat par une couche de matériau isolant électrique (202), c) formation dans la couche mince (206) d'au moins un composant comprenant au moins une zone active (302, 304, 306, 308) et oxydation de la couche mince entre les composants, d) formation sur la couche mince d'une couche isolante électrique épaisse (320) recouvrant ladite zone active, e) formation d'ouvertures dans la couche isolante (320), les ouvertures traversant la couche isolante épaisse (320), la couche mince (206) et la couche de matériau isolant électrique (202) en dehors des composants pour atteindre les première et deuxième parties du substrat, f) mise en place de matériau conducteur dans les ouvertures, et élaboration d'interconnexions électriques pour relier les première et deuxième parties du substrat (102, 104) respectivement à des première et deuxième bornes (418, 420) d'une alimentation électrique. 12. Procédé selon la revendication 11, dans lequel l'étape e) comporte en outre la formation d'ouvertures traversant la couche isolante épaisse pour atteindre des zones actives de la couche mince, ces ouvertures étant également emplies lors de l'étape f) de matériau conducteur pour relier des zones actives sélectivement entre elles ou pour relier des zones actives aux bornes de l'alimentation électrique. 13. Procédé selon la revendication 11, dans lequel l'étape b) comporte le report sur le substrat d'une plaque de silicium (200) présentant une couche superficielle (202) d'oxyde de silicium, la couche d'oxyde de silicium étant solidarisée du substrat (100) et la plaque de silicium (200) étant clivée pour laisser à la surface du substrat (100) la couche mince (206) de matériau semi-conducteur. 14. Procédé selon la revendication 11, dans lequel on forme dans les ouvertures une couche (414) de barrière de diffusion, électriquement conductrice avant la mise en place du matériau conducteur. 15. Procédé de réalisation d'un circuit intégré équipé de moyens de découplage capacitif de bornes d'alimentation électrique comprenant les étapes successives suivantes: a) formation, sur un substrat (100) comprenant une première couche conductrice (110), dans l'ordre à partir de la surface, une première couche isolante (112) et une deuxième couche conductrice (114), b) mise en forme de la deuxième couche conductrice (114) pour laisser subsister au moins une portion de la deuxième couche conductrice séparée de la première couche conductrice par la couche isolante, c) formation d'une deuxième couche isolante (116) enrobant la portion de la deuxième couche conductrice, d) réalisation sur la deuxième couche isolante (116) d'une couche mince (206) de matériau semi- conducteur, e) formation dans la couche mince d'au moins un composant comprenant au moins une zone active (302, 304, 306, 308) et oxydation de la couche mince entre les composants, f) formation sur la couche mince d'une couche isolante électrique épaisse (320), g) formation d'ouvertures traversant la couche isolante épaisse, la couche mince (206), et la couche de matériau isolant électrique (116) en dehors des composants pour atteindre les première et deuxième couches conductrices, h) mise en place de matériau conducteur dans les ouvertures et élaboration d'interconnexions électriques pour relier les première et deuxième couches conductrices respectivement à des première et deuxième bornes d'alimentation électrique. 16. Procédé selon la revendication 15, dans lequel l'étape g) comporte en outre la formation d'ouvertures traversant la couche isolante épaisse pour atteindre des zones actives de la couche mince, ces ouvertures étant également emplies lors de l'étape h) de matériau conducteur pour relier des zones actives sélectivement entre elles ou pour relier des zones actives aux bornes de l'alimentation électrique. 17. Procédé selon la revendication 15, dans lequel l'étape d) comporte le report sur le substrat d'une plaque de silicium (200) présentant une couche superficielle d'oxyde de silicium (202), la couche d'oxyde de silicium étant solidarisée de la deuxième couche isolante et la plaque de silicium étant clivée pour laisser à la surface du substrat la couche mince (206) de matériau semi-conducteur. 18. Procédé selon la revendication 15, dans lequel on effectue un polissage de la deuxième couche isolante (116) après l'étape c)