FR 2767984 A1 19990305 FR 9804614 A 19980414 ARRIERE-PLAN DE L'INVENTION La présente invention concerne un convertisseur analogique-numérique qui convertit un signal analogique selon un signal numérique et plus particulièrement, un convertisseur analogique-numérique à zéro automatique entrelacé ou IAZ. Un convertisseur analogique-numérique parallèle comprend une pluralité de comparateurs pour comparer un signal analogique à une tension de référence analogique et un codeur pour convertir les signaux émis en sortie depuis les comparateurs selon un signal numérique. Le convertisseur analogique-numérique parallèle est supérieur à d'autres types de convertisseurs analogiquenumérique en termes de vitesse de conversion analogiquenumérique. La figure 1 représente un premier convertisseur analogique-numérique parallèle classique qui produit deux bits de sortie. Quatre résistances R sont connectées en série entre une tension de référence de potentiel haut VRH et une tension de référence de potentiel bas VRL. La valeur de résistance de la résistance au niveau de chaque extrémité est établie à la moitié de celle de l'autre résistance. Chacun des noeuds entre les résistances est connecté à l'une de deux bornes d'entrée de chacun de trois comparateurs CM1 à CM3. Des tensions de référence VR1 à VR3 (qui sont obtenues par division de la différence de tension entre les tensions de référence VRH et VRL au moyen des valeurs de résistance des résistances R) sont respectivement entrées sur les comparateurs CM1 à CM3. Un signal d'entrée analogique Vin est entré sur I'autre borne d'entrée de chacun des comparateurs CM1 à CM3. Les comparateurs CM1 à CM3 comparent respectivement les tensions de référence VR1 à VR3 au signal d'entrée analogique Vin. Lorsque le signal d'entrée analogique Vin présente un potentiel supérieur à la tension de référence correspondante VR1 à VR3, les comparateurs CM1 à CM3 émettent respectivement en sortie des signaux de sortie de niveau haut SG1 à SG3. A l'opposé, lorsque le signal d'entrée analogique Vin présente un potentiel inférieur à la tension de référence correspondante VR1 à VR3, les comparateurs CM1 à CM3 émettent respectivement en sortie des signaux de sortie de niveau bas SG1 à SG3. Si le signal d'entrée analogique Vin présente un potentiel supérieur à la tension de référence VR2 et un potentiel inférieur à la tension de référence VR3, les comparateurs CM1 et CM2 émettent en sortie les signaux de sortie SG1 et SG2 au niveau haut et le comparateur CM3 émet en sortie le signal de sortie SG3 au niveau bas. Les signaux de sortie SG1 à SG3 forment un code de thermomètre. Un codeur 3 reçoit les signaux SG1 à SG3 et émet en sortie deux bits de signaux de sortie numériques DO, Dl. Un circuit de commande 4 commande le cadencement des comparateurs CM1 à CM3 et du codeur 3. Afin d'assurer la précision de la conversion indépendamment d'une variation des caractéristiques des transistors inclus dans le circuit, les comparateurs CM1 à CM3 comprennent de préférence respectivement des comparateurs du type hacheur. Dans le cas d'un comparateur métal-oxydesemiconducteur complémentaires (CMOS), une tension de décalage d'entrée varie d'un comparateur à un autre du fait d'une variation des caractéristiques des transistors MOS. Ces comparateurs produisent un résultat de comparaison insuffisamment précis du fait de la variabilité de la tension de décalage d'entrée. La figure 2 est un schéma de circuit du comparateur du type hacheur. Les bornes d'entrée qui reçoivent le signal d'entrée analogique Vin et la tension de référence VR sont connectées à un noeud N1 (la première borne d'un condensateur 1) via des circuits de commutation SW1 et SW2. Les circuits de commutation SW1 et SW2 sont activés en réponse aux signaux de commande C1 et /CZ au niveau haut. La seconde borne du condensateur 1 (un noeud N2) est connectée à une borne d'entrée d'un circuit d'inverseur 2a. Les bornes d'entrée et de sortie du circuit d'inverseur 2a sont connectées l'une à l'autre via un circuit de commutation SW3. Le circuit de commutation SW3 est activé en réponse au signal de commande CZ de niveau haut. Dans une opération de zéro automatique, les bornes d'entrée et de sortie du circuit d'inverseur 2a sont remises à l'état initial à une valeur de seuil du circuit d'inverseur 2a. La borne de sortie du circuit d'inverseur 2a est connectée à une borne d'entrée d'un circuit d'inverseur 2c via un circuit d'inverseur 2b et un circuit de commutation SW4. Le circuit de commutation SW4 est activé en réponse au signal de commande /CF de niveau haut. Le signal émis en sortie depuis le circuit d'inverseur 2c est inversé par un circuit d'inverseur 2e et est émis en sortie en tant que signal OUT. En outre, le signal émis en sortie depuis le circuit d'inverseur 2c est appliqué en retour sur le circuit d'inverseur 2c via un circuit d'inverseur 2d et un circuit de commutation SW5. Le circuit de commutation SW5 est activé en réponse au signal de commande CF de niveau haut. Le fonctionnement du comparateur du type hacheur sera décrit par report à la figure 3. Tout d'abord, lorsque le signal de commande C1 passe au niveau haut et que le signal de commande /CZ passe au niveau bas, par l'intermédiaire de l'opération de zéro automatique, le noeud N2 est remis à l'état initial à la valeur de seuil du circuit d'inverseur 2a de telle sorte qu'un courant de charge circule dans le condensateur 1, ce qui augmente le potentiel du noeud N1 jusqu'à la tension de référence VR. Ensuite, lorsque le signal de commande C1 passe au niveau bas et que les signaux de commande /CZ et /CF passent au niveau haut, le signal d'entrée analogique Vin est comparé à la tension de référence VR. Si le signal d'entrée analogique Vin présente un potentiel supérieur à la tension de référence VR, le potentiel du noeud N2 devient supérieur à la valeur de seuil du circuit d'inverseur 2a en tant que résultat d'un couplage capacitif du condensateur 1. A l'opposé, si le potentiel du signal d'entrée analogique Vin est inférieur à la tension de référence VR, le potentiel du noeud N2 devient inférieur à la valeur de seuil du circuit d'inverseur 2a. Puisque le circuit de commutation SW4 est activé à cet instant, le signal émis en sortie depuis le circuit d'inverseur 2a est appliqué sur le circuit d'inverseur 2c via le circuit d'inverseur 2b et le circuit de commutation SW4. Le signal émis en sortie depuis le circuit d'inverseur 2c est émis en sortie en tant que signal OUT via le circuit d'inverseur 2e. Puis, lorsque le signal de commande C1 passe au niveau haut à nouveau et que les signaux de commande /CZ et /CF passent au niveau bas, le potentiel du noeud N1 est remis à l'état initial à la tension de référence VR. Par l'intermédiaire de l'opération de zéro automatique réalisée par le circuit d'inverseur 2a, le potentiel du noeud N2 est remis à l'état initial à la valeur de seuil du circuit d'inverseur 2a. A cet instant, le circuit de commutation SW5 est activé de telle sorte que les circuits d'inverseur 2c et 2d forment un circuit de bascule qui verrouille le signal OUT. Le comparateur du type hacheur réalise en alternance l'opération de zéro automatique et l'opération de comparaison. Par conséquent, la moitié du temps requis pour l'opération de conversion est consommée lors de l'opération de zéro automatique, ce qui diminue la vitesse de conversion. L'augmentation des fréquences des signaux de commande C1, CZ, /CZ, CF et /CF rend difficile de réaliser l'opération de zéro automatique et l'opération de comparaison. Par conséquent, il n'est pas aisé d'augmenter la vitesse de conversion de la conversion analogique-numérique en augmentant les fréquences des signaux de commande C1, CZ, /CZ, CF et /CF. Si le nombre de comparateurs est augmenté afin d'augmenter le nombre de bits du signal de sortie numérique, du bruit est susceptible de survenir dans la tension de référence VR, dans le signal d'entrée analogique Vin et dans la source d'alimentation, ce qui génère un fonctionnement erroné du comparateur. A l'instant de l'opération de zéro automatique, un courant de charge/décharge circule simultanément entre la tension de référence VR et le condensateur C1 et les bornes d'entrée et de sortie du circuit d'inverseur 2a sont concurremment remises à l'état initial à la valeur de seuil. Par conséquent, un courant traversant circule simultanément au travers des circuits d'inverseur 2a. En outre, à l'instant de l'opération de comparaison, un courant de charge/décharge circule simultanément entre le signal d'entrée analogique Vin et chacun des condensateurs 1. Afin d'augmenter la vitesse de conversion du comparateur du type hacheur, une technique de commande des signaux de commande C1, CZ, /CZ, CF et /CF selon le cadencement représenté sur la figure 4 a été proposée. Plus spécifiquement, après l'opération de zéro automatique, les signaux de commande C1, CZ et /CZ sont maintenus dans l'état d'une opération de comparaison et les signaux de commande CF et /CF sont inversés plusieurs fois pour ainsi échantillonner par exemple des signaux d'entrée analogiques VA et VB. En tant que résultat, I'opération de comparaison est réalisée plusieurs fois sur la base d'une opération de zéro automatique. Ceci est dû au fait que l'opération de comparaison peut être réalisée plusieurs fois jusqu'à ce que la charge électrique stockée dans le condensateur 1 pendant l'opération de zéro automatique se décharge complètement. Le rapport du temps requis pour l'opération de comparaison sur le temps requis pour l'opération de zéro automatique est augmenté, et la vitesse de conversion est augmentée. Cependant, il existe toujours la nécessité d'un temps séparé requis par tous les comparateurs pour réaliser simultanément l'opération de zéro automatique, et le bruit généré à l'instant de l'opération de zéro automatique n'est pas empêché. En outre, le nombre de fois où l'opération de comparaison se réalise est limité. La publication de brevet du Japon n" 8-293795 décrit un convertisseur analogique-numérique IAZ (à zéro automatique entrelacé) comportant quatre comparateurs du type hacheur qui émettent en sortie par exemple des signaux de sortie numériques D1 et DO. Les quatre comparateurs sont sélectionnés tour à tour à raison d'un à la fois et sont amenés à réaliser l'opération de zéro automatique tandis que l'opération de comparaison est réalisée par chacun des trois autres comparateurs. Chaque comparateur réalise l'opération de comparaison plusieurs fois sur la base d'une seule opération de zéro automatique. Puisque le convertisseur analogique-numérique réalise l'opération de zéro automatique en parallèle à l'opération de comparaison, la vitesse de fonctionnement est augmentée. Puisque les comparateurs ne réalisent pas tous les opérations de zéro automatique simultanément, le bruit résultant de l'opération de zéro automatique est atténué. Cependant, dans le convertisseur analogique-numérique IAZ, un bruit de commutation qui se produit lorsque chacun des comparateurs passe de l'opération de comparaison à l'opération de zéro automatique génère une erreur au niveau de l'opération de comparaison réalisée immédiatement avant une opération de zéro automatique. En outre, un bruit de commutation qui se produit lorsque chacun des comparateurs passe de l'opération de zéro automatique à l'opération de comparaison génère une erreur au niveau de l'opération de comparaison réalisée immédiatement après l'opération de zéro automatique. En outre, lorsque les comparateurs passent chacun à l'opération de zéro automatique depuis l'opération de comparaison, les comparateurs peuvent échouer à verrouiller et à émettre en sortie le résultat de la comparaison réalisée immédiatement avant l'opération de zéro automatique. En outre, une limitation qui pèse sur la vitesse de réponse du comparateur lui-même en relation avec la commutation depuis la tension de référence sur le signal d'entrée analogique ne permet pas d'obtenir un résultat de comparaison précis qui est obtenu au moyen de l'opération de comparaison immédiatement après l'opération de zéro automatique. Ces problèmes dégradent le taux d'erreurs du convertisseur analogique-numérique lorsque le comparateur respectif est activé à vitesse élevée. L'objet de la présente invention consiste à proposer un convertisseur analogique-numérique IAZ qui assure un taux d'erreurs amélioré et une vitesse de fonctionnement améliorée. RESUME DE L'INVENTION Brièvement, la présente invention propose un convertisseur analogique-numérique incluant une pluralité de comparateurs du type hacheur, un circuit de contrôleur et un codeur. Chacun de la pluralité de comparateurs du type hacheur reçoit une tension de référence et une tension analogique et réalise une opération de zéro automatique pour établir la tension de référence et une opération de comparaison pour comparer la tension de référence établie au moyen de l'opération de zéro automatique à la tension analogique afin d'émettre en sortie un signal de résultat de comparaison. L'opération de comparaison est réalisée une pluralité de fois suite à l'opération de zéro automatique. Le circuit de contrôleur est couplé à la pluralité de comparateurs du type hacheur et il commande un comparateur pour qu'il réalise l'opération de zéro automatique et les comparateurs restants pour qu'ils réalisent les opérations de comparaison, sensiblement simultanément. Le circuit de contrôleur émet en sortie sélectivement les signaux de résultat de comparaison émis en sortie depuis les comparateurs restants. Le codeur est couplé au circuit de contrôleur, il reçoit les signaux de résultat de comparaison et il génère un signal numérique à partir de ceux-ci. Le circuit de contrôleur inclut un circuit de sélecteur de signal pour réaliser une commutation d'un premier signal de résultat de comparaison émis en sortie depuis un premier comparateur qui réalise l'opération de comparaison avant ou après l'opération de zéro automatique sur un second signal de résultat de comparaison émis en sortie depuis un second comparateur qui réalise l'opération de comparaison en utilisant la même tension de référence que le premier comparateur. Typiquement, le nombre des comparateurs est établi à une valeur obtenue en additionnant l'unité à une valeur (2n - 1) qui est nécessaire pour produire un signal numérique de n bits. En variante, le nombre des comparateurs est établi à une valeur obtenue en additionnant deux ou plus à une valeur (2n - I ) qui est nécessaire pour produire un signal numérique de n bits. La présente invention propose un convertisseur analogique-numérique (A N) permettant de convertir un signal d'entrée analogique selon un signal numérique. Le convertisseur inclut une pluralité de comparateurs du type hacheur, un circuit de contrôleur et un codeur. Chacun de la pluralité de comparateurs du type hacheur reçoit et compare une tension de référence et le signal d'entrée analogique afin de générer un signal de sortie de comparateur et réalise une opération de zéro automatique afin d'établir la tension de référence. Le circuit de contrôleur est connecté à la pluralité de comparateurs et a pour effet que l'un sélectionné des comparateurs réalise l'opération de zéro automatique et que les comparateurs non sélectionnés restants réalisent l'opération de comparaison. Le codeur est connecté au circuit de commande et aux comparateurs, il reçoit les signaux de sortie provenant du comparateur non sélectionné et il génère à partir de ceux-ci le signal numérique. Le comparateur sélectionné n'applique pas son signal de sortie de comparaison sur le codeur pendant au moins un cycle après la fin de l'opération de zéro automatique. La présente invention propose un convertisseur analogique-numérique (A N) permettant de convertir un signal d'entrée analogique selon un signal numérique. Le convertisseur inclut une pluralité de comparateurs du type hacheur, un circuit de contrôleur et un codeur. Chacun de la pluralité de comparateurs du type hacheur reçoit et compare une tension de référence et le signal d'entrée analogique afin de générer un signal de sortie de comparateur et réalise une opération de zéro automatique afin d'établir la tension de référence. Le circuit de contrôleur est connecté à la pluralité de comparateurs et a pour effet que l'un sélectionné des comparateurs réalise l'opération de zéro automatique et que les comparateurs non sélectionnés restants réalisent l'opération de comparaison. L'un sélectionné des comparateurs réalise son opération de comparaison en utilisant la même tension de référence établie pour le comparateur sélectionné au moyen de l'opération de zéro automatique. Le codeur est connecté au circuit de commande et aux comparateurs, il reçoit les signaux de sortie provenant des comparateurs non sélectionnés et il génère le signal numérique à partir de ceux-ci. Le comparateur sélectionné n'applique pas son signal de sortie de comparaison sur le codeur pendant au moins deux cycles après la fin de l'opération de zéro automatique. D'autres aspects et avantages de l'invention apparaîtront au vu de la description qui suit que l'on lira en conjonction avec les dessins annexés qui illustrent à titre d'exemple les principes de l'invention. BREVE DESCRIPTION DES DESSINS L'invention, en association avec ses objets et avantages, sera mieux comprise par report à la description qui suit des modes de réalisation présentement préférés en association avec les dessins annexés parmi lesquels la figure 1 est un schéma de circuit d'un convertisseur analogique-numérique parallèle classique la figure 2 est un schéma de circuit d'un comparateur hacheur classique; la figure 3 est un diagramme temporel du fonctionnement du comparateur hacheur classique de la figure 2; la figure 4 est un diagramme temporel du fonctionnement d'un comparateur hacheur classique modifié; la figure 5 est un schéma de circuit d'un convertisseur analogique-numérique selon la présente invention la figure 6 est un schéma de circuit d'un convertisseur analogique-numérique selon un premier mode de réalisation de la présente invention la figure 7 est un schéma de circuit d'un comparateur hacheur du convertisseur de la figure 6; la figure 8 est un diagramme temporel du fonctionnement du convertisseur analogique-numérique selon le premier mode de réalisation la figure 9 est un diagramme temporel du fonctionnement d'un convertisseur analogique-numérique selon un second mode de réalisation de la présente invention la figure 10 est schéma de circuit d'un convertisseur analogique-numérique selon un quatrième mode de réalisation de la présente invention la figure 1 1 est un diagramme temporel du fonctionnement d'un convertisseur analogique-numérique selon le quatrième mode de réalisation; la figure 12 est un diagramme temporel du fonctionnement d'un convertisseur analogique-numérique selon un cinquième mode de réalisation; la figure 13 est un diagramme temporel du fonctionnement d'un convertisseur analogique-numérique selon un sixième mode de réalisation; la figure 14 est schéma de circuit d'un convertisseur analogique-numérique selon un septième mode de réalisation de la présente invention la figure 15 est un diagramme temporel du fonctionnement d'un convertisseur analogique-numérique selon le septième mode de réalisation; la figure 16 est un schéma fonctionnel d'une section de commande du convertisseur analogique-numérique de la figure 6 selon le premier mode de réalisation; la figure 17 est un schéma de circuit d'un troisième bloc logique dans la section de commande de la figure 16; la figure 18 est schéma fonctionnel d'un premier bloc logique dans la section de commande de la figure 16; la figure 19 est un schéma de circuit d'un second bloc logique dans la section de commande de la figure 16; la figure 20 est un schéma de circuit d'un premier bloc de sélection de signal dans la section de commande de la figure 16 la figure 21 est un schéma de circuit qui représente un second bloc de sélection de signal dans la section de commande de la figure 16; la figure 22 est un schéma fonctionnel qui représente un premier circuit de génération de signal connecté à la section de commande de la figure 16; la figure 23 est un schéma de circuit qui représente un second circuit de génération de signal connecté à la section de commande de la figure 16; la figure 24 est un schéma de circuit qui représente un quatrième bloc logique du circuit de génération de signal de la figure 22 la figure 25 est un schéma de circuit qui représente un troisième circuit de génération de signal connecté à la section de commande de la figure 16; la figure 26 est un diagramme temporel du fonctionnement de la section de commande de la figure 16; la figure 27 est un schéma fonctionnel de la section de commande selon le quatrième mode de réalisation de la présente invention la figure 28 est un diagramme temporel du fonctionnement de la section de commande de la figure 27; la figure 29 est un schéma de circuit d'un convertisseur analogique-numérique selon un huitième mode de réalisation de la présente invention et la figure 30 est un diagramme temporel du fonctionnement du convertisseur analogique-numérique selon le huitième mode de réalisation. DESCRIPTION DETAILLEE DES MODES DE REALISATION PREFERES La figure 5 est un schéma fonctionnel qui représente schématiquement un convertisseur analogique-numérique 10 selon la présente invention. Chacun d'une pluralité de comparateurs hacheurs CP réalise une opération de zéro automatique en recevant une tension de référence d'entrée VRn et une opération de comparaison pour comparer la tension de référence VRn entrée à l'instant de l'opération de zéro automatique avec un signal d'entrée analogique Vin. Suite à une opération de zéro automatique, I'opération de comparaison est réalisée une pluralité de fois. Une section de commande 1 1 réalise une opération de commande afin de mettre en oeuvre séquentiellement l'opération de zéro automatique de la pluralité de comparateurs CP et la commande du cadencement de l'opération de comparaison et de l'opération de zéro automatique, et l'établissement de la tension de référence VR à l'instant de l'opération de comparaison. En outre, la section de commande 1 1 reçoit les signaux émis en sortie depuis les comparateurs et émet en sortie des signaux sélectionnés. Le codeur 12 reçoit les signaux sélectionnés émis en sortie depuis la section de commande 11 et génère un signal numérique Dn. La section de commande 1 1 comprend un circuit de sélection de signal S qui commute au moins l'un des signaux de sortie de comparaison émis en sortie avant et après les opérations de zéro automatique des comparateurs respectifs CP sur le signal de comparaison émis en sortie depuis un comparateur CP qui réalise l'opération de comparaison à la même tension de référence VR. (Premier mode de réalisation) La figure 6 représente un convertisseur analogiquenumérique du type IAZ amélioré 100 selon un premier mode de réalisation de la présente invention. Le convertisseur analogique-numérique 100 comprend quatre comparateurs hacheurs CPî à CP4 pour convertir un signal d'entrée analogique Vin selon deux bits de signaux de sortie numériques D1 et D2. Quatre résistances R sont connectées en série entre une tension de référence de potentiel haut VRH et une tension de référence de potentiel bas VRL. La valeur de résistance de la résistance R au niveau de chaque extrémité est établie à la moitié de celle de l'autre résistance respective, d'où la production de tensions de référence VR1 à VR3 qui sont égales au résultat de la division de la différence de tension entre les tensions de référence VRH et VRL par les valeurs de résistance des résistances R. Le signal d'entrée analogique Vin est entré sur une borne d'entrée B de chacun des comparateurs CP1 à CP4. Chacun des comparateurs CP1 à CP4 comporte deux autres bornes d'entrée Al et A2 pour recevoir les tensions de référence. Dans le comparateur CP1, la borne d'entrée A2 reçoit la tension de référence VRL et la borne d'entrée Al reçoit la tension de référence VR1. Dans le comparateur CP2, la borne d'entrée A2 reçoit la tension de référence VR1 et la borne d'entrée Al reçoit la tension de référence VR2. Dans le comparateur CP3, la borne d'entrée A2 reçoit la tension de référence VR2 et la borne d'entrée Al reçoit la tension de référence VR3. Dans le comparateur CP4, la borne d'entrée A2 reçoit la tension de référence VR3 et la borne d'entrée Al reçoit la tension de référence VRH. La figure 7 est un schéma de circuit de chacun des comparateurs CP1 à CP4. Chacun des comparateurs CPî à CP4 comporte des circuits de commutation pour sélectionner l'une des tensions de référence entrées sur les bornes d'entrée Al et A2 en réponse à des signaux de commande C1 et C2. Des signaux Q1 à Q4 sont produits depuis les comparateurs CP1 à CP4 sur une section de commande Ila. La section de commande lla sélectionne trois des signaux de sortie Q1 à Q4 et force les trois comparateurs associés à réaliser une opération de comparaison. La section de commande 11a force également le comparateur non sélectionné restant à réaliser une opération de zéro automatique. Des signaux Q émis en sortie depuis les comparateurs sélectionnés sont appliqués sur le codeur 12 en tant que signaux El à E3. Sur la figure 6, le circuit de sélection de signal lla est représenté schématiquement en tant qu'une pluralité de commutateurs qui sont activés lorsque l'un correspondant d'une pluralité de signaux de sélection S1 à S6 passe au niveau haut. Le codeur 12 reçoit un code de thermomètre El à E3 émis en sortie depuis la section de commande lla et produit deux bits de signaux de sortie numériques D1 et DO. Par report à la figure 16, les spécifications de la section de commande lla seront décrites. La section de commande lla comprend des premiers blocs logiques 13a à 13h, des seconds blocs logiques 14a à 14h, des troisièmes blocs logiques 16a à 16d, des premiers blocs de sélection de signal 15a à 159, des seconds blocs de sélection de signal 17a à 17c. Comme représenté sur la figure 18, chacun des premiers blocs logiques 13a à 13h comprend une borne d'entrée I pour recevoir un signal d'entrée, une borne d'entrée de signal de remise à l'état initial RES, une borne d'entrée de signal d'horloge CK, une borne de sortie O, une porte NON-ET, deux circuits d'inverseur et des circuits de commutation S et XS. La borne d'entrée de signal d'horloge CK reçoit un signal d'horloge HCK dont la fréquence vaut un douzième de celle du signal d'horloge CLK utilisé pour piloter les comparateurs CP0 à CP4. Lorsque le signal d'horloge HCK passe au niveau haut, le circuit de commutation S est activé. A l'opposé, le circuit de commutation XS est activé lorsque le signal d'horloge HCK passe au niveau bas. La borne d'entrée de signal de remise à l'état initial RES reçoit un signal de remise à l'état initial XRES (voir figure 26) provenant d'un dispositif externe (non représenté). Comme représenté sur la figure 19, chacun des seconds blocs logiques 14a à 14h comprend une borne d'entrée I pour recevoir un signal d'entrée, une borne d'entrée de signal de remise à l'état initial RES, une borne d'entrée de signal d'horloge CK, une borne de sortie XO, une porte NON-ET, un circuit d'inverseur et des circuits de commutation S et XS qui sont commutés par le signal d'horloge HCK entré sur la borne d'entrée de signal d'horloge CK. Lorsque le signal d'horloge HCK passe au niveau haut, le circuit de commutation S est activé. A l'opposé, le circuit de commutation XS est activé lorsque le signal d'horloge HCK passe au niveau bas. Comme représenté sur la figure 20, chacun des premiers blocs de sélection de signal 15a à 15h comprend deux bornes d'entrée Il et 12, une borne d'entrée de signal de sélection SEL, une borne de sortie XO, deux circuits de commutation S et XS et un circuit d'inverseur. Le circuit de commutation S est activé lorsqu'un signal de sélection XUD entré sur la borne d'entrée de signal de sélection SEL depuis le dispositif externe passe au niveau haut. Le circuit de commutation XS est activé lorsque le signal de sélection XUD passe au niveau bas. Chacun des premiers blocs de sélection de signal 15a à 159 inverse l'un ou l'autre des signaux entrés sur les bornes d'entrée Il et 12 en réponse au signal de sélection XUD et émet en sortie le signal inversé depuis la borne de sortie XO. D FF verrouille un signal de sélection SEL conformément au front arrière du signal d'horloge XC et émet en sortie le signal verrouillé en tant que signal SL. En outre, le circuit de bascule bistable FF émet en sortie un signal inversé du signal de sélection SEL en tant que signal XSL. Chacun des seconds blocs de sélection de signal 17a à 17c inverse l'un des signaux entrés sur les bornes d'entrée Il et 12 en réponse au signal de sélection SEL et émet en sortie le signal inversé provenant de la borne de sortie XO. Comme représenté sur la figure 16, les bornes d'entrée Il et 12 du second bloc de sélection de signal 17a reçoivent respectivement des signaux Q3 et Q4 émis en sortie depuis les comparateurs CP3 et CP4. Les bornes d'entrée Il et 12 du second bloc de sélection de signal 17b reçoivent des signaux Q2 et Q3 émis en sortie depuis les comparateurs CP2 et CP3. En outre, les bornes d'entrée Il et 12 du second bloc de sélection de signal 17c reçoivent des signaux Q1 et Q2 émis en sortie depuis les comparateurs CP1 et CP2. La figure 22 représente un circuit de génération de signal 110 qui est connecté à la section de commande lla. Le circuit de génération de signal 110 produit le signal de commande XUD en réponse à des signaux de commande A et XA et au signal de remise à l'état initial XRES. Le circuit de génération de signal 110 comprend deux quatrièmes blocs logiques 18a et 18b connectés à un circuit d'inverseur selon une configuration en forme d'anneau. Le signal de commande XUD est émis en sortie depuis le circuit d'inverseur et est entré sur le quatrième bloc logique 18b. Comme représenté sur la figure 24, chacun des quatrièmes blocs logiques 18a et 18b comprend une borne d'entrée I pour recevoir un signal d'entrée, une borne d'entrée de signal de remise à l'état initial RES qui reçoit le signal de remise à l'état initial XRES provenant du dispositif externe, une borne d'entrée de signal d'horloge CK, une borne de sortie XO, une porte NON-OU, un circuit d'inverseur et des circuits de commutation X et XS commutés par le signal de commande A, lequel est entré sur la borne d'entrée de signal d'horloge CK. Dans le quatrième bloc logique 18a, le circuit de commutation S est activé lorsque le signal de commande A passe au niveau haut et le circuit de commutation XS est activé lorsque le signal de commande A passe au niveau bas. Dans le quatrième bloc logique 18b, le circuit de commutation S est activé lorsque le signal de commande XA passe au niveau haut et le circuit de commutation XS est activé lorsque le signal de commande XA passe au niveau bas. La figure 23 représente un second circuit de génération de signal 112 qui est connecté à la section de commande lla. Le second circuit de génération de signal 112 reçoit le signal d'horloge HCK, un signal NHa émis en sortie depuis le second bloc logique 14a et un signal NLa émis en sortie depuis le second bloc logique 149. Le second circuit de génération de signal 112 comprend quatre circuits d'inverseur, une porte ET et une porte NON-OU et produit les signaux de commande A et XA qui est l'inverse du signal de commande A. La section de commande 1 1 émet en sortie des signaux de codes de thermomètre El à E3. Plus spécifiquement, un signal NH est émis en sortie depuis le premier bloc de sélection de signal 15a et un signal NL est émis en sortie depuis le premier bloc de sélection de signal 15g. Un signal NO est appliqué sur les premier et troisième blocs logiques 13a et 16d depuis le premier bloc de sélection de signal 15f et un signal N1 est émis en sortie depuis le premier bloc logique 15e sur les premier et troisième blocs logiques 13e, 16c, 16d et sur le second bloc de sélection de signal 17c. Un signal N2 est émis en sortie depuis le premier bloc logique 15d sur les premier et troisième blocs logiques 13d, 16b, 16c et sur le second bloc de sélection de signal 17b. Un signal N3 est émis en sortie depuis le premier bloc logique 15c sur les premier et troisième blocs logiques 13e, 16a, 16b et sur le bloc de sélection de signal 17a. Un signal N4 est émis en sortie depuis le premier bloc logique 15b sur les premier et troisième blocs logiques 13b et 1 6a. Les troisièmes blocs logiques 16a à 16d émettent en sortie des signaux de commande XAZ1 à XAZ4 sur les comparateurs CP1 à CP4 et les blocs logiques 17a à 17c émettent en sortie des signaux El à E3. Les signaux de commande XAZ1 à XAZ4 émis en sortie par les troisièmes blocs logiques 16a à 16d fonctionnent en tant que signaux de commande CZ et /CZ utilisés pour commander les opérations de zéro automatique des comparateurs CP1 à CP4. Les seconds blocs de sélection de signal 17a à 17c fonctionnent en tant que circuit de sélection de signal de la figure 6 qui est commuté par les signaux de commande S1 à S6. Le signal de sortie N1 est utilisé pour générer les signaux de commande S1, S2 qui sont complémentaires l'un de l'autre. Le signal de sortie N2 est utilisé pour générer les signaux de commande S3, S4 qui sont complémentaires l'un de l'autre. Le signal de sortie N3 est utilisé pour générer les signaux de commande S5, S6 qui sont complémentaires l'un de l'autre. La figure 25 représente un troisième circuit de génération de signal 114 connecté à la section de commande lla. Le troisième circuit de génération de signal 114 applique les signaux de commande C1 et C2 en réponse aux signaux de commande XUD, XAZ. Les signaux de commande C1 et C2 sont ensuite émis en sortie sur les comparateurs CP1 à CP4. Un signal inverse du signal de commande XAZ est entré sur une porte NON OU et sur une porte NON-ET, et le signal de commande XUD est entré sur la porte NON-OU et sur la porte NON-ET. La porte NON OU émet en sortie le signal de commande C1 et la porte NON-ET émet en sortie le signal de commande C2. Par report à la figure 26, le fonctionnement de la section de commande lla est décrit. Le signal de remise à l'état initial XRES passe au niveau bas à l'instant d'une opération de remise à l'état initial initiale de telle sorte que les signaux de commande XAZ1 à XAZ4 appliqués respectivement sur les comparateurs CP1 à CP4 passent au niveau bas. En outre, le signal de commande XUD passe au niveau haut et les signaux NL à N4 passent au niveau bas. Ensuite, lorsque le signal de commande XUD passe au niveau bas, les signaux de commande NL à NH croissent dans l'ordre à chaque cycle successif du signal d'horloge HCK. En outre, lorsque le signal de commande XUD passe au niveau haut, les signaux NH à NL chutent dans l'ordre (c'est-à-dire NL, NO, N1, N2, N3, N4, NH) à chaque cycle successif du signal d'horloge HCK. En tant que résultat, les signaux de commande XAZ1 à XAZ4 passent séquentiellement au niveau bas dans l'ordre pendant une période temporelle qui est la moitié du cycle du signal d'horloge HCK à chaque cycle successif du signal d'horloge HCK. Lorsque chacun des signaux de commande XAZ1 à XAZ4 passe au niveau bas, chacun des comparateurs CP1 à CP4 réalise l'opération de zéro automatique (AZ). Le cadencement de croissance et de décroissance des signaux NL à NH est déterminé par le signal d'horloge HCK. Le cadencement de décroissance des signaux de commande XAZ1 à XAZ4 est déterminé par le signal d'horloge HK. En commandant le cadencement de croissance et le cadencement de décroissance du signal d'horloge HK en relation avec le signal d'horloge HCK, le cadencement de croissance et le cadencement de décroissance des signaux N1 à N3 et le cadencement de décroissance des signaux de commande XAZ1 à XAZ4 sont commandés. Ensuite, par référence plus particulièrement aux figures 6 à 8, les fonctionnements des comparateurs CP1 à CP4 sous la commande de la section de commande lla sont décrits. Les signaux de commande S1 à S6, C1, C2 et CZ représentés sur la figure 8 sont produits par la section de commande lla. Le signal de commande CF est un signal d'horloge CLK appliqué sur chacun des comparateurs CP1 à CP4 depuis la section de commande pila. Les signaux de commande S1 à S6 sont produits en forçant le signal d'horloge HK à chuter avant le front arrière du signal d'horloge HCK. Lorsque la section de commande 1 1 a est démarrée, les comparateurs CP1 à CP4 sont respectivement initialisés. C'est-à-dire que lorsque les signaux de commande C2 et CZ passent au niveau haut, le comparateur CP1 réalise une opération de zéro automatique tout en entrant la tension de référence VRL. Le comparateur CP2 réalise une opération de zéro automatique tout en entrant la tension de référence VR1. Le comparateur CP3 réalise une opération de zéro automatique tout en entrant la tension de référence VR2. Le comparateur CP4 réalise une opération de zéro automatique tout en entrant la tension de référence VR3. Puis, lorsque le signal de commande CZ passe au niveau bas, chacun des comparateurs CP1 à CP4 commence une opération de comparaison. A cet instant, les signaux de commande S1 à S6 sont maintenus dans un état bas, ce qui empêche les comparateurs CP1 à CP4 d'émettre en sortie des signaux Q1 à Q4 sur le codeur 12. Ensuite, après un cycle du signal de commande CF, les signaux de commande C1 et CZ du comparateur CP1 passent au niveau haut. Le comparateur CP1 réalise l'opération de zéro automatique tout en entrant la tension de référence VR1. Après la fin de l'opération de zéro automatique du comparateur CP1, les signaux de commande S2, S4 et S6 passent au niveau haut. En tant que résultat, les signaux Q2, Q3 et Q4 sont appliqués sur le codeur 12 depuis les comparateurs CP2, CP3 et CP4. A cet instant, le comparateur CP2 émet en sortie le résultat de comparaison de la tension de référence VR1 et du signal d'entrée analogique Vin. Le comparateur CP3 émet en sortie le résultat de comparaison de la tension de référence VR2 et du signal d'entrée analogique Vin. Le comparateur CP4 émet en sortie le résultat de comparaison de la tension de référence VR3 et du signal d'entrée analogique Vin. Après l'opération de zéro automatique du comparateur CP1, I'état est maintenu pendant deux cycles du signal de commande CF. Par conséquent, des données invalides D1 et des données indéfinies D2 émises en sortie depuis le comparateur CP1 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. Après l'écoulement d'un cycle du signal de commande CF à partir de l'opération de zéro automatique du comparateur CP1, les signaux de commande C1 et CZ du comparateur CP2 passent au niveau haut. Le comparateur CP2 réalise ensuite l'opération de zéro automatique tout en entrant la tension de référence VR2. Après la fin de l'opération de zéro automatique du comparateur CP2, le signal de commande S2 passe au niveau bas et le signal de commande S1 passe au niveau haut. En tant que résultat, en lieu et place du signal Q2, le signal Q1 qui est émis en sortie depuis le comparateur CP1 est appliqué en tant que signal El sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP3 et CP4 émettent en sortie les résultats de comparaison. Par conséquent, les données invalides D1 et les données indéfinies D2 émises en sortie depuis le comparateur CP2 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. Après l'écoulement d'un cycle du signal de commande CF à partir de l'opération de zéro automatique du comparateur CP2, les signaux de commande C1 et CZ du comparateur CP3 passent au niveau haut. Le comparateur CP3 réalise alors l'opération de zéro automatique tout en entrant la tension de référence VR3. Après la fin de l'opération de zéro automatique du comparateur CP3, le signal de commande S4 passe au niveau bas et le signal de commande S3 passe au niveau haut. En tant que résultat, en lieu et place du signal Q3, le signal Q2 émis en sortie depuis le comparateur CP2 est appliqué en tant que signal E2 sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP2 et CP4 émettent en sortie les résultats de comparaison. Par conséquent, les données invalides D1 et les données indéfinies D2 émises en sortie depuis le comparateur CP3 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. Après l'écoulement d'un cycle du signal de commande CF à partir de l'opération de zéro automatique du comparateur CP3, les signaux de commande C1 et CZ du comparateur CP4 passent au niveau haut. Le comparateur CP4 réalise ensuite l'opération de zéro automatique tout en entrant la tension de référence VRH. Après la fin de l'opération de zéro automatique du comparateur CP4, le signal de commande S6 passe au niveau bas et le signal de commande S5 passe au niveau haut. En tant que résultat, en lieu et place du signal Q4 émis en sortie depuis le comparateur CP4, le signal Q3 émis en sortie depuis le comparateur CP3 est appliqué en tant que signal E3 sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP2 et CP3 émettent en sortie les résultats de comparaison. Ensuite, après l'écoulement d'un cycle du signal de commande CF à partir de l'opération de zéro automatique du comparateur CP4, les signaux de commande C2 et CZ du comparateur CP4 passent à nouveau au niveau haut. Le comparateur CP4 réalise alors l'opération de zéro automatique tout en entrant la tension de référence VR3. Par conséquent, les données invalides D1 et les données indéfinies D2 émises en sortie depuis le comparateur CP4 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. A partir de cet instant, les comparateurs CP1 à CP3 réalisent séquentiellement les opérations de zéro automatique de la même manière que mentionné préalablement, et les opérations sont répétées. Comme discuté ci-avant, pendant deux cycles du signal de commande CF après l'opération de zéro automatique, un signal émis en sortie depuis le comparateur n'est pas appliqué sur le codeur 12. Un signal émis en sortie depuis un autre comparateur qui est en train de réaliser l'opération de comparaison à la même tension de référence est émis en sortie sur le codeur 12. Par conséquent, des données invalides et des données indéfinies émises en sortie depuis le comparateur immédiatement après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12 de telle sorte que le taux d'erreurs du convertisseur analogique-numérique est amélioré et une conversion analogique-numérique haute vitesse est réalisée de façon précise. (Second mode de réalisation) La figure 9 représente le fonctionnement du convertisseur analogique-numérique 100 qui fonctionne selon un second mode de réalisation de la présente invention. Selon le second mode de réalisation, les comparateurs CP1 à CP4 sont sélectionnés par les signaux de commande S1 à S6 produits conformément au signal d'horloge HK de niveau haut après le front avant du signal d'horloge HCK. Par report à la figure 9, les signaux de commande S1 à S6 sont commutés plus rapidement que selon le premier mode de réalisation sur un cycle du signal de commande CF. Les signaux de commande C1 et CZ du comparateur CP1 passent au niveau haut après un cycle du signal de commande CF. Le comparateur CP1 réalise l'opération de zéro automatique tout en entrant la tension de référence VR1. En synchronisation avec l'initiation de l'opération de zéro automatique, les signaux de commande S2, S4 et S6 passent au niveau haut. En tant que résultat, les comparateurs CP2, CP3 et CP4 émettent en sortie les signaux de résultat de comparaison Q2, Q3 et Q4 sur le codeur 12. Cet état est maintenu pendant deux cycles du signal de commande CF après l'initiation de l'opération de zéro automatique du comparateur CPl. Par conséquent, les données invalides D1 émises en sortie depuis le comparateur CP1 après l'opération de zéro automatique et les données indéfinies D2 émises en sortie depuis le comparateur CPî avant les données invalides D1 ne sont pas appliquées sur le codeur 12. Les données indéfinies D2 sont générées par un bruit de commutation qui se produit pendant la transition du comparateur respectif depuis l'opération de comparaison sur l'opération de zéro automatique ou du fait de la déficience du temps de blocage du circuit de bascule de sortie de chaque comparateur. Après un cycle du signal de commande CF à partir de l'opération de zéro automatique du comparateur CP1, les signaux de commande C1 et CZ du comparateur CP2 passent au niveau haut. Le comparateur CP2 réalise l'opération de zéro automatique tout en entrant la tension de référence VR2. En synchronisation avec l'initiation de l'opération de zéro automatique, le signal de commande S2 passe au niveau bas et le signal de commande S1 passe au niveau haut. En tant que résultat, en lieu et place du signal Q2, le signal Q1 émis en sortie depuis le comparateur CP1 est appliqué en tant que signal El sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP3 et CP4 émettent en sortie les résultats de comparaison. Par conséquent, les données invalides D1 émises en sortie à l'instant de l'opération de zéro automatique et les données indéfinies D2 émises en sortie depuis le comparateur CP2 avant les données invalides D1 ne sont pas appliquées sur le codeur 12. Après l'écoulement d'un cycle du signal de commande CF depuis l'opération de zéro automatique du comparateur CP2, les signaux de commande C1 et CZ du comparateur CP3 passent au niveau haut. Le comparateur CP3 réalise l'opération de zéro automatique tout en entrant la tension de référence VR3. En synchronisation avec l'initiation de l'opération de zéro automatique, le signal de commande S4 passe au niveau bas et le signal de commande S3 passe au niveau haut. En tant que résultat, en lieu et place du signal Q3, le signal Q2 émis en sortie depuis le comparateur CP2 est appliqué en tant que signal E2 sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP2 et CP4 émettent en sortie les résultats de comparaison. Par conséquent, les données invalides D1 émises en sortie à l'instant de l'opération de zéro automatique et les données indéfinies D2 émises en sortie depuis le comparateur CP3 avant les données invalides D1 ne sont pas appliquées sur le codeur 12. Après l'écoulement d'un cycle du signal de commande CF à partir de l'opération de zéro automatique du comparateur CP3, les signaux de commande C1 et CZ du comparateur CP4 passent au niveau haut. Le comparateur CP4 réalise l'opération de zéro automatique tout en entrant la tension de référence VRH. En synchronisation avec l'initiation de l'opération de zéro automatique, le signal de commande S6 passe au niveau bas et le signal de commande S5 passe au niveau haut. En tant que résultat, en lieu et place du signal Q4, le signal Q3 émis en sortie depuis le comparateur CP3 est appliqué en tant que signal E3 sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP2 et CP3 émettent en sortie les résultats de comparaison. Ensuite, après l'écoulement d'un cycle du signal de commande CF depuis l'opération de zéro automatique du comparateur CP4, les signaux de commande C2 et CZ du comparateur CP4 passent au niveau haut à nouveau. Le comparateur CP4 réalise l'opération de zéro automatique tout en entrant la tension de référence VR3. Par conséquent, les données invalides D1 émises en sortie depuis le comparateur CP4 à l'instant de l'opération de zéro automatique et les données indéfinies D2 émises en sortie depuis le comparateur CP4 avant les données invalides D1 ne sont pas appliquées sur le codeur 12. Selon le second mode de réalisation, pendant deux cycles du signal de commande CF après l'opération de zéro automatique, un signal émis en sortie depuis le comparateur n'est pas appliqué sur le codeur 12. Par conséquent, des données invalides D1 immédiatement après l'opération de zéro automatique et des données indéfinies D2 émises en sortie avant les données invalides D1 pendant l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. (Troisième mode de réalisation) Le convertisseur analogique-numérique 100 peut également être activé conformément à un troisième mode de réalisation de la présente invention. Selon le troisième mode de réalisation, les comparateurs CP1 à CP4 sont sélectionnés par les signaux de commande S1 à S6 produits conformément au signal d'horloge HK au niveau haut après le front avant du signal d'horloge HCK et au signal d'horloge au niveau bas avant le front arrière du signal d'horloge HCK. Selon le troisième mode de réalisation, les comparateurs CP1 à CP4 réalisent les opérations de zéro automatique tous les deux cycles du signal de commande CF. Les signaux de commande S1 à S6 sont commandés pour empêcher que les données invalides D1 pendant l'opération de zéro automatique d'un premier comparateur et des données indéfinies D2 émises en sortie suite aux données invalides D1 ne soient appliquées sur le codeur 12 et pour empêcher que les données invalides D1 pendant l'opération de zéro automatique d'un second comparateur suite au premier comparateur et des données indéfinies D2 émises en sortie avant les données invalides D1 ne soient appliquées sur le codeur. Selon le troisième mode de réalisation, les données invalides D1 immédiatement après une opération de zéro automatique et les données indéfinies D2 avant et après les données invalides ne sont pas appliquées sur le codeur 12. (Quatrième mode de réalisation) La figure 10 est un schéma d'un convertisseur analogiquenumérique 200 selon un quatrième mode de réalisation de la présente invention. Le convertisseur analogique-numérique 200 comprend cinq comparateurs hacheurs CP1 à CP5 utilisés pour produire deux signaux de sortie numériques DO et D1, une section de commande lîb et le codeur 12. Le signal d'entrée analogique Vin est entré sur une borne d'entrée B de chacun des comparateurs CP1 à CP5. Dans le comparateur CP1, la borne d'entrée Al reçoit la tension de référence VR1 et la borne d'entrée A2 reçoit la tension de référence VRL. Dans le comparateur CP2, la borne d'entrée Al reçoit la tension de référence VR2 et la borne d'entrée A2 reçoit la tension de référence VRL. Dans le comparateur CP3, la borne d'entrée Al reçoit la tension de référence VR3 et la borne d'entrée A2 reçoit la tension de référence VR1. Dans le comparateur CP4, la borne d'entrée Al reçoit la tension de référence VRH et la borne d'entrée A2 reçoit la tension de référence VR3. En réponse à un signal de commande S1 émis en sortie depuis la section de commande llb, le signal Q1 émis en sortie depuis le comparateur CP1 est sélectionné pour être entré en tant que signal El dans le codeur 12. En réponse au signal de commande S3, le signal Q2 émis en sortie depuis le comparateur CP2 est sélectionné pour être entré en tant que signal E2 dans le codeur 12. En réponse aux signaux de commande S2 et S5, le signal Q3 émis en sortie depuis le comparateur CP3 est sélectionné pour être entré en tant que signal El ou E3 dans le codeur 12. En réponse au signal de commande S4, le signal Q4 émis en sortie depuis le comparateur CP4 est sélectionné pour être entré en tant que signal E2 dans le codeur 12. En réponse au signal de commande S6, le signal Q5 émis en sortie depuis le comparateur CP5 est sélectionné pour être entré en tant que signal E3 dans le codeur 12. La figure 27 est un schéma fonctionnel de la section de commande iib du quatrième mode de réalisation. La section de commande iib comprend neuf premiers blocs logiques 13a à 13i, neuf seconds blocs logiques 14a à 14i, huit premiers blocs de sélection de signal 15a à 15h et cinq troisièmes blocs logiques 16a à 1 6e. Les signaux N2 à N4 émis en sortie depuis les premiers blocs de sélection de signal 15c à 15e sont appliqués sur les seconds blocs de sélection de signal 17a à 17c qui réalisent les opérations de sélection au moyen des signaux de commande S1 à S6. Par report à la figure 11, les fonctionnements des comparateurs CP1 à CP5 du quatrième mode de réalisation sont décrits. Le signal de commande CF est un signal d'horloge CLK appliqué sur chacun des comparateurs CP1 à CP5 depuis la section de commande iib. Les signaux de commande S1 à S6 sont produits en forçant le signal d'horloge HK à croître avant le front avant du signal d'horloge HCK. Lorsque la section de commande ilb est démarrée, les comparateurs CP1 à CP5 sont respectivement initialisés. C'està-dire que lorsque les signaux de commande C2 et CZ passent au niveau haut, le comparateur CP1 réalise une opération de zéro automatique tout en entrant la tension de référence VRL. Le comparateur CP2 réalise une opération de zéro automatique tout en entrant la tension de référence VRL. Le comparateur CP3 réalise une opération de zéro automatique tout en entrant la tension de référence VR1. Le comparateur CP4 réalise une opération de zéro automatique tout en entrant la tension de référence VR2. Le comparateur CP5 réalise une opération de zéro automatique tout en entrant la tension de référence VR3. Ensuite, lorsque le signal de commande CZ passe au niveau bas, chacun des comparateurs CP1 à CP5 commence une opération de comparaison. A cet instant, les signaux de commande S1 à S6 sont maintenus dans un état de niveau bas, ce qui empêche que les comparateurs CP1 à CP5 n'émettent en sortie des signaux Q1 à Q5 sur le codeur 12. Après un cycle du signal de commande CF, les signaux de commande C1 et CZ du comparateur CP1 passent au signaux de commande S1 à S6 et le comparateur CP1 est en train de réaliser une opération de comparaison. Cependant, le signal Q1 émis en sortie depuis le comparateur CP1 n'est pas appliqué sur le codeur 12. Après l'écoulement d'un cycle du signal de commande CF à partir de l'opération de zéro automatique du comparateur CP2, le signal de commande S2 passe au niveau bas et le signal de commande S1 passe au niveau haut. En tant que résultat, en lieu et place du signal Q3, le signal Q1 émis en sortie depuis le comparateur CP1 est appliqué en tant que signal El sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP4 et CP5 émettent en sortie les résultats de comparaison. Par conséquent, les données invalides D1 et les données indéfinies D2 émises en sortie depuis le comparateur CP2 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. Après que le comparateur CP2 a terminé l'opération de zéro automatique, les signaux de commande C1 et CZ du comparateur CP3 passent au niveau haut sensiblement simultanément au front avant du signal de commande suivant CF. Le comparateur CP3 réalise alors l'opération de zéro automatique tout en entrant la tension de référence VR3. Après l'écoulement d'un cycle du signal de commande CF après l'opération de zéro automatique du comparateur CP3, le signal de commande S4 passe au niveau bas et le signal de commande S3 passe au niveau haut. En tant que résultat, le signal Q2 émis en sortie depuis le comparateur CP2 est appliqué en tant que signal E2 sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP2 et CP5 émettent en sortie les résultats de comparaison. Par conséquent, les données invalides D1 et les données indéfinies D2 émises en sortie depuis le comparateur CP3 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. Après que le comparateur CP3 a termine l'opération de zéro automatique, les signaux de commande C1 et CZ du comparateur CP4 passent au niveau haut sensiblement simultanément au front avant du signal de commande suivant CF. Le comparateur CP4 réalise ensuite l'opération de zéro automatique tout en entrant la tension de référence VRH. Puis après l'écoulement d'un cycle du signal de commande CF à partir de l'opération de zéro automatique du comparateur CP4, le signal de commande S6 passe au niveau bas et le signal de commande S5 passe au niveau haut. En tant que résultat, en lieu et place du signal Q5, le signal Q3 émis en sortie depuis le comparateur CP3 est appliqué en tant que signal E3 sur le codeur 12. C'est-à-dire que les comparateurs CP1, CP2 et CP3 émettent en sortie les résultats de comparaison. Par conséquent, les données invalides D1 et les données indéfinies D2 émises en sortie depuis le comparateur CP4 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. Après que le comparateur CP4 a terminé l'opération de zéro automatique, les signaux de commande C1 et CZ du comparateur CP5 passent au niveau haut simultanément au front avant du signal de commande suivant CF. Le comparateur CP5 réalise ensuite l'opération de zéro automatique tout en entrant la tension de référence VRH. Puis après l'écoulement d'un cycle du signal de commande CF depuis l'opération de zéro automatique du comparateur CP5, les signaux de commande C2 et CZ du comparateur CP5 passent au niveau haut. Le comparateur CP5 réalise ensuite l'opération de zéro automatique tout en entrant la tension de référence VR3. A cet instant, puisqu'il n'y a pas de variation substantielle au niveau des signaux de commande S1 et S6, les signaux Q1 à Q3 sont appliqués sur le codeur 12 sans interruption. Puis après que le comparateur CP5 a terminé l'opération de zéro automatique, les signaux de commande C2 et CZ du comparateur CP4 passent au niveau haut sensiblement simultanément au front avant du signal de commande suivant CF. Le comparateur CP4 réalise alors l'opération de zéro automatique tout en entrant la tension de référence VR2. A cet instant, puisqu'il n'y a pas de variations substantielles au niveau des signaux de commande S1 à S6, les signaux Q1 à Q3 sont appliqués sur le codeur 12 sans interruption. Par conséquent, les données invalides D1 et les données indéfinies D2 émises en sortie depuis le comparateur CP5 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. Après que le comparateur CP4 a terminé l'opération de zéro automatique sur la base de la tension de référence VR2, les signaux de commande C2 et CZ du comparateur CP3 passent au niveau haut sensiblement simultanément au front avant du signal de commande suivant CF. Le comparateur CP3 réalise alors l'opération de zéro automatique tout en entrant la tension de référence VR1. Sensiblement simultanément à la fin de l'opération de zéro automatique, le signal de commande S6 passe au niveau haut et le signal de commande S5 passe au niveau bas. En tant que résultat, en lieu et place du signal Q3, le signal Q5 est appliqué en tant que signal E3 sur le codeur 12. En outre, les signaux Q1 et Q2 sont appliqués en tant que signaux El et E2 sur le codeur 12 sans interruption. Par conséquent, les données invalides D1 et les données indéfinies D2 émises en sortie depuis le comparateur CP4 après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. Selon le quatrième mode de réalisation, pendant deux cycles du signal de commande CF après l'opération de zéro automatique, le signal émis en sortie depuis le comparateur qui a réalisé l'opération de zéro automatique est commuté sur un signal émis en sortie depuis un autre comparateur qui est en train de réaliser l'opération de comparaison à la même tension de référence. Par conséquent, des données invalides D1 et des données indéfinies D2 immédiatement après l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. En outre, lorsque les comparateurs CP1 à CP5 réalisent l'opération de zéro automatique tour à tour à chaque front croissant du signal de commande CF, les trois comparateurs qui réalisent une opération de comparaison dans un état stable sont sélectionnés, celui restant des deux comparateurs non sélectionnés réalise une opération de zéro automatique et l'autre restant des deux comparateurs non sélectionnés émet en sortie des données invalides et des données indéfinies. Par conséquent, la vitesse de la conversion analogique-numérique est augmentée. (Cinquième mode de réalisation) La figure 12 est un diagramme temporel qui représente le fonctionnement du convertisseur analogique-numérique 200 qui fonctionne selon un cinquième mode de réalisation de la présente invention. Le fonctionnement du convertisseur analogiquenumérique 200 selon le cinquième mode de réalisation est modifié par rapport au quatrième mode de réalisation au niveau du cadencement auquel les opérations de zéro automatique sont réalisées ainsi qu'au niveau du cadencement auquel les signaux Q1 à Q5 sont sélectionnés au moyen des signaux de commande S1 à S6. Les signaux de commande S1 à S6 sont produits conformément à la section de commande il b. Les signaux d'horloge HK et HCK sont produits conformément au signal d'horloge HK au niveau bas après le front arrière du signal d'horloge HCK. Sur la figure 12, le cadencement auquel chacun des comparateurs CP1 à CP5 réalise l'opération de zéro automatique est le même que dans le cas du quatrième mode de réalisation. Cependant, les signaux de commande S1 à S6 du cinquième mode de réalisation sont commutés plus tôt que ceux du quatrième mode de réalisation, d'un cycle du signal de commande CF. Pendant deux cycles du signal de commande CF depuis le commencement de l'opération de zéro automatique, le signal émis en sortie depuis le comparateur qui a réalisé l'opération de zéro automatique est commuté sur un signal émis en sortie depuis un autre comparateur qui est en train de réaliser l'opération de comparaison à la même tension de référence. Par conséquent, des données invalides D1 et des données indéfinies D2 émises en sortie avant les données invalides D1 pendant l'opération de zéro automatique ne sont pas appliquées sur le codeur 12. (Sixième mode de réalisation) La figure 13 représente le fonctionnement du convertisseur analogique-numérique 200 qui fonctionne selon un sixième mode de réalisation de la présente invention. Le fonctionnement du convertisseur analogique-numérique 200 selon le sixième mode de réalisation est modifié par rapport au fonctionnement du quatrième mode de réalisation du point de vue du cadencement auquel les opérations de zéro automatique sont réalisées ainsi que du point de vue du cadencement auquel les signaux Q1 à Q5 sont sélectionnés au moyen des signaux de commande S1 à S6. Les signaux de commande S1 à S6 sont produits conformément au signal d'horloge HK de niveau bas après le front arrière du signal d'horloge HCK et conformément au signal d'horloge HK de niveau haut avant le front avant du signal d'horloge HCK. Le cadencement selon lequel chacun des comparateurs CP1 à CP5 réalise l'opération de zéro automatique est le même que dans le cas du quatrième mode de réalisation. Les signaux de commande S1 à S6 du sixième mode de réalisation sont commutés en retardant le cadencement des fronts avant des signaux de commande S1, S3 et S5 et des fronts arrière des signaux de commande S2, S4 et S6 conformément au cinquième mode de réalisation, d'un cycle du signal de commande CF. Selon le sixième mode de réalisation, les données invalides D1 émises en sortie depuis le comparateur immédiatement après l'opération de zéro automatique et les données indéfinies D2 émises en sortie avant et après les données invalides D1 ne sont pas appliquées sur le codeur 12. (Septième mode de réalisation) La figure 14 est un schéma de circuit d'un convertisseur analogique-numérique 300 selon un septième mode de réalisation de ia présente invention. Le convertisseur analogique-numérique 300 comprend six comparateurs hacheurs CP1 à CP6 utilisés pour produire deux signaux de sortie numériques DO et D1. Le signal d'entrée analogique Vin est entré sur une borne d'entrée B de chacun des comparateurs CP1 à CP6. Dans le comparateur CP1, la borne d'entrée Al reçoit la tension de référence VR1 et la borne d'entrée A2 reçoit la tension de référence VRL. Dans le comparateur CP2, la borne d'entrée Al reçoit la tension de référence VR2 et la borne d'entrée A2 reçoit la tension de référence VRL. Dans le comparateur CP3, la borne d'entrée Al reçoit la tension de référence VR3 et la borne d'entrée A2 reçoit la tension de référence VR1. Dans le comparateur CP4, la borne d'entrée Al reçoit la tension de référence VRH et la borne d'entrée A2 reçoit la tension de référence VR3. Dans le comparateur CP5, la borne d'entrée Al reçoit la tension de référence VRH et la borne d'entrée A2 reçoit la tension de référence VR2. Dans le comparateur CP6, la borne d'entrée Al reçoit la tension de référence VRH et la borne d'entrée A2 reçoit la tension de référence VR3. En réponse au signal de commande S1, le signal Q1 émis en sortie depuis le comparateur CP1 est sélectionné pour être entré en tant que signal El dans le codeur 12. En réponse au signal de commande S3, le signal Q2 émis en sortie depuis le comparateur CP2 est sélectionné pour être entré en tant que signal E2 dans le codeur 12. En réponse au signal de commande S5, le signal Q3 émis en sortie depuis le comparateur CP3 est sélectionné pour être entré en tant que signal E3 dans le codeur 12. En réponse au signal de commande S2, le signal Q4 émis en sortie depuis le comparateur CP4 est sélectionné pour être entré en tant que signal El dans le codeur 12. En réponse au signal de commande S4, le signal Q5 émis en sortie depuis le comparateur CP5 est sélectionné pour être entré en tant que signal E2 dans le codeur 12. En réponse au signal de commande S6, le signal Q6 émis en sortie depuis le comparateur CP6 est sélectionné pour être entré en tant que signal E3 dans le codeur 12. La figure 15 représente le fonctionnement du convertisseur analogique-numérique 300 du septième mode de réalisation. Parmi les signaux de commande S1 à S6, à I'exception d'un fonctionnement initial, les signaux de commande S1 et S4 sont complémentaires l'un de l'autre, les signaux de commande S2 et S5 sont complémentaires l'un de l'autre et les signaux de commande S3 et S6 sont complémentaires l'un de l'autre. Les comparateurs CP1 à CP6 réalisent l'opération de zéro automatique tour à tour en réponse aux signaux de commande C1, C2 et CZ lors de chaque front avant du signal de commande CF. Selon le septième mode de réalisation, des données invalides D1 immédiatement après l'opération de zéro automatique et des données indéfinies D2 émises en sortie avant et après les données invalides D1 ne sont pas appliquées sur le codeur 12. En outre, lorsque les comparateurs CP1 à CP6 réalisent l'opération de zéro automatique tour à tour lors de chaque front croissant du signal de commande CF, les trois comparateurs qui réalisent une opération de comparaison dans un état stable sont sélectionnés, celui restant des trois comparateurs non sélectionnés réalise une opération de zéro automatique et les deux restants des trois comparateurs non sélectionnés émettent en sortie des données invalides et des données indéfinies. Par conséquent, la vitesse de la conversion analogique-numérique est augmentée. (Huitième mode de réalisation) La figure 29 est un schéma de circuit d'un convertisseur analogique-numérique 400 selon un huitième mode de réalisation de la présente invention. Le huitième mode de réalisation est une version modifiée du quatrième mode de réalisation de la figure 10. Selon le huitième mode de réalisation, la section de commande 11b' applique un premier signal de commande XAZ1 sur les premier et second comparateurs CP1 et CP2, un second signal de commande XAZ2 sur les troisième et quatrième comparateurs CP3 et CP4 et un troisième signal de commande XAZ3 sur le cinquième comparateur CP5. Par conséquent, la section de commande iib' comporte seulement trois circuits logiques pour générer les premier à troisième signaux de commande XAZ1 à XAZ3 de telle sorte qu'une réduction d'une aire de circuit et d'une consommation d'énergie du convertisseur 400 est réalisée. A l'opposé, la section de commande ilb du quatrième mode de réalisation comporte cinq circuits logiques pour générer les premier à cinquième signaux de commande XAZ1 à XAZS pour cinq comparateurs CP1 à CP5. La figure 29 est un diagramme temporel du fonctionnement du convertisseur analogique-numérique 400 selon le huitième mode de réalisation. Le convertisseur 400 fonctionne de telle sorte que, lorsque deux comparateurs réalisent une opération de zéro automatique, les trois comparateurs restants réalisent une opération de comparaison. Par exemple, lorsque deux comparateurs CP1 et CP2 réalisent une opération de zéro automatique, les trois comparateurs restants CP3 à CP5 réalisent une opération de comparaison. Puisque le nombre des signaux de commande du huitième mode de réalisation est inférieur au nombre des signaux de commande du quatrième mode de réalisation, la période maximum des opérations de zéro automatique de tous les comparateurs est raccourcie de telle sorte que la période de charge du condensateur du comparateur est rétrécie. Ceci permet une activation du convertisseur de façon complète à une fréquence relativement faible. Le huitième mode de réalisation peut être appliqué au septième mode de réalisation de la figure 14. C'est-à-dire que la section de commande 11 b' applique un premier signal de commande XAZ1 sur les premier à troisième comparateurs CP1 à CP3 et un second signal de commande XAZ2 sur les quatrième à sixième comparateurs CP4 à CP6. Par conséquent, la section de commande comporte seulement deux circuits logiques pour générer les premier et second signaux de commande XAZ1 et XAZ2. Le convertisseur du huitième mode de réalisation fonctionne de telle sorte que, lorsque trois comparateurs réalisent une opération de zéro automatique, les trois comparateurs restants réalisent une opération de comparaison. Par exemple, lorsque trois comparateurs CP1 à CP3 réalisent une opération de zéro automatique, les trois comparateurs restants CP4 à CP6 réalisent une opération de comparaison. Alternativement, lorsque trois comparateurs CP4 à CP6 réalisent une opération de zéro automatique, les trois comparateurs restants CP1 à CP3 réalisent une opération de comparaison. II apparaîtra à l'homme de l'art que la présente invention peut être mise en oeuvre selon de nombreuses autres formes spécifiques sans que l'on s'écarte ni de l'esprit, ni du cadre de l'invention. Par exemple, le fonctionnement du circuit de bascule de sortie peut être arrêté à l'instant de l'opération de zéro automatique en suspendant l'entrée du signal de commande CF sur le circuit de bascule de sortie conformément au signal de commande CZ. Dans ce cas, un fonctionnement non nécessaire du circuit de bascule de sortie pendant l'opération de zéro automatique est arrêté, et la consommation d'énergie par le circuit de bascule de sortie est réduite. Par conséquent, les présents exemples et modes de réalisation sont à considérer comme étant illustratifs et non pas limitatifs et l'invention n'est pas destinée à être limitée aux détails présentés ici mais elle peut être modifiée dans le cadre et les équivalents des revendications annexées. REVENDICATIONS 1. Convertisseur analogique-numérique caractérisé en ce qu'il comprend: une pluralité de comparateurs du type hacheur (CP1-CP4, CP5, CP6) dont chacun reçoit une tension de référence et une tension analogique et réalise une opération de zéro automatique pour établir la tension de référence et une opération de comparaison pour comparer la tension de référence établie par l'opération de zéro automatique à la tension analogique afin d'émettre en sortie un signal de résultat de comparaison, I'opération de comparaison étant réalisée une pluralité de fois suite à l'opération de zéro automatique; un circuit de contrôleur (lia, iib, nib', lic) couplé à la pluralité de comparateurs du type hacheur, qui commande un comparateur pour réaliser l'opération de zéro automatique et les comparateurs restants pour réaliser les opérations de comparaison, sensiblement simultanément, le circuit de contrôleur émettant en sortie sélectivement les signaux de résultat de comparaison émis en sortie depuis les comparateurs restants ; et un codeur (12), couplé au circuit de contrôleur, qui reçoit les signaux de résultat de comparaison et qui génère à partir de ceux-ci un signal numérique; dans lequel ledit circuit de contrôleur inclut un circuit de sélecteur de signal (i7a-l7c) pour commuter un premier signal de résultat de comparaison émis en sortie depuis un premier comparateur qui réalise l'opération de comparaison avant ou après l'opération de zéro automatique sur un second signal de résultat de comparaison émis en sortie depuis un second comparateur qui réalise l'opération de comparaison en utilisant la même tension de référence que le premier comparateur. 2. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que ledit circuit de sélecteur de signal (17a-17c) commute, pendant une période temporelle prédéterminée, le premier signal de résultat de comparaison émis en sortie depuis le premier comparateur qui réalise l'opération de comparaison suite à l'opération de zéro automatique sur un second signal de résultat de comparaison émis en sortie depuis le second comparateur qui réalise l'opération de comparaison en utilisant la même tension de référence que le premier comparateur. 3. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que ledit circuit de sélecteur de signal (17a-17c) commute, pendant une période temporelle prédéterminée, le premier signal de résultat de comparaison émis en sortie depuis le premier comparateur qui réalise l'opération de comparaison avant l'opération de zéro automatique sur un second signal de résultat de comparaison émis en sortie depuis le second comparateur qui réalise l'opération de comparaison en utilisant la même tension de référence que le premier comparateur. 4. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que ledit circuit de sélecteur de signal (i7a-l7c) commute, pendant une période temporelle prédéterminée, le premier signal de résultat de comparaison émis en sortie depuis le premier comparateur qui réalise l'opération de comparaison avant et suite à l'opération de zéro automatique sur un second signal de résultat de comparaison émis en sortie depuis le second comparateur qui réalise l'opération de comparaison en utilisant la même tension de référence que le premier comparateur. 5. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que le nombre desdits comparateurs est établi à une valeur obtenue en additionnant l'unité à une valeur (2n - 1) qui est nécessaire pour produire un signal numérique de n bits. 6. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que le nombre desdits comparateurs est établi à une valeur obtenue en additionnant deux ou plus à une valeur (2n - 1) qui est nécessaire pour produire un signal numérique de n bits. 7. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que chacun desdits comparateurs inclut un circuit de bascule de sortie pour verrouiller le signal de résultat de comparaison et en ce que ledit circuit de contrôleur invalide le circuit de bascule de sortie à l'instant de l'opération de zéro automatique. 8. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce qu'un circuit de contrôleur commande au moins deux comparateurs afin de réaliser l'opération de zéro automatique lors d'une même période de fonctionnement et les comparateurs restants afin qu'ils réalisent les opérations de comparaison. 9. Convertisseur analogique-numérique (A/N) pour convertir un signal d'entrée analogique selon un signal numérique, le convertisseur étant caractérisé en ce qu'il comprend une pluralité de comparateurs du type hacheur (CP1-CP4, CP5, CP6) dont chacun reçoit et compare une tension de référence et le signal d'entrée analogique afin de générer un signal de sortie de comparateur et pour réaliser une opération de zéro automatique afin d'établir la tension de référence; un circuit de contrôleur (lia, il b, 11 b', lic) connecté à la pluralité de comparateurs, le circuit de contrôleur forçant l'un sélectionné des comparateurs à réaliser l'opération de zéro automatique et les comparateurs non sélectionnés restants à réaliser l'opération de comparaison; et un codeur (12) connecté au circuit de contrôleur et aux comparateurs pour recevoir les signaux de sortie provenant des comparateurs non sélectionnés et pour générer à partir de ceuxci le signal numérique, dans lequel le comparateur sélectionné n'applique pas son signal de sortie de comparaison sur le codeur pendant au moins un cycle après la fin de l'opération de zéro automatique. 10. Convertisseur A/N selon la revendication 9, caractérisé en ce que le comparateur sélectionné n'applique pas son signal de sortie de comparaison sur le codeur pendant au moins deux cycles après la fin de l'opération de zéro automatique. il. Convertisseur A/N selon la revendication 9, caractérisé en ce que l'un des comparateurs non sélectionnés réalise son opération de comparaison en utilisant la même tension de référence que celle établie pour le comparateur sélectionné au moyen de l'opération de zéro automatique. 12. Convertisseur A/N selon la revendication 9, caractérisé en ce que le comparateur inclut un circuit de bascule de sortie. 13. Convertisseur A/N selon la revendication 9, caractérisé en ce que l'un des comparateurs est sélectionné pour réaliser l'opération de zéro automatique tous les deux cycles. 14. Convertisseur A/N selon la revendication 9, caractérisé en ce qu'il comprend en outre un circuit de diviseur de tension connecté à la pluralité de comparateurs pour générer les signaux de tension de référence. 15. Convertisseur A/N selon la revendication 9, caractérisé en ce que de multiples comparateurs sont sélectionnés sensiblement simultanément pour réaliser l'opération de zéro automatique et un nombre égal de multiples comparateurs restants réalisent l'opération de comparaison. 16. Convertisseur analogique-numérique (A/N) pour convertir un signal d'entrée analogique selon un signal numérique, le convertisseur étant caractérisé en ce qu'il comprend une pluralité de comparateurs du type hacheur (CP1-CP4, CP5, CP6) dont chacun reçoit et compare une tension de référence et le signal d'entrée analogique afin de générer un signal de sortie de comparateur et pour réaliser une opération de zéro automatique afin d'établir la tension de référence; un circuit de contrôleur (lia, il b, 1 lb', Il c) connecté à la pluralité de comparateurs, le circuit de contrôleur forçant l'un sélectionné des comparateurs à réaliser l'opération de zéro automatique et les comparateurs non sélectionnés restants à réaliser l'opération de comparaison, dans lequel l'un des comparateurs non sélectionnés réalise son opération de comparaison en utilisant la même tension de référence que celle établie pour le comparateur sélectionné au moyen de l'opération de zéro automatique et un codeur (12) connecté au circuit de contrôleur et aux comparateurs pour recevoir les signaux de sortie provenant des comparateurs non sélectionnés et pour générer à partir de ceuxci le signal numérique, dans lequel le comparateur sélectionné n'applique pas son signal de sortie de comparaison sur le codeur pendant au moins deux cycles après la fin de l'opération de zéro automatique. 17. Convertisseur A/N selon la revendication 16, caractérisé en ce que chaque comparateur inclut un circuit de bascule de sortie. 18. Convertisseur A/N selon la revendication 16, caractérisé en ce que l'un des comparateurs est sélectionné pour réaliser l'opération de zéro automatique tous les deux cycles. 19. Convertisseur A/N selon la revendication 16, caractérisé en ce qu'il comprend en outre un circuit de diviseur de tension connecté à la pluralité de comparateurs pour générer les signaux de tension de référence. 20. Convertisseur A/N selon la revendication 16, caractérisé en ce que de multiples comparateurs sont sélectionnés sensiblement simultanément afin de réaliser l'opération de zéro automatique et un nombre égal de multiples comparateurs restants le sont pour réaliser l'opération de comparaison .