FR 2767964 A1 19990305 FR 9711019 A 19970904 Procédé de réalisation de la zone de canal d'un transistor DMOS. L'invention concerne les transistors DM05, c'est-à-dire les transistors MOS à double diffusion, et plus particulièrement la réalisation de la zone de canal d'un tel transistor. La réalisation d'un transistor DMOS (transistor à effet de champ à grille isolée à double diffusion) comprend une étape de réalisation de la zone de canal comportant une implantation de dopants dans une région de substrat adjacente à celle située sous la grille de façon à obtenir une zone implantée ayant un type de conductivité opposé à celui de la région de source et dont la diffusion latérale sous la grille va constituer le canal. Une implantation ultérieure de dopants va, par diffusion, former par exemple la région de source du transistor. Généralement, un même circuit intégré comporte des transistors DMOS et des transistors MOS classiques. Actuellement la formation des grilles de tous ces transistors comprend le dépôt d'une couche d'un matériau de grille, par exemple du polysilicium, puis le dépôt d'une couche de résine sur cette couche de polysilicium. Après définition de la géométrie des grilles à l'aide d'un masque on retire localement la résine puis on grave les régions correspondantes de polysilicium, de façon à obtenir, après retrait de la résine, les grilles de tous les transistors. On redépose alors une autre couche de résine que l'on retire localement après un masquage spécifique d'implantation, pour découvrir la zone du circuit intégré comportant les grilles des transistors DMOS puis on procède à l'implantation de dopants sur cette zone de façon à réaliser lesdites zones implantées dont les diffusions latérales respectives sous les grilles vont constituer les canaux respectifs des transistors DMOS. Or, dans les technologies récentes, les épaisseurs de grille sont relativement minces (typiquement de 250 à 300 nm), ce qui conduit à des limitations des énergies d'implantation, (typiquement de 25 à 30 keV pour les épaisseurs de grille mentionnées précédemment). En effet, des énergies d'implantation plus importantes conduiraient à des implantations de dopants en des doses non négligeables sous les grilles, et donc à une limitation électrique certaine des transistors DMOS réalisés. Or, dans certaines applications, il peut être nécessaire pour des raisons électriques, d'avoir besoin d'énergies d'implantation plus importantes, notamment pour obtenir une meilleure extension spatiale des zones implantées. L'invention vise à apporter une solution à ce problème et à permettre notamment une implantation haute énergie quasi autoalignée sur la grille du transistor DMOS, et ce avec un seul niveau de masque. L'invention propose donc un procédé de réalisation de la zone de canal d'un transistor DMOS, comprenant une implantation de dopants, dans une région de substrat adjacente à celle située sous la grille, de façon à obtenir une zone implantée ayant un type de conductivité opposé à celui de la région de source. Selon une caractéristique générale de l'invention, lors de ladite implantation, la grille du transistor est recouverte d'une couche formant une barrière d'implantation, par exemple de la résine. Ainsi, l'implantation de dopants destinée à former la zone implantée est effectuée avec des énergies d'implantation qui ne dépendent que de la profondeur souhaitée pour la zone implantée. Par ailleurs, l'invention prévoit avantageusement que la grille du transistor DMOS est obtenue par une double gravure (deux gravures successives) d'une même couche de matériau de grille. Selon une première variante de l'invention, on réalise cette implantation à travers la couche de matériau de grille destinée après gravure à former ladite grille du transistor, cette couche étant recouverte localement au niveau de la future grille de la couche formant une barrière d'implantation, par exemple de la résine. Ainsi, l'implantation de dopants destinée à former la zone implantée, est effectuée à travers la couche de matériau de grille, par exemple du polysilicium, et avec des énergies d'implantation qui ne dépendent que de la profondeur souhaitée pour la zone implantée. Selon un mode de mise en oeuvre de cette variante du procédé, on forme préalablement à ladite implantation, par dépôt et gravure, la couche de matériau de grille sur une couche d'oxyde de grille surmontant le substrat semi-conducteur. On dépose sur la couche de matériau de grille, une couche de résine formant ladite couche de barrière d'implantation et on définit simultanément à l'aide d'un masque de gravure la grille du transistor et ladite région adjacente de substrat. On grave la couche de résine de façon à obtenir un empilement comportant la couche du matériau de grille recouverte localement de résine au niveau de la future grille et découverte localement au niveau de ladite région adjacente de substrat puis on réalise ladite implantation sur cet empilement. Postérieurement à ladite implantation, on grave la région de matériau de grille non recouverte de résine. Cette deuxième gravure de la grille du transistor DMOS est en effet permise par la résine toujours présente sur l'empilement, ce qui permet d'utiliser un seul niveau de masque. Selon une deuxième variante de l'invention, on réalise ladite implantation, après ladite deuxième gravure de la grille du transistor DMOS. On peut alors effectuer une implantation supplémentaire de dopants dans ladite région adjacente de substrat après gravure de la région de matériau de grille non recouverte de résine, notamment pour ajuster la tension de seuil du transistor. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de mise en oeuvre nullement limitatif, et des dessins annexés sur lesquels - la figure 1 est une représentation schématique de plusieurs transistors DMOS destinés à être connectés en parallèle au sein d'un substrat semi-conducteur, et, - les figures 2 à 4 illustrent schématiquement un mode de mise en oeuvre du procédé selon l'invention. La figure 1 illustre plusieurs transistors DMOS verticaux à canal N, bien que le procédé selon l'invention ne soit pas limité à l'obtention de tels transistors DMOS. Plus précisément, la référence 1 désigne un substrat semiconducteur comportant une couche enterrée 2 dopée N+, par exemple en silicium, surmontée d'une couche semi-conductrice 3, par exemple également en silicium, dopée N. Cette couche 3 peut être réalisée par épitaxie ou peut être un caisson implanté dans un substrat semiconducteur de type P. Des régions latérales isolantes 4, par exemple du type LOCOS bien connu de l'homme du métier, isolent les grilles 7 des transistors DMOS des zones de drain extrinsèque 5, dopées N+, qui contactent la couche enterrée 2 formant les drains intrinsèques de ces transistors DMOS. Les grilles 7 de ces transistors sont mutuellement séparées et reposent sur la face supérieure de la couche 3 par l'intermédiaire d'une couche 6 d'oxyde de grille, par exemple du dioxyde de silicium. De façon classique, des espaceurs isolants 10, par exemple en dioxyde de silicium, sont disposés sur les faces latérales de chaque grille 7. Au sein de cette couche 3, et entre les grilles 7 des transistors, sont situées des zones implantées 8 ayant un type de conductivité P et débordant latéralement sous la grille de chaque transistor de façon à former le canal du transistor DMOS considéré. Au sein de cette région implantée 8, ont également été implantées les régions de source 9 de ces transistors, dopées N+. Généralement, un même circuit intégré comporte des transistors DMOS ainsi que des transistors MOS classiques. A des fins de simplification, on n'a pas représenté sur la figure 1 ces transistors MOS classiques. Après avoir réalisé de façon classique, et parfaitement connue de l'homme du métier, les différentes couches 2 et 3, ainsi que les différentes régions 4, 5 et la couche d'oxyde de grille 6, on dépose sur le bloc semi-conducteur ainsi formé, une couche d'un matériau de grille, par exemple du polysilicium, que l'on recouvre d'une couche de résine. Puis, à l'aide d'un masque, on définit géométriquement les différentes grilles des transistors MOS classiques ainsi que les limites de la portion 70 de couche de polysilicium au sein de laquelle seront réalisées ultérieurement les grilles des transistors DMOS. Après gravure des grilles de transistors MOS classiques et de la couche de matériau de grille (première gravure de la couche de matériau de grille des transistors DMOS), on obtient la configuration illustrée sur la figure 2 dans laquelle la portion 70 de couche de polysilicium est recouverte d'une couche de résine 11. On définit alors (figure 3) à l'aide d'un masque (non représenté ici à des fins de simplification) la géométrie des différentes grilles 7 des futurs transistors DMOS ainsi que les régions de substrat adjacentes à celles situées sous ces futures grilles 7. Après insolation de la résine et retrait de cette dernière, on obtient donc l'empilement illustré sur la figure 3 comportant des blocs de résine 110 recouvrant les parties 7 de la couche de polysilicium 70 destinées à former les futures grilles. Ces blocs de résine 110 sont mutuellement séparés par des zones 111 exemptes de résine et découvrant les portions correspondantes 71 de la couche de polysilicium 70. On réalise alors une implantation 13 de dopants de type P, haute énergie, permettant de réaliser dans la couche 3, des zones implantées 80 situées entre les régions de substrat situées sous les futures grilles 7, et diffusant latéralement sous ces futures grilles 7. Il convient de noter ici que, en raison de la présence locale de la résine au-dessus des futures grilles 7, l'implantation 13 de dopants peut être réalisée à haute énergie. L'énergie d'implantation n'est ici fixée que par la profondeur souhaitée pour la zone 80. La présence de la résine 13 évite toute implantation conséquente sous chaque grille 7. La présence des blocs de résine 110 sur la couche de polysilicium 70 permet ensuite d'effectuer directement la gravure des portions 71 de façon à former les grilles 7 des transistors DMOS (figure 4) sans utiliser de masque supplémentaire (deuxième gravure de la couche de matériau de grille des transistors DMOS). Il est alors possible ici d'effectuer une implantation supplémentaire 14 de dopants de type P à basse énergie, par exemple 20 keV, notamment pour ajuster la tension de seuil des transistors DMOS. On obtient alors des régions implantées supplémentaires 81 qui, en combinaison avec les régions 80, vont former les régions implantées 8. La résine 110 est ensuite éliminée de façon classique et la poursuite du procédé de réalisation des transistors DMOS, comportant notamment la formation des espaceurs 10 ainsi que l'implantation des régions de source, est poursuivie de façon classique. Le procédé selon l'invention permet donc des implantations haute énergie quasi autoalignées sur les grilles des transistors DMOS avec un seul niveau de masque. On peut ainsi réaliser une implantation oblique grand angle et haute énergie pour obtenir une extension latérale plus importante sous la grille des transistors DMOS, des zones implantées 8, dans le cas de faibles budgets thermiques. On peut également réaliser des implantations moyenne énergie pour obtenir une extension verticale suffisante de la zone implantée 8 de façon à prévenir toute fuite entre la source et le drain. A titre indicatif, alors que les énergies d'implantation dites "basse énergie" varient généralement de 10 keV à 50 keV, les énergies d'implantation dites "moyenne énergie" varient généralement de 50 keV à 100 keV, et les énergies d'implantation dites "hautes énergie" varient généralement de 100 keV à 250 keV. En variante, on peut effectuer l'implantation des régions 80 sur l'empilement illustré sur la figure 4, c'est-à-dire après gravure des portions 71 (figure 3). Dans ce cas, une telle implantation peut être également de haute énergie et être suivie d'une implantation supplémentaire pour la formation des régions 81. I1 est également possible d'envisager une implantation unique, moyenne énergie par exemple, de façon à réaliser simultanément les régions 80 et 81. Bien que le procédé décrit précédemment permette la réalisation de transistors DMOS verticaux à canal N, l'invention n'est pas limitée à l'obtention de tels transistors, et peut s'appliquer notamment à l'obtention de transistors DMOS horizontaux et/ou à canal P. D'une façon plus générale encore, le procédé selon l'invention s'applique à toute implantation autoalignée sur un support au travers duquel aucune transmission de dopants n'est souhaitée. REVENDICATIONS 1. Procédé de réalisation de la zone de canal d'un transistor DMOS, comprenant une implantation de dopants dans une région de substrat adjacente à celle située sous la grille (7), de façon à obtenir une zone implantée (80) ayant un type de conductivité opposé à celui de la région de source (9), caractérisé par le fait, que lors de ladite implantation (13), la grille (7) du transistor est recouverte d'une couche (110) formant une barrière d'implantation. 2. Procédé selon la revendication 1, caractérisé par le fait qu'on forme ladite grille (7) par deux gravures successives d'une même couche (70) de matériau de grille. 3. Procédé selon la revendication 2, caractérisé par le fait qu'on réalise ladite implantation (13) à travers la couche (70) de matériau de grille destinée après gravure à former la grille (7) du transistor, cette couche (70) étant recouverte localement au niveau de la future grille (7) de la couche (110) formant une barrière d'implantation. 4. Procédé selon la revendication 3, caractérisé par le fait qu'on forme préalablement à ladite implantation (13), par dépôt et gravure, la couche (70) de matériau de grille sur une couche (6) d'oxyde de grille surmontant le substrat semi-conducteur (3), on dépose sur la couche (70) de matériau de grille une couche (11) de résine formant ladite couche de barrière d'implantation, on définit simultanément à l'aide d'un masque de gravure la grille (7) du transistor et ladite région adjacente de substrat, et on grave la couche de résine (11) de façon à obtenir un empilement comportant la couche de matériau de grille (70) recouverte localement de résine (110) au niveau de la future grille (7) et découverte localement (111) au niveau de ladite région adjacente de substrat, puis on réalise ladite implantation (13) sur cet empilement. 5. Procédé selon la revendication 4, caractérisé par le fait que, postérieurement à la ladite implantation (13), on conserve la résine (110) recouvrant la future grille (7) du transistor et on grave la région (71)de matériau de grille non recouverte de résine. 6. Procédé selon la revendication 2, caractérisé par le fait qu'on forme préalablement à ladite implantation (13), par dépôt et gravure, la couche 70 de matériau de grille sur une couche (6) d'oxyde de grille surmontant le substrat semi-conducteur (3), on dépose sur la couche (70) de matériau de grille une couche (11) de résine formant ladite couche de barrière d'implantation, on définit simultanément à l'aide d'un masque de gravure la grille (7) du transistor et ladite région adjacente de substrat, on grave la couche de résine (11) de façon à obtenir un empilement comportant la couche de matériau de grille (70) recouverte localement de résine (110) au niveau de la future grille (7) et découverte localement (111) au niveau de ladite région adjacente de substrat, puis on conserve la résine (110) et on grave la région (71) de matériau de grille non recouverte de résine avant de réaliser ladite implantation (13). 7. Procédé selon la revendication 5 ou 6, caractérisé par le fait qu'on effectue une implantation supplémentaire (14) de dopants dans ladite région adjacente de substrat après gravure de ladite région (71) de matériau de grille non recouverte de résine. 8. Procédé selon la revendication 7, caractérisé par le fait que ladite implantation supplémentaire (14) est une implantation basse énergie. 9. Procédé selon l'une des revendications précédentes, caractérisé par le fait que ladite implantation (13) est une implantation moyenne ou haute énergie. 10. Procédé selon l'une des revendications précédentes, caractérisé par le fait que ladite implantation (13) est une implantation oblique.