FR 2767223 A1 19990212 FR 9710082 A 19970806 PROCEDE D ' INTERCONNEXION A TRAVERS UN MATERIAU SEMI CONDUCTEUR, ET DISPOSITIF OBTENU Domaine technique et art antérieur La présente invention concerne la réalisation de traversées isolées et métallisées à travers un matériau semi-conducteur : elle concerne d'une part le procédé de réalisation de telles traversées ainsi que, d'autre part, les structures obtenues. La présente invention concerne en particulier un procédé pour réaliser des trous isolés et métallisés traversant un matériau semi-conducteur comportant, ou pas, un circuit intégré, ainsi que la structure résultante obtenue. Les métallisations réalisées forment des connexions permettant la reprise de contact, d'une première face, ou face avant, à une deuxième face, ou face arrière. Le procédé et le dispositif de la présente invention ont des applications dans différents domaines. Tout d'abord, lorsque l'on souhaite réaliser des superpositions de circuits intégrés (structure "MCM" ("Multi Chip Module") pour des applications à des mémoires de masse ou à des multiprocesseurs) le procédé selon l'invention permet de réaliser la connexion entre les différents circuits intégrés. Par ailleurs, dans le domaine des microtechnologies, notamment du type microcapteur, le procédé selon l'invention permet l'assemblage de la sonde sur la face arrière du circuit de commande, ainsi que la réalisation des connexions entre les deux. L'invention trouve notamment des applications dans la réalisation de circuits hyperfréquences ou encore de têtes magnétiques Les systèmes de connexion des entrées/sorties de circuits intégrés reposent, dans la plupart des cas, sur des méthodes classiques mettant en oeuvre des fils ou des rubans, pour réaliser des liaisons entre la puce de circuit et son support, ou un autre circuit. Ces techniques de connexion présentent plusieurs inconvénients. Tout d'abord, il est souvent nécessaire de réaliser des structures tridimensionnelles pyramidales pour permettre le câblage d'un étage avec un autre. Cela augmente la taille du système, surtout s'il possède plusieurs étages. De plus, la liaison par fil ("WIRE BONDING") est une technique d'interconnexion périphérique : son pas limite le nombre de connexions. En outre, dans le domaine des circuits hyperfréquences, les fils métalliques de connexion induisent des effets parasites dans les circuits hyperfréquences. La technique TAB ("Tape Automatic Bonding") nécessite, elle aussi, une forme pyramidale pour la connexion entre deux niveaux. De plus, le pas utilisé limite également le nombre d'interconnexions. Ces techniques de l'art antérieur limitant le nombre d'interconnexions, des tentatives ont été faites pour réaliser le perçage des semi-conducteurs, afin de former des vias métalliques (isolés du semi-conducteur) qui relient électriquement les deux faces d'une plaquette semi-conductrice. La difficulté de réaliser les connexions verticales réside dans l'isolation de ces vias. On peut citer deux exemples de réalisation de vias sur semi-conducteurs utilisant des techniques d'isolation différentes. Le premier de ces deux exemples est décrit dans l'article de S. LINDER et al. intitulé "Fabrication Technology for Wafer Through-Hole interconnection and Three-Dimensional stucks of chips and wafers", paru dans IEEE, p.349, 1994. Dans ce document, des trous métallisés sont fabriqués à travers un substrat en silicium comportant un circuit intégré. Le procédé décrit dans ce document va être brièvement rappelé, en liaison avec la figure 1. Sur cette figure, la référence 2 désigne un substrat en silicium. Ce substrat est tout d'abord gravé (gravure KOH) à travers un masque de nitrure. Après élimination du masque, un isolant minéral 4 (SI02 ou Si3N) est déposé par PECVD. Les deux faces du dispositif sont ensuite métallisées par pulvérisation. On obtient les métallisations 6 après une étape de lithographie. Pour que cette technique d'isolation donne un dépôt conforme sur toute la profondeur du trou, afin de réaliser une bonne isolation, il est indispensable que le diamètre des trous soit extrêmement large, avec un profil incliné. Par exemple, pour une épaisseur de 500 Vm, une ouverture large 8 de 727 um donne un via 10 de 20um en face avant. Sans tenir compte des plots métalliques, cette technique de gravure ne permet pas l'intégration importante de connexions verticales sur un semi-conducteur. Les capacités des vias étant proportionnelles à la surface de métallisation, ces capacités vont limiter les performances de ces connexions en terme de réponse impulsionnelle et de tension. De plus, l'utilisation de la gravure KOH nécessite une protection adaptée des circuits intégrés. Un autre exemple connu concerne la réalisation de vias isolés sur semi-conducteur sans circuit intégré, par oxydation thermique. L'oxydation thermique étant un procédé à chaud, elle ne peut être employée sur des substrats déjà munis de circuits intégrés. En revanche, on peut réaliser des circuits intégrés sur un semi-conducteur possédant des vias, mais cela nécessite de former des trous non débouchant. La réalisation de trou borgne permet la manipulation de substrats et l'utilisation des procédés de base de la microélectronique. La demande EP-363256 décrit un procédé permettant de fabriquer des trous non débouchants. L'enchaînement des étapes de ce procédé va être brièvement décrit, en liaison avec la figure 2. On considère un substrat 12 semi-conducteur. Avant de procéder à une opération de perçage de ce substrat, à l'aide d'un faisceau laser, on recouvre le substrat d'un matériau qui n'est pas percé par le laser. Une fois l'opération de perçage effectuée, il reste une membrane 14 qui obture les trous. Par oxydation thermique, on crée une couche 16 d'isolation de ces trous. Ensuite, une métallisation 18 est réalisée. Pour permettre la prise de contact avec la couche métallique, le fond du trou borgne est ensuite percé. Ce procédé permet de réaliser des vias de faible diamètre (quelques dizaines de um) pour une profondeur de 500um. Cette technique de perçage présente deux inconvénients. Tout d'abord, pour ces faibles largeurs de vias, il faut éliminer les rugosités sur les parois des vias. En règle générale, ltélimination de la rugosité se fait par trempage des substrats dans une solution à base de KOH. Cela implique des étapes de nettoyage supplémentaires pour éliminer toute trace de potassium, cet élément étant un contaminant pour les circuits intégrés. Un autre problème est la complexité de l'enchaînement des étapes pour réaliser des trous non débouchants. Par conséquent, les techniques d'isolation classiques ne permettent pas la réalisation de vias de faible dimension isolés du substrat, sur des semiconducteurs possédant déjà des circuits intégrés. Exposé de l'invention La présente invention vise à remédier à ces problèmes. Elle a pour objet un procédé de réalisation de connexions électriques à travers un substrat possédant, ou non, un circuit intégré, c'est-à-dire un ou plusieurs éléments actifs et/ou passifs. Plus précisément, l'invention a pour objet un procédé de réalisation d'une connexion entre la face supérieure et la face inférieure d'une structure microélectronique, comportant les étapes consistant à a) réaliser une gravure anisotrope de la structure, permettant d'obtenir un via à parois sensiblement perpendiculaires aux première et deuxième faces, b) déposer un isolant organique sous vide sur les parois du via et sur les faces inférieure et supérieure de la structure, c) réaliser au moins une prise de contact par gravure de l'isolant, d) déposer une couche conductrice sur la structure et sur les parois du via. La structure de l'invention peut être une structure massive ou un empilement de matériaux, certains pouvant être isolants. On peut réaliser au moins deux fois ou plusieurs fois la succession des étapes b, c et d, ce qui permet la réalisation de plusieurs connexions à travers un même via. Le procédé selon l'invention met en oeuvre un isolant organique déposé sous vide, ce qui permet de réaliser une bonne couverture de la structure, même avec des parois verticales. Ce procédé permet, par ailleurs, de réaliser un dépôt unique d'isolant organique sur les deux faces contrairement au cas d'un dépôt d'un isolant minéral réalisé par PECVD, qui doit se faire face après face. Actuellement, en microélectronique, ce sont des matériaux minéraux qui sont utilisés comme isolants, et ceci pour des problèmes de conformité. Les isolants organiques (type BCB ou polyimide) ne sont utilisés en microélectronique qu'en dépôt de surface, du type dépôt planarisant, car il est difficile, avec les techniques classiques, de les déposer dans des ouvertures. De façon inattendue, le demandeur a trouvé que des isolants organiques peuvent être déposés dans des trous, avec une bonne couverture, à condition de faire un dépôt sous vide. L'isolant organique peut être par exemple du parylène (marque déposée par ALPHA-FRY). Le parylène, en effet, absorbe les rugosités de structure. Par ailleurs, cet isolant peut se déposer à basse température, et même à température ambiante, ce qui permet d'éviter toute dégradation d'éventuels éléments actifs. En ce qui concerne la gravure, celle-ci est avantageusement réalisée par plasma ou par laser, ces techniques permettant d'obtenir des vias de diamètre plus petit que celui obtenu par gravure humide. L'invention a également pour objet une structure microélectronique présentant une première et une deuxième faces, munie d'une connexion reliant ces première et deuxième faces entre elles, cette connexion étant réalisée à travers un via dont les parois sont sensiblement perpendiculaires, aux première et deuxième faces, la connexion comportant au moins une couche conductrice et une couche d'isolant organique. Brève description des figures De toute façon, les caractéristiques et avantages de l'invention apparaîtront mieux à la lumière de la description qui va suivre. Cette description porte sur les exemples de réalisation, donnés à titre explicatif et non limitatif, en se référant à des dessins annexés sur lesquels - la figure 1 est un exemple d'une technique connue de l'art antérieur, - la figure 2 est un exemple d'une autre technique connue selon l'art antérieur, - les figures 3A à 3E représentent des étapes d'un procédé selon l'invention. Description détaillée de modes de réalisation Conformément à l'invention, on réalise un dépôt de polymère sous vide, par exemple à température ambiante, dans des vias de faible diamètre (par exemple comprise entre 10 um et 50 um, pour des profondeurs pouvant être comprises entre 100 um et 500 um). Ce procédé ne dégrade pas les performances des circuits intégrés. Le polymère employé peut faire partie de la famille du parylène. Ce polymère présente deux avantages - il permet de réaliser des dépôts conformes : par conséquent, ce produit permet de recouvrir la rugosité des parois, - il présente un excellent degré de pénétration dans les trous : pour des vias de facteur d'échelle 10, le parylène possède un facteur de recouvrement (épaisseur sur les parois par rapport à l'épaisseur sur la surface) de l'ordre de 60%, ce qui est excellent. L'isolation des trous peut être réalisée, quelle que soit la technique de perçage du substrat. En particulier, la gravure sèche, par plasma, peut être employée dans le cadre de la présente invention. La gravure par plasma permet d'obtenir des profils de gravure verticale et faiblement rugueux. Pour la métallisation des vias, on utilise les techniques classiques de la microélectronique. Dans le cas du parylène, l'association de la gravure plasma avec le dépôt de parylène permet de diminuer le nombre d'étapes pour obtenir des connexions verticales de faible diamètre (de l'ordre de quelques dizaines de micromètres). Les figures 3A et 3E représentent des étapes possibles pour obtenir des connexions verticales selon la présente invention. Sur la figure 3A, la référence 22 désigne un substrat semi-conducteur sur lequel un ou des circuits intégrés 24, 26 peuvent etre préalablement réalisés. Un tel substrat peut avoir par exemple une épaisseur de l'ordre de quelques centaines de micromètres, par exemple comprise entre 250 w et 1000 Wm, par exemple 500 w. L'invention peut également s'appliquer à un substrat sans circuit intégré réalisé à sa surface. On procède tout d'abord à la formation d'une couche 28 (par exemple de résine) sur le substrat, après fabrication des circuits intégrés. Puis, on réalise une insolation et un développement de la résine, pour réaliser un masque au moins sur une des faces du substrat, délimitant le diamètre des vias. Ensuite (figure 3B) on réalise une gravure plasma du substrat à travers le masque : ainsi, sont formés des trous traversants, ou vias 30 à travers le substrat. La résine est ensuite éliminée. Dans une troisième étape (figure 3C), on procède au dépôt d'une couche d'isolant organique 32 cette couche a une épaisseur de quelques um, par exemple comprise entre 1 w et 10 um, par exemple 5 w. On procède ensuite au dépôt d'une couche d'un film photosensible, à son insolation et à son développement afin de réaliser un deuxième masque. Celui-ci permet de délimiter des zones de gravure du film isolant pour la reprise du contact. Puis (figure 3D), on réalise une gravure du film isolant, par exemple par gravure plasma à travers ce second masque. Cette étape permet de dégager des zones 34 pour la formation de contact. Le film photosensible est ensuite éliminé. Enfin, on procède à la formation d'une métallisation 36 (figure 3E), par exemple par pulvérisation de TiCu ou par dépôt chimique de Ni ou Cu. On réalise ensuite le dépôt d'une couche de film photosensible, puis on procède à son insolation et à son développement pour réaliser ce troisième masque. La couche de métallisation est ensuite gravée à travers ce troisième masque, par exemple par gravure humide. Enfin, la résine est éliminée. Les étapes de dépôt d'une couche d'isolant organique, de réalisation des zones pour la formation de contact et de dépôt d'une couche conductrice peuvent être réalisées plusieurs fois. On peut ainsi former plusieurs connexions à travers un même via. Dans le cadre de la présente invention, l'utilisation d'une gravure par plasma permet de diminuer le diamètre des vias, ce qui se traduit par un accroissement de la densité de connexion verticale, et par une diminution de la capacité des vias. De plus, le procédé selon l'invention ne nécessite pas de protéger les circuits intégrés, formés en surface du substrat, de la solution de gravure chimique. Par rapport aux procédés sur substrat passif, l'invention permet, tout en conservant des dimensions petites de vias, de réaliser des vias sur un substrat actif. De plus, le dépôt de polymère est plus conforme que les autre techniques d'isolation : cela ne nécessite pas l'élimination de la rugosité, et diminue donc le nombre d'étapes. REVENDICATIONS 1. Procédé de réalisation d'une connexion entre la face supérieure et la face inférieure d'une structure microélectronique (22, 24, 26), comportant les étapes consistant à a) réaliser . une gravure anisotrope de la structure, permettant d'obtenir un via (30) à parois sensiblement perpendiculaires aux première et deuxième faces, b) déposer un isolant organique (32) sous vide sur les parois du via et sur les faces inférieure et supérieure de la structure, c) réaliser au moins une prise de contact (34) par gravure de l'isolant, d) déposer une couche conductrice (36) sur la structure et sur les parois du via. 2. Procédé selon la revendication 1, la succession d'étapes b, c, d étant réalisée au moins deux fois. 3. Procédé selon l'une des revendications 1 ou 2, comportant en outre une étape de gravure de la couche conductrice. 4. Procédé selon l'une des revendications 1 à 3, la gravure anisotrope de la structure étant réalisée par plasma ou par laser. 5. Procédé selon l'une des revendications 1 à 4, l'isolant organique étant du parylène. 6. Procédé selon l'une des revendications 1 à 5, la structure microélectronique comportant un substrat (22) muni, sur une de ses faces, d'au moins un circuit intégré (24, 26). 7. Structure microélectronique présentant une première et une deuxième faces, munie d'une connexion reliant ces première et deuxième faces entre elles, cette connexion étant réalisée à travers un via (30) dont les parois sont sensiblement perpendiculaires aux première et deuxième faces, la connexion comportant au moins une couche conductrice (36) et une couche d'isolant organique (32). 8. Structure selon la revendication 7, l'isolant organique étant du parylène. 9. Structure selon l'une des revendications 7 ou 8, le via définissant, dans les première et deuxième faces, des ouvertures de taille maximum inférieure à quelques dizaines de micromètres. 10 Structure selon l'une des revendications 7 à 9, au moins un circuit intégré (24, 26) étant formé sur au moins une des première et deuxième faces de la structure. 11. Structure selon l'une des revendications 7 à 10, la couche d'isolant organique (32) ayant une épaisseur comprise entre 1 um et 10 w