FR 2765442 A1 19981231 FR 9810281 A 19980811 ARRIERE-PLAN DE L'INVENTION La présente invention concerne un procédé de traitement de données d'image et un appareil de traitement de données d'image permettant d'accéder à des données d'image dans une mémoire ainsi qu'un décodeur d'image mobile et qu'un décodeur système qui sont utilisés pour un tel appareil. La figure 15 représente schématiquement une structure d'un décodeur d'image de l'art antérieur qui décode des données vidéo DAT0 codées conformément à un standard MPEG afin d'obtenir des données vidéo d'affichage. Les données vidéo codées DAT0 sont converties par un circuit de décodeur en longueur variable 10 selon un coefficient DCT (transformation cosinus discrète) de quantification, sont converties par un circuit de quantificateur inverse 11 selon un coefficient DCT et sont converties par un circuit DCT inverse 12 selon des données vidéo DAT1. Si DAT1 est d'une image I (image intra-codée), DAT1 traverse un circuit d'additionneur 13 tel quel. Si DAT1 est d'une image P (image codée prédictive) ou d'une image B (image codée prédictive bidirectionnellement), DAT1 est des données d'erreur prédites et est additionné au niveau d'un circuit d'additionneur 13 à des données vidéo prédites DAT3 provenant d'un circuit de commande de mémoire et de générateur d'image prédite 15. Le circuit de générateur d'image prédite est un circuit permettant de réaliser une compensation de déplacement et un décodage prédictif. Une sortie provenant du circuit d'additionneur 13 est stockée temporairement dans une mémoire d'image 14 en tant que données vidéo décodées DAT2. Le circuit de commande de mémoire et de générateur d'image prédite 15 lit des données vidéo décodées de référence DAT4 dans la mémoire d'image 14 et génère DAT3 sur la base d'un mode prédictif et d'un vecteur de déplacement comme séparé par un circuit de décodeur en longueur variable , et applique DAT3 sur le circuit d'additionneur 13. Une image de référence est une image I passée ou une image P passée lorsque DAT1 est une image P. Lorsque DAT1 est d'une image B, une image de référence est d'une image I ou d'une image P passée et d'une image I future ou d'une image P future. Tels qu'utilisés ici, les termes "passé" et "futur" indiquent l'ordre des images originales qui n'ont pas encore été codées. La mémoire d'image 14 présente une capacité de stockage de trois images au total, incluant deux images pour une image de référence et une image pour le tamponnage. La figure 16 représente des types d'image de données vidéo DAT0 qui sont appliquées en série pour des états de décodage et de stockage d'image Sl à S9 dans la mémoire d'image 14. Sur la figure 16, I, P et B sont des types d'image. Les chiffres assignés à ces types d'image indiquent un ordre temporel des données vidéo DAT0. DAT0 est appliqué sur un circuit de décodeur en longueur variable selon l'ordre des images 11, B2, B3, P4, B5, B6,... et ainsi, des données vidéo DAT2 selon le même ordre sont stockées temporairement dans la mémoire d'image 14. Les images stockées temporairement sont lues en tant que données vidéo d'affichage DAT5 selon l'ordre des images originales qui n'ont pas encore été codées. Une image B est lue en tant que données vidéo d'affichage DAT5 sans être référencée tandis qu'une image I ou une image P est reproduite après une image B avant qu'une image I ou P suivante ne soit reproduite. C'est-à-dire que des données vidéo d'affichage DAT5 sont lues dans la mémoire d'image 14 selon l'ordre des images B2, B3, 11, B5, B6, P4,... qui sont représentées entre parenthèses sur la figure 16. Bien que la mémoire d'image 14 présente une capacité de stockage de trois images comme décrit précédemment, il est souhaitable de réduire la capacité d'autant que possible afin de réduire les coûts de fabrication. A cette fin, un appareil de traitement d'image permettant de réaliser les procédures qui suivent a été proposé (Gazette de demandes de brevet du Japon publiées n 8-298666), appareil de traitement d'image qui divise chacune des deux mémoires de données pour une image I ou P selon 2N fenêtres temporelles. En outre, en notant le fait qu'une image B est lue en tant que données vidéo d'affichage DAT5 sans être référencée, I'appareil proposé utilise une mémoire de données comportant N + 4 fenêtres temporelles pour une image B et une mémoire de gestion de fenêtre pour stocker 2N + 6 numéros de fenêtre temporelle. (1) Dans N + 4 mots en partant du début de la mémoire de gestion de fenêtre temporelle, des valeurs initiales 0 - N + 3 sont respectivement stockées. Des valeurs initiales 0 et N + 4 sont stockées respectivement au niveau d'un pointeur d'écriture WP et au niveau d'un pointeur de lecture RP. (2) La mémoire de gestion de fenêtre temporelle est adressée à l'aide du contenu du pointeur d'écriture WP afin de lire un numéro de fenêtre temporelle tout en adressant la mémoire de gestion de fenêtre temporelle à l'aide de (le contenu du pointeur d'écriture WP) + 1 afin de lire un numéro de fenêtre temporelle. (3) Dans la mémoire de données, des données sont stockées dans les fenêtres temporelles qui présentent les deux numéros de fenêtre temporelle qui sont lus. En outre, en prédisant l'ordre de lecture des fenêtres temporelles de la mémoire de données, les deux numéros de fenêtre temporelle décrits ci-avant sont respectivement stockés à d'autres adresses de la mémoire de gestion de fenêtre temporelle. (4) Le pointeur d'écriture est augmenté de 2. (5) La mémoire de gestion de fenêtre temporelle est adressée à l'aide du contenu du pointeur de lecture RP afin de lire un numéro de fenêtre temporelle tout en adressant la mémoire de gestion de fenêtre temporelle à l'aide de (le contenu du pointeur de lecture RP) + 1 afin de lire un numéro de fenêtre temporelle. (6) Dans la mémoire de données, des données sont lues à partir des deux numéros de fenêtre temporelle qui sont lus. (7) Le pointeur de lecture est augmenté de 2. Cette procédure est répétée. Cependant, si une image est une image de 480 lignes, par exemple, la mémoire de gestion de fenêtre temporelle doit pouvoir stocker 2N + 6 = 66 numéros de fenêtre temporelle puisque N = 480 / (8 x 2) = 30. En outre, puisqu'il est nécessaire de prédire l'ordre de lecture des fenêtres temporelles de la mémoire de données, la structure de l'appareil est complexe. En outre, puisque les deux mémoires de données pour l'image I ou P sont chacune divisées selon 2N fenêtres temporelles, la structure est encore davantage complexe. Comme représenté sur la figure 17, lorsqu'une image d'un rapport horizontal sur vertical qui vaut 16: 9 doit être émise en sortie sur un tube à rayons cathodiques (CRT) normal présentant le rapport 4: 3 sans une distorsion dans l'image, il est nécessaire de réaliser une conversion en boîte aux lettres sur une image 16 afin de réduire l'image 16 selon une image 17. Une partie hachurée depuis une ligne 181 jusqu'à une ligne 182 et une partie hachurée depuis une ligne 183 jusqu'à une ligne 184 sont des parties d'affichage noires sur le CRT. Sur la figure 15, lorsqu'un mode affichage est un mode réduction, un circuit de commutation 19 est commuté sur le côté du circuit de conversion en boîte aux lettres 20 et ainsi, des données vidéo d'affichage DAT5 lues dans la mémoire d'image 14 sont réduites au moyen du circuit de conversion en boîte aux lettres 20 comme décrit ci- avant et sont émises en sortie en tant que données vidéo d'affichage DAT6 après passage au travers du circuit de commutation 19. Lorsque le mode affichage est un mode normal, le circuit de commutation 19 est commuté sur un côté de sortie de la mémoire d'image 14, et ainsi, des données vidéo d'affichage DAT5 traversent le circuit de commutation 19 et sont émises en sortie en tant que données vidéo d'affichage DAT6. Après avoir été converties du point de vue du format par un circuit non représenté, les données vidéo d'affichage DAT6 sont converties selon une valeur analogique et elles deviennent un signal vidéo utilisé pour l'affichage. Sur la figure 17, lorsque le mode affichage est le mode normal, il suffit de lire les données vidéo d'affichage DAT5 d'une image dans la mémoire d'image 14 pendant la période qui va de la ligne 181 à la ligne 184. Cependant, lorsque le mode affichage est le mode réduction, il est nécessaire, pendant la période qui va de la ligne 182 à la ligne 183 qui est plus courte qu'à l'habitude, de lire les données vidéo d'affichage DAT5 d'une image dans la mémoire d'image 14 et de réaliser une conversion en boîte aux lettres des données vidéo d'affichage DAT5. Il s'ensuit qu'un traitement à vitesse plus élevée que dans le mode normal est nécessaire, ce qui augmente les coûts de fabrication. La figure 18(A) représente une relation entre une rangée d'images codées et une rangée d'images d'affichage qui sont obtenues en décodant et en réagençant les images codées. Six des images codées forment un groupe d'images (GOP). Dans l'art antérieur, pendant un affichage en avance rapide, seulement les images I ou seulement les images I et P sont transférées depuis la mémoire tampon sur le circuit de décodeur et l'image B n'est pas affichée. Sur la figure 18(A), si des images B sont sautées, les images 10, P2, P4, 16,... sont affichées, d'o l'obtention d'un mode vitesse X2. Une image mobile dans laquelle un objet se déplace toujours rapidement de telle sorte qu'un vecteur de déplacement est important, par exemple, n'est pas codée selon des images B et par conséquent, seulement des images I et P seront utilisées comme représenté sur la figure 18(B). Dans ce cas, avec le procédé de l'art antérieur qui saute les images B, il n'est pas possible d'afficher une image mobile dans le mode vitesse X2. Bien qu'il soit possible d'afficher seulement des images 1, dans le cas représenté sur la figure 18(B), une image mobile est affichée dans le mode vitesse X6 et non pas dans le mode vitesse X2. La figure 19 représente schématiquement une structure d'un décodeur AV conformément au standard MPEG-2. Un train de multiples paquets BS est appliqué sur un décodeur système 110 et des signaux de commande en sont séparés. Sur la base des signaux de commande, des signaux qui seront décrits ultérieurement sont générés et un multiplexeur 111 est commuté pour séparer le train de bits vidéo codé VBS et le train de bits audio codé ABS l'un de l'autre. VBS est stocké dans une mémoire dans un circuit tampon 112. En réponse à la lecture d'une impulsion de début DSYNC à partir du décodeur système 110, la lecture de données vidéo codées DAT0 à partir de l'adresse de début BR dans cette mémoire est démarrée. DAT0 est appliqué sur un décodeur vidéo 113 au niveau duquel il est décodé et il est stocké dans une mémoire d'image 14 en tant que données vidéo DAT2. En réponse à la lecture d'une impulsion de début ESYNC à partir du décodeur système 110 pour démarrer un cycle d'image, le décodeur vidéo 113 a pour effet que la mémoire d'image 14 commence la lecture des données vidéo d'affichage DAT5 à partir de l'adresse de début de lecture ADR. Le format de DAT5 est converti et est en outre converti selon un signal analogique par un circuit d'affichage 115 et est synthétisé avec une impulsion de synchronisation verticale VSYNC qui est appliquée depuis le décodeur système 110, d'o la génération d'un signal vidéo VS. Le train de bits audio ABS est appliqué par l'intermédiaire du circuit tampon 122 et du décodeur audio 123 sur le circuit de sortie audio 125. Les signaux AS correspondent aux signaux VS. Le train de multiples paquets BS de la figure 20(B), par exemple, forme un seul paquet dans lequel un en-tête de paquet est disposé au niveau de chaque début de n paquets de longueurs variables de 1 à n. Le paquet 1 est vidéo, le paquet 2 est audio et le paquet n est vidéo, par exemple. Un paquet inclut des données vidéo et des données audio d'approximativement la même période temporelle. Un en-tête de paquet inclut une référence d'horloge système SCR. Chaque paquet inclut 'ID de train, un repère temporel de décodage DTS et un repère temporel de présentation PTS. La figure 20(A) représente une structure d'une partie du codeur système 110 de la figure 19. Un circuit de soustracteur 131 calcule une différence entre SCR et l'horloge de temps système STC qui est une sortie provenant du compteur 132. Un convertisseur numérique-analogique (N-A) 133 convertit la différence selon un signal analogique et le signal analogique est appliqué sur un oscillateur commandé en tension 135 par l'intermédiaire d'un filtre passe-bas 134. Le compteur 132 compte une impulsion d'horloge CLK provenant de l'oscillateur commandé en tension 135. Le premier SCR est chargé dans le compteur 132 et à cet instant, une sortie provenant du circuit de soustracteur 131 vaut 0 et une fréquence de CLK devient une fréquence en roue libre. Le circuit de soustracteur 131, le convertisseur N-A 133, le filtre passe-bas 134, l'oscillateur commandé en tension 135 et le compteur 132 forment une boucle à verrouillage de phase (PLL) qui génère un STC continu à partir du SCR qui est dans chaque paquet et qui est discontinu. PTS qui est un instant de début de lecture pour lire DAT5 dans la mémoire d'image 14 est appliqué dans un registre de table PTS/ADR 136. PTS correspond à l'adresse de début de lecture ADR pour lire des données vidéo dans la mémoire d'image 14. Le circuit de commande 137 permet le stockage de PTS dans le registre de table PTS/ADR 136 de telle sorte que PTS corresponde à l'adresse de début de lecture ADR tout en permettant de lire le PTS suivant qui correspond au DAT 5 suivant qui doit être lu à l'instant suivant dans la mémoire d'image 14. Ce PTS est comparé à STC au niveau d'un comparateur 138. Lorsque STC coïncide avec PTS, le comparateur 138 émet en sortie ESYNC. Lors de la synchronisation avec ESYNC, le circuit de commande 137 permet la lecture du PTS suivant dans le registre de table PTS/ADR 136. Lorsqu'un circuit de comparateur (non représenté) détecte que STC coïncide avec DTS, DSYNC est émis en sortie. Si DAT2 est d'une image B, il est nécessaire que le décodeur vidéo 113 stocke DAT2 dans la mémoire d'image 14 tout en faisant référence à deux images qui ont été stockées dans la mémoire d'image 14 et qu'il lise DAT2 de cette image B en tant que VDAT4 dans la mémoire d'image 14. Par conséquent, la mémoire d'image 14 présentant une capacité de stockage d'au moins trois images est utilisée de manière personnalisée. Cependant, puisque l'image B est lue en tant que DAT5 tandis qu'elle est stockée en tant que DAT2 dans la mémoire d'image 14, en principe, une capacité de tampon pour une image B dans la mémoire d'image 14 peut être inférieure à une image. En réduisant la capacité, il est dans le principe possible de réduire les coûts de fabrication pour un décodeur d'image mobile. Cependant, lorsque la capacité de la mémoire d'image 14 est réduite, puisque la capacité de tampon est réduite, I'instant de début de lecture pour les données vidéo d'affichage DAT5 doit être plus tôt que pour PTS, ce qui à son tour rend impossible d'utiliser PTS et dévie le cadencement de lecture des données vidéo d'affichage DAT5 dans la mémoire d'image 14 par rapport au cadencement d'une impulsion de synchronisation verticale VSYNC. En tant que résultat, il devient impossible de réduire la capacité de la mémoire d'image 14. RESUME DE L'INVENTION Par conséquent, un objet de la présente invention consiste à proposer un procédé et un appareil de traitement de données d'image qui permettent de réduire les coûts de fabrication en réduisant une capacité de stockage à l'aide d'une structure davantage simple ou en éliminant la nécessité d'augmenter une fréquence de fonctionnement pour réduire une image. Un autre objet de la présente invention consiste à proposer un décodeur d'image mobile qui permette de reproduire une image mobile dans un mode avance rapide à vitesse X2 même en l'absence de l'image B. Encore un autre objet de la présente invention consiste à proposer un décodeur système qui permette de réduire la capacité d'une mémoire d'image et à proposer un décodeur d'image mobile qui utilise un tel décodeur système. Selon le premier aspect de la présente invention, on propose un appareil de traitement de données d'image comprenant une mémoire comportant une zone de stockage de p groupes, 2 d'une adresse correspondant audit numéro de groupe physique converti. Selon le premier aspect de la présente invention, les données d'image sont divisées selon des groupes logiques dont l'un est assigné à l'un des groupes physiques préservés dans la mémoire et les données d'images sont stockées dans et lues à partir de la mémoire groupe par groupe de telle sorte qu'une capacité de stockage qui est inférieure à une image joue le rôle d'une image classique. En outre, puisque le circuit de gestion de groupe structuré comme décrit ci-avant est utilisé, il est possible de réduire une capacité de stockage de la mémoire au moyen d'une structure simple, ce qui contribue à la réduction des coûts de fabrication d'un appareil de traitement de données d'image. En outre, puisque le premier circuit de commande a seulement besoin d'émettre en sortie un numéro de groupe logique, ceci simplifie le traitement au niveau du premier circuit de commande ainsi que la structure de celui-ci. Selon le second aspect de la présente invention, on propose un appareil de traitement de données d'image selon le premier aspect dans lequel le circuit de gestion de groupe comprend: une partie de conversion de numéro de groupe logique/physique pour stocker une relation entre lesdits numéros de groupes physique et logique qui sont produits lorsqu'un signal de commande d'assignation est actif pour réaliser ladite assignation et pour convertir ledit numéro de groupe logique selon ledit numéro de groupe physique sur la base de ladite assignation; une partie de stockage d'état d'assignation pour indiquer si chacun desdits numéros de groupe physique est dans un état libre ou un état assigné; et une partie de détection/assignation de groupe physique libre pour détecter ledit état libre par référence au contenu de ladite partie de stockage d'état d'assignation en réponse à une requête d'assignation de groupe physique provenant dudit premier circuit de commande, pour modifier ledit état libre détecté selon ledit état assigné et pour appliquer ledit numéro de groupe physique qui est modifié selon ledit état assigné et ledit signal de commande d'assignation activé sur ladite partie de conversion de numéro de groupe logique/physique. Selon le second aspect de la présente invention, un groupe logique peut être assigné à un groupe physique aisément puisque sont prévues la partie de stockage d'état d'assignation et la partie de détection/assignation de groupe physique libre, ces deux parties présentant une structure simple, et puisque le premier circuit de commande a seulement besoin d'émettre en sortie la requête d'assignation de groupe physique et le numéro de groupe logique afin d'assigner un groupe logique à un groupe physique. Selon le troisième aspect de la présente invention, on propose un appareil de traitement de données d'image selon le second aspect dans lequel le circuit de gestion de groupe comprend en outre une partie de libération de groupe physique pour détecter que ledit circuit de commande de mémoire a terminé d'accéder à un groupe et pour faire en sorte que ladite partie de stockage d'état d'assignation modifie ledit état assigné correspondant audit un groupe accédé selon ledit état libre. Selon le troisième aspect de la présente invention, un groupe physique est libéré indépendamment du premier circuit de commande et par conséquent, le traitement au niveau du premier circuit de commande est simplifié. Selon le quatrième aspect de la présente invention, on propose un appareil de traitement de données d'image selon le second aspect, dans lequel la partie de détection/assignation de groupe physique libre comprend une partie de détection de groupe physique libre pour détecter ledit état libre par référence au contenu de ladite partie de stockage d'état d'assignation en réponse à une requête de recherche de groupe physique, pour modifier ledit état libre détecté selon ledit état assigné et pour appliquer ledit numéro de groupe physique correspondant audit état assigné modifié sur ladite partie de conversion de numéro de groupe logique/physique et pour émettre en sortie un accusé de réception de fin d'assignation; et une partie d'assignation de groupe physique pour appliquer ladite requête de recherche de groupe physique et pour appliquer ledit signal de commande d'assignation activé sur ladite partie de conversion de numéro de groupe logique/physique lors de la réception de ladite requête d'assignation de groupe physique et dudit accusé de réception de fin d'assignation. Selon le quatrième aspect de la présente invention, puisque le numéro de groupe physique d'état libre est obtenu en réponse à la requête de recherche de groupe physique qui est produite avant la requête d'assignation de groupe physique, il est possible d'assigner un groupe logique à un groupe physique à une vitesse élevée en réponse à la requête d'assignation de groupe physique. Selon le cinquième aspect de la présente invention, on propose un appareil de traitement de données d'image selon le premier aspect, dans lequel la mémoire inclut une zone de stockage tampon pour des données d'image codées, dans lequel ledit circuit de commande de mémoire stocke temporairement des données d'image codées dans ladite zone de stockage tampon afin de retarder lesdites données d'image codées et lit lesdites données d'image codées dans ladite zone de stockage tampon, ledit appareil de traitement de données d'image comprenant en outre un circuit de décodeur pour décoder lesdites données d'image codées qui sont lues dans ladite zone de stockage tampon et pour appliquer ces données d'image décodées sur ladite mémoire; et dans lequel ledit premier circuit de commande, en réponse à une requête de reproduction lente pour reproduire à une vitesse de 1/N, force ledit circuit de commande de mémoire à réaliser une lecture d'une trame supérieure et d'une trame inférieure à raison de chacune N fois de façon répétée dans ladite zone de stockage tampon de ladite mémoire et en correspondance avec cette lecture, à réaliser le stockage et la lecture desdites données d'image décodées dans lesdits p groupes. Selon le cinquième aspect de la présente invention, avec la structure en groupes, même si la capacité de stockage pour des données d'image décodées est réduite à partir d'une valeur inférieure à une image, il est possible de réaliser une reproduction lente à une vitesse de 1/N. Selon le sixième aspect de la présente invention, on propose un appareil de traitement de données d'image selon le cinquième aspect, dans lequel le premier circuit de commande, en réponse à une requête de reproduction de pause, réalise les mêmes opérations que celles réalisées en réponse à ladite requête de reproduction lente pour reproduire à une vitesse de 1/oo. Selon le septième aspect de la présente invention, on propose un appareil de traitement de données d'image selon le premier aspect dans lequel les données d'image sont des données d'image conformes au standard MPEG et dans lequel la capacité de stockage de chacun des groupes physiques est un multiple entier d'une ligne de macrobloc. Selon le septième aspect de la présente invention, un traitement complexe des données d'image du fait de la division selon les groupes est évité. Selon le huitième aspect de la présente invention, on propose un appareil de traitement de données d'image selon le premier aspect dans lequel les données d'image sont des données d'image conformes au standard MPEG et dans lequel la capacité de stockage de chacun des groupes physiques est un multiple impair de la moitié d'une ligne de macroblocs. Selon le huitième aspect de la présente invention, dans le cas du traitement de données d'image trame par trame, un traitement complexe des données d'image du fait d'une division selon les groupes est évité. Selon le neuvième aspect de la présente invention, on propose un procédé de traitement de données d'image comprenant les étapes de: division de données d'image selon m groupes logiques, o m = (une quantité de données d'image d'une image) / (une quantité de données d'image d'un groupe logique) et m est un entier, assignation de numéros de groupe logique auxdits groupes logiques, préservation d'une zone de stockage de p groupes physiques dans une mémoire pour stocker des données d'image, o 2 correspondant audit numéro physique converti. Selon le dixième aspect de la présente invention, on propose un procédé de traitement de données d'image selon le neuvième aspect, comprenant en outre les étapes de: stockage temporaire de données d'image codées dans une zone de stockage tampon dans ladite mémoire afin de retarder lesdites données d'image codées; en réponse à une requête de reproduction lente pour reproduire à une vitesse de l/N, réalisation d'une lecture répétée desdites données d'image codées d'une même trame supérieure et d'une mêmetrame inférieure à raison de N fois chacune dans ladite zone de stockage tampon; décodage desdites données d'image codées lues dans ladite zone de stockage tampon; et application desdites données d'image codées dans lesdits groupes physiques. Selon le onzième aspect de la présente invention, on propose un appareil de traitement de données d'image comprenant: une mémoire; un circuit de commande de mémoire et de générateur d'image prédite pour forcer ladite mémoire à stocker temporairement des données d'image décodées, pour générer des données d'image prédites par référence auxdites données d'image décodées dans ladite mémoire et pour lire lesdites données d'image décodées dans ladite mémoire selon l'ordre des images originales avant le codage; un circuit de conversion de réduction pour convertir lesdites données d'image décodées de telle sorte qu'une image soit réduite bloc par bloc; et un circuit de commutation pour sélectionner s'il convient de faire passer lesdites données d'image décodées au travers dudit circuit de conversion de réduction avant de stocker lesdites données d'image décodées dans ladite mémoire et pour sélectionner s'il convient de faire passer lesdites données d'image décodées au travers dudit circuit de conversion de réduction après que lesdites données d'image décodées ont été lues dans ladite mémoire; dans lequel ledit circuit de commande de mémoire et de générateur d'image prédite commande ledit circuit de commutation conformément à si lesdites données d'image décodées sont stockées dans ladite mémoire ou lues dans ladite mémoire, si un mode affichage est un mode réduction et si lesdites données d'image décodées sont d'une image de non référence Selon le onzième aspect de la présente invention, lorsque des données d'image d'affichage sont lues dans la mémoire dans le mode affichage réduit, des données selon une quantité inférieure au cas de l'art antérieur sont lues et par conséquent, il est possible de rendre une vitesse de traitement de données vidéo plus lente que dans l'art antérieur, ce qui contribue à une réduction des coûts de fabrication de l'appareil de traitement de données d'image. Selon le douzième aspect de la présente invention, on propose un appareil de traitement de données d'image selon le onzième aspect, dans lequel le circuit de commande de mémoire et de générateur d'image prédite, pendant le stockage desdites données d'image décodées dans ladite mémoire, commande ledit circuit de commutation de telle sorte que lesdites données d'image décodées soient stockées dans ladite mémoire par I'intermédiaire dudit circuit de conversion de réduction pour réduire dans un premier cas dans lequel ledit mode affichage est ledit mode réduction et lesdites données d'image décodées sont d'une image de non référence et dans un autre cas à l'exception dudit premier cas, ledit circuit de commande commande ledit circuit de commutation de telle sorte que lesdites données d'image décodées soient stockées dans ladite mémoire sans passer par ledit circuit de conversion de réduction; et pendant la lecture desdites données d'image décodées dans ladite mémoire, commande ledit circuit de commutation de telle sorte que lesdites données d'image décodées lues dans ladite mémoire ne passent pas par ledit circuit de conversion de réduction dans ledit premier cas ou dans un second cas dans lequel ledit mode affichage n'est pas ledit mode réduction et dans les autres cas à l'exception dudit premier cas et dudit second cas, ledit circuit de commande commande ledit circuit de commutation de telle sorte que lesdites données d'image décodées lues dans ladite mémoire passent par ledit circuit de conversion de réduction pour la réduction. Selon le treizième aspect de la présente invention, on propose un appareil de traitement de données d'image comprenant: une mémoire; un circuit de conversion de réduction pour convertir lesdites données d'image décodées de telle sorte qu'une image soit réduite bloc par bloc; un circuit de commutation pour sélectionner s'il convient de faire passer lesdites données d'image décodées au travers dudit circuit de conversion de réduction avant le stockage desdites données d'image dans ladite mémoire et pour sélectionner s'il convient de faire passer lesdites données d'image au travers dudit circuit de conversion de réduction après que lesdites données d'image ont été lues dans ladite mémoire; et un circuit de commande pour commander ledit circuit de commutation conformément à si lesdites données d'image sont stockées dans ladite mémoire ou lues dans ladite mémoire, si un mode affichage est un mode réduction et si lesdites données d'image décodées sont d'une image de non référence. Selon le quatorzième aspect de la présente invention, on propose un procédé de traitement de données d'image pour décoder des données d'image codées afin d'obtenir des données d'image décodées à l'aide d'une mémoire pour stocker temporairement une image décodée desdites données d'image décodées et à l'aide d'un circuit de conversion de réduction pour réduire une dimension de ladite image décodée, ledit procédé comprenant les étapes de: pendant le stockage desdites données d'image décodées dans ladite mémoire, stockage desdites données d'image décodées dans ladite mémoire par l'intermédiaire dudit circuit de conversion de réduction pour réduire dans un premier cas o un mode affichage est un mode réduction et lesdites données d'image décodées sont d'une image de non référence, et quand on n'est pas dans ledit premier cas, stockage desdites données d'image décodées dans ladite mémoire sans faire passer lesdites données d'image décodées par ledit circuit de conversion de réduction; et pendant la lecture desdites données d'image décodées dans ladite mémoire pour l'affichage, lecture desdites données d'image décodées dans ladite mémoire sans faire passer lesdites données d'image décodées par ledit circuit de conversion de réduction dans ledit premier cas ou dans un second cas dans lequel ledit mode affichage n'est pas ledit mode réduction et lorsque l'on n'est ni dans ledit premier cas, ni dans ledit second cas, lecture desdites données d'image décodées dans ladite mémoire par l'intermédiaire dudit circuit de conversion de réduction pour la réduction. Selon le quinzième aspect de la présente invention, on propose un appareil de décodage d'image mobile comprenant: une mémoire d'image; un circuit de décodeur pour décoder des données d'image codées afin d'obtenir des données d'image décodées et pour stocker lesdites données d'image codées dans ladite mémoire d'image, pour lire des données d'image de référence dans ladite mémoire d'image afin de générer des données d'image de prédiction et pour lire lesdites données d'image décodées dans ladite mémoire d'image en tant que données d'image d'affichage; et un circuit de commande pour, lorsqu'un mode alimentation est un mode reproduction à vitesse X2, forcer ledit circuit de décodeur, à une vitesse moyenne qui vaut deux fois la vitesse normale, à décoder lesdites données d'image codées, à stocker lesdites données d'image décodées dans ladite mémoire d'image et à lire lesdites données d'image de référence dans ladite mémoire d'image et pour forcer ledit circuit de décodeur à lire lesdites données d'image décodées toutes les deux images dans ladite mémoire d'image en tant que dites données d'image d'affichage à ladite vitesse normale. Selon le quinzième aspect de la présente invention, il est possible de reproduire une image dans le mode avance à vitesse X2 même en l'absence de l'image B. Selon le seizième aspect de la présente invention, on propose un appareil de décodage d'image mobile selon le quinzième aspect dans lequel le circuit de commande reçoit un signal de synchronisation de décodage présentant un cycle d'impulsion égal à un cycle de trame, un type de codage d'image et ledit mode alimentation, ledit circuit de commande génère une impulsion d'un signal de début de décodage sur la base d'une impulsion sur deux du signal de synchronisation de décodage lorsque ledit mode alimentation est un mode reproduction à vitesse Xl, ledit circuit de commande génère une impulsion dudit signal de début de décodage sur la base de chaque impulsion dudit signal de synchronisation lorsque ledit mode alimentation est le mode reproduction à vitesse X2, ledit circuit de commande génère une impulsion d'un signal de début de lecture d'image de référence correspondant à ladite impulsion dudit signal de début de décodage dans des cas à l'exception de lorsque ledit type de codage d'image indique une image I et ledit circuit de commande génère un signal de début de lecture d'image d'affichage correspondant à un signal qui est obtenu en appliquant ledit signal de synchronisation de décodage par I'intermédiaire d'un diviseur 1/2 sur un circuit de retard; et dans lequel ledit circuit de décodeur commence à décoder en synchronisation avec ledit signal de début de décodage, commence à lire lesdites données d'image de référence en synchronisation avec ledit signal de début de lecture d'image de référence et commence à lire lesdites données d'image d'affichage en synchronisation avec ledit signal de début de lecture d'image d'affichage. Selon le seizième aspect de la présente invention, la vitesse de fonctionnement du circuit de commande n'a pas besoin d'être la vitesse X2. Selon le dix-septième aspect de la présente invention, on propose un appareil de décodage d'image mobile selon le seizième aspect, dans lequel le circuit de commande comprend des premier, second et troisième registres; et un circuit de commande de registre pour faire en sorte que ledit premier registre maintienne une adresse de début d'écriture d'image décodée selon un cadencement d'une impulsion dudit signal de début de décodage, pour faire en sorte que ledit second registre maintienne une sortie dudit premier registre selon un cadencement d'une impulsion dudit signal de début de lecture d'image de référence et pour faire en sorte que ledit troisième registre maintienne une sortie dudit second registre selon un cadencement d'une impulsion dudit signal de début de lecture d'image d'affichage; dans lequel ledit circuit de décodeur reçoit ladite sortie dudit premier registre en tant que dite adresse de début d'écriture d'image décodée, reçoit ladite sortie dudit second registre en tant qu'adresse de début de lecture d'image de référence et reçoit une sortie dudit troisième registre en tant qu'adresse de début de lecture d'image d'affichage. Selon le dix-septième aspect de la présente invention, les adresses sont commandées aisément pendant l'accès à la mémoire d'image. Selon le dix-huitième aspect de la présente invention, on propose un appareil de décodage d'image mobile selon le dix-septième aspect, dans lequel le circuit de commande de registre force le premier registre à contenir l'une de trois adresses de début de manière cyclique. Selon le dix-huitième aspect de la présente invention, I'assignation des zones de stockage dans la mémoire d'image est aisée. Selon le dix-neuvième aspect de la présente invention, on propose un appareil de décodage d'image mobile selon le dix-septième aspect dans lequel une sortie de données dudit premier registre est connectée à une entrée de données dudit second registre et une sortie de données dudit second registre est connectée à une entrée de données dudit troisième registre. Selon le dix-neuvième aspect de la présente invention, une commande de registre est aisée. Selon le vingtième aspect de la présente invention, on propose un appareil de décodage d'image mobile selon le quinzième aspect dans lequel le mode d'alimentation est un mode reproduction à vitesse X2, ledit circuit de commande force ledit circuit de décodeur à fonctionner deux fois plus rapidement et à lire lesdites données d'image d'affichage dans ladite mémoire d'image en effectuant un saut toutes les deux images. Selon le vingt-et-unième aspect de la présente invention, on propose un appareil de décodage d'image mobile selon le vingtième aspect, dans lequel le circuit de commande fonctionne deux fois plus rapidement de telle sorte que le circuit de décodeur fonctionne deux fois plus rapidement. Selon le vingt-deuxième aspect de la présente invention, on propose un décodeur système comprenant: un circuit pour générer une impulsion d'horloge; un compteur pour compter lesdites impulsions d'horloge et pour appliquer son comptage en tant qu'horloge de temps système; un circuit de génération d'impulsion de synchronisation pour générer des impulsions de synchronisation d'un cycle d'image sur la base lesdites impulsions d'horloge; un moyen de mémoire pour stocker temporairement un repère de temps de présentation qui est appliqué; un circuit de comparateur pour détecter que ladite horloge de temps système coïncide avec ledit repère de temps de présentation qui est lu dans ledit moyen de mémoire; et un circuit de commande pour forcer ledit moyen de mémoire à lire ledit repère de temps de présentation correspondant à un ordre de reproduction d'images en synchronisation avec lesdites impulsions de synchronisation et pour forcer ledit compteur à charger ledit repère de temps de présentation qui est lu dans ledit moyen de mémoire, dans lequel lesdites impulsions de synchronisation ou lesdites impulsions dont chacune est générée lorsque ladite coïncidence est détectée sont utilisées en tant qu'impulsions de début de lecture de données d'image d'affichage. Selon le vingt-deuxième aspect de la présente invention, même si la capacité de stockage de la mémoire d'image est réduite par rapport au cas de l'art antérieur et qu'ainsi l'instant de début de lecture pour lire des données vidéo d'affichage dans la mémoire d'image est décalé par rapport au repère temporel de présentation classique, une horloge de temps système appropriée est générée conformément au déplacement. Il s'ensuit qu'il est possible de réduire la capacité de stockage de la mémoire d'image, ce qui contribue à une réduction des coûts de fabrication du décodeur d'image mobile. Selon le vingt-troisième aspect de la présente invention, on propose un décodeur système selon le vingt-deuxième aspect, dans lequel le circuit de commande force ledit compteur à charger ledit repère de temps de présentation lorsqu'à la fois un temps A depuis la détection de ladite coïncidence par rapport à ladite impulsion de synchronisation qui est générée et un temps {(cycle d'image) - A} sont supérieurs à une valeur établie. Selon le vingt-troisième aspect de la présente invention, même lorsque les deux temps A et/ou (T-A) deviennent considérablement importants du fait d'une certaine cause, le temps de déplacement est réglé automatiquement. Selon le vingt-quatrième aspect de la présente invention, on propose un décodeur système selon le vingt-deuxième aspect, comprenant en outre un sélecteur pour sélectionner soit une référence d'horloge système, soit ledit repère de temps de présentation qui est lu dans ledit moyen de mémoire et pour appliquer l'élément sélectionné sur ledit compteur, dans lequel ledit circuit de commande force ledit sélecteur à sélectionner ladite référence d'horloge système et ensuite à sélectionner ledit repère de temps de présentation et force ledit compteur à charger une sortie provenant dudit sélecteur en synchronisation avec lesdites impulsions de synchronisation. Selon le vingt-cinquième aspect de la présente invention, on propose un décodeur système selon le vingt-quatrième aspect dans lequel le circuit de commande force ledit sélecteur à sélectionner ladite référence d'horloge système qui est appliquée à un premier instant et ensuite à sélectionner ledit repère de temps de présentation. Selon le vingt-cinquième aspect de la présente invention, le réglage du temps de déplacement est réalisé immédiatement après que le décodage est démarré. Selon le vingt-sixième aspect de la présente invention, on propose un décodeur système selon le vingt-deuxième aspect dans lequel le circuit pour générer lesdites impulsions d'horloge est un circuit de PLL qui réalise une commande de retour de telle sorte que ledit comptage s'approche de ladite référence d'horloge système lorsque ladite référence d'horloge système est produite. Selon le vingt-septième aspect de la présente invention, on propose un décodeur système selon le vingt-deuxième aspect dans lequel ledit circuit pour générer lesdites impulsions d'horloge est un circuit de générateur d'horloge en roue libre. Selon le vingt-septième aspect de la présente invention, la structure du décodeur système est plus simple que celle selon le vingt-sixième aspect et le cycle de l'impulsion d'horloge est davantage précis que dans la commande de retour selon le vingt-sixième aspect. BREVE DESCRIPTION DES DESSINS La figure 1 est un schéma de structure d'un décodeur d'image mobile selon un premier mode de réalisation de la présente invention; la figure 2 est un schéma de structure d'un décodeur d'image mobile selon un second mode de réalisation de la présente invention; la figure 3 est un schéma fonctionnel qui représente un exemple d'une structure d'un circuit de gestion de groupe représenté sur la figure 2; la figure 4 est un schéma explicatif d'un décodage d'image à l'aide de l'appareil de la figure 2; les figures 5(A) à 5(G) sont des schémas explicatifs permettant de décrire une assignation de groupes dans une image B; la figure 6 est un diagramme temporel qui représente des opérations du circuit représenté sur la figure 3; les figures 7(A) à 7(C) sont des schémas explicatifs permettant de décrire une reproduction lente d'images B; la figure 8(A) est un schéma fonctionnel qui représente une structure schématique d'un décodeur d'image mobile selon un troisième mode de réalisation de la présente invention; la figure 8(B) est un schéma fonctionnel d'une partie de commande d'adresse de groupe de la figure 8(A); la figure 9 est un diagramme temporel qui représente des opérations du décodeur d'image mobile dans le mode vitesse X1; la figure 10 est un diagramme temporel qui représente des opérations du décodeur d'image mobile dans le mode vitesse X2; la figure 11 est un schéma fonctionnel qui représente une structure d'une partie d'un décodeur système selon un quatrième mode de réalisation de la présente invention; la figure 12 est un schéma explicatif permettant de décrire une opération de réglage d'une horloge de temps système; la figure 13 est un schéma fonctionnel qui représente une structure d'une partie d'un décodeur système selon un cinquième mode de réalisation de la présente invention; la figure 14 est un schéma fonctionnel qui représente une structure d'une partie d'un décodeur système selon un sixième mode de réalisation de la présente invention; la figure 15 est un schéma fonctionnel qui représente une structure d'une partie d'un décodeur d'image de l'art antérieur; la figure 16 est un schéma explicatif permettant de décrire un décodage d'image réalisé dans l'appareil représenté sur la figure 15; la figure 17 est un schéma explicatif permettant de décrire une conversion en boîte aux lettres de l'art antérieur; les figures 18(A) et 18(B) sont des schémas explicatifs permettant de décrire des problèmes rencontrés avec un art antérieur qui décode une image mobile codée conformément à un standard MPEG dans un mode avance rapide; la figure 19 est un schéma fonctionnel qui représente une structure schématique d'un décodeur AV de l'art antérieur; la figure 20(A) est un schéma fonctionnel qui représente une structure d'une partie d'un décodeur d'image mobile de l'art antérieur; et la figure 20(B) est un schéma qui représente un format schématique d'un train de multiples paquets. DESCRIPTION DES MODES DE REALISATION PREFERES Par report maintenant aux dessins sur lesquels des symboles de référence identiques désignent des parties identiques ou se correspondant pour plusieurs vues, des modes de réalisation préférés de la présente invention sont décrits ci-après. Premier mode de réalisation La figure 1 représente une structure schématique d'un décodeur d'image mobile selon un premier mode de réalisation de la présente invention qui correspond à la figure 15. Cet appareil comprend des circuits de commutation 21 à 24 en lieu et place du circuit de commutation 19 de la figure 15 pour sélectionner s'il convient d'envoyer des données vidéo sur le circuit de conversion en boîte aux lettres 20 avant ou après le stockage des données vidéo dans la mémoire d'image 14A. Tandis que le stockage d'une image mobile est réalisé dans la mémoire d'image 14A, lorsqu'un mode affichage est un mode réduction et que des données vidéo décodées DAT2 sont d'une image B à laquelle il n'est pas fait référence, le circuit de commande de mémoire et de générateur d'image prédite 15A force le circuit de commutation 21 à commuter le côté de sortie du circuit d'additionneur 13, force le circuit de commutation 22 à se commuter sur le côté du circuit de commutation 23 et force le circuit de commutation 23 à se commuter sur le côté du circuit de commutation 22. Ceci permet au circuit de conversion en boîte aux lettres de réduire DAT2 selon DAT2A qui est ensuite stocke temporairement dans la mémoire d'image 14A. Le circuit de conversion en boîte aux lettres 20 réduit 16x16 pixels selon 16x12 pixels. Tandis que le stockage d'une image mobile est réalisé dans la mémoire d'image 14A, dans le cas autre que celui décrit ci-avant, le circuit de commutation 23 est commuté sur le côté de sortie du circuit d'additionneur 13. Ceci permet à DAT2 d'être stocké temporairement dans la mémoire d'image 14A en tant que DAT2A. Tandis qu'une lecture d'une image mobile est réalisée dans la mémoire d'image 14A, lorsque le mode affichage est le mode réduction et que les données vidéo d'affichage DAT5 sont d'une image B ou lorsque le mode affichage n'est pas le mode réduction, le circuit de commutation 24 est commuté sur le côté de sortie de la mémoire d'image 14A. Ceci permet aux données vidéo d'affichage DAT5 d'être émises en sortie depuis le circuit de commutation 24 en tant que données vidéo d'affichage DAT6. Il s'ensuit que lorsque les données vidéo d'affichage DAT5 d'une image B doivent être lues dans la mémoire d'image 14A, la quantité de données lues est réduite selon 3/4 de la quantité qui est lue dans l'art antérieur et par conséquent, il n'est pas nécessaire de réaliser un traitement à vitesse élevée comme dans l'art antérieur. Tandis que la lecture d'une image mobile est réalisée dans la mémoire d'image 14A, dans le cas autre que le cas décrit ci-avant, c'està- dire lorsque le mode affichage est le mode réduction et que les données vidéo d'affichage DAT5 ne sont pas d'une image B, le circuit de commande de mémoire et de générateur d'image prédite 15A force le circuit de commutation 22 à se commuter sur le côté de sortie de la mémoire d'image 14A, force le circuit de commutation 22 a se commuter sur le côté du circuit de commutation 24 et force le circuit de commutation 24 à se commuter sur le côté du circuit de commutation 22. Ceci permet au circuit de conversion en boîte aux lettres 20 de réduire les données vidéo d'affichage DAT5 selon des données vidéo d'affichage DAT6 qui sont ensuite émises en sortie depuis le circuit de commutation 24. Bien que ce résultat soit le même que celui dans l'art antérieur, avec le stockage des données vidéo d'affichage DAT6 dans la mémoire tampon (non représentée), il est possible de réduire la vitesse de traitement pour une image d'affichage réduite de façon globale à une vitesse inférieure à celle du cas de l'art antérieur. Le décodeur d'image mobile de la figure 1 est par ailleurs le même que celui de la figure 15. Second mode de réalisation Puis une description d'un décodeur d'image mobile selon un second mode de réalisation qui rend possible de réduire la capacité de stockage de la mémoire d'image 14A indépendamment de si le mode affichage est le mode réduction est présentée. Dans la description qui suit, la conversion en boîte aux lettres peut être réalisée au moyen de l'une quelconque des configurations représentées sur les figures 1 et 15. Tout d'abord, des groupes qui rendent possible de réduire la capacité de stockage d'image ainsi qu'un procédé d'utilisation des groupes sont décrits de façon générale. Dans le mode affichage avec le nombre maximum de pixels, la capacité de stockage de la mémoire d'image 14A est exprimée en tant qu'images 2 X. L'image 0 X est pour l'image B et elle est égale ou supérieure à deux groupes (un groupe pour le stockage et un groupe pour la lecture en même temps), o un groupe présente une capacité de stockage d'une multiple entier d'une ligne de macroblocs, ce qui est égal à seize lignes d'une image sur un écran d'affichage par exemple. Ceci est dû au fait que le traitement est réalisé selon des unités d'un macrobloc qui inclut 16 x 16 pixels au niveau d'un circuit de décodeur en longueur variable 10, d'un circuit de quantificateur inverse 11 et d'un circuit DCT inverse 12 qui sont représentés sur la figure 1. Par report à la figure 5(A), ce qui est obtenu en divisant les données d'une image B selon des groupes est appelé groupes logiques tandis que ce qui est obtenu en divisant une zone de stockage d'une image 0 X dans la mémoire d'image 14A selon des groupes est appelé groupes physiques. La figure 5(A) représente un cas dans lequel la capacité d'une image B est de quatre groupes et celle d'une image 0 X est de deux groupes. Lorsque DAT2A est d'une image B, des groupes logiques 1 à 4 d'une image B sont distribués et stockés dans des groupes physiques A et B de la mémoire d'image 14A, comme représenté sur les figures 5(A) à 5(G). La figure 5(A) représente une assignation des groupes logiques aux groupes physiques tandis que les figures 5(B) à 5(G) représentent une assignation des groupes physiques aux groupes logiques ainsi que I'affichage des groupes logiques selon un ordre temporel. Tout d'abord, les groupes physiques A et B sont libres et le contenu du groupe logique 1 est stocké dans le groupe physique A (figure 5(B)). Puis le contenu du groupe logique 2 est stocké dans le groupe physique B et concurremment, le contenu du groupe physique A est lu en tant que données vidéo d'affichage DAT5 (figure 5(C)). Le stockage et la lecture ne sont pas synchrones l'un par rapport à l'autre. Lorsque la lecture du groupe physique A est terminée, la lecture du groupe physique B est démarrée (figure 5(D)). Puisque le groupe physique A est libre, le contenu du groupe logique 3 est stocké dans le groupe physique A (figure 5(E)). Lorsque la lecture du groupe physique B est terminée, la lecture du groupe physique A est ensuite réalisée (figure 5(F)). Puis le contenu du groupe logique 4 est stocké dans le groupe physique B. Lorsque la lecture du groupe physique A est terminée, la lecture du groupe physique B est démarrée (figure 5(G)). Comme représenté sur la figure 4, les groupes physiques A et B peuvent être relocalisés dans la mémoire d'image 14A. La figure 4 correspond à la figure 16 et elle représente des types d'image des données vidéo DAT2A quisont appliquées séquentiellement sur la mémoire d'image 14A et des états de stockage d'image ST1 à ST9 dans la mémoire d'image 14. Sur la figure 4, I, P et B représentent des types d'image et des numéros assignés à ces types d'image représentent un ordre temporel des données vidéo codées DAT0 (DAT2A). En outre, des symboles de référence entre parenthèses sur la figure 4 représentent des images qui sont lues en tant qu'image d'affichage dans la mémoire d'image 14A. Puis une description générale du stockage de DAT2A dans la mémoire d'image 14A et de la lecture des données vidéo d'affichage DAT5 dans la mémoire d'image 14A est produite. (ST1) I'image Il est stockée dans la mémoire d'image 14A. L'adresse d'écriture suivante ADR est ADR = (la dernière adresse de l'image stockée 11) + 1. (ST2) les groupes physiques sont préservés depuis l'adresse ADR. En utilisant l'image Il en tant qu'image de référence, l'image de prédiction {11} de l'image B2 est générée et additionnée à des données vidéo DAT1 de l'image B2 qui est une image d'erreur et ainsi, I'image B2 est décodée et stockée dans des groupes physiques de la mémoire d'image 14A. Puis l'image B2 est lue en tant que données vidéo d'affichage DAT5. Dans ce qui suit, il est fait référence à ces processus simplement comme suit: {11} + B2 -> B2, affichage B2 Puisque la région stockée de l'image B2 est libérée lorsque I'affichage de l'image B2 est terminé, ADR = (la dernière adresse de l'image stockée 11) + 1. Les n groupes physiques, n = 2 par exemple, sont préservés depuis l'adresse ADR avant que le stockage de l'image B ne soit démarré. (ST3) {11} + B3 - B3, affichage B3 (ST4) {11} + P4 -> P4, affichage I1. L'image P4 est stockée, en partant de la même position que la position de début de la région libérée pour l'image B3. Puisque l'image Il est utilisée en tant qu'image de référence après que l'affichage de l'image Il est terminé, ADR = (la dernière adresse de l'image stockée P4) + 1. (ST5) {11 + P4} + B5 --> B5, affichage B5 Puisque la région stockée de l'image B5 est libérée lorsque l'affichage de l'image B5 est terminé, ADR = (la dernière adresse de l'image stockée P4) + 1. (ST6) {11 + P4} + B6 --> B6, affichage B6 (ST7) {P4} + P7 --> P7, affichage P4 L'image P7 est stockée en partant de l'adresse ADR et lorsqu'on atteint la dernière adresse de la mémoire d'image 14A, le stockage revient à l'adresse de sommet de la mémoire d'image 14A de telle sorte que la partie restante de l'image P7 soit stockée. C'est-à- dire que les adresses de la mémoire d'image 14A sont reliées sous la forme d'une boucle. ADR = (la dernière adresse de l'image stockée P7) + 1. * (ST8) {P4 + P7} + B8 -> B8, affichage B8 (ST9) {P4 + P7} + B9 -> B9, affichage B9 De cette manière, une image d'affichage est obtenue selon l'ordre des images B2, B3, 11, B5, B6, P4, B8, B9 et P7, lequel ordre est le même que dans le cas d'une image mobile originale avant codage. La figure 2 représente une structure schématique d'un décodeur d'image mobile selon un second mode de réalisation de la présente invention qui utilise les groupes et le procédé d'utilisation des groupes comme décrit ci-avant. Dans cet appareil, un circuit de commande de mémoire tampon 25 commande un état de lecture/écriture de la mémoire tampon 26 et adresse la mémoire tampon 26 de telle sorte qu'un train de bits VBS qui est séparé d'un train de bits multiplexé soit temporairement stocké dans la mémoire tampon 26 à une vitesse élevée, et des données stockées sont lues dans la mémoire tampon 26 à une vitesse lente et sont appliquées en tant que DAT0 sur un circuit de décodeur en longueur variable qui est disposé dans le circuit de décodeur 27. Le circuit de décodeur 27 comprend les circuits de la figure 15 qui sont un circuit de décodeur en longueur variable 10, un circuit de quantificateur inverse 11 et un circuit DCT inverse 12, un circuit d'additionneur 13 et une partie de générateur d'image prédite du circuit de commande de mémoire et de générateur d'image prédite 15. Des données vidéo décodées DAT4 pour la référence sont appliquées sur le circuit de décodeur 27 depuis la mémoire d'image 14A de telle sorte qu'en utilisant DAT4, le circuit de décodeur 27 réalise un décodage prédictif et applique DAT2 sur la mémoire d'image 14A. Sur le circuit de commande de décodage/affichage 28 sont appliqués une information de commande CI1 qui est séparée par un décodeur système (non représenté) pendant la séparation d'un train de bits vidéo VBS, tel qu'une référence d'horloge système SCR, un repère de temps de décodage DTS et un repère de temps de présentation PTS, une information de commande Cl2 telle qu'un type de codage d'image, une référence temporelle, un vecteur de déplacement et une taille d'image qui sont séparés au niveau du circuit de décodeur en longueur variable dans le circuit de décodeur 27, et une information de commande telle qu'un signal de requête de reproduction de pause PRQ, un signal de requête de reproduction lente SRQ et une vitesse de reproduction 1/N qui sont générés sur la base des opérations réalisées par un opérateur. Conformément à une telle information de commande, le circuit de commande de décodage/affichage 28 génère divers types de données de commande pour le décodage et l'affichage et applique les données de commande sur le circuit de commande de mémoire tampon 25, le circuit de décodeur 27, le circuit de commande de mémoire d'image 29, le circuit de gestion de groupe et le circuit d'affichage 115. Le circuit de commande de décodage/affichage 28 comprend un circuit de registres d'adresses de début 281 comportant des registres pour contenir une adresse de début d'écriture de mémoire tampon BW, une adresse de début de lecture de mémoire tampon BR, une adresse de début d'écriture de mémoire d'image FW, des adresses de début de lecture d'image de référence de mémoire d'image FR1 et FR2 et une adresse de début de lecture d'image de référence de mémoire d'image ADR. Conformément à l'information de commande décrite ci-avant, le circuit de commande de décodage/affichage 28 établit le contenu de ces registres. Lors de la remise à l'état initial, I'adresse de début d'écriture de mémoire tampon BW est chargée dans le compteur d'adresse 251 du circuit de commande de mémoire tampon 25 et le circuit de commande de mémoire tampon 25 établit la mémoire tampon 26 dans un état d'écriture et réalise une commande pour stocker un train de bits vidéo VBS dans la mémoire tampon 26. Pendant ce temps, le compteur d'adresse 251 est incrémenté en réponse à une horloge et lorsque les données sont stockées à la dernière adresse dans la mémoire tampon 26, le circuit de commande de mémoire tampon 25 charge l'adresse de début de la mémoire tampon 26 dans le compteur d'adresse 251 de telle sorte que le stockage du train de bits vidéo VBS soit poursuivi. Une commande de début de décodage et BR sont appliquées depuis le circuit de commande de décodage/affichage 28 sur le circuit de commande de mémoire tampon 25. BR est chargé dans le compteur d'adresse 251 et le circuit de commande de mémoire tampon 25 établit la mémoire tampon 26 dans l'état de lecture. Le compteur d'adresse 251 est incrémenté en réponse à l'horloge et DAT0 est lu. A ce niveau, l'information de commande qui est séparée par le circuit de décodeur en longueur variable dans le circuit de décodeur 27 est appliquée sur le circuit de décodage/commande d'affichage 28. Le stockage et la lecture dans la mémoire tampon 26 sont réalisés par le circuit de commande de mémoire tampon 25 selon un multitraitement par division temporelle. Lors du passage de la commande du stockage à la lecture ou vice versa, le contenu du compteur d'adresse 251 est sauvegardé dans un registre (non représenté) tandis que le contenu sauvegardé d'un autre registre (non représenté) est retourné au compteur d'adresse 251. Tandis que les adresses lues sont habituellement continues et selon l'ordre de lecture, pendant une reproduction lente qui sera décrite ultérieurement, il est nécessaire de lire de façon répétée le même contenu et par conséquent, pour la reproduction lente, de lire de façon répétée BR correspondant à ce qui est appliqué sur le circuit de commande de mémoire tampon 25 depuis le circuit de commande de décodage/affichage et chargé dans le compteur d'adresse 251. Lorsqu'un accès à la mémoire d'image 14A pour une image doit être démarré, le traitement qui suit est réalisé indépendamment des types d'image. C'est-à-dire que lorsque le stockage de DAT2 dans la mémoire d'image 14A doit être démarré, une commande de début d'écriture et FW sont appliqués sur le circuit de commande de mémoire d'image 29 depuis le circuit de commande de décodage/affichage 28 et ce FW est chargé dans le compteur d'adresse 291. Lorsque des données vidéo décodées d'affichage DAT5 doivent être lues dans la mémoire d'image 14A, une commande de début de lecture d'image d'affichage et ADR sont appliqués sur le circuit de commande de mémoire d'image 29 depuis le circuit de commande de décodage/affichage 28 et son ADR est chargé dans le compteur d'adresse 291. Lorsque la lecture de DAT4 depuis la mémoire d'image 14A doit être démarrée, une commande de début de lecture d'image de référence et FR1 sont appliqués sur le circuit de commande de mémoire d'image 29 depuis le circuit de commande de décodage/affichage 28 et en outre, lorsque deux images de référence doivent être utilisées, FR2 est en outre appliqué et le circuit de commande de mémoire d'image 29 permet le chargement des adresses de début FR1 et FR2 dans le compteur d'adresse 291 tout en les décalant temporellement l'une par rapport à l'autre. Comme dans le cas du circuit de commande de mémoire tampon 25 décrit ci- avant, le compteur d'adresse 291 est incrémenté en réponse à l'horloge et la lecture et le stockage dans la mémoire d'image 14A sont réalisés par le circuit de commande de mémoire d'image 29 à l'aide d'un multitraitement par division temporelle. Lorsque des groupes logiques d'une image B doivent être accédés dans la mémoire d'image 14A, le traitement qui suit est en outre réalisé. C'est-à-dire que lorsque DAT2 dans un groupe logique d'une image B doit être stocké dans la mémoire d'image 14A, la requête d'assignation de groupe physique RQ2 et le numéro de groupe logique d'écriture L1 N sont appliqués sur le circuit de gestion de groupe 30 depuis le circuit de commande de décodage/affichage 28. Lorsque RQ2 est accepté, le circuit de gestion de groupe 30 convertit L1 N selon le numéro de groupe physique P1N et P1N est appliqué sur le circuit de commande de mémoire d'image 29. Le circuit de commande de mémoire d'image 29 charge FW+P1N. BNK dans le compteur d'adresse 291 et commande le stockage dans la mémoire d'image 14A, o BNK est une capacité de stockage prédéterminée d'un groupe physique et est appliqué depuis le circuit de gestion de groupe 30. Pour chaque image B, P1 N = 0 pour la première fois. Lorsque DAT5 d'un groupe logique dans une image B doit être lu dans la mémoire d'image 14A, le circuit de commande de décodage/affichage 28 applique un numéro de groupe logique L2N sur le circuit de gestion de groupe 30 et le circuit 30 convertit L2N selon le numéro de groupe physique P2N et applique le numéro de groupe physique P2N sur le circuit de commande de mémoire d'image 29. Le circuit 29 charge ADR+P2N.BNK dans le compteur d'adresse 291 et commande la lecture dans la mémoire d'image 14A. Pour chaque image B, P2N = 0 pour la première fois. DAT5 est appliqué sur le circuit d'affichage 115 et une conversion de format ainsi qu'une conversion analogique sont réalisées et ainsi, le signal vidéo VS pour un appareil d'affichage est généré. La figure 3 représente un exemple d'une structure d'un circuit de gestion de groupe 30. Le circuit 30 comprend des éléments 32 à 37. La partie de calcul de numéro de groupe physique 32 calcule le numéro de groupe n dans l'image 0 X décrite précédemment conformément à la formule qui suit: n = [(ADRe - ADRs + 1 - 2FLM) / BNK] o ADRs est une adresse de début de la mémoire d'image 14A, ADRe est une adresse de fin de la mémoire d'image 14A, FLM est une capacité de stockage d'une image qui dépend du mode d'affichage et [] est un symbole pour réaliser un arrondi par défaut selon un entier. Le numéro de groupe physique n est appliqué sur la partie de détection de groupe physique libre 33. Le registre d'assignation de groupe physique 34 inclut le même nombre de bits que la valeur maximum N de n. Sur la figure 3, le cas de N = 4 est représenté. Des bits dans le registre d'assignation de groupe physique 34 correspondent aux groupes physiques respectifs et sont utilisés en tant qu'indicateurs d'assignation de groupe physique FA à FD. Lorsque l'indicateur vaut "1", I'indicateur représente qu'un groupe logique est assignés au groupe physique correspondant. Lorsque l'indicateur vaut "0", l'indicateur représente qu'un groupe logique n'est pas assigné au groupe physique correspondant. La partie de détection de groupe physique libre 33 détecte un premier iième bit de "0" dans n bits qui vont depuis un bit de fin jusqu'à un nième bit dans le registre d'assignation de groupe physique 34 en réponse à une requête de recherche de groupe physique RQ1 qui est appliquée depuis la partie d'assignation de groupe physique 35. La partie de détection de groupe physique libre 33 inverse alors ce bit selon "1", applique i en tant que numéro de groupe physique détecté PDN sur la partie de conversion de numéro de groupe logique/physique 36 et applique un accusé de réception de fin d'assignation ACK1 sur la partie d'assignation de groupe physique 35. Lorsque l'ensemble des n bits sont à "1", ce traitement est réalisé après que n'importe lequel des n bits passe à "0". Le circuit de commande de décodage/affichage 28 de la figure 2 applique RQ2 sur la partie d'assignation de groupe physique 35 et L1N de DAT1 qui doit être décodé ensuite sur la partie de conversion de numéro de groupe logique/physique 36 en même temps. La partie d'assignation de groupe physique 35 a appliqué une requête de recherche de groupe physique RQ1 sur la partie de détection de groupe physique libre 33 avant que RQ2 ne soit délivré. Lorsque la partie d'assignation de groupe physique a reçu à la fois ACK1 et RQ2, la partie d'assignation de groupe physique applique un signal de commande d'assignation CNT1 sur la partie de conversion de numéro de groupe logique/physique 36 tout en appliquant dans le même temps un accusé de réception d'assignation de groupe physique ACK2 sur le circuit de commande de décodage/affichage 28 de la figure 2. Après émission en sortie du signal de commande d'assignation CNT1, la partie d'assignation de groupe physique 35 applique une requête de recherche de groupe physique RQ1 sur la partie de détection de groupe physique libre 33 avant de recevoir le RQ2 suivant dans le but de traiter le groupe logique suivant. La partie de conversion de numéro de groupe logique/physique 36 comprend des registres de cartographie MR1 à MR4. L'un des registres MR1 à MR4 est adressé à l'aide de L1N et le numéro de groupe physique PDN est contenu au niveau du registre adressé selon le cadencement du signal de commande d'assignation CNT1. En réponse à une requête provenant du circuit de commande de mémoire d'image 29 de la figure 2, la partie de conversion de numéro de groupe logique/physique 36 lit le contenu de MR1 à MR4 cycliquement selon cet ordre et applique ce contenu en tant que numéro de groupe physique P1 N sur le circuit de commande de mémoire d'image 29. Le circuit 29 calcule FW+P1N.BNK décrit ci-avant et le charge dans le compteur d'adresse 291. Le contenu ADR du compteur d'adresse 291 est incrémenté en réponse à l'horloge et DAT2A est stocké séquentiellement à l'adresse ADR. Le circuit de commande de décodage/affichage 28 de la figure 2 applique le numéro de groupe logique L2N qui doit être affiché ensuite sur la partie de conversion de numéro de groupe logique/physique 36 et sur la partie de libération de groupe physique 37. Dans la partie 36, l'un de MR1 à MR4 est adressé a l'aide d'un numéro de groupe logique lu L2N et la partie 36 applique son contenu en tant que numéro de groupe physique P2N sur le circuit de commande de mémoire d'image 29 de la figure 2. Le circuit 29 calcule ADR+P2N.BNK décrit ci-avant, le charge dans le compteur d'adresse 291 et commande la lecture dans la mémoire d'image 14A. Ainsi, les données vidéo d'affichage DAT5 sont lues séquentiellement dans la mémoire d'image 14A. Lorsqu'un circuit de détection de coïncidence (non représenté) dans la partie de libération de groupe physique 37 a détecté que le contenu ADR du compteur d'adresse 291 coïncide avec ADR+(P2N+1).BNK - 1, la partie 37 apprécie que la lecture de DAT4 pour un groupe est terminée et applique le numéro de groupe logique L3N qui vaut L2N maintenu au niveau de la partie 37 et le signal de commande de libération de groupe CNT2 sur la partie de conversion de numéro de groupe logique/physique 36 immédiatement avant le changement de L2N. En réponse à cela, la partie 36 adresse l'un de MR1 à MR4 à l'aide de L3N de telle sorte que son contenu X soit lu, remet à l'état initial un X-ième bit du registre d'assignation de groupe physique 34 et initialise le contenu X du registre adressé. La figure 6 est un diagramme temporel qui représente les opérations du circuit représenté sur la figure 3. (tO1) La requête de recherche de groupe physique RQ1 est appliquée sur la partie de détection de groupe physique libre 33. (t02) La partie 33 émet en sortie un numéro de groupe physique détecté PDN (= 0, le numéro de groupe physique détecté PDN exprimant que le groupe physique B vaut 1) exprimant le groupe physique A et le contenu du registre d'assignation de groupe physique 34 devient égal à "1000". (t03) Le circuit de commande de décodage/affichage 28 émet en sortie L1 N et RQ2. (t04) La partie d'assignation de groupe physique 35 applique respectivement le signal de commande d'assignation CNT1 et l'accusé de réception d'assignation de groupe physique ACK2 sur la partie de conversion de numéro de groupe logique/physique 36 et le circuit de commande de décodage/affichage 28. (tO5) Le numéro de groupe détecté PDN correspondant au groupe physique A est maintenu dans MR1. Les zones hachurées sur la figure 6 représentent les endroits o les contenus sont initialisés. Les instants suivants tl 1 à t15 sont les mêmes que les instants tO1 à tO5. (t17) L2N est appliqué sur la partie de conversion de numéro de groupe logique/physique 36 et sur la partie de libération de groupe physique 37 et P2N = O est émis en sortie depuis la partie de conversion de numéro de groupe logique/physique 36 et la lecture du contenu du groupe logique 1 à partir du groupe physique A est démarrée. (t21) La requête de recherche de groupe physique RQ1 est appliquée sur la partie de détection de groupe physique libre 33. (t23) Le circuit de commande de décodage/affichage 28 émet en sortie L1 N et RQ2. (t27) L2N est appliqué sur la partie de conversion de numéro de groupe logique/physique 36 et sur la partie de libération de groupe physique 37. (t26) La partie de conversion de numéro de groupe logique/physique 36 remet à zéro le bit de poids le plus fort du registre d'assignation de groupe physique 34 et le contenu de MR1 est remis à zéro. La partie de conversion de numéro de groupe logique/physique 36 émet en sortie P2N = i et la lecture du contenu du groupe logique 2 depuis le groupe physique B est démarrée. (t22) La partie de détection de groupe physique libre 33 émet en sortie le numéro de groupe physique détecté PDN exprimant le groupe physique A et le contenu du registre d'assignation de groupe physique 34 devient égal à " 1100". (t24) La partie d'assignation de groupe physique 35 applique respectivement le signal de commande d'assignation CNT1 et l'accusé de réception d'assignation de groupe physique ACK2 sur la partie de conversion de numéro de groupe logique/physique 36 et sur le circuit de commande de décodage/affichage 28. (t25) Le numéro de groupe physique détecté PDN = O correspondant au groupe physique A est contenu dans le registre de cartographie MR3. Les instants suivants t31 à t37 sont similaires à ceux décrits ci-avant et par conséquent, ils ne sont pas décrits. Selon le second mode de réalisation, puisque l'image B est traitée comme décrit ci-avant, il est possible de réduire la capacité de stockage de la mémoire d'image 14A au moyen d'une division selon les groupes. Puis une reproduction lente est décrite. En réponse à SRQ appliqué sur le circuit de commande de décodage/affichage 28 de la figure 2, le décodage et l'affichage sont commandés de telle sorte qu'une vitesse de reproduction devienne 1/N fois plus lente que la vitesse normale, sur la base de la vitesse de reproduction 1/N qui est établie. Dans le cas d'une image I et d'une image P, chaque trame d'une image mobile peut être lue de manière répétée N fois dans la mémoire d'image 14A de la même manière que dans l'art antérieur. Dans ce cas, une valeur moyenne d'un débit de transfert de données depuis la mémoire tampon 26 jusqu'au circuit de décodeur 27 vaut 1/N fois celle pour la reproduction normale. Dans le cas d'une image B, lorsque la lecture de données vidéo décodées dans un groupe logique est terminée comme décrit ci-avant, puisque les données subissent un sur-stockage de la part de données vidéo dans le groupe logique suivant, chaque trame d'une image mobile est lue de façon répétée N fois dans la mémoire tampon 26. Dans ce cas, en combinant la répétition pendant N fois et la vitesse de reproduction de l/N, une valeur moyenne du débit de transfert de données depuis la mémoire tampon 26 sur le circuit de décodeur 27 devient égale à celle pour la reproduction normale. La figure 7(A) représente l'ordre des images décodées d'une image B dans le mode reproduction lente à 1/2. Les images de trame 50 à 53 sont décodées selon cet ordre. Les images de trame 50 à 53 sont de la même image. Les images 50 et 51 sont de la même trame supérieure TF tandis que les images 52 et 53 sont de la même trame inférieure BF. Par retour à la figure 2, chaque fois qu'un en-tête d'image C12 de l'image B est appliqué sur le circuit de commande de décodage/affichage 28 depuis le circuit de décodeur 27, le circuit de commande de décodage/affichage 28 applique une commande de début de décodage et BR sur le circuit de commande de mémoire tampon 25 et BR est chargé dans le compteur d'adresse 251. En relation avec l'application de BR sur le circuit de commande de mémoire tampon 25, la même valeur est répétée deux fois pour chaque trame prise parmi la trame supérieure TF et la trame inférieure BF de la même image de telle sorte que BR1, BR1, BR2, BR2 sont appliqués selon cet ordre comme représenté sur la figure 7(A). DAT0 d'une trame supérieure TF de la même image est appliqué deux fois sur le circuit de décodeur 27 depuis la mémoire tampon 26 et DAT0 d'une trame inférieure BF de la même image est appliqué deux fois sur le circuit de décodeur 27 depuis la mémoire tampon 26. Dans le cas d'une structure d'images, une trame est lue en sautant une ligne sur deux tout en lisant les lignes dans la mémoire tampon 26 de telle sorte que le même traitement que celui pour une structure de trames soit réalisé. En relation avec l'image B, une commande de décodage DRQ incluant les types de codage d'image produits depuis le circuit de commande de décodage/affichage 28 sur le circuit de décodeur 27 et des données de commande appliquées depuis le circuit 28 sur le circuit de commande de mémoire d'image 29 et sur le circuit de gestion de groupe 30 sont répétées deux fois conformément à la répétition des données de commande sur le circuit de commande de mémoire tampon 25 depuis le circuit de commande de décodage/affichage 28 deux fois comme décrit ci- avant et ainsi, I'ordre des images affichées est le même que l'ordre des images décodées. Sur la figure 7(C), les lignes de balayage représentées en tant que lignes en trait plein sont d'une image de trame supérieure TFP sur un écran d'affichage tandis que les lignes de balayage représentées par des lignes en pointillés sont d'une image de trame inférieure BFP sur l'écran d'affichage. Lorsque DAT5 est d'une image de trame supérieure 51 de la figure 7(A), le circuit de commande de décodage/affichage 28 applique sur le circuit d'affichage 115 des données de commande qui ont pour effet de provoquer l'affichage de la trame supérieure TF en tant que trame inférieure. Lorsque DAT5 est de l'image inférieure 52, le circuit de commande de décodage/affichage 28 applique sur le circuit d'affichage 115 des données de commande qui ont pour effet de provoquer l'affichage de la trame inférieure BF en tant que trame supérieure. Ceci réalise une pseudo-image en utilisant les données d'une image de trame indépendamment des types d'image. La figure 7(B) représente l'ordre des images décodées d'une image B dans le mode reproduction lente de 1/3. Les images de trame 60 à 65 sont décodées selon cet ordre. Les images de trame 60 à 65 sont de la même image. Les images 60 à 62 sont de la même trame supérieure TF tandis que les images 63 à 65 sont de la même trame inférieure BF. Des données de commande émises en sortie depuis le circuit de commande de décodage/affichage 28 qui sont répétées deux fois dans le cas décrit ci- avant sont répétées trois fois. Dans le cas d'une structure d'image, les images de trame 62 et 63 peuvent être décodées en tant qu'une seule image. Le mode reproduction lente de 1/4 ou d'une vitesse plus lente est atteint d'une manière similaire. Les opérations pour la reproduction de pause en réponse à PRQ sont les mêmes que celles lors de la reproduction lente à une vitesse de 1/co. A l'aide du second mode de réalisation, même lorsque la capacité de stockage de la mémoire d'image 14A est réduite au-dessous de trois images au moyen de la structure de groupes, en réalisant les opérations décrites ci-avant, il est possible de réaliser une reproduction lente et une reproduction de pause. Troisième mode de réalisation La figure 8(A) représente une structure schématique d'un décodeur d'image mobile selon un troisième mode de réalisation de la présente invention. Les figures 9 et 10 sont des diagrammes temporels qui représentent dans les grandes lignes des opérations du décodeur d'image mobile. La figure 9 représente un cas d'un mode reproduction de vitesse X1 tandis que la figure 10 représente un cas d'un mode reproduction à vitesse X2. Le circuit de commande de mémoire tampon 25 accède à la mémoire tampon 26 comme décrit préalablement. En réponse à un signal de début de décodage DS provenant du circuit de commande système 70, le circuit de commande de mémoire tampon 25 démarre la lecture d'une image de données vidéo codées DAT0 dans la mémoire tampon 26. Sur le circuit de commande système 70, le type de codage d'image PCT, le signal de synchronisation verticale de décodage DSYNC et le moded'alimentation MOD sont appliqués. DSYNC est généré dans le décodeur d'image mobile sur la base d'une horloge. MOD est un signal qui est généré lorsqu'un opérateur commute les modes d'alimentation. Le type de codage d'image PCT est appliqué sur un circuit de décodeur 27A également. Le circuit de décodeur 27A comprend le circuit de décodeur 27 et le circuit de commande de mémoire d'image 29 de la figure 2. Le circuit de commande système 70 applique sur le circuit de décodeur 27A DS, le signal de début de lecture d'image d'affichage PS, I'adresse de début d'écriture d'image décodée FW, I'adresse de début de lecture d'image de référence FR, I'adresse de début de lecture d'image d'affichage ADR, DSYNC et le signal de synchronisation verticale d'affichage ESYNC. Le circuit de décodeur 27A démarre le décodage d'une image de DAT0 en réponse à DS. Lorsque le type de codage d'image PCT représente une image 1, le circuit de décodeur 27A stocke une image décodée dans la mémoire d'image 14 en partant de FW. Lorsque le type de codage d'image PCT représente une image P ou une image B, le circuit de décodeur 27A lit les données vidéo de référence DAT4 dans la mémoire d'image 14 en partant d'une adresse FR afin de générer des données vidéo de prédiction. La somme des données vidéo de prédiction et des données d'erreur comme obtenu en décodant DAT0 est stockée en tant que données vidéo décodées DAT2 dans la mémoire d'image 14 en partant de FW. En outre, le circuit de décodeur 27A lit une image de données vidéo d'affichage DAT5 dans la mémoire d'image 14 en partant de l'adresse ADR en réponse à ESYNC. La zone de stockage de la mémoire d'image 14 est divisée en trois parties de la même dimension. Les trois parties sont appelées sections 1 à 3. Le circuit de commande système 70 comprend une partie de gestion d'adresse de section 70a telle que celle représentée sur la figure 8(B). Dans la partie 70a, les adresses de début de section ADR1 à ADR3 pour les sections 1 à 3 de la mémoire d'image 14 sont stockées respectivement dans des registres 81 à 83. L'une des adresses de début des sections ADR1 à ADR3 est sélectionnée par le sélecteur 84 conformément à un signal de commande de sélection provenant du circuit de commande de bascule 85 et est appliquée sur une entrée de données d'un registre 91. L'adresse de début de section produite est maintenue dans le registre 91 selon le cadencement de DS en tant qu'adresse FW de la mémoire d'image 14. Une sortie de données du registre 91 est connectée à une entrée de données du registre 92. L'adresse FW est maintenue dans le registre 92 en tant qu'adresse FR de la mémoire d'image 14 selon le cadencement du signal de début de lecture d'image de référence RS. Une sortie de données du registre 92 est connectée à une entrée de données du registre 93. Au cadencement de PS, l'adresse FR est maintenue dans le registre 93 en tant qu'adresse ADR de la mémoire d'image 14. DS, RS et PS sont générés par le circuit de commande de verrouillage 85 sur la base de DSYNC, PCT et MOD. Comme représenté sur les figures 9 et 10, un cycle d'impulsion de DSYNC est égal à un cycle de trame. Lorsque MOD est un mode reproduction à vitesse Xl, les impulsions de DS sont générées sur la base d'impulsions de numéros impairs (c'est-à-dire des impulsions qui correspondent à des trames inférieures) de DSYNC et le cycle d'impulsion est égal à un cycle d'image. Lorsque MOD est un mode reproduction à vitesse X2, les impulsions de DS sont générées sur la base de toutes les impulsions de DSYNC et le cycle d'impulsion est égal à un cycle de trame. Un cycle d'impulsion de RS est fondamentalement le même que celui de DS mais lorsque le type de codage d'image PCT représente une image 1, I'impulsion correspondant à l'image I est omise de RS. PS est généré sur la base des impulsions de numéros pairs de DSYNC après la seconde impulsion de DSYNC et correspond à ce qui est obtenu en réalisant une division en fréquence d'un facteur de 2 sur DSYNC et en le retardant. ESYNC est un signal qui est obtenu en doublant le cycle de DSYNC et en le retardant. Comme il ressort clairement de FW représenté sur les figures 9 et , lorsque l'image B n'existe pas, les registres 81 à 83 sont sélectionnés cycliquement selon cet ordre par le sélecteur 84. Lorsque l'image B existe, les registres 81 à 83 sont sélectionnés par le sélecteur 84 en considération du réordonnancement de l'image B. Puis les opérations du décodeur d'image mobile structuré comme décrit ci-avant sont expliquées. Tout d'abord, par report à la figure 9, un cas pour lequel MOD est un mode reproduction à vitesse Xl est décrit. Le registre 81 est sélectionné par le sélecteur 84. (tO) L'adresse de début ADR1 de la section 1 est maintenue dans le registre 91 selon le cadencement d'une impulsion DS et est appliquée en tant que FW sur le circuit de décodeur 87. Puisqu'une image est une image I, les impulsions de RS ne sont pas générées. Puis le sélecteur 84 sélectionne le registre 82. DAT0 d'une image 110 est lu dans la mémoire tampon 26 en partant de l'adresse FW. Le circuit de décodeur 27A décode DAT0 et DAT0 décodé est stocké en tant que DAT2 dans la section 1 de la mémoire d'image 14 en partant de l'adresse FW. (tl) Puisque DAT0 est d'une image P, les impulsions de RS sont générées. La sortie FW = ADR1 provenant du registre 91 est maintenue dans le registre 92 selon le cadencement d'une impulsion de RS et le contenu du registre 92 est appliqué en tant que FR sur le circuit de décodeur 27A. Puis l'adresse de début ADR2 de la section 2 est maintenue dans le registre 91 selon le cadencement d'une impulsion de DS et l'adresse de début ADR2 est appliquée en tant que FW sur le circuit de décodeur 27A. Puis le sélecteur 24 sélectionne le registre 23. Les données codées DAT0 de l'image P P1 sont lues dans la mémoire tampon 26. Tandis que le circuit de décodeur 27A décode DAT0 pour générer des données d'erreur de prédiction, DAT4 de l'image 110 est lu à partir de la section 1 de la mémoire d'image 14 en partant de l'adresse FR pour générer des données vidéo de prédiction. Les données d'erreur de prédiction sont additionnées aux données vidéo de prédiction pour générer DAT2 et DAT2 est stocké dans la section 2 de la mémoire d'image 14 en partant de l'adresse FW. (tl.5) Au cadencement d'une impulsion de PS, le contenu FR = ADR1 du registre 92 est stocké dans le registre 93. Le circuit de décodeur 27A lit des données DAT5 de l'image I 10 dans la section 1 de la mémoire d'image 14 en tant que données d'affichage en partant de l'adresse ADR. (t2) Au cadencement d'une impulsion de RS, la sortie FW = ADR2 provenant du registre 91 est maintenue dans le registre 92. Le contenu du registre 92 est appliqué sur le circuit de décodeur 27A en tant que FR. Puis l'adresse de début ADR3 de la section 3 est maintenue dans le registre 91 au cadencement d'une impulsion de DS et l'adresse de début ADR3 est appliquée en tant que FW sur le circuit de décodeur 27A. Puis le sélecteur 84 sélectionne le registre 81. Les données codées DAT0 de l'image P P2 sont lues dans la mémoire tampon 26. Tandis que le circuit de décodeur 27A décode DAT0 pour générer des données d'erreur de prédiction, des données DAT4 de l'image P P1 sont lues dans la section 2 de la mémoire d'image 14 en tant que données de référence en partant de l'adresse FR pour générer des données vidéo de prédiction. Les données d'erreur de prédiction sont additionnées aux données vidéo de prédiction pour générer DAT2 et DAT2 est stocké dans la section 3 de la mémoire d'image 14 en partant de l'adresse FW. (t2.5) Au cadencement d'une impulsion de PS, le contenu FR = ADR2 du registre 92 est stocké dans le registre 93. Le circuit de décodeur 27A lit les données DAT5 de P1 dans la section 2 de la mémoire d'image 14 en tant que données d'affichage en partant de l'adresse ADR. Suite à cela, un traitement similaire à ce qui précède est réalisé et ainsi, des données vidéo sont décodées et des données d'affichage sont émises en sortie dans un mode reproduction à vitesse X1. Maintenant, par report à la figure 10, un cas pour lequel MOD est un mode reproduction à vitesse X2 est décrit. Sur la figure 10, MOD est un mode reproduction à vitesse X1 jusqu'à l'instant t2. Lorsqu'un opérateur commute les modes, MOD est commuté selon un mode reproduction à vitesse X2 à l'instant t2. Les mêmes opérations que celles représentées sur la figure 9 sont réalisées jusqu'à l'instant t2. (t2.5) Le traitement à l'instant t2.5 de la figure 9 et le traitement à l'instant t3 de la figure 9 sont réalisés. C'est-à-dire qu'au cadencement d'une impulsion de RS, la sortie FW = ADR3 provenant du registre 91 est maintenue dans le registre 92. Le contenu du registre 92 est appliqué sur le circuit de décodeur 27A en tant que FR. Puis l'adresse de début ADR1 de la section 1 est maintenue dans le registre 91 au cadencement d'une impulsion DS et l'adresse de début ADR1 est appliquée en tant que FW sur le circuit de décodeur 27A. Puis le sélecteur 84 sélectionne le registre 82. Les données codées DAT0 de I'image P P3 sont lues dans la mémoire tampon 26. Tandis que le circuit de décodeur 27A décode DAT0 afin de générer des données d'erreur de prédiction, les données DAT4 de l'image P P2 sont lues dans la section 3 de la mémoire d'image 14 en tant que données de référence en partant de l'adresse FR afin de générer des données vidéo de prédiction. Les données d'erreur de prédiction sont additionnées aux données vidéo de prédiction pour générer DAT2 et DAT2 est stocké dans la section 1 de la mémoire d'image 14 en partant de l'adresse FW. Au cadencement d'une impulsion de PS, le contenu FR = ADR3 du registre 92 est maintenu dans le registre 93. Le circuit de décodeur 27A lit les données DAT5 de l'image P P2 dans la section 3 de la mémoire d'image 14 en tant que données d'affichage en partant de l'adresse DAPA. (t3) Un traitement similaire au traitement à l'instant t2 est réalisé. C'est-à-dire qu'au cadencement d'une impulsion de RS, la sortie FW = ADR1 provenant du registre 91 est maintenue dans le registre 92. La sortie FW = ADR1 est appliquée sur le circuit de décodeur 27A en tant que FR. Puis l'adresse de début ADR2 de la section 2 est maintenue dans le registre 91 au cadencement d'une impulsion de DS et l'adresse de début ADR2 est appliquée en tant que FW sur le circuit de décodeur 27A. Puis le sélecteur 84 sélectionne le registre 83. Les données codées DAT0 de l'image P P4 sont lues dans la mémoire tampon 26. Tandis que le circuit de décodeur 27A décode DAT0 pour générer des données d'erreur de prédiction, les données DAT4 de l'image P P3 sont lues dans la section 1 de la mémoire d'image 14 en tant que données de référence en partant de l'adresse FR afin de générer des données vidéo de prédiction. Les données d'erreur de prédiction sont additionnées aux données vidéo de prédiction pour générer DAT2 et DAT2 est stocké dans la section 2 de la mémoire d'image 14 en partant de l'adresse FW. Suite à cela, un traitement similaire à ce qui précède est réalisé et ainsi, I'image est décodée à la vitesse qui est égale à deux fois celle du mode reproduction à vitesse X1 et une image d'affichage est émise en sortie toutes les deux images. Selon le troisième mode de réalisation, en utilisant une partie de gestion d'adresse de section 70a telle que celle représentée sur la figure 8(B), DAT2 est stocké dans la mémoire d'image 14 et DAT4 et DAT5 sont lus dans la mémoire d'image 14 et par conséquent, même lorsque l'image B n'existe pas, il est possible de reproduire une image dans le mode reproduction à vitesse X2. Bien que ce qui précède ait décrit un cas dans lequel des données codées de l'image B n'existent pas, même lorsque les données codées de l'image B sont incluses, il est possible d'émettre en sortie des données vidéo d'affichage à une vitesse X2 d'une manière similaire. Quatrième mode de réalisation La figure 11 qui correspond à la figure 20(A) représente une structure d'une partie du décodeur système 110A selon un quatrième mode de réalisation de la présente invention. De la même façon que sur la figure 20(A), une impulsion d'horloge CLK et une horloge de temps système STC sont générées par un circuit de boucle à verrouillage de phase (PLL) qui comprend un circuit de soustracteur 131, un convertisseur numérique-analogique (N-A) 133, un filtre passe-bas 134, un oscillateur commandé en tension 135 et un compteur 132. CLK est appliquée sur une entrée d'horloge d'un compteur N- aire 1391 et est comptée et un comptage est appliqué sur des décodeurs 1392 et 1393. En détectant que le comptage atteint une valeur prédéterminée, les décodeurs 1392 et 1393 génèrent respectivement des impulsions constituées par une impulsion de synchronisation USYNC et par une impulsion de synchronisation verticale VSYNC. Les cycles des impulsions de synchronisation USYNC et VSYNC sont chacun égaux à un cycle de trame. VSYNC est égal à ce qui est obtenu en retardant USYNC de b, ce qui est représenté sur la figure 12. L'impulsion de synchronisation USYNC est appliquée sur un diviseur de fréquence 1/2 et sur un circuit de détection de front avant 394 pour diviser la fréquence de USYNC par 2 et pour détecter un front croissant d'une impulsion à partir de son diviseur, ce qui rend l'impulsion de début de lecture ESYNC comme représenté sur la figure 12. ESYNC est applique sur le décodeur vidéo 113 de la figure 19. CLK est appliquée sur une entrée d'horloge du compteur 140 également et est comptée. Un comptage est appliqué sur un comparateur 38 en tant que STCA. Le comparateur 38 compare STCA à PTS qui est appliqué depuis le registre de table PTS/ADR 136 et émet en sortie une impulsion de coïncidence EQ lorsque les deux coïncident l'un avec l'autre. STCA est utilisé pour traiter des données vidéo. Puisque le repère de temps de décodage DTS peut ne pas toujours exister conformément au standard MPEG-2, l'impulsion de début de lecture DSYNC présentant une différence de phase prédéterminée par rapport a ESYNC est générée. PTS et SCR sont appliqués sur le sélecteur 141 et l'un des deux est sélectionné et appliqué sur une entrée de données d'un compteur 140. CLK, SCR, ESYNC et EQ sont appliqués sur le circuit de commande 137A. Sur la base de ces signaux, le circuit de commande 137A commande le compteur 132, le registre de table PTS/ADR 136, le compteur 140 et le sélecteur 141, comme décrit ci-après. Le sélecteur 141 est commuté initialement sur le côté de SCR. Lors de la détection du premier SCR, le circuit de commande 137A active un signal de charge qui est appliqué sur les compteurs 132 et 140 afin de charger SCR dans les compteurs 132 et 140. Ceci a pour effet que le circuit de soustracteur 131 émet en sortie 0 et que la fréquence de CLK devient une valeur de roue libre du VCO 135. En outre, pendant t 12, o t est le temps réel, STC = STCT est satisfait. Immédiatement après le chargement décrit ci-avant, le circuit de commande 137A a pour effet que le sélecteur 141 sélectionne PTS. Lors de la réception d'une impulsion EQ, le circuit de commande 137A démarre le comptage de l'impulsion CLK jusqu'à la réception de l'impulsion ESYNC suivante afin de mesurer le temps d'erreur A qui est représenté sur la figure 12. Si A et (T- A) sont tous deux supérieurs à une valeur prédéterminée o T est un cycle d'image, le circuit de commande 137A active le signal de charge sur le compteur 140 au cadencement de l'impulsion ESYNC afin de charger PTS dans le compteur 140. Sur la figure 12, PTS = PTS0 de l'image PIC0 est chargé dans le compteur 140 à t = tO et la valeur de STCA est décalée par rapport a la valeur de STC. Le circuit de commande 137A force ensuite le registre de table PTS/ADR 136 à lire PTS et l'adresse de début ADR d'une image à afficher ensuite. Sur la figure 12, à t = tl, PTS = PTS1 et la lecture de l'image PIC1 à partir de la mémoire d'image est démarrée et à t = t2, PTS = PTS2 et la lecture de l'image PIC2 dans la mémoire d'image est démarrée. Selon le quatrième mode de réalisation, même si la capacité de stockage d'une mémoire d'image est réduite au-dessous de trois images (mais qu'elle est supérieure à deux images) comme c'est le cas sur la figure 2 et qu'ainsi le temps de début de la lecture de VDAT5 dans la mémoire d'image est décalé par rapport à STC = PTS, le temps qui va de ESYNC à VSYNC devient approximativement égal à une valeur optimum 5. En tant que résultat, il est possible de réduire la capacité de stockage de la mémoire d'image. Il est à noter que ô peut être égal à 0. Bien qu'il soit nécessaire d'augmenter la capacité de stockage de la mémoire tampon 26 du fait du retard au niveau de la lecture des données vidéo codées DAT0 dans la mémoire tampon 26, ceci aboutit à un décalage de STCA par rapport à STC. Cependant, puisque des données fortement comprimées sont stockées dans la mémoire tampon 26, l'augmentation de la capacité de stockage de la mémoire tampon 26 est très faible par comparaison avec la diminution de la capacité de stockage de la mémoire d'image 14 au-dessous de trois images. Cinquième mode de réalisation La figure 13 qui correspond à la figure 11 représente une structure d'une partie d'un décodeur système 110B selon un cinquième mode de réalisation de la présente invention. Dans le décodeur système 110 B, en lieu et place du circuit PLL qui comprend le circuit de soustracteur 131, le convertisseur N-A 133, le filtre passe-bas 134, l'oscillateur commandé en tension 135 et le compteur 132, un générateur d'horloge en roue libre 142 est utilisé, ce qui aboutit au fait que la structure du décodeur système 110 B est simplifiée et qu'un cycle de CLK davantage précis que dans le cas d'une commande de retour est assuré. Le circuit de commande 137B n'a pas à générer le signal de charge qui doit être appliqué sur le compteur 132 de la figure 11 et par conséquent, il présente une structure plus simple que celle du circuit de commande 137A. En outre, EQ qui est émis en sortie depuis le comparateur 38 est utilisé en tant que ESYNC, ce qui aboutit à 6 = O sur la figure 12. Le décodeur système 110B est par ailleurs le même que le décodeur système 11 OA de la figure 11. Sixième mode de réalisation La figure 14 qui correspond à la figure 13 représente une structure d'une partie d'un décodeur système 110C selon un sixième mode de réalisation de la présente invention. Le temps 6 sur la figure 12 est inférieur à 1 milliseconde et il dépend de la structure ou de la vitesse de traitement du circuit d'affichage 115 de la figure 20 et 6 peut être ignoré en fonction de cette vitesse. Par conséquent, dans le décodeur système 110C, le décodeur 1392 de la figure 13 est omis et VSYNC est utilisée en tant qu'impulsion de synchronisation USYNC de la figure 13. En outre, un bit dans la sortie de données du compteur 140, par exemple le bit de poids le plus fort, est appliqué sur un compteur N-aire 1391A en tant qu'horloge j pour rendre le nombre de bits du compteur N- aire 1391A inférieur à celui du compteur N-aire 1391 de la figure 13. En outre, un sélecteur 141 de la figure 13 est omis et PTS est directement appliqué sur l'entrée de données du compteur 140. Puisque le circuit de commande 137C ne dispose pas du sélecteur de commande 141, le circuit de commande 137C présente une structure plus simple que celle du circuit de commande 137B de la figure 13. Le circuit de commande 137C démarre le comptage de l'impulsion CLK à partir de l'impulsion EQ jusqu'à l'impulsion ESYNC de même que sur la figure 11. Si A et (T - A) sont tous deux supérieurs à une valeur prédéterminée, le circuit de commande 137C active le signal de charge sur le compteur 140 au cadencement de l'impulsion ESYNC afin de faire en sorte que le compteur 140 charge PTS. Le circuit de commande 137C force ensuite le registre de table PTS/ADR 136 à lire PTS et l'adresse de début ADR d'une image à afficher ensuite. Bien que des modes de réalisation préférés de la présente invention aient été décrits, il est bien entendu que l'invention n'est pas limitée à ces cas et que diverses variantes et modifications peuvent être apportées sans que l'on s'écarte de l'esprit et du cadre de l'invention. Par exemple, en relation avec les premier et second modes de réalisation, les groupes physiques pour l'image B peuvent être préservés dans une région prédéterminée à l'intérieur de la mémoire d'image 14A. Afin de gérer les groupes physiques pour une trame supérieure et une trame inférieure séparément, la capacité de stockage d'un groupe physique doit être un multiple impair de la moitié de la ligne de macroblocs. La mémoire d'image 14A et la mémoire tampon 26 peuvent être des régions qui sont divisées par logiciel dans une mémoire. En outre, le circuit de commande de mémoire tampon 25 et le circuit de commande de mémoire d'image 29 peuvent être formés en tant qu'un seul bloc et ainsi, des compteurs d'adresse 251 et 291 peuvent être intégrés selon un seul compteur. Encore en outre, un autre circuit de conversion de réduction d'image peut être utilisé en lieu et place du circuit de conversion en boîte aux lettres 20. En relation avec le troisième mode de réalisation, lorsque MOD est par exemple un mode reproduction à vitesse X2, le circuit de commande système 70 peut appliquer un signal de saut sur le circuit de décodeur 27A dans l'état dans lequel le circuit de décodeur 27A fonctionne deux fois plus rapidement et des données vidéo d'affichage sont lues dans la mémoire d'image 14 en sautant une image sur deux en réponse à ce signal de saut. Dans ce cas, le circuit de commande 12 peut réaliser une commande deux fois plus rapidement pour forcer le circuit de décodeur 27 à fonctionner deux fois plus rapidement. En outre, les numéros de groupe doivent être utilisés en lieu et place des adresses de début de groupe ADR1 à ADR3 et les numéros de groupe peuvent être convertis selon des adresses de début de groupe. Les adresses de début de groupe ADR1 à ADR3 ou les numéros de groupe peuvent être émis en sortie au moyen d'un câblage qui se voit appliquer un potentiel de source d'alimentation et un potentiel de masse, sans utiliser les registres 21 à 23. En outre, le mode reproduction à vitesse X2 peut être réalisé au moyen du procédé de l'art antérieur lorsqu'une image B est incluse et lorsqu'une image B n'est pas incluse, le mode reproduction à vitesse X2 peut être réalisé au moyen du procédé selon la présente invention. En relation avec les quatrième à sixième modes de réalisation, sans stocker l'adresse de début de lecture ADR dans le registre de table PTS/ADR 136, l'adresse du registre dans lequel PTS est stocké dans le registre de table PTS/ADR 136 peut être corrélée avec l'adresse de début de lecture ADR ou l'adresse de début de lecture ADR peut être stockée dans une autre partie, par exemple une partie de la mémoire d'image 14 en correspondance avec l'ordre selon lequel PTS est stocké dans le registre de table PTS/ADR 136. REVENDICATIONS 1. Appareil de traitement de données d'image, caractérisé en ce qu'il comprend: une mémoire (14A); un circuit de commande de mémoire et de générateur d'image prédite (15A) pour forcer ladite mémoire à stocker temporairement des données d'image décodées, pour générer des données d'image prédites par référence auxdites données d'image décodées dans ladite mémoire et pour lire lesdites données d'image décodées dans ladite mémoire selon l'ordre des images originales avant le codage; un circuit de conversion de réduction (20) pour convertir lesdites données d'image décodées de telle sorte qu'une image soit réduite bloc par bloc; et un circuit de commutation (21, 23) pour sélectionner s'il convient de faire passer lesdites données d'image décodées au travers dudit circuit de conversion de réduction avant de stocker lesdites données d'image décodées dans ladite mémoire et pour sélectionner s'il convient de faire passer lesdites données d'image décodées au travers dudit circuit de conversion de réduction après que lesdites données d'image décodées ont été lues dans ladite mémoire; dans lequel ledit circuit de commande de mémoire et de générateur d'image prédite (15A) commande ledit circuit de commutation selon que lesdites données d'image décodées sont stockées dans ladite mémoire ou lues dans ladite mémoire, et selon qu'un mode affichage est un mode réduction ou lesdites données d'image décodées sont des données d'image de non référence. 2. Appareil de traitement de données d'image selon la revendication 1, caractérisé en ce que ledit circuit de commande de mémoire et de générateur d'image prédite (15A), pendant le stockage desdites données d'image décodées dans ladite mémoire, commande ledit circuit de commutation (21, 23) de telle sorte que lesdites données d'image décodées soient stockées dans ladite mémoire (14A) par l'intermédiaire dudit circuit de conversion de réduction (20) pour réduire dans un premier cas dans lequel ledit mode affichage est ledit mode réduction et lesdites données d'image décodées sont des données d'image de non référence et dans un autre cas à l'exception dudit premier cas, ledit circuit de commande commande ledit circuit de commutation (21, 23) de telle sorte que lesdites données d'image décodées soient stockées dans ladite mémoire sans passer par ledit circuit de conversion de réduction (20); et pendant la lecture desdites données d'image décodées dans ladite mémoire (14A), commande ledit circuit de commutation (21, 23) de telle sorte que lesdites données d'image décodées lues dans ladite mémoire (14A) ne passent pas par ledit circuit de conversion de réduction (20) dans ledit premier cas ou dans un second cas dans lequel ledit mode affichage n'est pas ledit mode réduction et dans les autres cas à l'exception dudit premier cas et dudit second cas, ledit circuit de commande commande ledit circuit de commutation (21, 23) de telle sorte que lesdites données d'image décodées lues dans ladite mémoire passent par ledit circuit de conversion de réduction (20) pour la réduction. 3. Appareil de traitement de données d'image caractérisé en ce qu'il comprend: une mémoire (14A); un circuit de conversion de réduction (20) pour convertir lesdites données d'image décodées de telle sorte qu'une image soit réduite bloc par bloc; un circuit de commutation (21, 23) pour sélectionner s'il convient de faire passer lesdites données d'image décodées au travers dudit circuit de conversion de réduction avant le stockage desdites données d'image dans ladite mémoire et pour sélectionner s'il convient de faire passer lesdites données d'image au travers dudit circuit de conversion de réduction après que lesdites données d'image ont été lues dans ladite mémoire; et un circuit de commande (15A) pour commander ledit circuit de commutation (21, 23) conformément à si lesdites données d'image sont stockées dans ladite mémoire ou lues dans ladite mémoire, si un mode affichage est un mode réduction et si lesdites données d'image décodées sont d'une image de non référence. 4. Procédé de traitement de données d'image pour décoder des données d'image codées afin d'obtenir des données d'image décodées à I'aide d'une mémoire pour stocker temporairement une image décodée desdites données d'image décodées et à l'aide d'un circuit de conversion de réduction pour réduire une dimension de ladite image décodée, ledit procédé étant caractérisé en ce qu'il comprend les étapes de: pendant le stockage desdites données d'image décodées dans ladite mémoire, stockage desdites données d'image décodées dans ladite mémoire par l'intermédiaire dudit circuit de conversion de réduction pour réduire dans un premier cas o un mode affichage est un mode réduction et lesdites données d'image décodées sont d'une image de non référence, et quand on n'est pas dans ledit premier cas, stockage desdites données d'image décodées dans ladite mémoire sans faire passer lesdites données d'image décodées par ledit circuit de conversion de réduction; et pendant la lecture desdites données d'image décodées dans ladite mémoire pour l'affichage, lecture desdites données d'image décodées dans ladite mémoire sans faire passer lesdites données d'image décodées par ledit circuit de conversion de réduction dans ledit premier cas ou dans un second cas dans lequel ledit mode affichage n'est pas ledit mode réduction et lorsque l'on n'est ni dans ledit premier cas, ni dans ledit second cas, lecture desdites données d'image décodées dans ladite mémoire par l'intermédiaire dudit circuit de conversion de réduction pour la réduction.