FR 2762943 A1 19981106 FR 9803593 A 19980324 DISPOSITIF DE DESENTRELACEMENT CONVOLUTIONNEL POUR APPAREIL DE COMMUNICATION NUMERIOUE La présente invention concerne un dispositif de désentrelacement convolutionnel pour un appareil de communication numérique, et en particulier, un dispositif de désentrelacement convolutionnel amélioré pour un appareil de communication numérique capable de mettre en oeuvre un dispositif de désentrelacement utilisant un minimum d'espace mémoire et un simple circuit de désignation d'adresse. Généralement, I'entrelacement sert à disperser la séquence des octets de données dans un terminal de transmission de façon à éviter des erreurs en série (erreurs en rafale) des données transmises, et au niveau du terminal de réception, la séquence des données mélangées doit être corrigée. Notamment, le dispositif d'entrelacement effectue l'opération décrite ci-dessus. De façon plus détaillée, le dispositif de désentrelacement présente la structure inverse du dispositif d'entrelacement. La figure 1 est une vue montrant la structure d'un dispositif de désentrelacement d'un type standard (3A 8VSB conventionnel. Comme montré sur cette figure, les données entrées dans une première rangée sont sorties après un retard ou une temporisation de (B-l)xM périodes d'horloge, et les données de la deuxième rangée sont sorties après une temporisation de (B-2)xM périodes d'horloge, et les données de la rangée B sont sorties sans la temporisation. Ici, B désigne la profondeur d'entrelacement, M désigne le besoin minimal en mémoire parmi les mémoires constituant la profondeur d'entrelacement, B et M désignant les entiers positifs et le facteur pour déterminer le niveau d'entrelacement. L'entrelacement convolutionnel est facilement mis en oeuvre à l'aide d'un registre à décalage. Cependant, le procédé décrit ci-dessus nécessite une structure matérielle supplémentaire. Dans ce but, on utilise généralement de la MEV (mémoire vive ou "RAM"). Lors de la conception du dispositif de désentrelacement, la taille de la MEV et le procédé de génération d'adresses sont des facteurs importants. Chaque élément de retard ou de temporisation du dispositif d'entrelacement convolutionnel présente fondamentalement une structure PEPS (premier entré, premier sorti ou "FIFO"). Lors de la mise en oeuvre de celle-ci à l'aide de la mémoire, un point de lecture et un point d'écriture sont nécessaires. Ces éléments doivent être séparés l'un de l'autre pendant la durée nécessaire pour la période de temporisation. Conformément à la relation mutuelle entre le point de lecture et le point d'écriture, comme le montre la figure 2, le point de lecture suit le point d'écriture. Quand les données suivantes sont entrées, la valeur du point est incrémentée de 1, de sorte que quand les données sont entrées à concurrence de la période de temporisation, le point de lecture indique les données qui ont été stockées en premier. La structure PEPS fonctionne comme un tampon circulaire, et quand elle est appliquée à la mémoire, puisque le point de lecture occupe un espace mémoire, chaque tampon circulaire nécessite au moins un espace mémoire supplémentaire par rapport à la période de temporisation nécessaire. Comme le montre la figure 3, le dispositif de désentrelacement convolutionnel est mis en oeuvre en appliquant chaque structure PEPS à un tampon circulaire correspondant, respectivement. Par exemple, si B=4, M=2, quatre tampons circulaires sont nécessaires, et puisqu'un espace mémoire supplémentaire est nécessaire par rapport à la période de temporisation nécessaire pour chaque tampon, 1 6(=(B- I )N/2+B) cellules de mémoire sont utilisées. De plus, de façon à mettre en oeuvre le tampon circulaire, le calcul doit être effectué en modulo. A cette fin, quatre compteurs sont nécessaires. Chaque fois que des données individuelles sont entrées, puisque le multiplexeur est nécessaire, un grand espace mémoire et de nombreux compteurs et multiplexeurs sont nécessaires dans le procédé conventionnel décrit ci-dessus. De façon à économiser de l'espace mémoire, chaque structure PEPS doit être mise en oeuvre dans un tampon circulaire. Dans ce cas, un compteur est utilisé pour le calcul en modulo, et par conséquent, le multiplexeur n'est pas utilisé. Par exemple, en supposant que B=4, M=2, chaque point de lecture et d'écriture doit être espacé de 6(=(B-l)xM) espaces mémoire dans le cas des premières données, et dans le cas des deuxièmes données, ils doivent être espacés de 4(=(B-2)xM) espaces mémoire, et dans le cas des troisièmes données, ils doivent être espacés de 2(=(B-3)xM) espaces mémoire, et dans le cas des quatrièmes données, ils doivent être espacés de 0(=(B-4)xM) espaces mémoire. Par exemple, si les premières données sont écrites à la dixième adresse, le point de lecture doit indiquer 4(=10-6). Dans le cas des données suivantes, puisqu'il est possible d'écrire à l'adresse où les données précédentes ont été lues, les données sont écrites à la quatrième adresse, et le point de lecture indique 0(=4-4). Quand les données suivantes sont directement écrites à l'adresse où les données précédentes ont été lues, puisqu'il est possible de mettre en oeuvre toutes les structures PEPS dans un tampon circulaire sans consommer de l'espace mémoire, le dispositif de désentrelacement est mis en oeuvre en utilisant seulement 13(=(B1)N/2+1) espaces mémoire. La figure 4 est une vue montrant un exemple appliqué à une mémoire d'une désignation d'adresse de l'art conventionnel. Comme montré sur cette figure, les premières données sont écrites à l'adresse 0 et la septième adresse (13 avec modulo (0-6)) est lue. Puisque les données suivantes peuvent être écrites à l'adresse de lecture précédente, les données sont écrites à la septième adresse, et la troisième adresse (=7-4) est lue. De la manière décrite ci-dessus, I'opération de lecture/ d'écriture est exécutée dans la séquence suivante: adresses 0-- > 7-- > 3-- > 1. Les quatre adresses suivantes suivent la séquence 1-- > 8-- > 4-- > 2 qui est augmentée de 1 par rapport à la séquence précédente, et la séquence de l'adresse de lecture/ d'écriture se présente comme suit dans la séquence d'adresses existante montrée sur la figure 11. La figure 5 montre un exemple d'un procédé de génération d'adresses. Comme montré sur cette figure, le multiplicateur 2 multiplie les sorties 3, 2, 1, 0 du décompteur 1 par 2 (=M), générant ainsi les valeurs 6, 4, 2, 0. De plus, le soustracteur 3 soustrait la valeur de sortie du multiplicateur 2 de l'adresse stockée dans la bascule 5, et les signaux de sortie du soustracteur 3 sont calculés par l'opérateur 4 modulo ((B-l)N/2+1) sur la base du calcul en modulo ((B)N/2+1). Dans ce procédé, une valeur prédéterminée doit être soustraite de l'adresse précédente par la valeur de ixM(i=0, 1, 2, 3) chaque fois que l'adresse de lecture/ d'écriture est générée. Donc, le multiplicateur 2 et le soustracteur 3 sont nécessaires. La figure 6 montre une mise en oeuvre utilisant une table MEM (mémoire vive ou "ROM") conventionnelle. Comme montré sur cette figure, les quatre premières données d'adresse, qui constituent la référence, sont stockées dans la MEM 13, et la sortie du compteur modulo B 1 1 est utilisée comme une adresse de lecture, et la valeur du compteur modulo ((B- 1 )N/2+1), référencé 12, est augmentée de 1 conformément au signal de sortie du compteur modulo B 11. Le signal de sortie du compteur modulo ((B-1)N/2+1) 12 et le signal de sortie de la MEM 13 sont générés en tant qu'adresse de lecture/ d'écriture en cours par l'additionneur 14. Dans ce procédé, puisque les quatre données (=B) sont entrées, et 1 doit être additionné à l'adresse, le compteur modulo ((B-l)N/2+1) 12 et l'additionneur 14 sont nécessaires. Notamment, dans l'art conventionnel décrit ci-dessus, le dispositif de désentrelacement nécessite le multiplicateur ou la table MEM, de sorte que le système se complique, et le coût de fabrication du système augmente. Par conséquent, il est un objet de la présente invention de proposer un dispositif de désentrelacement convolutionnel amélioré pour un appareil de communication numérique qui surmonte les problèmes ci-dessus rencontrés dans l'art conventionnel. Il est un autre objet de la présente invention de proposer un dispositif de désentrelacement convolutionnel amélioré pour un appareil de communication numérique capable de constituer un dispositif de désentrelacement convolutionnel pour un appareil de communication numérique qui ne nécessite pas de multiplicateur ni de table MEM utilisés dans l'art conventionnel, en mettant en oeuvre un dispositif de désentrelacement utilisant un minimum d'espace mémoire et un circuit de génération d'adresses. Pour réaliser ces buts, I'invention propose un dispositif de désentrelacement convolutionnel pour un appareil de communication numérique ayant une profondeur d'entrelacement, qui est un facteur déterminant le niveau de l'entrelacement, et qui est un entier positif B, et une plage N, qui est un autre facteur pour déterminer le niveau d'un entrelacement et qui vaut N=BxM, le dispositif comprenant une pluralité (nombre M) de dispositifs individuels de désentrelacement dans chacun desquels la plage N se compose de N=B. Dans un mode de réalisation de l'invention, le dispositif de désentrelacement est réalisé de sorte que le nombre M de dispositifs de désentrelacement est configuré en utilisant une mémoire Mx((B- 1 )B/2)+ 1. Dans un autre mode de réalisation, le dispositif de désentrelacement comprend en outre: un décompteur modulo B pour décompter par 1 conformément à l'entrée d'horloge; un soustracteur pour soustraire le signal de sortie du décompteur modulo B de l'adresse précédente; un opérateur modulo ((B-l)N/2+1) pour calculer le signal de sortie du soustracteur sur la base du modulo ((B-1)N/2+1); et une bascule à mémoire pour transmettre les signaux de sortie de l'opérateur modulo ((B- 1)N/2+1). Dans encore un autre mode de réalisation de l'invention, un dispositif de désentrelacement convolutionnel pour un appareil de communication numérique comprend: un décompteur modulo B pour décompter par I conformément à une entrée d'horloge; un soustracteur pour soustraire un signal de sortie du décompteur modulo B de l'adresse précédente; un opérateur modulo ((B-l)N/2+1) pour calculer un signal de sortie du soustracteur sur la base du modulo ((B-1)N/2+1); une bascule à mémoire pour transmettre un signal de sortie de l'opérateur de modulo ((B-1)N/2+1); et une mémoire ((B-1)N/2+1) pour sortir des données désentrelacées correspondant aux données entrelacées reçues en entrée conformément au signal de sortie provenant de la bascule à mémoire. Des avantages, objets et autres caractéristiques supplémentaires de l'invention ressortiront en partie de la description qui suit et seront apparents en partie par l'homme du métier après examen de ce qui suit, ou peuvent être appris par la mise en pratique de l'invention. Les objets et avantages de l'invention peuvent être réalisés et atteints comme signalé en particulier dans les revendications ci-jointes. La présente invention sera mieux comprise à partir de la description détaillée donnée ci-après et à partir des dessins ci-joints qui sont fournis à titre d'exemple uniquement et ne limitent donc pas la présente invention, et où: la figure 1 est une vue montrant la structure d'un dispositif de désentrelacement d'un type standard GA 8VSB conventionnel; la figure 2 est une vue montrant une structure PEPS (premier entré, premier sorti) d'une MEV d'un dispositif de désentrelacement de la figure 1; la figure 3 est une vue montrant un exemple d'une désignation d'adresse dans une mémoire vive selon l'art antérieur; la figure 4 est une vue montrant un exemple appliqué à une mémoire d'une désignation d'adresse dans l'art antérieur; les figures 5 et 6 sont des schémas fonctionnels montrant un dispositif de désentrelacement selon l'art antérieur; la figure 7 est une vue montrant un dispositif de désentrelacement selon la présente invention; la figure 8 est une vue montrant un mode de réalisation de la présente invention, appliqué à une mémoire, d'une désignation d'adresse selon la présente invention; la figure 9 est un schéma fonctionnel montrant un dispositif de désentrelacement selon la présente invention; la figure 10 est une vue montrant une désignation d'adresse selon la présente invention; et la figure 1 1 est un tableau montrant une comparaison entre un résultat de désentrelacement selon la présente invention et l'art antérieur. Le dispositif de désentrelacement convolutionnel pour un appareil de communication numérique selon la présente invention est maintenant décrit en se référant aux dessins ci-joints. La figure 7 est une vue montrant un dispositif de désentrelacement selon la présente invention. Comme montré sur cette figure, la profondeur du désentrelacement conventionnel du côté gauche est B, et dans le cas où la plage est N=BM, la profondeur du désentrelacement du côté droit selon la présente invention est B. De plus, dans le cas où la plage est N=B(M=1), on utilise un nombre M de dispositifs individuels de désentrelacement en parallèle. Notamment, dans le cas du dispositif de désentrelacement de B=4, M=2, il est possible de le mettre en oeuvre en utilisant deux dispositifs de désentrelacement de B=4, M=1. De plus, chaque dispositif de désentrelacement se compose de B rangées. Puisque la temporisation de chaque rangée est B-l, B-2, ... 1, 0, dans la présente invention, il est possible de générer l'adresse sur la base d'un décomptage modulo B. La figure 8 montre un mode de réalisation de la présente invention, appliquée à une mémoire, d'une désignation d'adresse selon l'invention. Comme montré sur la figure 9, le dispositif de désentrelacement inclut un décompteur modulo B 21 pour décompter par 1 conformément à l'entrée d'horloge, un soustracteur 22 pour soustraire le signal de sortie fourni par le décompteur modulo B 21 de l'adresse précédente, un opérateur modulo ((B-l)N/2+1) 23 pour calculer le signal de sortie du soustracteur 22 sur la base du modulo ((B-1)N/2+1), une bascule à mémoire (latch) 24 pour transmettre les signaux de sortie de l'opérateur modulo ((B-1)/2+1) 23 , et une mémoire ((B-1)N/2+1), référencée 25, pour sortir des données entrelacées correspondant aux données entrelacées entrées conformément au signal de sortie de la bascule à mémoire 24. Le fonctionnement et les effets de la présente invention sont maintenant expliqués en se référant aux dessins ci-joints. D'abord, dans la présente invention, le décompteur modulo B 21 décompte, par 1, les valeurs établies conformément au signal d'horloge entré, et le soustracteur 22 soustrait le signal de sortie du décompteur modulo B 21 du signal de sortie provenant de la bascule à mémoire 24 et transmet un résultat de la soustraction à l'opérateur modulo ((B- 1)N/2+ 1) 23. L'opérateur modulo ((B-1)N/2+1) 23 calcule le signal de sortie du soustracteur 22 sur la base du modulo ((B-1)N/2+1) et transfert la valeur résultante à la bascule à mémoire 24. Le signal de sortie de la bascule à mémoire 24 est entré dans l'adresse de la mémoire ((B-1)N/2+1), 25. Donc, les données désentrelacées correspondant aux données entrelacées reçues en entrée par la mémoire ((B-1)N/2+1), 25 sont fournies en sortie. Le principe opérationnel de la présente invention est maintenant expliqué en se référant au cas de B=4, M=2. Les valeurs initiales du décompteur modulo B 21 et de la bascule à mémoire 24 sont 0, respectivement. Dans l'opération d'horloge suivante, puisque la valeur du décompteur modulo B 21 est B-1=3, la valeur de sortie du soustracteur devient -3, et la valeur de sortie de l'opérateur modulo ((B- 1 )N/2+ 1) 23 est 10, et la valeur de 10 est entrée dans la bascule 24. Les adresses sont générées de la manière décrite ci-dessus dans la séquence de 8(=10-2), 7(=8-1), 7(=7-0), 4(7-3). A ce moment-là, les valeurs de sorties générées en continu sont montrées sur la figure 10. La figure 11 est un tableau montrant une comparaison entre un résultat de désentrelacement selon la présente invention et l'art antérieur. Comme décrit ci-dessus, il est possible de mettre en oeuvre un dispositif de désentrelacement à coût matériel minimum en comparaison avec le procédé conventionnel puisqu'un minimum d'espace mémoire est utilisé sans utiliser le multiplicateur ou la table MEM qui sont utilisés dans l'art conventionnel. Bien que les modes de réalisation préférés de la présente invention aient été présentés à titre d'exemple, I'homme de l'art comprendra que différentes modifications, additions et substitutions sont possibles sans sortir de la portée et de l'esprit de l'invention comme indiqué dans les revendications ci-joints. REVENDICATIONS 1.- Un dispositif de désentrelacement convolutionnel pour un appareil de communication numérique avec une profondeur d'entrelacement qui est un facteur déterminant le niveau de l'entrelacement et qui est un entier positif B, et une plage N, qui est un autre facteur pour déterminer le niveau d'un entrelacement, qui vaut N=BxM, caractérisé par: une pluralité (nombre M) de dispositifs individuels de désentrelacement dans chacun desquels la plage N se compose de N=B. 2.- Le dispositif de désentrelacement selon la revendication 1, caractérisé en ce que le nombre M de dispositifs de désentrelacement individuels est configuré en utilisant une mémoire Mx((B-l)B/2)+1. 3.- Le dispositif de désentrelacement selon la revendication I ou 2, caractérisé en ce qu'il comprend en outre: un décompteur modulo B, (21), pour décompter par 1 conformément à l'entrée d'horloge; un soustracteur (22) pour soustraire le signal de sortie du décompteur modulo B de l'adresse précédente; un opérateur modulo ((B-l)N/2+1), (23), pour calculer le signal de sortie du soustracteur sur la base du modulo ((B- i )N/2+ 1); et une bascule à mémoire (24) pour transmettre les signaux de sortie de l'opérateur modulo ((B-l)N/2+1). 4.- Un dispositif de désentrelacement convolutionnel pour un appareil de communication numérique, caractérisé en ce qu'il comprend: un décompteur modulo B, (21), pour décompter par I conformément à une entrée d'horloge; un soustracteur (22) pour soustraire un signal de sortie du décompteur modulo B de l'adresse précédente; un opérateur modulo ((B-l)N/2+1), (23), pour calculer un signal de sortie du soustracteur sur la base du modulo ((B-l)N/2+1); une bascule à mémoire (24) pour transmettre un signal de sortie de l'opérateur modulo ((B-1)N/2+1); et une mémoire ((B- 1 )N/2+ 1), (25), pour sortir des données désentrelacées correspondant aux données entrelacées reçues en entrée conformément au signal de sortie provenant de la bascule.