FR 2756948 A1 19980612 FR 9614938 A 19961205 Procédé d'échange d'informations numériques entre cartes électroniques et système de connexion correspondant. L'invention concerne la connexion et l'échange d'informations numériques entre cartes électroniques. L'invention s'applique avantageusement mais non limitativement à la connectique dite "de fond de panier" prévoyant l'utilisation de cartes de connexion dites "cartes de fond de panier" installées au fond de casiers (ou rack en langue anglaise) et sur lesquels sont connectées des cartes électroniques comportant différents composants en fonction de leur application, tels que des microprocesseurs par exemple. Actuellement, les cartes de fond de panier sont exclusivement passives en ce sens qu'elles ne comportent que de la connectique proprement dite et des moyens d'adaptation d'impédance. En outre, lorsqu'un utilisateur a défini, pour un équipement particulier, une certaine configuration électronique prévoyant un certain nombre de cartes électroniques à connecter entre elles, il choisit une carte de fond de panier ayant des zones de connexion suffisantes pour pouvoir connecter le nombre de cartes électroniques qu'il a prévues au départ. Par ailleurs, il doit également dimensionner les moyens d'alimentation de ces cartes électroniques en fonction de leur nombre initialement prévu. Si pour un raison quelconque, l'utilisateur doit augmenter le nombre de cartes de sa configuration, il ne lui est pas possible d'étendre son fond de panier sans avoir à tout modifier et doit en outre redimensionner les moyens d'alimentation. Par ailleurs, lorsque ces cartes de fond de panier forment le support matériel pour un bus de liaison numérique véhiculant des informations numériques entre les cartes électroniques, le nombre de signaux à traiter nécessite d'implanter sur les cartes électroniques connectées sur la carte de fond de panier, des circuits de décodage complexes qui sont parfois spécifiques et qui sont souvent chers. Enfin, la nécessité pour ces cartes de fond de panier de répondre aux contraintes d'immunité électromagnétique, nécessite des solutions coûteuses. L'invention vise à apporter une solution à ces problèmes. L'invention propose donc un procédé d'échange d'informations numériques entre cartes électroniques, dans lequel on connecte de façon amovible les cartes électroniques sur au moins une carte de base (ou carte de fond de panier) comportant ses propres moyens d'alimentation connectés sur un circuit imprimé possédant un ensemble de pistes pour la circulation de signaux électriques aptes à véhiculer lesdites informations, et on amplifie directement sur la carte de base certains au moins des signaux électriques circulant, sur cette carte de base, entre les zones de connexion des cartes électroniques. La carte de base est donc une carte active dans la mesure où elle possède ses propres moyens d'amplification comportant des barrières d'amplification proprement dites à base de bascules ou de mémoires tampon (buffer en langue anglaise) et des fonctions logiques intégrant une amplification, par exemple des circuits logiques programmables (Programmable Array Logic en langue anglaise). En outre, cette carte de fond de panier intègre sa propre alimentation qui est dimensionnée de façon à pouvoir alimenter le nombre maximum de cartes électroniques pouvant être connectées sur cette carte de base. Alors qu'en théorie on connecte au minimum deux cartes électroniques sur une carte de base, on peut en pratique en connecter plus de deux, par exemple quatre, sur des zones de connexion équidistantes. Afin d'obtenir un fond de panier modulaire, on peut connecter sur la carte de base au moins une autre carte de base de structure analogue. Ainsi, l'utilisateur peut ajouter les cartes de base les unes à côté des autres afin de réaliser la configuration qu'il désire. Si sa configuration doit évoluer dans le temps, il peut toujours rajouter, ou retirer, une ou plusieurs cartes de base. En outre, puisque chaque carte de base intègre une alimentation suffisante pour alimenter les cartes électroniques qu'elle peut recevoir, il n'est pas nécessaire de redimensionner une nouvelle alimentation spécifique, puisque la nouvelle carte de base intègre également sa propre alimentation. Ceci contribue encore à la parfaite modularité du fond de panier selon l'invention. Par ailleurs, on prévoit avantageusement une connexion des cartes de base les unes sur les autres de façon à ce que toutes les zones de connexion des cartes électroniques, situées sur l'ensemble des cartes de base, soient équidistantes. Ainsi, l'aspect général d'une configuration électronique composée de plusieurs cartes électroniques connectées sur plusieurs cartes de base, reste homogène. Indépendamment ou non des caractéristiques qui viennent d'être évoquées, relatives notamment à l'alimentation et à l'amplification, le procédé selon l'invention prévoit avantageusement que ledit ensemble de pistes de chaque carte de base forme un support matériel pour un bus numérique sur lequel on véhicule, de façon synchrone, des signaux logiques de données, des signaux logiques d'adresses ainsi que des signaux logiques de contrôle, à l'exclusion de tout signal logique d'horloge tel qu'il est classiquement présent dans les bus numériques connus de l'art antérieur. L'absence de tout signal d'horloge véhiculé sur le bus contribue à faciliter l'immunité électromagnétique de la carte véhiculant le bus, car on s'affranchit ainsi de la présence de nombreux fronts montants existant dans un signal d'horloge, notamment à fréquence élevée. I1 devient alors possible d'utiliser des moyens simples pour obtenir cette immunité. Par ailleurs, le fait de prévoir un bus synchrone permet d'obtenir des temps de cycles prédéterminés, ce qui offre l'avantage de pouvoir déterminer à l'avance la durée des différents traitements. D'une façon générale, lorsqu'on prévoit un échange d'informations entre une carte électronique dite "maître", comportant un port d'entrée/sortie relié à une unité de traitement telle qu'un processeur, et au moins une carte électronique dite "esclave", adressable par l'unité de traitement, on associe à toute carte esclave une information d'adresse comportant une première indication d'adresse (par exemple un certain nombre de bits de poids forts de l'adresse) permettant de localiser la carte esclave sur le bus ainsi qu'une deuxième indication d'adresse (bits de poids faibles) définissant un espace d'adressage au sein de la carte esclave. Le procédé selon l'invention comporte avantageusement au moins des cycles d'accès en écriture et des cycles d'accès en lecture, au cours desquels on véhicule en tant que signaux logiques de contrôle, un signal logique d'accès représentatif d'un accès ou non en lecture ou en écriture sur le bus, un signal logique de validation permettant notamment la validation des deuxièmes indications d'adresses, ce signal logique de validation étant actif au niveau logique haut pendant toute la durée de l'accès en écriture ou en lecture, et un signal logique de sélection activé par la carte esclave ayant reconnu son information d'adresse. Le procédé peut comporter en outre une étape de remise à zéro (RESET en langue anglaise) des cartes esclaves, cette étape de remise à zéro étant effectuée en présence d'un signal logique de remise à zéro émis par la carte maître. Afin d'assurer une interopérabilité des cartes électroniques susceptibles d'être connectées sur une ou plusieurs cartes de base, on prévoit avantageusement que le procédé selon l'invention puisse comporter une reconnaissance automatique des cartes électroniques connectées sur le bus numérique. Ainsi, cette reconnaissance automatique exonère l'utilisateur des opérations manuelles et mécaniques classiques consistant à positionner des cavaliers sur les cartes électroniques connectées sur le bus afin de matérialiser mécaniquement leur première indication d'adresse. Plus précisément, selon un mode de mise en oeuvre du procédé, on mémorise dans certaines au moins des cartes esclaves un identifiant représentatif d'un type de cartes choisi parmi des types prédéfinis, et on prévoit une étape d'identification automatique par la carte maître, du type de chaque carte esclave connectée sur une carte de base, ainsi qu'une étape d'affectation automatique par la carte maître à chaque carte esclave identifiée de sa première identification d'adresse permettant de la localiser sur le bus. En pratique, on peut équiper une carte esclave destinée à être identifiée automatiquement, d'une unité logique interne apte à délivrer en série un nombre prédéterminé de bits formant ledit identifiant. Après l'étape de remise à zéro, cette carte esclave transmet alors avantageusement séquentiellement en direction de la carte maître les bits de son identifiant en utilisant le signal logique de sélection, et la carte maître transmet ensuite à la carte esclave un nombre prédéterminé de bits d'adresse constituant ladite première indication d'adresse. Lorsque plusieurs cartes esclaves sont connectées en parallèle sur une ou plusieurs cartes de base, la carte maître identifie et adresse avantageusement les cartes esclaves séquentiellement selon un ordre préétabli. Selon un mode de mise en oeuvre préféré du procédé selon l'invention, on équipe chaque carte esclave destinée à être identifiée automatiquement, d'une entrée d'initialisation apte à recevoir un signal logique d'entrée d'initialisation, et d'une sortie d'initialisation apte à délivrer un signal logique de sortie d'initialisation. On relie l'entrée d'initialisation de la première carte esclave à la carte maître, et la sortie d'initialisation de chaque carte esclave à l'entrée d'initialisation de la carte esclave suivante selon ledit ordre préétabli. Une carte recevant un signal logique d'entrée d'initialisation inactif ignore alors toute information circulant sur le bus. A l'issue de l'étape de remise à zéro, les signaux logiques de sortie d'initialisation de toutes les cartes esclaves sont inactifs tandis que seul le signal logique d'entrée d'initialisation de la première carte esclave est actif. A l'issue de l'étape d'identification et de l'étape d'affectation d'adresse concernant une carte esclave courante, le signal logique de sortie d'initialisation délivré par cette carte devient actif, permettant alors l'identification et l'affectation d'adresse de la carte esclave suivante. Le procédé peut également comporter une étape de transfert d'informations entre la carte maître et une carte esclave selon un mode dit "d'accès direct mémoire" (Direct Memory Access en langue anglaise) contrôlé par trois signaux logiques gérés par la carte maître. Pour tous les modes de mise en oeuvre du procédé qui viennent d'être évoqués, il est particulièrement avantageux de commander les entrées d'horloge des circuits logiques de décodage d'adresses implantés sur les cartes esclaves directement sur les fronts montants du signal logique de validation. Ainsi, on peut utiliser directement des circuits logiques programmables à registres et minimiser ainsi le nombre de composants nécessaires sur les cartes électroniques connectées sur les cartes de base. Lorsqu'on prévoit en outre un échange d'informations entre une carte électronique maître comportant un port d'entrée sortie relié à une unité de traitement maître telle qu'un processeur maître, et au moins une carte électronique esclave adressable par l'unité de traitement et relié à une unité de traitement esclave telle qu'un processeur esclave, on peut autoriser la carte maître à émettre des requêtes simultanées à plusieurs cartes esclaves mais à ne recevoir une information en provenance que d'une seule carte esclave à la fois. On gère alors avantageusement la mutuelle exclusion des cartes esclaves quant à l'émission de leurs informations vers la carte maître, au sein de moyens logiques de gestion directement implantés sur les cartes esclaves. Ces moyens logiques de gestion peuvent comporter un circuit logique programmable, dont on commande l'entrée d'horloge sur le front descendant du signal logique de validation en présence de conditions prédéterminées. L'invention a également pour objet un système de connexion entre cartes électroniques, comprenant au moins une carte de base (ou carte de fond de panier) comportant un circuit imprimé possédant un ensemble de pistes pour le transfert de signaux électriques, au moins deux connecteurs de base connectés sur ledit ensemble de pistes et aptes chacun à recevoir de façon amovible une desdites cartes électroniques, des moyens d'amplification de signaux connectés sur le circuit imprimé, et des propres moyens d'alimentation électriques connectés sur le circuit imprimé et aptes à alimenter les moyens d'amplification et lesdites cartes électroniques. Selon un mode avantageux de réalisation, la carte de base comporte plus de deux connecteurs de base, et de préférence quatre, tous connectés en parallèle sur ledit ensemble de pistes, les moyens d'amplifications étant disposés entre deux des connecteurs de base. Afin de contribuer à la modularité du fond de panier, la carte de base comporte avantageusement en outre un premier et un deuxième connecteurs d'extension, complémentaires, connectés sur ledit ensemble de pistes et disposés de part et d'autre des moyens d'amplification. Le premier connecteur d'extension de la carte de base est apte à coopérer de façon amovible avec un deuxième connecteur d'extension d'une autre carte de base, tandis que le deuxième connecteur d'extension de la carte de base est apte à coopérer de façon amovible avec un premier connecteur d'extension d'une autre carte de base. Selon un mode de réalisation de l'invention, les deux connecteurs d'extension sont disposés transversalement au voisinage de deux extrémités opposées de la carte de base. La carte de base comporte de préférence au niveau des pistes du circuit imprimé, des groupes de rangées transversales de trous de connexion, chaque groupe étant apte à recevoir les broches d'un connecteur de base ou d'extension. Les rangées transversales d'un même groupe sont mutuellement espacées longitudinalement d'une distance égale à un multiple entier d'un pas d'espacement prédéterminé. Deux rangées adjacentes appartenant respectivement à deux groupes voisins affectés à deux connecteurs de base, sont espacées d'un multiple entier dudit pas d'espacement, tandis que deux rangées adjacentes appartenant à deux groupes voisins respectivement affectés à un connecteur de base et à un connecteur d'extension, sont espacées d'une distance égale à une fois et demi le pas d'espacement. Une telle disposition des trous de connexion sur les cartes de base permet, d'une part, d'obtenir une équidistance entre les connecteurs de base de chaque carte de base et, d'autre part, une équidistance entre tous les connecteurs de base de plusieurs cartes de base mutuellement assemblées par l'intermédiaire de leurs connecteurs d'extension. Le circuit imprimé est un circuit double face, l'ensemble des pistes, les connecteurs et les moyens d'amplification étant avantageusement situés exclusivement sur l'une des faces, tandis que l'autre face comporte d'autres pistes dites "de masse" formant un plan de masse, ce qui favorise l'immunisation électromagnétique des cartes. Selon un mode de réalisation de l'invention, les moyens d'amplification comportent un premier circuit d'amplification bidirectionnel apte à amplifier les signaux de données et une partie des signaux d'adresses du bus, et possédant une borne d'entrée de commande pour définir le sens de passage des signaux à travers ce premier circuit. Les moyens d'amplification comportent également un circuit logique programmable bidirectionnel apte à amplifier une partie des signaux de contrôle et dont une borne de sortie est reliée à la borne d'entrée de commande du premier circuit d'amplification. Les moyens d'amplification comportent enfin un deuxième circuit d'amplification fonctionnant en mode monodirectionnel apte à amplifier une autre partie des signaux d'adresses et les signaux de contrôle restants. Ces trois circuits sont disposés sur une même face du circuit imprimé et le circuit logique programmable est disposé entre le premier circuit d'amplification bidirectionnel et le deuxième circuit d'amplification monodirectionnel. Cet agencement mécanique et logique des moyens d'amplification permet à la fois d'obtenir un circuit imprimé double face sur les cartes de base et sur les cartes électroniques destinées à y être connectées, l'autre face du circuit imprimé de ces cartes pouvant être affectée à un plan de masse. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de modes de réalisation et de mises en oeuvre nullement limitatifs de l'invention, et des dessins annexés, sur lesquels la figure 1 est une représentation schématique d'une carte de base selon l'invention, la figure 2 est une vue de droite schématique de la carte de la figure 1, la figure 3 illustre schématiquement une carte électronique destinée à être connectée sur une carte de base telle que celle de la figure 1, la figure 4 illustre la carte électronique de la figure 3 connectée sur une carte de base, la figure 5 illustre très schématiquement l'implantation des composants et connecteurs sur une carte de base, la figure 6 est une représentation d'un ensemble de pistes d'un circuit imprimé d'une carte de base, la figure 7 représente très schématiquement les interconnexions logiques entre différents composants d'une carte de base, la figure 8 illustre très schématiquement le principe d'amplification d'un signal circulant depuis une carte maître vers une carte esclave, tandis que la figure 9 illustre très schématiquement le principe d'amplification d'un signal circulant depuis une carte esclave vers une carte maître et que la figure 10 illustre très schématiquement le principe d'amplification bidirectionnelle de signaux électriques circulant sur une carte de base, la figure 11 est un chronogramme temporel d'un accès en écriture sur le bus, la figure 12 est un chronogramme temporel d'un accès en lecture sur le bus, la figure 13 est un chronogramme temporel d'une phase de remise à zéro des cartes électroniques, la figure 14 est un organigramme simplifié d'une reconnaissance automatique de cartes connectées sur le bus, la figure 15 est un chronogramme temporel relatif à une telle reconnaissance automatique de cartes, les figures 16 et 17 illustrent deux modes de transfert de données du type "accès direct mémoire", et la figure 18 illustre très schématiquement un circuit logique programmable disposé sur une carte électronique esclave permettant la gestion de la mutuelle exclusion des cartes esclaves dans un dialogue cartes maîtres-cartes esclaves. Telle qu'illustrée sur les figures 1 et 2, la référence CB désigne d'une façon générale une carte de base, ou carte de fond de panier, sur laquelle pourront être connectées des cartes électroniques (également dénommées "cartes d'interface" dans la suite du texte) susceptibles de s'échanger des informations numériques. Le système de connexion SCX comporte ici un boîtier BT ayant des dimensions de l'ordre de 110 mm de large, de 124 mm de hauteur et de 32 mm d'épaisseur et logeant une carte électronique de base. Cette carte de base CB comporte ici quatre connecteurs de base CO2- C05 qui débouchent sur la face frontale du boîtier BT par quatre fentes ménagées dans cette face frontale. La carte de base CB comporte également un premier connecteur d'extension CO 1, qui est ici un connecteur mâle, et à son autre extrémité, un deuxième connecteur d'extension C06, qui est ici un connecteur femelle. Les deux connecteurs d'extension complémentaires coudés débouchent également à l'extérieur du boîtier BT. Alors que les connecteurs de base C02-C05 sont destinés à recevoir des connecteurs complémentaires CN (figure 3) d'une carte d'interface CEL logée dans un boîtier BTL, les connecteurs d'extension COl ou C06 sont destinés à interconnecter plusieurs cartes de base entre elles de façon à constituer un fond de panier de longueur modulable. Le boîtier BT du système de connexion SCX incorpore également des moyens d'alimentation (non représentés à des fins de simplification) propres à la carte de base CB et destinés notamment à alimenter des moyens d'amplification directement disposés sur cette carte de base. Ces moyens d'alimentation sont par ailleurs dimensionnés de façon à pouvoir alimenter toutes les cartes d'interface (ici quatre) susceptibles d'être connectées en parallèle sur la carte de base. Cette alimentation peut être du type régulateur à découpage, délivrant une tension d'alimentation régulée de 5 volts continu à partir, dans l'exemple décrit ici, d'une tension d'entrée de 24 volts continu disponible au niveau des plots PL4 et PL5 du boîtier. Outre un logement FS contenant un fusible pour cette alimentation, le boîtier comporte par ailleurs des plots PL3 de prises de terre. Le boîtier BT comporte par ailleurs une échancrure FX pour la fixation sur des rails disposés dans des casiers ou" racks". Les boîtiers BTL des cartes d'interface CEL destinées à être connectées sur les connecteurs de base de la carte de base, comportent en outre des plots PL1 et PL2 aptes à coopérer de façon amovible avec des fentes FF1 et FF2 ménagées de part et d'autre d'un connecteur de base dans le boîtier BT, de façon à permettre une fixation mécanique du boîtier BTL sur le boîtier BT comme illustré sur la figure 4. Enfin, le boîtier BTL comporte des moyens d'indication lumineux, tels que des diodes électroluminescentes, permettant le contrôle de l'activation des fonctions de ces cartes d'interface, ainsi que des connecteurs d'entrée-sortie (non représentés sur les figures 3 et 4 à des fins de simplification). Sur la figure 5, qui représente la face "côté composants" de la carte de base CB proprement dite dont la longueur est de l'ordre de 109 mm et dont la largeur hors tout est de l'ordre de 61 mm, on a représenté très schématiquement l'implantation des différents composants et connecteurs de cette carte. Entre deux des connecteurs de base, à savoir le connecteur C02 et C03, sont disposés les moyens d'amplification de la carte qui se composent ici essentiellement d'un premier circuit d'amplification bidirectionnel U1 apte à amplifier, comme on le verra plus en détail ci-après, les signaux de données et une partie des signaux d'adresses du bus numérique véhiculé sur la carte de base, d'un circuit logique programmable bidirectionnel U2 apte à amplifier une partie des signaux de contrôle du bus, et d'un deuxième circuit d'amplification fonctionnant en mode monodirectionnel U3 apte à amplifier dans le sens amont vers aval ou maître vers esclave une autre partie des signaux d'adresses et les signaux de contrôle restants du bus. A ces trois circuits U 1 -U3 sont associées trois capacités de découplage C1, C2 et C3. Il est en outre prévu quatre résistances de haute impédance dont trois, référencées R1 à R3 sont disposées entre les deux connecteurs C2 et C03 et dont la quatrième, référencée R4, est disposée au voisinage du connecteur C05. Une capacité d'écrêtage C4 dont on précisera la fonction plus en détail ci-après, et une capacité C5 formant réservoir d'énergie, sont également prévues sur cette carte. Enfin, les références CNA1 et CNA2 désignent les connecteurs des moyens d'alimentation. La figure 6 illustre l'une des faces du circuit imprimé CI double face d'une carte de base. Cette face est celle sur laquelle figure l'ensemble des pistes dites "utiles" PST reliant les différents composants et les connecteurs entre eux et véhiculant les signaux électriques du bus. Par ailleurs, figurent également sur cette face les composants U1, U2, U3 qui sont en l'espèce des composants à montage en surface (composants CMS) ainsi que les résistances et les capacités précédemment décrites. Le circuit imprimé CI comporte au niveau des deux bords longitudinaux de la carte, deux pistes larges AGA communément appelées anneaux de garde par l'homme du métier, et dont le rôle est de contribuer à l'immunisation électromagnétique de la carte. Outre ces deux anneaux de garde, il est prévu deux pistes d'alimentation 5 volts, respectivement référencées PSA1 et PSA2. Par ailleurs, la carte de base comporte, au niveau des pistes du circuit imprimé, des groupes de rangées transversales de trous de connexion, chaque groupe étant apte à recevoir les broches des connecteurs d'extension COl ou C06, ou des connecteurs de base C02-C05, qui sont donc tous connectés en parallèle. Chaque connecteur de base est un connecteur à 48 broches réparties en trois lignes LA, LB, LC de 16 broches. Dans la suite du texte, pour chaque connecteur de base, la référence CAi, i variant de 1 à 16, désigne la broche d'un connecteur de base situé sur la ligne LA et ayant le numéro i, tandis que les références CBi et CCi désignent les broches homologues situées respectivement sur les lignes LB et LC. En outre, à des fins de simplification, ces mêmes références désigneront pour un connecteur de base donné, les trous de connexion correspondant sur le circuit imprimé. Comme on le voit sur la figure 6, tous les trous de connexion CBi, sauf les trous de connexion CB5 et CB16, d'un connecteur de base, ne sont reliés à aucune piste située sur la face représentée du circuit imprimé, mais sont uniquement des trous d'interconnexion métallisés débouchant sur l'autre face sur laquelle ils sont tous reliés à un plan métallisé relié à la masse. De même, certains trous de connexion, qui, sur la figure 6, ne sont reliés à aucune piste, sont également des trous d'interconnexion métallisés traversant le circuit imprimé et reliés au plan de masse situé sur l'autre face. Il en est ainsi par exemple du trou CI5 recevant l'une des broches de la capacité C5. Aux extrémités de la carte, sont prévus deux groupes de trous d'interconnexion pour les broches des connecteurs coudés d'extension COl et C06. Les rangées transversales d'un même groupe de trous d'interconnexion affectés à un connecteur de base sont espacées d'un pas d'espacement p prédéterminé pris égal ici à 2,54 mm. Il en est de même pour les deux rangées transversales du groupe de trous d'interconnexion du connecteur Cl 1. Par contre, les deux rangées transversales du groupe de trous d'interconnexion affectés au connecteur d'extension C06 sont espacées d'une distance égale à trois fois ce pas d'espacement p. En outre, alors que la distance séparant deux rangées adjacentes (par exemple les rangées LC et LA) appartenant respectivement à deux groupes voisins affectés à deux connecteurs de base (par exemple les connecteurs C02 et C03) sont espacés d'une distance égale à onze fois le pas d'espacement, la distance dl séparant les deux rangées adjacentes appartenant aux connecteurs COl et C02, ou les deux rangées adjacentes appartenant aux connecteurs C05 et C06, est prise égale à une fois et demi le pas d'espacement p. Ainsi, en utilisant notamment pour les connecteurs de base des connecteurs demi format de 48 points connus sous la dénomination 41612-C et pour les connecteurs d'extension des connecteurs Hue 13 de la Société AMP, on obtient une équidistance des cartes d'interface CEL connectées sur une carte de base, mais également une équidistance entre toutes les cartes d'interface connectées sur plusieurs cartes de base interconnectées. A titre d'exemple, l'écart entre ces cartes d'interface CEL est de 1,1 pouce. Comme on peut le remarquer, le bus numérique matériellement supporté par cet ensemble de pistes a une très forte proportion de lignes d'alimentation et de masse (14 masses et 6 alimentations pour un total de 48 points par connecteur de base, ce qui représente 42% des points du connecteur). Ceci contribue, avec le fait que l'ensemble des pistes utiles et l'ensemble des composants (mise à part l'alimentation) soit situé sur un seule face du circuit imprimé, alors que l'autre face est affectée à un plan de masse, à une bonne immunisation électromagnétique du bus. Par ailleurs, le fait d'avoir placé le circuit U2 entre les circuits U1 et U3, a permis d'obtenir cette caractéristique particulière double face du circuit imprimé, mais également d'obtenir cette même caractéristique sur les cartes d'interface connectées sur la carte de base. On suppose maintenant, en se référant plus particulièrement à la figure 7, que deux cartes d'interface destinées à s'échanger des informations numériques par l'intermédiaire d'un bus numérique circulant sur l'ensemble des pistes du circuit imprimé, sont respectivement connectées sur les connecteurs C02 et C03 de la carte de base. On considérera dans la suite que la carte d'interface connectée sur le connecteur C02 est une carte d'interface maître et est reliée à une unité de traitement telle qu'un processeur, ce dernier pouvant directement être implanté sur la carte d'interface elle-même ou bien être relié par câblage à celle-ci. De même, on désignera la carte d'interface connectée sur le connecteur C03 par le terme de carte esclave. Par analogie, vis-à-vis des moyens d'ampl signaux véhiculés sur le bus, que l'on explicitera pour au moins certains d'entre eux plus en détail ci-après. Le signal /SIN est un signal logique d'entrée d'initialisation qui est valide au niveau logique bas et qui indique qu'une carte d'interface courante en amont sur le bus numérique a été reconnue dans la phase de reconnaissance automatique des cartes. Il est affecté à la broche CA 15 d'un connecteur. Le signal /SOUT est un signal logique de sortie d'initialisation, valide au niveau bas, affecté à la broche CC15 du connecteur et qui indique à une carte d'interface connectée en aval sur le bus numérique que la carte d'interface qui émet ce signal /SOUT a été reconnue. Le signal RxD est un signal servant aux échanges série entre cartes maîtres et cartes esclaves toutes reliées à des processeurs. Ce signal est émis vers la carte processeur maître par la carte processeur esclave sélectionnée. Ce signal est unidirectionnel de l'aval vers l'amont et est affecté à la broche CA 14 du connecteur. Le signal TxD sert également aux échanges série entre de telles cartes. Il est quant à lui émis par la carte processeur maître, il est unidirectionnel de l'amont vers l'aval, et affecté à la broche CC 14 du connecteur. Le signal logique LAS est un signal logique de validation qui sert notamment à la commande, en début de cycle bus, du registre de mémorisation des adresses AO-A7, registre situé sur les cartes d'interface CEL. Ce signal logique est actif au niveau haut et le front montant de ce signal matérialise l'échantillonnage des adresses de poids faibles AO-A7. Il est affecté à la broche CA13 du connecteur. Les signaux A8, A9 et A10 sont des signaux d'adresses véhiculant respectivement les bits d'adresses de poids forts n" 8, 9 et 10 lors d'un accès sur le bus. Ces signaux sont positionnés par la carte maître, et sont respectivement affectés aux broches CC13, CA12 et CC12 du connecteur. Le signal /RESET est un signal de contrôle dit de remise à zéro qui est positionné par la carte maître. Il est valide au niveau bas et indique notamment qu'une étape de reconnaissance automatique de carte aura lieu après l'étape de remise à zéro. Il est affecté à la broche CAl 1. Le signal /WR est un signal de contrôle positionné par la carte maître. Il spécifie le mode d'écriture lors d'un accès en écriture sur le bus et est valide au niveau bas. Il est affecté à la broche CC 1 1 du connecteur. Le signal /IOE est un signal de contrôle positionné par la carte maître lors d'un accès dans l'espace d'entrée-sortie du processeur. Il est actif au niveau bas et signale que l'accès en cours sur le bus numérique répond à des accès périphériques compatibles PC (Personal Computer). Il est affecté à la broche CA10 du connecteur. Le signal /BAE est un signal logique de contrôle d'accès positionné par la carte maître. Il indique qu'un accès bus est en cours et est valide au niveau bas. Il est affecté à la broche CC10 du connecteur. Le signal /DREQ est un signal positionné par une carte d'interface connectée sur une carte de base et fonctionnant en mode DMA. I1 est actif au niveau bas et véhicule une demande de transfert DMA vers la carte maître. I1 est affecté à la broche CA9 du connecteur. Le signal /DONE est une signal bidirectionnel positionné par la carte maître ou par la carte esclave ayant fait les requêtes de transfert DMA pour informer que le transfert est terminé. Ce signal est valide au niveau bas et est affecté à la broche CC9 du connecteur. Le signal A 1 1 véhicule le bit de poids fort n 11 d'une information d'adresse lors d'un accès sur le bus numérique. Ce signal est positionné par la carte maître et est affecté à la broche CA8 du connecteur. Le signal /DACK est positionné par la carte maître et est actif au niveau bas. I1 précise que l'accès en cours sur le bus numérique est un accès du type DMA. Il est affecté à la broche CC8 du connecteur. Le signal /BSEL est un signal logique de sélection positionné par la carte d'interface CEL ayant reconnu son information d'adresse. Par ailleurs, ce signal est valide au niveau bas quand la carte sélectionnée a été automatiquement reconnue par la carte maître. En outre, dans cette phase de reconnaissance automatique, ce signal véhicule le type de la carte. Ce signal est affecté à la broche CA7 du connecteur. Le signal /RD est un signal de contrôle positionné par la carte maître qui spécifie le mode de lecture lors d'un accès sur le bus numérique. Ce signal est valide au niveau bas et est affecté à la broche CC7 du connecteur. Les signaux /INT2 et /INT1 sont deux signaux véhiculant respectivement des requêtes d'interruption vers la carte maître. Ils sont valides au niveau bas et respectivement affectés aux broches CA6 et CC6 du connecteur. Les signaux AD1, ADO, AD3, AD2, AD5, AD4, AD7 et AD6 sont des signaux bidirectionnels véhiculant en mode multiplexé les bits d'adresses de poids faibles correspondants Ai et les bits de données Di. Ils sont respectivement affectés aux broches CA4, CC4, CA3, CC3, CA2, CC2, CA1 et CC 1 du connecteur. Les broches CA5, CB5, CC5, CA16, CB16 et CC16 du connecteur sont toutes reliées à l'alimentation 5 volts qui fournit une tension régulée comprise entre 4,8 et 5 volts continu. Enfin, les broches CB 1 -CB4 et CB6-CB 15 du connecteur sont reliées au plan de masse. Dans l'exemple illustré sur la figure 7, les composants U1 et U3 incorporent des barrières d'amplification bidirectionnelles. On peut par exemple utiliser les composants commercialisés par la Société SGS-THOMSON sous la référence M 74 HCT 245. En ce qui concerne le composant U3, l'entrée de commande DIR de ce composant est reliée à la masse, ce qui positionne la barrière d'amplification dans le sens de l'amont vers l'aval. Par contre, le composant U1 a son entrée de commande DIR reliée à une sortie du composant U2. Il est donc bidirectionnel en fonction de la valeur du signal reçu sur son entrée de commande de direction DIR. L'homme du métier pourra se référer à la figure 7 pour connaître le brochage particulier de ces composants U1 et U3. En ce qui concerne le signal logique LAS, la piste le véhiculant est reliée à la masse par l'intermédiaire de la capacité d'écrétage C4, par exemple de 100 pF, permettant d'écréter ce signal LAS. Le composant U2 est un circuit logique programmable, par exemple celui commercialisé par la Société AMD sous la référence PALCE 16V8. L'homme du métier pourra également se référer à la figure 7 pour connaître plus en détail le brochage de ce composant. Les résistances de haute impédance R1, R2, R3 et R4, sont respectivement associées aux signaux logiques /INT2, /INT1, /BSEL et /DREQ. Pour ce circuit, les équations logiques entre les signaux d'entrée et de sortie sont des égalités à l'exception de celle concernant le signal de sortie de la broche 19 qui est le produit /BSELx/RD et de la broche 14 qui est le complément du signal A 11. Seuls quatre signaux du bus ne sont pas amplifiés, à savoir les signaux /IOE, /DONE, TxD et RxD. En effet, ces signaux sont réservés en général à des cartes équipées de processeur qui sont rarement nombreuses au sein d'une même configuration. En outre, les signaux /SOUT et /SIN n'ont pas besoin d'être amplifiés car ils passent seulement d'une carte d'interface CEL à la carte d'interface CEL immédiatement voisine. En outre, le fait de ne pas amplifier ces signaux permet de pouvoir implanter les pistes utiles PST sur une seule face du circuit imprimé. On a représenté sur les figures 8 à 10 les principes d'amplification monodirectionnelle et bidirectionnelle correspondant à leur réalisation matérielle au sein des moyens d'amplification de la carte de base. Ainsi, les amplificateurs BF1 des signaux monodirectionnels allant de l'amont (connecteur C02) vers l'aval (connecteur C03) sont toujours actifs (figure 8). Les amplificateurs BF2 des signaux monodirectionnels allant de l'aval (connecteur C03) vers l'amont (connecteur C02) sont conditionnés par l'état de ces signaux aval (figure 9). Quand le signal aval est inactif, la sortie amont reste en trois états. Parmi les signaux bidirectionnels amplifiés, on trouve les signaux ADO-AD7. Les informations sont véhiculées vers l'amont exclusivement lors d'un cycle de lecture à condition que les données soient émises par une carte d'interface placée en aval (signal logique de sélection /BSEL de la carte d'interface à l'état bas). Sinon, la barrière d'amplification est automatiquement activée vers l'aval (figure 10). Concrètement, on prévoit une porte logique OU dont les deux entrées reçoivent respectivement les signaux /RD et /BSEL et dont la sortie est reliée à l'entrée de commande DIR du circuit U1. On va maintenant décrire plus en détail, en se référant plus particulièrement aux figures 1 1 et suivantes, les différents types d'accès sur le bus numérique selon l'invention. Tout échange d'informations numériques sur le bus selon l'invention est synchrone. De ce fait, tout échange est cadencé à l'aide d'un signal d'horloge virtuelle SYSC, mais qui n'est pas présent sur le bus numérique puisque celui-ci est exempt de tout signal d'horloge. Néanmoins, ce signal virtuel sert d'horloge système pour assurer la chronologie temporelle des signaux générés par les cartes maîtres et les cartes esclaves. C'est la raison pour laquelle ce signal SYSC, qui n'est pas expédié sur le bus numérique, est néanmoins présenté dans les chronogrammes temporels illustrés sur les figures 11, 12 et 13, respectivement représentatifs des cycles d'écriture de lecture et de remise à zéro. La fréquence maximale de cet horloge virtuelle est de 25 MHz, et, d'une façon générale, tout accès de type écriture ou lecture sur le bus numérique dure sept périodes d'horloge. En liaison avec la figure 1 1 qui illustre le chronogramme temporel d'un accès en écriture sur le bus numérique, le tableau 1 ci-dessous mentionne des valeurs numériques pour les différents intervalles temporels de cet accès qui sont repérés sur la figure 1 1 par des chiffres entourés d'un cercle. Tableau 1 Num. Caractéristiques Min. Max. Unit. 1 tcyc : Période de SYSC (1 Hz à 25 MHz) 40 - ns 2 Durée globale d'un cycle = 7 x tcyc 280 - ns 3 LAS valide = 6 x tcyc 240 - ns 4 Adresses valides avant front sur LAS tcyc - 20 - ns 5 Adresses maintenues après front sur LAS tcyc - 15 - ns 6 Données valides après /WR actif 0 2 x tcyc + 30 ns 7 Données maintenues après /WR inactif 10 - ns 8 Données valides avant /Wr inactif 2 x tcyc 5 x tcyc - 25 ns 9 /BSEL actif après front sur LAS 15 55 ns 10 /BSEL maintenu après LAS inactif 0 - - ns 11 /WR actif après front sur LAS tcyc - 30 tcyc + 30 ns 12 /WR maintenu actif 4,5 x tcyc 5,5 x tcyc ns 13 /WR inactif avant LAS inactif - 0,5 x tcyc ns De même, en liaison avec la figure 12 qui illustre le chronogramme temporel d'un accès en lecture sur le bus numérique, le tableau 2 ci-dessous mentionne des valeurs numériques pour les intervalles temporels repérés par un chiffre entouré d'un cercle sur la figure 12. Tableau 2 Num. Caractéristiques Min. Max. Unit. 1 tcyc: Période de SYSC (1 Hz à 25 MHz) 40 - ns 2 Durée globale d'un cycle = 7 x tcyc 280 - ns 3 LAS valide = 6 x tcyc 240 - ns 4 Adresses valides avant front sur LAS tcyc - 20 - ns 5 Adresses maintenues après front sur LAS tcyc - 15 - ns 6 Données valides après /RD actif 0 3 x tcyc + 30 ns 7 Données maintenues après /RD inactif 30 - ns 8 Données valides avant /RD inactif 2 x tcyc 5 x tcyc - 25 ns 9 /BSEL actif après front sur LAS 15 55 ns 10 /BSEL maintenu après LAS inactif 0 - ns 11 /RD actif après front sur LAS tcyc - 30 tcyc + 30 ns 12 mD maintenu actif 4,5 x tcyc 5,5 x tcyc ns 13 /RD inactif avant LAS inactif - 0,5 x tcyc ns En ce qui concerne les accès en écriture et en lecture, le signal logique de validation LAS permet notamment d'optimiser les circuits de décodage d'adresses disposés sur les cartes d'interface. Il a en outre deux fonctions complémentaires. D'une part, il valide les adresses poids faibles AO-A7, et d'autre part, il sert de validation générale de l'accès en écriture ou en lecture, car il reste valide jusqu'à la fin de l'accès. Le front montant du signal LAS indique la stabilité des adresses AO-A7. Ce front sert aussi bien d'horloge à des bascules de type D qu'à des circuits logiques programmables à registres pour la mise en oeuvre des circuits de décodage d'adresses. Par rapport à un signal ALE de l'art antérieur et défini dans le bus 8051 de la Société INTEL, où le démultiplexage des adresses de poids faibles se fait sur le front descendant du signal ALE à l'aide de fonction verrouillage, le signal LAS du bus selon l'invention offre la même fonctionnalité, mais, puisque l'on commande les entrées d'horloge des circuits logiques de décodage d'adresses implantés sur les cartes d'interface esclaves directement sur les fronts montants de ce signal logique de validation, il permet d'utiliser directement des circuits logiques programmables à registres et de minimiser le nombre de composants nécessaires sur les cartes d'interface. En outre, la seconde caractéristique de ce signal logique de validation LAS est de servir de référence générale pour les cycles d'accès sur le bus. En effet, il reste au niveau haut pendant l'échange de données et peut être ainsi employé comme horloge pour des composants classiques implantés sur les cartes d'interface, par exemple des composants classiques commercialisés par la Société MOTOROLA. Le signal logique d'accès /BAE qui indique, quand il est au niveau bas, qu'un accès bus en lecture ou en écriture est en cours, est valide pendant tout le cycle d'accès. Toute carte d'interface placée sur le bus peut donc savoir si un accès a lieu sur celui-ci. De plus, tous les autres signaux de contrôle des accès, à savoir les signaux /RD, /WR et LAS, générés par la carte maître, ne sont valides que lorsque le signal /BAE est au niveau bas. La figure 13, en liaison avec le tableau 3 ci-dessous, illustre l'étape de remise à zéro des cartes d'interface esclaves connectées sur le bus. Tableau 3 Num. Caractéristiques Min. Max. Unit. tcyc : Période de SYSC (1 Hz à 25 MHz) 40 - ns 1 /REMET valide l0xtcyc - ns 2 Front sur LAS après /RESET valide 6 x tcyc - ns 3 LAS valide 6 x tcyc - ns 4 iSOUT inactif après le front sur LAS - 25 ' ns Le signal LAS engendre une remise à zéro des cartes d'interface chaque fois que le signal /RESET est au niveau bas au moment du front montant du signal LAS. En particulier, cette étape de remise à zéro a pour effet de faire passer au niveau haut les signaux /SOUT de chaque carte d'interface connectée sur le bus numérique. Une telle étape de remise à zéro des cartes va être utilisée pour la phase de reconnaissance dynamique des cartes d'interface qui va maintenant être décrite, plus particulièrement en liaison avec les figures 14 et 15. Une telle phase de reconnaissance dynamique offre deux avantages principaux. D'une part, elle simplifie la tâche des utilisateurs, et d'autre part, elle augmente la sécurité des applications industrielles. En effet, une telle phase de reconnaissance automatique des cartes augmente la fiabilité des systèmes dans la mesure où tout logiciel peut vérifier la présence des cartes dont il a besoin et agir en connaissance. Les utilisateurs ne sont plus contraints d'utiliser des cavaliers mécaniques permettant d'affecter mécaniquement aux cartes leurs premières indications d'adresses. Quant aux concepteurs, ils disposent, avec cette phase de reconnaissance dynamique, d'un outil puissant, simple à mettre en oeuvre, adaptable à tout type de processeur et qui réduit considérablement les indications nécessaires contenues dans les manuels utilisateurs. Afin de permettre cette phase de reconnaissance automatique, on mémorise dans les cartes d'interface esclaves un identifiant représentatif d'un type de carte choisi parmi les types prédéfinis. Parmi les types possibles, on peut citer les cartes logiques quatre relais, les cartes logiques huit sorties tout ou rien, les cartes logiques huit entrées tout ou rien, les cartes analogiques deux sorties, 12 bits ou plus, les cartes analogiques huit entrées, 12 bits ou plus, etc... Cette phase de reconnaissance automatique comprend une étape d'identification automatique par la carte maître, du type de chaque carte esclave connectée sur une carte de base (étape 142, figure 14), puis une étape d'affectation automatique par la carte maître, à chaque carte esclave identifiée, de sa première indication d'adresse, permettant de la localiser sur le bus (étape 143). Ces deux étapes débutent après une étape 140 de remise à zéro, telle qu'elle a été décrite ci-avant. Lorsque l'invention prévoit une telle phase de reconnaissance automatique des cartes d'interface, ces dernières sont totalement banalisées, c'est-à-dire qu'à la mise sous tension, toutes les cartes présentes sur le bus ne sont pas encore particularisées au niveau de leur adresse d'implantation. Elles sont donc potentiellement toutes accessibles en même temps. La discrimination de ces cartes non encore reconnues est faite à l'aide des deux signaux logiques /SIN et ISOUT. Ces signaux ont pour rôle de garantir l'accès à une seule carte d'interface à la fois et de résoudre ainsi la mutuelle exclusion des cartes présentes sur le bus lors des phases d'identification et d'affectation d'adresses. Aussi, chaque carte d'interface destinée à être identifiée automatiquement possède-t-elle une entrée d'initialisation apte à recevoir le signal logique d'entrée d'initialisation /SIN et une sortie d'initialisation apte à délivrer le signal logique de sortie d'initialisation ISOUT. Par principe, toute carte d'interface non encore identifiée met sa sortie d'initialisation au niveau haut. Quand elle a été identifiée et lorsqu'elle a reçu une première indication d'adresse (bits de poids forts), toute carte d'interface met sa sortie d'initialisation au niveau bas. Par ailleurs, toute carte d'interface qui reçoit un signal au niveau haut sur son entrée d'initialisation ne réagit pas aux accès bus effectués par la carte maître. Quand son entrée d'initialisation est au niveau bas, la carte d'interface prend alors en compte l'état des signaux présents sur le bus et réagit aux demandes d'accès de la carte maître. Sur le bus, les signaux /SIN et /SOUT sont raccordés en chaîne. Ainsi, en d'autres termes, la sortie d'initialisation d'une carte d'interface est reliée à l'entrée d'initialisation de la carte d'interface placée à sa droite sur le bus. Après l'étape de remise à zéro 140, toutes les sorties /SOUT des cartes d'interface sont au niveau haut. Seule la carte d'interface placée à côté de la carte maître a son entrée /SIN au niveau bas. C'est donc la seule capable de réagir à un accès bus. Cette dernière va donc pouvoir être accédée par la carte maître. Lorsque cette dernière a acquis le type de cette carte d'interface, elle lui affecte une première indication d'adresse, ce qui aura pour effet de faire passer sa sortie /SOUT au niveau bas afin d'accéder à la carte d'interface suivante. Cette succession d'étapes est illustrée sur l'organigramme de la figure 14, sur lequel la succession des reconnaissances automatiques de cartes est représentée par l'entier K variant dans l'exemple décrit de O à 16 puisque la première indication d'adresse d'une carte est représentée par les quatre bits de poids fort A8-A1 1. Toute carte d'interface capable d'être identifiée automatiquement possède un circuit logique interne capable de fournir en série un nombre de bits (ici 6) constituant l'identifiant du type de carte. Ainsi, comme illustré plus particulièrement sur le chronogramme de la figure 15, l'identification du type de carte est réalisée par la carte maître au moyen d'une série de six accès bus au cours desquels sont respectivement transmis en utilisant la piste affectée au signal logique de sélection /BSEL, les bits n" 5, 4, 3, 2, 1 et O formant l'identifiant. Dans l'exemple illustré sur la figure 15, le type de carte a pour valeur hexadécimale 26. Au cours du septième accès, la carte maître transmet les trois bits de poids fort A8, A9 et A10 à la carte d'interface. Le bit Al 1 n'est pas transmis par le processeur, car il résulte ici directement de l'architecture matérielle de la carte, et notamment de l'emplacement du circuit logique programmable U2 par rapport aux connecteurs de base. En effet, puisque le bit Al 1 est inversé par le circuit logique U2, toutes les cartes situées entre deux circuits logiques U2 de deux cartes de base interconnectées ont la même valeur pour le bit A 11. Par contre, les quatre cartes précédentes ou les quatre cartes suivantes ont leur bit Api 1 inversé. Lorsque la carte d'interface a reçu sa première indication d'adresse &commat;, sa sortie /SOUT passe au niveau bas au cours du septième accès, permettant la reconnaissance automatique de la carte suivante. On va maintenant décrire plus en détail en se référant plus particulièrement aux figures 16 et 17, des modes de transfert entre cartes maîtres et cartes d'interface esclaves du type accès direct mémoire (DMA en langue anglaise). Un tel transfert est par exemple utilisé dans le domaine des communications mais également dans celui du traitement de données numérisées. Un tel transfert du type accès direct mémoire est parfaitement connu de l'homme du métier et se résume en des transferts de paquets de bits, par exemple des octets, entre les cartes d'interface esclaves et la carte d'interface maître. Compte tenu des temps d'accès sur le bus numérique selon l'invention, la fréquence des transferts DMA sur ce bus permet de garantir un taux de transfert de 3,5 Moctets/seconde. Ainsi, le bus numérique selon l'invention est une solution performante qui autorise des transferts élevés pour des coûts très faibles: La solution retenue est basée sur les trois signaux /DREQ, /DACK et /DONE qui sont gérés directement par la carte d'interface maître. Ces signaux sont des signaux très classiques, bien connus de l'homme du métier, et de nombreux processeurs 8, 16 ou 32 bits équipés de canaux DMA les gèrent directement. Tout échange DMA sur le bus numérique selon l'invention permet le transfert par octets entre les cartes d'interface. Cet échange est synchronisé par la carte d'interface. Deux modes sont possibles, à savoir le mode entrelacé (steal mode en langue anglaise) et le mode bloqué (burst mode en langue anglaise), et sont respectivement illustrés sur les figures 16 et 17, sur lesquelles la référence CPU désigne le processeur de la carte maître. Il convient de noter que le meilleur taux de transfert sera obtenu en mode bloqué. Le signal logique /DREQ est positionné au niveau bas par la carte d'interface esclave pour faire une demande de transfert DMA à la carte d'interface maître. Ce signal peut avoir deux profils différents en fonction du mode de transfert utilisé. En mode entrelacé, le signal /DREQ repasse au niveau bas pour chaque octet à transférer. En mode bloqué, le signal /DREQ est maintenu au niveau bas pendant le transfert de tous les octets. Le signal /DACK est positionné au niveau bas par la carte d'interface maître au cours d'un transfert DMA. Il indique que l'échange en cours est directement contrôlé par le canal DMA et qu'il correspond à une requête faite sur la ligne véhiculant le signal /DREQ. Comme on peut le voir sur les figures 16 et 17, le signal /DACK repasse au niveau bas à chaque échange d'octets dans le mode entrelacé comme dans le mode bloqué. Enfin, le signal /DONE est un signal bidirectionnel qui marque la fin d'un échange DMA. Il est positionné aussi bien par la carte maître que par la carte esclave. Le premier partenaire du transfert qui considère que l'échange est terminé, avertit son vis-à-vis en faisant passer ce signal au niveau bas. On va maintenant décrire plus en détail en se référant plus particulièrement à la figure 18, un mode de mise en oeuvre du procédé selon l'invention, permettant des échanges d'informations entre des cartes d'interface toutes reliées à des processeurs, ou comportant de tels processeurs. D'un point de vue général, on autorise la carte d'interface maître à émettre des requêtes simultanées à plusieurs cartes d'interface esclaves mais à ne recevoir une information en provenance que d'une seule carte esclave à la fois. En d'autres termes, tous les esclaves peuvent écouter le maître, mais un seul esclave peut expédier une information maître. L'invention prévoit de gérer la mutuelle exclusion des cartes esclaves directement au niveau de moyens logiques de gestion DCD implantés sur les cartes esclaves. On utilisera à cet effet, par exemple, un circuit logique programmable tel que celui commercialisé par la Société AMD sous la référence PALCE 20V8; Ce circuit logique programmable est programmé conformément aux équations ci-dessous, dans lesquelles un signal non précédé d'une / est inversé par rapport au même signal précédé de la /, et vice-versa QA: = /RESET * SIN * ((/All * /SOUT * /QA * (/(QB*QC) + QB*QC*A8))+(SOUT * QA)) QB : = /RESET * SIN * ((/All 9/SOUT * (QA*/QB+/QA*QB */QC+/QA*QB *QC *A9)) + (SOUT * QB)) QC:='RESET*SIN*((/All *ISOUT* (QA*QB */QC+/QB*QC+/QA*QB*QC*A10)) + (SOUT * QC)) SOUT: = 'RESET * (/QA*QB*QC + SOUT) CLCK=SOUT * LAS * lAîl * (QA*A8 + /QA*/A8) * (QB*A9 + /QB*/A9)*(QC*A10 + /QC*/A10) + ISOUT * SIN * LAS + RESET * LAS QSEL: =/ADi BSEL = /SOUT * /QA*/QB*/QC ; bit 5 = O +/QA*QB*/QC ; bit4=O +QA*/QB*QC ; bitO=O ) + SOUT * LAS * lAîl * (QA*A8 + /QA*/A8) * (QB*A9 + /QB*/A9)*(QC*A10 +/QC*/A10) BSEL. TRST = CLCK RxD = TxD RxD. TRST = /QSEL Dans ces équations, le signal TRST est un signal classique interne pour circuits logiques programmables, bien connu de l'homme du métier, et utilisé pour la commande troits états d'une sortie. L'horloge du circuit DCD est directement commandée par une sortie de ce circuit réalisant une fonction combinatoire des entrées. Les bascules logiques de ce circuit logique ne sont donc mises à jour que si certaines conditions sont remplies. Ce mode de fonctionnement est imposé par la nécessité de la mutuelle exclusion des processeurs esclaves. En effet, si l'identification des cartes esclaves reprend les principes décrits ciavant pour les autres cartes d'interface, il est nécessaire de pouvoir mémoriser, dans une bascule du circuit logique DCD, le fait que le processeur esclave de la carte est autorisé à émettre les informations vers le processeur maître. Cette mémorisation doit être maintenue dans le circuit logique DCD tant que la carte d'interface esclave reste autorisée à émettre. Il n'est donc pas possible de commander l'horloge CLCK du circuit à l'aide du signal LAS car, sinon, à chaque accès sur le bus de la part du maître, l'état de cette bascule 111 pour ces trois signaux logiques. Le signal logique /SOUT confirme, lorsque sa sortie est à 1, que la carte n'a pas été reconnue automatiquement. Le signal logique QSEL mémorise l'état du signal ADi lors d'un accès en écriture sur la carte. Ce signal est actif au niveau bas et indique alors que le processeur esclave peut émettre un message vers le maître. Il confirme également que la sortie RxD vers la carte de base n'est plus en trois états. Le processeur esclave doit donc faire l'acquisition du signal QSEL pour savoir s'il lui est possible d'expédier un message au maître. - Plusieurs solutions sont envisageables à cet égard. Soit l'esclave écoute tous les messages, même ceux qui ne lui sont pas destinés. Il lui faut alors faire un tri et scruter la ligne QSEL pour communiquer avec le maître. Soit l'esclave inhibe les réceptions tant que le signal QSEL n'est pas au niveau bas. Il n'est donc pas perturbé par les messages qui ne lui sont pas destinés. Le passage à l'état bas du signal QSEL peut servir d'interruption pour le processeur esclave. Dans tous les cas, le maître conserve la possibilité d'expédier un message en parallèle à tous les processeurs esclave en faisant passer toutes les sorties QSEL à l'état bas. Tel qu'il vient d'être décrit, le système de connexion selon l'invention présente donc un fond de panier modulaire extensible avec une seule tension d'alimentation (+ 5 volts). Il sert de support matériel à un bus numérique compatible avec la majorité des microprocesseurs 8, 16 et 32 bits, et offre une large place de fréquences de fonctionnement pouvant aller jusqu'à 25 MHz. Le système de connexion selon l'invention permet en outre de réaliser des cartes d'interface double face, la face soudure de ces cartes pouvant être affectée exclusivement à un plan de masse, ce qui est particulièrement utile pour respecter les normes d'immunité électromagnétiques tout en obtenant un coût de carte très faible. Dans le mode de réalisation qui vient d'être décrit, on a évoqué différents modes de mise en oeuvre du procédé prévoyant des accès en lecture/écriture, des phases de remise à zéro, de reconnaissance automatique de cartes et d'échange entre processeurs maîtres et esclaves. Bien entendu, tous ces modes de mise en oeuvre sont mutuellement indépendants. En d'autres termes, on peut prévoir uniquement des cycles d'accès lecture/écriture, éventuellement accompagnés de phases de remise à zéro. On peut également prévoir des phases de reconnaissance automatique de cartes sans nécessairement utiliser ou prévoir des échanges DMA et/ou des échanges entre processeurs maîtres et esclaves. De même, on peut prévoir la possibilité d'effectuer des échanges DMA et/ou des échanges entre processeurs maîtres et esclaves sans nécessairement utiliser des reconnaissances automatiques de types de cartes. Dans ce cas, les adresses devront être matérialisées sur les cartes d'interface selon l'art antérieur classique prévoyant des cavaliers mécaniques. REVENDICATIONS 1. Procédé d'échange d'informations numériques entre cartes électroniques, caractérisé par le fait qu'on connecte de façon amovible les cartes électroniques (CEL) sur au moins une carte de base (CB) comportant ses propres moyens d'alimentation connectés sur un circuit imprimé (CI) possédant un ensemble de pistes (PST) pour la circulation de signaux électriques aptes à véhiculer lesdites informations, et on amplifie (U1-U3) directement sur la carte de base certains au moins des signaux électriques circulant, sur cette carte de base, entre les zones de connexion des cartes électroniques. 2. Procédé d'échange d'informations numériques entre cartes électroniques, caractérisé par le fait qu'on connecte de façon amovible les cartes électroniques (CEL) sur au moins une carte de base (CB) comportant un circuit imprimé (CI) possédant un ensemble de pistes (PST) formant un support matériel pour un bus numérique sur lequel on véhicule, de façon synchrone, des signaux logiques de données (ADi), des signaux logiques d'adresses (ADi) ainsi que des signaux logiques de contrôle, à l'exclusion de tout signal logique d'horloge. 3. Procédé selon la revendication 1, caractérisé par le fait que ledit ensemble de pistes (PST) forme un support matériel pour un bus numérique sur lequel on véhicule, de façon synchrone, des signaux logiques de données (ADi), des signaux logiques d'adresses (ADi) ainsi que des signaux logiques de contrôle, à l'exclusion de tout signal logique d'horloge. 4. Procédé selon la revendication 2 ou 3, pour l'échange d'informations entre une carte électronique maître comportant un port d'entrée/sortie relié à une unité de traitement telle qu'un processeur, et au moins une carte électronique esclave adressable par l'unité de traitement, caractérisé par le fait qu'on associe à toute carte électronique esclave une information d'adresse comportant une première indication d'adresse (A8-A 11) permettant de localiser la carte esclave sur le bus ainsi qu'une deuxième indication d'adresse (AO-A7) définissant un espace d'adressage au sein de la carte esclave, par le fait que le procédé comporte au moins des cycles d'accès en écriture et des cycles d'accès en lecture, au cours desquels on véhicule en tant que signaux logiques de contrôle, un signal logique d'accès (/BAE) représentatif d'un accès ou non en lecture ou en écriture sur le bus, un signal logique de validation (LAS) permettant la validation des deuxièmes indications d'adresses, ce signal logique de validation étant actif au niveau logique haut pendant toute la durée de l'accès en écriture ou en lecture, et un signal logique de sélection (/BSEL) activé par la carte esclave ayant reconnu son information d'adresse. 5. Procédé selon la revendication 4, caractérisé par le fait qu'il comporte en outre une étape (140) dite de remise à zéro des cartes esclaves effectuée en présence d'un signal logique de remise à zéro (/RESET) émis par la carte électronique maître. 6. Procédé selon la revendication 4 ou 5, caractérisé par le fait qu'on mémorise dans certaines au moins des cartes esclaves un identifiant représentatif d'un type de carte choisi parmi des types prédéfinis, et par le fait que le procédé comprend une étape (142) d'identification automatique par la carte maître, du type de chaque carte esclave connectée sur une carte de base, et une étape (143) d'affectation automatique par la carte maître à chaque carte esclave identifiée de sa première indication d'adresse (A8-A11) permettant de la localiser sur le bus. 7. Procédé selon les revendications 5 et 6, caractérisé par le fait qu'on équipe une carte esclave destinée à être identifiée automatiquement, d'une unité logique interne apte à délivrer en série un nombre prédéterminé de bits formant ledit identifiant, par le fait qu'après l'étape de remise à zéro (140), ladite carte esclave transmet séquentiellement en direction de la carte maître les bits de son identifiant en utilisant le signal logique de sélection (/BSEL), et par le fait que la carte maître transmet ensuite à la carte esclave un nombre prédéterminé de bits d'adresses (&commat;) constituant ladite première indication d'adresse. 8. Procédé selon la revendication 6 ou 7, caractérisé par le fait que lorsque plusieurs cartes esclaves sont connectées en parallèle sur une ou plusieurs cartes de base, la carte maître identifie et adresse les cartes esclaves séquentiellement selon un ordre préétabli. 9. Procédé selon les revendications 7 et 8, caractérisé par le fait qu'on équipe chaque carte esclave destinée à être identifiée automatiquement d'une entrée d'initialisation apte à recevoir un signal logique d'entrée d'initialisation (/SIN), et d'une sortie d'initialisation apte à délivrer un signal logique de sortie d'initialisation (/SOUT), par le fait qu'on relie l'entrée d'initialisation de la première carte esclave à la carte maître, et la sortie d'initialisation de chaque carte esclave à l'entrée d'initialisation de la carte esclave suivante selon ledit ordre préétabli, par le fait qu'une carte recevant un signal logique d'entrée d'initialisation (/SIN) inactif ignore toute information circulant sur le bus, par le fait qu'à l'issue de l'étape de remise à zéro, les signaux logiques de sortie d'initialisation (/SOUT) de toutes les cartes esclaves sont inactifs tandis que seul le signal logique d'entrée d'initialisation (/SIN) de la première carte esclave est actif, et par le fait qu'à l'issue de l'étape d'identification (142) et de l'étape d'affectation d'adresse (143) effectuées pour une carte esclave courante, le signal logique de sortie d'initialisation (/SOUT) délivré par cette carte devient actif permettant l'identification et l'affectation d'adresse de la carte esclave suivante (K = K+1). 10. Procédé selon l'une des revendications 4 à 9, caractérisé par le fait qu'il comporte une étape de transfert d'informations entre la carte maître et une carte esclave selon un mode dit d'accès direct mémoire contrôlé par trois signaux logiques (/DREQ, /DACK, /DONE) gérés par la carte maître. 11. Procédé selon l'une des revendications 4 à 10, caractérisé par le fait qu'on commande les entrées d'horloge des circuits logiques de décodage d'adresses implantés sur les cartes esclaves directement sur les fronts montants du signal logique de validation (LAS). 12. Procédé selon l'une des revendications 4 à 10, pour l'échange d'informations entre une carte électronique maître comportant un port d'entrée/sortie relié à une unité de traitement maître telle qu'un processeur maître, et au moins une carte électronique esclave adressable par l'unité de traitement et comportant une unité de traitement esclave telle qu'un processeur esclave, caractérisé par le fait qu'on autorise la carte maître à émettre des requêtes simultanées à plusieurs cartes esclaves mais à ne recevoir une information en provenance que d'une seule carte esclave à la fois, et par le fait que l'on gère la mutuelle exclusion des cartes esclaves quant à l'émission de leurs informations vers la carte maître, au sein de moyens logiques de gestion (DCD) directement implantés sur les cartes esclaves. 13. Procédé selon la revendication 12, caractérisé par le fait que les moyens logiques de gestion (DCD) comportent un circuit logique programmable, dont on commande l'entrée d'horloge (CLCK) sur le front descendant du signal logique de validation (LAS) en présence de conditions prédéterminées. 14. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'on connecte sur la carte de base (CB) plus de deux cartes électroniques sur des zones de connexion équidistantes (CO2-CO5). 15. Procédé selon l'une des revendications précédentes, caractérisé par le fait qu'on connecte sur la carte de base (CB) au moins une autre carte de base (CB) de structure analogue de façon à ce que, de préférence toutes les zones de connexion des cartes électroniques, situées sur l'ensemble des cartes de base, soient équidistantes. 16. Système de connexion entre cartes électroniques, caractérisé par le fait qu'il comprend au moins une carte de base (CB) comportant un circuit imprimé (CI) possédant un ensemble de pistes (PST) pour le transfert de signaux électriques, au moins deux connecteurs de base (C02-C05) connectés sur ledit ensemble de pistes et aptes chacun à recevoir de façon amovible une desdites cartes électroniques (CEL), des moyens d'amplification de signaux (U1-U3) connectés sur le circuit imprimé, et des propres moyens d'alimentation électrique connectés sur le circuit imprimé et aptes à alimenter les moyens d'amplification et lesdites cartes électroniques. 17. Système selon la revendication 16, caractérisé par le fait que la carte de base comporte plus de deux connecteurs de base (C02- C05), tous connectés en parallèle sur ledit ensemble de pistes, les moyens d'amplification étant disposés entre deux des connecteurs de base (C02,C03). 18. Système selon l'une des revendications 16 ou 17, caractérisé par le fait que la carte de base comporte en outre un premier et un deuxième connecteurs d'extension (COl ,C06), complémentaires, connectés sur ledit ensemble de pistes et disposés de part et d'autre des moyens d'amplification, le premier connecteur d'extension de la carte de base étant apte à coopérer de façon amovible avec un deuxième connecteur d'extension d'une autre carte de base tandis que le deuxième connecteur d'extension de la carte de base est apte à coopérer de façon amovible avec un premier connecteur d'extension d'une autre carte de base. 19. Système selon la revendication 18, caractérisé par le fait que les deux connecteurs d'extension (COl ,C06) sont disposés transversalement au voisinage de deux extrémités opposées de la carte de base (CB). 20. Système selon la revendication 19, caractérisé par le fait que la carte de base comporte au niveau des pistes du circuit imprimé des groupes de rangées transversales de trous de connexion, chaque groupe étant apte à recevoir les broches d'un connecteur de base ou d'extension, les rangées transversales d'un même groupe étant mutuellement espacées longitudinalement d'une distance égale à un multiple entier d'un pas d'espacement prédéterminé (p), par le fait que deux rangées adjacentes appartenant respectivement à deux groupes voisins affectés à deux connecteurs de base sont espacées d'un multiple entier dudit pas d'espacement tandis que deux rangées adjacentes appartenant à deux groupes voisins respectivement affectés à un connecteur de base et à un connecteur d'extension sont espacés d'une distance (dl) égale à une fois et demie le pas d'espacement (p). 21. Système selon l'une des revendications 16 à 20, caractérisé par le fait que le circuit imprimé est un circuit double face, l'ensemble des pistes (PST), les connecteurs (CO1-C06) et les moyens d'amplification (U 1 -U3) étant situés exclusivement sur l'une des faces tandis que l'autre face comporte d'autres pistes formant un plan de masse. 22. Système selon l'une des revendications 16 à 21, pour l'échange d'informations entre une carte électronique maître comportant un port d'entrée/sortie relié à une unité de traitement telle qu'un processeur, et au moins une carte électronique esclave adressable par l'unité de traitement, caractérisé par le fait que ledit ensemble de pistes forme un support matériel pour un bus numérique de liaison véhiculant, de façon synchrone, des signaux logiques de données (ADi), des signaux logiques d'adresses (ADi) ainsi que des signaux logiques de contrôle, à l'exclusion de tout signal logique d'horloge. 23. Système selon la revendication 22, caractérisé par le fait que les moyens d'amplification comportent un premier circuit d'amplification bidirectionnelle (U 1 ) apte à amplifier les signaux de données et une partie des signaux d'adresse, et possédant une borne d'entrée de commande (DIR) pour définir le sens de passage des signaux à travers ce premier circuit, un circuit logique programmable bidirectionnel (U2) apte à amplifier une partie des signaux de contrôle et dont une borne de sortie (19) est reliée à la borne d'entrée de commande (DIR) du premier circuit d'amplification (U1), ainsi qu'un un deuxième circuit d'amplification monodirectionnelle (U3) apte à amplifier une autre partie des signaux d'adresse et les signaux de contrôle restants, par le fait que ces trois circuits sont disposés sur une même face du circuit imprimé et par le fait que le circuit logique programmable (U2) est disposé entre le premier circuit d'amplification bidirectionnelle (U 1) et le deuxième circuit d'amplification monodirectionnelle (U3). 24. Système selon l'une des revendications 16 à 23, caractérisé par le fait qu'il comprend, pour chaque carte de base, un boîtier (BT) incorporant la carte de base (CB) équipée des moyens d'amplification et des connecteurs, ainsi que les moyens d'alimentation connectés sur le circuit imprimé. 25. Système selon la revendication 24, caractérisé par le fait qu'il comporte, pour chaque carte électronique (CEL), un boîtier d'interface (BTL) logeant ladite carte électronique, apte à se fixer de façon amovible sur le boîtier (BT) de la carte de base pour autoriser la connexion entre cette carte électronique (CEL) et la carte de base (CB).