FR 2764734 A1 19981218 FR 9807293 A 19980610 Domaine de l'invention La présente invention concerne un procédé de fabrication d'un dispositif à semiconducteur et plus particulièrement, un procédé de formation de plots de contact d'un dispositif à semiconducteur permettant d'empêcher un pontage entre des interconnexions sur les plots de contact. Arrière-plan de l'invention Compte tenu du fait que le degré d'intégration devient de plus en plus élevé dans les dispositifs à semiconducteur, des technologies d'interconnexion multicouche sont de plus en plus nécessaires. Afin d'assurer une marge de processus de photolithographie et afin de minimiser une longueur d'interconnexion dans de telles technologies d'interconnexion multicouche, une couche isolante et une couche conductrice qui sont formées sur un substrat semiconducteur doivent être planarisées. Si elles ne sont pas planarisées, les interconnexions peuvent être fréquemment coupées ou mises en court-circuit du fait de la topologie plus contraignante. Pour cette raison, beaucoup d'efforts ont été dédiés à la planarisation des couches isolantes et conductrices afin de former un plot de contact. Les figures la à ld représentent des étapes de processus d'un procédé de l'art antérieur permettant de former des plots de contact. Par report à la figure la, une électrode de grille 4, par exemple une ligne de mot d'un dispositif de mémoire à semiconducteur, est formée sur un substrat semiconducteur 1 dans lequel une couche d'isolation de dispositif 2 est formée. Une couche isolante 6 en oxyde est déposée audessus du substrat semiconducteur 1 incluant l'électrode de grille 4. La couche d'oxyde 6 comporte une surface irrégulière le long de la topologie de l'électrode de grille 4. Par ailleurs, deux régions présentant une marche l'une par rapport à l'autre sont générées sur la couche isolante 6, l'une de ces régions étant une région de marche haute au niveau de laquelle l'électrode de grille 4 est formée et l'autre de ces régions étant une région de marche basse au niveau de laquelle l'électrode de grille n'est pas formée. Puis lorsqu'une gravure de la couche isolante 6 comportant la surface irrégulière est réalisée en utilisant un processus de polissage mécanique et chimique (CMP), la surface supérieure de la couche isolante 6 peut être planarisée comme représenté sur la figure lb. Par report à la figure lc, la couche isolante planarisée 6 est également gravée jusqu'à ce qu'une région de diffusion (non représentée) sur le substrat semiconducteur 1 soit mise à nu et ainsi, un trou de contact 8 est formé. Ensuite, une couche conductrice 10 par exemple en polysilicium est déposée sur la couche isolante 6 et elle remplit le trou de contact 8. Pour finir, comme représenté sur la figure ld, un processus CMP est réalisé afin de graver la couche conductrice 10 jusqu'à ce que la surface supérieure de la couche isolante 6 soit mise à nu, et ainsi, un plot de contact lOa en polysilicium est formé. Ici, il convient de porter attention au fait que, dans le procédé de l'art antérieur, le processus CMP de la couche isolante 6 est tout d'abord réalisé en premier avant la formation du plot de contact 10a et ainsi, une rayure est générée sur la couche isolante 6 pendant le processus CMP. Cette rayure sur la couche isolante 6 aboutit au fait qu'un pontage entre des interconnexions à former sur le plot de contact est généré lorsque l'on recouvre la rayure d'un matériau conducteur. Par ailleurs, la couche isolante 6 doit être déposée selon une épaisseur suffisante pour recouvrir l'électrode de grille 4 et pour assurer une planarisation en surface de la couche isolante. Par conséquent, un temps suffisant est requis pour planariser-graver la couche isolante. Ceci conduit à une diminution du rendement de fabrication des dispositifs à semiconducteur. Brièvement, le procédé de l'art antérieur permettant de former des plots de contact conduit à deux problèmes: tout d'abord, une micro-rayure et une formation de piqûres sur la couche isolante 6 sont générées du fait du matériau de polissage pendant le processus CMP afférent. Ce problème a pour effet de générer un pontage entre des interconnexions à former au moyen d'une métallisation qui suit. En second lieu, l'épaisseur de la couche isolante pour la planarisation devient davantage difficile à réduire. En tant que résultat, ces problèmes aboutissent à une diminution de la fiabilité et du rendement. Résumé de l'invention La présente invention est destinée à résoudre ces problèmes et un objet de l'invention consiste à proposer un procédé permettant de former des plots de contact d'un dispositif à semiconducteur sans pontage entre des interconnexions. Un autre objet de la présente invention consiste à proposer un procédé permettant de former des plots de contact d'un dispositif à semiconducteur dont une couche isolante comporte une couche isolante inférieure et une couche isolante supérieure présentant une dureté relativement élevée par rapport à la couche isolante inférieure de manière à planariser aussi efficacement que possible une région de marche haute et une région de marche basse. Selon un aspect de la présente invention, on propose un procédé permettant de former des plots de contact d'un dispositif à semiconducteur, lequel procédé comprend les étapes de formation d'une structure conductrice sur un substrat semiconducteur comportant une pluralité de régions de diffusion en son sein; formation d'une couche isolante sur le substrat semiconducteur incluant la structure conductrice; gravure de la couche isolante jusqu'à ce qu'au moins l'une des régions de diffusion soit mise à nu, afin de former un trou de contact; dépôt d'une couche conductrice sur la couche isolante en remplissant le trou de contact avec la couche conductrice; gravure de la couche conductrice jusqu'à ce qu'une surface supérieure de la couche isolante soit mise à nu, afin de former un plot de contact; et gravure d'une surface supérieure de la couche isolante incluant le plot de contact au moyen d'un processus de planarisation -gravure, dans lequel les deux surfaces supérieures du plot de contact et de la couche isolante sont planarisées. Selon un autre aspect de la présente invention, on propose un procédé permettant de former des plots de contact d'un dispositif à semiconducteur, lequel procédé comprend les étapes de formation d'une structure conductrice sur un substrat semiconducteur comportant une pluralité de régions de diffusion en son sein; formation séquentielle de première et seconde couches isolantes sur le substrat semiconducteur incluant la structure conductrice, ladite seconde couche isolante présentant une dureté relativement élevée par rapport à la première couche isolante; gravure séquentielle des seconde et première couches isolantes jusqu'à ce qu'au moins une partie prise parmi les régions de diffusion et la structure conductrice soit mise à nu, afin de former un trou de contact; formation d'une couche conductrice sur la seconde couche isolante en remplissant le trou de contact; gravure de la couche conductrice jusqu'à ce qu'au moins une surface supérieure de la seconde couche isolante soit mise à nu, afin de former un plot de contact; et planarisation-gravure des seconde et première couches isolantes incluant le plot de contact. La seconde couche isolante est gravée à une vitesse plus lente que celle pour une partie de marche basse de la seconde couche isolante au niveau de laquelle la structure conductrice et le trou de contact ne sont pas formés et que celle pour la première couche isolante, pendant l'étape de planarisation-gravure. Selon encore un autre aspect de la présente invention, on propose un procédé permettant de former des plots de contact d'un dispositif à semiconducteur, lequel procédé comprend les étapes de formation d'une structure conductrice sur un substrat semiconducteur comportant une pluralité de régions de diffusion en son sein; formation séquentielle de première et seconde couches isolantes sur le substrat semiconducteur incluant la structure conductrice, ladite seconde couche isolante présentant une dureté relativement élevée par rapport à la première couche isolante; gravure séquentielle des seconde et première couches isolantes jusqu'à ce qu'au moins une partie prise parmi les régions de diffusion et la structure conductrice soit mise à nu, afin de former un trou de contact; formation d'une couche conductrice sur la seconde couche isolante en remplissant le trou de contact; et planarisation- gravure séquentielle de la couche conductrice, de la seconde couche isolante et de la première couche isolante afin de former un plot de contact et afin de faire en sorte que la première couche isolante soit planarisée. La seconde couche isolante est gravée à une vitesse plus lente que celle pour une partie de marche basse de la seconde couche isolante au niveau de laquelle la structure conductrice et le trou de contact ne sont pas formés et que celle pour la première couche isolante. Chacun des procédés tels que mentionnés ci-avant comprend en outre, avant la formation de la couche conductrice, la formation d'une couche de barrière sur la couche isolante incluant le trou de contact. Brève description des dessins La présente invention peut être mieux comprise et son objet apparaîtra de façon plus évidente à l'homme de l'art par report aux dessins annexés parmi lesquels: les figures la à ld sont des schémas de successions d'étapes qui représentent des étapes de processus d'un procédé de l'art antérieur permettant de former des plots de contact d'un dispositif à semiconducteur; les figures 2a à 2e sont des schémas de successions d'étapes qui représentent des étapes de processus d'un nouveau procédé permettant de former des plots de contact d'un substrat semiconducteur selon un premier mode de réalisation de la présente invention; la figure 3 est une vue en coupe qui représente un plot de contact évidé qui est fabriqué selon le premier mode de réalisation de la présente invention les figures 4a à 4e sont des schémas de successions d'étapes qui représentent des étapes de processus d'un nouveau procédé permettant de former des plots de contact d'un substrat semiconducteur selon un second mode de réalisation de la présente invention; et la figure 5 est une vue en coupe qui représente un plot de contact évidé qui est fabriqué selon le second mode de réalisation de la présente invention. Description détaillée des modes de réalisation préférés La présente invention sera décrite par report à des modes de réalisation préférés mais il doit être reconnu que la présente invention peut être largement modifiée et changée et que le cadre de la présente invention n'est pas limité, sauf par ce qui est revendiqué dans les revendications annexées. Par report aux figures 2d et 4d, un nouveau procédé permettant de former des plots de contact d'un dispositif à semiconducteur selon la présente invention inclut une étape de formation d'une couche conductrice sur une couche isolante en remplissant un trou de contact. Le procédé comprend en outre une étape de planarisation-gravure d'une surface supérieure de la couche isolante ainsi que des plots de contact après la formation des plots de contact en gravant la couche conductrice en utilisant un processus de gravure partielle ou un processus CMP jusqu'à ce qu'au moins la surface supérieure de la couche isolante soit mise à nu. Selon une variante, les couches conductrice et isolante sont simultanément planarisées-gravées en utilisant un processus CMP en une seule fois afin de former les plots de contact et de planariser la surface supérieure de la couche isolante. A l'aide de ce procédé, un pontage entre des interconnexions qui peut être généré du fait d'une rayure de la surface supérieure de la couche isolante peut être empêché par planarisation-gravure de la couche conductrice après remplissage d'un trou de contact avec la couche conductrice. Par ailleurs, puisque la couche isolante inclut une couche isolante inférieure et une couche isolante supérieure présentant une dureté relativement élevée par rapport à la couche isolante inférieure, les régions de marche haute et de marche basse de la couche isolante formées le long de la topologie d'une électrode de grille ou d'une interconnexion métallique sont efficacement planarisées. En tant que résultat, l'épaisseur de la couche isolante peut être considérablement réduite. Mode de réalisation 1 Maintenant, un procédé permettant de former des plots de contact d'un dispositif de mémoire à semiconducteur selon un premier mode de réalisation de la présente invention est décrit par report aux figures 2 et 3. Ces figures représentent un premier mode de réalisation de l'invention. Par report à la figure 2a, un substrat semiconducteur 100, par exemple un substrat en silicium, comporte une couche d'isolation de dispositif 102 (dans ce cas, une région d'oxyde de champ) conformée afin de définir des régions actives et inactives. Selon le mode de réalisation de la figure 2a, la couche d'isolation de dispositif 102 présente la forme caractéristique d'un oxyde de champ d'isolation de tranchée peu profonde (STI) mais la présente invention peut bien entendu être mise en oeuvre en utilisant d'autres technologies d'isolation telles qu'une isolation par oxyde de champ LOCOS, une isolation par masquage de paroi latérale ou une isolation de champ directe. Une électrode de grille 104, par exemple une ligne de mot du dispositif de mémoire à semiconducteur, est formée sur le substrat en silicium 100. Ce substrat en silicium inclut des régions de diffusion (non représentées), par exemple des régions de source/drain formées dans les régions actives au niveau des deux côtés de l'électrode de grille 104. Puis une couche isolante (ou une couche d'isolation intercouche) 106 est déposée au-dessus du substrat en silicium 100 incluant l'électrode de grille 104 de manière à permettre une isolation électrique entre les interconnexions. La couche isolante 106 peut être réalisée en au moins un élément choisi parmi un groupe comprenant SiO2, USG (verre de silicate non dopé), BPSG (verre de borophosphosilicate), PSG (verre de phosphosilicate), SiN, SiON, SiOF, SOG (verre déposé par centrifugation), FOX (oxyde fluable), un polymère et une combinaison de ceux-ci. De préférence, la couche isolante 106 comporte un film multicouche, c'est-àdire une couche isolante inférieure 106a et une couche isolante supérieure 106b qui présentent des duretés différentes l'une par rapport à l'autre. La couche isolante inférieure 106a est constituée par une couche d'oxyde qui présente de préférence une épaisseur dans la plage de 4000 A à 12000 A. La couche isolante inférieure 106a peut être réalisée à partir d'un élément choisi parmi un groupe comprenant SiO2, USG, BPSG et PSG ou une combinaison de ceux-ci, en utilisant un procédé de dépôt chimique en phase vapeur (CVD), un procédé de refluage, un procédé de dépôt/gravure, un procédé plasma haute densité (HDP). Selon une variante, la couche isolante inférieure 106a peut être réalisée à partir d'un élément sélectionné parmi un groupe comprenant SiOF, FOX (oxyde fluable) et un polymère ou une combinaison de ceux-ci, en utilisant un processus SOG (verre déposé par centrifugation) ou un processus de revêtement par centrifugation. La couche isolante supérieure 106b est réalisée en un matériau présentant une dureté relativement élevée par rapport à la couche isolante inférieure 106a et de préférence, elle présente une épaisseur dans la plage de 100 A à 1000 A. La couche isolante supérieure 106b peut être réalisée par exemple en un élément choisi parmi un groupe comprenant SiN, SiON, AlN, A1203, BN et un carbone similaire au diamant ou une combinaison de ceux-ci. L'une des clés les plus importantes est constituée par le fait que la couche isolante supérieure 106b présentant une dureté relativement élevée est utilisée pour graver une partie de marche basse de la couche isolante inférieure 106a à une vitesse lente pendant une étape de planarisation-gravure qui suit. De manière significative, la couche isolante 106 est formée de manière à comporter une surface irrégulière le long de la topologie de l'électrode de grille 104, et une région o l'électrode de grille 104 est formée présente une marche relativement haute par rapport à une région au niveau de laquelle l'électrode de grille n'est pas formée. Par report à la figure 2b, la couche isolante 106 est gravée jusqu'à ce qu'au moins l'une des régions de diffusion soit mise à nu et ainsi, un trou de contact 108 est formé. Comme représenté sur la figure 2c, une couche conductrice 110 permettant de former des plots de contact est déposée au-dessus de la couche isolante supérieure 106b, laquelle présente une épaisseur (par exemple de 3000 A à 5000 A) qui suffit pour remplir le trou de contact 108. La couche conductrice 110 est réalisée en un élément choisi parmi un groupe comprenant W, AI, Cu, Ti, TiN, du polysilicium, W-Si, A1-Cu et Al-Cu-Si en utilisant le procédé CVD, le procédé PVD, le procédé de refluage ou le procédé de remplissage forcé. Selon le premier mode de réalisation, la couche conductrice est formée directement sur la couche isolante supérieure 106b en remplissant le trou de contact 108 tandis que selon une modification du premier mode de réalisation, une couche de barrière (non représentée) peut être formée directement sur la couche isolante supérieure 106b et sur les deux parois latérales ainsi que sur un fond du trou de contact 108 puis la couche conductrice 110 est formée au- dessus de la couche de barrière en remplissant le trou de contact 108. La couche de barrière peut être réalisée à partir d'un élément choisi parmi un groupe comprenant Ti, TiN, Ta, TaN, WN, TiSiN et une combinaison de ceux-ci de manière à améliorer des caractéristiques de résistance de contact et d'adhérence et à atténuer une réaction mutuelle. Par report à la figure 2d, la couche conductrice 110 est gravée jusqu'à ce qu'une surface supérieure de la couche isolante supérieure 106b soit mise à nu, afin d'ainsi former un plot de contact 1 10a. Le processus de gravure de la couche conductrice est réalisé au moyen d'un procédé CMP ou d'un procédé de gravure partielle en utilisant une gravure par voie sèche ou par voie humide. Lorsque le procédé CMP est réalisé afin de graver la couche conductrice 110, un matériau de polissage est utilisé et un rapport de vitesses de polissage de la couche conductrice 110 sur la couche isolante 106 est dans la plage qui va de 1: plusieurs centaines à plusieurs centaines: 1. De préférence, le matériau de polissage est utilisé et une vitesse de polissage de la couche conductrice 110 par exemple en polysilicium est cinq fois plus élevée que celle de la couche isolante inférieure 106 par exemple en oxyde ou que celle de la couche isolante supérieure par exemple en nitrure (SiN ou SiON). Selon une variante, dans le cas o le procédé de gravure partielle est réalisé afin de graver la couche conductrice 110, si la couche conductrice 110 qui remplit le trou de contact 108 est suffisamment sur-gravée, un plot de contact évidé 110 b est formé comme représenté sur la figure 3. Cette figure représente le plot de contact évidé 1 10b formé conformément à une autre modification du premier mode de réalisation. Le plot de contact évidé 1 0b peut être utilisé en tant que couche d'arrêt de gravure pendant un procédé de planarisation-gravure qui suit de la couche isolante 106. Pour finir, comme représenté sur la figure 2e, un procédé de planarisation-gravure constitué par le procédé CMP est réalisé afin de planariser la couche isolante 106 et le plot de contact 110a. Pendant le processus CMP, la couche isolante supérieure 106b est ôtée et une surface supérieure de la couche isolante inférieure 106a est planarisée. En tant que résultat, le plot de contact 110a ou 1 lo0b est formé, lequel comporte une surface régulière présentant la même position horizontale que la surface supérieure de la couche isolante inférieure 106a. Le processus CMP est de préférence réalisé en utilisant un matériau de polissage selon lequel un rapport de vitesses de polissage de la couche conductrice 110 sur la couche isolante 106 est dans la plage de 1: plusieurs centaines à plusieurs centaines: 1. Selon une variante, lorsque le plot de contact évidé 1 lo0b est formé, le processus CMP pour la planarisation de la couche isolante 106 est réalisé en utilisant le plot de contact évidé 1 10b en tant que couche d'arrêt de gravure, comme représenté par une ligne en pointillés 111 sur la figure 3. Puisqu'une partie de marche relativement haute de la couche isolante 106 o l'électrode de grille 104 et le trou de contact 108 sont formés est planarisée-gravée à une vitesse de polissage supérieure à celle d'une partie o ces mêmes éléments ne sont pas formés, la planarisation de la couche isolante 106 peut être aisément obtenue. Par ailleurs, puisque la couche isolante supérieure 106b présentant une dureté relativement élevée par rapport à la couche isolante inférieure 106a est gravée à une vitesse de polissage inférieure à celle de la couche isolante inférieure 106a, une planarisation efficace de la couche isolante 106 peut être obtenue. En tant que résultat, la couche isolante inférieure 106a qui peut être utilisée en tant que couche d'isolation inter-couche entre des interconnexions peut avoir son épaisseur considérablement réduite par comparaison avec une couche isolante du dispositif à semiconducteur de l'art antérieur. Par ailleurs, la couche conductrice 110 et la couche isolante 106 peuvent être planarisées-gravées simultanément en utilisant le processus CMP. Dans ce cas, le processus CMP est réalisé en utilisant un matériau de polissage pour la gravure d'une couche d'oxyde, à savoir un matériau de polissage présentant une non sélectivité afin de graver séquentiellement la couche conductrice 110 en polysilicium, la couche isolante supérieure 106b en nitrure et la couche isolante inférieure 106a en oxyde. Ensuite, une interconnexion supérieure (non représentée) est formée afin de réaliser une connexion électrique avec le plot de contact 11 Oa ou 11 Ob. Selon le premier mode de réalisation de l'invention, puisqu'un matériau conducteur n'est pas piégé, lequel est déposé de manière à former un plot de contact sur la surface supérieure de la couche isolante planarisée 106, un pontage entre des interconnexions ne peut pas être généré même si les interconnexions sont formées sur la couche isolante. Mode de réalisation 2 Ci-après, un procédé permettant de former des plots de contact d'un dispositif de mémoire à semiconducteur selon un second mode de réalisation de la présente invention est décrit par report aux figures 4 et 5. Par report à la figure 4a, une interconnexion métallique 202 est formée sur un substrat semiconducteur 200, par exemple un substrat en silicium dont des régions actives et inactives sont définies. L'interconnexion métallique 202 est formée sur la région active. Selon une variante, bien que ceci ne soit pas représenté, une couche isolante présentant une épaisseur de 4000 A à 20000 A peut être déposée au-dessus du substrat en silicium 200 sur lequel une électrode de grille (non représentée) est formée puis l'interconnexion métallique 202 peut être formée sur la couche isolante. Puis une couche isolante 204 est déposée au-dessus du substrat en silicium 200 incluant l'interconnexion métallique 202 de manière à permettre une isolation électrique entre des interconnexions. La couche isolante 204 peut être réalisée en un élément choisi parmi un groupe comprenant SiO2, USG, BPSG, PSG, SiN, SiON, SiOF, SOG, FOX un polymère et une combinaison de ceux-ci. De préférence, la couche isolante 204 comporte un film multicouche, c'est-à-dire une couche isolante inférieure 204a et une couche isolante supérieure 204b qui présentent des duretés différentes l'une par rapport à l'autre. La couche isolante inférieure 204a est constituée par une couche d'oxyde qui présente de préférence une épaisseur dans la plage de 10000 A à 30000 A. La couche isolante inférieure 204a peut être réalisée en un élément choisi parmi un groupe comprenant SiO2, USG, BPSG et PSG ou une combinaison de ceux-ci en utilisant un procédé CVD, un procédé de refluage, un procédé de dépôt/gravure ou un procédé HDP. Selon une variante, la couche isolante inférieure 204a peut être réalisée en un élément choisi parmi un groupe comprenant SiOF, FOX et un polymère ou une combinaison de ceux-ci, en utilisant un procédé SOG ou procédé de revêtement par centrifugation. La couche isolante supérieure 204b est réalisée en un matériau présentant une dureté relativement élevée par rapport à la couche isolante inférieure 204a et de préférence, elle présente une épaisseur dans la plage de 100 A à 1000 A. La couche isolante supérieure 204b peut être réalisée par exemple en un élément choisi parmi un groupe comprenant SiN, SiON, ALN, A1203, BN et un carbone similaire au diamant ou une combinaison de ceux-ci. La couche isolante supérieure 204b est utilisée pour graver une partie de marche basse de la couche isolante inférieure 204a à une vitesse faible pendant une étape de planarisation-gravure qui suit. De manière significative, la couche isolante 204 est formée de manière à comporter une surface irrégulière le long de la topologie de l'interconnexion métallique 202, et une région au niveau de laquelle l'interconnexion métallique 202 est formée présente une marche relativement haute par rapport à une région au niveau de laquelle l'interconnexion métallique n'est pas formée. Par report à la figure 4b, la couche isolante 204 est gravée jusqu'à ce qu'au moins une interconnexion métallique 202 soit mise à nu et ainsi, un trou de contact 206 est formé. Comme représenté sur la figure 4c, une couche de barrière 207 est formée directement sur la couche isolante supérieure 204b et sur les deux parois latérales ainsi que sur un fond du trou de contact 206. La couche de barrière 207 est réalisée à partir d'un élément choisi par un groupe comprenant Ti, TiN, Ta, TaN, WN, TiSiN et une combinaison de ceux- ci de manière à améliorer des caractéristiques de résistance de contact et d'adhérence et de manière à atténuer une réaction mutuelle entre l'interconnexion métallique 202 et un matériau conducteur utilisé pour un plot de contact. Puis une couche conductrice 208 permettant de former des plots de contact est déposée au-dessus de la couche de barrière 207, laquelle présente une épaisseur (par exemple de 2000 A à 6000 A) suffisante pour remplir le trou de contact 206. La couche conductrice 208 est réalisée en un élément choisi parmi un groupe comprenant W, Al, Cu, Ti, TiN, un polysilicium, W-Si, Al-Cu et Al-Cu- Si, en utilisant un procédé CVD, un procédé PVD, un procédé de refluage ou un procédé de remplissage forcé. Par report à la figure 4d, la couche conductrice 208 et la couche de barrière 207 sont gravées séquentiellement jusqu'à ce qu'une surface supérieure de la couche isolante supérieure 204b soit mise à nu, afin d'ainsi former un plot de contact 208a. Le processus de gravure de lacouche conductrice 208 et de la couche de barrière 207 est réalisé au moyen d'un processus CMP ou d'un processus de gravure partielle en utilisant une gravure par voie sèche ou par voie humide. Lorsque le processus CMP est réalisé afin de graver la couche conductrice 208, un matériau de polissage est utilisé, matériau selon lequel un rapport de vitesses de polissage de la couche conductrice 208 sur la couche isolante 204 est dans la plage de 1: plusieurs centaines à plusieurs centaines: 1. De préférence, le matériau de polissage est utilisé de telle sorte qu'une vitesse de polissage de la couche conductrice 208 en tungstène (W) soit cinq fois supérieure à celle de la couche isolante inférieure 204 en oxyde ou à celle de la couche isolante supérieure en nitrure (SiN ou SiON). Selon une variante, dans le cas o le processus de gravure partielle est réalisé afin de graver la couche conductrice 208, si la couche conductrice 208 qui remplit le trou de contact 206 est suffisamment sur- gravée, un plot de contact évidé 208b est formé comme représenté sur la figure 5. Cette figure représente le plot de contact évidé 208b formé conformément à une modification du second mode de réalisation. Le plot de contact évidé 208b est utilisé en tant que couche d'arrêt de gravure pendant un procédé de planarisation-gravure qui suit de la couche isolante 204. Pour finir, comme représenté sur la figure 4e, un procédé de planarisation-gravure constitué par le processus CMP est réalisé afin de planariser la couche isolante 204 et le plot de contact 208a. Pendant le processus CMP, la couche isolante supérieure 204b est ôtée et une surface supérieure de la couche isolante inférieure 204a est planarisée. En tant que résultat, le plot de contact 208a ou 208b est formé de manière à comporter une surface régulière présentant la même position horizontale que la surface supérieure de la couche isolante inférieure 204a. Le processus CMP est de préférence réalisé en utilisant un matériau de polissage selon lequel un rapport de vitesses de polissage de la couche conductrice 208 sur la couche isolante 204 est dans la plage de i: plusieurs centaines à plusieurs centaines: 1. Selon une variante, lorsque le plot de contact évidé 208b est formé au moyen du procédé de sur-gravure, le processus CMP pour la planarisation de la couche isolante 204 est réalisé en utilisant le plot de contact évidé 208b en tant que couche d'arrêt de gravure, comme représenté par une ligne en pointillés 209 sur la figure 5. Il est préférable que le processus CMP utilise un matériau de polissage selon lequel un rapport de vitesses de polissage de la couche conductrice 208 sur la couche isolante 204 vaut 1: 10. De façon similaire au premier mode de réalisation, puisqu'une partie de marche relativement haute de la couche isolante 204 au niveau de laquelle l'interconnexion métallique 202 et le trou de contact 206 sont formés est planarisée-gravée à une vitesse de polissage supérieure à celle d'une partie au niveau de laquelle ces mêmes éléments ne sont pas formés, la planarisation de la couche isolante 204 peut être aisément réalisée. Par ailleurs, puisque la couche isolante supérieure 204b présentant une dureté relativement élevée par rapport à la couche isolante inférieure 204a est gravée à une vitesse de polissage inférieure à celle de la couche isolante inférieure 204a, une planarisation efficace de la couche isolante 204 peut être obtenue. En tant que résultat, la couche isolante inférieure 204a qui peut être utilisée en tant que couche isolante entre des interconnexions peut avoir son épaisseur qui est considérablement réduite par comparaison avec une couche isolante du dispositif à semiconducteur de l'art antérieur. Par ailleurs, la couche conductrice 208 et la couche isolante 204 peuvent être simultanément planarisées-gravées en utilisant le processus CMP. Dans ce cas, le processus CMP est réalisé en utilisant un matériau de polissage pour graver une couche d'oxyde, c'est-à-dire un matériau de polissage présentant une non sélectivité afin de graver séquentiellement la couche conductrice 208 en tungstène, la couche de barrière 207, la couche isolante supérieure 204b en nitrure et la couche isolante inférieure 204a en oxyde. Ensuite, une interconnexion supérieure (non représentée) est formée afin de réaliser une connexion électrique avec les plots de contact 208a ou 208b. Selon le second mode de réalisation, puisqu'un matériau conducteur n'est pas piégé, lequel est déposé pour former un plot de contact sur la surface supérieure de la couche isolante planarisée 204, un pontage entre des interconnexions ne peut pas être généré même si l'interconnexion supérieure est formée. Comme il ressort de ce qui précède, la présente invention procure l'avantage constitué par des plots de contact, ce qui permet d'empêcher un pontage entre des interconnexions qui peut être généré du fait d'une rayure de la surface supérieure d'une couche isolante. Ceci est dû au fait qu'un processus CMP pour former les plots de contact est mis en oeuvre après un processus CMP pour la planarisation de la couche isolante. En outre, puisque la couche isolante inclut deux couches, soit une couche isolante inférieure et une couche isolante supérieure présentant une dureté relativement élevée par rapport à la couche isolante inférieure, une région de marche haute au niveau de laquelle une structure conductrice est formée et une région de marche basse au niveau de laquelle la structure conductrice n'est pas formée sont planarisées efficacement. Par conséquent, la présente invention procure l'avantage supplémentaire constitué par le fait que l'épaisseur de la couche isolante peut être considérablement réduite. REVENDICATIONS 1. Procédé de formation de plots de contact d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes de: formation d'une structure conductrice (104) sur un substrat semiconducteur (100) comportant une pluralité de régions de diffusion en son sein; formation d'une couche isolante (106) sur le substrat semiconducteur incluant la structure conductrice; gravure de la couche isolante jusqu'à ce qu'au moins l'une des régions de diffusion soit mise à nu, afin de former un trou de contact (108); dépôt d'une couche conductrice (110) sur la couche isolante en remplissant le trou de contact avec la couche conductrice; gravure de la couche conductrice jusqu'à ce qu'une surface supérieure de la couche isolante soit mise à nu, afin de former un plot de contact ( 10a); et gravure d'une surface supérieure de la couche isolante incluant le plot de contact au moyen d'un processus de planarisation-gravure, dans lequel les deux surfaces supérieures du plot de contact (1 0la) et de la couche isolante (106) sont planarisées. 2. Procédé selon la revendication 1, caractérisé en ce que ladite couche isolante (106) est réalisée en au moins un élément choisi parmi un groupe comprenant SiO2, USG (verre de silicate non dopé), BPSG (verre de borophosphosilicate), PSG (verre de phosphosilicate), SiN, SiON, SiOF, SOG (verre déposé par centrifugation), FOX (oxyde fluable), un polymère et une combinaison de ceux-ci. 3. Procédé selon la revendication 1, caractérisé en ce que ladite couche conductrice (110) est réalisée en un élément choisi parmi un groupe comprenant W, Al, Cu, Ti, TiN, du polysilicium, W- Si, Al-Cu et Al-Cu-Si au moyen d'un processus pris parmi les processus CVD, PVD, de refluage et de remplissage forcé. 4. Procédé selon la revendication 1, caractérisé en ce que l'étape de gravure de la couche conductrice est réalisée au moyen d'un procédé choisi parmi un groupe comprenant un processus de gravure partielle et un processus CMP. 5. Procédé selon la revendication 4, caractérisé en ce que ledit processus de gravure partielle est réalisé au moyen d'un processus de gravure par voie humide ou par voie sèche. 6. Procédé selon la revendication 4, caractérisé en ce que ledit processus CMP est réalisé en utilisant un matériau de polissage et en ce qu'un rapport de vitesses de polissage de la couche conductrice sur la couche isolante est dans la plage qui va de plusieurs centaines: 1 à 1: plusieurs centaines. 7. Procédé selon la revendication 1, caractérisé en ce que l'étape de gravure de la couche conductrice comprend une sur- gravure de la couche conductrice afin de former un plot de contact évidé (l lOb) et en ce que le plot de contact évidé est utilisé en tant que couche d'arrêt de gravure pendant le processus de planarisation- gravure. 8. Procédé selon la revendication 1, caractérisé en ce que ledit processus de planarisation-gravure est réalisé en utilisant un matériau de polissage et en ce qu'un rapport de vitesses de polissage de la couche conductrice sur la couche isolante est dans la plage de 1: plusieurs centaines à plusieurs centaines: 1. 9. Procédé selon la revendication 1, caractérisé en ce que le procédé comprend en outre, avant la formation de la couche conductrice, la formation d'une couche de barrière (207) sur la couche isolante incluant le trou de contact. 10. Procédé selon la revendication 9, caractérisé en ce que ladite couche de barrière (207) est réalisée en au moins un élément choisi parmi un groupe comprenant Ti, TiN, Ta, TaN, WN, TiSiN ainsi qu'une combinaison de ceux-ci. 11. Procédé de formation de plots de contact d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes de: formation d'une structure conductrice (104) sur un substrat semiconducteur (100) comportant une pluralité de régions de diffusion en son sein; formation séquentielle de première (106a) et seconde (106b) couches isolantes sur le substrat semiconducteur incluant la structure conductrice, ladite seconde couche isolante présentant une dureté relativement élevée par rapport à la première couche isolante; gravure séquentielle des seconde et première couches isolantes jusqu'à ce qu'au moins une partie prise parmi les régions de diffusion et la structure conductrice soit mise à nu, afin de former un trou de contact (108); formation d'une couche conductrice (110) sur la seconde couche isolante (106b) en remplissant le trou de contact; gravure de la couche conductrice jusqu'à ce qu'au moins une surface supérieure de la seconde couche isolante (106b) soit mise à nu, afin de former un plot de contact (110a); et planarisation-gravure des seconde et première couches isolantes incluant le plot de contact, dans lequel ladite seconde couche isolante (106b) est gravée à une vitesse plus lente que celle pour une partie de marche basse de la seconde couche isolante au niveau de laquelle la structure conductrice et le trou de contact ne sont pas formés et que celle pour la première couche isolante (106a), pendant l'étape de planarisation- gravure. 12. Procédé selon la revendication 11, caractérisé en ce que ladite première couche isolante (106a) est réalisée en au moins un élément choisi parmi un groupe comprenant SiO2, USG, BPSG, PSG, SiOF, FOX et un polymère, et ladite seconde couche isolante (106b) est réalisée en au moins un élément choisi parmi un groupe comprenant SiN, SiON, AlN, A1203, BN ainsi que du carbone similaire au diamant. 13. Procédé selon la revendication 11, caractérisé en ce que ladite couche conductrice (110) est réalisée en au moins un élément choisi parmi un groupe comprenant W, Al, Cu, Ti, TiN, du polysilicium, W-Si, Al- Cu et Al-Cu-Si au moyen d'un procédé pris parmi des procédés CVD, PVD, de refluage et de remplissage forcé. 14. Procédé selon la revendication 11, caractérisé en ce que l'étape de gravure de la couche conductrice est réalisée au moyen d'un processus choisi parmi un groupe comprenant un processus de gravure partielle et un processus CMP. 15. Procédé selon la revendication 14, caractérisé en ce que le processus de gravure partielle est réalisé au moyen d'un processus de gravure par voie humide ou par voie sèche. 16. Procédé selon la revendication 14, caractérisé en ce que ledit processus CMP est réalisé en utilisant un matériau de polissage et en ce qu'un rapport de vitesses de polissage de la première couche isolante sur la seconde couche isolante est dans la plage de 1 plusieurs centaines à plusieurs centaines: 1. 17. Procédé selon la revendication 11, caractérisé en ce que l'étape de gravure de la couche conductrice comprend une sur- gravure de la couche conductrice afin de former un plot de contact évidé ( llOb) et en ce que le plot de contact évidé est utilisé en tant que couche d'arrêt de gravure pendant le processus de planarisation- gravure. 18. Procédé selon la revendication 11, caractérisé en ce que ledit processus de planarisation-gravure est réalisé au moyen d'un processus CMP en utilisant un matériau de polissage qui est tel qu'un rapport de vitesses de polissage de la première couche isolante sur la seconde couche isolante est dans la plage de 1: plusieurs centaines à plusieurs centaines: 1. 19. Procédé selon la revendication 11, caractérisé en ce que le procédé comprend en outre, avant la formation de la couche conductrice, la formation d'une couche de barrière (207) sur la seconde couche isolante incluant le trou de contact. 20. Procédé selon la revendication 19, caractérisé en ce que ladite couche de barrière (207) est réalisée en au moins un élément choisi parmi un groupe comprenant Ti, TiN, Ta, TaN, WN, TiSiN ainsi qu'une combinaison de ceux-ci. 21. Procédé de formation de plots de contact d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes de: formation d'une structure conductrice (104) sur un substrat semiconducteur (100) comportant une pluralité de régions de diffusion en son sein; formation séquentielle de première (106a) et seconde (106b) couches isolantes sur le substrat semiconducteur incluant la structure conductrice, ladite seconde couche isolante présentant une dureté relativement élevée par rapport à la première couche isolante; gravure séquentielle des seconde et première couches isolantes jusqu'à ce qu'au moins une partie prise parmi les régions de diffusion et la structure conductrice soit mise à nu, afin de former un trou de contact (108); formation d'une couche conductrice (110) sur la seconde couche isolante en remplissant le trou de contact; et planarisation-gravure séquentielle de la couche conductrice, de la seconde couche isolante et de la première couche isolante afin de former un plot de contact (110a) et afin de faire en sorte que la première couche isolante soit planarisée, dans lequel ladite seconde couche isolante est gravée à une vitesse plus lente que celle pour une partie de marche basse de la seconde couche isolante au niveau de laquelle la structure conductrice et le trou de contact ne sont pas formés et que celle pour la première couche isolante, pendant l'étape de planarisation-gravure. 22. Procédé selon la revendication 21, caractérisé en ce que ledit procédé comprend en outre, avant la formation de la couche conductrice, la formation d'une couche de barrière (207) sur la seconde couche isolante incluant le trou de contact. 23. Procédé selon la revendication 22, caractérisé en ce que ladite couche de barrière (207) est réalisée en un élément choisi parmi un groupe comprenant Ti, TiN, Ta, TaN, WN, TiSiN ainsi qu'une combinaison de ceux-ci.