FR 2761191 A1 19980925 FR 9703578 A 19970320 Mémoire à grille flottante adressable par mots comportant un circuit générateur de tension de référence pour la vérification du contenu d'un mot. L'invention concerne une mémoire à grille flottante adressable par mots comportant un circuit générateur de tension de référence pour la vérification du contenu d'un mot. Cette invention s'applique plus particulièrement aux mémoires organisées en mots et effectuant une vérification lors de l'écriture. Les mémoires à grille flottante mémorisent les bits de données à l'aide de charges électriques accumulées dans leurs grilles flottantes. L'accumulation de charge dans la grille flottante agit sur la tension de seuil Vt de chaque transistor à grille flottante, l'effet se traduit de plusieurs façons. On peut considérer que la charge de la grille flottante agit sur le courant traversant le canal du transistor ou agit sur la résistance du canal (les raisonnement étant équivalent). Lors de la lecture de ces mémoires, la cellule à lire est reliée à une ligne de bit qui dispose d'une charge de type résistive ou de type source de courant qui sert à pré-amplifier l'information contenue dans le transistor et qui sert à transformer le courant traversant le transistor de mémorisation (ou la résistance du canal) en tension aux bornes de la cellule de mémorisation. la tension aux bornes de la cellule est comparée avec une tension de référence de lecture qui correspond à une tension intermédiaire qui différencie les niveaux logiques mémorisés. Pour effectuer une écriture ou un effacement de ces mémoires, une technique consiste à charger ou à décharger les grilles flottantes des transistors des cellules de mémorisation jusqu'à un niveau prédéfini correspondant à la tension de référence de lecture majorée ou minorée d'une tension supplémentaire correspondant à une "bande de garde" afin d'assurer le maintient dans le temps de l'information dans le transistor de mémorisation. Pour être sûr d'atteindre le niveau désiré, on peut procéder à une vérification de l'écriture ou de l'effacement. La vérification permet de réduire les temps de programmation et d'effacement car on se contente d'atteindre le bon niveau sans avoir à utiliser un temps de programmation ou d'effacement défini afin d'être sûr d'atteindre le bon niveau dans le pire cas possible. De plus, dans certaines mémoires, des excédants de charges peuvent provoquer des dysfonctionnements, ce qui oblige à vérifier systématiquement les écritures et effacements. La vérification d'une écriture ou d'un effacement s'effectue comme une lecture qui utilise des tensions de référence de niveau bas ou de niveau haut qui prennent en compte la bande de garde. Par ailleurs, les cellules de mémorisation peuvent être regroupées par mot afin d'utiliser un transistor de sélection commun à tout le mot. Si l'on veut utiliser la vérification d'écriture et d'effacement avec les mémoires organisées en mots, il est nécessaire de prendre en compte le transistor de sélection du mot. En effet, le transistor de sélection est en série avec tous les transistors de mémorisation du mot et collecte la somme des courants traversant chaque transistor de mémorisation. Pour expliquer plus clairement ce qui se produit, on prend comme exemple une mémoire dont l'état "effacé" correspond à un état chargé de la grille flottante du transistor de mémorisation tel que la tension de seuil Vt du transistor de mémorisation soit faible mais positive. L'état "écrit" d'un transistor de mémorisation se traduit par une grille flottante dont la charge correspond à une tension de seuil Vt du transistor élevée, rendant le transistor de mémorisation quasiment bloqué. La tension drain-source d'un transistor de mémorisation lorsqu'vil est sélectionné devant être inférieure à V1 pour être sûr qu'il est bien effacé et supérieure à V2 pour être sûr qu'il est bien écrit. Lors de l'effacement du mot, on charge les grilles flottantes des transistors de mémorisation du mot à effacer puis, pour vérifier, on lit le contenu du mot en utilisant comme tension de référence une tension V1 additionnée de la tension drain-source du transistor de sélection de mot. Pour l'écriture, on charge les grilles de certains des transistors de mémorisation en fonction du mot à écrire puis on effectue une lecture en utilisant une tension de référence d'écriture qui correspond à la tension V2 additionnée de la tension drain-source du transistor de sélection de mot. A titre d'exemple, lorsque les transistors de mémorisation sont passants, les courants traversant chaque transistor de mémorisation sont de l'ordre de 50 A et la résistance du canal du transistor de sélection est de l'ordre de 1 kQ. Si l'on utilise des mots de huit bits, la tension de référence à utiliser pour l'effacement doit être égale à V1 + 0,4 Volt. Par contre, l'homme du métier s'aperçoit que la tension à additionner à V2 peut être variable en fonction du mot écrit. Il apparait donc nécessaire de majorer la tension à additionner à V2 pour obtenir la tension de référence d'écriture. Le calcul de la tension de référence doit donc prendre en compte le pire cas qui correspond à un seul bit à écrire. La tension de référence devrait être égale à V2 + 0,35 Volt. Afin d'optimiser les charges des grilles flottantes lors d'écriture et d'effacement, l'invention propose d'utiliser une tension de référence modulable en fonction du mot à écrire. La tension de référence modulable tenant compte du courant traversant le transistor de sélection d'un mot à mémoriser qui est fonction du courant traversant chaque transistor de mémorisation du mot à mémoriser. L'invention a pour objet une mémoire non volatile électriquement programmable organisée en mots de n bits comportant un circuit générateur pour produire une tension de vérification afin d'effectuer une vérification d'un mot dans la mémoire, caractérisée en ce que le circuit générateur comporte des moyens pour ajuster la tension de vérification en fonction d'une information qui corresponde au mot à vérifier. Un tel système permet en outre de charger et décharger au minimum les grilles flottantes des transistors de mémorisation produisant ainsi une économie de temps et d'énergie. Préférentiellement, le circuit générateur comporte des premiers moyens pour fournir une première tension propre à la tension désirée aux bornes d'un transistor de mémorisation se trouvant dans le premier état et des deuxièmes moyens pour corriger la première tension en fonction de l'information. Dans un but de simplicité de calibration, on utilise de préférence des transistors à grille flottante dont les grilles flottantes sont chargées pour correspondre à un premier état d'un bit mémorisé de manière idéale ou pour correspondre à un deuxième état d'un bit mémorisé de manière idéale. Le circuit générateur reproduit les éléments d'une matrice de mémorisation qui sont la cause de la modification de la tension. D'autres caractéristiques et avantages apparaîtront à la lecture de la description qui va suivre, faisant référence aux dessins annexés parmi lesquels: la figure 1 représente une mémoire à grille flottante dont la matrice de mémorisation est connectée pour effectuer une vérification après écriture selon l'invention, les figures 2 à 4 représentent des variantes de réalisation du circuit générateur de tension selon l'invention. Sur la figure 1, il a été représenté un mode de réalisation préféré qui correspond aux éléments nécessaire à la mémoire pour effectuer une vérification d'une écriture. Les moyens d'écriture ne sont pas représentés pour ne pas compliquer inutilement la description. De même, de nombreux circuits assurant diverses fonctionnalités dans une mémoire mais qui n'interviennent pas directement dans la vérification de l'écriture ont été volontairement omis. Comme le sait l'homme du métier, différentes alternatives sont possibles pour représenter des bits dans une mémoire à grille flottante. Dans l'exemple décrit, le niveau "1" est représenté par un transistor à grille flottante dont la grille flottante est chargée de telle manière que le transistor de mémorisation puisse être commandé comme un transistor MOS à faible tension de seuil Vt positive; le niveau "0" est représenté par un transistor à grille flottante dont la grille flottante est chargée de telle manière que le transistor à grille flottante puisse être assimilé à un transistor MOS à tension de seuil Vt élevée, le rendant quasiment bloqué même lorsque sa grille est soumise à un certain potentiel pendant la lecture. De plus, dans l'exemple choisit, les cellules de mémorisation sont considérées effacées lorsqu'elles contiennent la valeur "1", l'écriture inscrivant uniquement des "0" là où ils sont nécessaires. La mémoire 1 représentée sur la figure 1 comporte une matrice 100 de mémorisation, un décodeur de ligne 200, un dispositif de lecture 300, un circuit générateur 400, un registre de mémorisation 500, et un circuit de comparaison 600. La matrice 100 comporte des lignes de sélection de mots 110, des lignes de grille 120, et des lignes de bit 130. Les lignes de sélection de mots 110 et les lignes de grille 120 sont reliées au décodeur de ligne 200 afin de déterminer quelle ligne de sélection de mot 110 de la matrice 100 est active et quel potentiel doit être appliqué sur une ligne de grille 120 associée à la ligne de sélection de mot 110 active. Chacune des lignes de bit 130 est connectée d'une part à une charge 140, par exemple de type résistive, et d'autre part au dispositif de lecture 300. Les charges 140 sont connectées également à une tension d'alimentation Vcc. De plus, la matrice 100 comporte des circuits de mémorisation 150. Chaque circuit de mémorisation 150 étant traversé par une ligne de sélection de mot 110, une ligne de grille 120 et quatre lignes de bit 130 afin de mémoriser un mot de quatre bits. Dans notre exemple, le circuit de mémorisation comporte un transistor de sélection de mot 151, et quatre transistors de mémorisation 152 de type à grille flottante. Dans le circuit de mémorisation, chaque transistor de mémorisation 152 a sa grille connectée à la ligne de grille 120, son drain connecté à l'une des lignes de bit 130, et sa source connectée au drain du transistor de sélection 151. Par ailleurs, le transistor de sélection 151 a sa grille connectée à la ligne de sélection de mot 110 qui traverse le circuit de mémorisation 150, et sa source connectée à la masse. Les charges 140 effectue la pré-amplification de l'information contenue dans les circuit de mémorisation 150 et à convertir le courant traversant chaque transistor de mémorisation 152 en tension de ligne de bit. La matrice 100 est dite organisée en mot car pour un circuit de mémorisation 150 servant à mémoriser un mot, il existe un transistor de sélection 151 commun à tous les transistors de mémorisation 152 du circuit de mémorisation 150. Le décodeur de ligne 200 reçoit une première partie d'une adresse de mémorisation sur un bus non représenté et alimente en conséquence une seule des lignes de sélection 110 et une seule des lignes de grille 120. Différentes tension peuvent être appliquée sur ces lignes suivant que l'on effectue une écriture, un effacement, ou une lecture. Dans notre exemple, on ne traite que le cas d'une lecture où les lignes de sélection 110 et de grille 120 sont alimentées par un même potentiel proche de Vcc. Le dispositif de lecture 300 comporte des circuits de lecture 310 et un multiplexeur 320. Chaque circuit de lecture 310 est connecté à quatre lignes de bit 130 afin de pouvoir lire le contenu d'une colonne de mot. Chaque circuit de lecture 310 reçoit sur un fil de référence une tension de comparaison en provenance du circuit générateur 400. Chaque circuit de lecture 310 comporte quatre sorties fournissant chacune une information binaire mise en forme. Le multiplexeur 320 est connecté à toutes les sorties de tous les circuits de lecture 310 et dispose de quatre sorties. Les quatre sorties fournissent le contenu d'un mot sélectionné parmi tous les mots lus par les circuits de lecture 310, la commande du multiplexeur (non représenté) correspondant à une deuxième partie de l'adresse de mémorisation. Les circuits de lecture 310 sont par exemple constitués chacun de quatre amplificateurs 311 différentiels utilisés en comparateur et disposant de deux entrées et une sortie. L'une des entrées de chaque amplificateur 311 est connectée au fil de référence. L'autre des entrées de chaque amplificateur 311 est connectée à une des lignes de bit 130. La sortie de chaque amplificateur 311 fournit un signal correspondant à un "1" si la tension de comparaison est supérieure à la tension de la ligne de bit 130, et fournit un "0" si la tension de comparaison est inférieure à la tension de la ligne de bit 130. Dans notre exemple le dispositif de lecture 300 est utilisé pour effectuer la vérification d'une écriture, la tension de comparaison est donc une tension de vérification d'écriture. Pour effectuer, une lecture normale, ou une vérification d'effacement, on peut utiliser plusieurs dispositifs de lecture 300 en parallèle utilisant différentes tensions de comparaison ou un seul dispositif de lecture 300 dans lequel la tension de comparaison peut être commutée parmi plusieurs tensions de référence. Le circuit générateur 400 comporte un premier transistor 410 à grille flottante identique à un transistor de mémorisation 152 dont le drain est connecté à Vcc par l'intermédiaire d'une charge 420 identique à la charge 140 d'une ligne de bit 130. La source du premier transistor 410 est connectée à la masse par l'intermédiaire d'un transistor MOS 430 identique au transistor de sélection 151. La grille du premier transistor 410 est connectée à Vcc. Le noeud entre le premier transistor 410 et la charge 420 correspond à la sortie du circuit générateur 400 qui fournit la tension de comparaison servant à la vérification. L'ensemble constitué par le premier transistor 410, la charge 420, et le transistor MOS 430 constitue des premiers moyens qui servent à générer une tension équivalente à la tension que l'on désire obtenir sur les transistors de mémorisation 152 lorsqu'on effectue la programmation. Pour que la tension de comparaison corresponde à la tension de programmation, il faut que la grille flottante du premier transistor 410 soit chargée de manière idéale pour un transistor programmé. La grille flottante du premier transistor 410 doit donc être chargée de manière idéale pendant une phase de test lors de la fabrication. Pour assurer le maintient de la charge de la grille flottante du premier transistor 410 dans le temps, une marge doit être prévue (quelques dizaine de mV sur la tension drain-source). Ce premier transistor 410 ne doit pas être incorporé dans la matrice de mémorisation afin de ne pas être soumis à des tensions de programmation et d'effacement durant le fonctionnement normal de la mémoire, ces différents stress altérant la charge de la grille flottante des transistors de mémorisation 152. Le circuit générateur 400 comporte par ailleurs des deuxième moyens pour corriger la tension de comparaison en fonction du mot qui est vérifié dans la matrice 100. Ces deuxièmes moyens comportent: - quatres deuxièmes transistors 440 à grille flottante dont les grilles flottantes sont chargées pour correspondre à un transistor de mémorisation 152 effacé de manière idéale, les sources des deuxièmes transistors 440 étant connectées à la source du premier transistor 410, les grilles des deuxièmes transistors étant connectées à Vcc, - quatre transistors de commutation 450 dont les sources sont respectivement connectées aux drains des quatre deuxièmes transistors 440, et dont les grilles sont connectées aux sorties parallèles du registre de mémorisation 500 contenant le mot à vérifier dans la matrice 100, - quatre charges 460 identiques aux charges 140 des lignes de bit 130 de la matrice, chacune des charges 460 étant connectées d'une part à Vcc et respectivement aux drains des quatre transistors de commutation 450 d'autre part. Les deuxièmes transistors 440 sont chargés pendant la même phase de test où l'on charge le premier transistor 410. Pour les deuxièmes transistors 440, il n'est pas nécessaire d'avoir de marge de sécurité supplémentaire, mais il est préférable de placer ces deuxièmes transistor 440 hors de la matrice 100. Les deuxièmes moyens agissent ici par l'ajout d'un courant dépendant du mot qui vient d'être écrit dans le transistor MOS 430, le registre de mémorisation 500 contenant le mot qui vient d'être écrit dans la matrice 100. Dans notre exemple, les bits à "1" contenus dans le registre de mémorisation 500 entraînent chacun la conduction d'un transistor de commutation 450 ajoutant chacun un courant égal au courant d'un transistor de mémorisation 152 contenant un "1" dans le transistor MOS 430. Le transistor MOS 430 est traversé par un courant égal à la somme des courants traversant les transistor de mémorisation 152 positionnés à "1" plus le courant d'un transistor de mémorisation 152 positionné à "0". L'erreur sur le courant traversant le transistor MOS 430 par rapport au transistor de sélection 151 est égale au nombre de bits positionnés à "0" moins un, multiplié par le courant traversant un transistor de mémorisation contenant un "0" soit au pire quelques millivolts. La tension de comparaison fournie par le circuit générateur 400 correspond à une tension de vérification car elle est égale à la tension désirée pour un transistor programmé (mis à "0"). Le comparateur 600 comporte des premier et deuxième bus d'entrée et une sortie. Le premier bus d'entrée est connectée au registre de mémorisation 500, et le deuxième bus d'entrée est connecté aux sorties du multiplexeur 320. La sortie du comparateur 600 est dans un premier état si le contenu du registre de mémorisation 500 correspond à la lecture effectuée par le circuit de dispositif de lecture 300 et est dans un deuxième état s'il n'y a pas correspondance. Avec un tel dispositif, une écriture s'effectue de la manière suivante: - chargement d'un mot à écrire dans le registre de mémorisation 500, et d'une adresse dans un registre d'adresse, - écriture du mot présent dans le registre de mémorisation 500 dans un circuit de mémorisation 150 correspondant à l'adresse du registre d'adresse, - lecture du mot présent dans le circuit de mémorisation 150 qui vient d'être écrit en utilisant le circuit représenté figure 1, - répétition de l'écriture et de la lecture tant que la sortie du circuit de comparaison n'indique pas la concordance entre le mot présent dans le registre de mémorisation 500 et le mot lu dans le circuit de mémorisation 150. La temps nécessaire à la programmation est réduit au temps minimum nécessaire pour écrire effectivement le mot dans le circuit de mémorisation 150, les lectures de vérification prenant un temps négligeable par rapport à l'écriture effective. Eventuellement, le nombre de tentative d'écriture peut être limité à un nombre maximum. De nombreuses modifications sont envisageables sans modifier l'objet de l'invention. La matrice 100 peut être réalisée suivant de nombreuses variantes comme connu dans l'état de la technique suivant qu'il s'agisse de mémoire de type EEPROM ou FLASH, ou suivant certains choix arbitraires. Des modifications du circuit générateur 400 sont à prévoir pour correspondre à la matrice choisie par l'homme du métier. Ainsi, dans le circuit générateur 400, les charges résistives 140, 420 et 460 peuvent être remplacées par des sources de courant; la masse et Vcc peuvent être inversée; les grilles des premier et deuxièmes transistors 410 et 440 peuvent être non connectée; les transistors à canal N peuvent être remplacés par des transistors à canal P; les charges des grilles flottantes peuvent être inversées entre le premier transistor 410 et les deuxièmes transistor 440. Les modifications étant effectuées pour rendre le circuit générateur 400 compatible avec d'autres type de mémoires organisées en mots. De même, tout dispositif de lecture peut être adapté. Le circuit générateur 400 fournissant une tension de référence pour effectuer une lecture de vérification. Le circuit générateur 400 de la figure 1 peut être amélioré par exemple comme indiqué sur la figure 2. Les premiers moyens du circuit générateur 400 de la figure 1 sont conservés sur la figure 2. Par contre les deuxièmes moyens ont été remplacés par: - deux deuxièmes transistors 441 à grille flottante dont les grilles flottantes sont chargées pour correspondre à un transistor de mémorisation 152 effacé de manière idéale, les sources des deuxièmes transistors 441 étant connectées à la source du premier transistor 410, les grilles des deuxièmes transistors 441 étant connectées à Vcc, - un décodeur 470 recevant les quatre sorties parallèles du registre de mémorisation 500 le mot à vérifier dans la mémoire et fournissant sur 2 fils de commande une donnée binaire représentative du nombre de bits contenus dans le registre de mémorisation 500 qui sont positionnés à "1", - deux transistors de commutation 451 dont les sources sont respectivement connectées aux drains des deuxièmes transistors 441, et dont les grilles sont connectées aux fils de commande, - deux charges 461, respectivement représentative d'une charge 140 et d'une demi-charge 140 d'une des lignes de bit 130 de la matrice 100, chacune des charges 461 étant connectées d'une part à Vcc et respectivement aux drains des transistors de commutation 451 d'autre part. Le décodeur 470 fournit une information de poids faible et une information de poids fort, l'information de poids fort devant être reçue par le transistor de commutation 451 connecté à la charge 461 la plus faible. Ce circuit utilise une surface plus réduite que le circuit de la figure 1. La surface est occupée est d'ailleurs d'autant plus réduite que la taille du mot à écrire est importante. De manière plus générale, lorsque l'on utilise une mémoire organisée en mots de 2m bit, il est possible d'utiliser m deuxièmes transistors 441, m transistors de commutation 451, et m charges 461 correspondant à une fraction comprise entre 1 et 2m-1 de la charge 140 d'une ligne de bit 130. C'est à dire que l'on n'aura une charge 461 identique à une charge 140, une charge 461 égale à la moitié, une autre charge 461 égale au quart, une autre au huitième, et ainsi de suite jusqu'à 2m Bien entendu, si les charges résistives sont remplacées par des sources de courant, les sources seront des multiples d'une puissance de deux de la source de la ligne de bit 130. Plus généralement, on peut utiliser le circuit de la figure 3. Sur cette figure 3, les premiers et deuxièmes moyens sont liés. Les premiers moyens consistent en un unique transistor 481 à grille flottante dont la grille flottante est chargée pour correspondre à un transistor de mémorisation 152 programmé de manière idéale et polarisé par une source de courant 482. La grille du transistor 481 est connectée à Vcc. La source du transistor 481 est connectée à la masse. Le drain du transistor 481 est connecté à la source 482 et sert de sortie pour le circuit générateur. La source est par ailleurs connectée à Vcc. Les deuxièmes moyens comportent un décodeur 483 recevant les quatre sorties parallèle du registre de mémorisation 500 le mot à vérifier dans la mémoire et fournissant une commande représentative du nombre de bits contenus dans le registre de mémorisation 500 qui sont positionnés à "1", la commande agissant sur la source de courant 482. Dans notre exemple, la résistance du canal d'un transistor de mémorisation est très élevée lorsque celui-ci est programmé donc il suffit de faire varier très légèrement le courant pour avoir une réponse en tension qui correspond à un courant traversant un transistor de mémorisation 152 effacé d'où une réduction de la consommation du circuit générateur 400. Sur la figure 4, le circuit 400 comporte un décodeur 490 recevant les quatre sorties parallèles du registre de mémorisation 500 et fournissant une commande représentative du mot contenu dans le registre de mémorisation 500, une source de tension fixe 491 qui fournit une tension égale à la tension désirée pour un transistor de mémorisation 152 idéalement programmé, et une source de tension variable 492 recevant la commande du décodeur 490 afin de fournir une tension de correction. Les deux sources 491 et 492 sont montées en série entre la masse et la sortie du circuit générateur 400, de telle sorte que le circuit générateur 400 produise une tension ajustée en fonction du mot à vérifier dans la matrice 100. L'homme du métier comprendra que les modifications envisagées pour le circuit générateur de la figure 1 sont aussi valables pour les circuits des figures 2 à 4. De plus, les valeurs numériques citées dans la description sont arbitraires et n'ont été choisies que pour apporter plus de clarté à la description. Ainsi, les nombres de lignes et de colonnes représentées sur la matrice 100 et le nombre de bits dans un mot peuvent être différents, il en va de même pour les valeurs de courant et de tension citées. Dans notre exemple, le circuit sert pour la vérification d'une écriture, il pourrait également servir pour la vérification d'un effacement si celui-ci n'efface pas tous les bits d'un mot en même temps, le problème posé devenant le même pour l'écriture et l'effacement. REVENDICATIONS 1. Mémoire non volatile électriquement programmable organisée en mots de n bits comportant un circuit générateur (400) pour produire une tension de vérification afin d'effectuer une vérification d'un mot dans la mémoire, caractérisée en ce que le circuit générateur (400) comporte des moyens (450, 451, 482, 492) pour ajuster la tension de vérification en fonction d'une information qui corresponde au mot à vérifier. 2. Mémoire selon la revendication 1, caractérisée en ce que le circuit générateur (400) comporte des premiers moyens (410, 420, 430) pour fournir une première tension propre à la tension désirée aux bornes d'un transistor de mémorisation (152) se trouvant dans le premier état et des deuxièmes moyens (440, 441, 450, 451, 460, 461, 470) pour corriger la première tension en fonction de l'information. 3. Mémoire selon la revendication 2, caractérisée en ce que les premiers moyens comportent un premier transistor (410) à grille flottante dont la grille flottante est chargée pour correspondre à un premier état d'un bit mémorisé de manière idéale. 4. Mémoire selon la revendication 3, caractérisée en ce que les premiers moyens comportent une première charge (420) identique à la charge (140) d'une ligne de bit (130) connectée entre une première tension de référence (Vcc) et le drain du premier transistor (410), et en ce que la tension de vérification est fournie à partir d'un noeud entre la première charge (420) et le premier transistor (410), la source du premier transistor (410) étant connectée à une deuxième tension de référence par l'intermédiaire d'un transistor passant (430) 5. Mémoire selon la revendication 4, caractérisée en ce que les deuxièmes moyens comportent: - n deuxièmes transistors (440) à grille flottante dont les grilles flottantes sont chargées pour correspondre à un deuxième état d'un bit mémorisé de manière idéale, les sources des n deuxièmes transistors (440) étant connectée à la source du premier transistor (410), - n transistors de commutation (450) dont les sources sont respectivement connectées aux drains des n deuxièmes transistors (440), et dont les grilles sont connectées aux sorties parallèles d'un registre (500) contenant l'information représentative du mot à vérifier dans la mémoire, - n charges (460) identiques aux charges (140) des lignes de bit (130) de la mémoire, chacune des n charges (460) étant connectées d'une part à la première tension de référence (Vcc) et respectivement aux drains des n transistors de commutation (450) d'autre part. 6. Mémoire selon la revendication 4, dans laquelle n=2m caractérisée en ce que les deuxièmes moyens comportent: - m deuxièmes transistors (441) à grille flottante dont la grille flottante est chargée pour correspondre à un deuxième état d'un bit mémorisé de manière idéale, les sources des deuxièmes transistors (441) étant connectée à la source du premier transistor (410), - un décodeur (470) recevant n sorties parallèle d'un registre (500) contenant l'information représentative du mot à vérifier dans la mémoire et fournissant sur m fils de commandes une donnée binaire représentative du nombre de bits de l'information qui sont positionnés dans le deuxième état, - m transistors de commutation (451) dont les sources sont respectivement connectées aux drains des n deuxièmes transistors (441), et dont les grilles sont connectées aux m fils de commande. 7. Mémoire selon la revendication 6, caractérisée en ce que les deuxièmes moyens comportent m charges (461), chacune représentative d'une fraction, comprise entre 1 et 2m-1, de charge (140) d'une des lignes de bit (130) de la mémoire, chacune des m charges (461) étant connectées d'une part à la première tension de référence (Vcc) et respectivement aux drains des m transistors de commutation (451) d'autre part. 8. Mémoire selon la revendication 6, caractérisée en ce que les deuxièmes moyens comportent m source de courant, chacune représentative d'un multiple d'une puissance de deux, d'un source de courant utilisé comme charge (140) d'une des lignes de bit (130) de la mémoire, chacune des source de courant étant connectées d'une part à la première tension de référence (Vcc) et respectivement aux drains des m transistors de commutation (451) d'autre part. 9. Mémoire selon la revendication 2, caractérisée en ce que les deuxièmes moyens comportent un décodeur (483) recevant n sorties parallèles d'un registre (500) contenant l'information représentative du mot à vérifier dans la mémoire et fournissant une commande représentative du nombre de bits de l'information qui sont positionnés dans un deuxième état. 10. Mémoire selon la revendication 9, caractérisée en ce que les deuxièmes moyens comportent une source de courant commandée (482), qui reçoit la commande, dont une première borne est connectée à une première tension de référence (Vcc), et en ce que les premiers moyens comportent un transistor à grille flottante (481) dont la grille flottante est chargée pour correspondre à un premier état d'un bit mémorisé de manière idéale, le drain du transistor à grille flottante (481) étant connecté à une deuxième borne de la source de courant commandé (482), la source du transistor (481) étant connectée à une deuxième tension de référence, un noeud situé entre la source de courant commandée (482) et le transistor à grille flottante (481) fournissant la tension de vérification.