FR 2758210 A1 19980710 FR 9700024 A 19970103 TECHNOLOGIE DE FABRICATION DE SALICIURE AMELIOREE Arrière-plan de l'invention 1. Domaine de l'invention La présente invention se rapporte à des dispositifs à semi-conducteur contenant des électrodes composées d'une couche de polysilicium couverte d'une couche auto-alignée de siliciure de métal. 2. Description de la technique concernée Alors que les largeurs et les géométries de ligne pour des dispositifs à semi-conducteur sont rendues plus petites, les électrodes de polysilicium qui forment les grilles de dispositifs MOS et les lignes de câblage dans les dispositifs à semi-conducteur deviennent indésirablement résistantes. Des électrodes multicouches dans lesquelles une couche de polysilicium est couverte d'une ou de plusieurs couches de métaux ou de siliciures de métaux sont utilisées pour fournir des électrodes ayant une résistance inférieure aux électrodes composées uniquement de polysilicium. Les électrodes de siliciure peuvent être composées, par exemple, d'une couche de polysilicium ayant une épaisseur d'environ 1000 A à 3000 A couverte de siliciure de titane pouvant atteindre une épaisseur supérieure à 100 A. Une exécution classique d'une telle électrode multicouche est la structure appelée structure de siliciure auto-aligné, représentée sous une forme idéalisée aux figures 1 à 4. Les figures 1 à 4 montrent des vues transversales de dispositifs MOS à un stade prématuré de fabrication. Les dispositifs MOS représentés sont formés sur un substrat de type P 10 et comprennent des zones d'oxyde à couches épaisses 12 pour fournir un isolement par rapport à d'autres dispositifs MOS voisins. Une couche d'oxyde de grille 14, formée par oxydation thermique, couvre la zone de dispositif actif du dispositif représenté et une électrode de grille de polysilicium 16 est formée sur la couche d'oxyde de grille 14. L'électrode de grille de polysilicium 16 est formée en déposant une couche de polysilicium non dopé sur le substrat, en utilisant généralement un dépôt chimique en phase vapeur à basse pression (LPCVD) , en implantant et en activant des impuretés dans le polysilicium pour le rendre conducteur, et en appliquant un motif au polysilicium en utilisant la photogravure. La ligne de câblage de polysilicium 18 est formée sur la zone d'oxyde épais 12 en même temps que l'électrode de grille 16. Des zones source/drain dopées 20 sont formées sur l'un ou l'autre côté de l'électrode de grille de polysilicium pour définir la zone de canal du transistor MOS représenté. Généralement, une structure de drain faiblement dopé (LDD) est utilisée dans des modèles de transistors MOS de petite taille du type principalement utilisé dans des dispositifs de mémoire et des dispositifs logiques modernes. Les zones source/drain LDD 20 sont généralement formées dans un procédé à deux étapes, en commençant par une implantation de dopage de niveau relativement faible auto-alignée sur une électrode de grille de polysilicium 16 de la manière représentée à la figure 1. Ensuite, des zones d'oxyde d'écartement 22 (figure 2) sont formées sur l'un ou l'autre côté de l'électrode de grille en déposant tout d'abord une couche d'oxyde C\JD sur la structure de la figure 1, puis en attaquant en retrait de manière anisotrope la couche d'oxyde pour exposer le substrat sur les zones source/drain 20. L'attaque en retrait de la couche d'oxyde CVD produit les zones d'oxyde d'écartement 22 sur l'un ou l'autre côté de l'électrode de grille de polysilicium 16. Ce procédé fournit également des zones d'écartement 24 sur l'un ou l'autre côté de la ligne de câblage de polysilicium 18, si la ligne de câblage 18 est exposée durant le dépôt d'oxyde et durant le procédé d'attaque en retrait. Après que les zones d'oxyde d'écartement 22 sont fournies sur l'un ou l'autre côté de l'électrode de grille de polysilicium 16, une seconde implantation ionique plus forte est effectuée dans les zones source/drain 20 auto-alignées sur les zones d'oxyde d'écartement 22 (non montrées). La structure représentée à la figure 2 comprend une électrode de grille de polysilicium 16 et une ligne de câblage de polysilicium 18. Pour des largeurs de ligne plus petites, du polysilicium même fortement dopé est suffisamment résistant pour diminuer la performance de circuits MOS en raison de niveaux de signaux réduits et de constantes de temps RC plus longues. Afin de diminuer la résistance de ces électrodes de grille et de ces lignes de câblage, un autre traitement du dispositif de la figure 2 continue à convertir l'électrode de grille 1o et la ligne de câblage 18 en structures de siliciure en utilisant des techniques de siliclure (saliciure) auto-aligné. Bien qu'une variété de différents siliciures soient connus comme étant acceptables, le siliciure le plus communément utilisé en ce moment est le siliciure de titane, et c'est cette structure qui est décrite dans ce document. En se référant malntenant à la figure 3, des lignes de siliciure sont formées en pulvérisant tout d'abord une couche de titane sur la surface du dispositif pour atteindre une épaisseur de, par exemple, 500 A. Cette couche de titane 26 est convertie en siliciure de titane sur la surface des couches de polysilicium 16, 18 et sur les parties exposées du substrat, comprenant les zones source/drain 20, en un procédé à deux étapes. A la première étape du procédé, le dispositif est soumis à un recuit au four rapide (RTA) en chauffant le dispositif jusqu'à une température d'environ 700 "C durant environ trente secondes, en convertissant la couche de titane 26 en siliciure de titane (nominalement TiSi2) dans lequel la couche de titane est en contact avec une surface de silicium (cristallin ou polycristallin) . Le dispositif est ensuite attaqué en utilisant un réactif d'attaque liquide composé de H2 2 et de NH40H dilués dans de l'eau, en retirant du titane non réagi de la surface du dispositif et en exposant les zones d'oxyde du dispositif. Des couches de siliciure de titane 30, 32 sont laissées sur l'électrode de grille de polysilicium 16 et sur la ligne de câblage 18. Lorsque les zones source/drain 20 sont exposées durant le processus de silicidation, des zones de siliciure de titane 34 sont également formées sur la surface des zones source/drain 20. De telles zones de siliciure de titane 34 procurent une résistance par carré inférieure sur les zones source/drain ainsi que de meilleurs contacts avec les zones source/drain 20. Les contacts de siliciure de titane sur les zones source/drain sont ainsi préférés tant que la quantité de silicium consommée dans le processus de silicidation ne modifie pas la performance de grille ou n'a pas pour conséquence des fuites de la jonction excessives dans les zones source/drain. Après que le titane non réagi a été attaqué depuis le dispositif, un autre traitement est nécessaire pour fournir des structures de siliciure (saliciure) autoaligné appropriées pour les électrodes de grille et pour les lignes de câblage du dispositif. Les étapes de fabrication décrites jusqu'à présent forment une phase de siliciure de titane à résistivité relativement haute sur les surfaces de silicium, de sorte que la structure de saliciure représentée n'a pas une résistivité aussi faible qu'il est souhaitable. I1 est par conséquent nécessaire d'exposer le dispositif à un second recuit au four rapide à une température supérieure à 800 "C durant au moins dix secondes pour convertir le siliciure de titane en phase de siliciure de titane à résistivité inférieure. Le dispositif est ensuite soumis à un autre traitement pour achever la fabrication. Un certain nombre d'étapes de traitement nécessaires à la formation de structures de saliciure sont déterminantes. Par exemple, si la régulation de température est mauvaise pour l'étape de RTA initiale de conversion du titane en contact avec le silicium en siliciure de titane, il est possible que la température du dispositif atteigne un niveau suffisamment haut pour permettre un transport de silicium rapide latéralement le long de la couche de titane (26 à la figure 3), ce qui convertirait le titane en siliciure de titane dans des zones non souhaitables. Par exemple, si le silicium est transporté le long de la partie de la couche de titane s'étendant sur les écartements d'oxyde 22 sur l'un ou l'autre côté de l'électrode de grille 16, une "chaîne" peut être formée constituant un pont entre l'électrode de grille et les zones source/drain 20. Une telle chaîne 36 constituant un pont entre la couche de siliciure de grille 30 et la zone de siliciure de source/drain 34 est représentée à la figure 5. La formation de la structure de la figure 5 est visiblement non souhaitable en ce qu'elle courtcircuite la grille vers la zone source/drain et en ce qu'elle rend le transistor non fonctionnel. Pour des géométries de dispositifs plus petites, les électrodes de grille et les lignes de câblage deviennent plus étroites et il devient de plus en plus nécessaire de fournir des électrodes de grille et des lignes de câblage à résistivité suffisamment faible dans des dispositifs de mémoire et dans des dispositifs logiques. D'autre part, lorsque des électrodes de grille et des lignes de câblage plus étroites sont exécutées, il est de plus en plus difficile de former des structures d'électrode de saliciure appropriées. I1 est en particulier difficile de fournir la phase de siliciure de titane à faible résistivité pour des électrodes de grille et des lignes de câblage à largeur de ligne étroite. I1 est par conséquent souhaitable de mettre au point des conceptions plus adaptées et des techniques de traitement plus robustes pour former des structures de saliciure à faible résistance. Brève description des dessins Les figures 1 à 4 représentent les étapes de fabrication pour former une structure de saliciure selon des enseignements classiques. La figure 5 représente une chaîne formée sur un transistor, court-circuitant la grille vers le drain du transistor. La figure 6 représente une difficulté dans la production de structures de saliciure acceptables. Les figures 7 à 15 représentent des étapes dans la fabrication de dispositifs MOS contenant des structures de saliciure selon la présente invention. Résumé des modes de réalisation préférés Un premier aspect de la présente invention prévoit un circuit à semi-conducteur ayant une ligne de câblage et un dispositif MOS contenant une électrode de grille. Le dispositif MOS est formé sur un substrat semiconducteur. Chacune de la ligne de câblage et de l'électrode de grille a une structure de saliciure comprenant une couche inférieure de polysilicium ayant des parois et une couche de siliciure de métal superposée sur la couche inférieure de polysilicium et s'étendant latéralement au-delà de chacune des parois de la couche inférieure de polysilicium. Un autre aspect de l'invention prévoit un circuit à semi-conducteur comprenant un substrat semi-conducteur, une couche de matière isolante sur le substrat semiconducteur, et une structure de polysilicium sur la couche de matière isolante formée pour avoir deux parois s'étendant au-dessus du substrat semiconducteur. Une couche de matière conductrice est formée sur la structure de polysilicium s' étendant latéralement au-delà des deux parois de la structure de polysilicium. Un autre aspect encore de l'invention prévoit un circuit semi-conducteur comprenant un substrat semiconducteur et une couche de matière isolante sur le substrat semi-conducteur. Une structure de polysilicium est formée sur la couche de matière isolante de manière à avoir deux parois s 'étendant au-dessus du substrat semi-conducteur. Une couche de matière conductrice sur la structure de polysilicium s'étend latéralement audelà des deux parois de la structure de polysilicium, et une première zone source/drain LDD formée dans le substrat semi-conducteur ayant une première zone faiblement dopée et une première zone fortement dopée, la première zone faiblement dopée ayant une frontière voisine d'un flanc inférieur d'une première des parois de la structure de polysilicium et la première zone fortement dopée ayant une frontière formée de façon auto-alignée sur un premier flanc de la couche de matière conductrice. Un aspect différent de la présente invention comprend un procédé de formation d'un dispositif à semi-conducteur comprenant un transistor MOS, comportant les étapes de formation d'un isolant sur un substrat semi-conducteur et de formation d'une électrode de polysilicium mise en forme sur l'isolant, l'électrode de polysilicium mise en forme ayant des saillies s'étendant latéralement sur le substrat semiconducteur. Le procédé comprend les étapes supplémentaires de formation, par implantation ionique, de zones source/drain LDD dans le substrat sur l'un ou l'autre côté de l'électrode de polysilicium mise en forme en utilisant les saillies de l'électrode de polysilicium mise en forme sous la forme d'un masque pour l'implantation ionique pour définir la distribution de dopage de zone source/drain LDD et de formation d'une couche de siliciure de métal sur l'électrode de polysilicium mise en forme. Pour un mode de réalisation particulièrement préféré de cet aspect de l'invention, l'étape de formation de la structure d'électrode de polysilicium mise en forme comprend les étapes de dépôt d'une première couche de matière de masquage sur le dispositif à semi-conducteur et d'une deuxième couche de matière de masquage sur la première couche de matière de masquage et de formation d'une ouverture en retirant une partie des première et deuxième couches de matière de masquage. La deuxième couche de matière de masquage est attaquée latéralement de sorte que l'ouverture est plus large sur la deuxième couche que sur la première. Du polysilicium est déposé dans l'ouverture et les première et deuxième couches de matière de masquage sont retirées. Un autre aspect encore de l'invention prévoit un procédé de fabrication d'un dispositif à semiconducteur en procurant un substrat semi-conducteur ainsi qu'une couche de matière isolante sur au moins une partle du substrat semi-conducteur. Une structure de polysilicium mise en forme est formée sur la couche de matière isolante, la structure de polysilicium mise en forme ayant des saillies s'étendant latéralement sur une surface du substrat semi-conducteur. Une couche de métal est déposée sur la structure de polysilicium mise en forme et le dispositif à semi-conducteur est recuit pour produire une couche de siliciure de métal sur la structure de polysilicium mise en forme. Description détaillée des modes de réalisation préférés Des modes de réalisation préférés de la présente invention forment des dispositifs à semi-conducteur contenant des structures de saliciure (siliciure autoaligné) dans un procédé qui, de préférence, ne forme pas de structures d'écartement d'oxyde le long d'électrodes de grille de polysilicium et de lignes de câblage. En revanche, une électrode de grille de polysilicium mise en forme est formée ayant une surface supérieure qui peut être convertie en siliciure tel que le siliciure de titane. L'électrode de polysilicium mise en forme comprend des saillies qui s'étendent loin du corps de l'électrode et qui s'étendent sur le substrat de silicium. L'électrode de grille de polysilicium peut, par exemple, avoir une partie transversale sous la forme d'un "t". En exécutant tout d'abord une implantation ionique à faible niveau de dopage sur un angle pour atteindre les zones de substrat masquées par les saillies provenant de l'électrode de grille, une légère implantation ionique appropriée peut être réalisée pour les zones source/drain. Une implantation ionique à niveau de dopage élevé consécutive est réalisée en utilisant une direction d'implantation perpendiculaire à la surface du substrat de sorte que les saillies s'étendant depuis l'électrode de grille jouent le rôle de masque pour l'implantation ionique à niveau de dopage élevé qui achève la structure source/drain. De cette manière, une structure de type à drain faiblement dopé (LDD) peut être formée pour les deux zones source/drain sans utiliser de zones d'oxyde d'écartement. Les électrodes de grille et les lignes de câblage ayant cette structure sont plus régulièrement de qualité supérieure, et ont généralement une résistance inférieure aux électrodes de grille et aux lignes de câblage formées en utilisant des techniques de saliciure classiques. Selon les présents inventeurs, les améliorations observées dans la formation d'électrode de siliciure et de ligne de câblage et la performance atteinte en utilisant des modes de réalisation préférés de la présente invention se rapportent à la formation de la structure de saliciure de sorte que la couche de siliciure de l'électrode de grille est tirée de manière à avoir un faible niveau de contraintes. I1 devient de plus en plus difficile de former des électrodes de saliciure et des lignes de câblage à faible résistivité acceptables lorsque ces structures sont réalisées en utilisant des lignes de polysilicium inférieures à un demi-micromètre de diamètre. En particulier, la résistivité des électrodes de grille et des lignes de câblage augmente considérablement pour des largeurs de ligne inférieures à un demi-micromètre. L'augmentation de la résistivité pour des largeurs de ligne inférieures reflète le fait que la seconde étape de recuit utilisée de manière classique pour produire la phase de siliciure à faible résistivité peut être inefficace pour de telles largeurs de ligne étroites. Pour comprendre pourquoi ceci se produit, il est utile d'étudier un modèle plus réaliste de ce qui survient durant la formation de structures de saliciure classiques. La figure 6 représente un mécanisme qui est considéré comme expliquant la difficulté à convertir des couches de siliciure formées sur des couches de polysilicium à largeur de ligne étroite en phase de siliciure à faible résistivité. La figure 4 décrite, ci-dessus, montre une couche de siliciure de titane bien définie s'étendant uniformément à travers une électrode de grille de polysilicium. Ceci est une représentation idéalisée de ce qui est produit durant le recuit au four rapide qui convertit le titane en contact avec une couche de silicium en une couche de siliciure de titane. Les inventeurs ont observé que cette étape de fabrication forme de façon plus classique une structure de siliciure de titane 38 telle que celle représentée à la figure 6. R côté du flanc de l'électrode de grille de polysilicium, les écartements d'oxyde de grille 22 semblent "cramponner" les flancs de la couche de siliciure de titane 38, limitant le tirage de la couche de siliciure de titane qui doit généralement s'étendre Jusqu a une épaisseur supérieure à la couche de silicium consommée durant le processus de tirage. Ainsi, le siliciure de titane est tiré plus librement à côté du centre de l'électrode de grille de sorte que la partie la plus épaisse de la couche de siliciure de titane 38 est formée au-dessus du centre de l'électrode de grille de polysilicium 16. Le siliciure de titane le long des flancs de la couche 38 a un haut niveau de contraintes, tel que celui-ci est formé, tandis que la partie plus centrale du siliciure de titane a un niveau de contraintes relativement inférieur. Si la largeur de la couche de siliciure de titane 38 est suffisamment faible, un niveau de contraintes considérable existera, même au centre de la couche de siliciure de titane 38. Si un niveau de contraintes trop élevé existe à travers la couche entière de siliciure de titane telle que celle-ci est formée, une étape de recuit consécutive peut ne pas réussir à convertir une assez grande partie de la couche de siliciure de titane 38 en phase à faible résistivité. Une structure de saliciure dans laquelle la couche de siliciure ainsi tirée a un niveau de contraintes trop élevé peut ainsi produire une structure de saliciure indésirablement résistante qui est mal adaptée à une utilisation en tant qu'électrode de grille ou ligne de câblage. Les présents inventeurs sont par conséquent d'avis que, au moins pour les faibles largeurs de ligne, il est souhaitable de former des structures de saliclure en utilisant des couches de siliciure ayant un niveau de contraintes réduit. Les structures de saliciure qui sont formées contenant une couche de siliciure à contraintes réduites et un procédé préféré de réalisation de telles structures vont maintenant être décrits en se référant aux figures 7 à 15. Bien que ces figures représentent des modes de réalisation particulièrement préférés de la présente invention dans des transistors MOS et dans des lignes de câblage dans une configuration particulière d'un dispositif à semiconducteur, des modes de réalisation de la présente invention peuvent être utilisés pour former des électrodes de grille et des lignes de câblage dans une grande variété de dispositifs à semi-conducteur. De plus, bien que la description des modes de réalisation suivants mette l'accent sur la formation de dispositifs SMOS, des structures de siliciure selon la présente Invention peuvent être exécutées pour avantager également les dispositifs PMOS. Ceci est exact, que le polysilicium de la grille PMOS soit dopé de type N ou de type P. Bien qu'il soit possible d'utiliser la structure de saliciure décrite dans ce document uniquement pour les électrodes de grille (ou, inversement, uniquement pour les lignes de câblage) d'un dispositif, on pense actuellement qu'il est le plus souhaitable d'utiliser la structure de saliciure décrite pour toutes les lignes de polysilicium de premier niveau, au moins pour les dispositifs dans lesquels des électrodes et des lignes de câblage à forte conductivité sont souhaitables. La figure 7 représente en coupe transversale une petite partie d'un circuit à semi-conducteur contenant un dispositif MOS à un stade prématuré du procédé de fabrication. Un substrat de type P 10 est fourni et des zones d'isolement de dispositif telles que des zones d'oxyde épais 12 sont fournies lorsque cela est nécessaire. De l'oxyde de plot 40 est tiré de façon thermique ou déposé par un dépôt chimique en phase vapeur (CVD) sur les zones de dispositif actif du dispositif pour atteindre une épaisseur d'environ 50 à 300 A. L'implantation d'ajustement de seuil de canal est ensuite réalisée de manière classique en utilisant, par exemple, des ions de bore ou de fluorure de bore pour des dispositifs NMOS ou, par exemple, des ions d'arsenic ou de phosphore pour des dispositifs PMOS pour atteindre une dose d'environ 3 x 1011 ions/cm2 à environ 5 x 1013 ions/cm2 à une énergie d'environ 5 à 50 ces. Ensuite, une série de couches de matière est déposée au moins sur les zones du dispositif où des structures de grille de saliciure et des lignes de câblage doivent être formées. La série de couches se verra appliquer un motif sous une forme ou une structure de masque devant être utilisée dans la formation d'une ligne de polysilicium mise en forme qui subira un autre traitement pour former une structure de siliciure. A ce titre, il est possible d'utiliser une variété de différentes combinaisons de couches pour fournir la forme ou la structure de masque souhaitée. Dans un mode de réalisation préféré, une couche 42 de nitrure de silicium Si3N4 est tout d'abord déposée, une couche 44 d'oxyde de silicium SiO2 est ensuite déposée, puis une deuxième couche 46 de nitrure de silicium est déposée. Chacune de ces couches peut être déposée en utilisant l'un des procédés CVD classiques bien connus dans la technique, chacune des couches ayant une épaisseur d'environ 1000 À à 3000 . L'épaisseur totale des couches est de préférence d'environ 3000 , mais celle-ci peut être facilement modifiée pour former des structures de saliciure de différentes épaisseurs. Après que les couches 42, 44, 46 qui seront formées sous la forme de polysilicium auront été déposées, une photogravure est exécutée pour fournir des ouvertures à travers les trois couches dans les zones où des structures de saliciure doivent être formées. Cette photogravure peut utiliser un masque qui est l'inverse du premier motif de masque de polysilicium classique de sorte que, après que le vernis photosensible est exposé et retiré, des ouvertures à travers le vernis photosensible laisseront la couche 46 exposée sur les zones où les structures de saliciure doivent être formées. nsuite, les couches 42, 44 et 46 sont attaquées de manière sensiblement anisotrope en utilisant, par exemple, une attaque au plasma avec du SF; et du He pour les couches de Si3N4 46 et 42 et en utilisant du CHF3 et du 2 pour la couche de SiOn, 44. Après que le vernis photosensible est éliminé, le dispositif apparaîtra comme on le voit à la figure 8 avec une ouverture 48 sur la zone de dispositif actif représentée et une ouverture 50 au-dessus de la zone d'oxyde épais 12. Une gravure latérale de la couche de SiO2 centrale 44 est ensuite exécuté en plongeant le dispositif dans une solution HF étendue (à savoir r. H2O = 1 10) durant environ deux à sept minutes. Ceci aura pour conséquence la formation d'une attaque latérale 52 à travers la couche 44 dans l'ouverture 48 et la formation d'une attaque latérale 54 à travers la couche 44 dans l'ouverture 50. La gravure latérale aura également pour conséquence le retrait de l'oxyde de plot 40 où il est exposé à la solution HF étendue, ainsi qu'une légère attaque latérale sous la couche 42. L'étendue de l'attaque latérale de la couche 44 détermine dans quelle proportion des saillies de polysilicium dépasseront le substrat pour la structure de polysilicium mise en forme qui doit être formée. Par conséquent, comme cela sera décrit de manière plus détaillée ci-dessous, l'étendue de l'attaque latérale établira la position du flanc de la partie fortement dopée des zones source/drain LDD du dispositif. Ainsi, l'étendue de l'attaque latérale peut être ajustée de façon souhaitable selon la structure particulière qui est souhaitée pour les zones source/drain. L'étendue actuellement préférée des attaques latérales 52, 54 est d'environ 500 A à environ 2000 A. Après que la gravure latérale aura été exécutée, le substrat 10 sera exposé dans l'ouverture 48. Une couche d'oxyde de grille 56 (figure 10) est ensuite tirée thermiquement de manière classique Jusqu'à atteindre une épaisseur d'environ 30 A à environ 300 A. Du polysilicium est déposé par CVD jusqu'à une profondeur suffisante pour s'étendre au-dessus de la première couche 42 et pour s étendre de préférence au-dessus de la couche 44. L'épaisseur de la couche de polysilicium sera généralement à peu près équivalente à l'épaisseur des trois couches 42, 44 et 46. Le polysilicium CVD se déposera facilement dans les zones d'attaque latérale 52, 54 (figure 9) pour former des structures de polysilicium mises en forme 58, 60 comme on le voit à la figure 10. Les structures de polysilicium sont de préférence dopées sur place durant le dépôt par l'addition du gaz de dopage approprié durant le procédé CVD, ou les structures de polysilicium peuvent en variante être dopées ultérieurement par implantation ionique. La pile de couches 42, 44, 46 est ensuite retirée en utilisant des réactifs d'attaque classiques, tels que du H3PO4 chaud pour les couches de Si3N4 46 et 42 et une solution HF étendue (dans de 1'H2O) pour la couche de SiO2 44, pour fournir la structure montrée à la figure 11. Ensuite, les implantations anti-claquage sont formées et les parties faiblement dopées des zones source/drain sont formées. Ces implantations sont réalisées de manière auto-alignée en utilisant les saillies 62 s'étendant de l'électrode de polysilicium 58 sous la forme d'un masque durant une implantation ionique à angle oblique. Les angles d'implantation sont facilement déterminés par la longueur par laquelle les saillies 62 s'étendent sur la surface du substrat 10 et par l'angle nécessaire à l'implantation pour avoir une "propagation à vue" vers la base de l'électrode de polysilicium 58. Généralement, l'angle d'implantation sera d'environ 15 à environ 60 . Les implantations anti-claquage 64 et les implantations de drain faiblement dopé 66 sont réalisées de la manière bien connue en utilisant des implantations des ions de bore, de fluorure de bore, d'arsenic et de phosphore jusqu'à atteindre une dose d'environ 5 x 1012 ions/cm2 à envi d'angle d'inclinaison), en utilisant les saillies 62 s'étendant de l'électrode de polysilicium 58 sous la forme d'un masque pour la forte implantation. Comme le flanc de la zone fortement dopée est déterminé par l'endroit où les "ombres" des saillies 62 tombent sur le substrat, les zones fortement dopées (68, figure 13) sont formées de manière auto-alignée sur les saillies. Généralement, les zones fortement dopées sont formées par une implantation d'ions de bore, de fluorure de bore, d'arsenic et de phosphore jusqu'à atteindre une dose d'environ 1 x 1014 ions/cm2 à environ 1 x 1016 ions/cm2 à une énergie d'environ 5 à 200 kev. Les zones source/drain sont ensuite activées en chauffant le dispositif jusqu'à une température d'environ 800 "C à 1100 "C durant 10 secondes (RTA, température supérieure) à 60 minutes (température inférieure). Ensuite, la partie siliciure de la structure de saliciure est formée. Comme cela est connu dans la technique, des couches de siliciure acceptables peuvent être formées en utilisant un certain nombre de métaux de base différents, comprenant du titane, du cobalt, du nickel, du platine et du palladium. Actuellement, le siliciure de titane est le plus couramment utilisé, mais les siliciures de cobalt et de nickel sont considérés comme ayant des caractéristiques sounaitables pour des dispositifs à largeur de ligne réduite. Les étapes de traitement caractéristiques à chacun de ces différents siliciures sont bien connues et sont rapportées dans les publications. Par conséquent, bien que la description qui suit soit effectués en termes de siliciure de titane, d'autres siliciures peuvent également être utilisés dans ce procédé, comme cela est bien connu dans la technique. Après une activation thermique des agents de dopage, le dispositif est tel que celui représenté à la figure 13. L'oxyde (thermique) natif formé dans ce procédé est retiré en utilisant une solution HF étendue, puis une mince couche du métal devant être silicé est déposée sur le dispositif en utilisant un dépôt physique en phase vapeur (à savoir de pulvérisation). Dans le mode de réalisation représenté, du titane est déposé jusqu'à atteindre une épaisseur d'environ 200 A à 800 A, produisant de minces couches 70 sur la surface du dispositif, comme on le voit à la figure 14. L'épaisseur du métal devant être déposé est déterminée en équilibrant la nécessité de déposer une quantité de titane suffisante pour former une couche uniforme avec une quantité de métal suffisante pour fournir une couche de siliciure de titane conductrice de façon souhaitable et la nécessité d'avoir une quantité suffisante de silicium entre les structures silicées. Une consommation de silicium excessive durant la silicidation peut mener, entre autres problèmes, à des fuites de la jonction inacceptables provenant des zones source/drain. Comme cela est représenté à la figure 14, il y a une faible couverture de métal dans la zone où le substrat est masqué par les saillies 62 provenant de l'électrode de polysilicium 58. Les discontinuités dans la couche de métal 70 située à côté de l'électrode de grille assurent qu'un pont (tel que celui représenté à la figure 5) ne devrait pas survenir. Ainsi, il est possible de réaliser la silicidation initiale à une température suffisamment haute pour produire la phase de siliciure de titane à faible résistivité. Par conséquent, le siliciure de titane pourrait être formé en exécutant un recuit au four rapide (RTA) du dispositif de la figure 14 à une température d'environ 750 "C durant environ vingt secondes. Une gravure suivante retirerait le titane non réagi. Dans ce procédé, cependant, il peut y avoir un transport de silicium considérable le long de la couche de titane 70, qui pourrait avoir pour conséquence l'extension de chaînes de siliciure de titane sur des parties du dispositif de façon non souhaitable. Il est par conséquent encore probablement préféré que la silicidation soit réalisée dans un procédé à deux étapes. Néanmoins, l'existence des discontinuités dans la couche de titane pulvérisée réduit le caractère déterminant de la température et d'autres régulations pour les étapes de traitement dans le procédé de recuit à deux étapes. De préférence, la structure de la figure 14 est soumise à un premier RTA à une température située dans la gamme de 600 à 750 "C, de préférence encore d'environ 700 "C, durant 10 à 120 secondes, de préférence encore de 20 à 60 secondes, dans un environnement d'azote. Pour le siliciure de cobalt, une température d'environ 550 à 600 "C est de préférence utilisée pour l'étape de silicidation initiale. Du nitrure de titane, du siliciure de titane riche en titane, de l'oxyde de titane et du titane non réagi sont ensuite attaqués depuis la surface du dispositif dans une solution de NH40H, H2 2 et H2O (par exemple, à un rapport de 1 : 1 : 5), laissant les couches de siliciure de titane 72 sur les parties fortement dopées 68 des zones source/drain. Les zones de siliciure de titane 74, 76 demeurent également sur la partie de polysilicium 58 de l'électrode de grille et sur la partie de polysilicium 60 de la ligne de câblage. Le siliciure de titane restant est ensuite converti en phase à résistivité inférieure dans un RTA à une température située dans une gamme d'environ 700 C à 900 "C durant environ 10 à 60 secondes. La plus grande préférence est que le second RTA soit réalisé à une température d'environ 850 OC durant environ 20 secondes. Dans ce mode de réalisation, les zones de siliciure de titane 74, 76 sont moins contraintes que dans la fabrication de saliciure classique. Idéalement, le siliciure de titane sera essentiellement non contraint dans la direction verticale, car il n'y a pas de zones d'oxyde d'écartement pour comprimer de façon verticale le siliciure de titane dans les zones où le silicium est consommé. Les zones de siliciure de titane 74, 76 sont ainsi formées avec des niveaux de contraintes bien inférieurs que ceux qui surviennent dans le processus de silicidation classique (représenté aux figures 1 à 4). I1 y aura encore des contraintes introduites dans la couche de siliciure de titane le long de la direction horizontale en raison d'une mauvaise adaptation entre le siliciure de titane et le silicium (non consommé) sous-jacent, mais la structure devrait néanmoins avoir un niveau de contraintes plus réduit après le processus de silicidation initial que dans des fabrications de saliciure classiques. A ce titre, le second RTA a une probabilité bien améliorée de convertir le siliciure de titane en phase à faible résistivité préférée. Les structures de siliciure de titane 74, 76 ont approximativement la même largeur (à savoir d'environ 500 A à environ 2000 A) que les saillies de silicium 62 qui existent avant le processus de silicidation. Le traitement suivant continue de manière classique, avec le dépôt d'une couche diélectrique d'lnterpolysiliclum ou de pré-métal telle que la pression atmosphérique CVD Si02 ou le verre borophosphosilicate (BPâG) sur la structure de la figure 15. Ainsi, le CVD Si02 ou le BPSG sera généralement déposé à côté des parois inférieures de l'électrode de polysilicium 58 (entre les saillies de la couche de siliciure 4 et le substrat 10) et à côté des parois inférieures de la ligne de câblage de polysilicium 60 (entre les saillies de la couche de siliciure 76 et l'oxyde épais 12). Des traversées sont formées à travers le CVD SiO2 ou le BPSG descendant vers les zones de siliciure lorsque cela est nécessaire, formant des contacts de polysilicium ou de métal et des premières lignes de câblage de métal ou des secondes lignes de câblage de polysilicium et des interconnexions. Les structures et les processus restants sont classiques et ne sont donc pas décrits plus en détail dans ce document. I1 devrait être noté que certaines configurations d'électrodes de grille, de lignes de câblage et de zones silicées des substrats comprennent parfois des couches supplémentaires de matières conductrices telles que des métaux réfractaires ou des nitrures de métaux (par exemple du nitrure de titane) formées au-dessus de la structure de siliciure. La présente invention a été décrite en se référant à certains modes de réalisation préférés. L'invention ne se limite pas, cependant, aux modes de réalisation spécifiques décrits, mais comprend également, des modifications et variations telles que celles qui concernent l'étendue des revendications qui suivent. REVENDICATIONS 1. Circuit à semi-conducteur caractérisé en ce qu'il comprend un substrat semi-conducteur (10) une couche de matière isolante sur le substrat semi-conducteur ; une structure de polysilicium sur la couche de matière isolante formée pour avoir deux parois s'étendant au-dessus du substrat semi-conducteur ; et une couche de matière conductrice sur la structure de polysilicium s étendant latéralement au-delà des deux parois de la structure de polysilicium. 2. Circuit à semi-conducteur de la revendication 1, caractérisé en ce que la couche de matière conductrice est du siliciure de métal. 3. Circuit à semi-conducteur de la revendication 2, caractérisé en ce que le siliciure de métal comprend du silicium et au moins un métal provenant du groupe composé du titane, du cobalt, du nickel, du platine et du palladium. 4. Circuit à semi-conducteur caractérisé en ce qu'il comprend un substrat semi-conducteur (10) une couche de matière isolante sur le substrat semi-conducteur une structure de polysilicium sur la couche de matière isolante formée pour avoir deux parois s'étendant au-dessus du substrat semi-conducteur ; une coucne de matière conductrice sur la structure de polysilicium s'étendant latéralement au-delà des deux parois de structure de polysilicium ; et une première zone source/drain LDD formée dans le substrat semi-conducteur ayant une première zone faiblement dopée et une première zone fortement dopée, la première zone faiblement dopée ayant une frontière volsine d'un flanc inférieur d'une première des deux parois de la structure de polysilicium et la première zone fortement dopée ayant une frontière formée de façon auto-alignée sur un premier flanc de la couche de matière conductrice. 5. Circuit à semi-conducteur de la revendication 4, caractérisé en ce que la couche de matière conductrice est du siliciure de métal. 6. Circuit à semi-conducteur de la revendication 5, caractérisé en ce que le siliciure de métal comprend du silicium et au moins un métal provenant du groupe composé du titane, du cobalt, du nickel, du platine et du palladium. 7. Circuit à semi-conducteur de la revendication 6, caractérisé en ce que le siliciure de métal est dans une phase ayant une résistance inférieure à d'autres phases de siliciure de métal. 8. Circuit à semi-conducteur de la revendication 5, caractérisé en ce que la couche de matière conductrice est du siliciure de titane. 9. Circuit à semi-conducteur de la revendication 5, caractérisé en ce qu'il comprend en outre une seconde zone source/drain LDD formée dans le substrat semi-conducteur (10) ayant une seconde zone faiblement dopée et une seconde zone fortement dopée, la seconde zone faiblement dopée ayant une frontière voisine d'un flanc inférieur de la seconde des parois de la structure de polysilicium et la seconde zone fortement dopée ayant une frontière formée de façon auto-alignée sur un second flanc de la couche de matière conductrice. 10. Circuit à semi-conducteur caractérisé en ce qu'il a une ligne de câblage et un dispositif MOS contenant une électrode de grille (16), le dispositif MOS étant formé sur un substrat semi-conducteur (10), la ligne de câblage et l'électrode de grille ayant chacune une structure de saliciure comprenant une couche inférieure de polysilicium ayant des parois une couche de siliciure de métal superposée à la couche inférieure de polysilicium et s'étendant latéralement au-delà de chacune des parois de la couche inférieure de polysilicium. 11. Circuit à semi-conducteur de la revendication 10, caractérisé en ce que la couche de siliciure de métal s'étend latéralement au moins 500 au-delà du flanc supérieur de chacune des parois de la coucne inférieure de polysilicium. 12. Circuit à semi-conducteur de la revendication 11, caractérisé en ce que le dispositif MOS comprend en outre une première et une seconde zones source/drain LDD formées dans le substrat semi-conducteur (10) sur l'un ou l'autre côté de l'électrode de grille (16), chacune des première et seconde zones source/drain LDD ayant une zone faiblement dopée et une zone fortement dopée, chacune des zones faiblement dopées ayant une frontière voisine d'un flanc inférieur des parois de la couche inférieure de polysilicium et chacune des zones fortement dopées ayant une frontière formée de façon auto-alignée sur un flanc de la couche de siliciure de métal. 13. Circuit à semi-conducteur de la revendication 12, caractérisé en ce que le siliciure de métal comprend du titane, du cobalt ou du nickel. 14. Procédé de fabrcation d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes consistant à fournir un substrat semi-conducteur et une couche de matière isolante sur au moins une partie du substrat semi-conducteur ; former une structure de polysilicium mise en forme sur la couche de matière isolante, la structure de polysilicium mise en forme ayant des saillies s'étendant latéralement sur une surface du substrat semi-conducteur ; déposer une couche de métal sur la structure de polysilicium mise en forme ; et recuire le dispositif à semi-conducteur pour produire une couche de siliciure de métal sur la structure de polysilicium mise en forme. 15. Procédé de la revendication 14, caractérisé en ce que la couche de métal est déposée par un dépôt physique en phase vapeur. 16. Procédé de la revendication 14, caractérisé en ce que la couche de métal est déposée de sorte qu'il y a une discontinuité dans la couche de métal déposée dans ou à côté des saillies de la structure de polysilicium. 17. Procédé de la revendication 14, caractérisé en ce que l'étape de recuit du dispositif à semiconducteur est composée d'un recuit au four rapide réalisé à une température dans la gamme de 600 "C à 750 "C. 18. Procédé de la revendication 17, caractérisé en ce que le recuit au four rapide est réalisé à une température d'environ 700 "C. 19. Procédé de la revendication 17, caractérisé en ce que le recuit au four rapide continue durant un temps entre 10 et 120 secondes. 20. Procédé de la revendication 18, caractérisé en ce que le recuit au four rapide continue durant 20 à 60 secondes. 21. Procédé de la revendication 14, caractérisé en ce qu il comprend en outre l'étape de gravure du dispositif dans une solution de NH4OH, H2 2 et H2O après l'étape de recuit du dispositif à semiconducteur. 22. Procédé de la revendication 21, caractérisé en ce qu'il comprend en outre une seconde étape de recuit du dispositif à semi-conducteur à une température d'environ 850 "C durant environ 20 secondes. 23. Procédé de la revendication 14, caractérisé en ce qu'il comprend en outre une seconde étape de recuit du dispositif à semi-conducteur à une température supérieure à 700 OC durant environ 10 à 120 secondes. 24. Procédé de formation d'un dispositif à semiconducteur comprenant un transistor MOS, le procédé de fabrication du transistor MOS comprenant les étapes consistant à former un isolant sur un substrat semi-conducteur (10) former une électrode de polysilicium mise en forme sur l'isolant, l'électrode de polysilicium mise en forme ayant des saillies s'étendant latéralement sur le substrat semi-conducteur former par implantation ionique des zones source/drain LDD dans le substrat sur l'un ou l'autre côté de l'électrode de polysilicium mise en forme en utilisant les saillies de l'électrode de polysilicium mise en forme sous la forme d'un masque pour l'implantation ionique pour définir la distribution de dopage de zones source/drain LDD ; et former une couche de siliciure de métal sur l'électrode de polysilicium mise en forme. 25. Procédé de la revendication 24, caractérisé en ce que l'étape de formation de la structure d'électrode de polysilicium mise en forme comprend les étapes consistant à déposer une première couche de matière de masquage sur le dispositif à semi-conducteur et une deuxième couche de matière de masquage sur la première couche de matière de masquage former une ouverture en retirant une partie de la première et de la deuxième couche de matière de masquage ; graver latéralement la deuxième couche de matière de masquage de sorte que l'ouverture est plus large sur la deuxième couche que sur la première couche ; déposer du polysilicium dans l'ouverture ; et retirer les première et deuxième couches de matière de masquage. 26. Procédé de la revendication 25, caractérisé en ce qu'il comprend en outre l'étape consistant à déposer une troisième couche de matière de masquage sur la deuxième couche de matière de masquage avant l'étape de formation d'une ouverture. 27. Procédé de la revendication 26, caractérisé en ce que les première et troisième couches de matière de masquage sont constituées de la même matière. 28. Procédé de la revendication 27, caractérisé en ce que la deuxième couche de matière de masquage comprend de l'oxyde de silicium. 29. Procédé de la revendication 26, caractérisé en ce que le polysilicium est déposé par un dépôt chimique en phase vapeur et est dopé sur place. 30. Procédé de la revendication 24, caractérisé en ce que l'étape de formation d'une couche de siliciure de métal comprend les étapes consistant à déposer une couche de métal sur le dispositif à semi-conducteur recuire le dispositif à semi-conducteur pour former du siliciure de métal sur l'électrode de polysilicium mise en forme ; et graver un métal non réagi provenant du dispositif à semi-conducteur. 31. Procédé de la revendication 30, caractérisé en ce que le métal déposé est sélectionné depuis le groupe composé du titane, du cobalt, du nickel, du platine et du palladium.