FR 2767412 A1 19990219 FR 9710513 A 19970814 CELLULE MEMOIRE À LECTURE EN COURANT La présente invention concerne des cellules mémoire de type quelconque (dynamique, statique ou morte), et plus particulièrement un système de lecture de cellule mémoire. la figure 1 représente une cellule classique de mémoire dynamique. Cette cellule comprend un condensateur C dont une borne est reliée à un potentiel d'alimentation bas Vss. L'autre borne du condensateur C est reliée à une ligne de bit B par un transistor de lecture-écriture M. De nombreuses autres cellules d'une même colonne sont connectées d'une manière similaire à la même ligne de bit B. Les transistors de lecture-écriture M d'une même rangée de cellules sont commandés par une même ligne de sélection S. Pour permettre une lecture des cellules d'une colonne, la ligne de bit B est par ailleurs reliée à un circuit de précharge 10 et à la première entrée d'un comparateur 12. La deuxième entrée du comparateur 12 est reliée à une ligne de bit de référence Bref présentant les mêmes caractéristiques, notamment la même capacité, que la ligne de bit B. Avant une lecture, le circuit de précharge 10 est actionné pour forcer le niveau de tension de la ligne de bit B à un niveau prédéterminé, souvent Vdd/2 (Vdd étant la tension d'alimentation de la mémoire). La ligne de bit de référence Bref est forcée au même niveau. Lorsque survient la lecture, le circuit de précharge 10 est désactivé et la ligne de sélection S est validée, ce qui rend passant le transistor M. Si la cellule stocke l'état 1, son condensateur C a été chargé au potentiel haut Vdd et, si la cellule stocke l'état 0, son condensateur C a été préalablement déchargé jusqu'au potentiel bas Vss. Ainsi, selon l'état stocké par la cellule, la charge du condensateur C affecte la charge de la ligne de bit B en plus ou en moins, ce qui fait basculer le comparateur 12 à l'état 1 ou 0 correspondant. La ligne de bit B est généralement cornrrune à un grand nombre de cellules mémoire, d'où il résulte que sa capacité peut être importante. Par conséquent, les condensateurs C des cellules mémoire doivent eux aussi être de valeur importante pour affecter de manière sensible la charge de la ligne de bit B lors d'une lecture. Si on souhaite réaliser une mémoire dynamique isolée, on utilise une technologie dédiée permettant de réaliser des condensateurs C de valeur importante mais qui occupent une faible surface. Une telle technologie dédiée entraîne un surcoût par rapport à une technologie CMOS standard (niveaux supplémentaires dans le masque et des étapes supplémentaires lors de la fabrication du silicium). Si on souhaite intégrer une mémoire dynamique dans une technologie CMOS standard, les condensateurs C occuperont une surface importante. Chaque condensateur C est alors généralement constitué, comme cela est représenté, d'un transistor MOS Mc dont la grille constitue l'une des bornes du condensateur, et dont la source et le drain, reliés l'un à l'autre, constituent la deuxième borne du condensateur. Par ailleurs, quelle que soit la technologie, les capacités des lignes de bit, de valeur importante, nécessitent des courants de commande importants pour ne pas pénaliser la vitesse d'accès. I1 en résulte que les transistors de lecture-écriture M ont une surface importante et que la cellule consomme un courant élevé notamment à l'écriture. La figure 2 représente deux cellules d'une mémoire morte (ROM) classique. Lorsqu'une cellule est programmée à 1, comme cela est représenté à gauche dans la figure 2, la cellule comprend un transistor Mm relié entre une ligne de bit B1 et un potentiel bas Vss. Lorsqu'une cellule est programmée à 0, comme cela est représenté à droite, aucun transistor ne relie la ligne de bit correspondante B2 au potentiel Vss. Les transistors Mm présents dans une rangée de cellules sont commandés par une ligne de sélection S. Comme dans la figure 1, chaque ligne de bit est reliée à un circuit de précharge 10 et à un comparateur 12. Avant une lecture, les lignes de bit B sont préchargées à un niveau prédéterminé et les comparateurs 12 fournissent tous l'état 0. Lors de la lecture, la précharge est arrêtée tandis que la ligne de sélection S est activée. Si un transistor Mm est présent dans une cellule, la ligne de bit est déchargée et le comparateur 12 correspondant bascule à 1 lorsque la décharge atteint un seuil prédéterminé. Comme dans une mémoire dynamique, les lignes de bit B présentent généralement une capacité importante. Par conséquent, les transistors Mm devraient avoir une taille importante pour ne pas pénaliser la vitesse de lecture, mais leur taille ne doit pas affecter la surface de la mémoire. La figure 3 représente une cellule d'une mémoire statique classique. Cette cellule comprend une bascule 14 constituée de deux inverseurs reliés tête-bêche. L'une des bornes de la bascule est reliée à une ligne de bit B par un transistor de lecture-écriture M, tandis que la borne complémentaire de la bascule est reliée à une ligne de bit complémentaire B* par un transistor de lecture-écriture M*. Les transistors de lectureécriture M et M* d'une même rangée de cellules sont commandés par une ligne de sélection commune S. Les lignes de bit B et B* sont reliées à des circuits de précharge 10 et à deux entrées différentielles d'un comparateur 12. Avant une lecture, les lignes de bit sont préchargées à un niveau qui ne risque pas d'affecter l'état de la bascule 14 au moment de sa lecture. Lors de la lecture, les transistors M et M* sont sélectionnés et la bascule 14, selon l'état mémorisé, affecte les charges des lignes de bit B et B* en sens opposés, c'est-à-dire de manière différentielle, et le comparateur 12 bascule vers un état correspondant. Comme précédemment, les lignes de bit B et B* présentent généralement une capacité importante, ce qui nécessite un accroissement de la taille des transistors de la bascule 14 pour ne pas pénaliser la vitesse de lecture. Le courant consommé à 1' écriture augmente corrélativement. Un objet de la présente invention est de prévoir une cellule mémoire associée à un système de lecture permettant de réaliser une mémoire de taille particulièrement faible dans une technologie non dédiée aux mémoires, tout en conservant un accès particulièrement rapide. Les inventeurs ont constaté que les problèmes susmentionnés des mémoires classiques proviennent du fait que l'on détermine l'état d'une cellule en détectant une variation de tension sur une ligne de bit de forte capacité. Pour résoudre ces problèmes, les inventeurs prévoient, au contraire, de détecter une variation de courant dans la ligne de bit. La ligne de bit est reliée à un potentiel fixe par une faible impédance. La rapidité de variation du courant dans la ligne de bit, déterminant la vitesse de lecture, est indépendante de la capacité de la ligne de bit. Ainsi, il n'est plus nécessaire de concevoir les cellules mémoire en fonction de la capacité des lignes de bit pour déterminer la vitesse de lecture. En d'autres termes, les transistors et capacités des cellules mémoire pourront être de faible taille sans que cela ne nuise à la performance de la mémoire. La diminution de la taille des transistors, notamment des capacités de mémorisation, augmente la vitesse d'accès en écriture, diminue la consommation en courant, et diminue la surface. La présente invention vise plus particulièrement une cellule mémoire comprenant un transistor commandé par un signal de sélection en lecture pour agir sur une ligne de bit de sortie en fonction d'un état mémorisé par la cellule. La cellule est associée à un détecteur connecté pour mesurer le courant dans la ligne de bit de sortie pendant une lecture et fournissant un premier ou deuxième état logique selon la valeur du courant dans la ligne de bit de sortie. Selon un mode de réalisation de la présente invention, le détecteur présente une faible impédance entre la ligne de bit de sortie et un premier potentiel fixe. Dans une mémoire dynamique, ledit transistor est un transistor de lecture relié en série avec un transistor de mémorisation entre la ligne de bit de sortie et un deuxième potentiel distinct du premier potentiel, la cellule mémoire comprenant en outre un transistor d'écriture commandé par un signal de sélection en écriture pour relier la grille du transistor de mémorisation à une ligne de bit d'entrée. Selon un mode de réalisation de la présente invention, les transistors de lecture et de mémorisation sont reliés entre la ligne de bit de sortie et la ligne de bit d'entrée, la ligne de bit d'entrée étant forcée au deuxième potentiel pendant une lecture. Dans une mémoire statique, ledit transistor est un transistor de lecture relié en série avec un transistor intermédiaire entre la ligne de bit de sortie et un deuxième potentiel distinct du premier potentiel, la grille du transistor intermédiaire étant commandé par une sortie d'une bascule de la cellule mémoire. Dans une mémoire morte, la cellule comprend ledit transistor seulement lorsque la cellule mémorise l'un prédéterminé de deux états logiques, le transistor étant alors relié entre la ligne de bit de sortie et un deuxième potentiel distinct du premier potentiel. Selon un mode de réalisation de la présente invention, le détecteur comprend un transistor connecté en régime résistif entre la ligne de bit de sortie et le premier potentiel ; un transistor cascode relié entre la ligne de bit de sortie et une charge couplée au deuxième potentiel ; et un comparateur recevant sur sa première entrée la tension au point de connexion entre le transistor cascode et la charge, et sur sa deuxième entrée une tension de référence. La présente invention vise également une mémoire comprenant une matrice de cellules du type susmentionné. Les cellules d'une même colonne de la matrice sont connectées à une même ligne de bit de sortie, et les cellules d'une même rangée de la matrice reçoivent un même signal de sélection en lecture. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1, précédemment décrite, représente une cellule classique de mémoire dynamique la figure 2, précédemment décrite, représente des cellules classiques de mémoire morte la figure 3, précédemment décrite, représente une cellule classique de mémoire statique la figure 4, représente un mode de réalisation de cellule de mémoire dynamique selon l'invention la figure 5 représente un mode de réalisation de cellules de mémoire morte selon l'invention la figure 6 représente un mode de réalisation de cellule de mémoire statique selon la présente invention ; et la figure 7 représente partiellement un exemple avantageux d'amplificateur de lecture d'une mémoire selon l'invention. Pour pouvoir effectuer, selon l'invention, une lecture en courant d'une cellule mémoire, la structure de celle-ci est modifiée par rapport aux structures classiques des figures 1 à 3. La figure 4 représente un mode de réalisation de cellule de mémoire dynamique selon la présente invention. La cellule comprend un transistor de mémorisation Mm relié en série avec un transistor de lecture Mr entre une ligne de bit d'entrée Bi et une ligne de bit de sortie Bo. L'information de la cellule est stockée sur la capacité de grille du transistor de mémorisation Mm. La grille du transistor Mm est reliée à la ligne de bit d'entrée Bi par un transistor d'écriture Mw. Les transistors de lecture Mr d'une rangée de cellules sont commandés par une ligne commune de sélection en lecture RS, tandis que les transistors d'écriture Mw de la rangée sont commandés par une ligne commune de sélection en écriture WS. La ligne de bit de sortie Bo est par ailleurs reliée à un détecteur de courant 16 qui, de préférence, relie la ligne Bo au potentiel d'alimentation bas Vss avec une faible impédance. La ligne de bit d'entrée Bi est par ailleurs reliée à la sortie d'un amplificateur d'écriture 18 classique et au potentiel d'alimentation haut Vdd par l'intermédiaire d'un transistor MOS MP à canal P. Les transistors MP des colonnes de la mémoire sont commandés par le complément RD* d'un signal global de sélection en lecture. Le signal global RD est activé lorsque l'une quelconque des lignes de sélection RS est activée. Pour écrire dans la cellule mémoire de la figure 4, l'amplificateur d'écriture 18 présente un niveau adéquat sur la ligne de bit d'entrée Bi, tandis que le transistor d'écriture Mw est sélectionné. Ainsi, le niveau présent sur la ligne Bi est transféré sur la grille du transistor de mémorisation Mm. Bien entendu, pendant une écriture, le transistor MP est non conducteur (le signal de lecture global RD est inactif). Une fois l'écriture terminée, la ligne WS est désactivée, ce qui rend non conducteur le transistor Mw. Le niveau qui a été présenté sur la grille du transistor Mm est conservé par la capacité de grille de ce transistor. Lors d'une lecture, les signaux RS et RD sont activés ce qui rend conducteurs les transistors MP et les transistors Mr de la rangée correspondante de cellules. Si le niveau stocké sur la grille du transistor Mm est haut (proche de Vdd), ce transistor Mm est conducteur, d'où il résulte qu'un circuit de courant s'établit entre les potentiels Vdd et Vss, passant par les transistors MP, Mr, Mm et par le détecteur de courant 16. Le détecteur 16 fournit alors l'état 1. Si la grille du transistor Mm stocke un niveau bas (proche de Vss), ce transistor Mm est non conducteur et aucun courant ne s'établit dans le détecteur de courant 16. Ce détecteur fournit alors l'état 0. Les transistors de la cellule mémoire de la figure 4 peuvent être des transistors de faible taille pour deux raisons. Premièrement, ils sont prévus pour réagir en courant sans affecter les états de charge (en tension) de lignes de capacité importante (les lignes de bit). Deuxièmement, la capacité qui stocke l'information de la cellule, c'est-à-dire la capacité de grille du transistor de mémorisation Mm, n'a pas besoin d'être importante, car elle n'est pas prévue pour affecter l'état de charge d'une ligne de bit. Un avantage lié à l'utilisation de transistors de taille minimale est que ces transistors, présentant une faible capacité de grille, réagissent particulièrement rapidement en consommant peu de courant. Par ailleurs, la surface occupée par les trois petits transistors d'une cellule de mémoire dynamique selon l'invention est inférieure à la surface occupée par le transistor de lectureécriture et le condensateur d'une cellule classique dans une technologie non dédiée. Une colonne de cellules de mémoire dynamique selon l'invention comporte une ligne de bit supplémentaire par rapport à une colonne de cellules classiques. Toutefois, cette ligne de bit supplémentaire remplace la ligne Vss alimentant les condensateurs de la colonne de cellules classiques, et n'engendre donc aucune augmentation de surface. Comme cela est représenté, on préférera utiliser des transistors Mm, Mr et Mw à canal N, car les transistors à canal N sont, dans les technologies usuelles, plus rapides que les transistors à canal P de taille équivalente. Toute mémoire dynamique, y compris celle de la figure 4, doit être rafraîchie à intervalles réguliers afin de compenser les effets de courants de fuite qui tendent à modifier l'état de charge des capacités servant à mémoriser les états. Ainsi, le transistor de mémorisation Mm devra être dimensionné de manière que le niveau stocké sur sa capacité de grille ne varie pas significativement entre deux rafraîchissements. Afin de diminuer le besoin de rafraîchissement (ou la capacité de grille du transistor Mm), le détecteur de courant 16 fixe le niveau de la ligne de bit de sortie Bo aussi près que possible du potentiel Vss, ce qui accroît la marge de variation de l'état de charge de la capacité de grille du transistor Mm. Pour les mêmes raisons, on préférera connecter la source du transistor de mémorisation Mm directement à la ligne de bit de sortie Bo. Selon une variante, le transistor de lecture Mr, au lieu d'être relié à la ligne de bit d'entrée Bi, est relié au potentiel Vdd. Le transistor MP peut alors être omis. Toutefois, cette solution nécessite une ligne supplémentaire pour amener le potentiel Vdd à chaque cellule mémoire d'une colonne, ce qui augmente la surface de la mémoire. La figure 5 représente un mode de réalisation de deux cellules de mémoire morte selon la présente invention. La structure de la cellule de la figure 5 est similaire à celle de la figure 2, sauf que les transistors Mm présents sont reliés au potentiel haut Vdd et non au potentiel bas Vss. Les amplificateurs de lecture 12 de la figure 2 sont remplacés par des détecteurs de courant 16. Aucun circuit de précharge 10 n'est nécessaire (les détecteurs de courant, dont un exemple sera décrit plus loin, effectuent une précharge au potentiel Vss). Les détecteurs de courant 16, comme dans la figure 4, relient les lignes de bit B au potentiel d'alimentation bas Vss avec une faible impédance. Lors d'une lecture, la ligne de sélection S est validée, ce qui rend conducteurs les transistors présents dans la rangée correspondante. Ainsi, dans les colonnes où les transistors Mm sont présents, il s'établit un circuit de courant entre le potentiel Vdd et le potentiel Vss, passant par un détecteur de courant 16. Ce détecteur de courant fournit alors l'état 1. Dans les colonnes où les transistors sont absents, aucun courant ne traverse les détecteurs de courant correspondants qui fournissent l'état 0. Comme dans le cas de la figure 4, les transistors de la mémoire morte de la figure 5 ont une taille minimale, car ils ne sont pas traversés par des courants importants destinés à modifier rapidement les tensions, donc les états de charge, de lignes de bit. La figure 6 représente un mode de réalisation de cellule de mémoire statique selon la présente invention. Cette cellule comporte, comme la cellule de la figure 3, une bascule 14 constituée de deux inverseurs connectés tête-bêche. L'une des bornes de la bascule 14 est reliée à une ligne de bit d'entrée Bi par un transistor d'écriture Mw. La borne complémentaire de la bascule 14 est connectée à la grille d'un transistor intermédiaire Mi dont la source est reliée à une ligne de bit de sortie Bo. Le drain du transistor intermédiaire Mi est relié au potentiel Vdd par l'intermédiaire d'un transistor de lecture Mr. Les transistors de lecture Mr d'une même rangée de cellules sont commandés par une ligne commune de sélection en lecture RS, tandis que les transistors Mw de la rangée sont commandés par une ligne commune de sélection en écriture WS. La ligne de bit d'entrée Bi est connectée à la sortie d'un amplificateur d'écriture 18 tandis que la ligne de bit de sortie Bo est reliée au potentiel Vss par un détecteur de courant 16 de faible impédance. Aucun circuit de précharge n'est prévu, la précharge étant effectuée par les détecteurs de courant. Lors d'une écriture, l'amplificateur 18 présente sur la ligne Bi le niveau à écrire tandis que la ligne WS est validée. Le transistor MW transfère alors le niveau de la ligne Bi dans la bascule 14. Cette bascule 14 applique le complément de ce niveau sur la grille du transistor intermédiaire Mi. Lors d'une lecture, la ligne RS est activée, ce qui rend conducteur le transistor de lecture Mr. Si la bascule 14 applique un niveau haut sur la grille du transistor Mi, ce transistor Mi est conducteur et il s'établit un circuit de courant entre les potentiels Vdd et Vss, passant par les transistors Mr et Mi, et par le détecteur de courant 16. Alors, le détecteur 16 fournit l'état 0. Si la bascule 14 applique un niveau bas sur la grille du transistor Mi, celui-ci est non conducteur, et aucun courant ne s'établit dans la ligne Bo. Le détecteur de courant 16 fournit alors l'état 1. On s'aperçoit qu'une cellule de mémoire statique selon l'invention peut directement être utilisée en tant que cellule à double accès de faible complexité, les lignes Bi et Bo constituant les deux accès. Dans une cellule de mémoire statique classique (figure 3), il est nécessaire d'utiliser un système différentiel de lecture pour diminuer la sensibilité aux dispersions de fabrication et au bruit. Ainsi, si l'on veut réaliser une cellule à double accès, il est nécessaire de doubler le nombre de lignes de bit et de transistors de lecture-écriture pour pouvoir conserver le système différentiel. Ceci n'est pas nécessaire avec une cellule selon l'invention. Chaque détecteur de courant 16 pourrait être constitué d'une résistance de mesure reliant la ligne de bit correspondante au potentiel Vss et d'un comparateur comparant la tension aux bornes de la résistance à une tension de référence. Toutefois, en pratique, les niveaux de tension à comparer seraient trop proches du potentiel Vss pour que le comparateur puisse fonctionner convenablement. La figure 7 représente un mode de réalisation de détecteur de courant 16 évitant cet inconvénient. Ce détecteur de courant comprend un transistor cas code MN1 à canal N, dont la source est connectée à la ligne de bit Bo et reliée au potentiel Vss par un transistor MN2 à canal N. Le drain du transistor MN1 est relié au potentiel Vdd par un transistor MP1 à canal P. La tension de grille du transistor MN1 est fournie par une source de polarisation comprenant un transistor MN3 à canal N de mêmes caractéristiques que le transistor MN1, connecté en diode. La grille et le drain du transistor MN3 sont reliés au potentiel Vdd par un transistor MP2 à canal P de mêmes caractéristiques que le transistor MP1. La source du transistor MN3 est reliée au potentiel Vss par un transistor MN4 à canal N de mêmes caractéristiques que le transistor MN2. Les grilles des transistors MN2 et MN4 sont connectées au potentiel haut Vdd, d'où il résulte que ces transistors fonctionnent en régime linéaire, c'est-à-dire qu'ils se comportent comme des résistances de relativement faible valeur. Les grilles des transistors MP1 et MP2 sont commandées par le complément RD* du signal global de sélection en lecture. Un comparateur 20 reçoit sur une première entrée la tension de drain du transistor MN1 et sur une deuxième entrée une tension de référence Vref. Sa sortie constitue la sortie du détecteur de courant. Lors d'une lecture, le signal global de lecture RD est activé, ce qui rend conducteur les transistors MP1 et MP2 en régime linéaire. Si le courant dans la ligne de bit Bo est nul, il s'établit dans les transistors MN1 et MN3 un même courant (les transistors MN3 et MN1 agissent en miroir de courant). La tension Vref est choisie pour que, dans ce cas, la tension de drain du transistor MN1 soit inférieur à cette tension Vref, de manière que la sortie du comparateur 20 soit à un premier état indiquant une absence de courant dans la ligne Bo. S'il s'établit un courant dans la ligne Bo, passant par le transistor MN2, ce même courant est soustrait au courant circulant dans le transistor MN1. Ainsi, le courant dans le transistor MP1, fonctionnant en résistance, diminue et le potentiel de drain du transistor MN1 augmente. La tension de référence Vref est par ailleurs choisie pour que la tension de drain du transistor MN1 soit dans ce cas supérieure à cette tension Vref, de manière que la sortie du comparateur 20 bascule à un deuxième état, indiquant une présence de courant dans la ligne de bit Bo. Dans le cas d'une mémoire dynamique, la tension de référence Vref peut être fournie par un étage de référence similaire à celui comprenant les transistors MP1, MN1 et MN2, connecté à une ligne de bit de référence. La ligne de bit de référence est forcée à un niveau correspondant au niveau présent sur la ligne de bit Bo lorsque la cellule en cours de lecture contient un niveau bas récent. Pour régler convenablement la tension de référence Vref, on choisira, pour l'homologue du transistor MN1 dans l'étage de référence, une taille de l'ordre de 20 W inférieure à celle du transistor MNl. En absence d'un cycle de lecture, les transistors MP1, MP2 et MP4 sont non passants et empêchent l'alimentation en courant du détecteur. Le transistor MN2, se comportant toujours en résistance, force la ligne de bit Bo au potentiel Vss. En début d'un cycle de lecture, le transistor MN1 devra ramener le potentiel de la ligne Bo à son potentiel de fonctionnement, légèrement au-dessus du potentiel Vss. Ceci peut être relativement long, car la ligne Bo présente une forte capacité et le transistor MN1 est faiblement conducteur du fait de sa faible tension source-grille. Afin d'accélérer la réaction du circuit au début d'un cycle de lecture, on prévoit un transistor MP3 à canal P dont le drain est relié à la source du transistor MN1, dont la grille est reliée au drain du transistor MN1 et dont la source est reliée au potentiel Vdd par l'intermédiaire d'un transistor MP4 à canal P. Le transistor MP4 est commandé, comme les transistors MP1 et MP2, par le signal RD*. Au début du cycle de lecture, le potentiel de grille du transistor MP3 est proche du potentiel Vss tandis que la source du transistor MP3 est pratiquement au potentiel Vdd (le transistor MP4 forme une résistance de faible valeur). Il en résulte que le transistor MP3 est fortement conducteur et force le potentiel de la ligne Bo à croître rapidement. Lorsque le point de fonctionnement est atteint, la tension grille-source du transistor MP3 devient pratiquement nulle, d'où il résulte que le transistor MP3 se bloque et n'intervient plus. De nombreuses variantes et modifications de la présente invention apparaîtront à l'homme du métier. Par exemple, on peut changer le type de conductivité des transistors et relier les détecteurs de courant au potentiel haut Vdd. REVENDICATIONS 1. Cellule mémoire comprenant un transistor (Mr) commandé par un signal de sélection en lecture (RS) pour agir sur une ligne de bit de sortie (Bo) en fonction d'un état mémorisé par la cellule, caractérisée en ce qu'elle est associée à un détecteur (16) connecté pour mesurer le courant dans la ligne de bit de sortie (Bo) pendant une lecture et fournissant un premier ou deuxième état logique selon la valeur du courant dans la ligne de bit de sortie. 2. Cellule mémoire selon la revendication 1, caractérisée en ce que le détecteur (16) présente une faible impédance entre la ligne de bit de sortie et un premier potentiel fixe (Vss) 3. Cellule mémoire selon la revendication 1 ou 2 pour une mémoire dynamique, caractérisée en ce que ledit transistor est un transistor de lecture (Mr) relié en série avec un transistor de mémorisation (Mm) entre la ligne de bit de sortie (Bo) et un deuxième potentiel (Vdd) distinct du premier potentiel, la cellule mémoire comprenant en outre un transistor d'écriture (Mw) commandé par un signal de sélection en écriture (WS) pour relier la grille du transistor de mémorisation à une ligne de bit d'entrée (Bi). 4. Cellule mémoire selon la revendication 3, caractérisée en ce que les transistors de lecture (Mr) et de mémorisation (Mm) sont reliés entre la ligne de bit de sortie (Bo) et la ligne de bit d'entrée (Bi), la ligne de bit d'entrée étant forcée au deuxième potentiel (Vdd) pendant une lecture. 5. Cellule mémoire selon la revendication 1 ou 2 pour une mémoire statique, caractérisée en ce que ledit transistor est un transistor de lecture (Mr) relié en série avec un transistor intermédiaire (Mi) entre la ligne de bit de sortie (Bo) et un deuxième potentiel (Vdd) distinct du premier potentiel, la grille du transistor intermédiaire (Mi) étant commandé par une sortie d'une bascule (14) de la cellule mémoire. 6. Cellule mémoire selon la revendication 1 ou 2 pour une mémoire morte, caractérisée en ce qu'elle comprend ledit transistor (Mm) seulement lorsque la cellule mémorise l'un prédéterminé de deux états logiques, le transistor étant alors relié entre la ligne de bit de sortie (B) et un deuxième potentiel (Vdd) distinct du premier potentiel. 7. Cellule mémoire selon l'une quelconque des revendications 1 à 6, caractérisée en ce que le détecteur (16) comprend - un transistor (MN2) connecté en régime résistif entre la ligne de bit de sortie (Bo) et le premier potentiel (Vss) - un transistor cascode (MN1) relié entre la ligne de bit de sortie (Bo) et une charge (MP1) couplée au deuxième potentiel (Vdd) ; et - un comparateur (20) recevant sur sa première entrée la tension au point de connexion entre le transistor cas code (MN1) et la charge (MP1), et sur sa deuxième entrée une tension de référence (Vref). 8. Mémoire comprenant une matrice de cellules selon l'une quelconque des revendications 1 à 7, caractérisée en ce que les cellules d'une même colonne de la matrice sont connectées à une même ligne de bit de sortie (Bo), et les cellules d'une même rangée de la matrice reçoivent un même signal de sélection en lecture (RS).