FR 2757653 A1 19980626 FR 9615745 A 19961220 CONTRÔLEUR D'ENTREES-SORTIES AUTONOME ET DEPORTE La présente invention est relative à un contrôleur d'entréessorties devant coopérer avec l'unité centrale d'un calculateur qui communique avec différents équipements électroniques périphériques. Ce contrôleur d'entrées-sorties peut être utilisé notamment dans le domaine avionique. Actuellement dans les aérodynes plusieurs calculateurs cohabitent, ils pilotent chacun une seule application. Par application, on entend par exemple le pilote automatique, le système de détection de proximité du sol, le système de protection contre le décrochement etc... Dans chaque calculateur l'unité centrale est reliée par un bus parallèle aux équipements électroniques périphériques appartenant à l'application concernée. Cette liaison par bus parallèle permet de transmettre des informations à haut débit mais elle nécessite un grand nombre de broches de connexion. Une telle liaison apporte une certaine insécurité car, si une panne apparaît, toutes les données transitant sur cette liaison sont perdues. Puisque chaque application est traitée indépendamment des autres cette insécurité est tolérable. Avec le développement important de la vitesse et de la capacité des processeurs et en vue de réduire les coûts, il est envisageable qu'une seule unité centrale pilote plusieurs applications. Pour ne pas dégrader la sécurité du traitement de plusieurs applications dans une même unité centrale, la présente invention a pour objet un contrôleur d'entrées-sorties faisant l'interface entre l'unité centrale d'un calculateur et les différents équipements électroniques périphériques appartenant à ces applications. La présente invention propose un contrôleur d'entrées-sorties destiné à coopérer avec une unité centrale d'un calculateur qui communique avec des équipements électroniques périphériques, relié d'une part à l'unité centrale et d'autre part aux équipements électroniques périphériques, caractérisé en ce que la liaison avec l'unité centrale est réalisée avec une ligne série d'entrée et au moins une ligne série de sortie et en ce qu'il reçoit des instructions d'un premier type en provenance de l'unité centrale via la ligne série d'entrée et des instructions d'au moins un deuxième type stockées dans une mémoire extérieure à l'unité centrale et qu'il les traite à I'aide d'un dispositif séquenceur qui alloue des tranches de temps aux instructions selon leur type. Ce contrôleur d'entrées-sorties est autonome et peut fonctionner avec tous types d'unité centrale et d'équipements électroniques périphériques. Un ou plusieurs types d'instructions en provenance de la mémoire peuvent être qualifiées de pseudo-instructions formées de listes de valeurs analogiques, stockées dans la mémoire, les types différents correspondant à des listes de valeurs de natures différentes. Certaines instructions autres que les pseudo-instructions, en provenance de la mémoire, peuvent former des séquences exécutées après une instruction de synchronisation. Le dispositif séquenceur peut allouer des tranches de temps égales pour le traitement successif de chacun des types d'instructions, puis s'octroyer un intervalle de temps sans traitement, éventuellement nul, avant de recommencer le traitement. Chaque type d'instructions est traité avec la même fréquence. Un séquencement plus sophistiqué peut être envisagé de manière à permettre un traitement avec des fréquences adaptées aux différents types d'instructions. Un tel séquencement répond beaucoup mieux aux besoins rencontrés dans une application avionique. Le dispositif séquenceur peut allouer des tranches de temps égales au traitement des instructions selon leur type, chaque type d'instructions étant affecté d'une période d'occurrence, le premier type d'instructions traité possédant la période la plus petite, cette période étant dite période de référence et une phase dite de référence, les autres types d'instructions possédant une contrainte de phase par rapport à la phase de référence, ces autres types d'instructions étant traités avec un rang fonction de l'ordre croissant de leur contrainte de phase, leur période étant un multiple de la période de référence. II est plus simple de choisir par convention une phase de référence nulle. La période de référence peut etre un multiple d'une durée, dite période de base, qui correspond au temps d'accès à une instruction dans la mémoire. II est avantageux d'exprimer la contrainte de phase du second type d'instructions traité par un incrément de phase par rapport à la phase de référence. Celles des types d'instructions de rang supérieur par un incrément de phase par rapport à la contrainte de phase du type d'instructions traité au rang précédent. Un dispositif séquenceur permettant de traiter les différents types d'instructions avec des fréquences différentes peut comporter: - un dispositif délivrant une phase dite courante à partir d'une horloge de base dont la période correspond au temps d'accès à une instruction dans la mémoire, - un premier diviseur de l'horloge de base recevant en plus de l'horloge de base, la valeur de la période de référence et qui génère des impulsions ayant la période de référence et la phase de référence; - un ensemble pré diviseur, diviseur associé respectivement à chacun des autres types d'instructions à traiter, recevant l'horloge de base et la période de référence, chaque pré diviseur recevant la valeur de la période de référence et un signal de démarrage issu de la comparaison entre la contrainte de phase du type d'instructions associé et la phase courante, et générant, vers le diviseur du même ensemble que lui, un signal de période égale à la période de référence et phasé selon la contrainte de phase du type d'instructions associé, chaque diviseur générant des impulsions ayant la période et la contrainte de phase du type d'instructions associé. Le dispositif délivrant la phase courante peut être réalisé par un compteur à saturation recevant l'horloge de base. Le compteur à saturation peut être remis à zéro lors d'un ré enclenchement du contrôleur d'entrées-sorties ou par un signal délivré par un dispositif de recalage. Chaque pré diviseur peut être associé à un comparateur qui lui délivre le signal de démarrage, chaque comparateur recevant la phase courante et la contrainte de phase, par rapport à la phase de référence, du type d'instructions associé. Le premier comparateur reçoit directement la valeur de l'incrément de phase du second type d'instructions par rapport à la phase de référence tandis que les autres comparateurs sont associés chacun à un additionneur, chaque additionneur délivrant la contrainte de phase, par rapport à la phase de référence, du type d'instructions associé, et recevant la contrainte de phase du type d'instructions traité avec le rang précédent et la valeur de l'incrément de phase par rapport à la dite contrainte. Une instruction autre qu'une pseudo-instruction peut être de type ARINC 429 et comporter trente-deux bits parmi lesquels un code sur au plus huit bits et un paramètre sur au plus vingt et un bits. Les valeurs des périodes d'occurrence et des contraintes de phase des différents types d'instructions peuvent être codées dans le paramètre d'une ou plusieurs instructions de chargement. Le contrôleur d'entrées-sorties selon l'invention peut comporter un dispositif d'analyse de code qui décode les codes des instructions. Une pseudo-instruction est exécutée sous le contrôle d'une instruction d'activation. Elle comporte sur trente-deux bits une liste de valeurs analogiques qui sont codées soit sous forme d'incréments, soit sous forme de valeurs absolues. Le contrôleur d'entrées-sorties peut comporter pour gérer les pseudo-instructions, des moyens de pilotage des pseudo-instructions qui reçoivent les instructions d'activation, qui conservent les codes des instructions d'activation et se chargent de l'accès à la mémoire via un pointeur d'accès. Le dispositif d'analyse de code reçoit les pseudoinstructions et les codes des instructions d'activation des moyens de pilotage des pseudo-instructions. Si plusieurs accès à la mémoire sont nécessaires pour extraire une instruction, il est souhaitable que le contrôleur d'entrées-sorties comporte des moyens de gestion de la mémoire avec un bloc tampon piloté par le dispositif séquenceur. Le bloc tampon peut aussi être piloté par les moyens de pilotage des pseudo-instructions. Les moyens de gestion de la mémoire peuvent également comporter un dispositif séquenceur de téléchargement de la mémoire à partir d'instructions reçues de l'unité centrale. II est avantageux que le contrôleur d'entrées-sorties puisse communiquer en acquisition ou en génération avec les équipements électroniques périphériques par plusieurs voies d'interface bidirectionnelles susceptibles d'être configurées notamment en bus parallèle, en liaison véhiculant des booléens, en liaison série, en liaison avec codeur optique, et pour cela le contrôleur d'entrées-sorties peut comporter au moins un dispositif d'interface relié aux équipements électroniques périphériques au moins une des ces voies d'interface. Ce dispositif d'interface est tout à fait standard. De la même manière, il peut être prévu un dispositif d'interface avec l'unité centrale, relié à l'unité centrale par les lignes d'entrée et de sortie. L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description des exemples de réalisation, illustrée par les figures annexées qui représentent: - la figure 1 au moins un contrôleur d'entrées-sorties selon l'invention dans son contexte; - la figure 2 la structure d'un contrôleur d'entrées-sorties selon l'invention; - la figure 3 un dispositif séquenceur apte à traiter les différents types d'instructions avec des fréquences adaptées. La figure 1 montre de manière très schématique un premier contrôleur d'entrées-sorties CO selon l'invention, dans son environnement. Dans cet exemple, il est prévu pour fonctionner dans une application avionique. Ce contrôleur d'entrées-sorties CO est destiné à coopérer avec une unité centrale UC d'un calculateur (non représenté) qui communique avec des équipements électroniques EQ périphériques. Dans l'application avionique, ces équipements électroniques EQ périphériques sont des capteurs ou des actuateurs. Le contrôleur d'entrées-sorties CO reçoit des instructions d'un premier type de l'unité centrale UC par une ligne série Ise d'entrée et émet des informations vers l'unité centrale UC par au moins une ligne série Iss de sortie. Dans l'exemple décrit, de préférence, deux lignes série Issu, lss2 de sortie sont utilisées. II est possible de prévoir que l'une des lignes série de sortie Issl n'émette des informations, via le contrôleur d'entrées-sorties CO, qu'en provenance des équipements électroniques EQ périphériques et que l'autre lss2 puisse émettre des informations, via le contrôleur d'entrées-sorties CO, en provenance équipements électroniques EQ périphériques mais aussi en provenance d'autres dispositifs comme on le verra ultérieurement. De manière optionnelle plusieurs contrôleurs d'entrées-sorties conformes à l'invention peuvent être reliés à une même unité centrale UC par la même ligne série d'entrée Ise. Sur la figure 1 un second contrôleur d'entrées-sorties CO' a été représenté en pointillés. Ce second contrôleur d'entrées-sorties CO' est relié à l'unité centrale UC par au moins une ligne de sortie Iss'. Chaque contrôleur d'entrées-sorties CO, CO' est destiné à coopérer avec une mémoire respectivement référencée PROM, PROM' extérieure à l'unité centrale UC. Ils reçoivent des instructions d'un ou plusieurs types de la mémoire PROM, PROM' associée. La suite de la description est faite pour le contrôleur d'entréessorties CO, les autres seraient semblables. Le contrôleur d'entrées-sorties CO est destiné à communiquer en acquisition ou en génération d'informations avec les équipements électroniques EQ périphériques. Plusieurs liaisons ou voies d'interface VP1, VP2, VP3, VP4 bidirectionnelles sont prévues entre le contrôleur d'entrées-sorties CO et les équipements électroniques EQ périphériques. Ces voies d'interface VP1, VP2, VP3, VP4 sont susceptibles d'être configurées par les instructions reçues par le contrôleur d'entrées-sorties CO, notamment en bus parallèles, en liaisons véhiculant des booléens, en liaisons série et même en liaisons avec codeur optique et peuvent fonctionner en entrée ou en sortie. Dans l'exemple représenté sur la figure 1, on suppose qu'à un instant donné la première voie VP1 est configurée en bus parallèle en entrée, la seconde voie VP2 est configurée en liaison véhiculant des booléens en sortie, la troisième voie VP3 est configurée en liaison série en sortie et que la quatrième voie VP4 est configurée en liaison avec codeur optique en entrée. La figure 2 montre de manière détaillée les différentes fonctions d'un contrôleur d'entrées-sorties selon l'invention. Le contrôleur d'entrées-sorties CO comporte au moins un dispositif d'interface Dl avec les équipements électroniques EQ périphériques. Ce dispositif d'interface Dl est relié aux équipements électroniques EQ périphériques par au moins une voie d'interface VP1, VP2, VP3, VP4. Dans l'application avionique de l'exemple décrit, quatre dispositifs d'interfaces Dl série-parallèle standardisés identiques sont suffisants pour communiquer avec tous les équipements électroniques EQ périphériques présents. Plus de détails sur les dispositifs d'interface Dl seront donnés ultérieurement. Le contrôleur d'entrées-sorties CO comporte un dispositif d'interface DIP relié à l'unité centrale UC par les lignes d'entrée Ise et de sortie Issi, lss2. Le contrôleur d'entrées-sorties CO est destiné à recevoir des instructions d'une part de l'unité centrale UC et d'autre part de la mémoire PROM et à les traiter c'est-à-dire les décoder dans un dispositif d'analyse de code DAC, les aiguiller vers des organes appropriés, c'est-à-dire les équipements électroniques EQ périphériques ou l'unité centrale UC. Le contrôleur d'entrées-sorties CO traite les instructions alternativement selon leur type et il comporte pour cela un dispositif séquenceur SEQ. Son fonctionnement va être décrit ultérieurement. Un ou plusieurs types d'instructions en provenance de la mémoire PROM peuvent être qualifiées de pseudo-instructions. Une pseudoinstruction consiste en une liste de valeurs analogiques stockées dans la mémoire PROM. Ces pseudo-instructions sont exploitées sous le contrôle d'une instruction d'activation et jusqu'à une instruction de désactivation. Dans l'application avionique, ces listes de valeurs analogiques peuvent correspondre à une forme d'onde à émettre pour exciter un capteur ou à un signal audio, par exemple, une alarme à faire retentir pour alerter l'équipage. Les types différents correspondent à des listes de valeurs de natures différentes. Dans l'exemple décrit, on suppose que deux types différents d'instructions sous forme de listes de valeurs analogiques peuvent provenir de la mémoire PROM. Dans la suite de la description lorsque le terme instruction est employé sans indication particulière ce terme englobe aussi les pseudo-instructions. Certaines instructions autres que les pseudo-instructions, en provenance de la mémoire PROM peuvent être exécutées en séquence après une instruction de synchronisation. Une instruction autre qu'une pseudo-instruction est calquée sur celui d'un mot ARINC 429 avec 32 bits. Elle comporte un code sur 8 bits (bits 0 à 7) au plus qui indique l'action à exécuter, les bits 8 et 9 servent à la sécurité. Une action d'acquisition de données des équipements électroniques EQ périphériques vers l'unité centrale UC est codée sur cinq bits (bits 0 à 4). Ces bits indiquent la nature de l'acquisition. Le bit 5 renseigne sur la ligne série de sortie Issl ou lss2 à emprunter vers l'unité centrale UC et les bits 6 et 7 renseignent sur le dispositif d'interface Dl et la voie d'interface concernés. De la même manière, une action de génération de données vers un équipement électronique EQ périphérique est codée sur 6 bits (bits 0 à 5). Ces bits indiquent la nature de la génération de données. Les bits 6 et 7 renseignent sur le dispositif d'interface Dl et la voie d'interface concernés. Les bits 8 et 9 d'une instruction qui provient de l'unité centrale UC identifient le contrôleur d'entrées-sorties CO, CO' destinataire puisqu'il peut y en avoir plusieurs. Lorsque l'instruction consiste à émettre une donnée vers l'unité centrale UC, le code comporte un label qui doit précéder la donnée à émettre. Lorsque l'instruction consiste à émettre une donnée d'un équipement électronique EQ périphérique vers l'unité centrale UC les bits 8 et 9 identifient l'émetteur. Une instruction comporte aussi sur 21 bits (bits 10 à 30) au plus un paramètre, ce paramètre peut représenter une adresse de base dans la mémoire PROM, par exemple pour des instructions de téléchargement de la mémoire PROM, des instructions de synchronisation ou d'activation, une donnée de programmation par exemple pour programmer le séquencement, une valeur à transmettre vers les équipements électroniques EQ périphériques ou vers l'unité centrale UC, une durée par défaut lorsqu'aucun autre paramètre n'est requis. Lorsque le paramètre comporte moins de 21 bits, les données codées le sont sur les poids les plus faibles (bits 10 et suivants). Le bit 31 est un bit de parité et la parité d'une instruction est impaire. Certaines instructions peuvent utiliser 16 bits du paramètre pour coder des données et les cinq bits suivants comme contrôle. Ces instructions sont utilisées préférentiellement pour piloter les dispositifs d'interface Dl auxquels sont connectés les équipements électroniques EQ périphériques. Les instructions en provenance de la mémoire PROM ne peuvent utiliser certains codes, tels que ceux qui correspondent à l'effacement, au téléchargement et à la relecture de la mémoire PROM. Ces codes sont à l'usage exclusif de l'unité centrale UC. Une instruction d'activation comportera comme code l'action à réaliser, ce qui peut correspondre au destinataire des valeurs analogiques et comme paramètre l'adresse de pointage initial de la séquence de valeurs analogiques devant être extraite de la mémoire PROM. Le contrôleur d'entrées-sorties CO comporte également des moyens de pilotage SP des pseudo-instructions. Ces moyens de pilotage SP reçoivent du dispositif d'analyse de code DAC, les instructions d'activation et de désactivation. Ils conservent le code des instructions d'activation et se chargent de l'accès à la mémoire PROM via un pointeur d'accès POIN et de l'émission de la pseudo-instruction et du code vers le dispositif d'analyse de code DAC. Le pointeur d'accès POIN sert d'autre part pour accéder à la mémoire PROM après une instruction de synchronisation qui comporte comme paramètre l'adresse de pointage initial de ia première instruction de la séquence à exécuter ou pour générer des valeurs standardisées qui servent dans les séquences d'effacement et de programmation de la mémoire PROM. Les bits 8 des instructions en séquence en provenance de la mémoire PROM peuvent coder l'adresse courante du pointeur d'accès à la PROM selon le brevet français publié sous le n" 2 723 222 au nom de la demanderesse. Le bit 9 identifie le point d'entrée d'une séquence stockée dans la mémoire PROM. Les pseudo-instructions lues de la mémoire PROM peuvent revêtir différents formats sur 32 bits en fonction de ia dynamique et de l'amplitude des valeurs analogiques à transmettre. Les valeurs analogiques peuvent être codées sous forme d'incrément ou sous forme de valeur absolue. Par exemple, une pseudo-instruction peut contenir 3 valeurs de 9 bits ou bien 4 valeurs de 7 bits ou bien même 2 valeurs de 14 bits. Le dernier bit est un bit de parité et la parité d'une pseudoinstruction est impaire. L'avant dernier bit est un bit de sécurité. Mis bout à bout les bits de sécurité d'une liste de pseudo-instructions successives peuvent coder l'inverse de l'adresse courante du pointeur d'accès à la mémoire PROM selon le brevet français publié sous le n" 2 723 222 au nom de la demanderesse. Le fait de choisir un codage inverse pour les séquences d'instructions et les séquences de valeurs analogiques permet de garantir l'impossibilité pour le programme d'exécuter par mégarde une séquence de valeurs analogiques au lieu d'une séquence d'instructions et vice versa. Les autres bits libres des pseudo-instructions indiquent si les valeurs sont codées sous forme d'incrément ou de valeur absolue et si on est en présence ou non d'une fin de séquence. Ce codage sous forme d'incrément ou de valeur absolue permet d'optimiser l'espace occupé dans la mémoire PROM notamment pour les sons. Les périodes de faible dynamique peuvent être avantageusement codées sous forme d'incrément soit de 7 bits soit de 9 bits tandis que les périodes de faibles amplitudes peuvent être codées sous forme de valeur absolue de 9 bits ou d'incrément de 7 bits. Les valeurs de 14 bits quant à elles représentent des valeurs absolues. On a vu que le dispositif d'analyse de code DAC reçoit des instructions d'un premier type de l'unité centrale UC et des instructions d'un ou plusieurs types de la mémoire PROM. II les traite de manière alternative selon un cadencement alloué par le dispositif séquenceur SEQ. Le cadencement peut être fixe ou programmable. Plus généralement, si le contrôleur d'entrées-sorties CO a à traiter des instructions de n types, le dispositif séquenceur SEQ peut découper le temps de traitement en n + 1 tranches (n est un entier supérieur ou égal à deux), n de ces tranches égales étant consacrées au traitement successif de chacun des n types d'instructions, la dernière tranche de durée programmable éventuellement nulle permet d'ajuster la récurrence du séquencement. A l'issue de la dernière tranche le traitement recommence. On suppose dans l'exemple décrit que le contrôleur d'entréessorties CO reçoit trois types d'instructions de la mémoire PROM dont deux types correspondent à des pseudo-instructions et un type d'instructions de l'unité centrale UC. Ces quatre types d'instructions sont référencés respectivement C01 pour les pseudo-instructions correspondant aux excitations, C02 pour les instructions en provenance de la mémoire PROM, C03 pour les pseudo-instructions correspondant aux signaux audio, C04 pour les instructions en provenance de l'unité centrale UC. Pendant la première tranche du temps de traitement pourront être traitées les instructions CO1, pendant la deuxième tranche pourront être traitées les instructions C02, pendant la troisième tranche pourront etre traitées les instructions C03, pendant la quatrième tranche pourront être traitées les instructions C04 et pendant la cinquième tranche aucun traitement n'est réalisé. Le temps minimal d'accès à la mémoire PROM ou temps atomique est compris entre 2 et 8 périodes de l'horloge générale du calculateur. Pour une horloge à 20 MHz le temps atomique peut être programmé de 50ns en 50ns de 100 ns à 400 ns. Plusieurs accès successifs à la mémoire PROM sont nécessaires pour lire une instruction, dans le cas d'une mémoire 8 bits et d'une instruction de 32 bits qui est celui de l'exemple décrit, quatre accès sont requis. La durée nécessaire pour accéder à une instruction est alors égale à quatre fois le temps atomique. Cette durée est appelée période de base et son inverse fréquence de base. On voit donc que dans l'hypothèse d'un temps atomique de 200 ns et d'une durée de la cinquième tranche de 400 ns, la fréquence maximale de traitement des instructions ou pseudo-instructions d'un des contextes vaut 277,8 kHz. La récurrence du séquencement vaut 3,6 ps. II est possible alors de générer une excitation à 5 kHz avec 55,5 échantillons par période ou une excitation à 2,78 kHz avec 100 échantillons par période. Dans l'hypothèse d'un temps atomique de 200 ns et d'une durée de la cinquième tranche nulle, la fréquence maximale de traitement d'un type d'instructions vaut 312,5 kHz. La récurrence du séquencement vaut 3,2 Cils. II est possible de générer une excitation à 5 kHz avec 62,5 échantillons par période ou une excitation à 3,125kHz avec 100 échantillons par période. Ce séquencement alloue des tranches de temps égales aux différents types d'instructions et les différents types d'instructions sont traités avec la même fréquence. Un séquencement plus sophistiqué peut permettre d'augmenter la fréquence de traitement d'un type d'instructions par rapport à celle des autres types et d'adapter la fréquence de traitement selon le type d'instructions. Dans l'application avionique, les pseudo-instructions qui transmettent des excitations ont la fréquence la plus élevée. Le dispositif séquenceur SEQ peut découper le temps de traitement en une succession de tranches de temps égales, ces tranches étant consacrées au traitement des instructions selon leur type. On suppose que les différents types d'instructions sont les mêmes que ceux décrits dans l'exemple précédent. Pour chaque type d'instructions, on définit une période d'occurrence. Le premier type d'instructions COI traité est celui qui a la plus petite période d'occurrence. Cette période est dite période de référence et est définie par un multiple de la période de base. Le premier type d'instructions COi traité est affecté d'une phase dite de référence qui par convention est choisie de préférence nulle. Afin de garantir qu'à un instant donné un seul type d'instructions ne soit traité, les autres types d'instructions C02, C03, C04 ont une contrainte de phase par rapport à la phase de référence et ces autres types d'instructions C02, C03, C04 sont affectés d'un rang de traitement (de 2 à n) fonction de l'ordre croissant de leur contrainte de phase. La période du deuxième type d'instructions C02 traité est un multiple de la période de référence. Sa contrainte de phase est exprimée par l'incrément de phase par rapport à la phase de référence, cet incrément est compté en période de base. La période du troisième type d'instructions C03 traité est un multiple de la période de référence. Sa contrainte de phase est exprimée par l'incrément de phase par rapport à la contrainte de phase du deuxième type d'instructions C02 traité, cet incrément est compté en période de base. Plus généralement le type d'instructions traité avec le rang i (entier supérieur à deux) a pour période un multiple de la période de référence et sa contrainte de phase est exprimée par l'incrément de phase par rapport à la contrainte de phase du type d'instructions traité avec le rang i -1, cet incrément est compté en période de base. Dans l'exemple décrit i est un entier compris entre 3 et 4. Les valeurs des périodes, phase de référence (si elle n'était pas nulle) et des contraintes de phase peuvent être codées sur plusieurs bits, par exemple trois. Ce cadencement peut être programmé sous la forme d'une ou plusieurs instructions de chargement. La valeur de la phase de référence pourrait aussi être codée si elle n'est pas nulle. Dans l'exemple à quatre types d'instructions COi, C02, C03, C04 une seule instruction de chargement dont le paramètre possède 21 bits est suffisante si l'on considère que la phase de référence est nulle. Les trois premiers bits aaa du paramètre codent la période de référence. Voici les significations des codes utilisés 001 : traitement à la période de base. Dans ce cas soit seul ce premier type d'instructions est traité, soit si un autre type d'instructions est traité, ce premier type d'instructions est inactif et la période de référence utile uniquement pour définir la période de l'autre type d'instructions traité. 010: traitement à la période de base multipliée par 2 011: traitement à la période de base multipliée par 3 100: traitement à la période de base multipliée par 4 101: traitement à la période de base multipliée par 5 110: traitement à la période de base multipliée par 6 iii: traitement à la période de base multipliée par 7 000: traitement à la période de base multipliée par 8 La phase de référence étant nulle, elle n'est pas codée. Les trois bits suivants bbb du paramètre codent la contrainte de phase du deuxième type d'instructions C02. Voici les significations des codes utilisés 000: type d'instructions inutilisé, 001: incrément de phase de une période de base par rapport à la phase de référence, 010: incrément de phase de deux périodes de base par rapport à la phase de référence, 011 incrément de phase de trois périodes de base par rapport à la phase de référence, 100: i 110: incrément de phase de six périodes de base par rapport à la phase de référence, 111: incrément de phase de sept périodes de base par rapport à la phase de référence, Les trois bits suivants ccc codent la période du deuxième type d'instructions C02. Voici les significations des codes utilisés: 001: traitement à la période de référence, 010 : traitement à une période double de la période de référence, 011: traitement à une période triple de la période de référence, 100 traitement à une période quadruple de la période de référence, 101 traitement à une période quintuple de la période de référence, 110 traitement à une période sextuple de la période de référence, 111 ' traitement à une période septuple de la période de référence, 000: traitement à une période octuple de la période de référence. Les trois bits suivants ddd codent la contrainte de phase du troisième type d'instructions C03. Voici les significations des codes utilisés: 000: type d'instructions inutilisé 001: incrément de phase de une période de base par rapport à la contrainte de phase du deuxième type d'instructions, 010: incrément de phase de deux périodes de base par rapport à la contrainte de phase du deuxième type d'instructions, 011: incrément de phase de trois périodes de base par rapport à la contrainte de phase du deuxième type d'instructions, 100: incrément de phase de quatre périodes de base par rapport à la contrainte de phase du deuxième type d'instructions, 101 incrément de phase de cinq périodes de base par rapport à la contrainte de phase du deuxième type d'instructions, 110: incrément de phase de six périodes de base par rapport à la contrainte de phase du deuxième type d'instructions. 111: incrément de phase de sept périodes de base par rapport à la contrainte de phase du deuxième type d'instructions; Les trois bits suivants eee codent la période du troisième type d'instructions C03. Voici les significations des codes utilisés 001: traitement à la période de référence, 010 : traitement à une période double de la période de référence, 011: traitement à une période triple de la période de référence, 100 traitement à une période quadruple de la période de référence. 101 traitement à une période quintuple de la période de référence, 110 traitement à une période sextuple de la période de référence, 111 traitement à une période septuple de la période de référence, 000: traitement à une période octuple de la période de référence. Les trois bits suivants m codent la contrainte de phase du quatrième type d'instructions C04. Voici les significations des codes utilisés 000 : type d'instructions inutilisé, 001: incrément de phase de une période de base par rapport à la contrainte de phase du troisième type d'instructions, 010 : incrément de phase de deux périodes de base par rapport à la contrainte de phase du troisième type d'instructions, 011: incrément de phase de trois périodes de base par rapport à la contrainte de phase du troisième type d'instructions, 100 incrément de phase de quatre périodes de base par rapport à la contrainte de phase du troisième type d'instructions, 101 incrément de phase de cinq périodes de base par rapport à la contrainte de phase du troisième type d'instructions, 110 : incrément de phase de six périodes de base par rapport à la contrainte de phase du troisième type d'instructions, 111: incrément de phase de sept périodes de base par rapport à la contrainte de phase du troisième type d'instructions. Les trois bits suivants ggg codent la période du quatrième type d'instructions C04. Voici les significations des codes utilisés 001: traitement à la période de référence, 010: traitement à une période double de la période de référence, 011: traitement à une période triple de la période de référence, 100 : traitement à une période quadruple de la période de référence, 101 traitement à une période quintuple de la période de référence, 110 traitement à une période sextuple de la période de référence, 111 traitement à une période heptuple de la période de référence, 000: traitement à une période octuple de la période de référence. La figure 3 montre un schéma d'un exemple d'un dispositif séquenceur SEQ susceptible d'effectuer le séquencement qui vient d'être décrit. Le dispositif séquenceur SEQ comporte un dispositif CPH délivrant une phase dite courante, un premier diviseur DO associé au premier type d'instructions traité et un ensemble prédiviseur-diviseur (PD1, D1), (PD2, D2), (PD3, D3) associé à chacun des autres types d'instructions à traiter. Le dispositif CPH délivrant la phase courante reçoit des impulsions d'une horloge de base hb battant à la fréquence de base. Dans l'exemple décrit ce dispositif est un compteur CPH à saturation, c'est à dire qu'après une remise à zéro, il génère une séquence de comptage jusqu' à ce que chacun des ensembles prédiviseur-diviseur ait démarré avec la contrainte de phase correcte. A l'issue de cette séquence de comptage, il reste bloqué dans son état final et ne peut être ré initialisé que par une commande appropriée qui peut être un ré enclenchement général du contrôleur d'entrées-sorties CO ou qui peut etre issu d'un dispositif de recalage REC optionnel qui détecte des événements anormaux, par exemple le traitement de plus d'un type d'instructions à un instant donné ou les instants correspondants aux multiples communs à l'ensemble des périodes des différents types d'instructions ce qui permet une réinitialisation plus fréquente. Le premier diviseur DO est un diviseur de l'horloge de base hb, il reçoit la valeur aaa de la période de référence et fournit des impulsions ayant la période de référence et la phase de référence. Ces impulsions correspondent aux instants de début de traitement des instructions de premier type et ont une durée égale à la durée de la période de l'horloge de base. Chaque ensemble pré diviseur diviseur (PD1, Di), (PD2, D2), (PD3, D3) reçoit aussi l'horloge de base hb. Chaque pré diviseur PD1, PD2, PD3 reçoit la valeur de la période de référence aaa et un signal de démarrage issu de la comparaison entre la contrainte de phase du type d'instructions associé et la phase courante. Chaque pré diviseur PD1, PD2, PD3 génère vers le diviseur associé, un signal de période égale à la période de référence et qui est phasé selon la contrainte de phase du type d'instructions associé. Chaque diviseur D1, D2, D3 reçoit, en outre, la valeur de la période du type d'instructions associé. Chaque diviseur D1, D2, D3 génère donc des impulsions périodiques de durée égale à une période de base, ayant la période et la contrainte de phase du type d'instructions associé. Ces impulsions correspondent aux instants de début de traitement du type d'instructions associé. Chaque pré diviseur PD1 à PD3 est associé à un comparateur C1 à C3 qui lui délivre le signal de démarrage. Chaque comparateur Ci, C2, C3, reçoit la phase courante qu'il compare à la contrainte de phase, par rapport à la phase de référence, du type d'instructions associé. Le premier comparateur Ci reçoit directement la valeur de l'incrément de phase bbb par rapport à la phase de référence, cette valeur correspondant à la contrainte de phase du second type d'instructions C02 traité Pour les autres types d'instructions C03, C04 de rang supérieur à deux, chaque comparateur C2, C3 coopère avec un additionneur Al, A2. Chaque additionneur Al, A2 délivre au comparateur C2, C3 la contrainte de phase, par rapport à la phase de référence, du type d'instructions associé Chaque additionneur Al, A2 reçoit la contrainte de phase du type d'instructions traité avec le rang précédent et la valeur de l'incrément de phase ddd, m par rapport à la dite contrainte de phase. Le controleur d'entrées-sorties CO comporte également des moyens de gestion MG de la mémoire PROM avec un bloc tampon BT piloté par le dispositif séquenceur SEQ et les moyens de pilotage SP des pseudoinstructions. Ce bloc tampon BT accumule, dans l'exemple décrit, quatre octets consécutifs stockés dans la mémoire PROM de manière à constituer une entité de type instruction utilisable notamment par le dispositif d'analyse de code DAC. L'unité centrale UC peut piloter le téléchargement de la mémoire PROM. Les moyens de gestion MG de la mémoire PROM comportent un dispositif séquenceur SEQP de la mémoire qui reçoit via la ligne série d'entrée Ise des instructions d'effacement de tout ou partie de la mémoire PROM et/ou des instructions de chargement à partir d'une adresse de base située dans le paramètre de l'instruction. Cette adresse de base est transmise au pointeur d'accès POIN. Dans le cas d'une instruction d'effacement, le dispositif séquenceur SEQP produit la séquence spécifique à l'effacement complet ou bloc par bloc à partir de l'adresse de base. Après une instruction de chargement, le dispositif séquenceur SEQP reçoit via la ligne série un ou plusieurs mots de 32 bits qu'il vient écrire à partir de l'adresse de base en respectant la séquence de programmation. En cas de problème détecté lors de l'écriture, il est prévu de mettre à jour un dispositif de stockage ST des anomalies rencontrées. Le dispositif d'analyse de code DAC comporte un dispositif de décodage d'instruction DEC qui exploite en priorité les bits de rang 0 à 9 des instructions. Les bits de rang 0 à 7 sont analysés pour générer les commandes appropriées afin d'exécuter l'action contenue par l'instruction. Les bits 8 et 9 de l'instruction sont vérifiés différemment selon leur provenance puisqu'ils n'expriment pas la même chose comme on l'a décrit précédemment. Ces commandes sont envoyées au dispositif d'interface Dl concerné qui reçoit aussi les valeurs des paramètres. Des blocs de sécurité SEC sont aussi prévus dans le dispositif d'analyse de code DAC. Ces blocs vérifient que les critères de cohérence sont respectés tels que la parité impaire des instructions ou des pseudo instructions et la sécurité du déroulement des instructions et pseudoinstructions issues de la mémoire PROM. Les pseudo-instructions en provenance de la mémoire PROM transitent, avant d'être décodées, dans un bloc tampon BTA ayant autant de tampons que de type de pseudo-instructions. Le contenu du dispositif de stockage ST des anomalies rencontrées par le dispositif d'analyse de code DAC et par le dispositif séquenceur SEQP au cours de leur fonctionnement peut être transmis à l'unité centrale UC sur sa demande ou par exécution d'une instruction en provenance de la mémoire PROM. Cette transmission ne se fait que par l'une des lignes de transmission, dans l'exemple décrit on suppose que c'est la ligne série de sortie lss2. Le dispositif de stockage ST peut être mis à zéro lors d'une réinitialisation du contrôleur d'entrées-sorties ou par une instruction dédiée. REVENDICATIONS 1. Contrôleur d'entrées-sorties destiné à coopérer avec une unité centrale (UC) d'un calculateur qui communique avec des équipements électroniques (EQ) périphériques, relié d'une part à l'unité centrale (UC) et d'autre part aux équipements électroniques (EQ) périphériques, caractérisé en ce que la liaison avec l'unité centrale (UC) est réalisée avec une ligne série d'entrée (Ise) et au moins une ligne série de sortie (Issi, lss2) et en ce qu'il reçoit des instructions d'un premier type (C04) en provenance de l'unité centrale (UC) et des instructions d'au moins un deuxième type (COi, C02, C03) stockées dans une mémoire (PROM) extérieure à l'unité centrale qu'il traite à l'aide d'un dispositif séquenceur (SEQ) qui alloue des tranches de temps aux instructions selon leur type. 2. Contrôleur d'entrées-sorties selon la revendication 1, caractérisé en ce que certaines instructions d'un ou plusieurs types (COi, C03) en provenance de la mémoire (PROM) sont des pseudo-instructions formées de listes de valeurs analogiques, stockées dans la mémoire (PROM), les types différents correspondant à des listes de valeurs de natures différentes. 3. Contrôleur d'entrées-sorties selon la revendication 1, caractérisé en ce que certaines instructions en provenance de la mémoire (PROM) forment des séquences exécutées après réception d'une instruction de synchronisation. 4. Contrôleur d'entrées-sorties selon l'une des revendications 1 à 3, caractérisé en ce que le dispositif séquenceur (SEQ) alloue des tranches de temps égales pour le traitement successif de chacun des types d'instructions, puis s'octroie un intervalle de temps sans traitement, éventuellement nul, avant de recommencer le traitement. 5. Contrôleur d'entrées-sorties selon l'une des revendications 1 à 3, caractérisé en ce que le dispositif séquenceur (SEQ) alloue des tranches de temps égales au traitement des instructions selon leur type, chaque type d'instructions étant affecté d'une période d'occurrence, le premier type d'instructions (CO1) traité possédant la période la plus petite, cette période étant dite de référence, et une phase dite de référence, les autre types d'instructions (C02, C03, C04) possédant une contrainte de phase par rapport à la phase de référence, ces autres types d'instructions étant traités avec un rang fonction de l'ordre croissant de leur contrainte de phase, leur période étant un multiple de la période de la référence. 6. Contrôleur d'entrées-sorties selon la revendication 5, caractérisé en ce que la phase de référence est choisie par convention nulle. 7. Contrôleur d'entrées-sorties selon l'une des revendications 5 ou 6, caractérisé en ce que la période de référence est un multiple d'une durée, dite période de base, qui correspond au temps d'accès à une instruction dans la mémoire (PROM) 8. Contrôleur d'entrées-sorties selon l'une des revendications 5 à 7, caractérisé en ce que la contrainte de phase du second type d'instructions (C02) traité est exprimée par un incrément de phase par rapport à la phase de référence. 9. Contrôleur d'entrées-sorties selon l'une des revendications 5 à 8, caractérisé en ce que la contrainte de phase des types d'instructions de rang supérieur à deux est exprimée par un incrément de phase par rapport à la contrainte de phase du type d'instructions traité au rang précédant. 10. Contrôleur d'entrées-sorties selon l'une des revendications 5 à 9, caractérisé en ce que le dispositif séquenceur (SEQ) comporte: - un dispositif (CPH) délivrant une phase dite courante à partir d'une horloge de base (hb) dont la période correspond au temps d'accès à une instruction dans la mémoire (PROM), - un premier diviseur (DO) de l'horloge de base (hb) recevant en plus de l'horloge de base (hb), la valeur (aaa) de la période de référence et qui génère des impulsions ayant la période de référence et la phase de référence; - un ensemble pré diviseur (PD1, PD2, PD3), diviseur (Dl, D2, D3) associé respectivement à chacun des autres types d'instructions (C02, C03, C04) à traiter, recevant l'horloge de base (hb) et la période de référence, chaque pré diviseur (PD1, PD2, PD3) recevant la valeur de la période de référence et un signal de démarrage issu de la comparaison entre la contrainte de phase du type d'instructions associé et la phase courante, et générant, vers le diviseur (D1, D2, D3) du même ensemble que lui, un signal de période égale à la période de référence et phasé selon la contrainte de phase du type d'instructions associé chaque diviseur (D1, D2, D3) générant des impulsions ayant la période et la contrainte de phase du type d'instructions associé. 11. Contrôleur d'entrées-sorties selon la revendication 10, caractérisé en ce que le dispositif délivrant la phase courante (CPH) est un compteur à saturation recevant l'horloge de base (hb). 12. Contrôleur d'entrées-sorties selon la revendication 11, caractérisé en ce que le compteur à saturation est remis à zéro lors d'un ré enclenchement du contrôleur d'entées-sorties ou par un signal délivré par un dispositif de recalage (REC). 13. Contrôleur d'entrées-sorties selon l'une des revendications 10 à 12, caractérisé en ce que chaque pré diviseur (PD1, PD2, PD3) est associé à un comparateur (Ci, C2, C3) qui lui délivre le signal de démarrage, chaque comparateur recevant la phase courante et la contrainte de phase, par rapport à la phase de référence, du type d'instructions associe. 14. Contrôleur d'entrées-sorties selon la revendication 13, caractérisé en ce que le premier comparateur (Ci) reçoit directement la valeur (bbb) de l'incrément de phase du second type d'instructions par rapport à la phase de référence. 1 5. Contrôleur d'entrées-sorties selon l'une des revendications 13 ou 14, caractérisé en ce que les autres comparateurs (C2, C3) sont associés chacun à un additionneur (Al, A2), chaque additionneur délivrant la contrainte de phase, par rapport à la phase de référence, du type d'instructions associé, et recevant la contrainte de phase du type d'instructions traité avec le rang précédent et la valeur de 'incrément de phase par rapport à la dite contrainte. 16. Contrôleur d'entrées-sorties selon l'une des revendications 1 à 15, caractérisé en ce qu'une instruction autre qu'une pseudo-instruction comporte trente-deux bits parmi lesquels un code sur au plus huit bits et un paramètre sur au plus vingt et un bits. 17. Contrôleur d'entrées-sorties selon la revendication 16, caractérisé en ce que les valeurs des périodes d'occurrence et des contraintes de phase des différents types d'instructions sont codées dans le paramètre d'une ou plusieurs instructions de chargement. i 8. Contrôleur d'entrées-sorties selon l'une des revendications 1 à 17, caractérisé en ce qu'il comporte un dispositif d'analyse de code (DAC) qui décode les codes des instructions. 19. Contrôleur d'entrées-sorties selon l'une des revendications 2 à 18, caractérisé en ce qu'une pseudo-instruction est exécutée sous le contrôle d'une instruction d'activation. 20. Contrôleur d'entrées-sorties selon l'une des revendications 2 à 19, caractérisé en ce qu'une pseudo-instruction comporte sur trente-deux bits une liste de valeurs analogiques qui sont codées sous forme d'incréments. 21. Contrôleur d'entrées-sorties selon l'une des revendications 2 à 20, caractérisé en ce qu'une pseudo-instruction comporte sur trente deux bits une liste de valeurs analogiques qui sont codées sous forme de valeurs absolues. 22. Contrôleur d'entrées-sorties selon l'une des revendications 2 à 21, caractérisé en ce qu'il comporte des moyens de pilotage (SP) des pseudo-Instructions qui reçoivent les instructions d'activation, qui conservent les codes des instructions d'activation et se chargent de l'accès à la mémoire (PROM) via un pointeur d'accès (POIN). 23. Contrôleur d'entrées-sorties selon la revendication 22, caractérisé en ce que le dispositif d'analyse de code (DAC) reçoit les pseudo-instructions et les codes des instructions d'activation des moyens de pilotage (SP) des pseudo-instructions. 24. Contrôleur d'entrées-sorties selon l'une des revendications 1 23, caractérisé en ce qu'il comporte des moyens de gestion (MG) de la mémoire (PROM) avec un bloc tampon (BT) piloté par le dispositif séquenceur (SEO). 25. Contrôleur d'entrées-sorties selon la revendication 24, caractérisé en ce que le bloc tampon (BT) est piloté par les moyens de pilotage (SP) des pseudo-instructions. 26. Contrôleur d'entrées-sorties selon l'une des revcndications 24 ou 25, caractérisé en ce que les moyens de gestion (MG) de a mémoire (PROM) comportent un dispositif séquenceur (SEQP) de téléchargement de la mémoire (PROM). 27. Contrôleur d'entrées-sorties selon l'une des revendications 18 à 26, caractérisé en ce que le dispositif d'analyse de code (DAC) comporte un dispositif de décodage d'instruction (DEC) et au moins un bloc de sécurité (SCC). 28. Contrôleur d'entrées-sorties selon l'une des revendications 18 à 27, caractérisé en ce qu'il comporte un dispositif de stockage des anomalies (ST) rencontres par le dispositif d'analyse de code (DAC). 29. Contrôleur d'entrées-sorties selon l'une des revendications 1 à 28, caractérisé en ce qu'il comporte au moins un dispositif d'interface (Dl) avec les équipements électroniques (EQ) périphériques, relié aux équipements électroniques (EQ) périphériques par au moins une voie d'interface (VP1) bidirectionnelle susceptible d'être configurée notamment en bus parallèle, liaison véhiculant des booléens, liaison série, liaison avec codeur optique. 30. Contrôleur d'entrées-sorties selon l'une des revendications i à 29, caractérisé en ce qu'il comporte un dispositif d'interface (DIP) avec l'unité centrale (UC), relié à l'unité centrale (UC) par les lignes d'entrée (Ise) et de sortie (Issi, lss2).