FR 2759826 A1 19980821 FR 9701969 A 19970214 PROCÉDÉ DE SIMULATION PRÉCISE DE CIRWITS LOGIS La présente invention concerne la simulation de circuits logiques à 1 'aide d'un langage normalisé, tel que le VHDL ou le Verilog. Le langage VHDL, par exemple, est un langage de haut niveau permettant à un technicien concepteur de définir un circuit logique complet par une description fonctionnelle. La description produite par le concepteur peut être synthétisable ou simulable. La description synthétisable est destinée, par l'intermédiaire d'un traitement logiciel approprié, à synthétiser le circuit, c'est-à-dire à générer une définition des éléments constitutifs du circuit ("netlist") qui est directement exploitable par des outils de placement et de routage pour fabriquer le circuit intégré correspondant. Dans une étape de synthèse, la description synthétisable est déccmposée en fonctions logiques élémentaires réalisables par des portes logiques élémentaires. Une description simulable est destinée à être traitée par un simulateur logique pour produire notamment des chronogrammes représentant plus ou moins fidèlement l'évolution logique des signaux qui existeront dans un circuit réel, ceci afin de vérifier le bon fonctionnement du circuit avant de le fabriquer effectivement. Une description simulable pourrait n'être constituée que d'une description synthétisable. La simulation fournirait alors le comportement logique pur du circuit, ce qui est toutefois insuffisant car les éléments réels du circuit introduisent des temps de propagation des signaux qui ne sont pas pris en compte par une description synthétisable. Ces temps de propagation sont susceptibles de provoquer des dysfonctionnements du circuit réel alors que le comportement logique pur du circuit est correct. Pour déceler ces dysfonctionnements, une description simulable comporte des paramètres supplémentaires pour tenir compte des temps de propagation. Une étape préliminaire dans une simulation consiste généralement à convertir une description synthétisable en une description simulable par un traitement automatisé. La description synthétisable est décomposée en fonctions logiques élémentaires qui sont finalement remplacées par des modèles prédéfinis correspondant à des portes logiques élémentaires. La figure 1 schématise un modèle général de porte logique. Le modèle comporte, dans le cas général, plusieurs entrées IN1 à INn et une sortie OUT reliée à une charge capacitive C. Dans ce modèle, une table logique fournit 1' état logique de la sortie OUT en fonction des états logiques des entrées (y compris de la sortie OUT elle-même pour une bascule). En outre une description de comportement temporel définit le retard de réaction de la sortie en fonction de chaque entrée. Plus spécifiquement, le modèle stocke au moins un temps de propagation tp par entrée et, si un changement d'état de l'une des entrées INi doit provoquer une transition sur la sortie OUT, le modèle génère cette transition en retard du temps de propagation tpi associé à l'entrée INi. Les signaux simulés sont purement logiques, c'est-àdire qu'ils ne prennent que les états "0" et "1". Ci après, par souci de clarté, on considère un modèle à une seule entrée, notamnent un modèle d'inverseur. Les lignes de langage VHDL ci-dessous représentent partiellement un exemple de modèle simplifié d'inverseur library IEEE; use IEEE.STD~LCGIC~1164.all; entity IV is generic IN~fall~OUT~rise : Time := 0.094 ns IN~rise~OUT~fall : Time := 0.087 ns port( OUT: out STO ULOGIC; IN: in STD~ULOGIC end IV; Architecture naive Of IV Is Begin Process(IN) Variable delay : Time ; Begin if (IN = '1') Then delay := IN rise~OUT~fall ; else delay := IN fall OUT rise ; end if OUT End End naive Entre les lignes "entity IV is" et "end IV", on définit l'entrée IN et la sortie OUT de l'inverseur ainsi que les paramètres de temps de propagation. I1 y a ici deux paramètres de temps de propagation. Le paramètre IN~fall~OUT~rise définit le retard d'un front montant du signal OUT par rapport à un front descendant du signal IN, et le paramètre IN~rise~OUT~fall définit le retard d'un front descendant de la sortie OUT par rapport à un front montant de l'entrée IN. On dispose donc de deux paramètres pour une seule entrée, ce qui fournit une bonne précision des résultats de la simulation. Entre les lignes "Architecture naive Of IV Is" et "End naive", on définit le comportement de l'inverseur. La procédure "Process(IN)" est exécutée une seule fois pour chaque changement d'état du signal d'entrée IN. Ainsi, dès que le signal IN change d'état, on vérifie si son état est "1". Si oui, une variable "delay" est affectée du paramètre IN rise OUT fall. Sinon, la variable delay est affectée du deuxième paramètre IN fall OUT rise. Ensuite, le signal de sortie OUT reçoit le complément du signal d'entrée IN après avoir attendu le temps contenu dans la variable delay. Les valeurs numériques des paramètres indiquées dans l'exemple ci-dessus sont des valeurs par défaut liées à la technologie utilisée. L'un des problèmes dans la simulation réside dans l'affinage des paramètres par défaut en fonction de la structure réelle du circuit complet. La figure 2 illustre le calcul d'un temps de propagation dans le cas d'un inverseur. Les signaux INR et OUTR correspondent aux signaux réels d'entrée et de sortie de l'inverseur. Les signaux INS et OUTS sont des signaux simulés associés aux signaux réels INR et OUTR. A l'instant t0, le signal INR amorce une transition montante représentée de manière simplifiée par un segment de droite Isl. La transition montante du signal INR provoque une réaction de l'inverseur avec un certain retard qui dépend de la technologie utilisée et de la pente Isl de la transition du signal d'entrée INR. Ainsi, le signal de sortie réel OUTR n'amorce une transition descendante qu'à un instant t2 retardé. La pente Osl de cette transition descendante dépend de la charge capacitive C de la ligne sur laquelle est connectée la sortie de l'inverseur, mais également de la pente Isl de la transition du signal d'entrée INR. Les signaux simulés INS et OUTS ne prennent que l'un ou l'autre des états logiques "0" et "1", et ne peuvent donc pas traduire les pentes des transitions. Ainsi, on considère que l'état du signal d'entrée simulé INS bascule de "0" à "1" à un instant tl lorsque la transition montante du signal réel INR atteint un seuil prédéterminé. De même, on considère que l'état du signal de sortie simulé OUTS bascule de "1" à "0" à un instant t3 lorsque la transition descendante du signal réel OUTR atteint un seuil prédéterminé. Dans l'exemple représenté, les seuils de basculement correspondent à 50 % du niveau logique haut, aussi bien pour les transitions montantes que pour les transitions descendantes des signaux réels. Il est également habituel d'utiliser un seuil de 40 % pour les transitions montantes et un seuil de 60 pour les transitions descendantes. Le temps de propagation tp est la durée séparant les instants tl et t3 où les transitions des signaux réels INR et OUTR traversent les seuils de basculement, c'est-à-dire la durée qui sépare les transitions des signaux simulés INS et OUT. Comme on l'a mentionné ci-dessus, la pente Osl de la transition de sortie est une fonction de la pente Isl de la transition d'entrée et de la charge capacitive C que doit commander la sortie de la porte. Comme cela apparaît en figure 2, le temps de propagation tp dépend de la pente Osl de la transition de sortie et est donc également une fonction de la pente Isl de la transition d'entrée et de la charge C. En résumé, on a tp = fd(C, Isl) et Osl = fs(C, Isl), où fd et fs sont les deux fonctions susmentionnées. Dans le cas général d'un modèle à plusieurs entrées, on aura tPi = fdi(C, Isli) et Osli = fsi(C, Isli), où l'indice i désigne l'entrée à laquelle sont associées les valeurs de temps de propagation et de pente. A l'heure actuelle, pour effectuer une simulation précise, on commence par dessiner l'implantation du circuit final, ce qui permet de trouver avec une relative précision les charges capacitives présentées par les diverses lignes d'interconnexion des éléments logiques. Par ailleurs, le dimensionnement des transistors et la technologie utilisée permettent de déterminer les capacités présentées par les entrées des éléments logiques, qui s'ajoutent aux capacités des lignes. Lorsque les charges capacitives ont été ainsi calculées, on effectue ce qu'on appelle une rétro-annotation des modèles qui consiste à remplacer les temps de propagation par défaut par des valeurs calculées avant la simulation en fonction des charges capacitives trouvées. Dans le cas général, la sortie d'un premier modèle A à plusieurs entrées est reliée à une entrée d'un deuxième modèle B. Le temps de propagation tpB associé à l'entrée du modèle B est normalement calculé en fonction de la pente du signal d'entrée du modèle B, c'est-à-dire de la pente Osli du signal de sortie du modèle A. Or, cette pente de sortie dépend de la fonction fsi associée à celle des entrées (i) du modèle A qui change d'état. Ainsi, une même entrée d'un modèle peut recevoir des signaux dont les pentes diffèrent, alors que le temps de propagation correspondant calculé dans la procédure de rétro-annotation ne peut tenir compte que d'une seule de ces pentes. Pour garantir la fiabilité du résultat de la simulation, les temps de propagation sont calculés dans la situation la plus défavorable, c'est-à-dire pour les plus faibles pentes des signaux d'entrée. Cette solution n'est pas optimale car elle est susceptible d'invalider de nombreuses topologies de circuit qui fonctionneraient convenablement en réalité. La figure 3 illustre un exemple de circuit qui serait invalidé par une simulation utilisant la procédure classique de rétro-annotation. Ce circuit comprend une bascule 10 dont la sortie Q est fournie à une bascule 12 par l'intermédiaire d'une succession de portes à plusieurs entrées 14. Les bascules 10 et 12 sont validées par un même signal d'horloge CK. Pour qu'un tel circuit fonctionne convenablement, il faut qu'une transition de la sortie Q de la bascule 10 ait été transmise à 1 'entrée D de la bascule 12 avant une prochaine transition du signal d'horloge CK, c'est-à-dire normalement avant l'écoulement d'une période d'horloge. Dans le cas contraire, la transition est perdue. Ainsi, la somme des temps de propagation des portes 14 doit être inférieure à une période d'horloge. Dans la pratique, le concepteur s'efforcera de limiter le temps de propagation dans les chemins critiques, c'est-à-dire les chemins du type reliant l'entrée de la bascule 12 à la sortie de la bascule 10, en réduisant le plus possible les charges capacitives dans ces chemins critiques. Par contre, les lignes reliées aux entrées des portes 14 qui ne se trouvent pas dans un chemin critique pourront, sans que cela soit gênant, avoir une charge capacitive importante, comme cela est représenté par des capacités 16. En utilisant la procédure de rétro-annotation classique, les temps de propagation des portes 14 seront calculés dans la situation la plus défavorable, c'est-à-dire en fonction des pentes des signaux sur les entrées hors du chemin critique. Ainsi, tout le travail du concepteur pour optimiser le chemin critique est ignoré lors de la simulation qui risque de ce fait d'invalider le circuit alors qu'il fonctionnerait parfaitement en réalité. La procédure de rétro-annotation présente également des inconvénients dans l'estimation de la puissance consommée par le circuit réel. En effet, un circuit CMOS ne consomme de la puissance que pendant les transitions, et la puissance consommée est d'autant plus importante que la pente des transitions est faible. Ainsi, dans la situation la plus défavorable où l'on considère que toutes les pentes sont à leur plus faible valeur, la puissance estimée est susceptible d'être nettement plus élevée que la puissance réelle. Un objet de la présente invention est de prévoir un procédé de simulation de circuit logique qui permette d'obtenir une meilleure précision dans les résultats de simulation et d'estimation de puissance. Ces objets sont atteints grâce à un procédé de simulation logique, dans lequel un signal est susceptible de basculer entre deux états logiques pour simuler une transition d'un signal réel. Le procédé comprend une étape consistant à insérer entre les deux états logiques du signal un état intermédiaire pendant un intervalle de temps indicatif de la pente de la transition du signal réel. Selon un mode de réalisation de la présente invention, on utilise un modèle recevant au moins un signal d'entrée et fournissant un signal de sortie retardé d'un temps de propagation par rapport au signal d'entrée. Le procédé comprend alors les étapes consistant à mesurer un premier intervalle de temps pendant lequel le signal d'entrée est à l'état intermédiaire et déterminer en fonction de celui-ci le temps de propagation, l'instant de début du temps de propagation, et une information de pente du signal de sortie ; à déterminer, en fonction de la fin du temps de propagation et de l'information de pente du signal de sortie, l'instant de début d'une transition du signal de sortie et, au début de la transition du signal de sortie, à affecter au signal de sortie l'état intermédiaire pendant un deuxième intervalle de temps indicatif de la pente du signal de sortie. Selon un mode de réalisation de la présente invention, l'information de pente du signal de sortie est constituée par le deuxième intervalle de temps. Selon un mode de réalisation de la présente invention, l'instant de début du temps de propagation est considéré comme le point où une transition réelle correspondant au signal d'entrée atteint un seuil de basculement prédéterminé entre les niveaux logiques bas et haut. Selon un mode de réalisation de la présente invention, la fin du temps de propagation est considérée comme le point où une transition réelle correspondant au signal de sortie atteint un seuil de basculement prédéterminé entre les niveaux logiques bas et haut. Selon un mode de réalisation de la présente invention, les premier et deuxième intervalles de temps sont égaux à une fraction prédéterminée des durées respectives des transitions réelles. Selon un mode de réalisation de la présente invention, les premier et deuxième intervalles de temps sont sensiblement égaux au temps nécessaire aux transitions réelles respectives pour varier d'une tension seuil de transistor MOS. Selon un mode de réalisation de la présente invention, le procédé est mis en oeuvre à l'aide d'un langage normalisé servant également à la synthèse de la porte logique, ledit état intermédiaire étant l'état normalisé "indifférent". Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1, précédemment décrite, représente un modèle de simulation d'élément logique à plusieurs entrées la figure 2 représente l'évolution de signaux simulés par rapport à l'évolution de signaux réels la figure 3 représente partiellement un circuit qui est susceptible d'être invalidé par un procédé de simulation classique alors que le circuit fonctionnerait en réalité ; et la figure 4 illustre l'évolution de signaux simulés selon la présente invention en fonction de signaux réels. La présente invention vise à éviter les imprécisions de simulation logique occasionnées par le fait qu'une même entrée de modèle peut recevoir des signaux dont les pentes réelles diffèrent. Pour cela, selon la présente invention, une information de pente est véhiculée dans les signaux logiques simulés. Classiquement, les signaux logiques simulés ne prennent que les états "0" et "1". Toutefois, dans un langage de synthèse et de simulation, tel que le VHDL, il existe d'autres états que l'on utilise normalement en synthèse seulement. Parmi ces états, on trouve l'état "indifférent" (don't care), désigné par le symbole "-" en VHDL, qui sert à indiquer qu'une sortie de porte peut indifféremment être mise à "1" ou à "0" dans certaines conditions. Lors de la synthèse du circuit, cet état indifférent est remplacé par un "1" ou un "0", en fonction d'une optimisation logique du circuit. Selon l'invention, une information de pente d'un signal est constituée par un état intermédiaire qui n'a aucune signifi cation logique dans une simulation, par exemple l'état indifférent "-", inséré entre les états "0" et "1" de chaque transition du signal simulé. Plus spécifiquement, cet état intermédiaire est inséré pendant une durée inversement proportionnelle à la pente, ce qui permet de retrouver la pente par une simple mesure du temps pendant lequel le signal est à 1' état intermé- diaire. On connaît ainsi la pente de chaque transition d'un signal d'entrée, ce qui permettra, pendant la simulation, de calculer de manière individualisée le temps de propagation et la pente du signal de sortie correspondant. La pente du signal de sortie sera véhiculée de la même manière. La figure 4 illustre un exemple d'évolution de signaux réels et simulés selon l'invention dans le cas de la simulation d'un inverseur. Les transitions des signaux réels INR et OUTR sont indiquées par des pointillés. Les signaux simulés INS et OUTS apparaissent sous forme d'échantillons de valeurs "0", "1" ou "-". Les signaux en trait plein symbolisent l'évolution des signaux simulés INS et OUTS. A l'instant t0, correspondant au début d'une transition montante du signal d'entrée réel INR, le signal d'entrée simulé INS passe de l'état "0" à l'état "-". Le modèle de la porte est prévu pour détecter ce changement d'état et mémoriser l'instant t0. A un instant tl, correspondant à l'instant où le signal d'entrée réel INR a varié d'une fraction prédéterminée du niveau haut, le signal simulé INS passe à l'état "1". Le modèle de la porte est prévu pour détecter cette transition, relever l'instant tl et déterminer la durée tl-tO pendant laquelle a été fourni l'état "-". Cette durée, inversement proportionnelle à la pente Isl de la transition du signal d'entrée réel INR, permet d'extrapoler cette transition et de trouver l'instant t2 où elle atteint le seuil de basculement (50 % dans cet exemple). En connaissant la pente d'entrée Isl grâce à la mesure de l'intervalle t0-tl et la charge capacitive en sortie, on peut calculer le temps de propagation tp, qui commence à l'instant t2. On connaît alors l'instant t5 où se termine le temps de propagation tp. Cet instant t5 correspond à l'instant où la transition, ici descendante, du signal de sortie réel OUTR traverse le seuil de basculement (50 R dans cet exemple). Par ailleurs, la pente Osl du signal de sortie réel OUTR est également calculée en fonction de la charge capacitive en sortie et de la pente Isl du signal d'entrée. En connaissant la pente de la transition de sortie et un de ses points (fourni par l'instant t5), on trouve l'instant t3 correspondant au début de la transition du signal de sortie réel OUTR. A cet instant t3, le signal de sortie simulé OUTS passe de l'état "1" à l'état "-". La durée pendant laquelle le signal OUTS reste à l'état "-" est inversement proportionnelle à la pente de sortie calculée, le coefficient de proportionnalité appliqué étant le même que celui entre la pente d'entrée calculée et la durée tl-tO. Ceci fournit l'instant t4 auquel la sortie simulée OUTS passe de l'état "-" à ltétat "O". La mesure de la durée t4-t3 par le modèle qui reçoit en entrée le signal OUTS lui permettra de retrouver la pente et de calculer en fonction de celle-ci le temps de propagation et la pente du signal de sortie correspondant. Il importe que l'instant t3 survienne après l'instant tl, puisque l'instant t3 est calculé à partir d'une valeur (tltO) qui n'est connue qu'à l'instant tl. Pour cette raison, la durée (tl-tO, t4-t3) pendant laquelle un signal simulé est à l'état intermédiaire "-" ne correspond qu'à une fraction limitée de la durée de la transition correspondante. Cette fraction est choisie pour assurer que l'instant t3 survienne toujours après l'instant tl, en particulier dans des cas où les temps de propagation tp sont très courts. De préférence, l'instant tl (pour le signal d'entrée) et l'instant t4 (pour le signal de sortie) correspondent aux instants où les signaux réels correspondants ont varié d'une tension seuil de transistor MOS. En effet, une porte logique ne peut commencer à réagir (initier une transition) qu'à l'instant où un transistor qui était bloqué commence à conduire, c'est-à-dire au moment où son seuil est franchi. Alors, si la réaction de la porte est immédiate, l'instant t3 correspond au moins à l'instant tl. De préférence, le seuil utilisé est celui des transistors MOS à canal N, puisqu'il est généralement plus faible que le seuil des transistors à canal P. Dans des technologies récentes, ce choix correspond à une variation d'environ 20 W de la tension d'alimentation de la porte. Les lignes de langage VHDL ci-dessous représentent partiellement un exemple simplifié de modèle de porte inverseuse selon l'invention Process (IN) Begin If IN = '-' Then trtime := NOW newCUT = !lastIN Else tIsl := NOW - trtime ; tp := fdelay(tIsl, Cload, SlopeParam, LoadParam) tOsl := fslope(tIsl, Cload, SlopeParam, LoadParam) Wr end If lastIN := IN End Process La procédure "Process(IN)" est exécutée une seule fois dès que le signal IN change d'état. Elle est donc exécutée une première fois à l'instant tO. L'entrée IN étant alors à l'état "-", une variable trtime reçoit la valeur NOW qui est le temps courant tO, et une variable newOUT reçoit le complément d'une variable lastIN. La variable newOUT est destinée à contenir le nouvel état logique du signal de sortie OUT et la variable lastIN contient l'état précédent du signal IN ("0" dans la figure 4). La variable lastIN reçoit l'état du signal IN à la fin de chaque exécution de la procédure "Process(IN)". A l'instant tl, la procédure est de nouveau exécutée, mais l'entrée IN n'est plus à l'état "-" (elle est à "1" dans la figure 4). Ainsi, une variable tIsl (la durée de la transition d'entrée) reçoit la différence entre une variable NOW (le temps courant tl) et la variable trtime (t0). Une variable tp (le temps de propagation) reçoit le résultat d'une fonction fdelay et une variable tOsl (la durée de la transition de sortie) reçoit le résultat d'une fonction fslope. Les fonctions fdelay et fslope utilisent comme paramètres les variables tîsl, Cload, SlopeParam, et LoadParam. La variable Cload est la charge capacitive en sortie. La variable SlopeParam est un coefficient de pondération de pente dans les fonctions fdelay et fslope. Et la variable LoadParam est un coefficient de pondération de la charge capacitive dans les fonctions fdelay et fslope. La sortie OUT reçoit l'état "-" après avoir attendu un temps tIsl + tp - 2tOsl depuis le début de l'exécution courante de la procédure "Process(IN)" (depuis l'instant tl). Enfin, la sortie OUT reçoit le contenu de la variable newOUT après avoir attendu un temps tIsl + tp - tOsl depuis l'instant tl. Les valeurs numériques de ces calculs correspondent à l'exemple représenté où les durées pendant lesquelles on fournit l'état sont égales à 25 W des durées des transitions des signaux réels et où les seuils de basculement d'état sont égaux à 50 % du niveau logique haut. Des calculs plus ou moins élaborés peuvent être utilisés dans les fonctions fdelay et fslope, en fonction de la fidélité souhaitée. Bien entendu, plus les calculs sont élaborées, plus la simulation devient longue. A titre d'exemple, les fonctions fdelay et fslope peuvent toutes deux effectuer un calcul du type SlopeParam*tIsl + LoadParam*Cload. Les paramètres SlopeParam et LoadParam sont choisis en fonction de la technologie utilisée, et la valeur Cload est obtenue par une procédure de rétro-annotation simplifiée consistant seulement à relever les capacités des lignes. Des modèles selon l'invention peuvent avantageusement être utilisés parmi des modèles classiques. En effet, un modèle selon l'invention qui reçoit un signal provenant d'un modèle classique calculera normalement le temps de propagation et la pente de sortie en fonction de la pente du signal d'entrée qui sera considérée comme infinie (tIsl = 0). De même, un modèle classique qui reçoit un signal provenant d'un modèle selon l'invention ne réagira pas à l'état intermédiaire "-", puisque c'est l'état indifférent, mais réagira dès que le signal passe à l'état logique "0" ou "1". Ainsi, en utilisant des modèles selon l'invention pour des parties de circuit critiques et des modèles classiques pour les autres parties, on obtient une bonne précision tout en diminuant le temps de simulation par rapport à une modélisation n'employant que des modèles selon l'invention. Dans un but de simplification, l'invention a été décrite à titre d'exemple en relation avec une porte inverseuse, qui n'a qu'une entrée. A l'aide de la description qui précède, l'home du métier saura modifier les modèles classiques de portes à plusieurs entrées pour les rendre conformes à la présente invention. Dans ce cas, les fonctions fdelay et fslope sont de préférence individualisées pour chaque entrée. Ces fonctions pourront être individualisées, soit en leur attribuant des paramètres différents (SlopeParam et LoadParam), soit en prévoyant des corps de fonction différents. On peut de plus utiliser des fonctions fdelay et fslope individualisées pour chaque sens de transition d'un même signal d'entrée. REVENDICATIONS 1. Procédé de simulation logique, dans lequel un signal (INS, OUTS) est susceptible de basculer entre deux états logiques pour simuler une transition d'un signal réel (INR, OUTR), caractérisé en ce qu'il consiste à insérer entre les deux états logiques du signal un état intermédiaire ("-") pendant un intervalle de temps (tO-tl, t3-t4) indicatif de la pente (Isl) de la transition du signal réel (INR). 2. Procédé de simulation d'une porte logique selon la revendication 1, en utilisant un modèle recevant au moins un signal d'entrée (IN) et fournissant un signal de sortie (OUT) retardé d'un temps de propagation par rapport au signal d'entrée, caractérisé en ce qu'il comprend les étapes suivantes - mesurer un premier intervalle de temps (tO-tl) pendant lequel le signal d'entrée est à l'état intermédiaire et déterminer en fonction de celui-ci le temps de propagation (tp), l'instant (t2) de début du temps de propagation (tp), et une information de pente (Osl) du signal de sortie (OUT) - déterminer, en fonction de la fin (t5) du temps de propagation et de l'information de pente (Osl) du signal de sortie, l'instant de début (t3) d'une transition du signal de sortie (OUT) ; et - au début (t3) de la transition du signal de sortie, affecter au signal de sortie (OUT) l'état intermédiaire pendant un deuxième intervalle de temps (t3-t4) indicatif de la pente (Osl) du signal de sortie (OUT). 3. Procédé de simulation selon la revendication 2, caractérisé en ce que l'information de pente (Osl) du signal de sortie est constituée par le deuxième intervalle de temps (t3t4). 4. Procédé de simulation selon la revendication 2, caractérisé en ce que l'instant de début (t2) du temps de propagation (tp) est considéré comme le point où une transition réelle correspondant au signal d'entrée (IN) atteint un seuil de basculement prédéterminé entre les niveaux logiques bas et haut. 5. Procédé de simulation selon la revendication 2, caractérisé en ce que la fin (t5) du temps de propagation (tp) est considérée comme le point où une transition réelle correspondant au signal de sortie (OUT) atteint un seuil de basculement prédéterminé entre les niveaux logiques bas et haut. 6. Procédé de simulation selon la revendication 2, caractérisé en ce que les premier (tO-tl) et deuxième (t3-t4) intervalles de temps sont égaux à une fraction prédéterminée des durées respectives des transitions réelles. 7. Procédé de simulation selon la revendication 6, caractérisé en ce que les premier et deuxième intervalles de temps sont sensiblement égaux au temps nécessaire aux transitions réelles respectives pour varier d'une tension seuil de transistor MOS. 8. Procédé de simulation de porte logique selon 1 'une quelconque des revendications 1 à 7, caractérisé en ce qu'il est mis en oeuvre à 1' aide d'un langage normalisé (VHDL) servant également à la synthèse de la porte logique, ledit état intermédiaire étant l'état normalisé "indifférent" ("-").