FR 2762457 A1 19981023 FR 9704928 A 19970416 CIRCUIT GENERATEUR DE TENSION DU TYPE POMPE DE CHARGE La présente invention concerne un circuit générateur de tension du type pompe de charge, et plus particulièrement une pompe de charge prévue pour être utilisée dans une mémoire non volatile fonctionnant avec une faible tension d'alimentation. Les pompes de charge sont actuellement très utilisées dans les circuits intégrés pour produire à partir d'une tension de départ, correspondant généralement à la tension d'alimentation du circuit intégré considéré, une tension supérieure à cette tension de départ. La tension produite par une pompe de charge est obtenue en transférant des charges électriques par pompage dans une série de capacités montées en série et isolées les unes des autres par des transistors ou des diodes. Le pompage est piloté par des signaux de pilotage appropriés. Pour réaliser ce transfert, la pompe de charge comprend des cellules élémentaires de pompage comportant au moins une capacité et un transistor ou une diode. Les signaux de pilotage sont habituellement au nombre de deux si les capacités sont isolées par des diodes, et de quatre si elles sont isolées par des transistors. La structure de telles pompes de charge est bien connue de l'homme du métier et est décrite dans le brevet US 5 077 691. Pour un même circuit intégré, on peut être parfois amené à produire plusieurs niveaux de tension. Par exemple, dans le cas d'une mémoire non volatile alimentée en 1,8 volts, il est nécessaire de produire une tension de 5 volts environ pour la lecture des cellules de la mémoire et une tension de l'ordre de 10 à 12 volts pour leur écriture. La multiplicité des tensions à fournir pour un même circuit entraine généralement une multiplication du nombre des pompes de charges. Un but de l'invention est proposer un circuit générateur de tension capable de fournir plusieurs niveaux de tension différents utilisant un nombre limité de cellules élémentaires de pompage afin de restreindre au maximum la taille du circuit intégré. Selon l'invention, on propose donc de répartir les cellules élémentaires d'une même pompe en deux groupes destinés chacun à produire un niveau de tension donné et de prévoir des moyens pour additionner les deux niveaux de tension fournis par les deux groupes de cellules lorsque l'on désire un niveau de tension plus élevé. Par cette structure, la pompe de charge est en mesure de délivrer trois niveaux de tension différents. L'invention a donc pour objet un circuit générateur de tension du type pompe de charge, destiné à produire plusieurs niveaux de tension supérieurs à une tension d'alimentation du circuit, lequel circuit comporte un étage de sortie et des cellules élémentaires de pompage commandées chacunes par au moins un signal d'horloge appelé signal de pilotage, chaque cellule élémentaire comportant une entrée de signal, une entrée de pilotage par signal de pilotage pour recevoir le ou les signaux de pilotage, et une sortie de signal, caractérisé en ce qu'il comporte des première et seconde cascades de cellules élémentaires de pompage, dans lesquelles lesdites cellules élémentaires de pompage sont montées en série, lesdites première et seconde cascades délivrant respectivement un premier niveau et un deuxième niveau de tension supérieurs à la tension d'alimentation du circuit, et en ce qu'il comporte en outre un circuit de transformation pour transformer le ou l'un des signaux de pilotage affectés à la dernière cellule de la première cascade et délivrer à sa place un signal de pilotage transformé dont l'amplitude est égale au deuxième niveau de tension de manière à ce que la première cascade délivre un troisième niveau de tension égal à la somme des premier et deuxième niveaux de tension. Selon ce mode de réalisation, on vient modifier le ou l'un des signaux de pilotage affectés à la dernière cellule de le première cascade pour additionner le premier et le deuxième niveau de tension. Selon un mode de réalisation différent, on prévoit de produire le troisième niveau de tension au moyen de deux circuits de transformation distincts. Aussi, l'invention concerne également un circuit générateur de tension du type pompe de charge, destiné à produire plusieurs niveaux de tension supérieurs à une tension d'alimentation du circuit, lequel circuit comporte un étage de sortie et des cellules élémentaires de pompage commandées chacune par au moins un signal d'horloge appelé signal de pilotage, chaque cellule élémentaire comportant une entrée de signal, une entrée de pilotage par signal de pilotage pour recevoir le ou les signaux de pilotage, et une sortie de signal, caractérisé en ce qu'il comporte des première et seconde cascades de cellules élémentaires de pompage, dans lesquelles lesdites cellules élémentaires de pompage sont montées en série, lesdites première et seconde cascades délivrant respectivement un premier niveau et un deuxième niveau de tension supérieurs à la tension d'alimentation du circuit, et en ce qu'il comporte en outre - un bloc de génération de signaux de pilotage pour générer, à partir du ou de l'un des signaux de pilotage affectés à la dernière cellule de la première et de la seconde cascade, lequel signal de pilotage a des impulsions d'une durée T, un premier signal de pilotage dont les impulsions ont une durée T1 et un second signal de pilotage dont les impulsions ont une durée T2, le front montant du premier signal de pilotage et le front descendant du second signal de pilotage correspondant au front montant et au front descendant dudit signal de pilotage, et les durées T1 et T2 respectant la condition T=T1+T2, - un premier circuit de transformation pour tranformer ledit premier signal de pilotage en un premier signal de pilotage transformé, lequel a la même allure que ledit premier signal de pilotage et a ses impulsions d'amplitude égale au second niveau de tension, et - un second circuit de transformation pour tranformer ledit second signal de pilotage en un second signal de pilotage transformé, lequel a la même allure que ledit second signal de pilotage et a ses impulsions d'amplitude égale au premier niveau de tension. Suivant ce mode de réalisation, le troisième niveau de tension est produit par la première cascade pendant la durée T1 et par la seconde cascade pendant la durée T2. Dans le cas particulier des mémoires non volatiles, aux soucis de taille de la pompe de charge viennent s'ajouter des impératifs de rapidité. Dans ce type de circuit, la tension de lecture de 5 volts doit être produite relativement rapidement pour ne pas ne pas pénaliser les temps d'accès aux données de la mémoire. A cet effet, on prévoit donc de fixer un même nombre de cellules élémentaires de pompage dans chacune des cascades et de faire fonctionner ces deux cascades en parallèle pour produire la tension de lecture. Ainsi, la première et la seconde cascade de cellules élémentaires vont délivrer simultanément un niveau de tension équivalent et vont collaborer pour charger plus rapidement la capacité équivalente des lignes de bit connectées en sortie de pompe. D'autres caractéristiques et avantages de l'invention apparattront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels - la figure 1 est un premier mode de réalisation d'un circuit générateur de tension selon l'invention; - la figure 2 représente une cellule élémentaire de pompage du circuit de la figure 1; - les figures 3A à 3F représentent les chronogrammes des signaux de pilotage du circuit de la figure 1; - la figure 4 est un schéma du circuit de transformation des signaux de pilotage du circuit de la figure 1; - la figure 5 est un second mode de réalisation du circuit générateur de tension selon l'invention; - la figure 6 est un schéma d'un bloc de génération de signaux de pilotage particuliers du circuit de la figure 5; et - les figures 7A à 7F représentent les chronogrammes de signaux de pilotage particuliers intervenant dans le fonctionnement du circuit de la figure 5. La figure 1 représente un premier mode de réalisation d'un circuit générateur de tension du type pompe de charge selon l'invention. Ce circuit est tout particulièrement adapté aux mémoires non volatiles alimentées par une tension faible, de l'ordre de 1,8 volts. Il est par conséquent destiné à produire une tension de 5 volts pour la lecture des cellules mémoire et une tension de 10 volts pour les opérations d'écriture. Le circuit comporte deux cascades identiques de cellules comprenant chacune cinq cellules élémentaires de pompage montées en série. Les deux cascades étant identiques, elles vont pouvoir fonctionner en parallèle pendant un mode rapide appelé mode lecture, et produire ainsi plus rapidement la tension de lecture. Dans un cas plus général, on pourra prévoir l'emploi de deux cascades différentes; cependant on ne pourra plus faire fonctionner le circuit en mode rapide. Le circuit de la figure 1 comporte dix cellules élémentaires de pompage C1 à C10. La première cascade regroupe les cellules C1 à C5. Chaque cellule comporte une entrée de signal 1, deux entrées de pilotage 3 et 4, et une sortie de signal 2. Les cellules étant montées en série, la sortie 2 des cellules C1 à C4 est reliée respectivement à l'entrée de signal 1 des cellules C2 à C5. D'autre part, l'entrée 1 de la cellule C1 est reliée à une borne d'alimentation Vcc de la mémoire tandis que la sortie 2 de la cellule C5 est reliée à une borne de sortie OUT du circuit par l'intermédiaire d'une diode D1. La diode D1 est intercalée entre la sortie 2 de la cellule C5 et la sortie OUT pour empêcher tout transfert de charges de la sortie OUT vers la cellule C5. Aussi, l'anode de la diode D1 est reliée à la sortie 2 de la cellule C5 tandis que la cathode est reliée à la sortie OUT. En mode lecture, la première cascade fournit un niveau de tension V1 disponible sur la sortie 2 de la cellule C5. La deuxième cascade, identique à la première cascade, regroupe les cellules élémentaires de pompage C6 à C10 et la sortie 2 est connectée à la sortie OUT par l'intermédiaire d'une diode D2. La seconde cascade produit un second niveau de tension V2 qui est égal à V1. Des signaux de pilotage A, B, C et D sont prévus pour commander les différentes cellules élémentaires de pompage. Ces signaux sont appliqués sur les entrées de pilotage 3 et 4 des cellules. Ainsi, les signaux de pilotage A et B sont appliqués sur les entrées 3 et 4 des cellules C1, C3, C6 et C8 alors que les signaux de pilotage C et D sont appliqués sur les entrées 3 et 4 des cellules C2, C4, C7 et C9. Le signal de pilotage A est également appliqué sur l'entrée 3 des cellules C5 et C10, et l'entrée 4 de la cellule C10 est connectée à la masse. Par ailleurs, la sortie OUT de la pompe de charge est connectée à une capacité Cs correspondant à la capacité équivalente des lignes de bit de la mémoire, lesquelles sont reliées aux cellules mémoire à lire, à programmer ou à effacer. Enfin, un circuit de transformation 8 est prévu pour produire un signal de pilotage transformé BT, lequel est appliqué sur l'entrée 4 de la cellule C5 de la première cascade. Le circuit de transformation 8 comporte une entrée de niveau 5 connectée à la sortie 2 de la cellule C10, une entrée de signal 7 connectée à la sortie d'une porte logique 10 de type NON-ET et une sortie de signal 6 connectée à l'entrée de pilotage 4 de la cellule C5. La porte 10 reçoit sur une première entrée le signal de pilotage B et sur une seconde entrée un signal de lecture/écriture R/W- préalablement inversé par une porte inverseuse 11. Le signal R/W- va définir le mode de fonctionnement du circuit de l'invention. En mode lecture, les deux cascades vont fonctionner en parallèle et vont contribuer toutes les deux à charger la capacité de sortie Cs. En mode écriture, le niveau de tension V2 obtenu à la sortie de la dernière cellule de la seconde cascade est utilisé pour décaler le niveau de tension V1 et obtenir à la sortie de la première cascade un niveau de tension V1 + V2. Afin de mieux comprendre le fonctionnement de chaque cascade de cellules, le schéma d'une cellule élémentaire de pompage est fourni à la figure 2. Elle comprend: - un transistor T1 de type N dont le drain est relié à l'entrée de signal 1 et la source à la sortie de signal 2, lequel transistor fonctionne en tant qu'interrupteur, - un transistor T2 de type N dont le drain est relié à l'entrée de signal 1, dont la source est reliée à la grille du transistor T1 et dont la grille est reliée à la sortie de signal 2, lequel transistor permet de limiter la tension drain source du transistor T1, - une capacité CP1 connectée entre la grille du transistor T1 et l'entrée de pilotage 3, et - une capacité CP2 connectée entre la sortie de signal 2 et l'entrée de pilotage 4. En pratique, les capacités CP1 et CP2 sont réalisées à l'aide de transistors de type N dont la source et le drain ont été reliés ensemble. Le niveau de tension en sortie des deux cascades est obtenue en chargeant et en déchargeant consécutivement les capacités CP2 des cellules élémentaires. La charge et la décharge des capacités CP2 des cellules de pompage C1 à C4 et C6 à C9 sont commandées par les signaux de pilotage A, B, C et D illustrés figure 3A à 3D. Des charges électriques sont transférées de l'entrée de signal 1 vers la capacité CP2 pendant le niveau haut du signal de pilotage (A ou C) appliqué sur l'entrée de pilotage 3 de la cellule, le transistor T1 étant passant. Sur front montant du signal de pilotage (B ou D) appliqué sur l'entrée de pilotage 4 de la cellule, la tension à la sortie de la cellule augmente de Vcc-Vt environ. On remarque que deux cellules successives reçoivent des signaux de polarités opposées sur leurs entrées de pilotage 3 et 4. La capacité CP2 de chaque cellule est alors alternativement reliée à celle de la cellule précédente et à celle de la cellule suivante. On transfère ainsi progressivement des charges électriques d'une cellule à l'autre. Les cellules élémentaires de pompage C5 et C10 sont commandées de manière légèrement différente. La cellule C5 reçoit le signal de pilotage A sur son entrée de pilotage 3 et le signal de pilotage BT sur son entrée de pilotage 4. Le signal de pilotage BT est produit par le circuit de transformation 8 et est représenté à la figure 3E. Pendant le mode écriture, c'est-à-dire lorsque le signal R/W- illustré à la figure 3F présente un niveau bas, le signal de pilotage BT est identique au signal de pilotage B mis à part le fait que ses impulsions ont alors une amplitude égale au niveau de tension V2 fourni par la seconde cascade. Pendant le mode lecture, c'est-à-dire lorsque le signal R/W- illustré à la figure 3F présente un niveau haut, le signal BT est nul. Quant à la cellule C10, elle reçoit le signal de pilotage A sur son entrée de pilotage 3 et son entrée de pilotage 4 est en permanence connectée à la masse. La cellule C10 est donc de façon permanente équivalente à un interrupteur commandé par le signal de pilotage A. Le circuit de la figure 1 fonctionne de la manière suivante: en mode lecture , le signal BT ne présente aucune impulsion et la cellule C5 a alors le même comportement que la cellule C10. Les deux cascades étant constituées d'un même nombre de cellules, elles fournissent toutes les deux le même niveau de tension qui est choisi, dans le cas présent, égal à la tension de lecture d'une cellule mémoire, c'est-à-dire 5 volts environ. Les deux cascades participent donc simultanément à la charge de la capacité de sortie Cs. En mode écriture, le signal BT présente des impulsions d'amplitude égale à V2. Sur front montant du signal BT, le niveau de tension à la sortie de la première cascade devient alors égal à V1 + V2, environ 10 volts. La diode D2 est alors bloqué pour que la deuxième cascade ne perturbe pas le transfert des charges électriques provenant de la première cascade vers la capacité de sortie Cs. Un schéma du circuit de transformation 8 est représenté à la figure 4. Le circuit 8 est constitué principalement de deux transistors TP1 et TP2 de type P et de deux transistors TN1 et TN2 de type N. Les sources des transistors TP1 et TP2 sont connectées à l'entrée de niveau 5 du circuit de transformation alors que celles des transistors TN1 et TN2 sont reliées à la masse. L'entrée de niveau 5 a pour rôle d'alimenter le circuit de transformation 8. Les drains des transistors TN1 et TP1 sont reliées ensemble; il en est de même pour les drains des transistors TN2 et TP2. Par ailleurs, la grille du transistor TP1 est reliée au drain du transistor TN2 et la grille du transistor TP2 est reliée au drain du transistor TN1. L'entrée de signal 7 est connectée d'une part à la grille du transistor TN1 et, d'autre part, à la grille du transistor TN2 par l'intermédiaire d'une porte inverseuse INV1. Enfin, les drains des transistors TN2 et TP2 sont connectés à la sortie de signal 6 par l'intermédiaire de deux portes inverseuses INV2 et INV3. Ces deux inverseurs ont pour but de regénérer le signal présent sur le drain du transistor TP2. Bien entendu, ces deux inverseurs sont alimentées par la tension appliquée sur l'entrée de niveau 5. Le fonctionnement d'un tel circuit est immédiat. Si on applique une tension V2 sur l'entrée de niveau 5, les impulsions du signal appliquées sur l'entrée 7 sont recopiées en sortie et l'amplitude de ces impulsions du signal de sortie est égale à V2. Un deuxième mode de réalisation du circuit générateur de tension selon l'invention est présenté à la figure 5. Dans ce schéma, les deux cascades vont contribuer à charger en alternance la capacité de sortie Cs pendant le mode écriture. Dans ce but, le circuit générateur de tension est complété par un second circuit de transformation 8' et par un bloc de génération de signaux de pilotage 12. L'entrée de niveau 5 du second circuit de transformation 8' est connectée sur la sortie de signal 2 de la cellule C5 et sa sortie de signal 6 est connectée à l'entrée de pilotage 4 de la cellule C10. Pour que les première et seconde cascades fournissent en alternance la tension V1 + V2 pendant le mode écriture, deux signaux non recouvrants B' et B" sont appliqués sur les entrées de signal 7 des deux circuits de transformation 8 et 8'. Ces deux signaux B' et B" sont produits par le bloc de génération 12. Ce bloc est intercalé entre la sortie de la porte logique 10 et les entrées de signal 7 des circuits de transformation 8 et 8'. Le bloc 12 comporte une entrée 13 connectée à la sortie de la porte logique 10 et deux sorties 14 et 15 reliées respectivement à l'entrée de signal 7 du premier et du second circuit de transformation. Le bloc 12 a pour rôle de produire les deux signaux de pilotage B' et B" non recouvrants Un schéma du bloc de génération 12 est représenté à la figure 6. I1 comprend un circuit de retard 16 dont l'entrée est connectée à l'entrée 13 du bloc et dont la sortie est connectée à une porte logique 17 de type ET à deux entrées. Le signal issu du circuit 16 accuse donc un retard T1 par rapport au signal présent sur l'entrée 13. L'autre entrée de la porte logique 17 est connectée à l'entrée 13 et sa sortie est connectée à la sortie 15 du bloc. Le bloc comporte également une porte logique 18 du type OU exclusif dont la première entrée est connectée à l'entrée 13 du bloc, dont la seconde entrée est connectée à la sortie de la porte logique 17 et dont la sortie est reliée à la sortie 14 du bloc. Le fonctionnement de ce bloc est illustré par les figures 7A à 7F. Si on applique le signal de pilotage B représenté à la figure 7A sur la première entrée de la porte logique 10 et le signal de lecture/écriture R/Wreprésenté à la figure 7F sur la seconde entrée inversée de la porte logique 10, on obtient sur la sortie 14 du bloc de génération le signal de pilotage B' représenté à la figure 7B et sur la sortie 15 le signal de pilotage B" représenté à la figure 7C. Les signaux B, B' et B" comportent respectivement des impulsions de durée T, T1 et T2, avec T = T1 + T2 et le front montant des impulsions du signal B' coïncide avec le front montant du signal B alors que le front descendant du signal B" coïncide avec le front descendant du signal B. Une fois produits, les nouveaux signaux de pilotage B' et B" sont ensuite transformés par les deux circuits de transformation pour donner les signaux de pilotage B'T et B"T représentés aux figures 7D et 7E. L'amplitude des impulsions du signal de pilotage BT' est V2 et celle du signal de pilotage BT" est V1. Le circuit global fonctionne de la manière suivante: en mode lecture, les signaux B'T et B"T ne présentent aucune impulsion et l'entrée de pilotage 4 des cellules C5 et C10 est connectée à la masse. Les deux cascades fonctionnent en parallèle et fournissent toutes les deux la tension de lecture. En mode écriture, les deux cascades vont fournir en alternance la tension V1 + V2. C'est la première cascade qui délivre la tension V1+V2 pendant l'impulsion du signal de pilotage B'T et pendant l'impulsion du signal de pilotage B"T, c'est au tour de la seconde cascade de délivrer V1+V2. Par ce circuit, on peut produire ainsi dans un mode rapide, correspondant au mode lecture dans le cas des mémoires non volatiles, une niveau de tension V1 et dans un mode plus lent un niveau de tension égal à 2*V1. Comme on l'a dit précédemment si V1 est différent de V2, on ne peut pas faire fonctionner le mode rapide. Par ailleurs, si on désire produire une tension "rapide" de 5 volts et une tension "lente" de 12 volts, il suffit de prendre V1 = V2 = 6 volts et d'ajouter un régulateur à la sortie du circuit de l'invention pour limiter la tension de sortie à 5 volts en mode rapide. REVENDICATIONS 1 - Circuit générateur de tension du type pompe de charge, destiné à produire plusieurs niveaux de tension supérieurs à une tension d'alimentation (Vcc) du circuit, lequel circuit comporte un étage de sortie (D1, D2) et des cellules élémentaires de pompage (C1 à C10) commandées chacunes par au moins un signal d'horloge appelé signal de pilotage, chaque cellule élémentaire comportant une entrée de signal (1), une entrée de pilotage (3, 4) par signal de pilotage pour recevoir le ou les signaux de pilotage, et une sortie de signal (2), caractérisé en ce qu'il comporte des première et seconde cascades de cellules élémentaires de pompage, dans lesquelles lesdites cellules élémentaires de pompage sont montées en série, lesdites première et seconde cascades délivrant respectivement un premier niveau (V1) et un deuxième niveau de tension (V2) supérieurs à la tension d'alimentation (Vcc) du circuit, et en ce qu'il comporte en outre un circuit de transformation (8) pour transformer le ou l'un des signaux de pilotage (B) affectés à la dernière cellule (C5) de la première cascade et délivrer à sa place un signal de pilotage transformé (BT) dont l'amplitude est égale au deuxième niveau de tension (V2) de manière à ce que la première cascade délivre un troisième niveau de tension égal à la somme des premier et deuxième niveaux de tension. 2. Circuit selon la revendication 1, caractérisé en ce que le circuit de transformation (8) comporte - une entrée de signal (7) sur laquelle est appliqué le ou l'un des signaux de pilotage (B) affectés à la dernière cellule de la première cascade, - une entrée de niveau (5) sur laquelle est appliqué le second niveau de tension (V2), et - une sortie de signal. (6) délivrant ledit signal de pilotage transformé (BT), lequel a la même allure que ledit signal de pilotage (B) et a ses impulsions d'amplitude égale au second niveau de tension (V2). 3 - Circuit générateur de tension du type pompe de charge, destiné à produire plusieurs niveaux de tension supérieurs à une tension d'alimentation (Vcc) du circuit, lequel circuit comporte un étage de sortie (D1, D2) et des cellules élémentaires de pompage (C1 à C10) commandées chacune par au moins un signal d'horloge appelé signal de pilotage, chaque cellule élémentaire comportant une entrée de signal (1), une entrée de pilotage (3, 4) par signal de pilotage pour recevoir le ou les signaux de pilotage, et une sortie de signal (2), caractérisé en ce qu'il comporte des première et seconde cascades de cellules élémentaires de pompage, dans lesquelles lesdites cellules élémentaires de pompage sont montées en série, lesdites première et seconde cascades délivrant respectivement un premier niveau (V1) et un deuxième niveau de tension (V2) supérieurs à la tension d'alimentation (Vcc) du circuit, et en ce qu'il comporte en outre - un bloc de génération de signaux de pilotage (12) pour générer, à partir du ou de l'un des signaux de pilotage (B) affectés à la dernière cellule de la première et de la seconde cascade, lequel signal de pilotage (B) a des impulsions d'une durée T, un premier signal de pilotage (B') dont les impulsions ont une durée T1 et un second signal de pilotage (B") dont les impulsions ont une durée T2, le front montant du premier signal de pilotage (B') et le front descendant du second signal de pilotage (B") correspondant au front montant et au front descendant dudit signal de pilotage (B), et les durées T1 et T2 respectant la condition T=T1+T2, - un premier circuit de transformation (8) pour tranformer ledit premier signal de pilotage (B') en un premier signal de pilotage transformé (B'T), lequel a la même allure que ledit premier signal de pilotage (B') et a ses impulsions d'amplitude égale au second niveau de tension (V2), et - un second circuit de transformation (8') pour tranformer ledit second signal de pilotage (B") en un second signal de pilotage transformé (B"T), lequel a la même allure que ledit second signal de pilotage (B") et a ses impulsions d'amplitude égale au premier niveau de tension (V1). 4. Circuit selon la revendication 3, caractérisé en ce que le bloc de génération (12) comporte - une borne d'entrée (13) sur laquelle est appliquée un signal d'entrée (B), et des première et seconde bornes de sortie (14, 15), - un circuit de retard 16 dont l'entrée est connectée à la borne d'entrée (13), - une porte logique (17) de type NON ET dont les deux entrées sont connectées respectivement à la borne d'entrée (13) et à la sortie du circuit de retard (16), et dont la sortie est connectée à la seconde borne de sortie (15), et - une porte logique (18) du type OU EXCLUSIF dont les deux entrées sont connectées respectivement à la borne d'entrée (13) et à la sortie de la porte logique (17) de type NON ET, et dont la sortie est connectée à la première borne de sortie (14). 5. Circuit selon les revendications 3 ou 4, caractérisé en ce que le premier circuit de transformation (8) comporte: - une entrée de signal (7) sur laquelle est appliqué ledit premier signal de pilotage (B'), - une entrée de niveau (5) sur laquelle est appliqué le second niveau de tension (V2), et - une sortie de signal (6) délivrant un premier signal de pilotage transformé (B'T), lequel a la même allure que ledit premier signal de pilotage (B') et a ses impulsions d'amplitude égale au second niveau de tension (V2), et en ce que le second circuit de transformation (8') comporte: - une entrée de signal (7) sur laquelle est appliqué ledit second signal de pilotage (B"), - une entrée de niveau (5) sur laquelle est appliqué le premier niveau de tension (V1), et - une sortie de signal (6) délivrant un second signal de pilotage transformé (B"T), lequel a la même allure que ledit second signal de pilotage (B") et a ses impulsions d'amplitude égale au premier niveau de tension (V1). 6. Circuit selon l'une des revendications 2 ou 5, caractérisé en ce que le ou les circuits de transformation (8, 8') comportent: - des premier et un deuxième transistors (TP1, TP2) de type P dont la source est connectée à l'entrée de niveau (5) du circuit de transformation, la grille du premier transistor (TP1) étant connectée au drain du deuxième transistor (TP2) et la grille du deuxième transistor (TP2) étant connectée au drain du premier transistor (TP1); - des troisième et quatrième transistors (TN1, TN2) de type N dont la source est connectée à la masse, le drain et la grille du troisième transistor (TN1) étant respectivement connectés au drain du premier transistor (TP1) et à l'entrée de signal (7) du circuit de transformation, et le drain du quatrième transistor (TN2) étant connecté d'une part au drain du deuxième transistor (TP2) et d'autre part à la sortie de signal (6) du circuit de transformation, et - un premier inverseur (INV1) dont l'entrée est connectée à l'entrée de signal (7) du circuit de transformation et dont la sortie est connectée à la grille du quatrième transistor (TN2). 7. Circuit selon la revendication 6, caractérisé en ce que le circuit de transformation comporte en outre des deuxième et troisième inverseurs (INV2, INV3) montés en série, lesquels sont intercalés entre le drain du quatrième transistor (TN2) et la sortie de signaal (6) du circuit de transformation. 8. Circuit selon l'une des revendications 1 à 7, caractérisé en ce que l'étage de sortie du circuit comporte - une première diode (D1) dont l'anode est connectée à la sortie de signal de la dernière cellule (C5) de la première cascade.de cellules élémentaires et dont la cathode est connectée à une borne de sortie (OUT) du circuit, et - une seconde diode (D2) dont l'anode est connectée à la sortie de signal de la dernière cellule (C10) de la seconde cascade de cellules élémentaires et dont la cathode est connectée à ladite borne de sortie (OUT) du circuit. 9. Circuit selon l'une des revendications 1 à 8, caractérisé en ce que les première et seconde cascades comportent le même nombre de cellules élémentaires. 10. Circuit selon la revendication 9, caractérisé en ce que, selon un mode de fonctionnement rapide, les première et seconde cascades fonctionnent en parallèle pour charger une capacité de sortie (Cs) connectée à la borne de sortie (OUT) du circuit.