FR 2758918 A1 19980731 FR 9701132 A 19970129 Circuit générateur de potentiel du type pompe de charge. L'invention concerne un circuit générateur de potentiel du type pompe de charge. Elle trouve une application, par exemple, dans le domaine des mémoires électriquement programmables et effaçables (dites EEPROM) et, plus particulièrement, dans les mémoires, réalisées à partir d'un substrat de type P, dans lesquelles on programme et/ou on efface des cellules de mémorisation en utilisant un potentiel négatif. L'utilisation de circuits générateurs de potentiel, du type pompe de charge, dans des circuits intégrés est bien connue. Ces circuits générateurs sont généralement utilisés pour alimenter des circuits qui présentent une charge équivalente capacitive avec des potentiels, positifs ou négatifs, de valeur absolue supérieure à un potentiel d'alimentation VCC des circuits intégrés qui varie, typiquement, de 2 à 5 volts. L'utilisation de circuits générant des potentiels positifs est connues de longue date. On voit apparaître une utilisation croissante de circuits générant des potentiels négatifs. Ainsi, dans le domaine des mémoires EEPROM, il existe des mémoires dans lesquelles on utilise des potentiels négatifs pour programmer et/ou effacer des cellules de mémorisations. Le brevet US-A-5 077 691 décrit une pompe de charge négative et son application dans le cadre d'une mémoire EEPROM de type flash. La demande de brevet EP-A-0 750 244 décrit également une pompe de charge négative. Un avantage d'utiliser des circuits de type pompe de charge dans les circuits intégrés est d'éviter d'avoir à ajouter un ou des plots externes d'alimentation aux circuits pour leur fournir, depuis l'extérieur, un ou des potentiels différents du potentiel d'alimentation VCC. En effet, I'ajout d'un ou plusieurs plots à un circuit donné peut amener à devoir changer de taille de boîtier si ce circuit était auparavant réalisé (ou pourrait être réalisé) dans un boîtier comprenant un nombre de plots moins important. D'autre part, il serait nécessaire, pour l'utilisateur, de prévoir des circuits d'alimentation externe dans son application, ce qui est pénalisant en terme de coût et d'encombrement. L'intégration de circuits générateurs de potentiel négatif pose actuellement un certain nombre de problèmes. Les pompes de charge négatives habituellement réalisées utilisent des transistors de type MOS à canal P, réalisés dans des technologies à substrat de type P, pour réaliser les étages de pompage. Un premier inconvénient de ce type de réalisation est la surface occupée par les transistors à canal P, qui nécessitent l'implantation de caissons de type N isolant électriquement les surfaces actives de type P (drains, sources) du substrat de même type. Par ailleurs il est nécessaire, pour éviter de possibles dysfonctionnements, de prévoir des moyens de polarisation de ces caissons, ce qui induit un encombrement supplémentaire. Un deuxième inconvénient de ce type de réalisation est l'importance des pertes de tension à l'état passant dans les transistors à canal P, dues à l'effet substrat. Cela pose un problème si on souhaite réaliser un circuit alimenté en basse tension, par exemple de l'ordre de 2 volts ou moins. Une solution est de réaliser des transistors à canal P à tension de seuil plus faible que les transistors à canal P utilisés habituellement. En pratique, cela impose de mettre en oeuvre un procédé dédié, ce qui complique la fabrication et augmente les coûts associés. Une autre solution est d'augmenter le nombre d'étages de pompage. Un inconvénient de cette solution est d'augmenter également la taille des circuits et leur coût. Par ailleurs, I'efficacité des derniers étages d'une pompe de charge tend à diminuer quand le nombre d'étages augmente, ce qui oblige en pratique à limiter le nombre d'étages des pompes. Un but de l'invention est de proposer une structure de pompe de charge améliorée en ce qui concerne la surface occupée. Un autre but de l'invention est de proposer une structure de pompe apte à fonctionner à faible tension d'alimentation. Un autre but de l'invention est de proposer une structure de pompe qui ne nécessite pas de procédé dédié pour réaliser des transistors à canal P à faible tension de seuil. Ainsi, l'invention concerne un circuit intégré réalisé à partir d'un substrat d'un premier type et comprenant un circuit du type pompe de charge pour produire, à partir d'au moins un potentiel d'alimentation externe reçu par le circuit intégré. un potentiel de sortie d'une première polarité et de valeur absolue supérieure au potentiel d'alimentation externe. Le circuit du type pompe de charge comprend un circuit d'alimentation du type pompe de charge pour produire un potentiel d'alimentation interne d'une deuxième polarité et de valeur absolue supérieure au potentiel d'alimentation externe, ce circuit étant réalisé à partir de transistors de type MOS à canal du premier type. Il comprend par ailleurs un circuit de sortie pour produire le potentiel de sortie, ce circuit de sortie comprenant au moins un premier condensateur de pompage et des transistors de type MOS à canal d'un deuxième type, et des moyens de commutation et de commande pour produire au moins une phase de pilotage du circuit de sortie à partir du potentiel d'alimentation interne. Selon un mode de réalisation, les moyens de commutation comprennent un circuit de commutation agencé pour fournir sélectivement un potentiel de référence ou le potentiel d'alimentation interne, ce circuit de commutation étant commandé à partir d'un signal d'horloge de sorte qu'alternativement le potentiel de la phase de pilotage soit sensiblement égal au potentiel de référence ou au potentiel d'alimentation interne. Selon un mode de réalisation, le circuit de commutation comprend au moins deux transistors MOS à canal du deuxième type, les canaux de ces transistors étant montés en série et permettant de fournir, sur un point milieu, soit le potentiel de référence, soit le potentiel d'alimentation interne, ledit point milieu fournissant la phase de pilotage du circuit de sortie et les grilles de commande de ces transistors recevant des potentiels de commande de sorte qu'ils ne soient pas simultanément passants. Selon un mode de réalisation, les potentiels de commande sont produits par les moyens de commande à partir du signal d'horloge, ces moyens de commande comprenant, d'une part, une ou des portes logiques pour produire le potentiel de commande du transistor du circuit de commutation qui permet de fournir le potentiel de référence et comprenant, d'autre part, un circuit translateur de potentiel pour produire le potentiel de commande du transistor du circuit de commutation qui permet de fournir le potentiel d'alimentation interne. Selon un mode de réalisation, le circuit de sortie comprend plusieurs condensateurs de pompage et, d'autre part, le circuit du type pompe de charge comprend des moyens de commutation associés aux dits condensateurs de pompage et des moyens de commande pour produire des phases de pilotage du circuit de sortie à partir du potentiel d'alimentation interne, ces phases étant non recouvrantes, de sorte que le potentiel de sortie produit soit supérieur, en valeur absolue, au potentiel d'alimentation interne. Selon un mode de réalisation, les moyens de commande sont agencés pour produire deux phases de pilotage et le circuit de sortie comprend plusieurs étages en série, ces étages étant pilotés par les phases de pilotage, ces phases étant fournies au circuit de sortie par les moyens de commutation de sorte que deux étages successifs soient pilotés par deux phases distinctes. Selon un mode de réalisation, les moyens de commutation comprennent des circuits de commutation agencés pour fournir sélectivement un potentiel de référence ou le potentiel d'alimentation interne, ces circuits de commutation étant commandés à partir d'un signal d'horloge de sorte qu'alternativement les potentiels des phases de pilotage soient sensiblement égaux au potentiel de référence ou au potentiel d'alimentation interne, et de sorte que les potentiels de ces phases soient simultanément différents. Selon un mode de réalisation, les circuits de commutation comprennent au moins deux transistors MOS à canal du deuxième type, les canaux de ces transistors étant montés en série et permettant de fournir, sur un point milieu, soit le potentiel de référence, soit le potentiel d'alimentation interne, ledit point milieu fournissant une phase de pilotage du circuit de sortie et les grilles de commande de ces transistors recevant des potentiels de commande de sorte qu'ils ne soient pas simultanément passants. Selon un mode de réalisation, les moyens de commande comprennent, d'une part, une ou des portes logiques pour produire les potentiels de commande des transistors des circuits de commutation qui permettent de fournir le potentiel de référence et comprennent, d'autre part, un circuit translateur de potentiel pour produire les potentiels de commande des transistors des circuits de commutation qui permettent de fournir le potentiel d'alimentation interne. Selon un mode de réalisation, le circuit de sortie comprend un condensateur de sortie fournissant sur l'un des ces pôles le potentiel de sortie. Selon un mode de réalisation, les premier et deuxième types sont, respectivement, les types P et N et en ce que les première et deuxième polarités sont, respectivement, les polarités positive et négative. Dans l'invention, on propose donc de réaliser un circuit générateur de potentiel de polarité donnée à partir d'un circuit générateur de potentiel de polarité opposée alimentant un circuit de sortie qui inverse cette polarité. De la sorte, dans le cas d'un circuit générant un potentiel négatif dans un circuit réalisé à partir d'un substrat de type P, on limite l'utilisation de transistors à canal P dans le circuit générateur du potentiel négatif, les étages de pompage étant principalement réalisés avec des transistors à canal N, pour produire un potentiel positif. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés, dans lesquels la figure I représente un circuit selon l'invention et la figure 2 représente un circuit translateur de potentiel utilisé dans le circuit de la figure 1. La figure 1 représente un circuit 2 réalisé conformément à l'invention. On suppose qu'il est réalisé sous forme intégrée, à partir d'un substrat d'un premier type. On supposera que ce premier type est le type P, le type N formant un deuxième type d'implant. Le circuit 2 comprend un circuit 4 du type pompe de charge pour produire un potentiel de sortie NHV d'une première polarité, de valeur absolue supérieure à la valeur d'un potentiel d'alimentation externe VCC. On supposera que cette première polarité est la polarité négative, la polarité positive formant une deuxième polarité. Le circuit 2 pourra être par exemple une mémoire de type EEPROM dans laquelle on réalise la programmation ou l'effacement de cellules de mémorisation par application d'un potentiel négatif. Le circuit 2 comprendra alors, classiquement, un plan mémoire, des circuits de décodage, de lecture etc., non décrits ici et non représentés sur la figure 1, par soucis de concision. Le circuit 2 comprend deux bornes d'entrée 6 et 8 pour recevoir un potentiel d'alimentation externe positif VCC et un potentiel de référence GND (encore appelé communément potentiel de masse). Le circuit 4 générateur du potentiel négatif NHV reçoit le potentiel d'alimentation externe VCC et le potentiel de référence GND. Le circuit 4 comprend un circuit d'alimentation 10, qui est un générateur de potentiel positif produisant un potentiel d'alimentation interne positif PHV à partir des potentiels d'alimentation externe et de référence. On suppose que le circuit d'alimentation 10, non représenté en détail, est un circuit de type pompe de charge, apte à produire un potentiel d'alimentation interne PHV de valeur absolue supérieure à la valeur absolue du potentiel d'alimentation externe VCC et utilisant des transistors de type MOS à canal N. On utilisera, par exemple, les circuits décrits dans la demande de brevet français FR-A-2 735 920 ou dans le brevet US-A-5 097 226, circuits aptes à fonctionner à faible tension d'alimentation. Le circuit 4 comprend également un circuit de sortie 12, de type pompe de charge négative, alimenté par le circuit d'alimentation 10. Dans l'exemple illustré, le circuit de sortie 12 est un doubleur de tension piloté par deux phases de pilotage CPI et CP2 non recouvrantes. I1 comprend des condensateurs 14 et 16 de pompage, des transistors 18, 20 et 22, de type MOS a canal P, montés en diodes, et un condensateur de sortie 24. Les condensateurs pourront, éventuellement, être réalisés à partir de transistors de type MOS. Le drain et la grille de commande du transistor 1 8 reçoivent le potentiel de référence GND. Son caisson est polarisé positivement (par rapport à sa grille de commande), par exemple au potentiel d'alimentation externe VCC. La source du transistor 1 8 est reliée, d'une part, à un premier pôle du condensateur 14 et, d'autre part, au drain et à la grille de commande du transistor 20. Le caisson du transistor 20 est, par exemple, polarisé au potentiel de référence GND (ce qui permet de limiter la différence de potentiel caisson-grille de commande). Sa source est reliée, d'une part, à un premier pôle du condensateur 16 et, d'autre part, au drain et à la grille de commande du transistor 22. Le caisson du transistor 20 est, par exemple, polarisé au potentiel de référence GND. Sa source est reliée à un premier pôle du condensateur de sortie 24. Un deuxième pôle du condensateur de sortie 24 reçoit le potentiel GND et son premier pôle fournit le potentiel de sortie NHV. Des deuxièmes pôles des condensateurs 14 et 16 de pompage reçoivent les phases CP 1 et CP2. Ces phases permettent de produire un potentiel de sortie sensiblement égal, en valeur absolue, au double du potentiel d'alimentation interne PHV. Le circuit 4 comprend des moyens de commutation pour fournir les phases de pilotage au circuit de sortie. Ces moyens de commutation comprennent un commutateur pour fournir chaque phase de pilotage appliquée au deuxième pôle de chaque condensateur de pompage du circuit de sortie 12. Dans l'exemple, le circuit 12 comprenant deux étages de pompage, il nécessite au moins deux phases de pilotage. Le circuit 4 comprend ainsi deux commutateurs 26 et 28 fournissant respectivement les phases CP 1 et CP2. Chacun des commutateurs 26 et 28 comprend deux transistors, de type MOS à canal N, dont les canaux sont montés en série. Le commutateur 26 comprend ainsi deux transistors 30 et 32. La source du transistor 30 reçoit le potentiel de référence GND. Son drain est relié à la source du transistor 32. Le drain du transistor 32 reçoit le potentiel d'alimentation interne PHV. La source et le drain respectifs des transistors 32 et 30, qui forment le point milieu des canaux de ces transistors, fournissent la phase de pilotage CP1. Leurs grilles de commande reçoivent, respectivement, des potentiels de commande SW2 et SWI. Ces potentiels de commande sont tels que les transistors 32 et 30 ne sont pas passants simultanément, de sorte que la phase CP 1 est fournie sélectivement par le transistor 32 ou par le transistor 30. De préférence, on choisira un transistor 32 de type natif (c'està-dire sans implant de seuil), à faible tension de seuil, pour limiter les chutes de tension dans ce transistor, à l'état passant. Le commutateur 28 comprend deux transistors 34 et 36. La source du transistor 34 reçoit le potentiel de référence GND. Son drain est relié à la source du transistor 36. Le drain du transistor 36 reçoit le potentiel d'alimentation interne PHV. La source et le drain respectifs des transistors 34 et 36, qui forment le point milieu des canaux de ces transistors, fournissent la phase de pilotage CP2. Leurs grilles de commande reçoivent, respectivement, des potentiels de commande SW3 et SW4. Ces potentiels de commande sont tels que les transistors 34 et 36 ne sont pas passants simultanément, de sorte que la phase CP2 est fournie sélectivement par le transistor 34 ou par le transistor 36. De préférence, on choisira un transistor 36 natif, à faible tension de seuil, pour limiter les chutes de tension dans ce transistor, à l'état passant. Enfin, le circuit 4 comprend une borne d'entrée 38 pour recevoir un signal d'horloge CK et un circuit de commande pour produire, à partir du signal d'horloge, les potentiels de commande SW1 à SW4 fournis aux commutateurs 26 et 28. Le signal d'horloge CK oscille, par exemple, entre les potentiels d'alimentation externe et de référence VCC et GND. Il peut être produit par un oscillateur en anneau ou par un oscillateur à relaxation. I1 pourra aussi être reçu par une borne d'entrée du circuit 2. I1 pourra, éventuellement, être produit et/ou utilisé par le circuit d'alimentation 10. Le signal d'horloge CK est fourni à un inverseur 40 et à une première entrée d'une porte logique 42, de type NON~OU à deux entrées. L'inverseur 40 produit un signal d'horloge NCK, inverse du signal d'horloge CK. Ce signal d'horloge NCK est fourni, d'une part, à une première entrée d'une porte logique 44, de type NON~OU à deux entrées et, d'autre part, à une première entrée d'une porte logique 46, de type NON~OU à deux entrées. La porte 42 reçoit le potentiel de commande SW2 sur sa deuxième entrée et produit le potentiel de commande SW1. La porte 44 reçoit le potentiel de commande SW4 sur sa deuxième entrée et produit le potentiel de commande SW3. La porte 46 reçoit le potentiel de commande SWI sur sa deuxième entrée et produit un signal logique de commande CS. Le signal de commande CS est au potentiel d'alimentation externe VCC quand il est dans un premier état logique, et il est au potentiel de référence GND quand il est dans un second état logique. Le circuit de commande comprend enfin un circuit 48 translateur de potentiel. Ce circuit 48 reçoit le potentiel d'alimentation interne PHV, le potentiel de référence GND et le signal de commande CS. il produit les potentiels de commande SW2 et SW4. Si le signal de commande CS est dans son premier état logique, les potentiels de commande SW2 et SW4 seront sensiblement égaux, respectivement, aux potentiels PHV et GND. Inversement, si le signal de commande CS est dans son second état logique, les potentiels de commande SW2 et SW4 seront sensiblement égaux, respectivement, aux potentiels GND et PHV. La figure 2 illustre plus en détail un exemple de circuit 48 translateur de potentiel. Le circuit 48 comprend une entrée de commande El, une première entrée d'alimentation E2, une deuxième entrée d'alimentation E3, une sortie non inverseuse S1 et une sortie inverseuse S2. L'entrée de commande El permet de recevoir le signal de commande CS. Les entrées d'alimentation E2 et E3 reçoivent respectivement les potentiels PHV et GND d'alimentation interne et de référence. Le circuit 48 comprend deux transistors 50 et 52 de type MOS à canal P, dont les sources et les caissons sont reliés à l'entrée d'alimentation E2. Il comprend par ailleurs deux transistors 54 et 56, de type MOS à canal N, dont les sources sont reliées à l'entrée d'alimentation E3. L'entrée de commande El est reliée, d'une part, à la grille de commande du transistor 54 et, d'autre part, à l'entrée d'un inverseur 58 alimenté par les potentiels VCC et GND. La sortie de l'inverseur 58 est reliée à la grille de commande du transistor 56. Les drains des transistors 50 et 54 sont reliés entre eux, à la grille de commande du transistor 52 et à la sortie inverseuse S2. Les drains des transistors 52 et 56 sont reliés entre eux, à la grille de commande du transistor 50 et à la sortie non inverseuse S1. Supposons que le signal de commande CS soit au potentiel de référence GND. Les transistors 54 et 56 sont, respectivement, bloqué et passant. Les transistors 50 et 52 sont alors, respectivement, passant et bloqué. Les potentiels de commande SW2 et SW4 sont donc égaux, respectivement, aux potentiels GND et PHV (en considérant, pour simplifier, que la chute de tension dans le transistor 50 est nulle). Supposons que le signal de commande CS soit au potentiel d'alimentation VCC. Les transistors 56 et 54 sont, respectivement, bloqué et passant. Les transistors 52 et 50 sont alors, respectivement, passant et bloqué. Les potentiels de commande SW4 et SW2 sont donc égaux, respectivement, aux potentiels GND et PHV (en considérant, pour simplifier, que la chute de tension dans le transistor 52 est nulle). On va maintenant décrire le fonctionnement du circuit 4 générateur de potentiel négatif, en supposant que le circuit d'alimentation 10 est en fonctionnement et produit le potentiel d'alimentation interne PHV. On suppose, par ailleurs, que l'inverseur 40 et les portes logiques 42, 44 et 46 sont alimentés par les potentiels d'alimentation externe et de référence VCC et GND. On négligera, par ailleurs, les pertes dans les transistors des circuits de commutation et du circuit de sortie. 1 CK = VCC. Supposons que le signal d'horloge CK soit au potentiel d'alimentation externe VCC. Le signal d'horloge NCK est au potentiel de référence GND. Le potentiel de commande SWI est égal au potentiel de référence GND et le signal de commande CS est donc au potentiel VCC. En conséquence, les potentiels de commande SW2 et SW4 sont sensiblement égaux, respectivement, au potentiel d'alimentation interne PHV et au potentiel de référence GND. Le potentiel de commande SW3 est donc sensiblement égal au potentiel d'alimentation externe VCC. Les transistors 30 et 32 sont, respectivement, bloqué et passant. Le potentiel de la phase CP 1 est donc sensiblement égal au potentiel d'alimentation interne PHV. Les transistors 34 et 36 sont, respectivement, passant et bloqué. Le potentiel de la phase CP2 est donc sensiblement égal au potentiel de référence GND. Lors de cette première phase de fonctionnement, le premier pôle du condensateur 14 est au potentiel de référence GND et son deuxième pôle est préchargé sensiblement au potentiel d'alimentation interne PHV. 2 - CK =GND. Supposons que le signal d'horloge CK soit au potentiel de référence GND. Le signal d'horloge NCK est au potentiel d'alimentation externe VCC. Le potentiel de commande SW3 est donc égal au potentiel de référence GND et le signal de commande CS est au potentiel de référence GND. En conséquence, les potentiels de commande SW2 et SW4 sont sensiblement égaux, respectivement, au potentiel de référence GND et au potentiel d'alimentation interne PHV. Les potentiel de commande SW 1 et SW3 sont donc sensiblement égaux, respectivement, au potentiel d'alimentation externe VCC et au potentiel de référence GND. Les transistors 30 et 32 sont, respectivement, passant et bloqué. Le potentiel de la phase CP1 est donc sensiblement égal au potentiel de référence GND. Les transistors 34 et 36 sont, respectivement, bloqué et passant. Le potentiel de la phase CP2 est donc sensiblement égal au potentiel d'alimentation interne PHV. Lors de cette seconde phase de fonctionnement, le potentiel du deuxième pôle du condensateur 14 passe au potentiel de référence GND et le potentiel de son premier pôle passe alors à - PHV, opposé du potentiel PHV. De son côté, le deuxième pôle du condensateur 16 est préchargé à un potentiel sensiblement égal au potentiel d'alimentation interne PHV. Lors de la phase de fonctionnement suivante, le potentiel du deuxième pôle du condensateur 16 est sensiblement égal au potentiel GND et le potentiel du premier pôle de ce condensateur passe alors à - 2 * PHV, potentiel égal en valeur absolue au double du potentiel de précharge des condensateurs 14 et 16, et de polarité opposée. Par transferts de charges successifs vers le condensateur de sortie 24 par le biais du transistor 22, on va progressivement augmenter la valeur du potentiel de sortie NHV, de sorte qu'il atteigne - 2 * PHV. En réalité, la valeur du potentiel NHV sera plus faible. En notant Vtnat les chutes de tension dans les transistors 32 et 36 à l'état passant (avec Vtnat > 0), et en notant Vtp les chutes de tension, dans les transistors 18 20 et 22 (avec Vtp > 0 et en négligeant l'effet substrat, c'est-à-dire en considérant que les pertes sont les mêmes pour les trois transistors), on obtint NHV = - 2 * PHV + 2 * Vtnat+3 * Vtp. Dans la mesure où l'on dispose d'un circuit d'alimentation 10 apte à fonctionner à basse tension d'alimentation (ce qui est plus simple à réaliser qu'une pompe de charge négative dans la mesure où on le réalise, typiquement, avec des transistors à canal N), on peut donc réaliser, selon l'invention, un circuit du type pompe de charge délivrant un potentiel négatif plus facilement qu'en utilisant directement une pompe de charge négative réalisée à partir de transistors à canal P. Les transistors à canal P, dans l'invention, ne sont utilisés que dans le circuit de sortie 12. Dans ce circuit de sortie, les potentiels appliqués aux transistors montés en diodes sont élevés, ce qui minimise l'influence des pertes dues à ces transistors à canal P et permet de se passer de transistors à faible tension de seuil, tout en permettant un fonctionnement à faible tension d'alimentation. Si on considère, par exemple, que le potentiel d'alimentation externe VCC est à 2 volts, on pourra très bien utiliser des transistors à canal P présentant une tension de seuil égale (voire supérieure) à 2 volts, sans que cela bloque la production du potentiel de sortie. Il convient, bien entendu, de tenir compte de l'influence des pertes dans ces transistors dans la valeur du potentiel de sortie. Si, par exemple, le potentiel d'alimentation interne est de 16 volts et si on considère une chute de tension de 0.5 volt dans les transistors 32 et 36, on peut atteindre en théorie un potentiel de sortie de - 31 volts. En réalité, compte tenu des pertes dans les transistors à canal P, on atteindra environ - 25 volts (en considérant une tension de seuil de l'ordre de 2 volts). Il est donc préférable d'utiliser des transistors à canal P ayant une faible tension de seuil. Néanmoins, il n'est pas absolument nécessaire que la valeur de cette tension de seuil soit faible et, en particulier, elle pourra être supérieure au potentiel d'alimentation externe, contrairement aux pompes de charge négatives habituelles. D'autre part, l'invention permet de minimiser l'encombrement du circuit de génération de potentiel négatif, dans la mesure où l'on utilise peu de transistors à canal P qui nécessitent l'implantation de caissons. Bien entendu, la description ci-dessus n'est pas limitative et l'homme de l'art pourra opérer des modifications sans sortir du cadre de l'invention. On pourra, par exemple, utiliser un circuit de régulation du potentiel de sortie NHV, en agissant par exemple sur les signaux de commande de sorte à arrêter la production des phases lorsque le potentiel a atteint une valeur déterminée, ou bien encore en limitant ce potentiel NHV, en sortie du circuit de sortie, à une valeur seuil. On pourra également modifier le circuit de sortie en multipliant le nombre d'étages de pompage de manière à atteindre un potentiel de sortie plus important. I,es phases différentes CP1 et CP2 seront alors fournies à un étage sur deux, deux étages successifs recevant des phases différentes. Bien entendu, on ne modifiera pas les moyens de commande et de commutation, ceux-ci étant suffisantes pour produire deux phases de pilotage, indépendamment du nombre d'étages recevant ces phases. On pourra également modifier les étages de pompages et réaliser, par exemple, un circuit piloté par quatre phases de pilotage au lieu de deux. On pourra aussi n'utiliser qu'un seul étage dans le circuit de sortie 12. Ainsi, on pourra, par exemple, enlever le deuxième étage de pompage formé du transistor d'isolement 22 et du condensateur de pompage 16, ainsi que les circuits liés fonctionnellement à cet étage (circuit de commutation 28 et porte logique 44). On réalisera alors une simple inversion du potentiel d'alimentation interne. Cela permet, par exemple, de réaliser l'effacement et/ou la programmation de cellules d'une mémoire par application de potentiels symétriques, en limitant ainsi la valeur absolue des potentiels appliqués. On pourra, éventuellement, se passer de condensateur de sortie 24, si le circuit de sortie 12 alimente un circuit présentant une charge équivalente capacitive. Ce condensateur de sortie existe alors, virtuellement, par le biais de la capacité équivalente du circuit alimenté. On pourra, éventuellement, modifier le circuit de commande, par exemple en inversant la polarité des signaux et des potentiels de commande, ou bien encore en utilisant d'autre types de portes logiques pour produire les REVENDICATIONS 1 - Circuit intégré (1) réalisé à partir d'un substrat d'un premier type et comprenant un circuit (4) du type pompe de charge pour produire, à partir d'au moins un potentiel d'alimentation externe (VCC) reçu par le circuit intégré, un potentiel de sortie (NHV) d'une première polarité et de valeur absolue supérieure au potentiel d'alimentation externe (VCC), caractérisé en ce que le circuit (4) du type pompe de charge comprend - un circuit d'alimentation (10) du type pompe de charge pour produire un potentiel d'alimentation interne (PHV) d'une deuxième polarité et de valeur absolue supérieure au potentiel d'alimentation externe (VCC), ce circuit étant réalisé à partir de transistors de type MOS à canal du premier type, - un circuit de sortie (12) pour produire le potentiel de sortie (NHV), ce circuit de sortie comprenant au moins un premier condensateur (14) de pompage et des transistors (18, 20) de type MOS à canal d'un deuxième type, et - des moyens de commutation (26) et de commande (38, 40, 42, 46, 48) pour produire au moins une phase (CPI) de pilotage du circuit de sortie (12) à partir du potentiel d'alimentation interne (PHV). 2 - Circuit selon la revendication 1, caractérisé en ce que les moyens de commutation comprennent un circuit de commutation (26, 28) agencé pour fournir sélectivement un potentiel de référence (GND) ou le potentiel d'alimentation interne (PHV), ce circuit de commutation étant commandé à partir d'un signal d'horloge (CK) de sorte qu'alternativement le potentiel de la phase de pilotage soit sensiblement égal au potentiel de référence ou au potentiel d'alimentation interne. 3 - Circuit selon la revendication 2, caractérisé en ce que le circuit de commutation comprend au moins deux transistors MOS (30, 32, 34, 36) à canal du deuxième type, les canaux de ces transistors étant montés en série et permettant de fournir sur un point milieu, soit le potentiel de référence (GND), soit le potentiel d'alimentation interne (PHV), ledit point milieu fournissant la phase (CP1, CP2) de pilotage du circuit de sortie (12) et les grilles de commande de ces transistors recevant des potentiels de commande (SW1, SW2, SW3, SW4) de sorte qu'ils ne soient pas simultanément passants. 4 - Circuit selon la revendication 3, caractérisé en ce que les potentiels de commande (SWl, SW2, SW3, SW4) sont produits par les moyens de commande à partir du signal d'horloge (CK), ces moyens de commande comprenant, d'une part, une ou des portes logiques (42, 44) pour produire le potentiel de commande (SWI, SW3) du transistor (30, 34) du circuit de commutation (26, 28) qui permet de fournir le potentiel de référence (GND) et comprenant, d'autre part, un circuit (48) translateur de potentiel pour produire le potentiel de commande (SW2, SW4) du transistor (32, 36) du circuit de commutation (26, 28) qui permet de fournir le potentiel d'alimentation interne (PHV). 5 - Circuit selon la revendication 1, caractérisé en ce que, d'une part, le circuit de sortie (12) comprend plusieurs condensateurs de pompage (14, 16) et, d'autre part, en ce que le circuit (4) du type pompe de charge comprend des moyens de commutation (26, 28) associés aux dits condensateurs de pompage et des moyens de commande (38, 40, 42, 44, 46, 48) pour produire des phases (CPI, CP2) de pilotage du circuit de sortie (12) à partir du potentiel d'alimentation interne (PHV), ces phases étant non recouvrantes, de sorte que le potentiel de sortie (NHV) produit soit supérieur, en valeur absolue, au potentiel d'alimentation interne (PHV). 6 - Circuit selon la revendication 5, caractérisé en ce que les moyens de commande sont agencés pour produire deux phases de pilotage (CPI, CP2) et en ce que le circuit de sortie (12) comprend plusieurs étages en série, ces étages étant pilotés par les phases de pilotage, ces phases étant fournies au circuit de sortie par les moyens de commutation de sorte que deux étages successifs soient pilotés par deux phases distinctes. 7 - Circuit selon l'une des revendications 5 ou 6, caractérisé en ce que les moyens de commutation comprennent des circuits de commutation (26, 28) agencés pour fournir sélectivement un potentiel de référence (GND) ou le potentiel d'alimentation interne (PHV), ces circuits de commutation étant commandés à partir d'un signal d'horloge (CK) de sorte qu'alternativement les potentiels des phases de pilotage soient sensiblement égaux au potentiel de référence ou au potentiel d'alimentation interne, et de sorte que les potentiels de ces phases soient simultanément différents. 8 - Circuit selon la revendication 7, caractérisé en ce que les circuits de commutation (26, 28) comprennent au moins deux transistors MOS (30, 32, 34, 36) à canal du deuxième type, les canaux de ces transistors étant montés en série et permettant de fournir sur un point milieu, soit le potentiel de référence (GND), soit le potentiel d'alimentation interne (PHV), ledit point milieu fournissant une phase (CP1, CP2) de pilotage du circuit de sortie (12) et les grilles de commande de ces transistors recevant des potentiels de commande (SW1, SW2, SW3, SW4) de sorte qu'ils ne soient pas simultanément passants. 9 - Circuit selon la revendication 8, caractérisé en ce que les moyens de commande comprennent, d'une part, une ou des portes logiques (42, 44) pour produire les potentiels de commande (SWI, SW3) des transistors (30, 34) des circuits de commutation (26, 28) qui permettent de fournir le potentiel de référence (GND) et comprennent, d'autre part, un circuit (48) translateur de potentiel pour produire les potentiels de commande (SW2, SW4) des transistors (32, 36) des circuits de commutation (26, 28) qui permettent de fournir le potentiel d'alimentation interne (PHV). 10 - Circuit selon l'une des revendications 1 à 9, caractérisé en ce que le circuit de sortie (12) comprend un condensateur (24) de sortie fournissant sur l'un des ces pôles le potentiel de sortie (NHV). 1 1 - Circuit selon l'une des revendications 1 à 10, caractérisé en ce que les premier et deuxième types sont, respectivement, les types P et N et en ce que les première et deuxième polarités sont, respectivement, les polarités positive et négative.