FR 2748855 A1 19971121 FR 9606104 A 19960515 PROCèDE DE FABRICATION D'UN DISPOSITIF DE PROTECTION CONTRE LE8 SURTENSIONS POUR UN CIRCUIT INTEGRE CNO8. L'invention concerne un procédé de fabrication d'une structure de protection d'un plot de connexion contre les surtensions électrostatiques. Le problème de protéger un circuit intégré contre les surtensions et décharges électrostatiques est bien connu. Il s'agit d'empêcher la destruction ou l'altération d'éléments de la circuiterie interne du circuit intégré. Pour cela, des dispositifs de protection sont utilisés, destinés à se déclencher à partir d'un certain niveau de tension et aptes à conduire un fort courant, pour dissiper l'énergie. Un dispositif de protection bien connu comprend une résistance Rp série de protection entre un plot PS de connexion (d'entrée ou de sortie) du circuit intégré et une borne (d'entrée ou de sortie) B1 d'une circuiterie interne à protéger, et un transistor bipolaire latéral Tb connecté entre ce plot et la masse, et dont la base est aussi reliée à la masse, comme représenté sur la figure 1. Une structure classique de transistor bipolaire NPN sur substrat P comprend deux diffusions N, une correspondant à l'émetteur, l'autre au collecteur. La base correspond à la zone de substrat entre l'émetteur et le collecteur. Le substrat est polarisé à la masse par une prise de substrat P+ (résistive). Les deux diffusions sont isolées par une couche d'oxyde de champ, sous laquelle on trouve classiquement l'implantation de champ, notée Piso, soit donc une zone P plus dopée que le substrat. La tension de claquage d'un tel dispositif dépend du dopage de la diffusion N et du dopage de l'implantation de champ Piso. Dans les technologies CMOS récentes, qui comprennent la réalisation d'une implantation de même type que le substrat réalisée sur l'ensemble du substrat excepté dans les régions de caissons de type opposé (technologies dites "twin-tub)" pour empêcher que les caissons ne s'élargissent de trop, on aura ainsi une tension de claquage de l'ordre de 12 à 15 volts. Dès que la tension sur le plot atteint ou dépasse ce niveau, le processus de protection bien connu va s'enclencher, comme représenté sur les figures 2a et 2b avec une conduction par claquage collecteur-base suivi d'un passage en direct de la diode collecteur-émetteur: (1) - La jonction collecteur-base (si c'est le collecteur qui est connecté au plot) claque, faisant circuler un courant ib dans la base. (2) - Comme la base est résistive, la tension baseémetteur vbe augmente avec le courant, jusqu'à atteindre 0.6 volt, (3) - ce qui polarise la jonction base-émetteur en direct, qui écoule alors un fort courant (conduction bipolaire). La résistance de protection permet elle de limiter le courant dans la circuiterie logique à protéger. On connaît une structure améliorée de transistor bipolaire latéral, qui permet de protéger le circuit pour des niveaux de tension de claquage bien plus élevés, de l'ordre de quarante à cent volts. Ceci est obtenu en plaçant la diffusion N du collecteur (si c'est le collecteur qui est connecté au plot à protéger) entièrement dans un caisson N. On rappelle qu'un caisson correspond à une implantation d'impuretés sur une plus grande profondeur mais avec une concentration moindre que la diffusion qui est surfacique. Dans un exemple, le caisson N a une profondeur de 2.2 microns avec un dopage à 8.1012 atomes/cm3, et la diffusion une épaisseur de 0.15 microns avec un dopage à 5.1015 atomes/cm3. La jonction caisson N - substrat P a donc une tension de claquage bien plus élevée que la jonction diffusion N - substrat P, puisque le caisson est beaucoup moins dopé. Cependant, dans certains circuits intégrés, des plots de connexion sont destinés à transmettre (en entrée ou en sortie) des niveaux de tension élevés, par exemple de l'ordre de vingt volts. Si l'on cherche à protéger ces plots de connexion, il faut d'une part permettre la transmission du niveau de haute tension désiré, sans déclencher la protection : on voit que l'on ne peut pas utiliser la structure classique du transistor bipolaire latéral, dont la tension de claquage (12 à 15 volts) est évidemment trop basse. Mais la structure modifiée du transistor bipolaire qui consiste à placer la diffusion entièrement dans un caisson, pour augmenter la tension de claquage ne convient pas non plus pour toutes les applications. En effet, on a vu que cette structure offrait une tension de claquage très élevée, de l'ordre de quarante à cent volts. Certaines applications nécessitent une protection proche du niveau de la haute tension transmise sur le plot, juste un peu supérieure. Par exemple, si le niveau maximal de la haute tension transmise sur le plot est égale à dix neuf volts, on veut pouvoir déclencher le dispositif de protection à vingt volts au moins. Par ailleurs, il faut que la connexion métallique du collecteur au plot et à la résistance offre une bonne protection. En effet, il ne faut pas que l'endroit physique où est réalisé le contact métallique puisse faire claquer une autre jonction que la jonction collecteur-base désirée. Aucune des structures connues de l'état de la technique ne permet de résoudre ce problème. Ce problème technique se pose en particulier dans des circuits intégrés incluant une mémoire EEPROM qui utilise une tension de programmation/effacement de l'ordre de dix neuf volts générée en interne (pompe de charges et multiplieurs intégrés), comme représenté schématiquement sur la figure 1. Pour pouvoir tester et caractériser ces circuits mémoires, un plot de connexion PS a été prévu sur lequel on peut commuter le niveau de haute tension Vpp sur le plot de sortie, via un transistor de commutation de haute tension (T1, COM). La présente invention se propose de résoudre le problème technique exposé ci-dessus. Dans l'invention, on a cherché un procédé qui permettrait d'avoir un dispositif de protection adapté à un plot de transmission de haute tension. Telle que caractérisée, l'invention concerne donc un procédé de fabrication, en technologie CMOS sur substrat P, d'une structure de protection d'un plot de connexion contre les surtensions ou décharges électrostatiques, ladite structure comprenant une résistance série de protection entre la circuiterie interne à protéger et ledit plot de connexion et un transistor bipolaire latéral avec une première diffusion et une deuxième diffusion de type N pour former un émetteur et un collecteur, la région intermédiaire formant la base dudit transistor, et des diffusions étant connectée audit plot à protéger. Selon l'invention, cette diffusion connectée au plot est réalisée dans un caisson de type N avec une zone qui s'étend latéralement hors du caisson dans la base, une implantation de type P étant effectuée sur l'ensemble du substrat en dehors des caissons N et excepté dans une région de la base dudit transistor latéral dans laquelle s'étend la dite zone. D'autres caractéristiques et avantages de l'invention sont détaillés dans la description suivante, faite à titre indicatif et non limitatif de l'invention et en référence aux dessins annexés dans lesquels - la figure 1 déjà décrite représente un schéma d'un dispositif de protection à résistance série et transistor bipolaire latéral pour un plot de connexion recevant une haute tension générée en interne; - les figures 2a et 2b déjà décrites rappellent le mode de fonctionnement d'un tel dispositif de protection; - les figures 3a à 3c représentent un mode de réalisation du dispositif de protection selon l'invention; - les figures 4a à 4c représente des variantes de réalisation du dispositif de protection selon l'invention; - la figure 5 représente une autre variante de réalisation du dispositif de protection selon l'invention et - la figure 6 détaille le dispositif avec l'oxyde de champ et l'isolation de champ Piso. Les figures 3a à 3c représentent un mode de réalisation de l'invention. La figure 3a représente une première vue en coupe du dispositif de protection selon l'invention, avec un contact métallique 8 du plot de connexion PS sur le collecteur et un contact métallique 12 pour la connexion de l'émetteur à la masse. L'émetteur est obtenu par une diffusion 1 de type N. Le collecteur comprend une diffusion 2 de type N dans un caisson 4 de type N. L'émetteur et le collecteur sont classiquement séparés par la base 5 du transistor latéral, dans le substrat P. Un oxyde de champ épais et une implantation de champ Piso (implantation sur une épaisseur d'environ 0.5 micron), isolent les diffusion d'émetteur et de collecteur de manière bien connue. Par souci de clarté des dessins, cet oxyde de champ et l'isolation de champ Piso ont été représentés sur une autre figure, la figure 6. Selon l'invention, on réalise une diffusion 2 avec une zone 2a qui s'étend latéralement hors du caisson, dans la région de la base 5. En partant d'un substrat P faiblement dopé, si on réalise une implantation en impuretés P sur l'ensemble du substrat en dehors des caissons N et excepté dans une région 7 de la base 5 dans laquelle la zone 2a de la diffusion 2 s'étend hors du caisson 4, on peut ajuster la tension de claquage de la jonction formée par la zone de diffusion en dehors du caisson et le substrat. Il s'agit plus précisément de la jonction entre la zone 2a et l'implantation de champ Piso (figure 6). Sur les figures 3a et 6, les zones d'implantation P sont notées P-tub. Sur les figures 2a et 6 on voit que la région 7 englobe toute la base et l'émetteur. Ceci permet en pratique d'avoir une base courte : c'est à dire que cela permet de rapprocher physiquement l'émetteur et le collecteur. Mais pour ajuster la tension de claquage selon l'invention, il suffit de ne pas avoir d'implantation P dans la région 7, juste au niveau de la partie de la diffusion 2 qui s'étend hors du caisson, comme représenté par exemple sur la figure 4a. Seulement, dans ce cas, la base sera plus longue, d'où une perte de place sur le circuit intégré. Cela entraîne aussi la diminution du gain du transistor, donc de son efficacité (c'est à dire de sa rapidité à passer dans la zone de saturation). La tension de claquage obtenue selon le procédé de l'invention est de l'ordre de vingt volts pour une technologie utilisant les dopages suivants (en atomes/cm3) : 3.1013 pour la diffusion N, 5.1015 pour le substrat, 8.1015 pour l'implantation P, 1.1016 pour l'implantation de champ Piso. (voir figure 6) Pour réaliser le contact métallique 8 sur le collecteur, pour la connexion au plot PS à protéger et à la première borne de la résistance de protection Rp, une diffusion d'impuretés N est réalisée localement, dans une zone 3 à l'intérieur du caisson, pour avoir une bonne tenue en tension sur le contact. En effet, il ne faut pas que ce soit la jonction au niveau de la résistance qui claque. Le caisson permet donc d'avoir au niveau du contact de la résistance Rp, une jonction avec une tension de claquage de l'ordre de quarante volts, ce qui assure bien la fonction de protection recherchée. Avec le procédé selon l'invention, on dispose donc d'un dispositif de protection capable de protéger efficacement un plot PS destiné à transmettre des tensions allant par exemple jusqu'à 19 volts. Dès que le niveau sur le plot atteint par exemple 19.7 volts, la protection par claquage collecteur-base dans les zones 2a et Piso se met en route, la jonction N±caisson N (zones 3 et 4) sous le contact métallique ayant elle une tension de claquage plus élevée. La zone plus dopée 3 est obtenue de manière classique en deux étapes : on réalise la première diffusion de type N. Puis on masque une partie de cette diffusion, avant de réitérer l'opération pour obtenir la zone 3 de diffusion plus dopée, et la zone 2 moins dopée (masquée pendant la deuxième opération de diffusion). La figure 3b représente une coupe montrant la réalisation du contact pour l'autre borne B1 de la résistance série Rp. Dans l'exemple, une région 9 de la zone 2 de diffusion est réalisée hors du caisson 4, à l'opposé de la base, et dans une région du substrat dans laquelle on n'a pas réalisé l'implantation P. Les zones dans lesquelles l'implantation P est réalisée sont notées Ptub. On réalise le contact métallique 10 sur cette zone 9. Comme il s'agit ici du contact de la borne B1, en amont du dispositif de protection, le contact doit juste pouvoir tenir le niveau de tension à transmettre sur le plot PS. Le dessin des masques correspondant à la coupe AA de la figure 3a et à la coupe BB de la figure 3b est représenté sur la figure 3c. On distingue les masques pour la diffusion N avec le masque M1 pour l'émetteur, le masque M2 pour la première opération de diffusion du collecteur et le masque M3 pour réaliser la deuxième diffusion. Les masques M1 et M2 sont des masques positifs : c'est la partie externe qui est la zone cachée, tandis que le masque M3 est un masque négatif dont la partie interne, grisée sur la figure, est la partie cachée. Combiné au masque M2, il détermine la zone 3. On distingue aussi le masque M4 (positif) pour le caisson N et le masque M5 (négatif) qui combiné au masque M4 détermine les zones où l'implantation P n'est pas réalisée. On peut réaliser le contact de la deuxième borne de la résistance d'autres manières, représentées sur les figures 4b et 5. La variante représentée sur la figure 5 consiste à réaliser le contact 10 sur la diffusion 2 du collecteur, dans une zone 11 incluse dans le caisson N 4. Une autre variante représentée à la figure 4b, consiste à réaliser le contact 10 sur la même zone surdopée 3 du collecteur et incluse dans le caisson 4 que le contact 8 du plot à protéger PS. Les dessins des masques correspondant aux variantes des coupes 4a et 4b sont montrés sur la figure 4c. Par ailleurs, le procédé décrit pour le collecteur est tout aussi applicable à l'émetteur, quand c'est ce dernier qui est connecté au plot à protéger. Toutes ces variantes et les modifications mineures qui peuvent en découler sont du domaine de l'invention. REVENDICATION8 1. Procédé de fabrication en technologie CMOS sur substrat P, d' une structure de protection d'un plot de connexion (PS) contre les surtensions ou décharges électrostatiques, ladite structure comprenant une résistance (Rp) série de protection entre la circuiterie interne à protéger et ledit plot de connexion et un transistor bipolaire latéral (Tb) avec une première diffusion (1) et une deuxième diffusion (2) de type N pour former un émetteur et un collecteur, la région (5) intermédiaire formant la base dudit transistor, et une (2) des diffusions étant connectée audit plot à protéger (PS), caractérisé en ce que cette diffusion (2) qui est connectée au plot à protéger est réalisée dans un caisson de type N (4) avec une zone (2a) qui s'étend latéralement hors du caisson dans la base, une implantation de type P étant effectuée sur l'ensemble du substrat en dehors de caissons de type N et excepté dans une région (7) de la base dudit transistor latéral dans laquelle s'étend ladite zone (2a). 2. Procédé selon la revendication 1, caractérisé en ce qu'une diffusion d'impuretés N est réalisée dans une zone (3) comprise dans les limites du caisson N (4), pour réaliser le contact métallique (8) avec le plot à protéger (PS) 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que ladite implantation P n'est pas réalisée sur toute la région du substrat incluant la base et l'émetteur dudit transistor latéral. 4. Procédé selon la revendication 3, caractérisé en ce que la première borne de la résistance série est donnée par le contact métallique (8) et l'autre borne (B1) de la résistance série (Rp) est prise sur une zone (11) de la diffusion (2) comprise dans les limites du caisson N (4). 5. Procédé selon la revendication 3, caractérisé en ce que la première borne de la résistance série est donnée par le contact métallique (8) et l'autre borne (B1) de la résistance série (Rp) est prise sur la diffusion (2), dans une zone (9) s'étendant latéralement hors du caisson, à l'opposé de la base, et dans laquelle l'implantation P n'a pas été réalisée. 6. Procédé selon la revendication 3, caractérisé en ce que la première borne de la résistance série est donnée par le contact métallique (8) et l'autre borne (B1) de la résistance série est réalisée sur la même zone (3) que le premier contact métallique (8). 7. Circuit intégré en technologie CMOS sur substrat P comprenant un dispositif de protection obtenu selon l'une quelconque des revendications 1 à 6.