FR 2741471 A1 19970523 FR 9614243 A 19961121 La présente invention concerne de façon générale un appareil de lecture de données sur un support d'enregistrement, tel qu'un support à mémoire passive à disque dit compact" (CD-ROM) ou un disque numérique vidéo (DVD). Plus précisément, l'invention concerne un appareil de démodulation des données lues sur un support d'enregistrement sur lequel les données ont été enregistrées dans un système à vitesse linéaire constante (CLV) ou à vitesse linéaire constante par zones (ZCLV) , avec réglage de la rotation du support d'enregistrement à une vitesse pratiquement constante. Récemment, on a envisagé la mise au point de disques numériques destinés à enregistrer des données pour des applications dites "multimédia". Les disques optiques connus comprennent par exemple les disques laser (LD), les disques CDROM, les disques miniatures MD et les disques vidéo DVD. Ces derniers ont à peu près la même dimension que les CDROM, mais leur capacité est environ 7,5 fois plus grande. Pour l'augmentation de la capacité de mémorisation des supports d'enregistrement et des vitesses de traitement, il faudrait qu'un système de traitement de données comporte un appareil de lecture de données plus important ayant des débits plus élevés de lecture de données sur les disques optiques tels que le disque DVD. Cependant, les ordinateurs personnels portatifs doivent en général avoir un appareil de lecture de données relativement peu encombrant et qui a une consommation d'énergie inférieure à celle des appareils de lecture de données utilisés dans les ordinateurs de bureau. Un appareil classique de lecture de données comporte un moteur destiné à faire tourner en rotation un disque optique et un appareil capteur destiné à lire optiquement des données numériques enregistrées sur ce disque optique. L'appareil capteur lit les données enregistrées sur un disque optique et transmet un signal analogique. L'appareil de lecture possède en outre un amplificateur du signal analogique, formant un signal amplifié ayant une valeur prédéterminée d'amplitude. L'appareil de lecture de données compare le niveau de tension du signal analogique amplifié à une valeur prédéterminée de seuil et transforme le signal analogique en un signal numérique pulsé à l'état binaire et démodule le signal numérique pulsé en formant un signal des données lues. L'appareil précité de lecture de données lit les données d'après un système de lecture de disque optique tel que le système CLV ou ZCLV ou à vitesse angulaire constante (CAV) (c'est-à-dire un système d'enregistrement de données sur disque optique). Dans le système CLV, les données sont enregistrées sur un disque optique avec le format indiqué sur la figure 1. Chacune de plusieurs pistes T placées concentriquement sur le disque possède plusieurs secteurs constitués chacun d'une zone Al d'adresse et d'une zone A2 de données. Les longueurs des secteurs individuels sont destinées à être constantes, indépendamment de la position des pistes T qui se trouvent aux périphéries interne ou externe du disque. Lors de la lecture des données sur un disque formaté, la vitesse de rotation du disque est réglée d'après la position de l'appareil capteur dans la direction radiale du disque. Comme représenté sur la figure 2A, lorsque l'appareil capteur se déplace vers l'intérieur sur le disque, depuis l'extérieur, la vitesse de rotation du disque augmente. Ce changement de vitesse permet la lecture des données conservées dans les secteurs individuels à la même vitesse linéaire. La figure 2B est un graphique représentant la relation entre le débit des données, représentatif de la quantité de données lues par l'appareil capteur par unité de temps, et la position de la piste. Ce graphique indique que, pour une vitesse linéaire constante, le débit des données (c'est-à-dire la fréquence et l'amplitude d'un signal de données lues) est constant quelle que soit la position de l'appareil capteur sur un disque.Ceci est dû au fait que les longueurs des creux d'enregistrement des données dans les secteurs sont destinées à être constantes indépendamment de la vitesse linéaire constante, que l'appareil capteur soit placé sur la piste interne ou sur la piste externe du disque, comme représenté sur la figure 2C. Dans le système ZCLV, les données sont enregistrées avec le format indiqué sur la figure 3, et la surface du disque est séparée en plusieurs zones Z dans la direction radiale du disque, plusieurs pistes T étant affectées à chaque zone. Les longueurs des secteurs individuels compris dans une piste externe T sont destinées à être supérieures à celles des secteurs individuels compris dans la piste interne T. En outre, la gamme de longueurs des secteurs individuels qui varie d'une piste T à une autre dans chaque zone Z est destinée à être pratiquement la même d'une zone à une autre. En conséquence, les secteurs de chaque piste T sont disposés radialement dans la direction radiale du disque dans chaque zone Z.Lors de la lecture des données d'un disque formaté, la vitesse de rotation du disque est réglée zone par zone en fonction de la position de l'appareil capteur dans la direction radiale du disque. Comme l'indique la figure 4A, lorsque l'appareil capteur se déplace vers l'intérieur depuis l'extérieur du disque, la vitesse de rotation du disque augmente par paliers pour chaque zone Z. Ce changement de vitesse par paliers permet la lecture des données conservées dans les secteurs individuels à la même vitesse linéaire. Comme l'indique la figure 4B, pour une vitesse linéaire constante, le débit des données (la fréquence et l'amplitude d'un signal de données lues) est approximativement constant quelle que soit la position de l'appareil de lecture sur un disque. Bien que les longueurs des creux d'enregistrement varient dans chaque zone, la plage de variations est la même dans chaque zone comme indiqué sur la figure 4C. En outre, les longueurs des secteurs individuels changent dans chaque zone mais la plage de changement peut être la même pour toutes les zones. Dans le système CAV, les données sont enregistrées avec le format indiqué sur la figure 5. Les longueurs des secteurs individuels compris dans les pistes individuelles T placées sur un disque sont telles qu'elles augmentent vers la périphérie externe du disque. Ainsi, les secteurs de chaque piste T sont placés radialement dans la direction radiale du disque. Lors de la lecture des données d'un tel disque formaté, la vitesse de rotation du disque reste constante indépendamment de la position de l'appareil capteur sur le disque comme indiqué sur la figure 6A. En outre, la figure 6B indique que, pour une vitesse constante de rotation, le débit de données (la fréquence et l'amplitude d'un signal de données lues) est approximativement constant quelle que soit la position de l'appareil capteur sur un disque.La figure 6C indique que les longueurs des creux d'enregistrement formés dans un secteur externe du disque sont plus longues que celles des creux d'enregistrement d'un secteur interne. En conséquence, les longueurs des secteurs individuels sont aussi plus grandes vers la périphérie externe du disque. Comme indiqué par les systèmes précités d'enregistrement, le système CLV qui possède des secteurs individuels dont les longueurs sont les mêmes donne une plus grande densité d'enregistrement sur le disque. Dans le cas où des données sont enregistrées sur des disques de même dimension dans les différents systèmes, en conséquence, un disque enregistré avec le système CLV est avantageux à cause de sa plus grande capacité de mémoire. Le système ZCLV simplifie la commande du nombre de rotations du moteur d'entraînement de disque tout en conservant les caractéristiques avantageuses du système CLV qui sont la grande capacité de mémoire du disque. Le système ZCLV a une densité intermédiaire d'enregistrement comprise entre celles du système CLV et du système CAV. Le système CAV a la plus faible densité d'enregistrement de tous ces systèmes d'enregistrement de données sur disque. Les appareils d'enregistrement de données qui peuvent fonctionner avec des supports d'enregistrement tels que les disques CD-ROM ou DVD utilisent habituellement le système CLV ou ZCLV, donnant en général une plus grande densité d'enregistrement. En conséquence, les données peuvent être enregistrées sur un disque avec le système CLV ou ZCLV alors que l'appareil capteur lit des données avec une commande de rotation de disque correspondant au système CLV ou ZCLV. Pour que la vitesse de lecture des données par l'appareil de lecture soit accrue avec le système CLV ou ZCLV, la vitesse de rotation du disque est habituellement accrue. L'augmentation de la vitesse de rotation d'un disque dans le système CLV nécessite en général un changement spontané de la vitesse de rotation du disque au moment de la recherche d'un secteur distant d'un secteur occupant une autre position radiale sur le disque. A cet effet, le moteur qui entraîne le disque en rotation doit avoir un couple suffisant d'entraînement. Il faut en général que le moteur soit agrandi et que la puissance consommée par l'appareil de lecture de données augmente. On peut résoudre ce problème par lecture des données sur un disque qui porte des données enregistrées avec le système CLV ou ZCLV, tout en faisant tourner le disque à une vitesse constante sous la commande en rotation du système CAV. Cette disposition facilite la mise en oeuvre d'un moteur ayant un couple d'entraînement relativement faible. De cette manière, la dimension physique du moteur et la consommation d'énergie de l'appareil de lecture peuvent toutes deux être réduites. L'entraînement en rotation d'un disque à vitesse constante n'assure cependant pas une vitesse linéaire constante. Ainsi, la vitesse linéaire au moment de la lecture des données d'un secteur interne d'un disque est différente de celle qui est obtenue au moment de la lecture des données d'un secteur externe. Comme l'indique la figure 7 en conséquence, l'appareil capteur transmet à l'amplificateur un signal analogique dont la fréquence F augmente vers la périphérie externe du disque, avec un rapport maximal égal à 1/2,5. En outre, comme l'indique la figure 8, l'appareil capteur transmet à l'amplificateur un signal analogique dont l'amplitude W diminue vers la périphérie externe du disque. Dans le cas où des données sont lues sur un disque, portant des données enregistrées dans le système ZCLV et pour la commande en rotation d'un système CAV, l'appareil capteur transmet à l'amplificateur un signal analogique dont la fréquence F diminue d'une valeur déterminée aux limites des zones individuelles et augmente progressivement vers la périphérie externe du disque. L'appareil capteur transmet aussi à l'amplificateur un signal analogique dont l'amplitude W augmente d'une valeur donnée aux limites des zones individuelles et diminue vers la périphérie externe du disque. I1 faut dont noter qu'il est très difficile de démoduler un signal analogique ayant une fréquence et une amplitude variables, et ainsi d'obtenir avec précision un signal prédéterminé de données lues. En outre, il est difficile en pratique de lire les données d'un disque enregistré avec un système CLV ou ZCLV avec réglage de la rotation du disque par le système CAV. La présente invention concerne de façon générale un appareil de lecture de données qui permet l'obtention précise de données lues prédéterminées même lorsqu'un support d'enregistrement ayant des données enregistrées suivant le système CLV ou ZCLV est commandé à une vitesse de rotation constante. La présente invention peut être mise en oeuvre de nombreuses manières, par exemple sous forme d'un appareil et d'un procédé. Dans un premier aspect, l'invention concerne un appareil de démodulation d'un signal de données lues sur un support d'enregistrement. Le support d'enregistrement porte de préférence des données enregistrées au moins sur une partie du support d'enregistrement, et les données sont de préférence enregistrées avec un système d'enregistrement mettant en oeuvre une vitesse linéaire pratiquement constante. De cette manière, le support d'enregistrement est entraîné en rotation à une vitesse pratiquement constante lors de la lecture des signaux de données si bien que la fréquence ou l'amplitude du signal de données lues varie. L'appareil comporte un appareil de traitement du signal de données lues en fonction d'un changement de fréquence ou d'amplitude et crée un signal de données traitées convenant à la démodulation. Lorsque le signal de données traitées est produit, un démodulateur assure la démodulation du signal de données et la production d'un signal démodulé de données. Dans un autre aspect, l'invention concerne un procédé de démodulation d'un signal de données lues sur un support d'enregistrement. Le support d'enregistrement a de préférence des données enregistrées sur une partie au moins du support d'enregistrement, et les données sont de préférence enregistrées avec un système d'enregistrement à vitesse linéaire pratiquement constante. Le procédé met en oeuvre des opérations d'entraînement en rotation du support d'enregistrement à une vitesse pratiquement constante, et de lecture des données du support d'enregistrement sous forme d'un signal analogique. Cette forme de signal analogique a de préférence au moins une fréquence ou une amplitude qui varie d'après la position de lecture des données sur le support d'enregistrement.Dans ce procédé, l'amplitude du signal analogique est maintenue à une valeur pratiquement constante et elle est transformée en un signal numérique pulsé avec conservation de la fréquence du signal analogique. Le signal numérique pulsé est alors démodulé afin qu'il donne des données démodulées. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels la figure 1 est un schéma illustrant le format d'un disque mettant en oeuvre le système CLV la figure 2A est un graphique représentant la relation entre la vitesse de rotation du disque commandé en rotation par le système CLV et la position du capteur sur un disque la figure 2B est un graphique représentant la relation entre le débit des données fournies par un appareil capteur et la position du capteur sur un disque la figure 2C est un graphique représentant la relation entre les longueurs des creux des données enregistrées dans des secteurs et la position du capteur sur un disque la figure 3 est un schéma représentant un disque formaté par mise en oeuvre du système ZCLV la figure 4A est un graphique représentant la relation entre la vitesse de rotation d'un disque dont la rotation est commandée avec un système ZCLV, et la position du capteur sur un disque la figure 4B est un graphique représentant la relation entre le débit des données fournies par l'appareil capteur et la position du capteur sur un disque la figure 4C est un graphique représentant la relation entre les longueurs des creux des données enregistrées dans des secteurs et la position du capteur sur un disque la figure 5 est un schéma représentant un disque formaté dans le système CAV la figure 6A est un graphique représentant la relation entre la vitesse de rotation d'un disque, sous la commande de rotation du système CAV, et la position du capteur sur un disque la figure 6B est un graphique représentant la relation entre le débit de données fournies par l'appareil capteur et la position du capteur sur un disque la figure 6C est un graphique représentant la relation entre les longueurs des creux des données enregistrées dans des secteurs et la position du capteur sur un disque la figure 7 est un graphique représentant la relation entre la fréquence de sortie de l'appareil capteur lorsqu'un disque ayant des données enregistrées avec le système CLV est entraîné en rotation à vitesse constante, et la position du capteur au-dessus du disque la figure 8 est un graphique représentant la relation entre l'amplitude du signal de sortie de l'appareil capteur, lorsqu'un disque ayant des données enregistrées avec le système CLV est entraîné en rotation à vitesse constante, et la position du capteur sur le disque la figure 9 est un schéma général d'un appareil de lecture de données selon l'invention la figure 10 est un diagramme synoptique d'un appareil de lecture de données dans un mode de réalisation de l'invention la figure 11 est un diagramme synoptique d'un amplificateur à gain variable (VGA) incorporé à l'appareil de lecture de données du premier mode de réalisation la figure 12 est un schéma d'un circuit d'amplificateur à gain réglé (GCA) incorporé à l'amplificateur VGA de la figure 11 la figure 13 est un schéma d'un circuit représentant une unité de comparaison incorporée à l'amplificateur VGA de la figure 11 les figures 14A, 14B et 14C sont des schémas représentant les formes d'onde de signaux de sortie de l'amplificateur GCA la figure 15 est un graphique représentant la caractéristique d'entrée-sortie, c'est-à-dire la relation entre la valeur de l'amplitude du signal de sortie de l'amplificateur GCA et le niveau de tension d'un premier signal de commande transmis par l'unité de comparaison la figure 16 est un diagramme synoptique d'un autre exemple d'amplificateur VGA la figure 17 est un diagramme synoptique d'un comparateur incorporé à l'appareil de lecture de données du premier mode de réalisation de l'invention la figure 18 est un schéma du circuit d'un amplificateur incorporé au comparateur de la figure 17 la figure 19 est un graphique représentant des formes d'onde d'un signal analogique provenant d'un filtre incorporé à l'appareil de lecture de données du premier mode de réalisation de l'invention, d'un signal numérique pulsé du comparateur, et d'un signal de sortie d'un intégrateur du comparateur la figure 20 est un schéma d'un circuit dans un second exemple de comparateur d'un mode de réalisation de l'invention la figure 21 est un schéma d'un circuit selon un troisième exemple de comparateur du mode de réalisation de l'invention la figure 22 est un diagramme synoptique d'un circuit à boucle à verrouillage de phase PLL incorporé à l'appareil de lecture de données dans un mode de réalisation de l'invention la figure 23 est un schéma d'un circuit d'oscillateur commandé en tension (VCO) incorporé au circuit à boucle PLL de la figure 22 la figure 24 est un schéma d'un circuit comprenant un premier générateur d'une tension de polarisation incorporé au circuit à boucle PLL de la figure 22 la figure 25 est un graphique représentant la relation entre la fréquence d'un signal de sortie d'oscillation d'un premier oscillateur VCO et les courants des signaux de sortie de pompes de charge qui sont transmis au premier oscillateur VCO la figure 26 est un graphique représentant la relation entre la fréquence d'un signal de sortie d'oscillation d'un second oscillateur VCO et les courants des signaux de sortie des pompes de charge qui sont transmis au second oscillateur VCO ; et la figure 27 est un graphique représentant la relation entre la fréquence d'un signal d'horloge provenant du circuit à boucle PLL et les courants des signaux de sortie des pompes de charge. On décrit maintenant, en référence aux dessins annexés, un appareil de lecture de données dans un mode de réalisation de l'invention. La figure 9 est un schéma général d'un appareil de lecture de données selon l'invention. A titre d'exemple, des données peuvent être enregistrées sur une partie au moins du support d'enregistrement 103 suivant le système CLV. Lorsque le support d'enregistrement 103 est entraîné en rotation à vitesse constante par un moteur M, un appareil capteur 104 transmet un signal de sortie, associé à des données enregistrées sur le support 103, à un appareil de démodulation DE. Cet appareil DE reçoit le signal de sortie de l'appareil capteur 104, et démodule les données lues RD en coopération avec un changement de fréquence ou d'amplitude de ce signal de sortie. La figure 10 représente un appareil de lecture de données dans un mode de réalisation de l'invention. L'appareil de lecture comprend un moteur 10 à broche, un capteur 104 destiné à lire les données d'un disque 103 (par exemple un support d'enregistrement CD-ROM, DVD ou autre) sur lequel des données sont enregistrées à l'aide du système CLV ou ZCLV, et un appareil 101 de démodulation de données. Le moteur M, le capteur 104 et l'appareil 101 de démodulation de données travaillent sous la commande d'un microordinateur 102. L'appareil 101 de démodulation de données possède un amplificateur à gain variable (VGA) 105. un filtre 106, un comparateur 107, un démodulateur 8/14 EFM 108, un circuit à boucle PLL 109, un circuit décodeur 110 et un circuit d'interface 111 avec un circuit hôte. Ainsi, l'amplificateur VGA 105, le filtre 106 et le comparateur 107 forment un processeur de signaux. Dans ce mode de réalisation, le disque 103 est entraîné en rotation avec un nombre constant de tours par un moteur M à broche d'après le système CAV, et les données enregistrées sur le disque 103 sont lues optiquement par le capteur 104. Ce capteur 104 transmet un signal analogique SG1 associé aux données lues à l'amplificateur VGA 105. Comme les données enregistrées sur le disque 103 sont lues suivant le système CAV, le signal analogique SG1 a une fréquence et une amplitude différentes chaque fois que la position de lecture de données du capteur 104 est déplacée. L'amplificateur 105 amplifie le signal analogique SG1 et transmet un signal analogique amplifié SG2 qui a par exemple une amplitude constante au filtre 106. Ce dernier extrait la composant en fréquence nécessaire à un traitement ultérieur du signal du signal analogique amplifié SG2, et il transmet un signal analogique filtré SG3 au comparateur 107. Le comparateur 107 reçoit le signal analogique filtré SG3, il compare la valeur de l'amplitude du signal SG3 à une valeur de seuil, et il transmet un signal binaire SG4 sous forme d'impulsions numériques au démodulateur EFM 108 et au circuit à boucle PLL 109. En d'autres termes, le comparateur 107 produit un signal numérique pulsé à l'aide de la valeur de seuil qui varie avec le changement d'amplitude du signal analogique filtré. Dans ce mode de réalisation, le circuit 109 produit un signal d'horloge CLK en fonction de la fréquence du signal numérique pulsé SG4, et le transmet au démodulateur 108. Ce dernier effectue une opération connue de démodulation EFM sur le signal numérique pulsé d'après le signal d'horloge CLK provenant du circuit 109, et transmet un signal numérique démodulé SG5 au circuit décodeur 110.Ce circuit 110 décode le signal numérique démodulé SG5 et donne un signal numérique décodé SG6. Le circuit d'interface 111 reçoit le signal numérique SG6 et le transmet comme signal de données lues RD. Amplificateur à gain variable et filtre Comme l'indique la figure 11, l'amplificateur à gain variable VGA 105 comporte un amplificateur 112 à réglage de gain (GCA) et une unité 113 de comparaison. L'amplificateur 112 amplifie le signal analogique SG1 du capteur 104 et transmet le signal analogique amplifié SG2. L'unité de comparaison 113 reçoit le signal amplifié SG2 et un signal à une tension de référence Vref. L'unité 113 de comparaison compare le signal analogique amplifié SG2 au signal de la tension de référence Vref et transmet un premier signal de commande CNTL représentatif du résultat de la comparaison de l'amplificateur 112. L'amplificateur 112 assure la production du signal analogique amplifié SG2 ayant une valeur déterminée d'amplitude par changement de son propre facteur d'amplification des signaux d'après le premier signal de commande CNTL. Le microordinateur 112 reçoit l'information PO de position du capteur 104 et transmet un second signal de commande FCSET représentatif de l'information de position PO au filtre 106. Le filtre 106 assure la commande de la fréquence de coupure en fonction de la variation de la fréquence du signal analogique amplifié SG2 par modification d'une constante analogue à sa propre capacité, d'après le second signal de commande FCSET. Le filtre 106 peut être réalisé afin qu'il possède des fréquences de coupure différentes parmi lesquelles est sélectionnée la fréquence convenable de coupure après le second signal de commande FCSET. La modification de la fréquence de coupure du filtre 106 d'après le changement de fréquence du signal analogique amplifié SG2 assure l'extraction du signal à la fréquence nécessaire destiné à un traitement ultérieur à partir du signal analogique amplifié SG2.En conséquence, l'appareil de lecture de données du disque 103 sur lequel ont été enregistrées des données avec le système CLV ou ZCLV peut facilement utiliser le système CAV qui fait tourner un disque à une vitesse pratiquement constante. La figure 12 est un schéma d'un circuit, représentant l'amplificateur GCA 112. Un transistor MOS Trl à canal N possède une grille destinée à recevoir le signal d'entrée SG1, un drain connecté par un transistor MOS Tr2 à canal P à une alimentation VDD de potentiel élevé, et une source connectée par une source 114a de courant à une alimentation Vss d'un faible potentiel. Le transistor Tr2 a un drain connecté au drain du transistor Trl et une grille connectée à son propre drain et à la grille d'un transistor MOS Tr3 à canal P. Le transistor Tr3 a une source connectée à l'alimentation VDD et un drain connecté par une résistance R1 à l'alimentation Vss. Les transistors Tr2 et Tr3 forment donc un circuit miroir de courant. Un transistor MOS Tr4 à canal N possède une grille destinée à recevoir un signal d'entrée SG1 qui est complémentaire du signal d'entrée SG1, un drain connecté par un transistor MOS Tr5 à canal P à l'alimentation VDD, et une source connectée par une source de courant 114b à l'alimentation Vss. Le transistor Tr5 a un drain connecté au drain du transistor Tr4 et une grille connectée à son propre drain et à la grille d'un transistor MOS Tr6 à canal P. Le transistor Tr6 a une source connectée à l'alimentation VDD et un drain connecté par une résistance R2 à l'alimentation Vss. Les transistors Tr5 et Tr6 forment donc un autre circuit miroir de courant. Un transistor MOS Tr7 à canal N est destiné à connecter les sources des transistors Trl et Tr4, et possède une grille destinée à recevoir le premier signal de commande CNTL. Un transistor MOS Tr8 à canal N a une grille connectée au drain du transistor Tr3, un drain connecté à l'alimentation VDD, et une source connectée par une résistance R3 à l'alimentation Vss. Un transistor MOS Tr9 à canal N a une grille connectée au drain du transistor Tr6, un drain connecté à l'alimentation VDD, et une source connectée par une résistance R4 à l'alimentation Vss. Les transistors Tr8 et Tr9 transmettent respectivement des signaux complémentaires de sortie SG2 et SG2 à partir de leur source. Dans l'amplificateur 112, il existe une différence entre les courants de drain des deux transistors Tr3 et Tr6 et une différence entre les tensions de grille des deux transistors Tr8 et Tr9 en fonction de la différence de niveau entre les signaux d'entrée (analogiques) SG1 et SG1. En fonction de la différence entre les deux tensions de grille, il existe une différence entre les courants de drain des transistors Tr8 et Tr9. En conséquence, les transistors Tr8 et Tr9 amplifient les signaux d'entrée SG1 et SG1 et transmettent les signaux complémentaires amplifiés de sortie (signaux analogiques complémentaires) SG2 et SG2 respectivement par leur source. Dans cette opération, lorsque la tension du premier signal de commande CNTL augmente, le courant de drain du transistor Tr7 augmente. En conséquence, la différence entre les courants de drain des transistors Trl et Tr4 diminue, et donne une différence réduite de potentiel entre les signaux complémentaires de sortie SG2 et SG2. L'amplificateur 112 travaille de cette manière par réduction de son propre facteur d'amplification des signaux à une valeur inférieure ou égale à "1" d'après la montée du niveau de tension du premier signal de commande CNTL. L'amplificateur 112 augmente aussi son propre facteur d'amplification de signaux à une valeur supérieure ou égale à "1" en fonction de la réduction du niveau de tension du premier signal de commande CNTL. La figure 13 est un schéma du circuit de l'unité 113 de comparaison. Un transistor MOS TrlO à canal N possède une grille destinée à recevoir le signal d'entrée SG2 (signal analogique amplifié) , une source connectée par une source de courant 114c à l'alimentation Vss, et un drain connecté par un transistor MOS Trl2 à canal P à l'alimentation VDD. Un transistor MOS Trll à canal N a une grille destinée à recevoir d'entrée SG2, une source connectée par la source de courant 114c à l'alimentation Vss et un drain connecté au drain du transistor TrlO. Le transistor Tr12 a une source connectée à l'alimentation VDD, un drain connecté au drain du transistor TrlO et une grille connectée à son propre drain. Un transistor MOS Tr16 à canal N a une grille destinée à recevoir la tension de référence Vref, une source connectée par une source de courant 114c à l'alimentation Vss, et un drain connecté par un transistor MOS Trois à canal P à l'alimentation VDD. Un transistor MOS Tr13 à canal P a une grille reliée au drain du transistor Tri2, une source connectée à l'alimentation VDD et un drain connecté au drain du transistor Trl6. Le transistor TrlS a une source connectée à l'alimentation VDD, un drain connecté aux drains des transistors Trl3 et Tr16 et une grille connectée à son propre drain. Le transistor Tr14 a une grille connectée au drain du transistor Trois, une source connectée à l'alimentation VDD et un drain connecté au drain du transistor TrlO. Ainsi, les transistors TrlO à Tr16 forment un circuit différentiel si bien que, lorsque les valeurs de tension de crête des signaux complémentaires d'entrée SG2 et SG2 dépassent la tension de référence Vref, la tension à un noeud N1 (tension de drain) entre les transistors TrlO et Trll diminue. Lorsque les valeurs des tensions de crête des signaux d'entrée SG2 et SG2 ne dépassent pas la tension de référence Vref, d'autre part, la tension au noeud N1 s'élève. Un transistor MOS Tr17 à canal P possède une grille connectée au noeud N1, une source connectée à l'alimentation VDD et un drain connecté par une résistance R5 à l'alimentation Vss. Un condensateur C1 est connecté en parallèle à la résistance R5. Un transistor MOS Tr18 à canal N possède une grille connectée au drain du transistor Tri7, une source connectée par une source de courant 114d à l'alimentation Vss, et un drain connecté par un transistor MOS Trl9 à canal P à l'alimentation VDD.Le transistor Tr19 a une source connectée à l'alimentation VDD, une grille connectée à la grille d'un transistor MOS Tr20 à canal 20 et un drain connecté au drain du transistor Tri8. Le transistor Tr20 a une source connectée à l'alimentation VDD et un drain connecté à sa propre grille. Un transistor MOS Tr21 à canal N a un drain connecté au drain du transistor Tr20, une grille destinée à recevoir une tension fixe Vcst, et une source connectée par la source de courant 114d à l'alimentation Vus. La tension fixe Vcst est produite par un générateur de tension constante (non représenté).Ainsi, les transistors Tr18 à Tr21 forment un circuit différentiel si bien que, lorsque la tension de grille du transistor Tr18 augmente, la tension de drain du transistor Tr18 diminue alors que la tension de drain du transistor Tr21 s'élève. Lorsque la tension de grille du transistor Tr18 diminue, la tension de drain du transistor Tr18 s'élève alors que la tension de drain du transistor Tr21 diminue. Un transistor MOS Tr22 à canal P possède une grille connectée aux drains des transistors Tr18 et Tri9, une source, connectée à l'alimentation VDD et un drain, par lequel le premier signal de commande CNTL est transmis, connecté à l'alimentation par l'intermédiaire de la résistance R6. Dans l'unité précitée de comparaison 113, lorsque les amplitudes des signaux complémentaires d'entrée SG2 et SG2 augmentent et les valeurs des tensions de crête représentatives des amplitudes dépassent la tension de référence Vref, la tension au noeud N1 diminue et accroît le courant de drain du transistor Tri7. En conséquence, la tension de grille du transistor Tr18 s'élève et augmente le courant de drain de ce transistor Tri8. En conséquence, la tension de grille du transistor Tr22 diminue et provoque une augmentation du courant de drain du transistor Tr22. De cette manière, le niveau de tension du premier signal de commande CNTL augmente.Lorsque les amplitudes des signaux d'entrée SG2 et SG2 diminuent si bien que les valeurs des tensions de crête ne dépassent pas la tension de référence Vref, la tension au noeud N1 augmente et provoque une réduction du courant de drain du transistor Tri7. En conséquence, la tension de grille du transistor Tr18 diminue et réduit le courant de drain du transistor Tri8. En conséquence, la tension de grille du transistor Tr22 s'élève et augmente le courant de drain de ce transistor. Ainsi, le niveau de tension du premier signal de commande CNTL diminue. Il faut noter que le condensateur C1 est destiné à empêcher un changement considérable de la tension de grille du transistor Tri8. On décrit maintenant le fonctionnement de l'amplificateur à gain variable 105 qui comprend l'amplificateur à réglage de gain 112 et l'unité de comparaison 113. Lorsque le signal de sortie SG2 ayant une valeur d'amplitude Vinl est transmis par l'amplificateur 112 et la valeur de crête de l'amplitude coïncide avec la tension de référence Vref comme indiqué sur la figure 14a, l'unité centrale de comparaison transmet le premier signal de commande CNTL ayant un niveau de tension VC1 comme indiqué sur la figure 15. Les constantes des transistors individuels de l'amplificateur 112 et la tension fixe Vcst de l'unité 113 de comparaison sont réglées afin que le facteur d'amplification de l'amplificateur 112 devienne égal à "1" en fonction du niveau de tension Vcî. Lorsque le signal de sortie SG2 ayant une valeur d'amplitude Vin2 est transmis par l'amplificateur 112 et la valeur de crête de l'amplitude n'atteint pas la tension de référence Vref comme indiqué sur la figure 14B, l'unité 113 de comparaison transmet le premier signal de commande CNTL ayant un niveau de tension Vc2 qui est inférieur au niveau de tension Vcl, comme indiqué sur la figure 15. En fonction de ce niveau de tension Vc2, l'amplificateur 112 règle son propre facteur d'amplification à une valeur supérieure ou égale à "1" et transmet le signal de sortie SG2' ayant une valeur d'amplitude amplifiée. Lorsque le signal de sortie SG2 ayant la valeur d'amplitude Vin3 est transmis par l'amplificateur 112 et la valeur de crête de l'amplitude dépasse la tension de référence Vref comme indiqué sur la figure 14C, l'unité 113 transmet le premier signal de commande CNTL avec un niveau de tension Vc3 qui est supérieur aux niveaux Vcl et Vc2 comme indiqué sur la figure 15. En fonction de ce niveau de tension Vc3, l'amplificateur 112 règle son propre facteur d'amplification à une valeur inférieure ou égale à "1" et transmet le signal de sortie SG2 avec une valeur d'amplitude réduite. Dans l'opération précitée, même lorsque l'amplitude du signal de sortie SG1 du capteur 104 varie, l'amplificateur 105 peut transmettre le signal SG2 de sortie dont l'amplitude a une valeur maximale correspondant à la tension de référence Vref. Lorsque la fréquence du signal de sortie SG2 de l'amplificateur 115 varie, le filtre 116 ajuste la fréquence de coupure en fonction du second signal de commande FCSET du microordinateur 102. Ainsi, la composante superflue en fréquence du signal de sortie SG2 (signal analogique amplifié) peut être supprimée en toute sécurité. Ceci élimine la difficulté créée pendant la démodulation par les changements d'amplitude et de fréquence du signal analogique SG1 provenant du capteur 104 au moment où les données sont lues sur le disque 103, portant des données enregistrées avec le système CLV ou ZCLV, en fonction du système CAV. La caractéristique précitée facilite avantageusement l'utilisation du système CAV. La figure 16 représente un autre exemple d'amplificateur à gain variable 105 dans lequel le microordinateur 102 et l'unité de comparaison 113 donnent le premier signal de commande CNTL destiné à l'amplificateur à réglage de gain 112. Le microordinateur 102 reçoit le signal de sortie SG2 de l'amplificateur 112 par l'intermédiaire d'un commutateur 115a et reçoit aussi la tension de référence Vref. Le microordinateur 102 assure une opération arithmétique sur le premier signal de commande CNTL d'après le signal de sortie SG2 et la tension de référence Vref de manière que la valeur de l'amplitude de crête du signal SG2 coïncide avec la tension de référence Vref. L'amplificateur 112 reçoit le premier signal de commande CNTL du microordinateur 102 par un commutateur 115b et le premier signal de commande CNTL de l'unité 113 par un commutateur 115c. Lorsque les commutateurs 115a et 115b sont fermés et le commutateur 115c ouvert, l'amplificateur 112 transmet le signal de sortie SG2 d'amplitude déterminée en fonction du premier signal de commande CNTL du microordinateur 102. Lorsque les commutateurs 115a et 115b sont ouverts et le commutateur 115c fermé, l'amplificateur 112 transmet le signal de sortie SG2 ayant une amplitude déterminée en fonction du premier signal de commande CNTL provenant de l'unité 113 de comparaison comme dans l'exemple illustré sur la figure 11. Comparateur (premier exemple) Comme l'indique la figure 17, le comparateur 107 du premier exemple possède un amplificateur 116 qui reçoit le signal analogique filtré SG3 provenant du filtre 106, et un intégrateur 117. Ce dernier est un circuit connu qui possède un amplificateur opérationnel, une résistance et un condensateur, ce dernier étant connecté en parallèle entre les bornes d'entrée et de sortie de l'amplificateur opérationnel. L'intégrateur 117 reçoit le signal numérique pulsé SG4 de l'amplificateur 116 et transmet un signal de sortie SG7 à l'amplificateur 116. Ce dernier conforme le signal analogique d'entrée SG3 afin qu'il donne le signal numérique pulsé SG4 par utilisation du niveau de tension du signal de sortie SG7 de l'intégrateur 117 comme valeur de seuil. Comme l'indique la figure 18, l'amplificateur 116 a quatre étages d'inverseur 118a à 118d qui sont connectés en série. L'inverseur 118a du premier étage reçoit le signal d'entrée SG3 par une résistance R11. Une résistance R12 est placée entre l'inverseur 118a et un inverseur 118b d'un second étage, et une résistance R13 est placée entre l'inverseur 118b et un inverseur 118c d'un troisième étage. Une résistance R14 et un condensateur C2 sont connectés en parallèle entre les bornes d'entrée et de sortie de l'inverseur 118a. La capacité du condensateur C2 est réglée à une valeur de 0,33 pF environ, et les valeurs des résistances R14 et R11 sont réglées à 20 kQ environ par exemple. Ainsi, l'inverseur 118a constitue un amplificateur ayant un facteur d'amplification égal à "1". Une résistance R15 et un condensateur C3 sont connectés en parallèle entre les bornes d'entrée et de sortie de l'inverseur 118b. La capacité du condensateur C3 est réglée à 0,18 pF environ, et les valeurs des résistances R12 et R15 sont réglées respectivement à environ 5 et 25 kQ par exemple. Ainsi, l'inverseur 118b constitue un amplificateur ayant un facteur d'amplification d'environ "5".Une résistance R16 et un condensateur C4 sont connectés en parallèle entre les bornes d'entrée et de sortie de l'inverseur 118c. La capacité du condensateur C4 est réglée à 0,11 pF environ, et les valeurs des résistances R13 et R16 sont respectivement réglées à environ 5 et 30 kQ par exemple. Ainsi, l'inverseur 118c constitue un amplificateur ayant un facteur d'amplification égal à "6". L'inverseur 118a reçoit le signal de sortie SG7 de l'intégrateur 117 par une résistance R17. Des inverseurs 118a à 118d ont des fréquences de coupure différentes si bien que les vitesses de montée et de descente des signaux de sortie deviennent les mêmes. Pour que les inverseurs individuels 118a à 118d aient des fréquences de coupure différentes, les largeurs W et longueurs L des grilles des transistors MOS Tr31 à Tr34 à canal P et des transistors MOS Tr35 à Tr38 à canal N, qui constituent les inverseurs 118a à 118d, sont réglées de la manière suivante. Les unités pour W et L sont toutes des microns. Tr31 W = 37 L = 0,5 Tr32 W = s 57 L = 0,6 Tr33 W = # 73 L = s 0,7 Tr34 W = # 103 L = 0,8 Tr35 W = 12 L = 0,7 Tr36 W = 15 L = 0,8 Tr37 W = 18 L = 1,0 Tr38 W = 24 L = c 1,2 Avec les valeurs indiquées, l'inverseur 118a possède une fréquence de coupure à environ 24 MHz, 1' inverseur 118b à environ 35 MHz et l'inverseur 118c à 48 MHz environ. Comme l'indique la figure 19, les inverseurs 118a à 118d de l'amplificateur 116 amplifient successivement le signal analogique filtré SG3. Tout inverseur d'un étage suivant donne un signal analogique filtré ayant une amplitude supérieure à celle de l'inverseur de l'étage précédent, et l'amplitude arrive progressivement à saturation. Ainsi, l'inverseur 118d du dernier étage transmet le signal numérique pulsé SG4. A ce moment, l'amplitude du signal analogique filtré SG3 change temporairement après un changement de fréquence indépendamment du fonctionnement de l'amplificateur 105. Cette amplitude diminue lorsque la fréquence augmente et augmente lorsque la fréquence diminue. Lorsque le système d'enregistrement du disque 103 est le système CLV, la fréquence et l'amplitude du signal analogique filtré SG3 varient lorsque la position du capteur 104 change. Dans le cas du système ZLV, la fréquence et l'amplitude du signal analogique filtré SG3 varient avec le déplacement de la position du capteur 104 dans chaque zone. L'inverseur 118a du premier étage, dont les bornes d'entrée et de sortie sont connectées par la résistance R14 et le condensateur C2, assure la convergence de la tension de polarisation vers VDD/2. Lorsque l'amplitude du signal analogique filtré SG3 change et le niveau intermédiaire du signal SG3 passe de VDD/2, le coefficient d'utilisation du signal numérique pulsé SG4 s'écarte de 1/1. Cependant, l'inverseur 118a travaille sous la commande du signal de sortie SG7 de l'intégrateur 117 si bien que la tension de polarisation suit le niveau intermédiaire du signal analogique filtré SG3. Plus précisément, lorsque le niveau intermédiaire du signal analogique filtré SG3 devient inférieur à VDD/2, le signal SG4 ayant des largeurs d'impulsions de niveau court H et de niveau long L est transmis.En conséquence, l'intégrateur 117 transmet le signal de sortie SG7 avec une tension réduite, et l'inverseur 118a effectue une opération de correction en fonction du signal numérique pulsé de niveau réduit et réduit ainsi la tension de polarisation. Lorsque le niveau intermédiaire du signal analogique filtré SG3 devient supérieur à VDD/2, le signal SG4 ayant des largeurs d'impulsions de niveau court L et de niveau long H est transmis. En conséquence, l'intégrateur 117 transmet le signal SG7 à un niveau accru de tension, et l'inverseur 118a effectue une opération de correction d'après le signal numérique pulsé de niveau accru et augmente la tension de polarisation. L'amplificateur 116 et l'intégrateur 117 travaillent d'une manière telle que le coefficient d'utilisation du signal SG4 devient égal à 1/1. En conséquence, le comparateur 107, qui comprend l'amplificateur 116 et l'intégrateur 117 de ce mode de réalisation de l'invention, peut transformer le signal SG3 en un signal numérique filtré ayant un coefficient constant d'utilisation, indépendamment du changement de fréquence du signal analogique filtré SG3. Cette caractéristique facilite l'utilisation du système CAV. Comparateur (second exemple) Comme l'indique la figure 20, l'amplificateur 116 du second exemple reçoit une tension de décalage OS1 du microordinateur 112 par un commutateur ll9a. L'amplificateur 116 travaille de manière que l'écart du coefficient d'utilisation du signal SG4 soit corrigé en fonction de la tension de décalage OS1. L'intégrateur 117 reçoit la tension VDD/2 comme tension de polarisation par un commutateur 119b et reçoit une tension de décalage OS2 du microordinateur 102 par un commutateur 119c. L'intégrateur 117 travaille de manière que l'écart du coefficient d'utilisation du signal SG4 soit corrigé en fonction de la tension de décalage OS2. Dans le second exemple, le microordinateur 102 calcule la valeur de la tension de polarisation qui doit être décalée dans l'inverseur 118a en fonction du signal transmis au microordinateur 102 par le démodulateur EFM 108, et transforme la valeur calculée du décalage en une tension analogique (tension de décalage OS1) à l'aide d'un convertisseur numérique-analogique (non représenté). Le microordinateur 102 calcule aussi la valeur de la tension de polarisation qui doit être décalée dans l'intégrateur 117 et transforme la valeur calculée décalée en une tension analogique (tension de décalage OS2) à l'aide du convertisseur numérique-analogique. Le microordinateur 102 commande les fonctionnements par tout ou rien des commutateurs 119a à 119c. Lorsque le commutateur 119b est fermé (ou mis à l'état conducteur) et les commutateurs 119a et 119c sont ouverts (ou mis à l'état non conducteur) dans le second exemple, le comparateur 107 travaille de la même manière que dans le premier exemple. Lorsque la tension de polarisation de l'amplificateur 116 est commutée par rapport à VDD/2, le microordinateur 102 ouvre le commutateur 119b et ferme le commutateur 119c afin que la tension calculée de décalage OS2 soit transmise à l'intégrateur 117. En fonction de cette tension OS2, l'intégrateur 117 ajuste sa propre tension de polarisation afin que les tensions de décalage de l'intégrateur 117 et de l'amplificateur 116 coïncident mutuellement. Cet ajustement provoque une correction du coefficient d'utilisation du signal SG4 d'une manière précise et rapide.Lorsque la tension de polarisation de l'intégrateur 117 est décalée par rapport à VDD/2, le microordinateur 102 ferme le commutateur 119a afin qu'il transmette la tension de décalage OS1 à l'amplificateur 116. En fonction de cette tension OS1, l'amplificateur 116 corrige le coefficient d'utilisation du signal numérique pulsé SG4. Comparateur (troisième exemple) Comme l'indique la figure 21, le comparateur 107 du troisième exemple comporte en outre une fonction de commande mettant en oeuvre quatre commutateurs supplémentaires 119d à 119h. L'amplificateur 116 reçoit le signal SG3 par le commutateur 119d ou reçoit un signal arbitraire pulsé VCOI par l'interrupteur 119e. L'amplificateur 116 reçoit aussi le signal de sortie SG7 de l'intégrateur 117 par le commutateur 119f. L'intégrateur 117 reçoit le signal SG4 de l'amplificateur 116 par le commutateur 119g. Une résistance est connectée par le commutateur 119h entre les bornes d'entrée et de sortie de l'amplificateur opérationnel de l'intégrateur 117. Le microordinateur 102 produit le signal pulsé VCOI et commande le fonctionnement des commutateurs 119a à 119h.Lorsque les commutateurs 119d, 119f et ll9g conduisent et le commutateur 119h est ouvert dans le comparateur du troisième exemple, on obtient les mêmes avantages que dans le second exemple par commande des états d'ouverture-fermeture des commutateurs restants. Le comparateur 107 du troisième exemple peut raccourcir le temps nécessaire pour que le signal numérique pulsé normal SG4 soit obtenu lorsque la transmission du signal analogique filtré SG3 recommence. Lorsque les données enregistrées sur le disque 103 ne sont pas lues par le capteur 104, ou lorsque les données ne peuvent pas être lues à cause d'un défaut du disque, le signal SG3 est fixé au niveau H ou au niveau L. A ce moment, le microordinateur 102 ouvre les commutateurs 119d, 119f et ll9g et ferme les commutateurs 119e et 119h pour déconnecter l'intégrateur 117 de l'amplificateur 116. Cette commande des commutateurs permet à l'intégrateur 117 de transmettre le signal de sortie SG7 fixé au niveau VDD/2, et l'amplificateur 116 effectue une opération d'amplification en fonction du signal pulsé VCOI et transmet un signal numérique pulsé prédéterminé. Lorsque la transmission du signal analogique filtré SG3 recommence dans une opération convenable de lecture alors que cet état d'attente est maintenu, le microordinateur 102 exécute la commande des commutateurs afin que l'amplificateur 116 et l'intégrateur 117 puissent effectuer le fonctionnement normal précité (fonctionnement selon le second exemple). A ce moment, le signal de sortie SG7 fixé à VDD/2 et le signal numérique pulsé prédéterminé sont remis spontanément aux états des signaux normaux. Le temps nécessaire pour que le signal normal SG4 soit obtenu est inférieur au temps nécessaire pour que les signaux SG4 et SG7 soient remis aux états normaux à partir du niveau fixe H ou du niveau fixe L. En mode d'attente, à la place de la transmission par l'intégrateur 117 du signal de sortie SG7 fixé à VDD/2 d'après les états des commutateurs, le commutateur 119c peut être fermé afin qu'il transmette la tension de décalage OS2 de l'intégrateur 117 qui correspond à la tension de décalage OS1 de l'amplificateur 116. Cette commande des commutateurs peut encore raccourcir le temps de rétablissement du signal SG4. Circuit à boucle à verrouillage de phase PLL Comme l'indique la figure 22, le circuit à boucle PLL 109 comprend un comparateur 120 de déphasage, des pompes de charge 121a et 12 lob, un premier et un second oscillateur commandés en tension VCO 123a et 123b, un convertisseur numérique-analogique 124 et un diviseur de fréquence 125. Dans ce mode de réalisation, le circuit à boucle PLL peut réduire la variation de gain de l'oscillateur VCO sur une large plage de fréquences. De manière générale, lorsque la fréquence de sortie fvco augmente, le gain de l'oscillateur VCO augmente. Dans cet appareil de lecture de données 101 en conséquence, une grande variation de fréquence du signal SG4 provoquée par le décalage de la position du capteur 104 provoque un changement important du gain de chaque oscillateur du circuit 109. L'oscillateur ayant un gain élevé ne peut pas conserver la fréquence de sortie fvco à une valeur stable après verrouillage, alors que l'oscillateur ayant un faible gain se verrouille sur la fréquence de sortie fvco sur une longue période. Le circuit à boucle PLL selon l'invention réduit avantageusement le changement de gain provoqué par un changement de la fréquence de sortie fvco de l'oscillateur VCO sur une large plage de fréquences. Le comparateur 120 de déphasage reçoit le signal numérique pulsé SG4 du comparateur 107 et le signal d'horloge ayant subi la division de fréquence dans le diviseur 125. Le comparateur 120 de déphasage transmet les signaux de déphasage fR et fP représentatifs chacun de la différence de phase entre le signal SG4 et le signal d'horloge ayant subi la division de fréquence. Les pompes de charge 121a et 121b reçoivent respectivement les signaux de déphasage fR et fP en parallèle et transmettent des signaux en courant correspondant aux signaux de déphasage fR et QP. La pompe de charge 121a a une borne de sortie connectée à l'alimentation Vss par une résistance R20 et un condensateur C10. La pompe 121b a une borne de sortie connectée au noeud formé entre la résistance R20 et le condensateur C10. La résistance R20 et le condensateur C10 lissent les signaux en courant des pompes de charge 121a et 121b qui travaillent en parallèle. Le signal de sortie PO de la pompe 121a ou 121b est appliqué sélectivement au premier ou au second oscillateur VCO 123a ou 123b par un commutateur 122a commandé par le microordinateur 102. Le premier oscillateur 123a et le second 123b reçoivent en outre le courant de polarisation BC du convertisseur numérique-analogique 124. Le premier oscillateur VCO 123a et le second 23b ont aussi des gains différents, le premier 123a ayant un grain supérieur à celui du second 123b. Le microordinateur 102 commande le commutateur 122a d'après l'information de position du capteur 104. Plus précisément, le commutateur 122a est commuté afin que, lorsque le capteur 104 se trouve du côté de la périphérie interne du disque 103, le premier oscillateur 123a soit sélectionné alors que, lorsque le capteur 104 se trouve vers la périphérie externe du disque 103, le second oscillateur 123b soit sélectionné. D'après l'information de position du capteur 104, le microordinateur 102 crée un signal de commande de polarisation BD destiné au convertisseur 124. Après réception du signal de commande de polarisation BD du microordinateur 102, le convertisseur 124 produit le signal de courant de polarisation BC qui a été mis sous forme d'une valeur analogique, et transmet ce signal BC aux deux oscillateurs 123a et 123b. Ce signal BC devient plus grand lorsque le capteur 104 se déplace vers la périphérie externe (c'est-à-dire lorsque le signal numérique SG4 de plus grande fréquence est transmis par le comparateur 107). D'autre part, le signal BC diminue lorsque le capteur 104 se déplace vers la périphérie interne (par exemple lorsque le signal SG4 de faible fréquence est transmis par le comparateur 107). Un signal de sortie d'oscillation fv,,, du premier oscillateur 123a ou un signal de sortie d'oscillation foc02 du second oscillateur 123b est transmis comme signal d'horloge CLK par un commutateur 122b commandé par le microordinateur 102. En d'autres termes, le microordinateur 102 commande le commutateur 122b de manière que le signal de sortie d'oscillation de l'oscillateur qui a reçu le signal de sortie PO de la pompe 121a ou 121b soit transmis comme signal d'horloge CLK. Comme l'indique la figure 23, le premier oscillateur 123a et le second 123b ont des gains différents, mais ils ont pratiquement la même structure. Ainsi, on décrit uniquement le premier oscillateur commandé en tension VCO 123a. Ce premier oscillateur 123a comprend un premier et un second générateur 128 et 129 de polarisation, trois étages d'inverseurs 126, des portes 127a à 127c de transfert et des transistors MOS Tr40 et Tr41 à canal P. Les trois inverseurs 126 sont placés respectivement entre deux portes adjacentes parmi les portes de transfert 127a à 127c, et forment une connexion en boucle avec les portes 127a à 127c. L'un des inverseurs 126 a une borne de sortie dont provient le signal de sortie d'oscillation fvcol Chacune des portes de transfert 127a et 127c comporte un transistor MOS à canal P et un transistor MOS à canal N. Chaque transistor MOS à canal P a une grille destinée à recevoir un signal de commande bilp transmis par le premier générateur 128 de tension de polarisation, et chaque transistor MOS à canal N a une grille destinée à recevoir un signal de commande biln qui est aussi transmis par le premier générateur 128. Les courants circulant dans les portes 127a et 127c sont réglés par les deux signaux de commande bilp et biln. Lorsque les courants circulant dans les portes 127a et 127c augmentent en conséquence, le signal d'oscillation fvco1 est transmis avec une fréquence élevée. La porte 127b de transfert possède un transistor MOS à canal P et un transistor MOS à canal N. Le transistor MOS à canal P a une grille destinée à recevoir un signal de commande bi2p provenant du second générateur de tension de polarisation 129, et le transistor MOS à canal N a une grille destinée à recevoir un signal de commande bi2n qui est aussi transmis par le second générateur 129 de tension de polarisation. Le courant circulant dans la porte 127b est réglé à la fois par les deux signaux de commande bi2p et bi2n. Lorsque le courant circulant dans la porte 127b augmente en conséquence, le signal de sortie d'oscillation fvco1 est transmis avec une fréquence élevee. Le transistor MOS Tr40 à canal P a une source connectée à la borne de sortie de la porte 127a et un drain et une grille tous deux connectés à l'alimentation VDD. Le transistor MOS Tr41 à canal P a une source reliée à la borne de sortie de la porte 127c et un drain et une grille tous deux connectés à l'alimentation VDD. Lorsque les portes 127a et 127c transmettent des signaux de sortie dont les tensions sont supérieures à la tension d'alimentation VDD des valeurs de seuil des transistors Tr40 et Tr41 ou de valeurs plus grandes, les transistors Tr40 et Tr41 sont mis à l'état conducteur. En conséquence, ces transistors ont pour rôle d'absorber le bruit qui est créé par la commande des courants circulant dans les portes 127a et 127c. Le premier générateur de tension de polarisation 128 reçoit le courant BC de polarisation du convertisseur 124. Le second générateur de tension de polarisation 129 reçoit le signal de sortie (par exemple le signal lissé en courant) PO de l'une des pompes de charge 121a et 121b. La figure 24 est un schéma du circuit du premier générateur de tension de polarisation 128. Comme le second générateur de tension de polarisation 129 travaille de la même manière que le premier 128, la description de sa structure n'est pas répétée. Dans le premier générateur 128 de tension de polarisation, un transistor MOS Tr42 à canal P possède une source connectée à l'alimentation VDD, un drain qui reçoit le courant de polarisation BC par un transistor MOS Tr44 à canal N et une grille connectée à la grille d'un transistor MOS Tr43 à canal P, et à son propre drain. Le transistor Tr43 a une source connectée à l'alimentation VDD, une grille connectée à la grille du transistor Tr42, et un drain connecté par un transistor MOS Tr46 à canal N à l'alimentation Vss. Le transistor Tr44 a une grille connectée à l'alimentation VDD, une source qui reçoit le courant de polarisation BC et un drain connecté au drain du transistor Tr42. Le transistor Tr44 est normalement maintenu à l'état conducteur. Ainsi, les transistors Tr42 et Tr43 forment un circuit miroir de courant si bien que, lorsque le courant de drain circulant dans le transistor Tr42 ou Tr44 varie avec le changement de courant de polarisation BC, le courant de drain du transistor Tr43 change aussi. En outre, le signal de commande bilp est transmis par le noeud entre les transistors Tr42 et Tr43. Un transistor MOS Tr45 à canal P possède une source connectée à l'alimentation VDD, une grille connectée à sa propre source et un drain connecté aux drains des transistors Tr42 et Tr44. Lorsque le signal de commande bilp dont la tension est supérieure à la tension d'alimentation VDD d'une valeur égale ou supérieure à la tension de seuil du transistor Tr45 est transmise du fait du fonctionnement du transistor Tr44, le transistor Tr45 est mis à l'état conducteur et absorbe le bruit du signal de commande bilp. Le transistor MOS Tr46 à canal N a un drain connecté au drain du transistor Tr43 et à partir duquel est transmis le signal de commande bien, une grille connectée à son propre drain et une source connectée à l'alimentation V55. Un transistor MOS Tr47 à canal N connecté en parallèle au transistor Tr46 a une grille connectée à l'alimentation Vss. Lorsque le signal de commande biln dont la tension est inférieure à la tension d'alimentation V55 d'une valeur égale ou supérieure à la tension de seuil du transistor Tr47 est transmis à la suite du fonctionnement du transistor Tr46, le transistor Tr47 est mis à l'état conducteur et absorbe le bruit contenu dans le signal de commande biln. Lorsque le courant circulant dans le transistor Tr44 diminue avec le courant de polarisation Bc, le premier générateur 128 d'une tension de polarisation travaille de manière que la tension du signal de commande bilp augmente et que le signal de commande biîn diminue. Lorsque le courant circulant dans le transistor Tr44 diminue encore avec le courant de polarisation BC, le premier générateur 128 fonctionne d'une manière telle que la tension de chacun des signaux de commande bilp et biîn se rapproche d'un niveau intermédiaire entre les tensions d'alimentation VDD et V55. Le second générateur 129 de tension de polarisation travaille de la même manière que le premier générateur 128 en fonction du signal de sortie PO. Le premier oscillateur VCO 123a ajuste par paliers le courant de polarisation BC qui varie avec le décalage de la position du capteur 104, et transmet le signal de sortie d'oscillation fvcoi d'après les changements du courant de polarisation VC et du signal de sortie PO de la pompe de charge 121a ou 121b comme représenté sur la figure 25. A ce moment, le gain du premier oscillateur 123a augmente lorsque la fréquence du signal d'oscillation fvcol augmente. En conséquence, l'inclinaison du signal d'oscillation fv,,, sur le graphique devient plus grande lorsque l'amplitude du signal de sortie PO augmente. Le second oscillateur VCO 123b ajuste par paliers le courant de polarisation BC qui varie avec le décalage de la position du capteur 104 et transmet le signal d'oscillation foc02 d'après le changement du courant de polarisation BC et du signal de sortie PO de la pompe de charge 121a ou 121b comme indiqué sur la figure 26. A ce moment, le gain du second oscillateur 123b augmente lorsque la fréquence du signal d'oscillation fvc02 augmente. En conséquence, l'inclinaison du signal de sortie d'oscillation foc02 sur le graphique devient plus grande lorsque l'amplitude de variation du signal de sortie PO augmente.L'inclinaison du signal foc02 du second oscillateur 123b ayant un gain plus faible que le premier oscillateur 123a est plus faible que l'inclinaison du signal vomi dans la même plage de fréquences de sortie. Lorsque le capteur 104 est placé entre la position intermédiaire dans la direction radiale du disque 103 et la périphérie interne (c'est-à-dire lorsque le signal numérique pulsé SG4 est transmis à faible fréquence par le comparateur 107), le premier oscillateur 123a de gain relativement élevé est sélectionné par commande des commutateurs 122a et 122b par l'intermédiaire du microordinateur 102. Lorsque le capteur 104 est placé entre la position intermédiaire en direction radiale du disque 103 et sa périphérie externe (c'est-à-dire lorsque le signal numérique pulsé SG4 de fréquence élevée est transmis par le comparateur 107), le second oscillateur 123a de gain relativement faible est sélectionné par commande des commutateurs 122a et 122b par l'intermédiaire du microordinateur 102.Grâce à cette opération sélective, une variation de gain par rapport aux variations des signaux d'oscillation fvcoi et fv,,, peut être réduite sur une large plage de fréquences comme indiqué sur la figure 27. Cette disposition permet une réduction de la variation de fréquence du signal d'horloge CLK sur une large plage de fréquences. Ainsi, le circuit à boucle PLL 109 selon l'invention transmet avantageusement un signal stable d'horloge CLK au démodulateur EFM 108 après verrouillage, sur une large gamme de fréquences du signal numérique pulsé SG4, et permet une réduction du temps nécessaire au verrouillage. Comme décrit précédemment, l'appareil de lecture de données selon l'invention peut lire les données du disque 103 lorsque les données ont été enregistrées avec le système CLV ou ZCLV avec entraînement en rotation du disque 103 à une vitesse pratiquement constante. Cette disposition contribue notablement à la réalisation de moteurs de broche "M" ayant des dimensions physiques réduites de manière avantageuse, si bien que la consommation d'énergie de l'appareil de lecture de données est réduite à son tour. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux appareils et procédés qui viennent d'être décrits uniquement à titre d'exemple non limitatif sans sortir du cadre de l'invention. REVENDICATIONS 1. Appareil de démodulation de données, destiné à démoduler un signal de données lues sur un support d'enregistrement (103) ayant des données enregistrées sur une partie au moins de ce support avec un système à vitesse linéaire pratiquement constante, le support d'enregistrement (103) étant entraîné en rotation à une vitesse pratiquement constante pendant la lecture du signal de données si bien qu'une fréquence ou une amplitude du signal de données lues varie, l'appareil étant caractérisé en ce qu'il comprend un processeur (101) de signaux destiné à traiter le signal de données lues en fonction du changement de la fréquence ou de l'amplitude afin qu'il crée un signal traité de données qui convient à la démodulation, et un démodulateur (108) destiné à démoduler le signal traité de données pour la production d'un signal démodulé de données. 2. Appareil selon la revendication 1, caractérisé en ce que le processeur (101) de signaux comprend un amplificateur (105) à gain variable destiné à amplifier le signal de données lues afin que l'amplitude du signal de données soit maintenue à une valeur pratiquement constante. 3. Appareil selon la revendication 1, caractérisé en ce que la fréquence du signal de données varie avec un décalage d'une position de lecture de données sur le support d'enregistrement (103), et le processeur (101) de signaux comprend un filtre (106) destiné à filtrer le signal de données tout en ajustant une fréquence automatique de coupure en fonction du décalage de la position de lecture de données. 4. Appareil selon la revendication 1, caractérisé en ce que le processeur (101) de signaux comprend un comparateur (107) qui reçoit un signal analogique représentant le signal de données et qui produit un signal numérique pulsé ayant un coefficient d'utilisation pratiquement constant avec maintien de la fréquence du signal analogique. 5. Appareil selon la revendication 4, caractérisé en ce que le comparateur (107) comporte un amplificateur (116) qui reçoit le signal analogique et produit un signal de sortie, et un intégrateur (117) qui reçoit le signal de sortie et produit une tension de polarisation destinée à l'amplificateur (116), si bien que l'amplificateur (116) crée le signal numérique pulsé qui représente le signal de sortie en fonction de la tension de polarisation. 6. Appareil selon la revendication 1, caractérisé en ce que la fréquence du signal de données varie avec le décalage de la position de lecture de données sur le support d'enregistrement (103), et l'appareil de démodulation de données comporte en outre un circuit (109) à boucle à verrouillage de phase (PLL) destiné à recevoir le signal traité de données et à produire un signal de sortie d'oscillation avec ajustement automatique du gain en fonction du décalage de la position de lecture de données. 7. Appareil selon la revendication 6, caractérisé en ce que le circuit (109) à boucle à verrouillage de phase comprend plusieurs oscillateurs (123a, 123b) commandés en tension ayant des gains différents, et le circuit (109) à boucle a une configuration telle qu'il sélectionne l'un des oscillateurs (123a, 123b) pour la production du signal de sortie d'oscillation en fonction du décalage de la position de lecture de données. 8. Appareil selon la revendication 6, caractérisé en ce que le circuit (109) à boucle à verrouillage de phase comprend au moins un oscillateur (123a, 123b) commandé en tension destiné à produire un signal de sortie d'oscillation avec ajustement automatique d'un gain en fonction d'un courant de polarisation qui est ajusté d'après le décalage de la position de lecture de données. 9. Appareil selon la revendication 6, caractérisé en ce que le circuit (109) à boucle à verrouillage de phase comporte plusieurs oscillateurs (123a, 123b) commandés en tension ayant des gains différents, chacun des oscillateurs (123a, 123b) produit un signal de sortie d'oscillation avec ajustement automatique d'un gain en fonction d'un courant de polarisation ajusté d'après le décalage de la position de lecture de données, et le circuit (109) à boucle à verrouillage de phase sélectionne l'un des oscillateurs (123a, 123b) qui donne le signal de sortie d'oscillation en fonction du décalage de la position de lecture de données. 10. Appareil de démodulation de données, destiné à démoduler un signal de données lues sur un support d'enregistrement (103) ayant des données enregistrées sur une partie au moins du support avec un système à vitesse linéaire pratiquement constante, le support d'enregistrement (103) étant entraîné en rotation à une vitesse pratiquement constante pendant la lecture du signal de données, si bien qu'une fréquence ou une amplitude du signal de données lues varie avec un décalage de la position de lecture de données sur le support d'enregistrement (103), l'appareil étant caractérisé en ce qu'il comprend un amplificateur (105) à gain variable destiné à amplifier le signal de données lues pour le maintien d'une amplitude d'un signal analogique représentant le signal de données à une valeur pratiquement constante, un filtre (106) destiné à filtrer le signal analogique tout en ajustant la fréquence de coupure automatique d'après le décalage de la position de lecture de données, un comparateur (107) destiné à recevoir le signal analogique et à produire un signal numérique pulsé ayant un coefficient d'utilisation pratiquement constant avec maintien d'une fréquence du signal analogique, et un circuit (109) à boucle à verrouillage de phase destiné à recevoir le signal numérique pulsé et à produire un signal de sortie d'oscillation avec ajustement automatique de gain en fonction du décalage de la position de lecture de données. 11. Appareil selon la revendication 10, caractérisé en ce que le comparateur (107) comprend un amplificateur (116) destiné à recevoir le signal analogique et à produire un signal de sortie, et un intégrateur (117) qui reçoit le signal et produit une tension de polarisation qui est transmise à l'amplificateur (116), si bien que l'amplificateur (116) produit le signal numérique pulsé représentant le signal de sortie en fonction de la tension de polarisation. 12. Appareil selon la revendication 10, caractérisé en ce que le circuit (109) à boucle à verrouillage de phase comprend plusieurs oscillateurs (123a, 123b) commandés en tension ayant des gains différents, et le circuit (109) à boucle à verrouillage de phase sélectionne l'un des oscillateurs (123a, 123b) commandés en tension qui produit le signal de sortie d'oscillation en fonction du décalage de la position de lecture de données. 13. Appareil selon la revendication 10, caractérisé en ce que le circuit (109) à boucle à verrouillage de phase comprend au moins un oscillateur (123a, 123b) commandé en tension qui produit un signal de sortie d'oscillation avec ajustement automatique de gain en fonction d'un courant de polarisation qui est ajusté d'après le décalage de la position de lecture de données. 14. Appareil selon la revendication 10, caractérisé en ce que le circuit (109) à boucle à verrouillage de phase comprend plusieurs oscillateurs (123a, 123b) commandés en tension ayant des gains différents, chacun des oscillateurs (123a, 123b) produit un signal d'oscillation de sortie avec ajustement automatique de gain en fonction d'un courant de polarisation ajusté d'après le décalage de la position de lecture de données, et le circuit (109) à boucle à verrouillage de phase sélectionne l'un des oscillateurs (123a, 123b) commandés en tension qui donne le signal de sortie d'oscillation en fonction du décalage de la position de lecture de données. 15. Appareil de lecture de données ayant une configuration lui permettant de lire et de démoduler des données enregistrées sur une partie au moins d'un support d'enregistrement (103), les données étant enregistrées avec un système à vitesse linéaire pratiquement constante, le support d'enregistrement (103) étant entraîné en rotation à une vitesse pratiquement constante pendant la lecture des données, l'appareil étant caractérisé en ce qu'il comprend un appareil à capteur destiné à lire les données du support d'enregistrement (103) pour la production d'un signal de données tel qu'une fréquence ou une amplitude du signal de données lues varie, un processeur (101) de signaux destiné à traiter le signal de données lues en fonction d'un changement de fréquence ou d'amplitude pour la production d'un signal traité de données convenant à la démodulation, et un démodulateur (108) destiné à démoduler le signal traité de données pour la production d'un signal démodulé de données. 16. Procédé de démodulation d'un signal de données lues sur un support d'enregistrement (103) , dans lequel les données sont enregistrées sur une partie au moins du support d'enregistrement (103) et sont enregistrées avec un système à vitesse linéaire pratiquement constante, le procédé étant caractérisé en ce qu'il comprend les étapes suivantes l'entraînement en rotation du support d'enregistrement (103) à une vitesse pratiquement constante, la lecture des données du support d'enregistrement (103) sous forme d'un signal analogique afin qu'une fréquence ou une amplitude au moins du signal analogique de lecture ait une configuration présentant une variation d'après une position de lecture de données du support d'enregistrement (103), le maintien de l'amplitude du signal analogique à une valeur pratiquement constante, la conversion du signal analogique en un signal numérique pulsé avec conservation de la fréquence du signal analogique, et la démodulation du signal numérique pulsé pour la production de données démodulées.