FR 2750250 A1 19971226 FR 9607680 A 19960620 La présente invention concerne un procédé de protection d'une galette de circuits intégrés et une galette de circuits intégrés obtenue. On sait que les circuits intégrés sont fabriqués sous forme d'une galette de silicium sur laquelle plusieurs milliers de circuits intégrés sont réalisés simultanément, généralement par une succession d'opérations sous vide. Avant de procéder au sciage de la galette pour individualiser les circuits intégrés, il est généralement nécessaire de réaliser une série de traitements, tels qu'un apport de métal sur les plots de connexion qui apparaissent sur une surface active des circuits intégrés afin d'adapter les plots de connexion au type de connexion réalisée lors de l'utilisation de la puce. Ces traitements sont réalisés par des produits chimiques très agressifs ayant des potentiels d'oxydoréduction très élevés et risquent donc dans certaines conditions d'affecter la face active des circuits intégrés. En outre, dans les chemins de sciage qui séparent les circuits intégrés les galettes comportent généralement des plages métallisées qui servent à tester les circuits intégrés lors des différentes étapes de la fabrication. Lors d'un apport de métal sur les plots de connexion des circuits intégrés par des bains chimiques, un dépôt de métal s'effectue également sur les plages métalliques s'étendant dans les chemins de sciage et y provoque des amas de métal. Ces amas de métal induisent des contraintes anormales lors du sciage, ce qui entraîne un échauffement de la scie. Cet échauffement anormal provoque des défauts tels que la formation d'éclats, la formation de fissures qui ne sont pas toujours apparentes au moment du sciage, ou d'une façon générale cet échauffement provoque la fragilisation des circuits intégrés. Selon l'invention on prévoit de recouvrir la galette du côté de la face active des circuits intégrés d'une couche de matière isolante chimiquement stable. Selon une version avantageuse de l'invention la couche de matière isolante est réalisée en effectuant des réserves à l'aplomb des plots de connexion. Ainsi, ceux-ci sont directement accessibles pour les étapes de métallisation. Par ailleurs on sait que, lors de la fabrication, les circuits intégrés hors d'usage sont identifiés par une goutte d'encre disposée sur le circuit intégré concerné. Cette goutte d'encre permet d'éliminer les circuits intégrés hors d'usage par repérage optique après l'individualisation des circuits intégrés. Toutefois ces gouttes d'encre sont généralement déposées à température ambiante et sont sensibles aux produits actifs qui sont utilisés pour traiter la galette avant son découpage de sorte qu'après ces traitements les gouttes d'encre sont difficilement détectables par les moyens optiques servant habituellement à les identifier. I1 en résulte des erreurs dans la sélection des circuits intégrés aptes à être utilisés. Dans un mode de mise en oeuvre préféré du procédé selon l'invention on prévoit d'effectuer un recuit de la galette préalablement à la mise en place de la couche isolante. Les gouttes d'encre identifiant les circuits intégrés hors d'usage sont ainsi polymérisées à coeur et offrent une bonne résistance aux traitements ultérieurs de sorte que ces gouttes d'encre restent identifiables par des moyens optiques. Selon encore un autre aspect avantageux de l'invention en relation avec des circuits intégrés ayant une face active comportant des aspérités, on prévoit d'appliquer sur la face active des circuits intégrés une couche de rattrapage en matière isolante ayant une épaisseur variable pour compenser les aspérités et réaliser une face plane parallèle à une face des circuits intégrés opposée à la face active. Ainsi, lors d'une utilisation du circuit intégré par enfoncement à chaud dans un corps de carte thermofusible on évite une mise en porte-à-faux du circuit intégré. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre d'un mode de réalisation particulier non limitatif de l'invention, en relation avec la figure unique ci-jointe qui est une vue en perspective partielle d'une galette selon l'invention après mise en oeuvre des différents traitements. En référence à la figure, la galette de circuits intégrés selon l'invention comporte un substrat en silicium 1 ayant une face active 2 sur laquelle différents dépôts ont été effectués en utilisant des masques pour réaliser des circuits intégrés 3 séparés par des chemins de sciage 4. Lors de la fabrication, des plages métalliques 5 sont réalisées dans le chemin de sciage 4 pour permettre de tester les circuits intégrés à différentes étapes de leur fabrication. En outre les circuits intégrés comportent des plots de connexion métalliques 6, généralement en aluminium. Chaque fois qu'un circuit intégré hors d'usage est identifié, une goutte d'encre 16 est déposée sur celui-ci comme illustré sur le circuit intégré à droite de la figure. Selon l'invention on prévoit tout d'abord de réaliser un recuit de la galette préalablement à tout traitement afin de polymériser à coeur les gouttes d'encre 16 qui servent à identifier les circuits intégrés hors d'usage. Selon l'invention on prévoit en outre de déposer du côté de la face active des circuits intégrés une couche de matière isolante chimiquement stable 7, de préférence un polymère ayant une forte capacité d'adhérence sur la face active des circuits intégrés ainsi que sur les plages métalliques 5 des chemins de sciage. La couche de matière isolante 7 peut être réalisée soit selon une couche avec des réserves à l'aplomb des plots de connexion 6 des circuits intégrés, par exemple par sérigraphie, soit en appliquant une couche continue, par exemple par centrifugation, dans laquelle des ouvertures sont ensuite réalisés à l'aplomb des plots de connexion 6, par exemple au moyen d'un faisceau laser ou par photoinsolation associée à un traitement chimique. Par ailleurs, la fabrication des circuits intégrés sur l'une des faces de la galette de silicium 1 provoque l'apparition d'aspérités 8 sur la face active du circuit intégré. Ces aspérités ont des hauteurs variées et risquent de provoquer une mise en porte-à-faux du circuit intégré lors de son implantation par enfoncement à chaud dans un corps de carte en matière thermoplastique. La couche isolante 7 qui est prévue selon l'invention a tendance à niveler la surface active du circuit intégré mais elle a toutefois une épaisseur sensiblement constante de sorte que la surface de la couche isolante 7 reste très irrégulière. Selon un mode de réalisation de l'invention lorsque les circuits intégrés sont plus particulièrement destinés à être enfoncés à chaud, on prévoit d'appliquer sur la face active des circuits intégrés une couche de rattrapage 9 en matière isolante ayant une épaisseur variable pour compenser les aspérités 8 apparaissant sur la face active des circuits intégrés, et réaliser une face plane 10 parallèle à une face 11 des circuits intégrés opposée à la face active 2. La couche de rattrapage 9 est de préférence réalisée en polyimide qui a la propriété de former une couche très lisse et très plate après polymérisation. Comme illustré sur la figure, la couche 9 et de préférence réalisée sous forme d'un cadre comportant une ouverture centrale 12 et des ouvertures 13 à l'aplomb de chacun des plots de connexion 6. Lors de la métallisation des plots de connexion 6, une couche de métal 15 est déposée sur chacun des plots de connexion 6. L'étape de métallisation est effectuée après la réalisation de la couche isolante 7. Ainsi, les plages métalliques 5 servant aux tests des circuits intégrés sont isolées par la couche 7 qui les recouvre de sorte qu'aucun apport de métal supplémentaire n'est effectué dans les chemins de sciage 4. Le dépôt de la couche de rattrapage 9 peut être effectué avant ou après la métallisation selon que l'on souhaite utiliser les ouvertures 13 de la couche de rattrapage 9 pour contenir le métal apporté, ou au contraire avoir un accès le plus dégagé possible aux plots de connexion 6 pour effectuer le traitement des plots de connexion. Bien entendu l'invention n'est pas limitée au mode de réalisation décrit et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications. En particulier, bien que la couche de rattrapage 9 ait été illustrée en relation avec un mode de réalisation selon lequel elle présente un bord latéral légèrement en retrait par rapport au bord latéral du circuit intégré pour former une marche 15 qui servira à enchâsser le circuit intégré lors de son enfoncement à chaud dans un corps de carte en matière thermoplastique, on peut réaliser une couche de rattrapage avec un bord s'étendant à l'aplomb du bord de circuit intégré voire même une couche de rattrapage recouvrant les chemins de sciage 4. Dans ce cas on peut réaliser une seule couche qui sert simultanément de couche d'isolation et de couche de rattrapage. REVENDICATIONS 1. Procédé de protection d'une galette de circuits intégrés comportant des plots de connexion métalliques (6) apparaissant sur une face active (2) des circuits intégrés, caractérisé en ce qu'il comporte l'étape de recouvrir la galette du côté de la face active des circuits intégrés d'une couche de matière isolante chimiquement stable (7). 2. Procédé de protection d'une galette de circuits intégrés selon la revendication 1, caractérisé en ce que la couche de matière isolante (7) est réalisée en effectuant des réserves à l'aplomb des plots de connexion (6). 3. Procédé de protection d'une galette de circuits intégrés selon la revendication 1, comportant des gouttes d'encre (16) identifiant les circuits intégrés hors d'usage, caractérisé en ce qu'il comporte l'étape d'effectuer un recuit de la galette préalablement à la mise en place de la couche isolante (7). 4. Procédé de protection d'une galette de circuits intégrés selon la revendication 1, dont la face active présente des aspérités (8), caractérisé en ce qu'il comporte l'étape d'appliquer une couche de rattrapage (9) en matière isolante ayant une épaisseur variable pour compenser les aspérités (8) et réaliser une face plane (10) parallèle à une face (11) des circuits intégrés opposée à la face active (2). 5. Galette de circuits intégrés comportant des plots de connexion métalliques (6) apparaissant sur une face active (2) des circuits intégrés (3), caractérisée en ce que du côté de la face active du circuit intégré, elle comporte une couche de matière isolante chimiquement stable (7). 6. Galette de circuits intégrés selon la revendication 5, caractérisée en ce que la couche de matière isolante (7) a une épaisseur sensiblement constante. 7. Galette de circuits intégrés selon la revendication 5, caractérisée en ce que la couche de matière isolante (7) comporte des ouvertures à l'aplomb des plots de connexion (6). 8. Galette de circuits intégrés selon la revendication 5, dont la face active présente des aspérités (8), caractérisée en ce qu'elle comporte une couche de rattrapage (9) ayant une épaisseur variable pour compenser les aspérités (8) et réaliser une face plane (10) parallèle à une face (11) des circuits intégrés opposée à la face active.