FR 2751778 A1 19980130 FR 9609492 A 19960723 Mémoire accessible en lecture seulement. L'invention concerne une mémoire accessible en lecture seulement, ces mémoires étant plus connues sous le nom de mémoire ROM (de l'anglais: Read Only Memory). Ce type de mémoire sert généralement à contenir un programme où des données de manière figée, elle sont en fait programmables au cours d'une étape de fabrication. L'utilisation de ces mémoires est très varié, par exemple carte à puce, micro-ordinateur, systèmes embarqués. Les principaux avantages de ce type de mémoire viennent essentiellement de l'impossibilité de modification des données et également de la petite surface occupée par comparaison avec les mémoires de type PROM, EPROM ou EEPROM. Une application sert notamment à figer un ASIC utilisant un système microprogrammé, par exemple de type microcontrôleur, qui a été développé à l'aide de mémoire de type EPROM et qui est destiné à être produit en très grande série. En effet les circuits sont plus petits et nécessitent moins d'étapes de fabrication (pas de grille flottante) lorsqu'il sont produit avec des ROMs. Dans l'art antérieur, on connaît plusieurs types de mémoires ROM. On peut les distinguer entre autre par le type de "programmation" utilisé qui correspond à la constitution d'un élément de mémorisation. On se limitera toutefois à des mémoires de type MOSFET. En effet, il existe des mémoires de technologies différentes par exemple en DTL ou TTL qui cependant ne sont pas compatibles avec des circuits de type MOS à très haute intégration et faible consommation. Il existe des mémoires ROM de type "niveau active". Les éléments de mémorisation sont constitués d'un transistor qui est représenté schématiquement sur les figures la et lb. Chacune des figures illustre un état possible du bit à mémoriser. Bien entendu, l'état du bit est arbitraire et dépend de tout ce qui est placé entre le transistor faisant élément de mémorisation et la sortie de la mémoire. La figure la représente un transistor 1 qui possède une source connecté à la masse, une grille connectée à une ligne de commande 2, et un drain connecté à une ligne de bit 3. Lorsque l'on désire sélectionner cet élément de mémorisation, on positionne la ligne de commande 2 à une tension positive supérieure à la tension de seuil d'un transistor MOS, et la ligne de bit 3 devient connectée à la masse par l'intermédiaire du transistor 1. On considère que le premier niveau du bit mémorisé correspond au transistor 1. La figure lb représente un transistor 1' qui possède une source connecté à la masse, une grille connectée à une ligne de commande 2' , et un drain connecté à une ligne de bit 3' Or le transistor 1' se trouve totalement neutralisé par la suppression de la zone active sous la grille de commande. Lorsque l'on désire sélectionner cet élément de mémorisation, on positionne la ligne de commande 2' à une tension positive supérieure à la tension de seuil d'un transistor MOS, et la ligne de bit 3' reste dans un état flottant. On considère que le deuxième niveau du bit mémorisé correspond au transistor 1'. Une cellule de ce type présente comme avantage d'avoir une forte capacité d'intégration et d'utiliser des procédés de fabrication standards. Malheureusement, la programmation par "niveau active" intervient lors du deuxième niveau de masquage, c'est à dire très tôt dans la fabrication. Ce type de programmation très précoce dans le cycle de fabrication provoque des délais de livraison important (plusieurs semaines) . La capacité de l'entreprise à produire rapidement des circuits codés par le client est considérablement réduite. Il existe également des mémoires ROM de type "P minus". Les éléments de mémorisation sont représentés sur les figures 2a et 2b. Chacune des figures 2a et 2b illustre un état possible du bit à mémoriser. Bien entendu, l'état du bit est arbitraire et dépend de tout ce qui est placé entre le transistor faisant élément de mémorisation et la sortie de la mémoire. La figure 2a représente un transistor 4 qui possède une source connecté à la masse, une grille connectée à une ligne de commande 5, et un drain connecté à une ligne de bit 6. Lorsque l'on désire sélectionner cet élément de mémorisation, on positionne la ligne de commande 5 à une tension positive supérieure à la tension de seuil d'un transistor MOS, et la ligne de bit 6 devient connectée à la masse par l'intermédiaire du transistor 4. On considère que le premier niveau du bit mémorisé correspond au transistor 4. La figure 2b représente un transistor 4' qui possède une grille connectée à une ligne de commande 5', un drain connecté à une ligne de bit 6' par l'intermédiaire d'une diode 7 montée en inverse, et une source connectée à la masse La diode est en fait réalisée par implantation d'un dopant de type opposé au dopage du drain. En général, on utilise des transistor de type canal N, l'implantation étant alors réalisée avec du dopant de type P en faible concentration, d'où le nom "P minus". Lorsque l'on désire sélectionner cet élément de mémorisation, on positionne la ligne de commande 5' à une tension positive supérieure à la tension de seuil d'un transistor MOS, et la ligne de bit 6' reste dans un état flottant. On considère que le deuxième niveau du bit mémorisé correspond au transistor 4'. Le principal avantage de cet élément de mémorisation est que la programmation de l'élément intervient dans le second tiers de la fabrication, réduisant ainsi les délais de livraison. De plus, la surface occupée par cet élément de mémorisation est aussi faible que l'élément précédemment décrit. Le principal défaut est l'introduction d'une étape supplémentaire dans le procédé de fabrication classique de composant CMOS. De plus, l'étape rajoutée n'est pas compatible avec tous les procédés de fabrication existant. Il existe également des mémoires ROM de type "métal/via". Les éléments de mémorisation sont représentés sur les figures 3a et 3b. Chacune des figures 3a et 3b illustre un état possible du bit à mémoriser. Bien entendu, l'état du bit est arbitraire et dépend de tout ce qui est placé entre le transistor faisant élément de mémorisation et la sortie de la mémoire. La figure 3a représente un transistor 8 qui possède une source connecté à la masse, une grille connectée à une ligne de commande 9, et un drain connecté à une ligne de bit 10. Lorsque l'on désire sélectionner cet élément de mémorisation, on positionne la ligne de commande 9 à une tension positive supérieure à la tension de seuil d'un transistor MOS, et la ligne de bit 10 devient connectée à la masse par l'intermédiaire du transistor 8. On considère que le premier niveau du bit mémorisé correspond au transistor 8. La figure 3b représente un transistor 8' qui possède une source connecté à la masse, une grille connectée à une ligne de commande 9', et un drain déconnecté d'une ligne de bit 10'. Lorsque l'on désire sélectionner cet élément de mémorisation, on positionne la ligne de commande 9' à une tension positive supérieure à la tension de seuil d'un transistor MOS, et la ligne de bit 10' reste dans un état flottant. On considère que le premier niveau du bit mémorisé correspond au transistor 8'. La connexion ou la non connexion du transistor est réalisé soit par un via avec la couche métallique la plus haute, soit par un strap sur la couche métallique la plus haute. Le principal avantage est d'effectuer la programmation de l'élément de mémorisation dans l'une des deux dernières étapes de fabrication, réduisant ainsi les délais de livraison au minimum possible. Malheureusement, un élément de mémorisation est au moins deux fois plus gros que les éléments précédemment décrits. Ce type d'élément n'est donc pas adapté pour des utilisations à haute intégration. Toutes ces cellules mémoires ont la particularité de différentier les deux niveaux de programmation de l'élément de mémorisation soit par un transistor soit par un circuit ouvert. De ce fait, les transistors des différents éléments de mémorisation sont montés en parallèle. Il est donc nécessaire de tenir compte d'un espacement minimum entre chaque transistor de chaque élément de mémorisation. L'invention à pour but de proposer un nouveau type d'élément de mémorisation qui va à l'encontre de ce qui est fait à l'heure actuelle. Par ailleurs, il est possible de décliner de plusieurs manières différentes la réalisation de l'élément de mémorisation afin de privilégier soit la surface de la case soit la rapidité de programmation. De plus, le type d'élément de mémorisation de l'invention permet une disposition de type série plus avantageuse que ce qui est réalisé dans l'art antérieur. L'invention a pour objet une mémoire accessible en lecture seulement comprenant des éléments de mémorisation destinés à contenir un bit qui peut prendre deux niveaux, chaque cellule mémoire comportant un transistor, caractérisé en ce que si l'élément de mémorisation doit contenir un bit dans l'un des deux niveaux, alors des moyens associés au transistor de l'élément de mémorisation provoquent un court circuit entre le drain et la source dudit transistor. Le fait de court-circuiter le drain et la source du transistor a pour effet d'avoir un premier état du bit mémorisé qui correspond à un court-circuit et un deuxième état du bit mémorisé qui correspond à la présence d'un transistor. Suivant l'optimisation que l'on désire (surface ou rapidité de livraison) deux modes de réalisation sont présentés. Dans un premier mode de réalisation, les moyens associés consistent en une zone active dopée avec un dopant de même type que le dopant utilisé pour la source et le drain. On a ainsi un élément de mémorisation qui est de la taille d'un transistor et qui présente l'avantage d'être programmé à environ la moitié du cycle de fabrication. Dans un deuxième mode de réalisation, les moyens associés consistent en une connexion de la source et du drain effectuée par l'intermédiaire d'une couche métallique. On a ici un élément un peu plus gros qui présente comme avantage de pouvoir être programmé lors d'une des deux dernières étapes de fabrication. Une disposition particulière des éléments de mémorisation présente des avantages supplémentaires. En effet avec une mémoire organisée en au moins un groupe d'éléments de mémorisation disposés en m lignes et en n colonnes, m et n étant des entiers positifs, il est possible de monter les éléments de mémorisation appartenant à une même colonne en série. Une telle structure permet en fait d'utiliser la source d'un transistor comme drain pour le voisin réduisant ainsi la surface moyenne d'un transistor. Suivant le nombre d'éléments de mémorisation mis en série, la surface totale de la mémoire est réduite d'environ 25 à 30 Préférentiellement, on utilise un amplificateur différentiel déséquilibré en entrée pour accélérer la lecture de la mémoire. D'autres particularités et avantages apparaîtront lors de la lecture de la description qui va suivre d'un mode de réalisation préféré nullement limitatif, la description étant lue conjointement aux dessins annexés parmi lesquels: les figures la, lb, 2a, 2b, 3a, et 3b représentent schématiquement des éléments de mémorisation suivant l'art antérieur, les figures 4a, 4b, 5a, et 5b représentent schématiquement des éléments de mémorisation selon 1 ' invention, la figure 6 représente une coupe de transistors utilisable en éléments de mémorisation selon l'invention, la figure 7 représente un arrangement d'éléments de mémorisation selon l'invention, les figures 8 et 9 représentent en coupe l'arrangement de la figure 7, les figures 10 à 11 représentent schématiquement une mémoire selon l'invention arrangée en blocs, La figure 4a représente schématiquement le transistor 11 d'un élément de mémorisation. La grille de ce transistor 11 est connectée à une ligne de sélection 12, le drain est connecté à une ligne de bit 13 et la source est connectée à un potentiel nul 14. Lorsque l'élément de mémorisation doit être sélectionné, on envoie une tension nulle sur la ligne de sélection 12, le transistor devient non passant. Lorsque l'élément de mémorisation doit être désélectionné, la ligne de sélection est mise à un potentiel supérieur à la tension de seuil d'un transistor MOS, rendant le transistor passant. Le transistor 11 de la figure 4a correspond à l'un des deux états possibles pour l'élément de mémorisation. La figure 4b représente schématiquement le transistor 11' d'un élément de mémorisation. La base de ce transistor 11' est connectée à une ligne de sélection 12', le drain est connecté à une ligne de bit 13' et la source est connectée à un potentiel nul 14'. De plus un strap 15 court-circuite le drain et la source du transistor 11'. Quelque soit la tension présente sur la ligne de sélection 12', le transistor est passant (du moins considéré comme passant). Le transistor de la figure 4b correspond à l'autre des deux états possibles pour l'élément de mémorisation. Le strap 15 peut être réalisé sur le dernier niveau de métallisation. La programmation de l'élément de mémorisation a lieu lors de l'une des deux dernières étapes de fabrication. Néanmoins, pour ce mode de réalisation particulier, le seul avantage vient de la disposition que l'on peut réaliser et qui sera explicité ultérieurement, le gain en surface étant à comparer aux mémoires de l'art antérieur de type "métal/via". Par contre il existe un deuxième mode de réalisation, représenté schématiquement sur les figures 5a et 5b. La figure 5a représente un élément de mémorisation qui comporte un transistor 16 de type MOSFET à canal N dont la base est connectée à une ligne de sélection 17, le drain est connecté à une ligne de bit 18, et la source est connectée à une tension nulle 19. Cette figure 5a représente la programmation dans l'un des deux état du bit mémorisé par l'élément de mémorisation. La figure 5b représente un élément de mémorisation qui comporte un transistor déplété 16' de type MOSFET à canal N dont la base est connectée à une ligne de sélection 17', le drain est connecté à une ligne de bit 18', et la source est connectée à une tension nulle 19'. Cette figure 5b représente la programmation dans l'autre des deux état du bit mémorisé par l'élément de mémorisation. En fait le transistor déplété peut être réalisé soit lors de l'étape "Vt depletion" qui sert à réaliser des transistors déplétés soit pendant l'étape de constitution de capacités. En fait, la zone active du transistor est dopé à l'aide d'impuretés du même type que celle du drain et de la source du transistor 16'. la figure 6 représente en coupe les deux transistors 16 et 16' qui correspondent aux deux états de l'élément de mémorisation. Sur un substrat 20 de type P, on a fait croître des zones d'oxyde épais 21 qui isolent latéralement les transistors 16 et 16' . Puis, dans les étapes suivantes, on implante les zones actives (drains 22, 22' et sources 23, 23') des transistors 16 et 16' avec de impuretés de type N à une certaine concentration. Puis on effectue une deuxième implantation uniquement sous la grille du transistor 16' afin de former un canal permanent 24. Les opérations de masquage et d'implantation nécessaires sont en fait confondues avec des opérations identiques qui ont par exemple pour but de constituer une électrode de capacité intégré. Puis les étapes de production bien connues par l'homme de métier se succèdent: dépôt d'un oxyde de grille 25 du canal des transistors 16 et 16', dépôt des grilles 26 et 26' en polysilicium et dépôts des différentes couches d'isolant et de métal (non représentées). Les transistors 16 et 16' ainsi réalisés correspondent bien à deux états distincts, soit on a un transistor MOS classique, soit on a un transistor MOS à canal permanent. Classiquement, les transistors déplétés sont utilisés pour avoir des tensions de seuil nulles. Dans l'invention le canal situé sous la grille du transistor est dopé afin de rendre cette tension de seuil négative, c'est à dire que pour un circuit polarisé positivement, ce transistor est toujours passant quelque soit la tension présente sur la grille 26'. La tension de grille n'aura en fait pour effet que de moduler l'épaisseur du canal, ce qui correspond à la modulation de la résistivité du canal. Les éléments utilisant un canal toujours passant sont en fait de la taille d'un simple transistor, ce qui correspond à ce qui existe de plus petit comme cellule mémoire. De plus par rapport à des mémoires de type "niveau active" (de même taille) , la programmation intervient un peu plus tard dans la fabrication, réduisant ainsi les délais commerciaux. Une organisation de la mémoire rend l'élément de mémorisation défini précédemment encore plus avantageux. En effet, nous avons défini un nouveau type d'éléments de mémorisation qui n'est pas compatible avec ce qui ce fait actuellement comme architecture de mémoire organisée en colonne de transistors montés en parallèle. De plus, il n'est pas question d'associer un transistor de sélection supplémentaire pour chaque élément de mémorisation comme pour les mémoires EEPROM. Sur la figure 7, on peut voir un exemple d'architecture d'une colonne de mémoire selon l'invention. Quatre transistors 27 à 30 sont montés en série. Chacun des quatre transistors 27 à 30 est représentatif d'un bit distinct à mémoriser, dans l'exemple les transistors 27, 29 et 30 représentent des bits dans un premier état et le transistor 28 représente un bit dans un deuxième état. Les grilles des quatre transistors 27 à 30 sont respectivement connectées aux lignes de sélection /L1 à /L4. Ces lignes de sélection /L1 à /L4 sont actives lorsqu'elles sont à une tension inférieure à la tension de seuil d'un transistor MOS classique (que l'on appelle niveau 0) et elles sont inactives lorsqu'elle sont à une tension supérieure à la tension de seuil d'un transistor MOS classique (que l'on appelle niveau 1) . La source S4 du transistor 30 se situant à une extrémité de la colonne est connectée à la masse. Le drain D1 du transistor 27 se trouvant à l'autre extrémité de la colonne est connecté à une ligne de bit 31 qui peut être connectée par exemple à un dispositif de mise en forme. Lorsque aucune des lignes de sélection /L1 à /L4 n'est sélectionnée alors toutes les lignes de sélection sont au niveau 1 rendant les quatres transistors 27 à 30 passant. La ligne de bit 31 est donc reliée à la masse. Lorsque l'on désire sélectionner un transistor alors on positionne la ligne de sélection associée à 0. S'il s'agit d'un transistor MOS classique 27, 29 ou 30 alors le transistor 27, 29 ou 30 devient bloqué et la ligne de bit 31 devient flottante. S'il s'agit d'un transistor déplété 28 alors le canal du transistor déplété 28 diminue mais reste passant, la ligne de bit 31 reste alors connectée à la masse. Les moyens de mise en forme doivent différentier les connections à la masse et les niveaux flottants de la ligne de bit 31. Pour cela on peut par exemple connecter un résistance de "tirage à 1" (pull-up) à cette ligne de bit. L'homme de métier comprendra aisément que l'on peut théoriquement connecter autant de transistors que l'on veut en série dans une colonne. En fait la mise en série des transistors crée une résistance qui est d'autant plus grande qu'il y a de transistors dans la colonne. De plus les moyens de mise en forme classiquement utilisés créent une charge capacitive. Le couplage d'une colonne avec des moyens de mise en forme crée un cellule RC qui ralentit la lecture, ce phénomène est déjà connu partiellement dans l'art antérieur où C varie seul en fonction du nombre de transistors. Des compromis sont donc à trouver pour l'homme de métier afin d'avoir une vitesse qui lui convient. Sur la figure 8, on a représenté une coupe longitudinale du substrat au niveau des transistors 27 à 30. Comme on le voit sur la figure 8, la connexion entre drain et source pour deux transistors côte à côte est réalisée en utilisant des implantations mises en commun. Par exemple, l'implantation 32 correspond à la fois à la source du transistor 27 et au drain du transistor 28. Une telle structure permet de réduire la taille moyenne des transistors 27 à 30. De plus, les implantations peuvent être réduites à la taille minimum. Dans certaines technologies submicroniques, il est même possible de supprimer les implantations drain/source comme on le voit sur la figure 9. Cela est possible si l'on peut suffisamment rapprocher les grilles 33. En effet, lorsque les grilles 33 sont suffisamment rapprochées, les grilles produisent des canaux dont les ouvertures se chevauchent. L'espace entre deux transistors devient alors égal à l'espace minimum autorisé entre chaque grille. Cependant dans certaines technologies plus anciennes, les contraintes d'espace minimum entre deux grilles 33 sont telles que la réalisation de la figure 9 n'est pas possible. La structure de mise en série des transistors des éléments de mémorisation permet donc de réduire la taille de ces transistors jusqu'à environ 50W. Néanmoins, comme on l'a dit précédemment, il n'est pas possible d'avoir autant d'élément de mémorisation qu'avec des éléments montés en parallèle. On réalise donc une mémoire comportant un certain nombre de blocs de taille réduite. La figure 10 représente un bloc 34 d'éléments de mémorisation qui comporte n colonnes de m éléments de mémorisation formant une matrice de m fois n transistors de mémorisation. Bien évidemment une mémoire de petite dimension peut avoir seulement un bloc de ce type. Le bloc 34 de la figure 10 comporte n colonnes, chaque i lème colonne comportant m transistors de mémorisation Tî,i à Tm,i ayant un canal de type N. De plus, chacune des colonnes comporte un transistor de sélection de colonne TCl à TCn ayant un canal de type N connecté en série avec les transistors de mémorisation Tj,i. Préférentiellement, les transistors de sélection de colonne TCl à TCn ont été placés à l'extrémité des colonnes qui correspond à la sortie du bloc 34. En fait d'une manière fonctionnelle, ces transistors de sélection de colonne TCl à TCn peuvent se placer en série avec les transistors Tj,i n'importe où sur la colonne. Une première extrémité de chaque colonne est connectée à une sortie commune du bloc 34. Une deuxième extrémité de chaque colonne est connectée à la masse. Pour avoir un bon fonctionnement, il convient de sélectionner les lignes de commande /L1 à /Lm avec des niveaux actifs à l'état bas et de sélectionner les colonnes avec des signaux C1 à Cn actifs à l'état haut. Il faut bien entendu avoir une logique de décodage qui empêche la sélection simultanée de plusieurs lignes ou de plusieurs colonnes. La sortie du bloc 34 fournit normalement soit un "0" logique (connexion résistive avec la masse), soit un état de haute impédance suivant la ligne et la colonne sélectionnée. Sur la figure 11, on a représenté un circuit de lecture 35. Ce circuit 35 comporte p blocs 34. La sortie de chacun de ces blocs 34 est reliée au drain d'un transistor de précharge 36 ayant un canal de type P par l'intermédiaire d'un transistor de sélection de bloc TE1 à TBp ayant un canal de type N. Les grilles des transistors de sélection de bloc TB1 à TBp reçoivent des signaux de sélection B1 à Bp qui sont actifs à l'état haut et dont un seul est actif. Le transistor de précharge 36 a sa source reliée à la tension d'alimentation VCC et sa grille reçoit un signal de lecture R actif à l'état haut. La phase de lecture est précédée par une phase de précharge pendant laquelle le signal R est positionné à l'état bas. Le transistor de précharge 36 passe alternativement d'un état passant (précharge) à un état bloqué (lecture). A la fin de la phase de précharge, la sortie du bloc 34 est positionnée à VCC par l'intermédiaire du transistor de précharge 36. Lors de la phase suivante (lecture), la sortie du bloca 34 évolue différemment selon deux cas possibles. Lorsque la sortie du bloc 34 est en haute impédance, son niveau haut atteint en fin de précharge se maintient. Au contraire lorsque la sortie du bloc 34 fournit un niveau bas, son niveau initial, atteint en fin de précharge, s'abaisse progressivement vers "0". Préférentiellement, on utilise un comparateur 37 analogique de type amplificateur différentiel à fort gain ayant deux entrées et une sortie. La première entrée du comparateur 37 est connectée au drain du transistor de précharge 36. La deuxième entrée du comparateur 37 est connectée au drain d'un transistor de référence 38. La sortie du comparateur 37 correspond à la sortie du circuit de lecture 35. Le transistor de référence 38 est identique au transistor de précharge 36. La source du transistor de référence 38 est connectée à la tension d'alimentation VCC et la grille de ce transistor 38 est connectée à la masse de telle sorte que ce transistor de référence 38 est toujours passant. Dans un premier temps, on considère que le comparateur 37 est un amplificateur différentiel fonctionnant entre zéro volt et VCC qui possède un fort gain et qui fonctionne de manière presque parfaite. Lorsque la sortie du bloc 34 sélectionné est en haute impédance, alors les deux entrées du comparateur 37 sont au même potentiel donc la sortie de l'amplificateur doit être à un niveau qui correspond normalement au point milieu de l'alimentation soit VCC/2. Lorsque la sortie du bloc 34 sélectionné est à un zéro logique, alors la première entrée du comparateur 37 est à une tension inférieure à la deuxième entrée du comparateur 37 donc le fort gain de l'amplificateur va amplifier cette différence jusqu'à saturation de la sortie (avec les entrées inverseuse et non inverseuse connectées comme sur le schéma, cela donne une sortie à VCC). On propose d'utiliser comme comparateur 37 un amplificateur à fort gain de faible sensibilité tel qu'il présente une tension d'offset de quelques dizaines de millivolts entre ses entrées de telle sorte qu'en cas d'égalité de tension entre ses entrées, l'amplificateur se comporte comme si sa première entrée est à une tension supérieure à sa deuxième entrée (dans ce cas, la sortie de l'amplificateur est positionnée au niveau bas). Des simulations ont étés faites sur des mémoires de 64 Ko organisées en mots de 8 bits en cours d'optimisation. Le temps d'accès typique (à 5V et 250C) est de 6,5 ns et de 14,5 ns dans des conditions "pire cas" (4V, 1250C). De telles performances électriques sont très supérieures (environ trois fois plus rapide) à ce qui existait avec des mémoires de type "niveau active" et "P minus" de même capacité. De plus, avec une organisation en colonne qui dispose de 8 transistors faisant cellules de mémorisation, le gain en surface est de 25% par rapport à une mémoire de type "niveau active". Avec 16 transistors, on obtient 32% de réduction de surface. En théorie, il est possible d'arriver à environ 50% de réduction de surface mais la mise en série de 32 transistors sur une même colonne provoque une dégradation des performances électriques. Pour récupérer la dégradation des performances électriques, il est nécessaire de rajouter des sde décodage et de lecture plus rapide qui sont plus importants en surface mais qui peuvent très bien occuper moins de place que la place gagnée lors de la mise en série des transistors. De nombreuses variantes sont possibles pour optimiser le placement-routage d'une mémoire. La plupart des variantes découlent de méthodes déjà connues pour les mémoires classiques. Une possibilité supplémentaire consiste à entrelacer les différents blocs 34 entre eux. C'est à dire qu'entre deux colonnes d'un bloc il est possible d'intercaler des colonnes appartenant à d'autre blocs afin de bénéficier d'une grille commune pour les transistors de sélection TCi de différents blocs 34, diminuant ainsi le nombre d'interconnexions. Dans la description qui précède, certains choix ont été fait en ce qui concerne les dopages des transistors et les connexions à VCC et à la masse. L'homme du métier pourra aisément trouver la solution dual en remplaçant les dopages N par des dopages P et réciproquement en prenant soin d'inverser la masse et le VCC. Toutefois, on préfère utiliser des transistors à canal N comme cellules mémoire car la résistance d'un canal de type N est inférieure à un canal de type P à dopage égal. De plus, la réalisation de l'invention à l'aide d'un strap métallique n'a pas été détaillée car il suffit d'adapter l'arrangement décrit précédemment, ce que tout homme du métier est capable de faire. REVENDICATIONS 1. Mémoire accessible en lecture seulement comprenant des éléments de mémorisation destinés à contenir un bit qui peut prendre deux niveaux, chaque cellule mémoire comportant un transistor (Tj,i) caractérisé en ce que si l'élément de mémorisation doit contenir un bit dans l'un des deux niveaux, alors des moyens (15, 24) associés au transistor (Tj,i) de l'élément de mémorisation provoquent un court circuit entre le drain et la source dudit transistor. 2. Mémoire selon la revendication 1, caractérisée en ce que les moyens associés (24) consistent en un canal dopée avec un dopant de même type que le dopant utilisé pour la source (23) et le drain (22). 3. Mémoire selon la revendication 1, caractérisée en ce que les moyens associés consistent en une connexion (15) de la source et du drain effectuée par l'intermédiaire d'une couche métallique. 4. Mémoire selon l'une des revendications 1 à 3, caractérisée en ce que la mémoire est organisée en au moins un groupe (34) d'éléments de mémorisation (Tj,i) disposés en m lignes et en n colonnes, m et n étant des entiers positifs. 5. Mémoire selon la revendication 4, caractérisée en ce que tous les transistors (Ti,i à Tm,i) des éléments de mémorisation appartenant à une même colonne sont connectés en série. 6. Mémoire selon la revendication 5, caractérisée en ce que le drain d'un transistor (T1 i) se trouvant à une première extrémité d'une colonne est connecté au drain d'un transistor de précharge (36). 7. Mémoire selon la revendication 6, caractérisée en ce que le transistor de précharge (36) est d'un dopage différent du dopage des transistors (Tj1i) utilisés dans les éléments de mémorisation. 8. Mémoire selon l'une des revendications 6 ou 7, caractérisée en ce que le drain du transistor (T1 i) se trouvant à la première extrémité est connecté au drain du transistor de précharge (36) par l'intermédiaire d'au moins un transistor de sélection (TCi, TBk). 9. Mémoire selon l'une des revendications 6 à 8, caractérisée en ce que le drain du transistor de précharge (36) est connectée à une première entrée d'un amplificateur différentiel (37), la deuxième entrée de l'amplificateur différentiel (37) étant connectée à un transistor de référence (38). 10. Mémoire selon la revendication 9, caractérisée en ce que l'amplificateur différentiel (37) est déséquilibré en entrée. 11. Mémoire selon l'une des revendications 6 à 10, caractérisée en ce que la mémoire comporte plusieurs groupes (34) qui sont connectés au transistor de précharge (36) par l'intermédiaire de transistors de sélection de groupe (TEl à TBp) propres à chaque groupe. 12. Mémoire selon l'une des revendications 1 à 11, caractérisée en ce que les transistors (Tj,i) des éléments de mémorisation sont de type N.