FR 2748146 A1 19971031 FR 9705093 A 19970424 Dispositif d'affichage La présente invention concerne un dispositif d'affichage d'image comprenant des électrodes de balayage agencées sous la forne d'une patrice et plus particulièreient un dispositif d'affichage qui peut être réalisé de tanière appropriée sous la forte d'un dispositif d'affichage FED, un dispositif d'affichage à électro-luoinescence (dénonné ci-après "EL"), organique ou analogue. Lorsqu'un champ électrique établi à une valeur d a peu près 109 (V/m) est appliquée sur une surface d'un matériau métallique ou celle d'un atériau semi-conducteur, un effet tunnel a lieu, periettant à des électrons de traverser une barrière, donnant lieu à une décharge des électrons à travers le vide même, à une température normale. Un tel phénomène est dénoué "émission de champ" et une cathode conçue de tanière à émettre des électrons sur la base d'un tel principe est dénoué "cathode à émission de champ" (dénommé également ci-après "FEC"). Un développement récent des techniques de traitement de semi-conducteur permet à une cathode à émission de champ de type à émission en surface d'être constituée d'une patrice d'éléments de cathode à émission de champ ayant une taille aussi faible que de l'ordre des sucrons, si bien qu'un dispositif d'affichage d'iiage (dispositif d'affichage FED) contenant de telles cathodes à énission de champ est actuellenent souris à des recherches et à un développement. De même, un dispositif d'affichage EL organique qui est un autre dispositif d'affichage est souris de tanière analogue à des recherches et un développement. Le dispositif d'affichage EL organique comprend une couche lumineuse constituée d'un conposé organique, tout en se basant sur un phénomène EL, dans lequel l'application d'un champ électrique sur un luminophore donne lieu à la luminescence du luminophore Dans chacun parmi le dispositif d'affichage d'image et le dispositif d'affichage EL organique, une amélioration de la qualité d'une image affichée nécessite l'obtention d'une plus grande fonction de gradation. En vue de contrôler la luminance de l'affichage d' après un signal vidéo d'entrée en vue d'obtenir une fonction de gradation satisfaisante on utilise un système dans lequel un signal, qui est exposé à une modulation de largeur d'impulsion (PW?I) d'après le signal vidéo d'entrée est utilisé à titre de signal d'attaque. Ainsi, une durée lumineuse de chaque cellule ou pixels d'image est contrôlée d'après le signal vidéo d'entrée, donnant lieu à la mise en oeuvre d'une fonction de gradation. De façon globale, une modulation de largeur d'iepulsion est obtenue en effectuant une conversion analogique/numérique (A/N) d'un signal vidéo d'entrée en vue d'obtenir des données numériques sur le signal vidéo d'entrée et en détectant une coïncidence entre les données numériques et une valeur comptée par un compteur. En pratique, la conversion A/N est limitée à un niveau aussi faible qu'a peu près 6 bits ou le nombre d'étapes de gradation est limité à un nombre aussi faible que 64 en raison de la limitation du nombre de fils et de la fréquence d'une horloge destinée au compteur. Ceci rend très difficile la réalisation du nombre d'étapes de gradation aussi nombreuses que 256 ou plus à 8 bits. Ainsi, le système PWN impose des lieitations à une fonction de gradation, empêchant de ce fait l'affichage d'être doté d'une plus grande qualité. De iriez un système de modulation d'amplitude d'impulsion (PUA) est conçu dans le aêre but. I1 est adapté de façon à exécuter une fonction de gradation en modulant une tension d'attaque, telle qu'une tension appliquée entre une grille et une cathode (tension de grille/cathode) dans le dispositif d'affichage FED ou une tension appliquée entre une anode et une cathode (tension d'anode/cathode) dans le dispositif d'affichage EL organique. Malheureusenent, le systèMe PAM ne parvient à contrôler avec précision la gradation en raison d'une variation d'une tension ponctuelle de flanc avant de courant d'anode sur des caractéristiques de courant d'anode (variation pour chaque pixel d'élément d'iMage) dans le dispositif d'affichage FED ou le dispositif d'affichage EL organique, des caractéristiques de teMpérature d'un circuit d'attaque, une perte de puissance ou analogue, empêchant de ce fait d'assurer une plus grande qualité d'affichage. La présente invention a été réalisée au vu de l'inconvénient précité de 1' l'art antérieur. Par conséquent, un but de la présente invention est de proposer un dispositif d'affichage qui puisse effectuer une fonction de gradation sans pas d'après un signal vidéo introduit, afin d'obtenir de ce fait une plus grande qualité d'une iMage affichée Selon la présente invention il est proposé un dispositif d'affichage. Le dispositif d'affichage comprend une section d'affichage FED. La section d'affichage FED comprend une pluralité de cathodes réalisées chacune sous la forie d'une bande et comprenant des énetteurs destinés à une éMission de champs d'électrons, une pluralité d'électrodes de cos.ande réalisée sous la forne d'une bande et agencée dans une direction perpendiculaire aux cathodes, et une anode piégeant des électrons éxis par les éMetteurs, donnant lieu à la définition de pixels d'affichage se présentant sous la forne d'une Matrice. De rêne, le dispositif d'affichage comprend un circuit d'attaque d'affichage attaquant les électrodes de coi.ande dans l'ordre et attaquant les cathodes d'après un signal vidéo, pour chaque ligne horizontale, perMettant de ce fait à la section d'affichage FED d'exécuter un affichage d'iiage. Le circuit d'attaque d'affichage coiprend un élément FET agencé pour chacune des cathodes et est conçue de Manière qu'un courant de drain, obtenu d'après une tension d'un signal vidéo appliquée à une grille de chacun des éléments FET, puisse être aiené sous la forme d'un courant de drain à chacune des cathodes. Dans un mode de réalisation préféré de la présente invention, le dispositif d'affichage comprend en outre un circuit de correction de signaux vidéos fournissant au signal vidéo appliqué aux éléments FET des caractéristiques inverses à des caractéristiques de tension de commande/source/courant de drain des éléments FET. Dans un iode de réalisation préféré de la présente invention, le circuit de correction de signaux vidéos corrige également des caractéristiques du signal vidéo appliqué à chacun des éléments FET, par rapport à des caractéristiques non linéaires de la section d'affichage FED. De rêne, selon la présente invention, il est proposé un dispositif d'affichage. Le dispositif d'affichage comprend une section d'affichage EL organique comportant une pluralité de cathodes réalisées sous la forme d'une bande et une pluralité d'anodes réalisées sous la forme d'une bande et agencée dans une direction perpendiculaire aux cathodes, donnant lieu à la définition de pixels d'affichage se présentant sous la forme d'une matrice et un circuit d'attaque d'affichage attaquant les anodes dans l'ordre et attaquant les cathodes d'après un signal vidéo pour chaque ligne horizontale, permettant de ce fait à la section d'affichage EL d'exécuter un affichage d'image Le circuit d'attaque d'affichage comprend un élément FET agencé pour chacune des cathodes et est conçu de tanière qu'un courant de drain, obtenu d'après une tension destinée au signal vidéo appliqué à une grille de chacun des éléments FET, puisse être aMenée sous la forme d'un courant de drain à chacune des cathodes. Ces buts ainsi que d'autres et un grand noibre des avantages offerts par la présente invention vont facilement apparartre à la lecture de la description détaillée qui suit, faite en liaison avec les dessins annexés dans lesquels la figure 1 est un schéma à blocs représentant un iode de réalisation d'un dispositif d'affichage selon la présente invention, qui se présente sous la forme d'un dispositif d'affichage FED; la figure 2 est une représentation graphique, illustrant des caractéristiques VDS-X d'un FET; la figure 3 est une représentation graphique, illustrant des caractéristiques YGS-ID d'un FET; la figure 4 est une vue schéiatique en perspective, en coupe, représentant un FED; la figure 5 est une représentation graphique illustrant des caractéristiques V6C~I, d'un FET; la figure 6 est un schéna à blocs représentant un autre iode de réalisation d'un dispositif d'affichage selon la présente invention, qui se présente sous la forne d'un dispositif d'affichage EL organique; la figure 7 est une vue en coupe schéiatique représentant une section d'affichage EL organique; et la figure 8 est une représentation graphique illustrant des caractéristiques VEC~I, d'une section d'affichage EL organique. Un dispositif d'affichage selon la présente invention est décrit ci-après en se référant aux dessins annexés. En se référant d'abord aux figures 1 à 5 il est illustré un iode de réalisation d'un dispositif d'affichage selon la présente invention qui se présente sous la forme d'un dispositif d'affichage FED. Parii les figures 1 à 5, la figure 4 représente une FEC utilisée pour un dispositif d'affichage FED du ode de réalisation illustré, qui est conçu sous la forme d'une FEC de type Spindt par des techniques de traiteMent de semi-conducteur. La FEC représentée sur la figure 4, coiprend un substrat K en verre ou analogue, sur lequel des cathodes C sont formées en étal, tel que l'Al ou analogue, par dépôt. Les cathodes C sont chacune pourvues d'éaetteurs E, qui sont forés en étal, tel que du ho ou analogue, sous une forme conique. Les cathodes C sont chacune pourvue d'un fila de dioxyde de silicium (SiO2) sur lequel est agencée une grille GT. Chacune des grille GT et chacun des filas de SiO2 sont pourvus de trous traversants ou d'ouvertures de forie circulaire, afin de les traverser coeeunénent, dans lesquels les énetteurs coniques E décrits ci-dessus sont agencés de tanière à être expose au niveau de leurs extrémités distales via les ouvertures des grilles 6T. Les émetteurs coniques E sont agencés de Manière à être espacés les uns des autres selon des pas aussi faible que 10 Microns ou Moins. Ceci perMet à des dizaines de illiers à des centaines de illiers d'éeetteurs E d'être disposés sur le substrat K. De être, la FEC peut être conçue de Manière à réduire la distance entre la grille GT et l'extréaité distale de chacun des émetteurs E à un niveau aussi faible qu'une valeur inférieure à un Micron, si bien que l'application d'une tension de grille/éeetteur VCES aussi faible que de quelques dizaines de Volts, entre chacune des grilles GT et l'extréaité distale de chacun des émetteurs E (chacune des cathodes C) perMet à l'éMetteur E d'émettre des électrons. Les électrons ainsi éeis par champ sont capturés par une anode A qui est agencée au-dessus de la grille 6T, de Manière à en être espacée et à l'opposé de la grille GT est présente une tension positive VA qui lui est appliquée. La FEC ainsi conçue présente des caractéristiques de courant d'anode Ie-tension de grille/cathode VGC telles que représenté sur la figure 5. Coite représenté sur la figure 5, une augMentation graduelle de la tension de grille/cathode VGC permet au courant d'anode Ie de coiiencer à passer. La tension VGC à laquelle connence l'écoulement du courant Ie est dénouée tension seuil VTH. Si bien qu'un chanp électrique produit entre la grille et la cathode atteint un niveau aussi élevé qu'à peu près 109 (V/h), donnant lieu au début de l'émission des électrons par les éietteurs E. Ceci perMet au courant d'anode Ie de commencer à passer vers 1 'anode A. De façon globale, une tension Vcp considérableient supérieure à la tension seuil VTH est maintenue appliquée entre la grille et la cathode, tandis que le courant d'anode Iop peut s'écouler vers l'anode A. Le courant d'anode obtenu par un émetteur conique E est aussi faible qu'à peu près 1 pA, si bien que l'agencement d'un certain nonbre d'émetteur E permet à la FEC de fournir un courant d'anode d'un niveau souhaité. Ainsi, lorsque des lurinophores sont agencés sur l'anode, le luninophore se trouvant sur une partie de l'anode au moyen de laquelle sont piégés des électrons éMis par champ par les émetteurs peut émettre une lumière lors de l'impact sur elle des électrons. Ceci donne lieu à un dispositif d'affichage d'inage ou un dispositif d'affichage FED qui présente en son sein les FEC. En se référant à présent à la figure 1, le dispositif d'affichage FED ainsi conçu est illustré. Le dispositif d'affichage FED coiprend une section d'affichage FEC 12 effectuant un affichage d'après un principe tel que décrit ci-dessus en se référant à la figure 4. Dans la section d'affichage FEC 12, un nombre prédéterminé d'émetteurs E et la grille 6T coopère entre eux afin de forier un élément d'image ou un pixel d'une unité. Ainsi, la section d'affichage FEC 12 comprend une zone d'affichage conportant sur elle n x M pixels formé, dans laquelle des pixels p11 à pnl sont agencés sous la forne d'une Matrice. La figure 4 représente une partie des émetteurs E qui fournissent chacun un pixel ainsi le nombre d'éietteurs E requis pour la formation de chaque pixel est supérieur à celui représenté sur la figure 4. La grille GT comprend des grilles 61 à Gm, en un nombre n, agencées dans une direction verticale pour chaque ligne horizontale. Les grilles G1 à Gm ainsi agencé sont balayés dans l'ordre pour chaque période de ligne horizontale, donnant lieu à la réalisation de ce qu'on l'on appelle un balayage vertical d'une image. Les éMetteurs E sont reliés à des cathodes C1 à Cn, pour chacune de leur disposition dans une direction verticale. Par conséquent, pendant la période de teMps durant laquelle la grille G1 est maintenue en service les cathodes C1 à Cn reçoivent un signal dépendant des chacun des éléaents d'plage constituant une ligne horizontale, si bien qu'une éMission de chaip d'électron par les pixels Pli, P21..., Pnl peut être effectuée. Les électrons sont capturés par l'anode A, afin d'heurter de ce fait le luninophore, donnant lieu à la lueinescence du luminophore. Ainsi, la lueinescence d'une ligne constituant une iMage est obtenue. Ensuite, les grilles G2, G3,..., GM sont Mises en service, dans l'ordre, pour chaque période de teMps horizontale, période durant laquelle les cathodes C1 à Cn reçoivent un signal correspondant à un signal vidéo, donnant lieu à la réalisation d'un affichage d'image pour un plan. Une borne d'entrée 1 reçoit un signal vidéo Sv qui est ensuite amplifié par un amplificateur vidéo 2 et aMené à un registre à décalage 5. Le signal de sortie de l'aiplificateur vidéo 2 est également amené à un circuit de connexion V/I 3 qui exécute un traiteMent de correction de caractéristiques prédéterMinées concernant le signal vidéo Sv et le signal vidéo Sv ainsi traité est ensuite raMené à l'anplificateur vidéo 2. Le registre à décalage 5 peut être conçu sous la forne d'un registre à décalage analogique utilisant un circuit à couplage de charges (CCD) et des fonctions afin d'exposer un signal vidéo analogique se présentant sous la forme d'une entrée sérielle à une opération de décalage d'après une horloge vidéo CKv amenée à une borne 4. Ensuite, le registre à décalage 5 envoie le signal vidéo Sv sous la forme d'un signal de sortie parallèle à un circuit échantillonneur 6 pour chaque ligne horizontale du signal vidéo Sv. Ainsi, des signaux vidéo constituant des éléments d'image pour une ligne horizontale sont amenés sinultanéxent au circuit d'échantillonnage 5 pour chaque tenporisation de ligne horizontale et une valeur d'une tension échantillonnée par le circuit d'échantillonnage 6 est Maintenue éMise durant une période de la ligne horizontale. Une fréquence de fonctionnement du registre à décalage 5, lorsqu'une taille de pixel tels que des éléments d'inage en vue d'un affichage est par exemple 240 x 320 pixels, est établie à une plage allant 460 kHz à 920 kHz, à 240 x 320 x (60 à 120 trames). De même, lorsque la taille est, par exemple, 480 x 640 pixels, la fréquence est établie à la plage allant de 18,4 MHz à 36,8 MHz, à 480 x 640 x (60 à 120 trames). En outre, lorsque la taille est, par exemple, de 1024 x 768 pixels, elle est établie à une valeur de 47,1 MHz à 1024 x 768 x (60 trames). (Dans le cas d'un affichage multicolore, elle est égale à trois fois la fréquence). Dans ce cas, il est nécessaire d'agencer une pluralité de ces registres à décalage 5. Le circuit d'échantillonnage 6 reçoit un signal de verrouillage RC à partir d'un organe d'attaque de grille 11 afin d'exécuter un balayage vertical en vue d'un affichage d'image, si bien que le rechargement du signal vidéo pour la ligne horizontale est effectué pour chaque période formée par le signal de verrouillage RC ou pour chaque période de ligne horizontale. Le circuit d'échantillonnage 6 peut être conçu sous la forme de ce que l'on appelle un circuit de verrouillage analogique. Par exenple, il peut être constitué d'un circuit de sortie d'un CCD, d'un commutateur analogique et d'un condensateur. Dans ce cas, il est simplement requis que l'émission d'une tension de 90 t ou plus par rapport à sa valeur initiale soit assurée durant une période MARCHE de l'organe d'attaque de grille 11 (période de verrouillage : 30 à 60 ps) L'organe d'attaque de grille 11 tel que décrit ci-dessus est adapté de façon à effectuer un balayage vertical en vue de mettre en service les grilles 61 à Gm dans l'ordre. A cette fin, il est constitué d'un compteur en anneau de M bits dont le nombre est identique à celui des lignes horizontales et d'un circuit de sortie symétrique à haute tension (80 à 150 V). Le circuit de sortie symétrique à haute tension applique une tension à la grille sélectionnée d'après une valeur comptée par le compteur en anneau, mettant de ce fait en service la grille sélectionnée. De même, l'organe de commande de grille 11 amène le signal de verrouillage au circuit d'échantillonnage 6 à chaque fois qu'une période de ligne horizontale se termine, exécutant de ce fait une émission de maintien d'un signal vidéo de la ligne horizontale suivante et décalant d'un bit le compteur en anneau, afin de mettre en service la grille suivante. La tension de sortie de maintien ainsi produite par le circuit d'échantillonnage 6 est celle appliquée à une grille de chacun de transistors à effet de champ ou FET 7s à 7n de type MOS. De rêne, un courant de drain des FET 7n à 7n de type MOS est anené sous la forme d'un courant d'attaque aux cathodes C1 à Cn. Les FET de type MOS 7 à 7n conprennent chacun de préférence une grille isolante si bien que le signal de sortie de maintien du circuit d'échantillonnage 6 peut être maintenu sans aucune variation pendant la période horizontale. Il est connu dans l'art que des caractéristiques de tension de drain/source Vs - courant de drain Ip d'un élément FET sont globalement des caractéristiques de constante-courant telles que représentées sur la figure 2. Le mode de réalisation illustré utilise de telles caractéristiques de constante-courant d'un FET afin d'exposer le courant de cathode à une modulation sans pas d'après le signal vidéo. Par exemple, durant une période MARCHE de la grille G1, un courant de cathode destiné aux pixels P11, P21, ..., Pn1 est déterminé d'après une tension de grille du FET 7 > à 7, de type MOS sensiblenent indépendamment des caractéristiques des pixels. De façon globale, les caractéristiques de tension de grille/source VGs-courant de drain 1D d'un élément FET de type MOS sont non linéaires, tel que représenté sur la figure 3. Ainsi, l'application de caractéristiques inverses aux caractéristiques du signal vidéo Sv servant de tension de grille fournit un courant de cathode modulé de façon linéaire sans pas d'après une valeur de tension du signal vidéo Sv appliqué à la borne d'entrée 1. Ainsi, le traitement des caractéristiques du signal vidéo Sv est effectué dans le circuit de correction V/I 3 et l'amplificateur vidéo 2. Les caractéristiques de tension de grille/cathode V;c-courant d'anode I, de chacun des pixels de la section d'affichage FEC 12, telle que décrit ci-dessus, sont celles représentées sur la figure 5, dans laquelle on suppose qu'une luminance maximale est établie à Vcp et Icp. Le gain de l'amplificateur vidéo 2 est ajusté de manière que la tension de drain/source des FET 7s à 7, de type ZOOS, représentée sur la figure 2, se trouve à l'avant d'un point d'incurvation ou dans la plage conprise entre 1 V et 3 V. Ceci permet d'utiliser une zone de caractéristiques de constante-courant de l'élément FET. Le circuit de correction V/I 3 expose le signal vidéo Sv, par exemple, à un traitement de conpression logarithmique afin de lui fournir des caractéristiques inverses aux caractéristiques de tension de grille/source VG-courant de drain Ip de l'élément FET et fournit le signal vidéo Sv ainsi traité à la grille de chacun des FET 7s à 7, de type MOS. Ceci permet à un courant amené aux cathodes C1 à Cn de présenter des caractéristiques linéaires par rapport à une valeur de tension du signal vidéo appliqué à la borne d'entrée 1, faisant qu'un courant de cathode modulé de manière linéaire sans pas d'après le signal vidéo Sv est fourni. La luminance de la section d'affichage FED 12 est proportionnelle à la puissance d'anode. a tension d'anode est globalement rendue constante si bien que la luminance est proportionnelle au courant d'anode, qui est sensiblement égale au courant de cathode. De même, la tension seuil VTH et la courbe des caractéristiques FET telle que représentée sur la figure 5 sont modulées d'après les pixels, une réduction du courant d'anode donnant lieu à une diminution de la chute de tension de résistance source 81 à 8, connectée aux sources des FET 71 à 7, de type de MOS, augmentant de ce fait la tension de grille/source VGS des FET de type MOS. Lorsque le courant de cathode est augmenté, une opération contraire à l'opération décrite ci-dessus est exécutée. Ceci donne lieu à une augmentation du courant de cathode, si bien que les FET 7s à 7, de type MOS fournissent un courant de cathode déterminé d'après la tension de grille. Une variation du courant de cathode provoque une variation correspondante de la luminance. Ainsi, dans le mode de réalisation illustré, le courant de cathode modulé sans pas d'après le signal vidéo Sv permet d'exécuter une fonction de gradation sans pas d'après le signal vidéo Sv. Ceci donne lieu à une forte amélioration de la qualité d'une inage affichée, du fait qu'elle élimine la gradation sans pas telle qu'observée dans la nodulation PWM classique et tout effet imputable à une variation des caractéristiques représentées sur la figure 5. Le dispositif d'affichage du mode de réalisation illustré comprend en outre des diodes 9 à 9, et un circuit de production de tension de fixation de niveau 10, qui sont agencés de manière à exécuter une opération de fixation de niveau en vue de protéger les FET 7 à 7,. Lorsqu'une tension de fixation de niveau produite par le circuit 10 est au moins égale à une tension noninale maximale de l'élément FET et supérieure à VCP-VTH de la figure 5, il est provoqué une luminescence de fuite. De même, les résistances source 81 à 8, des FET 7s à 7, servent à corriger toute variation des caractéristiques des FET 7s à 7, de type MOS tel que décrit ci-dessus. En variante, lorsque le traitement par le circuit de correction V/I 3 est insuffisant pour corriger les caractéristiques, un système de circuit de correction destiné à une conversion A/N du signal vidéo Sv, une réalisation de la correction et sa conversion nueérique/analogique (D/A) peuvent être fournies, permettant de ce fait d'obtenir la correction par une opération numérique. Dans ce cas, la correction des caractéristiques peut être effectuées pour chacun des FET 7 à 7, et chacun des pixels. De nêne, lorsque la correction des caractéristiques est effectuée pour chaque FET par une correction à opération numérique, 1 'agencement des résistances source 81 à 8, décrite ci-dessus, en vue de la correction d'une variation des caractéristiques, est éliminé. De même, la correction des caractéristiques du signal vidéo Sv peut être exécutée d'après les caractéristiques des pixels P11 à Pnm stockés au préalable sous la forme de données de table dans une mémoire. En se référant à présent aux figures 6 à 8, il est illustré un autre mode de réalisation d'un dispositif d'affichage selon la présente invention qui se présente sous la forme d'un dispositi l'électrode ITO 102 sont transportés par la couche de transport de trou 103 et injectés dans la couche lumineuse 104. De même, des électrons sont injectés par l'électrode supérieure 105 dans la couche lumineuse 104. Les trous et les électrons ainsi injectés sont recombinés entre eux dans la couche lumineuse 104. La recombinaison donne lieu à une luminescence de la couche lumineuse 104, que l'on observe ensuite à travers la couche de transport de trou 103 perméable à la lumière, l'électrode ITO 102 et le substrat en verre 101. La luminescence peut être obtenue à une valeur de 1000 (cd/cm2) à une tension continue de 10 V ou moins. La couche de transport de trou 103 peut être constituée de dianine de triphényle (TFD) et la couche lumineuse 104 peut être constituée d'un complexe d'alueiniun-quinolinol (Alq3). De même, une couche lumineuse d'une structure monocouche en polymère lumineux peut remplacer le nilieu EL organique constitué de la couche de transport de trou 103 et de la couche lumineuse 104. Le dispositif d'affichage EL organique utilisant un principe lunineux d'un tel élément lumineux EL peut être conçu en agençant une pluralité d'électrodes inférieures ou d'électrodes ITO 102 sous la forme d'une bande et en agençant une pluralité des électrodes supérieures 105 sous la forme d'une bande sur les électrodes ITO 102 en forne de bande, formant de ce fait une matrice par la coopération des électrodes 102 et 105 entre elles. Ceci permet à des cathodes et des anodes d'être agencées sous la forme d'une matrice. La matrice ainsi formée est balayée par un circuit d'attaque afin de contrôler la luminescence d'éléments d'image fornés au niveau d'intersections de la matrice au noyen d'un signal d'image, dans l'ordre, donnant lieu à l'affichage d'une image. Le dispositif d'affichage EL organique ainsi conçu est représenté sur la figure 6. Plus particulièrement, le dispositif d'affichage EL organique comprend une section d'affichage EL organique 12 fournissant une zone d'affichage. La section d'affichage EL organique 22 comprend des cathodes C1 à Cn (électrodes supérieurs 105 sur la figure 7) et des anodes Al à Am (électrodes ITO 102 sur la figure 7) agencés sous la forne d'une matrice, fournissant de ce fait des pixels P11 à Pnn d'un nombre n x M servant chacun d'élénent d'image lumineux Les anodes Al à An sont mises en service dans l'ordre pour chaque période de ligne horizontale par les organes d'attaque d'anode 21, donnant lieu à ce que l'on appelle un balayage vertical d'une image. De même, un courant d'anode dépendant d'une tension de signal de chacun des éléments d'image constituant une ligne horizontale est amené aux cathodes C1 à Cn pour chaque période horizontale, donnant lieu à 1' q exécution de l'affichage d'inage. Par exemple, des cathodes C1 à Cn reçoivent un signal dépendant de chacun des éléments d'image constituant une ligne horizontale du signal vidéo, pendant une période durant laquelle l'anode Al est maintenue en service, donnant lieu à l'exécution d'un fonctionnement lumineux des pixels P11, P21, P31, Ainsi la luminescence d'une ligne constituant une image est obtenue. Ensuite, les anodes A2, A3, ..., An sont mises en service dans l'ordre pour chaque période horizontale et les cathodes C1 à Cn reçoivent un signal dépendant d'un signal vidéo correspondant à la période horizontale, donnant lieu à la réalisation d'un affichage pour une image en vue d'un plan. Une borne d'entrée 1 reçoit un signal vidéo Sv, qui est ensuite anplifié par un anplificateur vidéo 2 et anené à un registre à décalage 5. Le signal de sortie de l'amplificateur vidéo 2 est également amené à un circuit de connexion V/I 3, qui effectue un traitenent de correction de caractéristiques prédéterminées pour le signal vidéo Sv et le signal vidéo Sv ainsi traité est ensuite ramené à l'amplificateur vidéo 2. L'amplificateur vidéo 2, le circuit de correction V/I 3, le registre à décalage 5 et un circuit d'échantillonnage 6 peuvent être conçus et mis en fonctionnement sensiblement de la même manière que pour le mode de réalisation décrit ci-dessus. Ainsi, le signal vidéo Sv de l'amplificateur vidéo 2 est introduit en série dans le registre à décalage 5, qui l'expose à une opération de décalage d'après une horloge vidéo CKv, afin d'envoyer le signal vidéo Sv sous la forme d'un signal de sortie parallèle au circuit d'échantillonnage 6 pour chaque ligne horizontale du signal vidéo Sv. Ensuite, une valeur de tension d'un signal vidéo constituant chacun des éléments d'image pour une ligne horizontale est échantillonnée durant une période de la ligne horizontale. L'échantillonnage du circuit d'échantillonnage 6 est effectué d'après un signal de verrouillage RC provenant de l'organe d'attaque d'anode 21, afin de mettre en oeuvre un balayage vertical en vue d'un affichage d'image. L'organe d'attaque d'anode 21 est adapté de façon à nettre en service les anodes Al à An en vue d'effectuer un affichage vertical de manière analogue à l'organe d'attaque de grille 11 décrit ci-dessus en se référant à la figure 1. A cette fin, il est constitué d'un compteur en anneau d'un nombre n de bits identique à celui des lignes horizontales et d'un circuit de sortie symétrique à haute tension (5 à 30 V). Le circuit de sortie symétrique à haute tension applique une tension à l'anode sélectionné d'après une valeur comptée par le compteur en anneau, afin de mettre en service l'anode sélectionné. De nêne, l'organe d'attaque d'anode 21 envoie le signal de verrouillage RC au circuit d'échantillonnage 6 à chaque fois qu'une période de ligne horizontale se termine, afin d'exécuter un échantillonnage d'un signal vidéo pour la ligne horizontale suivante et décale d'un bit le compteur en anneau, afin de mettre en service la nouvelle anode. Dans le mode de réalisation illustré ainsi que le mode de réalisation décrit ci-dessus, la tension échantillonnée ainsi produite par le circuit d'échantillonnage 6 est appliquée à une grille de chacun des FET 7s à 7, du type MOS. De même, un courant de drain des FET 71 à 7, de type MOS est amené sous la forme d'un courant d'attaque aux cathodes C1 à Cn. Le mode de réalisation illustré utilise de telles caractéristiques de constantes-courant du FET comme représenté sur la figure 2, afin d'exposer le courant de cathode à une nodulation sans pas d'après le signal vidéo, de manière analogue au mode de réalisation décrit ci-dessus. Les caractéristiques de tension de grille/cathode Ysc courant d'anode et Ie de chacun des pixels de la section d'affichage EL organique 22 sont représentés sur la figure 8, dans laquelle il est supposé qu'une luminance maximale est établie à Vcp et Icp Dans ce cas, le gain de l'amplificateur vidéo 2 est réglé de manière que la tension de drain/source VDS des FET service 71 à 7, de type MOS représentée sur la figure 2, soit placé à l'avant d'un point d'incurvation ou dans la plage comprise entre 1 V et 3 V. Le circuit de correction V/I 3 expose le signal vidéo Sv par exemple à un traitenent de compression logarithmique afin de lui fournir des caractéristiques inverses aux caractéristiques de tension de grille/source VGs-courant de drain ID de l'élément FET représenté sur la figure 3 et amène le signal vidéo Sv ainsi traité à la grille de chacun des FET et 7s à 7, de type MOS. Ceci permet à un courant amené aux cathodes C1 à Cn de présenter des caractéristiques linéaires par rapport à une valeur de tension du signal vidéo entrée sur la borne d'entrée 1, donnant lieu à une modulation linéaire sans pas d'un courant de cathode d'après le signal vidéo Sv fourni. La luminance de la section d'affichage EL organique 22 est proportionnelle à la puissance d'anode. Ainsi en supposant que la tension d'anode est rendue constante la luminance est proportionnelle au courant d'anode qui est sensiblement égal au courant de cathode. De même, la tension seuil VTH et la courbe des caractéristiques FET à de telles caractéristiques de courant d'anode de la section d'affichage EL organique 22, comme représenté sur la figure 8, sont modulées d'après les pixels, ou une réduction du courant d'anode donne lieu à une diminution de la chute de tension des résistances source 81 à 8n reliés au source des FET 7w à 7, de type MOS, augmentant de ce fait la tension de grille/source VGs des FET de type MOS. Lorsque le courant d'anode est augnenté une opération contraire à l'opération décrite ci-dessus est explicitée. Ceci donne lieu à l'augmentation du courant de cathode, si bien que les FET 7s à 7, de type MOS amènent un courant d'anode déterminé d'après la tension de grille. Une variation du courant de cathode provoque une variation correspondante de la luminance. Ainsi, dans le mode de réalisation illustré également le courant de cathode peut moduler sans pas d'après le signal vidéo Sv permet d'exécuter une expression de gradation sans pas d'après le signal vidéo Sv. Ceci donne lieu à une forte anélioration de la qualité d'une image affichée du fait de l'élimination d'une telle gradation sans pas telle qu'observée dans la modulation PWM classique et de tout effet imputable à une variation des caractéristiques représentées sur la figure 8. Dans le mode de réalisation illustré également les résistances source 8, à 8, des FET 7s à 7, servent à corriger une variation des caractéristiques des FET 7 à 7, de type MOS. De même, dans le mode de réalisation illustré également, lorsqu'un traitenent effectué par le circuit de correction V/I 3 est insuffisant pour la correction des caractéristiques, un système de circuit de correction destiné à une conversion A/D du signal vidéo Sv, un fonctionnement de la correction et sa conversion D/A peuvent être fournis, permettant ce fait la correction par une opération numérique. De même, lorsque la correction des caractéristiques est effectuée pour chaque FET par une correction à opération numérique, l'agencement des résistances sources 8 à 8 décrites ci-dessus en vue d'une correction d'une variation des caractéristiques est éliminée. De plus la correction des caractéristiques du signal vidéo Sv peut être exécutée d'après les caractéristiques des pixels P11 à Pnm stockés au préalable sous la forme de données de table dans une mémoire. Comme on peut le voir à partir ce qui précède, le dispositif d'affichage de la présente invention est conçu de manière que l'élément FET soit agencé pour chacune des cathodes, afin de permettre au courant de drain obtenu d'après la tension du signal vidéo appliqué à la grille de chaque élément FET d'être amené à chacune des cathodes. De même, la présente invention comprend le circuit de correction de signaux vidéos fournissant au signal vidéo appliqué à chaque élément FET des caractéristiques inverses aux caractéristiques de tension de grille/source-courant de drain de l'élément FET. Une telle structure permet au courant de cathode d'être contrôlé sans pas d'après un niveau du signal vidéo permettant de ce fait d'obtenir une expression de gradation sans pas d'après le signal vidéo, donnant lieu à une forte augnentation de la qualité d'une inage affichée. Bien que des modes de réalisation préférés de 1 invention aient été décrits avec un certain degré de particularité en se référant aux dessins, des modifications et variations évidentes peuvent être apportées à la lumière des enseignements précités. REVENDICATIONS 1. - Dispositif d'affichage conprenant : une section d'affichage FED conprenant une pluralité de cathodes (C), réalisées chacune sous la forme d'une bande et comprenant des émetteurs (E) destinés à une émission de champ d'électron, une pluralité d'électrodes de commande réalisées sous la forme d'une bande et agencées dans une direction perpendiculaire auxdites cathodes (C), et une anode piégeant des électrons émis par lesdits émetteurs (E), donnant lieu à la définition de pixels d'affichage se présentant sous la forne d'une matrice; un circuit d'attaque d'affichage (11) attaquant lesdites électrodes de commande dans l'ordre et attaquant lesdites cathodes (C) d'après un signal vidéo, pour chaque ligne horizontale, permettant de ce fait à ladite section d'affichage FED d'exécuter un affichage d'image; ledit circuit d'attaque d'affichage (11) comprenant un élément FET agencé pour chacune desdites cathodes (C) est conçue de manière qu'un courant de drain obtenu d'après une tension du signal vidéo appliquée à une porte de chacun desdits éléments FET, puisse être amené sous la forme d'un courant d'attaque à chacune desdites cathodes (C). 2. - Dispositif d'affichage selon la revendication 1, comprenant en outre un circuit de correction de signaux vidéo fournissant audit signal vidéo appliqué audit élément FET des caractéristiques inverses à des caractéristiques de tension de commande/source/courant de drain desdits éléments FET. 3. - Dispositif d'affichage selon la revendication 2, dans lequel ledit circuit de correction de signaux vidéo corrige également les caractéristiques dudit signal vidéo appliqué à chacun desdits éléments FET par rapport à des caractéristiques non linéaires de ladite section d'affichage FED. 4. - Dispositif d'affichage comprenant : une section d'affichage EL organique, comprenant une pluralité de cathodes (C) réalisée sous la forme d'une bande et une pluralité d'anodes réalisée sous la forne d'une bande et agencée dans une direction perpendiculaire auxdites cathodes (C), donnant lieu à la définition de pixels d'affichage se présentant sous la forme d'une matrice; un circuit d'attaque d'affichage (11) attaquant lesdites anodes dans l'ordre et attaquant lesdites cathodes (C) d'après un signal vidéo, pour chaque ligne horizontale, permettant de ce fait à ladite section d'affichage EL d'exécuter un affichage d'ieage; ledit circuit d'attaque d'affichage (11) comprenant un élément FET agencé pour chacune desdites cathodes (C) et conçu de manière qu'un courant de drain obtenu d'après une tension destinée au signal vidéo appliqué à une porte de chacun desdits éléments FET puisse être amenée sous la forme d'un courant d'attaque à chacune desdites cathodes (C). 5. - Dispositif d'affichage selon la revendication 4, comprenant en outre un circuit de correction de signaux vidéos fournissant audit signal vidéo appliqué audit élément FET des caractéristiques inverses à des caractéristiques de tension de commande/source - courant de drain desdits éléments FET. 6. - Dispositif d'affichage selon la revendication 5, dans lequel ledit circuit de correction de signaux vidéos corrige également des caractéristiques dudit signal vidéo appliqué à chacun desdits éléments FET par rapport à des caractéristiques non linéaires de ladite section d'affichage EL.