FR 2746230 A1 19970919 FR 9603352 A 19960318 Système de lissage d'une horloge à fréquence non continue et son application à des transmissions asynchrones, notamment du t) pe "ATI" L'invention concerne un système de lissage d'une horloge à fréquence non continue et plus particulièrement un système qui permet de transformer une horloge à fréquence non continue en une horloge à fréquence continue axant la même fréquence moyenne que l'horloge initiale. Elle s'applique principalement à la réduction de la gigue d'une horloge. Elle s'applique notamment. mais non exclusivement, aux transmissions asynchrones du type "ATM" (de l'anglo-saxon "Asynchronous Transfer Mode" ou Diode de Transfert Asynchrone). La réduction de la gigue d'une horloge est un problème bien connu dans le domaine des télécommunications. On connaît de nombreux systèmes, procédés ou dispositifs qui visent à réduire la gigue d'un signal d'horloge. Les systèmes courants de l'art connu sont basés sur l'association d'une "roue d'inertie" ou "réserx oir". constituée par une mémoire tampon. avec un oscillateur à quartz commandé en tension ou "VCXO" selon l'abréviation anglosaxonne couramment utilisée. Un tel système est illustré schématiquement par la figure 1 annexée à la présente description. Il comprend trois circuits principaux: une mémoire tampon MMEM du type "FIFO" (de l'anglo-saxon "First In First Out" ou "Premier Entré Premier Sorti"), un intégrateur à base d'un amplificateur opérationnel AMP et l'oscillateur à quartz commandé en tension précité OSC. La mémoire MEM recoit en entrée, d'une part, l'horloge numérique d'entrée He, d'autre part, via un bus d'entrée Ber les données numériques d'entrée De. L'emmagasinage effectif, dans des positions de mémoire, des données d'entrée De présentes sur le bus Be est conditionné par l'arrivée des impulsions d'horloge d'entrée He. Comme il a été rappelé. la fréquence de l'horloge d'entrée est affectée d'une gigue. En conséquence.L'enregistrement des données De à l'intérieur de la mémoire MEM ne s'effectue pas non plus sur une base régulière. La sortie des données (ou données de sortie Ds) hors de la mémoire MEM s'effectue à la cadence d'une horloge de sortie Hs, sur le bus de sortie Bs. Le problème posé est de rendre la fréquence de l'horloge de sortie continue. La fréquence de l'horloge de sortie Hs doit être. sur un intenalle de temps suffisamment important par rapport à la période de l'horloge. égal à la fréquence moyenne de l'horloge d'entrée H Pour ce faire un signal S d'état de remplissage de la mémoire MEM est transmis à l'intégrateur INT Celui-ci peut comprendre, de façon usuelle, un amplificateur opérationnel ANIP, à haute impédance d'entrée. dont la sortie est rebouclée sur l'entrée dite "négative" ("-") à l'aide d'un réseau RRC de tspe "RC" L'entrée négative reçoit également le signal S précité. L'entrée "positive" ("+") reçoit une tension de référence Vref qui peut être ajusté à l'aide d'un potentiomètre P. On prévoit également des organes d'adaptation classiques (résistances, etc., non référencés ou non représentés sur la figure). De même. on n'a pas représenté les différentes tensions d'alimentation nécessaire au bon fonctionnement de l'amplificateur AMP. Par ces dispositions. l'intégrateur INT intègre ce signal S et génère un signal de sortie Vs transmis à l'oscillateur à quartz commandé en tension OSC. Ce signal sert de tension de contrôle de cet oscillateur OSC. Le signal d'horloge Hs généré par l'oscillateur OSC est transmis à la mémoire "FIFO" NIEM et autorise l'acquisition des données c'est-à-dire la sortie des données Ds hors de cette mémoire, sur le bus de sortie Bs La fréquence de l'horloge Hs est sensiblement continue contrairement à la fréquence d'entrée H et sur un période suffisamment longue, égale à la fréquence moyenne de cette dernière. Les signaux d'horloge Hs et les données de sortie Ds sont ensuite transmis à des circuits d'utilisation ou retransmis sur un réseau de communication synchrone (non représentés). Pour un système donné. le dispositif selon l'art connu qui rient d'être rappelé permet donc bien de lisser ou de "dégiguer" une horloge. Cependant il présente plusieurs inconvénients et parmi ceux-ci les suivants: En premier lieu, il est nécessaire de prévoir un oscillateur à quartz commandé en tension spécifique pour chaque horloge à "dégiguer" En second lieu, il est très difficile de "dégiguer" des signaux d'horloge présentant une gigue de très basse fréquence. On parle alors de "dérapage" de l'horloge. La présente invention se fixe pour but un système de lissage ou de réduction de la gigue d'une horloge à fréquence non continue ne présentant pas les inconvénients des systèmes de l'art coiuiu. et dont certains @ vinent d'être rappelés. Notamment. le système selon l'invention propose de réduire la gigue d'un signal d'horloge. quelle que soit la fréquence de la gigue et quelle que soit la fréquence du signal d'horloge. Pour ce faire. tout en continuant à utiliser une mémoire tampon, préférentiellement du t -pe "FIFO". on réalise l'intégration numériquement à l'aide d'un dispositif de traitement de signaux. par exemple un microcontrôleur, dont la sortie est transmise à un oscillateur commandé numériquement. La sortie de cet oscillateur commandé numériquement fournit un signal d'horloge à fréquence continue et égale à la fréquence mou senne de la fréquence d'entrée. Ce signal d'horloge sert, comme dans l'art connu d'horloge de sortie de la mémoire "FIFO" L'invention a donc pour objet un système de lissage d'horloge pour la transformation de premiers signaux d'horloge à fréquence non continue en des deuxièmes signaux d'horloge ayant une fréquence continue moyenne de la fréquence desdits premiers signaux d'horloge. comprenant une mémoire tampon fonctionnant sur un mode "premier entré - premier sorti". recevant en entrée des données au rsthme des coups d'horloge des premiers signaux d'horloge et les restituant en sortie au rythme des coups d'horloge des deuxièmes signaux d'horloge, caractérisé en ce que ladite mémoire tampon délivre un signal à deux états, le premier état représentant un taux de remplissage de la mémoire tampon au-dessous d'un seuil déterminé. et le second état représentant un taux de remplissage de la mémoire tampon au-dessus de ce seuil détermine. en ce que ce qu'il comprend des moyens d'intégration numérique de ce signal à deux états pendant des intervalles de temps contigus de durée déterminée et de génération. à l'issu de chacun de ces intersalles de temps. d'un mot binaire de sl bits. représentant l'intégration du signal à deux états. et des moyens effectuant l'addition et l'accumulation d'un mot binaire de n bits reçu sur une première entrée d'addition. au nthnie des coups d'horloge de troisièmes signaux d'horloge dits de référence. a -ec n > 1)?. I'accumulation étant obtenue par rebouclage du résultat de l'addition sur une seconde entrée d'addition, en ce que les premiers ni bits dudit mot binaire de n bits sont constitués par le mot binaire de m bits représentant l'intégration du signal à deux états, et en ce que la séquence des variations du bit de plus fort poids du résultat de l'addition constituent lesdits deuxièmes signaux d'horloge a-ant une fréquence continue mon senne de la fréquence desdits premiers signaux d'horloge. Elle a encore pour objet l'application d'un tel système à la transmission asynchrones de données numériques. du type "ATSI" L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description qui suit en référence aux figures annexées, et parmi lesquelles - La figure 1 illustre schématiquement un système de lissage d'horloge ou de réduction de la gigue selon l'art connu - La figure 2 illustre schématiquement un exemple de système de lissage d'horloge ou de réduction de la gigue selon un mode de réalisation préféré de l'invention - Les figures 3a et 3b Illustrent des détails de circuits utilisés dans le système de la figure 2 - La figure 4 est un chronogramme de signaux d'horloge. La figure 2 illustre schématiquement un exemple de système de lissage d'horloge ou de réduction de la gigue selon un mode de réalisation préféré de l'invention. Comme dans le cas du système de l'art connu illustré par la figure 1, il comprend une mémoire tampon 1, a -antageusement de type "FIFO", qui joue le rôle de "roue d'inertie" ou de "réserxoir" L'entrée dans la mémoire 1, des données De reçues sur le bus d'entrée Ben est conditionnée par les coups d'horloge He. Les données sont constituées de mots numériques. dont le nombre de bits dépend de la largeur du bus d'entrée Be (usuellement un nombre multiple d'un octet). La sortie de ces données, dans le même ordre que leur arri-ée, est conditionnée par les coups d'une seconde horloge ou horloge de sortie Hs. Il s'agit précisément de l'horloge lissée ou "dégiguée", par rapport à l'horloge d'entrée He. Cette horloge H5 est générée par le système selon l'invention de la manière qui sera détaillée ci-après. Cette mémoire 1 génère enfin un signal à deux états Shf, représentatif d'un taux particulier de remplissage de celle-ci. Il s'agît préférentiellement du taux "mémoire demi-pleine" Ce signal Shf sert de signal de commande pour le "dégiguage de l'horloge" A l'initialisation du système la mémoire 1 va se "remplir" progressivement au rythme de l'arrivée des données d'entrée De, jusqu'à ce que le nombre de positions de mémoire occupées soit égal à la moitié de la capacité maximale. A cet instant. le signal binaire Shf passe d'un premier état logique (état initial), par exemple l'état haut ou "1" logique. à un second état logique, par exemple l'état bas ou "0" logique. Si l'état de remplissage repasse en dessous de la "barre mémoire demi-pleine", le signal Shf rebascule à l'état initial, "1" logique. Le processus se répète ensuite au gré des fluctuations du taux de remplissage, c'est-à- dire aussi au gré des fluctuations (gigue) de la fréquence d'horloge d'entrée He. La mémoire "FIFO" 1 doit posséder une capacité maximale suffisante pour absorber toutes la gamme des variations possibles de l'horloge d'entrée He. Pour fixer les idées, une capacité de 2 KO apparaît suffisante, compte tenu des exemples numériques qui seront précisés ci-après. Le signal Shf est transmis à un intégrateur numérique 2. Cet intégrateur 2 est réalisé à base d'un dispositif de traitement de signaux numériques. Il peut s'agir de circuits logiques séquentiels et combinatoires spécifiques ("logique câblée"). d'un microcontrôleur ou d'un microprocesseur à programme enregistré, ces derniers organes de calcul étant associes à des circuits d'interface d'entrée-sortie spécifiques ou répondant à des standards. Dans l'exemple de la figure 2. on a supposé que l'intégrateur 2 était constitué à base d'un microcontrôleur. La figure 3a illustre un exemple d'arrangement des circuits internes à ce microcontrôleur 2 permettant l'intégration numérique du signal Shf. Seuls les circuits essentiels à la bonne compréhension de l'inx ention ont été représentés. Un oscillateur 23 piloté par un quartz 20 génére. entre autres signaux d'horloge. un signal d'horloge H2 à fréquence fixe. Il s'agit de l'horloge, ou de l'une des horloges, de cadencement du microcontrôleur 1. Ce signal d'horloge H2 est distribué à différents circuits du microcontrôleur 2, de manière classique. Un premier compteur 21 reçoit en entrée le signal Shf et le signal d'horloge H2. Si le signal Shf est à l'état "bas" (par convention, comme indiqué précédemment, remplissage supérieur à "l'état moitié plein"), le compteur ne change pas de valeur. Dans le cas contraire (état "haut"), le compteur est incrémenté d'une unité à chaque coup d'horloge H2. Un second compteur. 22. reçoit en entrée le signal d'horloge H2, qui l'incrémente d'une unité à chaque coup d'horloge. Au bout d'un intervalle de temps T dépendant de la gigue effective de l'horloge d'entrée, des mots binaires. N1 et N2, représentant l'état de comptage des compteurs 21 et 22, respectivement, sont transmis à un diviseur 24. Un signal impusionnel VT, de période T est généré par une base de temps classique 25. Il autorise ce transfert et effectue la remise à zéro des deux compteurs, 21 et 22. Pour ce faire ce signal VT est distribué aux compteurs, 21 et 22, et au diviseur 24. Le signal VT définit donc une suite contiguë de périodes d'intégration T. Le choix de T, comme il rient d'être rappelé, dépend de la gigue prévisible. Cette période T est typiquement de l'ordre de la seconde. Le diviseur 24 effectue la division de N1 par N2. La valeur résultante est transmise, par exemple sous la forme d'un mot binaire NI de 8 bits, à un oscillateur à commande numérique 3 ou "NCO" (selon l'abréviation anglo-saxonne couramment utilisée). Cette @ saleur représente l'intégration du signal Shf. Celui-ci comprend, comme illustré de façon plus détaillée par la figure 3b, un registre tampon 30 à n positions de mémoire et un additionneur-accumulateur 31. Le registre tampon 30 comprend en réalité deux sous-registres un premier sous-registre 301 destiné à mémoriser un mot de 8 bits, en l'occurrence le mot binaire N1, représentant l'intégration du signal Sht et un second sous-registre 301 destiné à enregistrer un mot Np. de largeur (n-8) bits, ou mot de prépositionnement. Dans l'exemple illustré par la figure 3b. le prépositionnemnt est obtenu en enregistrant dans les étages du sous-registre 300. des signaux binaires ayant des états logiques "1" ou "0" Pour ce faire. les entrées des étages correspondants sont reliées à une tension appropriée -V (dans l'exemple), via une série de (n-8) interrupteurs à actionnement manuel. K1 à Kn.s, chargées par des résistances, R1 à Rn-8 (sous la référence générale 4). I1 doit être clair que, dans la réalité, les organes 4 sont avantageusement remplacés par des commutateurs électroniques (transistors, circuits intégrés, etc.). commandés classiquement par un mot binaire de manière à prépositionner le sous-registre 300 à une valeur dépendant de la saleur moyenne de la fréquence de l'horloge d'entrée He. c'est-à-dire de la valeur de la fréquence de sortie F5 que l'on désire obtenir, comme il le sera montré ci-après. Le mot binaire de commande précité peut être généré à l'aide d'un clavier ou, automatiquement, sous la conduite d'un programme enregistré. Toutes les sorties du registre 30 sont transmises en parallèle sous la forme du mot binaire N30, de largeur n bits. à une première entrée de l'additionneuraccumulateur 31. La sortie de celui-ci est rebouclée sur une seconde entrée. Le registre tampon 30 et l'additionneur-accumulateur 31 sont cadencés par un signal d'horloge de référence Hreti de fréquence fret. Au rythme de cette horloge, I'additionneur-accumulateur 31 effectue l'addition des nombres présents sur ses deux entrées (directe et rebouclée) et accumule le résultat. La capacité de l'additionneur-accumulateur 31 est la même que celle du registre tampon 30, soit 20 bits dans l'exemple décrit. Le bit de plus fort poids du mot numérique N31@ présent sur la sortie de l'additionneur-accumulateur 3 1 constitue l'horloge de sortie Hs recherchée, c'est-àdire l'horloge exempte de gigue ou pour le moins présentant une gigue très réduite. Le fonctionnement de l'oscillateur à commande numérique 3 va maintenant être explicité. Celui-ci est basé sur la division de la fréquence du signal d'horloge Href. On suppose que la fréquence Xef de cette horloge de référence est stable à court terme. Le pas de variation de fréquence dépend du nombre de bits mis en oeuvre dans la division. De façon générale. la fréquence de sortie de l'oscillateur à commande numérique 3 obéit à la relation suivante X*J@ef Fs= (1) 2n avec Fs=fréquence de sortie (signal d'horloge Hs); X= prépositionnement de la phase (valeur du mot Np) f-cf fréquence de référence n = nombre de bits utilisés. La variation de la fréquence de sortie Fs est obtenue en modifiant la valeur de ,Y. Ensuite. X est accumulé dans l'additionneur-accumulateur 31. Le bit de plus fort poids du mot N, I est rebouclé sur la seconde sortie de l'additionneur-accumulateur 31 comme les autres bits, mais aussi extrait pour former le signal d'horloge recherché Hs Pour fixer les idées, avec les @ valeurs numériques suivantes F5 = 3,375 Mhz (fréquence désirée de l'horloge de sortie Hs) n = 20 fref=20 Mhz X= 176947 (décimal)=00101011001100110011 (binaire); en modifiant les huit derniers bits de X de 0 à 256, c'est-à-dire la valeur du mot N1, on obtient une variation de la fréquence comprise entre Fs mini = 3,374023 MHz et Fs maxi=3,378887 MHz, ce avec un pas de (20 NIHz @220)#19 Hz. Il est avantageux de choisir une @ aleur de la fréquence fref plus grande que la valeur de la fréquence Fs de l'horloge lissée H5. En effet, dans ce cas, la relation (1) montre que l'on peut choisir une plus petite valeur de N, ce qui permet d'économiser des circuits ou pour le moins de les rendre moins complexe (moins de bits à traiter). Le tableau, placé en fin de la présente description, illustre de façon plus détaillée la séquence des variations du bit de plus fort poids en fonction des coups d'horloge de référence. On a supposé que les huit bits de plus faible poids de X (c'est-à-dire la valeur du mot Nj) restaient fixes. La première colonne du tableau représente le numéro (arbitraire) des coups d'horloge de référence Href, comptés à partir de 1. Les deuxième et troisième colonnes du tableau représentent les valeurs successives de des additions et de l'accumulation de À en notations décimale et binaire. respectivement. La dernière colonne du tableau représente la séquence des variations du bit de poids le plus fort. Dans la réalité, la valeur de V. une fois ajustée celle du mot de prépositionnement Np. fluctue en fonction de la gigue. La valeur de NI reflète cette fluctuation. Le sens des variations de V s'oppose aux effets des fluctuations précitées. En effet. l'amplitude de ces X ariations (gamme de 0 à 256 pour un mot de huit bits) tend à consen-er la fréquence de sortie F constante et égale à la valeur movenne de la fréquence de l'horloge d'entrée He, du moins si l'on se place sur une période suffisamment longue (par rapport à la période de l'horloge). L'examen du tableau annexé montre que pour 20 coups d'horloge de référence Bref, on génère un peu plus de 3 coups d'horloges de sortie H5. La figure 4 est un chronogramme illustrant les variations correspondantes de l'horloge de sortie H5 (bas de la figure). en fonction de l'horloge de référence Href(haut de la figure). Sur la ligne supérieure de la figure 4, on a porté le numéro (arbitraire) des coups de l'horloge de référence Bref, de 1 à 22. A la lecture de ce qui précède. on constate aisément que l'invention atteint bien les buts qu'elle s'est fixés. Elle permet de corriger ou pour le moins de réduire très fortement la gigue d'un signal d'horloge entrant, ce quelle que soit la fréquence moyenne de ce signal d'horloge. La modification de la fréquence de sortie F5 s'effectue simplement en modifiant le contenu d'un registre ou de tout organe similaire, soit manuellement (à l'aide d'un clair de touches, par exemple) soit automatiquement, sous la conduite d'un programme. Elle permet également de corriger la gigue, même si celle-ci se présente sous une très basse fréquence. Le pas de la variation de fréquence obtenue ne dépend que du nombre de bits utilisés pour la division. Avec les valeurs numériques données à titre d'exemple dans la description, ce pas est de l'ordre de quelques Hertz, pour des fréquences de plusieurs MHz. Il doit être clair cependant que l'invention n'est pas limitée aux seuls exemples de réalisations précisément décrits. notamment en relation avec les figures 2 à 4. En particulier, comme il a été indiqué, I'intégration numérique du signal Shf peut être effectuée à l'aide de circuits divers, bien connus en soi : logique câblée, microcontrôleur ou microprocesseur à programme enregistré. Ce dernier signal représente dans une variante préférée de l'invention, I'état "moitié plein" de la mémoire "FIFO", mais d'autres états peuvent être sélectionnés sans sortir de cadre de l'invention. Il doit être clair aussi que bien que particulièrement adaptée à des applications telles que les transmissions asynchrones et plus particulièrement du type "ATM". on ne saurait cantonner l'inxention à ce seul tape d'applications. Elle s'applique à chaque fois que l'on désire lisser un signal d'horloge ou en réduire la gigue TABLEAU Coup horloge Valeur décimale Valeur binaire Bit de poids de référence fort 1 176947 00101011001100110011 0 2 353894 | 01010110011001100110 0 3 530841 10000001100110011001 1 4 707788 10101100110011001100 1 5 884735 1 11010111111111111111 1 6 013106 00000011001100110010 0 7 190053 00101110011001100101 0 8 367000 01011001100110011000 0 9 543947 10000100110011001011 1 10 720089 10111110101001011110 i 11 897841 11011011001100110001 1 12 026212 00000110011001100100 0 13 203159 | 00110001100110010111 0 14 380106 01011100110011001010 0 15 557053 10000111111111111101 1 16 734000 10110011001100110000 I 17 910947 11011110011001100011 1 18 039318 00001001100110010110 0 19 216265 00110100110011001001 0 20 393212 1 01011111111111111100 0 REVENDICATIONS 1. Système de lissage d'horloge pour la transformation de premiers signaux d'horloge (He) à fréquence non continue en des deuxièmes signaux d'horloge (Hs) ayant une fréquence continue mou senne de la fréquence desdits premiers signaux d'horloge (He). comprenant une mémoire tampon (1) fonctionnant sur un mode "premier entré - premier sorti". recevant en entrée (Be) des données (De) au rythme des coups d'horloge des premiers signaux d'horloge (He) et les restituant (Ds) en sortie (B ) au rythme des coups d'horloge des deuxièmes signaux d'horloge (H5). caractérisé en ce que ladite mémoire tampon (1) délivre un signal (Shf) à deux états. le premier état représentant un taux de remplissage de la mémoire tampon (1) au-dessous d'un seuil détermine. et le second état représentant un taux de remplissage de la mémoire tampon (l) au-dessus de ce seuil déterminé, en ce que ce qu'il comprend des moyens d'intégration numérique (2) de ce signal à deux états (Shf) pendant des intenalles de temps contigus de durée déterminée et de génération, à l'issu de chacun de ces intervalles de temps. d'un mot binaire de ni bits (N1), représentant l'intégration du signal à deux états (Shf), et des moyens (3) effectuant l'addition et l'accumulation d'un mot binaire de n bits (N30) reçu sur une première entrée d'addition. au rythme des coups d'horloge de troisièmes signaux d'horloge dits de référence. avec n > n?. I'accumulation étant obtenue par rebouclage du résultat (N;1) de l'addition sur une seconde entrée d'addition, en ce que les premiers m bits dudit mot binaire de n bits sont constitués par le mot binaire de m bits (N1) représentant l'intégration du signal à deux états. et en ce que la séquence des variations du bit de plus fort poids du résultat de l'addition constituent lesdits deuxièmes signaux d'horloge (Hs) ayant une fréquence continue moyenne de la fréquence desdits premiers signaux d'horloge (He). 2. Système selon la revendication 1. caractérisé en ce que lesdits moyens effectuant l'addition et l'accumulation (3) d'un mot binaire de n bits réalisent la division de la fréquence des troisièmes signaux d'horloge (Href) dits de référence conformément à la relation suivante : X*fref F@ = 2n avec Fs la fréquence desdits deuxièmes signaux d'horloge (Hs), fref la fréquence desdits signaux d'horloge de référence (Href) et X la valeur dudit mot binaire de n bits. 3. Système selon la revendication 2. caractérisé en ce que lesdits moyens effectuant l'addition et l'accumulation sont constitués par un oscillateur à commande numérique (3) comprenant un registre tampon (30) recevant. sur une première série d'entrées. ledit mot binaire (NI) de m bits. représentant l'intégration dudit signal à deux états (Shf) et. sur une seconde série d'entrées, un mot binaire de m-n bits (NP) dit de prépositionnement, de manière à ce que l'association de ces deux mots constitue ledit mot binaire de n bits. un additionneur-accumulateur (31) recevant, sur une première série d'entrées d'addition. un mot de n bits (N30) enregistré dans le registre tampon (30), en ce que cet additionneur-accumulateur (31) comprend une seconde série d'entrées sur lesquelles sont rebouclées un mot (N31) représentant le résultat de l'addition, et en ce qu'il comprend des circuits d'horloge (5) générant lesdits signaux d'horloge de référence (Href). ces signaux étant transmis au registre tampon (30) et à l'additionneur- accumulateur (31 J. de manière à autoriser des transferts dans et hors du registre tampon (30), des opérations d'additionaccumulation et la génération de ladite séquence de variation du bit de plus fort poids constituant lesdits deuxièmes signaux d'horloge (H5,) au rythme des coups d'horloge des signaux d'horloge de référence (Href). A. Système selon la revendication 3. caractérisé en ce qu'il comprend des moyens (4) pour ajuster la valeur dudit mot binaire de prépositionnement de m-n bits (NP) de manière à modifier la valeur V dudit mot de n bits et obtenir une fréquence prédéterminée des deuxièmes signaux d'horloge (H5). 5. Système selon la revendication 1, caractérisé en ce que lesdits moyens d'intégration numérique du signal à deux états (Shf) sont constitués par un microcontrôleur (2) piloté par des signaux d'horloge interne (H2). 6. Système selon la revendication 5, caractérisé en ce que ledit microcontrôleur comprend un premier compteur (21) incrémenté par ledit signal à deux états (Shf) lorsque celui-ci est dans ledit premier état représentant un taux de remplissage de la mémoire tampon (1) au-dessous du seuil déterminé, un second compteur (22) incrémenté par lesdits signaux d'horloge interne (H2), une base de temps (25) générant des signaux temporels (ST) définissant lesdits intervalles de temps contigus de durée déterminée. et des circuits diviseurs (24) réalisant, à l'issu de chacun des intervalles de temps. la dix vision d'un mot binaire (N' 1) accumulé dans le premier compteur (21) par un mot binaire (N2) accumulé dans le second compteur (22), pendant chacun des interralles de temps, et générant en sortie ledit mot binaire de ni bits représentant l'intégration du signal à deux états (Shf), en ce que les signaux temporels (ST) sont transmis aux deux compteurs pour les réinitialiser et aux circuits diviseurs pour autoriser la division, à l'issu de chacun des intervalles de temps. 7. Système selon l'une quelconque des revendications 1 à 6, caractérisé en ce que ledit seuil déterminé représente un taux de remplissage de ladite mémoire tampon (1) est égal à la moitié de la capacité maximale de celle-ci. 8. Système selon l'une quelconque des revendications 1 à 6, caractérisé en ce que ledit mot de ni bits. représentant l'intégration du signal à deux états (Shf), est un octet. 9. Système selon l'une quelconque des revendications 1 à 6, caractérisé en ce que ledit mot binaire de n bits comprend 20 bits. 10. Application d'un système selon l'une quelconque des revendications précédentes aux transmissions asyncîtrones du type dit "ATM"