FR 2742947 A1 19970627 FR 9515788 A 19951222 Dispositif de réceDtion de signaux numériques. L'invention concerne un dispositif de réception de signaux numériques. Plus particulièrement, elle concerne un dispositif de décodage contrôlé par plusieurs signaux d'horloge. Elle trouve un intérêt tout particulier dans le cadre d'une transmission de signaux numériques mettant en oeuvre un poinçonnage. La figure 1 illustre schématiquement un dispositif de réception standard de signaux numériques transmis après modulation. Le dispositif comprend : - un dispositif 1 de démodulation pour démoduler le signal reçu par le dispositif de réception, - un dispositif 2 de conversion analogique/numérique transformant le signal en bande de base (produit par le dispositif de démodulation) en signal numérique, - un dispositif 3 d'extraction de phase et de fréquence de symboles et de fréquence de porteuse, permettant de synchroniser le fonctionnement du dispositif de réception, - un dispositif4 de décodage pour extraire des bits décodés à partir de symboles reçus. Une technique connue de codage d'informations, celles-ci étant exprimées sous la forme de bits et traitées concrètement sous la forme de signaux numériques, est la modulation de phase. En transmission QPSK (modulation de phase en quadrature), les informations sont transmises sous la forme de symboles. Un symbole est constitué de deux signaux, un en phase et un en quadrature de phase. En appelant Fs la fréquence des symboles, la fréquence de réception des signaux en phase et quadrature de phase par le dispositif de réception est 2 * Fs. En phase de modulation en vue d'une transmission, on produit à partir de chaque bit à transmettre deux signaux (qu'on qualifiera de dérivés) à partir de registres à décalage dont les sorties des cellules sont combinées de manière logique. Les signaux dérivés sont ensuite modulés et transmis sous la forme de signaux en phase ou en quadrature de phase. Afin d'augmenter le débit des informations transmises, on effectue une opération dite de poinçonnage des données à émettre, c'est-à-dire qu'on ne transmet pas tous les signaux dérivés. Autrement dit, un symbole sera représentatif d'un bit (si ses signaux en phase et quadrature sont représentatifs des signaux dérivés produits à partir d'un bit) ou plusieurs bits (si ses signaux en phase et quadrature sont représentatifs de deux signaux dérivés produits à partir de deux bits différents). Schématiquement, pour p bits à émettre, on produit q signaux en phase ou en quadrature de phase (r = p/q représente le taux de poinçonnage employé). Si par exemple r = 3/4, on utilise quatre signaux pour transmettre trois bits utiles, c'est-à-dire qu'on utilise deux symboles pour transmettre trois bits. Deux signaux en phase et quadrature de phase d'un symbole donné peuvent être représentatifs d'un même bit ou de deux bits consécutifs. En pratique, on utilise divers taux de poinçonnage, et le taux de poinçonnage pourra varier temporellement. II est essentiel de déterminer dans le dispositif de réception le taux de poinçonnage utilisé à l'émission et de synchroniser les circuits du dispositif de réception filin de ne pas perdre de données. En réception, la fréquence des bits à traiter dans le dispositif de décodage, après élimination du poinçonnage, est équivalente à 2 * Fs * r, c'est-à-dire au plus égale à la fréquence de réception des signaux en phase et quadrature de phase. Le dispositif4 de décodage, illustré schématiquement sur la figure 2, comprend 3 blocs: - un dispositif 4a d'élimination du poinçonnage recevant en entrée les symboles (signaux en phase et quadrature de phase) et produisant des données binaires (représentatifs des signaux dérivés d'origine) et un signal de sélection SELECT, - un décodeur 4b proprement dit (par exemple un décodeur de Miterai) recevant en entrée les données et le signal produits par le dispositif 4a, et produisant à partir de ceux-ci des bits décodés, - un dispositif 4c de test du taux de poinçonnage contrôlant rétroactivement le dispositif 4a (par exemple en comparant les symboles reçus par le dispositif 4a, en recodant les bits décodés issus du décodeur 4b, et en comparant entre eux les signaux obtenus) par le biais d'un ou de plusieurs signaux de commande CS fournis au dispositif 4a. Dans l'art antérieur, les éléments du dispositif 4 de décodage sont cadencés par un signal d'horloge ayant une fréquence de 2 * Fs, c'est-à-dire à la fréquence des signaux en phase et quadrature de phase émis après modulation. Or, seul le dispositif 4a traite les signaux en phase et quadrature de phase. Autrement dit, si la fréquence du signal d'horloge utilisé pour cadencer le fonctionnement du dispositif 4a doit être de 2 * Fs, il n'en est pas de même des dispositifs situés en amont qui mettent en oeuvre des opérations relatives au traitement avant poinçonnage des bits à l'émission. L'état du signal SELECT est représentatif du nombre de signaux en phase et/ou en quadrature de phase utilisés à l'origine pour transmettre les signaux dérivés. ll est utilisé pour cadencer le fonctionnement du décodeur 4b et du dispositif 4c. La figure 3 illustre une mise en oeuvre de ce signal dans le décodeur. Sur cette figure, une bascule B produit une donnée OD. Cette bascule est cadencée par un signal d'horloge CKL, de fréquence 2 * Fs. L'entrée de la bascule est reliée à la sortie d'un multiplexeur M recevant en entrée un signal ND et le signal OD, ce multiplexeur étant commandé par le signal SELECT. Ainsi, à chaque cycle d'horloge, soit le signal produit par la bascule est le signal NF) (SELECT = 1), soit il est maintenu à son état antérieur (SELECT = O). On peut ainsi tenir compte du taux de poinçonnage utilisé. Selon que les bits sont codés à l'origine sur une fraction de symbole (ou sur un symbole entier), les données internes au décodeur ne seront pas (ou seront) maintenues à leur état antérieur. Le mode de cadencement illustré ci-dessus présente des inconvénients. ll induit un encombrement important du fait de la présence de multiplexeurs couplés aux circuits internes de traitement logique du décodeur. n induit par ailleurs une consommation élevée d'énergie, la consommation de circuits tels que les bascules étant liée à la fréquence du signal d'horloge cadençant leur fonctionnement. En appelant N le nombre de bascules dans les dispositifs 4b et 4c, la consommation est Ct = Cb + Ca * 2 * Fs * N (Ca étant un coefficient dépendant de l'environnement et de la technologie employée, et Cb étant la consommation non liée à la fréquence de l'horloge). D'autre part, un encombrement important et une consommation importante entraînent des risques d'erreur si le signal d'horloge est affaibli le long de sa ligne de transmission aux différents circuits qui l'utilisent. Un but de l'invention est de proposer un dispositif minimisant l'encombrement et la consommation des dispositifs 4b et 4c en adaptant la fréquence du signal d'horloge utilisé pour cadencer le fonctionnement de ces dispositifs au taux courant de poinçonnage utilisé. On propose de créer un signal d'horloge de fréquence 2 * fus * r à partir d'un signal de fréquence 2 * Fs dont l'activation ou l'inactivation est commandée par le signal SELECT. Au lieu de reboucler par multiplexeur des sorties de circuits logiques sur leurs entrées, on inactive le signal de cadencement de ces circuits (concrètement cela consiste à supprimer les fronts du signal de cadencement, ce qui se traduit par un maintien des données traitées dans un état stable). On peut ainsi se passer de multiplexeurs et limiter la consommation des circuits logiques, la consommation liée à un signal d'horloge étant une consommation transitoire liée aux changements d'état de ce signal. Ainsi, I'invention propose un dispositif de réception de signaux numériques comprenant un dispositif de décodage pour produire p bits à partir de q signaux reçus, avec p et q nombres entiers tels que p est inférieur ou égal à q, un bit étant produit à partir d'un nombre entier n de signaux reçus, le dispositif de décodage comprenant au moins un circuit de traitement de signaux dont le fonctionnement est cadencé par un premier signal d'horloge dont la fréquence est dépendante de la fréquence de réception des signaux reçus et au moins un circuit de traitement logique de données dont le fonctionnement est d'une part fonction de la fréquence de réception des signaux reçus et d'autre part fonction du nombre de signaux nécessaires pour produire un bit donné, caractérisé en ce qu'il comprend des moyens pour produire un second signal d'horloge pour cadencer le fonctionnement du circuit de traitement de données, ces moyens étant agencés de sorte que le second signal d'horloge ait une fréquence égale à la fréquence de réception des signaux reçus et soit actif ou inactif en fonction du nombre de signaux reçus nécessaires pour produire un bit. Selon un mode de réalisation, le second signal d'horloge est produit par combinaison logique d'un signal d'horloge de base et d'un signal de commande dont l'état est fonction du nombre de signaux nécessaires pour produire un bit donné. Selon un mode de réalisation, le second signal d'horloge est produit par une porte logique de type ET recevant le signal d'horloge de base et le signal de commande. Selon un mode de réalisation, le signal de commande est produit par une première bascule dont le fonctionnement est cadencé par le signal d'horloge de base. Selon un mode de réalisation, L'entrée de la première bascule est reliée à la sortie d'une seconde bascule dont le fonctionnement est cadencé par le premier signal d'horloge. Selon un mode de réalisation, les premier et second signaux d'horloge sont en opposition de phase quand le second signal d'horloge est actif D'autres particularités et avantages de l'invention apparaîtront à la lecture de la description qui suit d'un mode de réalisation de l'invention, faite en référence aux figures annexées dans lesquelles: - la figure 1 représente schématiquement un dispositif de réception de signaux numériques selon l'état de la technique, - la figure 2 représente schématiquement un dispositif de décodage du dispositif de réception selon l'état de la technique, - la figure 3 représente un montage associant une bascule et un multiplexeur utilisée dans un décodeur selon l'état de la technique, - la figure 4 représente un dispositif de production de signaux d'horloge mis en oeuvre dans l'invention, - les figures 5a à 5h représentent des chronogrammes de signaux logiques utilisés dans la mise en oeuvre de l'invention. Dans la description qui suit, on supposera d'une part que les bascules sont cadencées par les fronts montants (dits actifs) des signaux d'horloge qu'elles reçoivent, et d'autre part que l'on dispose d'un signal d'horloge CKL de fréquence 2 * Fs. L'invention propose d'utiliser un dispositif de production de signaux d'horloge illustré sur la figure 4 pour cadencer un dispositif de décodage tel qu'illustré par la figure 2. A partir du signal CKL, on produit deux signaux d'horloge CKL1 et CKL2. Le signal CKL1, de fréquence 2 * Fs, est utilisé pour cadencer le fonctionnement du dispositif 4a. Le signal CKL2 est utilisé pour cadencer le fonctionnement du décodeur 4b et du dispositif 4c. La fréquence du signal CKL2 est 2 * Fs quand il est actif et O quand il est inactif (il est alors dans un état logique constant, autrement dit il y a alors absence de fronts). Les données passant du dispositif 4a au décodeur 4b passent de circuits logiques dont le fonctionnement est cadencé par le signal CKL1 à des circuits logiques dont le fonctionnement est cadencé par le signal CKL2. Les données (signaux de commande CS) passant du dispositif 4c au dispositif 4a passent de circuits logiques dont le fonctionnement est cadencé par le signal CKL2 à des circuits logiques dont le fonctionnement est cadencé par le signal CKL1. Les circuits logiques en question sont typiquement des bascules. Considérons tl le délai entre les fronts actifs du signal CKL1 et l'entrée de données dans des bascules du décodeur 4b (dont le fonctionnement est cadencé par le signal CKL2), et t2 le délai entre les fronts actifs du signal CKL2 et les entrées de données dans des bascules du dispositif 4a (dont le fonctionnement est cadencé par le signal CKL1). Supposons que tl et t2 sont équivalents à un délai t. On doit avoir t inférieur au délai entre les fronts actifs des signaux CKL1 et CKL2 et t inférieur au délai entre les fronts actifs des signaux CKL2 et CKL i. La fréquence maximale de travail et la meilleure sécurité sont obtenues quand les deux signaux sont en opposition de phase. Le circuit reçoit le signal d'horloge CKL par le biais d'un circuit tampon BUFO recevant le signal CKL en entrée et produisant un signal d'horloge CKLO dit de base. En pratique, le signal CKLO est identique au signal CKL, et légèrement retardé par rapport à celui-ci. A partir du signal d'horloge CKLO, on fournit le signal d'horloge CKL1 et le signal d'horloge CKL2. Le signal CKL1 est produit par un circuit tampon BUF1 recevant CKLO en entrée. Le signal CKL2 est produit par un circuit tampon BUF2 recevant un signal NDO en entrée. Les circuits tampons permettent de régénérer les signaux, autrement dit de produire des niveaux de tension et de courant suffisants pour être correctement utilisés en tenant compte des charges recevant les signaux. Le signal SELECT fourni par le dispositif 4a est utilisé pour produire un signal de contrôle SELECT i, ce signal étant produit par une bascule FF1 recevant le signal SELECT en entrée et cadencée par le signal d'horloge CKL 1. Ce signal SELECT1 est utilisé pour produire un signal de contrôle SELECT2, ce signal étant produit par une bascule FF2 recevant le signal SELECT1 en entrée et cadencée par le signal d'horloge CKLO. Enfin, le signal SELECT2 est fourni à une entrée d'une porte logique ND de type ET qui reçoit par ailleurs sur une entrée inverseuse le signal d'horloge CKLO, et dont la sortie produit le signal NDO. On a représenté sur la figure 4 deux capacités CAP1 et CAP2, connectées respectivement aux sorties des tampons BUF1 et BUF2, qui symbolisent les charges vues par les circuits tampons. Les valeurs de CAP1 et CAP2 sont en pratique calculées une fois que l'ensemble du dispositif de décodage est défini, le dimensionnement des générateurs de signaux d'horloge étant, pour la définition d'un circuit, l'une des dernières opérations réalisées. En dimensionnant les tampons BUFI et BUF2 de sorte que le délai dans le tampon BUF1 connaissant la valeur de CAP1 soit égal au délai dans les porte NI) et tampon BUF2 connaissant la valeur de CAP2, on obtient des signaux CKL1 et CKL2 en opposition de phase (bien entendu quand le signal CKL2 est actif). On va maintenant expliquer le fonctionnement du circuit décrit ci-dessus. On supposera à titre d'exemple que les signaux CKL, CKLO, CKL1, SELECT1, SELECT2, NDO et CKL2 sont à l'état bas. Le signal CKL2 est dans ce cas inactif. L'apparition d'un front montant sur le signal CKL (illustré sur la figure 5a) entraîne peu après l'apparition d'un front montant sur le signal CKLO (illustré sur la figure 5b). Celui-ci implique la montée à l'état haut du signal CLK1 (illustré sur la figure 5c), avec un retard dl variant selon la valeur de la capacité équivalente CAP1. Imaginons que le signal de commande SELECT (illustré sur la figure 5d) passe à l'état haut (ce qui correspond à l'activation du signal CKL2). Au front montant du signal CKL1 suivant ce passage à l'état haut du signal SELECT, le signal SELECT1 (illustré sur la figure 5e) passe à l'état haut. Puis au front montant suivant du signal CKLO, le signal SELECT2 (illustré sur la figure 5f) passe à l'état haut. A partir de ce moment là, le signal NDO (illustré sur la figure 5g) varie en opposition de phase avec le signal CKLO. Le signal CKL2 (illustré sur la figure 5h) recopie alors le signal NDO (c'est à dire CKLO) avec un retard d2 variant selon la valeur de la capacité équivalente CAP2. En pratique, les valeurs de CAP1 et CAP2 sont facilement déterminables par simulation. On pourra donc dimensionner les circuits tampons BUF et BUF2 de sorte que les signaux d'horloge CKL1 et CKL2 soient en opposition de phase. Symétriquement, la retombée à l'état bas du signal SELECT entraîne la retombée du signal SELECT1 au front montant suivant du signal CKL1, puis la retombée du signal SELECT2 au front montant suivant du signal CKLO. Cela entraîne le maintien à l'état haut du signal NDO et ultérieurement l'inactivation du signal CKL2. L'utilisation de la bascule FF2 permet d'éliminer l'éventuel risque de production d'impulsions parasites dans le signal CKL2. En effet, dans le circuit illustré sur la figure 4, le signal SELECT2 ne peut changer d'état que sur front actif (montant) du signal d'horloge CKLO. La porte ND reçoit par ailleurs le signal CKL0 sur une entrée inverseuse. Si le signal SELECT2 est dans un état donné, un changement d'état du signal NDO ne peut donc éventuellement se produire que sur front descendant du signal CKLO. En cadençant le fonctionnement de la bascule FF2 avec les fronts montants du signal CKLO, on est assuré de la stabilité de l'état du signal SELECT2 au moment des fronts descendants du signal CKLO. Si le taux de poinçonnage est r, alors la consommation dans les dispositifs 4b et 4c pour N bascules devient Ct = Cb + r * (Ca * 2 * Fs * N). Elle est équivalente à la consommation de N bascules cadencées par un signal d'horloge de fréquence r * (2 * Fs). Bien que l'on ait décrit l'invention par référence à une modulation de type QPSK, on pourra bien sûr l'étendre à tout type de transmission mettant en oeuvre un poinçonnage. REVENDICATIONS 1 - Dispositif de réception de signaux numériques comprenant un dispositif (4) de décodage pour produire p bits à partir de q signaux reçus, avec p et q nombres entiers tels que p est inférieur ou égal à q, un bit étant produit à partir d'un nombre entier n de signaux reçus, le dispositif de décodage comprenant au moins un circuit (4a) de traitement de signaux dont le fonctionnement est cadencé par un premier signal d'horloge (CKL1) dont la fréquence est dépendante de la fréquence de réception des signaux reçus et au moins un circuit (4b, 4c) de traitement logique de données dont le fonctionnement est d'une part fonction de la fréquence de réception des signaux reçus et d'autre part fonction du nombre de signaux nécessaires pour produire un bit donné, caractérisé en ce qu'il comprend des moyens (FF1, FF2, ND, BUF2) pour produire un second signal d'horloge (CKL2) pour cadencer le fonctionnement du circuit (4b, 4c) de traitement de données, ces moyens étant agencés de sorte que le second signal d'horloge (CKL2) ait une fréquence égale à la fréquence de réception des signaux reçus et soit actif ou inactif en fonction du nombre de signaux reçus nécessaires pour produire un bit. 2 - Dispositif selon la revendication 1, caractérisé en ce que le second signal d'horloge (CKL2) est produit par combinaison logique d'un signal d'horloge (CKLO) de base et d'un signal (SELECT2) de commande dont l'état est fonction du nombre de signaux nécessaires pour produire un bit donné. 3 - Dispositif selon la revendication 2, caractérisé en ce que le second signal d'horloge (CKL2) est produit par une porte logique (ND) de type ET recevant le signal d'horloge (CKL) de base et le signal (SELECT) de commande. 4 - Dispositif selon l'une des revendications 2 à 3, caractérisé en ce que le signal (SELECT2) de commande est produit par une première bascule (FF2) dont le fonctionnement est cadencé par le signal d'horloge (CKLO) de base. 5 - Dispositif selon la revendication 4, caractérisé en ce que l'entrée de la première bascule (FF2) est reliée à la sortie d'une seconde bascule (FF1) dont le fonctionnement est cadencé par le premier signal d'horloge (CKLl). 6 - Dispositif selon l'une des revendications 1 à 5, caractérisé en ce que les premier et second signaux d'horloge (CKLl, CKL2) sont en opposition de phase quand le second signal d'horloge est actif 7 - Dispositif selon l'une des revendications 1 à 6, caractérisé en ce que les premier et second signaux d'horloge (CKL 1, CKL2) sont produits par des circuits tampons (BUF1, BUF2). 8 - Dispositif selon l'une des revendications 1 à 7, caractérisé en ce que le dispositif (4) de décodage comprend un dispositif (4a) d'élimination de poinçonnage dont le fonctionnement est cadencé par le premier signal d'horloge (CKLl). 9 - Dispositif selon l'une des revendications 1 à 8, caractérisé en ce que le dispositif (4) de décodage comprend un décodeur (4b) dont le fonctionnement est cadencé par le second signal d'horloge (CKL2). 10 - Dispositif selon la revendication 9, caractérisé en ce que le décodeur est un décodeur de Miterai.