FR 2734664 A1 19961129 FR 9605555 A 19960503 L'invention concerne un procédé pour réaliser l'intégration verticale de systèmes de la microélectro- nique. Des liaisons verticales permettent la fabrication de circuits intégrés tridimensionnels. Les avantages d'un sys- tème intégré tridimensionnel de la microélectronique rési- dent notamment dans les densités d'intégration et de vitesses de commutation que l'on peut obtenir avec les mêmes règles de conception et qui sont supérieures à celles de systèmes bidimensionnels (technologie planar). Ceci est conditionné d'une part par des voies conductrices plus courtes entre les différents composants ou circuits, et d'autre part par la possibilité du traitement en parallèle de l'information. L'augmentation de la capacité potentielle du système est optimale pour la réalisation de la technique de liaison avec des contacts verticaux pouvant être sélec- tionnés librement localement et en permettant une capacité d'intégration maximale. Pour la fabrication de montages tridimensionnels comportant des contacts verticaux pouvant être librement sélectionnés, on connaît les procédés indiqués ci-après. Y. Akasaka, Proc. IEEE 74 (1986) 1703 propose de déposer du silicium polycristallin sur une couche de compo- sants, traitée à l'état terminé et de le faire recristalli- ser de manière à pouvoir fabriquer d'autres composants dans la couche recristallisée. Des inconvénients de ce procédé sont l'altération, qui réduit le rendement, des composants dans le plan inférieur, altération qui est due à une contrainte thermique élevée lors du processus de recristal- lisation, ainsi que le traitement nécessairement en série de l'ensemble du système. Ce dernier point conditionne d'une part de longs temps de cycle correspondants lors de la fabrication et d'autre part entraîne une réduction du rendement par sommation des pannes conditionnées par le traitement. Ceci augmente les coûts de fabrication d'une manière considérable par rapport à un traitement des diffé- rents plans séparément les uns des autres dans différents substrats. D'après Y. Hayashi et consorts, Proc. 8th Int. Workshop on Future Electron Devices, 1990, page 85, il est connu de réaliser tout d'abord les différents plans de com- posants séparément les uns des autres dans différents subs- trats. Ensuite, on amincit les substrats à des épaisseurs de quelques microns et on leur applique des contacts de face avant et de face arrière et on les réunit verticale- ment au moyen d'un procédé de liaison. Cependant, pour la préparation des contacts des faces avant et arrière, il est nécessaire d'utiliser des procédés particuliers, qui ne sont pas prévus dans la fabrication standard des semicon- ducteurs (CMOS), à savoir le traitement MOS - matériaux incompatibles (par exemple l'or) et structuration de la face arrière du substrat. Lors de la réunion de deux substrats traités à l'état terminé de composants, il est nécessaire de réaliser un ajustement précis des deux substrats au moyen de marques d'ajustement avant leur réunion. S'il fallait éviter une structuration des faces arrière, on appliquait jusqu'alors les marques d'ajustement dans la zone de la face avant des substrats et l'ajustement s'effectuait selon le procédé de transmission à infrarouge (procédé connu par exemple conformément au procédé de liaison dit "Flip-Chip-Bond"). La succession de couches du substrat supérieur, qui est présente à l'instant de la réunion, exclut un ajustement optique par transmission des plans des composants les uns par rapport aux autres dans la plage spectrale visible. L'utilisation du procédé de transmission à infra- rouge requiert cependant un équipement spécial inhabituel dans la fabrication des semiconducteurs, notamment un appa- reil de liaison comportant un système intégré d'ajustement de l'infrarouge transmis. Les substrats devant être ajustés doivent en outre posséder exclusivement des surfaces polies (substrat de traitement et substrat inférieur de support de composants) étant donné que, sinon, le rayonnement infra- rouge est dispersé de façon diffuse au niveau des inter- faces et que par conséquent les images des marques d'ajustement ne peuvent pas être formées. Même dans le cas de l'utilisation de surfaces polies, en raison de la lon- gueur d'onde supérieure de rayonnement infrarouge par rap- port à la lumière visible, la pression d'ajustement est inférieure approximativement d'un facteur deux, à l'ajustement dans la plage spectrale visible de sorte que la densité d'intégration de la liaison verticale n'est égale seulement qu'à environ 25 % de la valeur pouvant être obtenue avec la lumière visible. En outre, la structure complexe en couches d'un circuit intégré comportant une multiplicité d'interfaces et les réflexions, qui y sont liées, conduit à une réduction supplémentaire de la préci- sion d'ajustement lors du procédé en transmission. En outre outre, ce procédé entraîne une limitation de la liberté de conception et de la sélection du substrat étant donné qu'une bonne transmission du rayonnement est nécessaire dans les zones des marques d'ajustement. Enfin d'après la demande de brevet japonais JP 63-213943, on connaît un procédé pour réaliser l'intégra- tion verticale de systèmes de la microélectronique, selon lequel le traitement de deux plans de composants s'effectue dans des substrats différents (substrat supérieur et subs- trat inférieur). Dans ce procédé, on aménage tout d'abord, dans le substrat supérieur des trous d'interconnexion, qui traversent toutes les couches de structure de circuit de ce substrat. On relie ensuite la face avant de ce substrat supérieur à un substrat auxiliaire, on l'amincit au niveau de sa face arrière et on l'applique sur la face avant du substrat inférieur. On retire le substrat auxiliaire et on ouvre les trous d'interconnexion présents jusqu'à la métal- lisation du substrat inférieur. On remplit les trous d'interconnexion et on établit la liaison avec le plan de métallisation du substrat supérieur au moyen de trous de contact. Cependant, l'amincissement du substrat supérieur avant la réunion au substrat inférieur requiert une tech- nique spéciale de traitement pour le substrat supérieur. La technique de traitement consiste à appliquer et retirer ultérieurement un substrat auxiliaire (substrat de traite- ment). Ces étapes supplémentaires de fabrication augmentent les coûts de fabrication. Le retrait ultérieur du substrat auxiliaire après amincissement du substrat supérieur réduit en outre le rendement de fabrication des composants, étant donné que des couches des composants peuvent être endomma- gées. Une autre caractéristique du procédé réside dans le fait qu'après la réunion des substrats pour former une pile de composants, il est nécessaire d'effectuer la struc- turation de la métallisation de liaison, qui a été produite par dépôt d'un matériau métallique sur la surface du plan supérieur des composants. Les étapes de lithographie, nécessaires à cet effet, présentent notamment les inconvé- nients suivants: des exigences élevées en ce qui concerne la technique d'application de laque et d'exposition sur la base du fait que le matériau du substrat ne correspond pas à la norme (pile de substrats amincis et collés), ainsi que la réduction du rendement lors de la lithographie pour la structuration métallique en raison de la topographie élevée existante après mise en oeuvre de la technique de formation des trous d'interconnexion en raison d'hétérogénéités de l'épaisseur de la laque et de problèmes de réticulation de la laque conduisaient jusqu'alors à des décollements de la laque. Les inconvénients des procédés indiqués résident également notamment dans des durées de cycle élevées des substrats lors de la fabrication, à des coûts élevés de fabrication, à une réduction du rendement ou à la nécessité d'utiliser des processus particuliers, qui sont incompa- tibles avec la fabrication standard de semiconducteurs. C'est pourquoi l'invention a pour but de réaliser un procédé pour réaliser l'intégration verticale avec des contacts verticaux pouvant être librement sélectionnés, et qui peut être mise en oeuvre avec des technologies de semi- conducteurs standards compatibles CMOS et qui possède un rendement élevé. Ce problème est résolu conformément à l'invention à l'aide d'un procédé pour réaliser l'intégration verticale de systèmes de la microélectronique, caractérisé en ce qu'il comporte les étapes opératoires suivantes consistant à: - préparer un premier substrat, qui contient, au niveau d'une première surface principale, une ou plusieurs pre- mières couches comportant des structures de circuits et au moins un premier plan de métallisation comportant une métallisation; - ouvrir des trous d'interconnexion, lors d'une première étape, dans la zone de la première surface principale du premier substrat, les trous d'interconnexion traversant toutes les premières couches pourvues des structures de circuits; - préparation d'un second substrat, qui contient, dans la seconde surface principale, au moins une seconde couche comportant des structures de circuits et au moins un second plan de métallisation comportant une métallisa- tion; - réunir le premier substrat au second substrat, le côté de la première face principale du premier substrat et le côté de la seconde face principale du second substrat étant réunis d'une manière ajustée pour former une pile de substrats; - amincissement de la pile de substrats du côté du premier substrat jusqu'à ce que les trous d'interconnexion soient ouverts de ce côté; - approfondissement des trous d'interconnexion présents, lors d'une seconde étape, jusqu'à la métallisation du second plan de métallisation du second substrat; - établir une liaison électriquement conductrice entre la métallisation du premier plan de métallisation et la métallisation du second plan de métallisation par l'intermédiaire des trous d'interconnexion. Selon une autre caractéristique de l'invention, l'ouverture des trous d'interconnexion lors de la première étape s'effectue de telle sorte qu'ils traversent la métal- lisation. Selon une autre caractéristique de l'invention, la réunion ajustée des premier et second substrats s'effectue à l'aide d'un système optique à fente dans la plage spectrale visible sur la base de marques d'ajuste- ment, que le premier substrat comporte dans la zone de la première surface principale et que le second substrat com- porte dans la zone de sa seconde surface principale. Selon une autre caractéristique de l'invention, l'ouverture des trous d'interconnexion est exécutée par corrosion. Selon une autre caractéristique de l'invention, on ouvre les trous d'interconnexion, lors de la première étape, tout d'abord en mettant en oeuvre un procédé de cor- rosion anisotrope, à travers toutes les première couches comportant des structures de circuits, puis au moyen d'un procédé de corrosion pour la formation de sillons jusqu'à une profondeur d'environ 10 pm au-dessous des premières couches, une couche d'oxyde ensevelie pouvant être utilisée comme système d'arrêt de la corrosion. Selon une autre caractéristique de l'invention, l'amincissement de la pile de substrats s'effectue par cor- rosion et/ou meulage. Selon une autre caractéristique de l'invention, dans le cas de l'utilisation d'un substrat en un matériau dit "SOI" comme premier substrat, l'amincissement s'effec- tue par corrosion jusqu'au niveau de la couche d'oxyde ensevelie du substrat SOI, utilisée en tant que couche d'arrêt de la corrosion, puis élimination de cette couche d'oxyde, le matériau du substrat servant de couche d'arrêt de la corrosion. Selon une autre caractéristique de l'invention, la réunion de substrats s'effectue au moyen d'une couche adhésive transparente, que l'on dépose sur la seconde sur- face principale du second substrat. Selon une autre caractéristique de l'invention, on utilise une couche adhésive de passivation et/ou de pla- narisation. Selon une autre caractéristique de l'invention, la réunion de substrats s'effectue au moyen d'une liaison directe (procédé de liaison directe). Selon une autre caractéristique de l'invention, avant la réunion des substrats, on forme une couche de pla- narisation et/ou une couche planarisée. Selon une autre caractéristique de l'invention, l'approfondissement des trous d'interconnexion présents lors de la seconde étape s'effectue au moyen d'une corro- sion anisotrope, le matériau du premier substrat étant uti- lise comme masque dur. Conformément au procédé selon l'invention, les différentes couches de composants dans les différents subs- trats sont raitées indépendamment les unes des autres et sont réunies ensuite. Tout d'abord, on aménage des trous d'interconnexion dans la face avant du substrat traité à l'état terminé (premier substrat; désigné ci-après comme étant substrat supérieur) comportant une ou plusieurs couches de composants et un ou plusieurs plans de métalli- sation, les couches de composants devant être situées, dans la structure de circuits intégrés terminée, au-dessus des couches de composants d'un autre substrat (second substrat; désigné ci-après comme étant le substrat inférieur). De préférence, on peut utiliser à cet effet une couche de masquage, qui assume de préférence une fonction de planarisation ou est planarisée. On ouvre les trous d'interconnexion à l'emplacement (par exemple par corro- sion) auquel doit être produit ultérieurement un contact métallique entre des couches de métallisation du substrat supérieur et du substrat inférieur, et traverse toutes les couches de composants et toutes les plans de métallisation, qui sont présents dans le substrat supérieur. Les trous d'interconnexion, qui traversent de préférence la couche de métallisation avec laquelle un contact doit être établi, se termine de préférence à quelques microns au-dessous des couches de composants du substrat supérieur, et, dans le cas de l'utilisation d'un substrat SOI, de préférence au niveau de la couche d'oxyde ensevelie. Ensuite, on relie un autre substrat traité à l'état terminé et comportant une ou plusieurs couches de composants et un ou plusieurs plans de métallisation, le substrat inférieur, au substrat supérieur. A cet effet, de préférence, on applique une couche adhésive transparente sur la surface avant du substrat inférieur, c'est-à-dire la surface de la couche supérieure de composants du substrat inférieur. La couche adhésive peut assumer simultanément une fonction de passivation et/ou de planarisation. Sinon, on peut se passer de la couche adhésive et on forme de pré- férence une couche de planarisation ou une couche planari- sée et, après une activation correspondante de la surface, on peut établir, après une activation de surface correspon- dante, une liaison directe avec la surface de la couche supérieure de composants du substrat supérieur. (Procédé de liaison directe dit "Direct-Bonding"). Ensuite, on ajuste le substrat supérieur et le substrat inférieur l'un sur l'autre et on relie la face avant du substrat supérieur à la face avant du substrat inférieur. L'ajustement peut être réalisé à l'aide d'un système optique à fente sur la base de marques d'ajustement, dans la plaque spectrale visible. Les marques d'ajustement peuvent être contenues dans le substrat supérieur et dans le substrat inférieur, et ce respectivement dans le plan le plus élevé de métallisation ou peuvent être formées dans le substrat supérieur de la même manière que des trous d'interconnexion, c'est-à-dire de préférence par corrosion de structures d'ajustement à partir de la face avant du substrat supérieur. Ensuite, on amincit le substrat supérieur relié au substrat inférieur, à partir de sa face arrière jusqu'à proximité des trous d'interconnexion. L'amincissement peut s'effectuer par exemple par corrosion par voie chimique humide ou sèche et/ou par meulage mécanique et/ou chimico- mécanique. Dans le cas de l'utilisation d'un substrat SOI en tant que substrat supérieur, on peut utiliser le sili- cium SOI en tant que système d'arrêt de la corrosion. On approfondit les trous d'interconnexion alors ouverts, à travers les autres couches (par exemple la couche adhésive et la couche de passivation du substrat inférieur) jusqu'à la couche de métallisation d'un plan de métallisation du substrat inférieur (par exemple par corro- sion). Aucune étape de lithographie n'est nécessaire étant donné que le substrat supérieur structuré avec des trous d'interconnexion est utilisé comme masquage (ce qu'on appelle un masque dur). Enfin, par l'intermédiaire de ces trous d'inter- connexion, on établit le contact électrique entre la métal- lisation d'un plan de métallisation du substrat supérieur et de la métallisation d'un plan de métallisation du subs- trat inférieur. A cet effet, on dépose sur la pile de substrats, de préférence un matériau métallique, qui recouvre les trous d'interconnexion traversant la métallisation du subs- trat supérieur, jusqu'à la métallisation du substrat infé- rieur, et on l'élimine ensuite à l'aide d'un processus de corrosion anisotrope ou d'un processus de meulage chimico- mécanique sur la surface du substrat de sorte que le maté- riau subsiste uniquement dans les trous d'interconnexion (ce qu'on appelle la technique dite "plug" c'est-à-dire à broches). Grâce à ces broches métalliques, on réalise l'intégration verticale des couches de composants du subs- trat supérieur ou du substrat inférieur. Pour terminer, on peut passiver la face avant de la pile de composants en déposant une couche diélectrique. Cette forme de réalisation permet d'exécuter le procédé selon l'invention sans étapes lithographiques sur la pile de substrats assemblée. Ceci simplifie le procédé et augmente de façon supplémentaire son rendement. L'intégration verticale avec un autre plan des composants peut être réalisée conformément au procédé décrit par le fait qu'on traite la pile préexistante de substrats à la manière d'un substrat inférieur pourvu des broches métalliques, en tant que métallisation inférieure. La liaison verticale entre deux plans de composants ou plus est fixée par la conception des plans correspondants de métallisation. Sur la base du traitement séparé de couches indi- viduelles de composants dans des substrats différents (traitement parallèle) on obtient, à l'aide du procédé selon l'invention, une réduction nette des temps de cycle lors de la fabrication de la structure verticale de cir- cuits, ainsi qu'une réduction des coûts de fabrication. Dans le cas du procédé selon l'invention, on uti- lise avantageusement uniquement des technologies compa- tibles CMOS, étant donné que l'on peut se passer notamment d'une structuration de la face arrière des substrats. La fabrication des trous d'interconnexion égale- ment au niveau du substrat individuel (c'est-à-dire sur le plan de la pastille) permet d'introduire cette étape opéra- toire lors du traitement du substrat individuel (traitement parallèle). Le fait de se passer de substrats auxiliaires et d'éviter toute étape lithographique sur des piles réu- nies de composants conduit avantageusement à une réduction des durées de cycle et à une augmentation du rendement. Un autre avantage du procédé réside dans le fait que pour l'ajustement des différentes couches de composants en position superposée on peut utiliser un système optique à fente dans la plage spectrale visible. C'est pourquoi, contrairement à des procédés fonctionnant en transmission, ni la suite de couches au-dessous des marques d'ajustement dans le substrat supérieur, ni la suite de couches au- dessus des marques d'ajustement dans le substrat inférieur n'ont besoin d'être transparentes. On peut obtenir par conséquent une précision supérieure d'ajustement et par conséquent une densité supérieure d'intégration par rapport à des procédés à transmission de rayonnement infrarouge. Le dépôt de marques d'ajustement peut s'effectuer déjà lors du traitement des différents substrats dans la couche respec- tivement la plus élevée de composants de chaque substrat et ne requiert la mise en oeuvre d'aucune technique supplémen- taire. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur les- quels: - la figure 1 représente à titre d'exemple le déroulement du procédé selon l'invention sur la base des structures d'un substrat supérieur et d'un substrat infé- rieur conformément à différentes étapes opératoires, la figure 1 comprenant les figures la à lh, parmi lesquelles - la figure la représente un substrat supérieur avec un plan de composants, une métallisation en trois couches et une surface passivée; - la figure lb représente le substrat supérieur après - dépôt d'un oxyde plasmatique, - dépôt d'un masque de laque, - application d'une technique photosensible pour les trous d'interconnexion, et - corrosion anisotrope des trous d'interconne- xion; - la figure lc représente le substrat après - élimination de la laque, - formation des trous d'interconnexion par corro- sion de sillons jusque dans le silicium; - la figure ld représente la réunion du substrat supérieur et du substrat inférieur après - passivation de la surface du substrat infé- rieur, et - dépôt d'une couche d'adhésif sur le substrat inférieur; - la figure le représente le substrat supérieur et le substrat inférieur (la pile de substrats) après - assemblage ajusté (collage), et - amincissement sur le côté du substrat supérieur jusqu'aux trous d'interconnexion; - la figure if représente la pile de substrats après approfondissement des trous d'interconnexion jusqu'à une métallisation du substrat inférieur; la figure lg représente la pile de substrats après - dépôt d'une couche formant barrière et couche adhésive, et - dépôt ultérieur d'un matériau métallique; et - la figure lh représente la pile de substrats après meulage de la surface de la pile, et - dépôt d'une couche de protection. Dans cet exemple, le substrat supérieur 1 est une pastille massive de silicium (2: silicium) comportant des circuits MOS traités à l'état terminé situés dans le plan 3 de la microplaquette et une métallisation en trois couches, passivée avec une couche de protection 4 formée d'un oxyde/d'un nitrure, comme cela est représenté sur la figure la. La métallisation 5 du plan le plus élevé de métallisa- tion est par exemple un alliage d'aluminium. Des couches d'oxyde non dopé et des couches d'oxyde dopé sont situées au-dessous du plan de métallisation. Comme masquage pour une corrosion ultérieure à sec, on dépose tout d'abord une couche utilisée comme masque dur, par exemple de l'oxyde plasmatique 6, et on met en oeuvre une technique photosen- sible pour former les trous d'interconnexion 7. A l'aide d'un masque de laque 18, on corrode de façon anisotrope l'oxyde plasmatique 6, la couche de protection 4 en oxyde/nitrure, la métallisation 5 ainsi que les couches d'oxyde sous-jacentes du plan 3 de la microplaquette. Le résultat est représenté sur la figure lb. Après élimination de la laque, dans le procédé dit de corrosion de sillons, on réalise une corrosion d'une profondeur de 10 pm dans le silicium 2 (voir figure lc). Dans le cas de l'utilisation d'un matériau dit SOI en tant que substrat supérieur 1, on effectue une corrosion jusqu'à la surface de l'oxyde ense- veli (SiO2 en tant que dispositif d'arrêt de la corrosion). Sur la pastille inférieure 8 (9: silicium) com- portant des circuits MOS traités à l'état terminé dans le plan de la microplaquette: fond 10, métallisation en trois couches (métallisation 11) et couche de passivation 12, on dépose par centrifugation une couche de polyimide 13 en tant que colle entre microplaquettes de manière à aplanir la topographie de surface. Ensuite intervient le collage du substrat supérieur 1 et du substrat inférieur 8 (couche de polyimide 13 sur oxyde plasmatique 6) dans un appareil de liaison de pastilles comportant un système d'ajustement à système optique à fente, du type utilisé de façon standard pour l'opération de liaison dite Flip- Chip-Bond (voir figure ld). Une fois réalisé le collage, ajusté optiquement, du substrat supérieur 1 et du substrat inférieur 2, on amincit par voie mécanique, par voie chimique humide et par voie chimico-mécanique, la pile de substrats 14 alors pré- sente, jusqu'à ce que les trous d'interconnexion 7 soient ouverts (voir figure le). Dans le cas de l'utilisation d'un matériau SOI à la place du silicium massif 2, on effectue tout d'abord une corrosion jusqu'à la surface de l'oxyde enseveli (dispositif d'arrêt de la corrosion: SiO2) et on élimine ensuite la couche d'oxyde (dispositif d'arrêt de la corrosion: silicium). Après amincissement, on peut traiter la pile de substrats 14 comme une pastille standard. On forme de façon anisotrope, par corrosion, les trous d'interconnexion dans la couche de polyimide 13 et dans la couche de protection 12 au-dessus du métal 11 de la métal- lisation inférieure, en utilisant le silicium 2 comme masque dur. Comme dispositif d'arrêt de la corrosion, on utilise la métallisation 11. Le résultat est représenté sur la figure lf. Pour réaliser la liaison électrique entre la métallisation supérieure 5 et la métallisation inférieure 11, on dépose tout d'abord une couche de nitrure de sili- cium 15 en tant que couche adhésive et formant barrière pour la formation ultérieure de la métallisation en tungs- tène 16 (par dépôt de W). A l'aide du meulage chimico-mécanique exécuté avec un appareil CMP, on élimine la couche de nitrure de tungstène/titane 15, 16 de la surface de silicium 2 de sorte que les "broches" (ou "bouchons") (ce qu'on appelle en anglais des "plugs") isolés restants de nitrure de tungstène/titane, établissent la liaison verticale entre les composants supérieur et inférieur. Enfin, pour passiver la pile de composants, on dépose une couche de protection 17 formée d'un oxyde/d'un nitrure (figure lh). REVENDICATIONS 1. Procédé pour réaliser l'intégration verticale de systèmes de la microélectronique, caractérisé en ce qu'il comporte les étapes opératoires suivantes consistant à: - préparer un premier substrat (1), qui contient, au niveau d'une première surface principale, une ou plu- sieurs premières couches (3) comportant des structures de circuits et au moins un premier plan de métallisation comportant une métallisation (5); - ouvrir des trous d'interconnexion (7), lors d'une pre- mière étape, dans la zone de la première surface princi- pale du premier substrat, les trous d'interconnexion traversant toutes les premières couches pourvues des structures de circuits; - préparation d'un second substrat (8), qui contient, dans la seconde surface principale, au moins une seconde couche (10) comportant des structures de circuits et au moins un second plan de métallisation comportant une métallisation (11); réunir le premier substrat (1) au second substrat (8), le côté de la première face principale du premier subs- trat et le côté de la seconde face principale du second substrat étant réunis d'une manière ajustée pour former une pile de substrats (14); amincissement de la pile de substrats (14) du côté du premier substrat (1) jusqu'à ce que les trous d'inter- connexion (7) soient ouverts de ce côté; - approfondissement des trous d'interconnexion présents (7), lors d'une seconde étape, jusqu'à la métallisation (11) du second plan de métallisation du second substrat (8); - établir une liaison électriquement conductrice entre la métallisation (5) du premier plan de métallisation et la métallisation (11) du second plan de métallisation par l'intermédiaire des trous d'interconnexion (7). 2. Procédé selon la revendication 1, caractérisé en ce que l'ouverture des trous d'interconnexion (7) lors de la première étape s'effectue de telle sorte qu'ils tra- versent la métallisation (5). 3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que la réunion ajustée des premier et second substrats s'effectue à l'aide d'un système optique à fente dans la plage spectrale visible sur la base de marques d'ajustement, que le premier substrat (1) comporte dans la zone de la première surface principale et que le second substrat (8) comporte dans la zone de sa seconde surface principale. 4. Procédé selon l'une quelconque des revendica- tions 1 à 3, caractérisé en ce que l'ouverture des trous d'interconnexion est exécutée par corrosion. 5. Procédé selon la revendication 4, caractérisé en ce qu'on ouvre les trous d'interconnexion, lors de la première étape, tout d'abord en mettant en oeuvre un pro- cédé de corrosion anisotrope, à travers toutes les première couches comportant des structures de circuits, puis au moyen d'un procédé de corrosion pour la formation de sillons jusqu'à une profondeur d'environ 10 pm au-dessous des premières couches, une couche d'oxyde ensevelie pouvant être utilisée comme système d'arrêt de la corrosion. 6. Procédé selon l'une quelconque des revendica- tions 1 à 5, caractérisé en ce que l'amincissement de la pile de substrats (14) s'effectue par corrosion et/ou meu- lage. 7. Procédé selon la revendication 6, caractérisé en ce que dans le cas de l'utilisation d'un substrat SOI comme premier substrat (1), l'amincissement s'effectue par corrosion jusqu'au niveau de la couche d'oxyde ensevelie du substrat SOI, utilisée en tant que couche d'arrêt de la corrosion, puis élimination de cette couche d'oxyde, le matériau du substrat servant de couche d'arrêt de la corro- sion. 8. Procédé selon l'une quelconque des revendica- tions 1 à 7, caractérisé en ce que la réunion de substrats s'effectue au moyen d'une couche adhésive transparente, que l'on dépose sur la seconde surface principale du second substrat. 9. Procédé selon la revendication 8, caractérisé en ce qu'on utilise une couche adhésive de passivation et/ou de planarisation. 10. Procédé selon l'une quelconque des revendica- tions 1 à 7, caractérisé en ce que la réunion de substrats s'effectue au moyen d'une liaison directe (procédé de liai- son directe). 11. Procédé selon la revendication 10, caracté- risé en ce qu'avant la réunion des substrats, on forme une couche de planarisation et/ou une couche planarisée. 12. Procédé selon l'une quelconque des revendica- tions 1 à 11, caractérisé en ce que l'approfondissement des trous d'interconnexion présents (7) lors de la seconde étape s'effectue au moyen d'une corrosion anisotrope, le matériau du premier substrat (1) étant utilisé comme masque dur. 13. Procédé selon l'une quelconque des revendica- tions 2 à 12, caractérisé en ce que l'établissement d'une liaison électriquement conductrice entre les premier et second plans de métallisation comprend les étapes opéra- toires suivantes: - dépôt d'une couche adhésive et formant barrière dans les trous d'interconnexion (7); - dépôt d'un matériau métallique dans les matériaux d'interconnexion; - meulage chimico-mécanique de la couche adhésive formant barrière et du matériau métallique à partir de la sur- face de la pile de substrats (14).