FR 2738434 A1 19970307 FR 9610432 A 19960826 Récepteur de signaux numériques capable de recevoir des données d'émission chiffrées en traitement en ligne La présente invention a trait à un Récepteur de signaux numériques pour la réception de signaux chiffrés, et plus particulièrement, elle a trait à un récepteur de signaux numériques d'informations multiplex pour la réception de signaux numériques chiffrés qui sont transmis par radiodiffusion Multiplex FM. Dans les années récentes, la radiodiffusion Multiplex FM pour des signaux numériques, de signaux FM stéréophoniques en bande de base, dans des zones de spectres libres, a été mise en pratique pour produire de nouveaux services. En particulier, la réception de radiodiffusion Multiplex FM mobile est un nouveau support de nouveaux multiplexages de signaux numériques dans une bande de fréquence plus haute que celle des signaux audiophoniques de la radiodiffusion stéréophonique FM courante, délivrant des informations de trafic, des informations de textes ou de graphiques ou des informations similaires, pour des mobiles, et a les avantages suivants: Les fréquences peuvent être utilisées efficacement, I'équipement de radiodiffusion peut être simplement implanté, et les données peuvent être reçues par des mobiles et de la sorte les informations de trafic transmises à des mobiles tels que des automobiles. Par exemple, un système de navigation pour automobile, qui est transporté par une automobile ou un engin similaire, fonctionne à présent sur la base d'informations enregistrées sur un CD-ROM ou analogue. Il s'ensuit que le conducteur ne peut recevoir en temps réel des informations sur les embouteillages ou effets similaires. En conséquence, la radiodiffusion Multiplex FM précitée est maintenant mise en pratique en tant que moyen pour résoudre le problème d'embouteillages chroniques du trafic routier dans une grande ville, ou comme le chemin de transmission le plus économique pour un mobile pouvant produire des informations nécessaires partout et à tout moment en addition aux informations de trafic. Il a été proposé une méthode de chiffrage (ci-après référencée "embrouillage") de signaux numériques pour la transmission d'informations de trafic par le biais de radiodiffusion Multiplex FM qui procure des informations aux usagers en tant que service à péage. Avant d'expliciter une telle méthode d'embrouillage, on va tout d'abord expliciter la structure de données dans une radiodiffusion Multiplex FM. Les caractéristiques d'une réception mobile sont en général extrêmement dégradées du fait d'interférences multivoies ou d'interférences d'évanouissement. Aussi dans ce cas, un système qui peut recevoir les informations en une seule fois est préférable. Dans une aire de service incluant un tunnel ou une place sujette à de fortes interférences multivoies, cependant, les données émises peuvent ne pas être complètement recevables en une seule passe, et les données doivent être complétées, dans ce cas, par la ré-émission de données. Alors que la zone de service de radiodiffusion de données Multiplex FM est préférablement équivalente à la radiodiffusion de stéréophonique FM, cette zone de service inclue une place excédant un taux moyen d'erreurs de bits excédant 10.2. Dans la structure de données émise, il est donc nécessaire de prévoir un système de correction d'erreurs et une structure de trame pour ces voie de transmission à caractéristiques dégradées. La réception mobile est remarquablement influencée par l'évanouissement, en supplément des interférences multivoies. Une erreur résultant d'une réduction extrême de la tension due à l'évanouissement du signal est si critique qu'une correction d'erreur est impossible. Quand un bloc de données d'émission de longueur s est mis en coïncidence avec une rafale d'erreur de longueur moyenne résultant d'un évanouissement, il est possible de d'apporter un complément aux données en remplaçant le bloc complet par un bloc de données ré-émises si une erreur non corrigible intervient. Le système de correction d'erreurs utilise des codes de produit qui sont formés en arrangeant de façon orthogonale des paires de blocs et qui ont des caractéristiques de correction d'erreur importantes. De ce fait, les données sont disposées dans des trames à deux dimensions incluant des codes d'erreur dans les deux directions : verticale et transverse, ceux-ci consistant en une pluralité de blocs. Les données d'émission sont dans des structures de données ayant une structure hiérarchique sur la base de données dans une trame comme unité de base. Comme exemple spécifique de la description ci-dessus, un système de radiodiffusion multiplex FM est décrit dans "Proceedings of Vehicle Navigation & Information Systems Conference", 1994, A4-2, pages 1 l 1-1 16. La figure 1 illustre les spécifications de la structure hiérarchique susmentionnée. Une hiérarchie 1 désigne les caractéristiques de la voie d'émission. En complément aux signaux "L+R" et "L-R", qui sont des signaux normaux généraux de radiodiffusion FM stéréophonique FM, un signal multiplex est sur-imposé sur une fréquence plus élevée, du côté et au-delà du signal "L-R". Dans une telle surimposition, on utilise un système "LMSK" (de l'anglosaxon "Level-controlled Minimum Shift Key" ou système à modulation de déplacement minimal commandé en niveau) de commande du niveau de multiplex par le degré de modulation du signal "L-R", eu égard du fait que l'interférence d'un signal multiple avec un signal audiophonique est remarquable lorsque le degré de modulation audiophonique est faible. Une hiérarchie 2 définit la structure de données de trame incluant les systèmes de correction d'erreur. Chaque trame consiste en 272 blocs , et un "BIC ("Bloc Identification Code" ou code d'identification de bloc) est ajouté en en-tête de chaque bloc de sorte que la synchronisation de trame la synchronisation de bloc sont réalisées sur la base de ce "BIC". Parmi les 272 blocs, 190 blocs forment des paquets pour l'émission de données, et les 82 blocs restant forment des paquets de parité pour l'émission de bits de parité selon la direction des colonnes. Chaque paquet est formé d'une partie comprenant 176 bits d'information, d'un "CRC" ("Cyclic Redundancy Code" ou code cyclique de redondance) de 14 bits qui est un code de correction d'erreur, et une partie comprenant 82 bits de parité. Nommément, cette trame constitue l'unité de base des données d'émission, de sorte que la correction d'erreur est réalisée en premier lieu à ce stade. Une hiérarchie 3 définit la structure des paquets de données. Les paquets de données consistent en 176 bits excluant les "BIC", les "CRC" et les parties formées de bits de parité, dans chaque rangée de la trame. De plus, le paquet de données est formé d'un préfixe et d'un bloc de données. Le préfixe inclue des informations pour identifier le contenu des données, et spécifie à quel contenu de programme appartient le paquet de données, comme il sera explicité ci-après à titre d'exemple. Une hiérarchie 4 définit la structure d'un groupe de données. Le groupe de données est formé par un ou une pluralité de blocs de données. Le groupe de données inclue aussi un "CRC" qui est un code de correction d'erreur, de sorte que la correction d'erreur est réalisée sur les données de transmission également dans cette hiérarchie. Une hiérarchie 5 définit la structure des données de programme. Un programme d'information de type texte ou graphique est formé par une pluralité de groupe de données, et l'en-tête de groupe de données consiste en une information codée telle qu'un numéro de programme, le nombre total de page et des informations similaires relatives au programme dans sa globalité en tant que données de management de programme. Une pluralité de données de page suit les donné de management de programme, et les données sont encodées pour chaque page. Dans la structure sus-mentionnée de données, les données de programme forment un groupe de des indiquant des informations intégrées du côté réception. Par exemple, dans le cas d'informations de trafic, les informations de programme indiquent une situation d'embouteillage à chaque jonction d'un itinéraire spécifique telle qu'une autoroute ou une voie similaire. La figure 2 est un bloc-diagramme schématique montrant la structure d'un récepteur 10 de radiodiffusion multiplex FM conventionnel dans le cas où l'émission de données n'est pas embrouillée. Un signal de radiodiffusion multiplex FM, reçu par l'antenne 12 et un syntoniseur 14, est détecté par un circuit de détection 16, et alimente un circuit modulateur "LMSK" 20 via un filtre passe-bande 18. Le circuit de démodulation 20 démodule en données les signaux de radiodiffusion multiplex modulés "LMSK". Les signaux de données démodulées sont assujettis à une synchronisation de trame et une synchronisation de blocs dans un circuit de reproduction de synchronisation 22 sur la base d'un "BIC", comme décrit en référence à la hiérarchie 2 de la figure 1. Les signaux de données synchronisées sont assujettis à une correction d'erreur dans un circuit de correction d'erreur 24, sur la base d'un code de parité et d'un "CRC". Il s'ensuit que ce circuit de correction d'erreur 24 produit des paquets de données, ayant la structure est illustrée par la hiérarchie 3 sur la figure 1, de la radiodiffusion multiplex FM qui est correctement reçue ou sujette à une correction d'erreur. Une unité de traitement centrale (ci-après dénommée "CPU") 40 réalise l'extraction des blocs de données, la reconstruction des groupes de données, la correction d'erreur au stade de groupe de données, et la reconstruction en données de programme à partir des paquets de données d'entrée, et affiche les données de programme entrées sur un organe de visualisation 42. Cet organe de visualisation 42 affiche les données de programme entrées en tant que graphiques ou textes. Le récepteur de radiodiffusion multiplex FM conventionnel 10 ayant les caractéristiques sus-mentionnées ne peut assurer un système de radiodiffusion d'informations alimentant des utilisateurs sur la base d'un service à péage via un système de radiodiffusion multiplex FM. De façon à implanter ce système de radiodiffusion multiplex FM, le côté émetteur de radiodiffusion multiplex FM doit embrouiller les données émises, alors que le côté récepteur doit décoder (opération appelée ci-après "désembrouillage") les données. Les figures 3(a) et 3(b) illustrent schématiquement des méthodes d'embrouillage de données transmises et de désembrouillage de données encodées reçues, respectivement. En se référant à la figure 3(a), un résultat obtenu opérant logiquement sur une séquence de nombres pseudo-aléatoires qui est généré par un circuit 60a de génération séquences binaires de nombres pseudo-aléatoire, pour la génération d'une séquence m (séquence de longueur maximale), et des données d'émission par un circuit OU-EXCLUSIF 62a, sur la base de données de clé prescrites, est émis comme données chiffrées d'émission, par exemple, dans le cas de l'embrouillage de données d'émission. En se référant à la figure 3(b), d'autre part, un résultat obtenu opérant logiquement sur un nombre binaire pseudo-aléatoire généré par un circuit de génération 60b de séquences binaires pseudo-aléatoires sur la base des données de clé prescrites utilisées pour le chiffrage dans le système d'émission et les données chiffrées reçues dans un circuit OU-EXCLUSIF 62b est émis en tant que données de réception décodées sur le côté réception de données d'émission chiffrées. Les caractéristiques de ces méthodes d'embrouillage et de désembrouillage résident dans les points suivants En premier lieu, les mêmes données de clé sont employées du côté émission et du côté réception. En second lieu, chaque circuit de génération de séquences binaires pseudo-aléatoires, 60a et 60b, génèrent en sortie nécessairement un nombre binaire pseudo-aléatoire prescrit (par exemple une séquence m) sur la base des mêmes données de clé. En troisième lieu, les données binaires d'émission retournent à leur valeur originelle quand elles sont assujetties une opération OU-EXCLUSIF avec les mêmes données pseudo-aléatoires une seconde fois. Les figures 4(a) et 4(b) illustrent les opérations dans le cas d'un embrouillage et d'un désembrouillage de données d'émission par les méthodes précitées d'embrouillage et de désembrouillage, respectivement. La figure 4(a) illustre une opération d'embrouillage de données d'émission TD, et la figure 4(b) illustre une opération de désembrouillage de données chiffrées de réception CRD, respectivement. Il est supposé que la sortie RS d'un circuit, 60a ou 60b, de génération de séquences binaires pseudo-aléatoire est une séquence m qui est modifiée pendant une période n. En se référant à la figure 4(a), le OU-EXCLUSIF du signal RS et des données d'émission TD est "1011" dans le cas de lembrouillage de données d'émission TD "1010" avec des données de clé égales à "0001", par exemple. Ce signal est émis comme données d'émission chiffrées qui sont embrouillées. De façon similaire, les prochaines données émises TD égales à "1101" sont soumise à un OU EXCLUSIF avec une sortie "0100" des circuits de génération de séquences binaires pseudo-aléatoires 60a, de sorte que les données d'émission chiffrées "1001" sont émises. Le signal RS est modifié pendant la période n, et les OU-EXCLUSIF des données d'émission TD et du signal RS sont successivement émises en tant que données d'émission encodées. D'autre part, en se référant à la figure 4(b), le circuit de génération de séquences binaires pseudo-aléatoire 60b génère un signal RS formant une séquence m également du côté réception, sur la base des mêmes données de clé "0001", comme pour le côté émission. Dans ce cas, une séquence binaire est générée, absolument identique à celle du côté émission, en tant que signal RS pendant la période n, lorsqu'elle est basée sur les mêmes données de clé. Une séquence de signaux obtenue par des OU-EXCLUSIF successifs des signaux RS et des données de réception chiffrées CRD est montrée sur la colonne de droite de la figure 4(b). Nommément chaque donnée de réception chiffrée CRD est obtenue par un OU-EXCLUSIF sur chaque donnée d'émission TD avec le même signal RS deux fois. On doit comprendre que chaque valeur est appariée avec les données d'émission TD par un simple calcul. Les méthodes d'embrouillage et de désembrouillage pour des signaux numériques exprimés sous forme de nombres binaires ont été décrits de manière extrêmement simplifiée. De façon à embrouiller les données d'émission via la radiodiffusion multiplex FM de la manière précitée, il est essentiellement nécessaire de résoudre les problèmes suivants: i) Qu'elle structure de données de clé doit être utilisée Dans la description ci-dessus, le côté émission embrouille les données d'émission et le côté réception désembrouille les données de réception sur la base de données de clé uniques (appelées ci-après données de clé maître). De façon à améliorer la sécurité du système d'embrouillage, il est préférable de ne pas utiliser les données de clé maître comme données initiales comme données initiales pour générer une séquence m de signal RS en tant que telles, mais il est préférable d'utiliser une valeur obtenue par une opération logique prescrite, par exemple. Ii) Comment structurer un système de chiffrage et de décodage: Les méthodes d'embrouillage et de désembrouillage peut être réalisées basiquement dans les systèmes illustrés par les figures 3(a) et 3(b). De façon à rendre effectifs ces systèmes d'émission et de réception, il est cependant nécessaire d'implanter des structures d'émetteur et de récepteur appropriées pour la structure des données émises et similaires. Iii) Comment délivrer les données de clé maître: Dans les méthodes d'embrouillage et de désembrouillage décrites en référence aux figures 3(a) et 3(b), les mêmes données de clé sont utilisées dans les systèmes d'émission et de réception pour l'embrouillage et le désembrouillage des signaux. De façon à maintenir la sécurité de sorte que les données d'émission ne soient pas facilement décodable, il est efficace de mettre à jour les données de clé d'embrouillage utilisées pour la génération des séquences m de signaux RS en fonction du temps. De façon plus précise, les données d'émission doivent être transmises via une voie de transmission de données. Comme exemple de méthode d'embrouillage de données dans un système d'émissio/réception de signaux numériques, une méthode spécifique d'embrouillage et de désembrouillage est décrite dans : "Technical Conditions related to Satellite Data Broadcasting", publié par Hoso Gijutsu Kaihatsu Kyogikai, en juin 1993, pages 51-57, ce en relation avec une radiodiffusion par satellite. Les figures 5 à 7 montrent cette méthode. Dans l'embrouillage et le désembrouillage d'une radiodiffusion par satellite, une valeur initiale pour un circuit de génération de signal PN (de l'anglo-saxon "Pseudo-Noise" pour pseudo-bruit), valeur initiale d'un registre de valeur initiale montré sur la figure 5, est créée sur la base de données de clé d'embrouillage aO à a3 1, données transmises via une voie de transmission de données. La valeur du registre de valeur initiale subie une opération logique avec des données CI, LCIl, LCI2, etc., et transmis chaque paquet dans un circuit de correction de valeur initiale montré sur la figure 6, de sorte que les valeurs corrigées sont entrées dans circuit de génération de séquence ("PRBS", de l'anglosaxon "Pseudo-Random Binary Sequences" pour séquence binaire pseudoaléatoire), montré sur la figure 7, en tant que valeurs initiales corrigées cO à c3 1. Le circuit de génération "PRBS" est formé par des registres connus sous le nom de registres à rétroaction, de sorte que les valeurs initiales corrigées cO à c3 1 définissent les valeurs initiales des registres à rétroaction des circuits de génération "PRBS". Cependant la méthode précitée d'embrouillage de radiodiffusion par satellite dépend de la structure de données dans la radiodiffusion par satellite, et n'est pas applicable à la radiodiffusion multiplex FM, par exemple, puisque la structure de paquet de la radiodiffusion par satellite est différente de celle de la radiodiffusion multiplex FM. Si une structure de désembrouillage de données d'autorisation sur le côté réception peut être implantée par ajout d'un circuit de traitement de décodage dans un récepteur de radiodiffusion multiplex FM conventionnel ou simplement en ajoutant un d'un processeur de décodage au récepteur de radiodiffusion multiplex FM sans modifier substantiellement la structure du récepteur conventionnel de radiodiffusion multiplex FM, ceci est à considérer effectivement aussi en ce qui concerne le coût de fabrication du récepteur. De façon plus spécifique, il est nécessaire d'obtenir une structure capable de désembrouiller les données par l'ajout d'un circuit de traitement de décodage ou l'ajout d'un processeur de décodage entre le circuit de correction d'erreur 24 et le CPU 40 dans la structure du récepteur conventionnel 10 de radiodiffusion multiplex FM montré sur la figure 2. Cependant, si un circuit de traitement de décodage ou un processeur de décodage de ce type est simplement connecté entre le circuit de décodage d'erreur 24 et le CPU 40, se pose le problème suivant: La figure 8 est un chronogramme montrant les instants d'entrée et de sortie des données du circuit de correction d'erreur 24 et du CPU 40 dans le récepteur conventionnel 10 de radiodiffusion multiplex FM illustré par la figure 2. Au temps tl, le circuit de correction d'erreur 24 génère un signal d'interruption impulsionnel INTR au niveau haut indiquant que la réception de données correspondant à un paquet simple est achevée dans le CPU 40. Au temps t2, le CPU 40 génère un signal d'horloge externe Ext.CLK en réponse à l'activation (niveau haut) du signal d'interruption INTR. Le circuit de correction d'erreur 24 reçoit le signal d'horloge externe Ext.CLK, et restitue en sortie les données de réception au niveau du bit de chaque impulsion du signal d'horloge. Quand le CPU 40 fournit les impulsions d'horloge pour ud paquet simple, c'est-à-dire, pour 176 bits, I'entrée/sortie des données de paquet en provenance du circuit de correction d'erreur 24 vers le CPU est achevée. Si un circuit de traitement de d décodage ou un processeur de décodage est connecté entre le circuit de correction d'erreur 24 et le CPU 40, cela entraîne un délai supplémentaire pour le temps de traitement de décodage. Si la période du signal d'horloge Ext.CLK généré par le CPU 40 est accrue de manière à s'adapter à cette caractéristique, par exemple, il s'ensuit que le temps de traitement est aussi augmenté de façon désavantageuse. Si un circuit de traitement de décodage ou un processeur de décodage est simplement connecté entre le circuit de correction d'erreur 24 et le CPU 40, on rencontre en outre les problèmes suivants: les figures 9(a) et (b) sont des chronogrammes montrant les instants d'entrée et de sortie des données du circuit de correction d'erreur 24 et du CPU 40 de façon plus détaillée, dans le cas de la production en sortie de données démodulées à partir du circuit de correction d'erreur 24 vers le CPU 40 et dans le cas de la production en sortie de données de commande à partir du CPU 40 vers un circuit "LSI" (de l'anglo-saxon "Large Scale Integration" pour intégration à grande échelle) de démodulation de radiodiffusion multiplex FM incluant un circuit de correction d'erreur 24, respectivement. En premier lieu, le cas de la fourniture en sortie de données démodulées à partir du circuit de correction d'erreurs 24 vers le CPU 40 (en mode données séries) va maintenant être décrit. En se référant à la figure 9(a), le CPU 40 commence la production en sortie de signaux d'adresses B0 à B3 et A0 à A3 vers le circuit de correction d'erreur 24 en même temps qu'un signal d'horloge CLK, au temps tl. Au temps t2, le CPU 40 convertit un signal CE d'un niveau bas vers un niveau haut, de façon à indiquer que ces signaux d'adresse sont entièrement sortis. Le circuit de correction d'erreur 24 reçoit les signaux d'adresse BO à B3 et A0 à A3, détecte que l'opération entre dans le mode de sortie de données en série, et successivement délivre en sortie des données DO0 à DO 175 (correspondant aux données d'un seul paquet) au niveau du bit en réponse au signal d'horloge CLK délivré par le CPU 40 à l'instant t3 après un laps de temps tEs, compté à partir de l'instant t2. Comme montré à la figure 8, L'instant tl, quand le CPU 40 démarre la sortie des signaux d'adresse BO à B3 et A0 à A3 de même que le signal d'horloge CLK, est décidé en réponse au signal d'interruption INTR qui est délivré par le circuit de correction d'erreur 24 pour indiquer que la préparation pour la sortie de données d'un paquet unique est achevée. La chronologie dans le cas de la sortie de données de commande DI0 à DI15 à partir du CPU 40 vers le circuit de correction d'erreur 24 va maintenant être décrite. Si on se réfère à la figure 9(b), à l'instant tl, le CPU 40 démarre la sortie des signaux d'adresses B0 à B3 et A0 à A3 vers le circuit de correction d'erreurs 24 de même que le signal CLK. A l'instant t2, le CPU 40 convertit un signal CE d'un niveau bas à un niveau haut, de façon à indiquer que la sortie des signaux d'adresse est complètement achevée. Le circuit de correction d'erreur 24 détecte que les signaux d'adresses sont complètement sorties en réponse au signal CE qui est inversé au niveau haut, et détecte que l'opération entre dans le mode d'entrée de données séries par les valeurs des signaux d'adresses BO à B3 et A0 à A3. A l'instant t3 après un laps de temps tES, compté à partir de l'instant t2, le CPU 40 délivre en sortie les signaux de commande DI0 à Du 15 au circuit de correction d'erreur 24 de même que le signal CLK. A l'instant t4, le signal CE et converti à un niveau bas en réponse au fait que le signal de commande DI 15 est entièrement sorti. Dans le circuit "LSI" de démodulation radiodiffusion multiplex FM incluant le circuit de correction d'erreur 24, un mode, des paramètres, etc., en cas de réalisation d'une correction d'erreur, sont fixés en réponse aux données de commande DI0 à Du 15. Si un processeur intermédiaire réalisant un traitement de décodage ou similaire est connecté entre le circuit de correction d'erreur 24 et le CPU 40, il en résulte un délai nécessité par le décodage ou l'opération similaire. Si la période du signal d'horloge CLK délivré par le CPU 40 est accrue de manière à s'adapter à cette caractéristique, par exemple, il s'ensuit que le temps de traitement est également augmenté de façon désavantageuse dans ce cas. En outre, si un processeur de décodage ou analogue est ajouté, I'interface d'entrée/sortie de données est modifiée de façon non préférentielle pour s'adapter au processeur intermédiaire. L'invention a donc pour objet principal de fournir un récepteur de signaux numériques ayant un système d'embrouillage présentant une grande sécurité pour le cel d'informations. Un autre objet de l'invention présente est de fournir un récepteur de signaux numériques qui peut extraire des données de clé maître transmises via une voie de transmission de données. Un autre objet de la présente invention est de fournir un récepteur de signaux numériques ayant une structure optimale pour la structure de données d'une radiodiffusion multiplex FM pour pouvoir réaliser des opérations à haute vitesse. Un objet supplémentaire de la présente invention est de fournir un récepteur de signaux numériques possédant un circuit de traitement de décodage qui peut accepter la structure d'un récepteur de signaux numériques conventionnel en tant que telle. Un objet supplémentaire de la présente invention est de fournir un récepteur de signaux numériques possédant un circuit de traitement de décodage qui est utilisable en tant que tel sans changer une structure d'interface conventionnelle et capable de réaliser des opérations à haute vitesse. En bref, la présente invention est relative à un récepteur de signaux numériques pour la réception de données d'émission comprenant une pluralité de paquets, chacun ayant une seconde longueur prescrite de bits, chaque paquet incluant des données d'information d'une première longueur de bits prescrite qui sont divisées en une pluralité de blocs de telle façon que chaque paquet inclue une pluralité de données spécifiques indiquant les attributs du paquet et de données chiffrées dans des première et seconde zones respectivement, et ce récepteur de signaux numériques comprenant un circuit de démodulation, un circuit d'accès à des données de clé, un circuit de traitement de décodage, et un circuit de traitement de données. Le circuit de démodulation reçoit les données d'émission transmises, et décode ces mêmes données en des signaux numériques correspondants. Le circuit d'accès aux données de clé reçoit une sortie du circuit de démodulation, et extrait des données de clé maître à partir d'un paquet prescrit parmi la pluralité de paquets incluant les données d'information. Le circuit de traitement de décodage exécute le traitement de décodage sur les données d'information pour chaque paquet correspondant sur la base d'au moins une donnée parmi les données spécifiques inclues dans chaque paquet et des données de clé maître. Le circuit de traitement de données reçoit une sortie du circuit de traitement de décodage, extrait les données d'information divisées à partir de la pluralité de paquets, et forme et délivre en sortie ces mêmes données en tant que données d'information. Dans un mode préféré de réalisation du récepteur de signaux numériques selon la présente invention, le circuit d'accès aux données de clé comprend un circuit de mémorisation de données de réception, un circuit de détection de position de données de clé, et un circuit d'extraction de données de clé. Le circuit de mémorisation de données de réception reçoit successivement en série et délivre en sortie successivement en série des données de réception, et délivre en sortie des données de mémorisation en parallèle. Le circuit de détection de position de données de clé détecte, pour chaque paquet, si les données de réception sont chiffrées ou non de façon à activer un signal de détection d'embrouillement si les données de réception sont chiffrées, et détecte la position des données de mémorisation dans le circuit de mémorisation de données de réception pour activer un premier signal de détection de bit. Le circuit d'extraction de données de clé accède à des premières données de mémorisation incluant des données de clé dans le circuit de mémorisation de données de réception en parallèle, en réponse à l'activation du signal de détection d'embrouillement et du premier signal de détection de bit. De préférence, la capacité de mémorisation du circuit de mémorisation de données de réception est plus petite que la seconde longueur de bits déterminée. Dans un autre mode de réalisation préféré du récepteur de signaux n de clé et signal d'indication de position dans le paquet, et reçoit des premières données de mémorisation incluant des données de clé sorties en parallèle du circuit de mémorisation de données de réception en réponse à un résultat de la comparaison des données d'indication du paquet de données de clé et du signal d'indication de la position dans le paquet. Dans un autre mode de réalisation préféré du récepteur de signaux numériques selon la présente invention, le circuit de traitement de décodage comprend un circuit de mémorisation de données de réception, un circuit de génération de signal de décodage, et un circuit d'opération logique. Le circuit de mémorisation de données de réception reçoit successivement en série et délivre en sortie successivement en série des données de réception, et délivre en sortie des données de mémorisation en parallèle. Le circuit de génération de signal de décodage détecte que la première zone est entrée dans le circuit de mémorisation de données de réception pour chaque paquet, et génère un signal de décodage sur la base de données spécifiques inclues dans les données de mémorisations délivrées en parallèle. Le circuit d'opération logique reçoit les données de réception et le signal de décodage, et réalise un traitement de décodage des données d'information dans la seconde zone pour chaque paquet correspondant. De façon préférentielle, la capacité de mémorisation du circuit de mémorisation des données de réception est plus faible que la seconde longueur de bits prescrite. En accord avec un mode de réalisation préféré supplémentaire du récepteur de signaux numériques selon la présente invention, le circuit de démodulation et le circuit de traitement de données sont commandés par un signal d'horloge de commande de traitement qui est généré en réponse à l'activation d'un premier signal de déclenchement en provenance du circuit de démodulation pour l'émission/réception de données numériques, alors que le circuit de traitement de décodage inclue un circuit de traitement de données, un circuit de génération d'horloge interne, et un circuit de sortie de signal d'horloge. Le circuit de traitement de données, dont l'opération d'entrée de données numériques est commandé le signal d'horloge de commande de traitement, exécute un traitement de décision de valeur initiale sur la base de données numériques en provenance du circuit démodulateur, et exécute un traitement de décodage sur la base de la valeur initiale décidée pour la délivrance en sortie de données vers le circuit de traitement de données. Le circuit de génération de signal d'horloge délivre en sortie le signal d'horloge interne en tant que signal d'horloge de commande de traitement dans une période pour laquelle les données numériques provenant du circuit démodulateur sont entrées en un nombre prescrit de bits en réponse à l'activation du premier signal de déclenchement, et délivre un second signal de déclenchement en réponse au premier signal de déclenchement au circuit de traitement de données après un laps de temps suivant la période de traitement de décision de la valeur initiale pour la réception d'un signal d'horloge externe délivré par le circuit de traitement de données en réponse à l'activation du second signal de déclenchement et la génération de celui-ci en tant que signal d'horloge de commande de traitement dans une période de traitement. Un avantage principal de la présente invention réside donc dans le fait que des données d'information peuvent être reçues et sont chiffrées par des clés différentes pour chaque paquet formant des unités de transmission. Un autre avantage de la présente invention réside dans le fait que le traitement de décodage peut être exécuté par la réception de données de clé maître transmises par une voie de transmission de données avec une tenue importante de secret. Encore un autre avantage de la présente invention réside dans le fait que le récepteur de signaux numériques possède une structure optimale pour la structure de données en radiodiffusion multiplex FM et peut exécuter des traitements à grande vitesse. Un avantage supplémentaire de la présente invention réside dans le fait que le récepteur de signaux numériques peut être directement appliqué à un récepteur conventionnel de radiodiffusion multiplex FM, en tant que tel. L'invention sera mieux comprise et d'autres caractéristiques, aspects et avantages apparaîtront à la lecture de la description qui suit en référence aux figures annexées, et parmi lesquelles: - La figure 1 est un bloc diagramme montrant une structure hiérarchique de données dans une radiodiffusion multiplex FM; - La figure 2 est un bloc diagramme montrant la structure d'un récepteur conventionnel de radiodiffusion multiplex FM; - La figure 3 illustre les principes d'un système conventionnels d'embrouillage de données, les figures 3(a) et 3(b) montrant des méthodes d'embrouillage de données d'émission et de désembrouillage de données de réception, respectivement; - La figure 4 illustre les opérations d'un système conventionnel d'embrouillage de données, les figures 3(a) et 3(b) montrant des méthodes d'embrouillage de données d'émission et de désembrouillage de données de réception, respectivement; - La figure 5 est un bloc diagramme montrant un exemple de circuit de génération de séquences de nombres pseudo-aléatoires pour la radiodiffusion de données par satellite; - La figure 6 est un bloc diagramme montrant un circuit de correction d'une valeur initiale dans le circuit de la figure 5 - La figure 7 est un bloc diagramme montrant un exemple de circuit de génération de séquences binaires de nombres pseudo-aléatoires; - La figure 8 est un chrono gramme montrant les chronologies de l'entrée/sortie des données dans un récepteur conventionnel de radiodiffusion multiplex FM; - La figure 9 est un chronogramme des chronologies de l'entrée/sortie des données dans un récepteur conventionnel de radiodiffusion multiplex FM, les figures 9(a) et 9(b) montrant les opérations en mode entrée de données en série et sortie de données en série, respectivement; - La figure 10 est un bloc diagramme schématique montrant la structure d'un récepteur de radiodiffusion multiplex FM selon un premier mode de réalisation de la présente invention; - La figure 11 est un bloc diagramme schématique montrant la structure d'un circuit d'accès à des données de clé 300 dans le premier mode de réalisation; - La figure 12 est un diagramme d'arrangement de données, les figures 12(a) et 12(b) montrant les structures d'en-tête de données de programme A et B dans une radiodiffusion multiplex FM, respectivement; - La figure 13 est un diagramme d'arrangement de données, les figures 13(a) et 13(b) montrent les positions dans le paquet des données de clé dans une radiodiffusion multiplex FM dans les structures de données de programme A et B, respectivement; - La figure 14 est un bloc diagramme schématique montrant la structure d'un circuit de drapeau 208 du circuit d'accès aux données de clé 300 selon le premier mode de réalisation de la présente invention; - La figure 15 est un bloc diagramme schématique montrant la structure d'un circuit d'extraction 212 dans le circuit d'accès aux données de clé 300; - La figure 16 est un bloc diagramme schématique montrant la structure d'un circuit d'accès aux données de clé 350 selon un second mode de réalisation de la présente invention; - La figure 17 est un bloc diagramme schématique montrant la structure d'un circuit d'un premier circuit de drapeau 264 dans le circuit d'accès aux données de clé 350; - La figure 18 est un bloc diagramme schématique montrant la structure d'un second circuit de drapeau 266 dans le circuit d'accès aux donnés de clé 350; - La figure 19 est un bloc diagramme schématique montrant la structure d'un circuit d'extraction de données de clé 268 dans le circuit d'accès aux données de clé 350; - La figure 20 est un premier organigramme montrant le fonctionnement du circuit d'accès aux données de clé selon le second mode de réalisation de la présente invention - La figure 20 est un second organigramme montrant le fonctionnement du circuit d'accès aux données de clé selon le second mode de réalisation de la présente invention; - La figure 22 est un bloc diagramme schématique montrant la structure circuit de traitement de décodage 400 dans un récepteur de radiodiffusion multiplex FM selon le second mode de réalisation de la présente invention; - La figure 23 est un bloc diagramme schématique montrant la structure d'un circuit de génération de séquences binaires pseudo-aléatoires 408 dans le circuit de traitement de décodage selon le second mode de réalisation de la présente invention; - La figure 24 est un bloc diagramme schématique montrant la structure d'un circuit de traitement aléatoire 501 dans le circuit de génération de séquences binaires pseudo-aléatoires 408 - La figure 25 est un bloc diagramme schématique montrant la structure d'un générateur de nombres pseudo-aléatoires 504 dans le circuit de génération de séquences binaires pseudo-aléatoires 408; - La figure 26 est un bloc diagramme schématique montrant la structure d'un paquet de données dans une radiodiffusion multiplex FM; - La figure 27 est un bloc diagramme schématique montrant la structure d'un circuit de traitement de décodage 700 selon un troisième mode de réalisation de la présente invention - La figure 28 est un chronogramme montrant le fonctionnent du circuit de traitement de décodage 700 selon le troisième mode de réalisation de la présente invention; - La figure 29 est un bloc diagramme schématique montrant la structure d'un circuit de traitement de décodage 800 selon un quatrième mode de réalisation de la présente invention; - La figure 30 est un chronogramme montrant le fonctionnent du circuit de traitement de décodage 800 selon le quatrième mode de réalisation de la présente invention dans un mode de sortie de données en série; - La figure 31 est un chronogramme montrant le fonctionnent du circuit de traitement de décodage 800 selon le troisième mode de réalisation de la présente invention dans un mode d'entrée de données en série; La figure 10 est un bloc diagramme schématique montrant la structure d'un récepteur de radiodiffusion multiplex FM 100 selon un premier mode de réalisation de la présente invention. La structure de ce mode de réalisation est différente de celle du récepteur conventionnel de radiodiffusion multiplex FM montré sur la figure 2 pour le point suivant : le récepteur de radiodiffusion multiplex FM 100 inclue un circuit de détermination d'embrouillage 200 pour la réception de paquet de données délivrées par un circuit de correction d'erreur 24 et la détection de l'embrouillage ou non de chaque paquet de donnée de manière à activer un signal de détection d'embrouillage si le paquet de données est embrouillé, un circuit d'accès à des données de clé 300 pour la réception du paquet de données et la recherche de données de clé inclue dans les données reçues, et un circuit de traitement de décodage 400 pour l'extraction d'un numéro de groupe de données et un numéro de paquet de données pour chaque paquet pour désembrouiller les données d'information incleues dans le paquet de données sur la base des données et des données de clé du circuit d'accès aux données de clé 300. Les parties restantes qui sont identiques à lart connu sont référencées de façon identique, de façon à éviter une description redondante. De façon simailaire au récepteur conventionnel de radiodiffusion multiplex FM 10 de la figure 2, un signal de radiodiffusion multiplex FM, reçu par une antenne 12 et un synthoniseur 14, est détecté par un circuit de détection 16, et en outre délivré à un circuit de démodulation "LMSK" 20 via un filtre passe bande 18. Le circuit démodulateur "LMSK" 20 démodule un signal de données surimposé au signal de radiodiffusion multiplex FM , et délivre le signal de données démodulé au circuit de correction d'erreur 24 via un circuit de reproduction de synchronisation 22. Le circuit de détection d'erreur 24 délivre en sortie un paquet de données de radiodiffusion multiplex FM correctement reçu ou sujet à une correction d'erreur. Le circuit de de traitement de décodage 400 recherche un numéro de groupe de données auquel appartient chaque paquet et un numéro de paquet de données dans le groupe de données, par exemple, et décode les données d'information chiffrées inclues dans le paquet sur la base du numéro de groupe de données et du numéro de paquet de données. Dans ce cas, le traitement de décodage peut être exécuter de façon alternative, non sur la base du numéro de groupe de données et du numéro de paquet de données seulement, mais sur la base du numéro de groupe de données, du numéro de paquet de données et de données de clé extraites par le circuit d'accès aux données de clé 300. Dans ce cas, il est supposé que les données de clé sont incluenet dans un paquet de données spécifique parmi ceux appartenant au même groupe de données, par exemple, dans le pquet de données délivré par le circuit de correction d'erreur 24. Grâce à la structure précitée, ce mode de réalisation présente les avantages suivants, comparés avec la structure de décodage de paquet de données appartenant au même groupe de données par une séquence binaire pseudo-aléatoire générée sur la base de données de clé uniques extraites par le circuit d'accès aux données de clé 300: Si le paquet de données est décodé par la même séquence binaire pseudo-aléatoire pour chaque paquet, la possibilité que les données soient décodées augmente, due à cette propriété. Quand le système de modification de la valeur initiale pour généréer la séquence binaire pseudo-aléatoire pour chaque paquet est utilisée, il s'ensuit que l'information chiffrée est plus difficile à décoder et que le secret (cel) des données émises est amélioré. Les données de réception délivrées en sortie du circuit de traitement de décodage 400 sont transmises au CPU 40, et reconstruites en données de programme, de façon similaire au récepteur conventionel de radiodiffusion multiplex FM 10. Une unité d'affichage 42 affiche les données de programme en mode graphique ou caractères (texte). Grâce à la structure précitée, seul un utilisteur possèdant un récepteur de radiodiffusion multiplex FM 100 se lon la structure de l'invention est en mesure de décoder et de lire les données chiffrées embrouillées quand le paquet de données reçu est embrouillé, et un utilisateur possédant un récepteur conventionnel de radiodiffusion multiplex FM ne peut pas lire le contenu des données embrouillées émises. La figure 11 est un bloc diagramme schématique montrant la structure d'un circuit d'accès à des données de clé 300 selon le premier mode de réalisation. Avant d'expliciter la structure et le fonctionnemnt du circuit d'accès aux données de clé 300, on va maintenant expliciter la structure de données des données d'émission et la position des données de clé dans chaque donnée reçue, en référence aux figures 12(a) à 13(b). Comme le montre la hiérarchie 5 dela figure 1, les données de programme sont finalement structurées par une en-tête de données et une unité de groupe de données qui la suit. La longueur du bloc de données qui peuvent être transmises par paquet unique de données est de 144 bits (18 octets), et en conséquence une radiodiffusion multiplex FM réelle se présente sous les deux cas suivants, selon la longueur de l'en-tête de données: D'une part, dans le premier cas, l'en-tête de données est entièrement stockée dans le premier paquet. D'autre part, dans le second cas, l'en-tête de données s'étend sur le second paquet. Les figures 12(a) et 12(b) illustrent le premier et le second cas, respectivement. Dans chaque cas, un préfixe de 32 bits est présent en têt de chaque paquet de données. Ce préfixe inclue un code d'identification de service, un numéro de graoupe, un numéro de paquet de données et analogues. Une détermination est réalisée pour savoir si une série de groupe de données est relatif à un embrouillage au travers des données, tel que le code d'identification de service, par exemple, incluant le préfixe. Une zone réelle de données suit le préixe. Dans le premier paquet, un code de début d'en-tête ("SOH", de l'anglosaxon "Start Of Heading Code") (1 octet), une en-tête de groupe de données (2 octets) et l'en-tête de données suivant le préfixe dans cet ordre. Il y a différents type d'en-tête de données, et les logueurs suivantes de données peuvent être présentes, par exemple : une en-tête de données pour une structure d'en-tête de données de programme A a une longueur de données de 6 octets, et une en-tête de données pour une structure d'en-tête de données de programme B a une longueur de données de 1 1 octets. D'autre part, une en-tête de données pour une structure d'en-tête de page de données a une longueur de données de 16 octets. Les données qui peuvent être transmise en un paquet unique ont une loguur de 18 octets comme décrit ci-dessus, et donc l'en-tête de données s'étend au premier octet, excluant la partie péfixe, du second paquet dans le cas d'une entAte de page de structure B. De même, lorsque les données de clé sont incluent immédiatement en fin de l'en-tête de données dans le cas de transmission de données de clé embrouilées, il s'ensuit que les deux cas suivnats sont générablement concevables, en fonction de la structure des en-têtes de de données: D'une part, dans le premier cas, les données de clé sont incluent dans le premier pquet montré par par la figure 13(a). D'autre part, dans le second cas, les données de clé sont inclues dasn le second paquet comme montré par la figure 13(b). D'une part, dans la structure A précitée d'en-têtes de données de programme ou de page, un séparateur d'unité 5"US"), un paramètre d'unité de données, une taille d'unité de données, et des données de clé d'embrouillage sont successivement transmises à partir du onzième octet du bloc de données du premier paquet. Le séparateur d'unité et le paramètre d'unité de données indiquent que des données de clé d'embrouillage sont inclues dans les données qui suivent, et la taille d'unité de données indique la longueur de données de la zone incluant des données de clé d'embrouillage, c'est-à-dire, à partir du début du séparateur d'unité de données jusqu'à la fin des données de clé d'embrouillage. D'autre part, dans le cas d'en-têtes de données de programme ou de page de structure B, la zone de données incluant les données de clé ne peut être entièrement stockée dans le premier paquet et donc une série de données incluant des données de clé d'un séparateur d'unité aux données de clé d'embrouillage est transmise à partir du second octet du second paquet, par exemple. En se référant de nouveau à la figure 11, le circuit d'accès aux données de clé 300 selon le premier mode de réalisation de la présente invention correspond au cas pour lequel les données de clé d'embrouillage sont fixées à une structure de données inclue dans le second octet (excluant la partie préfixe) du second paquet. Dans la description suivante, on suppose que le second paquet de données est embrouillé si le code d'identification de service dans le préfixe prend l'une des valeurs 4, 5 et 6, et que l'embrouillage n'est exécuté que pour le bloc de données. En se référant à la figure 11, le circuit d'accès aux données de clé 300 inclue un registre à décalage 202, un compteur 204, un premier circuit comparateur 206, un circuit de drapeau 208, un second circuit comparateur 210, un circuit d'extraction de données de clé 212. Bien que non limité à cette valeur, le registre à décalage 202 est un registre de capacité 40 bits, par exemple, qui reçoit successivement les paquets de donnée délivrés en sortie du circuit de correction d'erreur 24. Le compteur 204 indique le numéro de bit dans le paquet du plus récent bit unique dans le registre à décalage 202. On suppose que le compteur 204 exécute une opération de comptage en un cycle de longueur de données d'un paquet unique, c'est-à-dire 176 bits dans ce cas. Le premier circuit comparateur 206 délivre en sortie un signal au niveau haut au circuit de drapeau 208 lorsque la valeur de comptage atteint trente-deux, c'est-à-dire quand la préfixe du paquet de données est entièrement entré dans le registre à décalage 202. Le circuit de drapeau 208 recherche le numéro de paquet de données et le code d'identification de service à partir du préfixe dans le registre à décalage 202 en réponse à un instant pour lequel une sortie du premier circuit comparateur 206 passe à l'état haut. La sortie du circuit de drapeau 208 passe au niveau haut si le numéro de paquet de données (correspondant au second paquet) et le code d'identification de service a l'une des valeurs 4, 5 ou 6, et passe au niveau bas autrement. Le second circuit comparateur 210 reçoit une sortie du compteur 204, et délivre en sortie un signal à l'état haut si la valeur de comptage atteint quatre-vingts. On suppose que la longueur de données de la zone allant du séparateur d'unité à la fin des données de clé d'embrouillage, qui est la zone de données incluant les données de clé, est de 5 octets (40 bits) dans ce cas. I1 s'ensuit que la valeur de comptage du compteur 204 atteint quatre-vingts lorsque le second paquet de données appartenant au groupe de données embrouillées est entré dans le registre à décalage 202 et l'en-tête de la zone de données alimentée avec les données de clé, c'est-à-dire le séparateur d'unité arrive en tête du registre à décalage 202. Dans ce cas, on suppose que le séparateur d'unité de données "US" est un nombre hexadécimal "1F", et le paramètre d'unité de données est égal à "50" en hexadécimal, par exemple, si la zone suivante de données inclue des données de clé. Quand la sortie du circuit de drapeau 208 est au niveau haut et que les données stockées dans le registre à décalage 202 sont les nombres hexadécimaux "1F" et "50" dans l'ordre à partir de l'en-tête, le circuit d'extraction de données de clé 202 à un instant pour lequel un signal de sortie provenant du second circuit comparateur 210 passe au niveau haut. Le registre à décalage 202, le compteur 204 et analogues fonctionnent essentiellement en réponse à un signal d'horloge qui est délivré par un circuit d'horloge (non visible sur la figure 11). La figure 14 est un bloc diagramme schématique montrant la structure d'un circuit de drapeau 208. Le circuit de drapeau 208 inclue un circuit comparateur 214 pour la réception en parallèle de sorties d'un nombre de bits prescrit du registre à décalage 202, un circuit comparateur 218 pour la réception en parallèle de sorties d'un nombre de bits prescrit à partir du bit de plus faible poids du registre à décalage 202, une porte ET 216 pour recevoir les sorties des circuits de comparaison 214 et 218, un circuit à bascule de type "D" 220 pour recevoir les sorties du premier circuit comparateur 206 et la porte ET 216 en tant qu'horloge et entrée respectivement et de ce fait délivrant un signal de drapeau. Le circuit comparateur 214 compare les sorties parallèles du nombre prescrit de bits de la tête du registre à décalage 202 avec la valeur du code d'identification de service, c'est-à-dire l'une des valeurs 4, 5 et 6 dans ce mode de réalisation, en relation avec des données embrouillées et convertit au niveau haut son signal de sortie en cas de comparaison positive. Le circuit comparateur 218 reçoit les sorties parallèles d'un nombre prescrit de bits à partir du bit de plus faible poids du registre à décalage 202 t compare le numéro de paquet du paquet de données avec la valeur numérique "1" quand le préfixe du paquet de données est entré dans le registre à décalage 202, et délivre en sortie un signal au niveau haut en cas de comparaison positive. Il s'ensuit que la porte ET 216 délivre en sortie un signal au niveau haut quand le paquet de données, dont le préfixe est entré dans le registre à décalage 202, est embrouillé et ce dans le second paquet (le numéro de paquet est "1"). Le signal de drapeau est donc délivré en sortie de la bascule de type "D" 220 pour le verrouillage du signal de sortie de la porte ET 216 et est aussi au niveau haut en réponse au niveau du signal de sortie du premier circuit comparateur 206, quand le paquet de données dont le préfixe est entré dans le registre à décalage 202 est embrouillé et ce dans le second paquet. La figure 15 est un bloc diagramme schématique montrant la structure du circuit d'extraction de données de clé 212. Le circuit d'extraction de données de clé 212 inclue un circuit comparateur 222 pour la réception en parallèle des sorties du nombre prescrit de bits à partir de la tête du registre à décalage 202, et une porte ET 224 pour la réception des sorties du circuit comparateur 222, du second circuit comparateur 210 et du circuit de drapeau 208, et un registre à décalage 226 pour la réception d'un signal de sortie due la porte ET 224 en tant que signal d'horloge et pour la réception des sorties parallèles du nombre prescrit de bits à partir du bit de plus faible poids du registre à décalage 202 en réponse à l'inversion de ce signal d'horloge au niveau haut. Le circuit comparateur 222 compare des données de deux octets en tête du registre à décalage 202 avec les données hexadécimales "1 F" et "50", et délivre en sortie un signal au niveau haut en cas de comparaison positive. La porte ET 224 délivre un signal au niveau haut quand toutes les sorties du circuit de drapeau 208, du second circuit comparateur 210 et du circuit comparateur 222 sont au niveau haut. Nommément, la sortie de la porte ET 224 passe au niveau haut quand les conditions suivantes sont remplies : le paquet de données couramment entré dans le registre à décalage 202 est embrouillé, ce paquet de données est le second paquet, la sortie du circuit de drapeau 208 est au niveau haut, le second octet du bloc de données du paquet de données, c'est-à-dire la zone de données à laquelle les données de clé appartiennent, est entré dans le registre à décalage 202, et les données entrées dans le registre à décalage 202 incluent les données de clé. Le registre à décalage 226 reçoit des données de clé sorties en parallèle en un nombre prescrit de bits à partir du bit de plus faible poids du registre à décalage 202 en réponse à l'inversion de la sortie de la porte ET 224 à un niveau haut. Grâce la structure précitée, le circuit d'accès aux données de clé 300 peut rechercher les données de clé d'embrouillage quand la position des données de clé est fixe pour être inclue dans une position prescrite du second paquet, par exemple. De plus, la structure précitée peut être formée avec une capacité de mémorisation pour le registre à décalage qui ne dépasse pas celle d'un paquet unique (22 octets) de données d'émission. Le nombre d'étage du registre à décalage peut donc être réduit et le délai de données des données de réception le traversant peut être réduit. En référence avec le premier mode de réalisation, la structure montre l'exemple d'un circuit d'accès aux données de clé 300 en relation avec des données de clé dont la position est fixe parmi les données de réception embrouillées. Cependant, en fonction de la structure de données transmises, les données de clé de clé ne sont pas nécessairement inclues dans une position prescrite du second paquet de données, comme il a été décrit ci-dessus. Dans ce cas, le circuit d'accès aux données de clé doit commuter la recherche de position des données de clé en réponse à la structure de données des données de réception. La figure 6 est un bloc diagramme schématique montrant la structure d'un circuit d'accès aux données de clé 350, correspondant au circuit d'accès aux données de clé 300 dans la structure du récepteur montré en figure 10, selon un second mode de réalisation de la présente invention. Selon ce mode de réalisation, on suppose que les données de clé d'embrouillement sont transmises à partir du onzième octet du premier paquet si les données transmises sont un en-tête de données de programme ou de page de structure A, ou à partir du second octet d'un second octet si les données transmises sont un en-tête de données de programme ou de page de structure B. De plus, on suppose que le bloc de données suivant un préfixe est embrouillé si le code d'identification de service dans le préfixe est égal à l'une quelconque des valeurs 4, 5 ou 6, de façon similaire au premier mode de réalisation. Le circuit d'accès aux données de clé 350 inclue un registre à décalage 252 recevant successiveemnt les sorties du circuit de correction d'erreur 24 de la figure 10, un c second signal au niveau haut à un second circuit de drapeau la valeur du compteur atteint une valeur correspondant au cas où l'en-tête de données est entrée dans le registre à décalage 252, un troisième circuit comparateur 262 pour recevoir la valeur de comptage du compteur 254 et détecter que la zone de données à laquelle les données de clé appartiennent est entrée dans le registre à décalage 252 quand l'en- tête de données est dans l'en-tête de données de programme ou de page de structure A, un quatrième cicuit de comparaison 262 pour la réception de la valeur de comptage du compteur 254 et détectant que la zone de données à laquelle apartiennnet les données de clé est entrée dans le registre à décalage 252 quand les données sont dans une en-tête de données de programme ou de page de structure B, et un circuit d'extraction de clé 268 pour la réception des sorties des premier et second circuits de drapeau 264 et 266 et des troisièeme et quatrième circuits de comparaison 260 et 262 et l'extraction des données de clé à partir du registre à décalage 252. Le fonctinnement du circuit d'accès aux données de clé 350 va maintenant être explicité en référence aux diagramme des figures 20 et 21. Par référence à la figure 20, le registre à décalage 252 a une capacité de mémorisation de 40 bits, par exemple, et reçoit successivement les données du circuit de correction d'erreur 24. Le compteur 254 compte le numéro de bit dans le paquet du plus récent bit unique dans le registre à décalage 252. Son cycle dure 176 bits, c'est-à-dire la longueur d'un paquet unique. A cet instant, le premier circuit comparateur 256 compare la valeur de comptage du compteur 254 avec la valeur numérique "32", et délivre en sortie un signal à l'état bas jusque la comparaison soit positive (étape S1). Quand la valeur de comptage du compteur 254 atteint "32", la sortie du premier circuit comparateur 256 est inversée au niveau haut (étape S2). A cet instant, un préfixe d'un paquet de données est entré dans le registre à décalage 252. Le premier circuit de drapeau 264 détermine si les données sont embrouillées ou non sur la base du code d'identification de service dans le préfixe mémorisé dans le registre à déclage 252 à l'instant pour lequel le signal de sortie du premier circuit comparateur 256 passe au niveau haut (étape S3). De plus, le premier circuit de drapeau 264 identifie un numéro de paquet de données dans le préfixe, et détermine si celui-ci est un premier paquet (étape S4), un second paquet (étape (S5) ou aucun de ces cas. A cet instant, le premier circuit de drapeau 264 délivre en sortie un "1" comme premier signal de drapeau si le paquet de données suivant le préfixe est embrouillé et si c'est un premier paquet, délivre un "2" comme premier signal de drapeau si les données sont embrouilées et si c'est un second paquet, ou délivre un "0" si les données ne sont pas embrouillées ou si ce n'est ni le premeir , ni le second paquet sur la base du résulta de l'identification du code d'identification de service et du numéro de paquet de données (étape S6). La sortie du second circuit comparateur 258 est inversée au niveau haut quand la valeur de comptage du compteur 254 atteint "72" (étapes S7 et S8). Quand la sortie du second circuit comparateur 268 est au niveau haut, il existe une possibilité que le paramètre en-tête de données entre dans le registre à décalage 252. Par référence à la figure 21, le second circuit de drapeau reçoit 266 reçoit les sorties parallèles du registre à décalage 252 à un instant tel que la sortie du second circuit comparateur 258 passe au niveau haut et identifie le paramètre d'ent"te de données (étape S9), et délivre en sortie un signal de niveau bas comme second signal de drapeau si les données sont dans un en-tête de données de programme ou de page de structure A, ou délivre en sortie un signal de niveau haut comme second signal de drapeau si les données sont dans un en-tête de données de programme ou de page de structure B (étape S10). Si le second signal de drapeau est au niveau bas, il existe une possibilité que la zone de données à laquelle appartiennent les données de clé soit entrée dans le registre à décalage 252 si le premier signal de drapeau est au niveau "1" quand la sortie du troisième circuit comparateur 260 passe au nivaeu haut en réponse au fait que la valeur de comptage du compteur 254 atteint "152" (étapes S12 et S14). A cet instant, le circuit d'extraction de données de clé 268 identifie le paramètre d'unité de données de la zone de données à laquelle appartiennent les données de clé, et accède aux données de clé dans le registre à décalage 252 quand la présnce de données de clé est déterminée (étape S19). Si le second signal de drapeau n'est pas au niveau bas (étape Sil), le circuit d'extraction de données de clé 268 détermine si la valeur du premier signal de drapeau est "2" ou non (étape S17) quand la sortie du quatrième circuit comparateur 262 passe au niveau haut en réponse au fait que la valeur de comptage du compteur 254 atteigne "80" (étapes S13 et S15). Si la valeur du premier signal de drapeau est "2", il existe une possibilité que la zone de données à laquelle appartienent les données de clé soit entrée dans le registre à décalage 252, et que le circuit d'extraction de données de clé 268 confirme la présence de données de clé en réponse au paramètre d'unité de données de la zone à laquelle appartiennent les données de clé (étape S18), et accède aux données de clé dans le registre à décalage 252 (étape S19). D'autre part, quand l'absence de données de clé dans le registre à décalage 252 est déterminée aux étapes S16, S17 et S18, le processus complet retourne à l'état départ (étape S0) de la figure 20. La structure du premier circuit de drapeau 264, du second circuit de drapeau 266 et du circuit d'extraction de clé 268 exécutant les opérations ci-dessus mentionnées vont maintenat être décrite de façon détaillées. La figure 17 est un bloc diagramme schématique du premier circuit de drapeau 264. Le premier circuit de drapeau 264 comprend un circuit comparateur 270 pour la réception des sorties parallèles supérieures d'un nombre prescrit de bits du registre à décalage 252 et la détection si la valeur est, ou non, I'une ou l'autre des valeurs suivantes 4, 5 et 6, c'est-à-dire si le code d'identification de service indique ou non que les données sont embrouillées, un circuit comparateur 272 pour la réception des sorties parallèles inférieures d'un nombre prescrit de bits du registre à décalage 252 et la détection de quelle valeur parmi les suivnates 0, 1 ou autre, c'està-dire si le numéro de paquet est 0, 1 ou une autre valeur,, une porte logique 274 pour la réception des sorties des circuits de comparaison 270 et 272 et la délivrance en sortie d'un signal "1" lorsque les données sont embrouillées et le numéro de paquet de données "0", la délivrance d'un signal "2" lorsque les données sont embrouillées et le numéro de paquet de données "1", ou la délivrance d'un signal "0" dans les autres cas, et une bascule de type "D" 276 pour la réception d'une sortie de la porte logique 274 en réponse à l'inversion du signal de sotie en provenance du premier circuit comparateur 256 au niveau haut, maintenant cette valeur et délivrant en sortie celui-ci en tant que premier signal de drapeau. Le premier circuit de drapeau 264 délivre donc en sortie le premier signal de drapeau en réponse au code d'identification de service dans le préfixe et numéro de paquet de données quand la sortie du premier circuit comparateur passe au niveau haut, c'est-à-dire quand le préfixe du paquet de données est entrée dans le registre à décalage 252. La figure 18 est un bloc diagramme schématique montrant la structure du second circuit drapeau 266. Le second circuit drapeau 266 comprend un circuit comparateur 278 pour la réception en parallèle d'un nombre prescrit de bits de la tête du registre à décalage 252 ou la délivrance en sortie d'un signal de niveau bas quand les données de clé sont présentes dans le premier paquet et la délivrance d'un signal de niveau haut quand les données de clé sont présentes dans le second paquet en réponse à la valeur du paramètre d'en-tête de données, et une bascule de type "D" 280 pour le verrouillage du signal de sortie du circuit comparateur 278 et délivrant en sortie celui-ci en tant que second signal de drapeau en réponse à l'inversion du signal de sortie du second circuit comparateur 258 au niveau haut. Le second circuit de drapeau 266 délivre donc en sortie un second signal de drapeau de niveau bas si les données de clé sont présentes dans le premier paquet ou délivre en sortie un second signal de drapeau de niveau haut si les données de clé sont présentes dans le second paquet quand le signal de sortie du second circuit comparateur 258 passe au niveau haut, c'est-à-dire quand le paramètre d'en-tête de données est entré dans le registre à décalage 252, en réponse à la valeur. La figure 19 est un bloc diagramme schématique montrant la structure du circuit d'accès aux données de clé 268. Le circuit d'accès aux données de clé 268 comprend un circuit comparateur 282 pour la réception en parralèle des sorties d'un nombre prescrit de bits (par exemple 2 octets) de la tête du registre à décalage 252 et délivrant en sortie un signal de niveau haut quand les valeurs hexadécimales sont "1F" et "50" respectivement, par exemple, un circuit comparateur 284 pour délivrer un signal au niveau haut quand le premier signal de drapeau est "1", une porte llogique 288 pour délivrer en sortie un signal au niveau haut quand les sorties du circuit comparateur 284 et du troisième circuit comparateur 260 sont au niveau haut t le second signal de drapeau est au niveau bas, un circuit comparateur 286 pour délivrer en sortie un signal au niveau haut quand le premier signal de drapeau est "2", une porte logique 290 pour délivrer en sortie un signal au niveau haut quand tous les sorties du circuit comparateur 286 et quatrième circuit de comparaion 262 et le second signal de drapeau sont au niveau haut, un porte OU 292 pour recevoir les sorties de portes logiques 288 et 290, une porte ET 294 pour rcevoir les sorties du circuit comparateur 282 et de la porte OU 292, et un registre à décalage 296 pour recevoir en parallèle les sorties inférieures du nombre prescrit de bits du registre à décalage 252 en réponse à l'inversion de la sortie de la porte ET 294 à un nveau haut. Le registre à décalage 296 délivre en sortie les données de clé. Nomément, le circuit d'extaction des données de clé 268 accède aux données de clé dans le registre à décalage 252 dans les deux cas suivants: i) Quand le premier signal de drapeau est "1", le second signal de drapeau est au niveau bas, la sortie du trosième circuit comparateur 260 est au niveau haut, et le paramètre d'unité de données indique que les données de clé sont présente dans la zone de données suivante: Cela correspond au cas où les données entrées dans le registre à décalage 252 tel que le premier paquet et l'en-tête de données de programme ou de page de stucture A, les données de clé sont alors présentes dans le premier paquet, et le troisième circuit comparateur 260 détecte que la zone de données à laquelel appartiennent les données de cléest entrée dans le registre à décalage 252. ii) Quand le premier signal de drapeau est "2", le second signal de drapeau est au niveau haut, la sortie du quatrième circuit comparateur 262 est au niveau haut: Cela correspond au cas tel que les données dans l'en-tête de données de programme ou de page de stucture B, les données de clé sont alors inclues dans le second paquet, et le quatrième circuit comparateur 262 détecte que la zone de données incluant les données de clé est entrée dans le registre à décalage 252. Dans chacun des cas sus-mentionnés i) et ii), les données de clé sont incorporées dans le registre à décalage 256 seulement si le paramètre d'unité de données indique que cette unité inclue les données de clé parmi les données incluent dans le registre à décalage 252. Grâce à la structure précitée, les données de clé sont estraites seulement quand l'embrouillage des données est confirmé par l'intermédiaire du code d'identification de sevice dans le préfixe et quand il est aussi confirmé que les données de clé sont inclues dans l'unité de données introduite dans le registre à décalage 252, ce qui améliore certainement l'opération d'extraction des données de clé. Il est possible d'implanter une recherceh de données de clé également lorsque le numéro de paquet incluant les données et la position dans le paquet varie avec la stucture de données en utilisant la structuer de circuit d'accès aux données de clé 350 sus-mentionnée. De plus le registre à décalage 252 n'exige pas de capacité de mémorisation pour un paquet unique, il s'ensuit que le délai de données occsionné par le registre à décalage 252 peut être minimisé. Alors que le second mode de réalisation a été décrit en référence au cas où la position des données de clé peut être modifiée selon deux mainères, la présente invention est également applicable, naturellement, à des cas tels que les positions auxquelels les données de clé appartiennent peuvent modifiées de façon plus ample en fonction de la structure de données. La figure 22 est un bloc diagramme montrant la structure d'un circuit de traitement de décodage 400 dans le récepteur de signaux numériques 100 de la figure 10. Le circuit de traitemnt de décodage 400 peut être dans une structure d'accès au numéro de groupe de données auquel le paquet appartient et de numéro de paquet de données du paquet de données dans le groupe de donnéescomme chque paquet de données et décoder les données d'information incluent dans les données de paquet sur la base du numéro de groupe et du numéro de paquet de données, par exemple. De façon à conserver de plus de façon fiable le secret (cel) de l'information, il est préférable d'exécuter le processus de décodage non sur la base du numéro de groupe et du numéro de paquet seulement, mais sur la base du numéro de groupe, du numéro de paquet et des données de clé extraites par le circuit d'accès aux données de clé 300. Avant d'expliciter en détail la structure et le fonctionnemnt du circuit de traitement de décodage 400, la structure du paquet de données transmis va tout d'abord être explicité par référence à la figure 26. Comme le montre la hiérarchie 3 sur la figure 1, les paquets de données compriment un préfixe de 32 bits et un bloc de données qui le suit de 144 bits. La figure 26 est un bloc diagramme montrant la structure de données de ce paquet de données. On suppose que l'en-tête de 4 bits du préfixe forme un un code d'identification de service, et que le bloc de données du paquet de données auquel le préfixe appartient esst embrouillé si la valeur est 4, 5 ou 6, comme expliqué cidessus. Un code d'identification de décodage de 1 bit suit le code d'identification de service et indique si une correction d'erreur est effectuée avec seulement un code de correction transverse ou un code produit. Un code d'information de fin à la suite de celui-ci est égal à "1" quand le groupe de données est terminé, ou égal à "0" dans les autres cas. Un code de mise à jour de 2 bits à la suite de celui-ci indique la mise à jour du groupe de données. En outre, un numéro de groupe de données présent des neuvième au vingt deuxième bits indique le groupe de données auquel appartiennent le paquet de données appartient, et un numéro de paquet présent des vingt troisième au trente deuxième bits indique l'ordre du paquet de données transmises pour chaque numéro de groupe de données. En outre, un bloc de donnée présent des trente troisième au cent soixante seizième bits est un partie reconstruite d'un groupe de données et de données de programme dans le CPU 40 du récepteur conventionel radiodiffusion multiplex FM 10 de la figure 8, et forme le corps des données transmises. Quand les données d'émission sont émise de façon embrouillée, les données de la zone de bloc de données sont chiffrées et décodées sur la base d'une valeur initiale générée par des données de clé maitre communes pour le groupe de données, le numéro de groupe de données et le numéro de paquet de données, par exemple. En se référant de nouveau à la figure 22, le circuit de traitement de décodage 400 selon le mode de réalisation de la présente invnetion inclue un registre à décalage 402, un compteur 404, un premier circuit comparateur 406, un circuit générateur de séquences binaires pseudo-aléatoires 408, un second circuit comparateur 410, un circuit d'horloge 412, une porte ET 414 pour recevoir les sorties du second circuit comparateur 410 et le circuit d'horloge 412 et délivrer en sortie le résultat d'une opération logique ET au circuit de génération de séquences binaires pseudo-aléatoires 408, une porte ET 416 pour recevoir les sorties du second circuit comparateur 410 et du circuit générateur de séquences binaires pseudoaléatoires 408, et délivrer en sortie le résultat d'une opération logique ET à une porte OU-EXCLUSIF 418, et la porte OU-EXCLUSIF 418 pour la réception de données de réception et d'une sortie de la porte ET 416 et délivrant en sortie une opération OU-EXCLUSIF au registre à décalage 402. A titre d'exemple non limitatif, le registre à décalage 402 peut avoir une capacité de mémorisation de 32 bits, par exemple, et reçoit successivement les paquets de données délivrés par le circuit de correction d'erreur 24. Le compteur 404 indique le numéro de bit dans le paquet du plus récent bit unique dans le registre à décalage 402. On suppose que le compteur 404 exécute une opération de comptage dans un cycle de longueur de données d'un paquet unique, c'est-à-dire 176 bits dans le cas présent. Le premier circuit comparateur 406 délivre en sortie un signal au niveau haut au circuit de génération de séquences binaires pseudo-aléatoires 408 à un instant tel que le compteur 404 atteint "32", c'est-à-dire quand le préfixe du paquet de données en entier est entré dans le registre à décalage 402. Le circuit de génération de séquences binaires pseudo-aléatoires 408 accède à un numéro de groupe de données et un numéro de paquet de données dans le préfixe délivrés en parallèle par le registre à décalage 402 en réponse à l'inversion de la sortie du premier circuit comparateur 406 au niveau haut. En outre, le circuit de génération de séquences binaires pseudoaléatoires 408 génère une séquence binaire pseudo-aléatoire sur la base d'une valeur initiale qui est formée en exécutant une opération logique prescrite sur les données de clé inclues dans un paquet de données spécifique parmi ceux appartenant au même groupe de données préalablement extraites par le circuit d'accès aux données de clé 300, le numéro de groupe de données et le numéro de paquet de données. Le second circuit comparateur 410 compare la sortie du compteur 404 avec les valeurs numériques "32" et "176", et délivre en sortie un signal au niveau haut si la sortie du compteur excède "32" et est inférieure à "176". Dans ce cas, les données introduits ensuite dans le circuit de traitement de décodage 400 sont appartenant au bloc de données et correspondent à une plage d'embrouillage des données émises. Le circuit d'horloge 412 est une source de génération de signal d'horloge, et délivre le signal d'horloge au registre à décalage 402, au compteur 404 et à la porte ET 414. La porte ET 414 reçoit les sorties du second circuit comparateur 410 et du circuit d'horloge 412, et délivre en sortie le résultat d'une opération logique ET au circuit de génération de séquences binaires pseudo-aléatoires 408. Nommément, la sortie du circuit d'horloge 412 est délivrée au circuit de génération de séquences binaires pseudo-aléatoires 408 dans une période pour laquelle le bloc de données est entré dans le circuit de traitement de décodage 400. La porte OU-EXCLUSIF 418 reçoit la sortie de la porte ET 416 et le paquet de données délivré par le circuit de correction d'erreur 24, et délivre en sortie le résultat d'une opération logique OU-EXCLUSIF au registre à décalage 402. Nommément, les données chiffrées sont décodées par cette opération logique OU EXCLUSIF en accord avec les principes décrits par référence aux figures 3'a) et 3(b). Il est également possible d'atteindre une structure telle que la sortie du circuit de détermination d'embrouillage 200 est aussi transmise à la porte ET 416 et la sortie du circuit de génération de séquences binaires pseudo-aléatoires 408 est transmise à la porte ET 416 seulement quand les données reçues sont embrouillées. Nommément, la porte ET 416 délivre en sortie la sortie du circuit de génération de séquences binaires pseudo-aléatoires 408 à la porte OU-EXCLUSIF 418 quand le signal de détection d'embrouillage en provenance du circuit de détection d'embrouillage 200 est au niveau haut. La porte OU-EXCLUSIF 418 reçoit le paquet de données et le signal de sortie du circuit de génération de séquences binaires pseudo-aléatoires 408 en provenance de la porte logique ET 416, et délivre en sortie le résultat d'une opération logique OU-EXCLUSIF au CPU 40. Quand le paquet de données est embrouillé, alors la sortie de la porte OU-EXCLUSIF 418 est formée par le paquet de données de réception chiffrées décodées. D'autre part, quand le paquet de données n'est pas embrouillé, la sortie de la porte ET 416 tombe au niveau bas, alors que la porte OU-EXCLUSIF 418 délivre en sortie au CPU 40 les paquets de données reçus tels quels. En raison de la structure susmentionnée, le paquet de données est décodé sur la base des données de clé transmises au travers d'une voie de données seulement quand le paquet de données reçu est embrouillé et seuls les utilisateurs possédant un récepteur de radiodiffusion multiplex FM 100 de cette structure peuvent décoder et lire les données chiffrées, alors que les utilisateurs possédant un récepteur conventionnel de radiodiffusion multiplex FM 10 ne peuvent pas reconnaître le contenu des données embrouillées émises. La figure 23 est un bloc diagramme schématique montrant la structure du circuit de circuit de génération de séquences binaires pseudo-aléatoires 408. Le circuit de génération de séquences binaires pseudo-aléatoires 408 comprend un circuit d'opérations aléatoires 501 pour la réception en parallèle des sorties du registre à décalage 402, une porte OU-EXCLUSIF 503 pour la réception des sorties du circuit d'opérations aléatoires 501 et du circuit d'accès aux données de clé 300, des générateurs de nombres aléatoires 504 à 506 pour la génération de nombres pseudo-aléatoires avec une valeur initiale fournie par une sortie de la porte OU-EXCLUSIF 503, et un circuit non-linéaire 507 pour recevoir les sorties des générateurs de nombres pseudo-aléatoires 504 à 506 et délivrer en sortie le résultat d'une opération non-linéaire. Le circuit d'opérations aléatoires 501 reçoit les bits de sortie du registre à décalage 402 allant de la neuvième position à la trente deuxième position, c'est-àdire le numéro de groupe de données et le numéro de paquet de données, en réponse à l'inversion au niveau haut du signal de sortie du premier circuit comparateur 406, et exécute une opération aléatoire. Le circuit d'accès aux données de clé 300 extrait et délivre en sortie des données de clé inclues dans un paquet de données prescrit. La porte OU-EXCLUSIF 503 exécute une opération logique OU-EXCLUSIF sur chaque bit de sortie du circuit d'accès aux données de clé 300 et du circuit d'opération aléatoire, et délivre en sortie ceux~ci en tant que valeur initiale. Les générateurs de nombres aléatoires 504, 505 et 506 sont des générateurs de séquences m qui génèrent des séquences binaires pas avec une valeur initiale de sortie de la porte OU-EXCLUSIF 503 en réponse au fait que le second circuit comparateur 410 délivre en sortie un signal au niveau haut quand la valeur de comptage du compteur 404 est supérieure à "32" et inférieure à "176" et la sortie du circuit d'horloge 412 est délivrée en sortie de la porte ET 414 en tant que signal d'horloge CLK1. Dans ce cas, il est possible d'adopter une structure telle que les valeurs initiales des générateurs de nombres aléatoires 504 à 506 sont formées par les bits supérieurs de données, les bits intermédiaires des données et les bits inférieurs des données, respectivement, d'un nombre de bits prescrit parmi les données initiales délivrées par la porte OU-EXCLUSIF 503, bien que cette structure ne soit pas limitative de l'invention. Le circuit non-linéaire 507 traite les sorties des générateurs de nombres aléatoires 504 à 506 et délivre en sortie le résultat. Les générateurs de séquences m formant les générateurs de nombres aléatoires 504 à 506 sont généralement constitués par des registres à rétroaction, et le traitement non-linéaire est exécuté sur les signaux de séquences binaires pseudo-aléatoires délivrées à partir de ceux-ci, de sorte que les données chiffrées sont difficiles à décoder. La figure 24 est un bloc diagramme schématique montrant la structure du circuit d'opérations aléatoires 501. * Le circuit d'opérations aléatoires 501 comprend un registre à décalage 1101 pour la réception de parties du numéro de paquet de données et du numéro de groupe de données comme valeurs initiales, une porte OU-EXCLUSIF 1102 pour revoir en parrallèle dessorties d'une position de bit prescrite du registre à décalage 1101 et fournir le résultat d'une oparation logique OU-EXCLUSIF à l'entrée du registre à décalage 1101, un registre à décalage 1103 pour opérer à une valeur initiale définie par le numéro de groupe de données, une porte OU-EXCLUSIF 1104 pour revoir en parallèle des sorties d'une position de bit prescrite du registre à décalage 1103 et fournir en rétour le résultat d'une opération logique xor à l'entrée du registre à décalage 1103, et un circuit de logique combinatoire 1105 pour la réception en parallèle de sorties des registres à décalage 1101 et 1103, exécutant une opéartion logique combinatoire et délivrant en sortie un nombre aléatoire d'un nombre de bits prescrit. Le registre à décalage 1101 est un registre à décalage de 14 bits, pes. La porte OU-EXCLUSIF 1102 reçoit en parallèle des sorties du registre à décalage 1101, par exemple les treizième et quatorzième sorties, est alimente en retour par sa sortie l'entrée du registre à décalage 1101. Dans ce cas, un registre à rétroaction formé par le registre à décalage 1101 et la porte OU-EXCLUSIF 1101 définit de façon préfrentielle un générateur de séquences m. Le registre à décalage 1101 est arrété lorsque des parties du numéro de paquet de données (10 bits) et du numéro de groupe de données (14 bits) sont fixés en tant que valeurs initiales et l'opération de décalage est exécutée un nombre prescrit de fois, par exemple quatorze fois. A cet instant, les sorties parallèles respectives du registre à décalage 1101 sont rendues aléatoires. Le registre à décalage 1103 est un registre à décalage de 14 bits, par exemple. La porte OU-EXCLUSIF 1104 reçoit en parallèle des sorties du registre à décalage 1103, par exemple les treizième et quatorzième sorties, est alimente en retour par sa sortie l'entrée du registre à décalage 1103. Dans ce cas, un registre à rétroaction formé par le registre à décalage 1103 et la porte OU-EXCLUSIF 1104 définit de façon préfrentielle un générateur de séquences m. Le registre à décalage 1103 est arrété lorsque des parties du numéro de paquet de données (10 bits) et du numéro de groupe de données (14 bits) sont fixés en tant que valeurs initiales et l'opération de décalage est exécutée un nombre prescrit de fois, par exemple quatorze fois. A cet instant, les sorties parallèles respectives du registre à décalage 1103 sont rendues aléatoires. Le circuit de logique combiantoire 1105 combine les sorties parallèles en provenance des registres à décalage respectifs 1101 et 1103, et permet d'obtenir un signal de sortie de 32 bits, par exemple. La port OU-EXCLUSIF 503 exécute une opération logique OU EXCLUSIF entre la sortie du circuit de logique combinatoire 1105 et chaque bit des données de clé, et délivre un nombre aléatoire de 32 bits. Ce nombre aléatoire de 32 bits est délivré aux générateurs de nombres aléatoires 504 à 506, respectivement, comme valeur initiale. La figure 25 est un bloc diagramme schématique montrant la structure de chacun générateurs de nombres aléatoires 504 à 506. Les générateurs de nombres aléatoires 504 à 506 peuvnet être pourvus de la même structure de base, et la figure 25 montre la partie principale du génarateur de nombre aléatoire 504. Le génarateur de nombre aléatoire 504 comprend un registre à décalage 601 de longueur L bits pour la réception d'un nombre aléatoire de longueur L bits, par exemple, parmi les 32 bits du nombre aléatoire délivré en sortie de la porte OU EXCLUSIF 503 et distribué selon des longueurs de bits prescrites, et une porte d'opération logique 602 pour la réception en parallèle de sorties du registre à décalage 601, des positions de bit L et (L-l) et fournissant en retour le résultat d'une opération logique à lentrée du registre à décalage 601. Quand un rgistre à rétroaction formé par le registre à décalage 601 et la porte logique 602 définit un générateur de séquences m, le cycle maximum des séquences de signaux délivrées en sortie du registre à décalage 601 est 2L.1 Grâce à la structuer sus-mentionée, il est possible de décoder les informations de données émises d'une façon chiffrée par des données de clé inclues dans un paquet spécifique de données parmi ceux appartenant au même groupe de données et d'une séquence de signaux binaires pseudo-aléatoires générée sur la base de données initiales formées par un numéro de groupe de données et un numéro de paquet de données inclus dans chaque paquet de données. En outre, dans ce cas, la longueur de bits du registre à décalage 402 au travers duquel les paquets de données transitent peut rendue être inférieure à la longueur de bits du paquet de données, parquoi le nombre d'étages des registres à décalage peut être réduit pour supprimer un délai suvnat le décodage. En outre, le circuit de traitement de décodage 400 de la structure précité paut exécuter un traitement de décodage des données reçues telels quelels en étant inséré en avant du CPU dans un récepteur conventionnel de radiodiffusion multiplex FM. La figure 27 est un bloc diagramme schématique montrant la structure d'un autre exemple de structure de circuit de traitement de décodage 700 correspondant au circuit de traiteemnt de décodage 400 du récepteur de signaux numériques 100 de la figure 10. Le circuit de traitement de décodage 700 reçoit une sortie Din en provenace du circuit de correction d'erreur 24. Le circuit de traitement de décodage 700 décode le signal Din, et ensuite délivre au CPU 40 un signal de sortie Dout. Par référence à la figure 27, le circuit de traitement de décodage 700 selon ce mode de réalisation comprend un registre à décalage 702, un circuit de génération de nombres pseudo-aléatoires 704, une porte logique 706 pour la réception d'une sortie du circuit de génération de nombres pseudo-aléatoires 704 et délivrant en sortie ceux-ci en étant commandé par un signal de détection de cadencement, et une porte logique OU-EXCLUSIF 708 pour la réception des données d'entrées Din du circuit de détection d'erreur 24 et exécutant une opération logique OU-EXCLUSIF pour délivrer en sortie le résultat au registre à décalage 702. Le circuit de traitement de décodage700 comprend en outre un compteur 716 qui est réinitialisé en réponse à un premier signal d'interruption INTR1 du siganl de corection d'erreur pour compter le nombre de bits des données entrées dans le registre à décalage 702, un circuit comparateur 718 pour recevoir une valeur de comptage du compteur 716 et détecter que le préfixe des données est entré dans 1 registre à décalage 702, et une bascule d type "RS" 720 ayant une sortie qui est positionnée par le signal INTR1 et remise à zéro par une sortie du circuit comparateur 718, un circuit d'horloge interne 712, un circuit de commutation 714 pour la réception d'un signal d'horloge interne int.CLK et d'un signal d'horloge externe Ext.CLK provenant du CPU 40 et délivrant en sortie l'un et l'autre des signaux d'horloge au registre à décalage 702, le circuit de génération de nombre pseudo-aléatoire 704 et le circuit de correction d'erreur 24 étant commandé par un signal de sortie de la bascule "RS" 720 pour délivrer au CPU 40 un second signal d'interruption INTR2 après un laps de temps prescrit. De façon non limitative, le registre à décalage 702 a une longueur de 32, par exemple, et reçoit successivement des paquets de données délivrés par le circuit de correction d'erreur 24. Le circuit de génération de nombres pseudo-aléatoires 704 détecte que le préfixe du paquet de données est entré dans le registre à décalage 702 et reçoit en parallèle des sorties du registre à décalage 702 pour l'extraction de d'un numéro de groupe de données et un numéro de paquet de données et la formation d'une valeur initiale pour générer un nombr pseudo-aléatoire sur la base de données de clé maitre préalablement extraites par un circuit d'accès aux données de clé (non montré) générant donc une séquence binaire pseudo-aléatoire (par exemple une séquence m : séquence de longueur maximale) sur la base d'une valeur initiale. L'opération du circuit de génération de nombre pseudo-aléatoire délivrant une séquence binaire pseudo-aléatoire est démarrée en réponse à l'activation du second signal d'interruption INTR2 délivré par le circuit de base de temps 710, et commandé par un signal d'horloge de command d'opération Cont.CLK délivré par le circuit de commutation 714. La porte logique 706 reçoit des sorties du circuit de génération de nombres pseudo-aléatoires 704 et de la bascule "RS" 720, et délivre en sortie la sortie du circuit de génération de nombres pseudo-aléatoires 704 à la porte OU EXCLUSIF 708 dans une période pour laquelle la sortie de la bascule "RS" 720 est au niveau bas. La porte OU-EXCLUSIF 708 exécute une opération logique OU EXCLUSIF entre le signal de sortie de la porte logique 706 et le signal d'entrée Djn, décodant donc le signal d'entrée Din et délivrant en sortie le résultat au registre à décalage 702. I1 s'ensuit que le décodage dans la porte OU-EXCLUSIF 708 est réalisé seulement dans une période pour laquelle la bascule "RS" est remise à zéro (niveau bas) et le signal d'horloge externe Ext.CLK est délivré par le CPU 40 en réponse au second signal d'interruption INTR2 généré par le circuit de base de temps 710. La séquence de nombre pseudo-aléatoire délivrée par le circuit de génération de nombres pseudo-aléatoires 704, qui est générée avec la même valeur initiale et le même traitement arithmétique que celui utilisé pour le chiffrage dans le cas de la radiodiffusion multiplex FM, est identique à celle à chiffre, et le processus de décodage est exécuté en accord avec les principes décrits en référence aux figures 3(a) à 4(b). Le fonctionnent du circuit de traitement de décodage 700 selon ce mode de réalisation va maintenant être décrit. La figure 28 est un chronogramme montrant le fonctionnement du circuit de traitement de décodage 700. A l'instant tO, le circuit de correction d'erreur 24 détecte que la réception des données d'un paquet de données unique est achevée et active le premier signal d'interruption (niveau haut). Dans le circuit de traitement de décodage 700, la sortie de la bascule "RS" entre dans un état d'initialisation (passe au niveau haut) au temps tl en réponse à l'activation du premier signal d'interruption INTR1, de telle sorte que la valeur de comptage du compteur 716 est remise à zéro. En réponse à l'initialisation de la bascule "RS" 720, le circuit de commutation 714 est commuté à un état de réception du signal de sortie int.CLK du circuit de génération d'horloge 712 et délivre en sortie ce signal en tant que signal d'horloge de commande d'opération Cont.CLK. A l'instant t2, le circuit de commutation 714 commence donc à fournir le signal d'horloge de commande d'opération Cont.CLK. Le registre à décalage 702 reçoit le signal d'entrée Din bit à bit en réponse à l'impulsion du signal d'horloge de commande d'opération Cont.CLK. a cet instant, la sortie de la porte logique 706 conserve un niveau bas puisque la sortie de la bascule "RS" 720 est au niveau haut. Les données d'entrées Din sont donc délivrées en sortie de la porte OU-EXCLUSIF 708 telles quelles, est entrées dans le registre à décalage 702. Le compteur 716 indique dans le numéro dans le paquet du plus récent bit unique dans le registre à décalage 702. On suppose que le compteur 716 exécute une opération de comptage dans un cycle de la longueur de données d'un paquet unique, c'est-à-dire 176 bits dans le cas présent. Le circuit comparateur 718 délivre un signal de sortie au niveau haut à la bascule "RS" à l'instant pour lequel la valeur de comptage du compteur 716 atteint "32", c'est-à-dire pour lequel le préfixe entier d'un paquet de données est entré dans le registre à décalage 702. La sortie de la bascule "RS" entre donc dans un état de ré-initialisation (niveau bas) à l'instant t3. D'un autre côté, le circuit de génération de nombres pseudo-aléatoires 704 reçoit en parallèle des sorties du registre à décalage 702 et extrait un numéro de groupe de données et un numéro de paquet de données pour former une valeur initiale de génération de nombre aléatoire sur la base de ceux-ci et de données de clé maître. Le circuit de base de temps 710 commence une opération de comptage en réponse à l'inversion de la sortie de la bascule "RS" 720 au niveau bas à l'instant t3, délivre en sortie le signal d'interruption INTR2 au CPU 40 et au circit générateur de nombres pseudo-aléatoires 704 après un laps de temps prescrit T (à l'instant t4). Les générateurs de nombres aléatoires 504 à 506 du circuit de génération de nombres pseudo-aléatoires 704 démarrent leurs opérations en réponse à l'activation du signal d'interruption INTR2. Le CPU 40 reçoit le second signal d'interruption INTR2, et commence à délivrer un signal d'horloge externe Ext.CLK. Le circuit de commutation 714 est commuté dans un état de réception du signal d'horloge externe Ext.CLK et délivre en sortie celui-ci en tant que signal d'horloge de commande d'opération Cont.CLK en réponse à la remise à zéro de la sortie de la bascule "RS" 720. En réponse à l'activation du second signal d'interruption INTR2 à l'instant t4, le signal d'horloge externe Ext.CLK généré en externe alimente donc le registre à décalage 702, le circuit de génération de nombres pseudo-aléatoires 704 et le circuit de correction d'erreur 24 en tant que signal d'horloge de commande d'opération Cont.CLK à l'instant tS. En réponse au basculement du signal Cont.CLK, le signal d'entrée Din est transmis bit à bit du circuit de correction d'erreur 24 au circuit de traitement de décodage 700. Le circuit de génération de nombres pseudo-aléatoires 704 délivre également une séquence binaire pseudo-aléatoire en réponse au signal Cont.CLK. A cet instant, la sortie de la bascule "RS" 720 est au niveau bas, il s'ensuit que la sortie du circuit de génération de nombres pseudo-aléatoires 704 est transmise à la porte OU-EXCLUSIF 708 telle quelle. La porte OU-EXCLUSIF 708 exécute une opération logique OU EXCLUSIF entre les données suivant le préfixe, c'est-à-dire les données de bloc de données, et la sortie du circuit de génération de nombres pseudo-aléatoires 704, c'est-à-dire le traitement de décodage, et délivre en sortie le résultat au registre à décalage 702. Le registre à décalage est commandé par le signal d'horloge de commande d'opération Cont.CLK qui est identique au signal d'horloge externe Ext.CLK provenant du CPU 40, et délivre en sortie les données au CPU 40 bit à bit. Quand le circuit de correction d'erreur 24 détecte l'achèvement de la réception des données pour un paquet unique et délivre en sortie le premier signal d'interruption INTRl, le signal d'horloge de commande d'opération Cont.CLK alimente le circuit de correction d'erreur 24 par des données de longueur 32 bits, c'est-à-dire les données de préfixe du fait de l'opération précitée, comme vue du circuit de correction d'erreur 24. Ensuite, les signaux d'horloge de commande d'opération Cont.CLK correspondant aux bits allant de la trente troisième position à la cent soixante seizième position, c'est-à-dire les données du bloc de données, alimente le circuit de correction d'erreur 24 après un laps de temps prescrit, de sorte que l'émission de données pour un paquet unique achevée. Dans ce cas, la sortie du circuit de correction d'erreur 24 est commandée par le signal d'horloge de commande d'opération Cont.CLK, et il s'ensuit que l'interface pour le circuit de correction d'erreur 24 ne doit pas être changé. D'un autre côté, le CPU 40 reçoit le second signal d'interruption INTR2 et délivre en sortie un signal d'horloge pour 176 bits, c'est-à-dire pour un paquet unique, au circuit de traitement de décodage 700, achevant ainsi l'entrée des données pour un paquet unique tel que vu par le CPU. Telle que vue par le CPU 40, L'entrée de données peut donc être exécutée dans une structure d'interface qui est absolument identique à celle qui existerait si le circuit de traitement de décodage 700 n'était pas présent. En d'autres termes, il est possible de décoder des données délivrées par le circuit de correction d'erreur 24 simplement en connectant le circuit de traitement de décodage 700 sans modifier les structures d'interface pour le circuit de détection d'erreur 24 et le CPU 40, en mettant en oeuvre la structure de ce mode de réalisation. De plus, le nombre de bit du registre à décalage 702 peut être réduit en dessous de celui d'un paquet unique, il s'ensuit que le délai causé par le transit des données au travers du registre à décalage 702 peut être réduit au minimum. Bien que seul le décodage des données chiffrées ait été décrit dans ce qui précède en tant qu'opération du circuit de traitement de décodage 700, la structure de ce mode de réalisation de la présente invention n'est pas réduite à ce seul objet, tout u contraire la structure de ce mode de réalisation peut naturellement s'accommoder d'un processeur intermédiaire pour traiter les autres données inclues dans un paquet de données sur la base de données prescrites. La figure 29 est un bloc diagramme schématique montrant la structure d'un autre circuit de traitement de décodage 800 correspondant au circuit de traitement de décodage 400 du récepteur de radiodiffusion multiplex FM 100 de la figure 10. Le circuit de traitement de décodage 800 est connecté entre le circuit de correction d'erreur 24 et le CPU 40 dans la structure d'un récepteur conventionnel de radiodiffusion multiplex FM illustré par la figure 2. Les signaux d'adresse BO à B3 et A0 à A3 et les signaux de commande DIO à Du 15 en provenance du CPU 40 et les données de démodulation Dîl en provenance du circuit correcteur d'erreur 24 sont donc entrée dans le circuit de traitement de décodage 800. Le circuit de traitement de décodage 800 décode le signal de démodulation et délivre ensuite un signal de sortie DO2 au CPU 40 en même temps qu'il délivre un signal de sortie fonction des signaux d'adresse et des données de commande au circuit de correction d'erreur 24. On suppose que la structure de paquet de données devant être traitées et que le système d'embrouillage sont identiques à ceux décrits en regard de la figure 26. Il s'ensuit que ce n'est pas une valeur unique mais une valeur mise àjour pour chaque paquet qui est utilisée comme données de clé, alors que des valeurs rendues aléatoires sont utilisées pour les données de clé maître, pour un numéro de paquet de données et un numéro de groupe de données, comme explicité ci-après. Par exemple, les données de clé maître sont inclues à une position prescrite du paquet de données pour chaque groupe de données et émises. Il s'ensuit qu'un délai constant s'écoule après que les données de clé maître sont extraites dans le circuit de traitement de décodage 800 et ce jusque les données de clé soient formées avec le numéro de groupe de données et le numéro de paquet de données. En se référant à la figure 29, le circuit de traitement de décodage 800 selon ce mode de réalisation comprend généralement un premier registre à décalage 802, un circuit de traitement de décodage de données 810, et une partie de commande 820. Le circuit de traitement de décodage de données 810 inclue un circuit de traitement de décision de valeur initiale 812 pour recevoir des données prescrites du premier registre à décalage 810 et former une valeur initiale, un circuit de génération de nombres pseudo-aléatoires 814 pour recevoir une sortie du circuit de traitement de décision de valeur initiale 812 et former une séquence binaire pseudoaléatoire, une porte ET 816 recevant une sortie du circuit de génération de nombres pseudo-aléatoires 814 et délivrant en sortie ceux-ci, étant commandée par un second signal de commande d'opération, et une porte OU-EXCLUSIF 818 pour recevoir la donnée d'entrée Dli en provenance du circuit de correction d'erreur 24 et exécutant une opération logique OU-EXCLUSIF pour en transmettre le résultat au registre à décalage 802. La partie de commande 820 comprend un circuit de commande 822, un second registre à décalage 826 qui est commandé par le circuit de commande 822 pour recevoir les signaux d'adresse et les données de commande en provenance du CPU 40, et un circuit comparateur 824 pour recevoir les signaux d'adresse entrés en parallèle dans le second registre à décalage 826 et détecter si un mode d'entrée ou un mode de sortie est spécifié. Une opération du circuit de traitement de décodage 800 recevant le signal de démodulation Dli délivré par le circuit de correction d'erreur 24, décodant celui-ci et ensuite délivrant le résultat au CPU 40 (en mode de sortie de données série) va maintenant être décrit. Alors que dans la pratique un signal d'horloge doit être fourni pour commander les opérations des registres à décalage 802 et 826 et similaires, un tel signal d'horloge est omis dans la description suivante dans un but de simplification. La figure 30 est un chronogramme montrant le fonctionnement du circuit de traitement de décodage 800 dans un mode de sortie de données en série. En se référant aux figures 29 et 30, le circuit de correction d'erreur 24 détecte que la démodulation des données correspondant à un paquet unique est achevée parmi les données de réception émise par la radiodiffusion multiplex FM, et délivre en sortie un premier signal impulsionnel d'interruption INTR1 au niveau haut à l'instant tO. Le circuit de commande 822 détecte l'inversion du signal d'interruption INTR1 au niveau haut, et délivre en sortie les signaux d'adresse BO0 à BO3 et AO0 à AO3 spécifiant le mode de sortie en parallèle au second registre à décalage 826. A l'instant t2, le second registre à décalage 826 est commandé par le circuit de commande 822 et commence à délivre en série les signaux d'adresse. Quand le second registre à décalage 826 achève la sortie des signaux d'adresse à l'instant t4, le circuit de commande 822 inverse un signal CE1 d'un niveau bas à un niveau haut. En réponse à cette action, le circuit de correction d'erreur 24 détecte l'achèvement de la sortie des signaux d'adresse, et détecte que les signaux d'adresse sont les données BOO à BO3 et AOO à AO3 spécifiant le mode de sortie. Le circuit de commande 822 commande l'opération du premier registre à décalage 802 par un premier signal de commande d'opération CS1 à l'instant t6 après un laps de temps TES compté à partir de l'instant t4 pour transmettre au premier registre à décalage 802 des données (32 bits) correspondant à un préfixe de paquet de données provenant du circuit de correction d'erreur 24. A cet instant, un signal CS2 est au niveau bas et donc la sortie de la porte ET 816 est aussi au niveau bas, et la porte OU-EXCLUSIF 818 délivre en sortie les données de démodulation DI1 au premier registre à décalage 802 telles quelles. De façon non limitative, le registre à décalage 802 a une longueur de 32, par exemple, et reçoit successivement des paquets de données délivrés par le circuit de correction d'erreur 24. Le circuit de traitement de décision de valeur initiale 812 détecte que le préfixe du paquet de données est entré dans le premier registre à décalage 802 à L'instant t7, reçoit des sorties parallèles du premier registre à décalage 802, extrait le numéro de groupe de données et le numéro de paquet de données, et commence la formation d'une valeur initiale pour générer un nombre pseudo-aléatoire sur la base de données de clé maître préalablement extraites par un circuit d'accès aux données de clé (non montré), et achève la formation à l'instant t9. D'un autre côté, le circuit de commande 822 délivre en sortie un second signal impulsionnel d'interruption INTR2 au CPU 40 après un laps de temps requis par le circuit de traitement de décision de valeur initiale 812 pour former la valeur initiale (instant t3), par exemple après que le premier signal d'interruption INTR1 soit activé (état niveau haut). En réponse à l'activation du second signal d'interruption INTR2, le CPU 40 délivre en sortie les signaux d'adresse BO0 à BO3 et AOO à AO3 correspondant au mode de sortie après un laps de temps prescrit, après la retombée du signal d'interruption INTR2. Le second registre à décalage 826 reçoit ces signaux d'adresse, et le circuit comparateur 824 reçoit en parallèle les sorties du second registre à décalage 826 pour détecter que le mode de sortie est spécifié. Le circuit de commande 822 détecte que le CPU 40 spécifie le mode de sortie série des données sur la base d'une comparaison du résultat de la comparaison du circuit comparateur 824, et active le second signal de commande d'opération CS2. Le circuit de génération de nombres pseudo-aléatoires 814 forme une séquence binaire pseudo-aléatoire (par exemple une séquence m : séquence de longueur maximale) sur la base de la valeur initiale en provenance du circuit de traitement de décision de valeur initiale 812 en réponse à l'activation du signal CS2. La porte ET 816 reçoit la sortie du circuit de génération de nombres pseudo-aléatoires 814 et le signal CS2, et délivre en sortie la sortie du circuit de génération de nombres pseudo-aléatoires 814 à la porte OU-EXCLUSIF 818 dans une période pour la quelle le signal CS2 est au niveau haut. La porte OU-EXCLUSIF 818 exécute une opération logique OU EXCLUSIF sur la sortie de la porte ET 816 et le signal d'entrée DI 1 en provenance du circuit de correction d'erreur 24, et de ce fait décodant le signal d'entrée Dli et délivrant en sortie le résultat au premier registre à décalage 802. Le premier registre à décalage 802 reçoit successivement en série la sortie de la porte OU-EXCLUSIF 818 bit à bit à l'instant t10 en réponse à l'activation du second signal de commande CS2, et commence la transmission au CPU 40. La séquence de nombre pseudo-aléatoire délivrée par le circuit de génération de nombres pseudo-aléatoires 814, qui est générée avec la même valeur initiale et le même traitement arithmétique que celui utilisé pour le chiffrage dans le cas de la radiodiffusion multiplex FM, est identique à celle à chiffre, et le processus de décodage est exécuté en accord avec les principes décrits en référence aux figures 3(a) à 4(1,). Quand le circuit de correction d'erreur 24 détecte l'achèvement de la réception de données pour un paquet unique et délivre en sortie le premier signal d'interruption INTR1, le circuit de correction d'erreur 24 délivre en premier des données de longueur 32 bits, c'est-à-dire des données pour des données de préfixe du fait de l'opération précitée, comme vu par le circuit de correction d'erreur 24. Ensuite, le circuit de correction d'erreur 24 délivre des données correspondant aux positions de bit allant de la trente troisième position à la cent soixante seizième position, c'est-à-dire les données correspondant à un bloc de données, parmi les données pour un paquet unique après le laps de temps prescrit, de sorte que la sortie de données pour le paquet unique est achevée. Dans ce cas, le circuit de correction d'erreur 24 est alimenté avec les signaux d'adresse BOO à BO3 et AOO à AO3 spécifiant le mode de sortie de données en série après l'activation du premier signal d'interruption INTR1 et délivrant successivement les données pour un paquet unique bit à bit, de sorte que l'interface pour le circuit de correction d'erreur 24 ne nécessite pas d'être modifiée. D'autre part, vu du côté du CPU 40, celui-ci reçoit le second signal d'interruption INTR2 et reçoit successivement les données pour 176 bits, c'est-à-dire pour un paquet unique, bit à bit. Il s'ensuit qu'également vu du CPU 40, L'entrée de données peut s'effectuer dans une structure d'interface qui est absolument identique à celle qui aurait existé si le circuit de traitement de décodage n'était pas présent. Quand le circuit comparateur 824 détecte que les signaux d'adresse BOO à BO3 et AOO à AO3 sont entrées dans le second registre à décalage 826 en provenance du CPU 40 après activation du second signal d'interruption INTR2 spécifiant le mode d'entrée de données en série dans la description ci-dessus, les données de commande en provenance du CPU 40 sont délivrées en sortie au circuit de correction d'erreur 24 via le second registre à décalage 826, comme décrit ciaprès. Une opération du circuit de traitement de décodage 800 dans le cas où le CPU spécifie le mode d'entrée de données en série et délivre les données DIO à DI15 a un "LSI" de radiodiffusion multiplex FM incluant le circuit de correction d'erreur va maintenant être décrit. Le figure 31 est un chronogramme montrant l'opération d'un circuit de traitement de démodulation 800 pour le mode d'entrée de données en série. A l'instant tl, le CPU 40 commence à délivrer en sortie des signaux d'adresse BIO à BI3 et AIO à AI3 spécifiant le mode d'entrée en série. De façon à informer que la sortie du CPU 40 des signaux d'adresse est achevée, un signal CE2 est inversé d'un niveau bas à un niveau haut à l'instant t2. Le circuit de commande 822 reçoit un résultat de comparaison des signaux d'adresse dans le second registre à décalage 826 et des données spécifiant le mode d'entrée de données en série par le circuit comparateur 824, en réponse à l'inversion du signal CE2 à un niveau haut. Le circuit de commande 822 détecte que les signaux d'adresse spécifient le mode d'entrée de données en série, et commence à délivrer successivement au circuit de correction d'erreur 24 les données entrées dans le second registre à décalage 826 en tant que signal DO1 à l'instant t3. Quand les signaux d'adresse sont complètement sorties du second registre à décalage 826, le circuit de commande 822 inverse le signal CEl du niveau bas au niveau haut à l'instant t4, informant par là le circuit de correction d'erreurs 24 du fait que la sortie des données d'adresse est achevée. D'un autre côté, le CPU 40 délivre en sortie les données de commande DIO à DI15 après un laps de temps tEs après l'inversion du signal CE2 au niveau haut à l'instant t2. Le second registre à décalage 826 délivre au circuit de correction d'erreur 24 les données de commandes successivement entrées D10 à Dix 5 après le laps de temps tEs après l'inversion du signal CEl au niveau haut. En raison de l'opération susmentionnée, le circuit de traitement de décodage 800 délivre les adresses BO à B3 et AO à A3 comme vu par le circuit de correction d'erreur 24, et l'achèvement de cette sortie est détectée par l'inversion du signal CE1 au niveau haut. De plus, la sortie des données de commande DI0 à DI15 est commencée après un laps de temps TES après l'inversion du signal CE1 au niveau haut. L'entrée des signaux d'adresse et des données de commande dans le circuit de correction d'erreur 24 est donc réalisée dans une structure d'interface qui est absolument identique à celle qui existerait si le circuit de traitement de décodage 800 n'était pas présent. En d'autres termes, il est possible de décoder des données délivrées par le circuit de correction d'erreur 24 et transmettre les donnée d'interface pour le circuit de correction d'erreur 24 et le CPU 40, par la mise en oeuvre de la structure selon ce mode de réalisation. De plus, le nombre de bit du registre à décalage 802 peut être réduit en dessous de celui d'un paquet unique, il s'ensuit que le délai causé par le transit des données au travers du registre à décalage 802 peut être réduit au minimum. Bien que seul le décodage des données chiffrées ait été décrit dans ce qui précède en tant qu'opération du circuit de traitement de décodage 800, la structure de ce mode de réalisation de la présente invention n'est pas réduite à ce seul objet, tout u contraire la structure de ce mode de réalisation peut naturellement s accommoder d'un processeur intermédiaire pour traiter les autres données inclues dans un paquet de données sur la base de données prescrites. Bien que la présente invention ait été décrite et illustrée en détail, il doit être clairement entendu cependant que celle-ci n'est pas limitée aux seuls exemples de réalisations précisément décrits, notamment en relation avec les figures 10 à 31. REVENDICATIONS 1. Récepteur de signaux numériques destiné à recevoir des données d'émission dans un système de communication pour la transmission desdites données d'émission, celles-ci comprenant une pluralité de paquets, chacun ayant une deuxième longueur de bits déterminée, chaque paquet incluant des données d'information d'une première longueur de bits déterminée divisées en une pluralité de blocs, chacun desdits paquets incluant une pluralité de données spécifiques indiquant les attributs desdits paquets et lesdites données d'information étant chiffrées en des première et deuxième zones respectivement, ledit récepteur de signaux étant caractérisé en ce qu'il comprend: - des moyens de démodulation (12-24) pour la réception desdites données d'émissio et la démodulation de celles-ci en des signaux numériques correspondants; - des moyens d'accès à des données de clé (300) recevant une sortie desdits moyens de démodulation et extrayant des données de clé maître à partir d'un paquet spécifié parmi ladite pluralité des paquets incluant lesdites données d'information; - des moyens de décodage (400) pour réaliser un traitement de décodage sur lesdites données d'information pour chacun des paquets correspondants sur la base d'au moins une donnée spécifique inclue dans chacun desdits paquets et desdites données de clé maître ; et - des moyens de traitement (40) de données pour la réception d'une sortie desdits moyens de traitement de décodage et l'extraction desdites données d'information divisées à partir de ladite pluralité de paquets pour la structuration et la sortie de celles-ci en tant que dites données d'information. 2. Récepteur de signaux numériques selon la revendication 1, caractérisé en ce que lesdits moyens d'accès aux données de clé incluent: - des moyens de mémorisation de données de réception (202) pour successivement recevoir en série et délivrer en série des données de réception et délivrer, en parallèle, des données de mémorisation, - des moyens de détection de position de données de clé pour détecter si les données reçues sont ou non chiffrées pour chacun desdits paquets, pour activer un signal de détection d'embrouillage si lesdites données de réception sont chiffrées, et détecter la position desdites données de mémorisation dans lesdits moyens de mémorisation de données de réception dans lesdites données de réception pour activer un premier signal de détection de position de bit, et - des moyens d'extraction de données de clé (212) pour l'accès à des premières données mémorisées incluant lesdites données de clé, en parallèle à partir desdits moyens de mémorisation de données de réception, en réponse à ladite activation du signal de détection d'embrouillage et dudit premier signal de détection de position de bit. 3. Récepteur de signaux numériques selon la revendication 2, caractérisé en ce que la capacité mémoire desdits moyens de mémorisation des données de réception est inférieure à ladite deuxième longueur de bits déterminée. 4. Récepteur de signaux numériques selon la revendication 3, caractérisé en ce que lesdites données d'émission incluent: - des données d'instruction de chiffrage dans une première position déterminée de chacun desdits paquets, lesdites données de clé étant en outre inclues dans une deuxième position déterminée dudit paquet spécifié; en ce que lesdits moyens de détection de position des données de clé incluent: - des moyens de comptage de bits (204) pour compter le nombre de bits desdites données de réception qui sont introduites dans lesdits moyens de mémorisation de données de réception, - des premiers moyens de comparaison (206) pour recevoir une valeur de comptage des moyens de comptage de bits et activer un deuxième signal de détection de position de bit quand ladite première position prescrite correspond à ladite valeur de comptage, - des moyens de détection d'embrouillage (208) pour l'activation dudit signal de détection d'embrouillage en réponse auxdites données d'instruction de chiffrage dans des deuxièmes données de mémorisation reçues en parallèle à partir desdits moyens de mémorisation de données de réception en réponse à ladite activation dudit deuxième signal de détection de position de bit, et - des deuxièmes moyens de comparaison (210) pour la réception de ladite valeur de comptage desdits moyens de comptage de bits et pour l'activation dudit premier signal de détection de position de bit quand ledit paquet spécifié correspond à ladite valeur de comptage. 5. Récepteur de signaux numériques selon la revendication 4, caractérisé en ce que lesdits moyens d'extraction de données de clé incluent: - des troisièmes moyens de comparaison (222) pour l'activation d'un signal d'identification de données de clé en réponse à des données d'identification dans des premières données de mémorisation, - des moyens de confirmation de données de clé (224) pour l'activation d'un signal d'instruction d'accès à des données de clé en réponse à l'activation dudit signal de détection d'embrouillage, dudit signal de détection de détection de position de bit et dudit signal d'identification de données de clé, et - des moyens de mémorisation de données de clé (226) pour la réception desdites données de clé dans des premières données de mémorisation en réponse audit signal d'instruction d'accès aux données de clé. 6. Récepteur de signaux numériques selon la revendication 1, caractérisé en ce que lesdits moyens d'accès aux données de clé incluent: - des moyens de mémorisation de données (252) pour successivement recevoir en série et délicrer en série des données de réception et délivrer, en parallèle, des données mémorisées, - des moyens de détection de position de données de clé pour détecter si les données reçues sont ou non chiffrées pour chaque paquet, pour activer un signal de détection d'embrouillage si lesdites données de réception sont chiffrées et délivrer un paquet de données de clé indiquant que des données sont extraites à partir de ce paquet spécifié de même qu'un signal indiquant un numéro dudit paquet et un signal indiquant la position dans le paquet auquel lesdites données de mémorisation appartiennent dans lesdits moyens de mémorisation de données de réception, et - des moyens d'extraction de données de clé (268, 260, 262) pour la réception dudit signal de détection d'embrouillage, desdites données indiquant un paquet de données de clé, dudit signal indiquant un numéro de paquet et dudit signal indiquant la position dans le paquet, et la réception de premières données de mémorisation incluant leesdites données de clé délivrées en parallèle à partir desdits moyens de mémorisation de données de réception en réponse à au résultat d'une comparaison desdites données indiquant un paquet de données de clé avec un signal indiquant le numéro de paquet de clé et un résultat d'une comparaison de données de position de données de clé préalablement mémorisées, celles-ci étant spécifiées pour correspondre auxdites données indiquant un paquet de données de clé, avec ledit signal indiquant la position dans le paquet quand ledit signal d'embrouillage est à l'état actif. 7. Récepteur de signaux numériques selon la revendication 6, caractérisé en ce que la capacité mémoire desdits moyens de mémorisation des données de réception est inférieure à ladite deuxième longueur de bits déterminée. 8. Récepteur de signaux numériques selon la revendication 7, caractérisé en ce que lesdites données d'émission incluent: - des données d'instruction de chiffrage et des données indiquant un numéro de paquet dans des première et deuxième positions déterminées de chacun desdits paquets, respectivement, lesdites données indiquant un paquet de données de clé étant en outre inclues dans une troisième position déterminée dudit paquet spécifié; en ce que lesdits moyens de détection de position des données de clé incluent: - des moyens de comptage de bit (254) pour compter le nombre de bits desdites données de réception qui sont introduites dans lesdits moyens de mémorisation de données de réception dans une période de ladite deuxième longueur prescrite de bits, et délivrer ledit signal indiquant la position dans le paquet, - des premiers moyens de comparaison (256) pour l'activation d'un premier signal de détection de position de bit, quand ledit signal indiqund la position dans le paquet correspond à ladite première position prescrite, - des moyens de détection d'embrouillage (264) pour l'activation d'un signal de détection d'embrouillage en réponse auxdites données d'instruction de chiffrage dans des deuxièmes données de mémorisation reçues en parallèle à partir desdits moyens de mémorisation de données de réception en réponse à ladite activation dudit premier signal de détection de position de bit, - des moyens de détection d'un numéro de paquet (264) pour délivrer un signal indiquant un numéro de paquet en réponse à des données indiquant le numéro de paquet dans lesdites deuxièmes données de mémorisation, - des deuxièmes moyens de comparaison (258) pour détecter ladite troisième position déterminée en réponse audit signal indiquant le numéro de paquet et audit signal indiquant la position dans le paquet et pour activer un deuxième signal de détection de position de bit, et - des moyens de détection de paquet de données de clé (266) pour recevoir lesdites données indiquant un paquet de données de clé à partir desdits moyens de mémorisation en réponse à ladite activation dudit deuxième signal de détection de position de bit et délivrer celles-ci. 9. Récepteur de signaux numériques selon la revendication 8, caractérisé en ce que lesdits moyens d'extraction de données de clé incluent: - une pluralité de moyens de comparaison de position de données de clé (260, 262) pour la mémorisation préalable de la position desdites données de clé dans un dit paquet prescrit, celui-ci étant spécifiée par lesdites données indiquant un paquet de données de clé et pour l'activation d'un signal de détection de données de clé en réponse au résultat de la comparaison avec ledit signal indiquant la position dans le paquet, - des moyens de confumation (284, 286, 290, 292, 294) pour l'activation d'un signal d'instruction d'accès à des données de clé en réponse au résultat de la comparaison desdites données indiquant un paquet de données de clé, dudit signal indiquant le numéro de paquet et de ladite activation dudit signal de détection de données de clé quand ledit signal de détection d'embrouillage est à l'état actif, et - des moyens de mémorisation de données de clé (296) pour la réception desdites données de clé dans lesdits premières données de mémorisation en réponse audit signal d'instruction d'accès à des données de clé. 10. Récepteur de signaux numériques selon la revendication 9, caractérisé en ce que lesdits moyens d'extraction de données de clé incluent en outre: - des troisièmes moyens de comparaison (282) pour l'activation dudit signal de d'identification de données de clé en réponse à des données d'identification dans lesdites premières données de mémorisation, en ce que lesdits moyens de confirmation de données de clé activent ledit signal d'instruction d'accès à des données de clé en réponse au résultat de la comparaison desdites données indiquant la position des données de clé et dudit signal indiquant le numéro de paquet, de ladite activation dudit signal de détection de données de clé et de ladite activation dudit signal d'identification de données de clé quand ledit signal de détection d'embrouillage est à l'état actif. 11. Récepteur de signaux numériques selon la revendication 1, caractérisé en ce que lesdits moyens de traitement de décodage incluent: - des moyens de mémorisation des données de réception (402) pour successivement introduire en série et délivrer en série des données de réception et délivrer, en parallèle, des données de mémorisation, - des moyens de génération de signal de décodage pour détecter que ladite première zone est introduite dans lesdits moyens de mémorisation de données de réception pour chacun desdits paquets et de génération d'un signal de décodage sur la base desdites données spécifiques, celles-ci étant inclues dans lesdites données de mémorisation délivrées en parallèle, et - des moyens d'opération logique (418, 416) pour recevoir lesdites données de réception et ledit signal de décodage et pour décoder lesdites données d'information dans ladite deuxième zone pour chacun desdits paquets correspondants. 12. Récepteur de signaux numériques selon la revendication 11, caractérisé en ce que la capacité mémoire desdits moyens de mémorisation desdites données de réception est inférieure à ladite deuxième longueur de bits prescrite. 13. Récepteur de signaux numériques selon la revendication 12, caractérisé en ce que lesdites données d'information sont chiffrées par une opération OU-EXCLUSIF à l'aide d'une séquence de nombres pseudo-aléatoires générés sur la base de données initiales déterminées par au moins une desdites données spécifiques et lesdites données de clé maître, en ce que lesdits moyens de génération du signal de décodage génèrent ladite séquence de nombres pseudo-aléatoires sur la base desdites données initiales, et en ce que lesdits moyens d'opération logique exécutent une opération OU-EXCLUSIF desdites données d'information dans ladite deuxième zone et de ladite séquence de nombres pseudo-aléatoires pour chacun desdits paquets correspondants de données de réception. 14. Récepteur de signaux numériques selon la revendication 13, caractérisé en ce que lesdits moyens de génération de signal de décodage incluent: - des moyens de comptage de bits (404) pour compter le nombre de bits desdites données de réception qui sont introduites dans lesdits moyens de mémorisation de données de réception, - des premiers moyens de comparaison (206) pour recevoir une valeur de comptage des moyens de comptage de bits et activer un premier signal de détection de position de bit quand ladite première zone correspond à ladite valeur de comptage, - des moyens de génération de données initiales (501, 503) pour générer lesdites données initiales sur la base d'au moins une desdites données spécifiques dans lesdites données de mémorisation, celles-ci étant reçues en parallèle à pertir desdits moyens de mémorisation en réponse à ladite activation dudit premier signal de détection de position de bit, et - des deuxièmes moyens de comparaison (410) pour recevoir ladite valeur de comptage desdits moyens de comptage de bits et pour activer ledit deuxième signal de détection de position de bit quand ladite deuxième zone correspond à ladite valeur de comptage, et - des moyens de génération d'une première séquence de nombres pseudo-aléatoires sur la base desdites données initiales en réponse à ladite activation dudit deuxième signal de détection de position de bit. 15. Récepteur de signaux numériques selon la revendication 14, caractérisé en ce que lesdites données d'émission ont des données d'information chiffrées sur la base de données de clé maître et d'au moins une desdites données spécifiques pour chacun desdits blocs dans au moins un paquet partiel parmi la pluralité de paquets formant les données d'émission et incluent ladite clé maître dans au moins un paquet partiel prescrit parmi lesdits paquets partiels, en ce que lesdits moyens de génération de données initiales incluent: - des deuxièmes moyens de génération de séquences de nombres pseudo-aléatoires (501) pour la génération de nombres pseudo-aléatoires sur la base d'au moins une desdites données spécifiques, et - des moyens arithmétiques (503) pour la génération desdites données initiales sur la base d'une sortie desdits deuxièmes moyens de génération de nombre pseudo-aléatoires et desdites données de clé maître, celles-ci étant extraites desdites données d'émission. 16. Récepteur de signaux numériques selon la revendication 15, caractérisé en ce que lesdits moyens de génération de séquences de nombres pseudo-aléatoires incluent: - une pluralité de générateurs de nombres pseudo-aléatoires (504, 505, 506) pour générer des séquences de nombres pseudo-aléatoires sur la base desdites données initiales, et - des moyens arithmétiques non-linéaires (507) pour recevoir des sorties de ladite pluralité de générateurs de nombres pseudo-aléatoires et exécutant une opération non-linéaire pour délivrer lesdites séquences de nombres pseudoaléatoires. 17. Récepteur de signaux numériques selon la revendication 1, caractérisé en ce que lesdits moyens de démodulation et lesdits moyens de traitement de données sont commandés par un signal d'horloge de commande de traitement généré en réponse à l'activation d'un premier signal de déclenchement en provenance desdits moyens de démodulation, lesdits moyens de décodage (700) incluent: - des moyens de traitement de données dont l'opération d'entrée de données numériques est commandée par ledit signal d'horloge de commande pour réaliser un traitement de décision de données initiales sur la base de données numériques en provenance desdits moyens de démodulation et réaliser un traitement de décodage sur la base de données initiales déterminées etdélivrer le résultat auxdits moyens de d traitement de données, - des moyens de génération d'horloge interne (712) pour délivrer ledit signal d'horloge inteme, et - des moyens de sortie d'un signal d'horloge pour délivrer dulet signal d'horloge interne en tant que signal de commande de traitement dans une période pour laquelle lesdites données numériques en provenance desdits moyens de démodulation sont entrées en un nombre prescrit de bits en réponse à ladite activation dudit premier signal de déclenchement, pour délivrer un deuxième signal de déclenchement en réponse à l'activation dudit premier signal de déclenchement après un laps de temps à partir de ladite période de traitement de décision de la première valeur initiale, pour recevoir un signal d'horloge externe, celui-ci provenant desdits moyens de traitement, et pour délivrer ce même signal en tant que signal d'horloge de commande dans la période de traitement de décodage. 18. Récepteur de signaux numériques selon la revendication 17, caractérisé en ce que lesdits moyens de génération de signal d'horloge incluent: - des moyens de détection de synchronisation pour la détection du début dudit traitement de décision de données initiales et l'activation d'un signal de détection de synchronisation, - des moyens de comptage (710) pour le démarrage du comptage en réponse à ladite activation desdits moyens de détection de synchronisation et la sortie d'un deuxième signal de synchronisation après un laps de temps d'attente prescrit, et - des moyens de commutation pour commutater à un premier état sur réception dudit signal d'horloge interne et délivrer celui-ci en tant que signal de commande de traitement et à un second état sur réception dudit signal d'horloge externe et délivrer celui-ci en tant que signal de commande de traitement, lesdits moyens de commutation conservant ledit premier état pendant une période pendant laquelle lesdites données numériques initiales en provenance desdits moyens de démodulation sont entrées en un nombre prescrit de bits en réponse à ladite activation dudit signal de déclenchement, et conservant ledit second état pendant une période pendant laquelle ledit signal d'horloge externe est sortie en réponse audit deuxième signal de déclenchement. 19. Récepteur de signaux numériques selon la revendication 1, caractérisé en ce que l'un ou l'autre des modes de sortie pour délivrer des données comprenant ladite pluralité de paquets en provenance desdits moyens de démodulation, chacun ayant ladite deuxième longueur de bits prescrite, auxdits moyens de traitement, ou d'un mode d'entrée des données en provenance desdits moyens de traitement par lesdits moyens de démodulation, est spécifié en réponse à des données de spécification de mode de traitement fournies par lesdits moyens de démodulation, et lesdits moyens de décodage (800) incluent: - des moyens de commande (822), ces moyens de commande (i) détectant que la préparation de sortie desdits paquets est achevée dans lesdits moyens de démodulation et ledit mode de traitement de sortie spécifiant des données spécifiant ledit mode de sortie auxdits moyens de démodulation pour l'activation d'un premier signal de commande de traitement, (ii) activant un deuxième signal de commande de mode quand ledit mode de traitement spécifiant que des données sont sorties desdits moyens de traitement de données spécifie ledit mode de sortie, et (iii) délivrant des données spécifiant ledit mode de traitement pour spécifier ledit mode d'entrée auxdits moyens de démodulation et délivrant des données en provenance desdites moyens de traitement de données vers lesdits moyens de démodulation telles quelles quand ledit mode de traitement spécifiant que des données sont sorties desdits moyens de traitement spécifie ledit mode d'entrée, lesdits moyens de décodage incluant en outre: - des moyens de mémorisation (802) pour l'entrée de données d'une troisième longueur de bits prescrite parmi lesdits paquets en réponse à ladite activation dudit premier signal de commande, recevant successivement en série et délivrant en série des paquets en réponse à ladite activation dudit deuxième signal de commande, et délivrant en parallèle des données de mémorisation, et - des moyens de traitement de données (810) pour exécuter ledit traitement de décodage sur lesdits paquets de données successivement entrés dans lesdits moyens de mémorisation sur la base de données initiales décidées en réponse auxdites données de ladite troisième longueur de bits prescrite reçues en parallèle desdits moyens de mémorisation. 20. Récepteur de signaux numériques selon la revendication 19, caractérisé en ce que la capacité de mémorisation desdits moyens de mémorisation est inférieure à ladite deuxième longueur de bits prescrite.