FR 2732781 A1 19961011 FR 9504187 A 19950407 PROCEDE DE FABRICATION DE MATRICE ACTIVE TFT POUR ECRAN DE SYSTEME DE PROJECTION La présente invention concerne un procédé de fabrication à quatre niveaux de masquage d'une matrice active d'un écran à cristaux liquides dont les transistors de commande sont du type grille dessus. L'écran à cristaux liquides obtenu par ce procédé est particuliérement bien adapté pour des utilisations dans des systèmes de visualisation en projection. Les écrans à cristaux liquides à vision directe ou à projection sont en général composés de lignes (lignes de sélection) et colonnes (lignes de données) aux intersections desquelles sont situées les électrodes de pixel connectées au travers des transistors à ces lignes. Les grilles de ces transistors forment les lignes de sélection et sont commandées par les circuits de commande périphériques qui balayent les lignes et rendent passants les transistors de chaque ligne en permettant, par les lignes de données connectées aux autres circuits de commande périphériques, de polariser les électrodes et modifier les propriétés optiques du cristal liquide compris entre ces électrodes et la contre-électrode (ou électrode de référence) permettant ainsi la formation d'images sur l'écran. Les écrans à cristaux liquides utilisés dans des systèmes de projection sont soumis à de très fortes contraintes du fait de la puissance du faisceau de la lumière blanche nécessaire qui peut aller jusqu'à 300mW/cm2. Dans le cas qui nous intéresse ici où la matrice active est constituée de transistors à couches minces grille-dessus, pour que ceux-ci supportent ces contraintes, il est indispensable que le silicium qui est photoconducteur soit protégé du faisceau par un masque opaque, et qu'il y ait une capacité de stockage qui soit en parallèle avec la capacité du cristal liquide du pixel élémentaire. Cependant, dans de tels écrans à cristaux liquides utilisables dans des systèmes à projection, il demeure de sérieux inconvénients parmi lesquels la forte résistance des colonnes en ITO ou les risques de coupure des niveaux en ITO. La présente invention propose un procédé de fabrication simple et fiable, ne comportant que 4 niveaux de masquage, d'une matrice active à transistor en couches minces (TFT) en silicium amorphe aSi étagé directe qui respecte les contraintes évoquées plus haut tout en remédiant aux inconvénients des solutions existantes. En effet, la présente invention concerne un procédé de fabrication d'écrans à matrice active constitué de pixels commandés par des transistors dont les sources et drains constituent une colonne ou une électrode de pixels, et la grille une ligne de sélection, et qui est caractérisé en ce qu'il comporte entre autres les étapes suivantes - dépôt et gravure sur une plaque isolante transparente d'un premier niveau opaque afin de masquer le niveau semi-conducteur du transistor qui sera réalisé ; ce premier niveau étant de préférence conducteur pour réaliser une seule capacité de stockage et gravé de manière à réaliser une trame afin de pouvoir être polarisé par des circuits extérieurs - dépôt d'une couche transparente isolante - dépôt et gravure d'un conducteur transparent afin de réaliser des électrodes de pixels, les sources et drains et les pistes .de sortie extérieures - dépôt sélectif sur les sources et drains d'espèces dopées permettant un contact ohmique, puis dépôt d'un matériau semiconducteur intrinsèque et d'un isolant de grille, et première gravure de l'ensemble de manière à ne pas recouvrir des pistes extérieures de la matrice active - dépôt et gravure d'un niveau conducteur opaque réalisant les lignes de la matrice active ainsi que les grilles des transistors;; - et seconde gravure du niveau semiconducteur - isolant de grille en utilisant le masque du niveau conducteur opaque. De préférence, un masque opaque masquant les parties semiconductrices de la matrice active est gravé sur la contre-électrode. Un perfectionnement de ce procédé consiste en ce que lors de la première gravure de la bicouche semi-conducteur et isolant de grille, des trous sont prévus au travers de cette couche de manière à établir des contacts entre la couche conductrice transparente et le niveau conducteur opaque. On peut, d'autre part, ajouter une étape supplémentaire consistant à passiver le tout par un dépôt d'une couche d'isolant à travers, par exemple, un masque métallique préservant ainsi les contacts nécessaires à la commande de la matrice active. La présente invention concerne aussi un écran plat réalisé par ce procédé. La présente invention sera mieux comprise et des avantages supplémentaires apparaîtront à la lecture de la description qui va suivre illustrée par les figures suivantes - les figures la à id représentent un exemple d'un mode de réalisation selon l'invention; - la figure 2 représente une vue planaire d'un pixel obtenue par le procédé de la figure précédente; et - la figure 3 représente une vue planaire d'un pixel obtenu par un procédé selon l'invention dit avec redondance. Comme le montre la figure la, les premières et secondes étapes du procédé de fabrication de TFT grille-dessus selon l'invention consistent à déposer puis graver un niveau opaque 1 (premier niveau de masquage), par exemple métallique comme du titane Ti ou du chrome Cr sur une épaisseur de l'ordre de 100 à 200nm, par pulvérisation cathodique sur le substrat transparent 2, qui peut être en verre. La fonction de ce niveau opaque est de masquer à la lumière incidente du système de projection la partie semi-conductrice du transistor, mais aussi, à condition que ce niveau opaque soit conducteur, de servir d'armature à la capacité de stockage formée par l'électrode de pixel et ce niveau conducteur opaque. La trame alors obtenue constitue un plan de masse opaque et peut être polarisée à partir de pistes périphériques. Afin d'augmenter cette capacité de stockage, on peut effectuer, au cours d'une étape intermédiaire, un dépôt d'une couche conductrice transparente sur l'ensemble du substrat, avant ou après le niveau opaque 1. Au cours d'une troisième étape de fabrication, une couche 3 d'un matériau isolant transparent (silice SiO2 ou un diélectrique équivalent) est déposé et recouvre l'ensemble du réseau opaque conducteur réalisé au cours de l'étape précédente. Cette couche constitue l'isolant de la capacité de stockage évoquée plus haut. Seules les extrémités des pistes du niveau conducteur 1 ne sont pas recouvertes dans le cas où l'on désire polariser ce réseau. Ce dépôt peut se faire par dépôt chimique en phase vapeur assisté par plasma (PECVD) ou par dépôt chimique en phase vapeur à pression atmosphérique (APCVD) sur une épaisseur de l'ordre 0,5 à 1 IJm. Les quatrièmes et cinquièmes étapes du procédé selon l'invention consistent à déposer puis graver sur cette couche isolante 3 un niveau conducteur transparent, qui peut être par exemple de l'ITO (Oxyde d'lndium et d'Etain) déposé par pulvérisation cathodique sur une épaisseur de l'ordre de 1 500 à 2500 . La résistance par carré devra être la plus faible possible. En effet, ce niveau doit être gravé pour réaliser les colonnes sources 4, les drains-électrodes de pixels 5 ainsi que les piste de sortie 6 pour les connexions extérieures de la matrice active. Cette étape nécessite un second niveau de masquage pour la photogravure. La sixième étape est représentée par la figure 1c et consiste à déposer trois niveaux. Le premier niveau crée le contact ohmique source-drain par bombardement d'ions Phosphore (P+) issus d'un flash plasma de PH3 par exemple. Le second niveau déposé est le niveau semi-conducteur 7, comme par exemple du silicium amorphe a-Si sur une épaisseur de l'ordre de 500 , et le troisième niveau est l'isolant 8, comme par exemple du nitrure de silicium SiN sur une épaisseur de l'ordre de 2000 à 3000Â. Ces trois couches peuvent être déposées dans une même étape de PECVD à une température maximale de l'ordre de 200 à 2500C telle qu'elle ne dégrade pas la surface de l'ITO. Au cours d'une septième étape, cette tri-couche est gravée (troisième niveau de masquage) afin de former les trous (vias) pour accéder aux pistes de sorties et aux colonnes dans le cas de l'option redondance, c'est-à-dire dans le cas de contact entres les niveaux ITO 4, 5 et 6 et les niveaux métal 9 à venir. Cette étape se fait par gravure ionique (RIE pour "Reactive lon Etching") pour obtenir une pente douce des vias. La huitième étape du procédé est représentée sur la figure id et consiste à déposer un niveau conducteur 9 comme par exemple de l'aluminium Al, du molybdène Mo ou du chrome Cr par pulvérisation cathodique sur une épaisseur de l'ordre de 2000 à 4000À. Lors d'une neuvième étape du procédé, le niveau conducteur 9 subit une étape de photolithographie (quatrième niveau de masquage) puis de gravure, pour former les lignes de la matrice, les grilles du transistor. Ce niveau conducteur pourra rester ou non en contact avec l'lao des pistes de sortie suivant le type d'adressage choisi. II pourra également être en contact sur une partie des colonnes ITO si l'on a choisi l'option redondance. La neuvième étape consiste à graver la tri couche contact ohmique.semiconducteur 7-isolant 8 en utilisant comme masque le niveau conducteur 9 recouvert ou non de sa résine par voie sèche (RIE) de préférence. Enfin, la dixième étape consiste à recouvrir l'ensemble d'une couche d'isolant (non représentée sur la figure) comme par exemple du SiN ou du SiO d'épaisseur de l'ordre de 2000 à 5000 . Cette dernière couche non photolithogravée n'est pas obligatoire mais elle assure l'absence de courts-circuits éventuels entre les pixels ou les lignes et la contre-électrode. Elle peut être photolithogravée ou non. Dans ce cas, et dans ce type de technologie, I'accès aux pistes de la dalle TFT se fera par gravure du polyimide et du SiN de passivation lorsque la cellule sera assemblée, remplie de cristal liquide et scellée, la contre électrode servant de masque. Sur les figures 2 et 3 qui représentent des vues planaires d'un pixel obtenu grâce à des modes de réalisation du procédé selon l'invention, les références correspondant aux différents niveaux de matériau des figures la à id ont été conservées. En effet, la figure id correspond à une coupe selon AA'A" sur les figures 2 et 3. Un masque opaque 12 de forme octogonale est gravé sur la contre-électrode afin de ne masquer à la lumière venant du côté de la contre-électrode que les parties semi-conductrices du transistor de commande. Sa forme peut aussi bien être ronde ou tout autre. La colonne 3 comporte une patte 10 contournant la langue 11 de l'électrode 5 formant le drain du transistor pour plus d'efficacité du transistor.Cette patte n'apparaît pas sur les figures la à ld pour plus de clarté, de même que les pistes de sortie 6 des figures lb à id n'ont pas été représentées sur les figures 2a et 2b. Les lignes sont réalisées par l'empilement niveau semi-conducteur 7isolant de grille 8-grille 9. La figure 3 est équivalente à la figure 2 sauf que celle-ci fait apparaître l'option redondance qui consiste à graver un trou 12 (vias) dans les niveaux semi-conducteurs 7-isolant de grille 8 lors de la septième étape du procédé afin de mettre en contact le niveau ITO 4 avec le niveau métal 9. Cette mise en contact offre le double avantage de diminuer la résistivité des colonnes (la résistivité de l'ITO est supérieure à la résistivité du molybdène ou de l'aluminium), et d'assurer la continuité de la colonne 4 si l'ITO se trouve coupé entre deux vias. La présente invention s'applique à tous les écrans à cristaux liquides dont la matrice active est constituée de transistors dits à grilledessus, mais en particulier à ceux utilisés dans des systèmes de visualisation par projection. REVENDICATIONS 1. Procédé de fabrication d'écrans à matrice active constitué de pixels commandés par des transistors dont les sources et drains constituent une colonne ou une électrode de pixels, et la grille une ligne de sélection, caractérisé en ce qu'il comporte entre autres les étapes suivantes - dépôt et gravure sur une plaque isolante transparente (2) d'un premier niveau opaque (1) afin de masquer le niveau semiconducteur (7) du transistor qui sera réalisé; - dépôt d'une couche transparente isolante (3) - dépôt et gravure d'un conducteur transparent (7) afin de réaliser les électrodes de pixels (5), les sources et drains (4) et les pistes de sortie extérieures (6);; - dépôt sélectif sur les sources et drains d'espèces dopées permettant un contact ohmique, puis dépôt d'un matériau semiconducteur intrinsèque et d'un isolant de grille (8), et première gravure de l'ensemble de manière à ne pas recouvrir des pistes extérieures (6) de la matrice active ainsi que les grilles des transistors, - dépôt et gravure d'un niveau conducteur opaque (9) réalisant les lignes de la matrice active - et seconde gravure du niveau semi-conducteur (7)-isolant de grille (8) en utilisant le masque du niveau conducteur opaque (9). 2. Procédé selon la revendication 1, caractérisé en ce qu'un masque opaque (12) masquant les parties semiconductrices de la matrice active est gravé sur la contre-électrode. 3. Procédé selon les revendications 1 ou 2, caractérisé en ce que le premier niveau opaque est conducteur afin de réaliser une capacité de stockage. 4. Procédé selon la revendication 3, caractérisé en ce que ce niveau conducteur opaque est gravé de manière à réaliser une trame afin de pouvoir être polarisé par des circuits extérieurs. 5. Procédé selon l'une quelconque des revendications 3 ou 4, caractérisé en ce qu'une couche conductrice transparente est déposée avant ou après le premier niveau opaque (1). 6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que lors de la première gravure de la bicouche semi-conducteur (7) et isolant de grille (8), des trous (12) sont prévus au travers de cette bicouche de manière à établir des contacts (12) entre la couche conductrice transparente (4, 5, 6) et le niveau conducteur opaque (9). 7. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce qu'une étape supplémentaire consiste à passiver le tout par un dépôt d'une couche d'isolant, ne laissant dépasser que les contacts nécessaires à la commande de la matrice active. 8. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le premier niveau opaque est réalisé en titane, chrome, molybdène ou aluminium sur une épaisseur comprise entre 100 et 200nm. 9. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la couche transparente isolante est constituée par de l'oxyde de silicium ou du nitrure de silicium sur une épaisseur comprise entre 0,5 et 1 'jm. 10. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le niveau conducteur transparent est réalisé en oxyde d'indium et d'étain sur une épaisseur comprise entre 1500 et 2500 . 11. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le semi-conducteur est du silicium amorphe sur une épaisseur de l'ordre de 500 . 12. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que l'isolant de grille est constitué par du nitrure de silicium ou de l'oxyde de silicium sur une épaisseur de l'ordre de 2000 à 4000À. 13. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le métal de grille est constitué par du molybdène, de l'aluminium, du titane ou du chrome sur une épaisseur de l'ordre de 2000 à 4000Â. 14. Ecran à cristaux liquides, caractérisé en ce qu'il est réalisé par un procédé selon les revendications précédentes.