FR 2737072 A1 19970124 FR 9508814 A 19950720 CIRCUIT DE LECTURE DE DETECTEURS DE RAYONNEMENTS ELECTROMAGNETIQUES AVEC REMISE A ZERO DU CIRCUIT DE LECTURE PAR LES DETECTEURS DESCRIPTION Domaine technique La présente invention concerne un circuit de lecture de détecteurs de rayonnements électromagnétiques avec remise à zéro du circuit de lecture par les détecteurs. Le domaine de l'invention est celui des dispositifs de détection de rayonnements en particulier les rayonnements émis aux longueurs d'onde de l'infrarouge, du visible et des rayons X. L'invention se rapporte plus particulièrement à l'une des fonctions électriques des circuits de lecture utilisés pour conditionner le signal délivré par certains types de détecteurs de rayonnements. Etat de la technique antérieure Les dispositifs de détection photonique concernés par l'invention sont de deux types - quantiques - bolométriques. Dans les détecteurs quantiques, les photons reçus par le détecteur sont convertis en électrons et/ou trous selon le principe de la détection intrinsèque (transition bande de valence à bande de conduction directe) ou extrinsèque (transition entre niveau intermédiaire et bande de conduction) . Les détecteurs quantiques peuvent être regroupés en deux catégories - les détecteurs photovoltaïques dont l'intensité du courant varie en fonction du flux incident - les détecteurs photoconducteurs dont la résistance varie en fonction du flux incident. Les détecteurs bolométriques sont des détecteurs thermiques, c'est-à-dire que le rayonnement incident provoque une élévation de température du détecteur qui se traduit par une variation de caractéristique de ce détecteur. Cette caractéristique est généralement la résistance du détecteur, mais elle peut être sa capacité ou sa caractéristique couranttension. Les détecteurs quantiques et les détecteurs bolométriques peuvent donc être assimilés à un générateur de courant, plus ou moins idéal, qui délivre un courant dont l'intensité varie en fonction du flux incident à condition que ces détecteurs soient convenablement polarisés. Dans certaines caméras les images sont faites soit à partir de barrettes de détecteurs (autrement dit des détecteurs implantés à un pas régulier dans une seule direction) qui doivent être balayées, soit à partir de mosaïques (autrement dit des détecteurs implantés de façon matricielle) qui, dans la plupart des cas, ne sont pas balayées. Etant donné le nombre de détecteurs utilisés dans les caméras actuelles, et étant donné le pas des détecteurs, il est absolument nécessaire d'utiliser un circuit spécifique, que l'on désignera par la suite par "circuit de lecture", pour conditionner les signaux délivrés par les détecteurs et les multiplexer vers un nombre restreint de chaînes de traitement de l'information. La fonction détection peut être faite soit directement sur le circuit de lecture, soit sur un autre circuit. Dans le premier cas on parle de composant monolithique et dans le deuxième de composant hybride car les détecteurs du circuit de détection sont interconnectés aux étages d'entrée du circuit de lecture par des technologies adaptées comme l'hybridation par billes. La figure l illustre le synoptique des fonctions utilisées dans un étage d'entrée d'un dispositif de lecture. Les circuits de lecture de photodétecteurs sont par exemple des circuits de lecture silicium réalisés en filière CCD ("Charge Coupled Device" ou dispositif à transfert de charge) ou CMOS ("Compatible Metal Oxide Semi-Conductor" ou semi-conducteur à oxyde métallique compatible). Comme représenté sur la figure 1, tous les circuits intègrent aujourd'hui a) Une fonction d'adaptation d'impédance (11) b) Une fonction mémoire de moyennage et de stockage de l'information (12). c) Une fonction de remise à zéro ou de reset de la fonction mémoire (13) entre deux images. d) Une fonction de multiplexage des informations stockées dans les mémoires. L'invention se rattache au fonctionnement électrique de l'étage d'entrée qui réalise les fonctions a, b, c. Souvent cet étage est spécifique à chaque point élémentaire ou pixel. Cet étage d'entrée peut être réalisé selon différents schémas électroniques, possédant chacun des avantages et inconvénients qu'il convient de prendre en compte pour une réalisation particulière.Différentes solutions possibles, considérées dans l'article [1] cité en référence, sont résumées ci-après - CTIA : "Capacitor Feedback Trans Impedance Amplifier" ou amplificateur transimpédance à bouclage par capacité - SFD : "Source Follower per Detector" ou suiveur de source à détecteur - CM : "Current Mirror Gate Modulation" ou modulation de grille à miroir de courant - FEDI : "Feedback Enhanced Direct Injection" ou injection directe augmentée à rétroaction - RL : "Resistor Load Gate Modulation" ou modulation de grille à charge par résistance - DI : "Direct injection" ou injection directe. L'examen des schémas de principe de cet étage d'entrée, tel qu'illustré dans les figures 9 à 14 de cet article [1], met en évidence les fonctions décrites précédemment. A titre d'exemple le schéma de l'injection directe DI est illustré sur la figure 2. Les notations utilisées représentent Vdet : la tension d'alimentation du substrat des détecteurs Vin : la tension appliquée sur la grille du transistor MOS de polarisation des détecteurs Vreset : la tension de recharge de la capacité d'intégration Cint. Dans le contexte de la réduction des dimensions des composants, le problème posé dans les dispositifs de l'art antérieur est celui de l'optimisation de la taille des points élémentaires dans les circuits de lecture. L'invention a pour objet une simplification de l'architecture électronique du circuit de lecture par suppression de l'interrupteur permettant la remise à zéro de la mémoire, la recharge de celle-ci étant réalisée par le détecteur et le transistor de polarisation. L'homme de l'art peut penser que faire une recharge de la mémoire avec le détecteur et le transistor de polarisation génère du bruit dans le circuit et par conséquent diminue ses performances ; il préfère donc contrôler la tension de recharge par un interrupteur qui commute une alimentation sur la mémoire. Exposé de l'invention La présente invention propose un circuit de lecture d'un signal analogique délivré par au moins un détecteur de rayonnements électromagnétiques comprenant - un ensemble de points élémentaires qui réalisent chacun trois fonctions : adaptation d'impédance, mémoire de moyennage et stockage de charge, et remise à zéro de la fonction mémoire entre deux images - un dispositif de traitement du signal apte à transférer et à effectuer la conversion de la charge en mémoire en un signal analogique caractérisé en ce que la fonction de remise à zéro est réalisée à l'aide de la fonction détection et de la fonction adaptation d'impédance. Chaque point élémentaire est constitué d'un dispositif d'adaptation d'impédance, muni d'une première horloge, apte à polariser le détecteur, à lire le courant fourni par le détecteur, et à commander la recharge d'au moins une mémoire analogique pour d'une part intégrer le courant fourni par le détecteur, d'autre part stocker la charge obtenue et, enfin associée à un dispositif d'adressage, lire cette charge. L'invention porte sur une nouvelle architecture du point élémentaire et sur son fonctionnement. Ce point élémentaire s' adapte à tout dispositif de traitement du signal. Le dispositif d'adaptation d'impédance est relié par une première entrée au détecteur, par une second entrée à la mémoire et par une troisième entrée à une première horloge qui commute entre différents niveaux. La mémoire est connectée en entrée au dispositif d'adaptation d'impédance et en sortie au dispositif de traitement du signal. Les avantages particuliers apportés par 1 invention découlent bien sûr de la simplification apportée au point élémentaire, c'est-à-dire - la simplification du dessin du point élémentaire ; - l'augmentation du taux de remplissage (rapport de la surface dédiée à la fonction intégration à la surface du pixel) et donc amélioration du rapport signal à bruit délivré par le capteur - la diminution de la densité des interconnexions nécessaires au pilotage de la matrice - la diminution du nombre de contacts dans chaque point élémentaire ; - l'amélioration du rendement technologique de fabrication des circuits de lecture et donc diminution du coût ;; - la simplification de l'électronique de pilotage du circuit de lecture par diminution du nombre de signaux de commande - la diminution du nombre moyen de points élémentaires en défaut (au vu d'un critère donné) par élimination d'une des sources de défauts potentiels (fonction reset spécifique). La réalisation de l'invention fait appel aux technologies et moyens aujourd'hui classiques de réalisation des circuits intégrés. Avantageusement, l'invention s'applique à la réalisation des circuits de lecture de type barrettes ou mosaïques, circuits de lecture de détecteurs de type quantique ou bolométrique, ou de tous types, adaptés à la détection de rayonnements électromagnétiques (X, visibles, infrarouges). Brève description des dessins - La figure 1 illustre le synoptique des fonctions utilisées dans un étage d'entrée d'un dispositif de lecture - la figure 2 illustre un circuit à injection directe - la figure 3 schématise un point élémentaire de l'art antérieur - la figure 4 illustre un point élémentaire selon l'invention ; - la figure 5 illustre le chronogramme d'un fonctionnement usuel - la figure 6 illustre le chronogramme d'un fonctionnement conforme à l'invention - la figure 7 illustre le schéma d'une réalisation d'un point élémentaire de l'art antérieur ; - la figure 8 illustre le schéma général d'une matrice 256 x 256 à lecture CMOS, mettant en oeuvre des points élémentaires tels que celui représenté à la figure 7 ; - la figure 9 illustre un exemple de réalisation des circuits de lecture CCD. Exposé détaillé de modes de réalisation L'invention porte sur une nouvelle architecture du point élémentaire et sur son fonctionnement. Un tel point élémentaire s'adapte à tout dispositif de traitement du signal. Sur la figure 3 est représenté un point élémentaire de l'art antérieur comprenant deux transistors MOS Tl et T2 et une capacité C, relié à un détecteur D. L'invention concerne un circuit de lecture d'un signal analogique délivré par au moins un détecteur qui comprend - un ensemble de points élémentaires PEL - un dispositif de traitement du signal apte à transférer et à effectuer la conversion de la charge en mémoire en un signal analogique. Comme représenté sur la figure 4 chaque point élémentaire PEL est constitué d'un dispositif d'adaptation d'impédance 10, muni d'une première horloge H1, apte à polariser le détecteur, à lire le courant fourni par le détecteur 11 et à commander la recharge d'au mois une mémoire analogique 12 pour, d'une part intégrer le courant fourni par le détecteur, d'autre part stocker la charge obtenue et enfin, associé à un dispositif d'adressage, lire cette charge. Le dispositif d'adaptation d'impédance 10 est ainsi relié par une première entrée au détecteur 11, par une seconde entrée à la mémoire 12 et par une troisième entrée à l'horloge H1 qui commute entre différents niveaux. La mémoire 12 est connectée en entrée au dispositif d'adaptation 10 d'impédance et en sortie, via un circuit de prétraitement 13, au dispositif d'adressage, qui est relié en sortie au dispositif apte à transférer et à convertir les charges. Chaque point élémentaire PEL ou pixel réalise trois fonctions : adaptation d'impédance, mémoire de moyennage et stockage de charge, et remise à zéro de la fonction mémoire entre deux images. La recharge de la mémoire correspond à la remise à zéro du circuit de lecture. La mémoire est formée en général par un condensateur. Ce peut également être, par exemple, un transistor ou un condensateur MOS. Le circuit d'adressage est un transistor ou un condensateur MOS. Le dispositif d'adaptation d'impédance est par exemple un transistor MOS. Les détecteurs sont par exemple des résistances ou des diodes. Avec des résistances on a - une recharge de la mémoire analogique à un niveau de référence, par exemple la masse, et intégration du courant provenant des détecteurs, ce courant allant du détecteur à la mémoire - une recharge de la mémoire à un niveau haut (par exemple la tension d'alimentation ou un niveau intermédiaire tel qu'en fin de l'étape d'intégration, la tension ne soit pas nulle), intégration du courant, ce courant allant du condensateur au détecteur. Avec des diodes on a - la zone P située à l'entrée du dispositif d'adaptation, si la diode est une diode P/N ; une recharge de la mémoire à un niveau haut (par exemple la tension d'alimentation ou un niveau intermédiaire tel qu'en fin de l'étape d'intégration, la tension ne soit pas nulle), intégration du courant, ce courant allant du condensateur au détecteur - la zone N située à l'entrée du dispositif d'adaptation, si la diode est une diode N/P ; une recharge de la mémoire analogique à un niveau de référence, par exemple la masse, et intégration du courant provenant des détecteurs, ce courant allant du détecteur à la mémoire. Tout en conservant la pleine potentialité des fonctions de détection et d'adaptation d'impédance, l'invention propose d'utiliser les éléments des fonctions illustrées à la figure 2, pour assurer la fonction de remise à zéro ou reset. On va maintenant expliciter le chronogramme et les niveaux de tension de commande des fonctions détection et adaptation d'impédance, chronogramme et niveaux nécessaires à l'obtention de la remise à zéro de la fonction mémoire, en éliminant la fonction spécifique de reset. On explicite ce fonctionnement dans le cas d'un premier étage basé sur une injection directe utilisant un transistor MOS d'adaptation d'impédance de type P. I1 est aisé à un homme de l'art de généraliser ce mode particulier de remise à zéro à certains des étages transimpédances cités précédemment. Dans un mode de fonctionnement standard utilisant la fonction de reset classique, le timing et les niveaux des signaux sont illustrés sur la figure 5. Avec Vdet=Vdd = Tension haute d'alimentation du circuit de lecture dans le cas de détecteurs P/N tels que celui de la figure 2. Vin=Vo = Tension optimale de grille du transistor MOS de polarisation permettant un couplage correct du détecteur au circuit de lecture. Phase de remise à zéro ou reset = Commande de fermeture de l'inter rupteur de remise à zéro = Vdd au moment de la recharge de Cint (dans le cas d'un transistor MOS canal N). Dans le mode conforme à l'invention utilisant le reset à l'aide de la fonction détection et de la fonction adaptation d'impédance, le timing proposé est celui représenté sur la figure 6. Ce chronogramme est établi pour un transistor MOS de polarisation de type P. Le fonctionnement peut être résumé comme suit a) Intervalle t0otl : Vdet = Vreset = 0 volt ; Vin = Vdd Le transistor MOS de polarisation est bloqué. Les potentiels d'anode et de cathode des détecteurs sont portés à 0 volt, à un petit décalage près correspondant à la tension de circuit ouvert des détecteurs. On note que la pente du front de descente de Vdet peut être ajustée de façon à limiter la polarisation directe des détecteurs durant cette phase de mise au potentiel zéro. b) Intervalle tl-+t2 : Vdet = 0 volt ; Vin = 0 volt Le transistor MOS de polarisation est en régime de conduction ohmique, régime autorisant le reset des capacités Cint au niveau du potentiel des détecteurs, soit 0 volt dans la figure 6. On note que des ajustements de niveaux sont possibles sur Vdet et Vin pour optimiser le régime de reset imposé par le transistor MOS de polarisation (prise en compte des effets de tension de seuil et de bande passante). c) Intervalle t2et3 : Vdet = 0 volt, Vin = Vdd A l'instant t2 on bloque le transistor MOS de polarisation, ce qui échantillonne et bloque le niveau de reset (soit Vreset = 0 volt) dans les capacités d'intégration Cint. d) Intervalle t3ot4 : Vdet = Vdd, Vin = Vdd Le transistor MOS de polarisation est toujours bloqué, le potentiel de substrat des détecteurs est ramené à son état initial soit Vdd. A l'instant t3 les potentiels d'anode et de cathode des détecteurs sont donc portés à Vdd à un petit décalage près correspondant à la tension de circuit ouvert des détecteurs. Le front de montée de Vdet peut être ajusté de façon à limiter la polarisation inverse des détecteurs durant cette phase de mise au potentiel Vdd. e) Intervalle t4ot5 : Vdet = Vdd, Vin = Vo A l'instant t4 le potentiel de grille du transistor MOS de polarisation est porté à la valeur Vo. A partir de cet instant, le système commence donc a intégrer son courant dans la capacité Cint et on se retrouve dans un état identique à celui décrit par le chronogramme de la figure 5 pendant cette phase d'intégration. f) Intervalle t5ot0 + T Vdet = Vdd, Vin = Vdd A l'instant tO + T, le cycle recommence, on stoppe l'intégration et on mémorise l'information dans les capacités Cint. On suppose évidemment qu'avant d'effectuer un nouveau reset par les détecteurs, les charges accumulées entre les instants t4 et t5 dans les capacités Cint ont été "lues" par la fonction de multiplexage du circuit de lecture. Si l'on considère à présent le circuit de traitement qui fait l'interface entre un point élémentaire et l'amplificateur vidéo de sortie, on a la description suivante Avec un circuit de type CMOS, tous les transistors MOS de sortie du point élémentaire d'une même colonne sont généralement reliés par une connexion (par exemple un fil d'aluminium). Au bout de cette connexion se trouve - soit un nouveau transistor MOS d'adressage qui effectue le multiplexage des signaux vers 1' (unique) amplificateur de sortie - soit des amplificateurs dont les sorties sont multiplexées vers l'amplificateur de sortie du circuit. Une première architecture illustrée à la figure 8 correspond à une réalisation 256 x 256 à lecture CMOS, la réalisation d'un point élémentaire correspondant étant représentée à la figure 7. Sur cette figure 7 on retrouve le transistors MOS T1 et T2 de la figure 3. La capacité C est réalisée ici par un transistor MOS T3. Le transistor MOS T4, relié à une tension d'alimentation Vdda forme un ensemble suiveur vers les transistors d'adressage ligne T5 et colonne T6. Le transistor MOS T7 reçoit une polarisation de grille Vggn. Avec un circuit de type CCD (dispositifs à transfert de charges) les transistors MOS de sortie d'un point élémentaire sont reliés à une ou deux phases du circuit CCD appelé "circuit CCD parallèle". Chaque colonne a son circuit CCD parallèle qui effectue le transfert des charges du point élémentaire vers le circuit CCD appelé "circuit CCD série" qui se trouve en bout de l'ensemble des colonnes. Le circuit CCD série effectue le transfert des charges des circuits CCD parallèles vers l'amplificateur vidéo de sortie. Le synoptique d'une matrice 64 x 64 de type CCD est illustré sur la figure 9. La matrice 256 x 256 à lecture CMOS, dont le synoptique est illustré à la figure 8, a servi de test pour l'invention. Bien que possédant un étage de recharge, la défaillance de cet étage sur certaines puces (problèmes technologiques) a amené à valider le principe de la recharge par un étage transimpédance. On a pu vérifier la bonne qualité de cette recharge en termes d'homogénéité sur l'ensemble de la matrice et son aptitude à ne pas dégrader le bruit propre de la fonction d'intégration. REFERENCE [1] "Infrared Readout Electronics : a Historical Perspective" de Mary J. Hewitt - John L. Vampola Steve H. Black et Carolyn J. Nielsen (Hughes Aircraft Company - Santa Barbara Research Center, Goleta - CA 93117 ; SPIE - Volume 2226 - Infrared Readout Electronics II (1994) ; pages 108-119) REVENDICATIONS 1. Circuit de lecture d'un signal analogique délivré par au moins un détecteur de rayonnements électromagnétiques, comprenant - un ensemble de points élémentaires (PEL) qui réalisent chacun trois fonctions : adaptation d'impédance, mémoire de moyennage et stockage de charge, et remise à zéro de la fonction mémoire entre deux images - un dispositif de traitement du signal apte à transférer et à effectuer la conversion de la charge en mémoire en un signal analogique caractérisé en ce que la fonction de remise à zéro est réalisée à l'aide de la fonction détection et de la fonction adaptation d'impédance. 2. Circuit selon la revendication 1, caractérisé en ce que chaque point élémentaire (PEL) est constitué d'un dispositif d'adaptation d'impédance (10), muni d'une horloge (H1), apte à polariser le détecteur, à lire le courant fourni par le détecteur (11), et à commander la recharge d'au moins une mémoire analogique (12) pour, d'une part intégrer le courant fourni par le détecteur, d'autre part, à stocker la charge obtenue et enfin, associé à un dispositif d'adressage, lire cette charge. 3. Circuit selon la revendication 2, caractérisé en ce que le dispositif d'adaptation d'impédance est relié par une première entrée au détecteur (11), par une seconde entrée à la mémoire (12) et par une troisième entrée à l'horloge (H1) qui commute entre différents niveaux. 4. Circuit selon la revendication 2, caractérisé en ce que la mémoire est connectée en entrée au dispositif d'adaptation d'impédance et en sortie au dispositif de traitement du signal.