FR 2726715 A1 19960510 FR 9513205 A 19951108 APPAREIL DE MESURE DE TAUX D'ERREUR La présente invention se rapporte à un appareil de mesure de taux d'erreur. Plus spécifiquement, la présente invention se rapporte à un appareil de mesure de taux d'erreur au moyen duquel un taux d'erreur sur un débit binaire, à un emplacement arbitraire, peut être détecté dans un récepteur de radiodiffusion multiplex modulé en fréquence ou dans un récepteur de données à sous-porteuse modulée en fréquence, de sorte qu'il soit possible de présumer une difficulté de réception à cet emplacement. Un appareil de mesure de taux d'erreur selon l'art connu est décrit, par exemple, dans la Demande de Brevet Japonais Publiée sous le n" 63-302637. Dans cette technique antérieure, le taux d'erreur de données numériques est évalué en utilisant un code à correction d'erreurs ajouté ; cependant, le nombre de binaires erronés (appelé dans la suite du document "nombre de binaires erronés") est seulement compté par un calcul de syndrome, et par conséquent, la précision de comptage n'est pas bonne. La précision du taux d'erreur devient également mauvaise. Par conséquent, un objectif principal de la présente invention est de proposer un appareil de mesure de taux d'erreur capable de mesurer un taux d'erreur avec une précision plus élevée. Un appareil de mesure de taux d'erreur selon un premier mode de réalisation est un appareil pour détecter une situation de réception de données numériques incluant un signal de synchronisation, et comprend : un moyen de décodage pour décoder les données numériques et pour générer des données numériques avant décodage et des données numériques après décodage ; et un moyen de mesure de taux d'erreur pour mesurer un taux d'erreur sur la base des données numériques avant décodage et des données numériques après décodage, toutes deux générées par le moyen de décodage. Un appareil de mesure de taux d'erreur selon un second mode de réalisation comprend : un premier moyen de décodage pour générer des données numériques avant décodage ; un second moyen de décodage pour générer des données numériques après décodage ; et un moyen de mesure de taux d'erreur pour mesurer un taux d'erreur sur la base des données numériques avant décodage en provenance du premier moyen de décodage et des données numériques après décodage en provenance du second moyen de décodage. Les données de sous-porteuse modulée en fréquence sont décodées par le moyen de décodage en utilisant un procédé de décodage à logique majoritaire, par exemple. Le moyen de décodage applique les données numériques avant décodage et les données de sous-porteuse modulée en fréquence après décodage au moyen de mesure de taux d'erreur. A ce moment, le premier moyen de décodage génère les données de sous-porteuse modulée en fréquence sans être décodées et le second moyen de décodage sort les données de sous-porteuse modulée en fréquence en étant décodées. En ce qui concerne un paquet en train d'être décodé avec succès, le nombre de binaires erronés est calculé par un moyen de calcul du nombre de binaires erronés inclus dans le moyen de mesure de taux d'erreur en comparant les données avant décodage et les données après décodage. En ce qui concerne un paquet qui n'est pas décodé avec succès, un nombre de binaires erronés présumé prédéterminé est fixé par un moyen de fixation du nombre de binaires erronés présumé. A ce moment, en tant que nombre de binaires erronés présumé, il est possible de fixer une valeur arbitraire inférieure à 50 pour cent d'un taux de succès de décodage, et le nombre de binaires erronés présumé est fixé en prenant en considération le nombre de paquets réussis dans un décodage de premier sens horizontal de temps.Le nombre de paquets réussis est calculé par un moyen de calcul de nombres de paquets réussis. De plus, en ce qui concerne un bloc dans lequel aucune synchronisation n'est établie, un nombre de binaires erronés prédéterminé est fixé en tant que nombre de binaires erronés du paquet. Ensuite, le nombre de binaires erronés et le nombre de binaires erronés présumé sont cumulés pour chacune des plages de mesure, et le taux d'erreur sur des binaires dans la partie formant paquet est calculé par un premier moyen de mesure de taux d'erreur sur des binaires sur la base des valeurs cumulées. De plus, un taux d'erreur sur des binaires dans une partie de signal de synchronisation est mesuré par un second moyen de mesure de taux d'erreur sur des binaires sur la base du signal de synchronisation. En ce qui concerne un bloc dans lequel aucune synchronisation n'est établie, un nombre de binaires erronés est fixé en tant que nombre de binaires erronés de la partie de signal de synchronisation. De plus, un taux d'erreur sur des paquets est mesuré par un moyen de mesure de taux d'erreur sur des paquets, et un taux sur des blocs, dans chacun desquels la synchronisation de trame est établie, et un taux sur des blocs, dans chacun desquels la synchronisation de bloc est établie, sont respectivement mesurés par un moyen de mesure de bloc synchronisé. Ces données de mesure sont également calculées pour chacune des plages de mesure.Une des plages de mesure peut être fixée de façon à inclure quelques ou plusieurs blocs. Les données de mesure sont affichées simultanément ou individuellement par un moyen d'affichage, ou sont imprimées par un moyen de sortie. De plus, les données de mesure sont stockées dans un moyen de stockage, et peuvent être imprimées par le moyen de sortie, lorsque nécessaire. Selon la présente invention, le nombre de binaires erronés est calculé ou fixé en fonction du fait que le décodage est ou non réussi et en fonction du fait que la synchronisation est ou non établie, et, par conséquent, il est possible de compter le nombre de binaires erronés avec une précision plus élevée. Par conséquent, il est possible de mesurer le taux d'erreur avec une précision plus élevée. Les objectifs précédemment décrites et autres objectifs, particularités, aspects et avantages de la présente invention apparaîtront à la lecture de la description détaillée de la présente invention qui va suivre, en relation avec les dessins annexés. La figure I est un schéma fonctionnel représentant un mode de réalisation particulier selon la présente invention; La figure 2 est une vue illustrant un exemple particulier de structure de trame dans une radiodiffusion multiplex modulée en fréquence; La figure 3 est un schéma fonctionnel représentant une partie principale d'un circuit de décodage; La figure 4 est un chronogramme représentant un cadencement pour des données d'écriture; Les figures 5A et 5B sont des vues illustrant le cadencement pour l'écriture de données; la figure 6 est un graphique représentant une relation entre le nombre de paquets réussis dans un décodage de premier sens horizontal de temps et le nombre de binaires erronés à un taux de succès de correction de 50 pour cent; ; la figure 7 est un graphique représentant une relation entre le nombre de binaires erronés et le taux de succès de correction; la figure 8A est une vue représentative montrant un procédé de calcul d'un taux d'erreur dans une partie BIC, et la figure 8B est une vue représentative montrant un procédé de calcul d'un taux d'erreur dans une partie de code (272, 190) la figure 9 est une vue illustrant un exemple particulier de données de mesure affichées sur un écran de contrôle; la figure 10 est une vue illustrant un nombre de paquets mesuré, des plages de mesure, un cadencement d'affichage, etc. la figure 11 est un organigramme représentant une mise en oeuvre du mode de réalisation; la figure 12 est un organigramme représentant un sous-programme pour fixer, à l'origine, des conditions de mesure; la figure 13 est un organigramme représentant un sous-programme pour écrire des données avant décodage; la figure 14 est un organigramme représentant un sous-programme pour écrire des données après décodage; la figure 15 est un organigramme représentant un sous-programme pour mesurer et pour afficher des données mesurées; la figure 16 est un organigramme représentant une mise en oeuvre faisant suite à la figure 15; la figure 17 est un schéma fonctionnel représentant un autre mode de réalisation selon la présente invention; la figure 18 est un schéma fonctionnel représentant un exemple particulier d'un circuit de décodage utilisé dans le mode de réalisation de la figure 17;; la figure 19 est un graphique montrant que la relation entre le nombre de binaires erronés et le taux de succès de correction est affectée par un nombre de paquets réussis de décodage dans un sens vertical; la figure 20 est un graphique représentant une relation entre le nombre de paquets réussis de décodage dans le sens vertical et le nombre de binaires erronés à 50 pour cent du taux de succès de correction ; et la figure 21 est un graphique représentant une relation entre le nombre de binaires erronés et le taux de succès de correction dans un code cyclique de différence raccourci (272, 190). En se référant à la figure 1, un appareil de mesure de taux d'erreur 10 du mode de réalisation représenté comprend un démodulateur 12. En tant que démodulateur 12, un circuit intégré de démodulation du type LMSK "LV3400M", fabriqué par la Demanderesse, peut, par exemple être utilisé. Des données numériques, telles qu'un code cyclique de différence raccourci (272, 190), capables d'être décodées par un procédé de décodage à logique majoritaire, sont appliquées au démodulateur 12 par l'intermédiaire d'un syntoniseur (non représenté). Dans le mode de réalisation représenté, en tant que données numériques, des données d'une radiodiffusion mobile multiplex modulée en fréquence sont utilisées. La structure de trame de données de ce type est représentée à la figure 2. Les données de sous-porteuse modulée en fréquence sont un code de produit codé par le code cyclique de différence raccourci (272, 190). Les données représentées à la figure 2 comprennent 272 blocs dans une seule trame, et chaque bloc comprend un BIC, qui est une partie de signal de synchronisation de 16 binaires et une partie formant paquet de 272 binaires. Les données sont démodulées par le démodulateur 12, et un signal d'horloge et des données sont appliqués à un circuit de décodage 14. Des informations de paramétrage pour le circuit de décodage 14, telles que les nombres de fois pour la protection directe et pour la protection inverse dans la synchronisation de bloc et la synchronisation de trame, un nombre de binaires erronés admissibles BIC, etc., sont appliquées au circuit de décodage 14 en provenance d'une CPU 16. Les informations de paramétrage sont entrées par un clavier 18. Le circuit de décodage 14, comme le montre la figure 3, comprend un circuit d'addition PN/reproduction de signal de synchronisation 14a auquel le signal d'horloge et les données, en provenance du démodulateur 12, sont appliqués, et après un traitement prédéterminé dans le circuit d'addition PN I reproduction de signal de synchronisation 14a, un nombre de blocs des données et les données sont respectivement stockés dans une mémoire de paquets (mémoire de banque) 14b et une mémoire de trame 14c. Ensuite, les données avant décodage, le nombre de blocs des données, les interruptions et les informations de synchronisation, etc., sont générés à partir de la mémoire de paquets 14b vers une mémoire de banque 22a dans une mémoire tampon 20 par l'intermédiaire de la CPU 16, et ces derniers sont stockés dans la mémoire de banque 22a. A l'inverse, les données stockées dans la mémoire de trame 14c sont décodées, de façon normale, par le circuit de décodage 14 sur la base des informations de paramétrage, et les données après décodage, le nombre de blocs des données, les informations de succès/insuccès de décodage, les interruptions, etc., sont stockés dans une mémoire de banque 22b de la mémoire tampon 20 par l'intermédiaire de la CPU 16.La mémoire tampon 20 fonctionne comme une mémoire de travail pour la CPU 16, et comprend les deux mémoires de banque 22a et 22b, chacune ayant une zone de sauvegarde de deux trames. De plus, en tant que circuit de décodage 14, un circuit intégré de correction d'erreur/reproduction de signal de synchronisation, tel qu'un circuit intégré du type "LC72700E" fabriqué par la Demanderesse, peut être inclus. Des cadencements d'écriture des données avant décodage et des données après décodage dans les mémoires de banque 22a et 22b sont représentés à la figure 4 dans laquelle on représente un cas où le décodage du 5ème bloc dans le sens horizontal est un échec. Comme le montre la figure 5A dans laquelle les cadencements d'écriture de données sont représentés, en étant davantage modifiés, les données avant décodage du paquet #1 sont stockées dans la mémoire de banque 22a pendant la réception du paquet &num;2, et après cela, les données après décodage du paquet #1 sont stockées dans la mémoire de banque 22b.Ensuite, comme le montre la figure 5B, les données avant décodage d'un dernier paquet dans la trame sont stockées dans la mémoire de banque 22a à un cadencement de la réception d'un paquet de départ d'une trame suivante, et après cela, les données après décodage selon lesquelles le décodage dans le premier sens horizontal de temps, lorsqu'il n'est pas réussi, et le décodage dans le sens vertical ou le décodage dans un second sens horizontal de temps, lorsqu'il est réussi, sont stockées, de façon séquentielle, dans la mémoire de banque 22b. En revenant à la figure 1, une ROM 24 est reliée à la CPU 16. Dans la ROM 24, en plus d'un programme de mise en oeuvre, une table, représentant une relation entre le nombre de paquets pour lequel le décodage dans le premier sens horizontal de temps est réussi (paquets réussis) et le nombre de binaires erronés à 50 pour cent du taux de succès de correction, est stockée à l'avance. Une table de ce type est représentée à la figure 6. La figure 6 représente une tendance qui fait que si le nombre de paquets réussis dans le premier sens horizontal de temps est augmenté, le nombre de binaires erronés à 50 pour cent de taux de succès de correction est également augmenté. Ensuite, une relation entre le nombre de binaires erronés et le taux de succès de correction dans les données de produit codées par le code cyclique de différence raccourci (272, 190) est représentée à la figure 7. Une courbe caractéristique représentée à la figure 7 est modifiée selon le nombre de paquets réussis dans le premier sens horizontal de temps. C'est-à-dire, la courbe caractéristique devient une ligne mixte A à un moment où le nombre de paquets réussis dans le premier sens horizontal de temps est petit, et ensuite, est décalée pour une ligne pleine B et une ligne en pointillés C selon l'augmentation du nombre de paquets réussis. Ensuite, un procédé de calcul du taux d'erreur sur les binaires effectué par la CPU 16 va être décrit. La plage de mesure pour le taux d'erreur sur les binaires est divisée en une partie BIC (Code d'Identification de Bloc) et en une partie formant code cyclique de différence raccourci (272, 190) (partie formant paquet). Premièrement, en ce qui concerne la partie BIC, comme le montre la figure 8A, lorsque la synchronisation de bloc et la synchronisation de trame sont établies, le taux d'erreur sur les binaires de la partie BIC est calculé en comparant la combinaison BIC selon la position de bloc et les BIC des données de réception. En outre, si au moins une parmi la synchronisation de bloc et la synchronisation de trame n'est pas établie, on considère que les binaires égaux à une moitié de tous les binaires d'une simple partie BIC, c'est-à-dire 8 binaires, sont erronés. De plus, en ce qui concerne la partie formant paquet, c'est-à-dire la partie formant code (272, 190), comme le montre la figure 8B, pour seulement un paquet dans lequel la synchronisation de trame est établie et dans lequel le décodage est réussi, le nombre de binaires erronés est calculé en comparant le paquet et le paquet qui est stocké dans la mémoire de banque 22a et qui correspond au paquet, c'est-à-dire, les données avant décodage. A l'inverse, en ce qui concerne le paquet dans lequel le décodage n'est pas réussi, le nombre de binaires erronés présumé dans un seul paquet (272 binaires) est fixé en prenant en considération la figure 6. Plus spécifiquement, le nombre de binaires erronés inférieur à 50 pour cent du taux de succès de correction est fixé comme le nombre de binaires erronés présumé ; cependant, le nombre de binaires erronés à 50 pour cent du taux de succès de correction est changé selon le nombre de paquets en train d'être décodés avec succès dans le premier sens horizontal de temps. Par conséquent, le nombre de binaires erronés présumé est fixé selon le nombre de paquets réussis dans le décodage de premier sens horizontal de temps. En tant qu'exemple particulier, si le nombre de paquets réussis dans le décodage de premier sens horizontal de temps est à un degré de trente (30) environ, le nombre de binaires erronés à 50 pour cent du taux de succès de correction parvient à un degré de quinze (15), environ, et, par conséquent, le nombre de binaires erronés présumé supérieur à "15" est fixé. Si le nombre de binaires erronés à 50 pour cent du taux de succès de correction est fixé en tant que nombre de binaires erronés présumé, le taux d'erreur sur les binaires dans une zone délicate dans laquelle le décodage peut être ou non réussi, c'est-à-dire dans une zone où l'erreur sur les binaires est petite, peut être correctement mesuré.Lorsque le taux de succès de correction est inférieur à 50 pour cent, une valeur possible selon laquelle le décodage est un insuccès, devient supérieure à 50 pour cent, et, par conséquent, le nombre de binaires erronés à 50 pour cent du taux de succès de correction peut être considéré en tant que nombre de binaires avec une fiabilité élevée selon lequel le décodage devient à peu près un insuccès. De plus, à un moment où la synchronisation de trame est établie, le nombre de binaires erronés selon lequel le décodage dans le sens horizontal devient un insuccès de façon certaine, est fixé en tant que nombre de binaires erronés du paquet. Le taux d'erreur sur les binaires est calculé sur la base du nombre de binaires erronés du nombre de binaires erronés présumé. Au moyen de la CPU 16, en plus du taux d'erreur sur les binaires, des éléments de mesure, tels que le taux d'erreur sur les paquets, des rapports des blocs dans lesquels la synchronisation de trame et la synchronisation de bloc sont établies, etc., sont mesurés. En outre, un écran de contrôle 28 est également relié à la CPU 16 par l'intermédiaire d'une VRAM 26, et une imprimante 30 est, de plus, reliée à la CPU 16. A un moment de la mesure en temps réel, la CPU 16 trace "1" sur les coordonnées de la VRAM 26 en train d'être indiquée par les données de mesure pour être affichées, et, par conséquent, les données de mesure peuvent être affichées sur l'écran de contrôle 28 en temps réel. De plus, si on demande d'imprimer les données de mesure, la CPU 16 lit les données de mesure existant dans la VRAM 26, et fournit les données de mesure avec des commandes de pilotage d'imprimante à l'imprimante 30, pour imprimer, de ce fait, les données de mesure. En conséquence, les données de mesure affichées sur l'écran de contrôle 28 peuvent être imprimées par l'imprimante 30. En outre, un fichier 32, dans lequel les données de mesure sont stockées, est en relation avec la CPU 16. Lorsque les données de mesure contenues dans le fichier 32 sont à imprimer, les données de mesure sont lues et stockées dans la VRAM 26, et après cela, les données de mesure sont imprimées par l'imprimante 30. De plus, sur l'écran de contrôle 28, le résultat de mesure est affiché en temps réel, comme le montre la figure 9, par exemple. En se référant à la figure 9, des variables affichées sur l'écran de contrôle 28 vont être décrites. Les données existant à l'extrémité droite dans une partie désignée par [Informations Système] représentent une date. Dans une partie désignée par [Condition], il y a des valeurs des paramètres suivants. BAPC : le nombre de fois pour la protection directe de bloc BBPC : le nombre de fois pour la protection inverse de bloc FAPC : le nombre de fois pour la protection directe de trame FBPC : le nombre de fois pour la protection inverse de bloc FBIC : le nombre de binaires erronés admissibles BIC (protection directe) BBIC : le nombre de binaires erronés admissibles BIC (protection inverse) De plus, ces valeurs de paramètres sont entrées à l'avance au moyen du clavier 18, avant la mesure. "Plage", "Recouvrement" et "Affichage" indiqués dans une partie [Informations d'Erreur] sont affichés pour les raisons suivantes. Si les taux d'erreur de la partie BIC et de la partie formant paquet sont mesurés en utilisant les binaires inclus dans un simple bloc (16 binaires dans la partie BIC, et 272 binaires dans la partie formant paquet), une précision suffisante peut ne pas être obtenue, et par conséquent, les taux d'erreur sont calculés en manipulant quelques ou plusieurs blocs dans la partie BIC ou dans la partie formant paquet en une masse. "Plage" indique le nombre de blocs manipulés en une masse. "Recouvrement" indique le nombre de blocs partagés par deux plages adjacentes. De plus, une raison pour laquelle une pluralité de blocs est partagée par les deux plages adjacentes est de supprimer les fluctuations des taux d'erreur qui peuvent se produire par des plages respectives. Quand "Plage" et "Recouvrement" sont décidés, "Affichage", qui indique un intervalle d'affichage entre les plages adjacentes en utilisant le nombre de blocs, peut être obtenu. La figure 10 représente un cas où "Plage" vaut "20", "Recouvrement" vaut "10" et "Affichage" vaut "10". En paramétrant "Plage" de façon qu'une pluralité de blocs dans la partie BIC ou la partie formant paquet puisse être manipulée en une masse, même si le nombre de binaires erronés, à un moment donné, devient extrêmement grand à cause du bruit, il est possible d'entourer un bruit de ce type, et par conséquent, les données de mesure avec une précision plus élevée peuvent être obtenues. Plus spécifiquement, dans un champ dans lequel les nombres de binaires erronés des blocs adjacents sont très différents l'un de l'autre à cause du bruit, par exemple, si le taux d'erreur est mesuré pour chaque bloc, la fluctuation des taux d'erreur devient grande, et par conséquent, il devient difficile de déterminer correctement les caractéristiques de réception au niveau du champ. Par conséquent, dans le mode de réalisation représenté, en manipulant une pluralité de blocs en une masse, il est possible de calculer le taux d'erreur tandis que la stabilité et la précision de la mesure sont améliorées. En outre, dans une partie [Informations d'Erreur], un graphique représentant les informations de synchronisation et un graphique représentant les taux d'erreur sont affichés. Les informations de synchronisation comprennent les informations suivantes. F-S (ligne en pointillés) : un rapport des blocs dans chacun desquels la synchronisation de trame est établie sur tous les blocs dans la plage de mesure B-S (ligne pleine) : un rapport des blocs dans chacun desquels la synchronisation de bloc est établie sur tous les blocs dans la plage de mesure. En outre, les taux d'erreur comprennent les informations suivantes. B-B : le taux d'erreur sur les binaires calculé par le BIC dans la plage de mesure (un rapport du nombre total des binaires erronés du BIC sur le nombre total de tous les binaires du BIC dans la plage de mesure). P-B : le taux d'erreur sur les binaires calculé par la partie formant paquet dans la plage de mesure (un rapport du nombre total de binaires erronés de la partie formant paquet sur le nombre total de tous les binaires de la partie formant paquet dans la plage de mesure). P-P : le taux d'erreur sur les paquets dans la plage de mesure (un rapport du nombre total des paquets erronés en train d'être décodés sans succès sur le nombre total de tous les paquets dans la plage de mesure). De plus, le taux d'erreur sur les paquets signifie une valeur après le décodage dans le sens horizontal et le décodage dans le sens vertical. En outre, au-dessous du graphique indiquant le taux d'erreur, les paramètres suivants sont affichés. Dans une partie de [Temps], un temps de départ de mesure et un temps de fin de mesure sont indiqués respectivement à l'extrémité gauche et à l'extrémité droite, et entre le temps de départ et le temps de fin, "5440 5956 blocs" sont indiqués. "5440" indique le nombre de blocs mesurés, et "5956" indique le nombre de blocs utilisés dans la mesure. I1 est possible de déterminer si la mesure est ou non effectuée correctement en se référant au temps de départ de mesure, au temps de fin de mesure et au nombre de blocs étant utilisés dans la mesure. Dans la mesure, dans un état où la situation de réception est relativement bonne, la différence entre "temps de mesure = temps de fin de mesure - temps de départ de mesure" et "le nombre de blocs utilisés dans la mesure x 0,018 secondes" devient supérieure à 4,896 secondes (une trame particulière), il y a une possibilité que l'aptitude au traitement de la CPU 16 ne soit pas suffisante, et par conséquent, il est nécessaire de changer la CPU 16 par une CPU ayant une aptitude au traitement plus élevée. Au-dessous de la partie de [Temps], une valeur est affichée entre parenthèses après la fin de la mesure, indiquant les taux d'erreur de rapports (pourcentages) sur toutes les données de mesure dans la totalité de la mesure. Ensuite, la mise en oeuvre de l'appareil de mesure de taux d'erreur 10 du mode de réalisation représenté va être décrite dans la suite du document. Premièrement, à l'étape S1 représentée à la figure 11, les conditions de mesure sont initialement fixées. Plus spécifiquement, I'étape S1 est effectuée selon un sous-programme représenté à la figure 12. A l'étape Sla représentée à la figure 12, différentes valeurs de paramétrage, telles que le nombre de trames de mesure, la plage de mesure (le nombre de blocs manipulés en une masse), I'intervalle d'affichage (le nombre de blocs) et un mode d'affichage des données de mesure, sont entrées. En fixant le mode d'affichage des données de mesure, il est possible d'afficher en même temps des données de mesure respectives ou d'afficher individuellement les données de mesure respectives sur l'écran de contrôle 28.En outre, à l'étape Sla, le nombre de binaires erronés admissibles BIC, le nombre de fois pour la protection directe de bloc, le nombre de fois pour la protection inverse de bloc, le nombre de fois pour la protection directe de trame, et le nombre de fois pour la protection inverse de trame sont également entrés, et ces valeurs fixées sont appliquées à la CPU 16. De plus, la mise en oeuvre va être décrite sur la supposition que la plage de mesure et l'intervalle d'affichage sont fixés pour être égaux. Ensuite, à l'étape S3a, les variables logicielles sont initialisées. C'est-àdire, elles sont fixées en tant que d-sf (le nombre de paquets dans chacun desquels la synchronisation de trame n'est pas établie) = 0, d-sb (le nombre de paquets dans chacun desquels la synchronisation de bloc n'est pas établie) = 0, d-eb (le nombre de paquets dans chacun desquels le décodage n'est pas réussi) = 0, d-ebit (le nombre de binaires erronés dans la partie formant paquet) = 0, di sp-cnt (un compteur de paquet d'affichage) = 0, d-ebic (le nombre de binaires erronés dans la partie BIC) = 0, bank-f= bank-f = 0, bank = 1. De plus, en fixant band-f = bank-f = 0, et bank = 1, des côtés particuliers des mémoires de banque 22a et 22b sont respectivement sélectionnés. Ensuite, à l'étape S5a, le matériel est paramétré. C'est-à-dire, le nombre de binaires erronés admissibles BIC, le nombre de fois pour la protection directe de bloc, le nombre de fois pour la protection inverse de bloc, le nombre de fois pour la protection directe de trame et le nombre de fois pour la protection inverse de trame sont fixés et appliqués au circuit de décodage 14. Ensuite, à l'étape S7a, l'interruption externe (écriture des données) est autorisée. En revenant à la figure 11, à l'étape S3, les données avant décodage et les données après décodage sont écrites dans les mémoires. L'écriture des données avant décodage est effectuée en exécutant un sous-programme d'interruption représenté à la figure 13, et l'écriture des données après décodage est effectuée en exécutant un sous-programme d'interruption représenté à la figure 14. Dans le sous-programme d'écriture des données avant décodage, premièrement, à l'étape Slb représentée à la figure 13, les données avant décodage, les informations de synchronisation, etc., sont écrites dans la mémoire de banque 22a de la mémoire tampon 20. Ensuite, à l'étape S3b, on détermine si la synchronisation de trame est ou non établie, et si la synchronisation de trame est établie, à l'étape S5b, sync-f[bank-f][pac] = 1, indiquant la synchronisation de trame, est fixée. De plus, [pac] indique le nombre de blocs dans une seule trame. A l'inverse, si la synchronisation de trame n'est pas établie à l'étape S3b, à l'étape S7b, sync-f[bank-f][pac] = 0, indiquant que la synchronisation de trame n'est pas établie, est fixée. Après l'étape SSb ou S7b, le processus continue à l'étape S9b. A l'étape S9b, on détermine si la synchronisation de bloc est ou non établie. Si c'est "OUI", à l'étape Sllb, sync-b[bank-f][pac] = 1, indiquant que la synchronisation de bloc est établie, est fixée. Si "NON" est déterminé à l'étape S9b, à l'étape S13b, sync-b[bank-f][pac] = 0, indiquant que la synchronisation de bloc n'est pas établie, est fixée. Après l'étape Sllb ou S13b, le processus continue à l'étape S15b. A l'étape S15b, on détermine si l'écriture des données d'une trame particulière est ou non terminée. Si c'est "OUI", à l'étape S17b, une zone de sauvegarde de la mémoire de banque 22b, vers laquelle les données sont sauvées, est modifiée (bank-f= !bank-f). De plus,"!" indique la modification de zone. Ensuite, en se référant à la figure 14, à l'étape Slc, les données après décodage, les informations de décodage, etc., sont écrites dans la mémoire de banque 22b. Ensuite, à l'étape S3c, on détermine si le décodage est ou non réussi. Si le décodage n'est pas réussi, à l'étape S5c, err-f[bank-f][pac'] = 0 est fixée. Si le décodage dans le premier sens horizontal de temps est réussi, à l'étape S7c, err frbank-f][pac'] = 1 est fixée. En outre, si le décodage dans le sens vertical ou dans le second sens horizontal est réussi, à l'étape S9c, err-f[bank-f][pac'] = 2 est fixée. Ensuite, après l'étape S5c, S7c ou S9c, le processus continue à l'étape Sllc dans laquelle on détermine si l'écriture des données d'une trame particulière est ou non terminée. Si "OUI" est déterminé à l'étape Sllc, à l'étape S13c, la zone de sauvegarde de la mémoire de banque 22b est modifiée (bank-f = fbank-f). En revenant à la figure 11, à l'étape suivante S5, la mesure de différents types de données de mesure et l'affichage de ces dernières sont effectués. Un sousprogramme de l'étape S5 est représenté à la figure 15 et à la figure 16. A l'étape Sld représentée à la figure 15, on détermine si on a ou non bank-f = bank. Si "OUI" est déterminé, le processus continue à l'étape S3d. De plus, l'étape Sld est un processus pour déterminer si les données d'une trame particulière sont ou non écrites dans la mémoire de banque 22b, et par conséquent, si les données de la trame particulière sont écrites dans la mémoire de banque 22b, le processus continue à l'étape S3d. A l'étape S3d, le nombre de binaires erronés présumé dans un paquet particulier est fixé. Le nombre de binaires erronés présumé est calculé sur la base du nombre de paquets dans chacun desquels le décodage dans le premier sens horizontal de temps est réussi (err-f[bank-f][pac'] = 1) en prenant en considération la relation représentée à la figure 6. Ensuite, à l'étape S5d, on fixe i = 0, et à l'étape S7d, on détermine si la synchronisation de trame est ou non établie, c'est-à-dire, sync-fl!bank-l[i] est à "1". Si "OUI" est déterminé à l'étape S7d, à l'étape S9d, on détermine si la synchronisation de bloc est ou non établie, c'est-à-dire, sync-b[!bank-f)[i] est à "1". Si "OUI" est déterminé à l'étape S9d, à l'étape Sil d, le nombre de binaires erronés est calculé en comparant la combinaison BIC correspondant à la position de bloc et les BIC dans les données de réception, et le nombre de binaires erronés est cumulé (d-ebic = d-ebic + nombre de binaires erronés). Si "NON" est déterminé à l'étape S9d, à l'étape S13d, le nombre de paquets, dans chacun desquels la synchronisation de bloc n'est pas établie, est incrémenté (d-ebic = d-sb + 1). Ensuite, à l'étape S15d, le nombre de binaires erronés de la partie BIC est cumulé par 8 binaires (d-ebic + e-ebic + 8). Après l'étape Sil d ou Si 5d, à l'étape Si 7d, on détermine si le décodage est ou non un insuccès, c'est-à-dire, err-fl!bank-f][i] est à "0". Si c'est "OUI", à l'étape S19d, le nombre de binaires erronés présumé est cumulé en tant que nombre de binaires erronés (d-ebit = d-ebit + nombre de binaires erronés). De plus, le nombre de binaires erronés présumé est fixé selon le nombre de paquets dans chacun desquels le premier décodage de sens horizontal de temps est réussi dans une trame particulière, c'est-à-dire, le nombre total des paquets indiqué par err f[bank-f][pac'] = 1 à l'étape S7c représenté à la figure 13. Ensuite, à l'étape S21d, le nombre de paquets dans chacun desquels le décodage n'est pas réussi est incrémenté (d-eb = d-eb + 1). A l'inverse, si "NON" est déterminé à l'étape S17d, à l'étape S23d, le nombre de binaires erronés est calculé en comparant les données avant décodage et les données après décodage, respectivement sauvegardées dans les mémoires tampon 22a et 22b, et le nombre de binaires erronés est cumulé (d-ebit = d-ebit + nombre de binaires erronés). Si "NON" est déterminé à l'étape précédente S7d, à l'étape S25d, le nombre de paquets dans lesquels la synchronisation de trame n'est pas établie est incrémenté (d-sf = d-sf + 1). Ensuite, à l'étape S27d, on détermine si la synchronisation de bloc est ou non établie, c'est-à-dire, sync-b[!bank-f][i] est à "1". Si "NON" est déterminé à l'étape S27d, à l'étape S29d, le nombre de paquets, dans chacun desquels la synchronisation de bloc n'est pas établie, est incrémenté (d-sb = d-sb + 1). Si "OUI" est déterminé à l'étape S27d, ou après l'étape S29d, le processus continue à l'étape S31d. A l'étape S31d, le nombre de binaires erronés de la partie BIC est cumulé par "8" (d-ebic = d-ebic + 8). Ensuite, à l'étape S33d, le nombre de binaires erronés est cumulé. En tant que nombre de binaires erronés, le nombre de binaires selon lequel le décodage dans le sens horizontal devient un insuccès, de façon certaine, par exemple le nombre de binaires fixé à un degré de "16" est fixé et cumulé (d-ebit = d-ebit + le nombre de binaires fixé). Ensuite, à l'étape S35d, le nombre de paquets dans chacun desquels le décodage est un insuccès est incrémenté (d-eb = d-eb + 1). Après l'étape S21d, S23d ou S35d, le processus continue à l'étape S37d, représentée à la figure 16, dans laquelle le compteur de paquet d'affichage est incrémenté (disp-cnt = dispcent+ 1). Dans une étape suivante S39d, on détermine si une valeur de comptage du compteur de paquet d'affichage est ou non égale au nombre de paquets pour l'intervalle d'affichage. Si "OUI" est déterminé à l'étape S39d, à l'étape S41d, les différents types de données de mesure, tels que le taux d'erreur sur les binaires, le taux des blocs dans chacun desquels la synchronisation de bloc est établie, et le taux des paquets dans chacun desquels la synchronisation de paquet est établie, sont calculés sur la base des valeurs de mesure, tels que le nombre de binaires erronés dans la plage de mesure, et ces derniers sont affichés sur l'écran de contrôle 28. Ensuite, à l'étape S43d, les variables logicielles sont initialisées. C'est-à-dire, d-sf = 0, d-sb = 0, d-eb = 0, d-ebit = 0, d-ebic = 0 et disp-cnt = 0 sont fixées, et ensuite le processus continue à l'étape S45d. Si "NON" est déterminé à l'étape S39d, le processus continue également à l'étape S45d. A l'étape S45d, on détermine si le traitement pour une trame particulière est ou non terminé, c'est-à-dire, "i" vaut "270". Si "NON" est déterminé à l'étape S45d, c'est-à-dire, si le traitement pour une trame particulière n'a pas été terminé, à l'étape S47, "i" est incrémenté (i = i + 1), et ensuite le processus revient à l'étape S7d. Si "OUI" est déterminé à l'étape S45d, c'est-à-dire, si le traitement pour une trame particulière a été terminé, à l'étape S49d, d'autres côtés des mémoires de banque 22a et 22b sont fixés pour être utilisés (bank = !bank). En revenant à la figure 11, à l'étape S7, on détermine si la mesure de différents types de données pour le nombre de trames à mesurer est ou non achevée. Si c'est "NON", le processus revient à l'étape S3, et si c'est "OUI", à l'étape S9, l'interruption externe (écriture de données) est inhibée, et à l'étape Sîl, on détermine si les données de mesure sont à sauvegarder. Si "OUI" est déterminé à l'étape S11, à l'étape S13, les données de mesure stockées dans la VRAM 26 sont lues, et sauvegardées dans le fichier 32. Après cela, le processus continue à l'étape S15. Si "NON" est déterminé à l'étape S11, le processus continue également à l'étape S15. A l'étape S1S, on détermine si les données de mesure sont ou non à imprimer. Si c'est "OUI", le processus continue à l'étape S17. Lorsque les données de mesure ne sont pas sauvegardées dans le fichier 32, à l'étape S17, les données de mesure sont lues depuis la VRAM 26 et sont affichées sur l'écran de contrôle 28. Si les données de mesure sont sauvegardées dans le fichier 32, à l'étape S17, les données de mesure sont lues depuis le fichier 32, et sont écrites dans la VRAM 26, et ensuite, les données de mesure stockées dans la VRAM 26 sont lues et sont affichées sur l'écran de contrôle 28. Selon le mode de réalisation, les taux d'erreur sur les binaires peuvent être affichés en même temps sur l'écran de contrôle 28. En outre, en vue du fait que des situations d'établissement de la synchronisation de bloc et de la synchronisation de trame affectent largement le taux d'erreur sur les binaires, afin d'indiquer la fiabilité des données de mesure, les caractéristiques de synchronisation sont également affichées en même temps, comme le montre la figure 9. En outre, en affichant simultanément le taux d'erreur sur les paquets, la fiabilité du taux d'erreur sur les binaires est davantage supportée. En outre, selon le mode de réalisation, même si le contenu des données de réception est inconnu, le taux d'erreur peut être mesure. De plus, étant donné qu'il est possible de modifier le procédé d'affichage et le procédé de sauvegarde des données de mesure, l'appareil de mesure de taux d'erreur capable d'être utilisé peut être obtenu. Par exemple, étant donné que le taux d'erreur sur les binaires de la partie BIC, le taux d'erreur sur les binaires de la partie formant paquet et le taux d'erreur sur les paquets peuvent être affichés en même temps sur l'écran de contrôle 28 en temps réel, il n'est pas nécessaire de sauvegarder le taux d'erreur. De plus, il est possible de lire les valeurs des taux d'erreur à partir de l'écran de contrôle 28 ou il est possible de rendre l'écran de contrôle 28 plus aisément lisible en effaçant le taux d'erreur devenu inutile. Un appareil de mesure de taux d'erreur 10' d'un autre mode de réalisation, selon la présente invention, est représenté à la figure 17, et l'appareil 10' comprend deux circuits de décodage 14a et 14b, et un circuit de décodage particulier 14a sort les données avant décodage, comme elles sont, et un autre circuit de décodage 14b sort les données après décodage. Etant donné que d'autres parties de l'appareil de mesure de taux d'erreur 10' sont similaires aux autres parties de l'appareil de mesure de taux d'erreur 10 représenté à la figure 1, en utilisant les mêmes références numériques, une seconde description va être omise. De façon similaire au circuit de décodage 14, un circuit intégré de correction d'erreur/reproduction de synchronisation, tel qu'un "LC72700E", est inclus dans le circuit de décodage 14b qui sort les données après décodage, mais ne sort pas les données avant décodage. Le circuit de décodage 14a est construit, par exemple, comme le montre la figure 18. Dans le circuit de décodage 1 4a représenté à la figure 18, des données sont respectivement chargées dans un registre de données 40 et un registre de syndrome 42, et si les données de 272 binaires sont chargées dans le registre de données 40, un commutateur 44 à un étage précédent du registre de données 40 est commuté de façon que les données dans le registre de données 40 soient permutées. Le nombre approprié des binaires parmi 82 binaires, qui sont un signal de parité, est entré à partir du registre de syndrome 42 dans un circuit de calcul de somme de syndrome 46 dans lequel des équations de calcul de syndrome de dix-sept (17) sont calculées, et ensuite, dix-sept (17) valeurs de syndrome sont appliquées à un circuit majoritaire 48. Dans le circuit majoritaire 48, une valeur de seuil est fixée à l'avance, et la correction d'erreur des données et la modification du registre de syndrome 42 sont effectuées selon un résultat d'un calcul modulo d'un binaire de départ du registre de données 40. Une opération de ce type est effectuée pour chacun des 272 binaires. Ensuite, l'opération pour chaque binaire est achevée, un traitement similaire est répété en fixant une valeur de seuil plus petite dans le circuit majoritaire 48. Dans un cas où un signal de niveau haut, indiquant que la correction d'erreur est générée depuis une borne 50 en tant qu'informations de paramétrage, seulement une fois que toutes les sorties en provenance du registre de syndrome 42 après correction sont à "0" et que les données sont déterminées comme correctes par un circuit de vérification de CRC 52, on détermine que le décodage est réussi, et ensuite, un drapeau d'erreur, indiquant que le décodage est réussi, est généré depuis un circuit de drapeau d'erreur 54. En outre, dans une mémoire de drapeau 56, un résultat de décodage d'un premier sens horizontal de temps est stocké en tant que drapeau, et dans une mémoire de drapeau 58, un résultat de décodage du sens vertical est stocké en tant que drapeau. En effectuant le décodage dans le sens vertical après le décodage du premier sens horizontal de temps, si le résultat de décodage du sens horizontal correspondant à un binaire à déterminer et à stocker dans la mémoire de drapeau 56 indique que le décodage dans le sens horizontal est réussi, aucune correction n'est appliquée au binaire à déterminer. A ce moment, une sortie du circuit majoritaire 48 est rendue, de manière forcée, invalide. En outre, en effectuant le décodage dans le sens vertical, si une valeur de comptage des paquets dans chacun desquels le décodage du premier sens horizontal de temps est un insuccès, laquelle valeur de comptage est comptée par un circuit de comptage de nombre de paquets d'échec de décodage 60, est plus grande qu'une valeur prédéterminée, le nombre des binaires corrigés au niveau du décodage dans le sens vertical est compté par un circuit de comptage de nombre de binaires corrigés 62. Si une valeur de comptage du circuit de comptage 62 est plus grande qu'une valeur prédéterminée, on considère que le décodage dans le sens vertical est s un insuccès. En outre, en effectuant le décodage du second sens horizontal de temps après le décodage dans le sens vertical, si la valeur de seuil dans le circuit majoritaire 48 est plus grande qu'une valeur prédéterminée, on détermine si la correction d'erreur est ou non à effectuer en se référant au résultat de décodage dans le sens vertical stocké dans la mémoire de drapeau 58, et si la valeur de seuil dans le circuit majoritaire 48 est inférieure à la valeur prédéterminée, on détermine si la correction d'erreur est à effectuer sans se référer au résultat de décodage dans le sens vertical. De plus, le circuit de drapeau d'erreur 54 modifie une condition par laquelle le décodage devient ou non réussi selon une sortie en provenance du circuit de comptage de nombre de binaires corrigés 62. Dans le circuit de décodage 14a, un circuit OU 64 est inséré entre le circuit de vérification de CRC 52 et le circuit de drapeau d'erreur 54, et un circuit de sortie de "0" 66 et un dispositif de sélection 68 sont insérés entre le registre de syndrome 42 et le circuit de drapeau d'erreur 54. Plus spécifiquement, un signal inversé de la sortie en provenance de la bome 50 et une sortie en provenance du circuit de vérification de CRC 52 sont appliqués au circuit OU 64, et une sortie ayant subi l'opération logique OU est appliquée au circuit de drapeau d'erreur 54.De plus, la sortie en provenance du registre de syndrome 42 et une sortie en provenance du circuit de sortie de "0" 66 sont appliquées au dispositif de sélection 68, et une des sorties sélectionnée selon la sortie en provenance de la borne 50 est appliquée au circuit de drapeau d'erreur 54 à partir du dispositif de sélection 68. La sortie en provenance de la borne 50 est également appliquée à une porte ET 70. En construisant le circuit de décodage 14a de la manière précédemment décrite, si la correction d'erreur est à effectuer, un signal de niveau haut est appliqué à partir de la borne 50, et par conséquent, une opération de décodage normal est réalisée. A l'inverse, si les données entrées à partir d'une borne 72 sont à extraire d'une borne 74 sans décodage, un signal de niveau bas est appliqué depuis la borne 50. En réponse au signal de niveau bas, une sortie de la porte ET 70 devient toujours au niveau bas, et par conséquent, la correction d'erreur des données et la modification du registre de syndrome 42 ne sont pas effectuées, et les données sont seulement permutées. En outre, un signal de niveau haut, en provenance du circuit OU 64, est toujours appliqué au circuit de drapeau d'erreur 54, ainsi qu'une valeur "0" toujours appliquée en provenance du dispositif de sélection 68. Par conséquent, le circuit de drapeau d'erreur 54 recevant ces signaux détermine que toutes les sorties du registre de syndrome 42 sont à "0" et le signal indiquant que les données sont correctes est appliqué depuis le circuit de vérification de CRC 52, le drapeau d'erreur indiquant que le décodage est réussi est sorti depuis le circuit de drapeau d'erreur 54. Par conséquent, en appliquant un signal de niveau bas en provenance de la borne 50, en tant qu'informations de paramétrage, les données appliquées en provenance du démodulateur 12, par l'intermédiaire de la bome 72, peuvent être appliquées à la CPU 16 par l'intermédiaire de la borne 74 sans décodage. De plus, étant donné que le circuit de drapeau d'erreur 54 détermine que le décodage est réussi, il est possible d'envoyer les données appliquées en provenance du démodulateur 12 à la CPU 16 de façon que les données selon lesquelles le décodage est réussi, soient canalisées. Par conséquent, dans le mode de réalisation représenté, en appliquant le signal de niveau bas au circuit de décodage 14a, en provenance de la borne 50, le circuit de décodage 14a est mis en oeuvre. Dans l'appareil de mesure de taux d'erreur 10' utilisant le circuit de décodage 14a sortant les données avant décodage et le circuit de décodage 14b sortant les données après décodage, les échelles de circuit des circuits de décodage 14a et 14b peuvent être rendues petites, et par conséquent, il est possible de construire l'appareil de mesure de taux d'erreur 10' en utilisant des LSI grand public. De plus, la relation entre le nombre de binaires erronés et le taux selon lequel la correction est réussie, est affectée par le nombre de paquets selon lequel le décodage dans le sens vertical est réussi, comme le montre la figure 19. Une courbe caractéristique, représentée par une ligne en pointillés D, indique un cas où le nombre de paquets dans chacun desquels le décodage dans le sens vertical est réussi est petit, et une courbe caractéristique représentée par une ligne pleine E indique un cas où le nombre de paquets dans chacun desquels le décodage dans le sens vertical est réussi est grand. Par conséquent, si le nombre de binaires erronés présumé est ajusté en vue du nombre de paquets selon lequel le décodage dans le sens vertical est réussi, il est possible de rendre la précision de la présomption plus élevée.Par exemple, le nombre de binaires erronés présumé peut être ajusté selon une relation entre le nombre de paquets selon lequel le décodage dans le sens vertical est réussi et le nombre de binaires erronés à 50 pour cent du taux de succès de correction, comme le montre la figure 20. En outre, I'influence du nombre de paquets selon lequel le décodage dans le sens vertical est réussi sur le taux de correction d'erreur devient remarquable à un moment où le décodage dans le premier sens horizontal de temps est réussi pour plus de quelques ou plusieurs dizaines de paquets. De plus, les modes de réalisation sont décrits en supposant que le code cyclique de différence raccourci (272, 190) est transformé en tant que "code de produit" ; cependant, au cas où le code n'est pas le code de produit, par exemple le code utilisé dans un système de radiodiffusion de textes, la relation entre le nombre de binaires erronés et le taux de succès de correction devient comme le montre la figure 21. Dans un cas de ce type, le nombre de binaires erronés à 50 pour cent du taux de succès de correction est à un degré de "12", et par conséquent, le nombre de binaires erronés présumé peut être fixé à plus de "12", c'est-à-dire "12" ou "13". En outre, dans le mode de réalisation précédemment décrit, le code cyclique de différence raccourci (272, 190) est utilisé, il est possible d'appliquer la présente invention à un code (7, 3), à un code (21, 11), à un code (73, 45), à un code (273, 191) et à un code (1057, 813) et à un code raccourci de ces codes. De plus, la présente invention peut être réalisée en utilisant un ordinateur personnel. Bien que la présente invention ait été décrite et représentée de manière détaillée, on comprendra clairement que cette dernière l'ait été à titre de représentation et d'exemple seulement et ne doive pas être prise à titre de limitation. REVENDICATIONS 1. Appareil de mesure de taux d'erreur (10; 10') pour détecter un état de réception de données numériques incluant un signal de synchronisation, caractérisé en ce quil comprend: un moyen de décodage pour recevoir lesdites données numériques et pour générer des données numériques avant décodage et des données numériques après décodage ; et un moyen de mesure de taux d'erreur pour mesurer un taux d'erreur sur la base desdites données numériques avant décodage et desdites données numériques après décodage, qui sont générées depuis ledit moyen de décodage. 2. Appareil (10 ; 10') selon la revendication 1, caractérisé en ce que ledit moyen de décodage comprend un premier décodeur pour générer lesdites données numériques avant décodage, et un second décodeur pour générer lesdits données numériques après décodage. 3. Appareil (10; 10') selon la revendication 1 ou 2, caractérisé en ce que lesdites données numériques comprennent des données ayant un code capable d'être décodé par un procédé à logique majoritaire. 4. Appareil (10 ; 10') selon la revendication 3, caractérisé en ce que lesdites données comprennent des données dans un système de radiodiffusion multiplex modulée en fréquence, lesdites données incluant une trame ayant ledit signal de synchronisation et des paquets pour chaque bloc. 5. Appareil (10 ; 10') selon la revendication 4, caractérisé en ce que ledit moyen de mesure de taux d'erreur comprend un moyen de calcul de nombre de binaires erronés pour calculer un nombre de binaires erronés en comparant lesdites données avant décodage et lesdites données après décodage d'un paquet qui est décodé avec succès, un moyen de fixation de nombre de binaires erronés présumé pour fixer un nombre de binaires erronés présumé prédéterminé en tant que nombre de binaires erronés d'un paquet qui est décodé sans succès, et un premier moyen de mesure de taux d'erreur sur les binaires pour évaluer un taux d'erreur sur les binaires d'une partie formant paquet sur la base dudit nombre de binaires erronés calculé par ledit moyen de calcul de nombre de binaires erronés et dudit nombre de binaires erronés présumé fixé par ledit moyen de fixation de nombre de binaires erronés présumé. 6. Appareil (10 ; 10') selon la revendication 5, caractérisé en ce que ledit moyen de fixation de nombre de binaires erronés présumé comprend un moyen pour fixer une valeur arbitraire au-dessous de 50 pour cent d'un taux de succès de correction. 7. Appareil (10 ; 10') selon la revendication 6, caractérisé en ce qu'il comprend, de plus, un moyen de calcul de paquet réussi pour calculer le nombre de paquets réussis dans chacun desquels le décodage dans un premier sens horizontal de temps est réussi, caractérisé en ce que ledit moyen fixe ledit nombre de binaires erronés présumé selon ledit nombre de paquets réussis. 8. Appareil (10; 10') selon l'une quelconque des revendications 5 à 7, caractérisé en ce que ledit moyen de mesure de taux d'erreur comprend un moyen pour fixer un nombre de binaires erronés prédéterminé en tant que dit nombre de binaires erronés d'un paquet inclus dans un bloc selon lequel aucune synchronisation de trame n'est établie. 9. Appareil (10 ; 10') selon l'une quelconque des revendications précédentes 5 à 8, caractérisé en ce qu'il comprend, de plus, un second moyen de mesure de taux d'erreur sur les binaires pour mesurer un taux d'erreur sur les binaires dans une partie de signal de synchronisation sur la base dudit signal de synchronisation. 10. Appareil (10 ; 10') selon la revendication 9, caractérisé en ce que ledit second moyen de mesure de taux d'erreur sur les binaires comprend un moyen pour fixer un nombre de binaires erronés prédéterminé en tant que dit nombre de binaires erronés dans ladite partie de synchronisation pour un bloc selon lequel aucune synchronisation n'est établie. 11. Appareil (10; 10') selon la revendication 10, caractérisé en ce qu'il comprend, de plus, un moyen de mesure de taux d'erreur sur les paquets pour mesurer un taux d'erreur sur les paquets. 12. Appareil (10 ; 10') selon la revendication 11, caractérisé en ce qu'il comprend, de plus, un moyen de mesure de bloc pour mesurer un rapport de blocs selon lequel la synchronisation de trame est établie, et un rapport de blocs selon lequel une synchronisation de blocs est établie. 13. Appareil (10; 10') selon l'une quelconque des revendications 5 à 12, caractérisé en ce qu'il comprend, de plus, un moyen de fixation de plage de mesure pour fixer une plage de mesure de façon à inclure une pluralité de blocs. 14. Appareil (10; 10') selon l'une quelconque des revendications 5 à 13, caractérisé en ce qu'il comprend, de plus, un moyen d'affichage (28) pour afficher des données mesurées. 15. Appareil (10 ; 10') selon la revendication 14, caractérisé en ce que ledit moyen d'affichage (28) comprend un premier moyen de fixation de mode pour fixer un premier mode dans lequel des données mesurées respectives sont affichées en même temps. 16. Appareil (10 ; 10') selon la revendication 14, caractérisé en ce que ledit moyen d'affichage comprend un second moyen de fixation de mode pour fixer un second mode dans lequel des données mesurées respectives sont affichées de façon individuelle. 17. Appareil (10; 10') selon l'une quelconque des revendications 5 à 16, caractérisé en ce qu'il comprend, de plus, un moyen de sortie (30) pour imprimer des données mesurées. 18. Appareil (10 ; 10') selon la revendication 17, caractérisé en ce que ledit moyen de sortie (30) comprend un moyen de stockage (32) pour stocker lesdites données mesurées, et un moyen de lecture pour lire lesdites données mesurées en provenance dudit moyen de stockage (32).