FR 2735906 A1 19961227 FR 9507675 A 19950621 PROCEDE DE FABRICATION DE DISPOSITIFS SEMICCNDUCTEURS La présente invention concerne la fabrication de circuits intégrés sur des tranches semiconductrices et plus par ticulièrement la fabrication de transistors MOS d'une longueur de grille inférieure à 0,5 pm. Dans le cadre de la fabrication des circuits intégrés semiconducteurs, on recherche constamment à fabriquer des dispositifs de plus en plus petits. Ceci signifie que les circuits sont plus performants en terme de vitesse de fonctionnament et de consommation et occupent moins de place sur un substrat semiconducteur. Les dimensions des transistors MOS dépendent dans une large mesure de la longueur minimale possible de l'électrode de grille. Cette longueur doit être oontrôlée avec soin, car elle détermine dans une grande mesure les caractéristiques du dispositif MOS achevé. Les dispositifs MOS ont classiquement des longueurs de grille de 0,5 pin, des valeurs de l'ordre de 0,35 pin étant prévues pour un proche futur. Les figures lA-lG illustrent des étapes d'un procédé classique de formation d'électrode de grille de transistors MDS dans un circuit intégré. En figure 1A, un substrat semiconducteur 2, par exemple du silicium monocristallin, comprend une oouche d'oxyde de base 4 obtenue par croissanoe sur une surface supérieure. Une couche tampon 6, par exemple du silicium polycristallin ou une couche de silicium amorphe, est déposée sur la ouche d'oxyde de base. Une couche de masquage 8, par exemple une couche de nitrure de silicium est déposée sur la oouche tampon. En figure 1B, une étape photolithographique a défini des régions de champ 10 et des régions actives 12 sur la surface supérieure du substrat 2. Les régions actives restent cl vertes par la couche tampon 6 et la couche de masquage 8. En figure 1C, une étape d'oxydation (par exemple un chauffage en présence de vapeur à température contrôlée pendant une durée détermine) a provoqué la formation d'une couche d'isolement de champ 18 d'oxyde de silicium sur les régions de champ 10. Une partie de la ouche tampon 6 est oxydée pendant ce processus et un bec d'oiseau 20 d'oxyde de silicium se forme sous une partie de la couche de masquage 8. La couche d'isolement de champ a typiquement une épaisseur d'environ 400 à 500 nm, dont environ la moitié se trouve en dessous de la surface du substrat semiconducteur. Des parties restantes de la couche de masquage 8 et de la ouche tampon 6 sont alors enlevées par des étapes de gravure appropriées. La couche d'oxyde de base 4 est également enlevée lors d'une étape de gravure, par exemple par immersion dans de l'acide fluorhydrique dilué. Ceci a pour effet de nettoyer la surface supérieure du substrat de silicium dans les régions actives 12, assurant qu'aucun contaminant n'est présent sur la surface exposée du semiconducteur. Comme le représente la figure ID, une couche de matériau isolant de haute qualité 21, tel que de l'oxyde de silicium obtenu en chauffant le semiconducteur en présence d'oxygène, se trouve au-dessus de 1' oxyde de champ 18 dans la région de champ 10 et au-dessus du semiconducteur 2 dans la région active 12. Cette couche d'isolant de grille peut avoir une épaisseur d'environ 6 à 12 rm. Une ouche conductrioe 22 est déposée sur l'isolant de grille et oeuvre toute la face supérieure. Cette couche oenductrice peut typiquement être constituée de silicium polycristallin ou de silicium amorphe. A 1' étape illustrée en figure 1E, une couche de produit photosensible (ci-après appelé résine) positif 24 est appliquée sur toute la surface supérieure. Un masque 26 ayant des régions transparentes 28 et des régions opaques 30 est placé audessus de la face supérieure de la tranche. De la lumière 32 de longueur d'onde propre à modifier la résine est alors appliquée au masque et traverse des régions transparentes de oelui-ci. Un agent de développement approprié est alors utilisé pour éliminer les zones modifiées de la résine. Les étapes de définition photographique peuvent être effectuées avec de la résine négative auquel cas une résine est appliquée à la surface et 1 'on utilise un masque dans lequel les régions transparentes et opaques susmentionnées sont interchangées. La lumière traversant les régions transparentes du masque sert alors à modifier la résine sous ces régions transparentes. La lumière 33 incidente sur la structure au-dessus du bec d'oiseau 20 est réfléchie à l'interface entre la ouche oonductrice 22 et la couche de résine 24. Cette lumière réfléchie peut illuminer et donc modifier des parties de la résine sous des parties opaques 30 du masque 26. La figure 1F illustre le résultat après développement des motifs de résine. Des parties 34 de la couche de résine demeurent au-dessus de régions de la oouche conductrioe 22 qui doivent devenir les grilles des transistors M (dans les régions actives) et les lignes d'interconne-ion (dans les régions de champ). Une gravure appropriée est alors utilisée pour enlever la première couche conductrioe non recouverte des parties restantes de la résine 34, puis pour enlever la résine restante 34 elle-même. La figure 1G représente la surface de la tranche à cette étape. Des parties 36 de la couche conductrice demeurent selon le même motif que celui défini par les parties 34 de résine. Ces parties 36 représentent les électrodes de grille des transistors MOS (dans les régions actives) et les lignes d'in teroonnexion (dans les régions de champ). Les électrodes de grille achevées ont typiquement une épaisseur de 250 à 350 nm de même que les lignes d' intercon- nexion sur les régions de champ. En outre, des étapes de traitement bien connues sont alors réalisées pour parachever les transistors et d 'autres structures sur le substrat semiconducteur, pour permettre la fabrication de circuits intégrés. Un matériau très conducteur tel que du siliciure de titane peut être formé sur les surfaces supérieures de 1' élec- trode de grille et des lignes d'interconnexion 36 ainsi que les régions de source et de drain formées ensuite. Une telle couche peut être formée en pulvérisant du titane métallique sur toute la surface de la tranche. Un traitement thermique est alors appliqué, et le titane sur des portions de silicium - ou bien des électrodes de grille en silicium polycristallin ou bien des régions de souroe/drain - réagit pour former du siliciure de titane. Le titane déposé sur d'autres matériaux, tels que de l'oxyde de silicium ne réagit pas. Une gravure sélective enlève alors toutes les régions de titane qui n'ont pas réagi, laissant en place une couche de siliciure de titane seulement sur les régions de grille et de source/drain. Dans les technologies courantes de circuits intégrés, plusieurs niveaux de métallisation sont nécessaires. L'obtention de couches métalliques multiples et de couches isolantes interposées nécessite des surfaoes bien planes à chaque niveau. Dans les filières actuelles, on utilise jusqu'à cinq niveaux de métal d'interconnexion et un ou plusieurs niveaux de silicium polycristallin. La structure de transistor MDS et d'interconnexion illustrée en figure 1G ne présente pas une surface supérieure très plane et entraine des problèmes de planarisation lors de la formation de couches ultérieures qui doivent être bien planes. L'épaisseur des lignes d'interconnexion sur les régions de champ peut aussi entrainer des problèmes de planarisation lors de la formation d'une couche diélectrique au-dessus des lignes d'interconnexion. L'épaisseur de 1'interconnexion peut entrainer la formation de lacunes lors de la formation de la couche diélectrique entre les lignes d'interconnexion. Si l'on se reporte à la figure 1E, on peut voir que la définition de la grille lors d'une étape photographique est détériorée par la réflexion de la lumière 33 en provenance de 1 'interfaoe oblique entre la résine 24 et la couche oenductrice 22 au-dessus du bec d'oiseau 20. Ceci peut enduire à ce que l'électrode de grille finale 36 (figure 1G) soit plus courte qu'on ne le souhaite, étant donné que la lumière réfléchie peut agir pour exposer et donc modifier les bords de la résine se trouvant sous des régions opaques 30 du masque 26. Cet effet varie avec la distance de l'électrode de grille aux régions de champ.Les longueurs de grille produites varient de jusqu' à 0,1 pm en fonction de leur distance aux régions de champ. Courre cela a été exposé précédemnent, un contrôle précis des longueurs de grille des transistors est essentiel à la fabrication de transistors fiables. Le problème susmentionné n'est pas important pour des longueurs de grille supérieures à 1 pm étant donné qu'une variation de 10 % de longueur de grille est tolérable. Toutefois, avec des longueurs de grille inférieures à 0,5 pm, de telles variations ne sont plus tolérables. Une première façon de résoudre ce problème consiste à prévoir que le masque 26 porte des motifs 30 qui sont de 0,1 pm plus longs que oela n'est nécessaire. Cela signifie que les transistors éloignés des régions de champ auront des longueurs de grille de 0,1 zm de plus que cela n'est nécessaire et seront donc plus lents à actionner, en particulier pour des tensions d'alimentation basses telles que 3,3 V. On ne peut donc plus réduire les dimensions d'un circuit.Une autre facon de résoudre le problème consiste à utiliser des couches anti-réflexion ou des résines colorées, mais oeci oonduit à des prooessus complexes et à une réduction de la définition. Une variation de longueur de grille de transistor conduit à des variations importantes de paramètres du transistor qui doivent être contrôlés avec soin pour assurer un fonctionnement convenable du circuit intégré. Les paramètres suivants sont particulièrement affectés par des variations de longueurs de grille : le oourant de saturation à la conduction, le courant de fuite à l'état bloqué et la tension de claquage ou de perçage du canal. Le fait d'avoir une différenoe de hauteur entre les régions actives et les régions de champ lors de 1 'étape photographique peut provoquer oertains effets de défocalisation quant à la définition des caractéristiques dans l'une des régions par suite d'une profondeur de champ limitée de l'étape photographique. Des espaoeurs parasites peuvent être formés sur les parties 36 de la oouche conductrice provoquée par la différence de hauteur des deux régions, lors d'une étape ultérieure de formation d'espaceurs. Ces espaceurs parasites eeechent ensuite la formation d'une couche très conductrice, telle que du siliciure de titane, au-dessus de parties 36 de la couche conductrice qui sont recouvertes par les espaceurs parasites, de sorte que du siliciure de titane ne peut se former au-dessus de l'oxyde. I1 y a donc discontinuité de la couche fortement conductrice, oe qui signifie que, à oes emplacements, la conduction prend place seulement à travers la couche moins conductrice de silicium polycristallin, oe qui introduit une resistanoe série notable indésirée dans les lignes d'interconnexion. Ceci est amplifié par le fait que les réflexions lumineuses en provenance de 1 'interfaoe de la couche conductrice et de la résine décrites précédemnent donnent également lieu à une surexposition de la résine au voisinage du bec d'oiseau 20 entre la région active 12 et la région de champ 10. En outre, la différence de hauteur des deux régions amène la couche de résine 24 à être plus mince dans cette région. Ces raisons amènent la couche conductrice 22 sous les régions de bec d'oiseau 20 à être plus mince qu 'on ne le souhaite, oe qui augmente encore la résistance série introduite par les ruptures de continuité de la couche très conductrioe. La demande de brevet français non publiée N" 94/15019, de la demanderesse décrit un procédé pour résoudre les problèmes susmentionnés. Toutefois, le procédé de cette demande de brevet est canplexe, necessite une étape de dépôt supplémentaire et une étape de gravure qui est difficile à contrôler ou une étape de polissage qui néoessite une machine complexe et est lente à mettre en oeuvre. La présente invention propose de résoudre les problèmes susmentionnés tout en minimisant le nombre d 'étapes supplémentaires introduites dans le processus. Ainsi, un objet de la présente invention est de prévoir un procédé d'obtention de transistors MOS de longueur de grille très faible et déterminée. Un autre objet de la présente invention est de prévoir un procédé permettant d'éviter la formation d' espaoeurs parasites lors de la fabrication de transistors MOS. Un autre objet de la présente invention est d' amélio- rer la planéité de circuits intégrés contenant des transistors Mous. Un autre objet de la présente invention est d' amélio- rer la fiabilité des métallisations disposées sur des transistors MOS d'un circuit intégré. Un autre objet de la présente invention est de fournir les avantages ci-dessus tout en prévoyant un procédé simple. Pour atteindre oes objets, la présente invention prévoit un procédéde formation de dispositif semiconducteur sur un substrat semiconducteur comprenant les étapes consistant à former une couche d'isolement de grille sur une surface supérieure du substrat semiconducteur, former une première couche conductrice sur la couche d'isolement de grille, définir des régions actives et de champ en enlevant la première couche conductrice des régions de champ, former une couche d'isolement de champ sur les régions de champ, déposer une seconde couche conductrice sur la première couche conductrice et la couche d'isolement de champ, et graver, selon un motif choisi, les première et seconde couches conductrices. Selon un mode de réalisation de la présente invention, le procédé comprend en outre 1' étape consistant à implanter un dopant à travers la première couche conductrice et la couche d'isolement de champ. Selon un mode de réalisation de la présente invention, le procédé comprend en outre 1 'étape consistant à former une couche de faible résistance sur la seconde couche conductrice avant l'étape de gravure. Selon un mode de réalisation de la présente invention, le procédé comprend en outre 1 'étape consistant à former une couche à faible résistivité au-dessus de la seconde couche conductrice et de parties du substrat de silicium après 1' étape de gravure. Selon un mode de réalisation de la présente invention, le procédé comprend en outre 1 'étape consistant à introduire un dopant dans la surface supérieure du substrat semiconducteur pour former des régions de source et de drain après 1 'étape de gravure des première et seconde couches condhuctrices. Selon un mode de réalisation de la présente invention, 1 'étape d'introduction de dopants comprend les étapes consistant à introduire du dopant à relativement basse densité dans une région relativement peu profonde dans la surface supérieure du substrat semiconducteur, former des espaceurs aux bords des pre mièvre et seconde couches conductrices gravées, et introduire des dopants à relativement haute densité dans une région relativement profonde dans la surface supérieure du substrat semiconducteur, cette région n'étant pas recouverte par les espaceurs. Ces objets, caractéristiques et avantages ainsi que d 'autres de la présente invention seront exposés en détail dans la description suivante d'un mode de réalisation particulier faite, à titre non limitatif, en relation avec les figures jointes parmi lesquelles les figures 1A-1G représentent des étapes de formation d'un transistor Moe de circuit intégré, selon l'art antérieur les figures 2A-2J représentent des étapes de formation d'un transistor MOS de circuit intégré selon l'invention ; et les figures 3A-3C sont des vues en coupe respectives selon la ligne AA des figures 2G à 2J. De façon classique, dans la technique des semiconduc- teurs, les schémas ne sont pas à l'échelle, en particulier, les dimensions verticales ont été exagérées par souci de clarté. Les formes des diverses caractéristiques sont de même simplifiées dans des buts d'explication et ne doivent pas être considérés comme limitatives. Selon l'invention, il est prévu un substrat semiconducteur qui est oxydé pour former une abouche d'oxyde de base de façon connue. Cet oxyde de base est ensuite enlevé lors d'une étape de gravure. Ceci fournit une surface supérieure propre du substrat semiconducteur, exempte de contamination. Une abouche d'oxyde de grille de haute qualité est ensuite formée par des techniques connues, par exemple en chauffant un substrat de silicium dans de l'oxygène pendant une durée prédéterminée. La couche d' oxyde de grille a typiquement une épaisseur de 8 à 12 nm. Une couche conductrice de silicium polycristallin ou amorphe est ensuite formée sur la couche d'oxyde de grille, jusqu'à une épaisseur d'environ 50 à 200 nm. Cette couche conductrice sert ensuite de couche tampon. Une couche de masquage est déposée sur la couche tampon. Cette couche de masquage comprend typiquement une couche de nitrure de silicium d'une épaisseur d'environ 160 nm. La figure 2A représente une tranche semiconductrice à ce stade. Le substrat semiconducteur 2 a une surface supérieure recouverte d'une couche d'oxyde de grille 40, elle-même recouverte d'une couche tampon 6, elle-même recouverte d'une couche de masquage 8. Cette structure est très similaire à celle de la figure 1A, sauf que la couche 40 est une couche d'oxyde de grille de haute qualité et que toute contamination a été supprimée de la surface du substrat, tandis qu'en figure 1A, la couche 4 est une couche d'oxyde de base de faible qualité contenant des contaminants. Une couche de résine est appliquée à la couche de masquage. Une étape classique de photolithogravure définit un motif dans la couche de masquage 8 et la couche tampon 6. Comne le représente la figure 2B, la surface du substrat semiconducteur est divisée en régions actives 12 et en régions de champ 10. Les régions actives sont définies par la présence de portions 46, 48 de la couche tanaasi et de la couche de masquage respectivement. La couche d'oxyde de grille 40 reste de préférence sur toute la surface du substrat. Canme le représente la figure 2C, on forme une région d'isolement de champ 18 d'épaisseur d. I1 s'agit typiquement d'une région d'oxyde de silicium formée en chauffant un substrat de silicium en atmosphère axydante d'hydrogène et d'oxygène à une température de 900 à 1100 C pendant une durée déterminée, pour réaliser une épaisseur d'isolement de champ de 400 à 600 nin. Un bec d'oiseau 20 se forme et pénétré sous la couche de masquage 48 comprenant partiellement une partie oxydée de la couche tampon 46. La couche d'oxyde de grille 40 devient en pratique indiscernable de la couche d'isolement de champ 18 dans les régions de champ 10.L'épaisseur de la couche tampon doit être contrôlée car une couche tampon trop épaisse pourrait entrainer une bosse d' oxyde au bord de la couche de masquage pendant l'oxydation. Cette étape d'oxydation amène un oxyde natif à croltre sur la couche de masquage de nitrure de silicium 48. Cet oxyde natif est éliminé par gravure, par exemple par immersion dans de l'acide fluorhydrique dilué. Cette gravure élimine également une partie de la surface supérieure de la région d'isolement de champ 18. I1 peut en résulter une petite encoche dans la surface de la couche d'isolement de champ, mais ceci n'est pas représenté par souci de clarté. Comme oela est représenté en figure 2D, la couche de masquage 48 est également éliminée par gravure pour exposer la surface supérieure 56 de la couche tampon 46. L 'épaisseur des couches est optimisée pour que la surface 56 et la surface supérieure 57 des régions adjacentes d'isolement de champ soient sensiblement au même niveau. Canme le représente la figure 2E, on utilise une étape de photolithogravure pour définir une région de caisson N ou P 62 en utilisant un motif de résine 64. Une implantation, par exemple une implantation d'ions phosphore ou bore, à haute énergie - typiquement 500 keV, est appliquée à la région de caisson 62 pour former un caisson respectivement N ou P 72. Comme le représente la figure 2F, un caisson N 72 est formé. Le motif de résine 64 est enlevé et une couche d'inter conneolon 78 est placée sur toute la surface 56, 57 de la structure. Cette couche d 'interconnexion peut être une couche de silicium polycristallin ou amorphe d'une épaisseur de par exemple 50 à 150 rm. D'autres matériaux conducteurs pourraient être utilisés, par exemple une couche métallique ou une abouche d'un siliciure de métal. L'épaisseur doit toutefois être suffisante pour permettre une formation efficace de siliciure dans le cas où une interconnexion en silicium polycristallin ou amorphe est formée et qu'une couche métallique déposée ultérieurement est amenée à réagir avec celle-ci pour former une couche de sili ciure très conductrice.En tout cas, l'épaisseur de la couche d'interconnexion sera notablement inférieure à 1 'épaisseur de la couche d ' interconnexion de la figure 1G. Cette abouche d'interconnexion est physiquement et électriquement en contact avec la couche tampon 46. La surface supérieure 80 de la couche d'interconnexion est sensiblement plane, la différence de hauteur entre les régions actives 12 et de champ 10 étant négligeable par rapport à 1 'épaisseur de la couche d'interconnexion. Canme on 1' a mentionné précédemment, il existe une limite supérieure à l'épaisseur de la couche tampon pour éviter la formation de bosses d'oxyde au bord de la région d'isolement de champ pendant étape d 'oxydation. Ces bosses réduiraient la planéité de la structure résultante et introduiraient des marches abruptes dans la surface du dispositif, ce qui est contraire aux objets de la présente invention. Le dépôt de la couche d'interconnexion peut de luimême agir pour lisser la différence de hauteur entre les régions actives et de champ. Comme le représente la figure 2G, une couche de résine 82 est appliquée sur la surface 80 de la couche d' intercon- nexion. De façon connue, un masque 84 est déposé sur la structure et contient des régions transparentes 86 et des régions opaques 88, les régions opaques se trouvant au-dessus de parties du dispositif où des grilles de transistor et des lignes d'interoonnexion peuvent être formées. De la lumière 90 de longueur d'onde propre à modifier la résine 82 est appliquée au masque et traverse la région transparente 86 pour modifier la résine sous-jacente. De façon connue, les étapes de gravure chimique ou physique sont réalisées pour enlever la résine modifiée et les couches sous-jacentes d 'interconnexion et tampon. La figure 2H représente la structure résultante à ce stade. Une partie 78' de la couche d'interoonnexion reste en plaoe, recouvrant une partie 46' de la couche tampon, selon le même motif que oelui défini par les régions opaques 88 du masque 84. Les parties restantes 46', 78 représentent les électrodes de grille des transistors M06 et les lignes d1 interconnaxion. Les lignes d'interconnexion passant sur les régions d'oxyde de champ 18 comprennent seulement une partie de couche d'interconnexion 78, tandis que les électrodes de grilles de transistors Moe et toute autre ligne formée sur une région active comprennent des parties 46', 78' de la couche tampon 46 et de la couche d'interconnexion 78.Ces lignes sur les régions actives peuvent avoir sensiblement la même épaisseur que les lignes équivalentes représentées en figure 1G. D'autres étapes de traitement sont réalisées selon des procédées de fabrication bien connus pour former des transistors et autres dispositifs dans le substrat semiconducteur. La figure 2J représente la structure à une étape ultérieure de fabrication. Un transistor à canal P a été produit dans la région active en utilisant les étapes suocessives suivantes. Une implantation LDD a été réalisée pour former des régions P faiblement dopées 94 dans le substrat semiconducteur, au voisinage des grilles de transistors formées par les portions 46', 78' et 92'. Des espaceurs 96 ont été formés sur les bords verticaux des grilles de transistors et les lignes d'inter- connexion formées par les portions 78" et 92". Ceci peut être réalisé par tout procédé approprié, par exemple dépôt d'oxyde et regravure. La couche d' oxyde de grille 40 est enlevée de la région active ailleurs que sous les grilles des transistors et des espaoeurs. Des régions de source et de drain 98 sont également formées par implantation ou diffusion d'impuretés de type P dans le substrat après formation des espaoeurs. Une couche très conductrice 92', 92", 92a par exemple une couche de siliciure de titane, a été formée sur les parties restantes 78', 78" respectivement de la couche d'interconnexion et les parties de la région active exposée. Des connexions vers cette couche très conductrice peuvent être realisées de toute façon connue. Les dernières étapes du procédé incluent typiquement le dépôt d'une couche isolante sur ltensemble de la structure, la formation de contacts et le dépôt de couches d'interoonnexion métalliques. Canme on le verra facilement en comparant les figures 2J et 1G, la structure selon l'invention présente des surfaces supérieures 99' de grilles de transistors qui sont sensiblement coplanaires avec les surfaces supérieures 99" des lignes d' interconnexion. Ceci fournit une surface beaucoup plus plane que la structure de la figure 1G. Les grilles de transistor ont une épaisseur d'environ 300 rm, égale à celle fournie dans l'art antérieur, ce qui signifie que l'on ne modifie pas les étapes ultérieures de fabrication des transistors. Les lignes d'interoonnexion pewent avoir une épaisseur inférieure à 100 rm, notablement plus mince que des lignes équivalentes 36 de la figure 1G. Ceci améliore beaucoup la planéité de la structure et évite les problèmes de recouvrement de marches par des couches métalliques déposées ultérieurement. Les grilles de transistors et les lignes d'interconnexion sont revêtues d'une couche très conductrice 92H telle que du siliciure de titane pour éviter des problèmes de résistance.Une connexion vers cette couche très conductrice peut être réalisée par tout procédé adapté. A titre de variante, si aucune couche très conductrice 92" n'est prévue, les lignes d'interconnexion pourraient être plus larges. Ceci n'aurait pas d'influence sur la largeur de canal minimale que l'on peut obtenir pour les transistors. Les figures 3A, 3B et 3C représentent les structures des figures 2G, 2H et 2J en une coupe selon un plan AA perpendiculaire au plan des figures 2G, 2H et 2J. La figure 3A représente la structure recouverte de résine 82 exposée à la lumière 90 à travers un masque 88. Dans le plan de la figure, une région opaque 88 s'étend sur toute la largeur de la région active 12 et sur les régions de champ adja centes 10. Ceci est typique d'une grille de transistor avec des interconnexions conduisant, au-dessus des régions de champ, à d'autres éléments du circuit. Après des étapes de gravure ultérieures, on arrive à la structure de la figure 3B. Une partie restante 78' de la couche d'interconnexion s'étend au-dessus de la région de champ et de la région active. Une partie restante 46' de la couche tampon est présente sur la région active, sous la couche d'interconnexion. La surface supérieure de la couche d'interconnexion est relativement plane et aucune marche notable n'existe au lieu de transition entre la région active et la région de champ. En raison de cette planéité, on n'a pas de problème de formation d 'espaceurs parasites sur la oouche d'interconnexion. Comme cela est représenté en figure 3C, une couche très conductrice 92' telle qu'une couche de siliciure de titane peut alors être formée sans rupture aux bords des régions de champ et actives. Cette figure souligne de faon claire l'amélioration de planéité du dispositif selon l'invention. Ceci facilite beaucoup la formation d'une couche diélectrique plane au-dessus de tels transistors et il en est de même pour les couches métalliques déposées ultérieurement. L'existence d'une surface plane avant le dépôt de chaque couche métallique améliore la fiabilité des couches d'interconnexion formées ultérieurement à partir de ces couches, étant donné que l'on élimine les problèmes, bien connus dans la technique, d'amincissement des couches métalliques sur des irrégularités de surface. Selon l'invention, les lignes d'interconnexion passant au-dessus des régions de champ peuvent avoir une épaisseur de seulement 40 à 100 rm, 1' épaisseur de la couche d'interconnexion 78. Ceci permet à une autre couche diélectrique d'être formée sur les couches métalliques sans introduire de lacunes et d'être plus plane. Lors de la définition photographique des électrodes de grille (figures 2G et 3A) 1 'interfaoe entre la couche de résine 82 et la couche d'interconnexion sous-jaoente 78 est sensiblement plane. Ainsi, la lumière 90 ne peut plus se réfléchir sous la partie opaque 88 du masque 84 et réduire la dimension des électrodes de grille définies par ce masque. Les longueurs de grille ne sont en conséquence pas affectées par la proximité entre le transistor M)S et une région de champ. Toutes les grilles de transistors peuvent donc être définies avec une longueur minimale. La surface plane supérieure présentée à 1' étape de la définition photographique évite tout amincissement des lignes de résine au-dessus du bec d'oiseau 20 entre régions actives et régions de champ, et évite également tout problème éventuel lié à la profondeur de champ de 1 'étape photographique étant donné que toute la surface est dans le mime plan. On a donc obtenu un procédé de fabrication de circuits intégrés semiconducteurs contenant des transistors dont les grilles sont définies avec une longueur constante et contrôlée, indépendamment de leur position dans le circuit, et qui présentent une surface supérieure plane pour faciliter des étapes de traitement ultérieures tout en évitant les problèmes associés à la définition photographique et à la formation d'espaceurs parasites que l'on rencontre dans l'art antérieur. On peut envisager de nombreuses variantes des étapes de traitement décrites, ces variantes fournissant encore les avantages de la présente invention. Certaines de ces variantes ne présentent éventuellement pas tous les avantages de 1' in- vention. L'oxyde de champ peut être obtenu par croissante ou dépôt uniforme sur toute la surface du substrat semiconducteur puis gravé pour définir les zones actives. Les espaceurs 96 peuvent être anis si 1'cn ne prévoit pas de régions de source et de drain faiblement dopées 94. Les régions de source et de drain 98 peuvent être formées avant les espaceurs 96. La couche fortement conductrice 92 peut être formée avant gravure de la couche d'intersenrexion. Bien que l'on ait décrit un mode de réalisation particulier de la présente invention, diverses variantes apparaitront à l'homme de l'art dans le domaine de l'invention. Les circuits intégrés peuvent être en silicium, arséniure de gallium ou autre matériau semiconducteur, des matériaux compatibles étant choisis pour les diélectriques de grille et de champ et pour les oouches conductrices. La couche fortement conductrice peut être formée de métal déposé, de siliciure métallique ou de tout autre matériau oonducteur. L'une et/ou 1 'autre des couches tampon et d'interconnexion peut être en silicium polycristallin ou tout autre matériau approprie. Les étapes décrites pewent facilement être incorporées à toute filière de fabrication de transistors REVENDICATIONS 1. Procédé de formation de dispositif semiconducteur sur un substrat semiconducteur (2) comprenant les étapes suivantes former une couche d'isolement de grille (40) sur une surface supérieure du substrat semiconducteur, former une première couche conductrice (6) sur la couche d'isolement de grille, définir des régions actives (12) et de champ (10) en enlevant la première couche conductrioe des régions de champ, former une couche d'isolement de champ (18) sur les régions de champ, déposer une seconde couche conductrice (78) sur la première couche conductrioe et la couche d'isolement de champ, et graver, selon un motif (88) choisi, les première et seconde couches conductrioes. 2. Procédé selon la revendication 1 comprenant en outre 1' étape consistant à implanter un dopant à travers la première couche conductrioe (46) et la couche d'isolement de champ (18). 3. Procédé selon la revendication 1 comprenant en outre l 'étape consistant à former une couche de faible résistanoe (92) sur la seconde couche conductrice (78) avant 1' étape de gravure. 4. Procédé selon la revendication 1 comprenant en outre l'étape consistant à former une couche à faible résistivité (92', 92", 92a) audessus de la seconde couche conductrice et de parties du substrat de silicium (98) après 1' étape de gravure. 5. Procédé selon la revendication 1 comprenant en outre 1 'étape consistant à introduire un dopant dans la surface supérieure du substrat semiconducteur pour former des régions de source et de drain (94, 98) après l'étape de gravure des première et seconde oouches conductrices. 6. Procédé selon la revendication 5, dans lequel 1 'é- tape de l'introduction de dopants comprend les étapes consistant à: introduire du dopant à relativement basse densité dans une région relativement peu profonde (94) dans la surface supérieure du substrat semiconducteur, former des espaceurs (96) aux bords des première (78') et seconde (46') couches conductrices gravées, et introduire des dopants à relativement haute densité dans une région relativement profonde (98) dans la surface supérieure du substrat semiconducteur, cette région n'étant pas recouverte par les espaoeurs.