FR 2734968 A1 19961206 FR 9506478 A 19950531 La présente invention concerne un convertisseur analogique/numérique, comportant une partie analogique munie d'étages dits de repliement fournissant des signaux dits signaux de repliement et d'étages dits d'interpolation composés d'éléments d'impédance, délivrant des signaux dits signaux d'échantillonnage appliqués à l'entrée d'une partie numérique munie de bascules mémoire et d'un système d'encodage binaire. Un tel dispositif est connu du document "An 8-bit Video ADC Incorporating Folding and Interpolation Techniques" de MM. Rob E. Van de Grift, Ivo W.J.M. Rutten et Martien Van der Veen paru dans le IEEE Journal of Solid State Circuits, vol. sc-22, n"6 de Décembre 1987. Un convertisseur analogique/numérique connu qui utilise les techniques de repliement et d'interpolation comporte, dans sa partie analogique, des étages de repliement composés chacun d'un jeu d'amplificateurs effectuant la comparaison entre la tension analogique d'entrée et un jeu de tensions de référence de façon à engendrer deux signaux complémentaires présentant une forme quasi-sinusoïdale en fonction de la tension analogique d'entrée, que l'on nomme signaux de repliement. Ces signaux sont ensuite appliqués à des étages d'interpolation qui sont des ponts diviseurs composés d'éléments d'impédance, de préférence des résistances, placés en série, résistances ayant toutes la même valeur afin que les signaux récupérés aux noeuds entre les résistances, appelés signaux d'échantillonnage, représentent des divisions linéaires des signaux de repliement. Les signaux d'échantillonnage donnent, par leur passage par zéro, une échelle d'échantillonnage et donc une indication de la valeur de la tension analogique d'entrée. Un passage par zéro est détecté lorsqu'un signal d'échantillonnage et de son complémentaire se croisent. Ce passage par zéro est mémorisé dans la partie numérique du convertisseur, dans des bascules mémoire dont le contenu est ensuite encodé pour donner en sortie du convertisseur une valeur convertie en binaire du signal analogique d'entrée. Dans l'état présent de la technique, quatre étages de repliement au moins sont nécessaires de manière à ce que le taux de recouvrement, défini comme étant le nombre de signaux de repliement passant par zéro sur une demi-période d'une quasi-sinusoïde, soit assez grand pour permettre que les passages par zéro des signaux résultants de l'interpolation linéaire aient lieu dans une zone d'évolution quasi-linéaire des signaux qui les ont générés, formant ainsi une échelle d'échantillonnage quasi-linéaire. Lorsque l'on cherche à augmenter la précision et/ou la plage de variation de l'échelle de mesure, on aboutit à un circuit de taille très importante, ce qui entraîne des répercussions néfastes sur le rendement et le coût de la production du convertisseur. La présente invention a pour but de remédier à cette contrainte, en proposant un convertisseur analogique/numérique, qui nécessite, pour une même précision de conversion, un nombre de composants réduit. En effet, selon la présente invention, un convertisseur analogique/numérique du type défini dans le paragraphe introductif est caractérisé en ce que ceux des éléments d'impédance qui composent les étages d'interpolation sont de valeurs nominales définies de manière à compenser une non-linéarité des signaux de repliement. Un convertisseur analogique/numérique selon l'invention permet donc de diminuer le nombre total d'étages de repliement, et par conséquent le nombre d'amplificateurs de comparaison qui en font partie, réduisant ainsi considérablement la surface occupée par le convertisseur sur le cristal semi-conducteur. D'autre part, la consommation en puissance du convertisseur s'en trouve également diminuée. En outre, un convertisseur analogique/numérique selon l'invention fournit une conversion plus précise du signal analogique d'entrée, puisque les erreurs d'interpolation dues à une non-linéarité des signaux de repliement sont compensées, ce qui permet d'obtenir une échelle d'échantillonnage de linéarité améliorée. Une variante de l'invention tire pleinement profit de ces avantages en proposant un convertisseur analogique/numérique, caractérisé en ce qu'il comporte quatre étages d'interpolation et seulement deux étages de repliement, étages de repliement qui fournissent respectivement des signaux de repliement A, B et leurs signaux complémentaires Ac, Bc, dont les combinaisons B-A, Ac-B, A-Bc, Bc-Ac alimentent respectivement chacun des étages d'interpolation, lesquels étages d'interpolation fournissent les signaux d'échantillonnage. Les passages par zéro des signaux issus de l'interpolation ont alors lieu dans des zones où les signaux de repliement ne sont plus linéaires, puisque l'on a diminué le taux de recouvrement d'un facteur 2. Un tel convertisseur comporte un nombre de comparateurs réduit quasiment de moitié, et une consommation en puissance réduite d'un facteur 2, ce qui le rend apte à être utilisé dans des appareils portables de type caméscopes, téléphones cellulaires et autres. Selon un mode de réalisation pratique de l'invention, chacun des n éléments d'impédance qui composent un même étage d'interpolation, n étant le facteur d'interpolation et égal à une puissance de 2 supérieure ou égale à 4, a une valeur R correspondant à la valeur commune qu'auraient eu les dits éléments d'impédance en cas d'interpolation linéaire, multipliée par un coefficient d'interpolation pondérateur dépendant de la position de chacune de cellesci, valeur qui est exprimée par Ri = k. .R où Ri est la valeur du ième élément d'impédance par rapport à un noeud d'arrivée d'un signal de repliement et k. son coefficient d'interpolation associé, défini par les deux relations suivantes kifl±----+kn th[((n-i) /n) . (Avref/2 . Vt)] k1+. . . . ... +ki [(i/n) . (aVref/a.Vt)] pour i=1 à n/2, et k. = k n-i pour i=n/2 à n-l où AVref représente l'écart entre deux tensions de référence successives auxquelles est comparée la tension analogique d'entrée, Vt=k.T/q, k étant la constante de Boltzmann, T la température absolue et q la charge de l'électron. Le facteur d'interpolation définit en partie la précision de la conversion. Si N est le nombre de bits sur lequel doit être codé le signal de sortie après sa conversion en binaire, nc le nombre de comparateurs contenus dans un seul étage de repliement et n r le nombre d'étages de repliement, la relation 2N=n.nc .nr définit le facteur d'interpolation en fonction des paramètres physiques dûs à l'architecture du circuit. On voit donc qu'en diminuant le nombre d'étages de repliement d'un facteur 2, il faut doubler le facteur d'interpolation, et donc le nombre d'éléments d'impédance composant un même étage d'interpolation, pour avoir un même degré de précision, ce qui n'est pas pénalisant, car le nombre de signaux à interpoler a été réduit de moitié. Le nombre total des éléments d'impédance constituant l'ensemble des étages d'interpolation reste donc inchangé. L'invention sera mieux comprise à l'aide de la description suivante de quelques modes de réalisation, faite à titre d'exemple et en regard des dessins annexés, dans lesquels - La figure 1 est un schéma fonctionnel décrivant un exemple de convertisseur analogique/numérique connu qui utilise les techniques de repliement et d'interpolation, - La figure 2 est un graphe qui représente une caractéristique de transfert représentant les signaux de repliement d'un exemple de convertisseur analogique/numérique connu qui utilise les techniques de repliement et d'interpolation, - La figure 3 est un schéma fonctionnel décrivant partiellement la partie numérique d'un exemple de convertisseur analogique/numérique connu qui utilise les techniques de repliement et d'interpolation, - La figure 4 est un schéma fonctionnel décrivant un exemple de convertisseur analogique/numérique selon l'invention, - La figure 5 est un graphe qui représente une caractéristique de transfert représentant l'évolution des signaux de repliement d'un exemple de convertisseur selon l'invention, et - La figure 6 est un schéma fonctionnel décrivant partiellement la partie numérique d'un exemple de convertisseur analogique/numérique selon l'invention. La figure 1 présente un schéma fonctionnel partiel d'un convertisseur analogique/numérique connu qui utilise les techniques de repliement et d'interpolation, dont le signal numérique de sortie est codé sur 8 bits, par exemple. Un tel convertisseur analogique/numérique contient quatre étages de repliement 1, 2, 3 et 4 comportant chacun seize comparateurs. Chacun de ces comparateurs effectue une comparaison entre un signal analogique d'entrée Vin et des tension de référence que l'on note Vrefi, i variant de O à 63.Ces tensions de référence sont générées aux noeuds intermédiaires d'un pont diviseur de tension 5 comportant 64 éléments d'impédance de valeurs nominales égales, de préférence des résistances, avec VrefO=Vbottom et Vref63=Vtop, où Vtop et Vbottom sont les tensions d'alimentation du pont diviseur, définissant l'amplitude maximale crête-à-crête AVinmax du signal analogique d'entrée Vin par : AVinmax=Vtop-Vbottom Les tensions de référence sont réparties selon un mode particulier, que l'on expliquera par la suite : la tension Vref(k j)-l es connectée à l'entrée de la tension de référence du kème comparateur du ième étage de repliement (k varie de 1 à 16 et j de 1 à 4). Dans un même étage de repliement, le kème comparateur délivre deux signaux de sortie complémentaires, que l'on note Sk et Sck. La superposition des signaux Sl, Sc2, S3, Sc4, Sgl et ainsi de suite jusqu'à Suc13, S14, Sc15 constitue un signal évoluant de manière quasi-sinusoïdale en fonction de Vin. Ce signal est appelé signal de repliement. On obtient son complémentaire en superposant de la manière décrite précédemment, les signaux de sortie des comparateurs complémentaires à ceux que l'on a cités cidessus. L'étage de repliement 1 fournit ainsi les signaux de repliement A et Ac, l'étage de repliement 2 donne les signaux de repliement B et Bc, l'étage de repliement 3 donne les signaux de repliement C et Cc, l'étage de repliement 4 donne les signaux de repliement D et Dc. Ces signaux sont représentés sur la figure 2. Leur recouvrement régulier est dù au choix de répartition des tensions de référence décrit plus haut. Leur passage par zéro, détecté lorsqu'un signal de repliement et son complémentaire se croisent, est mémorisé et représente la valeur de la tension d'entrée analogique Vin. Les passages par zéro, représentés par des petits cercles sur l'axe Vin de la figure 2, forment donc une échelle d'échantillonnage de la tension Vin, échelle qui est linéaire car la distribution des tensions de référence est linéaire. La technique d'interpolation vise à créer par un moyen simple des signaux de repliement intermédiaires aux signaux de repliement décrits précédemment, afin d'obtenir des passages par zéro supplémentaires significatifs, et donc d'augmenter la résolution de la conversion. Un étage d'interpolation est réalisé sous la forme d'un pont diviseur constitué de n éléments d'impédance de valeurs nominales égales, de préférence des résistances, placés en série. Le nombre n est appelé facteur d'interpolation. Il définit en partie la précision de la conversion. Si N est le nombre de bits sur lequel doit être codé le signal de sortie après sa conversion en binaire, nc le nombre de comparateurs contenus dans un seul étage de repliement et n r le nombre d'étages de repliement, la relation 2N=n.nc. n r définit le facteur d'interpolation en fonction des paramètres physiques dûs à l'architecture du circuit. Dans l'exemple du convertisseur analogique/numérique représenté sous forme schématique sur la figure 1, n a été choisi égal à 4. Comme le montre la figure 1, les étages d'interpolation 6, 7, 8, 9, 10, 11, 12 et 13 sont alimentés respectivement par les signaux A et B, B et C, C et D, D et Ac, Ac et Bc, Bc et Cc, Cc et Dc, Dc et A. Ils génèrent respectivement les signaux intermédiaires A1, A2, A3, B1, B2 ... D2, D3, Acl AC2 Ac3, Bcl, Bc2 ... Dc2, Dc3. Les signaux Ai et Aci, Bi et Bci, C. et Cc1, Di et Dci sont complémentaires entre eux. Le passage par zéro d'un signal, A1 par exemple, représenté par un petit cercle sur l'axe Vin de la figure 2, est détecté lorsque celui-çi et son complémentaire, en l'occurence Acl, se croisent.Ce passage par zéro est mémorisé dans la partie numérique, ainsi que représenté schématiquement sur la figure 3, dans un banc de bascules mémoire MO, Ml ... M15, dont le contenu est encodé sur 8 bits, en fonction d'un pointeur indiquant la période de la quasi-sinusoïde dans laquelle se situe le passage par zéro, pointeur dont seules les sorties 19 sont représentées en entrée du système d'encodage binaire, et fournit alors un résultat de conversion Vout(O) ... Vout(7). Le taux de recouvrement doit être supérieur ou égal à 4, comme c'est le cas dans cet exemple, c'est-à-dire suffisamment important pour que le passage par zéro des signaux intermédiaires ait lieu dans une zone d'évolution quasi-linéaire des signaux de repliement qui les ont générés. Du fait de la linéarité de l'interpolation découlant de l'égalité des valeurs nominales des éléments d'impédance qui constituent les étages d'interpolation, l'échelle d'échantillonnage peut être considérée comme étant linéaire. On va maintenant décrire un exemple de réalisation de l'invention, dans lequel on se place, comme précédemment, dans le cas de la conversion sur 8 bits d'un signal analogique d'entrée. La figure 4 présente un schéma fonctionnel partiel d'un convertisseur analogique numérique qui utilise les techniques de repliement et d'interpolation selon l'invention, dont le signal numérique de sortie est codé sur 8 bits, par exemple. Un tel convertisseur analogique/numérique contient deux étages de repliement 100 et 200 comportant chacun seize comparateurs. Chacun de ces comparateurs effectue une comparaison entre un signal analogique d'entrée Vin et des tension de référence que l'on note Vrefi, i variant de O à 31.Ces tensions de référence sont générées aux noeuds intermédiaires d'un pont diviseur de tension 14 comportant 32 éléments d'impédance de valeurs nominales égales, de préférence des résistances, avec VrefO=Vbottom et Vref31=Vtop, où Vtop et Vbottom sont les tensions d'alimentation du pont diviseur, définissant encore l'amplitude maximale crête-à-crête AVinmax du signal analogique d'entrée Vin par : AVinmax=Vtop-Vbottom Les tensions de référence sont réparties selon un mode particulier : dans l'étage 100, les comparateurs reçoivent successivement toutes les tensions de référence d'indice pair Vref2p, alors que dans l'étage 200, les comparateurs reçoivent successivement toutes les tensions de référence d'indice impair Vref2p+l. Dans un même étage de repliement, le kème comparateur délivre deux signaux de sortie complémentaires, que l'on note Sk et Sck. La superposition des signaux S1, Sc2, S3, Sc4, S5, et ainsi de suite jusqu'à Sc13, S14, Sc15 constitue un signal évoluant de manière quasi-sinusoïdale en fonction de Vin. Ce signal est appelé signal de repliement, et on obtient son complémentaire en superposant de la manière décrite précédemment, les signaux de sortie des comparateurs complémentaires à ceux que l'on a cités ci-dessus. L'étage de repliement 100 donne ainsi les signaux de repliement A et Ac, l'étage de repliement 200 donne les signaux de repliement B et Bc. Ces signaux sont représentés sur la figure 5. Le convertisseur analogique/numérique selon l'invention est caractérisé en ce que ceux des éléments d'impédance qui composent les étages d'interpolation sont de valeurs nominales définies de manière à compenser une non-linéarité des signaux de repliement. De la sorte, les passages par zéro, représentés par des petits cercles sur l'axe Vin de la figure 5, des signaux intermédiaires générés par les signaux de repliement dans des zones où ceux-çi n'évoluent pas de manière linéaire forment une échelle linéaire. Un étage d'interpolation d'un convertisseur analogique/numérique selon l'invention est réalisé sous la forme d'un pont diviseur constitué de n éléments d'impédance, de préférence des résistances, placés en série. Le nombre n est toujours régi par la relation 2N=n.nc.nr. On voit donc qu'en diminuant le nombre d'étages de repliement d'un facteur 2, il faut doubler le facteur d'interpolation, et donc le nombre d'éléments d'impédance composant les étages d'interpolation, pour avoir un même degré de précision, ce qui n'est pas pénalisant, car le nombre de signaux à interpoler a été réduit de moitié. Le nombre total des éléments d'impédance constituant l'ensemble des étages d'interpolation reste donc inchangé. Chacun des éléments d'impédance qui composent un même étage d'interpolation a une valeur R correspondant à la valeur commune qu'auraient eu les dits éléments d'impédance en cas d'interpolation linéaire, multipliée par un coefficient d'interpolation pondérateur dépendant de la position de chacune de celles-çi, ce que l'on exprimera par Ri = k. .R où Ri est la valeur du ième élément d'impédance par rapport à un noeud d'arrivée d'un signal de repliement et k. son coefficient d'interpolation associé, défini par les deux relations suivantes ki+1+. . . . .+kn - th[ k1+. . . . . . .+ki th[(i/n) . (#Vref/2 .Vt)] pour i=l à n/2, et k. = k n-i pour i=n/2 à n-1 où AVref représente l'écart entre deux tensions de référence successives auxquelles est comparée la tension analogique d'entrée Vin, Vt=k.T/q, k étant la constante de Boltzmann, T la température absolue et q la charge de l'électron. Dans le cas particulier d'un facteur d'interpolation n=8, on fixera alors : kl=l, k2=0.854, k3=0.759, k4=0.716 k8=k1, k7=k2, k6=k3, k5=k4, conformément aux relations ci-dessus. Les étages d'interpolation 15, 16, 17 et 18 sont alimentés respectivement par A et B, B et Ac, Ac et Bc, Bc et A. Ils génèrent respectivement les signaux intermédiaires A1, A2 ... A7, B1, B2 ... B7, Ac1, Ac2 Ac7, Bc1, Bc2 ... Bc7. Les signaux Ai et Aci, Bi et Bci, sont complémentaires entre eux. Le passage par zéro d'un signal, A1 par exemple, est détecté lorsque celui-çi et son complémentaire, en l'occurence Acl, se croisent. Ce passage par zéro est mémorisé dans la partie numérique, ainsi que représenté schématiquement sur la figure 6, dans un banc de bascules mémoire MO, M1 ...M15, dont le contenu est encodé sur 8 bits, en fonction d'un pointeur indiquant la période de la quasi-sinusoïde dans laquelle se situe le passage par zéro, pointeur dont seules les sorties 20 sont représentées en entrée du système d'encodage binaire, et fournit alors un résultat de conversion Vout(O) ... Vout(7) plus précis, puisque tous les effets de non-linéarité ont été compensés. Les avantages d'un tel convertisseur analogique/numérique sont nombreux : tout d'abord, le nombre de comparateurs inclus dans le circuit est quasiment réduit de moitié, ce qui permet de réduire la surface de silicium nécessaire, d'autant plus que cette réduction du nombre de comparateurs rééquilibre la disposition surfaçique, notamment par rapport aux bascules mémoire, améliorant ainsi le facteur de forme du circuit. La réduction du nombre de comparateurs réduit aussi considérablement la consommation en puissance du convertisseur. Cette diminution de plus d'un facteur 2 permet à un convertisseur analogique/numérique selon l'invention d'être utilisé dans les applications "basse tension", et notamment dans des appareils portables de type caméscopes, téléphones cellulaires et autres. La consommation du circuit, qui dans le cas du convertisseur décrit plus haut comme connu était d'à-peuprès 300 mW est alors ramenée à approximativement 25mW. REVENDICATIONS 1. Convertisseur analogique/numérique, comportant une partie analogique munie d'étages dits de repliement fournissant des signaux dits signaux de repliement et d'étages dits d'interpolation composés d'éléments d'impédance, délivrant des signaux dits signaux d'échantillonnage appliqués à l'entrée d'une partie numérique munie de bascules mémoire et d'un système d'encodage binaire, caractérisé en ce que ceux des éléments d'impédance qui composent les étages d'interpolation sont de valeurs nominales définies de manière à compenser une non-linéarité des signaux de repliement. 2. Convertisseur analogique/numérique selon la revendication 1, caractérisé en ce qu'il comporte quatre étages d'interpolation et seulement deux étages de repliement, étages de repliement qui fournissent respectivement des signaux de repliement A, B et leurs signaux complémentaires Ac, Bc, dont les combinaisons B-A, Ac-B, A-Bc, Bc-Ac alimentent respectivement chacun des étages d'interpolation, lesquels étages d'interpolation fournissent les signaux d'échantillonnage. 3. Convertisseur analogique/numérique selon la revendication 1, caractérisé en ce que chacun des n éléments d'impédance qui composent un même étage d'interpolation, n étant le facteur d'interpolation et égal à une puissance de 2 supérieure ou égale à 4, a une valeur R correspondant à la valeur commune qu'auraient eu les dits éléments d'impédance en cas d'interpolation linéaire, multipliée par un coefficient d'interpolation pondérateur dépendant de la position de chacune de celles-çi, valeur qui est exprimée par Ri = k. .R où Ri est la valeur du ième élément d'impédance par rapport à un noeud d'arrivée d'un signal de repliement et ki son coefficient d'interpolation associé, défini par les deux relations suivantes k1+1+. . . . . +k ~ th[((n-i)/n) . (aVref/a.Vt)] k1+ +k1 th [(i/n) . (avref/a . vt)] pour i=1 à n/2, et ki+i = kn i pour i=n/2 à n-l où AVref représente l'écart entre deux tensions de référence successives auxquelles est comparée la tension analogique d'entrée, Vt=k.T/q, k étant la constante de Boltzmann, T la température absolue et q la charge de 1 'électron. 4. Convertisseur analogique/numérique selon les revendications 1, 2 ou 3, caractérisé en ce que les éléments d'impédance qui composent les étages d'interpolation qu'il contient sont des résistances.