FR 2737636 A1 19970207 FR 9509637 A 19950803 DISPOSITIF DE TRANSFERT DE DCS BAIRES ENTRE ENTE MULTIPLEX PAR DIVISION W TEMPS ET UNE MEktIRE La présente invention concerne la réalisation d'un dispositif destiné à échanger des données binaires entre un multiplex de plusieurs intervalles de temps et une mémoire, et inversement. On entend par multiplex au sens de la présente invention une transmission en multiplex par division du temps (tex). L'invention s'applique plus particulièrement à la réalisation d'un tel dispositif destiné à transférer des données binaires entre un multiplex de trente-deux intervalles de temps TS et une mémoire. Un tel dispositif se retrouve, par exemple, dans des cartes, dites cartes d'abonnés, de centres d'abonnés d'un réseau de télécommunication. Ces cartes d'abonnés ont notamment pour rôle d'aiguiller différentes transmissions qui arrivent sur un ou plusieurs multiplex entrants vers un ou plusieurs multiplex sortants. Les données relatives aux transmissions ainsi que les informations qui sont nécessaires à leur traitement (par exemple, le mode de transmission, le destinataire, etc.) ne font donc que transiter dans ces cartes d'abonnés. Une carte d'abonnés comporte une mémoire vive (RAM) chargée de stocker temporairement les informations numériques et, le cas échéant, les données binaires relatives aux transmissions.La carte d'abonnés comporte égale ment un microprocesseur chargé, notamment, de commander les échanges entre les différents constituants de la carte et, en particulier, les accès à la mémoire. Un dispositif de transfert auquel s'applique la présente invention peut également se retrouver, par exemple, dans un signaleur d'un centre de transit d'un réseau téléphonique. Les transmissions qui transitent dans les cartes d'abonnés peuvent être de types différents, c'est-à-dire correspondre à différents débits et être codées selon des trames différentes. Toutes ces transmissions sont associées à des informations numériques qui permettent d'en identifier toutes les caractéristiques (type de transmission, destinataire, etc.) pour en assurer un acheminement correct. Un canal de transmission comprend, en fonction du débit de la transmission, un ou plusieurs intervalles de temps TS du multiplex. Par exemple, sur un multiplex de trente-deux intervalles de temps TS où chaque intervalle de temps TS contient un mot de huit bits, on peut transmettre un canal à 2,048 Mbits/s ou trente-deux canaux à 64 kbits/s ou encore deux cents cinquante-six canaux à 8 kbits/s.En pratique, deux des trente-deux intervalles de temps TS du multiplex sont réservés, l'un à la synchronisation du multiplex et l'autre au transfert d' une signalisation relative aux trente autres intervalles de temps TS. Dans des dispositifs classiques de transfert de données binaires entre le multiplex et la mémoire, on associe à chaque intervalle de temps TS un contrôleur de liaisons de données, ou contrôleur HDLC, et un contrôleur d'accès mémoire direct, ou contrôleur DMRC. Le rôle de ces contrôleurs est de permettre un traitement des informations relatives aux transmissions et de les transférer, par exemple, depuis un multiplex entrant vers un multiplex sortant, et inversement. Par exemple, pour un multiplex de trente-deux intervalles de temps TS, on a recours à trente-deux contrôleurs HDLC et à trente-deux contrôleurs DMAC, chaque intervalle de temps TS étant associé à un contrôleur HDLC et à un contrôleur DMAC. Par exem ple, en présence d'une transmission à 2 Mbits/s, tous les contrôleurs sont utilisés pour un même canal de transmission occupant tous les intervalles de temps TS du multiplex. Par contre, pour des transmissions à 64 kbits/s, on affecte un contrôleur HDLC et un contrôleur DMAC à chaque canal de transmission. Les bits émis par les contrôleurs HDLC sont multiplexés par division du temps sur une trame du multiplex. Les bits qu'émet un contrôleur HDLC donné sont toujours positionnés dans le même intervalle de temps TS de chaque trame du multiplex. Le microprocesseur est chargé, notamment, d'organiser les échanges entre ces différents contrôleurs et la mémoire vive pour permettre le transfert des données. L'invention vise à proposer un dispositif de transfert de données binaires entre un multiplex de plusieurs intervalles de temps et une mémoire sans avoir recours au microprocesseur pendant les transferts de données. L'invention vise également à proposer un dispositif de ce type en réduisant le nombre de contrôleurs HDLC et de contrôleurs DMRC nécessaires. L'invention vise en outre à proposer un dispositif qui permette un fonctionnement multi-canaux que ce soit dans un mode HDLC, c'est-à-dire utilisant un format de trames selon la norme HDLC, ou dans un mode transparent, c'est-à-dire n'utilisant pas un format de trames HDLC. Pour atteindre ces objets, la présente invention prévoit un dispositif de transfert de données binaires entre un multiplex par division du temps et une mémoire vive, et inversement, comportant des moyens pour affecter, à chaque intervalle de temps du multiplex, un numéro de canal logique destiné à permettre le partage de deux contrôleurs HDLC, respectivement d'émission et de réception, entre tous les canaux du multiplex. Selon un mode de réalisation de la présente invention, lesdits moyens comportent une mémoire d'affectation desdits intervalles de temps qui est programmable par un microprocesseur et deux premières mémoires auxiliaires associées auxdits contrô leurs HDLC, respectivement d'émission et de réception, lesdites mémoires d'affectation et auxiliaires ayant un nombre de mots correspondant au nombre maximal de canaux possibles dudit multiplex, chaque mot de ladite mémoire d'affectation contenant au moins ledit numéro du canal logique auquel est affecté l'intervalle de temps correspondant, ledit numéro du canal logique étant envoyé, en guise d'adresse, au moins vers lesdites premières mémoires auxiliaires. Selon un mode de réalisation de la présente invention, l'adressage de ladite mémoire d'affectation des intervalles de temps est effectué, par intervalle de temps, au moyen d'un compteur dont le bit de poids le plus faible des bits qui constituent l'adresse d'un intervalle de temps est incrémenté à chaque nouvel intervalle de temps de la trame du multiplex, les bits délivrés par le compteur et constituant l'adresse d'un intervalle de temps étant envoyés vers une première entrée d'un premier multiplexeur dont une seconde entrée reçoit une adresse délivrée par ledit microprocesseur, ladite seconde entrée étant sélectionnée, par ledit microprocesseur, au début d'une nouvelle transmission associée à un intervalle de temps considéré. Selon un mode de réalisation de la présente invention, ladite mémoire d'affectation des intervalles de temps contient, en outre et à l'attention desdits contrôleurs HDLC, au moins un nombre de bits de positionnement égal au nombre de bits que contient chaque intervalle de temps de la trame du multiplex et un bit de validation de la présence d'au moins une transmission qui n'utilise qu'un bit de l'intervalle de temps correspondant dans la trame du multiplex, l'état de chacun des bits de positionnement indiquant la position des bits de l'intervalle de temps considéré qui contiennent des informations relatives à la transmission à laquelle est associé cet intervalle de temps. Selon un mode de réalisation de la présente invention, ledit compteur est un compteur sur neuf bits incrémenté par l'horloge bit de la trame du multiplex et dont les trois bits de poids faible sont envoyés auxdits contrôleurs HDLC, le bit de poids fort dudit compteur déterminant le rang pair ou impair de la trame courante du multiplex destiné à être combiné avec ledit bit de validation, les cinq bits intermédiaires constituant l'adresse de l'intervalle de temps considéré dans ladite mémoire d'affectation des intervalles de temps et les huit bits de poids faible dudit compteur étant remis à zéro à chaque nouvelle trame du multiplex. Selon un mode de réalisation de la présente invention, chaque contrôleur HDLC est associé à une mémoire de commande, respectivement d'émission et de réception, programmable par ledit microprocesseur et dont la lecture est adressée par le numéro de canal logique délivré par ladite mémoire d'affectation des intervalles de temps, chaque mémoire de commande contenant, pour chaque canal logique, des caractéristiques relatives au type de transmission qui y est associée et, notamment, au moins un bit de configuration dudit contrôleur HDLC, respectivement d'émission et de réception, entre un mode transparent où ledit contrôleur HDLC ne traite pas les données et un mode où il effectue un traitement relatif à une trame HDLC. Selon un mode de réalisation de la présente invention, le dispositif comporte au plus deux contrôleurs d'accès mémoire direct, respectivement associés auxdits contrôleurs HDLC d'émission et de réception, lesdits contrôleurs DMAC étant également partagés entre tous les canaux du multiplex. Selon un mode de réalisation de la présente invention, le dispositif comporte deux mémoires de contrôle de flux, respectivement d'émission et de réception, destinées à stocker, par accumulation, le numéro de canal logique délivré par ladite mémoire d'affectation des intervalles de temps ainsi qu'une instruction codée délivrée par lesdits contrôleurs HDLC, respectivement d'émission et de réception, ledit numéro de canal logique contenu dans chaque mémoire de contrôle de flux étant destiné à servir d'adresse à une seconde mémoire auxiliaire qui est associée à chaque contrôleur aMAC, respectivement d'émission et de réception, ladite instruction codée étant destinée au contrôleur SC. Selon un mode de réalisation de la présente invention, le numéro de canal logique lu dans chaque mémoire de contrôle de flux constitue l'adresse d'écriture dans une mémoire de transfert des données qui est associée au contrôleur aMRC auquel cette mémoire de contrôle de flux est associée, l'adresse de lecture de ladite mémoire de transfert correspondant au numéro de canal logique lu dans ladite mémoire d'affectation des intervalles de temps. Selon un mode de réalisation de la présente invention, ledit contrôleur HDLC de réception est associé à une mémoire de reconnaissance d'un champ d'adresse du récepteur destinataire d'une transmission en mode point/multi-points, ladite mémoire de reconnaissance de champ d'adresse étant écrite par le microprocesseur et lue par ledit contrôleur HDLC de réception sur ordre de ladite mémoire de commande de réception. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'un mode de réalisation particulier faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles la figure 1 est un schéma de principe d'un dispositif de transfert de données binaires entre une mémoire vive et un multiplex selon l'invention ; la figure 2 représente un mode d'organisation d'une mémoire d'affectation des intervalles de temps du multiplex selon l'invention ; la figure 3 représente, sous forme de schéma-blocs, un mode de réalisation de la fonction d'émission d'un dispositif de transfert selon l'invention ; et la figure 4 représente, sous forme de schéma-blocs, un mode de réalisation de la fonction de réception d'un dispositif de transfert selon l'invention. Pour des raisons de clarté, seuls les éléments et liaisons nécessaires à la compréhension de l'invention ont été représentés. De même, les mêmes éléments ont été désignés par les mêmes références aux différentes figures. La figure 1 illustre, sous forme de schéma-blocs, la structure d'un dispositif de transfert selon l'invention. Le dispositif 1 selon l'invention est associé à un microprocesseur 2 et à une mémoire vive (REM) 3, notamment, par l'intermédiaire d'un bus 4. En pratique, le bus 4 est constitué d'un bus de données, d'un bus d'adresses et d'un bus unifilaire indicateur de la tâche (lecture ou écriture) à effectuer sur la mémoire 3. Le dispositif 1 comporte, selon l'invention, deux contrôleurs de liaisons de données, ou contrôleurs HDLC, respectivement TXHDLC 5 côté émission et RX~HDLC 6 côté réception. Ces contrôleurs 5 et 6 sont, selon l'invention, partagés entre différents intervalles de temps TS d'un multiplex par division du temps (TDM), donc entre différents canaux de transmission si le multiplex est multi-canaux. Pour ce faire, chacun de ces contrôleurs 5 et 6 est associé à une première mémoire auxiliaire AUXMEM, respectivement 7 et 8, dont le nombre de mots correspond au nombre de canaux pouvant être pris en compte. Par exemple, pour un dispositif 1 destiné à organiser le transfert entre la mémoire 3 et un multiplex de trente-deux intervalles de temps TS, chaque mémoire 7 et 8 comporte trente-deux mots. L'association du contrôleur 5 avec la mémoire 7 constitue un contrôleur HDLC multi-canaux, ou multi-HDLC 9, d'émission. La sortie S de ce contrôleur 9 émet des intervalles de temps TS contenant chacun huit bits sur un multiplex de trente-deux intervalles de temps TS. L'association du contrôleur 6 avec la mémoire 8 constitue un contrôleur HDLC multi-canaux, ou multi-HDLC 10, de réception dont l'entrée E reçoit les intervalles de temps TS du multiplex de trente-deux intervalles de temps. Une caractéristique de la présente invention est que le dispositif 1 comporte, au maximum, deux contrôleurs d'accès mémoire direct, ou contrôleurs DMRC, respectivement TX~DMAC 11 et RX~DMAC 12. Ces contrôleurs 11 et 12 sont partagés entre les différents canaux de transmission qui ont été définis si le multiplex est multi-canaux. Pour ce faire, chaque contrôleur DMAC 11 ou 12 est associé, comme chaque contrôleur HDLC 5 ou 6, à une deuxième mémoire auxiliaire AUX~MEM, respectivement 13 et 14. Le nombre de mots des mémoires auxiliaires 13 et 14 correspond au nombre de canaux constitués, par exemple trente-deux. Si, comme cela est représenté, le dispositif 1 comporte deux contrôleurs nMAC 11 et 12, un contrôleur est associé à la partie émission et l'autre contrôleur est associé à la partie réception. L'association du contrôleur 11 avec la mémoire 13 constitue un contrôleur DMAC multi-canaux, ou multi-DMAC 15, d'émission. Le multi-DMAC 15 a pour rôle de transférer les données binaires relatives aux différents canaux et contenues dans la mémoire 3 vers le contrôleur multi-HDLC d'émission 9, par exemple, pour qu'il les émette selon un format de trame HDLC. L'association du contrôleur 12 avec la mémoire 14 constitue un contrôleur DMAC multi-canaux, ou multi-DMAC 16, de réception. Le multi-DMAC 16 a pour rôle de transférer les données binaires relatives aux différents canaux depuis le contrôleur multi-HDLC de réception 10 vers la mémoire 3. Le cas échéant, on pourra utiliser un seul contrôleur multi-IIM pour tout le dispositif 1 en adaptant les tailles des différentes mémoires qui y sont associés. Mais, un avantage d'avoir recours à deux contrôleurs multi-uMRc est que cela permet de traiter l'émission et la réception simultanément. Une autre caractéristique de la présente invention est que l'on affecte, à chaque intervalle de temps TS physique d'une trame du multiplex, un canal logique CHx. Cette affectation est destinée à permettre aux contrôleurs multi-HDLC 9 et 10 et aux contrôleurs multi-DMAC 15 et 16 de distinguer les canaux de transmission auxquels sont associés les intervalles de temps TS. Un ou plusieurs intervalles de temps TS donnés conservent le même numéro de canal logique CHx pendant toute sa présence dans le dispositif 1. Ce numéro de canal logique n'est pas transmis avec la trame du multiplex. Il sert, au sein du dispositif 1, à identifier le canal en cours de traitement, en particulier, à identifier à quels intervalles de temps ce canal appartient. Pour un réseau de télécommunication, un intervalle de temps TS du multiplex comprend huit bits. La durée d'une trame d'un multiplex de trente-deux intervalles de temps TS est normalisée à 125 microsecondes, ce qui correspond à une fréquence de 8 kHz. La durée d'un bit est donc d'environ 488 nanosecondes et la durée d'un intervalle de temps TS est d'environ 3,9 microsecondes. En fonction du type de données à transférer en multiplex par division du temps, certains intervalles de temps TS peuvent se voir affecter un même canal logique. Par exemple, pour un canal de transmission à 2,048 Mbits/s, les trente-deux intervalles de temps TS se voient affecter un même numéro de canal logique qui constitue un super-canal incluant les trente-deux intervalles de temps TS du multiplex. Si on est en présence d'une transmission de type 2B+D, deux intervalles de temps TS, par exemple successifs, se voient affecter le même numéro de canal logique CHx par le dispositif selon l'invention. Ces deux intervalles de temps TS contiennent les deux canaux B à 64 kbits/s de la trame 2B+D. L'affectation des intervalles de temps TS aux canaux logiques cHx s'effectue, selon l'invention, au moyen d'un circuit 17. Ce circuit 17 d'affectation des intervalles de temps TS a pour rôle de permettre que chaque intervalle de temps TSy d'une trame du multiplex soit individualisé pendant qu'il est présent dans le dispositif 1 et qu'il soit associé à un canal logique CHx pour que les contrôleurs multi-HDLC et multi-DMAC puissent l'identifier. Selon l'invention, ce circuit 17 comporte un compteur COUNT 18, au moins sur cinq bits, dont la remise à zéro est synchronisée sur le début FS de chaque trame du multiplex. L'incrémentation du compteur 18 est synchronisée sur le début de chaque intervalle de temps TS du multiplex et correspond donc à une fréquence de 256 kHz. Les cinq bits du compteur 18 servent à adresser une mémoire d'affectation 19. Cette mémoire 19 est programmable par le microprocesseur 2. En d'autres termes, les données qui sont stockées dans la mémoire 19 proviennent d'une table (non représentée) à laquelle le microprocesseur 2 a accès. La mémoire 19 comporte autant de mots qu'il y a d'intervalles de temps TS à affecter dans le multiplex, soit dans le présent exemple trentedeux mots. Le rôle de la mémoire d'affectation 19 est de contenir, par exemple sur seize bits, le numéro de canal logique CHx associé à chaque intervalle de temps TSy de la trame du multiplex ainsi que des informations numériques caractéristiques du canal de transmission auquel est affecté ce canal logique CHx. Le rang y, dans la mémoire 19, d'un intervalle de temps TSy correspond au rang du mot dans la mémoire 19, soit à l'adresse y délivrée par le compteur 18. L'adresse y de la mémoire 19 est imposée par le microprocesseur 2 lors d'une affectation du canal. Pour ce faire, l'entrée d'adresse de la mémoire 19 est reliée à la sortie d'un premier multiplexeur 20. Deux entrées de ce multiplexeur 20 reçoivent, respectivement et sur cinq bits, le résultat délivré par le compteur 18 et une adresse délivrée par le microprocesseur 2.Le multiplexeur 20 est commandé par le microprocesseur 2 mais avec une priorité à l'adresse délivrée par le compteur 18. La figure 2 illustre la structure de la mémoire d'affectation 19 qui est, par exemple, une mémoire de trente-deux mots de seize bits. Cinq premiers bits, respectivement CH1 à CHg, représentent le numéro de canal logique CHx de l'intervalle de temps TSy considéré. En fonction du type de transmission, un même numéro de canal logique CHx peut être associé à plusieurs intervalles de temps TSy de la trame du multiplex. Par exemple, si on est en présence de transmissions à 8 kbits/s sur toute la trame du multiplex, chaque intervalle de temps TSy se voit affecter un numéro de canal logique CHx différent. Si une transmission codée selon le standard 2B+D est présente, les deux intervalles de temps TSy des deux canaux B à 64 kbits/s se voient affecter un même numéro de canal logique CHx. Si tous les intervalles de temps TSy concernent une transmission à 2 Mbits/s, les trente-deux intervalles de temps TS se voient affecter un même numéro de canal logique CHx. Les nombres indiqués entre parenthèses à la figure 2 représentent l'adresse y délivrée par le compteur 18 et non le numéro de canal logique CHx. En d'autres termes, ces nombres représentent le rang y de l'intervalle de temps TSy dans la trame du multiplex. Les huit bits suivants V1 à V8 sont des bits de positionnement des bits de l'intervalle de temps TSy qui sont utilisés pour le canal de transmission associé à cet intervalle de temps TSy dans la trame du multiplex. Ces bits V1 à V8 déterminent le ou les bits qui appartiennent au canal logique CHx dans l'intervalle de temps TSy considéré ainsi que leur position. En d'autres termes, chaque canal logique CHx est constitué de huit sous-canaux (chaque intervalle de temps TSy contient huit bits) et les bits V1 à V8 permettent d'identifier le ou les sous-canaux utilisés de l'intervalle de temps TSy considéré. Si les bits VI à V8 sont tous à zéro, il n'y a pas de canal logique dans l'intervalle de temps considéré. Par exemple, si un intervalle de temps TSy donné correspond à un canal de transmission à 64 Kbits/s, les huit bits VI à V8 du mot, associé à cet intervalle de temps TSy dans la mémoire 19, sont à l'état "1". En effet, pour un débit de 64 kbits/s, les huit bits de l'intervalle de temps TSy de la trame du multiplex sont utilisés. Si un intervalle de temps TSy donné est affecté à un canal de transmission à 8 kbits/s, un seul des bits V1 à V8 est à l'état "1". La position du bit qui est à l'état "1" indique lequel des huit bits contenus dans l'intervalle de temps TSy appartient au canal transmission considéré. Si un intervalle de temps TSy donné est affecté à un canal de transmission à 16 kbits/s, deux des bits VI à V8 du mot associé à cet intervalle de temps TSy dans la mémoire 19 sont à l'état "1". Si on est en présence d'un canal de transmission à 2 Mbits/s, trente des trente-deux intervalles de temps TSy se voient affecter le même numéro de canal logique aix et tous les bits V1 à V8 des trente mots, associés à ces intervalles de temps TSy dans la mémoire 19, sont à l'état "1". En effet et, comme il a été dit plus haut, seuls trente des trente-deux intervalles de temps TS du multiplex sont affectés au canal de transmission proprement dit. Ainsi, pour un canal de transmission à 2 Mbits/s, le débit de ce canal n'est pas de 2,048 Mbits/s (32 x 8 x 8000), mais de 1,920 Mbits/s (30 x 8 x 8000).On notera cependant que les deux intervalles de temps TS affectés à la signalisation (généralement les premier TSo et dix-septième TS16 intervalles de temps) sont également traités par le dispositif selon l'invention. Deux canaux logiques CHx leur sont affectés pour permettre le transfert de la signalisation au moyen du dispositif. Le quatorzième bit V9 des mots de la mémoire 19 est un bit de validation de la présence, au sein de l'intervalle de temps TSy correspondant, d'au moins une transmission à 4 kbits/s. Si le bit V9 est à l'état "1", chaque bit V1 à V8 est pris en compte une fois toutes les 250 microsecondes soit une fois toutes les deux périodes de la fréquence de 8 kHz. En effet, pour une transmission à 4 kbits/s, chaque bit est émis deux fois, c'est-àdire dans deux trames consécutives. Le bit V9 positionné à "1" permet de ne prendre en compte chaque mot de donnée qu'une fois sur deux. Si le bit V9 est à l'état "0", chaque bit V1 à V8 est pris en compte une fois toutes les 125 microsecondes, soit une fois par période d'horloge de 8 kHz, ce qui correspond aux autres modes de transmission. Un avantage de prévoir ce bit V9 est qu'il permet d'éviter d'avoir recours à une horloge à 4 kHz pour les transmissions à 4 kbits/s. De plus, une telle horloge devrait impérativement être synchronisée sur la fréquence de 8 kHz. Les deux derniers bits V10 et V11 de la mémoire 19 sont utilisés pour que les données à émettre ne soient pas envoyées uniquement au multiplex mais également vers une sortie spéciale (non représentée) avec détection de collision. Cette sortie est utilisée lorsqu'un même intervalle de temps TS est partagé entre plusieurs sources selon une configuration dite point/multipoints, par exemple entre différents contrôleurs HDLC. Dans ce cas, on a recours à un protocole d'accès au multiplex avec détection de porteuse (COMA). L'entrée du multiplexeur 20 qui est reliée au microprocesseur 2 est sélectionnée au début d'une nouvelle transmission pour écrire, dans la mémoire TSA~MEM 19, le numéro du canal logique CHx associé à ce canal de transmission à l'adresse d'un ou de plusieurs intervalles de temps TS de la trame du multiplex. Par la suite, l'entrée reliée au compteur 18 est sélectionnée durant toute cette transmission pour adresser la lecture de la mémoire TSA MEM 19 en fonction de l'intervalle de temps TSy courant de la trame du multiplex. De préférence, le compteur 18 est un compteur sur au moins huit bits dont la fréquence de comptage correspond à l'horloge bit HB, soit 2,048 MHz. On utilise alors les cinq bits de poids fort, en guise d'adresse de la mémoire 19. Un avantage de l'emploi d'un compteur 18 sur huit bits est que les trois bits de poids faible de ce compteur sont utilisés pour valider les données de la mémoire TSA MEM 19. Ils sont également utilisés pour permettre l'extraction, par le contrôleur TX~HDLC 5, des bits V1 à V8 contenus à l'intérieur d'un même mot associé à un intervalle de temps TSy donné. Une telle synchronisation est particulièrement utile, par exemple, dans le cas où un même intervalle de temps TSy contient plusieurs transmissions à 8 kbits/s. En effet, cela permet alors au contrôleur TXHDLC d'identifier, successivement dans le temps et au sein de l'intervalle de temps TSy, la position des transmissions à 8 kbits/s. Selon l'invention, le bit V9 de la mémoire 19 est utilisé, en réception et par le contrôleur RX~HDLC 6, pour détermi ner s'il peut ne traiter qu'une fois sur deux les bits qui arrivent pour le canal correspondant. Pour ce faire, on utilise selon l'invention et côté réception, une combinaison logique de type NON ET de ce bit V9 avec un neuvième bit de poids fort du compteur 18. En effet, ce neuvième bit permet d'identifier chaque trame du multiplex comme étant paire ou impaire. Ainsi, la combinaison de ce bit avec le bit V9 permet d'ordonner, au contrôleur RX~HDLC 6, la prise en compte une trame sur deux des bits d'un intervalle de temps TSy correspondant à des transmissions à 4 kbits/s. On notera que la remise à zéro du compteur 18 par le signal FS de synchronisation de trame du multiplex ne doit alors affecter que les huit bits de poids faible de ce compteur. En émission, le bit V9 est interprété, par le contrôleur TX HDLC 5, pour signaler que les bits doivent être délivrés deux fois de suite, c'est-à-dire dans deux trames consécutives du multiplex. Pour ce faire, on utilise une combinaison de type ET du neuvième bit de poids fort du compteur 18 avec le bit V9, pour déterminer sur quelles trames du multiplex doivent être répétés les bits de données qui ont été émis lors de la trame précédente. Bien que cela n'ait pas été représenté, les contrôleurs multi-HDLC 9 et 10 sont pilotés par un signal d'horloge conditionné par les bits V1 à Vll pour leur permettre d'exploiter les informations contenues dans ces bits. Une caractéristique de la présente invention est que les cinq bits cHî à CHg sont utilisés, par le dispositif 1 et comme on le verra par la suite, tantôt en tant qu'adresse, tantôt en tant que données pour les mémoires associées au dispositif 1. En tant qu'adresse, ils sont notamment envoyés sur les entrées d'adresse, respectivement 21 et 22 des mémoires auxiliaires 7 et 8 associées aux contrôleurs HDLC 5 et 6. Ainsi, ces contrôleurs HDLC sont en mesure de connaître le canal de transmission courant qu'il faut traiter. Ils sont également envoyés (liaisons en pointillés 23 et 24 à la figure 1) sur les entrées d'adresses des mémoires auxiliaires 13 et 14 associées aux contrôleurs DMAC 11 et 12. Un avantage de la présente invention est qu'une fois que le microprocesseur 2 a positionné les bits relatifs à l'affectation d'un intervalle de temps TSy dans la mémoire d'affectation 19, il n'est plus nécessaire qu'il intervienne sur le fonctionnement du dispositif 1 pour que les données binaires relatives à cet intervalle de temps TSy puissent être correctement transférées par le dispositif 1. En effet, le ou les intervalles de temps TSy associés à un canal de transmission donné sont les mêmes dans toutes les trames du multiplex et les caractéristiques de chaque intervalle de temps TSy sont conservées dans la mémoire d'affectation 19. La reprise de ces caractéristiques pour les trames suivantes du multiplex s'effectue au moyen du compteur 18 sur neuf bits.Le nombre, sur cinq bits, qui représente l'adresse y de l'intervalle de temps TSy dans la mémoire 19 est incrémenté à chaque intervalle de temps TS. Un autre avantage de la présente invention est que les transmissions présentes sur un multiplex de trente-deux intervalles de temps TS peuvent être transférées au moyen d'un nombre réduit de contrôleurs HDLC et de contrôleurs DMAC. Le fonctionnement du dispositif 1 selon l'invention ressortira mieux de la description des figures 3 et 4 qui suit. Pour des raisons de clarté, ce fonctionnement est exposé en séparant les parties émission et réception du dispositif 1. La figure 3 représente, sous forme de schéma-blocs, un mode de réalisation d'un dispositif de transfert selon l'invention, côté émission. Pour émettre des données binaires vers un multiplex de trente-deux intervalles de temps TS, ces données sont associées à des informations numériques représentatives des caractéristiques de la transmission à laquelle elles appartiennent. Il s'agit, par exemple, du mode de transmission, du destinataire, etc. Ce sont ces informations qui sont traitées par le dispositif selon l'invention. Les données proprement dites DATA sont transmises vers le multiplex mais ne sont pas modifiées autrement que, selon le type de transmission, par les caractéristiques fonctionnelles classiques du contrôleur TX~HDLC 5 en étant extraites de la mémoire 3 au moyen du contrôleur TX IIMAC 11. On s'intéressera essentiellement à l'utilisation des canaux logiques Cux qui constituent une caractéristique de la présente invention, les fonctions qui correspondent aux fonctions classiques des contrôleurs HDLC et DMAC ne seront pas détaillées. Côté émission, le contrôleur TX~HDLC 5 est associé à une mémoire de commande d'émission TCX 30. Cette mémoire 30 est destinée à contenir, à l'attention du contrôleur multi-HDLC 9, des informations relatives à son mode de fonctionnement en fonction du type de transmission. Le nombre de mots de la mémoire 30 correspond au nombre de canaux logiques possibles, soit ici trente-deux mots. La taille des mots de cette mémoire 30 est, par exemple, de huit bits. L'adressage de cette mémoire 30 s'effectue au moyen du numéro de canal logique CHx. L'entrée d'adresse 31 de la mémoire 30 est reliée à la sortie d'un deuxième multiplexeur 32 à deux entrées 33 et 34.Les entrées 33 et 34 reçoivent les cinq bits CH1 à CHs, respectivement, délivrés par la mémoire TUA MET 19 et précédemment introduits dans cette mémoire 19 par le microprocesseur 2. L'entrée de commande 35 du multiplexeur 32 est reliée au microprocesseur 2. L'entrée 34 est sélectionnée pour l'écriture (ou la lecture à des fins de test) par le microprocesseur 2 de caractéristiques de la trame d'une nouvelle transmission associée à un canal logique CHx dans la mémoire 30. Par la suite, l'entrée 33 est sélectionnée pendant toute la durée de cette transmission pour la lecture de ces caractéristiques par le contrôleur TXHDLC 5 à chaque fois qu'il traite ce canal logique CHx, c'est-à-dire au moins une fois par trame du multiplex. On notera que le dimensionnement de trente-deux mots de la mémoire de commande TCX 30 correspond en fait au nombre maxi mal de canaux logiques CHx pouvant être affectés aux intervalles de temps TSy d'une trame du multiplex. En effet, dans le cas où un même canal logique CHx est affecté à plusieurs intervalles de temps TSy, tous les mots de la mémoire 30 ne sont pas utilisés. L'entrée de données 36 de la mémoire 30 est reliée au microprocesseur 2 dont elle reçoit les caractéristiques de la trame de la transmission associée au canal logique courant, le cas échéant par l'intermédiaire du bus 4 (non représenté à la figure 3). La sortie de données 37 de la mémoire TCM 30 est reliée au contrôleur TX~HDLC 5 auquel ces données sont destinées. Ces données correspondent aux informations classiquement envoyées à un contrôleur HDLC pour commander son mode de fonctionnement. On notera simplement que deux bits de configuration contenus dans cette mémoire 30 indiquent, par leurs états, si le contrôleur TXHDLC 5 doit fonctionner en mode HDLC, c'està-dire que la transmission associée au canal logique est à émettre selon un format de trame HDLC, ou s'il doit fonctionner en mode transparent, c'est-à-dire laisser passer les bits de données DATA sans leur appliquer de traitement. En d'autres termes, la mémoire TCM 30 permet, pour chaque canal logique CHx, d'utiliser le contrôleur TXHDLC 5 soit en mode HDLC soit en mode transparent. Comme il a déjà été dit en relation avec la figure 1, l'entrée d'adresse 21 de la mémoire auxiliaire 7 reçoit le numéro du canal logique CHx à traiter. On remarque donc que cette mémoire auxiliaire 7 comporte, comme la mémoire TCX 30, un nombre de mots (ici trente-deux) qui correspond au nombre maximal de canaux logiques CHx pouvant être associés aux intervalles de temps TSy d'une trame du multiplex. On notera que ces deux mémoires 7 et 30 sont adressées sensiblement de la même manière et peuvent donc être réunies en une seule mémoire. En effet, sauf pour la programmation de la mémoire 30 où l'adresse est fournie par le microprocesseur 2, l'adresse des mémoires 7 et 30 est fournie par le numéro de canal CHx. Il suffit donc, lors de la programmation par le microprocesseur 2, de ne pas remplir les seize bits de la zone correspondant à la mémoire 7. Les cinq bits CH1 à CHg qui représentent le numéro d'un canal logique CHx donné sont également envoyés sur une entrée de données d'une mémoire à accumulation CCMMAND~FIFO 39 de contrôle de flux, ou d'asservissement, du dispositif de transfert. Cette mémoire 39 comprend plusieurs mots, par exemple trente-deux. La mémoire 39 contient le numéro de canal CHx en temps que donnée et ce numéro sera utilisé en temps qu'adresse par le contrôleur multi-DMAC 15. Le rôle de la mémoire CM7\ND~FIFO 39 est de permettre un changement de rythme entre les éléments associés au contrôleur TX~HDLC 5 qui travaillent au temps bit et les éléments associés au contrôleur TXMAC 11 qui travaillent au temps mot. En d'autres termes, le mode de fonctionnement du contrôleur TXHDLC 5 qui doit délivrer, sur la sortie S, une série de bits au rythme de l'horloge bit HB du multiplex est remis en cause, notamment en fonction du contenu de la mémoire de commande TCM 30, à chaque cycle de l'horloge bit HB.Par contre, le fonctionnement du contrôleur TX~DMAC 11 dont le rôle est, notamment, d'envoyer les données DATA au contrôleur TX~HDLC 5 par lecture de mots de seize bits dans la mémoire 3, est rythmé, pour ses besoins d'accès à la mémoire 39, par la fréquence des mots. A la fin de chaque temps bit, le contrôleur TX~HDLC 5 sauvegarde le contexte du canal courant dans la mémoire auxiliaire 7. Au début de chaque temps bit, il lit la mémoire 7 à l'adresse du canal qu'il doit traiter, pour récupérer le contexte sauvegardé lors du traitement du temps bit précédent associé à ce canal. Le rôle de la mémoire auxiliaire 13 associée au contrôleur Tx~EM1C 11 est identique à celui de la mémoire 7 mais en étant relative aux mots d'un canal et non aux bits. Outre les cinq bits CH1 à CHs, la mémoire 39 contient, pour chaque canal logique CHx, trois bits délivrés par le contrôleur TX~HDLC 5 qui contiennent une instruction codée à l'atten tion du contrôleur TX~DMA: 11. Au début de chaque temps bit, le contrôleur 5 envoie une instruction qui dépend du canal logique CHx sur lequel il travaille. Les trois bits qu'il délivre à la mémoire de contrôle de flux 39 permettent de coder jusqu'à huit instructions. Il peut s'agir, par exemple, d'une instruction d'aller chercher des données dans la mémoire RAM 3 ou de redélivrer des données relatives à une trame en mode CSMA qui est entrée en collision avec une autre trame plus prioritaire, ou relatives à une trame d'une transmission à 4 kbits/s dont les bits doivent être transmis deux fois de suite sur la trame du multiplex. Le contenu de la mémoire CCrlMANDFIFO 39 est lu, sous commande du contrôleur TX~DMAC 11. Les trois bits d'instruction sont alors envoyés directement au contrôleur TX~DMAC 11 chargé de commander l'accès à la mémoire RAM 3 tandis que les cinq bits CH1 à CHg sont envoyés, en guise d'adresse, à la mémoire auxiliaire 13 associée au contrôleur TX~DMAC 11. Ces cinq bits identifient ici le canal logique sur lequel doit travailler le contrôleur TX~DMAC 11. Le canal logique est désigné, côté contrôleur 11, par CH'x dans la mesure où il ne correspond pas forcément au canal logique CHx sur lequel travaille le contrôleur TX~HDLC 5 en raison de la différence de rythme entre les deux contrôleurs 5 et 11. Le contenu de la mémoire auxiliaire 13 permet au contrôleur TX~DMAC 11 de déterminer l'adresse de la mémoire vive 3 dans laquelle se trouvent les descripteurs associés au canal de transmission pour lequel le contrôleur TX~HDLC 5 a envoyé une instruction. Ainsi, lorsqu'il reçoit l'instruction contenue dans la mémoire 39, le contrôleur 11 sait à quel canal logique cette instruction se rapporte. Il est alors en mesure de calculer l'adresse ADD de la mémoire 3 où il doit aller chercher le descripteur puis les données DATA. On notera que les adresses de la mémoire 39 sont indépendantes à la fois du contrôleur multi-HDLC 9 et du contrôleur multi-DMAC 15. L'accès à cette mémoire 39 est réclamé par le contrôleur 9 pour l'écriture et par le contrôleur 15 pour la lecture. L'écriture par le contrôleur 9 est prioritaire en raison de son rythme d'accès à cette mémoire. Lorsque le contrôleur multi-TAC 15 lit la mémoire 39, il lit un mot possédant un numéro de canal CH'x et l'instruction qui lui est associée. Ce mot correspond au plus ancien canal logique CHx traité par le contrôleur multi-HDLC 9 et non traité par le contrôleur 15. S'il s'agit d'une instruction d'extraction de données de la mémoire 3, le contrôleur TX~DMAC 11 délivre alors une adresse ADD sur le bus 4 (non représenté à la figure 3) à l'attention de la mémoire 3. La mémoire 3 retourne alors les données DATA, sous la forme d'un mot de seize bits, dans une mémoire de transfert ACK FIFO 40. La mémoire 40 joue un rôle inverse de celui de la mémoire 39. Elle sert à mettre à la disposition du contrôleur multi-HDLC 9, les données extraites de la mémoire 3 pour lui permettre de les traiter et/ou de les transmettre. Outre les données extraites de la mémoire 3 sur seize bits, chaque mot de la mémoire 40 contient sept bits positionnés par le contrôleur TX~DMAC 11 et fournissant des caractéristiques de ce mot de seize bits dans la trame du canal de transmission associé au canal logique CH'x. Il s'agit, par exemple, d'indications sur le rang du mot de seize bits dans la trame (premier ou dernier mot), de la priorité de la trame, etc. Les vingt-trois bits que contient chaque mot de la mémoire 40 sont destinés à être lus par le contrôleur multi-HDLC 9 en fonction du canal logique CHx qu'il traite. L'adressage de la mémoire 40 est effectué au moyen d'un troisième multiplexeur 41 dont une première entrée 42 prioritaire reçoit le numéro du canal logique CHx courant du point de vue du contrôleur multi-HDLC 9, c'est-à-dire qu'il va traiter. Bien que cela n'apparaisse pas à la figure 3, l'entrée 42 est reliée, avec les entrées 21 et 38 à la sortie de données de la mémoire 19. L'entrée 42 sert à donner l'adresse à laquelle les données doivent être lues par le contrôleur 9. Une seconde entrée 43 reçoit le numéro de canal logique CH'x lu dans la mémoire 39. Cette entrée 43 sert au contrôleur multi-aMAC 15 pour écrire les données dans la mémoire 40. La commande du multiplexeur 41 est donc effectuée par le contrôleur multi-DMAC 15 mais sans être prioritaire devant une lecture de la mémoire 40 par le contrôleur multi-HDLC 9. Les mots de seize bits, lus par le contrôleur multi HDLC 9, sont stockés dans sa mémoire auxiliaire 7 à l'adresse définie par le numéro de canal logique CHx courant pour lui permettre de les émettre après les avoir traité, bit par bit, sur un ou plusieurs intervalles de temps du multiplex en fonction du type de transmission. Un avantage de la présente invention est que le microprocesseur 2 n'intervient sur le dispositif de transfert 1 qu'au début de chaque nouvelle transmission pour introduire, dans la mémoire TSA MEM 19, la ou les positions du canal de transmission dans la trame du multiplex en attribuant, à ou aux intervalles de temps TSy correspondants, un numéro de canal logique CHx. Il introduit les caractéristiques de la trame de cette transmission dans la mémoire de commande TCM 30 et non les caractéristiques du canal qui sont elles introduites dans la mémoire d'affectation 19. Par la suite, ni le contrôleur multi-HDLC 9, ni le contrôleur multi-DMAC 15 n'a recours au microprocesseur 2 pendant toute la transmission sauf, bien entendu, en cas d'incident qui lui est signalé, par exemple, par une interruption émise par le contrôleur multi-DMkC 15. Pour des raisons de clarté, les signaux d'horloge n'ont pas été représentés. De même, la validation des données lues à la sortie de la mémoire TSA~MEM 19 au moyen des trois bits de poids faible du compteur COUNT 18 et la prise en compte des bits V1 à V8 par le contrôleur TX~HDLC 5 au moyen de ces bits de poids faible n'ont pas été illustrées. A titre d'exemple particulier, on suppose qu'un canal de transmission à 128 kbits/s est associé aux intervalles de temps TSo et TS1 d'une trame du multiplex. Les bits CH1(0) à CH5(0) et Cl1(1) à Cl5(1) des deux premières lignes de la mémoire 19 indiquent le numéro du canal logique CHx, par exemple 12 (01100), affecté à ce canal de transmission. Comme il s'agit d'une transmission à 128 kbits/s, les bits V1(0) à V8(0) sont tous à l'état "1". Par contre, les bits V9(0), V10(0), V11(0), V9(1), V10(1) et V11(1) sont tous à l'état "O". A l'adresse 01100, la mémoire 30 contient des informations de configuration du contrôleur TX~HDLC 5 pour la trame à émettre dans le canal 12. Lors des huit temps bit d'un premier intervalle de temps d'une trame de la transmission, le compteur 18 délivre l'adresse 00000 de lecture de la mémoire 19. Les bits V1(0) à V8(0) sont envoyés au contrôleur TX~HDLC 5 au rythme de l'horloge bit durant cet intervalle de temps en utilisant les trois bits de poids faible du compteur 18. Les bits CH1(0) à Cl5(0) sont envoyés pour adresser la mémoire 30, la mémoire auxiliaire 7 et la mémoire 40. Ainsi, le contrôleur TXHDLC 5 est en mesure d'émettre, sur sa sortie S et dans l'intervalle de temps TS0, huit bits des seize bits qui constituent le mot à émettre dans cette trame et qui sont contenus dans la mémoire auxiliaire 7. Du point de vue du contrôleur TX~DMAC 11, la mémoire auxiliaire 13 est adressée par les bits CH1(0) à CH5(0) et il reçoit les trois bits délivrés par le contrôleur TX~HDLC 5. Le contrôleur 11 sera donc en mesure d'exécuter l'instruction codée provenant du contrôleur 5 lorsqu'il aura traité les instructions précédentes relatives à d'autres canaux logiques. Il écrira alors dans la mémoire 40 à l'adresse 01100 correspondant au numéro de canal CH'x, ce qui permettra au contrôleur TX~HDLC de venir y chercher, par exemple, les mots de données qu'il avait demandé. Lors de l'intervalle de temps suivant TS1, un fonctionnement similaire est reproduit pour chacun des huit autres bits du mot à émettre. La figure 4 représente, sous forme de schéma-blocs, un mode de réalisation d'un dispositif de transfert selon l'invention, côté réception. La structure et le fonctionnement du dispositif, côté réception, sont sensiblement similaires à ceux du dispositif, côté émission. Les éléments qui correspondent à des éléments distincts par rapport au côté émission et qui ont été référencés par un même numéro pour avoir un rôle et une constitution similaires ont été identifiés par une apostrophe '. La distinction essentielle réside dans le fait que, côté réception, on doit pouvoir identifier le récepteur destinataire de la transmission. En effet, dans un fonctionnement point/multi-points où un même intervalle de temps TS du multiplex est partagé entre plusieurs transmissions, il peut y avoir plusieurs récepteurs destinataires. Il est donc nécessaire d'effectuer une reconnaissance d'un champ d'adresse contenu dans la trame de la transmission et de le conserver pour pouvoir associer, au sein de la mémoire 3, les mots qui correspondent à cette transmission et qui se trouvent dans les trames successives du même canal du multiplex. Généralement, le destinataire ou récepteur d'une telle transmission est identifié, dans la trame de la transmission, par un ou deux octets contenant l'adresse spécifique d'un destinataire. On prévoit, selon l'invention, d'associer une mémoire de reconnaissance du champ d'adresse AFRFIFO 50 au contrôleur multi-HDLC 10. Un mot de la mémoire 50 comprend seize bits (deux octets) destinés à contenir le champ d'adresse de la trame. La lecture de la mémoire AFRFIFO 50 est effectuée par le contrôleur multi-HDLC 10 tandis que l'écriture, dans cette mémoire 50, est effectuée par le microprocesseur 2. Côté réception, le contrôleur RX~HDLC 6 est associé à une mémoire de commande RCX 30' dont le rôle est similaire à celui de la mémoire de commande TCX 30, côté émission. En d'autres termes, la mémoire 30' est destinée à contenir, à l'atten tion du contrôleur RX~ HDLC 6, des informations relatives à son mode de fonctionnement en fonction du type de transmission. Comme dans le cas de la mémoire TCM 30, le nombre de mots de la mémoire 30' correspond au nombre de canaux définis, soit ici trente-deux mots. La taille des mots de cette mémoire 30' est, par exemple, de huit bits. L'adressage de la mémoire 30' s'effectue au moyen du numéro de canal logique CHx. L'entrée d'adresse 31' de la mémoire 30' est reliée à la sortie d'un multiplexeur 32' à deux entrées 33' et 34'.Les deux entrées 33' et 34' reçoivent les cinq bits CH1 à CHg, respectivement délivrés par la mémoire TUA MET 19 et introduits dans cette mémoire 19. L'entrée de commande 35' du multiplexeur 32' est reliée au microprocesseur 2. La mémoire 50 contient un nombre de mots identique à celui d'une mémoire de commande RCM 30'. Elle est de plus adressée de la même manière que la mémoire 30' ce qui permet, le cas échéant, de réunir les mémoires 50 et 30' en une seule. De même, on notera que comme pour l'émission, la mémoire 50 est adressée sensiblement de la même manière que la mémoire auxiliaire 8 avec laquelle elle peut donc être réunie. Au fur et à mesure que les bits arrivent sur l'entrée E du contrôleur multi-HDLC 10, celui-ci les stocke dans sa mémoire auxiliaire 8 à 1' adresse du canal logique CHx correspondant au canal de transmission auquel est associé l'intervalle de temps TSy courant. Lorsqu'un mot de seize bits relatif à un canal logique, donc à un canal de transmission, a été reçu par le contrôleur multi-HDLC 10, celui-ci l'envoie vers la mémoire de transfert ACK~FIFO 40' pour le rendre disponible pour le contrôleur multi DMAC 16 qui doit le stocker dans la mémoire vive 3. Le contrôleur 10 envoie en même temps, à la mémoire de transfert 40', sept bits positionnés par le contrôleur RXHDLC 6. Ces sept bits fournissent des caractéristiques du mot de seize bits dans le canal de la transmission associée au canal logique CHx, notamment, la position de ce mot dans la trame de la transmission et les fautes de transmissions éventuelles qui ont pu être détectées. Le multiplexeur 41' sélectionne l'adresse de la mémoire ACK~FIFO 40' entre deux entrées 42' et 43'. Ces entrées 42' et 43' reçoivent, respectivement, le numéro du canal CHx courant du point de vue du contrôleur multi-HDLC 10 et le numéro du canal CH'x courant du point de vue du contrôleur multi-DMAC 16. L'entrée 42' est sélectionnée lorsque le contrôleur 10 souhaite écrire dans la mémoire ACK~FIFO 40'. L'entrée 43' est sélectionnée lorsque le contrôleur 16 souhaite lire le contenu des sept bits de caractéristiques du mot de seize bits reçu pour stocker ce mot de seize bits dans la mémoire vive 3 à une adresse ADD qu'il calcule en fonction du numéro de canal CH'x. La commande de la sélection entre les deux entrées 42' et 43' est effectuée par le contrôleur multi-HDLC 10 qui est prioritaire en raison de son rythme de travail. Lorsqu'il reçoit l'instruction contenue dans la mémoire de contrôle de flux 39', le contrôleur 12 sait à quel canal logique cette instruction se rapporte. Il est alors en mesure de calculer l'adresse ADD de la mémoire 3 où il doit aller écrire les données DATA en utilisant le contenu de la mémoire auxiliaire 14. On notera que la mémoire TSAMEM 19 est, selon l'inven- tion, commune aux côtés émission et réception du dispositif. Ainsi, ni le contrôleur multi-HDLC 10, ni le contrôleur multi-DMAC 16 n'a recours au microprocesseur 2 pendant toute la réception sauf, bien entendu, en cas d'incident qui lui est signalé, par exemple, par une interruption émise par le contrôleur multi-HDLC 10 ou par le contrôleur multi-DMAC 16. A titre d'exemple particulier, on suppose qu'un canal de réception à 128 kbits/s est associé aux intervalles de temps TSo et TS1 d'une trame du multiplex. Les bits CH1(0) à CH5(0) et Cl1(1) à Chu(1) des deux premières lignes de la mémoire 19 indiquent le numéro du canal logique CHx, par exemple 12 (01100), affecté à ce canal de transmission. Comme il s'agit d'une transmission à 128 kbits/s, les bits V1(0) à V8(0) sont tous à l'état "1". Par contre, les bits V9(0), V10(0), V11(0), V9(1), V10(1) et Vol(1) sont tous à l'état "0".A l'adresse 01100, la mémoire 30 contient des informations de configuration du contrôleur RXHDLC 6 pour le canal logique CHx. Lors des huit temps bit d'un premier intervalle de temps d'une trame de la transmission, le compteur 18 délivre l'adresse 00000 de lecture de la mémoire 19. Les bits V1(0) à V8(0) sont envoyés au contrôleur RX~HDLC 6 au rythme de l'horloge bit durant cet intervalle de temps en utilisant les trois bits de poids faible du compteur 18. Les bits CH1(0) à Chu(0) sont envoyés pour adresser la mémoire 30' et la mémoire auxiliaire 8. Ainsi, le contrôleur RX~HDLC 6 est en mesure de stocker, successivement, dans la mémoire auxiliaire 8, les huit bits reçus. Lors de l'intervalle de temps suivant TS1, un fonctionnement similaire est reproduit et la mémoire auxiliaire 8 contient donc un mot de seize bits à stocker dans la mémoire 3. L'adressage de la mémoire 40' étant effectué, en écriture, par le numéro 01100 du canal logique CHx, ce mot peut y être stocké par le contrôleur RX~HDLC 6. Le contrôleur RX~DMAC 12 sera donc en mesure d'exécuter l'instruction codée provenant du contrôleur 6 et contenu dans la mémoire 39' lorsqu'il aura traité les instructions précédentes relatives à d'autres canaux logiques. Il transfère alors, dans la mémoire 3, à une adresse calculée en fonction du numéro 01100 de canal CH'x, le mot contenu à l'adresse 01100 dans la mémoire 40'. Le circuit 17 d'affectation des intervalles de temps est, selon l'invention et comme le montre la figure 1, commun aux parties émission et réception du dispositif de transfert 1. En effet, on cherche par exemple à transférer des transmissions depuis un multiplex de trente-deux intervalles de temps entrants vers un multiplex de trente-deux intervalles de temps sortants, ou inversement. Or, le dispositif 1 ne se préoccupe pas de l'aiguillage de ces transmissions qui est effectué, classiquement, au sein d'une matrice de commutation (non représentée). En affectant, côté réception, un numéro de canal logique à chaque intervalle de temps TSy du multiplex, le numéro de canal logique associé à cet intervalle de temps TSy est le même pour la partie émission. En effet, ce numéro de canal logique n'est pas transmis au multiplex et ne sert qu'au sein du dispositif de transfert 1 selon l'invention pour organiser l'écriture et la lecture dans la mémoire vive 3 ainsi que le partage des contrôleurs TX HDLC 5, RX~HDLC 6 entre les différents intervalles de temps TSy du multiplex et des contrôleurs TX~DMAC 11 et RX~DMAC 12 entre les différents canaux. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, chacun des composants décrits pourra être remplacé par un ou plusieurs éléments remplissant la même fonction. De plus, bien que la description qui précède ait été faite en relation avec un exemple de multiplex de trente-deux intervalles de temps, l'invention s'applique quel que soit le nombre d'intervalles de temps du multiplex. Il suffit pour cela d'adapter le nombre de bits du compteur COUNT 18 et la taille (nombre de mots) des mémoires auxiliaires 7, 8, 13 et 14, des mémoires de contrôle de flux CCIMAND FIFO 39 et 39' et de transfert ACK~FIFO 40 et 40', des mémoires de commandes TCM 30 et RCM 30' et de la mémoire d'affectation des intervalles de temps TSA~MEM 19. Les tailles des mots des différentes mémoires peuvent également être modifiées en fonction du multiplex auquel est destiné le dispositif selon l'invention. En outre, les indications temporelles données à titre d'exemple peuvent être modifiées en fonction du multiplex auquel est destiné le dispositif selon l'invention. Le dispositif peut, en effet, être appliqué à des débits plus rapides en augmentant la taille (le nombre de mots) des mémoires 13, 14, 39, 39', 40, 40' et 50. REVENDICATIONS 1. Dispositif (1) de transfert de données binaires (DATA) entre un multiplex par division du temps (TAM) et une mémoire vive (3), et inversement, caractérisé en ce qu'il comporte des moyens (17) pour affecter, à chaque intervalle de temps (TSy) du multiplex, un numéro de canal logique (CHx) destiné à permettre le partage de deux contrôleurs HDLC, respectivement d'émission (TX HDLC 5) et de réception (RXHDLC 6), entre tous les canaux du multiplex. 2. Dispositif de transfert selon la revendication 1, caractérisé en ce que lesdits moyens (17) comportent une mémoire (TSA MEM 19) d'affectation desdits intervalles de temps (TS) qui est programmable par un microprocesseur (2) et deux premières mémoires auxiliaires (AUX~MEM 7, AUX MET 8) associées auxdits contrôleurs HDLC, respectivement d'émission (5) et de réception (6), lesdites mémoires d'affectation (19) et auxiliaires (7, 8) ayant un nombre de mots correspondant au nombre maximal de canaux possibles dudit multiplex, chaque mot de ladite mémoire d'affectation (19) contenant au moins ledit numéro (CH1, CH2, CH3, CH4, CHg) du canal logique (CHx) auquel est affecté l'intervalle de temps (TSy) correspondant, ledit numéro (CH1, CH2, CH3, CH4, CHg) du canal logique (CHx) étant envoyé, en guise d'adresse, au moins vers lesdites premières mémoires auxiliaires (7, 8). 3. Dispositif de transfert selon la revendication 2, caractérisé en ce que l'adressage de ladite mémoire (19) d'affectation des intervalles de temps (TS) est effectué, par intervalle de temps (TSy), au moyen d'un compteur (COUNT 18) dont le bit de poids le plus faible des bits qui constituent l'adresse (y) d'un intervalle de temps (TSy) est incrémenté à chaque nouvel intervalle de temps (TSy) de la trame du multiplex, les bits délivrés par le compteur (18) et constituant l'adresse (y) d'un intervalle de temps (TSy) étant envoyés vers une première entrée d'un premier multiplexeur (20) dont une seconde entrée reçoit une adresse délivrée par ledit microprocesseur (2), ladite seconde entrée étant sélectionnée, par ledit microprocesseur (2), au début d'une nouvelle transmission associée à un intervalle de temps (TSy) considéré. 4. Dispositif de transfert selon la revendication 2 ou 3, caractérisé en ce que ladite mémoire (19) d'affectation des intervalles de temps (TS) contient, en outre et à l'attention desdits contrôleurs HDLC (5, 6), au moins un nombre de bits de positionnement (V1 à V8) égal au nombre de bits que contient chaque intervalle de temps (TSy) de la trame du multiplex et un bit (V9) de validation de la présence d'au moins une transmission qui n'utilise qu'un bit de l'intervalle de temps (TSy) correspondant dans la trame du multiplex, l'état de chacun des bits de positionnement (V1 à V8) indiquant la position des bits de l'intervalle de temps (TSy) considéré qui contiennent des informations relatives à la transmission à laquelle est associé cet intervalle de temps (TSy). 5. Dispositif de transfert selon les revendications 3 et 4, caractérisé en ce que ledit compteur (18) est un compteur sur neuf bits incrémenté par l'horloge bit (HB) de la trame du multiplex et dont les trois bits de poids faible sont envoyés auxdits contrôleurs HDLC (5, 6), le bit de poids fort dudit compteur (18) déterminant le rang pair ou impair de la trame courante du multiplex destiné à être combiné avec ledit bit de validation (V9), les cinq bits intermédiaires constituant l'adresse (y) de l'intervalle de temps (TSy) considéré dans ladite mémoire (19) d'affectation des intervalles de temps (TS) et les huit bits de poids faible dudit compteur (18) étant remis à zéro à chaque nouvelle trame du multiplex. 6. Dispositif de transfert selon l'une quelconque des revendications 2 à 5, caractérisé en ce que chaque contrôleur HDLC (5, 6) est associé à une mémoire de commande, respectivement d'émission (TCM 30) et de réception (RCM 30'), programmable par ledit microprocesseur (2) et dont la lecture est adressée par le numéro (CH1, CH2, CH3, CH4, CHg) de canal logique (CHx) délivré par ladite mémoire (19) d'affectation des intervalles de temps (TS), chaque mémoire de commande (30, 30') contenant, pour chaque canal logique (CHx), des caractéristiques relatives au type de transmission qui y est associée et, notamment, au moins un bit de configuration dudit contrôleur HDLC, respectivement d'émission (5) et de réception (6), entre un mode transparent où ledit contrôleur HDLC ne traite pas les données (DATA) et une mode où il effectue un traitement relatif à une trame HDLC. 7. Dispositif de transfert selon l'une quelconque des revendications 2 à 6, caractérisé en ce qu'il comporte au plus deux contrôleurs d'accès mémoire direct (TX~EMAC 11, RX~DMRC 12), respectivement associés auxdits contrôleurs HDLC d'émission (5) et de réception (6), lesdits contrôleurs SUMAC (11, 12) étant également partagés entre tous les canaux du multiplex. 8. Dispositif de transfert selon la revendication 7, caractérisé en ce qu'il comporte deux mémoires de contrôle de flux, respectivement d'émission (CCMMAND~FIFO 39) et de réception (CCMMXND~FIFO 39'), destinées à stocker, par accumulation, le numéro (CH1, CH2, CH3, CH4, CHg) de canal logique (CHx) délivré par ladite mémoire (19) d'affectation des intervalles de temps (TS) ainsi qu'une instruction codée délivrée par lesdits contrôleurs HDLC, respectivement d'émission (5) et de réception (6), ledit numéro (CH1, CH2, CH3, CH4, CHg) de canal logique contenu dans chaque mémoire de contrôle de flux (39, 39') étant destiné à servir d'adresse à une seconde mémoire auxiliaire (AUX MEM 13, AUX~MEM 14) qui est associée à chaque contrôleur EMAC (11, 12), respectivement d'émission et de réception, ladite instruction codée étant destinée au contrôleur DMAC (11, 12). 9. Dispositif de transfert selon la revendication 8, caractérisé en ce que le numéro de canal logique (CH'x) lu dans chaque mémoire de contrôle de flux (39, 39') constitue l'adresse d'écriture dans une mémoire (ACK~FIFO 40, ACK~FIFO 40') de transfert des données (DATA) qui est associée au contrôleur DMkC (11, 12) auquel cette mémoire de contrôle de flux (39, 39') est associée, l'adresse de lecture de ladite mémoire de transfert (40, 40') correspondant au numéro (CH1, CH2, CH3, CH4, CHg) de canal logique (CHx) lu dans ladite mémoire (19) d'affectation des intervalles de temps (TS). 10. Dispositif de transfert selon l'une quelconque des revendications 7 à 9, caractérisé en ce que ledit contrôleur HDLC (6) de réception (RX~HDLC) est associé à une mémoire (AFRFIFO 50) de reconnaissance d'un champ d'adresse du récepteur destinataire d'une transmission en mode point/multi-points, ladite mémoire (50) de reconnaissance de champ d'adresse étant écrite par le microprocesseur (2) et lue par ledit contrôleur HDLC de réception (6) sur ordre de ladite mémoire de commande de réception (30').