FR 2730107 A1 19960802 FR 9600986 A 19960129 La présente invention concerne un circuit de tampon tolérant vis-à-vis des surtensions qui est apte commander une connexion d'entrée/sortie, ou E/S, d'un circuit intégré. L'accroissement du nombre des processus de fabrication disponibles pour produire des circuits intégrés a conduit à augmenter la diversité des conditions de fonctionnement dans lesquelles les circuits intégrés travaillent. Par exemple, la plage des tensions d'alimentation, des tensions de commutation, des tensions d'entrée et de sortie peut varier pour des circuits intégrés divers fabriqués par des processus différents. Afin qu'un circuit intégré soit compatible avec les circuits fabriqués en utilisant un processus différent, il peut donc falloir que le circuit intégré soit tolérant vis-à-vis de tensions qui sont appliquées à ces connexions d'entrée/sortie et qui différent de tensions qui peuvent être reçues d'un circuit qui a été fabriqué en utilisant le même processus de fabrication. Un problème particulier qui a été rencontré est l'application, à une connexion d'entrée/sortie, d'une tension qui est supérieure à la tension d'alimentation du circuit intégré. Ceci est appelé une condition de surtension à la connexion d'entrée/sortie. Par exemple, des circuits semi-conducteurs à oxyde métallique complémentaire, ou circuits CMOS, doivent être fabriqués pour fonctionner sur une tension d'alimentation de 3 volts, c'est-à-dire que la différence de tension entre un rail et l'autre est de 3 volts, tandis que de nombreux autres circuits utilisent une tension d'alimentation de 5 volts et l'on peut donc s'attendre à ce qu ils produisent une tension de sortie voisine de 5 volts.Si un circuit CMOS de 3 volts reçoit une entrée de 5 volts à l'une de ses connexion d'entrée/sortie, ce qui provoque une condition de surtension, des difficultés peuvent être rencontrées à l'intérieur d'un circuit de tampon de sortie du circuit CMOS de 3 volts. I1 peut en particulier résulter de la condition de surtension un fort courant de fuite indésirable à partir de la connexion d'entrée/sortie à travers le tampon de sortie du circuit CMOS de 3 volts. De plus, un verrouillage du circuit CMOS peut apparaître par suite de la condition de surtension. Ces deux phénomènes sont défavorables au fonctionnement du circuit CMOS et peuvent provoquer une destruction du circuit dans des conditions extrêmes. Un circuit de tampon de sortie CMOS simplifié 2 est illustré à la Figure 1 pour commander en fonction de signaux reçus sur des lignes de commande 15 une connexion d'entrée/sortie 8, par exemple une pastille de contact d'un circuit intégré, ou IC, qui contient le tampon 2. Le circuit 2 comprend un transistor élévateur PMOS 4 qui couple la connexion d'entrée/sortie 8 au moyen d'une ligne de sortie 11, désignée par OUT, à une ligne de tension d'alimentation 10, désignée par VCC. Un transistor abaisseur NMOS 6 couple la connexion d'entrée/sortie 8 à une autre tension d'alimentation, par exemple Vss ou à la masse, désignée par GND.En cours de fonctionnement, les transistor élévateur et abaisseur 4, 6 sont commandés au moyen des lignes de commande 15 de façon à coupler sélectivement la connexion d'entrée/sortie 8 au rail d'alimentation 10 ou à VSs/GND, ce qui permet à la tension de sortie d'osciller entre Vss, qui est par exemple égale à zéro volt, et VCC qui est la tension d'alimentation. Afin que le circuit de tampon de sortie 2 commande la connexion d'entrée/sortie 8 pour l'amener jusqu'à la tension d'alimentation positive VCC, il faut que le transistor élévateur 4 soit un transistor de type PMOS, afin d'éviter la baisse indésirable de tension qui se produirait là où un transistor de type NMOS serait utilisé pour cette fonction. Dans un processus de fabrication CMOS, les transistors PMOS et NMOS qui constituent le circuit intégré sont fabriqués dans des régions séparées du substrat en silicium, les transistors du type p dans une région N et les transistors de type n dans une région de type P. Une procédure qui permet d'y parvenir consiste à doper la tranche semi-conductrice au moyen d'un porteur de majorité de type P dans lequel les transistors de type N peuvent être formés et à former des régions discrètes de "puits" de type N dans lesquelles des transistors de type P sont fabriqués, ce qui est appelé un processus CMOS à puits n. Typiquement, les régions de substrat à puits n sont polarisées à la tension d'alimentation du circuit intégré, ce qui favorise un fonctionnement approprié des transistors qui y sont formés. Un circuit équivalent 20 au circuit de tampon de sortie 2 est représenté à la Figure 2 et illustre un résultat de l'application d'une condition de surtension à la connexion d'entrée/sortie 8. Un appareil électrique 12 est représenté connecté au tampon 2 au moyen de la connexion d'entrée/sortie 8. L'appareil 12 peut être par exemple un autre circuit intégré qui fonctionne à une tension, par exemple de 5 volts, plus élevée que celle du circuit intégré qui comprend le tampon 2. Lorsque l'appareil électrique 12 élève le potentiel de la ligne de sortie 1 au-delà de la tension d'alimentation VCC du tampon de sortie, la borne de drain du transistor élévateur 4 est élevée au-dessus du potentiel tant de sa borne de grille que de la région de substrat dans laquelle ce transistor est formé. Ceci amène le transistor élévateur 4 de type P à passer en service, ce qui crée un trajet de courant à partir de la ligne de sortie 11 vers la ligne d'alimentation 10 et qui amène aussi la diode drain-substrat du transistor 4 à être polarisée en sens direct, en créant un autre trajet de courant à partir de la ligne de sortie vers la ligne d'alimentation VCC.Ces trajets de courant sont indiqués par des lignes en traits interrompus à la Figure 2. Dans le meilleur des cas, cette situation empêche la tension à la connexion entrée/sortie de s'élever nettement au-dessus de la tension d'alimentation VCC du circuit intégré qui contient le tampon 2, mais elle peut également provoquer en raison du courant injecté un verrouillage du CMOS de ce circuit intégré. Une situation semblable se produit lors d'une "insertion à chaud" ou "insertion à vif". Dans ce cas, on suppose que les connexions d'entrée/sortie d'un dispositif de circuit intégré sont conditionnées, c'est-à-dire qu'elles sont à une tension non nulle, avant qu'une alimentation en énergie ne leur soit connectée. Bien que la tension appliquée aux connexions d'entrée/sortie puisse ne pas être une surtension au sens où elle serait supérieure à la tension d'alimentation de fonctionnement du dispositif, la tension instantanée aux connexions d'entrée/sortie est cependant supérieure à la tension appliquée à la ligne d'alimentation en énergie lorsque le dispositif est mis sous tension, en rampe. Dans ce cas, le problème majeur peut consister en un verrouillage si un courant excessif est injecté à partir de la connexion d'entrée/sortie. C'est un premier but de la présente invention, ainsi qu'il ressort clairement de la description précédente, que de réaliser un circuit de tampon de sortie qui soit susceptible de tolérer l'application d'une condition de surtension à la connexion correspondante d'entrée/sortie et qui soit susceptible de supporter une "insertion à vif", tout en minimisant l'ampleur de l'injection de courant qui provient de la connexion d'entrée/sortie lorsque le potentiel électrique est supérieur au potentiel appliqué à la ligne d'alimentation en énergie du circuit de tampon. C'est un autre but de la présente invention que de réaliser un tel circuit de tampon en utilisant une technologie simple CMOS à type n, sans exiger nécessairement l'utilisation d'une technologie bipolaire et/ou des circuits de pompage. Afin de minimiser un courant injecté à partir de la connexion d'entrée/sortie, par exemple par une pastille de contact, d'un dispositif semi-conducteur à circuit intégré, on trouve possible d'utiliser une régulation d'une tension de polarisation, appliquée à la région du substrat semi-conducteur dans laquelle sont formés des transistors de commande d'un tampon de sortie associé à la connexion d'entrée/sortie, pour assurer que le potentiel de polarisation du substrat n'est pas sensiblement dépassé par le potentiel à la connexion d'entrée/sortie.Dans une application CMOS dans laquelle un circuit transistor élévateur PMOS est employé pour la partie d'élévation du tampon de sortie, cette régulation de tension de polarisation assure que la diode de jonction du drain au substrat formée par le transistor élévateur ne devient pas polarisée en sen direct de façon à conduire un courant injecté à partir de la connexion d'entrée/sortie. Selon un premier aspect, l'invention réalise un circuit d'interface de sortie de semi-conducteur caractérisé en ce qu'il comprend: au moins un transistor de commande, formé dans une région d'un substrat semi-conducteur, couplé de manière à commander une connexion d'entrée/sortie et couplé à une tension de référence; un circuit de protection de surtension qui comprend un premier transistor de polarisation couplé entre la tension de référence et un premier noeud et commandé par une tension à ladite connexion d'entrée/sortie, et un deuxième transistor de polarisation couplé entre ledit premier noeud et ladite connexion d'entrée/sortie et commandé par la tension de référence;; ledit premier noeud étant couplé électriquement à ladite région dudit substrat d'une manière telle que la tension de polarisation de la région est sensiblement égale à celle des deux tensions dont l'amplitude est la plus grande: tension de référence et tension à la connexion d'entrée/sortie. La connexion d'entrée/sortie peut être une pastille de contact destinée à un circuit intégré formé sur un corps semi-conducteur qui inclut ledit substrat. Dans ce cas, le transistor de commande au moins unique peut former un circuit élévateur d'un tampon de sortie qui envoie, à un appareil électrique connecté à ladite pastille de contact, des signaux provenant d'autres circuits dudit circuit intégré. I1 est alors préférable que le circuit intégré et le circuit d'interface soient fabriqués par technologie CMOS et que le transistor de commande au moins unique et le premier et le deuxième transistor de polarisation consistent en transistors PMOS. Si tel est le cas, le circuit intégré et le circuit d'interface peuvent être fabriqués en utilisant un processus à puits n, le transistor de commande au moins unique et le premier et le deuxième transistors de polarisation étant formés dans le même puits n qui est disposé dans ledit substrat, le circuit pouvant alors inclure en outre un transistor de fuite couplé de façon à réaliser un courant de fuite à partir de la tension de référence jusqu a la région. Le circuit conforme à la modalité préférée décrite ci-dessus peut inclure en outre un transistor de couplage PMOS agencé de manière à coupler électriquement la grille dudit transistor de commande au moins unique à ladite connexion d'entrée/sortie lorsque le potentiel à ladite connexion d'entrée/sortie dépasse le potentiel de ladite tension de référence. Selon un deuxième aspect, l'invention réalise un tampon de sortie de circuit intégré destiné à transmettre des signaux à partir d'un circuit intégré vers une pastille de contact d'entrée/sortie, caractérisé en ce qu'il comprend: un circuit de commande pour envoyer, à un appareil électrique couplé à ladite pastille de contact, des signaux électriques qui sont fonction de signaux produits par le circuit intégré, le circuit de commande incluant au moins un transistor élévateur formé sur une région du substrat semi-conducteur, ledit appareil électrique étant séparé dudit circuit intégré; et un circuit de protection de surtension qui est couplé à un conducteur d'alimentation en tension, à la région et à la pastille de contact d'entrée/sortie et qui répond à une différence de potentiel existante entre le conducteur d'alimentation en tension et la pastille de contact de façon à polariser ladite région afin d'empêcher le potentiel des bornes de conduction dudit transistor élévateur au moins unique de dépasser sensiblement le potentiel de ladite région. De préférence, dans ce tampon, le circuit de protection de surtension comprend un premier et un deuxième transistors de polarisation couplés en série à partir du conducteur d'alimentation en tension vers la pastille de contact d'entrée/sortie, un noeud situé entre les transistors de polarisation connectés en série étant couplé à ladite région, la grille dudit premier transistor étant commandée par une tension appliquée à la pastille de contact et la grille du deuxième transistor étant commandée par une tension appliquée à la tension du conducteur d'alimentation. Dans le tampon selon la modalité préférée, le transistor de commande au moins unique et le premier et le deuxième transistors de polarisation peuvent être des transistors PMOS réalisés dans une région de puits n, et/ou Le tampon peut inclure en outre un transistor de fuite couplé de façon à réaliser un courant de fuite à partir du conducteur d'amenée de tension jusqu'à la région. Le tampon, incluant un circuit de commutation de sortie pour commander le transistor de commande au moins unique en fonction de signaux produits par le circuit intégré, peut comprendre: un transistor de commutation NMOS pour commander la tension à un noeud de grille dudit transistor de commande au moins unique; un circuit de charge préalable réalisé de manière à stocker une charge tandis que la sortie du circuit intégré est un premier niveau logique et à élever la tension du noeud de grille du transistor de commutation au dessus de la tension appliquée au conducteur d'alimentation en tension lors d'une transition de la sortie du circuit intégré à partir du premier niveau logique jusqu'à un deuxième niveau logique. Dans ce cas, le circuit de charge préalable peut comprendre: un élément capacitif couplé entre le conducteur d'alimentation en tension et une tension de référence au moyen de transistors respectifs de charge, les transistors de charge étant couplés de manière à charger l'élément capacitif tandis que la sortie du circuit intégré est audit premier niveau logique; un transistor de verrouillage pour coupler le côté de basse tension de l'élément capacitif au conducteur d'alimentation en tension lors d'une transition de la sortie du circuit intégré au deuxième niveau logique; et un transistor de passage pour coupler le côté de haute tension de l'élément capacitif au noeud de grille du transistor de commutation lors de ladite transition de niveau logique, et/ou Le circuit de commutation de sortie peut inclure un transistor de fuite pour coupler le noeud de grille du transistor de commutation au conducteur d'alimentation en tension tandis que la sortie du circuit intégré est audit deuxième niveau logique, et/ou le tampon peut inclure un circuit de détection de surtension pour détecter une condition de surtension lorsque le potentiel à la pastille de contact d'entrée/sortie dépasse le potentiel au conducteur d'alimentation en tension, le tampon pouvant alors comprendre en outre un circuit additionnel de protection de surtension qui inclut:: un circuit de blocage pour bloquer les signaux de sortie qui proviennent du circuit intégré lorsqu'une condition de surtension est détectée par le circuit de détection de surtension; et un circuit destiné à élever le potentiel, au noeud de grille dudit transistor de commande au moins unique, sensiblement au même potentiel que celui de la pastille de contact d'entrée/sortie au cours d'une condition de surtension. Le tampon peut comprendre en outre: un circuit de détection de surtension pour détecter une condition de surtension lorsque le potentiel à la pastille de contact d'entrée/sortie dépasse le potentiel au conducteur d'alimentation en tension; un circuit de blocage pour bloquer lesdits signaux de sortie du circuit intégré lorsqu'une condition de surtension est détectée par ledit circuit de détection de surtension; et un transistor de couplage PMOS, agencé de manière à coupler à la pastille de contact d'entrée/sortie le noeud de grille dudit transistor de commande au moins unique au cours de ladite condition de surtension. Selon un troisième aspect, l'invention réalise un circuit d'interface de sortie d'un circuit intégré caractérisé en ce qu'il comprend: un circuit de commande de sortie pour commander une connexion de sortie du circuit intégré en fonction de signaux qui proviennent dudit circuit intégré; un circuit de polarisation de substrat pour appliquer une tension de polarisation audit circuit de commande de sortie lors d'une condition de surtension à ladite connexion de sortie; et un circuit de blocage d'entrée pour bloquer lesdits signaux qui proviennent dudit circuit de commande de sortie au cours de ladite condition de surtension. Le circuit comprend de préférence en outre: un circuit de commutation de dispositif de commande couplé de façon à recevoir lesdits signaux du circuit de blocage d'entrée afin de commander un transistor élévateur du circuit de commande de sortie en commutant ledit transistor élévateur entre un état en service et un état hors service. Le circuit conforme à cette modalité préférée peut comprendre en outre un circuit de détection de surtension pour envoyer un signal de détection pendant ladite condition de surtension, ledit signal de détection étant reçu par le circuit de blocage d'entrée de façon à effectuer un blocage desdits signaux et à amener ledit circuit de commutation du dispositif de commande à commuter audit état hors service ledit transistor élévateur du circuit de commande de sortie. Dans le circuit conforme à la modalité préférée exposée ci-dessus, ledit transistor élévateur peut comprendre un transistor de type p, ledit circuit de commutation du dispositif de commande incluant un transistor de type n couplé de manière à commuter audit état hors service ledit transistor élévateur. Dans ce cas, ledit transistor de type n du circuit de commutation du dispositif de commande peut être couplé de façon à appliquer une tension de référence à un noeud de commande du transistor élévateur de type p lorsqu'un signal de commutation est appliqué à un noeud de commande dudit transistor de type n, ledit circuit d'interface de sortie incluant en outre un circuit d'amorçage, ou de charge préalable, pour engendrer une tension supérieure à ladite tension de référence pour l'appliquer audit transistor de type n pour qu'elle constitue ledit signal de commutation. Le circuit peut alors comprendre en outre un circuit de rétention de tension pour maintenir au moins sensiblement à ladite tension de référence ledit noeud de commande de transistor élévateur après l'application dudit signal de commutation et pendant ladite condition de surtension. Selon un quatrième aspect, l'invention fournit un procédé à mettre en oeuvre dans un circuit intégré semi-conducteur qui comprend un tampon de sortie, destiné à commander une connexion d'entrée/sortie et incluant au moins un transistor élévateur réalisé dans une région de dispositif semi-conducteur, de manière à réduire un courant injecté dans le circuit intégré à partir de la connexion d'entrée/sortie au cours de l'application d'une condition de surtension à la connexion d'entrée/sortie, caractérisé en ce qu'il comprend l'étape consistant à: appliquer un potentiel de tension à ladite région sur la base d'une différence de potentiel entre une tension de référence du circuit intégré et une tension à la connexion d'entrée/sortie. Le potentiel de polarisation appliqué à la région peut être un potentiel sensiblement égal au potentiel de celle des deux tensions dont l'amplitude est la plus grande: la tension de référence et la tension de connexion d'entrée/sortie. Dans ce cas, le transistor élévateur au moins unique peut être un transistor PMOS réalisé dans ladite région qui est une région de puits n et est couplé de manière à recevoir la tension de référence et couplé aussi à la connexion d'entrée/sortie, le procédé comprenant en outre les étapes consistant à: détecter une condition de surtension et coupler le noeud de grille dudit transistor élévateur au moins unique à la connexion d'entrée/sortie lors de la détection de ladite condition de surtension. Selon un cinquième aspect, l'invention fournit un procédé de commande d'un circuit de tampon de sortie CMOS comprenant un transistor élévateur de type p qui est couplé à une connexion de sortie du circuit de tampon et qui est commuté à un état conducteur en fonction d'un premier niveau de signal d'entrée et à un état non conducteur en fonction d'un deuxième niveau de signal d'entrée, caractérisé en ce qu'il comprend les étapes consistant à: appliquer une tension de polarisation à une région de substrat dudit transistor élévateur de type p au cours d'une condition où une tension appliquée à ladite connexion de sortie dépasse sensiblement une tension de référence du circuit de tampon; et coupler ladite tension appliquée à un noeud de commande dudit transistor élévateur au cours de ladite condition. Le procédé peut comprendre un blocage dudit signal d'entrée au cours de ladite condition. Si un transistor de commutation de type n est disposé de façon à commuter ledit transistor élévateur audit état non conducteur en fonction dudit premier niveau de signal d'entrée, le procédé peut inclure en outre l'étape consistant à engendrer en réponse audit premier niveau de signal une tension de commutation qui est supérieure à ladite tension de référence, afin de commander ledit transistor de commutation. Lorsque l'on se réfère à une condition de surtension dans la présente description, il peut s'agir, soit d'une condition dans laquelle le potentiel à une connexion d'entrée/sortie dépasse le potentiel normal du fonctionnement de circuit intégré, c'est-à-dire qu'il dépasse la tension de référence du rail d'alimentation en tension, soit d'une condition "d'insertion à vif" mentionnée ci-dessus dans laquelle la connexion d'entrée/sortie est initialement à un potentiel supérieur à celui du rail d'alimentation du circuit intégré tandis que le rail d'alimentation est connecté à une source d'alimentation.En pratique, pour un circuit intégré CMOS d'une tension nominale de 3 volts, la "tolérance de 5 volts" est la capacité du circuit intégré de tension nominale de 3 volts de limiter à une intensité inférieure à 100 micro ampères par connexion d'entrée/sortie un courant injecté à partir d'une connexion d'entrée/sortie lorsqu'un appareil externe applique une tension de 5,5 volts à la connexion d'entrée/sortie alors que le rail d'alimentation VCC est à 3,0 volts. De plus, bien qu'il soit souvent mentionné que le tampon de sortie de la présente invention est couplé à une connexion d'entrée/sortie, il faut comprendre que ceci ne doit pas être interprété comme signifiant qu'un circuit intégré qui contient le tampon de sortie peut recevoir des signaux appliqués de l'extérieur du circuit intégré à la connexion d'entrée/sortie. Par exemple, la connexion d'entrée/sortie peut en fait ne fonctionner que comme sortie du circuit intégré, en étant commandée par le tampon de sortie de l'invention. Dans un tel cas, la connexion d'entrée/sortie peut être couplée, par exemple, à un bus externe auquel est aussi couplée une sortie d'un autre circuit électrique à tension de fonctionnement plus élevée de sorte qu'une surtension peut être appliquée à la connexion d'entrée/sortie.En variante, la connexion d'entrée/sortie à laquelle le tampon de sortie de l'invention est couplé peut aussi être couplée au circuit de tampon d'entrée du circuit intégré, au quel cas la connexion d'entrée/sortie est apte tant à commander la connexion d'entrée/sortie par l'intermédiaire du tampon de sortie qu'à amener la connexion d'entrée/sortie à être commandée par des signaux qui proviennent d'un circuit électrique externe pour être reçus par le tampon d'entrée. De plus, lorsque la présente description mentionne des "bornes de conduction" d'un transistor, il faut comprendre que ceci se réfère à des bornes de source/de drain ou des bornes de collecteur/émetteur, à la différence de bornes de grille ou de base, ou de noeuds qui sont parfois appelés "noeud de commande ou une "borne de commande". I1 faut comprendre que les dispositifs sont souvent symétriques, en particulier dans des transistors à circuit intégré du type MOS, ce qui permet d'employer parfois de façon interchangeable les termes de source et de drain selon les potentiels relatifs qui leur sont appliqués. Les buts, particularités et avantages de la présente invention cités ci-dessus ainsi que d'autres ressortiront mieux à l'homme de l'art à partir de la lecture de la description détaillée qui suit en se référant aux dessins dans lesquels: la Figure 1 est un schéma de circuit d'un tampon de sortie CMOS simple; la Figure 2 est un circuit équivalent au tampon de sortie CMOS de la Figure 1 dans le cas où une condition de surtension est appliquée à une connexion d'entrée sortie de celui-ci; la Figure 3 est un schéma fonctionnel d'une partie élévatrice d'un circuit de tampon de sortie selon un mode de réalisation de la présente invention; la Figure 4 est un schéma de circuit d'une partie élévatrice CMOS d'un tampon de sortie d'une structure conforme au mode de réalisation de la Figure 3; la Figure 5 est un schéma d'une partie d'abaisseur d'un tampon de sortie CMOS;; la Figure 6 est un schéma d'un composant additionnel d'un circuit de polarisation pour le mode de réalisation de la Figure 4; et la Figure 7 est un schéma fonctionnel d'un circuit de polarisation selon un aspect de la présente invention. On va maintenant décrire de façon plus détaillée la présente invention à titre d'exemple seulement, en se référant à un mode de réalisation préféré de celleci. Dans la description qui suit, de nombreux détails spécifiques sont exposés, par exemple des tensions et des configurations particulières de transistors, etc., afin de permettre une compréhension complète de la présente invention. I1 est cependant évident pour l'homme de l'art que de tels détails spécifiques ne sont pas nécessairement exigés pour mettre en oeuvre l'invention. Dans d'autres cas, des structures et des circuits bien connus qui ne concernent pas le coeur de l'invention ont été omis ou simplifiés afin d'éviter d'obscurcir l'invention de façon inutile. En se référant en premier lieu à la Figure 7, il y est représenté un schéma fonctionnel d'un circuit 30 qui incorpore un aspect de la présente invention qui concerne le circuit de polarisation pour un circuit de commande, ou d'attaque, d'élévation. Le circuit 30 illustre une partie d'élévation d'un dispositif de commande de sortie destiné à faire passer des signaux d'une ligne 15 de commande de sortie d'un circuit intégré vers une connexion d'entrée/sortie 8, par exemple une pastille de contact. Le circuit 30 est fabriqué en utilisant une technologie CMOS à puits n. Comme mentionné ci-dessus, la partie d'élévation d'un tampon de sortie CMOS est formée de façon avantageuse en utilisant des transistors de commande PMOS agencés pour former le circuit d'attaque, donc d'élévation, du circuit 30 qui permet à la ligne de sortie 11 d'être couplée sélectivement à la ligne d'alimentation 10 sous commande de la ligne de commande 15 de sortie. On comprend que la ligne d'alimentation 10, qui est parfois appelée le rail d'alimentation en tension, applique une tension de référence VCC à des circuits du circuit intégré. Les transistors PMOS qui forment le circuit d'attaque 32 sont réalisés dans un puits n 36 formé dans le substrat ou la couche p, et le puits n 36 est classiquement maintenu au même potentiel que la ligne d'alimentation 10 pour faciliter une commutation appropriée des transistors d'attaque PMOS. Cependant, si une surtension est affirmée sur la ligne de sortie 11 par un appareil extérieur couplé à la connexion entrée/sortie 8, il peut en résulter de forts courants de fuite indésirables qui traversent les transistors d'attaque et entrent dans la ligne d'alimentation 10 en passant par sa connexion avec la région de puits n. I1 est donc prévu un circuit de polarisation 34 de région qui est couplé à la ligne d'alimentation 10 et à la ligne de sortie 11 et qui présente une connexion 38 à la région 36 de puits n. Le circuit de polarisation 34 assure que le potentiel sur la ligne 11 de sortie ne s'élève pas sensiblement au-dessus du potentiel de la région 36. On y parvient en couplant sélectivement la région 36, au moyen de la connexion 38 de région, soit à la ligne d'alimentation 10, soit à la ligne de sortie 11, selon celle de ces lignes dont le potentiel est le plus élevé. Ceci assure que le drain et/ou la source de diode à puits n de tous transistors PMOS fabriqués à l'intérieur du puits 36 n ne sont pas polarisés directement, quelle que soit la tension sur la ligne de sortie 11 par rapport à la ligne d'alimentation 10. la Figure 3 est un schéma fonctionnel d'un circuit élévateur 50 de tampon de sortie dont la structure est conforme à un mode de réalisation de la présente invention. Des signaux sont reçus d'autres circuits présents sur le circuit intégré qui contient le tampon de sortie au noeud A du circuit élévateur 50, pour être envoyés à une connexion d'entrée/sortie 8 qui peut comprendre, par exemple, une pastille d'entrée/sortie du circuit intégré. La connexion d'entrée sortie 8 est couplée à un circuit d'attaque 32 d'entrée sortie au moyen d'une ligne de sortie 11, désignée par OUT, c'est-à-dire littéralement sortie, aux dessins.Le circuit d'attaque d'entrée sortie 32 est aussi couplé à un circuit de polarisation 34 de la manière décrite ci-dessus en liaison avec la Figure 7, afin de polariser la région de substrat d'un transistor d'attaque PMOS du circuit d'attaque 32 afin d'éviter qu'un courant de fuite ne la traverse lors d'une condition de surtension sur le noeud OUT. La tension de polarisation de substrat produite par le circuit de polarisation 34 en est sortie sur un noeud SUB pour être utilisée par d'autres composants du circuit 50 qui peuvent être exposés à une surtension sur le noeud OUT. Un circuit de détection 40 de surtension est couplé pour recevoir la tension présente au noeud OUT et produire une sortie SENS qui est indicative d'une condition de surtension. Un circuit de blocage 46 d'entrée reçoit la sortie SENS du circuit de détection de surtension ainsi que des signaux sur le noeud A entrés au circuit élévateur 50 de tampon de sortie. Le circuit de blocage 46 d'entrée produit sur un noeud Al une sortie qui est envoyée à un circuit d'amorçage 42 et un circuit de rétention 45 de tension. Le circuit de blocage de sortie produit aussi une sortie sur un noeud A3 qui est couplé à un circuit de commutation 44 de circuit d'attaque. Le circuit d'amorçage 42 est également agencé de façon à transmettre des signaux sur un noeud A4 au circuit de commutation 44 de circuit d'attaque.Le circuit de commutation de circuit d'attaque est couplé, comme mentionné, de façon à recevoir des signaux du circuit de blocage 46 d'entrée et du circuit d'amorçage 42, ainsi que des signaux produits sur le noeud de sortie OUT. Des signaux sont envoyés du circuit de commutation de circuit d'attaque sur un noeud A2 qui est utilisé pour commander le circuit d'attaque 32 d'entrée/sortie. Au noeud A2 est également couplé pour être sorti le circuit de rétention 45 de tension, en fonction des signaux qui y sont reçus de la connexion mentionnée ci-dessus au noeud Al et de la tension sur le noeud OUT. Le fonctionnement de base du circuit 50 représenté à la Figure 3 est le suivant. Le circuit d'attaque 32 d'entrée sortie est réalisé de façon à placer le noeud OUT à un niveau de tension d'un un logique ou à une condition à trois-états, c'est-à-dire de mise hors service, en fonction du niveau du signal sur le noeud A2. Lorsque la sortie du circuit d'attaque d'entrée/sortie est un un logique, il agit comme partie élévatrice d'un circuit de tension de sortie afin de commander l'appareil couplé à la connexion d'entrée/sortie 8.Lorsque le circuit d'attaque d'entrée/sortie est dans une condition trois-états, la raison en est qu'une partie d'abaissement du tampon de sortie, non représentée à la Figure 3, est en train d'attaquer la connexion d'entrée/sortie 8 ou, par exemple, que la connexion d'entrée/sortie 8 est en cours d'utilisation pour une entrée dans un autre circuit du circuit intégré qui contient le circuit de tampon 50. Le circuit de polarisation 34 est réalisé et couplé au circuit d'attaque d'entrée/sortie de la manière décrite en connexion avec la Figure 7, et il est agencé pour polariser le substrat à puits n du circuit d'attaque 32 d'entrée/sortie au plus élevé des deux potentiels présents respectivement sur le noeud de sortie OUT et sur la ligne d'alimentation, c'est-à-dire VCC. Au cours d'un fonctionnement normal, une entrée du circuit de tampon 50 est reçue sur le noeud A par le circuit de blocage 46 d'entrée. Si l'entrée au noeud A est à un niveau de tension de zéro logique, le circuit de commutation 44 du circuit d'attaque est commandé par le noeud A3 de façon à commuter sur le circuit d'excitation 32 d'entrée sortie. Si le noeud A passe à un niveau logique un, le circuit de commutation 44 de circuit d'attaque est initialement commandé à partir du circuit d'amorçage sur le noeud A4 de façon à commuter hors service le circuit d'attaque d'entrée/sortie au moyen du noeud A2. La tension sur le noeud A2 est ensuite retenue à un niveau apte à maintenir en service le circuit d'attaque 32 d'entrée sortie par le circuit de rétention 45 de sortie. Dans le cas d'une condition de surtension sur la connexion d'entrée sortie 8, le circuit de détection 40 de surtension produit sur le noeud SENS une sortie qui amène le circuit de blocage 46 d'entrée à bloquer des signaux sur le noeud d'entrée A à partir du reste du circuit de tampon 50. La région du substrat du circuit d'attaque 32 d'entrée sortie est polarisée à la tension présente sur le noeud OUT au moyen du circuit de polarisation 34. De plus, le circuit de commutation du circuit d'attaque est isolé des lignes d'alimentation, c'est-à-dire la tension VCC et la tension Vss, en raison des niveaux de signaux aux noeuds A3 et A4 dus à une sortie du circuit de blocage 48 d'entrée. Le circuit de commutation 44 du circuit d'entrée place au contraire à la tension du noeud OUT le noeud A2, qui commande le circuit d'attaque 32 d'entrée sortie, de façon à empêcher le circuit d'attaque d'entrée sortie de commuter en service. En outre, le circuit de rétention 45 de tension est réalisé de façon à empêche qu'un couplage capacitif au noeud A2 n'amène, pendant une récupération à partir d'une condition de surtension, par exemple une transition d'une condition de surtension à une condition normale, le circuit d'attaque d'entrée sortie à commuter par erreur en service lorsque le circuit est dans une condition trois-états. Le fonctionnement du circuit élévateur 50 de tampon de sortie est décrit de façon plus détaillée dans ce qui suit en se référant à la Figure 4. A la Figure 4 est représenté un schéma de circuit d'un circuit élévateur 50 de tampon de sortie qui incorpore des particularités conformes à un mode de réalisation de la présente invention et qui correspond au schéma fonctionnel de la Figure 3 décrit ci-dessus. Le circuit 50 est connecté de manière à recevoir des signaux de commande de sortie à un noeud d'entrée A et à commander la tension à la connexion d'entrée/sortie 8 sur la base des signaux reçus au noeud A. Le circuit 50 comprend de façon générale, comme mentionné précédemment, une série de parties interconnectées du circuit, y compris un circuit de blocage 46 d'entrée, un circuit d'amorçage 42, un circuit d'attaque 32 d'entrée sortie, un circuit de polarisation 34, un circuit de détection 40 de surtension, un circuit de rétention 45 de tension, et un circuit de commutation 44 de circuit d'attaque. Le fonctionnement de chacun de ces parties du circuit est décrit en détail dans ce qui suit. Le circuit d'attaque 32 et le circuit de polarisation 34 représentés à la Figure 4, correspondent aux blocs de circuit d'attaque et de circuit de polarisation représentés aux Figures 3 et 7. Le circuit d'attaque 32 comprend un transistor PMOS MP1 dont les bornes respectives de conduction, c'està-dire de source et de drain, sont couplées à la ligne d'alimentation 10 et à la ligne de sortie 11: noeud OUT. La tension de grille du transistor MP1 est commandée à partir du noeud A2 par une connexion électrique directe entre eux. Le transistor d'attaque MP1 est également fabriqué dans un puits n non représenté qui est couplé pour recevoir une tension de polarisation d'un noeud désigné par SUB à la Figure 4. L'homme de l'art comprend que le circuit d'attaque n'est pas nécessairement limité à un transistor d'attaque unique. S'il faut une source ou une dissipation plus fortes de courant, des transistors d'attaque additionnels peuvent être couplés en parallèle au transistor MP1. Par exemple, il est possible de disposer un autre transistor d'attaque à bornes respectives de conduction connectées à la ligne d'alimentation 10 et à la ligne de sortie 11 et à région de substrat connectée au noeud SUB. Afin de permettre un réglage de bruit et de la pente de bord du circuit de tampon, la grille du transistor d'attaque additionnel peut être couplée au noeud A2 au moyen d'un élément résistant. En outre, une commande de bruit peut être réalisée par un élément résistant couplé entre le noeud A2 et sa connexion aux bornes de conduction de transistors MP31, MP4 et MN10, au lieu de la connexion électrique directe représentée à la Figure 4. Le circuit de polarisation 34 comprend deux transistors PMOS MP6, MP7 qui peuvent être fabriqués dans la même région de puits n que le transistor d'attaque MP1. Les transistors de polarisation MP6, MP7 sont connectés en série entre la ligne d'alimentation 10 et la ligne de sortie 11, les bornes de conduction du transistor MP6 étant connectées à la ligne d'alimentation 10 et à un noeud commun A8, et les bornes de conduction du transistor MP7 étant connectées au noeud commun A8 et au noeud de sortie OUT. Le noeud commun A8 est aussi connecté à la région de puits n qui contient le transistor d'attaque MP1, de façon à appliquer au noeud SUB la tension de polarisation.La connexion du noeud commun A8 à la région de puits n peut être réalisée de façon classique, par exemple à l'aide d'un contact divisé ou fusionné d'une manière connue dans l'art. La borne de grille du transistor de polarisation MP6 est couplée au noeud de sortie OUT et la grille du transistor MP7 est couplée à la ligne d'alimentation 10. Cette configuration permet que le circuit de polarisation fonctionne de la manière décrite précédemment.En particulier, en cours de fonctionnement normal lorsque la ligne d'alimentation 10 est à une tension normale d'alimentation, par exemple une valeur VCC approximative de 3,0 volts, et que le potentiel à la connexion d'entrée sortie 8 est à l'intérieur de la plage normale de fonctionnement, par exemple comprise entre 0 et 3 volts, le transistor MP7 est mis hors service et le transistor MP6 est mis en service et connecte à la ligne d'alimentation 10 le noeud A8 et la connexion SUB de région de puits n.En revanche, lorsqu'une condition de surtension apparaît, par exemple si le potentiel sur la ligne de sortie 11, c'est-à-dire OUT, est amené à un niveau supérieur au potentiel de la ligne d'alimentation 10, le transistor MP6 est mis hors service, ce qui isole de la ligne d'alimentation 10 la connexion SUB de puits n, et le transistor MP7 est mis en service, ce qui couple le noeud commun A8 et la région de puits n à la ligne de sortie 11. De cette manière, le circuit de polarisation 34 assure que le potentiel du puits n est, par sa connexion SUB, au moins sensiblement aussi élevé que le plus grand des deux potentiels respectifs de la ligne d'alimentation 10 et la ligne de sortie 11. Le circuit de détection 40 de surtension comprend un transistor PMOS MP9 et un transistor NMOS MN8 qui sont couplés à des tampons inverseurs I1 et I2 du circuit de blocage 46 d'entrée. Ce circuit est agencé de manière à capter quand une condition de surtension se produit et à engendrer un signal de façon correspondante afin de faciliter la commande de diverses autres parties du circuit élévateur de tampon de sortie au moyen du circuit de blocage 46 d'entrée. Le transistor PMOS MP9 connecte le noeud de sortie OUT à un noeud SENS et sa borne de grille est connectée à VCC. Puisque le transistor MP9 est aussi soumis à des conditions de surtension, puisqu'il est couplé à la ligne de sortie 11, ce transistor peut aussi être fabriqué dans la même région de puits n que les transistors d'attaque MP1, MP2 et les transistors de polarisation MP6, MP7 ou peut être fabriqué dans une région de puits n qui est polarisée, par connexion au noeud SUB de tension de référence, au même potentiel que le puits n 36 qui contient le transistor d'attaque MP1. Le transistor NMOS MN8 du circuit détecteur de surtension est connecté entre le noeud SENS et Vss, et sa borne de grille est également commandée par le potentiel VCC.Ainsi, lorsque le potentiel de la ligne de sortie 11 est supérieur à VCC, c'est-à-dire lors d'une condition de surtension, le transistor MP9 est mis en service et élève à la tension de la ligne de sortie 11 le potentiel au noeud SENS. La structure du transistor MN8 est celle d'un dispositif très faible, c'est-à-dire un canal NMOS long et étroit dont le rapport largeur sur longueur, ou W/L est faible, afin de permettre au noeud MP9 d'amener le noeud SENS à un potentiel logique élevé. Pour une définition du rapport largeur/longueur, on se référera aux pages 40 et 151 de l'ouvrage Principles of CMOS VLSI Design, c'est-à-dire Principes de conception d'intégration à très grande échelle de CMOS, de N. West et K. Esahraghian, Addison - Wesley Publishing, 1985. Le circuit de blocage 46 de sortie comprend une porte X1 de transmission CMOS dont une entré provient du noeud A et dont une sortie est couplée au noeud A7. Les bornes de commande de la porte X1 de transmission sont commandées à partir du circuit 40 de détection de surtension au moyen de tampons inverseurs I1 et I2 d'une manière telle que la porte X1 de transmission empêche que des signaux passent du noeud A au noeud A7 dès lors qu'une condition de surtension apparaît. En outre, un transistor NMOS MN22 est couplé entre le noeud A7 et Vss et il est commandé par le circuit de détection 40 de surtension par l'intermédiaire des tampons I1 et I2 de façon à tirer, lors d'une condition de surtension, le noeud A7 à Vss qui peut par exemple être la masse.Le niveau logique au noeud A7 est inversé par un tampon inverseur I3 et envoyé à un noeud Al qui commande tant le circuit d'amorçage 42 que le circuit de rétention 45 de tension. Un transistor de commutation NMOS MN3 qui fait partie du circuit de commutation 44 du circuit d'attaque connecte à la ligne d'alimentation 10 le noeud A2 qui est le noeud de grille du transistor d'attaque MP1, et il est commandé à partir d'un noeud de sortie A4 du circuit d'amorçage 42.Le circuit d'amorçage 42 comprend un élément capacitif chargeable C1 couplé en série entre deux transistors NMOS MN14 et MN17. Le transistor MN17 connecte la ligne d'alimentation 10 à un noeud A5 situé sur un côté de l'élément capacitif C1 et le transistor MN14 connecte à Vss un noeud A6 situé sur l'autre côté de l'élément capacitif Cl. Les grilles des deux transistors NMOS MN14 et MN17 sont commandées par le noeud Al.Le noeud A5 est couplé au noeud A4 à la grille du transistor de commutation MN3 par l'intermédiaire d'un transistor PMOS MP16 dont la grille est commandée par le potentiel au noeud Al. En outre, le noeud A6 est couplé à la ligne d'alimentation 10 au moyen d'un autre transistor PMOS MPl9 qui est lui aussi commandé par le noeud Al. Un transistor abaisseur NMOS MN15, commandé lui aussi par le noeud Al, couple le noeud A4 à Vss qui peut être, par exemple, la masse. Le circuit de commutation 44 de circuit d'attaque inclut aussi un transistor NMOS NM10 qui est couplé entre le noeud A2 et Vss et qui est commandé par le noeud A3 à partir du circuit de blocage 46 d'entrée. Des signaux sur le noeud A3 sont engendrés par l'intermédiaire d'une porte NON-OU, ou NOR, NOR1 du circuit de blocage d'entrée, en fonction des niveaux logiques présentés sur le noeud A7 et sur la sortie du tampon inverseur I2 (SENS1). L'autre composant du circuit de commutation 44 de circuit d'attaque est un transistor PMOS MP5 qui connecte à A2 le noeud OUT et qui est commandé à partir de la ligne d'alimentation 10, c'est-à-dire de VCC. La région de substrat de MP5 est connectée au noeud SUB du circuit de polarisation. Finalement, le circuit de rétention 45 de sortie comprend un transistor de fuite PMOS MP4, à faible rapport largeur/longueur, qui est couplé entre le noeud A2 et VCC et qui est commandé par le noeud Al. Des transistors PMOS additionnels MP30 et MP31 sont couplés en série entre A2 et VCC, MP30 étant connecté sur le côté VCC et commandé par le noeud Al, et MP31 étant connecté sur le côté A2 et commandé par le noeud de sortie OUT. Puisque les transistors PMOS du circuit de rétention de tension sont soumis à une application d'une surtension appliquée à OUT, ils reçoivent euxaussi de SUB la tension de polarisation du substrat. Le noeud A2 de grille du transistor d'attaque MP1 est connecté à la ligne de sortie 11 au moyen d'un transistor PMOS MP5 dont la grille est couplée à la tension VCC de ligne d'alimentation. Lorsqu'il se produit une condition de surtension, la tension à la borne de conduction de MP5 connectée à la ligne de sortie 11 dépasse le potentiel à la grille de celui ci, ce qui commute en service le transistor MP5 de manière à connecter le noeud A2 à la ligne de sortie 11. Ceci assure que la grille du transistor d'attaque MP1 est commutée hors service lors d'une condition de surtension puisque la tension VGs de MP1 est approximativement nulle.Cependant, puisque le transistor de commutation MN3 est couplé aussi au noeud A2, ce transistor doit être relativement grand pour commander la charge du transistor d'attaque MP1, et doit être un transistor NMOS de façon qu'aucun courant ne soit injecté de la ligne de sortie 11 vers la ligne d'alimentation 10 à travers le transistor MN3 lors d'une condition de surtension lorsque le noeud A2 atteint une tension supérieure à VCC. Le circuit d'amorçage 42 permet au transistor NMOS MN3 d'amener le noeud A2 jusqu'à VCC afin de mettre hors service le transistor d'attaque MP1 par l'effet décrit plus loin au cours de transitions normales de niveau haut à niveau bas. En cours de fonctionnement normal, en l'absence de condition de surtension, la porte X1 de transmission CMOS conduit des signaux du noeud A au noeud A7. Ainsi, lorsque le noeud A est amené au niveau bas par des circuits du circuit intégré qui sont couplés au noeud A, le noeud A7 est lui aussi au niveau bas, et le noeud Al est amené au niveau haut par le tampon inverseur I3. Puisque le noeud Al est au niveau haut, les transistors NMOS NM14 et NM17 sont en service, ce qui couple entre VCC et Vss l'élément capacitif C1 de manière à le charger.Le niveau haut du noeud Al amène aussi les transistors PMOS MP16 et MP19 à être mis hors service, et le transistor NMOS MN15 amène à Vss le noeud A4, ce qui assure que le transistor MN3 est hors service. Dans ce cas, le noeud A2 est commandé par le transistor NM10 du circuit de commutation 44 de circuit d'attaque de la manière décrite ci-dessous. Lorsque le noeud A est amené au niveau haut, les transistors MN14 et MN17 sont commutés hors service par le potentiel du noeud Al, et le transistor PMOS MP19 est commuté en service, en verrouillant à VCC le noeud A6 du côté basse tension de l'élément capacitif Cl. Le transistor PMOS MP16 est aussi commuté en service, ce qui amène le noeud A4 approximativement à VCC plus 2 volts en raison de la condition chargée de l'élément capacitif C1 et de l'effet de verrouillage du transistor MPl9. Le potentiel élevé au noeud A4 de la grille du transistor MN3 permet au transistor MN3 d'amener le noeud A2 jusqu'à la tension d'alimentation VCC afin d'assurer un fonctionnement correct des transistors d'attaque MP1 et MP2, bien que le transistor MN3 soit un dispositif NMOS. Lorsque l'effet d'amorçage du circuit 42 met en service le transistor MN3 de façon à commuter hors service les transistors d'attaque, la charge du condensateur C1 qui commande la tension de grille de MN3 diminue progressivement en raison de courants de fuite. Par conséquent, le circuit de rétention de tension amène le transistor PMOS MP4 à coupler à VCC le noeud A2 lorsque le noeud Al est amené au niveau bas, de façon à maintenir dans un état hors circuit le circuit d'attaque d'entrée/sortie, donc le transistor MP1, même si le transistor MN3 commute hors service en raison de la diminution de charge au noeud A4. Cependant, MP4 n'est qu'un dispositif très faible, à rapport largeur/longueur faible, de sorte que seul un faible courant de fuite passe de la ligne 11 vers VCC par MP5 et MP4 lorsqu'une condition de surtension se produit et que le transistor MP5 est commuté en service. la porte NON-OU NOR1 à l'entrée du transistor MN10 agit pour mettre hors service MN10 et permettre au noeud A2 de flotter chaque fois qu'une condition de surtension se produit et chaque fois qu'un état logique élevé est appliqué au noeud A. Les transistors additionnels MP30 et MP31 du circuit de rétention de tension sont disposés de façon à éviter une commutation erronée du circuit d'attaque 32 d'entrée/sortie lorsque le circuit de tampon 50 est dans un état trois-états, c'est-à-dire mis hors service, et que le signal de tension à la connexion d'entrée/sortie 8 passe d'une condition de surtension à une condition normale, c'est-à-dire à une tension A2 lorsque la tension sur OUT est amenée assez rapidement d'une condition de surtension à une tension inférieure à VCC. Dans cette situation, la capacité de dissipation/de source de courant du transistor MP4 n'est pas suffisante pour maintenir A2 à VCC, ce qui peut amener le transistor d'attaque MP1 à être mis en service pendant un certain laps de temps jusqu'à ce que MP4 puisse récupérer. Si MP30 et MP31 n'étaient pas présents, cette situation pourrait provoquer une pointe de courant à partir du circuit de tampon 50 vers l'appareil couplé à la connexion d'entrée/sortie 8, ce qui est indésirable.Le fonctionnement des transistors MP30 et MP31 de rétention de tension, constitue un trajet de courant additionnel entre le noeud A2 et VCC lors d'une telle transition du potentiel du noeud OUT d'une valeur > VCC à une valeur VCC dans cette situation, de façon à maintenir dans un état hors service le transistor MP30, quelle que soit la tension appliquée à la connexion d'entrée/sortie 8. Il ressort clairement à l'homme de l'art, en examinant le circuit illustré à la Figure 4, que le circuit de polarisation 34 qui engendre la tension de polarisation SUB commande le potentiel de puits n du substrat à puits n de chaque transistor PMOS du circuit élévateur de tampon de sortie qui peut être exposé à une condition de surtension à partir de la connexion d'entrée/sortie 8. Dans ce cas, ceci inclut les transistors PMOS MP6, MP7 du circuit de polarisation lui-même, le transistor d'attaque MP1, et les transistors MP4, MP5, MP9, MP30 et MP31. Il ressort tout aussi clairement que le seul trajet possible à partir de la ligne de sortie 11 vers VCC passe, lors d'une condition de surtension, par les dispositifs PMOS faibles MP4 et MP9.En utilisant une technologie actuelle de traitement CMOS à puits n, le courant de fuite de la ligne de sortie 11 à VCC a été mesuré égal à environ 15 micro-ampères pour une tension VCC de 3,0 volts à 0 degrés Celsius et pour une tension de 5,5 volts appliquée à la connexion d'entrée/sortie. Le circuit de polarisation 34 peut comprendre un transistor additionnel de polarisation de la région de puis n sous forme d'un petit dispositif de fuite PMOS MP40 pour connecter à VCC la région SUB à puits n, comme illustré à la Figure 6. Ce transistor additionnel de polarisation MP40 est utile parce que la ligne de sortie 11 est sensiblement au même potentiel que la ligne d'alimentation VCC lorsqu'il existe une très faible charge de courant continu, ou DC, sur la connexion d'entrée/sortie 8, ce qui pourrait amener le noeud SUB de tension de polarisation de puits n à être déconnecté tant de la ligne de sortie 11 que de la ligne d'alimentation 10 par le circuit de polarisation 34. Ce transistor de fuite MP40 doit cependant être un dispositif faible à canal long et étroit, c'est-à-dire que son rapport largeur/longueur doit être faible. On suppose que le transistor PMOS MP6 du circuit d'amorçage 42 est un puits n isolé, indépendant, de façon que tant sa source que son puits n qui sont connectés au noeud A5 puissent s'élever à un potentiel supérieur à VCC sans se verrouiller à VCC en raison d'une polarisation directe des diodes de drain/source de MP16. I1 est possible d'agencer en outre, comme représenté à la Fig. 4, un transistor de claquage NMOS MN50 qui est couplé entre la ligne d'alimentation 10 et la ligne de sortie 11 et dont la borne de grille est connectée à Vss, afin de faciliter les effets de verrouillage et de décharge électrostatique, terme parfois abrégé en ESD selon les initiales des mots anglo-saxons electrostatic discharge, du circuit intégré. La raison en est que le circuit élévateur de tampon de sortie selon la présente invention agit pour empêcher qu'un courant ne soit injecté à VCC à partir de la connexion d'entrée/sortie, ce qui est le mécanisme habituellement utilisé au cour d'essais de verrouillage et de décharge electrostatique afin de protéger les circuits internes vis-à-vis de tous dommages.Le transistor de claquage MN50 doit être réalisé de façon à ne pas claquer avant que le potentiel de la ligne de sortie 11 ne soit supérieur d'environ 10 volts à VCC, ce qui est une valeur située à l'extérieur de la plage normale de fonctionnement, à tolérance de 5 volts, du tampon de sortie. En se référant maintenant à la Figure 5, il y est représenté un exemple d'une partie d'abaissement d'un circuit 60 de tampon de sortie qui peut être utilisé en liaison avec un circuit 50 représenté et décrit précédemment. Le circuit d'abaissement 60 est d'une structure généralement classique et comprend un étage 62 de validation de sortie à inversion et un étage d'attaque 64. L'étage de validation 62 de sortie reçoit des signaux de sortie d'autres circuits du circuit intégré au noeud IN et commande le noeud A à l'entrée du circuit élévateur 50 et le noeud B à l'entrée de l'étage d'attaque 64 du circuit abaisseur. La sortie 51 du circuit élévateur 50 est couplée à la connexion d'entrée/sortie 8. L'homme de l'art comprend que la description détaillée précédente de l'invention n'a été exposée qu'à titre d'exemple, et que de nombreuses modifications peuvent être apportées à la structure décrite, tout en restant à l'intérieur de l'esprit et du cadre de la présente invention définie dans les revendications annexées. REVENDICATIONS 1. Circuit d'interface (50) de sortie de semiconducteur caractérisé en ce qu'il comprend: au moins un transistor de commande (32, Mi1), formé dans une région (36, SUB) d'un substrat semiconducteur, couplé de manière à commander une connexion (OUT) d'entrée/sortie et couplé à une tension de référence (VCC); un circuit de protection (34) de surtension qui comprend un premier transistor de polarisation (MP6) couplé entre la tension de référence (VCC) et un premier noeud (A8) et commandé par une tension à ladite connexion (OUT) d'entrée/sortie, et un deuxième transistor (MP7) de polarisation couplé entre ledit premier noeud (A8) et ladite connexion (OUT) d'entrée/sortie et commandé par la tension de référence (VCc);; ledit premier noeud (A8) étant couplé électriquement à ladite région (36, SUB) dudit substrat d'une manière telle que la tension de polarisation de la région (36, SUB) est sensiblement égale à celle des deux tensions dont l'amplitude est la plus grande: tension de référence (VCC) et tension à la connexion (OUT) d'entrée/sortie. 2. Circuit selon la revendication 1, caractérisé en ce que la connexion (OUT) d'entrée/sortie est une pastille de contact (8) destinée à un circuit intégré formé sur un corps semi-conducteur qui inclut ledit substrat. 3. Circuit selon la revendication 2, caractérisé en ce que le transistor de commande (32, MP1) au moins unique forme un circuit élévateur (50) d'un tampon (50) de sortie qui envoie, à un appareil électrique connecté à ladite pastille de contact (8), des signaux provenant d'autres circuits dudit circuit intégré. 4. Circuit selon la revendication 3, caractérisé en ce que le circuit intégré et le circuit d'interface (50) sont fabriqués par technologie CMOS et en ce que le transistor de commande (32, MP1) au moins unique et le premier et le deuxième transistors de polarisation (MP6, MP7) consistent en transistors PMOS. 5. Circuit selon la revendication 4, caractérisé en ce que le circuit intégré et le circuit d'interface (50) sont fabriqués en utilisant un processus à puits n et en ce que le transistor de commande (32, MP1) au moins unique et le premier et le deuxième transistors de polarisation (MP6, MP7) sont formés dans le même puits n qui est disposé dans ledit substrat. 6. Circuit selon la revendication 5, caractérisé en ce qu'il inclut en outre un transistor de fuite (MP40) couplé de façon à réaliser un courant de fuite à partir de la tension de référence (VCC) jusqu'à la région (36, SUB). 7. Circuit selon la revendication 4, incluant en outre un transistor de couplage PMOS (MP5) agencé de manière à coupler électriquement la grille dudit transistor de commande (32, MP1) au moins unique à ladite connexion (OUT) d'entrée/sortie lorsque le potentiel à ladite connexion (OUT) d'entrée/sortie dépasse le potentiel de ladite tension de référence (Vcc) . 8. Tampon (50) de sortie de circuit intégré destiné à transmettre des signaux à partir d'un circuit intégré vers une pastille de contact (8) d'entrée/sortie, caractérisé en ce qu'il comprend: un circuit de commande (32, MP1) pour envoyer, à un appareil électrique couplé à ladite pastille de contact (8), des signaux électriques qui sont fonction de signaux produits par le circuit intégré, le circuit de commande (32, MP1) incluant au moins un transistor élévateur (MP1) formé sur une région (36, SUB) du substrat semi-conducteur, ledit appareil électrique étant séparé dudit circuit intégré; et un circuit de protection (34) de surtension qui est couplé à un conducteur (10) d'alimentation en tension, à la région (36, SUB) et à la pastille de contact (8) d'entrée/sortie et qui répond à une différence de potentiel existante entre le conducteur (10) d'alimentation en tension et la pastille de contact (8) de façon à polariser ladite région (36, SUB) afin d'empêcher le potentiel des bornes de conduction dudit transistor élévateur (MP1) au moins unique de dépasser sensiblement le potentiel de ladite région (36, SUB). 9. Tampon (50) selon la revendication 8, caractérisé en ce que le circuit de protection (34) de surtension comprend un premier et un deuxième transistors de polarisation (MP6, MP7) couplés en série à partir du conducteur (10) d'alimentation en tension vers la pastille de contact (8) d'entrée/sortie, un noeud (A8) situé entre les transistors de polarisation (MP6, MP7) connectés en série étant couplé à ladite région (36, SUB), la grille dudit premier transistor (MP6) étant commandée par une tension appliquée à la pastille de contact (8) et la grille du deuxième transistor (MP7) étant commandée par une tension appliquée à la tension du conducteur (10) d'alimentation. 10. Tampon (50) selon la revendication 9, caractérisé en ce que le transistor de commande (32, MP1) au moins unique et le premier et le deuxième transistors de polarisation (MP6, MP7) sont des transistors PMOS réalisés dans une région (36, SUB) de puits n. 11. Tampon (50) selon la revendication 9, caractérisé en ce qu'il inclut en outre un transistor de fuite (MP40) couplé de façon à réaliser un courant de fuite à partir du conducteur d'amenée de tension jusqu'à la région (36, SUB). 12. Tampon (50) selon la revendication 8, incluant un circuit de commutation (44) de sortie pour commander le transistor de commande (32, MP1) au moins unique en fonction de signaux produits par le circuit intégré, caractérisé en ce que le circuit de commutation (44) de sortie comprend:: un transistor de commutation NMOS (MN3) pour commander la tension à un noeud de grille (A2) dudit transistor de commande (32, MP1) au moins unique; un circuit de charge préalable (42) réalisé de manière à stocker (C1) une charge tandis que la sortie du circuit intégré est un premier niveau logique et à élever la tension du noeud de grille (A4) du transistor de commutation (MN3) au dessus de la tension appliquée au conducteur (10) d'alimentation en tension lors d'une transition de la sortie du circuit intégré à partir du premier niveau logique jusqu'à un deuxième niveau logique. 13. Tampon (50) selon la revendication 12, caractérisé en ce que le circuit de charge préalable (42) comprend: un élément capacitif (C1) couplé entre le conducteur (10) d'alimentation en tension et une tension de référence (VCC) au moyen de transistors respectifs (MN14, MN17) de charge, les transistors (nu14, MN17) de charge étant couplés de manière à charger l'élément capacitif (C1) tandis que la sortie du circuit intégré est audit premier niveau logique; un transistor de verrouillage (MP19) pour coupler le côté de basse tension de l'élément capacitif (C1) au conducteur (10) d'alimentation en tension lors d'une transition de la sortie du circuit intégré au deuxième niveau logique; et un transistor de passage (MP16) pour coupler le côté de haute tension de l'élément capacitif (C1) au noeud de grille (A4) du transistor de commutation (MN3) lors de ladite transition de niveau logique. 14. Tampon (50) selon la revendication 12, caractérisé en ce que le circuit de commutation (44) de sortie inclut un transistor de fuite pour coupler le noeud de grille (A4) du transistor de commutation (MN3) au conducteur (10) d'alimentation en tension tandis que la sortie du circuit intégré est audit deuxième niveau logique. 15. Tampon (50) selon la revendication 12, caractérisé en ce qu'il inclut un circuit de détection (40) de surtension pour détecter une condition de surtension lorsque le potentiel à la pastille de contact (8) d'entrée/sortie dépasse le potentiel au conducteur (10) d'alimentation en tension. 16. Tampon (50) selon la revendication 15, caractérisé en ce qu'il comprend en outre un circuit additionnel de protection de surtension qui inclut: un circuit de blocage (46) pour bloquer les signaux de sortie qui proviennent du circuit intégré lorsqu'une condition de surtension est détectée par le circuit de détection (40) de surtension; et un circuit destiné à élever le potentiel, au noeud de grille (A2) dudit transistor de commande (32, MP1) au moins unique, sensiblement au même potentiel que celui de la pastille de contact (8) d'entrée/sortie au cours d'une condition de surtension. 17. Tampon (50) selon la revendication 8, caractérisé en ce qu'il comprend en outre: un circuit de détection (40) de surtension pour détecter une condition de surtension lorsque le potentiel à la pastille de contact (8) d'entrée/sortie dépasse le potentiel au conducteur (10) d'alimentation en tension; un circuit de blocage (46) pour bloquer lesdits signaux de sortie du circuit intégré lorsqu'une condition de surtension est détectée par ledit circuit de détection (40) de surtension; et un transistor de couplage PMOS (MP5), agencé de manière à coupler à la pastille de contact (8) d'entrée/sortie le noeud de grille (A2) dudit transistor de commande (32, MP1) au moins unique au cours de ladite condition de surtension. 18. Circuit d'interface de sortie d'un circuit intégré caractérisé en ce qu'il comprend: un circuit de commande (32, MP1) de sortie pour commander une connexion (OUT) de sortie du circuit intégré en fonction de signaux qui proviennent dudit circuit intégré; un circuit de polarisation (34 de substrat pour appliquer une tension de polarisation audit circuit de commande (32, MP1) de sortie lors d'une condition de surtension à ladite connexion (OUT) de sortie; et un circuit de blocage (46) d'entrée pour bloquer lesdits signaux qui proviennent dudit circuit de commande (32, MP1) de sortie au cours de ladite condition de surtension. 19. Circuit selon la revendication 18, caractérisé en ce qu'il comprend en outre: un circuit de commutation (44) de dispositif de commande couplé de façon à recevoir lesdits signaux du circuit de blocage (46) d'entrée afin de commander un transistor élévateur (MP1) du circuit de commande (32, MP1) de sortie en commutant ledit transistor élévateur (MP1) entre un état en service et un état hors service. 20. Circuit selon la revendication 19, caractérisé en ce qu'il comprend en outre: un circuit de détection (40) de surtension pour envoyer un signal de détection (SENS) pendant ladite condition de surtension, ledit signal de détection (SENS) étant reçu par le circuit de blocage (46) d'entrée de façon à effectuer un blocage desdits signaux et à amener ledit circuit de commutation (44) du dispositif de commande à commuter audit état hors service ledit transistor élévateur (MP1) du circuit de commande (32, MP1) de sortie. 21. Circuit selon la revendication 19, caractérisé en ce que ledit transistor élévateur (MP1) comprend un transistor de type p et ledit circuit de commutation (44) du dispositif de commande inclut un transistor (MN3) de type n couplé de manière à commuter audit état hors service ledit transistor élévateur (MP1). 22. Circuit selon la revendication 21, caractérisé en ce que ledit transistor (MN3) de type n du circuit de commutation (44) du dispositif de commande est couplé de façon à appliquer une tension de référence (VCC) à un noeud de commande (A2) du transistor élévateur (MP1) de type p lorsqu un signal de commutation est appliqué à un noeud de commande (A4) dudit transistor (MN3) de type n, et en ce que ledit circuit d'interface (50) de sortie inclut en outre un circuit d'amorçage (42) pour engendrer une tension supérieure à ladite tension de référence (VCC) pour l'appliquer audit transistor (MN3) de type n pour qu'elle constitue ledit signal de commutation. 23. Circuit selon la revendication 22, caractérisé en ce qu'il comprend en outre un circuit de rétention (45; MP4, MP30, MP31) de tension pour maintenir au moins sensiblement à ladite tension de référence (VCC) ledit noeud de commande (A2) de transistor élévateur (MP1) après l'application dudit signal de commutation et pendant ladite condition de surtension. 24. Procédé à mettre en oeuvre dans un circuit intégré semi-conducteur qui comprend un tampon (50) de sortie, destiné à commander une connexion (OUT) d'entrée/sortie et incluant au moins un transistor élévateur (MP1) réalisé dans une région (36, SUB) de dispositif semi-conducteur, de manière à réduire un courant injecté dans le circuit intégré à partir de la connexion (OUT) d'entrée/sortie au cours de l'application d'une condition de surtension à la connexion (OUT) d'entrée/sortie, caractérisé en ce qu'il comprend l'étape consistant à: appliquer un potentiel de tension à ladite région (36, SUB) sur la base d'une différence de potentiel entre une tension de référence (VCC) du circuit intégré et une tension à la connexion (OUT) d'entrée/sortie. 25. Procédé selon la revendication 24, caractérisé en ce que le potentiel de polarisation appliqué à la région (36, SUB) est un potentiel sensiblement égal au potentiel de celle des deux tensions dont l'amplitude est la plus grande: la tension de référence (VCC) et la tension de connexion (OUT) d'entrée/sortie. 26. Procédé selon la revendication 25, caractérisé en ce que le transistor élévateur (MP1) au moins unique est un transistor PMOS réalisé dans ladite région (36, SUB) qui est une région de puits n et est couplé de manière à recevoir la tension de référence (VCC) et couplé aussi à la connexion (OUT) d'entrée/sortie, et en ce que le procédé comprend en outre les étapes consistant à: détecter (40) une condition de surtension et coupler le noeud de grille (A2) dudit transistor élévateur (MP1) au moins unique à la connexion (OUT) d'entrée/sortie lors de la détection (40) de ladite condition de surtension. 27. Procédé de commande d'un circuit de tampon (50) de sortie CMOS comprenant un transistor élévateur (MP1) de type p qui est couplé à une connexion (8, OUT) de sortie du circuit de tampon (50) et qui est commuté à un état conducteur en fonction d'un premier niveau de signal d'entrée et à un état non conducteur en fonction d'un deuxième niveau de signal d'entrée, caractérisé en ce qu'il comprend les étapes consistant à: appliquer une tension de polarisation à une région (36, SUB) de substrat dudit transistor élévateur (MP1) de type p au cours d'une condition où une tension appliquée à ladite connexion de sortie dépasse (40) sensiblement une tension de référence (VCC) du circuit de tampon (50); et coupler ladite tension appliquée à un noeud de commande (A2) dudit transistor élévateur (MP1) au cours de ladite condition. 28. Procédé selon la revendication 27, caractérisé en ce qu'il comprend: un blocage (46) dudit signal d'entrée au cours de ladite condition. 29. Procédé selon la revendication 27, caractérisé en ce que un transistor de commutation (MN3) de type n est disposé de façon à commuter ledit transistor élévateur (MP1) audit état non conducteur en fonction dudit premier niveau de signal d'entrée, et en ce que le procédé inclut en outre l'étape consistant à engendrer (42) en réponse audit premier niveau de signal une tension de commutation qui est supérieure à ladite tension de référence (VCC), afin de commander ledit transistor de commutation (MN3).