FR 2729805 A1 19960726 FR 8305143 A 19830329 Dispositif de reconnaissance d'une séquence de synchronisation L'invention concerne un dispositif permettant de reconnaître une séquence de synchronisation composée d'une suite de tons basse fréquence et de détecter un instant de synchronisation repéré par la transition entre deux tons basse fréquence. Une telle séquence de synchronisation est utilisée notamment au début d'une liaison téléphonique ou radiophonique qui est chiffrée pour en assurer la confidentialité. Le dispositif de reconnaissance a pour fonction de reconnaitre une séquence de synchronisation qui est caractéristique du dispositif situé à l'autre bout de la liaison, et de fournir avec précision un signal de synchronisation pour initialiser le processus de déchiffrement. Cette fonction est difficile à remplir notamment dans le cas d'une liaison radio à modulation à bande latérale unique, d'une part à cause des brouilleurs et d'autre part à cause de l'instabilité des signaux basse fréquence reçus: instabilité d'amplitude à cause des évanouissements de la propagation, et instabilité en fréquence, due à l'imperfection de la syntonisation de l'émetteur par rapport au récepteur, qui provoque un d & lage de la fréquence du signal basse fréquence démodulé. I1 est connu des dispositifs permettant de détecter un signal ayant successivement deux fréquences F1 et F2 et de détecter l'instant où ce signal passe de la fréquence F1 à la fréquence F2. Par exemple un dispositif constitué de deux filtres passebande basse fréquence procure une détection sélective avec une borne immunité vis à vis des fréquences voisines, mais le niveau de sortie de ces filtres varie en fonction de la fréquence, car leur courbe de réponse n'est pas plate, et varie en fonction du niveau d'entrée.Ce dispositif ne donne pas directement un signal logique permettant de connaître l'instant de la transition entre les deux fréquences, indépendemment des fluctuations d'amplitude et de fréquence. Il existe des composants appelés démodulateurs FSK constitués en général d'une boucle à asservissement de phase et fournissant un signal logique indiquant la présence d'une fréquence F1 ou indiquant la présence d'une fréquence F2. Ils sont conçus pour extraîre des données numériques mais non pour restituer avec précision les instants des transitions de fréquence.Pour augmenter la précision de cette restitution il est nécessaire d'utiliser des fréquences F1 et F2 aussi différentes que possible, mais cette solution nuit à la sélectivité car un tel démodulateur a une bande passante totale égale à 2(F2 - Fi). Cette bande passante très large le rend sensible à de nombreux brouilleurs émettant des signaux de parole ou de bruit dans cette bande. I1 est connu aussi de détecter un signal, ayant une fréquence donnée, par une corrélation analogique ou numérique. Elle procure à peu près les mêmes résultats qu'un filtre passe-bande mais avec une réponse en fréquence plus plate dans la bande passante, et avec une moindre influence de l'amplitude du signal d'entrée, mais la réalisation est beaucoup plus complexe.Le dispositif selon l'invention remédie à ces inconvénients par des moyens simples. Selon l'invention, un dispositif de reconnaissance d'une séquence de synchronisation, où un instant de synchronisation est repéré par un saut de la fréquence d'un premier signal périodique, d'une valeur F1 à une valeur F2 , est caractérisé en ce que ce dispositif comporte: - un dispositif de mise en forme du premier signal périodique, pour restituer un second signal périodique de même fréquence mais d'amplitude fixée; - un premier et un second dispositif de filtrage passe-bande, ayant des bandes passantes centrées sur F1 et F2 respectivement, pour filtrer le second signal périodique; - un premier et un second détecteur de crête pour fournir deux signaux de valeurs respectivement égales aux amplitudes de deux signaux fournis par le premier et le second dispositif de filtrage;; - un premier et un second comparateur à hystérésis comparant, par rapport à un seuil, les valeurs des deux signaux fournis respectivement par le premier et le second détecteur de crête, pour fournir respective ment un premier puis un second signal logique; - un dispositif de discrimination temporelle recevant le premier et le second signal logique pour générer un signal de synchronisation sous la commande du second signal logique si, pendant un intervalle- de temps de durée T1 fixée, la durée cumulée de la présence du premier signal logique est supérieure à une durée T3 fixée, inférieure à TI L'invention sera mieux comprise et d'autres détails apparaîtront à l'aide de la description ci-dessous et des figures l'accompagnant:: - la figure I représente le schéma synoptique d'un exemple de réalisation du dispositif selon l'invention; - la figure 2 représente des diagrammes temporels explicitant le fonctionnement de cet exemple de réalisation. L'exemple de réalisation d'un dispositif de reconnaissance d'une séquence de synchronisation, représenté sur la figure 1, est destiné à reconnaître une séquence constituée d'un premier ton, de fréquence nominale F1 = 1300 Hz, et d'un deuxième ton, de fréquence nominale F2 = 2200 Hz, dont les durées nominales sont respectivement 210 mS et 35 mS. Il comporte principalement un dispositif 1 de mise en forme, un premier et un second dispositif de filtrage passe-bande, 2 et 3, un premier et un second détecteur de crête, 4 et 5, un premier et un second comparateur à hystérésis, 6 et 7, et un dispositif 8 de discrimination temporelle. Le dispositif de mise en forme I est constitué d'un comparateur différentiel 9 et d'un écrêteur constitué d'une résistance R3 et de deux diodes D3 et D4.Une entrée du comparateur 9 est reliée à une borne d'entrée 20 du dispositif de reconnaissance selon l'invention, et une sortie est reliée à une première extrémité de la résistance R3. Une seconde extrémité de la résistance R3 est reliée à la cathode de la diode D3 , à l'anode de la diode D4, et à une sortie du dispositif 1. L'anode de la diode D3 et la cathode de la diode D4 sont reliées au potentiel de référence du dispositif. La sortie du dispositif 1 est reliée à une entrée du dispositif de filtrage 2, qui est constitué par exemple d'un filtre actif à amplificateur opérationnel, et à une entrée du dispositif de filtrage 3 qui est constitué d'une part d'un filtre actif 10 à amplificateur opérationnel et d'autre part d'un comparateur différentiel Il. Une sortie du dispositif de filtrage 2 et une sortie du dispositif de filtrage 3 sont reliées respectivement à une entrée du détecteur de crête 4 et à une entrée du détecteur de crête 5. Une sortie du détecteur de crête 4 et une sortie du détecteur de crête 5 sont reliées respectivement à une entrée du comparateur à hystérésis 6 et à une entrée du comparateur à hystérésis 7.Les sorties des comparateurs à hystérésis 6 et 7 sont reliées respectivement à une première et une seconde entrée du dispositif de discrimination temporelle 8, dont une sortie est reliée à une borne de sortie 19 du dispositif de reconnaissance selon l'invention. Le dispositif 8 est constitué de deux dispositifs d'intégration et de temporisation, 12 et 14, de deux comparateurs, 16 et 17, et d'une porte logique ET-NON 18 à deux entrées et une sortie. La première entrée du dispositif de discrimination temporelle 8 est reliée à une entrée du dispositif d'intégration et de temporisation 12, une sortie de celuici est reliée à une entrée du comparateur 16, et la sortie du comparateur 16 est reliée à une première entrée de la porte 18.La seconde entrée du dispositif de discrimination temporelle 8 est reliée-à une entrée du dispositif d'intégration et de temporisation 14. Ce dernier possède une sortie reliée à une entrée du comparateur 17, et la sortie du comparateur 17 est reliée à une seconde entrée de la porte 18. La sortie de la porte 18 constitue la sortie du dispositif 8. Le dispositif d'intégration et de temporisation 12 comporte une diode D1 , une résistance R1 , une capacité C1 , un transistor Q1 , et un monostable 13. L'entrée du dispositif 12 est reliée à l'anode de la diode D1 et à une entrée du monostable 13. La cathode de la diode D1 est reliée à une première extrémité de la résistance R1 . La seconde extrémité de cette résistance est reliée à l'émetteur du transistor Q1 à une extrémité de la capacité Cl, et à la sortie du dispositif 12. La sortie du monostable 13 est reliée à la base du transistor Q1 . Le collecteur du transistor Q1 et la seconde extrémité de la capacité C1 sont reliés au potentiel de référence du dispositif selon l'invention.Le dispositif d'intégration et de temporisation 14 a une constitution semblable, il comporte une diode D2, une résistance R2, un transistor Q2 , une capacité C2 , et un monostable 15. L'entrée du dispositif de temporisation 14 est reliée à l'anode de la diode D2 et à l'entrée du monostable 15. La cathode de la diode D2 est reliée à une première extrémité de la résistance R2, et la seconde extrémité de cette résistance est reliée à l'émetteur du transistor Q2, à une première extrémité de la capacité C2, et à la sortie du dispositif 14. La sortie du monostable 15 est reliée à la base du transistor Q2. Le collecteur du transistor Q2 et la seconde extrémité de la capacité C2 sont reliés au potentiel de référence du dispositif selon l'invention. La figure 2 représente des diagrammes temporels de signaux illustrant le fonctionnement de cet exemple de réalisation du dispositif selon l'invention. Dans cet exemple, la durée nominale du signal de fréquence F1 est de 210 mS et la durée nominale du signal de fréquence F2 est de 35 mS, mais, pour la commodité de la représentation, la durée du signal de fréquence F1 a été raccourcie sur la figure 2. Le dispositif de mise en forme I reçoit par la borne d'entrée 20 un signal basse fréquence fourni, par exemple, par un récepteur radio. Le comparateur 9 compare l'amplitude de ce signal par rapport à une valeur de seuil et fournit un signal ayant une valeur nulle si le signal d'entrée est inférieur au seuil et ayant une valeur de crête fixée si le signal d'entrée est supérieur au seuil. La valeur du seuil est réglable en fonction de la sensibilité souhaitée. Le seuil permet d'éliminer les bruits de faible amplitude. Le signal fourni par le comparateur 9 est un signal de forme rectangulaire, d'amplitude bien déterminée, et riche en harmonique. L'écrêteur, constitué par la résistance R3 et les diodes D3 et D4, écrête et arrondit le signal fourni par le comparateur 9 pour obtenir un signal d'amplitude bien déterminée mais contenant moins d'harmoniques afin d'améliorer l'efficacité du filtrage des dispositifs de filtrage 2 et 3. Le diagramme temporel A de la figure 2 représente l'enveloppe du signal fourni par la sortie du dispositif I. Le dispositif de filtrage 2 est constitué, dans cet exemple, d'un filtre actif du deuxième ordre dont la fréquence centrale est F1 = 1300 Hz. Le diagramme temporel B de la figure 2 représente l'enveloppe du signal sinusoïdal fourni par le dispositif de filtrage 2. Ce signal est une sinusoïde dont l'amplitude augmente exponentiellement au début de la réception du signal de fréquence F1 et dont l'amplitude décroît exponentiellement à la fin de la réception de ce signal. Le détecteur de crête 4 fournit un signal dont la valeur suit la valeur de crête du signal appliqué à son entrée.Le comparateur à hystérésis 6 compare la valeur du signal fourni par le détecteur 4 à une valeur de seuil fixée. 1l fournit un signal logique de niveau haut correspondant à la présence du signal de fréquence F1 , avec un retard de 3,7 mS dû à la montée exponentielle du signal en sortie du dispositif de filtrage 2, et fournit un signal logique de niveau bas, avec un retard de 10 mS lors de la descente de ce signal. L'hystérésis permet d'éviter un basculement du comparateur 6 sur des ondulations résiduelles présentes à la sortie du détecteur de crête 4. Le diagramme temporel E de la figure 2 représente le signal logique fourni par la sortie du comparateur 6. Le dispositif de filtrage 3 comporte un filtre actif 10, du deuxième ordre, dont la fréquence centrale est F = 2200 Hz et dont la sortie est reliée à l'entrée du comparateur 11 qui est un comparateur différentiel à seuil réglable. La valeur de ce seuil est réglée de telle façon que, lorsque le signal reçu a une fréquence hors de la bande passante souhaitée de part et d'autre de F2 l le comparateur Il fournisse un signal de valeur nulle, et que, lorsque le signal reçu a une fréquence située dans la bande passante souhaitée, la sortie du comparateur ll fournisse un signal de valeur fixée. Le dispositif de filtrage 3 a donc une courbe de réponse amplitudefréquence de forme rectangulaire et de bande passante réglable en ajustant la valeur du seuil.Le diagramme temporel C de la figure 2 représente l'enveloppe du signal sinusoïdal fourni par la sortie du filtre 10. L'amplitude de ce signal augmente exponentiellement au début de la réception du signal de fréquence F2 et décroît exponentiellement à la fin de celle-ci. Le détecteur de crête 5 fournit un signal de valeur égale à cette amplitude. Le comparateur à hystérésis 7 compare le signal fourni par le détecteur de crête 5 par rapport à un seuil fixé.La sortie du comparateur 7 fournit un signal logique qui passe au niveau haut avec un retard de 2 mS par rapport au début de la réception du signal de fréquence F2 et qui repasse au niveau bas avec un retard de 1,3 mS par rapport à la fin de la réception de ce signal, à cause de la forme exponentielle de l'augmentation et de la diminution d'amplitude du signal fourni par la sortie du filtre 10. I1 est à noter que ces retards ont une valeur constante même si la fréquence du signal reçu s'écarte de la valeur centrale F2 grâce au comparateur 11 qui fournit une amplitude de valeur constante quelque soit la fréquence reçue dans la bande passante du dispositif de filtrage 3. Le signal logique fourni par la sortie du comparateur 6 est intégré par l'intégrateur constitué de la résistance R1 et de la capacité C1 . La diode D1 empêche la capacité C1 de se décharger quand ce signal redescend au niveau zéro à la suite d'un évanouissement dû à la propagation. Le comparateur 16 compare la tension présente aux bornes de la capacité C1 à une valeur de seuil SE1 fixée. Quand le signal de fréquence F est reçu pendant une durée cumulée supérieure à une valeur T3 la tension aux bornes de la capacité C1 dépasse la valeur de seuil SE1 et le comparateur 16 fournit un signal logique de niveau I.Si des évanouissements empêchent la réception du signal de fréquence F1 pendant un ou plusieurs intervalles de temps au cours de la transmission de ce signal le dépassement de la valeur de seuil SEl est retardé mais n'est pas empêché, donc la reconnaissance du signal de fréquence Fl n'est pas compromise. Cependant la transmission du signal de fréquence F1 étant limitée à une durée de 210 mS dans cet exemple, l'intégrateur est remis à zéro automatiquement après un délai Tel = 255 mS après la réception de tout signal ayant une fréquence Fol . Le transistor Q1 décharge la capacité C1 sous l'action d'un signal fourni par le monostable 13.Des signaux parasites, de fréquence F1 et dont la durée cumulée est inférieure à T3 pendant un intervalle de temps T1 , ne peuvent pas faire basculer le comparateur 16 par contre, un signal de fréquence Fol, appartenant à une séquence de synchronisation, a une durée nominale de 210 mS et est reçu pendant une durée cumulée qui est en général supérieure à la durée T3 = 170 mS, en dépit des évanouissements. Le diagramme temporel G de la figure 2 représente le signal présent à la sortie de l'intégrateur du dispositif 12. Le diagramme temporel I représente le signal logique présent à la sortie du comparateur 16.Le diagramme temporel H représente le signal logique fourni par le monostable 13 pour remettre à zéro l'intégrateur du dispositif 12 après un délai T1 Quand le signal de fréquence F2 est reçu, la sortie du comparateur à hystérésis 7 fournit un signal logique de niveau 1 avec un retard constant de 2 mS. Ce signal est intégré par l'intégrateur constitué par la résistance R2 et de la capacité C2. Le comparateur 17 fournit un signal logique de niveau 1 lorsque la tension aux bornes de la capacité C2 dépasse un seuil de valeur SE2. Quand la transmission du signal de fréquence F2 n'est pas interrompue par des évanouissements le basculement du comparateur 17 se produit avec un retard T4 = 20 mS après le passage au niveau haut du signal fourni par le comparateur 7.Si un évanouissement interrompt la transmission du signal de fréquence F2 le signal fourni par le comparateur 7 redescend au niveau bas pendant cette interruption mais la capacité C2 ne se décharge pas à cause de la diode D2 le comparateur 17 bascule avec un retard égal à la durée de l'interruption. Le diagramme temporel J de la figure 2 représente le signal aux bornes de la capacité C2 et le diagramme temporel L représente le signal logique fourni par la sortie du comparateur 17. Ce signal logique est transmis avec une inversion par la porte 18 qui est validée par le niveau logique haut fourni par le comparateur 16 à la suite de la reconnaissance du signal de fréquence F1.La sortie de la porte 18 fournit un signal logique qui passe au niveau bas à l'instant où le comparateur 17 bascule, et qui constitue un signal de synchronisation. Le signal de synchronisation étant retardé par toute interruption du signal de fréquence F2, il est prévu d'empêcher la génération d'un signal de synchronisation si au bout d'un délai T2 = 50 mS le comparateur 17 n'a pas basculé. L'intégrateur constitué par R2 et C2 est remis à zéro par le transistor Q2 sous l'action du monostable 15 avec un délai T2 après le début de la réception de tout signal de fréquence F2. Le diagramme temporel K de la figure 2 représente le signal logique fourni par le monostable 15 pour remettre à zéro l'intégrateur du dispositif 14 après un délai T2. Le diagramme temporel S de la figure 2 représente le signal de synchronisation fourni par la sortie de la porte 18. La durée T1 est choisie légèrement supérieure à la durée totale de la transmission du signal de fréquence F1 et du signal de fréquence F2, pour éviter que la porte 18 soit bloquée avant la fin de la séquence de synchronisation. La valeur de la résistance R1 , celle de la capacité C1 et celle du seuil SE1 déterminent la durée T3 et sont choisies pour que cette durée autorise la synchronisation en dépit des interruptions dues aux évanouissements, mais ne permette pas la reconnaissance d'une longue suite de signaux parasites de fréquences F1 La précision de la synchronisation est compromise quand une interruption due à un évanouissement se produit entre l'instant du début de la transmission du signal de fréquence F2 et l'instant de basculement du comparateur 17, la durée T4 doit donc être courte.Elle est fixée par le choix de la valeur de la résistance R2 , de celle la capacité C2 , et de la valeur SE2 du seuil du comparateur 17. La valeur du délai t2 est supérieure à la durée T4 dans la mesure où une erreur de synchronisation due aux évanouissements est tolérable. Plus la valeur T2 est proche de la valeur T4 plus est réduite la tolérance sur l'instant de synchronisation en ce qui concerne les interruptions dues aux évanouissements. Par ailleurs la durée T4 ne doit pas être trop courte pour ne pas reconnaître comme valable un signal parasite de fréquence F2 de très faible durée. La précision de l'instant de synchronisation dépend non seulement de la précision de la durée T4 mais aussi de la précision du retard de 2 mS entre le début de la réception du signal de fréquence F2 et le basculement du comparateur à hystérésis 7.Ce retard doit être indépendant du niveau du signal d'entrée et de la fréquence exacte de ce signal. Le dispositif de mise en forme I permet de rendre ce retard indépendant de l'amplitude du signal d'entrée et le comparateur Il du dispositif de filtrage 3 permet d'obtenir un signal dont l'amplitude est indépendante de la fréquence de ce signal d'entrée, bien que le filtre passe-bande 10 n'ait pas une courbe de réponse parfaitement plate dans la bande passante. La bande passante des dispositifs de filtrage 2 et 3 est choisie de façon à permettre la synchronisation en dépit de l'erreur de syntonisation du récepteur par rapport à l'émetteur, mais elle doit permettre d'éliminer efficacement les parasites de fréquence peu éloignée de F1 et F2 . Il est à la portée de l'homme de l'art de réaliser différemment le dispositif 8 de discrimination temporelle, notamment en utilisant un autre type de circuit intégrateur pour déterminer la durée cumulée de la présence du signal de fréquence F1 et la durée cumulée de la présence du signal de fréquence F2 . D'autre part il est possible de reconnaître d'autres séquences de synchronisation comportant un nombre N, supérieur à 1, de tons basse fréquence avant la transition repérant la synchronisation. La porte 18 comporte alors N entrées de validation en plus de l'entrée reliée à la sortie du comparateur 17. Ces entrées de validation sont reliées à des dispositifs semblables à celui constitué du dispositif de filtrage passe-bande 2, du détecteur de crête 4, du comparateur à hystérésis 6, du dispositif d'intégration et de temporisation 12, et du comparateur 16; chaque dispositif reconnaissant un ton basse fréquence et validant la porte 18 pendant la réception des tons basse fréquence suivants. REVENDICATIONS 1. Dispositif de reconnaissance d'une séquence de synchronisation, où un instant de synchronisation est repéré par un saut de la fréquence d'un premier signal périodique, d'une valeur F1 à une valeur F2 ,caracté- risé en ce que ce dispositif comporte: - un dispositif de mise en forme (1) du premier signal périodique, pour restituer un second signal périodique (A) de même fréquence mais d'amplitude fixée; - un premier et un second dispositif de filtrage passe-bande (2 et 3), ayant des bandes passantes centrées sur F1 et F2 respectivement, pour filtrer le second signal périodique (A); - un premier et un second détecteur de crête (4 et 5) pour fournir deux signaux de valeurs respectivement égales aux amplitudes de deux signaux fournis par le premier et le second dispositif de filtrage (2 et 3);; - un premier et un second comparateur à hystérésis (6 et 7) comparant, par rapport à un seuil, les valeurs des deux signaux fournis respectivement par le premier et le second détecteur de crête (4 et 5), pour fournir respectivement un premier puis un second signal logique (E et F); - un dispositif (8) de discrimination temporelle recevant le premier et le second signal logique (E et F) pour générer un signal de synchronisation (S) sous la commande du second signal logique (F) si, pendant un intervalle de temps de durée T1 fixée, la durée cumulée de la présence du premier signal logique (E) est supérieure à une durée T3 fixée, inférieure à Tut . 2. Dispositif selon la revendication 1, caractérisé en ce que le dispositif (8) de discrimination temporelle comporte en outre des moyens (14 et 17) pour retarder la génération du signal de synchronisation (S) et ne l'autoriser que si, pendant un intervalle de durée T2 fixée, la durée cumulée de la présence du second signal logique (F) est supérieure à une valeur fixée T4 , inférieure à T2 3.Dispositif selon l'une des revendications I ou 2, caractérisé en ce que le second dispositif de filtrage (3) comporte un filtre passe-bande (10) recevant le second signal périodique (A) et le filtrant, et un comparateur (11) recevant sur une entrée un signal filtré (C) fourni par le filtre passe-bande (3) et fournissant sur une sortie un signal binaire ayant une première valeur fixée, si la valeur du signal filtré est supérieure à une valeur de seuil fixée, et ayant une seconde valeur fixée, dans le cas contraire; la valeur de seuil étant fixée à la valeur de crête que possède le signal filtré (C) lorsque sa fréquence atteint l'une des bornes de la bande passante souhaitée pour le second dispositif de filtrage (3). 4. Dispositif selon l'une des revendications I à 3, caractérisé en ce que le dispositif de discrimination temporelle (8) comporte: - un premier intégrateur (R1 , C1 , Q1) ayant une entrée recevant le premier signal logique (E), une entrée de remise à zéro, et une sortie fournissant un signal analogique (G);; - un premier monostable (13) déclenché par le premier signal logique (E) et relié à l'entrée de remise à zéro du premier intégrateur (R1 , C1 , Q1) pour le remettre à zéro au bout d'un délai T1 - un premier comparateur (16) fournissant un signal de validation (I) quand le signal analogique (G) fourni par le premier intégrateur (R1 C1 , Ql) atteint une valeur supérieure à un seuil (SEl) fixé correspondant à la durée t3;; - une porte logique (18) ayant une première entrée couplée à une sortie du second comparateur à hystérésis (7) fournissant le second signal logique (F), ayant une seconde entrée recevant le signal de validation (I), et ayant une sortie, pour fournir un signal de synchronisation (S) déclenché par le second signal logique (F), si elle est validée par le signal de validation (I). 5. Dispositif selon la revendication 4, caractérisé en ce que le dispositif de discrimination temporelle (8) comporte en outre: - un second intégrateur (R2, C2 Q2) ayant une entrée recevant le second signal logique (F), une entrée de remise à zéro, et une sortie fournissant un signal analogique (J) ; - un second monostable (15) déclenché par le second signal logique (F) et relié à l'entrée de remise à zéro du second intégrateur (R2 C2 Q2) pour le remettre à zéro au bout d'un délai T2; ; - un second comparateur (17) fournissant un signal logique (L) à la seconde entrée de la porte logique (18) quand le signal analogique (G) fourni par le second intégrateur (R2, C2, Q2) atteint une valeur supérieure à un seuil fixée (SE2) correspondant à T4.