FR 2729519 A1 19960719 FR 9600359 A 19960115 CIRCUIT NUMERIOUE POUR DETECTER LA COINCIDENCE ENTRE DEUX MOTS SUCCESSIFS DE DONNEES ARRIVANT EN SERIE. ET PROCEDE POUR CETTE DETECTION CONTEXTE DE L'INVENTION 1. Domaine de l'invention La présente invention concerne de façon générale des techniques améliorées pour détecter la coïncidence entre des mots adjacents de données arrivant en série, et plus spécifiquement un circuit et un procédé pour délivrer des informations pour s assurer du fait que les mots adjacents coïncident ou non entre eux. Chacun des mots est identique et défini par un nombre prédéterminé de bits, et envoyé au circuit sur un chemin de transmission par radio ou par fil, à une vitesse élevée. 2. Description de l'art connexe Un détecteur de coïncidence de mots numériques est connu dans l'art, déterminant si les mots adjacents de données arrivant en série coïncident ou non entre eux. A titre d'exemple, un tel détecteur trouve une application dans une procédure de signalisation d'établissement dans le RNIS (réseau numérique à intégration de services). C'est-à-dire que lorsqu'un terminal de ce réseau souhaite établir une connexion avec un commutateur associé à celui-ci, plusieurs messages d'établissement sont échangés entre le terminal et le commutateur sur un canal dit de signalisation "D". Chaque message comporte plusieurs mots identiques qui sont transmis successivement en série. Lorsque le commutateur (par exemple) détecte que les occurrences de coïncidence des mots adjacents atteignent un nombre prédéterminé dans le message transmis, le sous-programme de la procédure avance d'un pas vers la transmission du message suivant. Avant de passer à la présente invention, il est estimé avantageux de décrire brièvement un premier circuit connu, en référence à la figure 1. Le circuit de la figure 1 comporte un registre à décalage 10 et un registre premier entré, premier sorti" (FIFO) (ou RAM (mémoire à accès aléatoire)) 12. Le registre à décalage 10 convertit les données arrivant en série SD en données en parallèles sur n bits, en synchronisme avec une horloge CLK appliquée à celui-ci. Le FIFO 12 est une mémoire tampon, et stocke temporairement les données en parallèle sur n bits provenant du registre à décalage 10, en utilisant un signal de synchronisation. Y faisant suite, le FIFO 12 applique les données en parallèle stockées à une CPU (non représentée). Cet art antérieur souffre d'un problème selon lequel une charge sur la CPU augmente en ce que la CPU doit déterminer si les deux mots adjacents sont identiques entre eux ou non. Un deuxième circuit connu, qui est décrit dans la demande de brevet japonais mis à l'inspection publique 63-279632, détermine si le mot en cours de traitement coïncide avec le mot traité précédemment. Si les deux mots sont trouvés coïncidents entre eux, les informations de coïncidence sont stockées dans une RAM. Sinon, le contenu de la RAM est remis à zéro. Ainsi, le nombre d'occurrences successives de coïncidences de mots est stocké dans la RAM, et si le nombre dépasse une valeur prédéterminée, le mot d'entrée est acquis par une CPU. Ainsi, ce circuit connu a rencontré le problème selon lequel la CPU est incapable de recevoir rapidement les données arrivant, car il doit attendre le résultat de l'opération de comptage. Un troisième circuit connu, qui est décrit dans la demande de brevet japonais mis à l'inspection publique 5-110541, comporte deux détecteurs: l'un est prévu pour détecter la non coïncidence de motifs, tandis que l'autre détecte le nombre d'occurrences continues. Cet art antérieur souffre également du même problème que le deuxième. RESUME DE L'INVENTION Un objet de la présente invention consiste donc à fournir un détecteur de coïncidence de mots amélioré, par lequel une CPU est capable d'acquérir rapidement le résultat du contrôle de coïncidence, sans charge imposée à celui-ci. Un autre objet de la présente invention consiste à fournir un procédé de détection de coïncidence de mots adjacents de données arrivant en série, par lequel procédé une CPU est capable d'acquérir rapidement le résultat du contrôle de coïncidence, sans charge imposée à celui-ci. Un premier aspect de la présente invention réside dans un détecteur de coïncidence de mots comprenant: un registre à décalage pour convertir des données arrivant en série en données en parallèle sur n bits, les données en série comportant plusieurs mots identiques constitués chacun de n bits; un détecteur de coïncidence de bits couplé au registre à décalage, de façon à déterminer si un bit décalé de n étages d'un mot donné coïncide avec un bit qui est inclus dans un mot qui suit le mot donné, et qui correspond au bit décalé de n étages, le détecteur de coïncidence de bits générant un bit de contrôle de coïncidence qui indique un résultat de coïncidence de bits; et un verrou pour verrouiller les données en parallèle sur n bits et le bit de contrôle de coïncidence, après que chaque mot ait été converti en données en parallèle correspondantes. Un second aspect de la présente invention réside dans un procédé de détection de coïncidence de mots de données adjacents transmis consécutivement, comprenant les étapes de: (a) conversion des données arrivant en série en données en parallèle sur n bits, les données en série comportant plusieurs mots identiques constitués chacun de n bits; (b) détermination du fait qu'un bit décalé de n étages d'un mot donné coïncide avec un bit qui est inclus dans un mot faisant suite au mot donné, et qui correspond au bit décalé de n étages, et génération d'un bit de contrôle de coïncidence, qui indique un résultat de coïncidence de bits; et (c) verrouillage des données en parallèle sur n bits et du bit de contrôle de coïncidence, après que chaque mot ait été converti en données en parallèle correspondantes. BREVE DESCRIPTION DES DESSINS Les caractéristiques et avantages de la présente invention seront plus facilement compris d'après la description suivante, effectuée conjointement avec les dessins annexés, sur lesquels des éléments similaires sont indiqués par des numéros de référence similaires, et sur lesquels: la figure 1 est un schéma synoptique représentant un agencement de circuit connu destiné à être utilisé dans la préparation d'une détermination de coïncidence de mots dans une CPU, ayant été présenté dans les paragraphes d'introduction; la figure 2 est un schéma synoptique représentant un mode de réalisation de la présente invention; la figure 3 est un schéma synoptique représentant en détail un bloc de la figure 2; la figure 4 est un diagramme des temps représentant le fonctionnement du mode de réalisation représenté sur les figures 2 et 3; et la figure 5 est un schéma synoptique représentant l'aménagement de la figure 2, qui est couplé à une CPU. DESCRIPTION DETAILLEE DES MODES DE REALISATION PREFERES Un mode de réalisation préféré de la présente invention est présenté en référence aux figures 2 à 4. Comme représenté sur la figure 2, un détecteur de coïncidence de mots 20 comporte un registre à décalage 22, un verrou 24, et un détecteur de coïncidence de bits 26. Le registre à décalage 22 est identique à l'équivalent de la figure 1. Dans la présente description, le registre à décalage 22 est configuré de façon à convertir des données arrivant en série en données en parallèle sur 8 bits. Toutefois, le nombre de bits en parallèle n'est en aucune manière limité à "huit". Le registre à décalage 22 reçoit successivement des données en série SD, qui comportent une série de mots. Ces mots sont identiques entre eux à l'origine, et chacun d'entre eux peut comporter une (des) erreur(s) de bit(s) lorsqu'ils sont transmis. Sur la figure 4, les données en série SD sont représentées schématiquement, comportant une série de mots, et dans laquelle les nombres "0, 1, 2, ..., 7", "0', 1', 2', ..., 7'", etc. indiquent respectivement des numéros de bits. Comme mentionné ci-dessus, les mots sont identiques entre eux, et les bits des mots correspondant doivent ainsi coïncider entre eux. Le registre à décalage 22 reçoit les données en série SD, et il décale un par un les bits appliqués en entrée, en synchronisme avec une horloge CLK (figures 2 et 5), et produit des données en parallèle sur 8 bits sur des bornes de sortie 22(0), 22(1), ..., 22(7). Le détecteur de coïncidence de bits 26 reçoit le bit décalé de 8 étages apparaissant sur la borne de sortie 22(7), et il reçoit également le bit correspondant du mot suivant, inclus dans les données en série SD. En se référant à la figure 3, le détecteur de coïncidence de bits 26 est représenté en détail, comportant une porte OU exclusif 30 et une bascule bistable de type D 32. Comme représenté, la porte OU exclusif 30 reçoit le bit décalé de 8 étages apparaissant sur la borne de sortie 22(7), et elle reçoit également le bit correspondant du mot suivant, inclus dans les données en série SD. La bascule bistable 32 a une borne d'horloge C, à laquelle la sortie (indiquée par G) de la porte OU exclusif 30 est appliquée, une borne de données D, à laquelle un niveau logique haut H (+5V simplement à titre d'exemple) est appliqué constamment, une borne de réinitialisation R, à laquelle une impulsion de synchronisation T1 (voir également la figure 4) est appliquée, et une borne de sortie Q. La porte OU exclusif 30 génère la sortie de celleci G, qui fournit un niveau logique bas L lorsque les deux bits appliqués à celle-ci coïncident entre eux, tandis qu'elle fournit un niveau logique haut H si les deux bits ne sont pas identiques. Comme on le voit mieux sur la figure 4, la bascule bistable 32 est réinitialisée de façon cyclique par l'impulsion de synchronisation T1. I1 est facilement compris que la bascule bistable 32 continue à délivrer en sortie un niveau logique bas L si la sortie de la porte 30 reste à l'état bas. I1 est supposé que la porte 30 détecte la non coïncidence des deux bits appliqués à celle-ci, et génère un niveau logique haut H, comme indiqué par ZZZ sur la figure 4. Dans ce cas, la bascule bistable 32 répond au niveau logique haut H de la sortie G, et modifie sa sortie F vers son niveau haut H. Le verrou 24, en réponse à une impulsion de synchronisation T2, reçoit ou acquiert les données en parallèle sur 8 bits provenant du registre à décalage 22, et la sortie de la bascule bistable 32 (figures 2 et 3). Ainsi, les informations de coïncidence de mots apparaissent à la sortie du verrou 24. La figure 5 est un schéma synoptique représentant le détecteur de coïncidence de mots 20, qui est couplé à une CPU 40, et à un générateur d'impulsions de synchronisation 42. Les informations de coïncidence de mots apparaissant sur les bornes de sortie du détecteur 20 sont immédiatement disponibles pour la CPU 40. Le générateur d'impulsions de synchronisation 42 reçoit l'horloge CLK, et génère les deux impulsions de synchronisation T1 et T2. En outre, l'horloge CLK provenant de la CPU est directement appliquée au détecteur de coïncidence de mots 20. I1 faut comprendre que la description ci-dessus ne représente qu'un mode de réalisation possible de la présente invention, et que le concept sur lequel est basé l'invention n'y est pas spécifiquement limité. REVEND I CAT I ONS 1. Détecteur de coïncidence de mots comprenant: un registre à décalage pour convertir des données arrivant en série en données en parallèle sur n bits, lesdites données en série comportant plusieurs mots identiques constitués chacun de n bits; un détecteur de coïncidence de bits couplé audit registre à décalage (22), de façon à déterminer si un bit décalé de n étages d'un mot donné coïncide avec un bit qui est inclus dans un mot qui suit ledit mot donné, et qui correspond audit bit décalé de n étages, ledit détecteur de coïncidence de bits générant un bit de contrôle de coïncidence qui indique un résultat de coïncidence de bits; et un verrou (24) pour verrouiller lesdites données en parallèle sur n bits et ledit bit de contrôle de coïncidence après que chaque mot ait été converti en données en parallèle correspondantes. 2. Détecteur de coïncidence de mots selon la revendication 1, caractérisé en ce que ledit détecteur de coïncidence de bits comporte: une porte OU exclusif (30) qui reçoit, bit par bit, lesdites données arrivant en série, et ledit bit décalé de n étages, et qui produit une sortie indiquant un résultat d'une opération OU exclusif; et une bascule bistable (32) couplée pour recevoir ladite sortie de ladite porte OU exclusif (30), et générant une sortie en tant que dit bit de contrôle de coïncidence, et réinitialisée à chaque fois que ledit verrou (24) a verrouillé lesdites données en parallèle sur n bits et ledit bit de contrôle de coïncidence. 3. Détecteur de coïncidence de mots selon la revendication 2, caractérisé en ce que ladite bascule bistable (32) est une bascule bistable de type D (32), qui comporte: une borne d'entrée d'horloge, à laquelle est appliquée la sortie de ladite porte OU exclusif (30) une borne d'entrée de données, à laquelle est appliqué continlùnent un niveau logique prédéterminé; une borne de réinitialisation qui reçoit un signal pour réinitialiser ladite bascule bistable (32) ; et une borne de sortie depuis laquelle est généré ledit bit de coïncidence. 4. Détecteur de coïncidence de mots selon la revendication 1, caractérisé en ce que ledit verrou (24) est couplé fonctionnellement à une unité centrale de traitement (CPU). 5. Procédé de détection de coïncidence de mots de données adjacents transmis consécutivement, comprenant les étapes de: (a) conversion des données arrivant en série en données en parallèle sur n bits, lesdites données en série comportant plusieurs mots identiques constitués chacun de n bits; (b) détermination du fait qu'un bit décalé de n étages d'un mot donné coïncide avec un bit qui est inclus dans un mot faisant suite audit mot donné, et qui correspond audit bit décalé de n étages, et génération d'un bit de contrôle de coïncidence, qui indique un résultat de coïncidence de bits; et (c) verrouillage desdites données en parallèle sur n bits et dudit bit de contrôle de coïncidence, après que chaque mot ait été converti en données en parallèle correspondantes.