FR 2732837 A1 19961011 FR 9604445 A 19960410 ARRIERE-PLAN DE L'INVENTION 1. Domaine de l'invention La présente invention concerne un circuit d'amplification différentielle qui réalise une amplification différentielle de signaux d'entrée complémentaires et qui réalise un décalage de niveau après l'amplification différentielle, un circuit intégré à semiconducteur muni de ce circuit et un procédé d'enlèvement de bruit. 2. Description de l'art antérieur II est nécessaire d'ôter le bruit jusqu'à un degré suffisant dans un circuit intégré à semiconducteur muni d'un circuit analogique haute précision. En particulier, dans un circuit intégré à semiconducteur qui inclut à la fois un circuit analogique et un circuit numérique, c'est-à-dire un circuit de boucle à verrouillage de phase (PLL) qui inclut un circuit de diviseur de fréquence, par exemple, le bruit est communiqué depuis le circuit numérique au circuit analogique. Par conséquent, il est important d'ôter le bruit dans le circuit analogique. L'importance de l'enlèvement du bruit augmente lorsque la fréquence dans le circuit numérique augmente pour obtenir une vitesse plus élevée. La figure 8 représente une structure schématique d'un circuit intégré à semiconducteur. Un circuit d'amplification 10, un circuit numérique 11 et un circuit analogique 12 fonctionnent sous une tension de source VCC appliquée depuis l'extérieur. Le circuit analogique 12 peut être un oscillateur commandé en tension, par exemple, et la sortie VAA provenant du circuit d'amplification 10 est appliquée sur le circuit analogique 12 en tant que signal d'entrée et en tant que tension de source. Puisque le bruit est communiqué au circuit analogique 12 via le câblage de l'entrée Vaa et de la tension de source VCC du circuit d'amplification 10, le circuit d'amplification 10 inclut un filtre de bruit. Cependant, I'augmentation de la capacité du filtre de bruit afin d'ôter le bruit jusqu'à un degré suffisant conduit à une caractéristique de fonctionnement médiocre, ce qui diminue la vitesse de réponse dans le circuit d'amplification 10. RESUME DE L'INVENTION Par conséquent, un objet de la présente invention consiste à proposer un circuit d'amplification différentielle ainsi qu'un procédé d'enlèvement de bruit à l'aide desquels le bruit peut être ôté de potentiels de sortie davantage que dans l'art antérieur sans diminuer la vitesse de réponse. Selon le premier aspect de la présente invention, comme représenté sur la figure 2 par exemple, on propose un circuit d'amplification différentielle comprenant un circuit d'amplification (3) pour amplifier une tension entre un premier potentiel d'entrée (Vaa) et un second potentiel d'entrée (Vbb) afin d'obtenir une tension entre un premier potentiel de sortie (Vdd) et un second potentiel de sortie (Vee) ; et un circuit de retour de mode commun (50) pour commander le circuit d'amplification de telle sorte qu'une moyenne du premier potentiel de sortie et du second potentiel de sortie devienne constante. Selon le premier aspect de la présente invention, puisque le circuit d'amplification amplifie la tension entre les potentiels Vaa et Vbb, le bruit de mode commun inclus dans les potentiels Vaa et Vbb n'affecte pas la tension de sortie Vdd Vee. Par conséquent, la différence de fluctuation de mode commun Vdd - dVee est commandée de manière à valoir 0. Tandis que le potentiel moyen du premier potentiel de sortie et du second potentiel de sortie est commandé de manière à être constant, c'est-à-dire tandis que la fluctuation moyenne (AVdd + AVee) est commandée de manière à être égale à zéro par le circuit de retour de mode commun sans limitation en ce qui concerne le bruit. Dans le cas habituel, avec la combinaison des deux caractères mentionnés ci-avant, la fluctuation de la tension entre le premier potentiel de sortie Vdd et le second potentiel de sortie Vee du fait du bruit est réduite davantage que dans l'art antérieur. Ceci est confirmé par la simulation. Selon le premier mode du premier aspect de la présente invention, comme représenté sur la figure 2 par exemple, ledit circuit d'amplification différentielle fonctionne entre un premier potentiel de source (VCC) et un second potentiel de source (VEE), dans lequel le circuit d'amplification comprend un FET (32) en tant que source de courant ; dans lequel le circuit de retour de mode commun (50) comprend : une diode de décalage de niveau (53 et 55) ; un premier FET (52) connecté entre le premier potentiel de source et la diode de décalage de niveau ; une première résistance (51 A) connectée entre une grille du premier FET et le premier potentiel de sortie ; une seconde résistance (51 B) connectée entre la grille du premier FET et le second potentiel de sortie ; un second FET (55) connecté entre la diode de décalage de niveau et le second potentiel de source, une grille du second FET étant connectée à son drain ainsi qu'à une grille du FET (32) du circuit d'amplification. Avec le premier mode, en réponse à la fluctuation de la tension de source entre les premier et second potentiels de source (VCC et VEE) du fait du bruit, les premier et second potentiels de sortie (Vdd et Vee) fluctuent. La fluctuation du potentiel de grille du premier FET (52) est proportionnelle à la fluctuation moyenne (Vdd + AVee) des premier et second potentiels de sortie. Lorsque la tension de source (VCC - VEE) augmente, alors (AVdd + AVee) > 0 et chacun des courants de drain du second FET (55) et du FET (32) du circuit d'amplification augmente, ce qui abaisse les premier et seconds potentiel de sortie (Vdd et Vee) et ce qui réduit la fluctuation moyenne (AVdd + Vee) des premier et second potentiels de sortie. Pareillement, lorsque la tension de source (VCC - VEE) diminue, alors (AVdd + AVee) Par conséquent, (aVdd + AVee) est commandé de manière à valoir 0. Selon le second mode du premier aspect de la présente invention, comme représenté sur la figure 3 ou sur la figure 4 par exemple, ledit circuit d'amplification différentielle fonctionne entre un premier potentiel de source (VCC) et un second potentiel de source (VEE), dans lequel le circuit d'amplification (3) comprend un FET (32) en tant que source de courant, dans lequel le circuit de retour de mode commun (50A) comprend : des première et seconde résistances (12A et 12B) un premier FET (52A) connecté entre le premier potentiel de source et la première résistance, une grille du premier FET recevant le premier potentiel de sortie (Vdd) ; un second FET (52B) connecté entre le premier potentiel de source et la seconde résistance, une grille du second FET recevant le second potentiel de sortie (Vee) une diode de décalage de niveau (53 et 54), une anode de la diode de décalage de niveau étant connectée aux première et seconde résistances ; un troisième FET (55) connecté entre une cathode de la diode de décalage de niveau et le second potentiel de source, une grille du troisième FET étant connectée à son drain ainsi qu'à une grille du FET du circuit d'amplification. Du fait que la fluctuation d'un potentiel au niveau de l'anode de la diode de décalage de niveau (53 et 54) est proportionnelle à (AVdd + AVee), le même fonctionnement que selon le premier mode est réalisé. Selon le troisième mode du premier aspect de la présente invention, comme représenté sur la figure 1 par exemple, un circuit de décalage de niveau (42B et 43B) pour décaler vers le bas le second potentiel de sortie (Vee) afin d'obtenir un premier potentiel de référence (VBB) et afin de produire une tension de sortie entre un potentiel (VAA) correspondant au premier potentiel de sortie (Vdd) et le premier potentiel de référence (VBB). Avec le troisième mode, une tension de source (VAA VBB) suffisante pour le circuit sur lequel elle doit être appliquée est obtenue moyennant la condition consistant en ce que le premier potentiel d'entrée (Vaa) est pratiquement égal au second potentiel d'entrée (Vbb), d'où la réalisation d'un fonctionnement symétrique au niveau du circuit d'amplification (30) et du circuit de retour de mode commun (40) et d'où la réduction du bruit au niveau de la tension (VAA - VBB) de manière plus efficace que lors d'un fonctionnement non symétrique. Selon le quatrième mode du premier aspect de la présente invention, comme représenté sur la figure 2 par exemple, le circuit d'amplification différentielle du premier aspect comprend en outre : un circuit de décalage de niveau et de retour de mode commun (40) pour décaler vers le bas les premier et second potentiels de sortie (Vdd et Vee) de la même tension afin d'obtenir respectivement des premier et second potentiels de référence (VDD et VBB) et afin de produire une tension de sortie entre un potentiel (VAA) correspondant au premier potentiel de sortie (Vdd) et le second potentiel de référence (VBB) et afin de commander une moyenne des premier et second potentiels de référence de telle sorte qu'elle soit constante. Avec le quatrième mode, puisque la commande est réalisée de telle sorte que le potentiel moyen du premier potentiel de sortie et du second potentiel de sortie soit constant à la fois dans le circuit de retour de mode commun (50) et dans le circuit de décalage de niveau et de retour mode commun (40), la commande est réalisée de telle sorte que lorsque la tension de source fluctue du fait du bruit, un effet sur la tension entre le premier potentiel de sortie et le second potentiel de sortie devienne faible. Selon le cinquième mode du premier aspect de la présente invention, comme représenté sur la figure 2 par exemple, le circuit d'amplification différentielle fonctionne entre un premier potentiel de source (VCC) et un second potentiel de source (VEE) et le circuit de décalage de niveau et de retour de mode commun (40) comprend : un premier FET (41 A), une grille du premier FET recevant le premier potentiel de sortie (Vdd) ; un second FET (41B), une grille du second FET recevant le second potentiel de sortie (Vee) ; un circuit miroir de courant constitué par des troisième, quatrième et cinquième FET (46A, 46B et 46), les grilles des troisième, quatrième et cinquième FET étant connectées les unes aux autres, un drain du cinquième FET (46) étant connecté à sa grille, des sources des troisième, quatrième et cinquième FET étant connectées au second potentiel de source (VEE) ; une première diode de décalage de niveau (42A et 43A) connectée entre le premier FET et le troisième FET ; une seconde diode de décalage de niveau (42B et 43B) connectée entre le second FET et le quatrième FET ; des première et seconde résistances (44A et 44B) connectées en série l'une à l'autre entre une cathode de la première diode de décalage de niveau et une cathode de la seconde diode de décalage de niveau ; et une diode commune, une cathode de la diode commune (45) étant connectée à un drain du cinquième FET, une anode de la diode commune étant couplée à un potentiel d'un point entre les première et seconde résistances. Avec le cinquième mode, la fluctuation du potentiel d'anode de la diode commune (45) est proportionnelle à la fluctuation moyenne (AVAA+ AVBB) de la somme (VAA + VBB). Lorsque la tension de source (VCC - VEE) augmente, alors (AVAA+ aVBB) > 0 et chacun des courants de drain du troisième FET (46A) et du quatrième FET (46B) augmente, ce qui abaisse (VAA et VBB) et ce qui réduit la fluctuation moyenne (AVAA+ AVBB). Pareillement, lorsque la tension de source (VCC - VEE) diminue, alors (AVAA+ VBB) Pareillement, lorsque la tension de source (VCC - VEE) diminue, (AVAA+ AVBB) Par conséquent (VAA + AVBB) est commandé de manière à valoir 0 au moyen du circuit de décalage de niveau et de retour de mode commun (40) de même que (Vdd + AVee) est commandé de manière à être égal à 0 par le circuit de retour de mode commun (50). Selon le sixième mode du premier aspect de la présente invention, comme représenté sur la figure 5G par exemple, le circuit d'amplification différentielle du premier aspect comprend en outre un circuit de décalage différentiel (60) incluant un élément de charge (62) ; un premier transistor (61A) connecté entre l'élément de charge et le premier potentiel de source ; une source de courant (63) connectée entre l'élément de charge et le second potentiel de source ; et un second transistor (61 B), une extrémité du second transistor étant connectée au potentiel de source ; des entrées de commande des premier et second transistors (61A et 61B) recevant respectivement les premier et second potentiels de sortie (Vdd et Vee) et le circuit de décalage différentiel (60) émettant en sortie une tension entre une autre extrémité du second transistor (61 B) et l'extrémité considérée de la source de courant (63). Avec le sixième mode, I'impédance de l'élément de charge (62) est établie de manière à être approximativement égale à l'impédance d'un circuit objet sur lequel la sortie du circuit de décalage différentiel est appliquée en tant que tension de source, et le premier potentiel d'entrée et le second potentiel d'entrée sont établis de manière à être approximativement égaux l'un à l'autre. Dans ces conditions, une commande est réalisée de telle sorte que la fluctuation du courant qui circule au travers du circuit objet devienne faible lorsque la fluctuation est dans les lignes de potentiel de source du fait du bruit, ce qui réduit la fluctuation de la tension de sortie (VAA - VBB) Selon le septième mode du premier aspect de la présente invention, le circuit d'amplification différentielle est une combinaison du premier mode et du sixième mode. Selon le huitième mode du premier aspect de la présente invention, le circuit d'amplification différentielle est une combinaison du second mode et du sixième mode. Selon le neuvième mode du premier aspect de la présente invention, comme représenté sur la figure 7 par exemple, le circuit d'amplification différentielle fonctionne entre un premier potentiel de source (VCC) et un second potentiel de source (VEE) et il comprend en outre un circuit de décalage différentiel (70A) incluant un élément de charge (74) ; un premier moyen de commande (71 B), connecté entre l'élément de charge et le premier potentiel de source et comportant une première entrée de commande, pour commander un courant qui circule au travers du premier moyen de commande (71 B) en correspondance avec un potentiel au niveau de la première entrée de commande, la première entrée de commande recevant un potentiel correspondant au premier potentiel de sortie (Vdd) ; un circuit miroir de courant (73) comportant une première entrée, une seconde entrée et une sortie connectée au second potentiel de source, un courant qui circule dans la première entrée étant proportionnel à un courant qui circule dans la seconde entrée ; un circuit de décalage de niveau (75) connecté entre le premier moyen de commande et la première entrée du circuit miroir de courant ; et un second moyen de commande (71A) connecté entre le premier potentiel de source et la seconde entrée et comportant une seconde entrée de commande, pour commander un courant qui circule au travers du moyen de commande en correspondance avec un potentiel au niveau de la seconde entrée de commande, la seconde entrée de commande recevant un potentiel correspondant au second potentiel de sortie (Vee) ; le circuit de décalage différentiel (70A) émettant en sortie une tension (VAA - VBB) entre une entrée de l'élément de charge (74) et la seconde entrée du circuit miroir de courant (73). Avec le neuvième mode de réalisation, la condition de limitation du sixième mode de réalisation au niveau de l'utilisation du circuit d'amplification différentielle peut être levée du fait que le courant qui circule au travers du premier moyen de commande et que le courant qui circule au travers du second moyen de commande peuvent être rendus approximativement égaux l'un à l'autre même si le premier potentiel d'entrée et le second potentiel d'entrée ne sont pas approximativement égaux l'un à l'autre. La commande est réalisée de telle sorte que la fluctuation du courant qui circule au travers du circuit objet devienne faible lorsque la fluctuation est dans les lignes de source de potentiel du fait du bruit, ce qui réduit la fluctuation de la tension de sortie (VAA - VBB). Selon le dixième mode du premier aspect de la présente invention, le circuit d'amplification différentielle est une combinaison du premier mode et du neuvième mode. Selon le onzième mode du premier aspect de la présente invention, le circuit d'amplification différentielle est une combinaison du second mode et du neuvième mode. Selon le douzième mode du premier aspect de la présente invention, comme représenté sur la figure 7 par exemple, le circuit d'amplification différentielle du premier aspect comprend en outre : un circuit de tampon intermédiaire (80) qui reçoit les premier et second potentiels de sortie (Vdd et Vee) pour produire des premier et second potentiels tamponnés correspondant aux premier et second potentiels de sortie, le circuit de tampon intermédiaire (80) présentant une impédance d'entrée élevée par comparaison avec son impédance de sortie les premier et second potentiels tamponnés étant des potentiels correspondant aux premier et second potentiels de sortie. Avec le douzième mode, une impédance d'entrée du circuit d'amplification différentielle devient élevée. Selon le treizième mode du premier aspect de la présente invention, comme représenté sur la figure 7 par exemple, le circuit d'amplification différentielle fonctionne entre un premier potentiel de source (VCC) et un second potentiel de source (VEE) et le circuit de tampon intermédiaire (80) comprend : des première et seconde résistances (82A et 82B) un premier FET (81 A) connecté entre le premier potentiel de source et la première résistance, une grille du premier FET recevant le premier potentiel de sortie (Vdd) ; un second FET (81 B) connecté entre le premier potentiel de source et la seconde résistance, une grille du second FET recevant le second potentiel de sortie (Vee) ; un troisième FET (83A) connecté entre la première résistance et le second potentiel de source ; et un quatrième FET (83 B) connecté entre la seconde résistance et le second potentiel de source. Selon le quatorzième mode du premier aspect de la présente invention, comme représenté sur la figure 7 par exemple, le circuit d'amplification différentielle du premier aspect comprend en outre un second circuit de retour de mode commun (90) pour commander un potentiel moyen du premier potentiel tamponné et du second potentiel tamponné du circuit de tampon intermédiaire (80) de telle sorte qu'il soit constant. Avec le quatorzième mode, du fait que le potentiel moyen du premier potentiel tamponné et du second potentiel tamponné au niveau de sorties du circuit de tampon intermédiaire (80) est commandé de manière à être constant par le second circuit de retour de mode commun (90) et que le potentiel moyen du premier potentiel de sortie et du second potentiel de sortie au niveau des sorties du circuit d'amplification (30) est commandé de manière à être constant par le circuit de retour de mode commun (50), le rapport d'enlèvement de bruit est amélioré. Selon le quinzième mode du premier aspect de la présente invention, comme représenté sur la figure 7 par exemple, le circuit d'amplification différentielle fonctionne entre un premier potentiel de source (VCC) et un second potentiel de source (VEE), le circuit de tampon intermédiaire (80) comprend un FET (83A et 83B) en tant que source de courant et le second circuit de retour de mode commun (90) comprend : une diode de décalage de niveau (94) ; des premier et second FET (93 et 92) connectés en série entre le premier potentiel de source et la diode de décalage de niveau ; une première résistance (91 A) connectée entre une grille du second FET (92) et le premier potentiel de référence (VAA) ; une seconde résistance (91 B) connectée entre la grille du second FET et le second potentiel de référence (VBB) ; un troisième FET (95) connecté entre la diode de décalage de niveau et le second potentiel de source, une grille du troisième FET étant connectée à son drain ainsi qu'à une grille du FET du circuit de tampon intermédiaire (80). Avec le quinzième mode, le premier FET (93) réduit la fluctuation d'un potentiel entre les premier et second FET (92) générée par des fluctuations au niveau du premier potentiel de source (VCC) et du premier potentiel de référence (VAA), de telle sorte qu'il puisse être approximativement rendu égal au potentiel entre les premier et second FET (92) et de telle sorte qu'il devienne stable. Selon le seizième mode du premier aspect de la présente invention, comme représenté sur la figure 1 par exemple, le circuit d'amplification différentielle du premier aspect comprend en outre : un circuit de tampon d'entrée (20) connecté au niveau d'un étage précédent du circuit d'amplification (30), le circuit de tampon d'entrée présentant une impédance d'entrée élevée par comparaison avec son impédance de sortie et émettant en sortie le premier potentiel d'entrée et le second potentiel d'entrée (Vaa et Vbb). Avec le seizième mode, une impédance d'entrée du circuit d'amplification différentielle devient élevée. Selon le second aspect de la présente invention, comme représenté sur la figure 2 par exemple, on propose un circuit intégré à semiconducteur comprenant un circuit d'amplification (30) pour amplifier une tension entre un premier potentiel d'entrée et un second potentiel d'entrée pour obtenir une tension entre un premier potentiel de sortie et un second potentiel de sortie ; et un circuit de retour de mode commun (50) pour commander le circuit d'amplification de telle sorte qu'une moyenne du premier potentiel de sortie et du second potentiel de sortie devienne constante. Selon le troisième aspect de la présente invention, on propose un procédé d'enlèvement de bruit, comprenant les étapes de . amplification d'une tension entre un premier potentiel d'entrée et un second potentiel d'entrée afin d'obtenir une tension entre un premier potentiel de sortie et un second potentiel de sortie, le premier potentiel d'entrée étant approximativement égal au second potentiel d'entrée ; commande d'un potentiel moyen du premier potentiel de sortie et du second potentiel de sortie de telle sorte qu'il soit constant ; et décalage vers le bas du second potentiel de sortie pour obtenir un premier potentiel de référence et pour produire une tension de sortie entre un potentiel correspondant au second potentiel de sortie et le premier potentiel de référence. BREVE DESCRIPTION DES DESSINS La figure 1 représente un circuit d'amplification différentielle et de décalage de sortie selon la présente invention selon le premier mode de réalisation la figure 2 représente un circuit d'amplification différentielle et de décalage de sortie selon la présente invention selon le second mode de réalisation la figure 3 représente un circuit d'amplification différentielle et de décalage de sortie selon la présente invention selon le troisième mode de réalisation la figure 4 représente un circuit d'amplification différentielle et de décalage de sortie selon la présente invention selon le quatrième mode de réalisation la figure 5 représente un circuit d'amplification différentielle et de décalage de sortie selon la présente invention selon le cinquième mode de réalisation la figure 6 représente un circuit d'amplification différentielle et de décalage de sortie selon la présente invention selon le sixième mode de réalisation la figure 7 représente un circuit d'amplification différentielle et de décalage de sortie selon la présente invention selon le septième mode de réalisation ; et la figure 8 représente un circuit de l'art antérieur. DESCRIPTION DES MODES DE REALISATION PARTICULIERS Par report maintenant aux dessins sur lesquels des index de référence identiques indiquent des parties identiques ou se correspondant pour plusieurs vues, des modes de réalisation particuliers de la présente invention sont décrits ci-après. 1. Premier mode de réalisation La figure 1 représente un circuit d'amplification différentielle et de décalage de sortie selon le premier mode de réalisation. Dans ce circuit, un circuit de tampon d'entrée 20, un circuit d'amplification différentielle 30 et un circuit de décalage de niveau et de retour de mode commun 40, tous ces éléments présentant des structures symétriques, sont connectés en cascade et une paire de potentiels de source VAA et VBB qui correspondent à une paire de potentiels d'entrée Vaa et Vbb sont émis en sortie. Le drain d'un MESFET de mode appauvrissement (D-FET) 21A dans le circuit de tampon d'entrée 20 est connecté à une ligne de tension de source VCC, sa source étant connectée à une ligne de tension de source VEE via une diode 22A pour un décalage de niveau et à un D-FET 23A, et un potentiel Vff est appliqué sur la grille du D-FET 21A. Le D-FET 23A est mis en court-circuit entre la grille et la source, il fonctionne dans une région de saturation et il fonctionne en tant que source de courant constant. Un D-FET 21A présente une impédance d'entrée élevée et le potentiel Vff est établi dans une plage qui assure que le courant qui circule entre la grille et la source du D-FET 21A est approximativement à zéro. A ce niveau, la tension entre la grille et la source dans le D-FET 21A est approximativement à zéro. La tension entre les bornes de la diode 22A est approximativement à 0,65 V, indépendamment de la valeur du potentiel Vff, et le potentiel de cathode Vaa de la diode 22A est égal à Vff - 0,65 V. Un D-FET 21B, une diode 22B et un D-FET 23B correspondent respectivement au D-FET 21A, à la diode 22A et au D-FET 23A et un potentiel Vgg est appliqué sur la grille du D FET 21B, le potentiel de cathode Vbb de la diode 22B étant égal à Vgg - 0,65 V. Dans le circuit d'amplification différentielle 30, les potentiels Vbb et Vaa sont respectivement appliqués sur les grilles d'un MESFET de mode enrichissement (E-FET) 31A et d'un E-FET 31B, et les sources du E-FET 31A et du E-FET 31B sont connectées à la ligne de tension de source VEE via un E-FET 32. Les drains du E-FET 31A et du E-FET 31B sont respectivement connectés à la ligne de tension de source VCC via un D-FET 33A et un D-FET 33B. Le D-FET 33A et le D-FET 33B sont tous deux mis en court-circuit entre leurs lignes et leurs sources et ce sont des FET de charge qui fonctionnent dans une région de non saturation. Avec les potentiels de drain du E-FET 31A et du E FET 31B assignés respectivement en tant que potentiels Vdd et Vee, Vdd - Vee = G (Vaa - Vbb) est vraie. Dans cette relation, G est une valeur constante dans la plage de par exemple 10 à 20. Dans le circuit de décalage de niveau et de retour de mode commun 40, le drain d'un D-FET 41A est connecté à la ligne de tension de source VCC, sa source étant connectée à la ligne de tension de source VEE via des diodes 42A et 43A pour le décalage de niveau et à un E-FET 46A et le potentiel Vdd est appliqué sur la grille du D-FET 41A.Un D-FET 41B, des diodes 42B et 43B et un E-FET 46B correspondent respectivement au D FET 41A, aux diodes 42A et 43A et au E-FET 46A, et le potentiel Vee est appliqué sur la grille du D-FET 41 B. Entre la cathode de la diode 43A et la cathode de la diode 43B, une résistance 44A et une résistance 44B dont les valeurs de résistance sont égales l'une à l'autre sont connectées en série, et le point de connexion de la résistance 44A et de la résistance 44B est connecté à la ligne de tension de source VEE via la diode 45 pour un décalage de niveau et à un E-FET 46. Le E-FET 46 est mis en court-circuit entre sa grille et son drain et la grille du E-FET 46 est connectée aux grilles du E-FET 46A, du E-FET 46B et du E-FET 32 afin de constituer un circuit miroir de courant.Par conséquent, les courants de drain du E-FET 46A, du E-FET 46B et du E-FET 32 sont proportionnels au courant de drain du E-FET 46. Le courant électrique et la tension entre les grilles et les sources dans le D-FET 41A et dans le D-FET 41B sont tous deux approximativement à zéro et la tension entre le potentiel de source VAA du D-FET 41A et le potentiel de cathode VBB de la diode 43B est exprimée comme suit VAA - VBB = Vdd - Vee + 1,3 V. Et par conséquent VM - VBB = G (Vff - Vgg) + 1,3 V (1) Les potentiels de la paire de potentiels VAA et VBB sont appliqués sur un circuit analogique (non représenté), c'est-àdire un oscillateur commandé en tension par exemple, en tant que signal d'entrée et en tant que tension de source. Les potentiels d'entrée Vff et Vgg sont déterminés par l'intermédiaire de l'équation (1) mentionnée ci-avant, en fonction des potentiels de sortie VAA et VBB. Les potentiels dans le circuit représenté sur la figure 1 en un point temporel donné peuvent être comme suit VCC = 3,2 V, VEE = 0,0 V Vff = Vgg = 2,2 V Vaa = Vbb = 1,6 V Vdd = Vee = 2,2 V VAA = 2,2 V, VBB = 0,9 V Puisque le circuit d'amplification différentielle 30 amplifie la tension entre le potentiel Vaa et le potentiel Vbb, le bruit de mode commun inclus dans le potentiel Vaa et le potentiel Vbb n'affecte pas la tension de sortie VAA - VBB. Lorsque la tension de source VCC - VEE fluctue du fait du bruit, et que les potentiels de cathode VDD = VAA - 1,3 et VBB des diodes 46A et 43B fluctuent respectivement de AVDD et AVBB, le courant électrique Il qui circule au travers de la diode 45 fluctue de AIl = (AVDD+ aVBB)/R, R étant des valeurs de résistance des résistances 44A et 44B. Lorsque la tension de source VCC - VEE croît et que A VDD + AVBB > 0, alors A > 0. Les courants de drain dans le E-FET 46A et le E-FET 46B augmentent tous deux, ce qui réduit les potentiels VAA et VBB et ce qui abaisse AVDD + AVBB. En outre, le courant de drain du E-FET 32 augmente également pour abaisser les potentiels Vdd et Vee et par conséquent, AVDD + AVBB est réduit. Pareillement, lorsque la tension de source VCC - VEE est abaissée et que AVDD + AVBB Les résultats d'une simulation confirment que même lorsque la tension de source VCC - VEE fluctue du fait du bruit, la commande est réalisée de telle sorte que la tension de sortie VAA - VBB soit constante. Par exemple, la tension de sortie VAA - VBB peut être de préférence utilisée en tant que tension de source et d'entrée d'un oscillateur commandé en tension (VCO) dans le circuit PLL qui utilise une fréquence élevée du fait qu'un bruit d'entrée provenant de circuits numériques tels qu'un diviseur de fréquence et appliqué sur le VCO provoque des fluctuations en fréquence et en phase et que le bruit est réduit tout particulièrement dans une région haute fréquence. Second mode de réalisation La figure 2 représente circuit d'amplification différentielle et de décalage de sortie selon le second mode de réalisation. Dans ce circuit, un circuit de retour de mode commun 50 est connecté entre le circuit d'amplification différentielle 30 et le circuit de décalage de niveau de retour de mode commun 40. Le circuit de tampon d'entrée 20 représenté sur la figure 1 est omis. Dans le circuit de retour de mode commun 50, une résistance 51A st une résistance 51B dont les valeurs de résistance sont égales l'une à l'autre sont connectées en série entre le potentiel Vdd et le potentiel Vee, et leur potentiel de point médian (Vdd + Vee)/2 est appliqué sur la grille d'un E-FET 52. Le drain du E-FET 52 est connecté à la ligne de tension de source VCC, sa source étant connectée à la ligne de tension de source VEE via des diodes 53 et 54 pour le décalage de niveau et à un E-FET 55. Le E-FET 55 est mis en court-circuit entre sa grille et son drain, la grille étant connectée à la grille du E-FET 32. Le E-FET 32 et le E-FET 55 constituent un circuit miroir de courant et le courant de drain du E-FET 32 est proportionnel au courant de drain du E-FET 55. Lorsque le potentiel VCC fluctue par rapport au potentiel VEE du fait du bruit et que par conséquent les potentiels de drain Vdd et Vee du E-FET 31A et du E-FET 31B fluctuent respectivement de AVdd et de AVee, le courant de drain 12 du E FET 55 fluctue de A12 = (AVdd + AVee)/R. R dans cette équation indique les valeurs de résistance des résistances 51A et 51B. Lorsque la tension de source VCC - VEE croît et que AVdd + AVee > 0, alors le potentiel de grille du E-FET 52 croît et A12, > 0, le courant de drain du E-FET 32 croît pour abaisser les potentiels Vdd et Vee et AVdd + AVee devient réduit. Pareillement, lorsque la tension de source VCC - VEE diminue et que AVdd + AVee En tant que résultat, comme selon le premier mode de réalisation, une commande de retour est réalisée de telle sorte qu'un effet sur la tension de sortie VAA -VBB devient faible. Selon ce mode de réalisation, puisque le bruit de mode commun des potentiels de drain Vdd et Vee respectivement du E FET 31A et du E-FET 31B est appliqué en retour sur la grille du E-FET 32 via le circuit de retour de mode commun 50, la vitesse de réponse pour la commande est augmentée par comparaison avec le cas pour lequel une commande de retour est réalisée pour le bruit de mode commun du potentiel VDD et du potentiel VBB de la figure 1 qui sont en aval par comparaison avec les potentiels Vdd et Vee et par conséquent, le taux d'enlèvement de bruit pour la tension de sortie VAA - VBB est amélioré. 3. Troisième mode de réalisation Dans le circuit de retour de mode commun 50 représenté sur la figure 2, il est nécessaire d'établir des valeurs de résistance des résistances 51A et 51B afin d'assurer que les courants qui circulent au travers des résistances 51A et 51B affectent peu les potentiels Vdd et Vee et par conséquent, la constante de temps obtenue par l'intermédiaire de la combinaison de ces valeurs de résistance et de la capacité de grille du E-FET 52 devient importante, ce qui génère un retard au niveau de la vitesse de réponse lors d'une commande de retour. Pour traiter ce problème, dans le circuit d'amplification différentielle et de décalage de sortie selon le troisième mode de réalisation, un circuit de retour de mode commun 50A qui présente une structure symétrique est utilisé en lieu et place du circuit de retour de mode commun 50 sur la figure 2, comme représenté sur la figure 3. Dans le circuit de retour de mode commun 50A, I'anode de la diode 53 est connectée à la ligne de tension de source VCC via la résistance 51A et le E-FET 52A au niveau d'un côté est également connecté à la ligne de tension de source VCC via la résistance 51 B et à un E-FET 52B au niveau de l'autre côté, des potentiels Vdd et Vee étant respectivement appliqués sur les grilles du E-FET 52A et du E-FET 52B. Les autres caractéristiques sont identiques à celles du circuit de retour de mode commun 50 représenté sur la figure 2. Lorsque la tension de source VCC - VEE croît et que AVdd + AVee > 0, alors A12, > 0. La tension de source VCC - VEE est abaissée et AVdd + AVee Le E-FET 52A et le E-FET 52B présentent tous deux une impédance d'entrée élevée et les valeurs de résistance des résistances 51A et 51B peuvent être établies à des valeurs plus faibles que celles dans le cas de la figure 2. Par conséquent, la vitesse de réponse pour une commande de retour réalisée par le circuit de retour de mode commun 50A peut être plus rapide que dans le cas représenté sur la figure 2. 4. Quatrième mode de réalisation Dans le circuit de décalage de niveau et de retour de mode commun 40 représenté sur la figure 3, il est nécessaire d'établir les valeurs de résistance des résistances 44A et 44B à des niveaux élevés pour assurer que les courants qui circulent au travers des résistances 44A et 44B affectent peu les potentiels VAA et VBB et par conséquent, la constante de temps obtenue par l'intermédiaire de la combinaison de ces valeurs de résistance et de la capacité de diode devient importante, ce qui génère un retard au niveau de la vitesse de réponse lors d'une commande de retour. Pour traiter ce problème, dans le circuit d'amplification différentielle et de décalage de sortie selon le quatrième mode de réalisation, comme représenté sur la figure 4, un circuit de décalage de niveau et de retour de mode commun 40 est utilisé en lieu et place du circuit de décalage de niveau et de retour de mode commun 40 représenté sur ia figure 3. Dans le circuit de décalage de niveau et de retour de mode commun 40A, I'anode de la diode 45 pour le décalage de niveau est connectée à la ligne de tension de source VCC via un E-FET 47 et le point de connexion des résistances 44A et 44B est connecté à la grille du E-FET 47. Les autres caractéristiques sont identiques à celles du circuit de décalage de niveau et de retour de mode commun 40 représenté sur la figure 3. Lorsque AVDD + AVBB > 0, alors AIl > 0 et lorsque AVDD + AVBB Puisque que le E-FET 47 présente une impédance d'entrée élevée, les valeurs de résistance des résistances 44A et 44B peuvent être réduites par comparaison avec le cas représenté sur la figure 3, ce qui réduit la constante de temps obtenue en combinant ces valeurs de résistance avec la capacité de diode et la capacité de grille du E-FET 47 et ce qui augmente la vitesse de réponse de la commande de retour réalisée par le circuit de décalage de niveau et de retour de mode commun 40A. 5. Cinquième mode de réalisation La figure 5 représente le circuit d'amplification différentielle et de décalage de sortie selon le cinquième mode de réalisation. Dans ce circuit, un circuit de décalage différentiel 60 est utilisé en lieu et place du circuit de décalage de niveau et de retour de mode commun 40A représenté sur la figure 4. Dans le circuit de décalage différentiel 60, les potentiels Vdd et Vee sont appliqués respectivement sur les grilles d'un E FET 61A et d'un E-FET 61B, les drains du E-FET 61A et du E-FET 61B étant connectés à la ligne de tension de source VCC. La source du E-FET 61A est connectée à la ligne de tension de source VEE via l'impédance équivalente 62 et la source de courant 63. Le potentiel de source VAA du E-FET 61B et le potentiel VBB au niveau de l'entrée de courant de la source de courant 63 sont appliqués sur un circuit analogique 12 en tant que tensions de source. L'impédance équivalente 62 est établie de manière à être approximativement égale à l'impédance du circuit analogique 12 dans les conditions de fonctionnement. Même si le potentiel VCC fluctue du fait du bruit par rapport au potentiel VEE, le courant électrique qui circule jusqu'à la source de courant est constant. Puisque le circuit de décalage différentiel 60 présente une structure symétrique, lorsque Vaa = Vbb, le courant électrique qui circule au travers du circuit analogique 12 est constant même si la tension VCC VEE fluctue du fait du bruit. En tant que résultat, la caractéristique consistant en ce que VAA - VBB est constant est obtenue. Cette caractéristique est maintenue lorsque la valeur de Vaa - Vbb est faible et que le circuit d'amplification différentielle et de décalage de sortie de la figure 5 est utilisé dans la plage dans laquelle cette caractéristique est maintenue. 6. sixième mode de réalisation La figure 6 représente le circuit d'amplification différentielle et de décalage de sortie selon le sixième mode de réalisation. Dans ce circuit d'amplification différentielle et de décalage de sortie, en utilisant un circuit de décalage différentiel 70 en lieu et place du circuit de décalage différentiel représenté sur la figure 5, on est assuré que VAA VBB est constant vis-à-vis de fluctuations dans le potentiel VCC même si la valeur de Vaa - Vcc n'est pas faible. Dans le circuit de décalage différentiel 70, le potentiel Vee et le potentiel Vdd sont respectivement appliqués sur les entrées de commande d'un suiveur de source de mode appauvrissement 71A et d'un D-FET 71B et à la fois le suiveur de source 71 A et le D-FET 71B sont connectés à la ligne de tension de source VCC au niveau d'une extrémité. L'autre extrémité du suiveur de source 71A est connectée à l'une des entrées de courant d'un circuit miroir de courant 73 via l'impédance équivalente 62 et l'autre extrémité du D-FET 71B est connectée à l'autre entrée de courant du circuit miroir de courant 73 via l'impédance équivalente 74 et un décaleur de niveau 75. La sortie de courant du circuit miroir de courant 73 est connectée à la ligne de tension de source VEE.Le potentiel électrique VAA au niveau de l'autre extrémité du D-FET 71B et le potentiel électrique VBB au niveau de l'une des entrées de courant du circuit miroir de courant 73 sont appliqués sur le circuit analogique 12. L'impédance équivalente 74 est établie de manière à valoir n fois l'impédance Z du circuit analogique 12. Le décaleur de niveau 75 est établi de telle sorte que le potentiel VC au niveau du point de connexion de l'impédance équivalente 74 et du décaleur de niveau 75 vale par exemple (VAA + VBB)/2. Lorsque le courant électrique qui circule au travers du circuit analogique 12 vaut I et que les courants électriques qui circulent au travers de l'une et l'autre des entrées de courant du circuit miroir de courant 73 sont respectivement désignés par 14A et 14B, 14B = 1/(2n). (2) Si le circuit miroir de courant 73 est constitué pour assurer que 14A: 14B = X: I 1 (3), 14A = (X/(2n)) 1 (4) est obtenu à partir des équations (2) et (3). Lorsque les courants électriques qui circulent au travers respectivement du suiveur de source 71A et du D-FET 71B sont désignés par 13A et 13B, 13A = 14A - I = (X/(2n) - 1) 1 (5) et 13B = (1 + 1/(2n)) 1 (6) Ainsi, lorsque X = 4n + 1, alors 13A = 13B et par conséquent, même si le potentiel VCC fluctue du fait du bruit, VAA - VBB est maintenu à un niveau pratiquement constant. Afin de maintenir VAA - VBB à un niveau encore davantage constant, I'impédance équivalente 62 sur la figure 5 peut être insérée dans la zone où le courant électrique 13A passe, en correspondance avec le circuit analogique 12 afin d'obtenir une structure davantage symétrique. 7. Septième mode de réalisation La figure 7 représente le circuit d'amplification différentielle et de décalage de sortie selon le septième mode de réalisation. Dans ce circuit d'amplification différentielle et de décalage de sortie, un circuit spécifique 70A est utilisé en tant que circuit de décalage différentiel 70 représenté sur la figure 6. Un circuit de tampon intermédiaire 80 et un circuit de retour de mode commun 90 sont connectés au niveau précédent et au niveau suivant par rapport à ce circuit 70A. Dans le suiveur de source 71A, la source d'un D-FET 711 est connectée à la grille d'un D-FET 713 via un décaleur de niveau 712 et le drain du D-FET 713 est connecté au drain du D FET 711, le drain du D-FET 711 et la source du D-FET 713 constituant respectivement la première extrémité et l'autre extrémité mentionnées ci-avant du suiveur de source 71A, et la grille du D-FET 711 constituant l'entrée de commande du suiveur de source 71A. Le circuit miroir de courant 73 est constitué à l'aide d'un E-FET 73A et d'un E-FET 73B, et le décaleur de niveau 75 est constitué en connectant deux diodes en série. Avec la grille du D-FET 713 qui constitue une seconde entrée de commande du suiveur de source 71A, avec un E-FET 76 qui est connecté entre cette entrée de commande et la ligne de tension de source VEE et avec le potentiel correspondant à la température de puce appliquée sur la grille du E-FET 76, le courant électrique qui circule au travers du circuit analogique 12 est empêché de fluctuer suite à des fluctuations de la température. Les équations (2) à (4) sont vraies selon ce septième mode de réalisation également. Si l'impédance des résistances 91A et 91B vaut par exemple nZ, en correspondance avec les équations (5) et (6) mentionnées ci-avant, nous obtenons 13A = 14A - I -I/(2n) = {(X - 1)/(2n) - 111 (5') 13B = (1 + 1/n) í (6') Par conséquent, lorsque X = 4n + 2, alors 13A = 13B et même si le potentiel VCC fluctue du fait du bruit, VAA - VBB est maintenu à un niveau pratiquement constant. Le circuit de tampon intermédiaire 80 est l'objet de la commande de retour réalisée par le circuit de retour de mode commun 90 et il présente une structure symétrique. Dans le circuit de tampon intermédiaire 80, le drain d'un D-FET 81A est connecté à la ligne de tension de source VCC, sa source étant connectée à la ligne de tension de source VEE via des résistances 82A et 83 et le potentiel Vdd est appliqué sur la grille du D-FET 81A. Le D-FET 81A présente une impédance d'entrée élevée et la tension et le courant électrique entre la grille et la source du D FET 81A sont approximativement à zéro. Un D-FET 81B, une résistance 82B et un E-FET 83B correspondent respectivement au D-FET 81A, à la résistance 82A et au E-FET 83B et le potentiel Vee est appliqué sur la grille du D-FET 81B. Les résistances 82A et 82B sont prévues pour réduire l'incohérence et pour améliorer la linéarité des caractéristiques d'entrée/sortie du D-FET 81A et du D-FET 81B. Les potentiels de drain du E-FET 83A et du E-FET 83B sont respectivement appliqués sur les grilles du D-FET 71B et du D-FET 711. Le circuit de retour de mode commun 90 est similaire au circuit de retour de mode commun 50 et des résistances 91A et 91B, un E-FET 92, une diode 94 pour un décalage de niveau et un E-FET 95 correspondent respectivement aux résistances 51A et 51B, au E-FET 52, à la diode 54 et au E-FET 55 du circuit de retour de mode commun 50. Un D-FET 93 qui est connecté entre la ligne de tension de source VCC et le drain du D-FET 92 réduit la fluctuation du potentiel de drain du E-FET 92 générée par des fluctuations au niveau du potentiel VCC et le potentiel VAA est appliqué sur la grille du D-FET 93. Compte tenu de la tension de drain du D-FET 93, la diode 53 dans le circuit de retour de mode commun 50 est omise dans le circuit de retour de mode commun 90.La grille du E-FET 95 est connectée aux grilles du E-FET 83A et du E-FET 83B, et le circuit miroir de courant est constitué par le E-FET 95, le E-FET 83A et le E-FET 83B, les courants de drain du E-FET 83A et du E-FET 83B étant proportionnels au courant de drain du E-FET 95. Lorsque le potentiel VCC fluctue par rapport à VEE du fait du bruit, les potentiels VAA et VBB fluctuent respectivement de AVAA et AVBB et AVAA + AVBB, > 0. Le courant de drain 15 du E- FET 92 augmente et les courants de drain du E-FET 83A et du E FET 83B augmentent également, et les potentiels de grille du D FET 711 et du D-FET 71 B deviennent réduits et les courants 13A et 13B augmentent, ce qui réduit AVAA + AVBB. Pareillement, lorsque A VAA + AVBB Selon le septième mode de réalisation, puisque les potentiels Vdd et Vee sont appliqués en retour sur le circuit d'amplification différentielle 30 via le circuit de retour de mode commun 50, afin de réduire des fluctuations au niveau de Vdd + Vee et afin que les potentiels de sortie VAA et VBB soient appliqués en retour sur le circuit de tampon intermédiaire 80 via le circuit de retour de mode commun 90 afin de réduire les fluctuations au niveau du potentiel moyen des potentiels au niveau des grilles du D-FET 71 B et du D-FET 711, la stabilité du circuit de source vis-à-vis du bruit de mode commun est améliorée. Un circuit d'écrêtage 100 commande les plages du potentiel VAA et du potentiel VBB. Bien que des modes de réalisation particuliers de la présente invention aient été décrits, il est bien entendu que l'invention n'est pas limitée à ceux-ci et que diverses variantes et modifications peuvent être apportées sans que l'on s'écarte ni de l'esprit ni du cadre de l'invention. Par exemple, bien que des MES FET soient utilisés pour des transistors dans les modes de réalisation expliqués jusqu'ici, la présente invention peut être constituée en utilisant des MIS FET ou des transistors bipolaires, comme il ressort de façon évidente de l'étude des principes décrits. En outre, de façon générale, les suiveurs de source 71A et 71B peuvent être remplacés par divers circuits permettant de commander le courant de passage en correspondance avec le potentiel au niveau de l'entrée de commande. REVENDICATIONS 1. Circuit d'amplification différentielle caractérisé en ce qu'il comprend un circuit d'amplification (3) pour amplifier une tension entre un premier potentiel d'entrée (Vaa) et un second potentiel d'entrée (Vbb) afin d'obtenir une tension entre un premier potentiel de sortie (Vdd) et un second potentiel de sortie (Vee) et un circuit de retour de mode commun (50) pour commander ledit circuit d'amplification de telle sorte qu'une moyenne dudit premier potentiel de sortie et dudit second potentiel de sortie devienne constante. 2. Circuit d'amplification différentielle selon la revendication 1, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit d'amplification comprend un FET (32) en tant que source de courant, et en ce que ledit circuit de retour de mode commun (50) comprend une diode de décalage de niveau (53 et 55);; un premier FET (52) connecté entre ledit premier potentiel de source et ladite diode de décalage de niveau une première résistance (51 A) connectée entre une grille dudit premier FET et ledit premier potentiel de sortie une seconde résistance (51B) connectée entre ladite grille dudit premier FET et ledit second potentiel de sortie un second FET (55) connecté entre ladite diode de décalage de niveau et ledit second potentiel de source, une grille dudit second FET étant connectée à son drain ainsi qu'à une grille dudit FET (32) dudit circuit d'amplification. 3. Circuit d'amplification différentielle selon la revendication 1, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit d'amplification (3) comprend un FET (32) en tant que source de courant, et en ce que ledit circuit de retour de mode commun (50A) comprend des première et seconde résistances (12A et 12B) un premier FET (52A) connecté entre ledit premier potentiel de source et ladite première résistance, une grille dudit premier FET recevant ledit premier potentiel de sortie (Vdd) un second FET (52B) connecté entre ledit premier potentiel de source et ladite seconde résistance, une grille dudit second FET recevant ledit second potentiel de sortie (Vee) une diode de décalage de niveau (53 et 54), une anode de ladite diode de décalage de niveau étant connectée auxdites première et seconde résistances un troisième FET (55) connecté entre une cathode de ladite diode de décalage de niveau et ledit second potentiel de source, une grille dudit troisième FET étant connectée à son drain ainsi qu'à une grille dudit FET (32) dudit circuit d'amplification. 4. Circuit d'amplification différentielle selon la revendication 3, caractérisé en outre en ce qu'il comprend un circuit de décalage de niveau (42B, 43B) pour décaler vers le bas ledit second potentiel de sortie afin d'obtenir un premier potentiel de référence (VBB) et pour produire une tension de sortie entre un potentiel correspondant audit premier potentiel de sortie (Vdd) et ledit premier potentiel de référence. 5. Circuit d'amplification différentielle selon la revendication 1, caractérisé en ce qu'il comprend en outre un circuit de décalage de niveau et de retour de mode commun (40) pour décaler vers le bas lesdits premier et second potentiels de sortie d'une même tension afin d'obtenir respectivement des premier et second potentiels de référence (VDD et VBB) et afin de produire une tension de sortie entre un potentiel correspondant audit premier potentiel de sortie et ledit second potentiel de référence et pour commander une moyenne desdits premier et second potentiels de référence de telle sorte qu'elle soit constante. 6. Circuit d'amplification différentielle selon la revendication 5, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit de décalage de niveau et de retour de mode commun (40) comprend un premier FET (41 A), une grille dudit premier FET recevant ledit premier potentiel de sortie un second FET (41 B), une grille dudit second FET recevant ledit second potentiel de sortie un circuit miroir de courant comportant des troisième, quatrième et cinquième FET (46A, 46B et 46), des grilles desdits troisième, quatrième et cinquième FET étant connectées les unes aux autres, un drain dudit cinquième FET étant connecté à sa grille, des sources desdits troisième, quatrième et cinquième FET étant connectées audit second potentiel de source (VEE) une première diode de décalage de niveau (42A et 43A) connectée entre ledit premier FET et ledit troisième FET une seconde diode de décalage de niveau (42B et 43B) connectée entre ledit second FET et ledit quatrième FET des première et seconde résistances (44A, 44B) connectées en série l'une à l'autre entre une cathode de ladite première diode de décalage de niveau et une cathode de ladite seconde diode de décalage de niveau ; et une diode commune (45), une cathode de ladite diode commune étant connectée à un drain dudit cinquième FET, une anode de ladite diode commune étant couplée à un potentiel d'un point entre lesdites première et seconde résistances. 7. Circuit d'amplification différentielle selon la revendication 1, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce qu'il comprend en outre un circuit de décalage différentiel (60) incluant un élément de charge (62); un premier transistor (61 A) connecté entre ledit élément de charge et ledit premier potentiel de source une source de courant (63) connectée entre ledit élément de charge et ledit second potentiel de source ; et un second transistor (61 B), une extrémité dudit second transistor étant connectée audit premier potentiel de source des entrées de commande desdits premier et second transistors recevant respectivement lesdits premier et second potentiels de sortie ; et ledit circuit de décalage différentiel émettant en sortie une tension entre ledit second transistor et ladite source de courant. 8. Circuit d'amplification différentielle selon la revendication 2, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce qu'il comprend en outre un circuit de décalage différentiel incluant un élément de charge (62); un premier transistor (61 A) connecté entre ledit élément de charge et ledit premier potentiel de source une source de courant (63) connectée entre ledit élément de charge et ledit second potentiel de source ; et un second transistor (6B), une extrémité dudit second transistor étant connectée audit potentiel de source des entrées de commande desdits premier et second transistors recevant respectivement lesdits premier et second potentiels de sortie ; et ledit circuit de décalage différentiel émettant en sortie une tension entre ledit second transistor et ladite source de courant. 9. Circuit d'amplification différentielle selon la revendication 3, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce qu'il comprend en outre un circuit de décalage différentiel incluant un élément de charge (62); un premier transistor (61 A) connecté entre ledit élément de charge et ledit premier potentiel de source une source de courant (63) connectée entre ledit élément de charge et ledit second potentiel de source ; et un second transistor (61 B), une extrémité dudit second transistor étant connectée audit potentiel de source des entrées de commande desdits premier et second transistors recevant respectivement lesdits premier et second potentiels de sortie ; et ledit circuit de décalage différentiel émettant en sortie une tension entre ledit second transistor et ladite source de courant. 10. Circuit d'amplification différentielle selon l'une quelconque des revendications 1, 2 et 3, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce qu'il comprend en outre un circuit de décalage différentiel incluant un élément de charge (74)ommande (74);; un premier moyen de commande (71 B), connecté entre ledit premier potentiel de source et ledit élément de charge et comportant une première entrée de commande, pour commander un courant qui circule au travers dudit premier moyen de commande en correspondance avec un potentiel au niveau de ladite première entrée de commande, ladite première entrée de commande recevant un potentiel correspondant audit premier potentiel de sortie un circuit miroir de courant (73) comportant une première entrée, une seconde entrée et une sortie connectée audit second potentiel de source, un courant qui circule dans ladite première entrée étant proportionnel à un courant qui circule dans ladite seconde entrée un circuit de décalage de niveau (75) connecté entre ledit premier moyen de commande et ladite première entrée dudit circuit miroir de courant ; et un second moyen de commande (71A), connecté entre ledit potentiel de source et ladite seconde entrée et comportant une seconde entrée de commande, pour commander un courant qui circule au travers dudit moyen de commande en correspondance avec un potentiel au niveau de ladite seconde entrée de commande, ladite seconde entrée de commande recevant un potentiel correspondant audit second potentiel de sortie ledit circuit de décalage différentiel (70A) émettant en sortie une tension entre une entrée dudit élément de charge et ladite seconde entrée dudit circuit miroir de courant. 11. Circuit d'amplification différentielle selon la revendication 5, caractérisé en ce qu'il comprend en outre un circuit de tampon intermédiaire (80) recevant lesdits premier et second potentiels de sortie pour produire des premier et second potentiels tamponnés correspondant auxdits premier et second potentiels de sortie, ledit circuit de tampon intermédiaire présentant une impédance d'entrée élevée par comparaison avec son impédance de sortie lesdits premier et second potentiels tamponnés étant lesdits potentiels correspondant auxdits premier et second potentiel de sortie. 12. Circuit d'amplification différentielle selon la revendication 11, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit de tampon intermédiaire (80) comprend des première et seconde résistances (82A et 82B) un premier FET (81 A) connecté entre ledit premier potentiel de source et ladite première résistance, une grille dudit premier FET recevant ledit premier potentiel de sortie un second FET (81 B) connecté entre ledit premier potentiel de source et ladite seconde résistance, une grille dudit second FET recevant ledit second potentiel de sortie un troisième FET (83A) connecté entre ladite première résistance et ledit second potentiel de source ; et un quatrième FET (83B) connecté entre ladite seconde résistance et ledit second potentiel de source. 13. Circuit d'amplification différentielle selon la revendication 11, caractérisé en ce qu'il comprend en outre un second circuit de retour de mode commun (90) pour commander un potentiel moyen dudit premier potentiel tamponné et dudit second potentiel tamponné dudit circuit de tampon intermédiaire (80) de telle sorte qu'il soit constant. 14. Circuit d'amplification différentielle selon la revendication 13, ledit circuit d'amplification différentielle fonctionnant entre un premier potentiel de source et un second potentiel de source, caractérisé en ce que ledit circuit de tampon intermédiaire (80) comprend un FET (83A et 83B) en tant que source de courant, et en ce que ledit second circuit de retour de mode commun (90) comprend une diode de décalage de niveau (94); des premiers et second FET (93, 92) connectés en série entre ledit premier potentiel de source et ladite diode de décalage de niveau une première résistance (91A) connectée entre une grille dudit second FET (92) et ledit premier potentiel de référence une seconde résistance (91 B) connectée entre ladite grille dudit second FET et ledit second potentiel de référence ; et un troisième FET (95) connecté entre ladite diode de décalage de niveau et ledit second potentiel de source, une grille dudit troisième FET étant connectée à son drain ainsi qu'à une grille dudit FET dudit circuit de tampon intermédiaire. 15. Circuit d'amplification différentielle selon la revendication 14, caractérisé en ce qu'il comprend en outre un circuit de tampon d'entrée (20) connecté au niveau d'un étage précédent dudit circuit d'amplification (30), ledit circuit de tampon d'entré présentant une impédance d'entrée élevée par comparaison avec son impédance de sortie et émettant en sortie ledit premier potentiel d'entrée et ledit second potentiel d'entrée. 16. Circuit intégré à semiconducteur caractérisé en ce qu'il comprend un circuit d'amplification (30) pour amplifier une tension entre un premier potentiel d'entrée et un second potentiel d'entrée afin d'obtenir une tension entre un premier potentiel de sortie et un second potentiel de sortie ; et un circuit de retour de mode commun (50) pour commander ledit circuit d'amplification de telle sorte qu'une moyenne dudit premier potentiel de sortie et dudit second potentiel de sortie devienne constante. 17. Procédé d'enlèvement de bruit caractérisé en ce qu'il comprend les étapes de amplification d'une tension entre un premier potentiel d'entrée et un second potentiel d'entrée afin d'obtenir une tension entre un premier potentiel de sortie et un second potentiel de sortie, ledit premier potentiel d'entrée étant approximativement égal audit second potentiel d'entrée commande d'un potentiel moyen dudit premier potentiel de sortie et dudit second potentiel de sortie de telle sorte qu'il soit constant ; et décalage vers le bas dudit second potentiel de sortie afin d'obtenir un premier potentiel de référence et afin de produire une tension de sortie entre un potentiel correspondant audit second potentiel de sortie et ledit premier potentiel de référence.