FR 2718288 A1 19951006 FR 9403833 A 19940331 CIRCUIT COMPRENANT UNE CIRCUITERIE LOGIQUE NON-ET ET PROCÉDÉ DE DÉFINITION DE COMBINAISONS LOGIQUE8 DANS UN TEL CIRCUIT L'invention concerne un circuit comprenant une circuiterie logique NON-ET et un procédé de définition des combinaisons logiques dans un tel circuit. Elle s'applique tout particulièrement aux circuits programmables (microprocesseurs, mémoires) dans lesquels de nombreux signaux doivent être combinés et séquencés de diverses manières afin d'obtenir le fonctionnement voulu. Dans un souci de fiabilité des circuits et de rentabilité des chaînes de fabrication et de test, on cherche toujours à ne particulariser un circuit, que le plus tard possible. Cela permet pour une gamme de produits d'avoir un dénominateur commun le plus grand possible en termes de circuiterie et de fabrication. Quand il s'agit des circuiteries de combinaison de signaux logiques, on a l'habitude de les regrouper, un même signal pouvant servir dans plusieurs combinaisons logiques, ce qui forme un réseau assez irrégulier avec notamment des portes logiques disséminées irrégulièrement, selon les combinaisons logiques à réaliser. Ceci est très pénalisant en terme de fabrication, d'une part à cause de l'irrégularité du motif au niveau des toutes premières étapes du procédé, et d'autre part parce que l'on fige très tôt la logique combinatoire, au niveau de ces toutes premières étapes, ce qui empêche de faire des corrections, en cas d'erreur de codage logique. Notamment, quand on utilise des transistors pour réaliser les combinaisons logiques, on n'implante des transistors que là où c'est nécessaire. Mais une fois que l'on a passé cette étape, c'est à dire, une fois que l'on a réalisé les grilles de polysilicium et diffusé les sources et drains, on ne peut plus rien changer : la structure est figée. Un objet de l'invention est de retarder le plus possible la définition de la logique combinatoire NON ET d'un circuit. Telle qu'elle est caractérisée, l'invention concerne un circuit comprenant une circuiterie logique NON-ET. Selon l'invention, cette circuiterie logique est organisée en une matrice à x rangées et y colonnes, chaque colonne comprenant x transistors en série et fournissant une sortie logique et chaque rangée véhiculant un signal logique d'entrée et l'appliquant à la grille de y transistors. Selon l'invention, la particularisation de la matrice est réalisée sur chaque colonne, par un courtcircuit des transistors pour lesquels le signal logique d'entrée appliqué ne doit pas participer a l'élaboration de la sortie logique fournie par la colonne. Dans un procédé de fabrication utilisant des transistors MOS, le court-circuit d'un transistor est réalisé par une connexion qui passe au-dessus du plan des rangées, et qui relie le drain et la source du transistor à court-circuiter. Selon l'invention, le procédé de réalisation d'une circuiterie logique NON-ET comprend - une étape de réalisation d'une matrice (1) à x entrées et y sorties comportant: - la réalisation de x.y transistors arrangés en x rangées et y colonnes, chaque rangée formant directement ou indirectement la grille de y transistors, chaque colonne étant formée par les diffusions de source et de drain de x transistors placés en série, - et dans une étape ultérieure de définition des combinaisons logiques - la réalisation de connexions de court circuit passant au-dessus du plan des rangées et reliant la source et le drain des transistors à court-circuiter. Avantageusement, on réalise sur la source et le drain des transistors à court-circuiter, une connexion verticale allant de la surface du drain ou de la source jusqu'au plan de la connexion de court-circuit, on remplit ces ouvertures avec de la matière conductrice et on réalise une liaison entre les ouvertures de drain et de source ainsi remplies de chaque transistor à court-circuiter. De préférence, on réalise une ouverture verticale sur le drain et la source de tous les transistors de la matrice, et on réalise ensuite la connexion de courtcircuit pour les seuls transistors concernés. Une étape réitérable de correction permet ensuite de rajouter ou d'enlever des connexions de courtcircuit. Les caractéristiques et avantages de l'invention seront mieux compris dans la description qui suit, faite à titre indicatif et non limitatif de l'invention et en références aux dessins annexés dans lesquels - la figure 1 est un schéma électrique d'une circuiterie NON-ET selon l'invention; - la figure 2 représente un dessin topologique d'une matrice selon l'invention; - la figure 3 représente une vue en coupe AA de la figure 2; - la figure 4 représente schématiquement un circuit intégré comportant une circuiterie NON-ET selon l'invention. Sur la figure 1, on a représenté une circuiterie combinatoire NON-ET selon l'invention. Elle comporte une matrice 1 de transistors à x rangées et à y colonnes. Dans l'exemple de la figure 1, x = 4 et Y = 2. Une rangée comprend y transistors , auxquels elle est connectée sur leur grille. La rangée 2 comprend les transistors tl et t2, la rangée 3 comprend les transistors t3 et t4, la rangée 4 comprend les transistors t5 et t6, la rangée 5 comprend les transistors t7 et t8. Chaque rangée (2, 3, 4 et 5) véhicule un signal d'entrée (El, E2, E3, E4). Chaque colonne 6, 7 comprend x transistors connectés en série entre un point noté S1, S2 et la masse. La colonne 6 comprend les transistors tl, t3, t5 et t7 et la colonne 7 comprend les transistors t2, t4, t6 et t8. Les points sl et S2 sont chacun connectés à un transistor de précharge, tpl et tp2 respectivement. Chaque transistor de précharge est polarisé sur sa grille par une tension de précharge V1 et applique une tension d'alimentation Vcc sur la colonne à laquelle il est connecté. Le signal logique de sortie de chaque colonne est pris au point d'entrée de ces colonnes, soit S1 pour la colonne 6 et S2 pour la colonne 7. Selon l'invention, pour les signaux logiques qui ne doivent pas être utilisés dans l'élaboration d'une sortie logique, le transistor correspondant dans la colonne est court-circuité. Dans l'exemple représenté, le signal E2 ne doit pas être pris en compte dans l'élaboration du signal de sortie logique S1 délivré par la colonne 6 et les signaux E3 et E4 ne doivent pas être pris en compte dans l'élaboration du signal de sortie logique S2 délivré par la colonne 7 : le transistor t2 de la colonne 7 et les transistors t6 et t8 de la colonne 6 sont donc court-circuités, ce qui donne pour les signaux de sortie logique S1 = E1.E3.E4 S2 = E1.E2 Le procédé de fabrication selon l'invention d'une telle circuiterie combinatoire NON-ET va maintenant être expliqué en relation avec les figures 2 et 3. Le procédé décrit utilise des transistors MOS de type N pour réaliser la matrice 1, mais l'invention ne se limite pas à cette technologie. La figure 1 est un dessin topologique de la matrice 1 NON-ET représentée sur la figure 1. On retrouve donc sur la figure 2 les rangées 2, 3, 4 et 5 et les colonnes 6 et 7. Les colonnes sont représentées comme une bande verticale qui comporte les diffusions de source et drain des transistors de la matrice. Prenons par exemple la colonne 7. La sortie logique S2 est ainsi prise sur le drain 10 du transistor t2, la source 11 du transistor t2 et le drain 12 du transistor t4 sont communs, la source 13 du transistor t4 et le drain 14 du transistor t6 sont communs, la source 15 du transistor t6 et le drain 16 du transistor t8 sont communs et la source 17 du transistor t8 est reliée à la masse V55. Les rangées sont dans l'exemple en polysilicium et formées dans un plan horizontal. Dans cet exemple, chaque rangée forme directement la grille des y transistors qu'elle comporte. Selon l'invention, des transistors sont courtcircuités pour que le signal d'entrée appliqué par leur rangée sur leur grille ne soit pas pris en compte dans la colonne. Dans l'exemple, les transistors t3, t6 et t8 sont ainsi court-circuités. Pour cela des ouvertures 10 sont pratiquées à partir d'un plan supérieur à celui des rangées, jusqu'aux diffusions de source et de drain de ces transistors, et une connexion de court-circuit c (figure 3) est réalisée dans ce plan et par les ouvertures 10 entre le drain et la source du transistor à court-circuiter. De préférence, pour obtenir une souplesse maximale, des ouvertures 10 sont pratiquées sur tous les drains et sources des transistors de la matrice (figure 3). Et on ne réalise une connexion de court-circuit c entre les deux ouvertures 10 de drain et de source, que pour les transistors à court-circuiter. Les connexions de court-circuit sont réalisées dans une matière conductrice qui sera en général du métal, par exemple de l'aluminium. Selon le procédé de fabrication de l'invention, on réalise les ouvertures 10 de drain et de source pour tous les transistors, puis on remplit les ouvertures verticales de drain et de source avec de la matière conductrice et on effectue des liaisons de courtcircuit en utilisant cette même matière conductrice pour relier les ouvertures verticales 10 de drain et de source de transistors déterminés de la matrice. Avantageusement et comme représenté, on réalise les ouvertures verticales de drain et de source sur tous les transistors de la matrice remplis. De préférence, on effectue le remplissage de toutes les ouvertures verticales 10 de la matrice pour ne réaliser ensuite que les liaisons de court-circuit nécessaires. C'est ce qui est représenté sur la figure 3. Avantageusement, le remplissage et les connexions sont réalisés en même temps, en utilisant un masque approprié. Si nécessaire, on peut alors corriger aisément la matrice ainsi particularisée en rajoutant des liaisons de courtcircuit ou en enlevant du métal pour couper une liaison de court-circuit. Cette étape de correction peut être réitérée autant de fois que nécessaire. Il est à noter que l'invention s'applique tout aussi bien à des circuits utilisant plusieurs couches de métal. Par exemple, les rangées de la matrice peuvent être en métal. Elles sont alors réalisées dans un premier plan de métal séparé du plan des grilles par de l'isolant. Chaque rangée forme indirectement la grille des y transistors qu'elle comporte, des ouvertures pratiquées dans l'isolant jusqu'à l'endroit des grilles permettant de la connecter aux grilles des transistors (non représenté). Les connexions de courtcircuit seront alors réalisées dans un deuxième plan de métal, au-dessus du premier, les ouvertures 10 étant pratiquées depuis ce deuxième plan de métal jusqu'aux drain et source des transistors. Dans tous les cas, jusqu'au plan des connexions de court-circuit, on obtient un motif très régulier qui facilite la planarisation du circuit. Selon le procédé de l'invention, la particularisation du circuit est retardée jusqu'au plan des connexions de court-circuit. C'est à dire que le circuit n'est particularisé que dans les couches passives au moyen de court-circuits , et non plus dans les couches actives, au moyen de transistors. A ce niveau, toute correction est possible : rajouter des court-circuits ou en supprimer, ce qui permet une souplesse maximum extrêmement avantageuse. Le procédé utilise les méthodes de fabrication de transistor bien connues de l'homme du métier comme l'oxydation thermique, la gravure, l'implantation ionique, la croissance d'oxyde, le masquage , etc. La figure 4 représente un circuit intégré comprenant une telle matrice combinatoire NON-ET pour commander l'application des niveaux de tension appropriés sur les colonnes et sur les rangées d'une mémoire. Le circuit combinatoire comprend la matrice 1 alimentée par la tension d'alimentation Vcc par les transistors de précharge placés sur les y colonnes de la matrice, dans l'exemple tpl et tp2, commandés sur leur grille par une tension de précharge V1 délivrée par exemple par un circuit de commande 20. Ceci permet de n'alimenter la matrice que lorsque l'on en a besoin. Dans l'exemple, les signaux de sortie de la matrice, S1 et S2 sont appliqués au circuit de commande de tension 20, pour contrôler les tensions VA et VB à appliquer à une mémoire 21. Dans l'exemple, la tension VA est celle appliquée sur le décodeur des rangées 22 et VB, celle appliquée sur le décodeur des colonnes 23. Les signaux d'entrée utilisés dans cet exemple comprennent typiquement des signaux de commande de lecture, d'écriture, de sélection de la mémoire. Dans l'exemple, la matrice est à 4 entrées et 2 sorties, mais en pratique, on peut avoir de nombreuses entrées et sorties, autant qu'il est nécessaire pour effectuer toutes les combinaisons logiques NON-ET d'un circuit. De plus, cette matrice NON-ET peut être combinées en entrée et en sortie avec d'autres circuiteries combinatoires (circuit combinatoire OU, par exemple) et des circuiteries séquentielles. REVENDICATIONS 1. Circuit comprenant une circuiterie logique NON ET, caractérisé en ce que la circuiterie est une matrice (1) à x rangées et y colonnes, chaque colonne (6) comprenant x transistors en série (tl, t3, t5, t7) et fournissant une sortie logique (S1), chaque rangée (2) transmettant un signal d'entrée logique (El) à la grille de y transistors (tl, t2). 2. Circuit selon la revendication 1, caractérisé en ce que sur chaque colonne (6), un transistor (t2) dont le signal logique d'entrée appliqué sur sa grille (E2) ne doit pas participer à l'élaboration de la sortie logique fournie par la colonne (S1), est courtcircuité. 3. Procédé de réalisation d'une circuiterie logique NON-ET, caractérisé en ce qu'il comprend - une étape de réalisation d'une matrice (1) à x entrées et y sorties comportant: - la réalisation de x.y transistors arrangés en x rangées et y colonnes, chaque rangée formant directement ou indirectement la grille de y transistors, chaque colonne étant formée par les diffusions de source et de drain de x transistors placés en série, - et dans une étape ultérieure de définition des combinaisons logiques - la réalisation de connexions de court circuit passant au-dessus du plan des rangées et reliant la source et le drain des transistors à court-circuiter. 4. Procédé selon la revendication 3, caractérisé en ce que l'étape ultérieure de réalisation des connexions de court-circuit (c) comprend la réalisation d'ouvertures verticales (10) partant du plan des connexions de court-circuit et descendant jusqu'à la surface du drain et de la source des transistors à court-circuiter, le remplissage de ces ouvertures verticales (10) de source et de drain par de la matière conductrice et la réalisation de liaisons en cette même matière conductrice entre ces ouvertures verticales (10) de drain et de source de chaque transistor à court-circuiter. 5. Procédé selon la revendication 4, caractérisé en ce que l'on réalise une ouverture verticale à ltendroit du drain et de la source de tous les transistors de la matrice. 6. Procédé selon la revendication 5, caractérisé en ce que toutes les ouvertures verticales sont remplies avec de la matière conductrice. 7. Procédé selon la revendication 4, 5 ou 6, caractérisé en ce que le remplissage des ouvertures et la réalisation des connexions de court-circuit se font en même temps, en utilisant un masque approprié. 8. Procédé selon l'une quelconque des revendications 3 à 7, caractérisé en ce qu'il comprend en outre une étape réitérable de modification de la matrice, comprenant la réalisation de connexions de court-circuit supplémentaires ou la suppression de connexions de court-circuit.