FR 2709193 A1 19950224 FR 9410115 A 19940818 MECANISME D'AJOUT D'ADRESSE DE RETOUR DESTINE A ETRE UTILISE DANS UN SYSTEME DE TRAITEMENT PARALLELE. La présente invention concerne un système de traitement parallèle comportant une pluralité d'unités de traitement arithmétique et plus particulièrement, un système de traitement parallèle dans lequel chacune de plusieurs unités de traitement arithmétique est reliée à des unités de stockage par des réseaux. Des exemples d'un tel système selon lrart antérieur incluent un système de traitement parallèle qui utilise des commutateurs à barres croisées pour commuter des entrées sur des sorties en fonction d'adresses de destination, comme décrit dans le document de dépôt PCT WO 91/10183. Dans un tel système de traitement parallèle selon l'art antérieur, chaque adresse de destination est générée à l'avance lorsque chaque paquet doit être aiguillé. Un système de traitement parallèle auquel la présente invention peut s'appliquer, comme représenté sur la figure 1, comporte une configuration dans laquelle une pluralité d'unités de traitement arithmétique 1100 à 1400 sont liées à une pluralité d'unités de stockage 4100 à 4400 par des réseaux 2100 à 2400 et 3100 à 3400 ou 5100 à 5400 et 6100 à 6400. Ici, chaque unité de traitement arithmétique est supposée comporter une pluralité de processeurs vectoriels et chaque unité de stockage est supposée comporter une pluralité de modules de mémoire. Une requête d'accès mémoire délivrée depuis un processeur vectoriel contenu dans une unité de traitement arithmétique est transférée par un réseau de premier étage et par un réseau de second étage jusqu un module de mémoire contenu dans une unité de stockage désignée. Si la requête d'accès est la lecture en mémoire, les données lues sont transférées par un réseau de troisième étage et par un réseau de quatrième étage au processeur vectoriel auteur de la requête. En se référant à la figure 8, selon l'art antérieur, le format d'un paquet 1901 destiné à être envoyé depuis les unités de traitement arithmétique 1100 à 1400 jusqu'aux réseaux de premier étage inclut un champ indiquant que le paquet concerne une requête d'accès mémoire telle qu'une lecture mémoire et une information de commande destinée à être utilisée au niveau de chaque étage des réseaux. Ainsi, le paquet 1901 de l'art antérieur inclut une information de commande pour chacun des réseaux de premier étage 2100 à 2400, des réseaux de second étage 3100 à 3400, des réseaux de troisième étage 5100 à 5400 et des réseaux de quatrième étage 6100 à 6400 en tant qu'information de commande de réseau. Eventuellement, d'autres champs incluant le champ de données d'écriture et l'adresse du module mémoire sont omis par commodité de l'illustration. Le format d'un paquet 2901 destiné à être envoyé depuis les réseaux de premier étage 2100 à 2400 jusqu'aux réseaux de second étage 3100 à 3400 comporte les mêmes champs que le paquet 1901 à ceci près qu'il n'inclut pas une information de commande pour les réseaux de premier étage 2100 à 2400 en tant qu'information de commande de réseau. En outre, le format d'un paquet 3900 destiné à être envoyé depuis les réseaux de second étage 3100 à 3400 jusqu'aux unités de stockage 4100 à 4400 présente le même format que le paquet 2901 à ceci près qu'il n'inclut pas une information de commande pour les réseaux de second étage 3100 à 3400 en tant qu'information de commande de réseau. Après que les unités de stockage 4100 à 4400 reçoivent la requête d'accès mémoire, les unités de stockage 4100 à 4400 écrivent des données dans le champ de données d'écriture à l'adresse prescrite dans le module de mémoire s'il s'agit d'une requête d'écriture en mémoire. Par ailleurs, si l'accès demandé en requête est une lecture en mémoire, ces unités retournent les données de lecture à l'unité de traitement arithmétique en tant que données de réponse. Un paquet 4900 concernant les réseaux de troisième étage 5100 à 5400 pour ce retour de données de lecture inclut une information de commande pour chacun des réseaux de troisième étage 5100 à 5400 et des réseaux de quatrième étage 6100 à 6400 en tant qu'information de commande de réseau. En outre, un paquet 5900 destiné à être envoyé depuis les réseaux de troisième étage 5100 à 5400 jusqu'aux réseaux de quatrième étage 6100 à 6400 inclut une information de commande pour les réseaux de quatrième étage 6100 à 6400 en tant qu'information de commande de réseau. Puis les réseaux de quatrième étage retournent les données de réponse au processeur vectoriel qui a délivré la requête de lecture en mémoire. Ainsi, dans le système de traitement parallèle selon l'art antérieur, la totalité de l'information de commande de réseau, destinée à être utilisée lorsque des données de réponse doivent être retournées depuis l'unité de stockage, c'est-à-dire depuis le côté de retour de données, est générée par l'unité de processeur vectoriel, c'est-à-dire sur le côté de délivrance de requête. En outre, du fait que l'art antérieur met en jeu l'envoi d'une information de commande de réseau ajoutée à des paquets, se pose un problème qui consiste en ce qu'un interfaçage entre les réseaux est étendu et le nombre de bascules pour bloquer une information de commande est augmenté, ce qui conduit à une complexité plus grande de la commande du réseau. Un objet de la présente invention consiste par conséquent à résoudre les problèmes mentionnés ci-avant et à simplifier l'interfaçage entre les réseaux. Un autre objet de l'invention consiste à éviter la génération d'une information de commande de réseau non nécessaire au niveau du côté de délivrance de requête et à réduire par conséquent la charge sur le côté de délivrance de requête. Selon l'un des modes de réalisation particuliers, l'invention propose un système de traitement parallèle comprenant une unité de stockage comportant une pluralité de modules de mémoire une pluralité d'unités de traitement arithmétique permettant de délivrer des requêtes de lecture à ladite unité de stockage des premières unités de commutation de données permettant d'appliquer en parallèle des requêtes de lecture provenant de ladite pluralité d'unités de traitement arithmétique à l'un quelconque desdits modules de mémoire contenus dans ladite unité de stockage ; et des secondes unités de commutation de données permettant d'appliquer en parallèle des données lues dans ladite unité de stockage à l'une quelconque desdites unités de traitement arithmétique, dans lequel lesdites premières unités de commutation de données ajoutent auxdites requêtes de lecture l'information des aiguillages de sortie dans -lesdites secondes unités de commutation de données. Les objets, caractéristiques et avantages de la présente invention mentionnés ci-avant ainsi que d'autres apparaîtront à la lumière de la description détaillée qui suit et que llon- lira en relation avec les dessins annexés parmi lesquels la figure 1 représente la configuration dlun système de traitement parallèle selon l'invention ; la figure 2 représente une configuration typique d'un paquet selon l'invention ; la figure 3 est un schéma fonctionnel d'un réseau d'un premier étage selon un premier mode de réalisation particulier de l'invention ; la figure 4 est un schéma fonctionnel du commutateur à barres croisées- du premier mode de réalisation particulier de 1 invention; la figure 5 représente un diagramme temporel des opérations réalisées dans le système selon l'invention ; la figure 6 est un schéma fonctionnel d'un réseau de premier étage d'un second mode de réalisation particulier de l'invention ; la figure 7 est un schéma fonctionnel du commutateur à barres croisées du second mode de réalisation particulier de- 1 invention ; et la figure 8 représente une configuration de paquet dans un système de traitement parallèle selon l'invention. Des modes de réalisation particuliers de la présente invention sont décrits en détail ci-après en se référant aux dessins. n référence à la figure 1, selon un premier mode de réalisation particulier de l'invention, les unités de traitement arithmétique 1100 à 1400 constituent des parties permettant de réaliser un traitement arithmétique et un accès mémoire et ici, chacune comporte quatre processeurs vectoriels. Les processeurs vectoriels 1110 à 1440 mettent en oeuvre un traitement en fonction des contenus d'un programme. Chacune des unités de stockage 4100 à 4400 comporte quatre des modules de mémoire 4110 à 4440. Ces modules de mémoire contenus dans les unité de stockage font l'objet de lectures et d'écritures via des réseaux. Des réseaux de premier étage 2100 à 2400 et des réseaux de second étage 3100 à 3400 réalisent une commande de transfert pour accéder à l'unité de stockage qui est la destination d'une commande provenant de l'unité de traitement arithmétique. Par ailleurs, des réseaux de troisième étage 5100 à 5400 et des réseaux de quatrième étage 6100 à 6400 réalisent une commande de transfert lorsque la mémoire doit lire des données pour ramener les données lues à l'unité de traitement arithmétique auteur de la requête. Bien que chacune des quatre unités de traitement arithmétique de la figure 1 comporte quatre processeurs vectoriels, il est poss-ible qu'elles puissent présenter une quelconque autre configuration souhaitée. Si elles présentent une quelconque autre configuration, la configuration de chaque réseau varie également mais il n'y a pas de variation au niveau du principe sousjacent. En se referant maintenant à la figure 2, selon ce mode de réalisation particulier de l'invention, le format d'un paquet 1900 destiné à être envoyé depuis les unités de traitement arithmétique 1100 à 1400 jusqu'aux réseaux de premier étage inclut un champ indiquant que le paquet contient une requête d'accès mémoire telle que la lecture en mémoire et une information de commande destinée à être utilisée au niveau de chaque étage de réseaux. Ainsi, le paquet 1900 de ce mode de réalisation de l'invention inclut une information de commande pour chacun des réseaux de premier étage 2100 à 2400 et des réseaux de second étage 3100 à 3400. D'autres champs incluant le champ de données d'écriture et l'adresse contenue dans le module de mémoire sont omis par commodité de l'illustration. Le format d'un paquet 2901 destiné à être envoyé depuis les réseaux de premier étage 2100 à 2400 jusqu'aux réseaux de second étage 3100 à 3400 inclut une information de commande pour chacun des réseaux de second étage 3100 à 3400 et pour chacun des réseaux de quatrième étage 6100 à 6400 en tant qu'information de commande de réseau. Ainsi, une information de commande pour les réseaux de quatrième étage 6100 à 6400 n'est pas incluse dans le paquet 1990 mais elle a été produite par les réseaux de premier étage. En outre, le format d'un paquet 3900 destiné à être envoyé depuis les réseaux de second étage 3100 à 3400 jusqu'aux unités de stockage 4100 à 4400 n'inclut pas d'information de commande pour les réseaux de troisième étage 5100 à 5400 et pour les réseaux de quatrième étage 6100 à 6400 en tant qu'information de commande de réseau. Ici, l'information de commande pour les réseaux de troisième étage 5100 à 5400 n'est pas incluse dans le paquet 2900 mais elle a été produite par les réseaux de second étage. Après que les unités de stockage 4100 à 4400 reçoivent la requête d'accès mémoire, les unités de stockage 4100 à 4400 écrivent des données dans le champ de données d'écriture à l'adresse prescrite du module de mémoire s'il s'agit d'une requête d'écriture en mémoire. Par ailleurs, si l'accès demandé en requête est une lecture mémoire, ces unités retournent les données lues à l'unité de traitement arithmétique en tant que données de réponse. Un paquet 4900 concernant les réseaux de troisième étage 5100 à 5400 pour ce retour de données de lecture inclut une information de commande pour chacun des réseaux de troisième étage 5100 à 5400 et des réseaux de quatrième étage 6100 à 6400 en tant qu'information de commande de réseau. En outre, un paquet 5900 destiné à être envoyé depuis les réseaux de troisième étage 5100 a 5400 jusqu'aux réseaux de quatrième étage 6100 à 6400 inclut une information de commande pour les réseaux de quatrième étage 6100 à 6400 en tant qu'information de commande de réseau. Puis les réseaux de quatrième étage retournent les données de réponse au processeur vectoriel qui a délivré la requête de lecture mémoire Par report à la figure 3, chacun des réseaux de premier étage et de second étage du premier mode de réalisation particulier de la présente invention comporte quatre jeux de ports d'entrée et quatre jeux de ports de sortie qui constituent un réseau 4 x 4 par l'intermédiaire d'un commutateur à barres croisées 50. Sur le côté des ports d'entrée sont prévus des registres de requête 11, 21, 31 et 41 pour bloquer des requêtes d'accès mémoire et autres, des registres d'information de commande de réseau 12, 13, 22, 23, 32, 33, 42 et 43 et des registres de numéro de port 14, 24, 34 et 44. Sur le côté des ports de sortie sont prévus des registres de requête 15, 25, 35 et 45 pour bloquer des requêtes d'accès mémoire et autres et des registres d'information de commande de réseau 16, 17, 26, 27, 36, 37, 46 et 47. Le commutateur à barres croisées 50 commute en parallèle des données d'entre appliques sur les quatre jeux de ports d'entrée et les applique aux quatre jeux de ports de sortie. Cette commutation est réalisée sur la base d'une information bloquée par les registres d'information de commande de réseau 21, 22, 32 et 42 sur le-côté des ports d'entrée. Les numéros de port bloqués par les registres de numéro de port 14, 24, 34 et 44 sont respectivement "1", "2", "3" et "4". Ces numéros de port sont entrés en tant que partie de données dtentrée pour le commutateur à barres croisées 50 en vue d'une utilisation en tant qu'1-n- formation de commande de réseau lors du retour des donnees de réponse. Les index de référence de la figure 3 sont représentés seulement par les deux éléments numériques terminaux par souci de commodité de l'explication. Dans la réalité, pour le réseau 2200 pris parmi les réseaux de premier étage par exemple, le registre de numéro de port pour la première entrée est représenté par 2214 et le commutateur à barres croisées est représenté par a!bu. tn se référant aux figures 3 et 4 considérées ensemble, pour le paquet 1900 entré par exemple depuis la troisième entrée du réseau 2200 pris parmi les réseaux de premier étage, la requête d'accès mémoire est bloquée par le registre de requête 2231. L'information de commande pour les réseaux de premier étage dans ce paquet est bloquée par le registre d'information de commande de réseau 2232 et celle pour les réseaux de premier étage est bloquée par le registre d'information de commande de réseau 2233. Par conséquent, la requête d'accès mémoire, l'information de commande pour le réseau de second étage et le numéro de port "3" sont entrés dans le commutateur à barres croisees 2250. Si la valeur du registre d'information de commande 2232 pour les réseaux de premier étage vaut "4", ladite entrée est appliquée sur la quatrième sortie. Ainsi, -la requête d'accès mémoire est bloquée par le registre de requête 2245, l'information de commande pour les réseaux de second étage est bloquée par le registre d'information de commande de réseau 2246 et le numéro de port est bloqué par le registre d'information de commande de réseau 2247 en tant qu'information de commande pour les réseaux de quatrième étage. En se référant maintenant à a figure 4, le commutateur à barres croisées 50 comprend des décodeurs 61 à 64 permettant de décoder une information de commande de réseau, des arbitres 71 à 74 permettant d art itrer le degré de priorité de chaque sortie et des sélecteurs 81 à 84 permettant de sélectionner et d'appliquer l'une des entrées. Les décodeurs 61 à 64 reçoivent en entrée une information bloquée respectivement dans les registres d'information de commande de réseau 12, 22, 32 et 42. Chacun des décodeurs 61 à 64 active seulement l'un des quatre signaux de sortie en fonction dudit signal d'entrée et convoie ce signal actif Jusqu'à l'un des arbitres 71 à 74. Chacun des arbitres. 71 à 74, qui reçoit les résultats de décodage provenant des décodeurs, effectue une sélection si des signaux provenant d'une pluralité de décodeurs sont actifs en même temps. Un certain nombre de procédés pour cette sélection sont bien connus de l'homme de l'art tels que le système à niveau de priorité fixe et que le système à hiérarchie circulaire et n'importe lequel de ces procédés qui conviennent peut être utilisé. Les arbitres 71 à 74 qui ont sélectionné l'une des entrées convoient le résultat de la sélection jusqu'aux sélecteurs respectivement correspondants 81 à 84 qui, en fonction du résultat de sélection provenant des arbitres 71 à 74, sélectionnent et appliquent l'entrée désignée. Bien que la description qui précède concerne les configurations des réseaux de premier étage 2100 à 2400 et des réseaux de second étage 3100 à 3400, les réseaux de troisième étage 5100 à 5400 et les réseaux de quatrième étage 6100 à 6400 présentent sensiblement les mêmes configurations bien qu'ils n'incluent pas les registres de numéro de port 14, 24, 34 et 44 du fait qu'il n'est pas nécessaire d'ajouter une information de commande de réseau. Le fonctionnement d'un système de traitement parallèle selon la présente invention est maintenant produit par report au premier mode de réalisation particulier décrit ci-avant. On suppose ici un cas pour lequel le processeur vectoriel 1230 contenu dans l'unité de traitement arithmétique 1200 lit des données dans le module mémoire 4410 de l'unité de stockage 4400. En se référant aux figures 1, 2 et 3 considérées ensemble, à l'instant T = 1, le processeur vectoriel 1230 délivre une requête d'accès mémoire à l'aide du paquet 1900. Cette requête atteint les registres d'entrée 2231 à 2233 de la troisième entrée du réseau de premier étage 2200 à l'instant T = 2. Au niveau du réseau de premier étage 2200, la valeur "3" du registre de numéro de port 2234 est ajoutée en tant qu'information de commande de réseau de quatrième étage. Puis cette requête est commutée par le commutateur à barres croisées 2250 dans les réseaux de premier étage sur la base de l'information de commande de réseau de premier étage et elle atteint les registres de sortie 2245 à 2247 de la quatrième sortie à l'instant T = 3. Les données de ces registres de sortie 2245 à 2247 sont transférées en tant que paquet 2900 et elles atteignent les registres d'entrée 3421 à 3423 de la seconde entrée du réseau de second étage 3400 à l'instant T = 4. Au niveau de ce réseau de second étage 3400, la valeur "2" du registre de numéro de port 3424 est ajoutée en tant qu'information de commande de réseau de troisième étage. Puis cette requête est commutée par le commutateur à barres croisées 3450 dans les réseaux de second étage sur la base de l'information de commande de réseau de second étage et elle atteint les registres de sortie 3415 à 3417 de la première sortie à l'instant T = 5. Les données de ces registres de sortie 3415 à 3417 sont transférées en tant que paquet 3900 et elles atteignent le module de mémoire 4410 de l'unité de stockage 4400 à l'instant T = 6. Ceci provoque la lecture des données à l'adresse désignée du module de mémoire 4410. Les données lues sont retournees dans le paquet 4900 en tant que données de réponse. Les données de réponse atteignent les registres d'entrée 5411 à 5413 de la première entrée du réseau de troisième étage 5400 à l'instant T = 9. Les données de ce registre d'entrée 5411 à 5413 sont commutées par le commutateur à barres croisées 5450 dans les réseaux de troisième étage sur la base de l'information de commande de réseau de troisième étage et elles atteignent les registres de sortie 5425 à 5427 de la seconde sortie à l'instant T = 10. Les données de ces registres de sortie 5425 à 5427 sont transférées en tant que paquet 5900 et elles atteignent les registres d'entrée 6241 à 6243 de la quatrième entrée du réseau de quatrième étage 6200 à l'instant T = 11. Les données de ces registres d'entrée 6241 à 6243 sont commutées par le commutateur à barres croisées 6250 dans les réseaux de quatrième étage sur la base de l'information de commande de réseau de quatrième étage et elles atteignent les registres de sortie 6235 à 6237 de la troisième sortie à l'instant T = 12. Les données de ces registres de sortie 5425 à 5427 sont transférées en tant que paquet 5900 et elles atteignent les registres d'entrée 6241 à 6243 de la quatrième entrée du réseau de quatrième étage 6200 à l'instant T = 11. Puis à l'instant T = 13, les données de réponse provenant de ces registres de sortie 6235 à 6237 atteignent le processeur vectoriel 1230 pour terminer l'accès mémoire. Ainsi, ce système de traitement parallèle qui est le premier mode de réalisation particulier de la présente invention est muni de registres de numéro de port permettant de bloquer des numéros de port dans chacun des ses réseaux et les numéros de port sont noyés dans des paquets et sont transférés en tant qu'information de commande de réseau. Cet agencement permet de commander les réseaux conformément à cette information lorsque des données sont retournées. C'està-dire qu'en générant une information de commande de réseau en vue d'un retour dans les réseaux qui sont passés avant que la mémoire ne soit atteinte, la nécessité de générer une information de commande de réseau supplémentaire dans les unités de traitement arithmétique 1100 à 1400 est éliminée et la charge de traitement est réduite en conséquence. Un interfaçage entre les réseaux peut également être simplifié en correspondance. Un autre système de traitement parallèle qui constitue un second mode de réalisation particulier de la présente invention est maintenant décrit en détail en se reportant aux dessins. En référ-ence aux figures I et 2, le système de traitement parallèle qui est le second mode de réalisation de l'invention présente une configuration similaire à celle du premier mode de réalisation décrit ci-avant et sa configuration de paquet présente également un format similaire à celle du premier mode de réalisation. En se référant maintenant à la figure 6, chacun des réseaux de premier étage ou de second étage du second mode de réalisation de l'invention, tout comme dans le cas du premier mode de réalisation, comporte quatre jeux de ports d'entrée et de ports de sortie qui constituent un réseau 4 x 4 par l'intermédiaire d'un commutateur à barres croisées 50'. Sur le côté des ports d'entrée sont prévus des registres de requête 11, 21, 31 et 41 pour bloquer des requêtes d'accès mémoire et autres et des registres d'information de commande d'accès réseau 12, 13, 22, 23, 32, 33, 42 et 43 comme dans le premier mode de réalisation. Les registres de numéro de port 14, 24, 34 et 44 prévus dans le premier mode de réalisation sont absents de ce second mode de réalisation du fait que des numéros de port sont générés dans le commutateur.à barres croisées 50', comme décrit de manière plus détaillée ci-après. Sur les côtes des ports de sortie sont prévus des registres de requête 15, 25, 35 et 45 pour bloquer des requêtes d'accès mémoire et autres et des registres d'information de commande de réseau 16, 17, 26, 27, 36, 37, 46 et 47 comme dans le premier mode de réalisation. Les index de référence de la figure 6 sont représentés comme dans le cas du premier mode de réalisation, seulement au moyen des deux éléments numériques terminaux par souci de commodité de l'explication. En se référant à a figure 7, le commutateur à barres croisées 50' présente fondamentalement la même configuration que le commutateur à barres croisées 50 du premier mode de réalisation représenté sur a figure 4. La différence par rapport à sa contrepartie du premier mode de réalisation réside en ce que les sorties des arbitres 71 a 74 sont appliquées non seulement sur des sélecteurs 81 à 84 mais également directement sur des registres d'information de commande de réseau 17, 27, 37 et 47. Ainsi, les sorties des arbitres 71 à 74 sont des signaux permettant de sélectionner les entrées destinées à être appliquées sur les registres de sortie et elles correspondent exactement aux numéros des ports. Par conséquent, même si aucun numéro de port n'est appliqué au commutateur à barres croisées, les mêmes valeurs que le numéro de port peuvent etre obtenues en utilisant les sorties des arbitres. Les réseaux du second mode de réalisation de l'invention, comme décrit ci-avant, diffèrent du point de vue de la configuration interne de ceux du premier mode de réalisation. Cependant, la différence consiste à savoir si les numéros de port sont bloqués par des registres ou sont générés dans le commutateur à barres croisées, mais les fonctions des réseaux sont les mêmes. Par conséquent, il n'y a pas de différence de fonctionnement en tant que système de traitement parallèle entre les premier et second modes de réalisation. Ainsi, dans ce système de traitement parallèle qui constitue le second mode de réalisation de l'invention, les numéros de port sont générés dans le commutateur à barres croisées 5E' et les numéros de port sont noyés dans des paquets et sont transférés en tant qu'information de commande de réseau. Cet agencement permet de commander les réseaux conformément à cette information lorsque des données sont retournées. C'est-à-dire que tout comme dans le premier mode de réalisation, en générant une information de commande de réseau en vue d'un retour dans les réseaux qui sont passés avant que la mémoire ne soit atteinte, la nécessité de générer une information de commande de réseau supplémentaire dans les unités de traitement arithmétique 1100 à 1400 est éliminée et la charge de traitement est réduite en conséquence. L'interfaçage entre les réseaux peut également être simplifié en correspondance. En outre, puisque les numéros de port sont générés dans le commutateur à barres croisées 50', on peut se dispenser des regis:tres de numéro de port et les largeurs binaires des sélecteurs peuvent être rendues plus étroites. Comme décrit ici, la présente invention a pour avantage de simplifier l'interfaçage entre les réseaux en générant dans les réseaux, lorsque l'accès mémoire doit être réalisé dans un système de traitement parallèle, une information de commande de réseau pour le retour des données de lecture, et en la noyant dans des requêtes. REVENDICATIONS 1. Système de traitement parallèle comprenant une unité de stockage comportant une pluralité de modules de mémoire (4100, 4200, 4300 et 4400) une pluralité d'unités de traitement arithmétique (1100, 1200, 1300 et 1400) permettant de délivrer des requêtes de lecture à ladite unité de stockage des premières unités de commutation de données (2100, 2200, 2300, 2400, 3100, 3200 et 4200) permettant d'appliquer en parallèle des requêtes de lecture provenant de ladite pluralité d'unités de traitement arithmétique à l'un quelconque desdits modules de mémoire contenus dans ladite unite de stockage ; et des secondes unités de commutation de données (5100, 5200, 5300, 5400, 6100, 6200, 6300 et 6400) permettant d'appliquer en parallèle des données lues dans ladite unité de stockage à l'une quelconque desdites unités de traitement arithmétique, le système de traitement parallèle étant caractérisé en ce que lesdites premières unités de commutation de données ajoutent auxdites requêtes de lecture l'information des aiguillages de sortie dans lesdites secondes unités de commutation de données. 2. Circuit de commutation de données (2100, 2200, 2300, 2400, 3100, 3200 et 4200) muni d'une pluralité de ports d'entrée et d'une pluralité de ports de sortie, permettant d'appliquer en parallèle une pluralité de jeux de données d'entrée à l'un quelconque des ports de sortie, caractérisé en ce que l'identifieur de chaque port d'entrée est ajouté à chaque jeu desdites données en tant qu'information des aiguillages de sortie. 3. Circuit de commutation de données selon la revendication 2, incluant en outre un moyen de blocage d'identifieur de port (14, 24, 34 et 44) permettant de bloquer Itidentifieur de port de chaque port d'entrée, caractérisé en ce que les identifieurs de port bloqués par ce moyen de blocage d'identifieur de port sont ajoutés auxdites données en tant qu'information des aiguillages de sortie. 4. Circuit de commutation de données selon la revendication 2, incluant en outre des moyens d'arbitrage (71, 72, 73 et 74) pour générer l'identifieur de port de chaque port d'entrée, caractérisé en ce que les identifieurs de port générés par ces moyens d'arbitrage sont ajoutés auxdites données. 5. Système de traitement parallèle comprenant une unité de stockage comportant une pluralité de modules de mémoire (4100, 4200, 4300 et 4400) une pluralité d'unités de traitement arithmétique (1100, 1200, 1300 et 1400) pour délivrer des requêtes de lecture à ladite unité de stockage ; et une pluralité de seconds circuits de commutation de données (5100, 5200, 5300, 5400, 6100, 6200, 6300 et 6400) permettant de transférer en parallèle des données lues dans ladite unité de stockage jusqu'à ladite pluralité d'unités de traitement arithmétique, chacun desdits seconds circuits de commutation de données étant muni d'une pluralité de ports d'entrée et d'une pluralité de ports de sortie, et une pluralité de jeux de données d'entrée étant appliqués sur l'un quelconque des ports de sortie, caractérisé en ce que une pluralité de circuits de commutation de données (2100, 2200, 2300, 2400, 3100, 3200 et 4200) selon la revendication 2 sont en outre prévus pour transférer en parallèle des requêtes de lecture depuis ladite pluralité d'unités de traitement arithmétique jusqu'a ladite unité de stockage.