FR 2724511 A1 19960315 FR 9510522 A 19950908 La présente invention concerne un système de télécommunications en multiplex du type maître-esclave, qui permet à un dispositif de télécommunications maître de se synchroniser avec un dispositif de télécommunications esclave, effectue le multiplexage des bits du signal de sortie des deux dispositifs, et transmet le signal de sortie multiplex à une autre station avec une vitesse de transmission élevée, et elle concerne plus particulièrement un semblable dispositif possédant une fonction d'échange réciproque des rôles de maître et d'esclave. En outre, la présente invention concerne un circuit à boucle à phase asservie, ou PLL (boucle synchrone en phase) qui est utilisé dans le système de télécommunications en multiplex maître-esclave ci-dessus mentionné et, plus particulièrement, un semblable circuit qui peut délivrer un signal d'horloge stable même s'il se produit une interruption ou une variation brutale du signal d'horloge appliqué en entrée. Ainsi, dans certains cas, le signal de sortie des deux dispositifs de télécommunications subit un multiplexage de ses bits et est transmis avec une vitesse de transmission plus élevée. Dans un tel cas, I'un des dispositifs de télécommunications étant placé dans l'état maître, et l'autre dispositif de télécommunications étant placé dans l'état esclave, il est permis au signal d'horloge se trouvant du côté esclave de se synchroniser avec celui se trouvant du côté maître, et le maître et l'esclave échangent leurs rôles lorsque cela est nécessaire. La configuration d'un tel système de télécommunications en multiplex maître-esclave classique est présentée sur la figure 1. Sur la figure 1, la ligne en trait interrompu indique un signal de données, et la ligne en trait continu indique l'entrée ou la sortie d'un signal d'horloge. Sur la figure 1, des signaux de données délivrés par un premier et un deuxième équipement de télécommunications, 11 et 12, sont appliqués à l'entrée d'un dispositif de multiplexage (MUX) 13, dans lequel les signaux sont multiplexés en bits et sont délivrés avec une vitesse de transmission élevée. Relativement aux signaux d'horloge, le premier dispositif de télécommunications 11 passe dans un état maître verrouillé sur un signal d'horloge de référence externe principal (ci-après appelé signal d'horloge PE), et le deuxième dispositif de télécommunications 12 passe dans un état esclave verrouillé sur un signal d'horloge P délivré par le premier dispositif de télécommunications 11, ce qui maintient un état synchrone. Toutefois, si des perturbations apparaissent dans le signal d'horloge PE, le deuxième dispositif de télécommunications 12 passe dans un état maître verrouillé sur un signal d'horloge de référence externe secondaire (ci-après appelé signal d'horloge SE), et le premier dispositif de télécommunications 11 passe dans un état esclave verrouillé sur un signal d'horloge S fourni par le deuxième dispositif de télécommunications 12, ce qui permet de continuer à maintenir un état synchrone. Ainsi, le système de télécommunications en multiplex ci-dessus mentionné peut maintenir une relation synchrone même lorsque surviennent des perturbations du signal d'horloge par un échange mutuel des rôles de maître et d'esclave entre le premier et le deuxième dispositif de télécommunications, 11 et 12. Toutefois, dans le système de télécommunications en multiplex classique ci-dessus mentionné, lorsque le maître et l'esclave échangent leurs rôles, une brutale variation de phase du signal d'horloge se produit à l'entrée du dispositif de multiplexage 13. La brusque variation de phase produit une "perte de trame" (LOS) et une "sortie de trame" (OOF) dans le dispositif de multiplexage 13, ce qui se traduit par l'apparition d'un problème. Cet état est représenté sur les figures 2A et 2B. La figure 2A montre le cas où le premier dispositif de télécommunications 11 est dans l'état maître, le deuxième dispositif de télécommunications 12 est dans l'état esclave, ct la différence de phase Ts vaut T/4. De la même façon, la figure 2B montre le cas où le premier dispositif de télécommunications 11 est dans l'état esclave, le deuxième dispositif de télécommunications 12 est dans l'état maître, et la différence de phase Ts' vaut T/4. Dans ce cas, lorsque le premier dispositif de télécommunications 11 passe de l'état maître à l'état esclave, il subit un retard d'une différence de phase valant Ts' par rapport au deuxième dispositif de télécommunications 12 et est verrouillé, de sorte qu'il apparaît une variation de phase de T/2. Comme décrit dessus, dans le système de télécommunications en multiplex classique, se pose le problème selon lequel, lorsque le maître et l'esclave échangent leurs rôles, les signaux d'entrée du dispositif de multiplexage subissent une brutale variation de phase du signal d'horloge, ce qui conduit à une perturbation du type LOS et OOF dans la partie multiplexage. Ainsi, dans le système de télécommunications en multiplex ci dessous mentionné, les dispositifs de télécommunications maître et esclave possèdent respectivement des circuits PI1, par lesquels un signal d'horloge interne synchronisé avec un signal d'horloge d'entrée est produit. n faut que le circuit PLL utilisé ici continue de produire un signal d'horloge stable même si le signal d'horloge d'entrée s'interrompt ou qu'une brusque variation apparaît du fait d'un échange de rôles entre le maître et l'esclave. Par conséquent, pour cette oraison, on a largement utilisé un circuit PLL possédant une fonction d'"ajournement" (c'est-àdire de maintien).Toutefois, la configuration de la fonction d'ajournement dans le circuit PLL classique est la cause de problèmes en ce que, d'un point de vue fondamental, la précision est médiocre et, selon le moment où le signal d'horloge a été interrompu, la fréquence du signal d'horloge de sortie varie avant et après l'interruption du signal d'horloge, et en ce qu'il est facilement affecté par les variations de la tension d'alimentation électrique et les changements de température. De plus, selon le dispositif utilisé, il existe un cas où la fonction d'ajournement ne peut pas être chargée sur le dispositif PLL. Alors que certains circuits PLL utilisent une technique de traitement numérique, dans un circuit PLL numérique classique, du fait du retard de traitement arithmétique du filtre numérique, la variation de la tension de sortie peut ne pas "suivre" la variation du signal de sortie de comparaison de phase, si bien que la capture de synchronicité, ce que l'on appelle la "synchronisation" dc l'oscillateur, peut se révéler difficile. Ainsi, on n'obtient pas une plage de capture, c'est-à-dire de synchronisation, suffisante. De plus, bien qu'il n'existe pas vraiment de problème dans le cas où, pour un oscillateur commandé par tension, la fréquence d'oscillation est relativement basse et l'intervalle admissible de la tension de commande peut être rendu relativement large, il devient nécessaire d'effectuer un traitement de "synchronisation" très précis lorsqu'on utilise un oscillateur possédant une fréquence d'oscillation élevée et un intervalle admissible étroit pour la tension dc commande. De plus, dans le circuit PLI, on emploie généralement, pour le signal d'horloge de référence, une configuration redondante afin d'obtenir une certaine fiabilité. Dans ce cas, la caractéristique de réponse transitoire d'une boucle doit être soumise à un retard pour qu'on puisse assurer la capture de synchronicité lors du changement de signal. Toutefois, lorsque la caractéristique d'un filtre de boucle a été retardée, sa réponse en fonctionnement stationnaire présente également un retard. Un premier but de l'invention est de produire un système de télécommunications en multiplex maître-esclave qui peut supprimer la brusque variation de phase du signal d'horloge produite à l'entrée du dispositif de multiplexage au moment de l'échange des rôles maître-esclave, et qui peut éliminer la probabilité qu'un problème de LOS et OOF apparaisse dans la partie multiplexage. Un deuxième but de l'invention est de produire un circuit PLL qui peut continuer à délivrer un signal d'horloge avec la même fréquence que celle existant avant l'interruption, même si le signal d'horloge faisant fonction de référence a été interrompu, et de produire un circuit PLL convenant pour l'utilisation dans le système de télécommunications en multiplex maître-esclave cidessus, et dans lequel la fréquence du signal d'horloge de sortie ne varie pas même s'il apparaît une variation de la tension d'alimentation électrique ou une variation de température. Un troisième but de l'invention est de produire un circuit PLL numérique qui peut procurer une plage de synchronisation suffisante même si le filtre numérique possède un retard de traitement numérique, ce qui permet de suivre de manière positive un grand changement de phase. Un quatrième but de l'invention est de produire un circuit PLL numérique qui peut effectuer un traitement de "synchronisation" très précis même lorsqu'on utilise un oscillateur commandé par tension qui possède une fréquence d'oscillation relativement élevée et un intervalle admissible étroit de tension de commande. Un cinquième but de l'invention est de produire un circuit PLL à configuration redondante qui, à l'aide d'une configuration simple, retarde la caractéristique de réponse transitoire à une variation de phase de sortie apparaissant lorsque le signal d'horloge de référence change et peut répondre à une variation stationnaire et à une miaovariation avec une vitesse élevée. Le système de télécommunications en multiplex maître-esclave selon le premier aspect de l'invention, qui permet d'atteindre le premier but, est constitué par un système de télécommunications en multiplex du type maître-esclave, comprenant : un premier et un deuxième dispositif de télécommunications dotés de circuits de sélection permettant de sélectionner un signal d'horloge quelconque parmi des signaux d'horloge de référence et des signaux d'horloge pour la synchronisation de l'esclave, ainsi que de circuits de production de signal d'horloge permettant de produire respectivement un signal d'horloge synchrone destiné au traitement des signaux de données à partir du signal d'horloge sélectionné dans les circuits de sélection, lesdits circuits de sélection se voyant délivrer un signal d'horloge sélectionné dans un circuit de sélection se trouvant du obté correspondant au titre de signal d'horloge destiné à la synchronisation de l'esclave, de sorte que l'un quelconque des dispositifs sélectionne ledit signal d'horloge de référence pour devenir maître, et l'autre dispositif sélectionne ledit signal d'horloge destiné à la synchronisation de l'esclave pour devenir esclave ; et un dispositif de multiplexage destiné à recevoir un signal de données traité dans ces dispositifs de télécommunications et un signal d'horloge synchrone de ceux-ci et à effectuer le multiplexage des bits de ceux-ci pour les transmettre et les délivrer; le temps de traitement des circuits de sélection respectifs et des circuits de production de signal d'horloge desdits premier et deuxième dispositifs de télécommunications est rendu équivalent au retard apparaissant dans une ligne de transmission du signal d'horloge destiné à la synchronisation de l'esclave allant au dispositif de télécommunications du côté correspondant. Le circuit PLL selon le deuxième aspect de l'invention, qui permet d'atteindre le deuxième but, est constitué par un circuit PLL comprenant : un moyen générateur de signal d'horloge servant à produire un signal d'horloge et faisant varier sa fréquence en fonction d'un signal de commande; un moyen retardateur destiné à recevoir un signal d'horloge de référence et à le maintenir pendant un certain temps; un moyen de comparaison de phase servant à effectuer une comparaison de phase entre le signal d'horloge produit dans ledit moyen générateur de signal d'horloge et le signal d'horloge de référence délivré par ledit moyen retardateur, et à produire un signal de différence de phase associé ; un moyen de production de signal de commande servant à produire un signal de commande à destination dudit moyen générateur de signal d'horloge sur la base du signal de différence de phase obtenu dans ledit moyen de comparaison de phase; un moyen de détection d'interruption d'entrée servant à détecter une interruption d'entrée dudit signal d'horloge de référence ; et un moyen de traitement d'ajournement servant à maintenir le signal de commande produit dans ledit moyen de production de signal de commande à l'instant où l'interruption d'entrée est détectée par le moyen de détection d'interruption de l'entrée. Le circuit PLL numérique selon le troisième aspect de l'invention, qui permet d'atteindre le troisième but, est constitué par un circuit PLL numérique comprenant : un moyen générateur de signal d'horloge servant à produire un signal d'horloge et faisant varier sa fréquence en fonction d'un signal de commande; un moyen de comparaison de phase servant à effectuer une comparaison de phase entre le signal d'horloge produit dans le moyen générateur de signal horloge ct le signal d'horloge de référence, et à produire un signal de différence de phase associé; un filtre analogique servant à intégrer le signal de différence de phase délivré par le moyen de comparaison de phase afin de produire un signal de commande destiné audit moyen générateur de signal d'horloge ; un convertisseur analogique-numérique servant à convertir le signal de sortie du filtre analogique en un signal de commande numérique; un filtre numérique qui convertit le niveau dudit signal numérique en la valeur minimale de l'intervalle admissible lorsque le niveau du signal numérique produit par le moyen de traitement de filtrage devient la valeur maximale de l'intervalle admissible, et qui convertit le niveau dudit signal numérique à la valeur maximale de l'intervalle admissible lorsque le niveau dudit signal numérique devient la valeur minimale de l'intervalle admissible. Le circuit Pli numérique selon le quatrième aspect de l'invention, qui permet d'atteindre le quatrième but, est constitué par un circuit PLL numérique comprenant : un moyen générateur de signal d'horloge servant à produire un signal d'horloge et faisant varier sa fréquence en fonction d'un signal de commande; un moyen de comparaison de phase servant à effectuer une comparaison de phase entre le signal d'horloge produit dans le moyen générateur de signal d'horloge et le signal d'horloge de référence, et produisant un signal de différence de phase associé ; un filtre analogique servant à intégrer le signal de différence de phase délivré par le moyen de comparaison de phase afin de produire un signal de commande destiné audit moyen générateur de signal d'horloge ; un convertisseur analogique-numérique servant à convertir le signal de sortie du filtre analogique en un signal de commande numérique; un filtre numérique qui convertit sélectivement le niveau dudit signal numérique en la valeur minimale ou en la valeur centrale de l'intervalle admissible lorsque le niveau du signal numérique produit par ledit moyen de traitement de filtrage devient la valeur maximale de l'intervalle admissible, qui convertit sélectivement le niveau dudit signal numérique en la valeur maximale ou la valeur de centrale de l'intervalle admissible lorsque le niveau dudit signal numérique devient la valeur minimale de l'intervalle admissible, et qui convertit le niveau dudit signal numérique en au moins une desdites valeurs maximale et minimale lorsque le niveau dudit signal numérique devient un niveau d'onde d'impulsions qui est plus petit que la valeur maximale et plus grand que la valeur minimale de l'intervalle admissible ; et un convertisseur numérique-analogique servant à convertir le signal de commande numérique délivré par le filtre numérique en un signal analogique et à délivrer le signal analogique audit moyen générateur de signal d'horloge. Le circuit PLL selon le cinquième aspect de l'invention, qui permet d'atteindre le cinquième but, est constitué par un circuit PLL comportant : un moyen générateur de signal d'horloge servant à produire un signal d'horloge et faisant varier sa fréquence en fonction d'un signal de commande; un moyen de comparaison de phase servant à effectuer une comparaison de phase entre le signal d'horloge produit dans ledit moyen générateur de signal d'horloge et le signal d'horloge de référence, et à produire un signal de différence de phase associé ; et un filtre de boucle servant à intégrer le signal de différence de phase obtenu par le moyen de comparaison de phase et à produire un signal de commande de tension à destination dudit moyen générateur de signal d'horloge ; ledit filtre numérique comprenant : un circuit tampon qui, en prenant la tension de sortie dudit filtre de boucle comme référence, produit une tension égale en courant continu à la tension de sortie, la caractéristique de réponse étant retardée en arrière de la caractéristique de réponse dudit filtre de boucle ; et un circuit limiteur qui est placé entre la borne de sortie du circuit tampon et la borne de sortie dudit filtre de boucle, et qui, lorsque la différence de tension entre les deux bornes de sortie atteint une tension spécifiée ou la dépasse, limite la tension de sortie dudit filtre de boucle à la valeur spécifiée. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1 est un schéma de circuit fonctionnel montrant une configuration d'un système classique de télécommunications en multiplex du type maître-esclave; les figures 2A et 2B sont des diagrammes de formes d'onde temporelles montrant le cas où apparaît une brusque variation de phase lorsque les états maître et esclave d'un signal d'horloge s'échangent dans le système classique; la figure 3 est un schéma de circuit fonctionnel montrant la configuration d'un premier mode de réalisation d'un système de télécommunications en multiplex maître-esclave se rapportant au premier aspect de l'invention;; la figure 4 est un schéma de circuit fonctionnel montrant la configuration d'un deuxième mode de réalisation d'un système de télécommunications en multiplex maître-esclave se rapportant au premier aspect de l'invention; la figure 5 est un schéma de circuit fonctionnel montrant la configuration d'un premier mode de réalisation d'un circuit PLL qui possède une fonction d'ajournement, se rapportant au deuxième aspect de l'invention; les figures 6A et 6B sont des diagrammes de formes d'onde temporelles qui facilitent les explications du fonctionnement de la fonction d'ajournement du mode de réalisation de la figure 5; la figure 7 est un schéma de circuit fonctionnel montrant la configuration d'un deuxième mode de réalisation d'un circuit PLI, qui possède une fonction d'ajournement se rapportant au deuxième aspect de l'invention;; la figure 8 est un schéma de circuit fonctionnel montrant la configuration d'un troisième mode de réalisation d'un circuit PLL qui possède une fonction d'ajournement, se rapportant au premier aspect de l'invention; la figure 9 est un schéma de circuit fonctionnel montrant la configuration d'un mode de réalisation d'un circuit PLL numérique, se rapportant au troisième aspect de l'invention; la figure 10 est un schéma de circuit fonctionnel montrant la configuration d'un filtre numérique qui constitue une partie principale du circuit PLL numérique, se rapportant au troisième mode de réalisation; la figure 11 est un diagramme de forme d'onde montrant une forme d'onde de signal, qu'on utilisera pour expliquer le fonctionnement du filtre numérique de la figure 10;; la figure 12 est un diagramme de forme d'onde montrant une forme d'onde de signal, qu'on utilisera pour expliquer le fonctionnement du filtre numérique de la figure 10; la figure 13 est un schéma de circuit fonctionnel montrant la configuration d'un mode de réalisation d'un circuit PLL numérique, se rapportant au quatrième aspect de l'invention; la figure 14 est un organigramme montrant une partie d'un traitement de conversion de niveau de signal ayant lieu dans le filtre numérique du circuit PLL numérique de la figure 13; la figure 15 est un organigramme montrant une autre partie du traitement de conversion de niveau de signal ayant lieu dans le filtre numérique du circuit PLL numérique de la figure 13;; la figure 16 est un diagramme de forme d'onde montrant un exemple de la forme d'onde de signal obtenue après traitement de filtrage dans le filtre numérique du circuit PLL numérique de la figure 13; la figure 17 est un diagramme de formes d'onde montrant un exemple des formes d'onde d'une tension de signal dc commande et d'un signal de comparaison de phase lorsque la capture de synchronicité, ou synchronisation, du circuit PLL numérique de la figure 13 ne peut pas être exécutée; la figure 18 est un diagramme de formes d'onde montrant les formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase après qu'un repositionnement de mise sous tension a été exécuté pour les formes d'onde représentées sur la figure 17;; la figure 19 est un diagramme de formes d'onde montrant un autre exemple des formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase lorsque la synchronisation du circuit PLL numérique de la figure 13 ne peut pas être exécutée; la figure 20 est un diagramme de formes d'onde montrant les formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase après qu'un repositionnement de mise sous tension a été exécuté pour les formes d'onde présentées sur la figure 19; la figure 21 est un diagramme de formes d'onde montrant un autre exemple des formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase lorsque la synchronisation du circuit PLL numérique de la figure 13 ne peut pas être exécutée; ; la figure 22 est un diagramme de formes d'onde montrant les formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase après qu'un repositionnement de mise sous tension a été exécuté pour les formes d'onde présentées sur la figure 21; la figure 23 est un diagramme de formes d'onde montrant un autre exemple des formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase lorsque la synchronisation du circuit PLL numérique de la figure 13 ne peut pas être exécutée; la figure 24 est un diagramme de formes d'onde montrant les formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase après qu'un repositionnement de mise sous tension a été exécuté pour les formes d'onde présentées sur la figure 23;; la figure 25 est un diagramme de formes d'onde montrant les formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase après modification de la fréquence d'un signal d'horloge de référence VREF, pour les formes d'onde présentées sur la figure 23; la figure 26 est un diagramme de formes d'onde montrant un exemple des formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase, représentant un effet du circuit Pli numérique de la figure 13; la figure 27 est un diagramme de formes d'onde montrant un autre exemple des formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase représentant un effet du circuit PLL numérique de la figure 13;; la figure 28 est un diagramme de formes d'onde montrant un autre exemple des formes d'onde d'une tension de signal de commande et d'un signal de comparaison de phase représentant un effet du circuit PLL numérique de la figure 13; la figure 29 est un diagramme de formes d'onde montrant un exemple des formes d'onde d'un signal d'horloge de référence et d'un signal d'horloge de réaction représentant un effet du circuit Pli numérique de la figure 13; la figure 30 est un diagramme de formes d'onde montrant un autre exemple des formes d'onde d'un signal d'horloge de référence et d'un signal d'horloge de réaction représentant un effet du circuit PLL numérique de la figure 13;; la figure 31 est un diagramme de formes d'onde montrant un autre exemple des formes d'onde d'un signal d'horloge de référence et d'un signal d'horloge de réaction représentant un effet du circuit PLL numérique de la figure 13; la figure 32 est un schéma de circuit fonctionnel montrant un premier mode de réalisation d'un circuit PU, se rapportant au cinquième aspect de l'invention; la figure 33 est un schéma de circuit fonctionnel montrant une configuration particulière du mode de réalisation de la figure 33; les figures 34A et 34B sont des diagrammes caractéristiques montrant la caractéristique de réponse temporelle de la tension de commande d'un oscillateur commandé par tension, ces diagrammes servant à expliquer le fonctionnement du mode de réalisation de la figure 33;; les figures 35A et 35B sont des diagrammes de formes d'onde montrant les résultats obtenus par confirmation de l'effet du mode de réalisation de la figure 33; la figure 36 est un schéma de circuit fonctionnel montrant la configuration d'un deuxième mode de réalisation, se rapportant au cinquième aspect de l'invention; la figure 37 est un schéma de circuit fonctionnel montrant la configuration d'un troisième mode de réalisation, se rapportant au cinquième aspect de l'invention. Sur la figure 3, est présentée la configuration d'un premier mode de réalisation d'un système de télécommunications en multiplex mâître esclave se rapportant au premier aspect de l'invention, où le numéro de référence 21 désigne un premier dispositif de télécommunications, le numéro de référence 22 désigne un deuxième dispositif de télécommunications, et le numéro de référence 23 désigne un multiplexeur (MUX). A l'entrée du premier dispositif de télécommunications 21, sont appliqués un signal de données S1 en même temps qu'un signal d'horloge PE en synchronisme avec ce signal, et un signal d'horloge S venant du deuxième dispositif de télécommunications 22 ; à l'entrée du deuxième dispositif de télécommunications 22, sont appliqués un signal de données S2 en même temps qu un signal d'horloge SE en synchronisme avec ce signal, et un signal d'horloge P venant du premier dispositif de télécommunications 21. Le premier dispositif de télécommunications 21 comprend une partie 211 de traitement de données et une partie 212 de traitement de signal d'horloge. La partie 212 de traitement de signal d'horloge comporte un circuit retardateur (D) 2121 servant à retarder le signal d'horloge S d'un temps prédéterminé, un circuit de sélection (SEL) 2122 servant à sélectionner le signal d'horloge PE ou le signal d'horloge S retardé, et un circuit de production de signal d'horloge (PLL) 2123 servant à assurer l'asservissement sur le signal d'horloge sélectionné dans le circuit de sélection 2122 et à produire un signal d'horloge synchrone d'une fréquence voulue pour la partie 211 de traitement de données.La partie 211 de traitement de données commande le cadencement de la donnée d'entrée sur la base du signal d'horloge synchrone produit dans le circuit 2123 de production de signal d'horloge de façon à délivrer la donnée d'entrée. Le deuxième dispositif de télécommunications 22 possède la même configuration que le premier dispositif de télécommunications 21, et comporte une partie 221 de traitement de données et une partie 222 de traitement de signal d'horloge. La partie 222 de traitement de signal d'horloge comporte un circuit retardateur (D) 2221 servant à retarder d'une durée prédéterminée le signal d'horloge P, un circuit de sélection (SEL) 2222 servant à sélectionner le signal d'horloge SE ou le signal d'horloge P retardé, et un circuit de production de signal d'horloge (PLL) 2223 servant à effectuer l'asservissement sur le signal d'horloge sélectionné dans le circuit de sélection 2222 et à produire un signal d'horloge synchrone ayant la fréquence voulue pour la partie de traitement de données 221. La partie de traitement de données 221 commande le cadencement de la donnée d'entrée sur la base du signal d'horloge synchrone produit dans le circuit 2223 de production de signal d'horloge de façon à délivrer la donnée d'entrée. Les signaux de données délivrés par les premier et deuxième dispositifs de télécommunications 21 et 22 sont envoyés en même temps que les signaux d'horloge synchrone produits dans les circuits de production de signal d'horloge respectifs 2123 et 2223 au multiplexeur 23, dans lequel les signaux de données sont multiplexés et délivrés pour être transmis. Ainsi, dans le système possédant la configuration cidessus mentionnée, les circuits retardateurs 2121 et 2221 sont destinés à ajuster la phase du signal d'horloge P et du signal d'horloge S délivrés par les premier et deuxième dispositifs de télécommunications 21 et 22, de sorte que la phase des signaux d'horloge appliqués aux circuits de sélection 2122 et 2222 est ajustée, la brusque variation de phase qui apparaît lors de l'échange des rôles maître-esclave étant ainsi supprimée. On va expliquer ci-après de façon détaillée le fonctionnement des opérations. On suppose d'abord que le circuit de sélection 2122 du premier dispositif de télécommunications 21 sélectionne le signal d'horloge PE et que le circuit de sélection 2222 du deuxième dispositif de télécommunications 22 sélectionne le signal d'horloge P du premier dispositif de télécommunications 21. Ainsi, le premier dispositif de télécommunications 21 est dans l'état maître, et le deuxième dispositif de télécommunications 22 est dans l'état esclave. Sur la figure 3, le retard apparaissant dans chaque bloc du circuit et chaque ligne de transmission est exprimée par T1, T2 pour les circuits retardateurs 2121,2222, par TS1, TS2 pour les circuits de sélection 2122,2222, par TP1, TP2 pour les circuits de production de signal d'horloge 2123, 2223, et par TM1, TM2 pour les lignes conduisant au multiplexeur 23. La différence de phase du signal d'horloge synchrone venant des premier et deuxième dispositifs de télécommunications 21 et 22 qui est envoyé dans le multiplexeur 23 est la différence entre le retard pris en allant du circuit de sélection 2122 au multiplexeur 23 via le circuit de production de signal d'horloge 2123 et le retard pris en allant du circuit de sélection 2122 au multiplexeur 23 via le deuxième dispositif de télécommunications 22 pour le signal d'horloge P.Ainsi, la différence de phase Ts est exprimée par l'équation suivante: Ts = (TP1 + TM1) - (TP +T2 +TS2 + TP2 + TM2) (1) De même, la différence de phase Ts' du signal d'horloge synchrone appliquée au multiplexeur 23 lorsque le deuxième dispositif de télécommunications 22 est dans l'état maître et que le premier dispositif de télécommunications 21 est dans l'état esclave s'exprime à l'aide de l'équation suivante: Ts' = (TP2 + TM2) - (TS + T1 + TS1 + TP1 + TM1) (2) La différence de phase apparaissant lors de l'échange des rôles maître esclave devient la somme de Ts et Ts', de sorte qu'on obtient l'équation suivante:: Ts + Ts' = (TP1 + TM1) - (TP + T2 + TS2 + TP2 + TM2) + (TP2+ TM2) - OS + T1 + TS1 + TP1 + TM1) = P + T2 + TS2 + TS + T1 + TS1) (3) Si l'on suppose maintenant que n = 1, 2, 3,..., et que la fréquence du signal est donnée par T et si on ajuste les retards T1 et T2 des circuits retardateurs 2121 et 2221, de façon que l'équation suivante soit établie: (IP+T2+TS2+TS+Tl+TS1)=nT (4) l'équation (3) devient la suivante: Ts + Ts' = -nT =0 (5) On peut donc supprimer la variation de phase. On va décrire ci-après le procédé d'ajustement de la phase. Lorsque le premier dispositif de télécommunications 21 sélectionne le signal d'horloge PE et que le deuxième dispositif de télécommunications 22 sélectionne le signal d'horloge P venant du premier dispositif de télécommunications 21, et que, par conséquent, le premier dispositif de télécommunications 21 est dans l'étant maître et le deuxième dispositif de télécommunications 22 est dans l'état esclave, la différence de phase dS entre deux signaux d'horloge appliqué à l'entrée du circuit de sélection 2122 s'exprime par l'équation suivante: dus = TSI + TP + T2 + TS2 + TS2 + TS (6) qui devient égal à l'équation (4).Par conséquent, à l'aide des circuits retardateurs 2121 et 2221, on ajuste la phase du signal d'entrée du circuit de sélection 2122 du premier dispositif de télécommunications 21 de façon à supprimer la brutale variation de phase apparaissant lors de l'échange des rôles maître-esclave. La figure 4 montre la configuration d'un deuxième mode de réalisation d'un système de télécommunications en multiplex maître-esclave, se rapportant au premier aspect de l'invention. Sur la figure 4, les parties identiques à des parties de la figure 3 sont désignées par les mêmes numéros de référence, de sorte qu'on n'expliquera que les parties différentes. Ainsi, dans la configuration de ce mode de réalisation, les circuits retardateurs 2121 et 2221 ci-dessus mentionnés sont omis, et, comme on peut le voir sur la figure 4, le retard de traitement respectif des circuits de sélection 2122 et 2222 est fixé à nT, tandis que le retard de chaque ligne de transmission du signal d'horloge PE et du signal d'horloge SE est préalablement fixé à nT. Par conséquent, on obtient l'équation suivante: Ts + Ts' = -(TP + TS2 + TS + TS1) = nT+nT+nT+nT) = -4nT =0 (7) de sorte qu'on comprendra qu'il est possible de supprimer la variation de phase. Toutefois, dans la configuration ci-dessus indiquée, tandis que le temps et le travail nécessaires à l'exécution de l'ajustement de phase peut être omis par comparaison avec le cas de la configuration de la figure 3, il devient nécessaire de gérer le temps de retard du signal d'horloge SE, du circuit de production de signal d'horloge 2123, du circuit de sélection 2222 et de la ligne de transmission de signal d'horloge. Comme décrit cidessus, l'un ou l'autre des modes de réalisation peut supprimer la brusque variation de phase des signaux d'horloge subie par les signaux d'entrée appliqués au multiplexeur qui apparaît lors de l'échange des rôles maître-esclave, et peut éliminer la probabilité qu'un problème de LOS et OOF se produise dans la partie multiplexage. Ainsi, le circuit PLL se révélant efficace lorsqu'on utilise dans le système de télécommunications en multiplex maître-esclave ci-dessus mentionné est celui qui possède une fonction d'ajournement permettant de conserver l'état de sortie existant avant l'apparition de l'interruption même si le signal d'horloge de référence s'interrompt. Toutefois, si un signal d'horloge utilisé comme référence s'interrompt, un circuit PLL possédant une fonction d'ajournement classique délivrera un signal d'horloge qui possède une fréquence différente de celle existant avant l'interruption. il existe aussi un problème du fait qu'une variation de la tension d'alimentation ou une variation de température provoque un changement de la fréquence du signal de sortie de l'oscillateur commandé par tension.Par conséquent, il est proposé un circuit PLL qui peut continuer à délivrer un signal d'horloge ayant la même fréquence que celle d'avant l'interruption même si le signal d'horloge faisant fonction de référence s'interrompt, et un circuit PLL dans lequel la fréquence du signal d'horloge de sortie ne varie pas même si une variation de la tension d'alimentation ou une variation de température se produit. La figure 5 montre la configuration d'un premier mode de réalisation d'un circuit PLL qui possède une fonction d'ajournement, se rapportant au deuxième aspect de l'invention. On se reporte à la figure 5. Dans un oscillateur à cristal commandé par tension (VCXO) 31 servant à produire un signal d'horloge CLEout, la fréquence centrale est fixée à une valeur valant N fois celle d'un signal d'horloge de référence Clin, et le signal de sortie d'oscillation est foumi à un compteur 32. Le compteur 32 compte le signal d'horloge de sortie du VCXO 31 à la même fréquence que celle du signal d'horloge de référence CLKin afin de diviser la fréquence par 1/N, et le signal d'horloge divisé en fréquence est foumi à un comparateur de phase (PC) 33. Le comparateur de phase 33 reçoit, via un circuit retardateur DEL 37, le signal d'horloge de référence CLKin. Le comparateur de phase 33 produit un signal (ci-après appelé le signal de détection de différence de phase) qui correspond à la différence de phase entre les deux signaux d'horloge d'entrée, et le signal de détection de différence de phase est envoyé à un filtre passe-bas FIL 34. Le filtre passe-bas 34 supprime la composante de haute fréquence du signal de détection de différence de phase de façon à le convertir en un signal de tension continue, et ce signal de tension continue est fourni, via un circuit d'ajournement (HOL) 35 au VCXO 31 au titre de signal de commande de tension. Ainsi, il est appliqué une boucle de commande en fonction de la différence de phase entre les deux signaux d'horloge appliquée à l'entrée du comparateur de phase 33, de sorte que la phase des deux signaux d'horloge appliquée à l'entrée du comparateur de phase 33 est verrouillée, et un signal d'horloge dont la fréquence vaut N fois celle du signal d'horloge de référence CIXin est délivré par le VCXO 31. A ce moment, le signal d'horloge de référence CLKin est également fourni à un détecteur d'interruption d'entrée (INLOS) 36. Le détecteur d'interruption d'entrée 36 contrôle le signal d'horloge de référence CLKin et délivre un signal de détection d'interruption d'entrée lorsqu'il détecte une interruption d'entrée, ce signal de détection étant fourni au circuit d'ajournement 35. Le circuit d'ajournement 35 délivre le signal de tension continue venant du filtre 34, dans cet état, au titre de signal de commande de tension, au VCXO 31, lorsque le signal d'horloge de référence CLKin est normal, et, lorsque le signal de détection d'interruption d'entrée est fourni par le détecteur d'interruption d'entrée 36, alors, à ce moment, il maintient le signal de tension continue venant du filtre 34 de façon à continuer de délivrer la tension maintenue dans le VCXO 31. Avec la configuration ci-dessus mentionnée, le fonctionnement est tel que cela va être expliqué ci-après. Le circuit PLL se distingue en ce que le signal d'horloge de référence CLKin est appliqué, via le circuit retardateur 37, à l'entrée du comparateur de phase 33. Ainsi, si le circuit retardateur 37 n'était pas prévu, alors, au moment de l'interruption du signal d'horloge de référence CIXin, la différence de phase ne pourrait pas être détectée par le comparateur de phase 33, de sorte que le signal de tension continue délivré par le filtre passe-bas 34 fluctuerait et que la fréquence d'oscillation du VCXO 31 changerait. D'autre part, le détecteur d'interruption d'entrée 36 a besoin d'une durée correspondant à plusieurs signaux d'horloge pour détecter un état d'interruption du signal d'horloge de référence CLKin. Par conséquent, au moment où une interruption d'entrée est détectée, le signal de sortie du filtre passe-bas 34 s'est déjà déplacé par rapport au niveau existant à l'instant qui précède l'apparition de l'interruption d'entrée du signal d'horloge. Pour cette raison, même si on permettait au circuit d'ajustement 35 de maintenir la tension de sortie du filtre passe-bas 34 qui existait au moment du signal de détection d'interruption d'entrée, la fréquence d'oscillation du VCXO 31 ne pourrait pas être maintenue à la fréquence existant à l'instant précédant l'apparition de l'interruption d'entrée du signal d'horloge. Par conséquent, dans le circuit PLL de ce mode de réalisation, on permet que le signal d'horloge de référence CLKin soit retardé suffisamment par le circuit retardateur 37 pour pouvoir être appliqué à l'entrée du comparateur de phase 33. La forme d'onde du signal d'horloge de référence CLKin existant à cet instant est présentée sur la figure 6A, et la forme d'onde de sortie du circuit retardateur 37 est présentée sur la figure 6B. Comme on peut le voir sur les figures 6A et 6B, si le signal d'horloge de référence CLKin est retardé de plusieurs signaux d'horloge par le circuit retardateur 37, alors, même lorsque le signal d'horloge de référence CLKin passe dans un état d'interruption, le signal d'horloge d'entrée CLKin du comparateur de phase 33 n'est pas interrompu immédiatement. Ainsi, le signal de détection de différence de phase est appliqué de façon continue à l'entrée du filtre passe-bas 34, de sorte que le signal de tension existant avant que l'interruption du signal d'horloge ne survienne est appliqué à l'entrée du circuit d'ajournement 35. Alors, si l'on rend le retard du circuit retardateur 37 plus long que le temps nécessaire à la détection de l'interruption d'entrée, au moment de la production du signal de détection d'interruption d'entrée, le même signal que celui existant avant l'interruption du signal d'horloge de référence CLKin est appliqué à l'entrée du circuit d'ajournement 35. Par conséquent, le circuit d'ajournement 35 maintient la même valeur que celle existant avant l'apparition de l'interruption, et le VOCO 31 continue à délivrer un signal d'horloge ayant la même fréquence que le signal existant avant l'interruption. La figure 7 présente un deuxième mode de réalisation d'un circuit PLL se rapportant au deuxième aspect de l'invention. Dans le circuit PLL de ce mode de réalisation, les points marquant une différence avec la configuration du premier mode de réalisation représentée sur la figure 5 sont qu'il utilise, au titre du VCXO, un oscillateur à cristal commandé par tension (TcVCXO) 38 possédant une fonction de compensation de température et qu'il est en outre prévu un circuit de stabilisation de polarisation (BIAS) 39 permettant de foumir une tension stable à l'oscillateur 38. Ainsi, dans le circuit PLL du premier mode de réalisation, un problème se pose en ce que, après l'ajournement, la fréquence du VCXO 31 est modifiée par une variation de la tension d'alimentation ou une variation de température Ainsi, à la place du VCXO, on utilise le TCVCXO 38 de sorte que la fréquence de l'oscillateur est stabilisée par rapport aux variations de la température. De plus, le circuit de stabilisation de polarisation 39 sert à fournir une polarisation stable au TCVCXO 38, si bien que la fréquence de l'oscillateur n'est pas non plus modifiée par les variations de la tension d'alimentation électrique. La figure 8 représente un troisième mode de réalisation d'un circuit PLL, se rapportant au deuxième aspect de l'invention. Dans le circuit PLL selon ce mode de réalisation, les points marquant une différence avec la configuration du deuxième mode de réalisation présenté sur la figure 7 sont qu'on a omis le circuit retardateur 37 et le circuit d'ajournement 35 et qu'on a en outre prévu, entre le filtre passe-bas 34 et le TCVCXO 38, un convertisseur analogiquenumérique (AID) 40, une unité constituant un microrégisseur (MCU) 41 et un convertisseur numérique-analogique (DIA) 42. Ainsi, le signal de sortie analogique du filtre passe-bas est converti par le convertisseur A/D 40 en une valeur numérique. Les données ainsi converties sont appliquées à l'entrée du microrégisseur 41, dans lequel les données sont maintenues pendant une durée prédéterminée, puis sont délivrées. Le microrégisseur 41 possède une fonction d'ajournement qui, lorsque le signal de détection d'interruption d'entrée venant du détecteur d'interruption d'entrée 36 est reçu, fait délivrer de manière continue la forme d'onde d'entrée prévalant à cet instant. Ce processus correspond à la même fonction que celle du circuit retardateur utilisé dans le premier et le deuxième mode de réalisation. Le signal de sortie du microrégisseur 41 est converti par le convertisseur DIA 42 en une valeur analogique, et est foumi au TCVCXO 38 corrigé en polarisation, après quoi l'opération décrite en liaison avec les premier et deuxième modes de réalisation est exécutée. Par conséquent, avec la configuration procurée par le troisième mode de réalisation, même si le signal d'horloge de référence CLKin est interrompu, la fréquence d'horloge intervenant lors de l'opération d'ajournement peut être rendue identique à la fréquence qui existait avant l'interruption du signal d'horloge de référence et, dans le même temps, après l'ajournement, on peut éliminer les variations de la fréquence d'horloge qui sont associées aux variations de la tension d'alimentation électrique et aux variations de la température. Un circuit PLL numérique peut aussi être appliqué au système de télécommunications en multiplex maître-esclavc ci dessous mentionné. Toutefois, dans le circuit PLL numérique classique, en raison d'un retard fréquent de traitement arithmétique apparaissant dans un filtre numérique, la variation de la tension de commande peut ne pas être en mesure de suivre la variation du signal de sortie de comparaison de phase, ce qui rend difficile l'établissement de la capture de synchronicité, ou synchronisation. Ainsi, on n'obtient pas une plage de synchronisation suffisante. Ainsi, en ce qui concerne le troisième aspect de l'invention, il est proposé un circuit PLL numérique qui peut donner une plage de synchronisation suffisante même si le filtre numérique possède un retard de traitement arithmétique, ce qui lui permet de suivre positivement un important changement de phase, ainsi qu'un filtre numérique associé à celui-ci. La figure 9 est un schéma de circuit fonctionnel montrant la configuration globale d'un circuit PLL numérique se rapportant au troisième aspect de l'invention. Ainsi, le circuit PLL numérique possède un oscillateur à cristal commandé par tension (VcXO) 56. Le signal d'horloge d'oscillation Vout du VCXO 56 est divisé en fréquence par un diviseur de fréquence 57, formé par un compteur, de façon à devenir un signal d'horloge de réaction VLOOP, puis est appliqué à l'entrée d'un comparateur de phase 51, en même temps qu'un signal d'horloge de référence VREF fourni depuis l'extérieur. Dans le comparateur de phase 51, est effectuée une comparaison de phase entre le signal d'horloge de réaction VLOOP et le signal d'horloge de référence VREF ci-dessus mentionnés, et un signal d'impulsions représentant la différence de phase à prendre en charge est délivré. Le signal d'impulsions est intégré dans un filtre analogique 52, et ce signal de sortie intégré Vpo est converti par un convertisseur numérique-analogique (A/D) 53 en un signal numérique, puis est appliqué à l'entrée d'un filtre numérique 54. Le filtre numérique 54 est conçu pour exécuter un traitement arithmétique permettant de déterminer la bande de boucle du circuit PLL numérique, qui est mis en oeuvre par exemple au moyen d'un multirégisseur (MCU). Un exemple de la configuration fonctionnel est présenté sur la figure 10. Plus précisément, un signal X (t) augmente d'un facteur K1 dans une partie d'amplification 541, et est appliqué à une partie de traitement d'addition (ADD1) 542, dans laquelle le signal d'entrée est additionné à un signal de sortie Y1(t-1) de la partie de traitement d'addition 542, qui a été retardé dans une partie de traitement de retard (DL) 543, de sorte qu'il s'agit du signal le précédant d'un intervalle d'échantillonnage.Un signal de sortie Y1 (t) s'exprime donc par l'équation suivante: Y1 (t)= K1 .X (t)+ Y1 (t-l) D'autre part, le signal d'entrée X (t) est augmenté d'un facteur K2 dans une partie d'amplification 545, et est appliqué à l'entrée d'une partie de traitement d'addition (ADD2) 544, où le signal d'entrée est ajouté au signal de sortie Y1 (t) de la partie de traitement d'addition 542. Un signal de sortie Y2 (t) s'exprime donc par l'équation suivante: Y2 (t) = K2.X (t)+ Y1 (t) Grâce au traitement ci-dessus indiqué, un traitement de filtrage est mis en oeuvre et, de façon générale, le signal de sortie Y2 (t) de la partie de traitement d'addition 544 est pris comme signal de sortie du filtre numérique 54.Ensuite, le signal délivré à la sortie du filtre numérique 54 est converti, dans un convertisseur numérique-analogique (DIA) 55 en un signal analogique, puis est délivré au VCXO 56 ci-dessus mentionné au titre de la tension de commande Vcont. Ce traitement peut produire par exemple un signal d'horloge Vout interne au dispositif qui est toujours en synchronisme avec le signal d'horloge de référence VREF fourni depuis le côté porteuse. Alors, dans le circuit PLL numérique ayant la configuration ci-dessus indiquée, comme précédemment décrit, le filtre numérique 54 est utilisé comme filtre de boucle et, grâce au traitement arithmétique effectué dans le filtre numérique 54, un traitement de filtrage est exécuté. Pour cette raison, par exemple, lorsque le changement du signal d'horloge de référence VREF est amené à provoquer un grand changement de la différence de phase entre le signal d'horloge de réaction VLOOP et le signal d'horloge de référence VREF, la différence de phase ne peut pas être suivie par le traitement de filtrage du filtre numérique 54, de sorte que la synchronisation de phase ne peut pas être exécutée dans la boucle PLL Ainsi, dans le filtre numérique 54 présenté sur la figure 10 du circuit PLL numérique de ce mode de réalisation, il est prévu un étage de sortie pour la partie de traitement d'addition (ADD2) 544, qui comporte une partie de traitement de conversion de niveau de signal (CONV) 546. Lorsque le niveau du signal de sortie Y2 (t) de la partie de traitement d'addition 544 prend une valeur maximale ou une valeur minimale du fait de la limite de traitement arithmétique des bits dans la partie de traitement d'addition 544, la partie de traitement de conversion de niveau de signal 546 exécute un traitement de conversion au cours duquel le niveau du signal Y2 (t) ci-dessus mentionné s'inverse en la valeur minimale ou la valeur maximale respectivement. Le signal ayant subi cette conversion de niveau est délivré, au titre d'un signal de commande Y2' (t), au convertisseur D/A 55 ci-dessus mentionné. On va expliquer ci-après le fonctionnement de la configuration décrite ci-dessus. Tout d'abord, lorsqu'une microvariation de fréquence ou une microvariation de phase se produit dans le signal d'horloge de référence, ou bien lorsque le changement du signal d'horloge de référence VREF a lieu alors que le changement de phase du signal d'horloge de référence VREF est relativement petit et que la différence de phase entre le signal d'horloge de réaction VLOOP et le signal d'horloge de référence VREF est également relativement petite, dans le filtre numérique 54, le niveau de signal de commande Y2 (t) délivré par la partie de traitement d'addition 544 n'atteint pas la valeur maximale ou la valeur minimale. Par conséquent, dans la partie 546 de traitement de conversion de niveau de signal, aucune opération de conversion de niveau n'est exécutée, et le signal de commande Y2 (t) ci-dessus indiqué est transmis, dans cet état, via la partie 546 de traitement de conversion de niveau de signal et est délivré au convertisseur D/A 55, dans lequel le signal est converti en une tension de commande, et est ensuite fourni au VCXO 56. Ainsi, une opération synchrone en phase normale est exécutée. Inversement, lorsque, par exemple, le changement du signal d'horloge de référence VREF a lieu et que le changement de phase est très important, la différence de phase entre le signal d'horloge de réaction VLOOP et le signal d'horloge de référence VREF devient grande. En réponse à cette situation, un signal de sortie intégré possédant un changement de niveau important est délivré par le filtre analogique 52, et, après une conversion à la forme numérique, est appliqué à l'entrée du filtre numérique 54. Dans ces conditions, le filtre numérique 54 demande un certain temps pour effectuer le traitement arithmétique, de sorte qu'il ne peut pas suivre le changement de niveau du signal de sortie intégré. Par conséquent, le niveau du signal de commande Y2 (t) atteint une valeur maximale Vmax ou bien une valeur minimale GND. Par conséquent, dans le filtre numérique 54 de ce mode dc réalisation, la partie 546 de traitement de conversion de niveau de signal détecte le fait que le niveau du signal de commande Y2 (t) délivré par la partie de traitement d'addition 544 atteint la valeur maximale Vmax ou la valeur minimale GND, et, dans ces conditions, le signal subit une conversion de niveau en la valeur minimale GND ou la valeur maximale Vmax. Les figures 11 et 12 montrent un exemple d'opérations de conversion respectives. Ainsi, lorsque le fait que le niveau de signal de commande Y2 (t) devient une valeur maximale Vmax a été détecté, comme indiqué sur la figure 11, le niveau du signal de commande Y2' (t) est fixé à la valeur minimale GND. De plus, lorsque le fait que le niveau du signal de commande Y2 (t) devient une valeur minimale GND a été détecté, comme indiqué sur la figure 12, le niveau du signal de commande Y2' (t) est fixé à la valeur maximale Vmax. Grâce au traitement cidessus décrit, dès que la tension de commande Vcont fournie au VCXO 56 atteint la valeur maximale Vmax ou la valeur minimale GND, la tension de commande subit une conversion forcée de niveau en la valeur minimale GND ou la valeur maximale Vmax.Ainsi, la boucle PLL suit le changement de phase et, comme représenté sur la figure 11 ou 12, capturer la synchronicité de phase. Comme décrit dessus, dans le circuit PLL numérique de ce mode de réalisation, l'étage de sortie du filtre numérique 54 est doté de la partie 546 de traitement de conversion de niveau de signal et, lorsque le niveau du signal de commande Y2 (t) délivré par la partie 544 de traitement d'addition atteint la valeur maximale Vmax ou la valeur minimale GND dans la partie 546 de traitement de conversion de niveau de signal, le niveau du signal de commande Y2 (t) cidessus indiqué subit une conversion de niveau respective en la valeur minimale GND ou la valeur maximale Vmax, et le signal Y2' (t) obtenu après cette conversion subit une conversion D/A, puis est fourni au VCXO 56 au titre de la tension de commande Vcont. Ainsi, selon ce mode de réalisation, par exemple, même si, au moment du changement de signal d'horloge de référence VREF, la variation de phase est très importante, de sorte qu'elle ne peut pas être suivi par le signal de commande Y2(t), alors un signal de commande Y2' (t) analogue à celui d'un cas où la variation de phase est suivie peut être produit et fourni au VCXO 56. Par conséquent, on peut obtenir une plage de synchronisation suffisamment grande pour permettre un suivi positif des grandes variations de phase. De plus, selon ce mode de réalisation, le traitement de conversion de niveau de signal peut être exécuté en commun avec le traitement de filtrage numérique, de sorte qu'on obtient l'avantage selon lequel le traitement de conversion de niveau de signal peut être mis en oeuvre sans rendre la configuration complexe et l'encombrement important. Alors que, dans le mode de réalisation cidessus décrit, il a été expliqué un cas dans lequel la fonction de traitement de conversion de niveau de signal est ajouté au filtre numérique 54 à titre d'exemple, la configuration peut être réalisée par des moyens matériels de façon qu'un convertisseur de niveau de signal soit placé entre le filtre numérique 54 et le convertisseur D/A 55 de la figure 9.Dans ce cas, par exemple, lorsqu'il est prévu un filtre numérique 54 existant qui utilise des moyens LSI, on utilise un filtre numérique se trouvant dans un tel état de façon que l'invention puisse être mise en oeuvre. De plus, alors que, dans le mode de réalisation cidessus décrit, le cas qui a été expliqué est un cas où la partie de traitement de conversion de niveau de signal contient à la fois une fonction de conversion du niveau de signal de commande à la valeur maximale Vmax et une fonction de conversion du niveau à la valeur minimale GND, il est possible, lorsque le sens du changement de phase est toujours un certain sens, de n'incorporer que celle des fonctions cidessus mentionnées qui correspond au sens du changement de phase. Alors, même s'il n'existe aucun problème lorsque le circuit PLL numérique selon le mode de réalisation ci-dessus mentionné produit une fréquence d'oscillation relativement faible pour le VCXO et un intervalle admissible relativement large pour la tension de commande, il devient au contraire nécessaire, lorsque l'on utilise un VCXO qui possède une fréquence d'oscillation élevée et un intervalle admissible étroit pour la tension de commande, d'exécuter un traitement de capture de synchronicité, ou synchronisation très précis. La figure 13 est un schéma de circuit fonctionnel montrant la configuration d'un mode de réalisation d'un circuit PLL numérique se rapportant au quatrième aspect de l'invention et visant à satisfaire cette exigence. Le circuit PLL numérique possède un oscillateur à cristal commandé par tension (VCXO) 67. Un signal d'horloge d'oscillation Vout du VCXO 67 est soumis à une division de fréquence par un diviseur de fréquence 68 composé d'un compteur de façon à devenir un signal d'horloge de réaction VLOOP, puis il est appliqué à l'entrée d'un comparateur de phase 61 en même temps qu'un signal d'horloge de référence VREF fourni depuis l'extérieur. Dans le comparateur de phase 61, une comparaison de phase entre le signal d'horloge de réaction VLOOP et le signal d'horloge de référence VREF cidessus mentionnés a lieu, et un signal d'impulsions représentant la différence de phase à prendre en charge est délivré. Le signal d'impulsions est intégré dans un filtre analogique 62, et passe dans un amplificateur arithmétique (OPAMP) 63 pour devenir un signal de comparaison de phase OPout, puis est converti par un convertisseur analogique-numérique (AIT) 64 en un signal numérique qui est appliqué à l'entrée d'un filtre numérique 65. Le filtre numérique 65 est configuré par exemple sous la forme d'un micro-ordinateur et possède une fonction 651 qui exécute un traitement arithmétique de filtrage permettant de déterminer la bande de boucle du circuit PLL numérique à l'aide d'un programme du micro-ordinateur. Le signal de sortie du filtre numérique 65 est converti par un convertisseur numériqueanalogique (DIA) 66 en un signal analogique, puis est fourni au VCXO 67 cidessus mentionné au titre de tension de signal de commande Vcont. Ceci fait que le signal d'horloge Vout produit dans le VCXO 67 est toujours synchrone avec le signal d'horloge de référence VREF. Ainsi, par exemple, lorsque le changement de signal d'horloge de référence VREF amène la différence de phase entre le signal d'horloge de réaction VLOOP et le signal d'horloge de référence VREF à varier de façon importante, cette différence de phase ne peut pas être suivie par le traitement de filtrage du filtre numérique 54, si bien que la synchronisation de phase ne peut pas être exécutée dans la boucle PLL. Ensuite, après une étude détaillée de la forme d'onde de la tension de signal de commande Vcont pour laquelle la synchronisation n'est pas exécutée, on a découvert qu'il existait quatre type de formes d'onde pour la tension de signal de commande Vcont selon les valeurs de fréquence modifiées du signal d'horloge de référence VREF. Ces formes d'onde sont présentées sur les figures 17, 19, 21 et 23. Tout d'abord, la figure 17 montre la forme d'onde de la tension de signal de commande Vcont, dans laquelle le niveau bas devient la valeur minimale O V (GND) et le niveau haut devient la valeur maximale 5 V. On suppose que, dans cet état, par exemple, l'alimentation électrique du circuit PLL numérique est coupée une fois, puis est remise en service. Alors, la forme d'onde de la tension de signal de commande Vcont converge sur une centaine tension, comme représenté sur la figure 18, si bien que le circuit PLL numérique passe dans un état synchrone. La figure 19 montre la forme d'onde de la tension de signal de commande Vcont, pour laquelle le niveau bas est plus élevé que la valeur minimale 0 V et le niveau haut devient la valeur maximale 5 V. De même, dans ce cas, comme pour le cas de la figure 17, si lton suppose que l'alimentation électrique du circuit PLL numérique est coupée une fois, puis remise en service, alors, comme dans le cas de la figure 18, la forme d'onde de la tension de signal de commande Vcont converge sur une certaine tension, comme représenté sur la figure 20, de sorte que le circuit PLL numérique passe dans un état synchrone. De même, la figure 21 montre la forme d'onde de la tension de signal de commande Vcont, pour laquelle le niveau bas devient la valeur minimale 0 V et le niveau haut est plus petit que la valeur maximale 5 V. De la même façon, dans ce cas, comme pour le cas de la figure 17, si l'on suppose que l'alimentation du circuit PLL numérique est coupée une fois, puis est remise en service, alors, la forme d'onde de la tension de signal de commande Vcont converge sur une certaine tension, comme représenté sur la figure 22, de sorte que le circuit PLL numérique passe dans un état synchrone. De plus, la figure 23 montre la forme d'onde de la tension de signal de commande Vcont, pour laquelle le niveau bas est plus grand que la valeur minimale 0 V et le niveau haut est plus petit que la valeur maximale 5 V. Dans ce cas, même si on coupe une fois l'alimentation électrique PLL numérique et qu'on la remet en service, la tension de signal de commande Vcont ne converge pas. Ainsi, on peut voir que le repositionnement sous tension n'est pas valable. Alors, une tentative est faite pour changer la fréquence du signal d'horloge de référence VREF dans les limites d'une certaine largeur. La forme d'onde correspondant à cette situation est présentée sur la figure 25. Comme on peut le voir sur cette figure, la tension de signal de commande Vcont converge sur une certaine valeur, si bien que le circuit PLL numérique passe dans un état synchrone. Ainsi, lorsque la forme d'onde de la tension de signal de commande Vcont est celle représentée sur la figure 23, il suffit de changer le niveau de la tension de signal de commande Vcont. Plus spécialement, dans le filtre numérique, il suffit de convertir le niveau de signal après le traitement arithmétique de filtrage à la valeur maximale ou à la valeur minimale. Eu égard aux faits ci-dessus mentionnés, pour résoudre le problème posé par le fait que la fréquence du signal d'horloge de référence VREF change de manière importante et fait que la synchronisation n'est pas exécutée, il suffit d'effectuer de façon additionnelle le traitement suivant sur les signaux après le traitement arithmétique de filtrage. (1) Lorsque, après le traitement arithmétique de filtrage, le niveau de ce signal passe à la valeur maximale, on exécute sélectivement un traitement de conversion du niveau du signal à la valeur minimale et un traitement de conversion de celui-ci à une valeur centrale. (2) Lorsque, après le traitement arithmétique de filtrage, le niveau de ce signal passe à la valeur minimale, on exécute sélectivement un traitement de conversion du niveau du signal à la valeur maximale et un traitement de conversion de celui-ci à une valeur centrale. (3)Lorsque, après le traitement arythmétique de filtrage, le signal devient une onde d'impulsions dans laquelle le niveau haut est plus petit que la valeur maximale et le niveau bas est plus grand que la valeur minimale, on convertit le niveau du signal en au moins une des valeurs maximale et minimale. Le circuit PLL numérique de ce mode de réalisation possède, sur la base des résultats d'analyse ci-dessus mentionnés, une configuration dans laquelle le filtre numérique 65 est doté d'une fonction 652 de traitement de conversion de niveau de signal. Ainsi, la fonction 652 de traitement de conversion de niveau de signal juge le niveau de signal obtenu dans la fonction 651 de traitement de filtrage cidessus mentionnée et, lorsque le niveau de signal est la valeur maximale, elle exécute alternativement un traitement de conversion du niveau de signal à la valeur minimale et un traitement de conversion de celui-ci à une valeur centrale. Inversement, lorsque le niveau de signal obtenu dans la fonction 651 de traitement de filtrage ci-dessus mentionnée est la valeur minimale, la fonction exécute alternativement un traitement de conversion du niveau de signal en la valeur maximale et un traitement de conversion de celui-ci en une valeur centrale. De plus, la fonction détermine si le signal obtenu dans la fonction 651 de traitement de filtrage ci-dessus mentionnée est ou non une onde d'impulsions dans laquelle le niveau haut est plus petit que la valeur maximale et le niveau bas est plus grand que la valeur minimale. Lorsque le signal est une telle onde d'impulsions, la fonction exécute au moins l'un des traitements que constituent la conversion du niveau haut du signal en la valeur maximale et la conversion du niveau bas du signal en la valeur minimale. On va ensuite expliquer le fonctionnement du circuit PLL numérique configuré comme ci-dessus indiqué, en liaison avec la procédure de traitement du filtre numérique 65. Les figures 14 et 15 sont des organigrammes montrant la procédure de traitement du filtre numérique 65. Le filtre numérique 65 exécute un traitement arithmétique de filtrage sur le signal fourni par le convertisseur AJD 64, pour chaque temps d'échantillonnage de celui-ci, principalement en fonction du programme principal de la fonction 651 de traitement de filtrage. Ensuite, le filtre numérique 65 exécute le traitement précédemment décrit en (1) et (2), pour chaque temps d'échantillonnage du signal intervenant après le traitement de filtrage cidessus mentionné, selon l'organigramme présenté sur la figure 14. On suppose ici que la valeur maximale est 5 V, la valeur minimale 0V, et la valeur centrale 2,5 V. Tout d'abord, à l'étape 2a, une décision est prise quant au fait que la valeur du niveau de signal (valeur de sortie du programme principal) A intervenant après le traitement de filtrage ci-dessus mentionné, est ou non la valeur maximale (5 V). Lorsque, suite à la décision ainsi prise, A est la valeur maximale (oui), à l'étape 2b, une décision est prise concernant le fait que la valeur A ci dessus mentionnée a ou non été convertie à la valeur minimale pendant le temps d'échantillonnage précédent. Lorsque, en résultat de la décision prise, A n'a pas été converti (non), alors, à l'étape 2d, la valeur A ci-dessus mentionnée est convertie en la valeur minimale (0 V), et l'organigramme revient au programme principal. Au contraire, lorsque la valeur A ci-dessus mentionnée a été convertie en la valeur minimale lors du temps d'échantillonnage précédent (oui), alors, l'organigramme passe à l'étape 2c, où la valeur A ci-dessus mentionnée (la valeur maximale est 5V) est convertie en la valeur centrale (2,5 V), puis l'organigramme revient au programme principal. De plus, lors de l'étape 2a cidessus mentionnée, lorsque la valeur de A n'a pas été considérée comme ayant la valeur maximale (5 V) (non), l'organigramme passe à l'étape 2e, où une décision est prise quant au fait que la valeur A ci-dessus mentionnée est la valeur minimale (0 V). Lorsque, en résultat de la décision prise, A est la valeur minimale, l'organigramme passe à l'étape 2f, où une décision est prise quant au fait que la valeur A ci-dessus mentionnée a ou non été convertie en la valeur maximale pendant le temps d'échantillonnage précédent. Lorsque, en résultat de la décision prise, la valeur A n'a pas été convertie (non), l'organigramme passe à l'étape 2h, où la valeur A est convertie en la valeur maximale (si), après quoi l'organigramme revient au programme principal. Au contraire, lorsque la valeur A ci dessus mentionnée a été convertie en la valeur maximale lors du temps d'échantillonnage précédent (oui), alors, l'organigramme passe à l'étape 2g, où la valeur A ci dessous mentionnée (la valeur minimale est 0 V) est convertie à la valeur centrale (2,5 V), après quoi l'organigramme revient au programme principal. Dans les cas où, après le traitement de filtrage, le niveau de signal A prend, pour son niveau haut, la valeur maximale et où le niveau de signal A prend, pour son niveau bas, la valeur minimale, un traitement de conversion de niveau correspondant au repositionnement de mise sous tension est exécuté. Le niveau de signal ainsi converti est transformé en tant que signal de commande, par le convertisseur DIA 66, en la tension de commande analogique Vcont, puis est fourni au VCXO 67. Le signal de comparaison de phase OPout et la tension de signal de commande Vcont convergent donc finalement sur une certaine valeur. Ceci amène le circuit PLL numérique à passer dans un état synchrone pour le signal d'horloge de référence VREF. D'autre part, au cours des étapes ci-dessus mentionnées 2a et 2e, si l'on suppose que la valeur de A n'a pas été considérée comme ayant la valeur maximale ou la valeur minimale, alors, dans ce cas, le filtre numérique 65 passe au traitement selon l'organigramme présenté sur la figure 15, et exécute le traitement précédemment décrit en (3). Tout d'abord, à l'étape 3a, une décision est prise quant au fait que la différence entre le niveau de signal A (tel) obtenu lors du temps d'échantillonnage précédent, comme représenté sur la figure 16, et le niveau de signal A (t) obtenu pendant le temps d'échantillonnage courant est plus grande qu'une valeur prédéterminée X. Lorsque, en résultat de la décision prise, A (tel) - A (t) 2 X (oui), l'organigramme passe à l'étape 3b, où une constante de discrimination N est incrémentée, puis l'organigramme passe à l'étape 3c, où il est déterminé si N est ou non plus grand qu'une valeur spécifiée Y. Lorsque, en résultat de la décision ainsi prise, on obtient N 2 Y (oui), il est déterminé qu'une onde d'impulsions, où le niveau haut de la tension de signal de commande Vcont est plus petit que la valeur maximale et son niveau bas est plus grand que la valeur minimale, est continue, tt, à l'étape 3d,1c niveau de signal obtenu après le traitement de filtrage ci dessus mentionné est converti en la valeur maximale (5 V), puis l'organigramme revient au programme principal. Au contraire, lorsque, à l'étape 3c ci-dessus mentionnée, la décision prise (non) correspondant à N D'autre part, lorsque, à l'étape 3a ci dessus mentionnée, la réponse est "non" (A (t-1) - A (t) Ainsi, lorsque, après le traitement arithmétique de filtrage, le niveau de signal devient une onde d'impulsions dans laquelle le niveau haut et le niveau bas ne sont pas respectivement la valeur maximale et la valeur minimale, le niveau de signal obtenu après le traitement de filtrage ci-dessus est converti en la valeur maximale. Le niveau de ce signal ainsi converti est transformé par le convertisseur DIA 66 en la tension de signal de commande analogique Vcont, et est fourni au VCXO 67. Le signal de comparaison de phase OPout et la tension de signal de commande Vcont convergent donc finalement sur une certaine valeur. Ceci fait que le circuit PLL numérique passe dans un état synchrone pour le signal d'horloge de référence VREF. Pour le circuit PLL numérique comportant la fonction de traitement dc conversion de niveau de signal telle que ci-dessus décrite, on a étudié, à l'aide de mesures, le fonctionnement du circuit correspondant au cas où la fréquence du signal d'horloge de référence VREF est amenée à changer. Les résultats sont présentés sur les figures 26, 27 et 28. On a obtenu ces résultats en faisant passer des fréquences respectives du signal d'horloge de référence VREF de 2,48110MHz à 2,048070MD, à à 2,048050 MHz et à 2,047920 MHz, respectivement, et, en mesurant la forme d'onde de la tension de signal de commande Vcont et le signal de comparaison de phase OPout à ce moment. En observant les figures 26, 27 et 28 ci dessous mentionnées, on comprend que la tension de signal de commande Vcont converge sur une certaine tension pour tous les changements de fréquence du signal d'horloge de référence VREF, de sorte que le circuit PLL numérique devient synchrone. On a respectivement représenté sur les figures 29, 30 et 31 les formes d'onde du signal d'horloge de référence VREF et du signal horloge de réaction VLOOP correspondant à l'exécution des opérations présentées sur les figures 26, 27 et 28 ci-dessus mentionnées. Comme on peut le voir sur ces figures, indépendamment du fait qu'on est dans le cas où le changement de fréquence du signal d'horloge de référence VREF est très petit (figure 29), dans celui où le changement devient relativement important (figure 30), et même dans celui où le changement de fréquence devient encore plus grand (figure 31), le circuit PLL numérique devient synchrone dans l'état où le temps de descente du signal d'horloge de référence VREF coïncide avec le temps de montée du signal d'horloge de réaction VLOOP. Ainsi, pour n'importe quel changement de fréquence, plusieurs points synchrones en phase ne sont pas produits et un synchronisme de phase est toujours établi en un point synchrone en phase. Par conséquent, pour ce mode de réalisation, le changement de fréquence du signal d'horloge de référence VREF ne peut pas être suivi par le traitement arithmétique de filtrage du filtre numérique 65 et, lorsque, après le traitement arithmétique de filtrage, le niveau de signal devient la valeur maximale ou la valeur minimale, le niveau de signal obtenu après le traitement arithmétique de filtrage ci-dessus mentionné est converti en la valeur minimale ou la valeur centrale, ou bien, respectivement, en la valeur maximale ou la valeur centrale. De plus, lorsque, après le traitement de filtrage, le niveau de signal devient une onde d'impulsions dans laquelle le niveau ne devient pas la valeur maximale ou la valeur minimale, le niveau de signal obtenu après le traitement de filtrage cidessus mentionné est changé en la valeur maximale ou la valeur minimale. De ce fait, en raison du retard de traitement arithmétique du filtre numérique 65, le niveau de signal qui ne s'est pas élevé jusqu'à la valeur maximale et le niveau de signal qui n'est pas descendu jusqu'à la valeur minimale sont fixés à un niveau auquel une synchronisation forcée est possible. Ainsi, même si le changement de fréquence du signal d'horloge de référence VREF ne peut pas être suivi par le signal de commande après le traitement de filtrage en raison du retard de traitement arithmétique du filtre numérique à 65, alors, la tension de signal de commande Vcont est produite comme pour le cas où le changement de fréquence peut être suivi, ce qui permet de délivrer la tension au VCXO 67.Par conséquent, de ce fait, une plage de synchronisation suffisamment grande peut être obtenue, ce qui rend le circuit PLL numérique susceptible de suivre positivement un grand changement de fréquence. De plus, comme décrit ci dessus, le traitement de conversion de niveau de signal est exécuté, de sorte que le signal de comparaison de phase OPout converge sur une certaine valeur (par exemple 0 v). Ainsi, le circuit PLL numérique devient synchrone dans l'état où le temps de descente du signal d'horloge de référence VREF et le temps de montée du signal d'horloge de réaction VLOOP coïncident entre eux, si bien que le point synchrone en phase ne devient pas une pluralité de points, mais un seul point. Par conséquent, un signal d'horloge de sortie stable, sans déplacement de phase peut être produit. Ceci permet d'éviter des défaillances dans un circuit tel qutune matrice de portes prédiffusées qui fonctionne sur la réception du signal d'horloge de sortie Vout. Alors que, dans le mode de réalisation ci-dessus mentionné, le cas où le traitement de conversion de niveau de signal est exécuté par le micro-ordinateur du filtre numérique 65 a été expliqué à titre d'exemple, le circuit PLL numérique peut être configuré de façon qu'un circuit possédant une fonction de conversion de niveau de signal soit disposé entre le filtre numérique 65 et le convertisseur D/A 66, et, dans ce circuit, le traitement de conversion de niveau de signal est exécuté. De façon générale, plusieurs sources de signaux d'horloge de référence sont connectées à un circuit PLL de façon que le circuit PLL puisse fonctionner avec une grande fiabilité. Ainsi, un point important du point de vue conceptuel est la réponse transitoire de la boucle à tout signal d'horloge de référence qui vient juste de remplacer un signal d'horloge de référence provenant d'une autre source. Dans le cas où de nombreux circuits PLL sont connectés en cascade, la réponse transitoire la plus lente est la meilleure. Si la réponse du filtre de boucle se réduit à rendre la réponse transitoire plus lente, alors, toutefois, le filtre dc boucle répond lentement à un signal d'entrée tout en fonctionnant normalement. il est possible de rétrécir l'intervalle de tension de commande du VCXO 31, mais cet intervalle limité de tension de commande variera si la caractéristique apparente du VCXO 31 varie. La figure 32 montre la configuration d'un premier mode de réalisation d'un circuit PLL, se rapportant à un cinquième aspect de l'invention, qui résout le problème posé. Des signaux d'horloge de référence IN1, IN2 relatifs à deux systèmes sont appliqués depuis l'extérieur. Les deux signaux d'entrée IN1 et IN2 font l'objet d'une sélection dans un sélecteur (SEL) 71. La commande de sélection du sélecteur 71 est effectuée par un circuit 72 de détection d'interruption d'entrée. Ainsi, la commande s'effectue de façon que, lorsque les deux signaux d'entrée sont normaux, l'un des signaux est sélectionné, et, lorsque ce dernier signal connaît une interruption, celui-ci est changé en l'autre signal d'entrée pour permettre l'exécution du fonctionnement. Le signal d'horloge de référence sélectionné par le sélecteur 71 est fourni à une borne d'entrée d'un comparateur de phase (PC) 73, et le signal de sortie d'un VCXO 75 fourni à son autre borne d'entrée subit une division de fréquence de la part d'un circuit de division de fréquence 76, de sorte que le signal d'horloge de référence est soumis à une comparaison de phase avec le signal dont la fréquence a été ainsi divisée. Le signal d'erreur de phase obtenu de la part du comparateur de phase est appliqué à l'entrée d'un filtre de boucle 74. Le filtre de boucle 74 est conçu pour convertir le signal de sortie du comparateur de phase 73 en la tension de commande du VCXO 75 grâce à l'utilisation d'une fonction de transfert adaptée. De façon générale, comme filtre de boucle, on utilise un filtre du type retardavance de phase, un filtre du type intégration complète, ou un moyen équivalent. Au titre du signal de sortie OUT du circuit PLL ayant la configuration ci-dessus mentionnée, on obtient un signal d'horloge à cadence élevée en synchronisme avec la fréquence du signal IN1 ou IN2 du signal d'horloge de référence. Dans un dispositif de télécommunications, le signal de sortie du circuit PLL est réparti dans le dispositif à utilise De plus, de façon générale, pour produire un signal d'horloge à cadence plus élevée dans le dispositif, on connecte plusieurs circuits PLL les uns aux autres suivant un mode à plusieurs étages. Un problème qui se pose dans ce cas est celui de la caractéristique de réponse apparaissant lorsque des circuits PLL sont connectés suivant un mode à plusieurs étages. Notamment, lorsque, dans le circuit PLL se trouvant à l'étage précédent, un problème se pose en liaison avec le signal d'horloge de référence d'une manière qui amène le passage à l'autre signal d'horloge de référence, le fait que le circuit PLL de l'étage suivant puisse ou non suivre est alors un problème. Si le circuit PLL se trouvant à l'étage suivant ne peut pas suivre le changement apparu dans le circuit PLL de l'étage précédent, le signal d'horloge d'activation ne se synchronise pas avec le signal d'horloge de référence de ce dispositif, de sorte qu'un transfert normal des données ne peut pas avoir lieu. Pour faire en sorte qu'un tel problème ne se pose pas, lorsque des circuits PLL sont connectés suivant un mode à plusieurs étages, les circuits PLL sont conçus de façon que la caractéristique de réponse du circuit PLL se trouvant à l'étage précédent présente un cadencement plus élevé que celle du circuit PLL se trouvant à l'étage suivant et présente, en ce qui concerne la plage de fréquence susceptible d'assurer la synchronisation, une plage plus large que ce dernier. Comme décrit ci-dessus, la conception des circuits est soumises à des limitations conceptuelles en ce sens qu'on connecte des circuits de façon continue et, de plus, il devient nécessaire de rechercher un dispositif composant qui possède une caractéristique voulue ou de mettre au point un nouveau circuit, de sorte que le produit une fois assemblé peut souvent devenir très coûteux. De plus, en raison des limitations apportées aux parties devant être utilisées, les conditions ne sont pas toujours satisfaites. Alors, dans le circuit PLL présenté sur la figure 32, lorsque le signal d'horloge de référence d'entrée s'interrompt, le signal d'entrée du comparateur de phase 73 disparaît également avant qu'une défaillance ait été détectée par le circuit 72 de détection d'interruption d'entrée, après quoi, lorsqu'un nouveau signal d'horloge de référence a été sélectionné, le circuit PLL redevient synchrone sur la phase du nouveau signal d'horloge de référence. De même, il n'existe aucune garantie que le nouveau signal d'horloge de référence ait la même phase que le signal d'horloge de référence initial. La caractéristique de réponse transitoire dépend alors de la caractéristique de transfert du circuit Pli. Ainsi, la tension de commande du VCXO 75 est excitée en fonction de la réponse à un signal en échelon du filtre de boucle 74. Pour cette raison, on donne une grande valeur à la constante de temps du filtre de boucle 74 de façon à permettre que la caractéristique de réponse, au moment du changement, soit retardée, tandis que la réponse correspondant à l'état stationnaire doit être retardée. Ainsi, le circuit PLL est conçu de façon à comporter un circuit tampon 77 et un circuit limiteur 78. Le circuit tampon 77 est un circuit dans lequel si l'on prend la tension de sortie V74 du filtre de boucle 74 comme référence, une tension égale, en courant continu, à la référence peut être obtenue au titre du signal de sortie V77. Ainsi, le circuit tampon 77 possède un gain d'une unité, dans la mesure où l'on ne tient pas compte de la précision, de sorte que le facteur d'amplification peut ne pas être 1 (un) strictement. De plus, la caractéristique de réponse temporelle du circuit de tampon 77 est fixée de telle manière que la caractéristique de réponse soit retardée en arrière par rapport à la caractéristique de réponse temporelle de la tension de commande V74 déterminée par la caractéristique de réponse du filtre de boucle 74 et des éléments analogues. La tension de sortie V77 du circuit tampon 77 ainsi conçu est égale, en courant continu, à la tension de commande V74. Ainsi, la tension de sortie suit, à une valeur égale, un changement très lent, comme une variation de température ou une variation de la tension d'alimentation électrique avec le temps. Toutefois, la tension ne suit pas la variation de la tension de commande V74 apparaissant au moment de l'échange des signaux d'entrée IN1 et IN2 lorsque le signal d'entrée du comparateur de phase 73 varie brusquement, et elle maintient la tension appliquée avant le changement dans une certaine mesure. Par conséquent, une différence de tension apparaît entre la tension de commande V74 et la tension de sortie V77 du circuit tampon 77.Le circuit limiteur 78 est prévu de manière supplémentaire pour que, lorsque la différence de tension dépasse un certain intervalle, la tension de commande V74 ne se modifie plus en prenant la tension de sortie V77 du tampon comme référence. Toutefois, pour obtenir la caractéristique de limitation prenant le signal de sortie V77 du circuit tampon 77 comme référence, finalement, il suffit de rendre l'impédance de charge située du côté sortie du circuit tampon 77 plus basse que celle existant du côté de la tension de commande V74. Sur la figure 33, est présenté un exemple dans lequel ceci est mis en oeuvre au moyen d'un circuit réel. Le circuit tampon 77 est configuré et mis en oeuvre, par exemple, de manière que la tension de commande V74 soit filtrée par une résistance (R) 771 et un condensateur (C) 772, puis soit amplifiée dans un circuit suiveur de tension par un amplificateur opérationnel OC) 773 et délivrée. Le gain dépend du circuit suiveur de tension et devient sensiblement 1 (un). La caractéristique de réponse temporelle devient celle d'un filtre passe-bas, qui est déterminée par les valeurs de la résistance R et du condensateur C. Le circuit limiteur 78 peut être mis en oeuvre par connexion de diodes 781 et 782 entre la ligne de transmission de la tension de commande V74 et la ligne de transmission du signal de sortie V77 du cirwit tampon 77 de façon quc ces diodes soient mutuellement montées en sens opposés. Avec cette configuration, en liaison avec le signal de sortie V77 du circuit tampon 77, la tension de commande V74 ne varie, dans le sens positif et dans le sens négatif, que de la tension de chute en sens passant des diodes 781 et 782 respectives, et elle fait l'objet d'une limitation lorsque la différence dépasse la tension de chute. Cettt valeur de limitation, à savoir la tension de chute en sens passant, est ordinairement de 0,3 à 0,8 V dans une diode au silicium. Les figures 34A et 34B sont des diagrammes de formes d'onde montrant la caractéristique de réponse pour la configuration ci-dessus mentionnée, la figure 34A montrant le cas où la tension de commande V74 fluctue lentement avec le temps, tandis que la figure 34B montre le cas où la tension de commande V74 varie rapidement sous l'effet du changement de signal d'horloge de référence. La forme d'onde indiquée par la ligne en trait interrompu sur la figure 34B montre la variation de la tension de commande PLL classique, et n'est présentée que pour simplifier les explications. Comme on peut le voir sur les figures 34A et 34B, lorsque la tension de commande V74 fluctue lentement, la tension de sortie V77 du circuit de tampon 77 suit la tension de commande V74, de sorte qu'il apparaît à peine une différence de tension entre les deux tensions. Toutefois, lorsque la tension de commande 74 varie rapidement, il apparaît une grande différence de tension et, par conséquent, la tension de commande V74 fluctue sur une valeur limitée par la tension de chute Vf de la diode 781, comme représenté par la ligne en trait mixte de la figure 34B. Ainsi, même lorsque la tension de commande V74 varie rapidement, comme représenté sur la figure 34B, le circuit tampon 77 ne répond pas, et une différence correspondant à la tension de chute Vf, ou plus, de la diode 781 tend à apparaître entre la tension de commande V74 et la tension de sortie V77 du tampon, si bien que la diode 781 devient une impédance faible. Par conséquent, on peut limiter la variation de la tension de commande V74. Si celle-ci est considérée comme un changement de phase dans le signal de sortie OUT du circuit PI1 la structure selon l'invention fait qu'aucun changement de phase rapide n'a lieu. Sur les figures 35A et 35B, est présenté à titre d'exemple un essai auquel l'invention a été soumise en pratique. Les figures 35A et 35B montrent les résultats que l'on obtient en divisant en fréquence le changement de phase du signal de sortie OUT du circuit PLL afin d'obtenir la même fréquence que celle du signal d'horloge d'entrée, et en mesurant le changement de phase existant entre eux à l'aide d'un analyseur d'intervalles de temps. Ce qui change, c'est le changement de phase, lorsque les signaux d'entrée IN1 et IN2 du circuit PLL s'échangent et les figures 35A et 35B montrent respectivement le changement de phase avant la mise en oeuvre de l'invention et le changement de phase après la mise en oeuvre de l'invention.L'axe des ordonnées représente la différence de phase du signal d'entrée et du signal de sortie du circuit PLL, et rend compte de la différence de phase apparaissant dans le changement et du temps (unité ,us). L'axe des abscisses est l'axe des temps, qui fait correspondre une division à 5 ms sur la figure 35A et une division à 25 ms sur la figure 35B. Dans chaque cas, avant et après l'échange des signaux d'entrée, la phase varie d'environ 2ys, ce qui est la différence de phase initiale des signaux d'entrée. Toutefois, si l'on considère le temps nécessaire au changement, à savoir le temps entre les lignes en trait interrompu a et b de ces figures, ce temps vaut environ 12 ms sur la figure 35A et 52 ms sur la figure 35B. Comme on peut le voir à partir des résultats, l'invention tend à ajourner, approximativement d'un facteur égal à 4 par rapport à la technique antérieure, le temps nécessaire au changement de phase apparaissant lors de l'échange des signaux d'entrée. En convertissant ces valeurs en une variation de la fréquence instantanée, on obtient une variation d'environ 166 ppm pour la figure 35A et d'environ 40ppm pour la figure 35B. La fréquence fluctue instantanément jusqu'à la valeur maximale de la plage variable d'un oscillateur commandé par tension dans le cas de la figure 35A, tandis que les moyens proposés par l'invention réussissent à supprimer cette variation. Dans ces conditions, lorsque le circuit PLL reste connecté de façon continue, il était jusqu'ici nécessaire de prendre en considération le signal d'entrée du circuit PLL suivant, plus environ t 200 ppm, comme valeur maximale de la variation. Au contraire, lorsqu'on applique l'invention, il suffit de prendre en considération t 40 ppm comme valeur maximale de la variation. Ceci revient à soulager, d'un facteur 4, les limitations imposées à un dispositif à utiliser ou à concevoir par rapport à la technique antérieure. De plus, la mesure de la plage de synchronisation indique qu'elle est identique à celle de la technique antérieure. Ainsi, ceci confirme en outre que la capacité à suivre une variation lente du signal d'entrée est la même que celle des exemples de la technique antérieure. Comme décrit ci-dessus, alors qu'on n'a considéré qu'un exemple particulier, dans le but de simplifier les explications, il est clair qu'on obtiendrait le même effet au moyen de configurations diversement modifiées. Par exemplc, le circuit utilisé comme circuit limiteur ne se limite pas à la diode, mais peut être une diode Zener ou peut employer plusieurs diodes pour faire changer la tension limite. De cette manière, on peut mettre en oeuvre le circuit limiteur selon diverses configurations. En ce qui conceme le circuit de tampon 77, de même, alors qu'on a représenté dans l'exemple particulier ci-dessus une configuration comprenant un amplificateur opérationnel, une résistance et un condensateur, l'invention n'est pas limitée à cette seule configuration pour mettre en oeuvre la fonction considérée. Notamment, lorsqu'on met en oeuvre cette fonction à l'aide d'un circuit intégré, il est possible d'incorporer dans le circuit suiveur de tension lui-même une fonction de retard de la caractéristique de réponse. Comme précédemment expliqué, lorsqu'on applique la technique cidessus mentionnée, la caractéristique de variation de phase relative à l'échange des signaux d'entrée du circuit PLL peut être ajustée par un procédé simple, de sorte qu'on peut augmenter le degré de liberté conceptuelle dans le cas où on connecte en étages multiples les circuits PLL, si bien qu'on peut élargir la gamme de sélection des dispositifs constitutifs. De cette manière, puisque le temps de conception devient plus court et que la gamme de sélection des dispositifs constitutifs devient plus large, il est possible de mettre en oeuvre et de produire le dispositif constitutif à un moindre coût. On va maintenant expliquer, en liaison avec la figure 36, la configuration d'un deuxième mode de réalisation d'un circuit PLL, se rapportant au cinquième aspect de l'invention. Sur la figure 36, les parties identiques à des parties de la figure 33 sont désignées par les mêmes numéros de référence et on n'apportera d'explications que pour les parties différentes. Ainsi, alors que, dans l'exemple du premier mode de réalisation de la figure 33, le condensateur 772 du circuit tampon 77 était connecté à la terre, dans le deuxième mode de réalisation, le condensateur est connecté à une tension continue VT. La tension continue VT est fixée de façon à être sensiblement égale à la tension de commande V74 dans l'état stationnaire. Cette configuration permet par exemple au fonctionnement de se stabiliser plus rapidement au moment de la mise sous tension. On a aussi expliqué, en liaison avec la figure 37, la configuration d'un troisième mode de réalisation d'un circuit PLI, se rapportant au cinquième aspect de l'invention. Sur la figure 37, les parties identiques à des parties de la figure 32 sont désignées par les mêmes numéros de référence, et on n'apportera d'explications que pour les parties différentes. Ainsi, alors que l'opération de limitation est nécessaire dans le circuit PLL pour le cas où l'interruption de l'application du signal d'horloge de référence sur l'entée provoque un échange des signaux d'horloge de référence, dans le cas d'un fonctionnement stationnaire, elle n'est pas nécessaire. Ainsi, dans ce mode de réalisation, un commutateur 79 est placé entre le circuit tampon 77 et le circuit limiteur 78, le commutateur 79 étant commandé en marchelairêt par le signal de détection d'interruption d'entrée du circuit 72 de détection d'interruption d'entrée. Avec cette configuration, dans un état de fonctionnement stationnaire, le circuit limiteur 78 ne fonctionne pas et il n'est activé que lorsque l'interruption d'entrée apparaît de sorte qu'on peut éviter tout état instable pendant le fonctionnement stationnaire. Avec le circuit PLL doté d'une configuration redondante selon l'exemple précédemment mentionné, une configuration simple permet d'introduire un retard dans la caractéristique de réponse transitoire de la variation de phase de sortie apparaissant au moment de l'échange de signal d'horloge de référence, et d'obtenir une réponse à cadence élevée dans le cas d'une variation apparaissant dans l'état stationnaire et d'une microvariation. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des circuits dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Système de télécommunications en multiplex du type maître esclave, comprenant . un premier et un deuxième dispositif de télécommunications (21, 22) dotés de circuits de sélection (2122,2222) permettant de sélectionner un signal d'horloge quelconque parmi des signaux d'horloge de référence (PE, SE) et des signaux d'horloge (P, S) pour la synchronisation de l'esclave, ainsi que de circuits de production de signal d'horloge (2123, 2223) permettant de produire respectivement un signal d'horloge synchrone destiné au traitement des signaux de données à partir du signal d'horloge sélectionné dans les circuits de sélection (2122, 2222), lesdits circuits de sélection (2122, .) se voyant délivrer un signal d'horloge sélectionné dans un circuit de sélection se trouvant du côté correspondant au titre de signal d'horloge destiné à la synchronisation de l'esclave, de sorte que l'un quelconque des dispositifs sélectionne ledit signal d'horloge de référence pour devenir maître, et l'autre dispositif sélectionne ledit signal d'horloge destiné à la synchronisation de l'esclave pour devenir esclave ; et un dispositif de multiplexage (23) destiné à recevoir un signal de données traité dans ces dispositifs de télécommunications (21, 22) et un signal d'horloge synchrone de ceux-ci et à effectuer le multiplexage des bits de ceux-ci pour les transmettre et les délivrer; caractérisé en ce que le temps de traitement des circuits de sélection respectifs (2122, 2222) et des circuits de production de signal d'horloge (2123, 2223) desdits premier et deuxième dispositifs de télécommunications est rendu équivalent au retard apparaissant dans une ligne de transmission du signal d'horloge destiné à la synchronisation de l'esclave allant au dispositif de télécommunications situé du côté correspondant. 2. Système de télécommunications en multiplex du type maître esclave selon la revendication 1, caractérisé en ce que lesdits premier et deuxième dispositifs de télécommunications (21, 22) sont respectivement dotés de circuits retardateurs (2121, 2221) au niveau de la partie d'entrée de signal d'horloge de synchronisation d'esclave desdits circuits de sélection (2122,2222);; et le retard de chaque circuit retardateur (2121, 2221) est rendu équivalent à la différence de phase existant entre un signal d'horloge transmis sur le trajet qui va desdits circuits de sélection (2122,2222), via les circuits de production de signal d'horloge (2123, 2223), au dispositif de multiplexage (23) et le signal d'horloge transmis sur le trajet qui va desdits circuits de sélection (2122,2222), via les circuits de sélection (2122, 2222) du dispositif de télécommunications se trouvant du côté correspondant (21, 22) et les circuits de production de signal d'horloge (2123, 2223), au dispositif de multiplexage (23). 3. Circuit PLL caractérisé en ce qu'il comprend: un moyen générateur de signal d'horloge (31,32) servant à produire un signal d'horloge et faisant varier sa fréquence en fonction d'un signal de commande; un moyen retardateur (37) destiné à recevoir un signal d'horloge de référence et à le maintenir pendant un certain temps; un moyen de comparaison de phase (33) servant à effectuer une comparaison de phase entre le signal d'horloge produit dans ledit moyen générateur de signal d'horloge (31, 32) et le signal d'horloge de référence délivré par ledit moyen retardateur (37), et à produire un signal de différence de phase associé;; un moyen de production de signal de commande (34) servant à produire un signal de commande à destination dudit moyen générateur de signal d'horloge (31, 32) sur la base du signal de différence de phase obtenu dans ledit moyen de comparaison de phase (33); ledit circuit PLL étant en outre caractérisé en ce qu'il comprend: un moyen (36) de détection d'interruption d'entrée servant à détecter une interruption d'entrée dudit signal d'horloge de référence ; et un moyen (35) de traitement d'ajournement servant à maintenir le signal de commande produit dans ledit moyen de production de signal de commande (34) à l'instant où l'interruption d'entrée est détectée par le moyen de détection d'interruption de l'entrée (36). 4. Circuit PLL selon la revendication 3, caractérisé en ce que ledit moyen générateur de signal d'horloge (32, 38) possède un oscillateur commandé par tension. 5. Circuit PLL selon la revendication 3, caractérisé en ce que ledit moyen générateur de signal d'horloge (31, 32, 38) possède un oscillateur commandé par tension, et ledit moyen de traitement d'ajournement (40, 41, 42) retarde le signal de commande délivré par ledit moyen de production de signal de commande (34) pendant une durée prédéterminée et maintient le signal de commande lorsque ledit moyen de détection d'interruption d'entrée (36) détecte l'interruption d'entrée. 6. Circuit PLL selon la revendication 3, caractérisé en ce que ledit moyen générateur de signal d'horloge (31, 32, 38) est en mesure de compenser les effets de la température et de stabiliser la polarisation. 7. Circuit PLL numérique, caractérisé en ce qu'il comprend: un moyen générateur de signal d'horloge (56, 57) servant à produire un signal d'horloge et faisant varier sa fréquence en fonction d'un signal de commande; un moyen de comparaison de phase (51) servant à effectuer une comparaison de phase entre le signal d'horloge produit dans le moyen générateur de signal d'horloge (56, 57) et le signal d'horloge de référence, et à produire un signal de différence de phase associé; un filtre analogique (52) servant à intégrer le signal de différence de phase délivré par le moyen de comparaison de phase (51) afin de produire un signal de commande destiné audit moyen générateur de signal d'horloge; un convertisseur analogique-numérique (53) servant à convertir le signal de sortie du filtre analogique (52) en un signal de commande numérique;; un filtre numérique (54) qui convertit le niveau dudit signal numérique en la valeur minimale de l'intervalle admissible lorsque le niveau du signal numérique produit par le moyen de traitement de filtrage (541 à 545) devient la valeur maximale de l'intervalle admissible, et qui convertit le niveau dudit signal numérique à la valeur maximale de l'intervalle admissible lorsque le niveau dudit signal numérique devient la valeur minimale de l'intervalle admissible. 8. Circuit PLL numérique selon la revendication 7, caractérisé en ce que ledit filtre numérique (54) comporte un moyen de traitement de filtrage (541 à 545) destiné à recevoir un signal de commande numérique délivré par ledit convertisseur analogique-numérique (53) et à exécuter un traitement de filtrage afin de fixer la bande de fréquence de boucle du circuit PLL numérique, de manière produire un signal de commande numérique permettant d'exécuter la commande de fréquence dudit signal d'horloge à synchroniser ; et un moyen de traitement de conversion de niveau (546) qui, lorsque le niveau du signal numérique produit par ledit moyen de traitement de filtrage (541 à 545) devient la valeur maximale de l'intervalle admissible, convertit le niveau dudit signal numérique en la valeur minimale de l'intervalle admissible, et qui, lorsque le niveau dudit signal numérique devient la valeur minimale de l'intervalle admissible, convertit le niveau dudit signal numérique en la valeur maximale de l'intervalle admissible. 9. Circuit PLL numérique, caractérisé en ce qu'il comprend: un moyen générateur de signal d'horlogc (67, 68) servant à produire un signal d'horloge et faisant varier sa fréquence en fonction d'un signal de commande; un moyen de comparaison de phase (61) servant à effectuer une comparaison de phase entre le signal d'horloge produit dans le moyen générateur de signal d'horloge (67, 68) et le signal d'horloge de référence, et produisant un signal de différence de phase associé; un filtre analogique (62) servant à intégrer le signal de différence de phase délivré par le moyen de comparaison de phase (61) afin de produire un signal de commande destiné audit moyen générateur de signal d'horloge; un convertisseur analogique-numérique (64) servant à convertir le signal de sortie du filtre analogique (62) en un signal de commande numérique;; un filtre numérique (65) qui convertit sélectivement le niveau dudit signal numérique en la valeur minimale ou en la valeur centrale de l'intervalle admissible lorsque le niveau du signal numérique produit par ledit moyen de traitement de filtrage (651) devient la valeur maximale de l'intervalle admissible, qui convertit sélectivement le niveau dudit signal numérique en la valeur maximale ou la valeur de centrale de l'intervalle admissible lorsque le niveau dudit signal numérique devient la valeur minimale de l'intervalle admissible, et qui convertit le niveau dudit signal numérique en au moins une desdites valeurs maximale et minimale lorsque le niveau dudit signal numérique devient un niveau d'onde d'impulsions qui est plus petit que la valeur maximale et plus grand que la valeur minimale de l'intervalle admissible ; et un convertisseur numérique-analogique (66) servant à convertir le signal de commande numérique délivré par le filtre numérique (65) en un signal analogique et à délivrer le signal analogique audit moyen générateur de signal d'horloge (57, 68). 10. Circuit PLL numérique selon la revendication 9, caractérisé en ce que ledit filtre numérique (65) comporte un moyen de traitement de filtrage (651) destiné à recevoir un signal numérique et effectuant un traitement de filtrage pour fixer la bande de fréquence de boucle du circuit PLL numérique, de sorte qu'il est produit un signal de commande numérique permettant d'exécuter la commande de fréquence dudit signal d'horloge à synchroniser; et un moyen de traitement de conversion de niveau (652) qui, lorsque le niveau du signal numérique produit par ledit moyen de traitement de filtrage (651) devient la valeur maximale de l'intervalle admissible, convertit sélectivement le niveau dudit signal numérique en la valeur minimale ou la valeur centrale de l'intervalle admissible, qui, lorsque le niveau dudit signal numérique devient la valeur minimale de l'intervalle admissible, convertit sélectivement le niveau dudit signal numérique en la valeur maximale ou la valeur centrale de l'intervalle admissible, et qui, lorsque le niveau dudit signal numérique devient un niveau d'onde d'impulsions qui est plus petit que la valeur maximale et plus grand que la valeur minimale de l'intervalle admissible, convertit le niveau dudit signal numérique en au moins une desdites valeurs maximale et minimale, et délivre le signal. 11. Circuit PLL, comportant: un moyen générateur de signal d'horloge (75, 76) servant à produire un signal d'horloge et faisant varier sa fréquence en fonction d'un signal de commande; un moyen de comparaison de phase (73) servant à effectuer une comparaison de phase entre le signal d'horloge produit dans ledit moyen générateur de signal d'horloge (75, 76) et le signal d'horloge de référence, et à produire un signal de différence de phase associé ; et un filtre de boucle (74) servant à intégrer le signal de différence de phase obtenu par le moyen de comparaison de phase (73) et à produire un signal de commande de tension à destination dudit moyen générateur de signal d'horloge (75,76); caractérisé en ce que ledit filtre numérique comprend : un circuit tampon (77) qui, en prenant la tension de sortie dudit filtre de boucle (74) comme référence, produit une tension égale en courant continu à la tension de sortie, la caractéristique de réponse étant retardée en arrière de la caractéristique de réponse dudit filtre de boucle (74); et un circuit limiteur (78) qui est placé entre la bome de sortie du circuit tampon (77) et la borne de sortie dudit filtre de boucle (74), et qui, lorsque la différence de tension entre les deux bornes de sortie atteint une tension spécifiée ou la dépasse, limite la tension de sortie dudit filtre de boucle (74) à la valeur spécifiée. 12. Circuit PLL selon la revendication 11, caractérisé en ce que ledit circuit tampon (77) est doté de filtres passe-bas (771, 772) servant à extraire une composante de bande basse de la tension de sortie dudit filtre de boucle (74) et d'un circuit suiveur de tension (773) servant à amplifier et à délivrer la tension de sortie des filtres passe-bas (771, 772), de sorte que la caractéristique de réponse temporelle est déterminée par lesdits filtres passe-bas (771, 772) et le gain est déterminé par ledit circuit suiveur de tension (773). 13. Circuit PLL selon la revendication 12, caractérisé en ce que la borne de sortie desdits filtres passe-bas (771, 772) arrive sur un potentiel électrique ayant une valeur proche de la tension de commande en fonctionnement stationnaire dudit moyen générateur de signal d'horloge (75, 76). 14. Circuit PLL selon la revendication 11, caractérisé en ce qu'il comporte en outre un sélecteur (71) qui sélectionne l'un desdits signaux d'horloge de référence lorsqu'il existe une pluralité desdits signaux d'horloge de référence d'entrée, et un circuit de détection d'interruption d'entrée (72) qui contrôle l'état d'entrée de ladite pluralité de signaux d'horloge de référence et envoie un signal de détection d'interruption d'entrée audit sélecteur (71) afin de changer la commande dudit sélecteur (71) en sélectionnant un autre signal d'horloge de référence lorsqu'il apparaît une interruption d'entrée du signal d'horloge de référence sélectionné par ledit sélecteur (71). 15. Circuit PLL selon l'une quelconque des revendications 14, caractérisé en ce qu'un commutateur (79) est placé entre la borne de sortie dudit circuit tampon (77) et la bome de sortie dudit circuit limiteur (78) afin de commander la conduction et la non-conduction du commutateur (79) en fonction dudit signal de détection d'interruption d'entrée.