FR 2710475 A1 19950331 FR 9311167 A 19930920 Etage de sortie TTL contrôlé en courant La présente invention concerne un étage de sortie TTL contrôlé en courant, pour circuit intégré de type CMOS. Les circuits intégrés en technologie CMOS actuels, comprennent habituellement un étage de sortie composé de deux transistors MOS, un de type N et un de type P, ainsi que représenté en figure la. Ces transistors sont commandés par des signaux de même polarité, le transistor N permettant d'assurer le niveau bas et le transistor P le niveau haut du signal de sortie. Ce type d'étage peut être utilisé à des fins de séparation ou d'adaptation sur des charges résistives ou capacitives. D'un point de vue statique, ce type d'étage est tout à fait satisfaisant. D'un point de vue dynamique, c'est-à-dire en présence de phénomènes transitoires de commutation, ces phénomènes apparaissant notamment lorsque plusieurs de ces étages sont reliés aux mêmes alimentations et commutent simultanément sur des charges capacitives importantes, des tensions parasites génératrices de bruits électriques apparaissent. En effet, lors de la commutation, ces étages engendrent de violents appels de courant sur les alimentations de polarisation de ces derniers. Les circuits de ces étages sont, de fait, alimentés par l'intermédiaire d'un boîtier et de connexions imparfaits et présentent une inductance et une résistance série parasites. La variation brutale du courant appelé au travers de l'inductance parasite induit alors une variation de tension constitutive d'un bruit électrique sur le bus d'alimentation ou de masse du circuit intégré. Ce bruit électrique, très néfaste, peut alors fortement perturber le fonctionnement de chaque étage du circuit intégré. Une étude précise du phénomène a montré que le courant consommé dans l'étage de sortie peut être divisé en deux types, en fonction de l'origine de ce courant - courant dit de court-circuit, lequel circule directement entre les transistors N et P sans charger la capacité de charge extérieure, ce courant étant engendré par la mise en conduction d'un des transistors, avant le blocage de l'autre, au début de la commutation, -un courant de charge de la capacité de charge, lequel est maximum lorsque cette capacité est presque totalement déchargée et que le signal de commande d'entrée a atteint son niveau maximum, le niveau CMOS. Afin de remédier aux inconvénients précités, en vue d'obtenir une réduction du courant de court-circuit, inutile et nuisible pour l'alimentation de la charge, ainsi que le contrôle des brusques variations du courant de charge, on a jusqu'à ce jour proposé différentes solutions. - Une première solution consiste à décaler les instants de commande des transistors N et P. On commence, dans ce cas, par supprimer la conduction de l'un des transistors avant de l'autoriser dans l'autre. Le retard de l'un des signaux de commande peut être obtenu soit à l'aide de portes logiques, soit au moyen d'un système de décalage de seuil ou de résistance en série dans les circuits d'application des signaux de commande. - Une deuxième solution consiste à optimiser finement, par réduction, la taille les transistors de sortie. La difficulté de cette deuxième solution réside dans le fait que celle-ci introduit un compromis vitesse de commuta tion (ou de réponse) - bruit, le bruit étant maximum lorsque l'étage et le circuit intégré est le plus rapide, c'est-à-dire à froid pour un procédé de fabrication de circuits rapides et pour une tension d'alimentation élevée. La diminution du bruit par l'introduction de cette deuxième solution entraîne alors une très forte réduction de la vitesse du circuit lorsque ce dernier est soumis à un procédé de fabrication de circuits lents, à chaud et sous tension d'alimentation réduite. - Une troisième solution consiste à remplacer les transis tors de sortie N et P par plusieurs petits transistors en parallèle, mis en conduction successivement, ainsi que représenté en figure lb. Cette solution permet de diminuer ainsi la variation du courant de sortie, par une augmentation plus progressive. Les décalages des signaux de mise en conduction peuvent être engendrés soit au moyen de portes logiques, soit au moyen d'un décalage des seuils des étages précédents. Le bruit engendré par ce type d'étage de sortie TTL est légèrement amélioré. Toutefois, les critères d'optimisation restent les mêmes que pour la solution précédente et les performances globales sont donc limitées de manière analogue. La présente invention a pour objet la mise en oeuvre d'un étage de sortie TTL contrôlé en courant permettant de réduire le bruit électrique engendré par les étages de sortie TTL de l'art antérieur, sans toutefois introduire de limitation aussi importante des performances globales de ce dernier, notamment du point de vue de la vitesse de commutation. L'étage de sortie TTL contrôlé en courant, objet de la présente invention, comporte un transistor MOS de type P et un transistor MOS de type N de sortie connectés en série entre une tension d'alimentation et une tension de référence, commandés par un signal d'entrée, le point commun drainsource entre les transistors MOS P,N constituant la borne de sortie de l'étage de sortie TTL. I1 est remarquable en ce qu'il comporte en outre un circuit générateur du courant image circulant dans le transistor MOS de type P respectivement N, ce circuit délivrant un signal positif respectivement négatif de commande de régulation du courant circulant dans les transistors MOS P,N de sortie. Un circuit de commande des transistors MOS P,N de sortie est prévu, ce circuit de commande recevant, d'une part, le signal d'entrée et, d'autre part, le signal positif respectivement négatif de commande de régulation. I1 délivre aux transistors MOS P,N de sortie un signal d'entrée positif respectivement négatif régulé, de façon à réduire le courant de court-circuit et à contrôler le courant de commutation des transistors MOS P,N de sortie, pour atténuer le bruit de comutation de ces transistors. L'étage de sortie TTL contrôlé en courant trouve application à la conception et à la réalisation de circuits électroniques compatibles TTL, en technologie CMOS. I1 sera mieux compris à la lecture de la description et à l'observation des dessins ci-après dans lesquels, outre les figures la et lb relatives à l'art antérieur - la figure 2a représente un schéma illustratif de l'archi tecture de l'étage de sortie TTL contrôlé en courant objet de la présente invention, - la figure 2b représente différents chronogrammes de signaux aux points de test de la figure 2a, - la figure 2c représente un chronogramme du courant total engendré dans l'un des transistors de sortie, au cours d'un phénomène de commutation, - la figure 3 représente une variante de réalisation d'un étage de sortie TTL contrôlé en courant, tel que re présenté en figure 2a, permettant de réaliser une fonction de sortie à trois états, une sortie haute impédance étant pour cela introduite. Une description plus détaillée d'un étage de sortie contrôlé en courant conforme à l'objet de la présente invention sera maintenant donnée en liaison avec les figures 2a et suivantes. Ainsi qu'on l'observera sur la figure précitée, l'étage de sortie TTL contrôlé en courant objet de l'invention comporte, de manière classique, un transistor MOS de type P, référencé tp9, et un transistor MOS de type N, référencé tn9, ces transistors jouant le rôle de transistor de sortie et étant donc connectés en série entre une tension d'alimentation, notée Vcc, et une tension de référence. Les transistors de sortie précités sont commandés par un signal d'entrée, noté vi, sur une borne, notée ENTREE sur la figure 2a. Le point commun drain-source entre les transistors P,N, tp9 et tn9, constitue la borne de sortie, notée SORTIE de l'étage de sortie TTL. Selon un aspect particulièrement avantageux, celuici comporte en outre un circuit 1 générateur du courant image circulant dans le transistor MOS de type P,tp9, respectivement de type N,tn9. Ce circuit générateur délivre un signal positif, respectivement négatif, de commande de régulation du courant circulant dans les transistors MOS, P,N,tp9,tn9, précédemment mentionnés. Par signal positif, respectivement négatif, de commande de régulation du courant circulant dans les transistors de sortie, tp9, tn9, précités, on comprend que cette notion concerne, non pas la polarité de ces signaux, mais l'origine ou la destination du transistor de type MOS P ou N concerné correspondant. Sur la figure 2a, on indique que le signal positif et le signal négatif de commande de régulation du courant circulant dans les transistors MOS P,N,tp9,tn9 de sortie sont désignés par crP et crN respectivement. Ainsi qu'on l'observera en outre sur la figure 2a, l'étage de sortie TTL contrôlé en courant, objet de la présente invention, comprend un circuit 2 de commande des transistors MOS P,N de sortie, c'est-à-dire les transistors tp9 et tn9. Ce circuit 2 reçoit, d'une part, le signal d'entrée, vi, et d'autre part, le signal positif crP, respectivement le signal négatif, crN, de commande de régulation, engendrés par le circuit générateur 1. Le circuit 2 de commande des transistors MOS P,N de sortie délivre à ces derniers, les transistors tp9 et tn9, un signal d'entrée positif, respectivement négatif régulé, le signal d'entrée positif régulé étant noté cmP, et le signal d'entrée négatif régulé étant noté cmN. Ces signaux sont bien entendu délivrés au transistor MOS P,N tp9 respectivement tn9, ces signaux régulés permettant de réduire le courant de court-circuit et de contrôler le courant de commutation des transistors MOS P,N de sortie,tp9,tn9, pour atténuer le bruit de commutation de ces derniers. Dans un mode de réalisation préférentiel représenté en figure 2a, on indique que le circuit 1 générateur du courant image comprend un premier et un deuxième transistors MOS de même type, P ou N, que le transistor MOS de sortie, tp9 ou tn9, dont le courant image doit être reproduit. Sur la figure 2a, le premier et le deuxième transistors MOS de même type sont référencés tp7, tp8, respectivement tn7, tn8. Le premier et le deuxième transistors MOS de même type sont interconnectés en série par un point commun drainsource, noté DS pour les transistors tp7, tp8, respectivement tn7, tn8, et l'ensemble constitué par le premier et le deuxième transistors MOS de même type précité, est connecté en parallèle sur le transistor MOS de type P ou N de sortie correspondant, tp9, tn9. En outre, les électrodes de grille du premier transistor MOS de même type, tp8, tn8, et du transistor MOS de type P,N de sortie correspondant, tp9, tn9 respectivement, sont électriquement reliées pour recevoir le signal d'entrée régulé positif, cmP, respectivement négatif, cmN, et, la grille du transistor MOS de même type P,N, tp7, respectivement tn7, et le point commun drain-source DS de l'ensemble correspondant, sont reliés électriquement pour délivrer le signal positif respectivement négatif de commande de régulation, crP, crN. De la même manière, sur la figure 2a, on a représenté un mode de réalisation préférentiel du circuit de commande 2 des transistors MOS P,N de sortie, tp9, tn9. Ainsi qu'on l'observera sur la figure 2a, le circuit 2 de commande précité comprend un premier arrangement 21 de transistors MOS connectés en cascade par points communs successifs drain-source entre la tension d'alimentation, Vcc, et la tension de référence. Le premier arrangement 21 comprend successivement un premier transistor MOS de type P, noté tpl, un deuxième transistor MOS de type N, noté tn5, un troisième transistor MOS de type N, tn4, un quatrième transistor MOS de type P, noté tp5, et un cinquième transistor MOS de type N, noté tnl. Le premier transistor MOS de type P, tpl, et le cinquième transistor MOS de type N, tnl, du premier arrangement 21 reçoivent sur leur électrode de grille le signal d'entrée, vi, alors que les deuxième et troisième transistors MOS de type N, tn5, tn4, reçoivent sur leur électrode de grille la tension d'alimentation, +Vcc, et que le quatrième transistor MOS de type P, tp5, reçoit sur son électrode de grille la tension de référence. En outre, le circuit de commande 2 comporte un deuxième arrangement 22 de transistors MOS connectés en cascade par points communs drain-source successifs, entre la tension d'alimentation, Vcc, et la tension de référence. I1 comporte successivement un premier transistor MOS de type P, noté tp6, un deuxième et un troisième transistors MOS de type P, notés tp3, tp4, un quatrième transistor MOS de type N, noté tn3, et un cinquième transistor MOS de type N, noté tn6. Les points communs drain-source du premier, respectivement du deuxième arrangement de transistors MOS 21 et 22 sont électriquement reliés, les premier, deuxième, troisième, quatrième et cinquième transistors MOS du premier et du deuxième arrangement de transistors MOS 21 et 22 étant de ce fait connectés en parallèle. Ainsi, la grille du premier transistor MOS de type P et du cinquième transistor MOS de type N du deuxième arrangement 22 reçoit le signal positif, crP, respectivement négatif, crN, de commande de régulation et le point commun drain-source entre le premier et le deuxième transistor MOS, tp6, tp3, respectivement le quatrième et le cinquième transistors MOS, tn3, tn6 du deuxième arrangement 22 délivre le signal d'entrée positif, cmP, respectivement négatif, cmN, régulé au circuit 1 de commande des transistors MOS P,N de sortie, tp9, tn9. En outre, on indique que la grille du deuxième transistor MOS de type P du deuxième arrangement 22, tp3, reçoit le signal négatif, crN, de commande de régulation, la grille du troisième transistor MOS de type P,tp4, recevant la tension de référence, alors que la grille du quatrième transistor MOS de type N, tn3, reçoit le signal positif de commande de régulation, crP. Dans une variante avantageuse du mode de réalisation préférentiel du circuit 2 de commande représenté en figure 2a, on indique que les troisièmes transistors du premier et du deuxième arrangements, respectivement notés tn4, tp4, peuvent être soit remplacés par des résistances, soit supprimés. Le mode opératoire de l'étage de sortie TTL contrôlé en courant objet de la présente invention tel que représenté en figure 2a sera donné ci-après. Les transistors MOS tn4, tn5, tp4, tp5 sont utilisés en guise de résistance et sont donc passants, quel que soit le niveau logique haut ou bas du signal d'entrée, vi. D'une manière générale, les géométries des transistors sont telles que tn5 est petit devant tp3, dans un rapport 1/4 par exemple, tp5 est très petit devant tn3, tp8 devant tp9, les dimensions de ces derniers étant dans un rapport 1/4 environ, les transistors tp3, tn3, tn4, et tp4 ayant des tailles voisines. En outre, les transistors MOS de type P ont un rapport largeur à longueur de canal W/L, environ deux fois supérieur à celui des transistors MOS de type N correspondant, tn4 par rapport à tp4, par exemple, afin de compenser la différence de mobilité et donc de courant de saturation. Le mode de fonctionnement de l'étage représenté en figure 2a sera donné dans le cas de la descente du signal d'entrée, vi, c'est-à-dire lors du passage du niveau logique haut au niveau logique bas de celui-ci, en liaison avec les figures 2b et 2c. Le principe de fonctionnement du mode de réalisation de l'étage de sortie TTL contrôlé en courant, objet de la présente invention, est de permettre un contrôle du courant dans le transistor de sortie tn9 lors de la descente du signal, afin d'éviter que ce dernier n'augmente trop fortement et donc n'engendre un bruit trop important sur les alimentations. Ce contrôle est obtenu compte tenu de l'introduction d'une commande en contre-réaction par le signal d'entrée négatif régulé, cmN, délivré au point de test A, sur la grille du transistor MOS de type N, tn9 précité. Cette réaction est commandée par le signal négatif de commande de régulation, crN, délivré au point de test B, c'est-à-dire à la grille du deuxième transistor MOS de type P, tp3, et à la grille du cinquième transistor MOS de type N, tn6, constitutifs du deuxième arrangement 22 du circuit de commande 2. La contre-réaction est engendrée par les transistors MOS, tn8, tn7, tn6, et tp3. Ainsi qu'on l'observera sur la figure 2b, dont l'axe des ordonnées est gradué en valeur de tension, en volts, et l'axe des abscisses en temps, en nanosecondes, au départ, dans le cas de la descente du signal d'entrée, vi, celui-ci est au niveau logique 1, les transistors tpl, tp6, tp7, tp8, tn6, tn7, tn8 et tn9 sont bloqués. Les transistors tp3, tp9, tnl, tn3 sont passants. Les noeuds ou points de tests B et D contrôlant la contre-réaction crN et crP, sont respectivement à la tension de référence et à la tension, +Vcc. Le signal d'entrée positif régulé, cmP, et le signal d'entrée négatif régulé, cmN, aux points de test C et A, sont tous deux à la tension de référence, et la tension de sortie vs est voisine de la tension d'alimentation, +Vcc. Lors de la commutation du signal d'entrée, vi, du niveau logique haut au niveau logique bas, le transistor tnl se bloque et le transistor tpl devient passant. Le point de test C passe donc rapidement au niveau logique haut, bloquant ainsi le transistor de sortie, tp9. Le transistor tnl étant bloqué, le point de test A, commande du transistor MOS N de sortie tn9, peut se charger au travers des transistors tp3, tn4, tp4, tn3, les transistors tn5 et tp5 étant plus petits et ayant de ce fait un effet négligeable. Le retard ainsi provoqué du fait de la charge avec une constante de temps permet d'éviter d'avoir un courant de courtcircuit dans les transistors de sortie. Lorsque le point de test A est à un potentiel suffisamment élevé, les transistors de sortie tp9, tn9, se mettent à conduire. Une recopie de l'image du courant du transistor de sortie tn9 dans le transistor tn8 recevant la même commande est ainsi effectuée. Ce courant passe dans le transistor tn7, lequel est monté en série, et câblé comme une diode du fait de la liaison de la grille et du drain de celui-ci, ce qui a pour effet de faire monter la tension au point de test B, c'està-dire d'augmenter la tension du signal négatif de commande de régulation, crN. Cette montée du signal précité a alors deux conséquences - elle diminue la conductance du transistor tp3, et - elle augmente celle du transistor tn6. Ceci permet alors de ralentir la montée en tension au point de test A, c'est-à-dire de ralentir la montée en tension du signal d'entrée négatif régulé, cmN, et finalement de ralentir l'augmentation du courant de sortie, c'està-dire du courant circulant dans le transistor MOS de sortie, tn9. Lorsque la charge capacitive est complètement chargée, le courant de sortie diminue, ce qui permet d'arrêter ainsi le système de régulation. Le point de test B et le signal négatif de commande de régulation, crN, redescendent alors à la valeur de la tension de référence, et le transistor tp5 permet au point de test A et au signal d'entrée positif régulé de croître pour atteindre la valeur de la tension d'alimentation, +Vcc. La tension de sortie, vs, est d'abord voisine de la tension de référence. De plus, le fait de séparer les alimentations des étages de logique et de puissance permet en cas de forte perturbation d'augmenter la régulation, et donc de limiter plus fortement le bruit. Lorsque le signal d'entrée, vi, a atteint le niveau logique bas, valeur 0, on retrouve bien entendu le principe de fonctionnement précédent pour la remontée de ce dernier, les transistors MOS de type N étant simplement remplacés par les transistors MOS de type P de même indice, et réciproquement. La contre-réaction s'effectue alors par l'intermédiaire de transistors, tp8, tp7, tp6 et tn3. Sur la figure 2b, on a représenté le signal d'entrée, vi, le signal au point de test A et le signal au point de test B, ainsi que le signal en sortie, vs. Sur la figure 2c, on a représenté la variation correspondante du courant dans le transistor MOS de sortie de type N, tn9. On remarque que, au cours de la commutation, le courant de sortie ne dépasse pas en valeur absolue 35 milli-ampères. Un mode de réalisation avantageux de l'étage de sortie TTL contrôlé en courant objet de la présente invention sera maintenant décrit en liaison avec la figure 3. Dans ce mode de réalisation, l'étage de sortie TTL contrôlé en courant objet de la présente invention tel que représenté en figure 2a peut être utilisé pour réaliser un étage de sortie 3 états, tel que représenté en figure 3. Dans cette figure, les mêmes références représentent les mêmes éléments que dans le cas de la figure 2a. L'étage de sortie TTL à trois états comportant un troisième état haute impédance comprend, en outre, ainsi que représenté sur la figure précitée, une entrée de commande état haute impédance, notée hz, recevant un signal de commande haute impédance, hz. Cette entrée est reliée directement et par l'intermédiaire d'un inverseur 3 au troisième transistor MOS de type P, tp4 du deuxième arrangement 22, respectivement transistor MOS de type N, tn4 du premier arrangement 21. Cette entrée de commande permet de séparer logiquement les étages P et N de sortie, ainsi qu'il sera décrit ci-après dans la description. En outre, un premier et un cinquième transistors MOS auxiliaires de même type que le premier, respectivement le cinquième, transistor MOS du deuxième arrangement 22, sont prévus, le premier et le cinquième transistors MOS auxiliaires portant la référence tp2, tn2. Chaque transistor auxiliaire, tp2, tn2, est connecté en parallèle au premier, tp6, respectivement au cinquième, tn6, transistor MOS du deuxième arrangement 22. La grille du premier et du cinquième transistors MOS auxiliaires, tp2, tn2, est reliée par l'intermédiaire de l'inverseur 3, respectivement directement à l'entrée de commande haute impédance recevant le signal de commande, hz. Ceci permet pour un niveau haut hz = 1 du signal de commande haute impédance par blocage du troisième transistor, MOS, tn4, respectivement tp4, du premier arrangement 21, respectivement du deuxième arrangement 22, et par saturation des premier et cinquième transistors auxiliaires, tp2, tn2, du deuxième arrangement 22, de bloquer les transistors MOS P,N de sortie, tp9, tn9. La sortie est alors en mode haute impédance, ce qui permet de rajouter un troisième état à l'étage de sortie, TTL, contrôlé en courant objet de la présente invention. On a ainsi décrit un étage de sortie TTL contrôlé en courant particulièrement performant. En effet, la structure de l'étage de sortie TTL objet de la présente invention utilisant un principe de contre-réaction, permet d'améliorer nettement le compromis entre le bruit engendré et la vitesse de l'étage de sortie. Ainsi, entre le cas le plus rapide et le cas le plus lent, la dégradation de la vitesse n'est plus que de 20 %, et celle du bruit de 30 % par rapport à la valeur typique. Pour les dispositifs de l'art antérieur, ces variations sont largement supérieures à 50 t. Si on fixe une valeur maximale de bruit admissible, cette architecture permet un gain en vitesse de plus de 50 %. En outre, les appels en courant étant mieux contrôlés, il est alors possible de réduire la taille des alimentations sur le circuit, ce qui permet dans bien des cas un gain en surface de silicium et donc une réduction des coûts. REVENDICATIONS 1. Etage de sortie TTL contrôlé en courant, comportant un transistor MOS de type P et un transistor MOS de type N de sortie connectés en série entre une tension d'alimentation et une tension de référence, commandés par un signal d'entrée, le point commun drain-source entre les transistors MOS P, N constituant la borne de sortie de l'étage de sortie TTL, caractérisé en ce que ledit étage de sortie TTL comporte en outre - des moyens générateurs du courant image circulant dans le transistor MOS de type P respectivement de type N, lesdits moyens générateurs délivrant un signal positif respectivement négatif de commande de régulation du courant circulant dans lesdits transistors MOS P, N de sortie, - des moyens de commande desdits transistors MOS P, N de sortie recevant, d'une part, ledit signal d'entrée commun, et, d'autre part, le signal positif respectivement négatif de commande de régulation et délivrant audit transistor MOS P, N de sortie un signal d'entrée positif, respectivement négatif régulé, ce qui permet de réduire le courant de court-circuit et de contrôler le courant de commutation des transistors MOS P, N de sortie pour atténuer le bruit de commutation desdits transistors. 2. Etage de sortie TTL selon la revendication 1, caractérisé en ce que lesdits moyens générateurs du courant image comprennent un premier et un deuxième transistor MOS de même type P ou N que le transistor MOS de sortie dont le courant image doit être reproduit, lesdits premier et deuxième transistors MOS de même type étant interconnectés en série par un point commun drain-source et l'ensemble constitué par le premier et le deuxième transistor MOS de même type étant connecté en parallèle sur le transistor MOS de type P ou N de sortie correspondant, les grilles dudit premier transistor MOS de même type et dudit transistor MOS de type P ou N de sortie correspondant étant électriquement reliées pour recevoir ledit signal d'entrée régulé et la grille dudit deuxième transistor MOS de même type P ou N et le point commun drain-source de l'ensemble étant reliés électriquement pour délivrer ledit signal positif respectivement négatif de commande de régulation. 3. Etage de sortie TTL selon la revendication 1 ou 2, caractérisé en ce que lesdits moyens de commande desdits transistors MOS P, N de sortie comprennent - un premier arrangement de transistors MOS connectés en cascade par points communs successifs drain-source entre ladite tension d'alimentation et ladite tension de référence et comportant successivement un premier transistor MOS de type P, un deuxième transistor MOS de type N, un troisième transistor MOS de type N, un quatrième transistor MOS de type P et un cinquième transistor MOS de type N, lesdits premier transistor MOS de type P et cinquième transistor MOS de type N, dudit premier arrangement, recevant sur leur grille ledit signal d'entrée commun, les deuxième et troisième transistors recevant sur leur grille la tension d'alimentation, le quatrième transistor, la tension de référence, et - un deuxième arrangement de transistors MOS connectés en cascade par points communs drain-source successifs, entre ladite tension d'alimentation et ladite tension de référence, et comportant successivement un premier transistor MOS de type P, un deuxième et un troisième transistor MOS de type P, un quatrième transistor MOS de type N et un cinquième transistor MOS de type N, les points communs drain-source du premier respectivement du deuxième arrangement de transistors MOS étant électriquement reliés et les premier, deuxième, troisième, quatrième et cinquième transistors MOS desdits premier et deuxième arrangement de transistors MOS étant ainsi connectés en parallèle, la grille du premier transistor MOS de type P et du cinquième transistor MOS de type N dudit deuxième arrangement recevant ledit signal positif respectivement négatif de commande de régulation et le point commun drain source entre le premier et le deuxième transistor MOS respectivement le quatrième et le cinquième transistor MOS dudit deuxième arrangement délivrant ledit signal d'entrée positif respectivement négatif régulé, la grille du deuxième transistor MOS de type P recevant le signal négatif de commande de régulation, la grille du troisième transistor de type P recevant la tension de référence, et la grille du quatrième transistor MOS de type N recevant le signal positif de commande de régulation. 4. Etage de sortie TTL selon la revendication 3, caractérisé en ce que pour constituer un étage de sortie TTL à trois états comportant un troisième état haute impédance, celui-ci comprend en outre - une entrée de commande état haute impédance recevant un signal de commande haute impédance et reliée directement respectivement par l'intermédiaire d'un inverseur audit troisième transistor MOS du deuxième respectivement du premier arrangement, et permettant de séparer logiquement les étages P et N de sortie, - un premier et un cinquième transistor MOS auxiliaire de même type que le premier respectivement cinquième transistor MOS dudit deuxième arrangement et connecté respectivement en parallèle à ce dernier, la grille du premier et du cinquième transistor MOS auxiliaire étant reliée par l'intermédiaire dudit inverseur respectivement directement à ladite entrée de commande haute impédance, ce qui permet pour un niveau haut dudit signal de commande haute impédance, par blocage des troisièmes transistors MOS dudit premier et deuxième arrangement et saturation desdits premier et cinquième transistors auxiliaires, de bloquer les transistors MOS P, N de sortie. 5. Etage de sortie selon la revendication 3, caractérisé en ce que les troisièmes transistors des premier et deuxième arrangements sont, soit remplacés par des résistances, sont supprimés.