FR 2722624 A1 19960119 FR 9408649 A 19940712 CIRCUIT A RETARD, NOTAMMENT POUR UNIVIBRATEUR La présente invention concerne un circuit à retard, notamment pour univibrateur, comprenant un condensateur ayant une première électrode et une deuxième électrode, une source de courant destinée à charger ou à décharger ledit condensateur et un comparateur destiné à comparer le potentiel de ladite première électrode à un seuil Vcomp et à produire un signal de sortie ayant un premier état logique quand le potentiel de ladite première électrode est inférieur audit seuil Vcomp, et un deuxième état logique quand le potentiel de ladite première électrode est supérieur audit seuil Vcomp le circuit de retard étant alimenté par la différence entre un potentiel VDD et un potentiel Vss. Actuellement, on connaît de nombreuses versions de circuits à retard, particulièrement dans le domaine des télécommunications. La plupart de ces circuits sont utilisés pour réaliser la fonction de retard dDun univibrateur ou sont combinés pour former un oscillateur stable ou commandé par une tension. Ces derniers forment une partie essentielle des circuits à boucle de phase asservie qui sont utilisés, parmi d'autres applications, pour la modulation et la démodulation des signaux modulés en fréquence. La figure 1 des dessins annexés représente schématiquement un circuit à retard 1 du type défini cidessus. Ce circuit à retard 1 comprend une source de courant 2, un condensateur 3, un comparateur 4, une source de tension 5 et un interrupteur de commande 6. De plus, le circuit à retard 1 comporte deux bornes dlalimentation respectivement désignées par 7 et 8 et destinées à être reliées à une source dalimentation (non représentée), une borne denturée 9 et une borne de sortie 10. Une première borne de la source de courant 2 est reliée à la borne d'alimentation 7, sa deuxième borne étant reliée à la borne d'alimentation 8 par l'intermédiaire de l'interrupteur de commande 6. La première électrode du condensateur 3 est reliée à la deuxième borne de la source de courant 2 et sa deuxième électrode est reliée à la borne d'alimentation 8. La source de courant 2 fournit un courant ICon5t au condensateur 3, lorsque l'interrupteur de commande 6 est rendu non conducteur. L'état de l'interrupteur 6 est conditionné par l'état logique d'un signal appliqué à la borne d'entrée 9. Le comparateur 4 a une entrée inverseuse désignée par et et reliée à la deuxième borne de la source de courant 2, et une entrée non inverseuse désignée par "+" et reliée à la borne d'alimentation 8 par l'intermédiaire de la source de tension 5. Le comparateur 4 fonctionne de manière que la tension apparaissant entre les première et deuxième électrodes du condensateur 3 soit comparée à la tension Vcomp fournie par la source de tension 5 et appliquée à l'entrée non inverseuse du comparateur 4. La sortie du comparateur 4 reliée à la borne de sortie 10, produit un signal ayant un premier état logique quand le potentiel sur la première électrode du condensateur est inférieur à la valeur Vcomp + Vss et un deuxième état logique quand ce potentiel est supérieur à la valeur Vcomp + Vss- Le fonctionnement du circuit à retard de la figure 1 sera maintenant expliqué, en se référant à la figure 2, qui montre un chronogramme des signaux en divers points du circuit 1. Sur la figure 2, les signaux à la borne d'entrée 9, la borne de sortie 10 et l'entrée inverseuse du comparateur 4 sont respectivement désignés par les références 11, 12 et 13. On considérera que, dans un état que l'on appelera l'état de repos, le signal d'entrée 11 à un instant to est à l'état haut, ce qui provoque la conduction de l'interrupteur 6. Les deux électrodes du condensateur 3 sont ainsi au potentiel Vss. Le potentiel Vss sur son entrée inverseuse étant inférieur au potentiel Vss + Vcomp sur son entrée non inverseuse, le comparateur 4 produit un signal à l'état haut. Ce dernier est transmis à la borne de sortie 10 du circuit à retard. A un instant t1, le signal d'entrée 11 passe de l'état haut à l'état bas. L'interrupteur 6 devient ainsi non conducteur et le courant ICOnst de la source de courant 2 commence à circuler vers le condensateur 3. Ce courant charge le condensateur 3, la tension entre ses électrodes croissant à un taux déterminé par la valeur Iconst de ce courant et par la capacité C du condensateur 3. Lorsque, à un instant t2, le potentiel à l'entrée inverseuse du comparateur 4 atteint une valeur supérieure à Vss + VCompt 1 ' état du signal à la sortie du comparateur 4, et ainsi l'état du signal 12 sur la borne de sortie 10, passe de l'état haut à l'état bas. On voit que le changement de l'état du signal 11 sur la borne d'entrée 9 a provoqué un changement correspondant de l'état du signal 12 sur la borne de sortie 10 et ceci avec un retard Tan égal au temps écoulé entre les instants t1 et t2. Le potentiel à l'entrée inverseuse du comparateur 4 continue à augmenter jusqu'à ce qu'à un instant t3, il atteigne la valeur Vss + Vdd. I1 maintient cette valeur pour autant que l'interrupteur 6 reste non conducteur. A un instant t4, le signal d'entrée 11 passe de l'état bas à l'état haut, ce qui rend l'interrupteur 6 conducteur et provoque la décharge du condensateur 3 à la valeur Vss. A un instant t5, le potentiel à l'entrée non inverseuse du comparateur 4 descend en-dessous de la valeur Vss s Vcomp et le signal à sa sortie passe de l'état bas à l'état haut. Finalement, à un instant t6, le potentiel du signal 13 atteint la valeur Vss et le circuit à retard 1 se trouve de nouveau dans son état de repos. Dans le circuit à retard 1 décrit ci-dessus, le retard Tan est donné par la relation Tan = [C. (Vcomp Vss)]/Iconst. (1) La stabilité du retard est liée à la stabilité des potentiels Vcornp et Vss. Si Vcomp et Vss varient respectivement de + AVcomp et de i AVss, la variation du retard ATan est donnée par la relation ATan #Vcomp #VSS = (2) Tan Vcomp - Vss Les fluctuations AVcOmp et AVss sont produites dans le circuit à retard 1 par du bruit venant de la source d'alimentation à laquelle le circuit est reliée et par le bruit d'entrée du comparateur, ce bruit étant largement indépendant des valeurs réelles des potentiels Vcomp et Vss. Afin de pouvoir réaliser un circuit à retard compatible avec les technologies d'intégration et les sources d'alimentation à basse tension, il est nécessaire de réduire l'excursion de tension VComp - Vss. Comme on peut le voir d'après la relation (2), le fonctionnement du circuit à retard 1 deviendrait de plus en plus instable avec une telle diminution de ces potentiels, ce qui empêcherait l'utilisation de ce circuit dans des applications à basse consommation d'énergie. Le but de l'invention est de fournir un circuit à retard qui réduit les désavantages des circuits de l'art antérieur Ainsi, conformément à un aspect de l'invention, le circuit de retard est caractérisé en ce qu'il comprend de plus - un amplificateur saturable présentant une entrée connectée à ladite première électrode et une sortie connectée à ladite seconde électrode, ledit amplificateur saturable fonctionnant dans sa région active, lorsque le potentiel sur ladite première électrode est proche d'une valeur de décalage Vof f et présentant un potentiel de sortie proche de VDD lorsque sa tension d'entrée est inférieure à la valeur Vof f et présentant un potentiel de sortie proche de V55 lorsque sa tension d'entrée est supérieure à la valeur V,ff, et - un circuit d'initialisation destiné à provoquer la charge initiale dudit condensateur pendant un intervalle de retard, le potentiel de ladite première électrode ayant une valeur Vinit, le potentiel de ladite deuxième électrode étant proche du potentiel VDD et la sortie du comparateur étant à son premier état logique au début dudit intervalle de retard, le changement qui en résulte dans l'état du signal de sortie Sigcomp dudit comparateur définissant la fin dudit intervalle de retard, le potentiel initial Vinit, la valeur de décalage Voff et la valeur de seuil Vcomp étant tels que Vinit Selon un autre aspect de l'invention, le circuit de retard est caractérisé en ce qu'il comprend de plus - un amplificateur saturable présentant une entrée connectée à ladite première électrode et une sortie connectée à ladite seconde électrode, ledit amplificateur saturable fonctionnant dans sa région active lorsque le potentiel sur ladite première électrode est proche d'une valeur de décalage Vof f et présentant un potentiel de sortie proche de vs5 lorsque sa tension d'entrée est supérieure à la valeur V,ff, et présentant un potentiel de sortie proche de VDD lorsque sa tension d'entrée est inférieure à la valeur Vof f, et - un circuit d'initialisation destiné à prevoquer la décharge initiale dudit condensateur pendant un intervalle de retard, le potentiel de ladite première électrode présentant la valeur Vinit le potentiel de ladite deuxième électrode étant proche de vss et la sortie du comparateur étant à son deuxième état logique au début dudit intervalle de retard, le changement qui en résulte dans l'état du signal de sortie Sigcomp dudit comparateur définissant la fin dudit intervalle de retard, ladite valeur initiale Vinit, la valeur de décalage Voff et la valeur de seuil Vcomp étant telles que Vinit > Voff > Vcomp. Grâce à ces caractéristiques, et comme il sera décrit en détail ci-après, le circuit à retard selon l'invention peut établir un retard qui pour des valeurs données du courant de charge et de la capacité de son condensateur, est rallongée, d'une quantité bien déterminée, comparativement à ceux obtenus avec les circuits de la technique antérieure. Le retard que le circuit de l'invention peut établir, est déterminé avec précision; il est plus stable et moins dépendant des tolérances dues à la technologie de fabrication, par rapport aux circuits à retard connus. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description détaillée mais non-limitative qui suit des divers modes de réalisation du circuit à retard, description faite en référence aux dessins annexés sur lesquels: - la figure 1, déjà décrite, représente un schéma de principe d'un circuit à retard de l'art antérieur; - la figure 2, également déjà décrite, représente un chronogramme des signaux en divers points du circuit à retard de la figure 1; - la figure 3 représente, à titre d'exemple non limitatif, le schéma de principe d'une forme d'exécution du circuit à retard selon la présente invention; - la figure 4 représente un chronogramme des signaux en divers points du circuit à retard de la figure 3; - la figure 5 représente, également à titre d'exemple non limitatif, le schéma de principe d'une autre forme d'exécution du circuit à retard selon la présente invention; - la figure 6 représente un chronogramme des signaux en divers points du circuit à retard de la figure 5; - la figure 7 représente un schéma de détail, en technologie CMOS, d'une forme d'exécution du circuit à retard de la figure 3; - la figure 8 représente un schéma de détail, en technologie CMOS, d'une forme d'exécution du circuit à retard de la figure 5; - la figure 9 représente un chronogramme des signaux en divers points du circuit à retard de la figure 8; - la figure 10 représente un schéma de détail, en technologie CMOS, d'une variante de la forme d'exécution du circuit à retard de la figure 8; - la figure 11 représente un chronogramme des signaux en divers points du circuit à retard de la figure 10; - la figure 12 représente une courbe du retard établi par le circuit de la figure 7 en fonction du courant 1cons fourni par sa source de courant; - la figure 13 représente un schéma de détail, en technologie CMOS, d'une autre variante de la forme d'exécution du circuit à retard de la figure 8; - la figure 14 représente un chronogramme des signaux en divers points du circuit à retard de la figure 13; - la figure 15 représente le schéma de principe d'une autre forme d'exécution du circuit à retard selon la présente invention; - la figure 16 représente un chronogramme des signaux en divers points du circuit à retard de la figure 15; - la figure 17 est un schéma de principe d'une autre forme d'exécution du circuit à retard selon la présente invention fonctionnant comme oscillateur; - la figure 18 représente un chronogramme des signaux en divers points de l'oscillateur de la figure 17; - la figure 19 est un schéma de détail, en technologie CMOS, d'une forme d'exécution du circuit à retard de la figure 17; - la figure 20 représente un schéma d'une forme d'exécution d'un oscillateur à relaxation comprenant au moins un circuit à retard selon la présente invention; - la figure 21 représente le schéma de principe de l'oscillateur à relaxation de la figure 20; - la figure 22 représente un chronogramme des signaux en divers points de l'oscillateur à relaxation de la figure 21; - la figure 23 représente un schéma de détail d'une forme d'exécution de l'oscillateur à relaxation de la figure 20; - la figure 24 représente un schéma de détail d'une variante de la forme d'exécution de l'oscillateur à relaxation de la figure 23; - la figure 25 représente un schéma de principe d'un circuit auxiliaire destiné à être utilisé avec certains modes d'exécution du circuit à retard de la présente invention; - la figure 26 représente un schéma de principe d'un diviseur de tension du circuit auxiliaire de la figure 25; - la figure 27 représente un schéma de principe d'un autre diviseur de tension du circuit auxiliaire de la figure 25; - la figure 28 représente un schéma de principe d'encore un autre diviseur de tension du circuit auxiliaire de la figure 25; et, - la figure 29 représente un schéma de principe d'une boucle d'asservissement de phase comprenant au moins un circuit à retard selon la présente invention. Comme le circuit de retard 1 de la figure 1, le circuit à retard 20 selon la présente invention représenté sur la figure 3 comporte deux bornes d'alimentation 21 et 22 destinées à être reliées à une source d'alimentation (non représentée), une borne d'entrée 23 et une borne de sortie 24. Le circuit à retard 20 comporte également un comparateur 25, une source de courant 26, un condensateur 27, un interrupteur de commande 28 et une première source de tension 29. Ces composants fonctionnent de façon identique aux composants analogues du circuit représenté à la figure 1. Le circuit à retard 20 comporte en outre un amplificateur saturable 30, une deuxième source de tension 31, une troisième source de tension 32 et une borne de commande 33 de la source de courant 26. La source de courant 26 est reliée entre la borne d'alimentation 21 et lune des bornes de l'interrupteur de commande 28, dont l'autre borne est reliée à la borne d'alimentation 22 par l'intermédiaire de la troisième source de tension 32. L'intensité du courant 1cons de la source de courant 26 est commandée par une tension de commande UCO appliquée à la borne 33. Un signal logique (Sigin) appliqué à la borne d'entrée 23 sert de signal de commande Siga pour l'interrupteur 28, l'interrupteur 28 étant rendu conducteur, lorsque le signal Sigin est dans l'état logique haut. Inversément, l'interrupteur 28 est rendu non conducteur, lorsque le signal Sigin est dans l'état logique bas. L'entrée non inverseuse du comparateur 25 est-reliée à la borne d'alimentation 22 par l'intermédiaire de la première source de tension 29. La tension entre cette entrée et la borne d'alimentation 22 est donc toujours maintenue à une valeur Vcomp par la source de tension 29. L'entrée inverseuse du comparateur 25 est reliée à un noeud 34 entre la source de courant 26 et l'interrupteur 28. Le potentiel au noeud 34 est désigné par Ujn. Le comparateur 25 crée un signal Sigcomp à sa sortie. Ce signal présente l'état logique haut, lorsque le potentiel à son entrée inverseuse est inférieur au potentiel à son entrée non inverseuse et l'état logique bas dans le cas contraire. L'entrée négative de l'amplificateur opérationnel 30 est reliée au noeud Uin, son entrée positive étant reliée à la borne d'alimentation 22 par l'intermédiaire de la deuxième source de tension 31. Ainsi, la tension entre l'entrée positive de l'amplificateur 30 et la borne d'alimentation 22 est toujours maintenue à une valeur Voff par la source de tension 31. L'amplificateur 30 fonctionne dans sa région active lorsque le potentiel sur son entrée inverseuse est proche du potentiel sur son entrée non inverseuse, c'est-à-dire, lorsque ce potentiel est voisin de la valeur Voff + V55 (ou de la valeur Voff si l'on considère, comme sera le cas dans la suite de la description, que Vss = 0). Sinon, l'amplificateur 30 fonctionne dans sa région de saturation. Si le potentiel sur son entrée négative est inférieur à la valeur V,ff, le potentiel sur sa sortie a une valeur proche de Vdd. Si le potentiel sur son entrée négative est supérieur à la valeur V,ff, le potentiel sur sa sortie a une valeur proche de Vss. Le condensateur 27 est relié entre la sortie et l'entrée inverseuse de l'amplificateur 30. Pour une raison qui sera exposée plus loin, les tensions produites par les sources de tension 32, 31 et 29 doivent suivre la relation: Vinit La figure 4 représente un chronogramme des signaux principaux du circuit à retard 20 de la figure 3 et en illustre le fonctionnement. Sur la figure 4, les courbes 35, 36, 37 et 38 sont respectivement représentatives du signal Sigin à la borne d'entrée 23, du signal Sigcomp à la borne de sortie 24 et des potentiels Uin et Uout, respectivement sur l'entrée inverseuse et sur la sortie de l'amplificateur 30. A l'état de repos, montré à l'instant to sur la figure 4, le signal Sigin est dans l'état logique haut et l'interrupteur 28 est fermé pour que la source de tension 32 soit reliée au noeud 34. Ainsi, le potentiel au noeud 34, et donc à l'entrée inverseuse du comparateur 30, a la valeur Vinit + Vss. En vertu de la relation entre Vinit, Voff et Vcomp les signaux aux sorties de l'amplificateur 30 et du comparateur 25 ont la valeur Vdd + Vss. Le signal de sortie Sigout a donc aussi la valeur Vdd+ vss. A l'instant tl, le signal Sigin passe de la valeur Vdd à la valeur Vss et l'interrupteur 28 est mis dans l'état non conducteur. Le courant 1cons commence à charger le condensateur 27; ce qui augmente la tension Uin - Uout sur ses électrodes. Tant que le potentiel Uin est inférieur au potentiel V,ff, l'amplificateur 30 fonctionne dans sa région saturée. Par conséquent, le potentiel Uout reste à la valeur Vdd et le potentiel Uin augmente. A l'instant t2, le potentiel Uin atteint la valeur Voff et l'amplificateur 30 passe en régime d'amplification. Son potentiel de sortie Ucut baisse alors que le potentiel à son entrée négative Uin reste proche de la valeur Voff. A l'instant t3, l'amplificateur 30 se sature, le potentiel Uout ayant atteint la valeur Vss. Le courant de charge continuant à circuler vers le condensateur 27, il se produit à nouveau une montée du potentiel Uin, pendant que la valeur du potentiel Uout est maintenue à V55. A l'instant t4, le potentiel Uin atteint le seuil Vcomp du comparateur 25, dont la sortie Sigcomp passe à la valeur Vss, de même que le signal Sigout. Le retard entre la descente du signal Sigin et celle du signal Sigout est donc dû à la somme des trois phases entre (i) les instants tl et t2, (ii) les instants t2 et t3 et (iii) les instants t3 et t4, et correspond au temps nécessaire pour charger le condensateur 27 d'une tension initiale Vinit - Vdd à une tension finale VComp - Vss. Tant que le potentiel du signal Sigin reste à Vss, il ne se passe plus rien dans le circuit à retard 20. A l'instant t5, le signal Sigin passe à un potentiel Vdd et l'interrupteur 28 force le potentiel au noeud 34 à la valeur Vss, ce qui a pour effet de faire monter à Vdd les signaux des sorties de l'amplificateur 30 et du comparateur 25, et de décharger le condensateur 27. Dans ce mode de réalisation du circuit à retard de la présente invention, il est nécessaire que le signal Sigin reste à la valeur Vss pendant que le condensateur 27 se charge, si l'on veut que le circuit produise le retard. Tout passage prématuré du signal Sigin à Vdd provoquerait une réinitialisation du circuit. La figure 5 représente le schéma de principe d'un autre mode de réalisation du circuit à retard 40 selon l'invention, qui comprend, comme le circuit de la figure 3, les bornes d'alimentation 21 et 22, la borne d'entrée 23, la source de courant 26 et sa borne de commande 33, l'interrupteur 28, les sources de tension 32, 29 et 31, l'amplificateur 30, le comparateur 25, le condensateur 26 et la borne de sortie 24. Ce circuit à retard 40 comprend en outre deux portes logiques NON-ET 41 et 42, connectées de manière à former une bascule bistable R-S 43, et des interrupteurs 44 et 45. L'interrupteur 44 est relié entre la borne d'alimentation 21 et la source de courant 26, alors que l'interrupteur 45 est relié entre la sortie de l'amplificateur 45 et la borne d'alimentation 21. La sortie du comparateur 25 est reliée à lagune des deux entrées de la porte 42 dont la sortie délivre un signal Siga pour commander le fonctionnement des interrupteurs 28 et 44. Le signal Sigcomp à la sortie du comparateur 25 commande le fonctionnement de l'interrupteur 45. Comme le signal Sigcomp, le signal Siga peut avoir, soit l'état logique haut soit l'état logique bas. L'interrupteur 28 est conducteur et connecte le noeud 34 à la source de tension 32, lorsque le signal Siga est dans son état haut. L'interrupteur 44 est conducteur et laisse passer le courant 1cons uniquement lorsque le signal Siga est dans son état bas. L'interrupteur 45 est conducteur et force le potentiel Uout à la valeur Vdd quand le signal Sigcomp est dans son état bas. Enfin, la borne d'entrée 23 est reliée à lune des deux entrées de la porte 41, dont la sortie est reliée à la borne de sortie 24. La figure 6 représente un chronogramme des signaux principaux du circuit à retard 40 de la figure 5 et en illustre le fonctionnement. Sur la figure 6, les courbes 46 à 51 sont respectivement représentatives du signal Sigin à la borne d'entrée 23, du signal Sigout à la borne de sortie 24, du signal Sigcomp à la borne de sortie 24, du signal Siga à la sortie de la porte 42 et des potentiels Uin et Uout respectivement à l'entrée inverseuse et à la sortie de l'amplificateur 30. A l'état de repos du circuit à retard 40, c'est-àdire avant l'instant to, les signaux Sigîn, Sigcomp et Siga sont dans l'état haut, alors que le signal Sigout est dans l'état bas. En conséquence, on voit que le potentiel Uin au noeud 34 est égal à Vinit et le potentiel Uout est égal à Vdd. A l'instant t0, le signal d'entrée Sigin passe à l'état bas, ce qui fait successivement monter le signal Sigout et descendre le signal Siga. A l'instant tl, l'interrupteur 32 est rendu non conducteur et l'interrupteur 44 est rendu conducteur. Le courant 1cons peut donc passer vers le condensateur 27. L'amplificateur 30 a une caractéristique telle que le potentiel Uout à sa sortie est à Vdd tant que son entrée négative est plus bas que le potentiel Voff à son entrée positive. Il en résulte que le potentiel Uin monte à une vitesse déterminée par la relation IConst/c où C est la capacité du condensateur 27, de l'instant t1 à l'instant t2. A l'instant t2, l'amplificateur 30 fonctionne en régime amplificateur, ce qui bloque le potentiel Uin à la valeur Vof f + Vss pendant que le potentiel Uout descend à la même vitesse déterminée par la relation IConst/c A l'instant t3, le potentiel Uout à la sortie de l'amplificateur 30 se bloque à Vss et Uin reprend sa montée. A l'instant t4, le seuil VComp du comparateur 25 est atteint par le potentiel Uin. Le potentiel du signal Sigcomp amorce une descente, ce qui fait conduire l'interrupteur 45 et force le potentiel Uout à remonter. Le couplage capacitif entre les potentiels Uout et Uin provoque à son tour une accélération de la montée de Uin, selon un processus régénératif. Le signal Sigcomp à la sortie du comparateur 25 passe à l'état logique bas, ce qui force le signal Siga à l'état haut et le signal Sigout à l'état bas. D'autre part, le signal Siga passant à l'état haut, le courant 1cons s'interrompt et l'interrupteur 28 provoque la descente du potentiel Uin qui reprend sa valeur initiale Vinit. Le comparateur 25 revient alors à son état initial, l'interrupteur 45 s'ouvre et le circuit à retard 40 est prêt pour l'impulsion suivante du signal Sigin. Dans les considérations qui suivent, les tensions ont des valeurs dépendant du cas, choisi à titre d'exemple, où le potentiel Vss est égal à 0 volts. Le retard Ta engendré par les circuits 20 et 40 est, en première approximation, la somme des retards des trois phases entre (i) les instants tl et t2, (ii) les instants t2 et t3 et (iii) les instants t3 et t4, pendant lesquelles le courant Iconst charge le condensateur 27, et d'un retard supplémentaire Td dû au comparateur 25 et, dans le cas du circuit 40, aux portes logiques NON-ET 41 et 42. On voit donc que le retard Ta est donné par la relation: On constate que la tension d'offset Voff de l'amplificateur 30 n'intervient pas, pourvu qu'elle soit comprise entre les tensions Vinit et Vcomp. Si l'on compare ces circuits 20 et 40 avec le circuit à retard 1 de la figure 1 qui ne comporte pas l'amplificateur 30, et dont le condensateur 3 est mis à la masse au lieu d'être connecté à la tension Uout, on obtient le retard Tan suivant: Le retard relatif Trel des circuits 20 et 40, par rapport au circuit à retard 1 sans l'amplificateur 30, est donc: Le circuit à retard selon la présente invention présente donc l'avantage que, pour une capacité et un courant de charge donnés, le retard est plus que doublé. Si par exemple, l'on considère le cas où Vinit est égal à 0 volts et Vccrnp est égal à 1/2 Vdd, le retard relatif Trel est égal à 3. On peut donc engendrer un retard plus important, avec des valeurs de capacité et de courant identiques. Inversement, pour obtenir les mêmes retards dans les deux cas, le circuit à retard selon l'invention nécessite, pour un courant donné, une capacité plus faible, d'où un gain de place dans une version intégrée du circuit. La stabilité du retard est liée à la stabilité des tensions Vinit et Vcomp, Si les tensions Vinit et Vcomp varient respectivement de Avinit et de AVcompw la variation du retard, dans les circuits 20 et 40, est donnée par la relation: #Ta #V - #V = comp init T a Vcomp - Vinit + Vdd et dans le circuit à retard 1 de la figure 1 par la relation: #Tan = #Vcomp - #V init T an Vcomp - Vinit Le rapport de ces deux relations est donc #Ta Vcomp - Vinit = #Tan Vcomp - V Vcomp et Vinit, principalement lors d'une variation de température. Il en résulte que AVcomp - AVinit La figure 7 représente un schéma de détail, en technologie CMOS, d'une forme d'exécution 60 du circuit à retard 20 de la figure 3. Le circuit à retard 60 comporte les bornes d'alimentation 21 et 22, la borne d'entrée 23, la borne de commande 33, la borne de sortie 24 et le condensateur 27 de la figure 3. Le circuit à retard 60 comporte en outre trois transistors MOS 61, 62 et 63 à canal p, et quatre transistors MOS 64, 65, 66 et 67 à canal n. La source du transistor 61 est reliée à la borne d'alimentation 21. Le drain du transistor 61 est relié au drain du transistor 64 dont la source est reliée à la borne d'alimentation 22. La grille du transistor 61 est reliée à la borne d'entrée 33 de sorte que le courant circulant de sa source à son drain est commandé par la tension à la borne d'entrée 33. Le transistor 61 est en régime de fonctionnement saturé et fonctionne donc comme une source à courant constant 1cons Le transistor 65 forme la partie active de l'amplificateur 30. Sa source est reliée à la borne d'alimentation 22 et sa grille au drain du transistor 61. Le drain du transistor 65 est relié à la source du transistor 67 dont le drain est relié au drain du transistor 63. La source du transistor 63 est reliée à la borne d'alimentation 21. Le condensateur 27 est relié entre le drain du transistor 61 et le drain du transistor 67, qui forment respectivement l'entrée et la sortie de l'amplificateur 30 de la figure 3. Le transistor 63 fonctionne ainsi comme interrupteur de mise à la valeur Vdd du signal Uaut à la sortie de l'amplificateur 30 (comme l'interrupteur 45 représenté sur la figure 5). Le transistor 67 fonctionne comme interrupteur pour empêcher le courant de passer pendant la conduction simultanée des transistors 63 et 65. En régime de fonctionnement actif, le transistor 67 constitue pratiquement un court-circuit et le transistor 63 est bloqué. Le courant de polarisation dans le transistor 65 est fourni par le courant 1cons dans le transistor 61 à travers le condensateur 27. Ce courant détermine la tension de la grille du transistor 65, ce qui est équivalent à la source de tension 31 représentée sur la figure 3. Les transistors 66 et 62 sont respectivement l'élément actif et la source de courant du comparateur 25. La source du transistor 66 est reliée à la borne d'alimentation 22 et la source du transistor 62 est reliée à l'autre borne d'alimentation 21. Les drains des deux transistors 66 et 62 sont reliés l'un à l'autre, aux grilles des transistors 63 et 67 et à la sortie 24 du circuit à retard 60. La grille du transistor 66 est reliée au drain du transistor 61. La grille du transistor 62 est reliée à la borne de commande 33 de sorte que le courant qui passe de son drain à sa source puisse être déterminé par le signal de commande UCO. Ce courant détermine la tension de seuil du comparateur 25 à l'instant où ce courant est égal à celui du transistor 66, ce qui provoque la descente du signal Sigcomp de Vdd+ Vss à Vss. Le transistor 64 est relié entre le drain du transistor 61 et la borne d'alimentation 22. La grille du transistor 64 est reliée à la borne d'entrée 23 afin que le transistor 64 fonctionne comme un interrupteur de mise à la valeur Vss du signal Uin , qui est déterminé par le signal d'entrée Sigin. Le fonctionnement du circuit à retard 60 est équivalent à celui du circuit à retard 20 de la figure 1, dans lequel le potentiel Vinit aurait la valeur Vss, donc nous ne le décrirons pas en détail. Une différence entre les circuits à retard 20 et 60 est que ce dernier comporte un interrupteur, c'est-à-dire le transistor 63, qui rétablit la tension de sortie de l'amplificateur à sa valeur initiale Vdd, et par le couplage à travers C accélère la transition du signal Sigcomp du comparateur 25 vers la valeur Vdd. Le fonctionnement de cet interrupteur est équivalent à celui de l'interrupteur 45 représenté sur la figure 5. La figure 8 représente un schéma de détail, en technologie CMOS, d'une forme d'exécution 70 du circuit à retard 40 de la figure 5. Comme dans la figure précédente, le circuit à retard 70 comporte les bornes d'alimentation 21 et 22, la borne d'entrée 23, la borne de commande 33, la borne de sortie 24 et le condensateur 27 de la figure 3. Le circuit à retard 60 comporte en outre les trois transistors MOS 61, 62 et 63 à canal p, et les quatre transistors MOS 64, 65, 66 et 67 à canal n, du circuit à retard 60 de la figure 7. Des capacités parasites entre chacune des deux électrodes du condensateur 27 et la potentiel V55 sont représentées sur la figure 8 par les condensateurs 71 et 72. De plus, le circuit à retard 70 comprend six transistors MOS 73 à 78 à canal p et quatre transistors MOS 79 à 82 à canal n. Les transistors 75, 76, 7Q et 80 sont reliés entre les bornes d'alimentation 21 et 22 et constituent une porte NON-ET faisant office de la porte 42 du circuit à retard 40. On voit donc sur la figure 8 que les sources des transistors 75 et 76 sont reliées ensemble à la borne d'alimentation 21 et que les drains de ces transistors sont reliés ensemble au drain du transistor 79. La source du transistor 79 est reliée au drain du transistor 80 dont la source est reliée à la borne d'alimentation 22. Les grilles des transistors 75 et 79 forment les entrées de la porte NON-ET 42 et elles sont attaquées par le signal Sigcomp. Les grilles des transistors 76 et 80 forment les autres entrées de la porte NON-ET 42 et elles sont attaquées par le signal Sigout à la borne de sortie 24. De la même façon, les transistors 75, 76, 79 et 80 sont reliés entre les bornes d'alimentation 21 et 22 et constituent une porte NON-ET formant la porte 41 du circuit 40. Ainsi, les sources des transistors 77 et 78 sont reliées ensemble à la borne d'alimentation 21 et les drains de ces transistors sont reliés ensemble au drain du transistor 81. La source du transistor 81 est reliée au drain du transistor 82 dont la source est reliée à la borne d'alimentation 22. Les grilles des transistors 77 et 81 forment les entrées de la porte NON-ET 41 et elles sont attaquées par le signal Siga à la sortie de la porte NON ET 42, c'est-à-dire au drain du transistor 79. Les grilles des transistors 78 et 82 forment les autres entrées de la porte NON-ET 41 et elles sont attaquées par le signal Sigin à la borne de sortie 24. La sortie de la porte NON ET 41 fournit le signal de sortie Sigout. Le drain et la source du transistor 73 sont reliés respectivement au drain du transistor 64 et au drain du transistor 61. Ce transistor 73 forme l'interrupteur 44 de la figure 5 et il conduit quand le signal Siga appliqué à sa grille est dans l'état logique haut. Le transistor 64, qui forme l'interrupteur 28 de la figure 5, est également commandé par le signal Siga et il conduit quand ce signal est dans l'état logique bas. Le drain et la source du transistor 74 sont reliés respectivement au drain et à la source du transistor 63. Le transistor 63 matérialise l'interrupteur 45 de la figure 5 et il conduit quand le signal Sigcomp est dans l'état logique bas. Etant donné que le potentiel du signal Sigcomp remonte lorsque le potentiel Uin est remis à la valeur Vss, le transistor 74 est commandé par le signal Siga, ce qui assure la remontée du potentiel du signal de sortie de l'amplificateur 30 à la valeur Vdd + V55 et prépare le circuit à retard 70 pour la prochaine impulsion Sigin. On notera que dans le circuit à retard 70, la tension Vinit est égale à 0 volts, raison pour laquelle le transistor 64 est connecté entre l'une des électrodes du condensateur 27 et la borne d'alimentation 22. On notera également que la forme d'exécution de l'invention montrée sur la figure 8 exige que la durée pendant laquelle le signal Sigin est dans l'état logique bas, soit inférieure au retard créé. Le fonctionnement du circuit à retard 70 est proche de celui du circuit à retard 40. Il faut toutefois signaler quelques différences mineures qui sont illustrées à la figure 9. Cette figure représente un chronogramme des signaux principaux de circuit à retard 70 et illustre son fonctionnement. Sur la figure 9, les courbes 46 à 51 sont représentatives du signal Sigin à la borne d'entrée 23, du signal Sigout à la borne de sortie 24, du signal Sigcomp à la borne de sortie 24, du signal Siga à la sortie de la porte 42 et des potentiels Uin et Uout respectivement sur le drain du transistor 73 et sur le drain du transistor 67. Pendant la phase de repos, le signal Uin est à la valeur Vss, donc la tension Vinit est égal à 0 volts. Pendant la première montée du potentiel Uin à partir de l'instant tl, le transistor d'entrée 65 de l'amplificateur 30 est bloqué. L'amplificateur 30 n'étant formé que par un seul transistor, le potentiel Uout est flottant et va donc évoluer, grâce au couplage du condensateur 27, de la même façon que le potentiel Uin. Au temps t2, le potentiel Uin atteint la valeur Voff + Vss et Uout atteint la valeur Vdd + Voff + Vss (si la capacité représentée par le condensateur 72 est nettement inférieure à la capacité du condensateur 27). Le temps s'écoulant entre l'instant t2 et l'instant t3, où le potentiel Uout se bloque à Vss et le potentiel Uin reprend sa montée, est donc rallongé d'une quantité qui est nécessaire pour que le potentiel Uout redescende à la valeur Vdd. Le fonctionnement du circuit à retard 70 aux instants t4, t5 et t6 montrés dans la figure 9 suit les principes de celui décrit en relation avec le circuit à retard 40. Néanmoins, d'autres différences mineures sont encore à signaler: les capacités parasites représentées par les condensateurs 71 et 72 rallongent légèrement les intervalles entre les instants t1 et t2 et entre les instants t3 et t4, alors que l'intervalle entre les instants t2 et t3 est légèrement raccourci par le fait que le transistor 64 produit une chute de tension en fin de parcours, qui réduit d'autant l'excursion du potentiel Tout. Toutefois, ces différences sont faibles et ne diminuent en rien les avantages que la présente invention permet de réaliser. Compte tenu des retards supplémentaires dont la somme est Td, le retard total du circuit 70 vaut Le dimensionnement de ce circuit peut être réalisé en s'assurant que le transistor 61 soit en saturation, et donc que la relation Uin s'assurera également que la relation Voff L61 = L62 L65 = L66 W62.W65 > > W61.w66 où L61, L62, L65 et L66 sont respectivement les longueurs des canaux des transistors 61, 62, 65 et 66 et W62, W651 W61 et W66 sont respectivement les largeurs des canaux des transistors 62, 65, 61 et 66. De plus, tous les transistors logiques et de commutation, c'est-à-dire les transistors 78, 73, 74, 75, 76, 77, 82, 64, 71, 67, 80 et 81, peuvent être de dimensions minimum. Les circuits décrits ci-dessus qui ne constituent que quelques exemples de réalisation du circuit à retard selon la présente invention, sont particulièrement avantageux du point de vue de la faible tension d'alimentation et de la faible consommation. Toutes les fonctions analogiques, par exemple celles des sources de courant, de l'amplificateur saturable et du comparateur du circuit à retard 70, sont réalisées par des transistors dont la source est reliée à lune des bornes d'alimentation, ce qui approche les tensions de grille à quelques dixièmes de volt de la tension de seuil du transistor, voisine de 0,6 à 0,7 volts. Il en résulte que la tension d'alimentation peut descendre jusqu'à 1 volt si le circuit ne doit pas être trop rapide. En outre, la consommation de ces exemples est minimum, ce qui sera est expliquée par les considérations suivantes concernant particulièrement le circuit à retard 70. L'énergie Wl fournie à chaque cycle au condensateur est forcement perdue; elle peut être définie par la relation Wl = C. (Vçornp + Vdd + Voff)2. L'énergie W2 dissipée dans les capacités parasites est définie par la relation W2 = C7l.Vcomp2 + C2. (Vdd + Voff)2, qui est une petite fraction de l'énergie W1. L'énergie dissipée par l'interrupteur se concentre sur une petite fraction de la période, à l'instant de sa commutation. Si les courants fournis par les transistors 61 et 62 sont du même ordre de grandeur, l'énergie correspondante n'est qu'une fraction de l'énergie Wl. L'énergie dissipée dans les deux portes NON-ET 41 et 42 est de l'énergie de commutation très faible. L'amplificateur 25 ne consomme pas de courant supplémentaire dans sa phase active, car le courant dans son transistor actif 65 est fourni à travers le condensateur 27. L'énergie totale Wt dissipée par ce circuit est donc pratiquement définie par la relation wt = (1,1 à 1,5).W1. Vu que l'énergie W1 constitue le minimum possible du point de vue de la consommation de puissance, ce circuit est donc proche de l'optimum qui peut être atteint. La figure 10 représente un schéma de détail d'un circuit à retard 90 qui est une variante du circuit à retard 70 de la figure 8. Dans ce circuit 90, le transistor 73 du circuit à retard 70 a été omis, le drain du transistor 61 étant dans ce cas relié directement au drain du transistor 64. De plus, un transistor 91 à canal n est inséré entre le transistor 64 et la borne d'alimentation 22. La grille du transistor 91 est connectée entre les drains des transistors 61 et 64 afin que le transistor 91 soit commandé par le potentiel Uin. Ainsi, le transistor 91 sert à engendrer la tension Vinit dans la phase de repos du circuit à retard 90. Pour cela, il est parcouru par le courant 1cons fourni par le transistor 61. Quand le transistor 64 est rendu conducteur pendant la phase active du circuit, ce même courant sert à charger le condensateur 27. Ce courant étant utilisé dans les deux phases du circuit (la phase de repos et la phase active), il n'est plus nécessaire de recourir à l'interrupteur 44. Le transistor 73 de la figure 8 est donc supprime. Comme le circuit à retard 70 de la figure 8, le circuit à retard 90 exige que la durée du signal Sigin dans l'état logique bas soit inférieure au retard minimum qu'il crée. Le fonctionnement du circuit à retard 90 est illustré sur la figure 11, qui représente un chronogramme des signaux principaux de ce circuit. Ce chronogramme montre les mêmes signaux 46 à 51 qui sont illustrés sur la figure 9. La figure 11 diffère de la figure 9 en ce que que le potentiel Uin est fixé au départ à la valeur Vinit + V55 défini par le transistor 91. On a représenté sur cette figure un cas particulier dans lequel les tensions Vinit, Voff et Vcornp ont des valeurs proches les unes des autres, tout en respectant la condition Vinit Dans ces conditions, le retard Ta du circuit 90 est donné par la relation: Les relations suivantes régissent les tensions des trois sources présentes sur la figure 10, en fonction des propriétés des transistors et du courant qui les parcourent, ces sources correspondant aux sources de tension 29, 30 et 31 de la figure 5. Pour un transistor MOS, on peut écrire I = 1/2 S (VG - VT)2 où I est le courant qui parcourt le transistor, VG est la tension entre le drain et la source du transistor, VT en est la tension de seuil et ss en est le facteur de gain. On voit donc que les valeurs des tensions Vinit, Voff et Vcomp dans le circuit 90 sont respectivement données par les relations: On admet pour ces relations que les transistors 65, 66 et 91 ont la même tension de seuil VT, mais des facteurs de gain ss6s, ss66 et ss91 différents. De plus, si les transistors 61 et 62 sont bien appariés, le transistor 62 fournit un courant 162 donné par la relation I62 = k.ICont où k est une constante donnée par des rapports dimensionnels des transistors 62 et 61 et indépendante du courant. Dans ces conditions, l'expression du retard du circuit 90 devient: Ta = Tao(l + Kor) + Td où Tao = (C.vdd)/Icontr et Dans une réalisation concrète du circuit à retard 90, les valeurs suivantes ont été utilisées : C = 1 pF, Vdd = 1,5 V, Vss = O V, Td = 50 ns, k = 1, ss66 = 100 A/V2, 62 = 2ss66 et ss91 = 4ss66. La figure 12 montre l'évolution pour le circuit à retard de la figure 7 des retards Tao et Ta en secondes, représentés sur l'axe, en fonction d'un courant de polarisation Iconst en ampères, représenté sur l'axe horizontal, compris entre 1 nA et 10 A. On voit que le retard Ta est très voisin du retard Tao, ce dernier dépendant des valeurs de C, Vdd et Iront mais d'aucun des paramètres technologiques liés aux transistors. Les conditions pour que les paramètres technologiques aient peu d'influence sur le retard peuvent se résumer, d'une part, par le choix de tensions de seuil pour les transistors 91, 65 et 66 aussi proches que possible, et, d'autre part, pour le choix d'un gain élevé de ces transistors de façon que ss.Vdd2 > > 1cons Les tensions Vinit, Voff et Vcomp sont produites respectivement par les tensions de grille des transistors de même type et appariés 91, 65 et 66, parcourus par des intensités de courant croissantes. La consommation en courant de ce circuit est légèrement supérieure au courant 1cons La figure 13 représente un schéma de détail d'une autre variante 100 de la forme d'exécution du circuit à retard 70 de la figure 8. Par rapport à ce dernier, les portes NON-ET 41 et 42 sont supprimées. En particulier, la porte NON-ET 42 est remplacée par un inverseur 101 formé d'un transistor MOS 102 à canal p et d'un transistor MOS 103 à canal n. Les sources des transistors 102 et 103 sont respectivement reliées aux bornes d'alimentation 21 et 22, tandis que les drains de ces transistors sont reliés ensemble et à la borne de sortie 24. Les grilles des transistors sont reliées à la source du transistor 66 pour recevoir le signal Sigcomp du comparateur 25. Le circuit 100 comprend en outre un inverseur d'entrée 104 formé d'un transistor MOS 105 à canal n et d'un transistor MOS 106 à canal p. Les sources des transistors 106 et 105 sont respectivement reliées aux bornes d'alimentation 21 et 22, tandis que les drains de ces transistors sont reliés ensemble. Les grilles des transistors 105 et 106 sont reliées ensemble à la borne d'entrée 23. Les drains de transistors 105 et 106 sont respectivement reliés aux grilles des transistors 64 et 73. En outre, le circuit à retard 100 comprend un transistor MOS 107 à canal p ayant son drain et sa source respectivement connectés au drain et à la source du transistor 62. La grille du transistor 107 est reliée à la borne d'entrée 23, tandis que la grille du transistor 74 est reliée à la borne d'entrée 23. L'inverseur 104 engendre à partir du signal d'entrée Sigin, un signal complémentaire Sigin apparaissant aux drains des transistors 105 et 106. Quand il est dans l'état logique bas, le signal Sigin commande directement l'initialisation du potentiel Uout et du signal Sigcomp à la valeur Vdd + Vss en provoquant la conduction des transistors 74 et 107. De la même façon, le signal Sigin commande l'initialisation du potentiel Uin à la valeur Vss en provoquant la conduction du transistor 64. Lorsque le signal Sigin passe à l'état logique haut, le signal Sigin passe à l'état bas et connecte le drain du transistor 64 à la source de courant Iconst, matérialisée par le transistor 61 à travers le transistor 73. Ce circuit a besoin d'un signal d'entrée dans l'état logique bas dans sa phase de repos, ce signal passant à l'état logique haut dans la phase active du circuit, la durée de ce signal étant supérieure au retard maximum produit par le circuit. La figure 14 représente un chronogramme des signaux principaux du circuit à retard 100 de la figure 13 et en illustre le fonctionnement. En plus des courbes 46, 47, 48, 50 et 51 représentant respectivement les signaux Sigin, Sigout, Sigcomp et les potentiels Uout et Uin, la figure 14 montre une courbe 108 qui représente le signal Sigin. En référence à la figure 14, on notera, par rapport à la figure 9, que le signal d'entrée Sigin est dans l'état logique bas dans la phase de repos et que son passage à l'état logique haut déclenche le circuit. L'évolution des tensions Uin et Uout est la même que celle de la figure 9. Ici aussi, on admet que la tension initiale Vinit est égale à 0 volts, tout en sachant qu'il suffit d'introduire un transistor supplémentaire entre la source du transistor 64 et la borne d'alimentation 22 pour augmenter cette tension. On voit également que le comparateur 25 présente un effet régénérateur, le transistor 63 conduisant dès que le signal Sigcomp passe à l'état bas en accélèrant la montée de la tension Uout vers la valeur Vdd + Vss. Cependant, la réinitialisation du circuit à retard 100 ne s'effectue pas immédiatement, comme dans le circuit de la figure 8, mais elle est provoquée seulement quand le signal Sigin passe à l'état bas. Le signal de sortie Sigout change d'état et définit le retard Ta du circuit 100. Puisque la transition du signal Sigin à l'état logique bas provoque la réinitialisation du circuit 100, il faut s'assurer que cette transition survient toujours après le retard Ta provoqué par le circuit et qu'un temps suffisant s'écoule avant la prochaine transition du signal Sigin pour permettre aux potentiels Uin et Uout de se stabiliser à leur niveau d'initialisation. Autres variantes des circuits décrits ci-dessus sont encore à signaler. Dans les circuits des figures 7, 8, 10 et 13, l'effet régénérateur qui accélère la transition du comparateur peut être supprimé, ce qui ralentit un peu le circuit mais ne compromet pas son fonctionnement. Pour supprimer cet effet, il suffit de supprimer les transistors 63 et 67 et de connecter le drain du transistor 65 directement à l'électrode du condensateur 27 où on mesure le potentiel Uout. Dans une autre variante de la figure 10, le transistor 91 qui produit une tension initiale Vinit, peut aussi être connecté entre le drain du transistor 64 et le drain du transistor 61, son drain et sa grille étant reliés au drain du transistor 61 et sa source étant reliée au drain du transistor 91. Alors que les circuits à retard décrits en relation avec les figures 3 à 14 fonctionnent en chargeant le condensateur 27, il est clair qu'un fonctionnement inverse du circuit à retard est également possible. La figure 15 représente le schéma de principe d'un mode de réalisation du circuit à retard selon la présente invention, où l'on utilise la décharge d'un condensateur pour définir un retard. Cette figure montre un circuit à retard 110 qui comporte les bornes d'alimentation 21 et 22, la borne d'entrée 23, la borne de commande 33, la source de courant 26, les sources de tension 29 et 31, l'amplificateur 30, le comparateur 25, le condensateur 27 et la borne de sortie 24 de la figure 3. Le circuit à retard 110 comporte en outre des interrupteurs 111 et 112. I1 est équivalent au circuit à retard 20 de la figure 3, à l'exception des points suivants: La source de courant 26 est reliée entre la borne d'alimentation 22 et une borne de l'interrupteur 112, dont l'autre borne est reliée à l'une des bornes de l'autre interrupteur 111. L'autre borne de l'interrupteur 111 est reliée à la borne d'alimentation 21. Le signal Sigin appliqué à la borne d'entrée 23 sert comme signal de commande des interrupteurs 111 et 112, l'interrupteur 111 étant rendu conducteur et l'interrupteur 112 étant rendu non-conducteur, lorsque le signal Sigin est dans l'état logique haut. Inversement, l'interrupteur 111 est rendu non-conducteur et l'interrupteur 112 est rendu conducteur, lorsque le signal Sigin est dans l'état logique bas. Enfin, les entrées inverseuses de l'amplificateur 30 et du comparateur 25 sont reliées ensemble entre les deux interrupteurs 111 et 112. Dans le circuit à retard 110, les tensions des sources 29 et 31 suivent la relation Voff > Vcomp. Toutefois, une autre source de tension destinée à définir la valeur initiale du potentiel Uin peut être montée dans le circuit à retard 110, par exemple, entre la borne d'alimentation 21 et l'interrupteur 111. Dans ce cas, les tensions des sources du circuit 110 suivent la relation Vinit > Voff > Vcomp. (Dans le circuit 110, la valeur de Vinit est celle de Vdd.) La figure 16 représente un chronogramme des signaux principaux du circuit à retard 110 de la figure 15. Sur la figure 16, les courbes 35 à 38 représentent le signal Sigin à la borne d'entrée 23, le signal Sigcomp à la borne de sortie 24 et les potentiels Uin et Uout respectivement à l'entrée inverseuse et à la sortie de l'amplificateur 30. Dans l'état de repos, correspondant à l'instant to de la figure 16, le signal Sigin est dans l'état logique haut et l'interrupteur 111 est fermé, la borne d'alimentation 22 étant alors reliée à l'entrée inverseuse de l'amplificateur 30. L'interrupteur 112 est ouvert. Ainsi, le potentiel à l'entrée inverseuse de l'amplificateur 30 a la valeur Vdd et le condensateur 27 est chargé, la tension entre ses deux électrodes étant Vdd-V55. En vertu de la relation entre Vdd, Voff et Vcornp les signaux de sortie de l'amplificateur 30 et du comparateur 25 ont la valeur Vdd + Vss. Le signal de sortie Sigout a donc aussi la valeur Vdd + Vss. A l'instant tl, le signal Sigin passe de la valeur Vdd + Vss à la valeur Vss et l'interrupteur 111 est mis dans son état non conducteur. L'interrupteur 112 est rendu conducteur et le courant 1cons commence à circuler à partir du condensateur 27 qui se décharge. La tension Uin - Uout entre son entrée négative et sa sortie descend. Tant que le potentiel Uin est supérieure au potentiel Voff + Vas, l'amplificateur 30 fonctionne en régime saturé. Par conséquent, le potentiel Uout reste à la valeur Vss et le potentiel Uin descend. A l'instant t2, le potentiel Uin atteint la valeur Voff + Vas et l'amplificateur 30 passe en régime d'amplification. Son potentiel de sortie Uout monte alors que le potentiel à son entrée négative Uin reste pruche de la valeur Voff + Vus . A 1' instant t3, l'amplificateur 30 se sature, le potentiel Uout ayant atteint la valeur Vdd + Vss. Le courant de décharge continue à s'écouler à partir du condensateur 27, ce qui produit à nouveau une diminution du potentiel Uin, pendant que la valeur du potentiel Uout est maintenue à Vdd + Vas. A l'instant t4, le potentiel Uin atteint le seuil Vcomp + Vss du comparateur 25, dont le signal de sortie Sigcomp passe à la valeur Vas, de même que le signal Sigout. Le retard entre la descente du signal Sigin et celle du signal Sigout est donc dû à la somme des trois phases entre (i) les instants tl et t2, (ii) les instants t2 et t3 et (iii) les instants t3 et t4, et correspond au temps nécessaire pour décharger le condensateur 27 d'une tension initiale +Vss à une tension finale ~VcOmp Tant que le potentiel du signal Sigin reste à Vss, il ne se passe plus rien dans le circuit à retard 110. A l'instant t5, le signal Sigin passe à un potentiel Vdd + Vss et l'interrupteur 111 force le potentiel à l'entrée inverseuse de l'amplificateur 30 à la valeur Vss, ce qui a pour effet de faire monter à la valeur Vdd + Vss les signaux de sortie de l'amplificateur 30 et du comparateur 25, et de charger le condensateur 27. Dans ce mode de réalisation du circuit à retard de la présente invention, il est nécessaire que le signal Sigin reste à une valeur Vss pendant que le condensateur 27 se charge, si l'on veut observer le retard du circuit. A limage du circuit à retard 20, qui peut être réalisé selon divers modes de réalisation illustrés par les exemples non limitatifs des figures 5, 7, 8, 10 et 13, de nombreux modes d'exécution peuvent être imaginés pour le circuit à retard 110 de la figure 15. En général, si l'on utilise la décharge du condensateur 27 pour définir le retard, il convient de changer les signes des tensions et des courants présents dans le circuit et, lorsque celui-ci est une réalisation MOS, d'utiliser des transistors à canal p au lieu de transistors à canal n et inversement. Ainsi, il n'est pas nécessaire de décrire tous ces modes de réalisation du circuit 110. De même, le circuit à retard selon la présente invention peut fonctionner à la fois en chargeant et en déchargeant un même condensateur. La figure 17 représente le schéma de principe d'un mode de réalisation d'un circuit à retard 120 selon la présente invention qui fonctionne comme un oscillateur. Le circuit à retard 120 comprend les bornes d'alimentation 21 et 22, la source de tension 29, l'amplificateur 30, le comparateur 25, le condensateur 26 et la borne de sortie 24 du circuit à retard 20 de la figure 3. Le circuit à retard 120 comprend en outre deux sources de courant 121 et 122 respectivement associées à deux bornes de commande 123 et 124, deux interrupteurs 125 et 126 et un commutateur 127, deux sources de tension 128 et 129 et trois inverseurs 130, 131 et 132. La source de courant 121 est reliée entre la borne d'alimentation 21 et l'une des bornes de l'interrupteur de commande 125, dont l'autre borne est reliée à l'une des bornes de l'interrupteur 126. L'autre borne de l'interrupteur 126 est reliée à la borne d'alimentation 22 par l'intermédiaire de la source de courant 122. L'intensité du courant 1consti de la source de courant 121 est commandée par une tension de commande Uç01 appliquée à la borne 123, tandis que l'intensité du courant Iront2 de la source de courant 122 est commandée par une tension de commande Uco2 appliquée à la borne 124. L'entrée non inverseuse du comparateur 25 est reliée à la borne d'alimentation 22 par l'intermédiaire de la source de tension 29. La tension entre cette entrée et la borne d'alimentation 22 est donc toujours maintenue à la valeur Vcornp par la source de tension 29. L'entrée inverseuse du comparateur 25 est reliée entre les deux interrupteurs 125 et 126, le potentiel de cette entrée étant représenté par la référence Uin. L' amplificateur 30 a une entrée négative reliée à l'entrée négative du comparateur 25. Le condensateur 27 est connecté entre la sortie et l'entrée négative de l'amplificateur 30. L'entrée positive de l'amplificateur 30 est reliée à la borne d'alimentation 22 par l'intermédiaire, soit de la source de tension 128, soit de la source de tension 129 selon la position de l'interrupteur 127. La sortie du comparateur 25 est reliée à la borne de sortie 24 par l'intermédiaire des trois inverseurs 130, 131 et 132 qui sont reliés en cascade. Le signal Invl à la sortie du premier inverseur 130 commande le fonctionnement des interrupteurs 125 et 126 de sorte que l'interrupteur 125 est rendu conducteur et l'interrupteur 126 est rendu non-conducteur, lorsque le signal Invl est dans l'état logique haut. Inversement, l'interrupteur 125 est rendu non-conducteur et l'interrupteur 126 est rendu conducteur, lorsque le signal Invl est dans l'état logique bas. Le signal Inv2 à la sortie du deuxième inverseur 131 commande la position de l'interrupteur 127 de sorte que l'entrée positive de l'amplificateur 30 est reliée soit à la source de tension 128 quand le signal Inv2 est dans l'état logique haut, soit à la source de tension 129 quand le signal Inv2 est dans l'état logique bas. Le signal de sortie Inv3 du troisième inverseur 132 fournit le signal de sortie Sigout du circuit à retard 120 à la borne 24. Pour une raison qui sera expliquée par la suite, les tensions produites par les sources de tension 128, 129 et 29, respectivement Voffl, Voff2 et Vçomp suivent la relation: V,ffl La figure 18 représente un chronogramme des signaux principaux du circuit à retard 120 et illustre son fonctionnement. Sur la figure 18, les courbes 133- à 138 sont respectivement représentatives des signaux Sigcomp, Invl, Inv2 et Inv3 (égal à Sigout) et les tensions Ucut et Uin. A l'instant t0 indiqué sur cette figure, les signaux Sigcomp et Inv2 sont dans l'état logique haut et les signaux Invl et Inv3 sont dans l'état logique bas. La tension Uout est à la valeur Vdd + Vss tandis que la tension Uin est située entre les valeurs Vss et Voffl + V55. Dans ces conditions, l'interrupteur 125 est fermé et l'interrupteur 126 est ouvert. Ainsi, le courant IConstl charge le condensateur 27. Le commutateur 127 est commuté afin de relier l'entrée positive de l'amplificateur 30 à la source de tension 128. A l'instant t1, le potentiel Uin atteint la valeur Voff1 + Vss et l'amplificateur 30 passe en régime d'amplification. Son potentiel de sortie Uout diminue, alors que le potentiel à son entrée négative Uin reste proche de la valeur Voffl + Vss A l'instant t2, l'amplificateur 30 se sature, le potentiel Uout ayant atteint la valeur Vss. Comme le courant de charge 1conte continue à s'écouler vers le condensateur 27, il se produit à nouveau une montée du potentiel Uin, pendant que la valeur du potentiel Uout est maintenue à V55. A l'instant t3, le seuil Vcomp + Vss de comparateur 25 est atteint par le potentiel Uin. Le potentiel Sigcomp amorce une descente et provoque une montée du signal Invl, une descente du signal Inv2 et, finalement, une montée du signal Inv3. Ceci provoque la conduction de l'interrupteur 126, le blocage de l'interrupteur 125 et, à l'instant t4, l'inversion du commutateur 127, l'entrée positive de l'amplificateur 30 étant ainsi reliée à la source de tension 129. Ainsi, la source de courant 122 est connectée à l'entrée négative de l'amplificateur 30, de sorte-que le condensateur 27 commence à se décharger. A l'instant ts, le potentiel Uin atteint la valeur Voff2 + v55 et l'amplificateur 30 passe de nouveau en régime d'amplification. Son potentiel de sortie Uout augmente, alors que le potentiel à son entrée négative Uin reste proche de la valeur Voff2 + Vss A l'instant t6, l'amplificateur 30 se sature, le potentiel UOUt ayant atteint la valeur Vdd + V55. Comme le courant de charge Iront2 continue à s'écouler à partir du condensateur 27, il se produit à nouveau une descente du potentiel Uin, pendant que la valeur du potentiel Uout est maintenue à Vdd + Vss. A l'instant t7, le potentiel Uin atteint le seuil Vcomp + Vss du comparateur 25. Le potentiel Sigcomp amorce une montée et engendre une descente du signal Invl, une montée du signal Inv2 et, finalement, une descente du signal Inv3. Il en résulte la conduction de l'interrupteur 125, Le blocage de l'interrupteur 126 et, à l'instant tg, l'inversion du commutateur 127, l'entrée positive de l'amplificateur 30 étant ainsi reliée de nouveau à la source de tension 128. A l'instant t9, le potentiel Uin atteint la valeur Voffi + Vss, l'amplificateur 30 passe en régime d'amplification et le cycle décrit ci-dessus recommence. Sur la figure 18, les événements qui se passent aux instants tlo, t11 et t12 suivants correspondent aux événements aux instants t2, t3 et t4. On voit donc que le retard total Ttot est égal à la somme du retard Taxi, entre les instants t4 et t8, et du retard Ta2, entre les instants t8 et t12. Ce retard total Ttot correspond donc, en première approximation, à la somme des intervalles pendant lesquels le courant Iconst charge le condensateur 27 et des intervalles pendant lesquels le condensateur 27 est déchargé par le courant 1cognat2 La figure 19 représente un schéma détaillé, en technologie CMOS, d'une forme d'exécution 130 du circuit à retard 120 de la figure 17. Le circuit à retard 130 comporte les bornes d'alimentation 21 et 22, les bornes de commande 123 et 124, la borne de sortie 24 et le condensateur 27 de la figure 17. Le circuit à retard 130 comporte en outre sept transistors MOS 131 à 137 à canal n, huit transistors MOS 138 à 145 à canal p et un condensateur supplémentaire 146. La source du transistor 138 est reliée à la borne d'alimentation 21. Le drain du transistor 138 est relié à l'une des deux électrodes du condensateur 27 par l'intermédiaire du transistor 139. La grille du transistor 138 est reliée à la borne d'entrée 33 de sorte que le courant IConstl circulant entre sa source et son drain est commandé par la tension à la borne d'entrée 123. D'une façon analogue, le drain du transistor 131 est reliée à la borne d'alimentation 22. La source du transistor 131 est reliée à la même électrode du condensateur 27 par l'intermédiaire du transistor 132. La grille du transistor 132 est reliée à la borne d'entrée 124 de sorte que le courant 1cons2 circulant entre sa source et son drain est commandé par la tension à la borne d'entrée 124. Ainsi, on voit que les sources de courant 121 et 122 et les interrupteurs 125 et 126 de la figure 17 sont réalisés respectivement par les transistors 138, 131, 139 et 132. La source du transistor 140 est reliée à la borne d'alimentation 21, son drain étant relié au drain du transistor 133 par l'intermédiaire du transistor 141. La grille du transistor 141 est reliée à la borne de commande 123 afin de commander le courant circulant entre sa source et son drain quand le transistor 141 est rendu conducteur. Le transistor 133 constitue la partie active de l'amplificateur 30. La source du transistor est reliée à la borne d'alimentation 22, son drain étant relié à l'autre électrode du condensateur 27. Sa grille est reliée au drain du transistor 132. Le courant de polarssation Icharge dans le transistor 133 est fourni, quand le condensateur est en train d'être chargé par le courant 1conti dans le transistor 138 à travers le condensateur 27. Ce courant détermine la tension de la grille du transistor 65 et donc la valeur de la tension VoffI. Dans ces conditions, le transistor 139 est conducteur et les transistors 132 et 141 sont bloqués. Pendant la décharge du condensateur 27, le transistor 139 est bloqué et les transistors 132 et 141 conduisent, l'énergie stockée dans le condensateur 27 étant donc déchargée à travers le transistor 131. Le courant de polarisation Idécharge du transistor 133 est fourni par la différence entre le courant dans le transistor 140 et le courant dans le transistor 131, ce courant déterminant ainsi la tension de la grille du transistor 133 et donc la valeur de la tension Voff2- Pour que, pendant la charge, le seuil Voffl de l'amplificateur soit inférieur au seuil Voff2 pendant la décharge, on choisit les transistors 138, 131 et 140 et les tensions de commande Vcoi et Vco2 de manière que 1charge Le transistors 142 et 134 assurent le fonctionnement du comparateur 25 et sont reliés de la même façon que les transistors 62 et 66 de la figure 10. L'inverseur 130 est formé des transistors 143 et 135. La source du transistor 143 est reliée à la borne d'alimentation 21, tandis que la source du transistor 136 est reliée à la borne d'alimentation 22. Les drains de ces deux transistors sont reliés ensemble et forment la sortie de l'înverseur. Les grilles des deux transistors 143 et 136 son reliées ensemble et forment l'entrée de l'inverseur 130 De la même façon, l'inverseur 131 est formé par les transistors 144 et 136 et l'inverseur 132 est formé par les transistors 145 et 137. La figure 20 représente le schéma de principe d'un agencement 140 de plusieurs circuits à retard formant un oscillateur à relaxation et illustre, à titre d'exemple, une application particulière du circuit à retard de la présente invention. L'oscillateur 140 comprend deux circuits à retard 141 et 142, leurs sorties 143 et 144 étant respectivement reliées à leurs entrées 145 et 146. Comme on a vu pour ce qui concerne les circuits à retard décrits précédemment, au moins l'un des deux circuits peut être relié à une borne de commande 147. Dans l'oscillateur 140, il est avantageux d'utiliser au moins un circuit à retard selon la présente invention, par exemple, le circuit 141, pour obtenir une fréquence bien définie. La figure 21 montre le schéma de principe d'un mode de réalisation d'un oscillateur à relaxation 150 utilisant deux circuits à retard 151 et 152 selon la présente invention. Ce circuit 150 a la fonction d'un oscillateur commandé. Dans ce mode de réalisation, chacun des deux circuits à retard 151 et 152 correspond au circuit à retard 40 de la figure 5, les portes logiques 41 et 42 étant communes aux deux circuits. Chaque élément des circuits 151 et 152 est designé par la même référence que l'élément correspondant de la figure 5, référence à laquelle on a rajouté respectivement le signe prime et seconde. Par exemple, la source de courant 26 du circuit 151 et la source de courant 26" du le circuit 152 correspondent et ont la même fonction que la source de courant 26 de la figure 5. On notera également que les sources de courant 26' et 26 produisent respectivement des courants Iconst1 et Iconst2 et que les sources de tension 32', 32'', 31', 31'', 29' et 29'' respectivement produisent les tensions Vinitî, Vinit2, Voffî, Voff2, Vcompl et VcOmp2- De plus, les capacités des condensateurs 27' et 27' sont respectivement désignées par C1 et C2. Au lieu d'introduire un signal externe comme le signal Sigin de la figure 5, chaque porte logique 41 et 42 est attaquée à l'une de ses entrées par la sortie de l'un des comparateurs 25' et 25 , et à l'autre entrée par la sortie de l'autre porte. Les signaux logiques Siga et Sigb des sorties 153 et 154 des portes 41 et 42 sont complémentaires l'une à l'autre et peuvent servir de signal de sortie. Pour obtenir un rapport cyclique précis de 50%, il est avantageux dans une forme intégrée du circuit, de choisir les deux moitiés du circuit strictement identiques au niveau de leur topographie, et de commander les sources de courant 26 et 268* par une même tension de commande Uco. Pour un rapport cyclique différent de 50%, mais indépendant de la fréquence, on choisira les circuits 151 et 152 de telle manière que la relation Cl/Icontl > C2/Icont2 soit satisfaite, tout en appliquant la même tension de commande UCO aux deux circuits 151 et 152. La période définie par le circuit 151, qui correspond à la période pendant laquelle le signal Siga est dans l'état bas, sera alors plus longue que celle qui est définie par le circuit 152, qui correspond à la période pendant laquelle le signal Siga est dans l'état haut. Finalement, pour que le retard fourni par le circuit 151 soit constant, on choisira la tension Uco du circuit 151 égale à une valeur constante et pour que l'on puisse faire varier la fréquence, on la commandera par une tension Uço du circuit 152 différente de la précédente. La figure 22 représente un chronogramme des signaux principaux de l'oscillateur commandé en tension 150 et illustre son fonctionnement. Dans cet exemple, on admet que le circuit 151 a le même comportement que le circuit à retard 40 de la figure 5, et que le circuit 152 est un second circuit à retard selon la figure 5 mais qui engendre un retard plus court, la relation Cl/Icontl > C2/:cont2 étant satisfaite. Sur la figure 22, les courbes 160 à 1 & 7 sont respectivement représentatives du signal Sigcompl à la sortie du comparateur 25', du signal Sigcomp2 à la sortie du comparateur 25", du signal Siga à la sortie de la porte logique 41, du signal Sigb à la sortie de la porte logique 42, de la tension Uoutl à la sortie de l'amplificateur 30', de la tension Uinl à l'entrée négative de l'amplificateur 30', de la tension Uout2 à la sortie de l'amplificateur 30'' et de la tension Uin2 à l'entrée négative de l'amplificateur 30". Si l'on fixe artificiellement le début to d'un cycle au moment où la tension Uin2 atteint le seuil VComp2 du second comparateur, celui-ci engendre un signal Sigcomp2 qui déclenche, à travers la porte 41, le début de la phase active du circuit 151, à l'instant tl. Pendant cette phase, le circuit 152 est réinitialisé et elle se termine à l'instant t2, lorsque la tension Uinl atteint le seuil Vcornpi. La sortie du comparateur 25 engendre alors un signal Sigcompl, qui déclenche la phase active du circuit 152, et la réinitialisation du circuit 151. A l'instant t3, la tension Uin2 commence à évoluer et à l'instant t4, elle atteint à nouveau le seuil Vçornp2. La période totale T d'un cycle de l'oscillateur commandé en tension 150 est alors donnée par la relation T = Tal + Tdl + Ta2 + Td2 et Td1, Td2 sont des retards supplémentaires dûs aux comparateurs 25' et 25' ' et aux portes logiques 41 et 42. La figure 23 montre le schéma de détail d'une forme d'exécution 170 de 1'oscillateur commandé en tension 150 de la figure 21. Ce circuit comprend deux circuits à retard 171 et 172, identiques au circuit à retard 70 de la figure 8, les portes 41 et 42 étant communes aux deux circuits. Ici également, chaque élément du circuit 171 et 172 est désigné par la même référence que l'élément correspondant des figures 8 et 21, référence à laquelle on a ajouté le symbole prime et seconde respectivement. Par exemple, le transistor 64' du circuit 171 et le transistor 6488 du circuit 172 correspondent et ont la même fonction que le transistor 64 de la figure 8. Le circuit 170 met périodiquement à la valeur Vss les tensions Vinai, à travers le transistor 64', et Uin2, à travers le transistor 64". Il produit donc une fréquence légèrement dépendante de la tension de seuil des transistors 65' et 65", comme dans le circuit 70 de la figure 8. La figure 24 montre un schéma détaillé d'une autre forme d'exécution 180 de l'oscillateur commandé en tension 150 de la figure 21. Ce circuit comprend deux circuits à retard 181 et 182, semblables au circuit à retard 70 de la figure 8, les portes 41 et 42 étant communes aux deux circuits. De plus, le circuit 180 comporte deux transistors supplémentaires 91 et 91", qui engendrent respectivement des tensions initiales Vinitî et Vinit2 dans les circuits 181 et 182. A la différence de la figure 10, on a conservé les transistors 73 et 73' ', ce qui économise un peu de courant sans compromettre le fonctionnement de l'oscillateur 180. En effet, les transistors 91' et 91t ' limitent la descente des tensions Uinl et Uin2, au cours des phases de réinitialisation, à une valeur proche de leur tension de seuil, ce qui rend le circuit peu sensible aux paramètres technologiques, comme dans le circuit 60 de la figure 7. Si l'on désire une précision plus poussée, au prix d'un léger supplément de consommation, on supprimera les transistors 73 et 73", comme on a supprimé le transistor 73 dans la figure 7. Le fonctionnement des oscillateurs des figures 23 et 24 résulte de l'addition des intervalles de chacun de ses deux circuits à retard. Pour comprendre le fonctionnement, on se référera donc à la description des figures 7 à 10. On notera toutefois que la fréquence d'un signal de l'oscillateur étant l'inverse de sa période, cette fréquence est sensiblement proportionnelle au courant de commande IConst- Par exemple, une combinaison de deux circuits identiques à celui de la figure 10, et possédant les mêmes valeurs numériques, peut engendrer la fréquence F suivante: F = 1/2Ta = 1/ ( (2C.Vdd/Icont) ((1 + Kor) + Td)) Ce dont il résulte F = (Kf) Tçont/(2C.Vdd), où Kf = 1/(1 + Kor + (Td.Iconst/C.Vdd)). On voit que la valeur totale de la constante Kf dépend de la valeur 'cognat et qu'elle est faible aux fréquence basses, typiquement inférieure à 1 MHZ. En première approximation, Kf est donc égale à 1. On notera un avantage important de l'invention qui permet l'association de deux circuits identiques afin de déterminer avec précision le rapport cyclique de l'oscillateur. En effet, la durée de chaque phase est déterminée entre autres par le temps de réaction Td des comparateurs, temps qui est lui-même très différent selon que la tension à détecter monte où descend. Or, chaque comparateur fonctionne ici uniquement pour une tension montante, ce qui assure un retard identique et faible pour chaque phase. De plus, la détection d'une tension qui fait passer le comparateur d'un état bloqué à un état conducteur demande une consommation de courant moyenne très faible, car sitôt après la détection, le courant du comparateur est bloqué à nouveau. Jusqu'à présent, il n'a pas été précisé par quels moyens on engendre la tension de commande Uco. Lorsqu'on désire un retard ou une fréquence indépendants de la tension d'alimentation, on peut ajouter un circuit auxiliaire qui fait varier la valeur Iront linéairement avec Vdd, de façon à annuler la dérivée dF/dVdd. La figure 25 représente le schéma de principe d'un mode d'exécution d'un circuit auxiliaire 190 qui engendre cette tension de commande. Le circuit auxiliaire 190 comprend les bornes d'alimentation 21 et 22, un diviseur de tension 191 relié entre les deux bornes d'alimentation 21 et 22, un amplificateur différentiel 192 dont l'entrée positive est reliée à la sortie du diviseur de tension 191, un transistor MOS 193 à canal p dont la source et le drain sont respectivement reliés à la borne 21 et à la borne 22, et une résistance 194 reliée entre le drain du transistor 193 et la borne 22. L'entrée négative de l'amplificateur 192 est reliée au drain du transistor 193. La grille du transistor 193 est reliée à la sortie de l'amplificateur 192 et aux sources de courant des circuits à retard selon la présente invention, comme ceux décrits ci-dessus. Le diviseur de tension 191 engendre une tension Kv.Vdd. Ce circuit a pour fonction d'imposer dans le transistor 193 un courant IR donné par: IR = KR.Vdd/R193 où R193 est la valeur de la résistance 193 et KR peut prendre toute valeur comprise entre 0 et 1, et compatible avec le fonctionnement de l'amplificateur 192. Associé à un oscillateur, ce circuit permet de générer une fréquence stable. En prenant comme exemple le circuit 180 de la figure 24, et en utilisant des transistors identiques 193, 61 et 61", la fréquence F de I'oscillateur prend la valeur: F = (Kf.KR)/(2.R193.C) Si KR est constant, on voit que la fréquence dépend uniquement du produit R193.C. Le diviseur de tension 191 peut être réalisé de plusieurs manières. La figure 26 montre une réalisation 200 au moyen de deux résistances 201 et 201 reliées en série entre les bornes d'alimentation 21 et 22. La tension intermédiaire Uv est donnée par: UV = Vdd. (R202) / (R201 + R202) où R201 et R202 sont respectivement les valeurs des résistances 201 et 202. La figure 27 montre une autre réalisation 203 du diviseur de tension 191 qui comprend deux transistors MOS 204 et 205 à canal p reliés en série entre les bornes d'alimentation 21 et 22. Ce circuit est réalisé dans une technologie à caissons n, chacun de ces transistors étant placé dans un caisson séparé relié à sa source. Si les deux transistors 204 et 205 sont appariés, la tension intermédiaire vaut 1/2 Vdd. De la même façon, un diviseur à trois transistors identiques permet d'engendrer des tensions 1/3 Vdd et 2/3 Vdd. L'avantage des diviseurs à transistors MOS est de prendre moins de place et de consommer moins de courant qu'un diviseur résistif. La figure 28 montre une autre réalisation 206 du diviseur de tension 191 qui comprend des condensateurs 207 et 208 reliés en série entre les deux bornes d'alimentation 21 et 22. Ce circuit peut se stabiliser à n'importe quelle tension Uv, selon les conditions de charge des condensateurs. Mais une variation AVdd de la tension Vdd engendre une variation AUV de le tension Uv: AUV = AVdd. (C207) / (C207 + C208) où C207 et C208 sont respectivement les capacités des condensateurs 207 et 208. Dans ce circuit, on voit que la variation AUv est indépendante de la charge des condensateurs. Ce diviseur peut faire partie d'un filtre à pompage de charge, inséré dans une boucle à asservissement de phase. La figure 29 représente le schéma de principe d'un mode d'exécution d'une boucle à asservissement de phase 210 comportant un tel filtre modifié. La boucle à asservissement de phase 210 comprend le circuit auxiliaire 190, un oscillateur 211 commandé en tension (comportant au moins un circuit à retard selon la présente invention, un diviseur de fréquence 212, un comparateur de phase et de fréquence 213, un oscillateur de La fonction du comparateur de fréquence et de phase 213, de type connu, est de délivrer soit un signal S1 quand la phase de l'oscillateur commandé en tension 211 est en retard ou sa fréquence est trop basse, soit un signal S2 quand la phase de l'oscillateur commandé en tension 211 est en avance ou sa fréquence est trop haute. Ces signaux commandent respectivement les interrupteurs 218 et 219, qui connectent temporairement le point milieu des condensateurs 207 et 208 aux deux sources de courant 216 et 217, ce qui a pour effet de modifier leur état de charge. L'effet de la résistance 220 est de transmettre directement en sortie les impulsions de courant. En régime synchrone, la fréquence FVCO = N.Fref. Il y a plusieurs façons de transférer la tension de sortie UV du filtre comme tension de commande Uco à 1'oscillateur commandé en tension 211. Une façon simple est une connection directe. C'est aussi la solution la plus économique en consommation, mais la caractéristique entre la tension uCO et la fréquence est non-linéaire. Une solution plus précise consiste à recourir aux moyens illustrés aux figures 25 et 28, qui asservissent le courant de commande Iconst à la tension uCO, donc à la tension Uv, grâce au transistor 193, à la résistance 194 et à l'amplificateur 192. Dans ce cas, la tension Uco est donnée par: Uco = R194.Iconst 2. R194#C.Vdd#N.Fref = Kf donc Uco/Vdd = 2.R194 .C.Vdd. N.Fref Kf En choisissant (C207) /(C207 + C208) = Uco/Vdd, on obtient une boucle à asservissement de phase insensible aux fluctuations de la tension d'alimentation. Les circuits présentés ci-dessus à titre d'exemples non-limitatifs de la présente invention ont en commun la production d'un retard par la combinaison d'un condensateur, chargé ou déchargé par un courant, dont lune des électrodes est connectée aux entrées d'un amplificateur saturable et d'un comparateur, et dont l'autre électrode est connectée à la sortie de cet amplificateur. L'excursion de tension vue du côté du comparateur, étant relativement petite et mal maîtrisée par le comparateur, le rôle de ce circuit est de produire entre les bornes du condensateur une excursion de tension plus grande. Le retard obtenu est ainsi plus grand et plus stable que sans l'amplificateur saturable. Les circuits présentés sont également compatibles avec une faible tension d'alimentation et consomment peu de courant. Leur combinaison permet d'obtenir des oscillateurs à relaxation dont la fréquence est fixe ou commandée par un signal d'entrée, ce qui peut être utilisé, par exemple, dans des boucles à asservissement de phase. De nombreuses modifications peuvent être apportées au circuit à retard selon l'invention dont divers modes de réalisation viennent d'être décrits, sans pour autant sortir du cadre de cette invention. Ainsi, par exemple, un circuit à retard selon la présente invention peut être également réalisé en utilisant un transistor n-MOS à la place de chacun des transistors p-MOS, et un transistor p-MOS à la place de chacun des transistors n-MOS, et en inversant les bornes d'alimentation Vdd et Vssv De même, un circuit à retard selon la présente invention peut être réalisé en utilisant des transistors bipolaires, chaque transistor n-MOS et chaque transistor p-MOS des exemples ci-dessus pouvant être remplacé par un transistor bipolaire npn respectivement pnp. L'utilisation de transistors MOS peut être combinée à l'utilisation de transistors bipolaires. REVENDICATIONS 1. Circuit à retard comprenant - un condensateur (27) présentant une première électrode et une seconde électrode, - une source de courant (26), et - un comparateur (25) destiné à comparer le potentiel sur ladite première électrode à une valeur de seuil Vçornp et à produire un signal de sortie (Sigcomp) qui peut assumer un premier état logique lorsque le potentiel sur ladite première électrode est inférieur à la valeur de seuil Vcornp et un second état logique lorsque le potentiel sur ladite première électrode est supérieure à ladite valeur de seuil Vçornp le circuit de retard étant alimenté par la différence entre un potentiel VDD et un potentiel Vssl caractérisé en ce qu'il comprend également - un amplificateur saturable 30 présentant une entrée connectée à ladite première électrode et une sortie connectée à ladite seconde électrode, ledit amplificateur saturable (30) fonctionnant dans sa région active, lorsque le potentiel sur ladite première électrode est proche d'une valeur de décalage Voff et présentant un potentiel de sortie proche de VDD lorsque sa tension d'entrée est inférieure à la valeur V,ff, et présentant un potentiel de sortie proche de V55 lorsque sa tension d'entrée est supérieure à la valeur Voff, et - un circuit d'initialisation (32,28) destiné à provoquer la charge dudit condensateur (27) par ladite source de courant (26) pendant un intervalle connu de retard, le potentiel de ladite première électrode ayant une valeur Vinit le potentiel de ladite deuxième électrode étant proche de VDD et la sortie du comparateur étant à son premier état logique au début dudit intervalle de retard, le changement qui en résulte dans l'état du signal de sortie (Sigcomp) dudit comparateur définissant la fin dudit intervalle de retard, le potentiel initial Vinit, la valeur de décalage Voff et la valeur de seuil Vcomp étant tels que Vinit 2. Circuit à retard comprenant - un condensateur (27) présentant une première électrode et une seconde électrode, - une source de courant (26), et - un comparateur (25) destiné à comparer le potentiel sur ladite première électrode à une valeur de seuil Vcornp et à produire un signal de sortie (Sigcomp) présentant un premier état logique lorsque le potentiel sur ladite première électrode est inférieur à ladite valeur de seuil Vcomp et un second état logique lorsque le potentiel sur ladite première électrode est supérieur à ladite valeur de seuil VcompS caractérisé en ce qu'il comprend également - un amplificateur saturable (30) présentant une entrée connectée à ladite première électrode et une sortie connectée à ladite seconde électrode, ledit amplificateur saturable (30) fonctionnant dans sa région active lorsque le potentiel sur ladite première électrode est proche d'une valeur de décalage Voff et présentant un potentiel sortie proche de Vss lorsque sa tension d'entrée est supérieure à la valeur Voff, et présentant un potentiel de sortie proche de VDD lorsque sa tension d'entrée est inférieure à la valeur Voff, et - un circuit d'initialisation (32,28) destiné à provoquer la décharge dudit condensateur (27) pendant un intervalle de retard, le potentiel de ladite première électrode présentant la valeur Vinit le potentiel de ladite deuxième électrode étant proche de Vas et la sortie du comparateur étant à son deuxième état logique au début dudit intervalle de retard, le changement qui en résulte dans l'état du signal de sortie (Sigcomp) dudit comparateur définissant la fin dudit intervalle de retard, ladite valeur initiale Vinit, la valeur de décalage Voff et la valeur de seuil Vçornp étant telles que Vinit > Voff > Vcomp. 3. Circuit à retard selon lune quelconque des revendications 1 ou 2 caractérisé en ce qu'il comprend également - une borne d'entrée de commande (33) destinée à appliquer un potentiel de commande UCO à ladite source de courant (26) de manière à fixer l'intensité du courant omst fourni par cette source de courant. 4. Circuit selon l'une quelconque des revendications précédentes caractérisé en ce qu'il comprend également une borne d'entrée de signal (23) destinée à fournir un signal d'entrée (Sigin) présentant un premier état logique ou un second état logique audit circuit d'initialisation (32,28), le fonctionnement dudit circuit d'initialisation (32,28) étant dépendant de la modification de l'état dudit signal d'entrée (Sigin). 5. Circuit à retard selon l'une quelconque des revendications précédentes caractérisé en ce que ledit circuit d'initialisation (32,28) comprend - une source de tension (32) destinée à fournir un potentiel représentant la valeur Vinit, un premier interrupteur (28) destiné à connecter ladite source de tension (32) à ladite première électrode, ledit premier interrupteur (28) étant commandé par l'état dudit signal d'entrée (Sigin). 6. Circuit à retard selon l'une quelconque des revendications 1 à 3 caractérisé en ce qu'il cemprend également - une bascule R-S (43) - une borne d'entrée de signal (23) destinée à fournir un signal d'entrée (Sigin) présentant un premier état logique ou un second état logique à lune des entrées dudit basculeur R-S (43) dont l'autre entrée est connectée à la sortie dudit comparateur (25) lune des sortie (Siga) du basculeur R-S (43) commandant le fonctionnement dudit circuit d'initialisation (32,28). 7. Circuit à retard selon la revendication 6, caractérisé en ce que - ledit circuit d'initialisation (32,28) comprend une source de tension (32), et - un premier commutateur (28) destiné à connecter la source de tension (32) à ladite première électrode, ledit premier interrupteur (28) étant commandé par l'état du signal de sortie (Siga) dudit basculeur R-S. 8. Circuit à retard selon l'une quelconque des revendication 6 et 7 caractérisé en ce qu'il reçoit son énergie par la différence d'un potentiel Vdd appliqué à un premier conducteur d'alimentation (21) et un potentiel Vss appliqué à un second conducteur d'alimentation (22), et en ce qu'il comprend également - un second interrupteur (45) destiné à connecter la sortie dudit amplificateur saturable (30) audit premier conducteur d'alimentation (21) ledit second interrupteur (45) étant commandé par la sortie dudit comparateur (25) de telle manière que le second interrupteur (45) soit conducteur lorsque le signal de sortie (Sigcomp) dudit comparateur présente son second niveau logique. 9. Circuit à retard selon l'une quelconque des revendications 6 à 8, caractérisée en ce qu'il comprend également - un troisième interrupteur 44 destiné à connecter ladite source de courant (26) audit premier conducteur d'alimentation ledit troisième interrupteur (44) étant commandé par l'état du signal de sortie (Siga) dudit basculeur R-S de telle manière que lesdits premier (28) et troisième (44) interrupteurs fonctionnent en opposition l'un par rapport à l'autre. 10. Circuit de retard selon la revendication 1, caractérisé en ce que ledit comparateur (25) comprend - un premier transistor (62) présentant deux bornes de conduction dont l'une est connectée au premier conducteur d'alimentation (21), et - un second transistor (66) présentant deux bornes de conduction dont l'une est connectée audit second conducteur d'alimentation (22) - les autres bornes de conduction desdits premier et second transistors (66,62) étant connectées les unes aux autres, ledit premier transistor (62) comprenant une borne de commande, le potentiel uCO appliqué à cette borne de commande déterminant ladite valeur de seuil Vcompw ledit second transistor (66) présentant une borne de commande qui constitue l'entrée du comparateur. 11. Circuit à retard selon la revendication (10), caractérisé en ce que ledit amplificateur saturable (30) comprend - un troisième transistor (65) présentant deux bornes de conduction dont l'une est connectée audit second conducteur d'alimentation (22) - et une borne de commande qui constitue l'entrée de 1 'amplificateur, - et en ce que ladite source de courant (25) comprend - un quatrième transistor (61) présentant deux bornes de conduction dont l'une est connectée audit premier conducteur d'alimentation (21), les autres bornes de conduction dudit troisième (65) et quatrième (61) transistors étant reliés respectivement à ladite seconde et à ladite première électrodes du condensateur, ledit quatrième transistor (61) présentant une borne de commande, le potentiel uCO appliqué à celie-ci est déterminant la valeur de décalage Voff. 12. Circuit à retard selon la revendication 11, caractérisé en ce que ladite source de courant 26 est constituée par ledit quatrième transistor (61). 13. Circuit à retard selon lune quelconque des revendications 11 et 12, caractérisé en ce que les bornes de commande dudit premier (62) et dudit quatrième (61) transistors sont connectées ensemble à une borne d'entrée de commande 33. 14. Circuit à retard selon l'une quelconque des revendications 10 à 13, caractérisé en ce qu'il comprend également - un cinquième transistor (63) présentant deux bornes de conduction dont lune est reliée audit premier conducteur d'alimentation (21) et dont l'autre est connectée au second électrode du condensateur, ledit cinquième transistor présentant également une borne de commande qui est reliée à la sortie (Sigcomp) dudit comparateur. 15. Circuit à retard selon l'une quelconque des revendications 11 à 14, caractérisé en ce que ledit circuit d'initialisation comprend - un sixième transistor (64) présentant deux bornes de conduction dont l'une est reliée à l'entrée dudit amplificateur et dont l'autre est connectée à une source de tension (25) de valeur Vinit, ledit sixième transistor comprenant une borne de commande à laquelle est appliqué un signal (Sigin) dont le changement d'état provoque le fonctionnement dudit circuit d'initialisation (32,28). 16. Circuit à retard selon la revendication 15 caractérisé en ce que ladite source de tension est constituée par ledit second conducteur d'alimentation (22) de telle façon que Vinit est égal à V55. 17. Circuit à retard selon lune quelconque des revendications 11 à 16 caractérisé en ce qu'il comprend - un septième transistor (67) présentant deux bornes de conduction connectée en série entre ladite première électrode de condensateur et ledit troisième transistor (65), ledit septième transistor comprenant également une borne de commande qui est connectée à la sortie (Sigcomp) dudit comparateur. 18. Circuit à retard selon l'une quelconque des revendications 10 à 14, caractérisé en ce qu'il comprend également - une borne d'entrée de signal 23 destinée à fournir un signal d'entrée (Sigin) présentant un premier état logique ou un second état logique - une première porte NAND (41), et - une seconde porte NAND (42), chacune de ces portes présentant une sortie qui est reliée à l'une des entrées de l'autre porte, l'autre entrée de ladite première porte NAND (41) étant connectée à ladite borne d'entrée des signaux (23), l'autre entrée de ladite seconde porte NAND (42) étant connectée à la sortie (Sigcomp) dudit comparateur (25) sa sortie commandant le fonctionnement dudit circuit d'initialisation (32,28). 19. Circuit à retard selon la revendication 18, caractérisé en ce qu'il comprend également - un huitième transistor (73) connecté en série entre ladite source de courant (26) et ladite première électrode de condensateur, ce huitième transistor comprenant également une borne de commande connectée à la sortie (Sigin) de ladite seconde porte NAND (42). 20. Circuit à retard selon la revendication (15), caractérisé en ce que ladite source de tension (32) est constituée par - un neuvième transistor (91) connecté en série entre ladite première électrode de condensateur et ledit second conducteur d'alimentation (22), ce neuvième transistor comprenant également une borne de commande connectée à ladite première électrode de condensateur. 21. Circuit à retard selon la revendication 20 lorsqu'elle dépend de la revendication 1, caractérisé en ce que les valeurs Vinit, Voff et Vcop sont déterminées par les potentiels appliqués aux entrées de commande des neuvième (91), troisième (65) et second (66) transistors, respectivement, lesdits neuvième, troisième et second transistors étant du même type et appariés et présentant une densité de courant croissante du courant qui s'écoule entre leurs bornes de conduction. 22. Circuit à retard selon la revendication 20, lorsqu'elle dépend de la revendication 2, caractérisé en ce que les valeurs Vinit, Voff et Vcomp sont déterminées par les potentiels appliqués aux entrées de commande des neuvième (91), troisième (65) et second (66) transistors, respectivement, lesdits neuvième, troisième et second transistors étant du même type et appariés et ayant une densité de courant décroissante de courant s'écoulant entre leurs bornes de conduction. 23. Circuit à retard selon la revendication 19, caractérisé en ce qu'il comprend également - un inverseur (104) dont l'entrée est connectée à ladite borne à l'entrée (23) et dont la sortie est connectée aux bornes de commande desdits huitième (73) et sixième (64) transistors. 24. Circuit à retard selon la revendication 23, caractérisé en ce qu'il comprend également - un second inverseur (101) dont l'entrée est connectée à la sortie dudit comparateur (25) et dont la sortie est reliée à ladite borne de sortie (24). 25. Circuit à retard selon la revendication 24, caractérisé en ce qu'il comprend également - un dixième transistor (107) connecté entre le premier conducteur d'alimentation (28) et la sortie (Sigcomp) dudit comparateur, ce dixième transistor comprenant également une borne de commande reliée à ladite borne d'entrée 23. 26. Oscillateur comprenant - un condensateur (27) présentant une première électrode et une seconde électrode, - une première source de courant (121), et - un comparateur (25) destiné à comparer le potentiel sur ladite première électrode à une valeur de seuil Vcompw et à produire un signal de sortie (Sigcomp) qui présente un premier état logique, lorsque le potentiel sur ladite première électrode est inférieur à ladite valeur de seuil Vcomp, et un second état logique, lorsque le potentiel sur ladite première électrode est supérieur à ladite valeur de seuil Vcompf caractérisé en ce qu'il comprend également - une second source de courant (122), - un amplificateur saturable (30) présentant une entrée reliée à ladite première électrode et une sortie connectée à ladite seconde électrode, ledit amplificateur saturable (30) fonctionnant dans sa région active pendant un premier intervalle lorsque le potentiel sur ladite première électrode est proche d'une première valeur de décalage Vofflt ledit amplificateur fonctionnant dans sa région active au cours d'un second intervalle, lorsque le potentiel de ladite première électrode est proche d'une seconde valeur de décalage Voff2, et - un circuit de commande (125), 126, 128, 129, 130, 131) destiné à provoquer la charge dudit condensateur (25) dans ladite première source de courant (26) au cours dudit premier intervalle et à provoquer la décharge dudit condensateur (27) par ladite seconde source de courant au cours dudit second intervalle de telle manière que le potentiel Vinitl sur ladite première électrode au début dudit premier intervalle, le potentiel Vinit2 de ladite première électrode au début dudit second intervaLle, et ladite valeur de seuil Vcomp ont une relation définie par l'expression Vinitl V0ff2. 27. Oscillateur suivant la revendication 26, caractérisé en ce qu'il comprend également - une première borne d'entrée de commande (123) destinée à fournir un premier potentiel de commande Ucol à ladite première source de courant (121) de manière à en fixer l'intensité du courant Iconstl 28. Oscillateur selon l'une quelconque des revendications 26 et 27, caractérisé en ce qu'il comprend également - une seconde borne d'entrée de commande (124) destinée à fournir un second potentiel de commande Uco2 à ladite seconde source de courant (122) pour en fixer l'intensité du courant 1const2- 29. Oscillateur comprenant deux circuits à retard (141, 142) dont au moins l'un est réalisé selon l'une quelconque des revendications 1 à 25, caractérisé en ce que chaque circuit à retard (141,142) comprend une entrée et une sortie, la sortie de chaque circuit à retard (141, 142) étant connecté à l'entrée de l'autre circuit à retard. 30. Oscillateur selon la revendication 29, caractérisé en ce que - chacun desdits circuits à retard (141,142) présente une borne de commande d'entrée (33,33'') destiné à fournir un potentiel de commande Uco1, Uco2 à sa source de courant (26',26") de manière à en fixer l'intensité du courant Iconst1, Iconst2, chaque circuit à retard étant commandé par le même potentiel de commande Uco. 31. Oscillateur selon la revendication 30, caractérisé en ce que la relation entre la capacité du condensateur C1 et le courant Iconstl de l'un desdits circuit à retard (151) et la capacité du condensateur C2 et le courant Iconst2 de l'autre desdits circuits à retard (152) suit la relation Cl/Iconstl = C2/Iconst2. 32. Oscillateur comprenant deux circuits à retard selon lune quelconque des revendications 1 à 5, caractérisé en ce qu'il comprend également - un basculeur R-S (43) comprenant une entrée de rétablissement connectée à la sortie (Sigcompl) du comparateur de l'un desdits circuits à retard (151), et une entrée de déclenchement connectée à la sortie (Sigcomp2) du comparateur de l'autre desdits circuits à retard (152). 33. Circuit à retard selon l'une quelconque des revendications 11 à 25, caractérisé en ce qu'il comprend également - un circuit d'alimentation (190) pour appliquer ledit potentiel de commande Uco à ladite borne d'entrée de commande (33), ledit circuit à retard comprenant - un transistor de sortie (193) comprenant deux bornes de conduction et une borne de commande, - un amplificateur différentiel (192) dont lune des entrées est connectée à une tension de référence Uv et dont l'autre entrée à l'une des bornes de conduction du transistor de sortie, - une résistance (194) connectée entre l'une desdites bornes de conduction et ledit second conducteur d'alimentation (22) l'autre desdites bornes de conduction dudit transistor de sortie (193) étant connectée audit premier conducteur d'alimentation (21), la sortie dudit amplificateur différentiel (192) étant connectée à la borne de commande dudit transistor de sortie (193) et fournissant ledit potentiel de commande UCO. 34. Circuit à retard selon la revendication 33, caractérisé en ce qu'il comprend également - un diviseur de tension (191) destiné à fournir ladite tension de référence uv. 35. Circuit à retard selon la revendication 34, caractérisé en ce que ledit diviseur de tension (191) comprend au moins deux transistors (204,205) connectés en série entre les premier (21) et second (22) conducteurs d'alimentation, chaque transistor étant logé dans un puits d'isolation indépendant connecté à sa source. 36. Circuit à retard selon la revendication 34, caractérisé en ce que ledit diviseur de tension (191) comprend au moins deux condensateurs (207,208) connectés en série entre les premier (21) et second (22) conducteurs d'alimentation. 37. Boucle verrouillée en phase comprenant un oscillateur selon l'une quelconque des revendications 26 à 32, caractérisé en ce qu'elle comprend - un circuit d'alimentation (190) destiné à fournir ledit potentiel de commande uCO à ladite borne d'entrée de commande (33) dudit oscillateur, ce dernier comprenant - un transistor de sortie (193) ayant deux bornes de conduction et une borne de commande, - un amplificateur différentiel (192) dont l'une des entrées est connectée à une tension de référence Uv et dont l'autre entrée est connectée à l'une des bornes de conduction, - une résistance (194) connectée entre la première desdites bornes de conduction et ledit second conducteur d'alimentation (22) l'autre borne de conduction dudit transistor de sortie (193) étant connectée audit premier conducteur d'alimentation (21), la sortie dudit amplificateur différentiel (192) étant connectée à la borne de commande dudit transistor de sortie (193) et fournissant ledit potentiel de commande UCO, et - un diviseur de tension capacitif (207, 208) destiné à produire ladite tension de référence Uv, ladite boucle verrouillée en phase comprenant également - un diviseur de fréquence (212) connecté à la sortie dudit oscillateur (211) - un oscillateur de référence (214) destiné à produire un signal de référence à une fréquence et avec une phase connues - un détecteur de fréquence/phase (213) destiné à comparer ladite fréquence et/ou ladite phase dudit signal de référence à un signal apparaissant à la sortie dudit diviseur de fréquence (212), et - un filtre de pompage de charge (215) sensible à une sortie du détecteur fréquence/phase (213) pour modifier la charge emmagasiner par le diviseur de tension capacitif (207,208).