FR 2701579 A1 19940819 FR 9301606 A 19930212 MEMOIRE A DISPOSITIF FERROELECTRIQUE DE SAUVEGARDE D'INFORMATION La présente invention concerne une mémoire en circuit intégré contenant un dispositif permettant de sauvegarder l'information qu'elle contient. De façon générale, une mémoire comprend un réseau de cellules mémoire agencées en lignes et en colonnes. Les cellules d'une même ligne sont reliées à une même ligne de mot et les cellules d'une même colonne à une même ligne de bit. Le choix d'une ligne de mot et d'une ligne de bit permet de sélectionner une cellule de mémoire en écriture ou en lecture. Pour certains types de mémoires, les mémoires statiques notamment (SRAM), une coupure de la tension d'alimentation des circuits constituant les cellules a pour conséquence la disparition de l'information. Afin de pallier cet inconvénient, il est connu de l'homme de l'art que chaque cellule est alors associée à un circuit permettant la sauvegarde de l'information qu'elle contient. Compte tenue de la structure matricielle des mémoires, la sauvegarde s'effectue généralement ligne par ligne. Les circuits de sauvegarde des cellules d'une même ligne sont alors reliés en parallèle les uns aux autres. Selon l'art antétieur, un circuit de sauvegarde est constitué soit d'une cellule morte programmable à effacement électrique de type EEPROM, soit d'un ensemble de deux capacités ferroélectriques . Dans ce dernier cas, la valeur des capacités ferroélectriques est de l'ordre de 0,5 pF à 1 pF. A titre d'exemple, une mémoire ordinaire de 2 kOctets contient 64 cellules par ligne. La capacité totale présentée par les circuits de sauvegarde mis en parallèle est alors de l'ordre de 64 pF à 128 pF. Il s'en suit que le circuit de commande des circuits de sauvegarde doit présenter une impédance de sortie suffisamment faible pour pouvoir piloter correctement de telles charges capacitives. Comme cela est connu de l'homme de l'art, l'encombrement de tels circuits de commande est alors très important. Outre le problème de place, il résulte de cet encombrement des problèmes de consommation et de bruit. L'invention ne présente pas cet inconvénient. La présente invention a pour objet une mémoire en circuit intégré comportant des cellules mémoire agencées en lignes et en colonnes, chaque cellule mémoire étant reliée à un circuit de sauvegarde de l'information contenue dans la cellule, caractérisé en ce qu'elle contient des moyens permettant d'effectuer l'opération de sauvegarde sur au moins une cellule d'au moins une même ligne. Un avantage de l'invention est donc de réduire considérablement l'encombrement présenté par les circuits contenant un dispositif permettant de sauvegarder l'information. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel fait avec référence aux figures ci-annexées dans lesquelles - La figure 1 représente la courbe de variation d'une capacité ferroélectrique en fonction de la tension qui lui est appliquée. - La figure 2 représente deux colonnes contiguës d'une mémoire de p lignes, chaque cellule étant associée à un circuit de sauvegarde selon l'art antérieur. - La figure 3 représente deux colonnes contiguës d'une mémoire de p lignes, chaque cellule étant associée à un circuit de sauvegarde selon le mode de réalisation préférentiel de l'invention. Sur toutes les figures, les mêmes repères désignent les mêmes éléments. Les mémoires représentées sur les figures 2 et 3 sont des mémoires statiques comprenant deux lignes de bit complémentaires par colonne. L'invention concerne cependant tout type de mémoire contenant des dispositifs ferroélectriques de sauvegarde d'information. La figure 1 représente la courbe de variation d'une capacité ferroélectrique en fonction de la tension qui lui est appliquée. Le diélectrique utilisé pour constituer une telle capacité est un matériau ferroélectrique tel que, par exemple, le PZT (Plomb Zirconium Titane). De tels matériaux ont la propriété de garder la mémoire de la polarisation qui leur est appliquée. Sur la courbe de la figure 1 on constate que pour une valeur de la tension V appliquée égale à Vmax, la capacité C est égale à C a . Lorsque la tension V diminue pour atteindre une max valeur V la capacité prend une valeur Ca proche de Cmax o Quand la tension continue à descendre la capacité continue à décroître tout d'abord assez lentement puis assez brutalement pour atteindre la valeur C min quand V est égale à Vmin Quand V recommence à croître pour atteindre VO la capacité croît très lentement pour atteindre un valeur Cb proche de Cumin Enfin, quand la tension V continue à croître la capacité croît tout d'abord assez lentement puis ensuite assez rapidement pour atteindre la valeur C max quand V est égale à V max La courbe de variation de capacité qui vient d'être décrite présente un phénomène d'hystérésis qui s'apparente, dans sa forme, au cycle de l'aimantation des corps ferromagnétiques. Il existe une plage de variation de tension pour laquelle la capacité peut prendre l'une parmi deux valeurs distinctes. En particulier, pour la valeur V, par exemple égale à zéro volt, la capacité C peut prendre l'une des deux valeurs Ca ou Cb. Si la tension V appliquée antérieurement à la capacité était supérieure à VO, la capacité à zéro volt prend la valeur Ca.Si la tension V appliquée était inférieure à V, la capacité prend la valeur Cb La figure 2 représente deux colonnes contiguës d'une mémoire de p lignes, chaque cellule étant associée à un circuit de sauvegarde selon l'art antérieur. Les cellules mémoire de la première colonne sont référencées Mu11, MC21,..., MCP1 et les cellules mémoire de la deuxième colonne sont référencées MCi2, MC22, ..., MCP2. Les cellules mémoire d'une même colonne sont reliées à deux lignes de bit complémentaires. Ainsi les cellules mémoire de la première colonne (MC11, MC21,..., MCP1) sont-elles comprises entre les lignes de bit BL1 et C(BL1) ou C(X) représente le bit qui a pour valeur la valeur complémentaire du bit X. De même, les cellules mémoire de la deuxième colonne (MC12, MC22, MCP1) sont comprises entre les lignes de bit BL2 et C(BL2). Chaque cellule mémoire est constituée d'une bascule bistable symbolisée par deux inverseurs rebouclés l'un sur l'autre. Les deux inverseurs constituent un sous-ensemble compris entre deux points A et B. Le point A est relié à la source d'un premier transistor d'accès Ti qui est un transistor MOS de type N dont le drain est relié à la ligne de bit BLI. Le point B est relié à la source d'un second transistor d'accès T2 qui est un transistor MOS de type N dont le drain est relié à la ligne de bit C(BLl). Les grilles des deux transistors T1 et T2 d'une même cellule sont reliées entre elles et à une même ligne de mot WLI commune à toutes les cellules de la ligne de rang I (I = 1, 2, ..., p). Le circuit de sauvegarde d'une cellule mémoire se compose de deux transistors MOS de type N, T3 et T4, et de deux capacités ferroélectriques Cl et C2. Le drain du transistor T3 est relié au point A et le drain du transistor T4 au point B. La capacité Cl a une première électrode reliée à la source du transistor T3 et une seconde électrode à une ligne de programmation VI (I = 1,... , p) commune à tous les circuits de sauvegarde de la ligne de rang I. De même, la capacité C2 a une première électrode reliée à la source du transistor T4 et une seconde électrode à la même ligne de programmation VI. Les transistors T3 et T4 d'une même ligne de rang I ont leur grilles reliées entre elles et à une même ligne de programmation PROGXI. Comme cela est connu de l'homme de l'art, l'information stockée dans les cellules d'une ligne de rang I (I = 1, 2, p) est sauvegardée en appliquant sur les lignes de programmation PROGXI et VI des tensions telles qu'à la fin de l'opération de sauvegarde les capacités Cl et C2 de toutes les cellules de même rang I prennent la valeur Ca ou la valeur Cb, la valeur prise par une capacité dépendant de la valeur du bit sauvegardé. La tension appliquée à une ligne de programmation PROGXI (I = 1, 2,... ,p) permet de bloquer où de rendre passant les transistors T3 et T4 de tous les circuits de sauvegarde de la ligne de rang I. De même, la tension appliquée à une ligne de programmation VI est ajustée de façon qu'il existe aux bornes des capacités Cl et C2 d'une même ligne les différences de potentiel appropriées au stockage de l'information. Lors d'une coupure de la tension d'alimentation ou bien lors d'une diminution trop importante de celle-ci, l'information contenue dans certaines cellules mémoire se trouve effacée, et un cycle approprié de tensions appliquées sur les lignes de programmation respectives PROGXI et VI permet de restaurer dans les cellules mémoire d'une même ligne l'information préalablement sauvegardée. Les circuits de sauvegarde sont en parallèle. Comme cela a été mentionné précédemment, ils présentent alors une capacité totale relativement élevée (de l'ordre de 64 pF à 128 pF pour une mémoire de 16 kOctets). Il s'en suit que chacun des circuits permettant de commander les circuits de sauvegarde d'une même ligne doit présenter une impédance de sortie suffisamment faible comme cela a été mentionné précédemment. Ceci représente un inconvénient important, notamment quand on désire faire des circuits de capacité mémoire élevée. Lors de l'opération de sauvegarde, il est connu de l'homme de l'art que les valeurs des capacités Cl et C2 suivent un cycle complet du type de celui décrit en figure 1. Le diélectrique constituant les capacités subit alors deux phénomènes d'usure communément appelés fatigue et vieillissement. S'ils sont répétés trop souvent, ces deux phénomènes détériorent le comportement du diélectrique, faisant diminuer l'amplitude de l'hystérésis. Il en résulte une moindre différence entre les valeurs Ca et Cb et les performances du dispositif se trouvent alors dégradées. La sauvegarde de l'information s'effectue sur une ligne complète. Or, la plupart du temps, seules certaines cellules sont réellement concernées. Un inconvénient du dispositif selon l'art antérieur est donc d'user inutilement les capacités Cl et C2 des circuits de sauvegarde non concernés. La figure 3 représente deux colonnes contiguës d'une mémoire de p lignes selon le mode de réalisation préférentiel de l'invention. Les lignes de programmation VI (I = 1, 2, ..., p) sont supprimées. Le circuit de sauvegarde associé à chaque cellule comprend un transistor supplémentaire T5. Ce transistor est un transistor MOS de type N dont la grille est reliée aux grilles des transistors T3 et T4 et dont la source est reliée à une électrode commune aux capacités Cl et C2 du circuit de sauvegarde. Les drains de tous les transistors T5 d'une même colonne sont reliés entre eux par l'intermédiaire d'une même ligne de programmation PROGYJ, J étant le rang de la colonne (J = 1, 2,...,q). Quand les transistors T3 et T4 des circuits de sauvegarde d'une ligne de rang I sont activés soit de façon à transmettre vers le circuit de sauvegarde l'information stockée dans une cellule mémoire, soit de façon à restaurer dans ladite cellule l'information préalablement sauvegardée, les transistors T5 sont eux aussi activés. L'application de niveaux de tensions correctement ajustés sur la ligne de programmation PROGYJ permet alors de n'autoriser la sauvegarde ou la restauration de l'information que pour la cellule située à l'intersection de la Ième ème ligne et de la J colonne. Selon le mode de réalisation préférentiel de l'invention, les capacités Cl et C2 d'un seul circuit de sauvegarde constituent la charge d'un circuit de commande. La taille du circuit de commande se trouve alors grandement diminuée. Avantageusement, l'invention permet alors la réalisation de circuits ayant une capacité mémoire très élevée. Selon le mode de réalisation préférentiel, il y a une ligne de bit PROGY par colonne. L'invention concerne cependant des dispositifs ou une même ligne de programmation PROGY est affectée à plusieurs colonnes en parallèle. Chaque ligne de programmation PROGY relie alors, par leur drain, les transistors supplémentaires T5 situés dans les colonnes en parallèle. Selon les tensions appliquées aux lignes de programmation PROGX et PROGY, certains circuits de sauvegarde peuvent alors être activés de façon à assurer le stockage ou la restauration des informations contenues dans les cellules qui leurs sont associées. Un avantage de l'invention est de n'appliquer de cycles complets d'usure qu aux capacités Cl et C2 concernées. Un autre avantage consiste à ne réaliser de sauvegarde qu'au niveau de la ou des cellules mémoire où cette sauvegarde est utile. REVENDICATIONS 1. Mémoire en circuit intégré comportant des cellules mémoire agencées en lignes et en colonnes, chaque cellule mémoire étant reliée à un circuit de sauvegarde de l'information contenue dans la cellule, ledit circuit de sauvegarde étant composé de deux capacités ferroélectriques (C1, C2) et de deux transistors (T3, T4), chaque capacité ayant une première et une deuxième électrode, la première électrode de chaque capacité étant reliée à la source d'un des deux transistors (T3, T4) ledit transistor ayant son drain relié à la cellule, les grilles des transistors d'une même ligne étant reliées entre elles et à une même ligne de programmation (PROGXI, . .. , PROGXp) sur laquelle est appliquée une tension permettant de rendre passants ou bloqués les transistors (T3, T4) de ladite ligne, caractérisée en ce qu'elle contient des moyens (T5, PROGY1,..., PROGYq) permettant d'effectuer l'opération de sauvegarde sur N cellules voisines d'au moins une même ligne, N étant un nombre entier supérieur ou égal à 1. 2. Mémoire selon la revendication 1, caractérisée en ce que lesdits moyens (T5, PROGY1,..., PROGYq) sont constitués d'un transistor supplémentaire (T5) associé à chaque circuit de sauvegarde, la grille et la source dudit transistor (T5) étant respectivement reliées l'une aux grilles des transistors du circuit de sauvegarde (T3, T4), l'autre aux deuxièmes électrodes des deux capacités (C1, C2), et d'un ensemble de lignes de programmation (PROGY1,..., PROGYq), chaque ligne de programmation reliant, par leur drain, les transistors supplémentaires de N colonnes voisines. 3. Mémoire selon la revendication 2, caractérisée en ce que le transistor supplémentaire (T5) est un transistor MOS de type N. 4. Mémoire selon l'une quelconque des revendications précédentes, caractérisée en ce qu'elle est une mémoire statique.