FR 2693553 A1 19940114 FR 9208465 A 19920708 Boîtier de mesure, notamment équipement anémobarométrique embarqué La présente invention concerne un boîtier de mesure, notamment un équipement anémobarométrique embarqué, et plus particulièrement un tel boîtier de mesure comprenant une pluralité de capteurs et une pluralité de processeurs. On notera en premier lieu que par "capteur" on entend également une "entrée" capteur, susceptible d'être reliée par tout moyen convenable à un capteur distant. Par ailleurs on entend par "boîtier de mesure" un système de mesure de grandeurs physiques et de traitement et de transmission d'informations élaborées à partir de ces grandeurs. Les équipements tels que les systèmes de navigation embarqués, et notamment les systèmes d'anémobarométrie, comportent un ou plusieurs capteurs qui servent à fournir des paramètres utilisés pour la navigation ou par les commandes de vol. Dans ces équipements, formés d'un ou de plusieurs boîtiers, il est fait appel généralement à un ou plusieurs processeurs d'informations qui assurent l'acquisition, éventuellement le traitement, et la transmission des données élaborées à partir des grandeurs mesurées par le ou les capteurs. Dans les boîtiers de mesure connus, chaque capteur est relié par une ou plusieurs lignes à un ou plusieurs processeurs dédiés, chaque ligne transmettant les informations provenant d'un capteur. Des lignes spécialisées sont par ailleurs prévues pour les échanges d'informations entre les processeurs. On connaît également des architectures modulaires, mais dans ces architectures chaque ligne ne supporte que des informations issues d'un seul capteur ou à destination d'un seul processeur. Ces architectures classiques présentent des inconvénients tant en ce qui concerne ltévolutivité que la sécurité. L'évolutivité est en effet restreinte du fait de l'accès difficile aux paramètres internes et du fait de la spécialisation des processeurs et de leurs logiciels. Ceci est d'autant plus grave que le logiciel entre pour une part de plus en plus importante dans les coûts de développement de ce type de matériel. La sécurité est également restreinte du fait que la perte d'un processeur se traduit par la perte des informations primaires associées. La présente invention vise à palier ces inconvénients. A cet effet, l'invention a pour objet un boîtier de mesure, et notamment un équipement anémobarométrique embarqué, comprenant une pluralité de capteurs et une pluralité de processeurs, caractérisé par le fait qu'il comprend un réseau de communication, notamment un réseau série, agencé pour assurer la transmission des informations issues des capteurs vers les processeurs et la transmission d'informations entre les processeurs, chaque capteur et chaque processeur étant reliés au réseau par un circuit d'interface, au moins un des circuits d'interface étant agencé pour faire transiter par le réseau des informations provenant d'au moins deux capteurs et à destination d'au moins deux processeurs, lesdits au moins deux processeurs étant agencés pour traiter les informations provenant de chacun desdits au moins deux capteurs, et un ordre de priorité étant établi pour chaque information entre les processeurs de manière qu'une information particulière soit traitée par le processeur ayant pour elle la priorité le plus élevée possible. Une telle structure présente des avantages tant sur le plan de l'évolutivité que sur le plan de la sécurité. Il est en effet possible de créer de nouvelles fonctions en ajoutant simplement de nouveaux circuits d'interface sur le réseau. Chaque processeur, y compris les processeurs ajoutés, dispose en permanence de toutes les informations primaires pour élaborer les paramètres calculés voulus. Par ailleurs, du fait que plusieurs processeurs sont en mesure de recevoir les informations de plusieurs capteurs, et que les informations de chaque capteur sont transmises à une pluralité de processeurs, la défaillance d'un processeur n'entraine pas la défaillance du système. On peut également prévoir un circuit d'interface connecté au réseau et agencé pour assurer la transmission d'informations entre les processeurs et l'extérieur du boîtier de mesure. Dans un mode de réalisation préféré, ledit réseau de communication est un réseau en anneau. Avantageusement, les logiciels d'au moins deux processeurs sont sensiblement identiques. Ainsi le coût de développement des logiciels est très fortement diminué et le niveau de test du logiciel est augmenté. Dans un mode de réalisation particulier, le boîtier de mesure selon l'invention est constitué de sous-ensembles dont au moins certains comprennent un processeur et un capteur et leurs circuits d'interface associés, les sous-ensembles étant reliés par le réseau de communication. On décrira maintenant à titre d'exemple non limitatif un mode de réalisation particulier de l'invention en référence aux dessins annexés dans lesquels - la figure 1 est un schéma de principe d'un boîtier selon l'invention, - la figure 2 représente de façon plus détaillée une application particulière, - la figure 3 illustre un mode de réalisation de l'invention, - les figures 4, 4a et 4b représentent de façon détaillée un circuit d'interface de la figure 3, et - la figure 5 illustre le format des mots d'information circulant sur le réseau de la figure 3. Si l'on se réfère à la figure 1, on voit un boîtier de mesure 1 relié à un système utilisateur 2. Le boîtier 1 comprend un ensemble de capteurs 3, des processeurs 4, des mémoires tampons 5, et un réseau 6 auxquels sont reliés tous les capteurs 3 par l'intermédiaire de circuits d'interface 7, et tous les processeurs 4 par l'intermédiaire de circuits d'interface 8. Toutes les informations issues des capteurs 3 circulent sur le réseau 6 ainsi que toutes les informations échangées entre les différents processeurs 4. Les processeurs 4 qui, de préférence, sont identiques et comportent les mêmes logiciels, traitent les paramètres primaires pour fournir des paramètres élaborés aux mémoires tampons 5. Le système utilisateur 2 prélève dans les mémoires tampons 5, les paramètres élaborés nécessaires à son fonctionnement, ainsi éventuellement que certains paramètres primaires dans des mémoires tampons 9 reliées au réseau par l'intermédiaire d'interfaces 10. Le système utilisateur 2 peut également utiliser d'autres paramètres ll provenant directement de capteurs non intégrés au boîtier 1 par exemple provenant d'un autre boîtier du même type. Le fonctionnement de ce dispositif est le suivant. Toutes les informations issues des capteurs 3 circulent sur le réseau 6 et sont donc à la disposition des différents processeurs 4, lesquels peuvent également s'échanger des informations par l'intermédiaire du même réseau. Chaque processeur peut traiter tous les paramètres primaires, mais une priorité est établie de sorte que, en état de fonctionnement normal, le processeur 4 traite certains paramètres primaires pour élaborer certains paramètres secondaires, le processeur 4' traite d'autres paramètres primaires pour établir d'autres paramètres secondaires et ainsi de suite. En cas de panne du processeur 4 par exemple, les processeurs 4' et 4" qui disposent du même logiciel que le processeur 4 peuvent traiter les paramètres primaires qui lui étaient dévolus pour fournir au système utilisateur 2 les paramètres secondaires initialement fournis par le processeur 4. Si l'on suppose par exemple que le paramètre élaboré est la vitesse d'un aéronef VC et que le paramètre primaire est la pression dynamique DP, alors, pour un processeur N particulier - si l'ordre de priorité associé à VC est 1, N calcule et émet VC en fonction de DP et lui associe un attribut de priorité 1 - si l'ordre de priorité associé est supérieur à 1, N calcule et n'émet VC que si ce paramètre ne circule pas sur le réseau, avec un attribut de priorité inférieur à l'ordre de priorité de N. - si le processeur N est trop chargé pour traiter VC, il ne le traite pas et c'est le processeur correspondant à l'ordre de priorité suivant qui le traitera. On voit sur la figure 2 une centrale anémobarométrique 12 réalisée selon l'invention. Cette centrale comporte quatre sous-ensembles 13, 14, 15, 16 reliés par un réseau en anneau 17. Le sous-ensemble 13 comprend un processeur 18 relié au réseau par une interface 19. Il comporte également un capteur 20 de pression totale DP et un convertisseur analogique-numérique 21 pour une tension représentative de la température TI, reliés au réseau par une inteface 22. Le sous-ensemble 14 comprend un processeur 23 relié au réseau par une interface 24 ainsi qu'un convertisseur analogique-numérique 25 pour une tension représentative de l'angle d'incidence AOA, relié au réseau par une interface 26. Le sous-ensemble 15 comprend un processeur 27 relié au réseau par une interface 28. Il comprend également un capteur 29 de pression statique PS ainsi qu'un convertisseur analogique-numérique 30 pour une tension représentative de la correction barométrique QFE, reliés au réseau par une interface 31. Enfin le sous-ensemble 16 comprend l'alimentation 32 du boîtier ainsi qu'un processeur 33 relié au réseau par une interface 34. Il comprend également un récepteur ARINC 35 relié au réseau par une interface 36 ainsi qu'un émetteur ARINC 37 relié au réseau par une interface 38. Le récepteur ARINC 35 fournit au réseau une pression statique de secours et l'émetteur ARINC 37 fournit au système utilisateur l'altitude pression HP, l'altitude pression corrigée HPC, la vitesse conventionnelle VC, la température totale TT, l'angle d'incidence AOA, ainsi qu'un mot d'état global MW. Le boîtier est donc constitué de trois sous-ensembles de base dont deux comprennent des capteurs de pression et leur électronique de traitement, ainsi que d'un sousensemble drentrée/sortie ARINC. Un sous-ensemble de base est constitué d'un dispositif de conversion analogique-numérique, d'une interface réseau associée aux entrées (dont le capteur), d'un processeur, et d'une interface réseau associée au processeur. Chaque paramètre primaire PS, DP, TI, AOA et QFE est numérisé, et mis à disposition sur le réseau. Lors de leur passage par chaque sous-ensemble, les données correspondant a ce sous-ensemble sont rafraîchies puis renvoyées sur le réseau. Chaque processeur peut acquérir tous les paramètres primaires sur le réseau en les lisant dans la mémoire tampon associée å son interface réseau. Chaque processeur peut donc élaborer l'ensemble des résultats requis par l'utilisateur. Chaque processeur utilise le même programme de traitement capable de traiter tous les calculs demandés. Le processeur 33 du sous-ensemble 16 est éventuellement chargé d'un programme particulier pouvant traiter toutes les informations quelle que soit la charge de calcul, éventuellement en diminuant la cadence d'élaboration des paramètres élaborés. L'ordre de priorité attribué a chaque processeur, donc à chaque sous-ensemble, pour chaque paramètre élaboré, est programmé dans une mémoire non volatile de préférence du type EPROM ou EEPROM située dans ce sous-ensemble. Dans cette mémoire non volatile, chaque paramètre, ou son identification correspondante dans le réseau, est associé à un nombre qui détermine l'ordre de priorité des processeurs pour son traitement. Le tableau ci-dessous donne un exemple d'ordre de priorité affecté à chaque paramètre pour chaque processeur. Paramètre Mémoire Mémoire Mémoire Mémoire élaboré processeur 18 processeur 23 processuer 27 processeur 33 HP 3 2 1 4 HPC 3 2 1 4 VC 1 3 2 4 TT 1 2 3 4 AOA 2 1 3 4 MW 2 3 4 1 Si l'on suppose par exemple que le processeur 27 du sous-ensemble 15 est retiré, la continuité du réseau étant toutefois assurée, les paramètres primaires PS et QFE ne sont plus disponibles sur le réseau. Le calcul des paramètres élaborés HP et HPC n'est plus possible par aucun des autres processeurs. Toutefois, l'acquisition et le calcul des autres paramètres ne sont pas entravés et le boîtier 12 fonctionne comme si le sous-ensemble 15 n'avait pas existé. L'ordre des priorités n'est pas remis en cause et le sous-ensemble 16 signalera l'absence d'un paramètre prévu. Inversement, l'addition d'un sous-ensemble ne perturbe pas le fonctionnement antérieur sous les réserves suivantes. L'ordre de priorité doit être défini pour tous les paramètres possibles pour une centrale anémobarométrique de ce type, dans chacune des tables de priorité de chaque sous-ensemble existant. Les tables des sousensembles existants doivent associer à tous les paramètres non utilisés au départ, des ordres de priorité de 2 à M + 1, M étant le nombre de sousensembles pré-existants. Pour tout sous-ensemble nouvellement inséré, l'ordre de priorité de traitement des paramètres pré-existants doit être égal au nouveau nombre de sous-ensembles M + 1 si l'on ne veut pas reprogrammer les sous-ensembles préexistants. Les paramètres toujours non utilisés reçoivent l'ordre de priorité M + 2. En cas de panne d'un processeur, les paramètres primaires associés au sous-ensemble comprenant ce processeur et à son capteur sont toujours disponibles sur le réseau. Ces paramètres seront donc exploités par le sous-ensemble dont l'ordre de priorité associé à ce paramètre est 2. Ainsi il n'y a aucune perte d'information pour le boîtier dans son ensemble. En cas de panne d'un capteur, le paramètre primaire associé n'est plus disponible, ce qui est signalé dans le mot état MWN associé au sous-ensemble. Le sousensemble peut alors exploiter un paramètre de secours s'il existe (par exemple pression statique provenant de l'entrée ARINC dans le présent cas particulier). On voit sur la figure 3 le tronçon du réseau 17 compris entre l'interface 28 et l'interface 38. Chaque interface 28, 36 et 34 possèdent une entrée "abonné" EA sur laquelle elle reçoit l'information fournie respectivement par le processeur 27, le récepteur ARINC 35 et le processeur 33. Le récepteur ARINC pourrait être remplacé par un capteur. Chaque interface 28, 34, 38 possède d'autre part une sortie "abonné" SA par laquelle respectivement le processeur 27, le processeur 33 et l'émetteur ARINC 37 peuvent extraire toute information circulant sur le réseau. Chaque interface possède par ailleurs trois entrées El, E2 et E3 et deux sorties S1 et S2 identiques connectées au réseau. La sortie S1 de chaque interface est reliée par une ligne 41 au deux interfaces immédiatement suivantes et la sortie S2 est reliée par une ligne 42, à l'interface encore suivante. Le réseau 17 apparaît donc comme "tressé" de façon régulière. Dans ce réseau chaque interface reçoit des informations et les réemet de façon en asynchrone, enrichi des données propre à l'équipement qui lui correspond. Le traitement au niveau de chaque interface consiste à émettre sur les sorties S1 et S2 l'information lue sur l'entrée EA si elle concerne un paramètre devant être rafraîchi au niveau de l'équipement correspondant à cette interface et, dans le cas contraire, l'information lue sur El si elle est valide, l'information lue sur E2 si elle est valide et que l'information lue sur El est invalide, et l'information lue sur E3 si elle est valide et que les informations lues sur El et E2 sont invalides. Toutefois, afin que le réseau puisse fonctionner quel que soit le nombre d'interfaces et que les informations qu'il véhicule soient rafraîchies à chaque tour, l'ordre de priorité de lecture est E3, El, E2 pour les informations insérées sur le réseau par l'interface immédiatement précédente et E2, El, E3 pour les informations insérées sur le réseau par l'interface encore précédente. On peut voir sur les figures 4, une interface du type des interfaces des figures précédentes. Les mots qui circulent sur les lignes de liaison entre les interfaces ont leur format représenté à la figure 5 et comportent 48 bits dont les 32 premiers selon le protocole ARINC 429, et 16 bits complémentaires utiles au fonctionnement du réseau. Les 32 bits ARINC, LABEL, SDI (Source and Destination Identifier), données, SSM (Sign/Status Matrix) et parité sont bien connus ; ils ne seront donc pas décrits plus en détail. Les bits 33 et 34 (MRD) renseignent sur la provenance du mot. Les mots provenant de l'un des trois interfaces précédentes sont repérés sur deux bits. Par exemple, le mot provenant de l'interface précédente est codé 00, celui qui la précède 01 etc. A partir du troisième prédécesseur, le code MRD est 11. Les bits 35 à 40 (MN) sont caractéristiques de chaque interface et sont de préférence câblés sur la carte support. Cette information est contenue dans chaque mot émis et renseigne le récepteur sur la provenance exacte de l'information. Elle permet donc de détecter les disfonctionnements dans lequel une interface émettrait des informations attribuées à une autre interface. Les bits 41 et 42 sont réservés. Les bits 43 et 44 (SDIC) sont complémentaires des deux bits SDI de l'ARINC 429. Ils ont la même fonction et servent à différencier non plus 4 mais 16 utilisations différentes d'un même label. On peut donc considérer l'ensemble (LABEL, SDI, SDIC) comme une adresse globale et c'est ainsi qu'on s'y réfèrera dans la suite. Enfin les bits 45 à 48 (CHK) contiennent une information du type "somme de contrôle" servant à tester le mot de manière plus poussée qu'avec une simple parité. On reviendra maintenant à la figure 4. On voit sur cette figure l'entrée abonnée correspondant aux entrées EA de la figure 3, appliquée en entrée d'un registre 100. Les entrées El, E2 et E3 sont appliquées par l'intermédiaire d'optocoupleurs 102 à des récepteurs 101 de type ARINC mais compatibles avec des mots de 48 bits. Le registre 100 et les récepteurs ARINC 101 sont reliés chacun à une mémoire RAM 102 par un bus d'adresse 103 et un bus d'entrée de donnée 104. Les mémoires 102 peuvent par ailleurs être adressées par l'intermédiaire d'un bus 105 par un séquenceur, constitué dans le cas présent d'un simple compteur 106 incrémenté par une horloge 107. Les mémoires 102 sont par ailleurs reliées par des bus de sortie de données 108 au 4 entrées d'un multiplexeur 109 à quatre voies d'entrée et à une voie de sortie 110. Le choix de la voie d'entrée dans le multiplexeur 109 est effectué par un réseau logique programmable (PLA) 111 dont les entrées 112 sont également issues des mémoires 102. Le réseau 111 reçoit également en entrée les informations du bus 105. Ces informations du bus 105 sont également utilisées pour adresser une mémoire RAM de sortie 113, en entrée de laquelle sont fournies les informations du bus 110 et de la sortie 114 du réseau 111. La mémoire 113 fournit la sortie abonnée par l'intermédiaire d'une interface 115. Un émetteur de type ARINC 116 reçoit en entrée d'une part les informations du bus 105 et d'autre part les informations des sorties 110 et 114 du multiplexeur 109 et du réseau 111 respectivement. L'émetteur ARINC 116 fournit les sorties S1 et S2 par l'intermédiaire d'interfaces 117. Le circuit de la figure 4 fonctionne de la manière suivante. Les optocoupleurs 102 assurent l'isolation galvanique des entrées par rapport au ligne et donc la non propagation d'éventuelles pannes électriques. Les récepteurs 101 sont de type ARINC connus et ont pour fonctions essentielles de désérialiser les mots reçus, de contrôler leur morphologie (longueur, distance entre message...), de contrôler leur conformité par les bits de somme de contrôle ou de parité, et de les stocker dans un registre tampon. En outre les récepteurs 101 acquièrent tous les labels qui se présentent sans discrimination, évaluent la validité des mots reçus en fonction du contrôle de conformité précité et du calcul de somme de contrôle comparé au CHK reçu (les mots non valides sont ignorés). Enfin, chaque récepteur 101 écrit dans sa mémoire RAM 102 associée, à l'adresse correspondant à celle (LABEL, SDI, SDIC) du mot reçu, le contenu du mot reçu ainsi que l'information de validité V et les informations utiles au choix de la voie, MRD et MN. Il contrôle ensuite la bonne écriture du mot dans la RAM par re-lecture de ce mot et comparaison immédiate avec le registre tampon de réception qui n'a pas encore été écrasé par le mot suivant. L'entrée abonné est une entrée du type processeur ou de tout autre élément qui doit insérer des informations dans le réseau. Cette entrée a pour fonction d'acquérir auprès de l'abonné le mot à insérer dans le réseau comprenant le SSM associé, de compléter le mot provenant de l'abonné par le MN du maillon, un MRD à 00 et une validité V, d'écrire l'ensemble dans la mémoire RAM 102 associée, et de contrôler la bonne écriture du mot dans la RAM par re-lecture. Le circuit de sélection 111 est de préférence constitué d'un circuit logique câblé ou pré-programmé de type PLA ou ROM. Ce circuit englobe plusieurs fonctions dont l'objectif est de choisir le canal d'entrée contenant les meilleures informations. Le circuit 111 reçoit du compteur 106 l'adresse du mot à traiter pour émission et il lit le mot correspondant sur chaque RAM d'entrée : MN (numéro de maillon), V (validité) et MRD (données les plus récentes à la sortie des 4 RAM). Le circuit 111 interprète alors les différentes informations afin d'assurer le traitement de la priorité. Cette priorité est par défaut, par ordre décroissant : registre d'entrée abonné, RAM d'entrée El, RAM d'entrée E2, RAM d'entrée E3. Cette priorité peut en outre être remise en cause par le traitement des informations MRD, V et MN. On décrira maintenant le traitement de MRD dans le circuit 111. Le repérage des données récentes des interfaces précédentes permet de leur réattribuer les priorités prévus dans le mode de fonctionnement optimisé mentionné ci-dessus. Le MRD est incrémenté (2 bits, maximum 11) pour les mots ne provenant pas de la RAM d'entrée abonné et est placé à la valeur 00 pour les mots provenant de l'abonné. On décrira maintenant le traitement de V. Les sorties des 4 RAM correspondant à la même adresse (LABEL, SDI, SDIC), certaines instances parmi les 4 sont valides (V différent de 0) et d'autres non. La validité de chaque mot présent dans chaque RAM est égale à 3 par exemple. A la lecture ,le bit de validité est décrémenté dans la RAM. Ainsi, un mot qui n'est plus rafraîchi sur une voie fait perdre la priorité associée à cette voie lorsque sa validité atteint 0. On décrira maintenant le traitement de MN. Le circuit 111 contrôle que les numéros de maillons MN des 4 mots proposés sont identiques. Cela doit être le cas car les mots de même adresse doivent tous avoir été émis par la même source, éventuellement à des moments différents. Si l'un des mots est associé à un MN différent, alors le mot a été émis par un maillon défaillant. Il ne peut y avoir qu'une seule voie de défaillance au début de la panne car chaque maillon n'émet que sur une voie. La voie est alors éliminée de l'entrée du multiplexeur pour le mot concerné et la défaillance ne peut se propager. L'ensemble de ces combinaisons de priorité aboutit à un choix de voie transmis au multiplexeur 109. Le circuit 111 présente en outre sur le bus 114 les informations MN et MRD à la mémoire RAM de sortie 113. Si aucune instance du message demandé n'est jugée recevable, le circuit 111 passe directement à l'ordre d'incrément du compteur 106. Le circuit 111 donne l'ordre d'écriture de l'information sortant du multiplexeur 109 dans la mémoire RAM de sortie 113 et dans l'émetteur ARINC 116. Il donne ensuite l'ordre d'émission, puis l'ordre d'incrément du séquenceur. Le multiplexeur 109 a pour fonction de choisir l'un des quatre mots correspondant aux sorties des quatres RAM d'entrée en fonction de la commande de choix donné par le circuit 111 de sélection, et de présenter à l'émetteur ARINC 116 et à la mémoire RAM 113 de sortie, le message correspondant à ce choix. Le compteur 106 a pour fonction dtincrémenter l'adresse de lecture des RAM d'entrée 102 de manière à émettre successivement tous les messages disponibles. L'émetteur 116 est un émetteur de type ARINC classique. Il a pour fonction de réassocier le contenu du mot à son adresse (LABEL, SDI, SDIC) ainsi qu'au MRD et au MN indiqué par le circuit 111. Il calcule la somme de contrôle de l'ensemble et sérialise et émet l'ensemble des 48 bits sur les lignes de sorties S1 et S2 par l'intermédiaire des interfaces 117. L'interface de sortie abonné est une sortie de type processeur, ou de tout élément qui doit lire des informations dans le réseau. Elle a pour fonction d'acquérir auprès du réseau n'importe quelle information qui y circule. Pour cela, l'abonné procède simplement à un accès à la mémoire RAM de sortie 113 dans laquelle sont stockés tous les messages les plus à jour et les plus valides du réseau. Le circuit des figures 4, à l'exception éventuellement des RAM, est de préférence réalisé sous la forme d'un circuit ASIC (circuit intégré pour application spécifique). Le réseau qui vient d'être décrit est particulièrement bien adapté à un boîtier de mesure selon l'invention et plus particulièrement à un équipement anémobarométrique embarqué. Un tel réseau est en effet particulièrement sûr étant donné que l'on peut montrer qu'il fonctionne tant qu'un maximum de deux "maillons" consécutifs sont en pannes. REVEND I CAT IONS 1. Boîtier de mesure, notamment équipement anémobarométrique embarqué, comprenant une pluralité de capteurs (3) et une pluralité de processeurs (5), caractérisé par le fait qu'il comprend un réseau de communication (6) agencé pour assurer la transmission des informations issues des capteurs vers les processeurs et la transmission d'informations entre les processeurs, chaque capteur et chaque processeur étant relié au réseau par un circuit d'interface (7,8), au moins un des circuits d'interface étant agencé pour faire transiter par le réseau des informations provenant d'au moins deux capteurs et à destination d'au moins deux processeurs, lesdits au moins deux processeurs étant agencés pour traiter les informations provenant de chacun desdits au moins deux capteurs, et un ordre de priorité étant établi pour chaque information entre les processeurs de manière qu'une information particulière soit traitée par le processeur ayant pour elle la priorité la plus élevée possible. 2. Boîtier de mesure selon la revendication 1, comprenant un circuit d'interface connecté au réseau agencé pour assurer la transmission d'informations entre les processeurs et l'extérieur du boîtier de mesure. 3. Boîtier de mesure selon l'une quelconque des revendications 1 et 2, dans lequel ledit réseau de communication est un réseau en anneau. 4. Boîtier de mesure selon l'une quelconque des revendications 1 à 3, dans lequel les logiciels d'au moins deux processeurs sont sensiblement identiques. 5. Boîtier de mesure selon l'une quelconque des revendications 1 à 4, constitué de sous-ensembles dont au moins certains comprennent un processeur et un capteur et leurs circuits d'interface associés, les sous-ensembles étant reliés par le réseau de communication.