FR 2707820 A1 19950120 FR 9308685 A 19930715 Circuit d'interface de liaison numérique Dour unité terminale de centre de commutation à mode de transfert asvnchrone. L'invention concerne un circuit d'interface pour liaison numérique à large bande desservant une unité terminale d'un centre de commutation d'un réseau de commutation mettant en oeuvre un mode de transfert asynchrone, du type couramment désigné par l'acronyme ATM. Les informations sont alors transmises par des liaisons numériques à grand débit, ici référencées L, sous forme de cellules identiquement structurées, chaque cellule étant classiquement composée de cinquante-trois octets dans une forme normalisée de réalisation. Dans une forme de réalisation, les liaisons numériques L desservant les centres de commutation sont des liaisons point-à-point dont le débit est de 600 Mbit/s, les centres disposant de moyens de commutation réalisés à l'aide de matrices qui permettent de commuter de tels débits. Les liaisons L viennent se connecter à des ports prévus à cet effet au niveau des matrices par une de leurs deux extrémités, l'autre étant prévue raccordée à une unité terminale dans le centre de destination auquel chaque liaison aboutit. Différents types d'unités terminales sont susceptibles d'être raccordées aux liaisons L considérées ci-dessus, en fonction de ce qui doit être desservi. I1 peut notamment être prévu des unités terminales d'usager permettant le raccordement d'équipement ou d'appareils de communication destinés à être exploités par des usagers, des unités terminales de jonction permettant de réunir par une liaison particulière, autre qu'une liaison L, des centres éloignés qui ne sont pas directement reliés entre eux par une liaison numérique L ou encore d'autres unités terminales réalisées selon les besoins. Or au niveau de ces diverses unités terminales, il peut être nécessaire de transmettre des cellules supplémentaires en plus du flot de cellules transmis par une liaison numérique L entre l'unité terminale considérée et ce qu'elle dessert. Il est donc nécessaire de disposer alors de circuits d'interface permettant de transmettre d'une part un flot de cellules, par une liaison numérique L à haut débit telle qu'envisagée plus haut, avec un débit maximal correspondant à celui prévu pour cette liaison L et, d'autre part vers un dispositif externe desservi par le circuit d'interface, un flot de cellules plus grand incorporant éventuellement le flot transmis par la liaison L considérée. Ce flot plus grand est obtenu par addition de cellules au flot transitant par la liaison L, ces cellules additionnelles étant ajoutées soit au niveau du circuit d'interface, soit au niveau du dispositif externe relié à la liaison L par ce circuit d'interface, suivant le sens de transmission considéré. L'invention propose donc un circuit d'interface, pour unité terminale de centre de commutation de réseau à mode de transfert asynchrone, destiné à la mise en communic -tion d'une liaison numérique avec un dispositif externe dont les communications au travers du circuit d'interface impliquent éventuellement un débit maximal de cellules supérieur à celui admis par la liaison numérique considérée. Selon une caractéristique de l'invention, le circuit d'interface, connecté à un agencement de commande, incorporant au moins un microprocesseur et un module de mémoire vive, comporte deux sous-ensembles d'adaptation affectés chacun à un sens de transmission différent entre liaison numérique et dispositif externe desservi et un troisième sous-ensemble commun, chaque sous-ensemble d'adaptation comportant en série, entre une entrée de liaison et une sortie pour dispositif externe ou inversement entre une entrée de dispositif externe et une sortie pour liaison, un bloc de réception de cellules assurant une adaptation de débit nécessaire à la transmission par le sous-ensemble considéré des cellules à transmettre qu'il a reçues, un bloc d'extraction de cellules collectant les cellules reçues destinées au circuit d'interface et un bloc d'émission de cellules envoyant par une des sorties des cellules reçues par le sous-ensemble d'adaptation considéré et des cellules générées dans le circuit d'interface, à transmettre dans la même direction que les précédentes, le troisième sous-ensemble comportant un bloc gestionnaire commun chargé de la gestion des transferts de cellules, par l'intermédiaire des autres blocs du circuit d'interface, en liaison avec le microprocesseur et le module de mémoire vive auxquels il est respectivement relié par des blocs intermédiaires communs d'interface desservant aussi les autres blocs du circuit, et sous le contrôle d'une base de temps principale commune. L'invention, ses caractéristiques et ses avantages sont précisés dans la description qui suit en liaison avec les figures évoquées ci-dessous. La figure 1 présente un exemple d'application d'un circuit d'interface selon l'invention. La figure 2 présente un schéma de définition d'un circuit d'interface selon l'invention. La figure 3 présente un schéma d'un bloc de réception de premier sous-ensemble d'adaptation. La figure 4 présente un schéma d'un bloc d'extraction de premier sous-ensemble d'adaptation. La figure 5 présente un schéma d'un bloc d'émission de premier sous-ensemble d'adaptation. La figure 6 présente un schéma d'un bloc de réception de second sous-ensemble d'adaptation. La figure 7 présente un schéma d'un bloc d'émission de second sous-ensemble d'adaptation. La figure 8 présente un schéma d'un bloc intermédiaire de microprocesseur pour troisième sous-ensemble. La figure 9 présente un schéma d'un bloc gestionnaire pour troisième sous-ensemble. La figure 10 présente un schéma d'un bloc de vérification pour troisième sous-ensemble. Comme indiqué plus haut , le circuit d'interface selon l'invention est destiné à équiper des unités des centres de commutation des réseaux de télécommunication mettant en oeuvre un mode de transfert asynchrone, du type couramment désigné par l'acronyme ATM, dans lequel les informations numérisées sont transmises sous forme de cellules identiquement structurées, chaque cellule étant classiquement composée de cinquante-trois octets. Un même réseau est susceptible de comporter une pluralité de centres de commutation, référencés 1 sur la figure 1, qui, généralement distants, comportent chacun au moins une matrice de commutation 2, chargée de mettre en communication une pluralité d'unités qui lui sont rattachées par des liaisons numériques L régies en mode asynchrone. Les liaisons numériques L, ici dites asynchrones, offrent une possibilité de transmission bidirectionnelle par cellule d'informations numérisées entre une matrice de commutation 2 et les unités qui lui sont rattachées dans un centre 1. Ces liaisons ont ici une capacité de transfert allant jusqu'à 600 Mbit/s par sens. Les diverses unités sont par exemple des unités terminales d'usager, ici référencées 3, des unités terminales d'équipement commun, telle celle référencée 4, et des unités terminales de jonction, telles celles référencées 5. Comme connu, les unités terminales d'usager 3 sont destinées à desservir des équipements de communication d'abonné, ici référencés 6, aptes à recevoir et/ou émettre des informations susceptibles d'être communiquées en mode asynchrone par l'intermédiaire de cellules telles qu'évoquées plus haut, au moins, entre les unités par lesquelles ces informations transitent, via la ou les matrices de commutation assurant leur aiguillage. Une unité terminale d'équipement commun 4 est par exemple une unité destinée à assurer une fonction commune spéciale au profit d'au moins certaines des autres unités du réseau qui la comporte, les moyens nécessaires à la réalisation de cette fonction spéciale étant ici symbolisés par un processeur 7 supposé, associé à un groupement de mémoires, non représenté, contenant notamment un programme d'application spécialisé relatif à la fonction assurée. Les unités terminales de jonction 5 sont destinées à permettre la transmission des cellules à distance par exemple entre deux centres 1 éloignés par l'intermédiaire d'une liaison de transmission numérique en mode asynchrone LD, appropriée et notamment agencée, de manière par ailleurs connue, pour éviter les pertes et distorsions d'information. Les matrices de commutation 2 sont individuellement supervisées par l'intermédiaire d'agencements de commande 8 aptes à interpréter les données de routage placées en entête des cellules pour aiguiller toute cellule reçue par un port de matrice 2 auquel est reliée une liaison L, vers un autre port de cette matrice auquel est reliée la liaison asynchrone L par l'intermédiaire de laquelle la cellule considérée est à transférer. Dans la mesure où les liaisons asynchrones L entre unités, telles que 3, 4 ou 5, et matrice 2 sont susceptibles de supporter un débit maximal D1 d'ici 600 Mbit/s et où la transmission des informations entre une quelconque de ces unités et le ou les appareil(s) et/ou équipement(s) qu'elle dessert implique l'adjonction d'informations supplémentaires et en particulier d'informations de signalisation, il est nécessaire que au moins l'interface entre l'unité et le ou les appareil(s) et/ou équipement(s) accepte un débit maximal D2 supérieur à celui admis par liaison L. Un débit maximal D2 de 622 Mbit/s est par exemple prévu et il est donc nécessaire de disposer de circuits d'interface, ici référencés 9, au niveau des unités concernées pour pouvoir ajouter des cellules supplémentaires, selon les besoins et dans les limites de débit données, au flot de cellules transmises par une liaison asynchrone L à une unité à destination des appareils et/ou équipements qu'elle dessert. Ces circuits d'interface 9 doivent également permettre de séparer les cellules à transmettre par l'intermédiaire d'une liaison asynchrone L au travers d'une unité, par un ou des appareil(s) et/ou équipement(s) qui lui sont rattachés, de celles émises par ce ou ces appareil(s) et/ou équipement(s) à destination de cette seule unité. Dans une forme de réalisation, chaque circuit d'interface 9, qui est réalisé sous la forme d'un circuit intégré spécifique d'application, de type dit ASIC, est donc conçu pour permettre l'insertion et l'extraction de cellules spécifiques, plus particulièrement de cellules de signalisation, entre une unité et le ou les appareil(s) ou équipement(s) rattaché(s) à elle lorsque cette unité relie ce ou ces dernier(s) à une liaison asynchrone L. Ce circuit d'interface 9, préférablement standardisé, est donc agencé de manière à comporter des moyens, non représentés sur la figure 1, pour assurer les changements de débit de cellules qui sont nécessaires dans chaque sens de transmission pour les échanges d'information impliquant tant le ou les appareil(s) et/ou équipement(s) rattaché(s) à une unité qu'une liaison asynchrone L desservant cette unité. Dans une forme préférée de réalisation, chaque circuit d'interface 9 comporte aussi des moyens, non représentés en figure 1, pour permettre une maintenance du réseau de commutation constitué par les matrices 2. A cet effet, chaque circuit d'interface 9 comporte des moyens lui permettant de dialoguer avec un agencement de commande 10 de l'unité qui le comporte. Cet agencement est usuellement organisé autour d'un microprocesseur 11, ainsi que le montre la figure 2, et il est associé un groupement de mémoires comportant en particulier une mémoire vive 12 à laquelle le microprocesseur 11 accède via un bloc intermédiaire spécialisé du circuit d'interface 9 dans la réalisation envisagée. Il est régi temporellement par l'intermédiaire d'une base de temps principale 13 qui lui est propre, cette base de temps principale étant asservie à une horloge pilote, non représentée, de l'unité qui le comporte. Chaque circuit d'interface 9 qui est destiné à être relié par une liaison asynchrone L à un des ports d'une matrice de commutation asynchrone 2 dispose à cet effet d'une première entrée et d'une première sortie de cellules respectivement référencées NR et NT sur la figure 2. Il dispose aussi d'une seconde entrée et d'une seconde sortie respectivement référencées UR et UT pour la desserte, en mode asynchrone avec un débit maximal d'ici 622 Mbit/s, des appareils et/ou équipements à relier par son intermédiaire à une liaison asynchrone L dont le débit maximal est prévu à 600 Mbit/s. Comme indiqué plus haut les transmissions d'information par l'intermédiaire des entrées NR, UR ou des sorties NT, UT s'effectuent sous forme de cellules identiquement composées de cinquante-trois octets qui transitent à un rythme d'horloge de 75 MHZ via le port de liaison asynchrone L comportant l'entrée NR et la sortie NT et à un rythme d'horloge de 77,75 MHZ via le port comportant l'entrée UR et la sortie UT. Le circuit d'interface 9 doit donc assurer localement une synchronisation des cellules transmises par son intermédiaire dans chacun des sens de transmission possibles, suivant les horloges régissant ces transmissions. Pratiquement un circuit d'interface 9 est susceptible de transmettre des cellules provenant de l'une ou l'autre des entrées NR et UR qui correspondent aux flux d'information incidents à 600 ou 622 Mbit/s en transit, des cellules de signalisation programmées par le microprocesseur 11 associé au circuit, des cellules de maintenance générées par le circuit, et éventuellement des cellules vides de bourrage des supports physiques de transmission. Un premier sous-ensemble d'adaptation est chargé de la prise en compte des cellules à émettre par le circuit d'interface 9, via la seconde sortie UT et à destination du ou des appareil(s) et/ou équipement(s) desservi(s), ces éléments constitutifs sont ici regroupés en une série de trois blocs. Un premier de ces blocs, dit de réception et ici référencé 14, est raccordé en aval de la première entrée NR du circuit d'interface 9 qui le comporte, pour recevoir les cellules provenant par cette entrée NR de la matrice 2 auquel le circuit d'interface 9 considéré est relié par une liaison L. Un second de ces blocs, dit d'extraction et référencé 15, est disposé en aval du précédent pour extraire du flot de cellules qui lui sont transmises par le bloc de réception 14 celles qui sont destinées à être prises en compte au niveau du circuit d'interface 9 lui-même ou de l'agencement de commande auquel ce circuit d'interface 9 est associe. Un troisième de ces blocs de premier sous-ensemble d'adaptation est dit d'émission et référencé 16, il est disposé en aval du bloc d'extraction 15 et il est relié à la seconde sortie UT du circuit d'interface 9 au travers de laquelle il émet les cellules à destination du dispositif externe que constitue un ou des appareil(s) et/ou équipement(s) desservis par l'unité qui le comporte. Un second sous-ensemble d'adaptation est chargé de la prise en compte des cellules à transmettre par le circuit d'interface 9, via la première sortie NT qu'il comporte, à des fins de commutation par la matrice 2 à laquelle ce circuit d'interface 9 est relié par une liaison L. Ce second sous-ensemble d'adaptation est aussi constitué de trois blocs dans le cadre desquels ces éléments constitutifs sont regroupés. Un premier de ces blocs de second sous-ensemble d'adaptation qui est référencé 17, est raccordé en aval de la seconde entrée UR du circuit d'interface 9 qui le comporte dans une unité; pour recevoir les cellules parvenant à cette seconde entrée de l'ensemble constitué du ou des appareil(s) et/ou équipement(s) rattaché(s) à l'unité considérée. Un second bloc 18 de second sous-ensemblé d'adaptation est disposé en aval du précédent pour extraire du flot de cellules transmises par le bloc de réception 17 celles qui sont destinées à être prises en compte au niveau du circuit d'interface 9 lui-même ou de l'agencement de commande auquel ce circuit d'interface 9 est associé, ce bloc 18 étant fonctionnellement identique au bloc d'extraction 15 du premier sous-ensemble d'adaptation du circuit d'interface considéré. Un troisième bloc, dit d'émission, 19 du second sousensemble est disposé en aval du bloc d'extraction 18 et il est raccordé à la première sortie NT du circuit d'interface 9 qui le comporte pour transmettre, via la liaison L concernée, les cellules destinées à être commutées par la matrice 2 à laquelle ce circuit d'interface 9 est relié. Dans la réalisation proposée, le bloc d'émission 19 est également relié au bloc de réception 14 du premier sousensemble d'adaptation à des fins de vérification des ports du circuit d'interface 9. Un troisième sous-ensemble regroupe, ici en quatre blocs, des éléments constitutifs auxiliaires permettant le fonctionnement du circuit interface 9 dans des conditions d'exploitation déterminées sous le contrôle de l'agencement de commande 10 auquel ce circuit d'interface est relié. Deux blocs intermédiaires 20 et 21 de ce troisième sousensemble sont respectivement prévus pour assurer les échanges des autres blocs du circuit d'interface 9 avec soit le microprocesseur 11, soit un module de mémoire vive 12 du groupement de mémoire de l'agencement de commande 10 associé à ce circuit d'interface 9. Le bloc intermédiaire 20 associé au microprocesseur 11 est donc bidirectionnellement relié tant à ce dernier qu'aux divers autres blocs, notamment 14 à 21 de l'interface 9. Le bloc intermédiaire 21 associé au module de mémoire vive 12 est lui-même bidirectionnellement relié à ce module et aux blocs 14, 16, 17, 20. Un troisième bloc intermédiaire 22 du troisième sousensemble est plus particulièrement chargé de la gestion des cellules en interne dans le circuit d'interface 9 qui le comporte en particulier pour l'ensemble des émissions réalisées par ce circuit. A cet effet, ce bloc gestionnaire 22 est essentiellement relié aux blocs 14, 15, 16, 19, 20 et 21. Un quatrième bloc intermédiaire 23 du troisième sousensemble est ici chargé de fonctions de vérification liées au trafic de cellules à des fins de maintenance en association avec le bloc gestionnaire 22. Ce bloc de vérification 23 est bidirectionnellement relié au bloc intermédiaire 20 associé au microprocesseur 11, il reçoit aussi des signaux provenant du bloc gestionnaire 22 et il fournit des signaux au bloc intermédiaire de mémoire vive 21. Le fonctionnement de l'ensemble des blocs 14 à 23 est aussi régi par la base de temps principale 13 qui est reliée à eux, suivant leurs besoins, ces liaisons n'étant pas présentées ici sur la figure 2, pour des raisons de simplification et de clarté. Un schéma d'un bloc de réception 14 est proposé en figure 3, comme indiqué plus haut ce bloc est relié à la première entrée NR par l'intermédiaire de laquelle parviennent les cellules en provenance d'une matrice de commutation 2. Cette première entrée NR, de type multipoint, est par exemple prévue pour permettre une transmission en parallèle des bits d'un octet de cellule et de signaux binaires d'horloge et de synchronisation relatifs aux cellules qu'elle transmet; elle est ici reliée à un sous-bloc d'accès 24 du bloc de réception 14. Ce sous-bloc d'accès 24 assure de manière connue en soi une acquisition par échantillonnage des bits constitutifs des octets successifs des cellules reçues afin de permettre leur transmission et/ou leur exploitation éventuelles. Les octets de cellule apparaissant en sortie du sous-bloc d'accès 24 sont transmises à un sous-bloc associant ici un élément accélérateur 25 à une mémoire temporaire d'adaptation 26, de type premier entré-premier sorti. L'élément accélérateur 25 assure ici un regroupement quatre par quatre des octets successivement reçus du sous bloc d'accès, de manière à permettre un traitement rapide de ces octets dans le circuit d'interface 9 qui le comporte et en particulier un traitement rapide des octets d'en-tête des cellules reçues. Dans la réalisation proposée, un sous-bloc contrôleur 27 est associé à l'élément accélérateur 25 pour vérifier et éventuellement corriger les erreurs susceptibles d'entacher les octets d'en-tête et les champs d'information des cellules reçues. La vérification des octets d'en-tête exploite ici les propriétés d'un code de Hamming inséré au niveau du cinquième octet d'en-tête des cellules et une vérification de parité est effectuée sur les champs d'information. Une comptabilisation des erreurs constatées est assurée d'une manière qui sera évoquée plus loin. Les octets d'en-tête vérifiés et éventuellement corrigés sont réinjectés en tête de leurs cellules respectives par le contrôleur 27 avant que ne soit effectué un enregistrement temporaire de ces cellules en mémoire d'adaptation 26 au rythme fixé par un sous-bloc de base de temps 28 propre au bloc 14. La base de temps d'accès 28 reçoit les signaux d'horloge et de synchronisation fournis par la première entrée NR qui lui sont transmis par le sous-bloc d'accès 24, il communique bidirectionnellement avec le contrôleur 27 à des fins de bon fonctionnement et il produit des signaux qui sont exploités par un sous-bloc générateur de pointeurs en écriture 29 associé à la mémoire d'adaptation 26 pour assurer la mise en mémoire des cellules successives par groupes de quatre octets. Un sous-bloc générateur de pointeurs en lecture 30 est aussi associé à la mémoire d'adaptation 26, il reçoit des signaux d'horloge locale qui lui sont fournis par la base de temps principale 13 du circuit d'interface 1 qui le comporte et il communique à des fins de gestion des pointeurs avec le générateur de pointeurs en lecture 29, pour permettre la transmission successive, quatre octets par quatre octets, des cellules mémorisées à destination du bloc d'extraction 15 qui fait suite au bloc de réception 14 le contenant. Un sous-bloc analyseur de cellule 31 est relié en dérivation à la mémoire d'adaptation 26 pour déterminer le type auquel appartient chaque cellule reçue afin d'orienter cette cellule dans le circuit d'interface 9 en fonction du traitement qu'elle doit y subir. Cet analyseur de cellules 31 qui est temporellement soumis à la base de temps principale 13, assure ces déterminations en fonction des bits chargés de caractériser cette cellule et de contraintes de configuration qui sont imposées par le microprocesseur 1l de l'unité l'incorporant, en fonction de contextes stockés en mémoire vive 12. A cet effet, l'analyseur de cellules 31 est aussi relié à un sous-bloc d'interface microprocesseur 32, lui-même relié au bloc intermédiaire 20. Les conclusions des opérations de détermination de type effectuées par l'analyseur de cellules 31 sont communiquées aux blocs concernés du circuit d'interface 9 qui le comporte, soit ici les blocs 15, 21 et 22 de ce dernier. Le sous-bloc d'interface microprocesseur 32 assure tous les échanges du bloc 14 qui le comporte avec le bloc intermédiaire 20 qui joue un rôle analogue pour les autres blocs au niveau du circuit d'interface 9, il comporte donc divers organes, par exemple du type registre de commande ou registre d'état permettant de conserver temporairement des informations de commande initiées par le microprocesseur ou des demandes et comptes-rendus provenant des autres sousblocs du bloc 14. Dans la réalisation envisagée, ces organes comprennent notamment des compteurs de fautes, non représentés, qui sont actionnés par le sous-bloc de contrôle 27. Le sous-bloc d'interface microprocesseur 32 est donc essentiellement commandé par le bloc intermédiaire 20 avec lequel il communique bidirectionnellement et il est apte à prendre en compte tant des signaux provenant de la base de temps principale 13 que de la base de temps d'accès 28 du bloc avec laquelle il communique aussi bidirectionnellement. Outre le contrôleur 27, la base de temps d'accès 28, le générateur de pointeurs en écriture 19 et l'analyseur de cellules 31, est aussi relié au sous-bloc d'interface microprocesseur 32 un sous-bloc auxiliaire d'observation 33, destiné à permettre une vérification externe par test périphérique , de type normalisé dit "boundary scan", des blocs principaux du circuit d'interface 9, soit en l'occurrence les blocs 13, 14, 16, 17, 19, 20 et 21. Cet auxiliaire d'observation 33 est placé sous la commande du microprocesseur 11 auquel il est relié par le bloc intermédiaire 20 correspondant et le sous-bloc 32, il est apte à recevoir et transmettre des indications de vérification accessibles à un niveau qui correspond à celui de la première entrée NR, lorsqu'il est activé d'une manière qui sera évoquée plus loin. Pour des besoins de chaînage lié à la vérification, il est relié d'une part au bloc d'émission 19 du second sous-ensemble d'adaptation qu'au sous-bloc d'accès 24 du bloc de réception de premier sousensemble d'adaptation qui le comporte, ce sous-bloc d'accès 24 étant lui-même relié au bloc intermédiaire de mémoire vive 21 à cet effet. Dans la réalisation envisagée, le bloc de réception 14 comporte encore un sous-bloc adresseur 34, ce sous-bloc fournit des indications d'adresse en mémoire vive 12 à partir des indications contenues dans l'en-tête des diverses cellules reçues pour que puisse être récupérées dans cette mémoire vive, les informations de contexte permettant le traitement de ces cellules. L'adresseur 34 est donc relié par ses entrées à la mémoire d'adaptation 26 du bloc 14 qui le comporte et il est relié par ses sorties au bloc intermédiaire de mémoire vive 21 et au bloc gestionnaire 22 du circuit interface 9 le contenant. Ainsi, les cellules transmises, par exemple octet par octet, par la première entrée NR au bloc de réception 14 sont d'abord vérifiées, ce qui permet de détecter les cellules qui ont une longueur non conforme à la norme choisie de cinquante-trois octets. Est aussi effectuée une détection des erreurs, simples ou multiples, entachant les cinq octets d'en-tête des cellules reçues, ces erreurs étant comptabilisées au niveau de compteurs contenus dans le sousbloc d'interface microprocesseur 32. Les signaux d'horloge distante qui régissent les cellules reçues, via la première entrée NR, sont exploités pour stocker les cellules dans la mémoire d'adaptation 26, dans laquelle par exemple quatre cellules successivement reçues sont susceptibles d'être temporairement stockées pour permettre l'alignement des cellules reçues sur l'horloge locale, après absorption du plésiosynchronisme entre horloge distante et horloge locale. Selon une forme préférée de réalisation, la mémoire d'adaptation 26 est agencée pour permettre la lecture de l'en-tête de chaque cellule avec une anticipation suffisante pour que soit assurée l'analyse préalable du contexte qui est associé à cet en-tête, en corrélation avec des éléments correspondants contenus dans la mémoire vive 12 associée, et en conséquence une orientation de la cellule concernée. Un schéma d'un bloc d'extraction 15 est proposé en figure 4, comme indiqué plus haut ce bloc est relié en sortie des sous-bloc 26 et 31 du bloc 14, il comporte essentiellement un sous-bloc organisé autour d'une mémoire d'extraction de cellules 35, de type premier entré-premier sorti, deux sousblocs générateurs de pointeurs 36 et 37, l'un en écriture et l'autre en lecture, ainsi qu'un sous-bloc d'interface microprocesseur 38. La mémoire d'extraction 35 est relié en sortie de la mémoire d'adaptation 26 dont elle reçoit successivement les cellules quatre octets par quatre octets. Cette mémoire d'extraction 35 a une capacité, ici de huit cellules, suffisante pour permettre la communication avec le microprocesseur 11 malgré la différence de débit existant en défaveur de ce dernier. Elle est commandée en écriture, par le générateur de pointeurs en écriture 36, sous le contrôle temporel de la base de temps principale 13 à laquelle elle est reliée, de manière à permettre une écriture par mot de quatre octets. Le générateur de pointeurs en écriture 36 est commandé par le sous-bloc analyseur de cellule 31 de manière à assurer l'extraction des cellules reçues qui sont destinées au circuit d'interface 9, il reçoit des indications, notamment d'effacement de pointeurs, en provenance du générateur de pointeurs en lecture 37. La lecture au profit du microprocesseur 11 s'effectue ici octet par octet. Dans la réalisation envisagée, les accès du microprocesseur 11 ne sont pas prévus synchrones et la gestion de ces accès est assurée au niveau des deux générateurs de pointeurs. Le générateur de pointeurs en écriture 36 est lui aussi régi temporellement par la base de temps principale 13 et il peut être commandé à des fins de vérification par le microprocesseur 11, via le bloc intermédiaire 20, de même que les autres sous-blocs du bloc 15. L'extraction d'une cellule temporairement stockée en mémoire 35 est réalisée sous la commande de ce générateur de pointeurs en lecture 37 qui est contrôlé par la base de temps principale 13 et par le sous-bloc d'interface microprocesseur 38, elle s'effectue au travers d'une première des deux sorties en parallèle pour trente-deux bits de la mémoire d'extraction 35, cette première sortie étant reliée au sous-bloc d'interface microprocesseur 38. La seconde sortie de mémoire d'extraction 35 alimente en parallèle le bloc d'émission 16 du premier sous-ensemble d'adaptation et le bloc gestionnaire 22, lorsqu'une cellu microprocesseur 20 et avec le bloc gestionnaire 22, en particulier pour éviter toute tentative d'extraction de cellule au niveau du bloc 15 du premier sous-ensemble d'adaptation qui serait accompagnée par une insertion simultanée de cellule par le microprocesseur 11. D'une manière générale, le bloc d'extraction 15 récupère certaines des cellules transmises par le bloc de réception 14. Dans la réalisation envisagée, l'extraction concerne des cellules de signalisation et des cellules de maintenance, ici référencées MC1. Ces dernières qui sont destinées à être exploitées par le microprocesseur 11 associé sont temporairement stockées dans la mémoire d'extraction 35, de qui permet d'adapter le débit numérique en fonction des possibilités alors existantes au niveau du microprocesseur. Un schéma d'un bloc d'émission 16 de premier sous-ensemble d'adaptation est proposé en figure 5, ce bloc est relié en sortie de la mémoire d'extraction de cellules 35 du bloc d'extraction 15 du sous-ensemble d'adaptation, il est aussi relié en parallèle à un premier port trente-deux bits du bloc gestionnaire 22. Ce bloc d'émission 16 comporte essentiellement un sous-bloc conditionneur de cellule 39 auquel sont associés une base de temps de bloc 40, un sousbloc auxiliaire de conditionnement 41 et un sous-bloc auxiliaire d'observation 42. Le conditionneur 39 assure une adaptation de débit inverse de celle réalisée par l'élément accélérateur 25 du bloc de réception 14 contenu dans le premier sous-ensemble d'adaptation qui le comporte, de manière à assurer une transmission de cellules, octet par octet, au niveau de la seconde sortie UT qu'il dessert. Il assure donc l'émission des cellules qu'il reçoit de la mémoire d'extraction 35 ou du bloc gestionnaire 22. Ces émissions s'effectuent au rythme fixé par la base de temps principale 13; à cet effet, le conditionneur 39 est relié à la base de temps 40 qui est chargée de la gestion temporelle du bloc d'émission 16 le comportant, cette base de temps 40 étant elle-même directement asservie à la base de temps principale 13 évoquée ci-dessus. Le conditionneur 39 assure la réinsertion d'un cinquante troisième octet à chacune des cellules de cinquante deux octets qu'il a reçue, les bits de cet octet étant non significatifs à ce niveau. L'auxiliaire de conditionnement 41 assure la génération des signaux de synchronisation et d'indication de contenu de cellule qui sont transmis en association avec les cellules par la seconde sortie UT, par des bornes associées à celles par l'intermédiaire desquelles transitent les bits de cellule. Cet auxiliaire de conditionnement 41 fournit une indication précisant pour chaque cellule transmise si cette cellule est significative ou si elle ne doit pas être prise en compte dans la mesure où, sans signification propre, elle a été introduite pour bourrage, il est supervisé par le bloc gestionnaire 22, à cet effet. Partiellement régi par la base de temps 40, il reçoit ici aussi une information de synchronisation directement de la base de temps principale 13 de l'unité qui le comporte. L'auxiliaire d'observation 42 du bloc d'émission 16 a même fonction que l'auxiliaire 33 du bloc de réception 14, il est relié au bloc intermédiaire de microprocesseur 20 pour sa commande et il est chaîné entre la base de temps principale 13 du circuit d'interface et le bloc intermédiaire de mémoire vive 21 aux fins de vérification. Il fournit des indications accessibles à un niveau qui correspond à celui de la deuxième sortie UT, lorsqu'il est activé. Un schéma d'un bloc de réception 17 de deuxième sousensemble d'adaptation est proposé en figure 6, ce bloc est relié'à la seconde entrée UR par l'intermédiaire de laquelle parviennent les cellules en provenance du dispositif externe à desservir. Cette seconde entrée UR, de type multipoint est elle aussi supposée prévue pour transmettre une transmission en parallèle des bits d'un octet de cellule et de signaux binaires d'horloge et de synchronisation relatifs aux cellules qu'elle reçoit. Un sous-bloc d'accès 24' analogue en son principe au sousbloc d'accès 24 assure un alignement des bits constitutifs des octets de cellules reçues. Ces octets sont transmis à un sous-bloc essentiellement composé d'un élément accélérateur 25' et d'une mémoire temporaire d'adaptation 26' analogues en leur principe à ceux que comporte le bloc de réception 14 du premier sous-ensemble d'adaptation du circuit d'interface 9. Les octets successifs composant les cellules successives sont regroupés quatre par quatre pour les raisons déjà indiquées plus haut. Une base de temps de bloc 28', des générateurs de pointeurs en écriture et en lecture 29', 30', un analyseur de cellules 31', un auxiliaire d'observation 33' et un adresseur 34' assurent, dans le bloc de réception 14 et vis-à-vis des cellules reçues, des fonctions analogues à celles qui sont mises en oeuvre dans le bloc de réception 17, par les sousblocs correspondants. Les octets des cellules reçues, via le sous-bloc d'accès 24', sont temporairement enregistrés quatre par quatre suivant les pointeurs établis par le générateur d'écriture 29' et au rythme fixé par la base de temps de bloc 28' à partir des signaux d'horloge et de synchronisation que cette base de temps a reçus au travers de ce sous-bloc d'accès 24'. Un sous-bloc calculateur de parité 43 est relié au bloc associant l'élément accélérateur 25' et la mémoire 26' pour permettre de calculer par anticipation la parité du champ d'information de chaque cellule de manière à la transmettre au bloc d'émission 19 du même sous-ensemble d'adaptation à des fins d'insertion en en-tête de cette cellule, si celleci est destinée à être émise. Ce calculateur de parité 43 est ici relié à la base de temps de bloc 28' et à l'analyseur de cellules 31', pour ces calculs. Le générateur de pointeurs en lecture 30' est temporellement régi par la base de temps principale 13 de manière à ce que les groupes de quatre octets soient successivement transmis par la mémoire 26' au bloc d'extraction 18 au rythme propre au circuit d'interface 9. L'analyseur de cellules 31' fournit en parallèle au bloc d'extraction 18 les indications de détermination relatives aux cellules transmises par la mémoire 26'; l'adresseur 34' assure l'analyse des octets d'en-tête des cellules pour permettre la récupération en mémoire vive 12 des informations de contexte permettant le traitement de ces cellules, comme déjà indiqué. Le bloc d'extraction 18 inséré entre le bloc de réception 17 et le bloc d'émission 19 du second sous-ensemble d'adaptation est physiquement et fonctionnellement identique au bloc d'extraction 15 correspondant du premier sousensemble d'adaptation, il n'est donc pas décrit plus avant. Un schéma d'un bloc d'émission 19 de deuxième sous-ensemble d'adaptation est proposé en figure 7, ce bloc d'émission 19 est pratiquement identique au bloc d'émission 16 du premier sous-ensemble d'adaptation, il s'en différencie toutefois sur le plan physique par le fait qu'il contient un sous-bloc de calcul 44, dit de cinquième octet. Le bloc 19 comporte donc un sous-bloc conditionneur de cellules 39', une base de temps de bloc 40' et un sous-bloc auxiliaire de conditionnement 41' correspondant aux sous-blocs 39, 40 et 41 du bloc d'émission 16 de premier sous-ensemble d'adaptation. Le conditionneur de cellules 39' est parallèlement relié en sortie de la mémoire d'extraction, non représentée, du bloc d'extraction 18 et à un second port trente deux bits du bloc gestionnaire 22; il assure une adaptation de débit inverse de celle réalisée par l'élément accélérateur 25' du bloc de réception 17 contenu dans le second sous-ensemble d'adaptation qui le comporte, de manière à assurer une transmission de cellules, octet par octet, au niveau de la première sortie NT qu'il dessert. Les émissions d'octet s'effectuent sous la régie temporelle de la base de temps 40' asservie à la base de temps principale 13 du circuit d'interface 9. Le conditionneur 39' assure éventuellement la réinsertion d'un cinquante troisième octet, de rang cinq, dans chaque cellule émise, via la première sortie NT. Comme connu, le contenu de l'octet de rang cinq d'une cellule correspond à deux informations dont l'une est un code de Hamming calculé sur les quatre autres octets d'en-tete de la cellule considérée et l'autre à la parité définie pour les quarante huit octets constituant le champ d'information de cette cellule. L'information de parité de cet octet de rang cinq d'une cellule est obtenue par le calculateur d'octet 44 soit du calculateur de parité 43 contenu dans le bloc de réception 17 si cette cellule provient de ce bloc, soit du bloc gestionnaire 22, si cette cellule est générée dans le circuit d'interface 9, sous la supervision du microprocesseur 11. Le code de Hamming relatif à une cellule est obtenue à partir des octets de cette cellule alors contenus dans le conditionneur 39', l'opération étant supervisée par le microprocesseur 11 relié au calculateur d'octet 44 par son bloc intermédiaire 20. L'auxiliaire de conditionnement 41' fournit une indication précisant pour chaque cellule transmise si cette cellule est significative ou si elle ne doit pas être prise en compte dans la mesure où, sans signification propre, elle a été introduite pour bourrage. Il est supervisé par le bloc gestionnaire 22 et temporellement régi par la base de temps principale 13, essentiellement via la base de temps 40' du bloc 19. L'auxiliaire d'observation 42' du bloc d'émission 19 a même fonction que l'auxiliaire 42 du bloc d'émission 16, il est relié au bloc intermédiaire de microprocesseur 20 pour sa commande et il est chaîné entre le bloc de réception 14 du premier sous-ensemble d'adaptation et le bloc intermédiaire de microprocesseur 20 aux fins de vérification. Il fournit des indications accessibles à un niveau qui correspond à celui de la première sortie NT, lorsqu'il est activé. Comme indiqué plus haut, les deux premiers sous-ensembles d'adaptation du circuit d'interface 9 sont communément supervisés par le troisième sous-ensemble qui comporte quatre blocs référencés de 20 à 23. Le premier de ces blocs qui est présenté en figure 8 est un bloc intermédiaire de microprocesseur 20 destiné à être raccordé au microprocesseur 11 de l'unité qui comporte le circuit d'interface 9 considéré. I1 assure la synchronisation des accès du microprocesseur 11 aux mémoires du circuit d'interface au rythme fixé par la base de temps principale 13, sauf en ce qui concerne les mémoires des blocs d'extraction 15 et 18 et du bloc gestionnaire 22. Cette synchronisation procure une stabilité des informations au moment où elles sont lues et évite les problèmes liés à l'asynchronisme lors de l'échantillonnage des informations fournies par le microprocesseur 11 au circuit d'interface 9. En ce but, le bloc intermédiaire de microprocesseur 20 comporte une pluralité de sous-blocs auxiliaires, notamment un sous-bloc gestionnaire d'interruption 45, un sous-bloc 46 d'interface pour bus de microprocesseur, un auxiliaire de commande 47, un générateur d'adresses 48, un synchroniseur 49, un contrôleur de cellules 50, un explorateur de test 51, un auxiliaire d'observation 52 et ici un adaptateur de niveau 53. Ce dernier est destiné à assurer, de manière connue en elle-même, une compatibilité de niveau électrique pour permettre au circuit d'interface 9 de recevoir des signaux fournis par un microprocesseur 11 qui est ici supposé fournir des signaux de type dit TTL alors que le circuit d'interface 9 est ici supposé réalisé en technologie de type dit CMOS. Le gestionnaire d'interruption 45, de structure connue en elle-même, est destinée à centraliser les demandes d'interruption, référencées "intO" à "intn", provenant des blocs de l'interface et destinées au microprocesseur 11, il n'est pas développé ici dans la mesure où son fonctionnement classique n'a qu'un rapport indirect avec l'invention. Le sous-bloc interface de bus 46 est destinée à centraliser, de manière connue en elle-même, les envois d'information, globalement référencées "inf", par les blocs du circuit d'interface 9 vers le microprocesseur 11, notamment par l'intermédiaire du ou des bus de desserte de ce dernier. Dans la réalisation envisagée, il est chargé de générer les adresses transmises par un bus d'adresse, non représenté, qui est commun aux différents blocs du circuit d'interface 9. A l'intérieur du bloc intermédiaire de microprocesseur 20 lui-même, il est notamment relié bidirectionnellement au gestionnaire d'interruption 45, au synchroniseur 49, au contrôleur de cellules 50, à l'auxiliaire d'observation 52 ainsi qu'en aval du générateur d'adresse 48, de l'explorateur de test 51 et de l'adaptateur de niveau 53. Il permet aussi une transmission d'informations vers les autres blocs du circuit d'interface 9 par l'intermédiaire du bloc gestionnaire 22 auquel il est bidirectionnellement relié. L'auxiliaire de commande 47 est essentiellement constitué de registres permettant une mémorisation temporaire de commandes générales concernant le circuit d'interface 9, il est notamment connecté au bus du microprocesseur 11, ici directement en réception et via l'interface de bus 46 en émission, il est aussi contrôlé par l'intermédiaire du générateur d'adresses 48 et il agit lui-même sur des entrées de contrôle, référencées "test", d'autres blocs du circuit d'interface 9 et notamment du bloc intermédiaire de mémoire vive 21. Le générateur d'adresse 48 est commandé par l'intermédiaire de l'interface de bus 46, via le bus desservant le microprocesseur 11, et il est temporellement régi par le synchroniseur 49, avec lequel il communique bidirectionnellement; il agit notamment ici au niveau du gestionnaire d'interruption 45, de l'interface de bus 46 et de l'auxiliaire de commande 47 en décodant les adresses de registre qui lui sont fournies par l'intermédiaire du bus évoqué ci-dessus. Le synchroniseur 49 est contrôlé temporellement par la base de temps principale 13 du circuit d'interface 9 et il reçoit les commandes d'écriture et de lecture émises par le microprocesseur Il au travers de l'adaptateur de niveau 53, il assure la synchronisation de ces demandes par rapport à l'horloge locale en vigueur fournie par la base de temps principale 13, tant en interne que vis-à-vis des autres blocs du circuit d'interface 9, les signaux pour ces derniers étant référencés "rwst" sur la figure 8. Le contrôleur de cellules 50 effectue un calcul de code de contrôle de redondance cyclique sur chaque cellule transmise tant vers le microprocesseur 11 après avoir été extraite par l'un ou l'autre des blocs d'extraction 15 ou 18 que du microprocesseur vers l'un ou l'autre des blocs d'émission 16 ou 19, via le bloc 22. Ce contrôleur est adressé par le générateur d'adresses 48, il communique bidirectionnellement avec l'interface de bus 46 et avec le microprocesseur 11 et il est relié au bloc gestionnaire 22. L'explorateur de test 51 est l'organe qui commande la vérification externe par test périphérique du circuit d'interface 9. Il est commandé par le microprocesseur 11 avec lequel il communique bidirectionnellement et il agit par l'intermédiaire du chaînage entre blocs du circuit d'interface qui permet de constituer un registre dont les éléments sont répartis dans les blocs et dont les sorties sont constituées par les sous-blocs auxiliaires d'observation tels que 33, 42, 42' et 52. L'auxiliaire d'observation 52 évoqué ci-dessus a même fonction que les précédents, il est directement relié en sortie de l'explorateur de test 51 pour sa commande et il est chaîné au bloc de réception 17 du second sous-ensemble d'adaptation du circuit d'interface 9. Il fournit des indications accessibles au microprocesseur 11, lorsqu'il est activé. Le troisième sous-ensemble du circuit d'interface 9 comporte aussi un bloc intermédiaire de mémoire vive 21 qui assure de manière connue en elle-même l'interface entre la mémoire vive 12 externe au circuit d'interface 9 et ce dernier, et il assure accessoirement un contrôle de parité sur les informations échangées sous forme d'octet entre le circuit d'interface 9 et la mémoire vive 12. A cet effet l'intermédiaire de mémoire 21 calcule la parité des informations fournies par groupe de sept bits pour être écrites en mémoire vive 12 et il ajoute le bit de parité calculé sur les sept bits de chaque groupe à ce groupe pour former un octet destiné à être enregistré par la mémoire vive. Il assure aussi un contrôle de parité sur les octets provenant de la mémoire vive 12 à destination du circuit d'interface 9, afin de détecter les octets erronés et faire mémoriser leurs adresses en mémoire vive, respectives. La constitution de l'intermédiaire de mémoire 21 et celles des éléments permettant de réaliser les fonctions évoquées ci-dessus, ne seront pas développées ici plus avant dans la mesure où elles relèvent de connaissances classiques en la v matière. Dans la réalisation ici envisagée, l'intermédiaire de mémoire 21 assure accessoirement des fonctions de maintenance à l'aide d'un automate permettant d'émettre des cellules de maintenance, dites de type deux ou trois, par la première sortie NT et de contrôle de la réception de telles cellules par le circuit d'interface 9, via la première entrée NR; les éléments constitutifs nécessaires pour ce type de maintenance ne seront pas développés ici dans la mesure où ils ne constituent qu'un accessoire de l'invention. Le troisième sous-ensemble du circuit d'interface 9 comporte encore le bloc gestionnaire 22 qui constitue l'organe central de ce circuit et qui est chargé de gérer les priorités d'émission entre les différentes sources possibles de cellules dans les divers sens de transmission prévus. Comme déjà indiqué plus haut, ces cellules comprennent les cellules reçues, à des fins de transfert, par le circuit d'interface 9, via l'une ou l'autre de ces entrées NR et UR et les diverses cellules susceptibles d'être générées par le circuit d'interface 9 lui-même sous la supervision du microprocesseur 11, ces dernières étant éventuellement des cellules vides, dites de bourrage, des cellules de signalisation, des cellules de maintenance, notamment de type deux ou trois, ayant des fonctionnalités diverses. Dans la réalisation envisagée, le microprocesseur 11 fournit alors quatre des cinq octets d'en-tête de cellule et une partie du champ d'information pour les cellules de signalisation et pour des cellules de maintenance; le circuit d'interface 9 fournit en conséquence, le cinquième octet d'en-tête et le complément de champ, il produit en particulier le code de redondance cyclique sur dix bits, le code de Hamming sur sept bits et un bit de parité de champ d'information. Pour ceci, le bloc gestionnaire 22 comporte une pluralité de sous-blocs auxiliaires, montrés en figure 9, et notamment un sous-bloc organisé autour d'une mémoire d'insertion de cellules 54 auquel sont associés un sous-bloc de constitution de cellules 55, un gestionnaire de cellules 56, deux générateurs de pointeurs 57, 58, l'un en écriture, l'autre en lecture. Un sous-bloc d'interface microprocesseur 59 complète le bloc gestionnaire 22 et, dans la réalisation envisagée, il est prévu un sous-bloc de maintenance 60. La mémoire d'insertion 54, est une mémoire de type premier entré-premier sorti, qui est exploitée par le microprocesseur 11 pour les émissions des cellules qu'il initie. Cette mémoire d'insertion 54 a un fonctionnement réciproque de celui des mémoires d'extraction contenues dans les blocs 15 et 18, elle reçoit les cellules formées par l'interface de constitution de cellule 55 à l'instigation du microprocesseur 11 et elle est gérée par l'intermédiaire des générateurs de pointeurs 57 et 58. Dans la réalisation proposée, elle est reliée aux blocs d'émission 16 et 19 auxquels elle est susceptible de transmettre des cellules pour insertion, soit dans le flot de cellules transmis via la première sortie NT soit dans celui transmis via la seconde sortie UT. Elle est aussi reliée en réception aux blocs d'extraction 15 et 18 pour des besoins de test du circuit d'interface 9. Le générateur de pointeurs en écriture 57 est commandé par le microprocesseur 11 au travers du sous-bloc d'interface 59 de manière que les écritures en mémoire d'insertion 54 soit synchrones des accès du microprocesseur. Le générateur de pointeurs en lecture 58 est commandé par l'intermédiaire du gestionnaire de cellules 56, les lectures s'effectuant sous le contrôle temporel de la base de temps principale 13 auquel ce gestionnaire de cellules est relié. Le sous-bloc de constitution de cellule 55 reçoit les éléments qui sont destinés à constituer une cellule à l'instigation du microprocesseur 11 ou du circuit d'interface 9 lui-même et qui proviennent soit du bloc intermédiaire de microprocesseur 20, soit du bloc intermédiaire de mémoire vive 21 pour constituer chaque cellule, selon l'organisation déjà évoquée plus haut. Il est relié en entrée de cellule de la mémoire d'insertion 54 et il communique tant avec le bloc intermédiaire de microprocesseur 20 qu'avec le gestionnaire de cellules 56, lors de son fonctionnement. Le gestionnaire de cellules 56 est chargé d'assurer l'insertion des cellules produites au niveau du circuit d'interface 9 dans l'un ou l'autre des flots de cellules transitant par les sorties NT, UT, suivant les besoins. Il peut donc être conduit à éliminer une cellule non significative ou une cellule à en-tête erronée, comportant par exemple deux erreurs, qui a été reçue par une des entrées NR ou UR, pour la remplacer par une cellule plus prioritaire, si besoin est. Ces cellules qui sont susceptibles de provenir de plusieurs sources, ont des priorités différentes suivant qu'elles correspondent à des cellules de signalisation, des cellules introduites à des fins de maintenance ou encore à des cellules de bourrage. Les sources de cellule directement reliées au circuit d'interface 9 sont notamment le microprocesseur 11 et le sous-bloc de maintenance 60. Le gestionnaire de cellules 56 qui est temporellement régi par la base de temps principale 13 et qui est relié au sousbloc d'interface 59 pour sa commande par le microprocesseur 11, communique aussi avec le sous-bloc de maintenance 60 et avec le bloc intermédiaire de mémoire vive 21, à l'occasion de son fonctionnement. I1 reçoit des informations des blocs de réception 14 et 17 et agit au niveau des blocs d'émission 16 et 19. Le sous-bloc d'interface 59 est de même genre que les sousblocs 32 et 38, il comporte essentiellement des organes, tels que des registres permettant de stocker temporairement des informations générales de commande émanant du processeur 11 à destination du bloc gestionnaire 22 dont il fait partie ainsi que des informations générales d'état parvenant de ce bloc gestionnaire à destination du microprocesseur 11. Le sous-bloc de maintenance 60 est ici prévu dans le bloc gestionnaire 22 pour des raisons de disposition logique, Il est chargé de générer les commandes et horloges nécessaires au fonctionnement du bloc intermédiaire de maintenance 23 auquel il est bidirectionnellement relié, il est supervisé par l'intermédiaire du sous-bloc d'interface 59 et du gestionnaire de cellules 56 et il est aussi relié au sousbloc de mémoire d'insertion de cellules 54 avec lequel il communique bidirectionnellement et extérieurement au bloc intermédiaire de mémoire vive 21. En dernier lieu, dans la réalisation envisagée, le troisième sous-ensemble comporte un bloc intermédiaire de vérification pour maintenance 23 qui est chargé d'assurer une surveillance tant qualitative que qualitative relativement aux cellules reçues par l'intermédiaire d'un circuit virtuel. Cet intermédiaire de vérification 23 comporte essentiellement un ensemble de sous-blocs compteurs, ici référencés 61 à 65, auxquels sont associés un sous-bloc d'interface microprocesseur 66 et une base de temps de bloc 67. Le premier compteur 61 est chargé de déterminer le nombre de cellules reçues entre deux cellules caractéristiques de maintenance, dites de type trois, dont l'émission cycliquement programmée, est en fait effectuée en fonction des disponibilités. Ce premier compteur 61 est commandé par l'intermédiaire de l'interface microprocesseur 66, il est temporellement régi par l'horloge des cellules reçues qu'il reçoit lui-même du bloc gestionnaire 22, avec d'autres indications concernant ces cellules reçues. Le second compteur 62 compte cycliquement et de manière systématique toutes les cellules reçues afin de permettre une surveillance qualitative en association avec les autres compteurs pour détecter et signaler le dépassement de seuils prédéterminés et programmables notammen relatifs au nombre de cellules reçues entre deux cellules de type 3, aux nombres de cellules gagnées et reçues dans les mêmes conditions, et au nombre d'erreurs de parité admises. Le troisième compteur 63 assure un comptage des cellules perdues pour un circuit virtuel en prenant en compte le nombre de cellules comptées par le premier compteur 61 entre deux cellules, de type trois, et le nombre de cellules émises entre deux cellules, de type trois, vers le circuit d'interface 9 considéré par le même émetteur, ce nombre étant lui-même transmis dans le cadre du champ d'information de la seconde des deux cellules, type trois, concernées. A cet effet, ce troisième compteur 63 est commandé par l'intermédiaire de l'interface microprocesseur 66, il reçoit les indications de champ d'information qui lui sont nécessaires par l'intermédiaire du sous-bloc du premier compteur 61, via la liaison référencée "dif" en figure 10, et il est temporellement régi par la base de temps 67 du bloc de vérification 23 qui le comporte, de même que le second compteur 62. Le quatrième compteur 64 assure un comptage des cellules dites gagnées qui sont en surplus de celles indiquées dans une cellule de type 3 par son émetteur. Il est agencé dans le bloc de vérification 23 d'une manière analogue à celle prévue pour le troisième compteur 63. Le cinquième compteur 65 effectue un contrôle de parité sur les parités des bits de même rang des octets de champ d'information de cellule pour toutes les cellules comprises entre deux cellules, de type trois, reçues, pour comparaison avec l'information de parité correspondante établie à l'émission et transmise dans le champ d'information de la seconde reçue des deux cellules, de type trois, considérées. Ce cinquième compteur 65 est lui aussi commandé et régi d'une manière analogue aux compteurs 63 et 64 évoqués cidessus. Le sous-bloc d'interface microprocesseur 66 est analogue aux sous-blocs 32, 38 et 59, il est ici relié au bloc intermédiaire 20 de microprocesseur 11 pour sa commande et au gestionnaire 22 à des fins de test et il agit sur les différents compteurs. La base de temps 67 du bloc est reliée à la base de temps principale 11 qui régit le bloc ainsi qu'au gestionnaire 22 par l'intermédiaire duquel elle est informée relativement aux cellules reçues. Elle est aussi reliée aux différents compteurs du bloc qui lui sont asservis. REVENDICATIONS 1/ Circuit d'interface pour unité terminale de centre de commutation de réseau à mode de transfert asynchrone, destiné à la mise en communication d'une liaison numérique (L) avec un dispositif externe dont les communications au travers du circuit d'interface impliquent éventuellement un débit maximal de cellules supérieur à celui admis par la liaison numérique (L) considérée, caractérisé en ce que le circuit d'interface (9), connecté à un agencement de commande (10), incorporant au moins un microprocesseur (11) et un module de mémoire vive (12), comporte deux sousensembles d'adaptation affectés chacun à un sens de transmission différent entre liaison numérique (L) et dispositif externe desservi et un troisième sous-ensemble commun, chaque sous-ensemble d'adaptation comportant en série, entre une entrée (NR) de liaison (L) et une sortie (UT) pour dispositif externe ou inversement entre une entrée (UR) de dispositif externe et une sortie (NT) pour liaison (L), un bloc de réception de cellules (14 ou 17) assurant une adaptation de débit nécessaire à la transmission par le sous-ensemble considéré des cellules à transmettre qu'il a reçues, un bloc d'extraction de cellules (15 ou 18) collectant les cellules reçues destinées au circuit d'interface et un bloc d'émission de cellules (16 ou 19) envoyant par une même des sorties (UT ou NT) des cellules reçues par le sous-ensemble d'adaptation considéré et des cellules générées dans le circuit d'interface, à transmettre dans la même direction que les précédentes, le troisième sous-ensemble comportant un bloc gestionnaire (22) commun chargé de la gestion des transferts de cellules, par l'intermédiaire des autres blocs du circuit d'interface, en liaison avec le microprocesseur (11) et le module de mémoire vive (12) auxquels il est respectivement relié par des blocs intermédiaires (20, 21) communs d'interface desservant aussi les autres blocs du circuit, et sous le contrôle d'une base de temps principale (13) commune. 2/ Circuit d'interface selon la revendication 1, caractérisé en ce qu'il comporte un bloc de vérification (23) incorporé dans le sous-ensemble commun dont il est muni, pour effectuer une surveillance qualitative et /ou quantitative du trafic de cellules assuré par le circuit d'interface, à partir de cellules caractéristiques de maintenance à émission cycliquement programmée, ledit bloc de vérification comportant des moyens de comptage (61 à 65) de cellules reçues par le circuit d'interface qui coopèrent avec le module de mémoire vive (12), qui sont contrôlés par le microprocesseur 11 et qui sont temporellement régis par la base de temps principale (13) du circuit. 3/ Circuit d'interface, selon au moins l'une des revendications 1 et 2, caractérisé en ce qu'il incorpore un bloc de réception de cellule (14) de premier sous-ensemble qui comporte essentiellement un sous-bloc d'accès (24) pour assurer l'acquisition des bits des cellules reçues via l'entrée (NR) de liaison numérique (L), et un sous bloc qui contient un élément accélérateur (25) recevant les cellules octet par octet du bloc d'accès pour les transmettre par groupe de quatre octets, et une mémoire d'adaptation (26), de type premier entré-premier sorti, recevant les groupes successifs de quatre octets de cellule à un rythme lié à l'horloge régissant la liaison numérique (L), cette mémoire les transmettant groupe par groupe à un rythme lié à l'horloge régissant la liaison entre le circuit d'interface (9) et le dispositif externe qu'il dessert. 4/ Circuit d'interface selon la revendication 3, caractérisé en ce qu'il comporte un bloc de réception de cellule (14) de premier sous-ensemble qui incorpore un sous-bloc contrôleur (27) pour vérifier et éventuellement corriger les erreurs susceptibles d'entacher les cellules reçues avant leur transmission par la mémoire d'adaptation (26) du bloc. 5/ Circuit d'interface selon la revendication 3, caractérisé en ce qu'il incorpore un bloc de réception de cellule (17) de second sous-ensemble qui comporte essentiellement un sous-bloc d'accès (24') pour assurer l'acquisition des bits des cellules reçues via l'entrée (UR) réservée au dispositif externe et un sous-bloc qui contient un élément accélérateur (25') recevant les cellules octet par octet du bloc d'accès pour les transmettre par groupe de quatre octets, et une mémoire d'adaptation (26'), de type premier entré-premier sorti, recevant et transmettant les groupes successifs de quatre octets de cellule à un rythme lié à l'horloge régissant les échanges entre le dispositif externe et le circuit d'interface, tel que distribué par la base de temps principale (13) de ce circuit d'interface. 6/ Circuit d'interface selon la revendication 3, caractérisé en ce que les blocs d'extraction (15, 18) des deux sousensembles d'adaptation comprennent chacun un sous-bloc organisé autour d'une mémoire d'extraction (35), de type premier entré-premier sorti, reliée en sortie de la mémoire d'adaptation (26 ou 26') du sous-ensemble qui la comporte et en entrée tant du bloc d'émission (16 ou 19) de ce sousensemble, pour la transmission hors du circuit d'interface des cellules à transférer, que d'un sous-bloc d'interface microprocesseur (38) du bloc qui l'incorpore pour permettre la transmission par l'intermédiaire de ce sous-bloc d'interface microprocesseur des cellules reçues à destination du circuit d'interface. 7/ Circuit d'interface selon la revendication 3, caractérisé en ce que le bloc d'émission (16, 19) de chacun des deux sous-ensembles d'adaptation comprend un sous-bloc conditionneur de cellules (39 ou 39') assurant une opération inverse de celle réalisée par l'élément accélérateur et la mémoire d'adaptation de l'autre sous-ensemble d'adaptation pour assurer l'émission en succession des cellules qu'il reçoit soit de la mémoire d'extraction (35) du sous-ensemble d'adaptation qui le comporte, soit du blocgestionnaire (22) du circuit interface. 8/ Circuit d'interface selon la revendication 3, caractérisé en ce qu'il incorpore un bloc gestionnaire (22) qui comporte essentiellement un sous-bloc organisé autour d'une mémoire d'insertion de cellules (24), de type premier entré-premier sorti, reliée en entrée des blocs d'émission (16, 19) du circuit interface et exploitée par le microprocesseur (11) pour insérer les cellules qu'il initie dans l'un ou l'autre des flots de cellules transmis au travers de ce circuit d'interface (9), ces cellules étant générées par un sousbloc de constitution de cellule (55) du bloc gestionnaire (22) qui est commandé par le microprocesseur et qui reçoit les éléments constitutifs de cellule soit de ce dernier, soit de la mémoire vive (12), l'insertion des cellules produites dans le circuit d'interface (9) étant régie par un sous-bloc gestionnaire de cellules (56) du bloc, ce sousbloc recevant des indications des blocs de réception (14, 17), agissant sur les blocs d'émission (16, 19) et étant commandé par le microprocesseur (11) et temporellement régi par la base de temps principale (13) du circuit d'interface. 9/ Circuit d'interface selon la revendication 3, caractérisé en ce qu'il comporte des sous-blocs auxiliaires d'observation (33, 33',42 , 42', 52), permettant d'extraire, au niveau d'une entrée et/ou d'une sortie ainsi qu'au niveau du microprocesseur (11), des indications de vérification externe par test périphérique obtenues des blocs principaux (13, 14, 16, 17, 19, 20 et 21) du circuit d'interface (9), ceux-ci étant chaînés entre eux et asservis à la base de temps principale (13) pour former un registre où les indications.de vérification sont transmises à l'instigation de cette base de temps principale.