FR 2704371 A1 19941028 FR 9401498 A 19940210 La présente invention concerne de façon générale des circuits métal-oxyde-semiconducteur complémentaires bipolaires (Bi-CMOS) et plus particulièrement, un circuit Bi CMOS formant un circuit de porte. On a observé récemment une demande croissante quant à des dispositifs à semiconducteur à consommation de puissance faible haute vitesse compte tenu de l'augmentation de la vitesse des dispositifs d'ordinateur ou autre et de la réduction de la puissance consommée en leur sein. En outre, des dispositifs à semiconducteur qui comportent un circuit Bi-CMOS incluant des transistors bipolaires et des transistors MOS, pour répondre à une demande consistant en ce qu'un circuit analogique et un circuit numérique sont formés sur une seule puce, ont été développés. La figure 1 est un schéma de circuit d'un circuit inverseur 100 qui constitue un exemple de circuit Bi-CMOS du type impédance classique. Une tension de signal d'entrée V1 N appliquée sur une borne d'entrée 1 est inversée par rapport à une tension de seuil prédéterminée Vth3 et une tension de sortie VOUT est émise en sortie via une borne de sortie 2. Une tension d'alimentation Vcc est appliquée sur une borne d'alimentation 3. Le collecteur d'un transistor bipolaire Q1 est connecté à la borne d'alimentation 3 et son émetteur est connecté à la borne de sortie 2. Le collecteur d'un transistor bipolaire Q2 est connecté à la borne de sortie et son émetteur est connecté à une borne de masse 4. Une résistance Z1 est connectée entre la base et l'émetteur du transistor bipolaire Q1 et une résistance Z2 est connectée entre la base et l'émetteur du transistor bipolaire Q2. Comme représenté sur la figure 1, un transistor MOS à canal P MP1 est connecté entre la borne d'alimentation 3 et la base du transistor bipolaire Q1. Un transistor MOS à canal N MN1 est connecté entre la borne de sortie 2 et la base du transistor bipolaire Q2. Les grilles des transistors MOS MP1 et MN1 sont connectées à la borne d'entrée 1 via laquelle la tension de signal d'entrée VIN est appliquée sur les grilles de ces transistors. Les transistors MOS MP1 et MN1 présentent des tailles identiques. La figure 2 est un graphique qui représente un fonctionnement courant continu du circuit inverseur 100 représenté sur la figure 1. L'axe horizontal du graphique et une courbe I indiquent la tension de signal d'entrée VIN. Une courbe Il indique la tension de sortie VOUT par rapport à la tension de signal d'entrée VIN. Une courbe III indique une tension de base V1 du transistor bipolaire Q1 par rapport à la tension de signal d'entrée VIN. La tension de seuil mentionnée ci-avant Vth3 correspond à une tension obtenue au niveau d'un point de croisement A3 au niveau duquel les courbes I et il se croisent et elle est égale à 2,56 V. Les figures 3 à 6 sont des schémas de formes d'onde qui représentent les fonctionnements courant alternatif du circuit inverseur 100. Les axes horizontaux des schémas de formes d'onde des figures 3 à 6 indiquent le temps en nanosecondes. Ces schémas représentent des formes d'onde de tension et de courant observées au niveau de noeuds du circuit inverseur 100 lorsque la tension de signal d'entrée VIN est amenée à varier au fil du temps conformément à la courbe I (figures 3 et 6). Sur les figures décrites ci-après, les courbes qui indiquent des tensions et des courants observés au niveau des mêmes noeuds se voient conférer les mêmes chiffres romains. Une description du fonctionnement de circuit observé lorsque la tension de signal d'entrée VIN est modifiée conformément à la courbe I représentée sur la figure 3 est maintenant produite. La figure 3 représente un cas dans lequel la valeur de capacité de la charge de sortie de la borne de sortie 2 vaut 1 pF. Sur la figure 3, une courbe IV indique la tension de base du transistor bipolaire Q2, c'est-à-dire sa tension baseémetteur VBE2. La différence entre la courbe Il et la courbe 111 correspond à la tension base-émetteur VBE1 du transistor bipolaire Q1. Lorsque la tension de signal d'entrée VIN est à un niveau bas, le transistor MOS à canal P MP1 représenté sur la figure 1 est passant et le transistor MOS à canal N MN1 est bloqué. II s'ensuit qu'une commande de commutation est réalisée de telle sorte que le transistor bipolaire Q1 soit passant et que le transistor bipolaire Q2 soit bloqué. Les tensions base-émetteur VBE1 et VBE2 sont approximativement respectivement égales à 0,6 V et 0 V au voisinage de l'instant t1 représenté sur la figure 3. On peut voir au vu de ce qui précède que le transistor bipolaire Q1 est passant et que le transistor bipolaire Q2 est bloqué. Lorsque la tension de signal d'entrée VIN est à un niveau haut, le transistor MOS à canal P MP1 est bloqué et le transistor MOS à canal N MN1 est passant. II s'ensuit qu'une commande de commutation est réalisée de telle sorte que le transistor bipolaire Q1 soit bloqué et que le transistor bipolaire Q2 soit passant. Les tensions base-émetteur VBE1 et VBE2 sont approximativement respectivement égales à 0 V et à 0,5 V au voisinage de l'instant t2 représenté sur la figure 3.On peut voir au vu de ce qui précède que le transistor bipolaire Q1 est bloqué et que le transistor bipolaire Q2 est passant. II s'ensuit que la tension de sortie VouT présente une forme d'onde telle qu'indiquée par la courbe Il qui correspond à la version inversée de la forme d'onde de la tension de signal d'entrée VIN. La forme d'onde de la tension de sortie VOUT varie en relation avec une variation de la valeur de capacité de charge de sortie Co. Lorsque Co = 0 pF, la tension de sortie VOUT présente une forme d'onde similaire à une onde rectangulaire au lieu d'une forme similaire à la courbe Il. Lorsque Co = 2 pF, la tension de sortie VOUT présente une forme d'onde correspondant à une version arrondie de la courbe Il. Comme représenté sur la figure 4, la tension de base V1 du transistor bipolaire Q1 varie en relation avec une variation de la valeur de capacité de charge de sortie Co ensemble avec la forme d'onde (non représentée) de la tension de sortie VOUT. Sur la figure 4, une courbe Illa indique une forme d'onde de la tension de base V1 observée lorsque Co = 0 pF et une courbe Illb indique une forme d'onde de cette même tension observée lorsque Co = 2 pF. Lors d'un fonctionnement pendant lequel la tension de signal d'entrée VIN est passée par commutation du niveau bas au niveau haut et la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas, un courant circule instantanément dans la résistance Zi lorsque le transistor MOS à canal N MN1 est rendu passant. Il s'ensuit que la tension baseémetteur VBE1 du transistor bipolaire Q1 devient égale à une chute de tension qui se développe aux bornes de la résistance Z1 et que la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas dans un état dans lequel le transistor bipolaire Q1 est rendu passant. La figure 5 représente une variation de la tension baseémetteur VBE1 (qui correspond à la différence entre la courbe il et la courbe lil), la valeur de capacité de charge de sortie Co jouant le rôle de paramètre. Sur la figure 5, une courbe Va indique une forme d'onde de la tension base-émetteur VB E i observée lorsque Co = 0 pF et une courbe V indique sa forme d'onde observée lorsque Co = 1 pF. En outre, une courbe Vb indique une forme d'onde de la tension base-émetteur VB E i observée lorsque Co = 2 pF. Comme représenté sur la figure 5, la tension baseémetteur VB E 1 croît fortement au voisinage de t = 211 nanosecondes lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas (voir figure 3) puis décroît. Un courant de passage non nécessaire circule dans le transistor bipolaire Q1 depuis la source d'alimentation lorsque la tension base-émetteur VBE1 croît fortement. Le comportement mentionné ci-avant est représenté sur la figure 6 qui représente, ensemble avec la tension de signal d'entrée VIN (courbe I) et avec la tension de sortie VOUT (courbe II), une courbe VI indiquant un courant d'alimentation 1oo et une courbe Vll indiquant un courant de masse 1GAG' ces courbes étant observées lorsque Co = 1 pF.Comme représenté sur la figure 6, un temps de retard de propagation tpLH jusqu'à ce que la tension de sortie VOUT croisse jusqu'à Vcc/2 après que la tension de signal d'entrée VIN chute jusqu'à Vcc/2 est égal à 440 picosecondes et un temps de retard de propagation tpHL jusqu'à ce que la tension de sortie VOUT chute jusqu'à Vcc/w après que la tension de signal d'entrée VIN croît jusqu'à Vccl2 est égal à 415 picosecondes. Le courant d'alimentation 100 qui circule au voisinage de t= 201 nanosecondes est nécessaire afin de charger la capacité de charge de sortie Co et afin de commuter la tension de sortie VOUT du niveau bas au niveau haut. Cependant, la tension de sortie VOUT est commutée du niveau haut au niveau bas au voisinage de t = 211 nanosecondes et le courant d'alimentation 100 égal à 3 - 4 milliampères qui circule à cet instant est un courant non nécessaire. Une puissance non nécessaire PLOSS consommée à cet instant vaut 38,4 W/MHz, laquelle est obtenue en intégrant le courant d'alimentation ICC et en divisant la valeur intégrée par la fréquence du signal. Moyennant cela à l'esprit, un circuit Bi-CMOS amélioré tel que représenté sur la figure 7 a été proposé, lequel est destiné à éliminer une augmentation de la tension base-émetteur VBE1 (une zone hachurée représentée sur la figure 5) et à réduire le courant d'alimentation IcC qui circule lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas. Un circuit inverseur amélioré 110 représenté sur la figure 7 inclut un transistor MOS à canal N MN2 connecté, par rapport à la borne d'entrée 1, parallèlement au transistor MOS à canal P MP1 et au transistor MOS à canal N MN1. Ces transistors MOS MPl, MN1 et MN2 présentent des tailles identiques. Plus particulièrement, la source du transistor MOS à canal N MN2 est reliée à la masse et son drain est connecté à la base du transistor bipolaire Q1.Lorsque la tension de signal d'entrée VIN est passée par commutation du niveau bas au niveau haut, c'està-dire lorsque la tension de sortie VOUT est commutée du niveau haut au niveau bas, le transistor MOS à canal N MN2 est rendu passant en réponse à la tension de signal d'entrée VIN en même temps que le transistor MOS à canal N MN1 est rendu passant. II s'ensuit que le transistor MOS à canal N MN2 tire le courant de base du transistor bipolaire Q1 et opère pour le rendre rapidement passant. La figure 8 est un graphique qui représente le fonctionnement courant continu du circuit inverseur 110. Comme représenté sur la figure 8, une tension de seuil Vth4 correspond à la valeur de la tension de signal d'entrée VIN obtenue au niveau d'un point de croisement A4 au niveau duquel les courbes I et Il se croisent. Du fait de la fourniture du transistor MOS à canal N MN2, la tension de seuil est de 0,89 V inférieure à la tension de seuil Vth3 et il s'ensuit qu'elle vaut 1,70 V. Les figures 9 à 12 sont des schémas de formes d'onde qui représentent les fonctionnements courant alternatif des circuits inverseurs 110. Les figures 9, 10, 11 et 12 représentent les fonctionnements observés moyennant les mêmes conditions que celles des fonctionnements représentés sur les figures 3, 4, 5 et 6. Les formes d'onde des tensions de signal d'entrée Vl N indiquées par les courbes I représentées sur les figures 9 et 12 sont les mêmes que celles représentées sur les figures 3 et 6. Comme représenté sur la figure 12, le courant d'alimentation non nécessaire ICC qui circule lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas (t = 210 - 211 nanosecondes) est réduit du fait de la fonction du transistor MOS à canal N mentionné ci-avant MN2 jusqu'à approximativement 0,5 milliampère, ce qui fait qu'on n'observe pas de problème critique. La puissance non nécessaire PLOSS consommée à cet instant est calculée de telle sorte que PLOSS = 32,4 FW/MHz. La puissance non nécessaire mentionnée ci-avant est inférieure de 6 IlW/MHz (16%) à celle du circuit inverseur 100 représenté sur la figure 1. Le temps de retard de propagation tpLH devient égal à 880 picosecondes, ce qui est 440 picosecondes (+ 100%) de plus que celui du circuit inverseur 100. Le temps de retard de propagation tpLH devient égal à 330 picosecondes, ce qui est 85 picosecondes de moins que celui du circuit inverseur 100. Du fait du fonctionnement du transistor MOS à canal N MN2, la tension de base V1 du transistor bipolaire Q1 chute plus rapidement que la tension dans le circuit inverseur 100 lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas. C'est-à-dire que comme représenté sur la figure 9, la tension de sortie VOUT est progressivement diminuée du fait de l'influence de la valeur de capacité de charge de sortie Co tandis que la tension de base V1 chute plus rapidement que la tension de sortie VOUT. En outre, comme représenté sur la figure 10, le temps de chute de la tension de base V1 est approximativement constant indépendamment de l'importance de la valeur de capacité de charge de sortie Co. Il s'ensuit que comme représenté sur la figure 11, une augmentation de la tension base-émetteur VBE1 obtenue lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas est éliminée. Cependant, une tension inverse (tension inverse d'émetteur-base) de 3 V est obtenue lorsque Co = 2 pF. II est connu que la survenue de la tension inverse EB dégrade la fiabilité des transistors. Pour résumer, une réduction du courant d'alimentation non nécessaire loc dans le circuit Bi-CMOS classique mentionné ciavant, lequel courant circule lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas, augmente le temps de retard de propagation tpLH généré lorsque la tension de sortie VOUT est passée par commutation du niveau bas au niveau haut du fait d'une diminution de la tension de seuil et génère la tension inverse EB qui dégrade la fiabilité des transistors. Afin de réduire le courant d'alimentation non nécessaire 100 et de réduire le temps de retard de propagation tpLH ainsi que la tension inverse EB, il peut être possible de former un circuit Bi-CMOS décrit ci-après. Un circuit inverseur 120 représenté sur la figure 13 inclut un transistor MOS à canal N MN3 connecté en série entre la source du transistor MOS à canal N MN2 et la masse. Les transistors MOS MP1, MN1, MN2 et MN3 présentent des tailles identiques. Comme représenté sur la figure 13, la source du transistor MOS à canal N MN3 est reliée à la masse et son drain est connecté à la source du transistor MOS à canal N MN2. En outre, la grille du transistor MOS à canal N MN3 est connectée à la borne d'alimentation 3 et est donc polarisée. II s'ensuit que l'impédance entre la source et le drain du transistor MN3 est rendue constante et qu'elle joue le rôle d'un élément de résistance. II s'ensuit que l'impédance qui est connectée entre la base du transistor bipolaire Q1 et la masse devient supérieure à celle dans les circuits représentés sur les figures 1 et 7 et elle réduit une diminution de la tension de seuil. La figure 14 est un graphique qui représente le fonctionnement courant continu de l'inverseur 120 observé à l'instant mentionné ci-avant. Une tension de seuil Vth5 correspond à la tension de signal d'entrée VIN obtenue au niveau d'un point de croisement A5 au niveau duquel les courbes I et Il se croisent. Du fait de la fourniture des transistors MOS à canal N MN2 et MN3, la tension de seuil Vth5 est de 0,66 V inférieure à la tension de seuil Vth3 et il s'ensuit qu'elle devient égale à 1,90 V. C'est-à-dire que du fait du fonctionnement du transistor MOS à canal N MN3, une diminution de la tension de seuil Vth5 vaut 0,22 V de moins que celle observée dans la tension de seuil Vth4. Les figures 15 à 18 sont des schémas de formes d'onde qui représentent les fonctionnements courant alternatif du circuit inverseur 120. Les figures 15, 16, 17 et 18 représentent les fonctionnements observés moyennant les mêmes conditions que celles prévalant pour les fonctionnements représentés respectivement sur les figures 3, 4, 5 et 6. Les formes d'onde indiquées par les courbes I sur les figures 15 et 18 sont les mêmes que celles représentées sur les figures 3 et 6. Comme représenté sur la figure 18, le courant non nécessaire ICc qui circule lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas (t = 210 211 nanosecondes) vaut approximativement 0,5 milliampère, ce qui ne provoque pas un quelconque problème critique. La puissance non nécessaire PLOSS consommée à cet instant est calculée de telle sorte que PLOSS = 31,3 ,uW/MHz. La valeur mentionnée ci-avant de la puissance consommée vaut 7,1 IlW/MHz (18%) de moins que celle dans le circuit inverseur 100 représenté sur la figure 1. En outre, le temps de retard de propagation tpLH devient égal à 785 picosecondes, ce qui est 345 picosecondes (78%) de plus que dans le cas du circuit inverseur 100. Le temps de retard de propagation tpLH devient égal à 340 picosecondes, ce qui est 75 picosecondes de moins que dans le cas du circuit inverseur 100. En outre, la tension de base V1 du transistor Q1 croît davantage rapidement que la tension de sortie VOUT ne croît comme dans le cas du circuit inverseur 110 représenté sur la figure 7 lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas (figure 15) et elle est approximativement constante indépendamment de l'importance de la valeur de capacité de charge de sortie Co (figure 16). Comme représenté sur la figure 17, il devient possible d'empêcher une augmentation de la tension base-émetteur VBE1 observée lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas en présence de la capacité de charge Co. La tension inverse EB obtenue lorsque Co = 2 pF est réduite de 0,76 V et devient égale à -2,25 V. Une description des formes d'onde de fonctionnement observées lorsque la taille de chacun des transistors MOS MN1, MN2 et MN3 est réduite jusqu'à la moitié de celle du transistor MOS à canal P MP1 dans la configuration de circuit représentée sur la figure 12 est maintenant produite. La figure 19 est un graphique qui représente le fonctionnement courant continu observé lorsque les transistors MOS présentent les tailles telles que décrites ci-avant. Une tension de seuil Vth6 correspond à la tension de signal d'entrée VIN obtenue au niveau d'un point de croisement A6 au niveau duquel les courbes I et Il se croisent. En faisant varier les tailles des transistors MOS comme mentionné ci-avant, la tension de seuil Vth6 devient supérieure de 0,25 V à la tension de seuil Vth5 et devient égale à 2,15 V. C'est-à-dire qu'une diminution de la tension de seuil Vth6 est réduite de 0,47 V. Les figures 20 à 23 sont des schémas de formes d'onde qui représentent les fonctionnements courant alternatif du circuit inverseur 120 dans lequel les transistors MOS présentent les tailles telles que décrites ci-avant. Les figures 20, 21, 22 et 23 représentent les fonctionnements observés dans les mêmes conditions que celles prévalant pour les fonctionnements représentés respectivement sur les figures 3, 4, 5 et 6. Les formes d'onde indiquées au moyen des courbes I sur les figures 20 et 23 sont les mêmes que celles représentées sur les figures 3 et 6. Comme représenté sur la figure 23, le courant non nécessaire loc qui circule lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas (t = 210 211 nanosecondes) est approximativement égal à 0,3 milliampère, ce qui ne pose pas un quelconque problème critique. La puissance non nécessaire PLOSS consommée à cet instant est calculée de telle sorte que PLOSS = 29,6 W/MHz. La valeur mentionnée ci-avant de la puissance consommée est inférieure de 8,8 CLW/MHz (23%) à celle prévalant dans le circuit inverseur 100 représenté sur la figure 1. En outre, le temps de retard de propagation tpLH devient égal à 675 picosecondes, ce qui est 235 picosecondes (+53%) de plus que dans le cas du circuit inverseur 100. Le temps de retard de propagation tpHL devient égal à 415 picosecondes, ce qui est égal au temps de propagation du circuit inverseur 100. En outre, la tension de base V1 du transistor Q1 croît plus rapidement que la tension de sortie VOUT ne croît comme dans le cas du circuit inverseur 110 représenté sur la figure 7 lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas (figure 20) et elle est approximativement constante indépendamment de l'importance de la valeur de capacité de charge de sortie Co (figure 21). Comme représenté sur la figure 22, il devient possible d'empêcher une augmentation de la tension base-émetteur VBE1 observée lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas en présence de la capacité de charge Co. La tension inverse EB vaut -2,17 V lorsque Co = 2 pF, cette valeur étant approximativement égale à celle de la configuration de circuit dans laquelle tous les transistors MOS présentent la même taille. Les caractéristiques des circuits inverseurs Bi-CMOS classiques 100, 110 et 120 sont représentées sur la figure 36 et sont décrites ultérieurement. Moyennant la structure mentionnée ci-avant, il devient possible de réduire le courant d'alimentation non nécessaire 100 et de réduire le temps de retard de propagation tpLH ainsi que la tension inverse EB. Comme il a été décrit précédemment, il devient possible d'empêcher une diminution de la tension de seuil Vth afin d'obtenir des caractéristiques satisfaisantes en réduisant la taille du transistor MOS à canal N MN3. Cependant, la tension de signal d'entrée VIN est appliquée au transistor MOS à canal N MN3. Il s'ensuit qu'une réduction de la taille des transistors MOS à canal N MN3 provoque diverses limitations par exemple en termes d'implantation des éléments et des lignes d'interconnexion et oblige à une conception de motif compliquée. Plus particulièrement, ces problèmes sont sérieux pour des circuits de porte à entrées multiples. Un objet de la présente invention consiste à proposer un circuit Bi-CMOS présentant un courant d'alimentation non nécessaire réduit, un temps de retard de propagation réduit et une tension inverse émetteur-base réduite, ces avantages étant obtenus sans la réduction de la taille des transistors comme décrit ci-avant. L'objet mentionné ci-avant de la présente invention est obtenu au moyen d'un circuit Bi-CMOS comprenant : un premier transistor bipolaire comportant un collecteur connecté à une première ligne d'alimentation, un émetteur connecté à une borne de sortie et une base ; un second transistor bipolaire comportant un collecteur connecté à la borne de sortie, un émetteur connecté à une seconde ligne d'alimentation et une base ; un moyen de commande, couplé aux premier et second transistors bipolaires et constitué par un circuit CMOS, pour réaliser des commandes de commutation des premier et second transistors bipolaires sur la base d'un signal d'entrée appliqué sur une borne d'entrée et pour commander un signal de sortie émis en sortie via la borne de sortie sur la base du signal d'entrée ; et un moyen de désactivation couplé de manière opérationnelle au premier transistor bipolaire et audit moyen de commande pour coupler temporairement la base du premier transistor bipolaire à la seconde ligne d'alimentation sur la base d'un courant qui circule dans ledit moyen de commande lorsque le premier transistor bipolaire est rendu bloqué de telle sorte que le premier transistor bipolaire puisse être rapidement rendu bloqué. L'objet mentionné ci-avant de la présente invention est également obtenu au moyen d'un circuit Bi-CMOS comprenant : un premier transistor bipolaire comportant un collecteur connecté à une première ligne d'alimentation, un émetteur connecté à une borne de sortie et une base ; un second transistor bipolaire comportant un collecteur connecté à la borne de sortie, un émetteur connecté à une seconde ligne d'alimentation et une base ;; un moyen de commande, constitué par un circuit CMOS, permettant de réaliser des commandes de commutation des premier et second transistors bipolaires sur la base d'une pluralité de signaux d'entrée appliqués sur des bornes d'entrée et permettant de commander un signal de sortie émis en sortie via la borne de sortie sur la base de la pluralité de signaux d'entrée et un moyen de suppression de bruit instantané couplé de manière opérationnelle au premier transistor bipolaire et audit moyen de commande pour commander un courant qui circule depuis la première ligne d'alimentation jusqu'à la base du premier transistor bipolaire sur la base de variations logiques au niveau de la pluralité des signaux d'entrée de telle sorte qu'un bruit instantané provoqué au niveau de la borne de sortie à l'instant desdites variations logiques puisse être supprime. L'objet mentionné ci-avant de la présente invention est également obtenu au moyen d'un circuit Bi-CMOS comprenant : un premier transistor bipolaire comportant un collecteur connecté à une première ligne d'alimentation, un émetteur connecté à une borne de sortie et une base ; un second transistor bipolaire comportant un collecteur connecté à la borne de sortie, un émetteur connecté à une seconde ligne d'alimentation et une base ; un moyen de commande, constitué par un circuit CMOS, permettant de réaliser des commandes de commutation des premier et second transistors bipolaires sur la base d'une pluralité de signaux d'entrée appliqués sur des bornes d'entrée et permettant de commander un signal de sortie émis en sortie via la borne de sortie sur la base de la pluralité de signaux d'entrée et un moyen de génération de tension de référence pour générer, à partir d'une première tension externe et d'une seconde tension externe, au moins une tension d'alimentation interne qui dépend d'une tension de seuil des transistors MOS dudit circuit CMOS, ladite au moins une tension d'alimentation interne étant transportée via soit la première ligne d'alimentation soit la seconde ligne d'alimentation de telle sorte qu'un bruit instantané provoqué au niveau de la borne de sortie à l'instant des variations logiques de la pluralité de signaux d'entrée puisse être supprime. L'objet mentionné ci-avant de la présente invention est également obtenu au moyen d'un circuit Bi-CMOS comprenant: un premier transistor bipolaire comportant un collecteur connecté à une première ligne d'alimentation, un émetteur connecté à une borne de sortie et une base ; un second transistor bipolaire comportant un collecteur connecté à la borne de sortie, un émetteur connecté à une seconde ligne d'alimentation et une base ; un moyen de commande, constitué par un circuit CMOS, permettant de réaliser des commandes de commutation des premier et second transistors bipolaires sur la base d'une pluralité de signaux d'entrée appliqués sur des bornes d'entrée et permettant de commander un signal de sortie émis en sortie via la borne de sortie sur la base de la pluralité de signaux d'entrée et un premier plot connecté soit à la première ligne d'alimentation soit à la seconde ligne d'alimentation, ledit premier plot recevant une tension d'alimentation qui dépend d'une tension de seuil de transistors MOS dudit circuit CMOS, ladite tension d'alimentation interne étant transportée via soit la première ligne d'alimentation soit la seconde ligne d'alimentation de telle sorte qu'un bruit instantané provoqué au niveau de la borne de sortie à l'instant de variations logiques de la pluralité de signaux d'entrée puisse être supprimé. Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à la lumière de la description détaillée qui suit que l'on lira en relation avec les dessins annexés parmi lesquels la figure 1 est un schéma de circuit d'un circuit inverseur classique incluant un circuit Bi-CMOS la figure 2 est un graphique qui représente le fonctionnement courant continu du circuit inverseur représenté sur la figure i la figure 3 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 1 la figure 4 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure i la figure 5 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 1 la figure 6 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure i la figure 7 est un schéma de circuit d'un autre circuit inverseur classique incluant un circuit Bi-CMOS la figure 8 est un graphique qui représente le fonctionnement courant continu du circuit inverseur représenté sur la figure 7 la figure 9 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 7 la figure 10 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 7 la figure il est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 7 la figure 12 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 7 la figure 13 est un schéma de circuit d'encore un autre circuit inverseur classique incluant un circuit Bi-CMOS la figure 14 est un graphique qui représente le fonctionnement courant continu du circuit inverseur représenté sur la figure 13 la figure 15 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 13 la figure 16 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 13 la figure 17 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 13 la figure 18 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 13 la figure 19 est un graphique qui représente le fonctionnement courant continu d'une version modifiée du circuit inverseur représenté sur la figure 13 la figure 20 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif de la version modifiée du circuit inverseur représenté sur la figure 13 la figure 21 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif de la version modifiée du circuit inverseur représenté sur la figure 13 la figure 22 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif de la version modifiée du circuit inverseur représenté sur la figure 13 la figure 23 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif de la version modifiée du circuit inverseur représenté sur la figure 13 la figure 24 est un schéma qui représente le principe de la présente invention la figure 25 est un schéma de circuit d'un circuit Bi-CMOS selon un premier mode de réalisation de la présente invention la figure 26 est un graphique qui représente le fonctionnement courant continu du circuit inverseur représenté sur la figure 25 la figure 27 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 25 la figure 28 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 25 la figure 29 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 25 la figure 30 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit inverseur représenté sur la figure 25 la figure 31 est un graphique qui représente le fonctionnement courant continu d'une variante du circuit inverseur représenté sur la figure 25 la figure 32 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif de la variante du circuit inverseur représenté sur la figure 25 la figure 33 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif de la variante du circuit inverseur représenté sur la figure 25 la figure 34 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif de la variante du circuit inverseur représenté sur la figure 25 la figure 35 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif de la variante du circuit inverseur représenté sur la figure 25 la figure 36 est un schéma qui représente les fonctionnements des circuits inverseurs classiques et du circuit inverseur selon le premier mode de réalisation de la présente invention la figure 37 est un schéma de circuit d'une première variante de la configuration du premier mode de réalisation de la présente invention la figure 38 est un schéma de circuit d'une seconde variante de la configuration du premier mode de réalisation de la présente invention la figure 39 est un schéma de circuit d'une troisième variante de la configuration du premier mode de réalisation de la présente invention la figure 40 est une vue en plan d'une implantation du premier mode de réalisation de la présente invention la figure 41 A est un schéma de circuit d'un inverseur représenté sur la figure 40 la figure 41B est un schéma de circuit d'un circuit NON-ET (ou NAND) à deux entrées représenté sur la figure 40 la figure 42 est est un schéma de circuit d'une quatrième variante de la configuration du premier mode de réalisation de la présente invention la figure 43 est un schéma de circuit d'un inverseur classique concernant le premier mode de réalisation de la présente invention la figure 44 est un schéma fonctionnel d'un circuit logique qui utilise le circuit Bi-CMOS classique la figure 45 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit représenté sur la figure 43 la figure 46 est un schéma de circuit d'une porte NON-OU (ou NOR) représentée sur la figure 44 la figure 47 est un schéma de circuit d'un second mode de réalisation de la présente invention la figure 48 est un schéma de circuit d'une autre version du second mode de réalisation de la présente invention la figure 49 est un schéma de circuit d'un exemple de la configuration représentée sur la figure 47 la figure 50 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit représenté sur la figure 49 la figure 51 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit représenté sur la figure 49 la figure 52 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit représenté sur la figure 49 la figure 53 est un schéma de formes d'onde qui représente des variations de niveaux instantanés des signaux de sortie des circuits représentés sur les figures 46, 49 et 54 la figure 54 est un schéma de circuit d'un autre exemple de la configuration représentée sur la figure 47 la figure 55 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit représenté sur la figure 54 la figure 56 est un schéma de circuit d'encore un autre exemple de la configuration représentée sur la figure 47 la figure 57 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit représenté sur la figure 56 la figure 58 sont des schémas de formes d'onde qui représentent des variations de niveaux instantanés des signaux de sortie des circuits représentés sur les figures 46, 56 et 59 la figure 59 est un schéma de circuit d'un autre exemple de la configuration représentée sur la figure 47 la figure 60 est un schéma de formes d'onde du fonctionnement du circuit représenté sur la figure 59 la figure 61 est un schéma de circuit d'un exemple de la configuration représentée sur la figure 48 la figure 62 est un schéma de formes d'onde qui représente le fonctionnement courant alternatif du circuit représenté sur la figure 61 la figure 63 est un schéma de formes d'onde qui représente des variations de niveaux instantanés des signaux de sortie des circuits représentés sur les figures 46, 61 et 64 la figure 64 est un schéma de circuit d'un autre exemple de la configuration représentée sur la figure 48 la figure 65 est un schéma de formes d'onde du fonctionnement du circuit représenté sur la figure 64 la figure 66 est un schéma de circuit d'une macrocellule de bascule classique dans laquelle une variation de niveaux instantané du signal de sortie est observée la figure 67 est un schéma fonctionnel de la macrocellule de bascule représentée sur la figure 66 la figure 68 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit classique représenté sur la figure 66 la figure 69 est un schéma qui représente de combien une variation du niveau de sortie instantané dans la configuration représentée sur la figure 68 affecte les circuits des étages suivants la figure 70 est un schéma de circuit d'un troisième mode de réalisation de la présente invention la figure 71 est un schéma de formes d'onde du fonctionnement du circuit représenté sur la figure 70 la figure 72 est un schéma qui représente de combien une variation du niveau de sortie instantané dans la configuration représentée sur la figure 71 affecte les circuits des étages suivants la figure 73 est un schéma de circuit d'une macrocellule de bascule comportant une première variante d'un circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention la figure 74 est un schéma de circuit d'une macrocellule de bascule comportant une seconde variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention la figure 75 est un schéma de circuit d'une macrocellule de bascule comportant une troisième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention la figure 76 est un schéma de circuit d'une macrocellule de bascule comportant une quatrième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention la figure 77 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit représenté sur la figure 76 la figure 78 est un schéma qui représente de combien une variation du niveau de sortie instantané dans la configuration représentée sur la figure 77 affecte les circuits des étages suivants la figure 79 est un schéma de circuit d'une macrocellule de bascule comportant une cinquième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention la figure 80 est un schéma qui représente de combien une variation du niveau de sortie instantané dans la configuration représentée sur la figure 79 affecte les circuits des étages suivants la figure 81 est un schéma de circuit d'une macrocellule de bascule comportant une sixième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention la figure 82 est un schéma de circuit d'une macrocellule de bascule comportant une septième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention la figure 83 est un schéma de circuit d'une porte NON-OU à trois entrées classique dans laquelle une variation du niveau de sortie instantané est observée la figure 84 est un schéma fonctionnel du principe d'un quatrième mode de réalisation de la présente invention la figure 85 est un schéma de circuit d'un exemple de la configuration du quatrième mode de réalisation de la présente invention la figure 86 est un schéma de circuit d'un circuit de génération de tension de référence représenté sur la figure 84 la figure 87 est une vue en plan d'un dispositif à semiconducteur selon le quatrième mode de réalisation de la présente invention la figure 88 est une vue en plan d'un autre dispositif à semiconducteur selon le quatrième mode de réalisation de la présente invention ; et la figure 89 est un schéma de circuit d'une autre configuration du quatrième mode de réalisation de la présente invention. La figure 24 est un schéma du principe de la présente invention. Un circuit Bi-CMOS représenté sur la figure 24 inclut le premier transistor bipolaire Q1 et le second transistor bipolaire Q2. Le collecteur du premier transistor bipolaire Q1 est connecté à la borne d'alimentation 3 et son émetteur est connecté à la borne de sortie 2. Le collecteur du second transistor bipolaire Q2 est connecté à la borne de sortie 2 et son émetteur est connecté à la masse 4. En outre, le circuit Bi-CMOS inclut un moyen de commande 5, lequel inclut au moins le transistor MOS à canal P MP1 et le transistor MOS à canal N MN1 mentionnés ci-avant. Le moyen de commande 5 réalise l'opération de commande de commutation sur le premier transistor bipolaire Q1 et sur le second transistor bipolaire Q2 pour ainsi commander la tension de la borne de sortie 2 en fonction de la tension de signal d'entrée. Un moyen de désactivation 6 connecte temporairement la base du premier transistor bipolaire Q1 à la masse 4 sur la base d'un courant qui circule dans le moyen de commande 5 lorsque le premier transistor bipolaire Q1 est rendu bloqué et ainsi, le moyen de désactivation 6 rend rapidement bloqué le premier transistor bipolaire Q1.Normalement, le moyen de désactivation 6 établit la base du premier transistor bipolaire Q1 à une valeur d'impédance élevée par rapport à la masse 4. Moyennant la structure mentionnée ci-avant, il devient possible de réduire le courant de passage qui circule dans le premier transistor bipolaire Q1 et de réduire la tension inverse entre sa base et son émefteur. En outre, la présence du moyen de désactivation 6 a pour rôle d'augmenter significativement la tension de seuil qui détermine le fonctionnement logique du moyen de commande 5. Il s'ensuit que la tension de seuil augmentée peut être amenée à correspondre au fonctionnement de commutation du premier transistor bipolaire Q1 sans modifier les tailles des transistors MOS. La figure 25 est un schéma de circuit d'un circuit inverseur 10 formé au moyen d'un circuit Bi-CMOS du type impédance selon un premier mode de réalisation de la présente invention. La tension de signal d'entrée VIN appliquée sur la borne d'entrée 1 est inversée par rapport à la tension de seuil prédéterminée Vthl et la tension de sortie VOUT est émise en sortie sur la borne de sortie 2. Une capacité de charge non représentée sur la figure 25 est couplée à la borne de sortie 2. La tension d'alimentation Vcc est appliquée sur la borne d'alimentation 3. Le collecteur du premier transistor bipolaire Q1 est connecté à la borne d'alimentation 3 et son émetteur est connecté à la borne de sortie 2. Le collecteur du second transistor bipolaire Q2 est connecté à la borne de sortie 2 et son émetteur est connecté à la masse 4. La résistance Z1 est connectée entre la base et l'émetteur du transistor bipolaire Q1 et la résistance Z2 est connectée entre la base et l'émetteur du transistor bipolaire Q2. Le transistor MOS à canal P MP1 est connecté entre la borne d'alimentation 3 et la base du transistor bipolaire Q1. Le transistor MOS à canal N MN1 est connecté entre la borne de sortie 2 et la base du transistor bipolaire Q2. Les grilles des transistors MOS MP1 et MN1 sont connectées à la borne d'entrée 1 et la tension de signal d'entrée leur est appliquée. Le moyen de commande 5 représenté sur la figure 24 inclut les transistors MOS MP1 et MN1. Le transistor MOS à canal N MN2 est connecté, par rapport à la borne d'entrée 1, parallèlement au transistor MOS à canal P MP1 et au transistor MOS à canal N MN1. Le drain du transistor MOS à canal N MN2 est connecté à la base du transistor bipolaire Qi. La source du transistor MOS à canal N MN2 est connectée à la grille et au drain d'un transistor MOS à canal N MN4, la source de ce transistor MN4 étant reliée à la masse. Le moyen de désactivation 6 représenté sur la figure 24 inclut les transistors MOS à canal N MN3 et MN4. Les transistors MOS à canal N MN3 et MN4 opèrent pour faire conduire temporairement une voie entre la base du transistor bipolaire Q1 et la masse 4 afin de désactiver le transistor Q1 lorsque le transistor MOS à canal P MP1 fait passer de l'état passant à l'état bloqué le transistor Q1. Les transistors MOS MP1, MN1, MN2 et MN4 présentent des tailles identiques. La figure 26 est un graphique qui représente le fonctionnement courant continu du circuit inverseur 10. La tension de seuil Vthl correspond à la tension de signal d'entrée VIN obtenue au niveau d'un point de croisement Al au niveau duquel la courbe I (tension de signal d'entrée VIN) et la courbe Il (tension de sortie VOUT) se croisent et elle est égale à 2,28 V. Cette valeur de la tension de seuil Vthl est de seulement 0,28 V inférieure à la tension de seuil Vth3 du circuit inverseur mentionné ci-avant 100 et est de 0,38 V supérieure à la tension de seuil Vth5 du circuit inverseur mentionné ci-avant 120. Les figures 27 à 30 représentent des schémas de formes d'onde qui représentent les fonctionnements courant alternatif du circuit inverseur 10. Sur les figures 27 à 30, I'axe horizontal indique le temps t en nanosecondes. Les figures 27 à 30 représentent les formes d'onde de tension et de courant obtenues en faisant varier la tension de signal d'entrée VIN en fonction du temps conformément à la courbe I (figures 27 à 30). La forme d'onde de la tension de signal d'entrée VIN concernant les figures 27 à 30 est la même que celle représentée sur la figure 3 ou sur la figure 6. En outre, les figures 27, 28, 29 et 30 représentent les fonctionnements observés moyennant les mêmes conditions que celles relatives respectivement aux figures 3, 4, 5 et 6. Une description du fonctionnement du circuit inverseur 10 lorsque la tension de signal d'entrée VIN est modifiée conformément à la courbe I représentée sur la figure 27 est maintenant produite. Lorsque la tension de signal d'entrée VIN est maintenue au niveau bas, le transistor MOS à canal P MP1 représenté sur la figure 25 est rendu passant et le transistor MOS à canal N MN1 est rendu bloqué. II s'ensuit que la commande de commutation est mise en oeuvre de telle sorte que le transistor bipolaire Q1 soit rendu passant et que le transistor bipolaire Q2 soit rendu bloqué. Simultanément, le transistor MOS à canal N MN2 est rendu bloqué et le transistor MOS à canal N MN4 est également rendu bloqué. Plus particulièrement, les tensions base-émetteur VBE1 et VBE2 sont approximativement égales à 0,6 V et 0 V au voisinage de l'instant t1 représenté sur la figure 27. Ceci montre que le transistor bipolaire Q1 est rendu passant et que le transistor bipolaire Q2 est rendu bloqué. Lorsque la tension de signal d'entrée VIN est maintenue au niveau haut, le transistor MOS à canal P MP1 est rendu bloqué et le transistor MOS à canal N MN1 est rendu passant.ll s'ensuit que la commande de commutation est réalisée de telle sorte que le transistor bipolaire Q1 soit rendu bloqué et que le transistor bipolaire Q2 soit rendu passant. Plus particulièrement, les tensions base-émetteur VBE1 et VBE2 sont respectivement approximativement égales à 0 V et à 0,5 V au voisinage de l'instant t2.Ceci montre que le transistor bipolaire Q1 est rendu bloqué et que le transistor bipolaire Q2 est rendu passant. II s'ensuit que la tension de sortie VOUT présente une forme d'onde indiquée par la courbe Il qui est l'inverse de la tension de signal d'entrée VIN. Lorsque la tension de signal d'entrée VIN est commutée du niveau bas au niveau haut et que la tension de sortie VOUT est commutée du niveau haut au niveau bas, le transistor MOS à canal N MN1 est rendu passant et simultanément, le transistor MOS à canal N MN2 est rendu passant. II s'ensuit que la grille du transistor MOS à canal N MN4 connectée à la source du transistor MOS à canal N MN2 est passée par commutation au niveau haut et que le transistor MN4 est rendu passant en même temps que le transistor MN2. IL s'ensuit que la base du transistor bipolaire Q1 est conductrice jusqu'à la masse et que sa tension de base V1 décroît rapidement. II résulte de cela que le transistor bipolaire Q1 est rapidement rendu bloqué. Cependant, pendant le fonctionnement mentionné ci-avant, le transistor MOS à canal N MN4 joue le rôle d'élément à valeur d'impédance variable et il s'ensuit que la vitesse de décroissance de la tension de base V1 est inférieure à celle du circuit inverseur représenté sur la figure 7 ou sur la figure 13 (circuit inverseur 110 ou 120). C'est-à-dire que comme représenté sur la figure 28, la forme d'onde de la tension de base V1 varie ensemble avec celle (non représentée) de la tension de sortie VOUT en relation avec la valeur de capacité de charge de sortie Co. Lorsque la valeur de capacité de charge de sortie Co croît, la tension de base V1 croît moyennant une durée plus longue que celle dont a besoin la tension de base V1 pour croître dans les cas représentés sur les figures 10, 16 et 21.Il s'ensuit que comme représenté sur la figure 29, la tension inverse émetteur-base (EB) peut être réduite jusqu'à 1,1 V lorsque Co = 2 pF en empêchant une croissance rapide de la tension base-émetteur VBEl du transistor bipolaire Q1. II s'ensuit qu'il devient également possible de réduire le courant de passage qui circule dans le transistor bipolaire Q1 depuis la source d'alimentation du fait d'une augmentation rapide de la tension base-émetteur VBE. Comme représenté sur la figure 30, il est possible de réduire le courant d'alimentation non nécessaire loc qui circule au voisinage de t = 210 - 211 nanosecondes. La puissance non nécessaire PLOSS consommée à l'instant mentionné ci-avant est calculée de telle sorte que PLOSS = 28,1 RW/MHz. En outre, le temps de retard de propagation tpHL jusqu'à ce que la tension de sortie VOUT chute jusqu'à Vcc/2 après que la tension de signal d'entrée VIN croît jusqu'à Vcc/2 est de 350 picosecondes. De cette manière, lorsque le transistor bipolaire Q1 est rendu bloqué et que le potentiel du drain et de la grille du transistor MOS à canal N MN4 chute jusqu'à un niveau supérieur au potentiel de masse, ceci du fait de la tension de seuil Vth du transistor MN4, le transistor MOS à canal N MN4 est rendu bloqué. C'est-à-dire que le transistor MOS à canal N MN4 est normalement rendu bloqué et est temporairement rendu passant lorsque le transistor MOS à canal P MP1 réalise la commande de commutation consistant à commuter le transistor Q1 de l'état passant à l'état bloqué de telle sorte que la base du transistor QI est connectée à la masse via le transistor MN4. II s'ensuit que le transistor MOS à canal N MN4 est rendu bloqué lorsque la tension de signal d'entrée VIN est commutée du niveau haut au niveau bas et que la tension de sortie VOUT est commutée du niveau bas au niveau haut. Lorsque le transistor MOS à canal N MN4 est rendu bloqué, le drain du transistor MOS à canal N MN2 et la masse 4 sont établis dans l'état à valeur d'impédance élevée. C'est-à-dire que la base du transistor bipolaire Q1 est établie dans l'état à valeur d'impédance élevée par rapport à la masse 4. II s'ensuit que lorsque la tension de signal d'entrée VIN est passée par commutation du niveau haut au niveau bas et que le transistor MOS à canal P MP1 est rendu passant, le courant appliqué par le transistor MOS à canal P MP1 ne circule pas jusqu'à la masse 4 et la plus grande part du courant mentionné ci-avant est appliquée au transistor bipolaire Q1 de telle sorte que l'opération de commutation puisse être rapidement mise en oeuvre. Moyennant le résultat consistant en ce que le transistor bipolaire Q1 est rapidement passé par commutation de l'état bloqué à l'état passant, le temps de retard de propagation tpLH peut être réduit jusqu'à par exemple 595 picosecondes, comme représenté sur la figure 30. La valeur mentionnée ci-avant du temps de retard de propagation tpLH est de 35% plus longue que celle du circuit inverseur représenté sur la figure 1 tout en valant la moitié ou moins de celle du circuit inverseur 110 représenté sur la figure 7 dans lequel les éléments sont formés moyennant la même condition. Une description de la forme d'onde de fonctionnement observée dans le cas où les transistors MOS Muni, MN2 et MN4 contenus dans la configuration de circuit représentée sur la figure 25 présentent des tailles qui valent la moitié de celle du transistor MOS à canal P MP1 est maintenant produite. La figure 31 est un graphique qui représente le fonctionnement courant continu de l'inverseur 10 dans lequel les transistors MOS à canal P et à canal N sont dimensionnés comme décrit ci-avant. Une tension de seuil Vth6 correspond à la tension de signal d'entrée VIN obtenue au niveau d'un point de croisement A2 au niveau duquel la courbe I et la courbe Il se croisent. En modifiant les tailles des transistors MOS, la tension de seuil Vth2 devient supérieure de 0,20 V à la tension de seuil Vth et devient égale à 2,48 V. C'est-à-dire qu'une diminution de la tension de seuil Vth2 est inférieure de 0,33 V à celle de la tension de seuil Vth5 et est inférieure de 0,08 V à celle de la tension de seuil Vth3. Les figures 32 à 35 sont des schémas de formes d'onde qui représentent les fonctionnements courant alternatif du circuit inverseur 10 dans lequel les transistors MOS sont dimensionnés comme décrit ci-avant. Les figures 32, 33, 34 et 35 représentent les fonctionnements observés moyennant les mêmes conditions que celles prévalant respectivement sur les figures 3, 4, 5 et 6. Les formes d'onde indiquées par les courbes I sur les figures 32 et 35 sont les mêmes que celles représentées sur les figures 3 et 6. Comme représenté sur la figure 35, le courant d'alimentation non nécessaire lCc qui circule lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas (t = 210 - 211 nanosecondes) est approximativement égal à 0,3 milliampère, ce qui ne pose aucun problème critique. La puissance non nécessaire PLOSS consommée à cet instant est calculée de telle sorte que PLOSS = 27,1 ,uW/MHz. Cette valeur de la puissance non nécessaire est réduite et elle vaut 11,3,uW/MHz (29%) de moins que celle du circuit inverseur 100 représenté sur la figure 1. Le temps de retard de propagation tpLH vaut 530 picosecondes, ce qui est 90 picosecondes (+20%) plus long que celui du circuit inverseur 100. Le temps de retard de propagation tpLH est amélioré et il est de 65 picosecondes plus court que celui de la configuration de circuit dans laquelle tous les transistors MOS présentent des tailles identiques. En outre, la tension de base V1 du transistor bipolaire Q1 croît moyennant pratiquement la même durée que celle de la configuration de circuit dans laquelle tous les transistors MOS présentent des tailles identiques. Le temps de retard de propagation tpLH vaut 430 picosecondes. En outre, la tension de base V1 chute selon pratiquement la même durée que la tension de sortie VOUT chute (figure 32) et la durée de chute est légèrement influencé par la valeur de la capacité de charge de sortie Co (figure 33). Comme représenté sur la figure 34, il n'y a pas d'augmentation de la tension base-émetteur VBE1 lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas en présence de la capacité de charge de sortie Co. La tension inverse EB obtenue lorsque Co = 2 pF vaut -0,78 V et elle est réduite par comparaison avec la configuration de circuit dans laquelle tous les transistors MOS présentent des tailles identiques. La figure 36 représente les caractéristiques du circuit inverseur Bi-CMOS 10 selon la présente invention en plus de celles des circuits inverseurs classiques mentionnés ci-avant. Comme décrit ci-avant, selon la structure du premier mode de réalisation de la présente invention, il est possible de réduire le courant de passage, la tension inverse émetteur-base et le temps de retard de propagation tpLH. L'amplitude du courant de passage peut être amenée à varier jusqu'à un certain point en réglant la tension de seuil du transistor MOS à canal N MN4. II suffit de prévoir un seul transistor MOS à canal N MN4 dans un circuit de porte à entrées multiples. II s'ensuit que même lorsque la taille du transistor MOS à canal N MN4 est modifiée, aucun problème d'empêchement de conception de motif ne se produit et l'implantation peut être conçue de la même manière que dans le cas de la conception de motif classique. En outre, il est possible de régler aisément la tension de seuil Vth en dimensionnant le transistor MOS à canal N MN4 de telle sorte qu'il soit plus petit que le transistor MOS à canal P MP1 au lieu de réduire la taille du transistor MOS à canal N MN2. C'est-à-dire que la tension de seuil du transistor MOS à canal N peut être significativement réglée moyennant la condition consistant en ce que les transistors MOS à canal N MN1 et MN2 sont de la même taille donnée. Au lieu du transistor MOS à canal N MN4, il est possible d'utiliser une diode ou une pluralité de diodes. En outre, un transistor bipolaire peut être utilisé en lieu et place du transistor MOS à canal N MN4. La figure 37 est un schéma de circuit d'une variante du circuit inverseur 10 comportant le transistor MOS à canal N MN4 selon le premier mode de réalisation de la présente invention. Un circuit inverseur 15 représenté sur la figure 37 inclut un transistor MOS à canal P MP2 connecté en parallèle au transistor MOS à canal P MP1 et il est destiné à réduire davantage le temps de retard de propagation tpLH. Le circuit inverseur 15 comporte le transistor MOS à canal N MN4 et il s'ensuit qu'il présente les mêmes avantages que ceux du circuit inverseur 10. La figure 38 représente une porte NON-ET (encore appelée porte logique NAND) à deux entrées 20 qui utilise le transistor MOS à canal N utilisé dans le premier mode de réalisation de la présente invention. Un transistor MOS à canal N MN5 est connecté entre le transistor MOS à canal N MN1 et la résistance Z2. Un transistor MOS à canal N MN6 est connecté aux transistors MOS à canal N MN2 et MN4. Un transistor MOS à canal P MP3 est connecté à la borne d'alimentation 3 et au transistor bipolaire Q1. Une tension de signal d'entrée VINI est appliquée via une borne d'entrée 7 sur les grilles des transistors MOS MN5, MN6 et MP3. La porte NON-ET mentionnée ci-avant 20 inclut un moyen de désactivation constitué par les transistors MOS à canal N MN2, MN4 et MN6. En réglant la taille du transistor MOS à canal N MN4, il est possible d'obtenir aisément les mêmes avantages que ceux du premier mode de réalisation de la présente invention. La figure 39 est un schéma de circuit d'une porte NON-ET à deux entrées 25 incluant le transistor MOS à canal N MN4 utilisé dans le premier mode de réalisation de la présente invention. La porte NON-ET à deux entrées 25 comporte un transistor MOS à canal P MP2 connecté en parallèle au transistor MOS à canal P MP1 et un transistor MOS à canal P MP4 connecté en parallèle au transistor MOS à canal P MP3 et ainsi, le temps de retard de propagation tpLH peut être réduit. En outre, la porte NON-ET 25 inclut le moyen de désactivation constitué par les transistors MOS à canal N MN2, MN4 et MN6 et les mêmes avantages que ceux du premier mode de réalisation de la présente invention sont obtenus. La figure 40 est un schéma d'un exemple d'implantation incluant le circuit d'inverseur 15 et la porte NON-ET 25 formés sur une puce semiconductrice. Sur la figure 40, les parties qui sont les mêmes que celles représentées sur les figures 37 et 39 sont repérées au moyen des mêmes index de référence que précédemment. En outre, la figure 41 A représente une configuration de circuit correspondant à l'implantation du circuit inverseur 45 et la figure 41 B représente une configuration de circuit correspondant à l'implantation du circuit NON-ET 25. Comme représenté sur la figure 40, les transistors MOS à canal N MN1, MN2 et MN4 sont formés au moyen de zones de formation de transistor présentant les mêmes tailles. La figure 42 représente une porte NON-OU (encore appelée porte logique NOR) à deux entrées 30 qui utilise le transistor MOS à canal N MN4 selon le premier mode de réalisation de la présente invention. Comme représenté sur la figure 42, un transistor MOS à canal N MN7 est connecté parallèlement au transistor MOS à canal N MN1 et un transistor MOS à canal N MN8 est connecté parallèlement au transistor MOS à canal N MN2. Un transistor MOS à canal P MP5 est connecté entre le transistor MOS à canal P MP1 et le transistor bipolaire Q1. La tension de signal d'entrée VIN' est appliquée via la borne d'entrée 7 aux grilles des transistors MOS MN7, MN8 et MP5. Le moyen de désactivation est constitué par les transistors MOS à canal N MN2, MN4 et MN8. En réglant la taille du transistor MOS à canal N MN4, il est possible d'obtenir aisément les mêmes avantages que ceux du premier mode de réalisation de la présente invention. La figure 43 représente une configuration de circuit décrite dans IEDM89-439 concernant le premier mode de réalisation de la présente invention. Un circuit de retour incluant des inverseurs INV1 et INV2 est connecté entre la grille du transistor MOS à canal N MN3 et la borne de sortie 2. Le circuit de retour et le transistor MN3 servent à connecter temporairement la base du transistor bipolaire Q1 représenté sur la figure 43 à la masse 4. Cependant, la configuration de circuit du premier mode de réalisation de la présente invention est avantageuse par rapport à la configuration de circuit représentée sur la figure 3 en ce qui concerne les points de vue suivants. Tout d'abord, la configuration de circuit représentée sur la figure 3 a besoin de deux inverseurs INV1 et INV2 et est compliquée par comparaison avec la configuration de circuit représentée sur la figure 25. Il s'ensuit que la configuration de circuit représentée sur la figure 43 nécessite une implantation compliquée.En second lieu, lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas, le transistor MOS à canal N MN3 est rendu bloqué moyennant un temps de retard qui dépend des inverseurs INV1 et INV2. II s'ensuit que lorsque le signal d'entrée VIN croît, une période pendant laquelle les transistors MOS à canal N MN2 et MN3 sont tous deux passants est observée et la base du transistor bipolaire Q1 est établie au potentiel de masse. II s'ensuit qu'une tension inverse est appliquée entre la base et l'émetteur du transistor bipolaire QI. Par ailleurs, le premier mode de réalisation de la présente invention ne présente pas un tel problème, comme il a été décrit précédemment. Une description d'un second mode de réalisation de la présente invention est maintenant produite. Les circuits Bi CMOS classiques présentent encore un autre problème en plus des inconvénients mentionnés ci-avant. Cet autre problème est maintenant décrit par report aux figures 44 et 45. La figure 44 représente un circuit logique qui utilise un circuit Bi-CMOS. Un signal d'entrée IN est appliqué en tant que signal d'entrée IN1 à un circuit NON-OU à entrées multiples C via un circuit de porte A et est appliqué en tant que signal d'entrée IN2 à la porte NON-OU C via des inverseurs A et B. Dans des circuits tels que le circuit logique mentionné ci-avant, une variation de niveau instantané (bruit) se produit, variation au cours de laquelle le signal de sortie varie selon l'ordre des niveaux bas (L), haut (H) et bas (L) moyennant une certaine condition. Cette certaine condition est telle que l'une des deux bornes d'entrée de la porte NON-OU C passe du niveau bas au niveau haut et que l'autre borne d'entrée passe du niveau haut au niveau bas. Une telle variation de niveau instantané du signal de sortie est expliquée par report aux figures 45 et 46. La figure 45 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit logique représenté sur la figure 44 et la figure 46 est un schéma de circuit de la porte NON-OU à deux entrées C. Comme représenté sur la figure 46, la porte NON-OU C est constituée par des transistors MOS à canal P MPî et MP2, par des transistors MOS à canal N MN1 et MN2, par des transistors bipolaires Q1 et Q2 et par des résistances R1 et R2. Chacun des inverseurs A et B représentés sur la figure 44 présente la configuration de circuit représentée sur la figure 1. Par report aux figures 44 et 45, lorsque le signal d'entrée IN passe par commutation du niveau haut au niveau bas, le signal de sortie OUT passe par commutation au niveau bas. Cependant, pour la raison suivante, une variation de niveau instantané de L- H - L se produit. Lorsque le signal d'entrée IN est passé par commutation du niveau bas au niveau haut, le signal d'entrée IN1 commence à passer du niveau bas au niveau haut à l'instant t1 du fait du retard provoqué par l'inverseur A. Le niveau du signal d'entrée IN1 obtenu à cet instant croît rapidement jusqu'à un potentiel (VOH - VBET1) depuis un potentiel VOL (potentiel de masse) et croît progressivement jusqu'au potentiel VOH, où V B ET 1 indique la tension base-émetteur du transistor Q1 représenté sur la figure 46. Si l'on suppose maintenant que la tension de seuil VTH de chacun des transistors MOS à canal P MP1 et MP2 est égale à la moitié de la tension base-émetteur de chacun des transistors bipolaires Q1 et Q2, alors le transistor MOS à canal P MP1 qui reçoit le signal d'entrée IN1 est passé de l'état passant à l'état bloqué à l'instant t3 représenté sur la figure 45. Le signal d'entrée IN2 est passé par commutation du niveau haut au niveau bas à l'instant t2 du fait du retard provoqué par les inverseurs A et B. A cet instant, le transistor MOS à canal P MP2 qui reçoit le signal d'entrée IN2 est passé par commutation de l'état passant à l'état bloqué. II s'ensuit que les transistors MOS à canal P MP1 et MP2 sont passés à l'état passant pendant la période séparant les instants t2 et t3 et en outre, le transistor bipolaire Q1 est passé à l'état passant. Après l'instant t1, les transistors MOS à canal N MN1 et MN2 sont rendus passants et par conséquent, le transistor bipolaire Q2 est également rendu passant. II résulte de cela que les transistors bipolaires Q1 et Q2 sont rendus passants pendant la période séparant les instants t2 et t3 et que le signal de sortie OUT est à un niveau intermédiaire VOH/2. Afin d'éliminer le problème mentionné ci-avant, comme représenté sur la figure 24, le second mode de réalisation de la présente invention utilise un élément 7A qui est connecté entre l'émetteur et la base du transistor bipolaire Q1 prévu sur le côté de tirage vers le haut de la porte NON-OU C, lequel commande la variation de niveau instantané du signal de sortie. L'élément 7A joue le rôle d'un moyen de suppression de variation de niveau de sortie instantané (bruit) et décharge la base du transistor bipolaire Q1 lorsque le signal d'entrée IN1 passe du niveau bas au niveau haut de telle sorte que le transistor bipolaire Q1 est empêché d'être rendu passant. Comme représenté sur la figure 48, un élément (élément de décalage de niveau) 7B permettant de commander la variation de niveau instantané du signal de sortie est prévu entre la ligne d'alimentation Vcc et la source du transistor MOS à canal P MP1. Lorsque le signal d'entrée IN1 passe par commutation du niveau bas au niveau haut, I'élément 7B fonctionne pour augmenter la tension de seuil du transistor MOS à canal P MP1 pour ainsi accélérer la variation état passant/état bloqué du transistor MP1. Ainsi, le courant de base du transistor bipolaire Q1 prévu sur le côté de tirage vers le haut de la porte NON-OU C est coupé et ainsi, le transistor bipolaire Q1 est empêché d'être commuté de l'état bloqué à l'état passant. La figure 49 représente une configuration de circuit dans laquelle un transistor MOS à canal N MN9 est prévu entre la base et l'émetteur du transistor bipolaire de la porte NON-OU. La grille du transistor MOS à canal N MN9 reçoit le signal d'entrée IN1 et son drain et sa source sont connectés à respectivement à la base et à l'émetteur du transistor bipolaire Q1. La figure 50 est un schéma de formes d'onde du fonctionnement courant alternatif de la porte NON-OU représentée sur la figure 49 selon le second mode de réalisation de la présente invention. Une ligne mince en traits pleins munie d'un point "." indique le signal d'entrée IN1 et une autre ligne mince sans le point "." indique le signal d'entrée IN2. En outre, une ligne épaisse en traits pleins indique le signal de sortie OUT et une ligne en traits mixtes à un tiret indique la tension de base du transistor bipolaire Q1. En outre, une ligne en pointillés indique la tension de base du transistor bipolaire Q2. Comme représenté sur la figure 50, dans la configuration de circuit représentée sur la figure 49, la tension de base est empêchée d'être augmentée lorsque le signal d'entrée IN1 passe du niveau bas au niveau haut.Une tension de base-émetteur maximum du transistor bipolaire Q1 vaut approximativement 0,2 V. II s'ensuit que le transistor bipolaire Q1 n'est pas rendu passant. Par ailleurs, dans la configuration de circuit représentée sur la figure 46, la tension de base croît fortement lorsque le signal d'entrée IN1 est passé par commutation du niveau bas au niveau haut et la tension base-émetteur du transistor Q1 devient approximativement égale à 0,9 V. II s'ensuit que le transistor bipolaire Q1 est rendu passant. La figure 52 représente seulement les signaux d'entrée IN1 et IN2 et le signal de sortie OUT de la porte NON-OU classique représentée sur la figure 46. La figure 53 est un schéma de formes d'onde agrandi du signal de sortie (ligne en traits pleins) de la porte NON-OU classique de la figure 46 et du signal de sortie (ligne en pointillés) de la porte NON-OU selon le second mode de réalisation de la présente invention représenté sur la figure 49. On peut voir au vu de la figure 53 que la variation de niveau instantané du signal de sortie est notablement supprimée selon le second mode de réalisation de la présente invention par comparaison avec la configuration de circuit classique représentée sur la figure 46. La figure 54 est un schéma de circuit d'une autre configuration correspondant à la configuration représentée sur la figure 47. La configuration représentée sur la figure 54 utilise un transistor MOS à canal P MP6 et un circuit de porte G1 en lieu et place du transistor MOS à canal N MN9 représenté sur la figure 49. La borne d'entrée du circuit de porte (inverseur) G1 reçoit le signal d'entrée IN1 et sa borne de sortie est connectée à la grille du transistor MOS à canal P MP6. La source et le drain du transistor MOS à canal P MP6 sont respectivement connectés à la base et à l'émetteur du transistor bipolaire Q1 placé sur le côté de tirage vers le haut. Le circuit de porte G1 est configuré comme représenté sur la figure 1. La figure 55 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit représenté sur la figure 54. La différence de potentiel entre la base du transistor bipolaire Q1 indiquée par la ligne à un seul tiret et son émetteur (signal de sortie) indiqué par la ligne épaisse en traits pleins est légèrement supérieure à la tension base-émetteur représentée sur la figure 50 et un courant faible circule dans le transistor bipolaire Q1. II s'ensuit que comme représenté sur la figure 53, la variation de niveau instantané du signal de sortie se produisant dans la configuration de circuit représentée sur la figure 54 est légèrement supérieure à celle se produisant dans la configuration de circuit représentée sur la figure 49. Cependant, comme indiqué par la ligne en pointillés représentée sur la figure 53, la variation de niveau instantané du signal de sortie se produisant dans la configuration de circuit représentée sur la figure 54 est de beaucoup inférieure à celle se produisant dans le circuit classique. La figure 56 est un schéma de circuit d'une configuration correspondant à celle représentée sur la figure 47. Le drain du transistor MOS à canal N MN9 est connecté à un noeud au niveau duquel les transistors MOS à canal P MP1 et MP2 sont connectés. C'est-à-dire que le transistor MOS à canal N MN9 tire le courant depuis le noeud de connexion des transistors MOS à canal P MP1 et MP2. La figure 57 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit représenté sur la figure 56. La figure 58 représente la variation de niveau instantané du signal de sortie se produisant dans les circuits représentés sur les figures 46, 56 et 57 (qui seront décrits ultérieurement). La base et l'émetteur du transistor bipolaire Q1 sont polarisés en sens inverse tandis que la variation de niveau de sortie instantané se produisant en son sein, laquelle variation est indiquée par la ligne en pointillés sur la figure 58, est sensiblement supprimée, par comparaison avec la variation de niveau de sortie instantané du circuit classique indiquée par la ligne en traits pleins représentée sur la figure 58. La figure 59 représente une variante du circuit représenté sur la figure 54. La source du transistor MOS à canal P MP6 est connectée à un noeud de connexion au niveau duquel les transistors MOS à canal P MP1 et MP2 sont connectés. C'est-àdire que le transistor MOS à canal P MP6 tire le courant depuis le noeud de connexion mentionné ci-avant des transistors MOS à canal P MP1 et MP2. La figure 60 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit représenté sur la figure 59. La tension base-émetteur du transistor bipolaire situé sur le côté de tirage vers le haut est légèrement améliorée par comparaison avec la caractéristique représentée sur la figure 51 et la variation de niveau instantané du signal de sortie est supprimée comme indiqué par la ligne en pointillés représentée sur la figure 58. La figure 61 est un schéma de circuit correspondant à la configuration de circuit représentée sur la figure 48. Comme représenté sur la figure 61, un transistor MOS à canal P MP6 qui joue le rôle d'élément décaleur de niveau et une résistance R3 sont prévus. La source du transistor MOS à canal P est connectée à la ligne d'alimentation Vcc et son drain est connecté à la source du transistor MOS à canal P. La grille du transistor MOS à canal P MP6 est reliée à la masse et elle est connectée au drain du transistor MOS à canal P MP6 via la résistance R3. La figure 62 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit représenté sur la figure 61. La tension de base et la tension d'émetteur du transistor bipolaire Q1 croissent en réponse à la croissance du signal d'entrée IN1. Cependant, les niveaux de croissance maximum des tensions de base et d'émetteur sont inférieurs à ceux de la configuration classique représentée sur la figure 51. Comme indiqué par la ligne en pointillés représentée sur la figure 63, une variation de niveau instantané du signal de sortie se produisant dans le circuit représenté sur la figure 61 est davantage supprimée que celle se produisant dans le circuit classique représenté sur la figure 47. La figure 64 représente une autre configuration correspondant à la configuration de circuit représentée sur la figure 48. Comme représenté sur la figure 64, une résistance R4 est connectée à la ligne d'alimentation Vcc et à la source du transistor MOS à canal P MP1 et ce noeud de connexion est relié à la masse via la résistance R3. Les résistances R3 et R4 jouent le rôle de l'élément décaleur de niveau représenté sur la figure 48. La figure 65 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit représenté sur la figure 64. Les tensions de base et d'émetteur du transistor bipolaire Q1 croissent en réponse à la croissance du signal d'entrée IN1. Cependant, les niveaux de croissance maximum sont inférieurs à ceux observés dans la configuration classique représentée sur la figure 51. Comme indiqué par la ligne en pointillés représentée sur la figure 63, une variation de niveau instantané du signal de sortie se produisant dans le circuit représenté sur la figure 64 est davantage supprimée que celle se produisant dans le circuit classique représenté sur la figure 47. Une description d'un troisième mode de réalisation de la présente invention est maintenant produite. Comme dans le cas du second mode de réalisation de la présente invention, son troisième mode de réalisation est destiné à supprimer une variation de niveau instantané du signal de sortie se produisant au niveau de la borne de sortie du circuit Bi-CMOS. Plus particulièrement, le troisième mode de réalisation de la présente invention est destiné à supprimer la variation de niveau de sortie instantané se produisant au niveau de la borne de sortie d'un circuit logique représenté sur la figure 66. Avant de procéder à la description du troisième mode de réalisation de la présente invention, une configuration classique est les problèmes rencontrés en son sein sont décrits. La figure 66 est un schéma de circuit d'une macrocellule interne (macrocellule de bascule) utilisée dans un circuit prédiffusé ou réseau de portes Bi-CMOS. Le circuit représenté sur la figure 66 correspond au bloc indiqué par la ligne en pointillés représentée sur la figure 67. Plus particulièrement, le circuit représenté sur la figure 66 forme deux portes ET ET1 et ET2 et une porte NON-ET NON-ET1.Le circuit représenté sur la figure 66 comporte six transistors MOS à canal P MPîi-MPi6, six transistors MOS à canal N MN11 -MN16, deux transistors bipolaires Q3 et Q4 et deux résistances R11 et R12. Trois paires de transistors MOS à canal P MP11 et MP12, MP13 et MP14 ainsi que MP15 et MP16 respectivement connectés en série sont connectées entre la ligne d'alimentation Vcc et la résistance R11.Les transistors MOS à canal N MN11, MN12 et MN13 sont connectés en série entre les résistances R11 et R12. Les transistors MOS à canal N MN14, MN15 et MN16 sont connectés en série entre les résistances R11 et R12. La résistance R11 est connectée à l'émetteur et à la base du transistor bipolaire Q3, la résistance R12 est connectée à l'émetteur et à la base du transistor bipolaire Q4. La tension d'alimentation Vcc est appliquée au collecteur du transistor bipolaire Q3 est son émetteur ainsi que son collecteur sont connectés ensemble et forment la borne de sortie du circuit dans sa globalité. L'émetteur du transistor bipolaire Q4 est relié à la masse. Les transistors MOS à canal P MP11, MP13 et MP15 et les transistors MOS à canal N MN14, MN15 et MN16 forment la porte ET ET1 représentée sur la figure 67. Les transistors MOS à canal P MP12, MP14 et MP16 et les transistors à canal N MN11, MN12 et MN13 forment la porte ET représentée sur la figure 67. En outre, les transistors bipolaires Q3 et Q4 ainsi que les résistances R11 et R12 forment la porte NON-ET NON-ET1 représentée sur la figure 67. Un signal de données D est appliqué sur la porte ET ET2 et un signal de validation de verrouillage ou de bascule XG est appliqué sur la porte ET ET1. La version inversée G du signal de validation de bascule générée par l'inverseur INV1 est appliquée à la porte ET ET2. Les bornes de sortie des portes ET ET1 et ET2 sont connectées à des bornes d'entrée de la porte NON-ET NON ETI et le signal de sortie de la porte NON-ET NON-ET1 traverse l'inverseur INV2 et est utilisé en tant que signal d'entrée Q de la porte ET ET1. L'inverseur INVI situé au niveau du côté d'entrée inclut un inverseur CMOS et l'inverseur INV2 situé au niveau du côté de sortie inclut l'inverseur Bi-CMOS représenté sur la figure 1. Les six transistors MOS à canal P sont connectés à un noeud N1 représenté sur la figure 66 et ainsi, une valeur de capacité importante est couplée au noeud N1. II s'ensuit que lorsque les transistors MOS à canal P MP11 et MP12 sont simultanément passés à l'état passant, une charge stockée dans la capacité s'échappe et circule dans le transistor bipolaire Q3 en tant que courant de passage, lequel courant rend passant le transistor Q3. II résulte de cela qu'une variation de niveau instantané telle que représentée sur la figure 66 se produit dans le signal de sortie XQ. La condition consistant en ce que les transistors à canal P MP11 et MP12 sont simultanément passants dépend des signaux d'entrée G et XG. Le mécanisme de déclenchement d'une telle variation de niveau instantané du signal de sortie est le suivant. On suppose maintenant que le signal de données D est au niveau haut (H). La sortie de bascule Q obtenue à cet instant est à un niveau haut et la sortie de bascule XQ est à un niveau bas (voir figure 68). Si une ligne de signal permettant de transporter le signal de validation de bascule XG est longue, la forme d'onde de croissance devient notablement atténuée. La forme d'onde atténuée du signal de validation de bascule XG est entrée sur l'inverseur INV1 sans une quelconque variation. La version inversée du signal de validation de bascule XG est générée en inversant le signal XG au moyen de l'inverseur INV1 prévu dans la macrocellule de bascule.Le niveau de seuil de l'inverseur INV1 est approximativement la moitié de l'amplitude du signal. Le signal de validation de bascule XG présentant la forme d'onde de croissance atténuée est appliqué sur la grille du transistor MOS à canal P MP11 représenté sur la figure 66 et sa version inversée G est appliquée sur la grille du transistor MOS à canal P MP12. II s'ensuit que comme représenté sur la figure 68, une période PPRD1 est générée, période pendant laquelle les transistors MOS à canal P MP11 et MP12 sont concurremment dans l'état passant. II s'ensuit que le courant provenant de la ligne d'alimentation Vcc et que la charge stockée au niveau du noeud N1 ne circulent pas dans la résistance R11 mais circulent dans le transistor bipolaire Q3, lequel est par conséquent rendu passant. Cependant, lorsque le signal de validation de bascule XQ est à un niveau bas, le transistor bipolaire Q3 doit être rendu à l'état bloqué. Cependant, comme décrit ci-avant, le transistor Q3 est rendu passant et une variation de niveau instantané se produit dans le signal de sortie.Cette variation de niveau instantané est transférée jusqu'à une macrocellule de l'étage suivant sans une quelconque variation et fait que la macrocellule d'étage suivant dysfonctionne. La figure 69 est un schéma permettant d'expliquer un dysfonctionnement d'une macrocellule de l'étage suivant. Le signal de sortie XQ de la macrocellule de bascule représentée sur la figure 67 se propage séquentiellement sur deux portes NON-OU représentées sur la figure 69. Une variation de niveau instantané présentant un niveau de pic d'approximativement 2,2 V se produit dans une forme d'onde V(5) du signal de sortie XQ et apparaît notablement dans une forme d'onde de tension de sortie V(11) de l'étage suivant de la porte NON-OU et dans une forme d'onde de tension de sortie V(12) de la porte NON-OU suivante. Le troisième mode de réalisation de la présente invention empêche la survenue d'une variation de niveau instantané du signal de sortie sans rendre passant le transistor Q3 dans l'état dans lequel les transistors MOS à canal P MP11 et MP12 sont simultanément passants. La figure 70 est un schéma de circuit du troisième mode de réalisation de la présente invention. Sur la figure 70, des parties qui sont les mêmes que celles représentées sur la figure 66 se voient repérées au moyen des mêmes index de référence. Le circuit représenté sur la figure 70 est formé en ajoutant un circuit de dérivation 35 au circuit représenté sur la figure 66. Le circuit de dérivation 35 inclut un transistor MOS à canal P MP18 et un transistor MOS à canal N MN18 connectés en série. La source du transistor MOS à canal P est connectée au noeud N1 et la source du transistor MOS à canal N MN18 est reliée à la masse. Les grilles des transistors MOS MP18 et MN18 se voient appliquer le signal de validation de bascule XG. Par souci de commodité de l'explication, le signal de validation de bascule XG appliqué sur la grille du transistor MOS à canal P MP18 est représenté en tant que XG' et le signal de validation de bascule XG appliqué sur la grille du transistor MOS à canal N MN18 est représenté par XG". La figure 71 est un schéma de formes d'onde du fonctionnement courant alternatif du circuit représenté sur la figure 70. Les transistors MOS MP18 et MN18 sont tous deux passants avant que les transistors MOS MP11 et MP12 ne soient commutés dans l'état passant. II s'ensuit que le courant provenant de la ligne d'alimentation Vcc et que la charge stockée dans le noeud N1 traversent les transistors MOS MP18 et MN18 et circulent jusqu'à la masse GND. II résulte de cela que seulement un faible courant circule dans la base du transistor bipolaire Q3 et qu'une faible variation de niveau instantané se produit dans le signal de sortie XQ. La figure 72 est un schéma qui représente de combien le circuit de macrocellule de bascule représenté sur la figure 70 affecte les macrocellules de circuit logique qui suivent (les portes NON-OU comme dans le cas représenté sur la figure 69). Une variation de niveau instantané se produisant dans le signal de sortie V(5) de la macrocellule de bascule représentée sur la figure 70 est approximativement égale à 2V et est inférieure à celle représentée sur la figure 69. En outre, I'influence du signal de sortie V(5) sur les signaux de sortie V(11) et V(12) des portes NON-OU qui suivent est réduite et est davantage améliorée que celle représentée sur la figure 69. Il s'ensuit qu'il est possible d'empêcher un dysfonctionnement des circuits logiques qui suivent. La figure 73 est un schéma de circuit d'une première variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention. Un circuit de dérivation 35A représenté sur la figure 73 est formé en connectant un circuit série constitué par un transistor MOS à canal P MP19 et par un transistor MOS à canal N MN19 en parallèle au circuit série constitué par le transistor MOS à canal P MP18 et par le transistor MOS à canal N MN18. Par souci de simplification, les transistors MOS à canal N MN11 - MNlt représentés sur la figure 70 sont remplacés par un bloc.Par comparaison avec la configuration de circuit représentée sur la figure 70, la configuration de circuit représentée sur la figure 50 permet de faire circuler rapidement la charge stockée dans le noeud N1 jusqu'à la masse. La figure 74 est un schéma de circuit d'une macrocellule de bascule incluant une seconde variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention. Un circuit de dérivation 35B représenté sur la figure 74 est formé en connectant le transistor MOS à canal N MN19 parallèlement au transistor MN18. Du fait de la présence du transistor MN19, il devient possible de décharger rapidement le noeud N1 immédiatement après que les transistors MN18 et MN19 sont tous deux rendus passants, par comparaison avec la configuration représentée sur la figure 70. La figure 75 est un schéma de circuit d'une macrocellule de bascule comportant une troisième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention. Un circuit de dérivation 35C représenté sur la figure 75 est formé en connectant la source du transistor MOS à canal P MP18 à la base du transistor bipolaire Q3. Moyennant cette structure, la tension de seuil du transistor MOS à canal P est diminuée de telle sorte que le passage de l'état passant à l'état bloqué se produise plus tôt que dans le cas du circuit représenté sur la figure 70. Cependant, la capacité de dérivation du circuit représenté sur la figure 75 est inférieure à celle du circuit représenté sur la figure 70.A cet égard, il est préférable de connecter un transistor MOS à canal N au transistor MOS à canal N MN18 en parallèle. La figure 76 est un schéma de circuit d'une macrocellule de bascule comportant une quatrième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention. Un circuit de dérivation 35D représenté sur la figure 76 inclut deux transistors MOS à canal P MP21 et MP22 connectés en parallèle. La grille du transistor MOS à canal P est connectée à la borne de sortie de l'inverseur INV3 et elle reçoit le signal de grille G en tant que signal de grille G'. La grille du transistor MOS à canal P MP22 reçoit le signal de validation de grille XG en tant que XG'. La source du transistor MOS à canal P MP21 est connectée à la base du transistor bipolaire Q3 et le drain du transistor MOS à canal P MP22 est relié à la masse. La figure 77 est un schéma de formes d'onde du fonctionnement du circuit de dérivation 35D représenté sur la figure 76. Lorsque les transistors MOS à canal P MP11 et MP12 sont tous deux passants, les deux transistors MOS à canal P MP21 et MP22 du circuit de dérivation 35D sont tous deux passants (période PRD1). II s'ensuit qu'un courant provenant de la ligne d'alimentation Vcc et que la charge stockée dans le noeud Ni traversent le circuit de dérivation 35D et circulent jusqu'à la masse. II s'ensuit que seulement un faible courant circule dans la base du transistor bipolaire Q3 et que la survenue d'une variation de niveau instantané du signal de sortie est empêchée. La figure 78 est un schéma qui représente de combien le circuit de macrocellule de bascule représenté sur la figure 76 affecte les macrocellules de circuit logique qui suivent (des portes NON-OU comme dans le cas représenté sur la figure 69). Une variation de niveau instantané se produisant dans le signal de sortie V(5) de la macrocellule de bascule représentée sur la figure 76 est approximativement égale à 1,2 V et est inférieure à celle représentée sur la figure 69. En outre, I'influence du signal de sortie V(5) sur les signaux de sortie V(11) et V(12) des portes NON-OU qui suivent est réduite et est davantage améliorée que celle représentée sur la figure 69. Il s'ensuit qu'il est possible d'empêcher un dysfonctionnement des circuits logiques qui suivent. La figure 79 est un schéma de circuit d'une macrocellule de bascule comportant une cinquième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention. Un circuit de dérivation 53E représenté sur la figure 79 inclut deux circuits série connectés en parallèle, I'un des deux circuits série étant constitué par les transistors MOS à canal P MP21 et MP22 représentés sur la figure 76 et I'autre circuit série étant constitué par deux transistors MOS à canal P MP23 et MP24. Les grilles des transistors MOS à canal P MP23 et MP24 se voient respectivement appliquer le signal de sortie G de l'inverseur INV3 et le signal de validation de bascule XG. Le circuit de dérivation 53E présente une capacité de dérivation supérieure à celle du circuit de dérivation représenté sur la figure 76. La figure 80 est un schéma qui montre de combien le circuit de macrocellule de bascule représenté sur la figure 79 affecte les macrocellules de circuit logique qui suivent (des portes NON-OU comme dans le cas représenté sur la figure 69). Puisque le circuit de dérivation 35E présente une capacité de dérivation élevée, une variation de niveau instantané du signal de sortie peut être davantage supprimée que celle (représentée sur la figure 78) se produisant dans le circuit représenté sur la figure 76. La figure 81 est un schéma de circuit d'une macrocellule de bascule comportant une sixième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention. Un circuit de dérivation 35F représenté sur la figure 81 est configuré en connectant un transistor MOS à canal P MP24 en parallèle au transistor MOS à canal P MP22 du circuit de dérivation 35D représenté sur la figure 76. Le circuit de dérivation 35F permet de faciliter la décharge au niveau de l'étage précédent le fonctionnement de dérivation. La figure 82 est un schéma de circuit d'une macrocellule de bascule comportant une septième variante du circuit de dérivation utilisé dans le troisième mode de réalisation de la présente invention. Un circuit de dérivation 35G représenté sur la figure 82 est constitué par deux transistors MOS à canal P MP21 et MP22 semblables au circuit de dérivation 35D représenté sur la figure 76 mais il diffère de celui-ci en ce sens que la source du transistor MOS à canal P MP21 représenté sur la figure 82 est connectée au noeud N1. Le circuit de dérivation 35G présente pratiquement les mêmes avantages que ceux du circuit de dérivation 35D. Comme décrit ci-avant, les second et troisième modes de réalisation de la présente invention comportent des structures permettant de supprimer la survenue d'une variation de niveau instantané. La variation de niveau de sortie instantané peut se produire du fait d'une cause autre que les causes mentionnées ci-avant. De façon générale, dans un circuit intégré d'application spécifique (ASIC), des types différents de portes (macrocellules) utilisent différentes tensions de seuil d'entrée pour déterminer une commutation logique. Si un bruit est entré sur une porte présentant une tension de seuil qui dévie de beaucoup par rapport à la valeur de seuil standard, le bruit mentionné ci-avant peut être entré en tant que signal d'entrée normal. Un tel bruit provoque un dysfonctionnement des dispositifs et dégrade leur fiabilité.Plus particulièrement, le bruit d'entrée est propagé dans les circuits des étages suivants et provoque divers problèmes. Par exemple, les seuils de trois transistors MOS à canal P MP25, MP26 et MP27 et de trois transistores à canal N MN25, MN26 et MN27 sont de beaucoup inférieurs à la tension de seuil d'une paire de transistors MOS formant l'inverseur CMOS. Si un bruit qui croît jusqu a un niveau positif par rapport au niveau de la masse se produit dans l'un des trois signaux d'entrée IN1, IN2 et IN3 qui sont au niveau bas (niveau de masse), le transistor MOS à canal N concerné est rendu passant et il dysfonctionne comme si des données de niveau haut lui étaient entrées. Le problème mentionné ci-avant devient marquant lorsque le nombre de signaux d'entrée croît. Moyennant cela à l'esprit, un quatrième mode de réalisation de la présente invention est caractérisé en ce que les tensions de seuil d'entrée convenant pour les différents types de portes peuvent être établies en commandant la tension d'alimentation. La figure 84 est un schéma fonctionnel du principe du quatrième mode de réalisation de la présente invention. Le quatrième mode de réalisation de la présente invention inclut un circuit de génération de tension de référence 40 qui est connecté entre les lignes d'alimentation Vcc et GND et qui génère une pluralité de tensions d'alimentation internes Vi, V2, ..., G1 et G2 (Vcc > V1 > V2.... G1 > G2 > GND). Les tensions permettant à une macrocellule (porte) 42 de fonctionner sur une tension de seuil optimale sont choisies parmi les tensions mentionnées ci-avant (V1 et G1 dans l'exemple représenté sur la figure 84) et lui sont appliquées.Soit la tension d'alimentation de potentiel haut soit la tension d'alimentation de potentiel bas appliquée à la macrocellule 42 peut être Vcc ou GND. C'est-à-dire que soit la tension d'alimentation de potentiel haut soit la tension d'alimentation de potentiel bas appliquée à la macrocellule 42 est générée par le circuit de génération de tension de référence 40. La macrocellule est un circuit logique incluant un circuit CMOS et/ou un circuit Bi-CMOS. La figure 85 représente une configuration de circuit dans laquelle le circuit de génération de tension de référence 40 est appliqué à une porte NON-OU à trois entrées. Sur la figure 85, la tension d'alimentation de niveau haut appliquée sur la porte NON-OU est Vcc et la tension d'alimentation de niveau bas qui lui est appliquée est G2 ( > GND) qui est générée par le circuit de génération de tension de référence 40. Moyennant la configuration mentionnée ci-avant, les potentiels de source des transistors MOS à canal N MN25, MN26 et MN27 deviennent supérieurs au niveau de masse et ainsi, les tensions de seuil de ces transistors MOS peuvent être significativement augmentées. II s'ensuit que même si une variation de niveau instantané (bruit) est superposée sur l'un des trois signaux d'entrée, le transistor MOS à canal N concerné n'est pas rendu passant aisément de telle sorte qu'une variation de niveau instantané ne se produit pas dans le signal de sortie OUT. Dans le cas représenté sur la figure 85, le niveau logique bas du signal de sortie OUT est légèrement supérieur au niveau de masse. Cependant, si un tel niveau de masse légèrement élevé ne fait pas varier l'état d'un circuit de l'étage suivant, aucun problème ne se produit. Dans une configuration de circuit dans laquelle les transistors bipolaires mentionnés ci-avant Q1 et Q2 sont ajoutés au circuit représenté sur la figure 85, les mêmes avantages que décrits ci-avant sont obtenus. La figure 86 est un schéma de circuit d'un exemple du circuit de génération de tension de référence 40. Des diodes D1 et D2 sont connectées à une résistance R5 en série et des diodes D3 et D4 lui sont connectées en série. Les diodes D1-D4 peuvent être des diodes ordinaires, des diodes Schottky ou des transistors connectés en diodes. En outre, un nombre arbitraire de diodes peut être choisi. En outre, un réseau de résistances du type échelle comportant des résistances connectées en série peut être utilisé en lieu et place des diodes. La figure 87 est une vue en plan d'un dispositif à semiconducteur équipé de circuits de génération de tension de référence selon le quatrième mode de réalisation de la présente invention. Une zone de cellules de base 52 et une zone d'entrée/sortie (I/O) 56 sont formées sur une puce semiconductrice 50. Une pluralité de macrocellules 54 agencées selon des rangées et des colonnes sont formées dans la zone de cellules de base 52. Une pluralité de circuits de génération de tension de référence 62 et 64 sont agencés dans une zone intermédiaire entre la zone de cellules de base 52 et la zone I/O 56. Les circuits de génération de tension de référence 62 dont chacun génère des tensions V1 et V2 ( GND) sont agencés selon des colonnes. Des lignes d'alimentation des tensions V1 et V2 s'étendent sur la macrocellule 54 depuis les circuits de génération de tension de référence 62 selon des colonnes et des lignes d'alimentation des tensions G1 et G2 s'étendent sur la macrocellule 54 depuis les circuits de génération de tension de référence 64 selon des colonnes.Afin d'assurer la fiabilité, des parties opposées des lignes Vcc et GND formées sur la zone l/O 56 sont connectées l'une à l'autre au moyen de lignes d'alimentation. Chacune des macrocellules 54 se voit appliquer une tension prise parmi Vcc, V1 et V2 et une tension prise parmi GND, G1 et G2 afin de déterminer des tensions de seuil optimum. Les circuits de génération de tension de référence 62 sont formés par exemple en ôtant les diodes D3 et D4 du circuit représenté sur la figure 86 et les circuits de génération de tension de référence 64 sont formés par exemple en ôtant les diodes D1 et D2 de ce même circuit. Des plots 58 qui reçoivent la tension d'alimentation Vcc provenant d'un dispositif d'alimentation externe et des plots établis au potentiel de masse sont agencés sur la zone l/O 56. En outre, les tensions d'alimentation Vcc et GND sont appliquées aux circuits de génération de tension de référence 62 et 64. Les agencements des circuits de génération de tension de référence 62 et 64 ne sont pas limités à ceux représentés sur la figure 87. Par exemple, les circuits de génération de tension de référence 62 et 64 sont agencés sur les côtés supérieurs droits de la puce 50 représentée sur la figure 87. En outre, comme représenté sur la figure 88, il est possible d'appliquer à une puce 50A les tensions V1, V2, G1 et G2 depuis un dispositif d'alimentation externe. Sur la zone I/O 54 sont prévus des plots 66 et 68 auxquels les tensions V1 et V2 sont appliquées de façon externe et des plots 70 et 72 auxquels les tensions G1 et G2 sont appliquées. La figure 89 est un schéma de circuit d'une porte NON-ET à trois entrées fonctionnant sur une tension V1 inférieure à la tension d'alimentation Vcc. La porte NON-ET à trois entrées est constituée par trois transistors MOS à canal P MP28, MP29 et MP30 et par trois transistors MOS à canal N MN28, MN29 et MN30. La tension V1 inférieure à la tension d'alimentation Vcc est appliquée sur les sources des transistors MOS à canal P MP28 - MP30 et ainsi, les tensions de seuil de ces transistors MOS sont amenées à se décaler en direction du côté de niveau négatif. II s'ensuit que même si une variation de niveau instantané du signal de sortie en direction du côté de niveau négatif est observée, les transistors MOS à canal P MP28 - MP30 ne sont pas rendus passants. En résumé, selon le premier mode de réalisation de la présente invention, lorsque le moyen de commande 5 (figure 24) réalise la commande de commutation permettant de rendre passant le transistor bipolaire Q1, le moyen de désactivation 6 est temporairement conducteur pour connecter la base du transistor bipolaire Q1 et la masse 4. Il s'ensuit que le transistor bipolaire Q1 est rapidement rendu bloqué et il devient possible d'empêcher le courant de passage non nécessaire provenant de l'alimentation, lequel est provoqué par une augmentation drastique de la tension base-émetteur du transistor bipolaire Q1 lorsque la tension de sortie VOUT est passée par commutation du niveau haut au niveau bas.En outre, la base du transistor bipolaire Q1 est normalement maintenue dans l'état à valeur d'impédance élevée par rapport à la masse. II s'ensuit qu'aucun courant ne circule depuis la base du transistor bipolaire Q1 jusqu'à la masse lorsque la tension de sortie VOUT est passée par commutation du niveau bas au niveau haut par la commande de commutation, commande pendant laquelle le moyen de commande 5 fait passer par commutation le transistor bipolaire du niveau passant au niveau bloqué. II résulte de cela que le temps de retard de propagation tpLH peut être raccourci. Selon les second et troisième modes de réalisation de la présente invention, le courant de passage qui circule dans le transistor bipolaire Q1 (Q3) est limité et il s'ensuit qu'une variation de niveau instantané (bruit) superposée sur la tension de sortie peut être supprimée. Selon le quatrième mode de réalisation de la présente invention, la tension de seuil permettant de déterminer la commutation logique peut être choisie en relation avec le type de porte. II s'ensuit qu'une variation de niveau instantané superposée sur la tension de sortie peut être empêchée. La présente invention n'est pas limitée aux modes de réalisation décrits spécifiquement et des variantes et modifications peuvent être apportées sans que l'on s'écarte du cadre de la présente invention. REVENDICATIONS 1. Circuit Bi-CMOS caractérisé en ce qu'il comprend un premier transistor bipolaire (Q1) comportant un collecteur connecté à une première ligne d'alimentation, un émetteur connecté à une borne de sortie et une base un second transistor bipolaire (Q2) comportant un collecteur connecté à la borne de sortie, un émetteur connecté à une seconde ligne d'alimentation et une base un moyen de commande (5), couplé aux premier et second transistors bipolaires et constitué par un circuit CMOS, pour réaliser des commandes de commutation des premier et second transistors bipolaires sur la base d'un signal d'entrée appliqué sur une borne d'entrée et pour commander un signal de sortie émis en sortie via la borne de sortie sur la base du signal d'entrée ; et un moyen de désactivation (6) couplé de manière opérationnelle au premier transistor bipolaire et audit moyen de commande pour coupler temporairement la base du premier transistor bipolaire à la seconde ligne d'alimentation sur la base d'un courant qui circule dans ledit moyen de commande lorsque le premier transistor bipolaire est rendu bloqué de telle sorte que le premier transistor bipolaire puisse être rapidement rendu bloqué. 2. Circuit Bi-CMOS selon la revendication 1, caractérisé en ce que ledit moyen de commande (5) comprend un premier transistor MOS à canal P (MP1) comportant une source connectée à la première ligne d'alimentation, un drain connecté à la base du premier transistor bipolaire et une grille connectée à la borne d'entrée sur laquelle le signal d'entrée est appliqué un premier transistor MOS à canal N (MN1) comportant un drain connecté à la borne de sortie, une source connectée à la base du second transistor bipolaire et une grille connectée à la borne d'entrée ; et dans lequel ledit moyen de désactivation comprend un second transistor MOS à canal N (MN2) comportant une grille connectée à la source du premier transistor MOS à canal N, un drain connecté à la grille du second transistor MOS à canal N et une source connectée à la seconde ligne d'alimentation. 3. Circuit Bi-CMOS selon la revendication 2, caractérisé en ce que les premier et second transistors MOS à canal N présentent des tailles identiques. 4. Circuit Bi-CMOS selon la revendication 2, caractérisé en ce que les tailles des premier et second transistors MOS à canal N sont inférieures à une taille du premier transistor MOS à canal P. 5. Circuit Bi-CMOS selon la revendication 2, caractérisé en ce qu'une taille du second transistor MOS à canal N est inférieure à celle du premier transistor MOS à canal N. 6. Circuit Bi-CMOS caractérisé en ce qu'il comprend un premier transistor bipolaire (Q1) comportant un collecteur connecté à une première ligne d'alimentation, un émetteur connecté à une borne de sortie et une base un second transistor bipolaire (Q2) comportant un collecteur connecté à la borne de sortie, un émetteur connecté à une seconde ligne d'alimentation et une base un moyen de commande (5) constitué par un circuit CMOS, permettant de réaliser des commandes de commutation des premier et second transistors bipolaires sur la base d'une pluralité de signaux d'entrée appliqués sur des bornes d'entrée et permettant de commander un signal de sortie émis en sortie via la borne de sortie sur la base de la pluralité de signaux d'entrée et un moyen de suppression de bruit instantané couplé de manière opérationnelle au premier transistor bipolaire et audit moyen de commande (5) pour commander un courant qui circule depuis la première ligne d'alimentation jusqu'à la base du premier transistor bipolaire sur la base de variations logiques au niveau de la pluralité des signaux d'entrée de telle sorte qu'un bruit instantané provoqué au niveau de la borne de sortie à l'instant desdites variations logiques puisse être supprimé. 7. Circuit Bi-CMOS selon la revendication 6, caractérisé en ce que ledit moyen de suppression de bruit instantané comprend un moyen de commutateur pour connecter la base du premier transistor bipolaire (Q1) à la seconde ligne d'alimentation lorsque l'un de la pluralité de signaux d'entrée réalise une commutation depuis un premier niveau jusqu'à un second niveau. 8. Circuit Bi-CMOS selon la revendication 6, caractérisé en ce que ledit moyen de suppression de bruit instantané comprend un moyen de décalage de niveau (7B) connecté dans une voie de courant entre la première ligne d'alimentation et la base du premier transistor bipolaire (Q1), pour appliquer une tension à niveau décalé sur la base du premier transistor bipolaire. 9. Circuit Bi-CMOS selon la revendication 6, caractérisé en ce que ledit moyen de suppression de bruit instantané (35) comprend un moyen de commutateur pour connecter un noeud situé dans une voie de courant entre la première ligne d'alimentation et la base du premier transistor bipolaire (Q1) à la seconde ligne d'alimentation lorsque l'un de la pluralité de signaux d'entrée réalise une commutation depuis un premier niveau jusqu'à un second niveau. 10. Circuit Bi-CMOS selon la revendication 6, caractérisé en ce que ledit moyen de suppression de bruit instantané (35) comprend un moyen de dérivation pour décharger soit un noeud contenu dans une voie de courant entre la première ligne d'alimentation et la base du premier transistor bipolaire (Q1) soit la base lorsque l'un de la pluralité de signaux d'entrée réalise une commutation depuis un premier niveau jusqu'à un second niveau. 11. Circuit Bi-CMOS selon la revendication 10, caractérisé en ce que ledit moyen de dérivation comprend une pluralité de transistors MOS connectés en série entre ledit noeud et la seconde ligne d'alimentation, ladite pluralité de transistors MOS comportant des grilles respectives recevant ledit un considéré de la pluralité de signaux d'entrée. 12. Circuit Bi-CMOS selon la revendication 10, caractérisé en ce que ledit moyen de dérivation comprend une pluralité de transistors MOS connectés en série entre la base du premier transistor bipolaire et la seconde ligne d'alimentation, ladite pluralité de transistors MOS comportant des grilles respectives recevant ledit un considéré de la pluralité de signaux d'entrée. 13. Circuit Bi-CMOS selon la revendication 6, caractérisé en ce que ledit moyen de commande réalise un fonctionnement NON-OU sur la pluralité de signaux d'entrée. 14. Circuit Bi-CMOS caractérisé en ce qu'il comprend un premier transistor bipolaire (Q1) comportant un collecteur connecté à une première ligne d'alimentation, un émetteur connecté à une borne de sortie et une base un second transistor bipolaire (Q2) comportant un collecteur connecté à la borne de sortie, un émetteur connecté à une seconde ligne d'alimentation et une base un moyen de commande (5), constitué par un circuit CMOS, permettant de réaliser des commandes de commutation des premier et second transistors bipolaires sur la base d'une pluralité de signaux d'entrée appliqués sur des bornes d'entrée et permettant de commander un signal de sortie émis en sortie via la borne de sortie sur la base de la pluralité de signaux d'entrée et un moyen de génération de tension de référence (40) pour générer, à partir d'une première tension externe et d'une seconde tension externe, au moins une tension d'alimentation interne qui dépend d'une tension de seuil des transistors MOS dudit circuit CMOS, ladite au moins une tension d'alimentation interne étant transportée via soit la première ligne d'alimentation soit la seconde ligne d'alimentation de telle sorte qu'un bruit instantané provoqué au niveau de la borne de sortie à l'instant des variations logiques de la pluralité de signaux d'entrée puisse être supprime. 15. Circuit Bi-CMOS caractérisé en ce qu'il comprend un premier transistor bipolaire (Q1) comportant un collecteur connecté à une première ligne d'alimentation, un émetteur connecté à une borne de sortie et une base un second transistor bipolaire (Q2) comportant un collecteur connecté à la borne de sortie, un émetteur connecté à une seconde ligne d'alimentation et une base un moyen de commande (5), constitué par un circuit CMOS, permettant de réaliser des commandes de commutation des premier et second transistors bipolaires sur la base d'une pluralité de signaux d'entrée appliqués sur des bornes d'entrée et permettant de commander un signal de sortie émis en sortie via la borne de sortie sur la base de la pluralité de signaux d'entrée et un premier plot connecté soit à la première ligne d'alimentation soit à la seconde ligne d'alimentation, ledit premier plot recevant une tension d'alimentation qui dépend d'une tension de seuil de transistors MOS dudit circuit CMOS, ladite tension d'alimentation interne étant transportée via soit la première ligne d'alimentation soit la seconde ligne d'alimentation de telle sorte qu'un bruit instantané provoqué au niveau de la borne de sortie à l'instant de variations logiques de la pluralité de signaux d'entrée puisse être supprimé. 16. Circuit Bi-CMOS selon la revendication 15, caractérisé en ce qu'il comprend en outre un second plot recevant une tension d'alimentation normale supérieure ou inférieure à ladite tension d'alimentation appliquée sur ledit premier plot.