FR 2693288 A1 19940107 FR 9208331 A 19920706 MEMOIRE COMPRENANT UN CIRCUIT D'ADRESSAGE INTERNE POUR LES TESTS EN VIEILLISSEMENT L'invention concerne une mémoire et le test en vieillissement de cette mémoire. Les fabricants de circuits mémoire doivent réaliser de nombreux test afin de qualifier ces circuits par rapport aux diverses normes de fabrication et de qualité existantes. En particulier, le vieillissement accéléré permet de déterminer si les circuits mémoire auront au moins la durée de vie spécifiée dans un environnement donné. De tels tests sont effectués sur des échantillons prélevés dans chaque lot de fabrication. La fragilité des circuits mémoire tient essentiellement aux cellules mémoires. Si une cellule mémoire est altérée, elle peut avoir des fuites de courant importantes qui masquent le courant que conduit une cellule placée sur la même ligne de bit. La lecture d'une cellule sur cette ligne de bit n'est plus fiable. Avec le test en vieillissement, on cherche donc à vieillir les cellules mémoire pour mesurer leur résistance. Le test de vieillissement d'un circuit mémoire consiste donc à accélérer l'altération des cellules en plaçant le circuit mémoire dans une étuve à haute température - de l'ordre 1500C - et en adressant en permanence le plan mémoire en accédant à toutes les cellules successivement pendant une durée déterminée en fonction du type de mémoire et de la durée de vie à qualifier. Dans un exemple, le test dure de 48 à 100 heures. A la fin du test, on vérifie l'état d'altération de la mémoire, en lisant chaque cellule et en comparant avec le résultat d'une lecture qui aura été effectuée avant le début du test. Le test de vieillissement nécessite du matériel coûteux. Il utilise un banc de test et des cartes d'accès aux mémoires. Un banc de test doit permettre de tester plusieurs circuits en même temps placés dans une même étuve, par exemple 20 à 50 circuits. Il faut en effet toujours diminuer les temps de fabrication - test y compris - et utiliser les machines au maximum de leur capacité, pour diminuer les coûts de fabrication toujours trop élevés. Or les capacités mémoire ne cessent d'augmenter le nombre de signaux nécessaire pour adresser un plan mémoire croît rapidement, alors que les capacités d'entrée/sortie des bancs de test ne sont pas extensibles : lorsqu'une limite est atteinte, il faut changer de banc de test. De plus, les cartes d'accès aux mémoires pilotées par le banc de test sont placées avec elles dans les étuves : elles sont donc très coûteuses, car elles doivent pouvoir supporter de manière fiable et répétée de hautes températures. Elles sont donc conçues avec un nombre limité d'entrées/sorties correspondant à l'état de la technique du moment, pour réduire leur coût. Les bancs de test représentent donc une charge très lourde pour les fabricants qui influe directement sur les coûts des circuits mémoire. Dans l'invention, on propose un circuit d'adressage pour le test en vieillissement intégré dans chaque circuit mémoire, qui permet à un banc de test de vieillissement d'avoir un accès simple à la mémoire avec une connectique très réduite, indépendante de la capacité mémoire. Dans l'invention, le banc de test permet de tester toutes les mémoires comportant un circuit d'adressage pour le vieillissement selon l'invention, quelle que soit la capacité de la mémoire. Telle qu'elle est revendiquée, l'invention concerne donc une mémoire comportant un registre d'entrée de signaux d'adresse connecté en sortie sur le bus d'adresse du plan mémoire. Selon l'invention, la mémoire comporte, en outre, un circuit d'adressage pour générer des adresses sur le bus d'adresses pour le test de vieillissement du plan mémoire, comprenant une entrée pour recevoir un signal de test (T) et une entrée pour recevoir un signal d'horloge (H) pour activer le circuit d'adressage et désactiver le registre d'entrée de signaux d'adresses. Lorsqu'un signal de test est détecté, la sortie du registre d'entrée de signaux d'adresse est mise en haute impédance et un signal d'horloge externe est appliqué au générateur de séquences d'adresse. Le générateur d'adresses délivre alors des signaux d'adresse sur le bus d'adresse du plan mémoire. D'autres caractéristiques et avantages de l'invention sont présentés dans la description détaillée qui suit, faite de manière indicative et non limitative en référence aux dessins annexés dans lesquels - la figure 1 représente un dispositif de test de vieillissement intégré selon l'invention, - la figure 2 représente un diagramme temporel des signaux de test. Sur la figure 1 on a représenté un circuit mémoire 1. Ce circuit mémoire comprend de manière connue un plan mémoire 2, un bus d'adresse 3 de ce plan mémoire, un décodeur 4 des adresses du plan mémoire et un registre d'entrée 5 des signaux d'adresse. Le reste du circuit mémoire, comme par exemple les amplificateurs de lecture ou les registres d'entrée/sortie de données, est globalement représenté par un circuit logique 9. Les éléments de ce circuit logique 9 n'étant pas utilisés pour l'accès au plan mémoire pendant le test de vieillissement, ils ne seront pas détaillés plus avant. Le registre d'entrée 5 reçoit les bits d'adresse nécessaires pour adresser le plan mémoire 2 sur des broches d'entrées du circuit mémoire, dans l'exemple MA0-MA8. Le registre d'entrée comprend un étage de sortie 5' connecté en sortie sur le bus d'adresse 3. Cet étage de sortie est un circuit porte 3 états. Il comporte une entrée de commande Hîl qui permet, lorsqu'elle est active, de mettre la sortie de l'étage en haute impédance. Cela a alors pour effet de libérer le bus d'adresses 3 du niveau imposé par les entrées d'adresse MAO-MA8. Par défaut, cette entrée de commande HI1 est inactive. Le bus d'adresse 3 arrive sur le décodeur 4. C'est le décodeur qui permet d'accéder à une ou plusieurs cellules du plan mémoire. En pratique, on accède en général à plusieurs cellules formant un mot mémoire, par exemple un mot de 8 bits de données. De manière classique, l'accès en lecture d'un mot du plan mémoire se fait de la manière suivante : on présente des signaux d'adresse sur les broches d'entrée adresse MA0-MA8. On présente un signal de sélection du boîtier du circuit mémoire noté typiquement CE (chip enable en littérature anglo-saxonne), qui active en particulier les registres d'entrée et le décodeur du circuit mémoire. Le registre d'entrée 5 activé par ce signal CE transmet alors les signaux d'adresse MA0-MA8 sur le bus d'adresse 3 du plan mémoire. Le décodeur 4 décode les signaux d'adresse A0-A8 qui lui sont présentés par le bus et applique les signaux de lecture aux cellules ainsi sélectionnées. Selon l'invention, le circuit mémoire comprend un circuit d'adressage pour le test en vieillissement. Ce circuit d'adressage comporte principalement un générateur d'adresses 6 connecté en sortie sur le bus d'adresse 3 du plan mémoire et un détecteur de niveau 7 sur une entrée de commande de test T du circuit mémoire qui délivre en sortie un signal V de validation du test. Le circuit d'adressage permet d'invalider en test l'accès en lecture classique que l'on vient de décrire pour valider un accès permettant le vieillissement de la mémoire. Le principe général de l'invention est d'invalider la sortie 5' du registre d'entrée 5 des signaux d'adresse; d'activer le générateur d'adresses 6 au moyen du signal de validation V délivré en sortie du détecteur de niveau 7; et d'appliquer sur une entrée d'horloge CLK du générateur d'adresses un un signal d'horloge externe H. Le générateur 6 délivre alors en permanence des adresses sur le bus d'adresses 3 du plan mémoire 2. Le signal d'horloge externe H est appliqué sur une entrée du circuit mémoire connectée sur l'entrée horloge CLK du générateur d'adresses 6. Avantageusement, et comme représenté sur la figure 1, on prévoit de transmettre le signal d'horloge externe H sur l'entrée du signal de sélection de boîtier CE. En effet, ce signal logique qui est généralement actif sur le niveau bas, va ainsi passer d'un niveau actif à un niveau passif cycliquement, ce qui va également cycliquement valider ou invalider l'ensemble des circuits logiques de la mémoire, en particulier le décodeur 4, le registre d'entrée 5 et le circuit logique 9. On impose de cette manière des conditions de fonctionnement très dures qui vont permettre de mesurer la tenue de ces circuits logiques. Dans ce cas, le circuit d'adressage comporte un commutateur logique 8, pour commuter ou non l'entrée de sélection du boîtier sur le générateur d'adresses 6. En effet, ce dernier ne doit pas être activé en fonctionnement normal du circuit mémoire. Le commutateur logique 8 reçoit en entrée le signal de sélection du boîtier CE. Il reçoit comme signal de commutation, le signal V de validation du test délivré en sortie du détecteur de niveau 7 et délivre en sortie le signal d'horloge H qui est appliqué sur l'entrée horloge CLK du générateur d'adresses 6. Lorsque le signal de validation V est inactif, le commutateur logique délivre en sortie un potentiel de référence, par exemple zéro volt. Le fonctionnement est alors le suivant : lorsque le circuit mémoire doit être testé en vieillissement, il est placé dans une étuve à haute température. Un banc de test BT délivre les signaux d'älimentation du circuit mémoire, typiquement Vcc (5 volts) et Vss, un signal d'horloge H et un signal de test T. Le générateur d'adresses 6 de la mémoire est alors activé et le registre d'entrée 5 invalidé. Dès que le banc de test BT ne délivre plus le signal d'horloge externe H ou le signal de commande de test T, le générateur n'est plus activé et il n'y a plus d'accès au plan mémoire. Le test est alors terminé. Dans l'exemple représenté sur la figure 1, le signal d'horloge H est appliqué sur l'entrée de sélection du circuit mémoire CE et le signal de test T est appliqué sur une entrée de test. Lorsque le détecteur 7 détecte sur cette entrée un niveau actif du signal de test T, il délivre en sortie un signal de validation V dont le niveau actif invalide le registre d'entrée 5 des signaux d'adresse, valide le générateur d'adresses 6 et commute le signal d'horloge H sur l'entrée horloge CLK du générateur d'adresses 6. L'invalidation du registre d'entrée 5 des signaux d'adresse consiste à déconnecter sa sortie du bus d'adresse, c'est à dire à mettre sa sortie en haute impédance, en appliquant un signal de mise en haute impédance de son étage de sortie. La validation du générateur d'adresses 6 consiste à l'initialiser. L'horloge externe H, qui lui est appliquée via le commutateur logique 8, lui permet de générer des adresses sur le bus d'adresse du plan mémoire. Un diagramme temporel des signaux d'adresses est représenté sur la figure 2. Dans un exemple, le signal de validation V est actif sur un niveau haut; l'initialisation du générateur d'adresses 6 se fait sur un front montant; et le signal de mise en haute impédance de l'étage de sortie du registre d'entrée 5 est actif sur un niveau haut. Dans ces conditions, le signal de validation V est directement appliqué au commutateur logique 8 et au générateur d'adresses 6. Pour ce dernier, un circuit de mise en forme du front d'initialisation peut être prévu (non représenté). Enfin, un inverseur 9 du signal de validation V est prévu dont la sortie est connectée sur l'entrée Hîl de mise en haute impédance de l'étage de sortie 5'. Dans l'exemple de la figure 1, le générateur d'adresses 6 comprend un compteur 11 rebouclé sur lui même et un étage de sortie 12. Le compteur 11 compte les pulsations de l'horloge H et délivre le résultat du comptage sur 9 bits B0-B8 et 1 bit de retenue C. Le bit de retenue C est rebouclé sur l'entrée RAZ du compteur, pour remettre à zéro le compteur lorsque le compteur a compté 29 pulsations. Ainsi, le compteur compte indéfiniment de 0 à 29-1 et adresse ainsi cycliquement tout le plan mémoire. Le bit de retenue C et le signal de validation V dont le front montant est utilisé pour initialiser le générateur d'adresse sont donc avantageusement combinés dans un circuit porte OU 10 dont la sortie est appliquée sur l'entrée de remise à zéro RAZ du compteur 11. Les 9 bits B0-B8 du compteur 12 sont transmis via un étage de sortie 12 sur le bus d'adresses 3 du plan mémoire. L'étage de sortie 12 est un circuit porte 3 états ayant une entrée H12 de mise en haute impédance. Quand le test n'est pas validé, cet étage doit être mis en haute impédance et quand le test est validé, cet étage doit imposer sur le bus d'adresses les niveaux logiques des bits B0-B8. En retenant comme convention que l'entrée H12 de mise en haute impédance est active à l'état bas, le signal de validation V est appliqué sur cette entrée H12 pour obtenir la-fonction désirée. D'autres réalisations sont possibles. Le générateur peut par exemple comporter autant de diviseurs successifs d'horloge que de bits d'adresse à générer. Avantageusement, le signal de test T est appliqué sur un bit d'adresse du plan mémoire, MA8 dans l'exemple. On peut choisir le niveau de test égal à une tension élevée, par exemple 12 volts. Dans ce cas, (représenté en pointillé sur la figure 1), le bit d'adresse A8 ne sera pas directement transmis au registre d'entrée 5 des signaux d'adresse qui est généralement en logique TTL. Le détecteur 7 sera alors, de préférence, un détecteur trois niveaux qui: - lorsqu'il détecte un premier ou un deuxième niveau correspondant à la logique binaire des bits d'adresse, commute le bit d'adresse MA8 en entrée du registre d'entrée 5 et désactive sa sortie de validation V; - lorsqu'il détecte un troisième niveau correspondant au mode de test, il ne commute pas le bit d'adresse MA8 sur le registre d'entrée 5 et active sa sortie de validation V. On notera qu'il est particulièrement avantageux d'utiliser des broches déjà existantes sur le boîtier du circuit mémoire. En effet, il est moins coûteux de rajouter des détecteurs ou des commutateurs logiques sur des broches déjà prévues, que de devoir ajouter des broches supplémentaires dédiées à de nouvelles fonctisons Les boîtiers étant normalisés, ajouter une broche peut obliger à passer au boîtier normalisé supérieur par exemple d'un boîtier 20 broches à un boîtier 24 broches. Le banc de test selon l'invention est alors particulièrement simplifié. Il s'agit, en effet au lieu de transmettre à chacun des circuits mémoire placés dans l'étuve, les signaux d'adresse MA0-MA8, les tensions d'alimentation Vcc, Vss et le signal de sélection du boîtier CE, de transmettre seulement un signal de test T, un signal d'horloge H et les tensions d'alimentation Vcc et Vss. Le banc de test selon l'invention est indépendant de la capacité mémoire. Le test en vieillissement est particulièrement simplifié puisque le banc de test n'a plus à générer des séquences d'adresse vers les circuits mémoire placés dans l'étuve. Le circuit d'adressage selon l'invention est réalisé par des circuits logiques dont l'intégration est aisée. Il permet de sérieuses économies et une simplification de la procédure de test. REVENDICATIONS 1. Mémoire (1) comportant un registre d'entrée (5) de signaux d'adresse connecté en sortie sur le bus d'adresse (3) du plan mémoire (2), caractérisée en ce qu'elle comporte en outre un circuit d'adressage pour générer des adresses sur le bus d'adresses (3) pour le test de vieillissement du plan mémoire (2), une entrée pour recevoir un signal de test (T) et une entrée pour recevoir un signal d'horloge (H) permettant d'activer le circuit d'adressage et désactiver le registre d'entrée de signaux d'adresses. 2. Mémoire selon la revendication 1, caractérisée en ce que l'entrée pour recevoir le signal d'horloge (H) est l'entrée de sélection (CE) de la mémoire. 3. Mémoire selon la revendication 2, caractérisée en ce que le circuit d'adressage comporte en outre un générateur d'adresses et un détecteur (7) de niveau, dont l'entrée est connectée à l'entrée pour recevoir un signal de test (T) et dont la sortie délivre un signal de validation (V) pour commander la mise en haute impédance de la sortie (5') du registre d'entrée (5) de signaux d'adresse. 4. Mémoire selon la revendication 2 ou 3, caractérisée en ce que le signal de validation (V) commande la commutation du signal dthorloge (H) sur le générateur d'adresses (6). 5. Mémoire selon l'une des revendications précédentes, caractérisée en ce que le générateur d'adresses (6) est un compteur (12) rebouclé sur lui-même afin d'effectuer indéfiniment le cycle d'adressage complet du plan mémoire. 6. Mémoire selon la revendication 5, caractérisé en ce que le signal de validation commande la remise à zéro du compteur (12). 7. Mémoire selon l'une quelconque des revendications précédentes, caractérisée en ce que l'entrée de test (T) correspond à un bit d'adresse (MA8) et que le détecteur (7) de niveau est un détecteur trois états, qui sur détection d'un premier (0 volt) ou d'un deuxième niveau (5 volts) applique le bit d'adresse (A8) sur le registre d'entrée (5) des signaux d'adresse et qui, sur détection du niveau de test (T), met la sortie du registre d'entrée (5) des signaux d'adresse en haute impédance et applique le signal d'horloge (H) au générateur d'adresses (6).