FR 2696023 A1 19940325 FR 9211156 A 19920918 MEMOIRE A ACCES RAPIDE L'invention concerne une mémoire accessible en un temps de cycle prédéterminé selon un mot de données de format déterminé en fonction du nombre de bornes d'accès aux données de la mémoire, et comportant - des points mémoires arrangés en matrice, adressables, par groupes de points en nombre déterminé et rangés, par des moyens de décodage de bits d'adresse codée et dont les données sont accessibles au moyen d'un bus de données parallèle comprenant autant de liaisons que de points mémoires par groupe reliées respectivement aux points mémoires de même rang et - un registre, relié au bus, d'échange de données avec les groupes de points mémoires, dans le temps de cycle d'accès. Dans un système informatique, les données communes aux divers processeurs sont regroupées dans une mémoire de masse, les processeurs ne conservant localement que les données qu'ils utilisent fréquemment, par exemple des données pour la mise en oeuvre de leur logiciel. La mémoire de masse comporte des composants adaptés pour mémoriser, sous relativement faible volume, une grosse masse de données et à un coût, pondéré par la capacité de stockage, relativement faible. Cependant, le temps d'accès à une mémoire de masse est relativement long car la technologie des composants utilisés favorise le coût et le volume au détriment de la vitesse. Inversement, le volume des données stockées près des processeurs est limité et il faut pouvoir y accéder rapidement pour dérouler les programmes. Des mémoires rapides, sous forme de circuits intégrés, sont alors utilisées. Bien que relativement plus coûteux, ces circuits sont en nombre limité, ce qui ne grève pas le coût total. Une situation de cette sorte présente cependant un inconvénient. En effet, lorsqu'un processeur accède à des données contenues dans la mémoire de masse, il doit suspendre l'exécution de son programme jusqu'à la fin du temps d'accès, ce qui diminue son rendement. Pour remédier à cette situation, il est connu d'utiliser une mémoire cache, ou cache, qui est une mémoire de taille limitée, utilisant des composants à accès rapide, par exemple des circuits intégrés, et qui est associée à la voie d'accès à la mémoire de masse. Le principe à la base de l'utilisation de la mémoire cache est le suivant. Il est possible de prévoir, avec une faible probabilité d'erreur, l'adresse des données qui seront à court terme demandées par un processeur. En effet, les données demandées sont en général regroupées par blocs, si bien que la réception, par la mémoire de masse, d'adresses successives permet à une logique de gestion de la mémoire cache d'en déduire, par extrapolation, les adresses des données qui vont être demandées à court terme. Pendant les temps morts de la mémoire de masse, le cache va alors y lire les données correspondantes. Lorsque le processeur envoie ensuite l'une des adresses prévues, le cache, reconnaissant cette adresse, se substitue, pour répondre, à la mémoire de masse qui, vue du processeur, parait avoir un temps d'accès réduit. Cette amélioration, bien que considérable, reste cependant encore limitée par le temps d'accès à la mémoire cache. De plus, il se peut qu'il n'y ait pas eu de temps morts suffisants pour charger le cache avec toutes les données voulues. La même limitation en temps d'accès intervient lorsque le processeur veut accéder à sa mémoire locale. Le document FR-A- 2 624 631 propose, pour améliorer le temps d'accès à une mémoire accessible par une pluralité de processeurs distants, une structure en étoile avec un aiguilleur relié, d'un côté, à l'accès de données de la mémoire et, de l'autre côté, à une pluralité de registres rapides reliés respectivement aux processeurs. Cette structure en étoile, qui, à la place d'un bus, utilise des liaisons individuelles, permet, au prix d'une multiplication des liaisons, des transmissions rapides entre les processeurs et leurs registres. Cependant le débit des échanges entre la mémoire et l'aiguilleur reste limité par le format des mots de données (format mot) de la mémoire, c'est-à-dire le nombre de liaisons parallèles d'accès aux données de la mémoire, quelques octets, et-par le temps de cycle de la mémoire. En d'autres termes, on n'a optimisé que l'environnement de la mémoire, sans améliorer celle-ci, ce qui n'améliore que peu la bande passante. La présente invention vise à résoudre ce problème. A cet effet, l'invention concerne une mémoire du type indiqué ci-dessus, caractérisée par le fait que le registre d'échange a une taille supérieure au format mot et est agencé pour échanger, avec les bornes d'accès, dans le temps de cycle d'accès, des bits, en nombre supérieur au format mot, destinés à ou provenant de points mémoires, sous le contrôle de moyens sélectionnant, en fonction de bits d'adresse supplémentaires appliqués à la mémoire, une zone du registre d'échange de taille égale au format mot. Ainsi, l'accession, en un temps de cycle, à plus de bits de données que ne le prévoit le format mot, accroît d'autant la bande passante de la mémoire. Le registre d'échange est de taille limitée par rapport au total des points mémoires, ce qui, d'une part, limite l'influence, défavorable sur la vitesse de fonctionnement, des éléments parasites sur les liaisons internes et, d'autre part, autorise à choisir, pour ce registre d'échange, une autre structure d'éléments logiques et mémoires, ou même une autre technologie "semiconducteur", plus rapide mais plus volumineuse que celle concernant les points mémoires. Vue d'un utilisateur, la mémoire conserve un nombre de bornes d'accès en données qui reste limité au format du mot de données, le gain en bande passante étant acquis par accroissement de la vitesse de transmission, ce qui évite une modification des systèmes existants. Avantageusement, le registre d'échange est agencé pour écrire dans les points mémoires sous le contrôle de moyens descripteurs d'écriture comportant un registre de masquage à sorties parallèles en nombre égal au rapport entre le nombre des points mémoires d'un groupe et le format mot, chaque sortie du registre de masquage étant reliée en propre à des entrées de commande, en écriture vers les points mémoires, d'ensembles de portes de masquage associées à des points mémoires de rangs voisins en nombre égal au format mot, l'état inactif des sorties du registre de masquage interdisant l'écriture à travers lesdites portes de masquage, et les moyens de sélection de zone étant agencés pour, à chaque transfert de bits des bornes d'accès vers une zone du registre d'échange, écrire un bit d'activation dans une position particulière du registre de masquage correspondant à ladite zone, ledit bit d'activation faisant passer à l'état actif une, correspondante, desdites sorties du registre de masquage et supprimant alors l'interdiction d'écriture dans les points mémoires correspondants. On évite ainsi de devoir préalablement lire un groupe de points dans lequel l'écriture de bits dans un nombre limité d'emplacements du groupe ne se ferait, si la commande d'écriture était unique, qu'en écrivant dans la totalité du groupe, donc en écrasant les données existantes qu'il n'y aurait pas lieu de modifier. Pour améliorer encore la bande passante de la mémoire, on prévoit avantageusement des moyens de gestion d'accès agencés pour régler, sous la commande de signaux externes, des contentions d'accès auxdites bornes d'accès et au bus de données entre, d'une part, ledit registre d'échange coopérant avec ledit registre de masquage, et, d'autre part, un autre registre d'échange coopérant de même avec un autre registre de masquage, branchés en parallèle avec l'ensemble desdits registres d'échange et registre de masquage. Ainsi, les registres d'échange peuvent travailler de façon entrelacée dans le temps, l'un étant relié à un instant, avec l'extérieur de la mémoire tandis que l'autre est relié aux points mémoires. La mémoire est, de préférence, réalisée sous la forme d'un circuit intégré. Comme le nombre de broches d'accès aux données n'est pas accru, le volume et le coût du boîtier correspondant sont sensiblement ceux d'une mémoire connue. L'invention sera mieux comprise à l'aide de la description suivante de la forme de réalisation préférée de la mémoire de l'invention, en référence au dessin annexé, sur lequel - la figure 1 est un schéma par blocs représentant les divers circuits fonctionnels de la mémoire de l'invention, - la figure 2 représente en détail des points mémoires de la mémoire, avec leurs portes d'accès, et - la figure 3 représente un circuit d'interface de données de la mémoire. La mémoire représentée sur la figure 1 est, dans cet exemple, une mémoire dynamique à accès aléatoire (RAM), ici un circuit intégré d'une capacité de 2 Mbits, comportant une matrice 1 à deux dimensions de points mémoires 2 ici arrangés en 2048 lignes et dont les 1024 colonnes sont reliées à un circuit d'interface 40. Pour la clarté du dessin, il n'est représenté que 4 liaisons de ligne 11-14 d'un ensemble de liaisons de ligne 10 ainsi que 8 liaisons de colonne 21-28 d'un bus interne de données 20, bidirectionnel, permettant l'accès aux points mémoires 2. Les points mémoires 2 de chaque ligne sont réunis et rangés en groupe, respectivement 31-34. Les liaisons de ligne 11-14 sont reliées en propre à des sorties d'un décodeur d'adresse 41 relié en entrée à des bornes d'adresse ligne 42 de la mémoire, recevant, de l'extérieur de la mémoire, 11 bits d'adresse ligne codée AD1. Les points mémoires 2 de même rang dans chaque groupe de points mémoires 31-34 sont reliés en propre à l'une des liaisons de colonne 21-28. Les liaisons de colonne 21-28 sont aussi reliées en propre à des entrées/sorties parallèles d'un registre d'échange 43 appartenant au circuit d'interface 40. D'autres entrées/sorties parallèles du registre d'échange 43, aussi en nombre de 1024 et regroupées en 128 octets de bits de rangs consécutifs, correspondant respectivement aux 1024 liaisons de colonne 21-28 du bus interne de données 20, sont reliées, par des liaisons d'un bus interne de données 50, à 1024 entrées/sorties, dont 4 (51-54) sont représentées, elles aussi groupées en 128 octets de bits de rangs successifs, d'un multiplexeur/démultiplexeur 44 du circuit d'interface 40. Les entrées/sorties du registre d'échange 43 reliées au bus interne de données 20 sont reliées à une rangée de 1024 bascules 62 à 1 bit du registre d'échange 43 dont les sorties sont respectivement reliées aux liaisons de même rang du bus interne de données 50. Une entrée de commande de mémorisation, non représentée, dans les bascules 62 est commune à toutes. En sens inverse, une rangée de 1024 bascules à 1 bit 63 du registre d'échange 43 est reliée en entrée aux 1024 liaisons du bus interne de données 50 et, en sortie, aux 1024 liaisons de même rang du bus interne de données 20. Ces dernières bascules sont regroupées en 128 zones (4 étant représentées) de 8 bascules de rangs successifs, ayant une commande de mémorisation individuelle propre à chaque zone d'un octet. Le multiplexeur/démultiplexeur 44 est relié par ailleurs, en entrée/sortie, par un bus externe de données 60, à des bornes 45 d'accès en données de la mémoire. Les bornes 45 d'accès en données sont en nombre égal au format du mot de données de la mémoire, c'est-àdire au nombre de bits pouvant être simultanément lus ou écrits en mémoire à un instant donné. Dans cet exemple, le format mot de données est de 1 octet, seules deux bornes 45 d'accès en données sur les 8 étant représentées.Le multiplexeur/démultiplexeur 44 comporte 8 circuits multiplexeurs/démultiplexeurs identiques (non représentés) montés en batterie parallèle, permettant de mettre en relation les 8 bornes 45 d'accès en données avec 8 portes d'aiguillage en entrée/sortie choisies parmi- 128 (4 blocs de portes d'aiguillage 64 d'un octet chacun étant représentés), correspondant à l'un des 128 octets du multiplexeur/démultiplexeur 44, et donc aussi avec l'un des 128 octets correspondants du registre d'échange 43. Un décodeur d'adresse colonne 48, relié en entrée à des bornes 46 d'adresse colonne codée AD2, décode l'adresse colonne AD2 et comporte 128 sorties décodées (dont seules quatre, 56-59, sont représentées) soit une sortie décodée associée à chaque adresse colonne AD2 décodée. Pour sa commande d'aiguillage, le multiplexeur/ démultiplexeur 44 est relié, en entrée, aux 128 sorties décodées 56-59, chacune déterminant l'octet de portes 64 qui est mis en relation avec les bornes d'accès en données 45. Le nombre des bornes d'adresse colonne 46, donc des bits de l'adresse AD2, est déterminé par le nombre de colonnes divisé par le nombre de bits du format du mot de données, soit 1024 / 8 = 128, ce qui nécessite 7 bits pour l'adresse colonne AD2. Sous la commande des bits d'adresse colonne AD2, le multiplexeur/démultiplexeur 44 met en relation le bus externe de données 60 avec une zone de 1 octet, parmi 128 zones, du registre d'échange 43, chaque zone concernant 8 colonnes 21-28 de rangs consécutifs qui ont la même adresse colonne AD2. La mémorisation, dans le registre d'échange 43, de chaque octet provenant du bus externe de données 6 est commandée par la sortie décodée 56-59 de même adresse colonne AD2 du décodeur d'adresse colonne 48, reliée à l'entrée de commande de mémorisation individuelle correspondante du registre d'échange 43. Un registre de masquage 61 du circuit d'interface 40, à 128 entrées parallèles et 128 sorties parallèles correspondantes, seules 4 de ces entrées et de ces sorties (66-69) étant représentées, est relié, par ses entrées parallèles, à respectivement chacune des 128 sorties décodées 56-59 du décodeur d'adresse colonne 48 et mémorise dans des bascules leurs diverses activations successives lorsque l'adresse colonne AD2 varie, ce qui fait passer à l'état actif, sauf en phase de lecture des points mémoires 2, les sorties correspondantes 66-69, propres à chaque adresse colonne décodée AD2, du registre de masquage 61. Le détail des conditions de fonctionnement des bascules du registre de masquage 61 et de l'état de ses sorties 66-69 est exposé plus loin. Au niveau de chaque ligne 11-14 de points mémoires 2, chacune des 128 sorties 66-69 du registre de masquage 61 est reliée à une première entrée d'une porte de masquage (109, 119 sur la figure 2) à deux entrées, propre à la ligne 11-14 considérée, dont la sortie est reliée en propre, au niveau du groupe 31-34 considéré, à une entrée de 1 parmi 128 zones regroupant les 8 points mémoires 2 de même adresse colonne AD2 que celle associée à la sortie 66-69 concernée du registre de masquage 61. L'agencement d'une zone 100 de 8 points mémoires est représenté sur la figure 2, la zone voisine 110 de points mémoires du même groupe (ligne) n'étant que partiellement représentée. Contrairement au cas de la figure 1, tous les points mémoires, ici au nombre de 8, 101-108, sont représentés. 8 liaisons 111-118 des colonnes correspondantes (faisant partie du faisceau de 1024 liaisons de colonne 20) sont respectivement reliées à chaque point mémoire 101-108. Une seconde entrée des 128 portes de masquage, comme 109, 119, du groupe 31-34 est reliée à la liaison de ligne 11-14 correspondante. La figure 3 représente un circuit d'interface 140 de même constitution et même fonction que le circuit d'interface 40, mais dont les phases de fonctionnement sont différentes de celles du circuit d'interface 40. Le circuit d'interface 140 comporte les mêmes circuits que le circuit d'interface 40, portant la référence du circuit équivalent dans le circuit d'interface 40, avec, en plus, la centaine 1. Le registre d'échange 143 est relié de même au bus interne de données 20 tandis que le multiplexeur/démultiplexeur 144 est relié au bus externe de données 60 et aux bornes d'adresse colonne 46. La mémoire comporte 3 bornes de commande 81-83 (figure 1) recevant, de l'extérieur, 3 bits de commande CL1, CL2 et CL3 qui sont appliqués à un décodeur de commande 80 à 5 sorties, dont l'une peut être à l'état actif, selon l'état des 3 bits CL1, CL2 et CL3, conformément au tableau 1 ci-dessous, et commande l'opération correspondante indiquée. TABLEAU 1 CL1 CL2 CL3 0 0 O Cycle de rafraîchissement de la mémoire. 1 0 O Transfert du contenu du registre d'échange 43 dans les points mémoires 2 de la liaison de ligne 10 adressée puis mise à l'état inactif des bascules du registre de masquage 61. 1 0 1 Transfert du contenu du registre d'échange 143 dans les points mémoires 2 de la liaison de ligne 10 adressée puis mise à l'état inactif des bascules du registre de masquage 161. 1 1 O Transfert du contenu des points mémoires 2 de la liaison de ligne 10 adressée dans le registre d'échange 43, avec mise à l'état actif, pendant unique ment cette opération, des sorties 66-69 du registre de masquage 61. 1 1 1 Transfert du contenu des points mémoires 2 de la liaison de ligne 10 adressée dans le registre d'échange 143, avec mise à l'état actif, pendant uniquement cette opération, des sorties 166-169 du registre de masquage 161. 3 autres bornes de commande 91-93 de la mémoire reçoivent, de l'extérieur, 3 bits de commande CR1, CR2 et CR3 appliqués aux entrées d'un décodeur de commande 90 à 5 sorties, dont l'une peut être à l'état actif, selon l'état des 3 bits CR1, CR2 et CR3, conformément au tableau 2 ci-dessous, et commande l'opération correspondante indiquée. TABLEAU 2 CR1 CR2 CR3 O x y (x, y : quelconques); pas d'opération; bus externe de données 60 à haute impédance 1 0 O Lecture d'un octet d'une zone du registre d'échange 43 vers le bus externe de données 60. 1 0 1 Lecture d'un octet d'une zone du registre d'échange 143 vers le bus externe de données 60. 1 1 O Ecriture d'un octet du bus externe de données 60 dans le registre d'échange 43 et mise à l'état actif de la bascule correspondante du registre de masquage 61. 1 1 1 Ecriture d'un octet du bus externe de données 60 dans le registre d'échange 143 et mise à l'état actif de la bascule correspondante du registre de masquage 161. Les sorties des décodeurs de commande 80 et 90 gèrent, en particulier, les contentions d'accès aux bornes d'accès 45 et au bus interne de données 20 entre, d'une part, le registre d'échange 43, coopérant avec le registre de masquage 61, et, d'autre part, le registre d'échange 143 coopérant de même avec le registre de masquage 161. Les sorties des décodeurs de commande 80 et 90 sont reliées à des circuits portes et à des circuits d'horloge de mémorisation de type connu, en particulier à l'entrée de commande et de mémorisation commune dans les registres d'échange 43 et 143, pour effectuer les opérations d'écriture et de lecture. Les sorties des décodeurs de commande 80 et 90 commandent aussi individuellement la mémorisation dans les bascules 62 et 63, le choix de la fonction multiplexeur/démultiplexeur des multiplexeurs/ démultiplexeurs 44 et 144 et autorisent l'activation des bascules et des sorties 6669 et 166-169 des registres de masquage 61 et 161 lorsque les multiplexeurs/démultiplexeurs 44 et 144 sont commandés pour fonctionner en démultiplexeur. Lors d'une lecture des points mémoires 2 par le registre d'échange 43 ou 143, les 128 sorties 66-69 ou 166-169 du registre de masquage 61 ou 161 sont forcées simultanément à l'état actif sous la commande des sorties du décodeur de commande 80, ce qui autorise l'accès aux 128 zones d'un octet, comme 100, de la ligne 11-14 adressée, à travers les portes de masquage comme 109. En lecture des points mémoires 2, les sorties des bascules du registre de masquage 61 sont isolées des sorties 66-69 correspondantes et l'état de ces bascules reste inchangé. Les commandes de lecture et d'écriture dans les points mémoires 2 d'une mémoire dynamique étant connues, elles ne sont pas détaillées ici. La mémoire reçoit aussi, sur une borne d'horloge 99, un signal d'horloge rapide, ici à 100 Mégahertz, utilisé par les circuits décrits cidessus, soit directement soit après division. Le fonctionnement de la mémoire est le suivant. Pour écrire dans la mémoire, on peut effectuer un premier cycle mémoire de 100 nanosecondes (ns) au cours duquel 10 octets seront écrits dans le registre d'échange 43 (ou 143) à partir des bornes 45 d'accès en données. Le premier cycle mémoire peut être répété pour écrire plus de 10 octets dans le registre d'échange 43. On peut tout aussi bien n'écrire qu'un ou quelques octets, en à chaque fois 10 ns, et ne pas effectuer un cycle mémoire complet de 100 ns. Dans un second cycle mémoire, on transfère en bloc, dans les points mémoires 2, les 128 octets contenus dans le registre 43, dans la mesure où les octets correspondants ne sont pas masques par la sortie 66-69 correspondante du registre de masquage 61, qui joue le rôle d'un descripteur d'écriture gardant trace des écritures d'octets, dans le registre d'échange 43, en provenance du bus externe de données 60. Pour l'écriture dans le registre d'échange 43, lors du premier cycle mémoire de 100 ns, de plusieurs octets du bus externe de données 60 correspondant à des adresses colonnes AD2 différentes et à une même adresse ligne AD1, on applique 7 bits d'adresse colonne AD2 à l'un des, ici aux deux, décodeurs d'adresse colonne 48 et 148. Les bits CR1, CR2 et CR3 sont respectivement mis à l'état 110 dans un premier temps opératoire de 10 ns du cycle mémoire, ce qui, dans cet exemple, sélectionne le registre d'échange 43 en écriture à partir du bus externe de données 60. Le temps opératoire de 10 ns correspond à la période du signal d'horloge rapide.Le multiplexeur/démultiplexeur 44 fonctionne alors en démultiplexeur sous la commande du décodeur de commande 90 recevant les bits CR1, CR2 et CR3 et aiguille un octet parvenant par le bus externe de données 60 vers la zone du registre d'échange 43 correspondant à l'adresse colonne AD2. Le registre d'échange 43 mémorise l'octet correspondant sous la commande de la sortie décodée 56-59 correspondante du décodeur d'adresse colonne 48. Simultanément, le registre de masquage 61 mémorise le passage à l'état actif de la sortie décodée 56-59 du décodeur d'adresse colonne 48 et la bascule de la sortie correspondante 66-69 du registre de masquage 61 passe à l'état actif. Dans un deuxième temps opératoire de 10 ns du premier cycle mémoire de 100 ns, les mêmes opérations se répètent, après changement de l'adresse colonne AD2. Au bout d'un cycle mémoire de 100 ns, 10 octets ont été chargés dans le registre d'échange 43, en des zones voisines ou non. Pendant le premier cycle mémoire de 100 ns, on suppose, à titre d'exemple, qu'a lieu une opération de lecture de la mémoire par le registre d'échange 143. En effet, l'écriture, décrite ci-dessus, des octets du bus externe de données 60 dans le registre d'échange 43 n'occupe pas le bus interne de données 20 ni les liaisons de ligne 10 et de colonne 20. Les bits CL1, CL2 et CL3 ont alors la configuration "111" et l'on dispose du cycle de 100 ns pour transférer, en une seule opération, les 128 octets d'un groupe 31-34 adressé par le décodeur d'adresse 41 recevant 11 bits d'adresse ligne AD1. Les sorties du registre de masquage 161 sont toutes forcées à l'état actif par les sorties du décodeur de commande 80, ce qui ouvre toutes les portes de masquage, comme 109, de la ligne 11-14 adressée.Cela permet au registre d'échange 143 de lire l'état des points mémoires 2 correspondants, sur le bus interne de données 20, et de le mémoriser sous la commande du décodeur de commande 80. Dans le second cycle mémoire de 100 ns, les circuits d'interface 40 et 140 poursuivent leur écriture et lecture respective. Chacun d'eux accède au bus de données interne 20 ou externe 60 qu'utilisait l'autre circuit d'interface 140 et 40 au cycle mémoire précédent, c'est-à-dire que les bits de commande CL1, CL2, CL3, et CR1, CR2, CR3 ont respectivement les configurations "100" et "101". L'écriture du contenu, après masquage, du registre d'échange 43 dans un groupe de 1024 points mémoires 2, correspondant à une liaison de ligne 11-14 activée par le décodeur d'adresse 41 recevant l'adresse ligne AD1 voulue, s'effectue en une seule fois par ouverture de certaines portes de masquage, comme 109, de la liaison de ligne 11-14 concernée. Celles des portes de masquage qui sont déverrouillées par la liaison de ligne 11-14 activée transmettent au point mémoire 2 correspondant l'état de la liaison de colonne 21-28 (111-118), associée. L'écriture dans la ligne de points mémoires 2 remet à l'état inactif les bascules du registre de masquage 61, ses sorties 66-69 passant à l'état inactif et verrouillant, pour l'écriture, toutes les portes de masquage, comme 109.Dans cet exemple, il n'a pas été prévu de signal externe pour la remise à l'état inactif du registre de masquage 61. Pendant ce même second cycle mémoire, le multiplexeur/ démultiplexeur 144 fonctionne en multiplexeur, sous la commande des bits CR1, CR2 et CR3. Un octet provenant du registre d'échange 143, lu en mémoire lors du premier cycle mémoire, est aiguillé par le multiplexeur/démultiplexeur 144 vers le bus externe de données 60 toutes les 10 nanosecondes, rythme auquel change l'adresse colonne AD2, ce qui permet la lecture de 10 octets lors du second cycle mémoire de 100 ns, qui est répété, si besoin est, pour lire plus de 10 octets, ou bien raccourci pour lire moins de 10 octets. D'autres fonctionnements entrelacés des registres d'échange 43 et 143 sont encore possibles, par exemple des écritures alternées dans les registres d'échange 43 et 143, à partir du bus externe de données 60, sur, par exemple, un nombre de 13 cycles mémoire de 100 ns, nombre égal à l'arrondi de 128 octets d'une ligne/10 octets transférés, par cycle mémoire, de la mémoire dans un registre d'échange. On peut ainsi écrire en mémoire un flux continu d'octets à 100 M octets/s puisque le temps d'écriture, vers la mémoire, d'un registre d'échange est utilisé pour charger, depuis l'extérieur, l'autre registre d'échange. Il en est de même en lecture de la mémoire. Le gain maximal de bande passante aux bornes 45 d'accès en données est ainsi d'un facteur 10 et le temps de latence pour accéder à tout octet d'une ligne de la mémoire déjà lue par un registre d'échange 43 ou 143 est d'une seule période de l'horloge rapide, ici 10 ns, puisque tout octet des registres d'échange 43 et 143 est adressable directement. On notera qu'il peut être prévu, pour la commodité de réalisation, que les circuits d'interface 40 et 140 comportent un ou plusieurs multiplexeurs les reliant au bus interne de données 20 et au bus externe de données 60. Cela permet de diminuer le nombre d'entrées/sorties des bascules des registres d'échange. On remarquera qu'il n'a pas été décrit un multiplexage temporel des adresses AD1 et AD2 sur des broches communes. Un tel multiplexage est cependant envisageable sans dégrader notablement les performances de la mémoire, puisque l'adresse colonne AD2 change, dans cet exemple, 128 fois pour un seul changement de l'adresse ligne AD1. On peut donc supprimer les bornes d'adresse ligne 42 et disposer un registre supplémentaire, relié en entrée aux bornes d'adresse colonne 46, pour mémoriser les 11 bits de l'adresse ligne AD1, ici en temps masqué pendant les deux temps opératoires de 10 ns disponibles (130 temps opératoires pour 128 adresses AD2). On remarquera de même que la présence de registres de masquage ne sert qu'à éviter une lecture préalable à une écriture, mais qu'elle n'est pas obligatoire pour mettre en oeuvre l'invention. REVENDICATIONS 1. Mémoire accessible en un temps de cycle prédéterminé selon un mot de données de format déterminé en fonction du nombre de bornes (45) d'accès aux données de la mémoire, et comportant - des points mémoires (2) arrangés en matrice (1), adressables, par groupes (31-34) de points (2) en nombre déterminé et rangés, par des moyens (41) de décodage de bits d'adresse codée (AD1) et dont les données sont accessibles au moyen d'un bus de données parallèle (20) comprenant autant de liaisons que de points mémoires (2) par groupe (31-34) reliées respectivement aux points mémoires (2) de même rang et - un registre (43,44;143,144), relié au bus (20), d'échange de données avec les groupes (31-34) de points mémoires (2), dans le temps de cycle d'accès, caractérisée par le fait que le registre d'échange (43,44;;143,144) a une taille supérieure au format mot et est agencé pour échanger, avec les bornes d'accès (45), dans le temps de cycle d'accès, des bits, en nombre supérieur au format mot, destinés à ou provenant de points mémoires (2), sous le contrôle de moyens (48; 148) sélectionnant, en fonction de bits d'adresse supplémentaires (AD2) appliqués (46) à la mémoire, une zone (62,63;162,163) du registre d'échange (43,44;143,144) de taille égale au format mot. 2. Mémoire selon la revendication 1, dans laquelle le registre d'échange (43;143) est agencé pour écrire dans les points mémoires (2) sous le contrôle de moyens descripteurs d'écriture comportant un registre de masquage (61;161) à sorties parallèles (66-69;166-169) en nombre égal au rapport entre le nombre des points mémoires (2) d'un groupe (31-34) et le format mot, chaque sortie du registre de masquage (61;161) étant reliée en propre à des entrées de commande, en écriture vers les points mémoires (2), d'ensembles de portes de masquage (109) associées à des points mémoires (2) de rangs voisins en nombre égal au format mot, l'état inactif des sorties du registre de masquage (61;161) interdisant l'écriture à travers lesdites portes de masquage (109), et lesdits moyens de sélection de zone (48;148) étant agencés pour, à chaque transfert de bits des bornes d'accès (45) vers une zone (63;;163) du registre d'échange (43,143), écrire un bit d'activation dans une position particulière du registre de masquage (61;161) correspondant à ladite zone (63;163), ledit bit d'activation faisant passer a l'état actif une, correspondante, desdites sorties (66-69;166-169) du registre de masquage (61;161) et supprimant alors l'interdiction d'écriture dans les points mémoires (2) correspondants. 3. Mémoire selon l'une des revendications 1 et 2, dans laquelle le registre d'échange (43;143) comporte des accès reliés en propre à chacune des liaisons du bus de données (20). 4. Mémoire selon l'une des revendications 2 et 3, dans laquelle des moyens de gestion d'accès (80,90) sont agencés pour régler, sous la commande de signaux externes (CL1, CL2, CL3, CR1, CR2, CR3), des contentions d'accès auxdites bornes d'accès (45) et au bus de données (20) entre, d'une part, ledit registre d'échange (43) coopérant avec ledit registre de masquage (61), et, d'autre part, un autre registre d'échange (143) coopérant de même avec un autre registre de masquage (161), branchés en parallèle avec l'ensemble desdits registre d'échange (43) et registre de masquage (61). 5. Mémoire selon l'une des revendications 1 à 4, caractérisée par le fait qu'elle est réalisée sous la forme d'un circuit intégré.