FR 2699705 A1 19940624 FR 9215496 A 19921222 Aaencement d'accès d'un microDrocesseur#à des éléments de circuit d'un composant. L'invention concerne un agencement destiné à assurer l'accès d'un microprocesseur à des éléments de circuit d'un composant, notamment de type circuit intégré, cet accès pouvant avoir à s'effectuer de manière asynchrone ou synchrone suivant que les divers éléments de circuit concernés sont séquencés ou non par une horloge pilote différente de l'horloge de séquencement du microprocesseur. Dans de nombreuses réalisations, les échanges entre un microprocesseur et un composant associé sont réalisés de manière synchrone, le composant recevant les signaux d'une horloge de séquencement du microprocesseur, il n'y a donc pas de problèmes d'asynchronisme à résoudre et il suffit que soit prévu un accès pour l'horloge de séquencement du microprocesseur et un accès pour commande d'écriture/lecture au niveau du composant. Dans certaines réalisations, le fonctionnement d'au moins certains des éléments de circuit d'un composant peut être dépendant d'une horloge pilote, asynchrone par rapport à l'horloge qui assure le séquencement du microprocesseur. Parfois, il est possible de négliger les problèmes dus à l'asynchronisme de ces horloges, parfois le problème est réglé par une transmission de l'horloge de séquencement du microprocesseur au composant qui utilise alors les deux horloges. A chaque fois qu'il est nécessaire de transmettre l'horloge de séquencement du microprocesseur à un composant ceci implique la prévision d'un port d'accès physique sur le composant à cet effet. Ceci peut parfois s'avérer délicat à réaliser sur le plan pratique, lorsque le fonctionnement du composant implique l'usage de nombreux ports, en effet l'on s'efforce généralement de limiter le nombre de ports au minimum indispensable pour des raisons de taille et de coût de composant. Sans précaution, l'asynchronisme entre deux horloges intervenant sur un même composant peut engendrer une métastabilité au niveau de ce composant. Ceci peut être le cas lorsque des ordres écrits par le microprocesseur à destination d'un élément de circuit du composant, sont susceptibles de survenir au niveau de cet élément en même temps que les fronts actifs de signaux qui sont régis par l'horloge pilote et non pas par l'horloge de séquencement du microprocesseur, des erreurs de commande risquent alors de se produire. De même les lectures effectuées par le microprocesseur au niveau d'un circuit peuvent survenir lors de changements de valeur des éléments lus, ce qui risque de fausser certaines des lectures. Le microprocesseur peut alors être conduit à répéter des ordres et par conséquent à exécuter des instructions supplémentaires, ce qui peut le ralentir de manière gênante. La resynchronisation au niveau d'un circuit rapide de tous les ordres émis par un microprocesseur à un circuit d'un composant auquel il est associé est une solution au problème évoqué ci-dessus, elle est notamment résolue par la mise en place d'une paire de bascules de mémorisation pour chacune des commandes qu'est susceptible de produire le microprocesseur. Cette solution qui est relativement coûteuse est de plus inadéquate, lorsque le circuit rapide reçoit beaucoup de commandes. La double lecture systématique du contenu des informations lues est une solution logicielle au problème posé, cette solution n'est toutefois acceptable que si la récurrence des événements à lire est très lente par rapport à la fréquence de lecture du microprocesseur; de plus en cas de discordance, il est nécessaire d'effectuer des relectures supplémentaires de confirmation. L'adressage indirect des registres ou compteurs à écrire ou lire d'un circuit au travers d'un registre intermédiaire du circuit est encore une autre solution. Dans le cas d'une écriture, le microprocesseur effectue quatre accès pour successivement écrire l'adresse à accéder dans le registre intermédiaire, enregistrer la donnée à écrire dans un registre tampon du circuit, donner l'ordre d'exécution et scruter un registre d'état du circuit rapide pour vérifier que l'ordre a bien été exécuté; quatre accès sont également nécessaire pour une lecture et dans l'un ou l'autre cas les nombres d'instructions pour les accès et pour les vérifications d'exécution peuvent ne pas être compatibles avec les objectifs autrement fixés. L'invention propose donc un agencement destiné à assurer l'accès d'un microprocesseur à des éléments de circuit, adressables, d'un ensemble, notamment intégré dans un composant, dont certains sont susceptibles d'être régis par une horloge pilote asynchrone par rapport à l'horloge de séquencement du microprocesseur, et plus particulièrement lorsque le fonctionnement du microprocesseur est susceptible d'en être gêné. Selon une caractéristique de l'invention, l'agencement d'accès comporte une unité d'interface incorporant des moyens pour le transfert d'adresses et l'échange de données entre le microprocesseur et les éléments de circuit, sous le contrôle de ce microprocesseur, une logique de gestion temporelle des accès qui, conjointement régie par le processeur et par l'horloge pilote, dispose d'une sélection de moyens d'adaptation temporels pour l'accès, tant aux éléments de circuit directement accessibles par le microprocesseur au rythme fixé par son horloge de séquencement, qu'aux éléments de circuit accessibles sous condition en raison de leur dépendance de l'horloge pilote, et une unité de configuration, dotée de moyens pour commander le choix des moyens d'adaptation temporels d'accès, au niveau de la logique de gestion temporelle, en fonction des données d'adresse fournies par le microprocesseur pour l'accès à un élément de circuit. L'invention, ses caractéristiques et ses avantages sont précisés dans la description qui suit en liaison avec les figures évoquées ci-dessous. La figure 1 présente un schéma d'un agencement d'accès, selon l'invention. La figure 2 présente un schéma d'une interface de données pour agencement selon l'invention, tel que présenté en figure 1. La figure 3 présente un schéma d'une unité de configuration pour agencement selon l'invention, tel que présenté en figure 1. La figure 4 présente un schéma d'une logique de gestion temporelle d'accès pour agencement selon l'invention tel que présenté en figure 1. L'agencement 1 présenté en figure 1 est destiné à permettre l'accès d'un microprocesseur 2 à des éléments de circuit, non représentés, ici supposés regroupés en un ensemble 3 dans un composant 4 avec lequel le microprocesseur coopère. L'accès doit être réalisé en tenant compte des contraintes en matière de synchronisation qui découlent des modes de fonctionnement propres aux différents éléments de circuit de l'ensemble 3. Il doit être noté que la nature des éléments de circuits ne sera pas précisée ici dans la mesure où elle n'a pas de rapport direct avec l'objet de l'invention. Comme déjà indiqué et pour des raisons qui ne seront pas développées ici, certains éléments de circuit de l'ensemble 3 sont susceptibles d'être régis par une horloge pilote 5 distincte de l'horloge 6 qui assure le séquencement du microprocesseur 2. Ce dernier doit alors pouvoir accéder à ces éléments de circuit malgré l'asynchronisme existant entre l'horloge 6 qui le séquence et l'horloge pilote 5 qui régit les éléments de circuit considérés. Il peut aussi avoir la possibilité d'accéder, directement et sans contrainte particulière, à d'autres éléments de circuit de l'ensemble 3 qui ne sont pas régis par une horloge asynchrone par rapport à son horloge de séquencement 6 ou pour lesquels il n'est pas susceptible d'être gêné dans son fonctionnement en raison de conditions d'accès particulières. Dans l'exemple envisagé, le composant 4 est supposé de type circuit intégré, il comporte au moins un agencement d'accès 1 en plus des éléments de circuit, inclus dans l'ensemble 3, auxquels le microprocesseur 2 accède, et il est supposé recevoir des signaux provenant d'une horloge pilote donnée 5, le plus souvent extérieure au composant 4. Le microprocesseur 2 est lui-même régi par une horloge de séquencement 6, les deux horloges 5 et 6 sont supposées être des horloges rapides, indépendantes l'une de l'autre; dans un exemple non limitatif de réalisation, l'horloge de séquencement 6 produit un signal dont la fréquence est de 16 MHZ alors que l'horloge pilote 5 produit un signal dont la fréquence est de 77,5 MHz. Le microprocesseur 2 comporte un bus B1 pour ses communications avec les éléments de l'ensemble 3 avec lesquels il doit coopérer par échange de données, dans l'exemple proposé ce bus est supposé être du type à adresses et données multiplexées. Le composant 4 dispose aussi d'un bus B2 pour ses échanges de données, dans la pratique ce bus peut ne pas être du même type que celui du microprocesseur 2, ce qui complique le problème posé que vise à résoudre l'invention. L'agencement proposé prend en compte cette éventualité et dans l'exemple présenté le bus B2 est supposé du type à liaisons séparées de transmission des adresses et des données, la liaison bus d'adresse, ici unidirectionnelle étant référencée BADR, alors que la liaison bus de données bidirectionnelle est référencée BDAT. Pour résoudre le problème posé par l'invention et pour tenir compte de l'éventualité indiquée ci-dessus, l'agencement 1 comporte un élément de circuit, ici appelé unité d'interface 10, venant s'insérer entre les bus B1 et B2. Dans l'exemple envisagé cette unité d'interface 10 assure les transferts d'adresses et de données entre bus B1 et bus B2 en démultiplexant les adresses envoyées par le microprocesseur 2 à destination de l'ensemble 3 et en orientant les données du bus B1 vers la liaison bus de données BDAT après démultiplexage ou inversement de cette liaison BDAT vers le bus B1. L'unité d'interface 10 est sous le contrôle du microprocesseur 2 et elle reçoit à cet effet un signal de validation d'adresse ALE qui accompagne les commandes d'écriture et de lecture de ce microprocesseur, elle reçoit aussi un signal RD qu'émet le microprocesseur lorsqu'il entre en phase de lecture. L'unité d'interface 10 reçoit également un signal CKRD destiné à déclencher une mise en mémoire, dans cette unité, des données à transmettre de l'ensemble 3 au microprocesseur 2, lorsque ce dernier sera entré en phase de lecture. La fourniture ou la réception de données par des éléments de circuit de l'ensemble 3 ne peut être effectuée par le processeur 2 de manière synchrone à partir du moment où au moins certains des éléments de l'ensemble 3 qui sont susceptibles de fournir des données, sont régis par l'horloge pilote 5. Ceci conduit dans cette hypothèse à ce que l'horloge pilote 5 soit prise en compte lors de l'élaboration du signal de mise en mémoire CKRD. L'agencement 1 selon l'invention comporte donc une logique 11 de gestion temporelle des accès conjointement pilotée par le microprocesseur 2 et par l'horloge pilote 5. Cette logique est destinée à assurer temporellement l'accès du microprocesseur aux éléments de circuit de l'ensemble 3 même lorsque ces éléments sont régis par l'horloge pilote; elle fournit des signaux de commande d'accès destinés aux éléments de circuit de l'ensemble 3 et le signal CKRD mentionné ci-dessus. Dans l'exemple de réalisation envisagé, la logique de gestion temporelle 11 est apte à fournir à l'ensemble 3 un signal de commande en écriture WRI, un signal de commande en écriture RDI, lorsqu'un accès respectivement en écriture ou en lecture est lancé par le microprocesseur 2. Elle permet aussi de remettre à zéro, par l'intermédiaire d'un signal de commande RSTUP, synchrone de l'horloge pilote 5, divers registres et/ou compteurs, non représentés, ainsi que des éléments de circuit de l'ensemble 3 qui sont impliqués dans les échanges de données de ces éléments avec le microprocesseur 2. Le microprocesseur 2 fournit à la logique de gestion temporelle 11 des signaux de commande, dans l'exemple de réalisation présenté ces signaux sont le signal de validation d'adresse ALE et le signal de commande de lecture RD évoqués plus haut, ainsi qu'un signal de commande en écriture WR et un signal de sélection CS. Il est agencé pour recevoir un signal d'indication de disponibilité READY de la logique de gestion temporelle 11, par lequel celle-ci signale qu'une opération ultérieurement demandée par le microprocesseur 2 s'est terminée et qu'en conséquence elle est elle-même à nouveau disponible. Une base de temps 12 est incorporée dans l'agencement 1 afin de produire les différents signaux nécessaires au fonctionnement de la logique de gestion temporelle 11 et des éléments de l'ensemble 3 qui doivent être régis par l'horloge pilote 5, elle reçoit ici un signal d'horloge NCK et un signal de remise à zéro RESET de cette horloge 5. Une unité de configuration 13 est également incorporée dans l'agencement 1 pour assurer un décodage des adresses émises par le microprocesseur 2 à destination des registres de données qui sont contenus dans les éléments de circuit de l'ensemble 3 et pour mémoriser au moins celles de ces adresses qui concernent des éléments de circuit non régis par l'horloge pilote 5 afin de faire agir en conséquence la logique de gestion temporelle 11 sur l'unité d'interface 10. A cet effet, l'unité de configuration 13 est reliée à la liaison bus d'adresse BADR, pour pouvoir prendre connaissance des adresses transmises par le microprocesseur à destination de l'ensemble 3 et afin de pouvoir initier un processus de synchronisation par la logique de gestion temporelle 11 pour celles de ces adresses pour lesquelles une action de la logique de gestion temporelle est nécessaire. Les adresses concernées par le processus de synchronisation sont ici supposées fournies au cours d'une phase d'initialisation spécifique par le microprocesseur 2 via les liaisons bus d'adresse BADR et de données BADT, elles sont enregistrées, au niveau d'une mémoire non représentée, en association avec des indications individuelles relatives aux besoins en matière d'horloge pour les données à transmettre ou à recevoir des registres d'élément qu'elles désignent. Dans la réalisation proposée, l'unité de configuration 13 génère une commande AWR d'accès écriture asynchrone et une commande ARD d'accès lecture asynchrone pour agir en fonction des besoins sur la logique de gestion temporelle 11, elle reçoit de cette dernière le signal de commande en écriture WRI que celle-ci émet à destination d'un registre de données d'un élément de circuit de l'ensemble 3, lors d'un accès en écriture lancé par le microprocesseur 2. La figure 2 montre un exemple d'unité d'interface 10, cette unité comporte un registre de verrouillage 100 pour mémoriser les adresses relatives à un cycle d'accès, ce registre est commandé par le signal de validation d'adresse ALE du microprocesseur 2 et il reçoit, via un amplificateur tampon 101, les adresses que transmet ce microprocesseur par l'intermédiaire du bus B1; il sert d'interface d'entrée visà-vis de la liaison bus d'adresse BADR desservant l'ensemble 3. Un amplificateur 102, de type trois états, est aussi relié en sortie de l'amplificateur tampon 101, de même que le registre de verrouillage 100, cet amplificateur 102 sert d'interface d'entrée/sortie vis-à-vis de la liaison bus BDAT desservant l'ensemble 3; il est commandé par le signal de lecture RD émis par le microprocesseur 2 à la sortie concerné~# duquel il est relié au travers d'un inverseur 103. Il permet la transmission des données présentes sur le bus B1 via la liaison bus de données BDAT, lorsque le signal RD n'est pas actif, c'est-à-dire lorsque des adresses sont émises sur le bus B1 et lors des cycles d'écriture par l'intermédiaire de ce bus B1 à l'instigation du microprocesseur 2. L'unité d'interface 10 comporte également un registre de verrouillage 104 inséré entre la liaison bus de données BDAT et le bus B1 auquel ce registre de verrouillage est relié par l'intermédiaire d'un amplificateur tampon 105, de type trois états, commandé par le signal de lecture RD du microprocesseur 2. Le registre de verrouillage 104 est commandé par le signal de mise en mémoire de données CKRD que produit la logique de gestion temporelle 11 en liaison avec l'horloge pilote 5 pour les accès synchrones et une recopie du signal de lecture RD pour les accès asynchrones. Le signal CKRD commande l'enregistrement temporaire des données reçues de l'ensemble 3 à destination du microprocesseur 2, ces données étant conservées jusqu'à la fin du cycle de lecture au cours duquel elles sont prises en compte par ce microprocesseur 2. La figure 3 montre un exemple d'unité de configuration 13 permettant de programmer à l'aide du microprocesseur 2 et de reprogrammer, en fonction des besoins en cours d'exploitation, celles parmi les différentes adresses possibles qui correspondent à des registres d'éléments de circuit de l'ensemble 3 qui sont asynchrones vis-à-vis du microprocesseur 2, car au moins partiellement dépendants de l'horloge pilote 5. L'unité de configuration peut avoir une structure différente de celle présentée sur la figure 3, car cette structure dépend largement des spécifications choisies pour le composant 4; en particulier il est possible de n'effectuer qu'un simple décodage des adresses sans mémorisation de ces dernières si aucune évolution logiciellement programmée de l'adressage n'est prévue. Dans l'exemple de réalisation présenté en relation avec la figure 3, l'unité de configuration comporte une mémoire 130 d'indications relatives aux besoins en matière d'horloge liées aux adresses des registres auxquels doit accéder le microprocesseur 2 dans les éléments de circuit de l'ensemble 3. Cette mémoire est adressable par le microprocesseur 2 par l'intermédiaire d'un multiplexeur 131 qui est relié à la liaison bus d'adresse BADR par un premier groupe d'entrées. Un registre tampon de programmation 132 permet aussi d'adresser la mémoire 130, à cet effet il est relié à un second groupe d'entrées du multiplexeur 131, ce dernier est commandé par un signal WRM produit par une logique de commande 133 en phase d'initialisation de l'agencement 1, déclenchée par une commande RESET de remise à l'état initial de l'agencement ou de réinitialisation commandée par le microprocesseur. Le logique de commande 133 est aussi reliée au processeur 2 par une entrée CS permettant de le sélectionner et par les liaisons bus d'adresses et de données BADR et BDAT. Elle génère des signaux d'écriture WR1, WR2 au moyen d'une logique de décodage, non représentée, un signal d'écriture WRM et un signal de signal de sélection de durée SLWCK. La mémoire 130 est elle-même reliée à la liaison bus de données BDAT dont elle reçoit les indications de besoins en matière d'horloge qui correspondent à chacune des unités de mémorisation adressables qu'elle comporte. Chacune de ces unités de mémorisation permet par exemple de stocker deux bits, ici référencés ARD et AWR, qui correspondent respectivement à une indication d'un besoin de lecture asynchrone et l'autre d'un besoin d'écriture asynchrone pour le registre, de l'ensemble 3, auquel est attribuée l'adresse de désignation de l'unité de mémorisation considérée. Dans l'exemple envisagé, la commande WRM force les deux bits de chaque unité de mémorisation à zéro après réception d'un signal RESET par la logique de commande 133. Le microprocesseur 2 permet ensuite la programmation des unités de mémorisation par modification de l'une et /ou l'autre des valeurs zéro des deux bits ARD, AWR de celles qui parmi ces unités correspondent à des registres d'ensemble 3 pour lesquels existe une nécessité de lecture et/ou d'écriture en asynchrone. Cette modification est par exemple effectuée par adressage indirect, l'adresse de mémoire 130 à programmer étant écrite dans le registre tampon de programmation 132 sous l'action d'un signal de commande WR1 du microprocesseur 2 et via la liaison bus de données BDAT au cours d'une première étape. L'écriture en mémoire 130 des bits ARD et AWR qui correspondent à cette adresse enregistrée dans ce registre 132 et qui sont transmis en entrée de mémoire par cette même liaison BDAT est alors commandé par un signal de commande WR2 du microprocesseur 2, au cours d'une seconde étape.Quand la programmation des unités de mémorisation est terminée, le signal WRM est inversé et la mémoire 130 est adressée en lecture aux adresses alors fournies par la liaison bus d'adresse BADR, via le premier groupe d'entrées du multiplexeur 131. Elle attaque une première entrée de deux portes de transmission 134 et 135, de type ET, activées par l'inverse du signal WRM conduit via un inverseur 136 et une seconde entrée commune. La figure 4 montre un exemple de logique de gestion temporelle 11 pour agencement de gestion temporelle d'accès 1, selon l'invention, cette logique comporte quatre blocs fonctionnels 111 à 114 permettant de générer les divers signaux de commande évoqués plus haut à partir des signaux provenant de la base de temps 12 ou du microprocesseur 2, directement ou via l'unité de configuration 13 pour ce microprocesseur. Le bloc fonctionnel 111 sélectionre celles parmi les commandes de lecture et d'écriture émises par le microprocesseur 2 qui sont à destination du composant 4, ou plus précisément des éléments de circuit de l'ensemble 3. Ce bloc reçoit donc le signal de sélection cS et les signaux de commande en lecture RD et en écriture WR du microprocesseur 2 et il produit un signal de commande de lecture RDA ou un signal d'écriture WRA, lorsque le signal de commande CS et soit le signal RD, soit le signal WR, sont respectivement reçus. Le bloc fonctionnel 112 est un bloc d'adaptation temporelle principalement destiné à assurer l'accès du microprocesseur 2 aux registres d'éléments de circuit de l'ensemble 3 lorsque ceux-ci sont régis par l'horloge pilote 5. Il reçoit les signaux RDA, WRA du bloc fonctionnel de sélection 111 qui traduisent les demandes d'accès du microprocesseur 2 au rythme fixé par l'horloge de séquencement 6, le signal de sélection de durée SLWCK provenant de la logique de commande 133, des signaux, référencés NCK, NCK2, NCK4, RESET de la base de temps 12 que régit l'horloge pilote 5, ainsi que les signaux ARD et AWR émanant de l'interface 13 qui sont respectivement caractéristiques de la nature asynchrone ou non d'un accès soit en lecture ou soit en écriture. Dans la réalisation envisagée, le signal NCK produit par l'horloge pilote 5 est transmis par la base de temps 12 au bloc fonctionnel 112 qui reçoit aussi de cette base de temps des signaux dérivés NCK2 et NCK4, respectivement obtenus par division de fréquence par deux pour l'un et par quatre pour l'autre. Le signal RESET est le signal de remise à zéro évoqué plus haut, le signal SLWCK est un signal de sélection de durées pour les opérations d'accès du microprocesseur à des éléments de circuit de l'ensemble 3 qui sont régis par l'horloge pilote 5. Les signaux ARD et AWR sont notamment exploités pour inhiber le fonctionnement du bloc d'adaptation temporelle 112, par exemple à l'aide d'un module logique simple, non représenté ici, lorsque l'état où ils se trouvent lors d'un accès correspond au cas où l'élément de circuit de l'ensemble 3 alors adressé est un circuit indépendant de l'horloge pilote 5. Par contre, lorsque l'un des signaux ARD et AWR est dans un état inverse de celui considéré précédemment, lors d'un accès, il agit sur le bloc d'adaptation temporelle 112 de manière à fournir un signal, calibré en durée et synchronisé par rapport au signal NCK de l'horloge pilote 5, à partir de celui des signaux RDA ou RWA reçu. A cet effet, dans la réalisation envisagée, le bloc d'adaptation temporelle 112 comporte un classique circuit synchroniseur, non représenté, apte à assurer la résolution des points d'asynchronisme du signal arrivant par rapport aux signaux d'une horloge dont il ne dépend pas, ce circuit permettant de prendre en compte l'un ou l'autre des signaux RDA ou WRA en fonction du signal ARD ou AWR alors actif, suivant le cas et avec l'horloge 5 comme pilote de synchronisation. Dans une forme préférée de réalisation, le signal impulsionnel ACS que produit le circuit synchroniseur, est calibré en durée en relation avec l'horloge pilote 5, par exemple par un classique circuit à bascules et multiplexeur de sortie, non représenté. La durée d'une impulsion ACS obtenue d'une impulsion de signal RDA ou RWA est par exemple choisie parmi deux valeurs possibles, ici une ou deux périodes de signal d'horloge NCK4, suivant la valeur binaire du signal SLWCK que reçoit le bloc d'adaptation temporelle 112, en fonction d'un choix pré programmé suivant les besoins. Le circuit synchroniseur du bloc d'adaptation temporelle 112, ici envisagé, assure aussi la génération du signal CKRD chargé de commander la mise en mémoire des données transmises d'un élément de circuit de l'ensemble 3 vers le registre de verrouillage 104 de l'unité d'interface 10 voir figure 2 -, lors d'un accès en lecture du microprocesseur 2 à un registre d'élément de circuit régi par l'horloge pilote 5. Il génère également le signal de remise à zéro RSTUP notamment destiné au registre lu d'un élément de circuit, régi par l'horloge pilote 5, auquel le microprocesseur a accédé. Les durées respectives des signaux CKRD et RSTUP qui sont prédéterminées sont ici aussi programmables par l'intermédiaire du signal SLWCK. Le bloc d'adaptation temporelle 112 intervient encore dans la génération du signal d'indication de disponibilité READY qu'attend le microprocesseur 2 pour inactiver les signaux de lecture RD ou d'écriture WR et de sélection CS, à la fin d'un accès. A cet effet, il comporte un second circuit à bascules, classique et non représenté, qui est associé au circuit synchroniseur et qui produit un signal de déclenchement CYOK à destination du bloc fonctionnel 114 chargé de la génération du signal READY, exploité à chacun des accès du microprocesseur 2 à un élément de circuit régi par l'horloge pilote 5.Le délai de génération du signal READY est prédéterminé par un troisième circuit comportant des bascules pilotées par des signaux d'horloge issus de la base de temps 12 et un multiplexeur d'aiguillage qui est associé au circuit synchroniseur et qui retarde la génération du signal CYOK de déclenchement du signal READY d'une valeur déterminée, fonction du signal SLWCK. Le bloc fonctionnel générateur 113 est chargé de produire les signaux de commande d 'écriture WRI et de lecture RDI destinés aux registres des éléments de circuit de l'ensemble 3. Ces signaux sont obtenus à partir des signaux RDA et WRA émanant du bloc fonctionnel de sélection 111, soit directement à partir des signaux RD et WR pour les éléments de circuit accédés qui ne sont pas régis par l'horloge pilote 5, soit sous l'action conjuguée de ces signaux RD, WR et du signal ACS, calibré en durée, dans le cas des éléments de circuit régis par cette horloge pilote 5. Dans l'exemple présenté, les signaux de commande ARD et AWR de l'unité de configuration 13 fournissent les indications de sélection relative à chaque élément de circuit de l'ensemble 3 objet d'un accès. Le signal CKRD de mise en mémoire dans l'unité d'interface 10 est également produit par le bloc fonctionnel générateur 113 à partir du signal de commande en lecture RD, ainsi que du signal ACS lorsque le signal ARD indique que l'élément de circuit alors accédé est régi par l'horloge pilote 5. Dans la réalisation envisagée, le bloc fonctionnel 114 est un bloc logique matériel, comme le bloc générateur 113 et il génère le signal d'indication de disponibilité READY nécessaire au microprocesseur 2 pour inactiver les signaux de commande CS et RD ou WR, en fin d'accès. Le délai de production de ce signal est préférablement programmable par exemple en fonction du rapport de fréquences entre l'horloge pilote (5) et l'horloge de séquencement (6). Le signal READY est ici obtenu par prise en compte du signal de déclenchement CYOK que fournit le circuit synchroniseur du bloc d'adaptation temporelle 112 avec un délai fixé qui, ici, est fonction de la valeur du signal SLWCK. Dans la réalisation envisagée, le bloc indicateur 114 reçoit les signaux de commande ARD et AWR provenant de l'unité de configuration 13 et le signal ALE provenant du microprocesseur 2, en plus du signal de déclenchement CYOK. L'agencement de gestion temporelle d'accès 1, permet donc d'assurer l'accès d'un microprocesseur à des éléments de circuit d'un même composant, même si certains de ces éléments de circuit sont régis par une horloge pilote différente de l'horloge de séquencement exploitée par ce microprocesseur. Ceci est réalisé ici selon une programmation déterminée éventuellement modifiable à la demande, par exemple logiciellement, les temps d'accès sont éventuellement paramétrés en fonction des besoins propres aux éléments de circuit considérés. Il est bien entendu envisageable de réaliser des variantes de l'agencement de gestion temporelle d'accès selon l'invention qui permettent un accès à un composant régi par plus d'une horloge et ou qui offre des possibilités de paramétrage temporel plus étendues. Il est aussi envisageable de ne pas intégrer l'agencement de gestion temporelle d'accès dans le composant où se trouvent les éléments de circuit auxquels il permet l'accès. REVENDICATIONS 1/ Agencement destiné à assurer l'accès d'un microprocesseur (2) à des éléments de circuit, adressables, d'un ensemble (3), notamment intégré dans un composant (4), dont certains sont susceptibles d'être régis par une horloge pilote (5) asynchrone par rapport à l'horloge de séquencement (6) du microprocesseur, caractérisé en ce qu'il comporte une unité d'interface (10) incorporant des moyens pour le transfert d'adresses et l'échange de données entre le microprocesseur et les éléments de circuit, sous le contrôle de ce microprocesseur, une logique de gestion temporelle des accès (11) qui, conjointement régie par le processeur et par l'horloge pilote, dispose d'une sélection de moyens d'adaptation temporels pour l'accès, tant aux éléments de circuit directement accessibles par le microprocesseur au rythme fixé par son horloge de séquencement, qu'aux éléments de circuit accessibles sous condition en raison de leur dépendance de l'horloge pilote, et une unité de configuration (13), dotée de moyens pour commander le choix des moyens d'adaptation temporels d'accès, au niveau de la logique de gestion temporelle, en fonction des données d'adresse fournies par le microprocesseur pour l'accès à un élément de circuit. 2/ Agencement, selon la revendication 1, caractérisé en ce qu'il comporte une unité de configuration (13) essentiellement organisée autour d'une mémoire (130) permettant d'associer des données caractéristiques d'un choix spécifique de moyens temporels d'accès, de la logique de gestion temporelle (11), à l'adresse de chacun des éléments de circuit qui sont adressables par le microprocesseur (2) dans l'ensemble (3). 3/ Agencement, selon la revendication 2, caractérisé en ce que la mémoire (130), préférablement permanente et reprogrammable, de l'unité de configuration est reliée au microprocesseur (2) par ses entrées d'adressage et par ses entrées de données, pour d'une part l'écriture des dites données caractéristiques de choix dans des éléments modulaires de mémoire, dont les adresses respectives correspondent à celles des divers éléments de circuit adressables de l'ensemble (3) et pour d'autre part la lecture des données caractéristiques de choix d'un élément modulaire lorsque l'adresse de l'élément de circuit correspondant est générée par le microprocesseur, lors d'un accès. 4/ Agencement, selon au moins l'une des revendications précédentes, caractérisé en ce que la logique de gestion temporelle (11) comporte essentiellement des moyens d'adaptation temporels (112) aptes à synchroniser dans des conditions dépendant de l'horloge pilote (5), les signaux d'écriture ou de lecture fournis, par le microprocesseur (2), dans des conditions fixées par l'horloge de séquencement (5), la mise en oeuvre de ces moyens, à l'occasion d'un accès, étant déterminée en fonction de commandes produites par l'unité de configuration (13) à partir des données caractéristiques de choix qui sont mémorisées en liaison avec l'adresse de l'élément de circuit alors accédé. 5/ Agencement, selon la revendication 4, caractérisé en ce qu'il comporte une logique de gestion temporelle des accès (11) reliée au microprocesseur (2) dont elle reçoit les signaux de commande d'accès (CS, RD, WR, ALE), à une base de temps (12), incorporée dans le même composant qu'elle et par l'intermédiaire de laquelle elle est régie par l'horloge pilote (5) desservant au moins certains des éléments de circuit de l'ensemble (3), et à l'unité de configuration (13) qui assure la mémorisation des choix des moyens d'adaptation temporels à mettre en oeuvre à chaque accès et la transmission des signaux correspondants de commande (ARD, AWR). 6/ Agencement, selon la revendication 4, caractérisé en ce que la logique de gestion temporelle des accès (11) comporte des moyens programmables (114) pour la génération d'un signal d'indication de disponibilité (READY) de l'agencement (1) au microprocesseur (2) en fonction du rapport de fréquences entre l'horloge pilote (5) et l'horloge de séquencement (6).