FR 2703502 A1 19941007 FR 9303911 A 19930402 CELLULE MEMOIRE STATIOUE DE TYPE MOS La présente invention concerne la mise en oeuvre de cellules mémoires statiques en technologie MOS. Les cellules mémoires statiques (SRAM) actuellement utilisées, sont réalisées dans une technologie MOS selon une configuration telle que représentée en figure I. Deux éléments inverseurs sont formés chacun par deux transistors MOS complémentaires montés en cascade par un point commun de drain, les deux éléments inverseurs étant alimentés en parallèle par une première et par une deuxième source de tension continue, Vcc et Vss, de valeurs distinctes et correspondant chacune à un niveau logique haut, respectivement à un niveau logique bas. Dans le mode de réalisation de la figure la), les transistors TI, T3 sont des transistors N-MOS et les transistors T2, T4 des transistors P-MOS, ltélectrode de source des transistors T1, T3 est reliée à la tension Vss et celle des transistors T2, T4 à la tension Vcc. Le point commun de drain des transistors T1, T2, désigné par N1, et celui des transistors T3, T4, désigné par N2, formant un point commun de l'un respectivement de l'autre des éléments inverseurs est relié d'une part à la grille commune des transistors MOS complémentaires formant 1 autre élément inverseur, et réciproquement, et, d'autre part, à une ligne de bit BL, respectivement à une ligne de bit complémenté BL par llintermédiaire d'un transistor MOS T5, T6 d accès en lecture/écriture. Dans le mode de réalisation représenté en figure la) les transistors T5 et T6 sont des transistors N-MOS dont l'électrode de source est directement connectée au point commun N1, N2 du premier respectivement deuxième élément inverseur. Selon une variante de réalisation connue, les transistors T2 et T4 peuvent être remplacés chacun par une résistance représentée en traits mixtes sans modification du principe de fonctionnement de la cellule mémoire ainsi réalisée. Les transistors accès en lecture/écriture ont chacun leur électrode de grille reliée à une ligne commune de commande d'écriture ou lecture WL (plus communément désignée par ligne de mot ou "wordline" en langage anglo-saxon). Sur commande d'écriture, selon l'information écrite dans la cellule mémoire, l'un ou l'autre des points communs est porté au niveau logique haut, respectivement au niveau logique bas, ou réciproquement. Dans l'exemple de réalisation de la figure la) lorsque le point commun N1 est porté au niveau logique haut, soit à la tension de valeur Vcc, la jonction de drain N+/P- du transistor T1 est polarisée en inverse, le transistor T2 étant passant, et réciproquement pour les transistors T3 et T4, le point commun N2 étant porté au niveau logique bas, soit à la tension de valeur Vss. Le mode opératoire de ce type de cellule est satisfaisant dans la mesure où, en l'absence de perturbation électrique intempestive, l'état électrique précité ou l'état complémenté de celui-ci est stable, ce qui permet de conserver au niveau de la cellule mémoire une information mémorisée représentée à partir de deux états électriques stables. Toutefois en présence d'une perturbation électrique, telle que celle provoquée par la traversée de la jonction de drain polarisée en inverse précitée par un ion à haute énergie (phénomène connu par le nom de SEU en langage anglosaxon pour "single event upset"), celui-ci engendre le long de son passage des paires électrons-trous. Une partie de la charge électrique négative mobile ainsi créée est collectée par la jonction précitée, ce qui a pour effet de décharger celle-ci. Le potentiel électrique du point commun N1 diminue et la tension des grilles des transistors T3, T4 passe de la valeur Vcc à une tension proche de la valeur Vss ; il en est de même de la tension des grilles des transistors T1, T2. La cellule mémoire ainsi perturbée se trouve transitoirement dans un état de déséquilibre électrique et celle-ci ne peut que basculer d'une manière aléatoire vers un état stable, lequel ne dépend pas de l'état initial. L'information est donc susceptible d'être perdue. Une solution pour réduire la sensibilité des cellules mémoires aux perturbations -électriques intempestives, notamment provoquées par les ions de haute énergie, pour lesquelles toute solution de blindage ou de découplage des tensions continues est pratiquement sans effet, consiste, ainsi que représenté en figure lb), à découpler les grilles des éléments inverseurs T1/T2, T3/T4 des points communs N2, N1 au moyen de résistances R2, R1. La décharge de la jonction N+/P- précitée au point commun N1 est transmise sur l'électrode de grille commune T3/T4 avec une constante de temps de valeur correspondant au produit RC de la valeur de la résistance de découplage R1=R2=R et de la capacité C des grilles de l'élément inverseur formé par les transistors T3/T4. La constante de temps RC doit avoir une valeur supérieure au temps nécessaire à la recharge du point commun N1 à la valeur Vcc à travers la transistor T2. La solution précitée présente des inconvénients. Un des inconvénients réside dans le fait d'une augmentation du temps d'écriture de la cellule mémoire ainsi réalisée, avec en conséquence une augmentation des durées de cycle écriture correspondantes. Cet inconvénient réside dans le fait d'un ralentissement du changement du potentiel des électrodes de grille des éléments inverseurs lorsque, afin de réaliser une opération d'écriture, on impose sur les points communs N1, N2 une tension à partir de la ligne de bit BL respectivement de la ligne de bit complémenté BL par l'intermédiaire des transistors d'accès T5, T6. La présente invention a pour objet une cellule mémoire statique dans laquelle les phénomènes intempestifs provoqués par l'intrusion d'ions à haute énergie dans cette cellule mémoire sont supprimés. Un autre objet de la présente invention est également, outre la suppression des phénomènes précités, la suppression de l'inconvénient des solutions antérieures, en ce qui concerne l'augmentation du temps d'écriture du fait du ralentissement du changement du potentiel des électrodes de grilles des éléments inverseurs. La cellule mémoire statique en technologie MOS, objet de la présente invention, comporte deux éléments inverseurs alimentés en parallèle par une première et une deuxième source de tension continue de valeurs distinctes correspondant chacune à un niveau logique haut respectivement à un niveau logique bas. Chaque élément inverseur est formé par deux transistors MOS complémentaires montés en cascade par un point commun de drain. Le point commun d'un élément inverseur est relié, d'une part, à la grille commune des transistors MOS complémentaires formant l'autre inverseur, et réciproquement, et, d'autre part, à une ligne de bit respectivement à une ligne de bit complémenté par l'intermédiaire d'un transistor MOS d'accès en lecture/écriture. Les transistors d'accès en lecture/écriture ont chacun leur électrode de grille reliée à une ligne commune de commande d'écriture/lecture de façon à porter, sur commande d'écriture, l'un ou l'autre des points communs au niveau logique haut respectivement au niveau logique bas, ou réciproquement. Elle est remarquable en ce que la liaison du point commun de chaque élément inverseur à la grille commune des transistors formant l'autre inverseur est formée par un élément de commutation, ces éléments de commutation étant commandés à l'état passant pendant la commande d'écriture par un signal de commande de couplage, ce qui permet d'isoler complètement les grilles communes des transistors formant les éléments inverseurs du point commun de l'élément inverseur correspondant en dehors de la période active de la commande d'écriture et de conserver l'état d'écriture antérieur , suite à toute perturbation intempestive survenant entre deux commandes d'écriture successives. La cellule mémoire statique de type MOS objet de la présente invention trouve application à la technologie des circuits intégrés et à la fabrication de blocs mémoires statiques pour calculateurs ou ordinateurs. Une description plus détaillée de la cellule mémoire statique en technologie MOS, selon l'invention, sera donnée ci-après en liaison avec les dessins dans lesquels, outre les figures la et lb relatives à l'art antérieur - la figure 2 représente un schéma électrique de la cellule mémoire statique, objet de la présente invention, - la figure 3 représente un chronogramme des différents signaux de commande de la cellule mémoire statique objet de l'invention. Une description plus détaillée d'une cellule mémoire statique de type MOS, conforme à l'objet de la présente invention, sera donnée en liaison avec les figures 2 et 3. Sur la figure 2, précitée, on a représenté le schéma électrique d'une cellule mémoire statique de type MOS conforme à l'objet de la présente invention, laquelle reprend bien entendu les éléments correspondant des cellules mémoires statiques de type MOS de l'art antérieur telles que représentées notamment en figure la), les mêmes références désignant les mêmes éléments. On indique à ce titre que les deux éléments inverseurs alimentés en parallèle par une première et une deuxième source de tension continue Vcc, respectivement Vss, sont formés par deux transistors MOS complémentés montés en cascade par un point commun N1, N2, point commun de drain. Les tensions continues correspondent chacune à un niveau logique haut, respectivement à un niveau logique bas, ainsi que mentionné précédemment dans la description. Le point commun d'un élément inverseur N1, N2 est relié d'une part à la grille commune des transistors MOS complémentés formant l'autre inverseur et réciproquement, et, d'autre part, à une ligne de bits notée BL, respectivement à une ligne de bit complémenté BL par l'intermédiaire des transistors MOS d'accès en lecture/écriture T5, T6. Ces derniers transistors ont chacun leur électrode de grille reliée à une ligne commune de commande d'écriture/lecture désignée communément par ligne de mots WL permettant d'effectuer l'écriture ou la lecture, ainsi que déjà mentionné précédemment dans la description. Selon un aspect particulièrement avantageux de la cellule mémoire statique en technologie MOS objet de la présente invention, la liaison du point commun de chaque élément inverseur N1, respectivement N2, à la grille commune des transistors formant l'autre inverseur, transistors T4, T3, respectivement transistors T2, T1 est formée par un élément de commutation, lesquels sont notés T8, respectivement T7 sur la figure 2. D'une manière particulièrement avantageuse, les éléments de commutation T7, T8 sont commandés à l'état passant pendant la commande d'écriture par un signal de commande de couplage, ce qui permet au contraire d'isoler complètement les grilles communes des transistors T1 et T2, respectivement T3 et T4, formant les éléments inverseurs précités, du point commun de l'élément inverseur correspondant N2, respectivement NI, en dehors de la période active de la commande d'écriture et ainsi de conserver l'état d'écriture antérieur en dépit de l'existence éventuelle de toute perturbation intempestive survenant entre deux commandes d'écriture successives. On comprend ainsi du point de vue du fonctionnement, que les éléments de commutation T7, T8 isolent complètement les grilles des inverseurs des jonctions reliées au point commun N1, N2 en dehors de la phase active de commande d'écriture. Dans une telle configuration, les grilles des transistors T1 et T2, T3 et T4, gardent ainsi leur potentiel électrique. Les points communs N1 et N2 sont ainsi rechargés dans les mêmes conditions qu'avant l'événement intempestif en particulier avant la traversée de ions lourds des jonctions précitées. D'une manière plus pratique on indique que les éléments de commutation T7, T8 peuvent avantageusement être constitués par un transistor de type MOS. Ces transistors peuvent alors être réalisés comme transistors de type couche mince dans une couche de poly-silicium. De manière également pratique, on indique que chaque élément inverseur peut être formé par un transistor de type P-MOS et par un transistor de N-MOS. Les transistors T2 et T4 peuvent être réalisés par des transistors de type P-MOS alors que les transistors T1 et T3 peuvent, au contraire, être réalisés par des transistors de type N-MOS. I1 en est de même pour les transistors T5 et T6. Dans un mode de réalisation industriel, on indique alors que les tensions d'alimentation peuvent prises égales à Vcc=+5 volts et Vss=O volt. On indique également que la technologie de type de transistor en couche mince peut être utilisée afin de réaliser l'intégration des transistors P-MOS T2/T4. On indique également, à titre d'exemple de réalisation pratique, que les transistors T7 et T8 formant les éléments de commutation de préférence de type N-MOS peuvent, le cas échéant, être réalisés sous forme de transistors de type P-MOS. Sur la figure 3, on a représenté des chronogrammes de signaux permettant la commande d'une cellule mémoire statique de type MOS conforme à l'objet de la présente invention. Les signaux délivrés aux points N1, respectivement N2 correspondant aux points communs de la cellule mémoire statique objet de la présente invention, correspondent au signal délivré par la ligne de bits BL, respectivement par la ligne de bit complémenté BL. Enfin, on a représenté le signal de commande de couplage des grilles communes des transistors T1, T2, respectivement T3, T4 au point commun correspondant N2, respectivement N1, par l'intermédiaire des éléments de commutation ou transistors MOS T7 et T8. Dans l'option a), la ligne de commande de couplage étant notée WWL, on indique que le signal de commande de couplage est un signal impulsionnel synchrone du signal de commande d'écriture WL. Dans un tel cas, on indique que, en dehors des périodes de couplage, un découpage complet des grilles communes et des points communs correspondants est ainsi obtenu. Toute perturbation intempestive telle que la traversée d'une jonction polarisée en inverse par un ion lourd, et, en particulier, quel que soit l'instant d'occurence d'un tel événement c'est-à-dire soit pendant la période de découplage, soit pendant la période de découplage, ne provoque aucun effet de déstabilisation de l'état d'équilibre électrique de la cellule mémoire statique objet de la présente invention, car, d'une première part, pendant la période de couplage, les potentiels électriques au point commun N1, respectivement N2, sont imposés, et, d'autre part, pendant les périodes de découplage, les grilles communes étant isolées des points communs correspondants, le retour à l'équilibre électrique s'effectue compte tenu des conditions initiales. L'information mémorisée par les états d'équilibre précités est alors conservée dans tous les cas. Dans l'option b) de la figure 3, on indique que le signal de commande de couplage WWL est un signal impulsionnel de durée inférieure à la durée du signal de commande d'écriture et en particulier de la phase active de celui-ci, les fronts de descente des signaux précités étant cependant synchrones. Dans une tel cas, on observe que pour une période de durée entre deux instants d'écriture successive, la période de couplage est diminuée, celle-ci étant réduite à la durée effective de la période active du signal de commande de couplage, alors que la période de découplage est au contraire augmentée par rapport à l'option a) précédemment représentée. On comprend bien sûr que, dans le cas de l'option b), il est ainsi possible d'optimiser le temps effectif d'écriture de l'information mémorisée au niveau de la cellule mémoire statique objet de la présente invention, cette durée d'écriture pouvant être rendue aussi petite que la durée du découplage nécessaire au bon fonctionnement de la cellule mémoire statique objet de la présente invention. On a ainsi décrit une cellule mémoire statique en technologie MOS particulièrement performante, laquelle permet en particulier de s'affranchir des inconvénients des cellules mémoires statiques de l'art antérieur, en raison du fait notamment que, par la solution retenue, on n'ajoute aucune jonction supplémentaire entre la grille des transistors formant les inverseurs et le substrat. REVENDICATIONS 1. Cellule mémoire statique en technologie MOS, comportant deux éléments inverseurs alimentés en parallèle par une première et une deuxième source de tension continue de valeurs distinctes correspondant chacune à un niveau logique haut respectivement à un niveau logique bas, chaque élément inverseur étant formé par deux transistors MOS complémentaires montés en cascade par un point commun de drain ou le cas échéant par une résistance et par un transistor MOS, le point commun d'un élément inverseur étant relié, d'une part, à la grille commune des transistors MOS complémentaires formant l'autre inverseur, et réciproquement, et, d'autre part, à une ligne de bit respectivement à une ligne de bit complémenté par l'intermédiaire d'un transistor MOS d'accès en lecture/écriture, lesdits transistors d'accès en lecture/écriture ayant chacun leur électrode de grille reliée à une ligne commune de commande d'écriture/lecture de façon à porter, sur commande d'écriture, l'un ou l'autre desdits points communs au niveau logique haut respectivement au niveau logique bas, ou réciproquement, caractérisée en ce que la liaison du point commun de chaque élément inverseur à la grille commune des transistors formant l'autre inverseur est formée par un élément de commutation, lesdits éléments de commutation étant commandés à l'état passant pendant la commande d'écriture, par un signal de commande de couplage, ce qui permet d'isoler complètement les grilles communes des transistors formant les éléments inverseurs du point commun de l'élément inverseur correspondant en dehors de la période active de la commande d'écriture et de conserver l'état d'écriture antérieur, suite à toute perturbation intempestive survenant entre deux commandes d'écriture successives. 2. Cellule selon la revendication 1, caractérisée en ce que lesdits éléments de commutation sont constitués par un transistor MOS. 3. Cellule selon une des revendications précédentes, caractérisée en ce que chaque élément inverseur est formé par un transistor P-MOS et un transistor N-MOS. 4. Cellule selon l'une des revendications 1 à 3, caractérisée en ce que lesdits transistors MOS formant les éléments de commutation sont de type N-MOS ou P-MOS. 5. Cellule selon l'une des revendications précédentes caractérisée en ce que le signal de commande de couplage est un signal impulsionnel synchrone du signal de commande d'écriture. 6. Cellule selon l'une des revendications 1 à 4, caractérisée en ce que le signal de commande de couplage est un signal impulsionnel de durée inférieure à la durée du signal de commande d'écriture, les fronts de descente desdits signaux étant synchrones.