FR 2691578 A1 19931126 FR 9206058 A 19920519 PROCEDE DE FABRICATION D'UN TRANSISTOR EN COUCHES MINCES A SILICIUM POLYCRISTALLIN ET A GRILLE DECALEE PAR RAPPORT AU DRAIN DESCRIPTION La présente invention a pour objet un procédé de fabrication d'un transistor en couches minces à base de silicium polycristaLlin comportant une grille décalée notamment par rapport au drain. En particulier, ce transistor présente un courant de fuite faible dans l'état non passant. Un des domaines privilégiés d'application de l'invention est celui des écrans plats à cristaux liquides destinés à L'affichage d'information et utilisant une matrice active à transistors en couches minces (TCM). Dans une matrice active, les TCM assurent la commutation des points élémentaires d'affichage ou pixels. Dans ce domaine d'application, l'un des points critiques de la technologie de réalisation de la matrice active de composants est la mise au point d'un procédé de réalisation de TCM présentant un faible courant de fuite, nécessaire au bon fonctionnement de l'écran. Les transistors en couches minces auxquels s'applique l'invention sont ceux dont le canal est réalisé en silicium polycristallin. Dans l'état actuel, il existe essentiellement deux méthodes de fabrication de ces transistors. La première méthode concerne la fabrication de TCM à contact de source et drain implantés, utilisant les techniques d'implantation couramment employées en micro-électronique classique sur silicium monocristallin. Les étapes essentielles de cette méthode sont les dépôts successifs de silicium polycristallin noté Si-poly I sur un support transparent, le dépôt d'isolant de grille, le dépôt de la grille en silicium polycristallin noté Si-poly 2, suivis d'une gravure de la grille et de l'isolant de grille pour fixer les dimensions du canal du transistor ainsi que d'une gravure de la couche de Si-poly 1 destinée à réaliser les contacts de source et drain. On effectue alors une implantation ionique dans la couche de Si-poly 1, en utilisant la grille comme masque d'implantation pour former les contacts de source et drain. On obtient donc une structure auto-alignée, c'est-à-dire sans recouvrement des contacts implantés de source et drain et de la grille. On effectue ensuite une passivation du transistor, suivie d'une ouverture de trous de contact en regard des contacts de source et drain puis une métallisation pour reprise de contact sur ces source et drain. La seconde méthode de réalisation d'un TCM utilise le dépôt d'une couche de silicium polycristallin Si-poly 1 dopé sur un substrat dans laquelle on réalise les contacts de source et drain. Cette technique de contacts déposés permet d'éviter l'étape d'implantation. Cette couche de Si-poly 1 dopé est déposée selon la technique de dépôt chimique en phase vapeur éventuellement basse pression (LPCVD) ou assistée plasma (PECVD). Après définition des dimensions des contacts de source et drain dans cette couche de Si-poly 1 par gravure, on dépose successivement une couche de silicium polycristallin Si-poly 2, une couche d'isolant de grille puis une couche conductrice destinée à former La grille. On effectue alors une gravure de l'empilement de couches conductrices, d'isolant et de Si-poly 2 pour fixer les dimensions de la grille et du canal du transistor. Dans cette seconde méthode de fabrication, il y a nécessairement recouvrement entre Les contacts de source et drain et la grille du transistor. Dans le cas d'un transistor de type N (c'està-dire à source et drain de type N) et quelle que soit la technique de fabrication utilisée pour La réalisation des contacts de source et drain, on observe généralement, dans l'état non passant du transistor, une augmentation du courant de drain pour une tension de grille décroissante. Un comportement identique est observé pour les transistors de type P (c'est-à-dire avec source et drain de type P) aux conventions de signe près. Ce comportement apparaît notamment dans le document U. Mitra cité ultérieurement. Ce comportement est généralement attribué à un mécanisme de génération-recombinaison de porteurs dans la région de charge d'espace entre le canal et le contact dopé constituant le drain. Ce mécanisme de génération-recombinaison est du à l'existence d'un fort champ électrique latéral dans la région considérée. Les techniques empLoyées pour réduire ces courants de fuite ont pour objet de diminuer les champs électriques entre la grille et les contacts de source et drain du transistor. Trois techniques principales peuvent être envisagées pour diminuer ces courants de fuite. Elles ont en commun de faire appel à des solutions technologiques qui visent à diminuer le champ électrique entre les contacts de source et drain et la grille des transistors. La première technique consiste à intercaler entre la grille et le drain du transistor une zone faiblement dopée (Low Doping Drain en terminologie anglo-saxonne) qui élargit la région de charge d'espace, où se produit La chute de potentiel, entre le canal et le contact de drain. Cette région doit être faiblement résistive afin de ne pas être gênante dans le régime passant du transistor. Cette technique est connue sous la technique LDD et est largement développée dans le domaine des transitos MOS sur silicium monocristallin. L'emploi de cette technique pour des transistors silicium polycristallin est notamment décrit dans les documents : "Effect of processing temperature on polysilicon thin film transistors for active matrix LCDS", CH-3071-8/91 IEEE de U. Mitra et al., p. 207210. "Fully integrated poly-Si CMOS LCD with redundancy", de Y. Hayashi et al., pp. 60-63. "Lightly doped drain TFT structure for poly Si LCDs", de K. Nakazawa et al. de SID 90 Digest, pp. 311-314. La deuxième technique de diminution du courant de fuite est la technique de sur-gravure. Cette technique est notamment décrite dans L'article CH-30718/91 IEEE, "Low-leakage current polysilicon TFTS for LCD pixel addressing" de Y. Endo et al., pp. 203-206. Dans une première phase, on forme les contacts de source et drain par implantation dans du silicium polycristallin en utilisant la grille comme masque. Les contacts de source et drain sont donc autoalignés par rapport à la grille. Dans une deuxième phase, on effectue une sur-gravure de la grille du transistor à l'aide d'une solution d'attaque, entraSnant un décalage entre les contacts de source et drain et la grille. La valeur de ce décalage est directement proportionnelle au temps d'attaque et peut donc être ajustée par ce temps. La troisième technique de diminution du courant de fuite est la technique de I '"offset" vertiale. Elle consiste à intercaler entre la grille du transistor et les contacts de source et drain déposés, une sur-épaisseur d'isolant qui augmente la distance grille-contacts source et drain. Cette technique est notamment décrite dans le document de Y. Endo cité précédemment. La technique LDD fonctionne bien mais est délicate à mettre en oeuvre, dans la mesure où il est nécessaire de réaliser un compromis entre le dopage à faible dose de la région entre le canal et le drain du transistor ainsi que la largeur de cette région. Par ailleurs, l'activation des impuretés dopantes introduites à faible concentration par implantation ionique dans le silicium polycristallin est une étape difficile à maftriser. Enfin, cette technique nécessite l'emploi de deux implantations ioniques compliquant quelque peu cette technique de fabrication et augmentant donc son coût. Dans la technique de sur-gravure de la grille, la deuxième implantation est supprimée par rapport à la technique LDD et est remplacée par cette sur-gravure. L'avantage est effectivement la suppression de cette étape d'implantation. Outre l'étape d'implantation restante, les principaux inconvénients de cette technique sont : - la nécessité d'une valeur de cette surgravure donc du décalage contacts-grille est particulièrement précise. En effet, une valeur trop faible diminuera peu le courant de fuite. Si cette valeur est trop élevée, la résistance de la zone comprise entre le canal du transistor et le contact N+ sera élevée et le courant, dans l'état passant du transistor, diminuera fortement. - la valeur optimale du décalage publiée pour ce type de technique est compris entre 1,2pu et 1,4pu. Cette faible marge peut rendre délicate l'utilisation de cette technique sur de grandes surfaces de verre pour la réalisation d'écrans plats de grande taille 2 ( > 1dm ). La technique dite de l'offset verticale se révèle moins efficace que les deux techniques précédentes pour la diminution du courant de fuite du transistor. En effet, quelle que soit l'épaisseur de la couche d'offset, le courant de fuite présente une forme en V caractéristique de la génération de porteurs entre le canal. Pour diminuer de façon significative le courant de fuite, il est nécéssaire d'utiliser une couche d"'offset" d'une épaisseur telle que le courant de drain dans l'état passant diminue fortement. L'invention a justement pour objet un nouveau procédé de fabrication d'un transistor en couches minces à silicium polycristallin et à grille décalée par rapport au drain permettant de remédier aux différents inconvénients mentionnés ci-dessus. Elle permet en particulier de diminuer, par rapport aux techniques connues, le courant de fuite du transistor, de conserver la valeur du courant de drain dans l'état passant et de présenter une mise en oeuvre simple et compatible avec la réalisation d'écrans plats de grande dimension. En particulier, des écrans plats du mètre carré peuvent être envisagés. De façon plus précise, l'invention a pour objet un procédé de fabrication d'un transistor en couches minces, consistant à déposer sur un substrat isolant, une première couche de silicium polycristallin dopé, destinée à la réalisation des contacts de source et drain du transistor ; graver cette première couche de silicium dopé pour former ces contacts ; réaliser sur la première couche de silicium polycristallin gravée le canal du transistor dans une seconde couche gravée en silicium polycristallin dont les flancs débordent sur les contacts de source et drain ; déposer une première couche d'isolant électrique sur la seconde couche de silicium polycristallin, destinée à réaliser l'isolant de grille ; déposer une couche conductrice sur la première couche d'isolant, destinée à réaliser la grille du transistor ; graver l'empilement de la couche conductrice et de la première couche d'isolant pour fixer les dimensions de la grille du transistor, de sorte que le flanc gravé de l'empilement de grille et d'isolant soit décalé (28) par rapport au contact de drain et que la longueur de la grille du transistor soit inférieure à la longueur du canal ; et déposer une seconde couche d'isolant électrique sur le silicium polycristallin mis à nu au cours de l'étape précédente. En plus des avantages mentionnés ci-dessus, ce procédé ne comporte aucune étape critique et sa mise en oeuvre est simplifiée par rapport aux techniques connues, ce qui permet une réalisation à coût réduit avec une fabrication en série. La seconde couche d'isolant crée, lors du fonctionnement du transistor, une couche d'accumulation de porteurs (trous, électrons) dans la seconde couche de silicium qui se traduit par une faible résistivité électrique de cette couche de silicium permettant ainsi aux porteurs de s'écouler entre le contact de drain et le canal du transistor. La première et la seconde couches d'isolant peuvent être réalisées, indépendamment l'une de l'autre en nitrure de silicium, en oxyde de silicium (SiO ) ou 2 en oxynitrure de silicium SiO N avec O O De préférence, on utilise pour la seconde couche d'isolant électrique du nitrure de silicium. Par ailleurs, la première couche d'isolant est réalisée avantageusement en oxyde de silicium. La couche conductrice destinée à la réalisation de la grille, peut être soit en métal comme l'aluminium, le tungstène, le molybdène, soit en un siliciure d'un métal réfractaire, par exemple en siliciure de molybdène, de titane, de tungstène ou bien être réalisée en silicium polycristallin dopé. Le transistor en couches minces de l'invention peut bien être de type N ou P en utilisant respectivement une première couche de silicium polycristallin dopé N ou P. Conformément à l'invention, il est possible de réaliser la gravure de l'empilement de couche conductrice et de première couche d'isolant de façon à décaler le flanc de la grille du contact, soit uniquement du côté du contact de drain, soit simultanément du côté des contacts de drain et de source. En particulier, dans le cadre de l'application de ce procédé pour la fabrication d'un transistor pour écrans plats d'affichage, on effectue avantageusement la gravure de la couche conductrice et de La première couche d'isolant de façon que le flanc gravé de l'empilement du côté source soit aussi décalé par rapport au contact de source. Le transistor de l'invention peut être réalisé sur n'importe quel substrat. Dans le cadre de l'application aux écrans plats, ce substrat doit être transparent à La lumière. Il peut être réalisé en verre, en quartz ou en silice. Il peut aussi être réalisé en verre, recouvert d'une couche d'oxyde de silicium. Les différentes couches mises en oeuvre dans l'invention peuvent être déposées par la technique de dépôt chimique en phase vapeur et toutes ses variantes LPCVD ou PECVD. Les gravures peuvent être réalisées par voie humide ou sèche, par usinage ionique ou par gravure ionique réactive (RIE). D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures annexées, dans lesquelles - la figure 1 illustre schématiquement en coupe transversale les différentes étapes du procédé de réalisation d'un transistor, conforme à L'invention, - la figure 2 montre une variante du procédé de réalisation d'un transistor, conforme à l'invention, - la figure 3 donne les variations du courant de "drain" Id, exprimé en ampères, en fonction de La tension Vg, exprimée en volts, appliquée à la grille d'un transistor fabriqué conformément à l'invention, - les figures 4 et 5 donnent les variations du courant de drain Id exprimé en micro-ampères, en fonction de la tension Vd, exprimée en volts, appliquée au "drain du transistor fabriqué selon l'invention pour la figure 4A, la tension Vd est appliquée sur le contact non recouvert par la grille et pour la figure 5, la tension Vd est appliquée sur le contact recouvert par la grille. On décrit ci-après, en référence à la figure 1, le procédé de fabrication d'un transistor en couches minces à canal N, conformément à L'invention, mais bien entendu, l'invention s'applique aussi aux transistors à canal P. La première étape du procédé, comme représenté sur la partie a), de la figure 1, consiste à déposer sur un substrat de verre 10 par exemple sodocalcique ou borosilicaté une couche 12 de silicium polycristallin dopé N+ ayant une épaisseur de 50 à 600nm et typiquement de 100nm. Cette couche est déposée par LPCVD et son dopage est obtenu en utilisant un mélange de silane (SiH ) et de phosphine (Ph ). 4 3 On réalise alors un masque photolithographique 14 de résine par les procédés classiques de photolithographie représentant l'image des contacts de source et drain à réaliser. A l'aide de ce masque 14, on effectue alors une gravure de la couche 12 sur toute son épaisseur pour réaliser les contacts de source 16 et de drain 18 du transistor. Cette gravure est réalisée par exemple par la technique de gravure ionique réactive (RIE) en utilisant un plasma de SF 6 On effectue alors, comme représenté sur la partie b) de la figure 1, et après élimination du masque 14 le dépôt d'une nouvelle couche de silicium polycristallin 20 non intentionnellement dopé, sur la structure obtenue. Elle a une épaisseur allant de 30 à 200nm et valant typiquement 60nm. Cette couche de silicium polycristallin 20 est obtenue par dépôt d'une couche de silicium amorphe par LPCVD puis gravure selon la technique de gravure ionique réactive RIE pour définir le canal du transistor. La gravure est réalisée de sorte que les flancs gravés de cette couche débordent d'une distance D sur les contacts de source et drain allant de 1 à îOum et typiquement de 10mu. Le plasma de gravure est par exemple un plasma de SF 6 Cette couche amorphe gravée est ensuite cristallisée par recuit en plaçant la structure dans un four chauffé par exemple à 6000C. On obtient ainsi une couche de silicium polycristallin à gros grains typiquement la taille moyenne latérale des grains est de l'ordre de quelques centaines de nm. La largeur du canal du transistor séparant les contacts de source et de drain 18 peuvent varier de 5 à 40rm alors que la longueur du canal mesuré dans une direction perpendiculaire peut aller de 10 à 40pu. Il est toutefois possible d'envisager des tailles de canal supérieures ou inférieures. L'étape suivante du procédé consiste, comme représenté sur la partie c de la figure 1, à déposer successivement, sur la structure précédente, une couche 22 d'isolant de grille et une couche 24 conductrice destinée à la réalisation de la grille. La couche 22 est par exemple en SiO et la couche de grille 24 en 2 aluminium. La couche 22 peut avoir une épaisseur de 50 à 300nm et typiquement être de 150nm et la grille peut avoir une épaisseur allant de 100 à 600nm et typiquement être de 200nm. La couche de silice 22 peut être déposée par dépôt chimique en phase vapeur à pression atmosphérique (APCVD) et la couche d'aluminium par pulvérisation cathodique. On effectue alors une gravure successive des couches 22 et 24 par voie humide pour la couche d'aluminium avec une solution d'un mélange d'acides phosphorique, acétique et nitrique et par gravure ionique réactive avec un plasma de CHF pour la couche 3 de silice. Cette gravure est effectuée à l'aide d'un masque de résine 26 réalisé selon les procédés classiques de photolithographie masquant les zones de la couche de silice et d'aluminium à conserver. En particulier, ce masque 26 déborde sur le contact de source 16, comme le faisait le masque 14. En revanche, ce masque 26 est en retrait du côté du drain 18. Ainsi, lors de la gravure des couches 24 et 22, on obtient un décalage 28 entre le contact de drain 18 et la grille 24 du transistor.La longueur de la grille est donc inférieure à celle du canal de la distande d. La largeur d de ce décalage peut être comprise entre 1 et 6m. En pratique il est de 1 à 3um. Les mesures effectuées sur des structures ayant un décalage de 1 à 6pm ont permis de constater qu'aucune dégradation du contact drain-canal n'apparaissait (contact ohmique dans l'état passant). Après élimination du masque de résine 26, on effectue, comme représenté sur la partie d de la figure 1, le dépôt d'une couche d'isolant 30 sur l'ensemble de la structure. Cette couche est en particulier du nitrure de silicium déposé par PECVD. Son épaisseur peut aller de 50 à 600nm et être typiquement de 150nm. A l'aide d'un nouveau masque de résine 32 réalisé selon les procédés classiques de photolithographie, on effectue alors une gravure de la couche d'isolant 30 sur toute son épaisseur. Cette gravure est réalisée par la technique ionique réactive en utilisant un plasma de CHF et de SF 3 6 Dans le mode de réalisation représenté, le masque 32 ne couvre que la région de la couche d'isolant 30 que du côté du drain 18. En particulier, la couche 30 est gravée de façon à ce qu'elle déborde sur le contact de drain 18 à l'aplomb de la couche de silicium polycristallin 20 et qu'elle déborde légèrement sur la grille 24 du transistor d'une largeur l de quelques pm. Cette couche de nitrure de silicium 32 gravée permet la création d'une couche d'accumulation 31 de porteurs dans la couche semi-conductrice 20 qui se traduit par une faible résistivité de cette couche semi-conductrice permettant ainsi aux porteurs (trous et électrons) de s'écouler entre les contacts de source 16 et de drain 18 et Le canal du transistor. Pour l'application de ce procédé de fabrication de TCM dans le domaine des écrans plats d'affichage, on peut utiliser une structure de transistor symétrique comme représenté sur la figure 2. Seules les étapes différentes de fabrication de ce transistor par rapport à la figure 1 seront décrites. Sur la partie c de cette figure 2, on constate que le contact de source 16 est aussi décalé d'une distance d par rapport à la grille 26 du transistor. Ce décalage porte la référence 34. Ce décalage est obtenu en modifiant la forme du masque photolithographique 26, comme représenté sur la partie a de la figure 2, de sorte qu'il ne déborde plus sur le contact 16, mais soit décalé de la même façon que du côté drain. Ainsi, la gravure des couches 24 et 22 conduit simultanément à un décalage de la grille par rapport aux contacts de source et drain. Par ailleurs, le masque 32 destiné à la gravure de la couche de nitrure 30 doit aussi masquer la région située entre la grille 26 et le contact de source 16, comme représenté sur la partie c de la figure 2 de façon à conserver du nitrure du côté source lors de la gravure de cette couche. La structure obtenue sur la partie d de la figure 1 a été testée et les résultats correspondants sont portés sur les figures 3 à 5. La structure testée avait un décalage d entre le contact de drain et la grille d'environ 1,5mu. Du fait que la structure du composant utilisé est dissymétrique (la grille recouvrant qu'un seul des deux contacts de transistor), les caractéristiques sont aussi dissymétrique et vont dépendre de la technique de mesure utilisée. Sur la figure 3, ont été reportées les variations du courant de drain Id, exprimées en A en fonction de la tension Vg de grille appliquée exprimée en V. Le courant de drain est donné en échelle logarithmique. Pour la courbe a, une tension de drain constant Vd de 4 volts est appliquée sur le contact de drain (18) non recouvert par la grille. On observe que le courant de fuite Id augmente d'environ une décade entre Vg=-5V et Vg=-30V. En effectuant les mesures sur le même transistor mais en inversant le sens de la mesure et en appliquant la tension Vd au contact recouvert par la grille (contact 16), on observe que le courant de fuite augmente de plus de deux décades entre Vg=-5V et Vg=30V. La comparaison permet de mettre en évidence l'effet positif du décalage entre le contact de drain et la grille et de l'utilisation de la couche de nitrure, sur le courant de fuite du transistor. Les figures 4 et 5 donnent les caractéristiques du courant de drain Id exprimé en en fonction de la tension Vd exprimée en volts appliquée sur le drain du même transistor. La figure 4 correspond à une tension Vd appliquée sur le contact (18) non recouvert par la grille alors que la figure 5 correspond à la tension Vd appliquée sur le contact (16) recouvert par la grille. On constate, que dans les deux cas les contacts sont ohmiques et que la variation de courant Id maximale pour Vd=20V et Vg=20V sont du même ordre de grandeur. Ainsi, les courbes 3 à 5 montrent tout l'intérêt du décalage entre le contact de drain et la grille du transistor ainsi que l'utilisation de la couche de nitrure entre le contact de drain et la grille. L'emploi dans le cas particulier d'écrans plats à matrice active d'un transistor à structure symétrique, sans recouvrement entre les contacts de source et de drain et la grille permet la suppression de capacités parasites de recouvrement grille-contact qui sont préjudiciables au fonctionnement de ces écrans. La courbure de bande interdite dans la couche de silicium polycristallin 20, du fait de la présence de la couche de nitrure de silicium, permet de créer une région d'accumulation d'électrons dans la couche de silicium. Bien entendu, d'autres matériaux isolants peuvent produire le même effet que le nitrure de silicium comme l'oxynitrure de silicium ou la Si lice. REVENDICATIONS 1. Procédé de fabrication d'un transistor en couches minces, consistant à déposer sur un substrat isolant (10), une première couche de silicium polycristallin dopé, destiné à la réalisation des contacts de source (16) et drain (18) du transistor ; graver cette première couche de silicium dopé pour former ces contacts ; réaliser sur la première couche de silicium polycristallin gravée le canal du transistor dans une seconde couche gravée en silicium polycristallin dont les flancs débordent sur les contacts de source et drain ; déposer une première couche (22) d'isolant électrique sur la seconde couche de silicium polycristallin, destinée à réaliser l'isolant de grille ; déposer une couche conductrice (24) sur la première couche d'isolant destinée à réaliser la grille du transistor ; graver l'empilement de la couche conductrice et de la première couche d'isolant pour fixer les dimensions de la grille du transistor, de sorte que le flanc gravé de l'empilement de grille et d'isolant du côté drain soit décalé (28) par rapport au contact de drain et que la longueur de la grille du transistor soit inférieure à la longueur du canal ; et déposer une seconde couche d'isolant électrique sur le silicium polycristallin mis à nu au cours de l'étape précédente. 2. Procédé selon la revendication 1, caractérisé en ce qu'on effectue la gravure de l'empilement de couche conductrice et de première couche d'isolant sous-jacent, de façon que le flanc gravé de l'empilement du côté source soit aussi décalé par rapport au contact de source. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que la seconde couche d'isolant est du nitrure de silicium. 4. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que le dépôt de la seconde couche de silicium polycristallin est réalisé en déposant une couche de silicium amorphe puis en effectuant un recuit au four de cette couche de silicium amorphe. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le substrat est transparent. 6. Procédé selon l'une quelconque des revendications 2 à 5, caractérisé en ce que le décalage entre la grille et le contact de drain et éventuellement de source est de 1 à 6m. 7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que la seconde couche d'isolant est déposée par la technique de dépôt chimique en phase vapeur assisté par plasma (PECVD).