FR 2684207 A1 19930528 FR 9210362 A 19920828 CIRCUIT INTERPOLATEUR La présente invention concerne des circuits interpolateurs. On sait qu'on peut générer des configurations qui sont utilisées dans un équipement de test automatique en employant un générateur de configurations rapide qui génère des séquences d'adresse qui sont émises vers un ensemble de circuits générateurs locaux. Chaque circuit générateur local comprend une mémoire locale rapide, une paire de générateurs de base de temps, une paire d'interpolateurs correspondants, un générateur de format rapide et un processeur de défaut rapide. Les générateurs de base de temps et les interpolateurs fonctionnent d'une manière entrelacée, selon laquelle un ensemble générateur de base de temps/interpolateur reçoit et génère toute l'information correspondant aux cycles pairs, et l'autre ensemble reçoit et génère toute l'information impaire. On a également découvert qu'en employant un circuit de registre ayant une configuration prévue pour recevoir et conserver des données de base de temps d'entrée, un circuit d'avalement d'impulsions, ayant une configuration prévue pour retarder les données de base de temps d'une quantité qui est indiquée par le générateur de base de temps, un circuit de génération de signal en rampe qui a une configuration prévue pour recevoir le signal de sortie du circuit d'avalement d'impulsions, et pour fournir un signal de sortie en rampe sous l'effet de la réception du signal de sortie du circuit d'avalement d'impulsions, et un circuit de comparaison ayant une configuration prévue pour recevoir les données de base de temps d'entrée et le signal de sortie en rampe, et pour fournir des données de sortie lorsque le signal de sortie en rampe est égal aux données de base de temps d'entrée, on obtient un circuit interpolateur qui génère des données de sortie ayant des caractéristiques temporelles précises,-qui sont basées sur les données de base de temps d'entrée. Dans des modes de réalisation préférés, les données de base de temps d'entrée ont une sorte de niveau logique et les données de sortie ont une autre sorte de niveau logique, et le circuit interpolateur comprend un circuit d'étalonnage qui fournit un signal de sortie que l'on peut utiliser pour déterminer si le circuit interpolateur fonctionne correctement. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre du mode de réalisation préféré, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés dans lesquels La figure 1 est un schéma synoptique d'un générateur de base de temps rapide conforme à l'invention. La figure 2 est un schéma synoptique d'un circuit de distribution du générateur de base de temps de la figure 1. La figure 3 est un schéma synoptique du circuit générateur de base de temps et du circuit interpolateur du générateur de base de temps de la figure 1. La figure 4 est un schéma développé du circuit interpolateur de la figure 3. La figure 5 est un schéma synoptique d'un circuit oscillateur de période connu. La figure 6 est un diagramme séquentiel relatif au circuit oscillateur de période de la figure 5. La figure 7 est un schéma synoptique du circuit oscillateur de période du générateur de base de temps de la figure 1. La figure 8 est un diagramme séquentiel relatif au circuit oscillateur de période de la figure 7. Structure En se référant à la figure 1, on note qu'un système générateur de base de temps rapide 10 comprend un circuit générateur de configurations 12, un circuit de distribution 14 et un ensemble de cartes de canaux 15, chacune d'elles comprenant huit circuits générateurs locaux 16(0) - 16(7) (que l'on désigne de façon générale par la référence 16). Chaque circuit générateur local 16 applique un bit à une entrée de noeud 20 d'un dispositif sous test (ou DST) 21. Le circuit générateur de configurations 12 comprend un générateur de configurations rapide 30, de conception classique, qui fournit des configurations d'adresse à une fréquence de 122,0703125 MHz (que l'on désigne de façon générale par "120 MHz"), et un circuit diviseur de fréquence 32 qui reçoit les configurations de haute fréquence que génère le générateur de configurations 30, et qui fournit une paire de configurations d'adresse de fréquence inférieure, sur des sorties portant les désignations A et B, ces configurations d'adresse ayant une fréquence égale à la moitié (c'est-à-dire 61,03515625 MHz, que l'on désigne de façon générale par "60 MHz") de celle des configurations d'adresse de haute fréquence que génère le générateur de configurations 30. Le circuit générateur de configurations 12 comprend également un oscillateur de période centrale 34 qui fournit une paire de signaux de début de cycle (ou DDC), et une paire de signaux à plusieurs bits, appelés RESIDU DE PERIODE, aux circuits générateurs locaux 16, par l'intermédiaire du circuit de distribution 14. Le circuit diviseur de fréquence 32 est commandé par deux signaux d'entrée de sélection de mode, SEL MODE 1 et SEL MODE 2. Le signal SEL MODE 1 peut être fixé à une première valeur pour que le circuit diviseur 32 divise les configurations d'adresse en deux configurations différentes, comme décrit ci-dessus, ou à une seconde valeur pour que le circuit diviseur 32 produise simplement sur les deux sorties A et B les configurations de frequence que génère le générateur de configurations 3. Lorsque le signal SEL MODE 1 est fixé à la première valeur, on peut utiliser le circuit générateur de configurations 12 en association avec des cartes de canaux 15 portant des circuits générateurs locaux 16 à deux chemins, comme représenté sur la figure 1. Lorsque le signal SEL MODE 1 est fixé à la seconde valeur, on peut utiliser le même circuit générateur de configurations 12, dans le cadre d'un système plus lent, en associa tion avec des cartes de canaux moins coûteuses qui comportent seulement des circuits générateurs locaux à un seul chemin connectés à la sortie A du circuit diviseur 32. On peut fixer le signal SEL MODE 2 à une première valeur, pour que le circuit diviseur 32 reçoive un seul signal d'entrée rapide provenant d'un seul générateur de configurations 30, comme représenté sur la figure 1, ou on peut le fixer à une seconde valeur, pour que le circuit diviseur 32 reçoive deux signaux d'entrée plus lents séparés, sur deux chemins séparés, ces signaux étant fournis par deux générateurs de configurations plus lents (qui ne sont pas représentés sur la figure 1, dans un but de simplicité). Lorsque le signal SEL MODE 2 est fixé à cette seconde valeur, le signal SEL MODE 1 doit également être fixé à sa seconde valeur, pour que le circuit diviseur 32 produise ainsi sur les sorties A et B, sans aucune division des configurations d'adresse, les deux signaux respectifs qui sont reçus à partir des deux générateurs de configurations. Lorsque le signal SEL MODE 2 est fixé à sa seconde valeur, le système générateur de base de temps 10 fournit, sur chaque entrée de noeud 20 du dispositif sous test 21, une forme d'onde ayant des caractéristiques qui sont déterminées soit par les signaux qui sont appliqués sur le chemin A, soit par les signaux qui sont appliqués sur le chemin B, conformément à la sélection qui est effectuée par un signal d'entrée de sélection de générateur de configurations (SEL GEN CONF) qui est appliqué à chaque circuit générateur local 16 sur une carte de canaux 15 donnée. Le circuit de distribution 14 comprend une paire de chemins de distribution de signal 40, 42. Chaque chemin de distribution de signal 40, 42 comprend un bus à plusieurs bits en parallèle, qui fournit simultanément les adresses de frequence inférieure, ainsi que les signaux DDC et les signaux RESIDU DE PERIODE, à l'ensemble de circuits générateurs locaux 16. Chaque générateur de signal local 16 comprend une paire de circuits de génération de signal 50, 52. Le circuit de génération de signal 50 comprend une mémoire locale 54, qui reçoit de l'information provenant du chemin de distribution 40 par l'intermédiaire du multiplexeur 122, et qui fournit l'information au générateur de base de temps 56, et le générateur de base de temps 56, qui reçoit l'information et qui applique un signal de sortie de générateur de base de temps au circuit interpolateur 58. De façon similaire, le circuit de génération de signal 52 comprend une mémoire locale 60, qui reçoit de l'information provenant du chemin de distribution 42, un générateur de base de temps 62 qui reçoit l'information provenant de la mémoire locale 60, et un circuit interpolateur 64, qui reçoit l'information provenant du générateur de base de temps 62. Bien qu'un seul générateur de base de temps et un seul interpolateur soient représentés dans chaque circuit générateur de signal, pour simplifier, il existe de façon caractéristique plusieurs générateurs de base de temps et plusieurs interpolateurs, et dans un mode de réalisation préféré, il y a six générateurs de base de temps et interpolateurs dans chaque circuit de génération de signal. Les circuits interpolateurs 58 et 64 appliquent des signaux au générateur de format rapide 66. Le générateur de format 66 est un générateur de format rapide classique utilisant la logique à couplage d'émetteurs (ECL), qui reçoit des impulsions de base de temps et des données, et qui fournit une forme d'onde indiquant un niveau haut ou bas à un moment particulier, ainsi aucune forme d'onde indiquant une condition d'attaque ou une condition à haute impédance (signal à trois états) à un moment particulier. Le circuit d'attaque 68 reçoit le signal indiquant le niveau haut ou bas, il compense des conditions à haute impédance éventuelles, et il applique un signal de sortie au noeud 20, ce signal de sortie ayant les niveaux de tension corrects pour le dispositif sous test (DST) particulier. Un double détecteur 70 est également connecté au noeud 20; le double détecteur 70 applique un signal de sortie au générateur de format rapide 66. Le double détecteur 70 comprend un comparateur qui compare un signal reçu à partir du dispositif sous test (DST) avec une valeur haute, et un comparateur qui compare le signal avec une valeur basse. Le générateur de format rapide 66 est égale ment connecté à une paire de processeurs de défaut 72, 74. Le multiplexeur 122 reçoit de l'information à partir des deux chemins de distribution 40 et 42, et il émet l'information provenant d'un chemin ou de l'autre, sur la base de l'état du signal d'entrée SEL GEN CONF, qui est appliqué à chaque multiplexeur 122 de chacun des générateurs locaux 16 sur une carte de canaux 15 donnée. Différents signaux d'entrée SEL GEN CONF sont appliqués à différentes cartes de canaux. On utilise le signal SEL GEN CONF en association avec le signal SEL MODE 2 qui est appliqué au circuit diviseur 32, sous l'effet duquel le circuit diviseur 32 reçoit des configurations d'adresse à partir de deux générateurs de configurations, et en association avec le signal SEL MODE 1, sous l'effet duquel le circuit diviseur 32 émet, sans aucune division, des configurations d'adresse provenant d'un générateur de configurations, sur le chemin de distribution 40, et des configurations d'adresse provenant d'un autre générateur de configurations sur le chemin de distribution 42. Le signal SEL MODE 1 empêche le générateur de base de temps 62 d'émettre des impulsions de base de temps quelconques, et il commande au générateur de format 66 de rejeter toute information reçue à partir du circuit de génération de signal 52. Ainsi, en association avec les signaux SEL MODE 1 et SEL MODE 2, le signal SEL GEN CONF détermine si une carte de canaux 15 donnée émettra des formes d'onde ayant des caractéristiques determinées par l'information qui est fournie sur le chemin de distribution 40, ou par l'information qui est fournie sur le chemin de distribution 42. En se référant à la figure 2, on note que chaque chemin de distribution 40, 42 du circuit de distribution 14 comprend deux circuits de distribution d'adresse/base de temps, 80, 82, ayant chacun 4 voies parallèles. Chaque voie parallèle du chemin 40 est connectée au circuit de distribution de bus de canaux 84 par l'intermédiaire d'un câble de structure de ligne de transmission. Chaque voie parallèle du chemin 42 est connectée au circuit de distribution de bus de canaux 86 par ltintermédiaire d'un câble de structure de ligne de transmission. Il y a donc au total huit circuits de distribution de bus de canaux. Chaque paire de circuits de distribution de bus de canaux 84, 86 est connectée à 16 cartes de canaux par l'intermédiaire de pistes de carte mère. Chaque carte de canaux 15 contient huit canaux, et chaque canal contient un circuit générateur local 16. Par conséquent, un circuit de distribution 14 distribue des signaux à 512 circuits générateurs locaux, ce qui fait que le système 10 procure 512 connexions vers un dispositif sous test (DST). En se référant à la figure 3, on voit l'interconnexion entre le générateur de base de temps 56 et le circuit interpolateur 58. Le générateur de base de temps 56 comprend une logique de commande interne 90 qui reçoit à titre de signal d'horloge un signal CLK à niveaux CMOS de fréquence basse (60 MHz), et un circuit premier entré, premier sorti (PEPS) 92, dont le signal d'horloge d'entrée est le signal CLK, et le signal d'horloge de sortie est un signal CLKOUT de fréquence basse. Le signal CLKOUT est généré par le circuit interpolateur 58. Le circuit PEPS 92 reçoit des signaux d'entrée DONNEES, RESIDU BT et COINCI DENCE provenant de la logique de commande 90, et il fournit des signaux de sortie DONNEES, RESIDU BT et COINCIDENCE, à titre de signaux de sortie du générateur de base de temps 56. On note que le signal RESIDU BT est distinct des signauxRIDU IEPERIODE. Le circuit interpolateur 58 reçoit à titre de signal d'horloge un signal CLKX4 de fréquence élevée (240 MHz); le circuit interpolateur 58 reçoit le signal DONNEES à 1 bit, le signal RESIDU BT à 10 bits et le signal COINCIDENCE à 1 bit provenant du générateur de base de temps 56, ainsi qu'un signal d'entrée d'étalonnage d'interpolateur analogique (ETAL) qui est généré de façon externe, et un signal d'entrée de validation de réglage (VAL REG). Le circuit interpolateur 58 utilise les signaux DONNEES, RESIDU BT et COINCIDENCE, qui sont des signaux à niveaux CMOS, pour produire une impulsion de sortie ECL retardée de façon précise (SORTIE BT), un bit de données numériques (SORTIE DONNEES) qui est retardé approximativement de la même durée que l'impulsion de sortie retardée de façon précise, et qui a des niveaux ECL, et un signal de sortie de test analogique (SORTIE CANA). En se référant à la figure 4, on note que le circuit interpolateur 58 est fabriqué sous la forme d'un circuit integré bipolaire, et comprend un circuit de registre 100, un circuit de validation 102, un circuit d'avalement d'impulsions 104, un circuit diviseur 106, un circuit de retard 108, un circuit d'étalonnage 110, un circuit de synchronisation 112, un circuit de génération de signal en rampe 114, un circuit de comparaison 116 et un circuit de sortie 118. Le circuit de registre 100 comprend une bascule FF1, qui reçoit le signal ENTREE DONNEES, qui est un signal à niveaux CMOS, provenant du générateur de base de temps 56, et qui applique à BASC 1 un signal DONNEES QA, qui est un signal à niveaux ECL, une bascule FF2, qui reçoit huit bits du signal RESIDU BT (bits 0-7), qui est un signal à niveaux CMOS, provenant du générateur de base de temps 56, et qui applique à BASC 2 un signal à huit bits TGR QA, qui est un signal à niveaux ECL, et une bascule FF3, qui reçoit les deux bits restants du signal RESIDU BT (bits 8, 9) provenant du générateur de base de temps 56, et qui applique un signal TGR QA à deux bits au circuit d'avalement d'impulsions 104. Le circuit de validation 102 comprend des bascules FF4 et FF5. FF4 reçoit le signal d'entree COINCIDERCE BT, qui est un signal à niveaux CMOS, et il applique un signal TGMQ, à niveaux ECL, à la bascule FF5 qui fournit le signal de validation (VAL). Le circuit d'avalement d'impulsions 104 comprend un décodeur 2:4 (DEC1) qui reçoit le signal TGR QA à deux bits provenant de la bascule FF3 du circuit de registre 100, et le signal VAL provenant de la bascule FF5 du circuit de validation 102. Le décodeur DEC1 fournit quatre signaux de sortie (PS0, PS1, PS2 et PS3). Le signal PS3 est appliqué à la bascule de type D FF8, dont le signal de sortie, Q3, est appliqué à la porte OU OR1. La porte OR1 reçoit également le signal PS2 et elle applique un signal d'entrée, D2, à la bascule de type D FF1, dont le signal de sortie est appliqué à la porte OU OR2. La porte OR2 reçoit également le signal PS1, et elle applique un signal d'entrée, D1, à la bascule de type D FF10, dont le signal de sortie est appliqué à la porte OU OR3. La porte OR3 reçoit également le signal PSO et elle applique un signal d'entrie, DO, à la bascule de type D FFll. La bascule FF11 applique un signal d'entrée à la bascule de type D FF12, ainsi qu'à l'entrée d'horloge de la bascule FF6 et de la bascule FF7 du circuit de synchronisation 112. Le signal de sortie de la bascule FF12 est appliqué à la porte OU/NON-OU différentielle ORNOR1, ainsi qu'à l'entrée d'horloge de la bascule FF14 du circuit de synchronisation 112. La porte ORNORl applique un signal actif au niveau haut et un signal actif au niveau bas à la bascule de type D entièrement différentielle FF13. La bascule FF13 applique des signaux différentiels TRIG et TRIG* au circuit de génération de signal en rampe 114. Le signal TRIG est également appliqué à l'autre entrée de la porte ORNOR1 et, pour assurer l'égalité de la charge, le signal TRIG* est appliqué à une entrée de la porte OR4. La sortie du circuit de génération de signal en rampe 114 est connectée à l'en- trée négative du comparateur COMP1 du circuit de comparaison 116. Le circuit diviseur 106 comprend des bascules FF15 ET FF16 et une porte OU-EXCLUSIF XOR1. Les bascules FFl5 et FF16 ont la configuration de bascules de type D, et leur entrée d'horloge est attaquée par le signal CLKX4, qui est isolé par l'amplificateur-separateur BUF2. Le signal de la sortie Q de la bascule FF15 est appliqué à la porte XOR1, à laquelle est également appliqué le signal de la sortie Q de la bascule FF16. Le signal de la sortie Q' de la bascule FF16 est décalé par le circuit de décalage de niveau 120, pour donner le signal CLKOUT* qui est renvoye vers le générateur de base de temps 56. Le signal de la sortie Q de la bascule FF16 est transmis par la bascule FF17 du circuit de retard 108, pour donner le signal d'horloge CLKA pour les bascules FF1-4 du circuit de registre 100. Le circuit d'étalonnage 110 comprend le circuit de bascules BASC 3, qui reçoit le signal d'entrée à huit bits RESIDU BT 0-7 et le signal d'entrée de validation de réglage (VAL REG), et qui fournit un signal de sortie REG à huit bits au convertisseur numérique-analogique à 8 bits DAC2, qui fournit lui-même un signal de sortie ETAL analogique. Le signal ETAL est un signal de sortie du circuit interpolateur 58, et il est également applique à l'entrée de réglage de gain REG GAIN du convertisseur DAC1. Le convertisseur DAC2 fournit également un signal de sortie de complément (IOUT1), qui est appliqué au multiplexeur analogique 2-1, MUX1. Le circuit de synchronisation 112 comprend une bascule de type D FF6, qui reçoit le signal DONNEES QB provenant de BASCl,et une bascule de type D FF7, qui reçoit le signal TGR QB à huit bits, provenant de BASC 2. La bascule FF6 applique un signal d'entrée DONNEES QC à la bascule de type D FF14, qui fournit un signal de sortie DONNEES QD. La bascule FF7 applique un signal de sortie à huit bits TGR QC au circuit de comparaison 116. Le circuit de comparaison 116 comprend un convertisseur numérique-analogique à 8 bits (DAC1) qui reçoit le signal de sortie à huit bits TGR QC provenant de la bascule FF7 du circuit de synchronisation 112. Le convertisseur DAC1 applique un signal de sortie de courant (IOUT) au convertisseur courant-tension AR1, et il applique un signal de sortie de courant complémentaire (IOUT*) au multiplexeur analogique 2/1 MUX1. Le signal IOUT est appliqué à l'entrée positive du comparateur COMP1. Le comparateur COMP1 fournit un signal de sortie différentiel qui est appliqué au multivibrateur monostable MONO1 du circuit de sortie 118 et à l'entrée de restauration de la bascule FF13. Le circuit de sortie 118 comprend le multiplexeur MUX1, qui fournit le signal analogique SORTIE CNA, une ligne à retard RETARD1, qui fournit le signal SORTIE DONNEES qui est un signal ECL, et le multivibrateur monostable MONO1 qui fournit les signaux différentiels SORTIE BT et SORTIE BT*, qui sont des signaux ECL. Avant de décrire le circuit oscillateur de période qui est représenté dans le circuit générateur de base de temps de la figure 1, il sera utile de décrire préalablement un circuit oscillateur de période connu, qui est prévu pour l'utilisation dans un système de générateur de base de temps ne comportant pas des chemins de données multiples en parallèle. En se référant à la figure 5, on note que dans le circuit oscillateur de période 200, une mémoire vive 202, d'une capacité de 256 fois 18 bits, reçoit une adresse de période à 8 bits et produit une valeur de période à 18 bits. L'additionneur 204 reçoit la valeur de période à 18 bits pour l'un de ses signaux d'entrée, et il reçoit pour l'autre signal d'entrée les neuf bits de moindre poids du signal de sortie du registre 206, qui reçoit le signal de sortie de l'additionneur 204. Les neuf bits de plus fort poids du signal de sortie du registre 206, qui ont une résolution de 16,384 nanosecondes (c'est-à-dire la période de l'horloge 208), représentent une partie numérique de la valeur de période. Les neuf bits de moindre poids du signal de sortie du registre 206, qui ont une résolution de 32 9 picosecondes (16 384 picosecondes/29), représentent une partie analogique de la valeur de période. Le compteur en sens décroissant de début de cycle 210, reçoit les neuf bits de plus fort poids du signal de sortie du registre 206, et il produit un signal de sortie à neuf bits qui réalise un comptage en sens décroissant du nombre de fronts montants de l'horloge 208 qui est spécifié par les neuf bits d'entrée. Le détecteur de coîncidence 212 reçoit le signal de sortie du compteur en sens décroissant de début de cycle 210, et il produit un signal de sortie qui est au niveau haut seulement lorsque le signal de sortie du compteur en sens décroissant de début de cycle 210 est égal à un ou zéro. Le signal de sortie du détecteur de coîncidence 212 est reçu par le compteur en sens décroissant de début de cycle 210, sous la forme du signal d'entrée de prépositionnement de ce compteur. Le compteur en sens descendant de début de cycle charge les neuf bits d'entrée qui proviennent du registre 206 chaque fois que le signal de sortie de l'horloge 208 passe au niveau haut alors que le signal d'entrée de prépositionnement est au niveau haut, et le signal de sortie effectue un comptage en sens descendant des fronts montants de l'horloge 208. Le signal de sortie du détecteur de coîncidence 212 est reçu par la bascule 214, dont l'entrée d'horloge est activée par des fronts montants de l'horloge 208, et qui produit un signal de sortie à titre de signal de début de cycle (DDC). Le signal de sortie du détecteur de coinci- dence 212 est reçu par le multivibrateur monostable 216, dont l'entrée d'horloge est attaquée par le signal de sortie de l'horloge 208. Le signal de sortie du multivibrateur monos table 216 passe au niveau haut chaque fois que le signal de sortie de l'horloge 208 passe au niveau haut, alors que le signal de sortie du detecteur de coîncidence 212 est au niveau haut. Le signal de sortie du multivibrateur monostable 216 reste au niveau haut pendant environ 8 nanosecondes (la moitié de la période de l'horloge 208). Le signal de sortie du multivibrateur monostable 216 attaque l'entrée d'horloge du registre 206, du registre 218, qui reçoit les neuf bits de moindre poids du signal de sortie du registre 206, et du registre 220, qui reçoit le signal de sortie du registre 218, et qui produit en sortie un signal RESIDU DE PERIODE. Le signal de sortie du multivibrateur monostable 216 attaque également l'entrée d'horloge d'un générateur de configurations qui produit des adresses de période à 8 bits qui sont reçues par la mémoire vive 202. En se référant à la figure 6, on note que la désignation DDC indique le front montant de l'horloge qui doit être utilisé à titre de marque de référence pour le début d'un cycle pour le dispositif sous test (DST). Les lignes verticales dans le diagramme séquentiel représentent les fronts d'horloge sélectionnés. Un cycle commence à chaque front montant de l'horloge qui apparaît pendant que le signal DDC est au niveau haut, et le cycle est retardé d'une durée résiduelle qui est représentée par le signal RESIDU DE PERIODE. Un générateur de base de temps reçoit à la fois les signaux DDC et RESIDU DE PERIODE, et un circuit d'interpolation qui est connecté au générateur de base de temps produit en sortie le signal SORTIE BT qui, pour simplifier, est représente sous la forme d'un signal qui passe au niveau haut au début de chaque cycle. L t instant auquel le signal SORTIE BT passe au niveau haut peut en réalité être retardé d'une durée qui est programmée dans le générateur de base de temps, cette durée variant à chaque cycle. Dans un autre mode de réalisation, chaque générateur d'une paire de générateurs de base de temps peut recevoir les deux signaux DDC et RESIDU DE PERIODE, et les générateurs peuvent fonctionner d'une manière entrelacée, chacun des générateurs de base de temps étant connecté à un circuit d'une paire de circuits d'interpolation, dans une configuration dans laquelle un circuit d'interpolation génère toute l'information des cycles pairs, tandis qu'un autre circuit d'interpolation génère toute l'information des cycles impairs. Les limites de cycles de la forme d'onde qui est appliquée au dispositif sous test (DST) peuvent être programmées avec la résolution de 32 picosecondes du signal RESIDU DE PERIODE. On note qu'avant le commencement de chaque salve l'oscillateur de période exécute deux périodes prises par défaut de 32,768 nanosecondes (deux périodes d'horloge). Ces périodes prises par défaut n'affectent pas le dispositif sous test (DST). En se référant à la figure 7, dans laquelle les composants analogues à ceux de la figure 5 portent les mêmes désignations que sur la figure 5, avec des suffixes A et B, on note que l'oscillateur 34 conforme à l'invention est conçu pour être utilisé en association avec le système de générateur de base de temps rapide de la figure 1, qui comporte de multiples chemins de données parallèles, plus lents. L'oscillateur 34 n'exige pas l'utilisation de circuits intégrés coûteux, rapides et fabriqués à la demande, du fait que l'oscillateur lui-même est divise en deux oscillateurs de période plus lents, A et B. L'oscillateur de période A produit un signal DDC A et un signal RESIDU DE PERIODE A pour les cycles 0, 2, 4, 6, etc., de chaque salve de données de période, tandis que l'oscillateur de période B produit un signal DDC B et un signal RESIDU DE PERIODE B pour les cycles 1, 3, 5, 7, etc., de chaque salve. Les signaux DDC et RESIDU DE PERIODE qui définissent le début du cycle 2 sont déterminés par la somme de la valeur de période des cycles 0 et 1; les signaux DDC et RESIDU DE PERIODE qui définissent le début du cycle 3 sont déterminés par la somme des valeurs de période des cycles 1 et 2; etc. Les oscillateurs de période comprennent des mémoires vives 202A et 202B, qui contiennent des données de valeurs de période identiques. La mémoire vive 202A est adressée par des adresses de période qui sont fournies par la sortie A du circuit diviseur de fréquence 32 (figure 1). La mémoire vive 202B est adressée par des adresses de période qui sont fournies par la sortie B du circuit diviseur de fréquence 32. Un additionneur 222A ou 222B dans chaque oscillateur doit recevoir une valeur de période provenant de la mémoire vive de son propre oscillateur, et il doit recevoir à valeurs de période sous la dépendance de l'horloge, lorsque le signal de sortie du multivibrateur monostable 216B passe au niveau haut, immédiatement après le passage à l'état haut suivant du signal de sortie du multivibrateur monostable 216A. Dans certains cas, le circuit de synchronisation pipeline-pipeline 224B peut présenter des valeurs de période en sortie lorsque le signal de sortie du multivibrateur monostable 216B passe à l'état haut, simultanément au passage à l'état haut suivant du signal de sortie du multivibrateur monostable 216A, à condition que la valeur de période soit présentée en sortie trois cycles après qu'elle a été acceptée en entrée. Par conséquent, le circuit de synchronisation pipeline-pipeline 224B retarde la valeur de période provenant de l'oscillateur de période A d'une duree qui est inférieure d'un cycle à la durée de laquelle les registres 226B, 228B et 230B retardent la valeur de période qui provient de l'oscillateur de période B. De façon similaire, le circuit de synchronisation pipeline-pipeline 224A accepte des valeurs de période en entrée, sous la dépendance du signal d'horloge, lorsque le signal de sortie du multivibrateur monostable 216B passe à l'état haut, et il présente les valeurs de période en sortie lorsque le signal de sortie du multivibrateur monostable 216A passe à l'état haut immédiatement après le passage à l'état haut suivant du signal de sortie du multivibrateur monostable 216B. Dans certains cas, le circuit de synchronisation pipeline-pipeline 224A peut présenter des valeurs de période en sortie lorsque le signal de sortie du multivibrateur monostable 216A passe à l'état haut simultanément au passage à l'état haut suivant du signal de sortie du multivibrateur monostable 216B, à condition que la valeur de période soit présentée en sortie trois cycles après qu'elle a été acceptée en entrée. Les circuits de synchronisation pipeline-pipeline 224A et 224B permettent aux oscillateurs A et B de calculer des sommes au vol, sans exiger que les sommes ne soient pré-enregistrées dans les mémoires vives 202A et 202B. Par conséquent, on peut employer l'oscillateur 34 dans des systèmes de test automatiques dans lesquels la séquence de configurations, et par conséquent la séquence de valeurs de période, peut varier en fonction de la réponse du dispositif sous test (DST). Les circuits de synchronisation pipeline-pipeline 224A et 224b reçoivent un signal d'entrée de sélection de mode que l'on peut utiliser pour forcer à zéro les valeurs présentes sur les sorties des circuits de synchronisation pipeline-pipeline, dans le but de permettre aux oscillateurs de période A et B de fonctionner à la manière de deux oscillateurs indépendants. Lorsqu'il fonctionne en oscillateur indépendant, chacun des oscillateurs de période A et B fonctionne à une fréquence maximale qui est égale à la moitié de la fréquence maximale de fonctionnement du circuit oscillateur complet, lorsqu'il fonctionne à la manière d'un seul oscillateur. Le signal d'entrée de sélection de mode est utilisé conjointement au signal d'entrée SEL MODE 1 qui est appliqué au circuit diviseur 32 (figure 1), pour permettre l'utilisation du circuit générateur de configurations 12 (figure 1) conjointement à des cartes de canaux ne comportant que des circuits générateurs locaux à un seul chemin connectés à la sortie A du circuit diviseur 32 et aux sorties DDC A et RESIDU A du circuit oscillateur 34. D'autre part, le signal d'entrée de sélection de mode peut être utilisé en association avec le signal d'entrée SEL MODE 2 qui est appliqué au circuit diviseur 32, pour permettre à l'ensemble du système générateur de base de temps rapide de fonctionner avec deux générateurs de configurations, et de fournir, à chaque entrée de noeud du dispositif sous test, une forme d'onde qui résulte soit des signaux qui sont appliqués sur le chemin A, soit des signaux qui sont appliqués sur le chemin B, conformément à des signaux d'entrée de sélection de générateur de configura tions qui sont appliqués à chaque générateur local. Le registre 232A est incorporé entre les additionneurs 222A et 204A, et le registre 232B est incorporé entre les additionneurs 222B et 204B. Ces registres permettent l'utilisation d'additionneurs qui fonctionnent à la moitié de la vitesse qui serait nécessaire en l'absence des registres. Les multiplexeurs 234A et 234B reçoivent des valeurs de période qui sont fournies par les mémoires vives 202A et 202B, et ils reçoivent des valeurs de période de zéro et des valeurs de période prises par défaut de 16,384 nanosecondes (un cycle d'horloge). Les multiplexeurs 234A et 234B sont adressés par des signaux de validation de rang RE A et RE B provenant du générateur de configurations, et par des signaux FORCAGE ZERO A et FORCAGE ZERO B provenant du circuit de période prise par défaut 236. Les sorties des multiplexeurs 234A et 234B sont connectées aux registres respectifs 226A et 226B, et aux circuits de synchronisation pipeline-pipeline respectifs 224B et 224A. Le circuit de période prise par défaut 236 applique également aux additionneurs 204A et 204B un signal d'entree qui force à zéro les signaux de sortie des additionneurs, et il applique aux détecteurs de confidence 212A et 212B un signal d'entrée qui force au niveau haut les signaux de sortie des detecteurs de coîncidence. Avant chaque salve de valeurs de période, pendant le fonctionnement du système de test automatique, le circuit de période prise par défaut 236 restaure et synchronise les oscillateurs A et B par l'intermé- diaire des multiplexeurs 234A et 234B, d'une manière décrite ci-dessous. Les composants restants des oscillateurs A et B sont analogues aux composants qui sont représentés dans le circuit de la figure 5. En se référant à la figure 8, on note que DDC A et DDC B indiquent quels sont les fronts montants de l'hor loge qui doivent être utilisés à titre de marque de référence pour le début de cycles respectivement pairs et impairs, pour le dispositif sous test (DST). On note que le signal d'horloge qui est utilisé à titre de marque de référence pour le début du cycle 3 est également utilisé à titre de marque de référence pour le début du cycle 4. Dans un circuit générateur local 16 donné (figure 1), un générateur de base de temps reçoit à la fois les signaux DDC A ET RESIDU DE PERIODE A, et un circuit d'interpolation associé produit en sortie le signal SORTIE BT A, qui est représenté pour simplifier sous la forme d'un signal passant au niveau haut au début de chaque cycle A. Un autre générateur de base de temps reçoit à la fois les signaux DDC B et RESIDU DE PERIODE B, et un circuit d'interpolation associé produit en sortie le signal SORTIE BT B. La forme d'onde qui est appliquée au dispositif sous test (DST) dépend des instants auxquels l'un ou l'autre des signaux SORTIE BT A ou SORTIE BT B passeau niveau haut. On note qu'avant le commencement de chaque salve, chacun des oscillateurs de période exécute des périodes prises par défaut de 32,768 nanosecondes (deux cycles d'horloge). Par conséquent, le circuit oscillateur considéré globalement exécute des périodes prises par défaut de 16,384 nanosecondes. Ces périodes prises par défaut n'affectent pas le dispositif sous test (DST). Fonctionnement En se référant à la figure 1, on note que le générateur de configurations 30 génère des configurations d'adresse à une fréquence de 120 MHz. Cette information est appliqué au circuit diviseur de fréquence 32 qui reçoit la configuration d'adresse à 120 MHz et qui fournit deux configurations d'adresse de vitesse moitié (c'est-à-dire 60 MHz) aux chemins de distribution de signal respectifs 40, 42 du circuit de distribution 14. Les configurations d'adresse de vitesse moitié sont appliquées de façon alter née et cyclique aux chemins de distribution de signal 40, 42 par le circuit diviseur 32, ce qui fait que ce dernier remplit la fonction d'un élément de sélection alternée. Du fait que la configuration est divisée en fréquence avant la transmission aux générateurs locaux 16, les chemins de distribution de signal 40, 42 doivent seulement être appropriés pour transmettre des signaux ayant une fréquence de 60 MHz, au lieu de signaux ayant une fréquence de 120 MHz. Le générateur de base de temps rapide 10 applique en réalité un signal à 100 MHz au noeud 20; le générateur de configurations 30 fournit un signal à 120 MHz pour compenser le temps mort des circuits interpolateurs 58, 64 (c'est-à-dire le temps que prend le circuit interpolateur 58 pour fournir un nouveau front), ainsi que des valeurs d'étalonnage de montée et de descente. Les circuits interpolateurs 58, 64 peuvent être redéclenchés toutes les 16,384 ns; par conséquent, le générateur 10 autorise l'existence d'une difference maximale de 3,616 ns entre des valeurs d'étalonnage de montée et de descente dans un générateur à 100 MHz 10. A la mise sous tension et immédiatement avant le début de chaque salve de configurations, le système 10 est resynchronisé. Plus précisément, le circuit diviseur de fréquence 32 est conçu de façon qu'à la mise sous tension, ainsi que lorsqu'il est resynchronisé, le premier signal que fournit le circuit diviseur de fréquence 32 soit disponible sur la sortie marquée A, et soit émis sur le chemin de signal 40. Pour un DST particulier, il peut y avoir entre 10 et 200 salves de configurations pour lesquelles le système 10 est resynchronisé. Le circuit oscillateur de période 34 est resynchronisé, de la manière décrite cidessous, simultanément à la resynchronisation du reste du système. Le circuit de distribution 14 applique à 512 canaux les deux configurations d'adresse à demi-vitesse que génère le circuit diviseur 32. Chaque canal comprend un circuit générateur local 16, comme représenté sur la figure 1. En se référant aux figures 1 et 3, on note que la mémoire locale 54 reçoit la configuration d'adresse à demivitesse, et en utilisant des tables qui sont contenues dans cette mémoire, elle émet des données vers le générateur de base de temps 56. Ces données comprennent une valeur de temps (TEMPS), et une valeur de données (DONNEES). Le générateur de base de temps 56 reçoit également l'un des deux signaux de début de cycle (DDC) et l'un des deux signaux RESIDU DE PERIODE provenant de l'oscillateur de période central 34. Chaque générateur de base de temps, dans la logique de commande interne 90, utilise les signaux DDC, RESIDU DE PERIODE, TEMPS et DONNEES, pour générer des signaux RESIDU BT et COINCIDENCE qui sont destinés à être émis vers le circuit interpolateur 58. Les signaux RESIDU BT et COINCIDENCE sont analogues aux signaux RESIDU DE PERIODE et DDC, à l'exception du fait que les signaux RESIDU BT et COINCIDENCE définissent des instants qui sont retardés par rapport aux débuts de cycles de durees représentées par la valeur de temps (TEMPS), et qui sont en outre retardés de l'une de deux valeurs d'étalonnage. La logique de commande interne 90 base la sélection de la valeur d'étalonnage sur la valeur du signal DONNEES. Pour un générateur de base de temps donné, les signaux RESIDU BT et COINCIDENCE représentent l'une des informations suivantes : 1) les instants auxquels le générateur de format 66 doit placer des transitions dans la forme d'onde qui est appliqué au dispositif sous test (DST), 2) les instants auxquels le générateur de format 66 indique au circuit d'attaque 68 de commencer ou de terminer l'application de la forme d'onde au dispositif sous test (DST), 3) les instants auxquels les signaux de sortie du double détecteur 70 sont mémorisés, ou 4) les instants auxquels un multiplexage de broches doit avoir lieu. La valeur du signal DONNEES représente de façon correspondante les informations suivantes : 1) si une transition dans la forme d'onde fera passer la forme d'onde au niveau haut ou au niveau bas, 2) si le générateur de format 66 doit indiquer au circuit d'attaque 68 de commencer ou de terminer l'application de la forme d'onde au dispositif sous test (DST), ou 3) si un signal provenant du dispositif sous test (DST) doit avoir un niveau haut ou bas. Dans le quatrième cas, le signal DONNEES n'est pas utilisé. Si le signal DONNEES représente le fait qu'une transition dans la forme d'onde fera passer la forme d'onde au niveau haut ou au niveau bas, la logique de commande interne 90 du générateur de base de temps 56 doit effectuer une sélection entre une valeur d'étalonnage de "montée", correspondant à la durée nécessaire pour compenser le biais dans la forme d'onde appliquée au DST qui est dû à une transition descendante, et une valeur d'étalonnage de "descente", correspondant à la durée nécessaire pour compenser le biais dans la forme d'onde qui est dû à une transition descendante. La logique de commande interne 90 sélectionne soit la valeur d'étalonnage de "montée", soit la valeur d'étalonnage de "descente", en observant la valeur de données (DONNEES). Si le signal DONNEES indique qu'une transition dans la forme d'onde, si elle se produit, fera passer la forme d'onde à la valeur haute, on peut alors supposer que la transition occasionnera le biais dû à une transition montante. De façon similaire, si le signal DONNEES indique qu'une transition dans la forme d'onde, si elle se produit, fera passer la forme d'onde à la valeur basse, on peut alors supposer que la transition occasionnera le biais qui est dû à une transition descendante. Ainsi, en examinant la valeur de DONNEES, la logique de commande interne 90 peut aisément et commodément déterminer la valeur d'étalonnage à utiliser. On note que si la forme d'onde est déjà a la valeur haute (ou à la valeur basse), et si le signal DONNEES indique qu'une "transition" à un certain instant fera rester la forme d'onde à la valeur haute (ou la valeur basse), il ne se produit en fait aucune transition. La valeur d'étalonnage est additionnée de façon numérique à la valeur de temps et à la valeur de résidu de période par un circuit de sommation qui se trouve dans la logique de commande interne 90, comme il est décrit dans la demande de brevet des E.U.A. nO 07/012815, déposée le 9 février 1987 et maintenant abandonnée. De façon similaire, si le signal DONNEES représente le fait que le générateur de format 66 doit indiquer au circuit d'attaque 68 s'il doit commencer ou terminer l'application de la forme d'onde au dispositif sous test (DST), la logique de commande interne 90 du générateur de base de temps 56 doit effectuer une sélection entre une valeur d'étalonnage "d'activation", correspondant à une durée nécessaire pour compenser le biais dans la forme d'onde appliquée au DST qui est dû au fait que le généra- teur de format 66 commence à appliquer la forme d'onde au circuit d'attaque 68, ou une valeur d'étalonnage de "désactivation", correspondant à une durée nécessaire pour compenser le biais dans la forme d'onde qui est dû au fait que le générateur de format 66 met fin à l'application de la forme d'onde au circuit d'attaque 68. Si le signal DONNEES représente le fait qu'un signal provenant du dispositif sous test (DST) doit avoir un niveau haut ou bas, la logique de commande interne 90 du générateur de base de temps 56 doit effectuer une sélection entre une valeur d'étalonnage de "niveau haut", correspondant à une durée nécessaire pour compenser le biais dans la forme d'onde qui est occasionné par le fait que le signal reçu à partir du dispositif sous test (DST) doit avoir le niveau haut, et une valeur d'étalonnage de "niveau bas", correspondant à une durée nécessaire pour compenser le biais dans la forme d'onde qui est occasionné par le fait que le signal reçu à partir du dispositif sous test (DST) doit avoir le niveau bas. On utilise le registre 92 pour synchroniser les signaux DONNEES, RESIDU BT et COINCIDENCE avec le circuit interpolateur 58, du fait que ces signaux sont enregistrés dans le registre 92 en utilisant le signal CLK, qui est également utilisé par la logique 90, et ils sont appliqués à l'interpolateur 58 en utilisant le signal CLKOUT, qui est généré par l'interpolateur 58. Le circuit interpolateur 58 génère CLKOUT en divisant par quatre le signal CLKX4 à 240 MHz; ce signal divisé est également utilisé pour constituer le signal d'horloge interne pour des parties du circuit interpolateur 58. En se référant à la figure 4, on note que le circuit diviseur 106, associé au circuit de retard 108, fonctionne à la manière d'une horloge libre pour le circuit interpolateur 58. Le circuit de retard 108 applique aux circuits internes du circuit interpolateur 58 un signal d'horloge qui est retardé d'une période (environ 4 ns). En fonctionnement, aussi longtemps que le signal COINCIDENCE 3T est au niveau bas, le circuit interpolateur 58 est au repos, du fait que le niveau bas du signal COINCIDENCE BT fait passer au niveau bas le signal VAL du circuit de validation 102. Lorsque le signal VAL est au niveau bas, tous les signaux de sortie du décodeur DEC1 sont au niveau bas, et les bascules BASC 1 et BASC 2 restent dans leur état précédent. Lorsque le signal COINCIDENCE BT passe au niveau haut, le circuit de validation 102 fonctionne à la manière d'un multivibrateur monostable et il fournit une impulsion de 4,096 ns. Plus précisément, lorsque le signal COINCI DENCE BT passe au niveau haut, le signal TGMQ passe au niveau haut sous l'effet de l'impulsion d'horloge suivante provenant de la bascule FF17. Avec le signal TGMQ au niveau haut, l'impulsion d'horloge suivante provenant de BUF2, qui fonctionne avec une cadence d'horloge égale à quatre fois la fréquence du signal d'horloge provenant de FF17, fait passer le signal VAL au niveau haut. Lorsque le signal VAL passe au niveau haut, les composants BASC 1, BASC 2 et DEC1 sont validés, et la bascule FF4 est restaurée, ce qui fait passer TGMQ au niveau bas, et ceci fait passer le signal VAL au niveau bas au cycle d'horloge suivant. Lorsque les composants BASC 1, BASC 2 et DEC1 sont validés, des données sont transférées à partir des bascules FF1, FF2 et FF3 vers les composants respectifs BASC 1, BASC 2 et DEC1. Ces donnees restent jusqu'à ce que le signal COINCIDENCE BT passe à nouveau au niveau haut. Lorsque le signal de validation VAL passe au niveau haut, le circuit d'avalement d'impulsions 104 reçoit les deux bits de plus fort poids du signal RESIDU BT. Plus précisément, ces bits constituent les signaux d'entrée pour le décodeur DEC1. Le décodeur DEC1 fournit un signal de sortie de niveau haut sur l'une des lignes PS0 - PS3, en fonction de la valeur de TGR8 QA et TGR9 QA. Le circuit d'avalement d'impulsions 104 produit un retard de 0 12,288 ns, grâce à quoi le circuit de génération de signal en rampe 114 ne doit définir une variation en rampe que dans un intervalle compris entre 0 et 4,080 ns, au lieu d'un intervalle compris entre 0 et 16,368 ns. Plus précisément, si les deux signaux TGR8 QA et TGR9 QA sont au niveau bas, le signal PS0 est au niveau haut et les signaux PS1 PS3 sont au niveau bas. Par conséquent, un niveau haut doit seulement être transmis, par l'intermédiaire de signaux d'horloge, par deux bascules (FF11 et FF12), avant d'atteindre la porte ORNOR1. Inversement, si les deux signaux TGR8 QA et TGR9 QA sont au niveau haut, le signal PS3 est au niveau haut et les signaux PS0 - PS2 sont au niveau bas. Ainsi, un niveau haut est transmis, par l'intermédiaire d'un signal d'horloge, par cinq bascules (FF8 - FF12) avant d'atteindre la porte ORNOR1. Les trois bascules supplémen taires produisent un retard supplémentaire de 12 ns. Lorsqu'un niveau haut est fourni en sortie de la bascule FF11 du circuit d'avalement d'impulsions 104, les bascules FF6 et FF7 du circuit de synchronisation 112 reçoivent un signal d'horloge; ceci a pour effet d'appliquer le signal de sortie DONNEES QC à la bascule FF14, et les huit bits de moindre poids du signal RESIDU BT au convertisseur numérique-analogique DAC1. Le convertisseur DAC1 fournit un signal de sortie analogique, qui est converti en une tension et qui est appliqué à l'entrée "+" du comparateur COMPO. Ce signal d'entrée reste constant jusqu'à l'application d'un signal d'horloge suivant à la bascule FF7. Lorsqu'un niveau haut est fourni sur la sortie de la bascule FF12 du circuit d'avalement d'impulsions 104, la bascule FF14 du circuit de synchronisation 112 reçoit un signal d'horloge et un niveau haut est appliqué à la bascule entièrement différentielle FF13. Le signal de sortie de la bascule FF14 est retardé par le circuit RETARD 1 d'une manière pratiquement identique à celle des signaux SORTIE BT et SORTIE BT*. Sur le front suivant provenant de BUF2, la bascule FF13 fournit un front sous l'effet duquel le circuit de génération de signal en rampe INT1 commence à générer un signal en rampe. Ce signal en rampe continue à évoluer jusqu'a ce qu'il devienne égal à la tension provenant du convertisseur courant-tension AR1. A ce moment, le comparateur COMP1 produit un front différentiel sous l'effet duquel le multivibrateur monostable MONO1 fournit une impulsion différentielle ayant des caractéristiques temporelles précises. En plus du fait qu'il fournit les signaux SORTIE BT et SORTIE DONNEES, le circuit interpolateur 58 peut être étalonné en utilisant un circuit d'étalonnage interne 110. Plus précisément, lorsque l'entrée de validation de réglage VAL REG est au niveau haut, le circuit de bascules BASC 3 est validé, et les huit bits de moindre poids du signal RESIDU BT sont appliqués au convertisseur DAC2. Le convertisseur DAC2 utilise cette information pour régler le gain du convertisseur DAC1. On peut également régler le gain du convertisseur DAC1 au moyen du signal ETAL, pour permettre ainsi de régler le gain de façon externe. Le signal VAL ERG commande également au multiplexeur MUX1 de fournir le signal de sortie de complément IOUT du convertisseur DAC1, à titre de signal de sortie analogique SORTIE CNA. On peut donc mesurer le signal de sortie du convertisseur DAC1 lorsqu'un signal connu lui est appliqué. En se référant aux figures 7 et 8, on note que dans l'oscillateur de période 34, avant chaque salve d'information de période, le circuit de génération de période prise par défaut 236 restaure et synchronise les oscillateurs de période A et B. Le circuit de génération de période prise par défaut applique des valeurs de périodes de zéro aux deux oscillateurs, en adressant les multiplexeurs 234A et 234B avec les signaux FORCAGE ZERO A et FORCAGE ZERO B, ce qui fait que les multiplexeurs présentent en sortie des valeurs de période égales à zéro. Du fait que les détecteurs de coîncidence 212A et 212B sont conçus de façon à produire des signaux qui ne sont au niveau haut que lorsque le signal de sortie du compteur en sens décroissant de début de cycle 210 est égal à un ou zéro, on peut voir que les signaux DDC A et DDC B sont maintenus au niveau haut aussi longtemps que la valeur de période est égale à zéro. Par conséquent, les deux oscillateurs A et B reçoivent des signaux d'horloge à chaque cycle d'horloge, une fois que la valeur de période de zéro a été transmise par les pipelines, sous l'effet de signaux d'horloge. A l'instant auquel le circuit de génération de période prise par défaut 236 adresse les multiplexeurs 234A et 234B, pour appliquer des valeurs de période de zéro aux oscillateurs de période, le circuit de génération de période prise par défaut 236 force également à zéro les signaux de sortie des additionneurs 204A et 204B, ce qui a pour effet de restaurer la boucle de réaction du signal RESIDU DE PERIODE, et il force les détecteurs de coîncidence 212A et 212B au niveau haut, ce qui force les signaux DDC A et DDC B au niveau haut. Les signaux de sortie des additionneurs sont maintenus à zéro, et les signaux de sortie des détecteurs de confidence sont maintenus au niveau haut pendant une durée suffisante pour permettre à la valeur de période de zéro de se propager à travers les pipelines. Une fois que la valeur de période de zéro a traversé les pipelines, les additionneurs ne sont plus forcés à zéro, et les signaux de sortie des détecteurs de coîncidence ne sont plus forcés au niveau haut. Ensuite, le circuit de génération de période prise par défaut 236 change l'état du signal FORCAGE ZERO B, ce qui fait que le multiplexeur 234B émet une période prise par défaut qui a une durée d'un cycle d'horloge. Pendant ce cycle d'horloge, le multiplexeur 234A émet toujours une valeur de période de zero. Au cycle d'horloge suivant, le circuit de génération de période prise par défaut 236 change l'état du signal FORCAGE ZERO A. Par conséquent, au cours de ce cycle d'horloge et de chaque cycle d'horloge suivant, jusqu'au début de la salve, le circuit de génération de période prise par défaut 236 adresse les deux multiplexeurs 234A et 234B d'une manière telle que les deux multiplexeurs émettent la période prise par défaut. On peut montrer que la première valeur de période différente de zéro que reçoit le compteur en sens décroissant de début de cycle 210A, est la valeur de période prise par défaut, tandis que la première valeur de période différente de zéro que reçoit le compteur en sens décroissant de debut de cycle 210B est égale au double de la période prise par défaut. Les compteurs en sens décroissant de début de cycle 210A et 210B reçoivent ces premières valeurs de période différentes de zéro au cours du même cycle d'horloge. Pendant tous les cycles suivants des oscillateurs de période A et B, avant le commencement de la salve, chacun des compteurs de début de cycle 210A et 2102 reçoit une valeur de période égale au double de la période prise par défaut, et les oscillateurs de période A et B sont attaqués par des signaux d'horloge au cours de cycles d'horloge alternés. Il est nécessaire d'appliquer la première période prise par défaut à l'oscillateur B, au lieu d'appliquer la première période prise par défaut à l'oscillateur A, du fait que si la première période prise par défaut était appliquée à l'oscillateur A, le reste du système de distribution de données rapide, qui est conçu de manière à interpréter la première apparition simultanée des signaux DDC A et DDC B après la restauration, comme la désignation d'un cycle A et du cycle B suivant, interpreterait le signal de sortie du circuit oscillateur comme un signal contenant deux cycles B d'affilée. Lorsqu'une salve commence, un signal de validation de rang A (RE A) est appliqué au multiplexeur 234A et, simultanément, la première période d'adresse est appliquée à la mémoire vive 202A, lorsque le générateur de configurations reçoit le signal d'horloge qui est fourni par la sortie du multivibrateur monostable 216A. Ensuite, un signal de validation de rang B (RE B) est appliqué au multiplexeur 234B, et simultanément l'adresse de période suivante est appliquée à la mémoire vive 202B, lorsque le générateur de configurations reçoit le signal d'horloge qui est fourni par la sortie du multivibrateur monostable 216B. Les signaux de validation de rang commandent aux multiplexeurs d'émettre les valeurs de période qui sont reçues à partir des mémoires vives 202A et 202B. En se référant à la figure 8, on note qu'une fois qu'une salve commence, un circuit d'interpolation dans un circuit générateur local donne produit à titre de signal de sortie le signal SORTIE BT A, qui passe au niveau haut au début de chaque cycle pair. Un autre circuit d'interpolation produit à titre de signal de sortie le signal SORTIE BT B. La forme d'onde qui est appliquée au dispositif sous test (DST) dépend des instants auxquels l'un ou l'autre des signaux SORTIE BT A ou SORTIE BT B passe au niveau haut. D'autres modes de réalisation entrent dans le cadre des revendications qui suivent. A titre d'exemple, on peut utiliser le circuit interpolateur 58 dans d'autres systèmes dans lesquels on désire obtenir des données de sortie ayant des caractéristiques temporelles précises. Dans un tel système, on peut restaurer le circuit interpolateur 58 en appliquant un niveau haut sur les deux lignes VAL REG et RESIDU BT 8. Sous l'effet d'un niveau haut sur ces de Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif décrit et représente, sans sortir du cadre de l'invention. REVENDICATIONS . Circuit interpolateur destiné à générer des données de sortie ayant des caractéristiques temporelles précises, à partir de données de base de temps d'entrée, caractérisé en ce qu'il comprend : un circuit de registre (100) qui est conçu pour recevoir et conserver les données de base de temps d'entrée; un circuit d'avalement d'impulsions (104) qui est conçu pour retarder les données de base de temps, d'une durée qui est indiquée par ces donnees de base de temps, ce circuit d'avalement d'impulsions (104) produisant un signal de sortie d'avalement d'impulsions au bout du retard précité; un circuit de génération de signal en rampe (114) qui est conçu de façon à recevoir le signal de sortie d'avalement d'impulsions et à produire un signal de sortie en rampe, ce signal de sortie en rampe étant déclenché sous l'effet de la réception du signal de sortie d'avalement d'impulsions; et un circuit de comparaison (116) qui est conçu dee façon à recevoir les données de base de temps et le signal de sortie en rampe, et de façon à fournir des données de sortie lorsque le signal de sortie en rampe est égal aux données de base de temps d'entrée. 2 Circuit interpolateur selon la revendication I ' caractérisé en ce que les données de base de temps d'entrée comprennent un mot à plusieurs bits ayant des bits de plus fort poids et des bits de moindre poids, et le circuit d'avalement d'impulsions (104) utilise les bits de plus fort poids pour déterminer la durée de retard précitée. 3, Circuit interpolateur selon la revendication 1ou2, ar t+iX en ce que le circuit de comparaison (116) comprend un convertisseur numérique-analogique (DAC1) qui est conçu de façon à recevoir les données de base de temps d'entrée, et à convertir ces données de base de temps d'entrée en données de base de temps analogiques, et ces données de base de temps analogiques sont comparées avec le signal de sortie en rampe. 4 Circuit interpolateur selon la revendication 1, caractérisé en ce que les données de base de temps d'entrée ont une sorte de niveaux logiques, et les données de sortie ont une autre sorte de niveaux logiques. 5 Circuit interpolateur selon la revendication 4, caractérisé en ce qu'une sorte de niveaux logiques correspond à des niveaux CMOS, et l'autre sorte de niveaux logiques correspond à des niveaux ECL. 6. Circuit interpolateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comprend en outre un circuit d'étalonnage (18) qui est conçu de façon à recevoir les données de base de temps d'entrée et à fournir un signal de sortie d'étalonnage, et ce signal de sortie d'étalonnage est utilisé pour étalonner le circuit interpolateur (58). 7. Circuit interpolateur selon la revendication 6, caractérisé en ce qu'il peut également être étalonné au moyen d'un signal d'étalonnage externe.