FR 2682811 A1 19930423 FR 9210807 A 19920910 DISPOSITIF A SEMICONDUCTEURS DE TYPE EMPILE ET PROCEDE DE FABRICATION La présente invention concerne de façon générale un procédé de fabrication d'un dispositif à semiconduc- teurs de type empilé, et elle concerne plus particulière- ment une technique dans laquelle on forme une structure de type empilé en fixant ensemble un substrat semiconducteur sur lequel est formé un dispositif, et un autre substrat semiconducteur. Dans le but de parvenir à une densité d'inté- gration accrue et à obtenir un plus grand nombre de fonc- tions d'un dispositif à semiconducteurs, on a tenté de fabriquer un dispositif à semiconducteurs de type empilé (constituant ce que l'on appelle un "élément de circuit tridimensionnel"), dans lequel des éléments de circuit sont empilés Un exemple consiste en un procédé de forma- tion d'une structure de type empilé par fixation directe de deux substrats semiconducteurs sur chacun desquels sont formés des dispositifs, avec un isolant intercalé entre eux. Les figures 17 à 21 montrent un premier exemple du procédé de l'art antérieur pour la fabrication d'un dispositif à semiconducteurs de type empilé En premier lieu, en se référant à la figure 17, on note qu'un tran- sistor à effet de champ du type MOS (Métal-Oxyde-Semi- conducteur) ayant le type de conductivité N (que l'on appellera ci-après un "n MOSFET") est constitué par un substrat en silicium monocristallin de type p, 1, une pellicule d'oxyde d'isolation 2, une électrode de grille 3 en silicium polycristallin, une interconnexion conductrice 4 en siliciure de tungstène et des régions de source/drain 5 qui sont dopées avec des impuretés de type n Une pelli- cule de verre boro- phosphosilicaté (ou BPSG) 6, contenant une proportion élevée de bore et de phosphore, est déposée sur le n MOSFET par dépôt chimique en phase vapeur (CVD), et elle est recuite dans une atmosphère contenant de l'oxygène, à 900 'C pendant 30 minutes, pour aplanir la pellicule de verre boro-phosphosilicaté 6, comme repré- senté sur la figure 18 Ensuite, comme représenté sur la figure 19, on forme dans la pellicule de verre boro- phosphosilicaté 6, sur l'interconnexion conductrice 4, un trou ayant une section transversale correspondant à un carré de 10 pm de côté, et on remplit ce trou avec du tungstène 7 On forme le tungstène 7 par dépôt chimique en phase vapeur sélectif Le processus de fabrication du n MOSFET (A) à l'état de tranche est ainsi terminé. Ensuite, on forme un p MOSFET (B) par un proces- sus identique à celui qui est représenté sur les figures 17 à 19 Le p MOSFET (B) comprend une pellicule d'oxyde d'isolation 12 qui est formée sur un substrat en silicium monocristallin de type n, 11, une électrode de grille 13, une interconnexion conductrice 14 et des régions de source/drain 15 qui sont dopées avec des impuretés de type p, et du tungstène 17 est formé dans une pellicule de verre boro-phosphosilicaté 16 qui coïncide avec le tungstène 7, lorsque le p MOSFET (B) est placé face au n MOSFET (A), comme représenté sur la figure 20 Enfin, comme représenté sur la figure 21, on assemble le n MOSFET (A) et le p MOSFET (B), par pressage, face contre face, et on les soumet à un traitement thermique dans un four élec- trique à 900 'C pendant 20 minutes pour les faire adhérer ensemble De cette manière, le n MOSFET (A) et le p MOSFET (B) sont entièrement isolés l'un de l'autre Il en résulte que l'on réalise un dispositif CMOSFET (c'est-à-dire de type complémentaire), avec une structure de type empilé comprenant deux couches. On va maintenant décrire un second exemple du procédé de l'art antérieur pour la fabrication d'un dispo- sitif à semiconducteurs de type empilé en se référant aux figures 22 à 26 Cet exemple de l'art antérieur concernant des processus de fabrication d'un dispositif à semiconduc- teurs du type empilé a été décrit dans la publication de brevet du Japon N O 3-16787. Dans cet exemple de l'art antérieur, on forme tout d'abord une première couche de MOSFET (voir la figure 22), comprenant une pellicule d'oxyde d'isolation 22, une électrode de grille 23, une interconnexion conductrice 24 et des régions de source/drain 25, sur un substrat en silicium monocristallin 21 Ensuite, on dépose par CVD une pellicule d'isolation inter-couche 26, et on aplanit sa surface en appliquant une matière de réserve et en effec- tuant un enlèvement de matière par attaque On forme dans une partie de la pellicule d'isolation inter-couche 26 une ouverture 27 ayant une section transversale correspondant à un carré de 1,3 pm de côté, qui s'étend jusqu'au subs- trat en silicium monocristallin 21, dans le but de former une couche de silicium monocristallin sur la pellicule d'isolation inter-couche 26, qui a la même orientation cristalline que le substrat en silicium monocristallin 21. Ensuite, comme représenté sur la figure 23, on remplit l'ouverture 27 avec du silicium polycristallin 28 a, en procédant par CVD et enlèvement de matière par attaque On forme une couche de silicium polycristallin 29, ayant une épaisseur de 0,5 pm, sur la pellicule d'iso- lation inter-couche 26, en procédant par CVD Ensuite, on irradie le silicium polycristallin 29 avec un faisceau 30 d'un laser à l'argon, ayant un diamètre de faisceau de pm, qui se déplace dans une direction indiquée par la flèche sur la figure, avec une vitesse de balayage de cm/s Le silicium polycristallin 29 devient du silicium fondu 31 sous l'effet de l'irradiation par le faisceau 30 du laser à l'argon, et il se solidifie et se recristallise après la fin de l'irradiation Lorsque le silicium fondu 31 est solidifié, il se produit une croissance épitaxiale dans la direction latérale dans laquelle le substrat en silicium monocristallin 21 et le silicium polycristallin fondu 28 a remplissent la fonction de germe de cristalli- sation, et le silicium polycristallin 28 a devient du silicium monocristallin 28 et le silicium polycristallin 29 sur la pellicule d'isolation inter-couche 26 devient du silicium monocristallin 32, ayant la même orientation cristalline que le substrat en silicium monocristallin 21 (voir la figure 24). Ensuite, en se référant à la figure 25, on note qu'on forme un motif dans le silicium monocristallin 32, pour donner du silicium monocristallin 33 à l'endroit auquel un transistor MOS doit être formé et du silicium monocristallin 34 sur l'ouverture 27, en utilisant une technique de photolithographie et de gravure Ensuite, on forme un transistor MOS dans une seconde couche, sur le silicium monocristallin 33, d'une manière identique à la formation du transistor MOS dans la première couche (voir la figure 26) Le transistor MOS dans la seconde couche comprend une pellicule d'oxyde d'isolation 42, une élec- trode de grille 43, une interconnexion conductrice 44 et des régions de source/drain 45. Les procédés de l'art antérieur pour la fabri- cation des dispositifs à semiconducteurs de type empilé envisagés cidessus, ont présenté les problèmes qui sont décrits ci-dessous. Dans le premier exemple du procédé de l'art antérieur, il était nécessaire d'appliquer un traitement thermique à 1000 'C ou plus, du fait que le n MOSFET (A) et le p MOSFET (B) étaient joints ensemble en faisant adhérer ensemble les pellicules de verre boro-phosphosilicaté 6 et 16 Il en résulte qu'il se produisait une diffusion ther- mique désavantageuse des impuretés de dopage introduites dans les régions de source/drain 5, etc, constituant le dispositif qui avait déjà été formé avant l'opération de jonction, cette diffusion ayant un effet nuisible sur les caractéristiques du dispositif. Il est également apparu le problème suivant, qui était propre à la formation du CMOSFET en plaçant face à face le n MOSFET et le p MOSFET, conformément au premier exemple du procédé de l'art antérieur décrit ci-dessus. Le substrat en silicium monocristallin de type p, 1, et le substrat en silicium monocristallin de type n, 11, doivent avoir tous deux une certaine résistance méca- nique, du fait qu'ils remplissent les fonctions de subs- trats pour supporter les dispositifs pendant les processus de fabrication Ils doivent donc avoir une épaisseur de 500 à 600 pm Dans la technique de photolithographie des processus de fabrication, un dispositif d'alignement pour la projection avec réduction, qui est le plus souvent utilisé à l'heure actuelle, accomplit une opération d'ali- gnement de masque en utilisant à titre de faisceau de sonde un faisceau laser hélium-néon ayant une longueur d'onde de 6428 A L'utilisation du faisceau laser hélium- néon pour le faisceau de sonde permet d'effectuer l'ali- gnement de masque avec une précision de position de 0,3 pm. Cependant, avec le procédé de fabrication classique du dispositif à semiconducteurs de type empilé que l'on a envisagé ci-dessus, on ne peut pas utiliser le laser hélium-néon pour le faisceau de sonde dans le processus qui consiste à joindre les substrats ensemble, du fait que chaque substrat mesure au moins 500 pm d'épaisseur, et le faisceau ayant la longueur d'onde de 6428 A ne peut pas être transmis à travers un tel substrat Par conséquent, dans le processus de jonction des substrats ensemble, il a été nécessaire d'utiliser des rayons infrarouges ayant une longueur d'onde de 2,0 pm, qui peuvent être transmis à travers une tranche de 500 Fm, au cours du positionnement de chaque substrat en silicium monocristallin Du fait que l'on doit utiliser un faisceau ayant une grande longueur d'onde, la précision de position lorsque l'on joint ensem- ble les substrats en silicium monocristallin était norma- lement de + 5 pm, et au mieux de l'ordre de + 2 pm Par conséquent, même si les dispositifs sur les substrats en silicium monocristallin étaient formés avec une règle de conception de 0,8 à 1 pm, la taille du contact pour la - connexion des substrats devait être supérieure à 10 pm, de façon à introduire une tolérance pour la jonction Par conséquent, dans le cas de la formation d'un dispositif CMOS en faisant adhérer les substrats ensemble, il a été impossible d'augmenter la densité d'intégration des éléments jusqu'au niveau des circuits intégrés complexes actuels. Le second procédé de l'art antérieur présentait le problème suivant Du fait qu'il comportait une étape de fusion et de recristallisation de la couche de silicium polycristallin, au moyen du faisceau d'un laser à l'argon, une chaleur intense était produite, et cette chaleur avait un effet nuisible sur les caractéristiques des dispositifs qui avaient déjà été formés dans les processus précédents. Un autre procédé possible pour la fabrication d'un dispositif à semiconducteurs de type empilé, sembla- ble au second procédé de l'art antérieur décrit ci-dessus, peut consister à fixer un substrat en silicium sur la couche d'isolation inter-couche, au moyen d'un matériau adhésif tel qu'une résine époxy, et à former un dispositif sur le substrat en silicium (voir par exemple le document IEDM 85, pages 684-686) Cependant, des états d'interface sont générés à l'interface entre le substrat en silicium et la couche d'isolation inter-couche, ce qui a pour effet de changer le potentiel du substrat en silicium et de dégrader les caractéristiques du dispositif. Il serait également possible d'appliquer la technique qui est utilisée dans la formation d'un MOSFET du type SOI (Silicium sur Isolant), dans laquelle on fait adhérer ensemble une pellicule d'oxyde et un substrat en silicium, ou deux substrats en silicium ou plus (voir les documents "Extended Abstracts of the 21st Conference on Solid State Devices and Materials, Tokyo, 1989, pages 89-92 " et "Proceedings of the 5th Crystal Optics Symposium of Crystal Optics Sectional Committee of the Japan Society of Applied Physics, pages 31-34 ") Cependant, le processus consistant à joindre la pellicule d'oxyde et le substrat en silicium ou les deux substrats en silicium, ou plus, exige également un traitement thermique dans la plage approximative de 900 'C à 11000 C, ce qui fait qu'il est impossible d'éviter l'effet nuisible sur les caractéristi- ques du dispositif. Un but de la présente invention est de procurer un procédé de fabrication d'un dispositif à semiconduc- teurs de type empilé dans lequel deux substrats semicon- ducteurs, ou plus, peuvent être joints ensemble avec une précision élevée, par un traitement thermique à une tempé- rature suffisamment basse pour ne pas avoir d'effet nuisi- ble sur un dispositif qui a déjà été formé au cours du processus précédent. Un autre but de la présente invention est d'amé- liorer la précision de la jonction de dispositifs dans des couches supérieure et inférieure d'un dispositif à semi- conducteurs de type empilé, et d'augmenter sa densité d'intégration. Dans le procédé de fabrication d'un dispositif à semiconducteurs de type empilé conforme à la présente invention, permettant d'atteindre le premier but ci- dessus, on commence par former un premier dispositif sur une surface principale d'un premier substrat semiconduc- teur, et on recouvre le premier dispositif avec une couche d'isolation inter-couche Ensuite, on recouvre la couche d'isolation inter-couche avec une couche contenant un cristal de silicium, et on aplanit ensuite la couche contenant le cristal de silicium Ensuite, on forme une couche de métal réfractaire sur une surface principale d'un second substrat semiconducteur On place en contact mutuel intime la surface de la couche de métal réfractaire et la surface aplanie de la couche contenant le cristal de silicium, et on leur applique un traitement thermique à 7000 C ou moins Ce traitement thermique transforme la couche de métal réfractaire en siliciure, ce qui a pour effet de joindre ensemble le premier substrat semiconduc- teur et le second substrat semiconducteur. De plus, on peut également atteindre le but décrit ci-dessus en formant une couche de nitrure de silicium, contenant un pourcentage d'azote plus élevé que dans Si 3 N 4, sur la surface principale du second substrat semiconducteur, en plaçant la couche de nitrure de sili- cium en contact intime avec la couche aplanie contenant un cristal de silicium, et en appliquant un traitement ther- mique à 700 'C ou moins. Dans chaque procédé de fabrication décrit ci- dessus, du fait que l'on peut joindre ensemble le premier substrat semiconducteur et le second substrat semiconduc- teur à une température relativement basse de 7000 C ou moins, il est possible d'éviter une dégradation de la caractéristique du dispositif, qui résulte de la diffusion thermique d'impuretés de dopage qui ont été introduites dans le premier dispositif, déjà formé avant le processus de jonction. Un procédé de fabrication d'un dispositif à semiconducteurs de type empilé permettant d'atteindre le but mentionné en-dernier ci-dessus, comprend un processus de meulage prédéterminé de l'autre surface principale du second dispositif à semiconducteurs, et de formation d'un second dispositif sur l'autre surface principale, après avoir joint ensemble le premier substrat semiconducteur et le second substrat semiconducteur conformément à l'un quelconque des procédés de fabrication décrits ci-dessus pour atteindre le premier but. De plus, le procédé de fabrication du dispositif à semiconducteurs de type empilé conforme à la présente invention comprend un processus dans lequel une surface principale du second substrat semiconducteur est fixée sur le premier substrat semiconducteur conformément à l'un quelconque des procédés de fabrication permettant d'atteindre le but mentionné en premier ci-dessus, après quoi un dispositif est formé sur l'autre surface princi- pale du second substrat semiconducteur. Conformément à chaque procédé de fabrication décrit ci-dessus, le second substrat semiconducteur peut être utilisé à titre de substrat de support, et un second dispositif peut être formé sur une couche de semiconduc- teur obtenue en polissant le premier substrat semiconduc- teur Par conséquent, on peut faire en sorte que la couche de semiconducteur sur laquelle le second dispositif doit être formé soit mince, ce qui permet le positionnement avec une précision élevée, par l'utilisation d'un faisceau laser hélium-néon à titre de faisceau de sonde Il en résulte que le positionnement des substrats semiconduc- teurs à faire adhérer ensemble devient relativement aisé, et il est possible d'augmenter la densité d'intégration du dispositif. Les buts, caractéristiques, aspects et avantages de la présente invention indiqués ci-dessus, ainsi que d'autres, ressortiront davantage de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la description se réfère aux dessins annexés dans lesquels: La figure 1 est une coupe d'un CMOSFET qui est formé par un procédé de fabrication d'un dispositif à semiconducteurs de type empilé conforme à un premier mode de réalisation de la présente invention (coupe selon la ligne I-I de la figure 2). La figure 2 est une vue en plan du CMOSFET représenté sur la figure 1. La figure 3 est une coupe selon la ligne II-II de la figure 2. La figure 4 est un schéma de circuit équivalent du CMOSFET qui est représenté sur les figures 1 à 3. Les figures 5, 6, 7, 8, 9 et 10 sont des coupes montrant, dans l'ordre, chaque processus dans le procédé de fabrication du dispositif à semiconducteurs de type empilé conforme au premier mode de réalisation de l'in- vention. Les figures 11, 12, 13, 14, 15 et 16 sont des coupes montrant, dans l'ordre, chaque processus dans un procédé de fabrication d'un dispositif à semiconducteurs de type empilé conforme à un troisième mode de réalisation de la présente invention. Les figures 17, 18, 19, 20 et 21 sont des coupes montrant, dans l'ordre, chaque processus dans un procédé de fabrication d'un dispositif à semiconducteurs de type empilé conforme à un premier exemple de l'art antérieur. Les figures 22, 23, 24, 25 et 26 sont des coupes montrant, dans l'ordre, chaque processus dans un procédé de fabrication d'un dispositif à semiconducteurs de type empilé conforme à un second exemple de l'art antérieur. Les figures 27, 28, 29 et 30 sont des coupes montrant, dans l'ordre, chaque processus dans un procédé de fabrication d'un dispositif à semiconducteurs de type il empilé comportant une partie modifiée par rapport au premier mode de réalisation. Les figures 31, 32, 33 et 34 sont des coupes montrant, dans l'ordre, chaque processus dans un procédé de fabrication d'un dispositif à semiconducteurs de type empilé comportant une partie modifiée par rapport au troisième mode de réalisation. On va maintenant décrire en se référant aux figures 5 à 10 un procédé de fabrication d'un dispositif à semiconducteurs de type empilé, conforme à un premier mode de réalisation de la présente invention. En se référant à la figure 5, on note que dans ce mode de réalisation, on forme tout d'abord une première couche de semiconducteur 53, consistant en silicium mono- cristallin, ayant une épaisseur d'environ 100 nm, sur une surface principale d'un premier substrat semiconducteur 51 qui est constitué par du silicium monocristallin, en interposant entre la couche 53 et le substrat 51 une première couche isolante 52 ayant une épaisseur d'environ 500 nm Une telle structure qui comporte une couche de semiconducteur mince formée sur une couche isolante est appelée "structure SOI" (Silicium sur Isolant), et elle est formée par le procédé de séparation par de l'oxygène implanté, encore appelé SIMOX (pour "Separation by Implan- ted Oxygen") (voir l'article d'Ouyou Butsuri (Applied Physics), vol 54, N O 12, pages 1274-1283, 1985). Conformément au procédé SIMOX, on peut obtenir la structure SOI décrite ci-dessus en implantant des ions oxygène dans la surface principale du premier substrat semiconducteur 51, avec une tension d'accélération d'envi- ron 180 k V et une dose d'environ 2 x 1018/cm 2, et en recuisant la tranche entière à environ 1350 'C pendant environ une heure Du fait que l'épaisseur de la première couche de semiconducteur 53 immédiatement après l'opéra- tion de recuit est de l'ordre de 200 nm, on l'ajuste pour qu'elle soit de l'ordre de 100 nm, en oxydant la surface de la première couche de semiconducteur 53 dans une atmos- phère de vapeur d'eau à environ 950 'C, et en enlevant la pellicule d'oxyde par attaque Ensuite, on définit un motif dans la première couche de semiconducteur 53, de façon qu'elle reste seulement dans une région active. Ensuite, on achève la formation d'un n MOSFET à titre de premier dispositif, en formant des régions de source/drain de type N 73, et une région de canal de type p 74 dans la première couche de semiconducteur 53, et en formant en outre une électrode de grille 54, une pellicule d'oxyde d'isolation 55 et une interconnexion conductrice 56 On obtient la structure ayant la section transversale qui est représentée sur la figure 5, en recouvrant en outre la totalité de la tranche avec une couche d'isola- tion inter-couche 57, en procédant par dépôt chimique en phase vapeur (ou CVD). On va maintenant décrire de façon générale les processus que l'on utilise pour former ce n MOSFET En premier lieu, on forme une pellicule d'oxyde ayant une épaisseur d'environ 30 nm sur la première couche de semi- conducteur 53, par oxydation thermique à 950 'C On dépose ensuite une pellicule de nitrure de silicium (Si 3 N 4) ayant une épaisseur d'environ 50 nm sur la pellicule d'oxyde, en utilisant le procédé de dépôt chimique en phase vapeur à faible pression, à 780 'C On retire ensuite la pellicule de nitrure de silicium par photolithographie et gravure, en laissant le nitrure de silicium sur une région qui doit devenir une couche active Ensuite, on implante du bore pour l'isolation, dans une région d'isolation, avec une tension d'accélération de 10 k V et une dose de 9 x 1013 cm 2, en laissant intacte une pellicule de matière de réserve qui a été utilisée au moment de l'enlèvement de la pellicule de nitrure de silicium Ensuite, après avoir enlevé la matière de réserve, on transforme en une pellicule d'oxyde la première couche de semiconducteur 53, à l'exception de la région qui doit constituer la couche active, en procédant par oxydation dans une atmosphère de vapeur d'eau à 9500 C Après cette opération, on implante du bore dans la première couche de semiconducteur 53, avec une tension d'accélération de 20 k V et une dose de x 10 11/cm 2, ce qui donne le type de conductivité p à la première couche de semiconducteur 53. Ensuite, après la formation d'une pellicule d'oxyde de grille ayant une épaisseur de 30 nm, dans une atmosphère de vapeur d'eau à 950 'C, on dépose du silicium polycristallin sur cette pellicule, et en outre, on implante du bore dans le silicium polycristallin sous une tension de 20 k V et avec une dose de 1 x 1016/cm 2 Ensui- te, on forme un motif dans ce silicium polycristallin pour définir l'électrode de grille 54 On implante ensuite du phosphore, avec une tension de 50 k V et une dose de 1 x 1013/cm 2, pour former une région N dans la première couche de semiconducteur 53, et on forme des régions de source/drain de type n, 73, en implantant en outre de l'arsenic avec une tension de 50 k V et une dose de 2 x 1015/cm 2 A ce moment, la pellicule d'oxyde d'isola- tion 55 qui recouvre l'électrode de grille 54 empêche que l'arsenic ne soit implanté dans la région N et la région de canal 74 de la première couche de semiconducteur 53 La région N est formée dans le but d'atténuer l'intensité de champ d'une partie de la région de drain proche de la région de canal, et elle a une structure à drain faible- ment dopé, encore appelée structure LDD (pour "Lightly Doped Drain"). Une couche d'isolation inter-couche 57, qui est constituée par une pellicule d'oxyde ayant une épaisseur de 500 nm, est formée par CVD sur le n MOSFET qui constitue le premier dispositif. On va maintenant décrire un processus destiné à faire adhérer un second substrat semiconducteur sur le premier substrat semiconducteur portant le n MOSFET qui est formé de la manière décrite ci-dessus. En premier lieu, on dépose du silicium poly- cristallin ayant une épaisseur d'environ 1 pm sur la tota- lité de la surface de la couche d'isolation inter-couche 57 recouvrant le n MOSFET qui constitue le premier dispo- sitif, on aplanit la surface du silicium polycristallin par meulage rigide, pour former une couche de silicium polycristallin 58, comme représenté dans la coupe de la figure 6. Le procédé de meulage rigide qui est utilisé dans l'étape d'aplanissement de la couche de silicium polycristallin 58, est un procédé pour accomplir une opération de meulage en appliquant la face abrasive d'un tampon dur, ayant une surface abrasive plane, contre la face de la pièce à meuler Du fait que le procédé classi- que consistant à faire tourner un tampon souple pour meuler la pièce avec la périphérie du tampon,est aisément affecté par la variation de la dureté de la surface de la pièce à meuler, il a été difficile d'obtenir dans ces conditions un aplanissement favorable Au contraire, le procédé de meulage rigide n'est pas ainsi affecté par la variation de la dureté de la face de la pièce à meuler, ce qui donne une face de pièce meulée ayant la planéité désirée. En outre, on forme une pellicule d'oxyde 60 ayant une épaisseur d'environ 100 nm sur une surface prin- cipale d'un second substrat semiconducteur 59 qui consiste en silicium monocristallin On forme sur la surface supé- rieure de cette pellicule une couche de métal réfractaire 61 constituée par une pellicule de tungstène ayant une épaisseur d'environ 300 nm, en procédant par pulvérisation cathodique. Ensuite, on place face à face la couche de métal réfractaire 61 et la couche de silicium polycristallin 58, comme représenté sur la figure 7, et en outre on les met en contact mutuel intime et on leur applique un traitement thermique dans une atmosphère d'azote à 650 'C pendant 20 minutes Ce traitement thermique fait réagir chimiquement la couche de métal réfractaire 61 en tungstène et la couche de silicium polycristallin 58, pour produire une couche de siliciure de métal réfractaire 62 Ceci a pour effet de joindre ensemble la première tranche de semicon- ducteur et la seconde tranche de semiconducteur (voir la figure 8). On meule ensuite la surface inférieure (l'autre surface principale) du premier substrat semiconducteur 51, jusqu'à la ligne en pointillés sur la figure 8, en procé- dant par meulage rigide, pour former une seconde couche de semiconducteur 5 ia de l'ordre de 100 nm, comme représenté sur la figure 9. Comme le montre la figure 10, on forme un motif dans la seconde couche de semiconducteur 51 a, par photo- lithographie et gravure, et on forme en outre une électro- de de grille 63 et une pellicule d'oxyde d'isolation 64. Ensuite, on forme un trou de contact 66 pour la seconde couche de semiconducteur 51 a et un trou de contact 67 pour l'interconnexion conductrice 56 du n MOSFET formé précé- demment Ensuite, on forme un p MOSFET sur la seconde couche de semiconducteur 51 a, et on forme en outre une interconnexion conductrice 65 en aluminium ou un matériau semblable Le p MOSFET et le n MOSFET sont connectés élec- triquement l'un à l'autre par l'intermédiaire du trou de contact 67. Comme décrit ci-dessus, et conformément à ce mode de réalisation, on fait adhérer les substrats ensem- ble en profitant de la réaction chimique entre la couche de métal réfractaire 61 et la couche de silicium poly- cristallin 58 Cette réaction chimique se produit à environ 650 'C, ce qui est une température inférieure à celle qui est utilisée dans le procédé de l'art antérieur pour joindre les substrats Un tel niveau de température ne provoque pas une rediffusion d'impuretés de dopage électriquement actives qui ont été introduites dans le dispositif On peut donc réaliser un circuit intégré à semiconducteurs de type empilé, sans dégrader les caracté- ristiques d'un dispositif qui a déjà été formé. Bien qu'on utilise du tungstène pour le métal réfractaire dans le mode de réalisation ci-dessus, il est possible de faire adhérer le silicium polycristallin sur un autre siliciure de tungstène (Wx Siy: y/x nant moins de silicium que l'équivalent chimique du sili- ciure de tungstène (W Si 2) qui est utilisé dans le mode de réalisation ci-dessus Dans ce cas, des atomes de silicium se déplacent à partir du silicium polycristallin pour se combiner avec l'autre siliciure de tungstène, ce qui fait que ce dernier est changé en siliciure de tungstène (W Si 2) correspondant à l'équivalent chimique, par un traitement thermique ultérieur (comprenant le traitement thermique qui est utilisé dans la formation du dispositif), et il en résulte que les substrats sont joints ensemble. En outre, on peut utiliser n'importe quel métal réfractaire à condition qu'il soit transformé en siliciure à 700 'C ou moins, et que le point de fusion du siliciure de métal réfractaire soit supérieur à la température de traitement du dispositif à semiconducteurs Le Tableau 1 montre des points de fusion et des températures de forma- tion de divers siliciures de métal réfractaire. Tableau 1 Points de fusion et températures de formation de divers siliciures de métal réfractaire Substance Point de fusion Température de ( O C) formation de siliciure (a C) Ti Si 2 1540 600 V Si 2 1670 600 Cr Si 2 1550 450 Zr Si 2 1650 700 Nb Si 2 1950 650 Mo Si 2 1980 525 Hf Si 2 1800 700 Ta Si 2 2200 650 W Si 2 2165 650 Pour chaque substance ci-dessus, du fait que le siliciure est formé à une température d'environ 6000 C et que son point de fusion est supérieur à une température dans la plage de 900 'C à 1000 'C qui est utilisée dans les processus de fabrication de semiconducteurs, il est possi- ble de faire adhérer ensemble des substrats sur lesquels sont formés des dispositifs, en utilisant les substances indiquées ci-dessus. Bien entendu, conformément à ce procédé, il est également possible de faire adhérer ensemble des substrats sur lesquels aucun dispositif n'est formé En outre, bien que la pellicule de silicium polycristallin soit formée sur le premier substrat 51 sur lequel est formé le premier dispositif, dans ce mode de réalisation, il est possible de former une couche de métal réfractaire sur le premier substrat semiconducteur 51 et de former une couche de silicium polycristallin sur le second substrat semiconduc- teur 59. Bien que le substrat en silicium monocristallin soit utilisé à titre de substrat de support dans le mode de réalisation ci-dessus, il est possible d'employer n'importe quelle substance qui supporte la température des processus de fabrication de semiconducteurs (de l'ordre de 900 'C à 1000 WC) après la jonction des substrats, comme par exemple un substrat en quartz (Si O 2 à l'état pur) En outre, bien que le p MOSFET soit formé après le n MOSFET dans le mode de réalisation ci- dessus, on peut inverser l'ordre de formation De plus, on peut obtenir les mêmes effets tant que le dispositif à former est un élément semiconducteur, comme par exemple un transistor bipolaire. Dans le procédé présent, après l'étape de la figure 5, on forme une couche de métal réfractaire 161 sur la surface de la couche d'isolation inter-couche 57, de façon à aplanir sa surface par meulage rigide (figure 27). Ensuite, on déplace comme le montre la figure 28 un second substrat semiconducteur 59 dont une surface principale porte une couche de silicium polycristallin 58, avec interposition d'une pellicule d'oxyde 60, de façon à faire adhérer ensemble la surface de la couche de silicium polycristallin 58 et la surface aplanie de la couche de métal réfractaire 61 Dans ces conditions, on accomplit un traitement thermique pendant vingt minutes à 650 WC dans une atmosphère de nitrure, pour produire une réaction e formaton de siliciure entre la couche de silicium polycristallin 158 et la couche de métal réfractaire 161, grâce à quoi il se forme une couche de siliciure de métal réfractaire 162, comme représenté sur la figure 29 Ensuite, on meule le premier substrat semiconducteur 51 jusqu'à la position qui est indiquée par la ligne en pointillés sur la figure 29, pour donner la structure qui est représentée sur la figure Le procédé présent permet d'obtenir un dispositif à semiconducteurs de type empilé ayant une structure simi- laire à celle qui est représentée sur la figure 10. Bien que les processus décrits ci-dessus pour la formation du p MOSFET et du n MOSFET soient mutuellement similaires, ils diffèrent par les points suivants. On implante de l'arsenic dans le silicium poly- cristallin de l'électrode de grille 63 avec une tension de k V et une dose de 5 x 10 5/cm 2, pour former l'électrode de grille 63 du type de conductivité n Ensuite, on implante du bore dans la seconde couche de semiconducteur 51 a, avec une tension de 20 k V et une dose de 1 x 10 3/cm 2, pour former une région de type p, et pour former des structures d'espacement sur des parois latérales de l'électrode de grille 63 Ensuite, on implante du bore avec une tension de 20 k V et une dose de 5 x 1014/cm 2, pour former une région de type p On forme un trou de contact 66, etc, et en outre, on dépose par pulvérisation cathodique de l'aluminium mesurant 1000 nm d'épaisseur, et on définit un motif dans l'aluminium pour former une interconnexion conductrice 65, ce qui achève la fabrica- tion du p MOSFET. Le dispositif à semiconducteurs de type empilé * qui est ainsi formé constitué un dispositif MOS complé- mentaire, ou CMOSFET Les figures 1 à 3 montrent en détail le CMOSFET La figure 4 montre un circuit équivalent du CMOSFET. Alors que sur les figures 5 à 10, les inter- connexions conductrices 56 et 65 sont formées par de l'aluminium déposé par pulvérisation cathodique, ces interconnexions sont formées par un siliciure de métal réfractaire, ou une substance semblable, dans le CMOSFET qui est représenté sur les figures 1 à 3 Les figures 2 et 3 montrent un trou de contact 71 pour une interconnexion conductrice 77 qui est connectée à une borne d'entrée et une électrode de grille 54, et elles montrent un trou de contact 72 pour une interconnexion conductrice 77 et une électrode de grille 63 On va maintenant décrire un pro- cessus de formation d'une interconnexion conductrice 65 sur le côté de la couche supérieure représenté sur les figures 1 à 3. En premier lieu, on ouvre un trou de contact 66, ayant un diamètre de 1 pm, dans une pellicule d'oxyde d'isolation 64 qui est formée sur une seconde couche de semiconducteur 51 a Après ceci, on dépose du titane, par pulvérisation cathodique, de façon à lui donner une épais- seur de 50 nm, et on effectue une opération de recuit au moyen d'un four à chauffage par lampe infrarouge, dans une atmosphère d'azote à 8000 C, pendant 60 secondes Ce trai- tement change en siliciure de titane (Ti Si 2) le titane qui est contact avec le silicium monocristallin, tandis que le titane restant est changé en nitrure de titane (Ti N) En outre, on dépose du siliciure de tungstène (W Si 2) par pulvérisation cathodique, de façon qu'il ait une épaisseur de 300 nm On forme des motifs dans le nitrure de titane et le siliciure de tungstène, pour définir une couche de métal de barrière 69 et une interconnexion conductrice 65. Dans ce cas, on forme le siliciure de titane dans le but d'établir un contact ohmique entre la région de source/ drain 75 et l'interconnexion conductrice 65 Le nitrure de titane fait fonction de métal de barrière pour empêcher la diffusion vers l'interconnexion conductrice 65 des impu- retés qui se trouvent dans la seconde couche de semicon- ducteur 51 a On peut former une interconnexion conductrice 56 et une couche de métal de barrière 70 avec les mêmes matériaux et les mêmes processus que l'interconnexion conductrice 65 et la couche de métal de barrière 69. Comme décrit ci-dessus, et conformément à ce mode de réalisation, du fait que le processus consistant à joindre le premier substrat semiconducteur et le second substrat semiconducteur est accompli à une température relativement basse, de 700 'C ou moins, on peut éviter une dégradation des caractéristiques du dispositif sous l'effet du traitement thermique. De plus, dans le premier processus de photoli- thographie pour le p MOSFET dans la couche supérieure, du fait que la seconde couche de semiconducteur 5 la ne mesure que 100 nm d'épaisseur, le faisceau laser hélium-néon est entièrement transmis à travers la couche, et ce faisceau atteint un motif d'alignement de masque (non représenté) qui est formé dans la couche du n MOSFET inférieure Le faisceau laser hélium-néon qui est réfléchi par le motif d'alignement de masque est suffisamment intense pour être détecté, même après avoir été transmis à travers la seconde couche de semiconducteur 51 a Il est donc possible de former un trou de contact ayant un diamètre dans la plage approximative de 0,8 à 1 Mm, avec une précision d'alignement de masque de + 0,3 pm, et on peut fabriquer des éléments ayant une densité élevée, en utilisant un appareil d'exposition par projection avec réduction qui procure la résolution et la précision de position les plus élevées que l'on puisse obtenir à l'heure actuelle. On va maitenant décrire un second mode de réali- sation conforme à la présente invention. Conformément au second mode de réalisation, on forme sur une surface principale d'un second substrat semiconducteur 59, une pellicule de nitrure de silicium (Six Ny); le rapport y/x étant d'au moins 1,33 et de préférence de 1,4), contenant de l'azote en plus grande quantité que dans l'équivalent chimique (Si 3 N 4), au lieu de la couche de métal réfractaire 61, avec une couche isolante 60 intercalée entre la pellicule de nitrure de silicium et la surface principale du substrat, et on donne à cette pellicule de nitrure de silicium une épaisseur de nm On dépose cette pellicule de nitrure de silicium par CVD avec résonance cyclotron d'électrons (ou ECR) La température de dépôt est de l'ordre de 100 'C On place la surface de la pellicule de nitrure de silicium du second substrat semiconducteur 59, qui est formée de cette manière, face à une surface aplanie de la couche de silicium polycristallin 58 d'un premier substrat semi- conducteur 51, en établissant un contact intime entre ces surfaces, et on les chauffe dans une atmosphère d'azote à 700 'C ou moins La pellicule de nitrure de silicium (Six Ny) absorbe des atomes de silicium à partir de la couche de silicium polycristallin 58, de façon à atteindre une composition correspondant à l'équivalent chimique. Cette réaction chimique permet de joindre ensemble le premier substrat semiconducteur 51 et le second substrat semiconducteur 59 Les autres processus sont les mêmes que ceux du premier mode de réalisation décrit ci-dessus. Conformément au procédé de fabrication de ce mode de réalisation, du fait que l'on peut joindre ensem- ble le premier substrat semiconducteur 51 et le second substrat semiconducteur 59 par traitement thermique à une température relativement basse, de 700 'C ou moins, on peut éviter un effet nuisible de la chaleur sur le premier dispositif qui a été formé au cours du processus précé- dent. Bien que dans le mode de réalisation présent, on forme une pellicule de nitrure de silicium du côté du second substrat semiconducteur 59, et on forme une couche de silicium polycristallin 58 du côté du premier substrat semiconducteur 51, on peut obtenir le même effet en for- mant une pellicule de nitrure de silicium aplanie du côté du premier substrat semiconducteur 51 et une couche de silicium polycristallin du côté du second substrat semi- conducteur 59, devant être joints ensemble. On va maintenant décrire un troisième mode de réalisation de la présente invention, en se référant aux figures 11 à 15. On peut comparer ce mode de réalisation avec le second exemple de l'art antérieur décrit précédemment, et il concerne un procédé de fabrication dans lequel un autre dispositif est empilé sur un substrat semiconducteur sur lequel on a déjà formé un dispositif. En se référant à la figure 11, on note que dans ce mode de réalisation, on forme tout d'abord un MOSFET constituant un premier dispositif, sur un premier substrat semiconducteur 81 consistant en silicium polycristallin, et ce MOSFET comprend une pellicule d'oxyde d'isolation 82, une électrode de grille 83, une interconnexion conduc- trice 84 et des régions de source/drain 85 On recouvre ce MOSFET avec une couche d'isolation inter-couche 86 ayant une épaisseur d'environ 500 nm, en procédant par CVD, et on forme en outre une couche de silicium polycristallin 87, également par CVD, de façon qu'elle ait une épaisseur d'environ 1 pm (voir la figure 12) Ensuite, on aplanit la surface supérieure de la couche de silicium polycristallin 87, par meulage rigide (voir la figure 13). On dépose sur une surface principale d'un second substrat semiconducteur 88, consistant en silicium mono- cristallin, une couche de métal réfractaire 90, consistant en tungstène ou en une substance semblable, de façon qu'elle ait une épaisseur d'environ 300 nm, en procédant par pulvérisation cathodique, et en intercalant une couche isolante 89 entre le substrat semiconducteur et la couche de métal réfractaire Ensuite, comme le montre la figure 14, on place face à face et en contact mutuel intime les surfaces de la couche de métal réfractaire 90 et de la couche de silicium polycristallin 87. Ensuite, on effectue un traitement thermique dans une atmosphère d'azote à 650 'C, pendant 20 minutes, pour provoquer une réaction entre la couche de silicium polycristallin 87 et la couche de métal réfractaire 90, de façon à changer la couche de métal réfractaire 90 en une couche de siliciure de métal réfractaire 91, afin de joindre ensemble ces couches (voir la figure 15). Ensuite, on forme un second dispositif sur une surface principale du second substrat semiconducteur 88, du côté opposé de la couche isolante 89, comme représenté sur la figure 16 Le second dispositif comprend une pelli- cule d'oxyde d'isolation 92, une électrode de grille 93, une interconnexion conductrice 94 et des régions de source/drain 95. Conformément à ce mode de réalisation, du fait que l'on peut joindre ensemble le premier substrat semi- conducteur et le second substrat semiconducteur par le traitement thermique à une température relativement basse de 700 'C ou moins, on peut éviter un effet nuisible sur le premier dispositif qui a déjà été formé au cours du processus précédent Par conséquent, ce procédé de fabri- cation peut procurer un dispositif ayant une structure dans laquelle un ensemble de couches sont empilées, sans dégradation des caractéristiques du dispositif. Bien que la couche de silicium polycristallin aplanie 87 et la couche de métal réfractaire 90 soient placées en contact mutuel intime pour être jointes ensem- ble dans ce mode de réalisation, on peut évidemment obte- nir les mêmes effets en déposant une pellicule de nitrure de silicium, au lieu de la couche de métal réfractaire 90, contenant une proportion d'azote plus élevée que celle de l'équivalent chimique (Si 3 N 4), et en appliquant le même traitement thermique que dans le second mode de réalisa- tion décrit ci-dessus. Bien que le mode de réalisation présent ait une couche de silicium polycristallin aplanie 87 qui est formée du côté du premier substrat semiconducteur 81, et une couche de métal réfractaire 90 qui est formée du côté du second substrat semiconducteur 88, il est également possible d'effectuer les étapes qui sont représentées sur les figures 31-34 Dans ce procédé, après l'étape de la figure 11, on forme une couche de métal réfractaire 190 sur la surface de la pellicule d'isolation inter- couche 86 (figure 31), grâce à quoi la surface est ensuite aplanie par meulage rigide (figure 32) On amène ensuite jusqu'à la surface de la couche de métal réfractaire 190, repré- sentée sur la figure 33, un second substrat semiconducteur 88 sur la surface principale duquel est formée une couche de silicium polycristallin 187, avec une pellicule d'oxyde 89 interposée, pour faire adhérer la surface de la couche de silicium polycristallin 187 à la surface de la couche de métal réfractaire 190 Dans cet état, on applique un traitement thermique pendant vingt minutes à 650 'C dans une atmosphère de nitrure, pour produire une réaction de formation de siliciure entre la couche de silicium poly- cristallin 187 et la couche de métal réfractaire 190, afin de former une couche de siliciure de métal réfractaire 191, comme représenté sur la figure 34 Ce procédé peut également conduire à une structure similaire à celle qui est représentée sur la figure 16. Du fait qu'il est possible de faire adhérer ensemble des substrats semiconducteurs à une température relativement basse, ne dépassant pas 7000 C, ce qui fait qu'il n'y aura pas de dégradation des caractéristiques dans le dispositif formé sur le substrat semiconducteur dans les modes de réalisation ci-dessus, on obtient les avantages suivants lorsque l'on considère par exemple la formation d'un dispositif CMOS (Métal-Oxyde-Semiconducteur Complémentaire) Plus précisément, il est possible de former un MOSFET à canal N d'un côté et un MOSFET à canal p de l'autre côté, avec une couche isolante intercalée entre eux Par conséquent, les étapes de photolithographie et d'implantation d'impuretés sont simplifiées, et la densité d'intégration est augmentée, en comparaison avec le cas de la réalisation d'un dispositif CMOS dont les deux types de MOSFET sont formés sur une surface princi- pale d'un substrat semiconducteur Ceci vient du fait qu'on ne doit former qu'un seul MOSFET d'un type de conductivité sur la surface principale d'un substrat semiconducteur, dans lequel l'aire occupée par le MOSFET à canal N et le MOSFET à canal p après la jonction des substrats, est approximativement égale à la moitié de celle correspondant au cas dans lequel les deux MOSFET sont formés sur la même surface principale d'un substrat semiconducteur. Comme indiqué ci-dessus, et conformément à la présente invention, du fait que les substrats semiconduc- teurs sont joints ensemble par un traitement thermique à une température relativement basse, tirant parti d'une réaction chimique telle que la formation d'un siliciure, on peut fabriquer un dispositif à semiconducteurs de type empilé, sans que la chaleur ne produise un effet nuisible sur un dispositif qui a été formé au cours du processus précédent. En outre, avec un tel second substrat semicon- ducteur accolé utilisé à titre de substrat de support, la surface arrière du premier substrat semiconducteur est polie et un second dispositif est formé sur elle, ce qui fait que l'alignement utilisant le faisceau laser hélium- néon à titre de faisceau de sonde devient possible, et on peut fabriquer un dispositif à semiconducteurs de type empilé ayant une densité d'intégration élevée. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Dispositif à semiconducteurs de type empilé, caractérisé en ce qu'il comprend: une couche de silicium ( 58, 87) sur une surface principale d'un premier substrat semiconducteur ( 51, 81); une couche de siliciure de métal réfractaire ( 62, 91) sur une surface principale de la couche de silicium ( 58, 87); et un second substrat semi- conducteur ( 59, 88) ayant une surface qui est jointe à une surface de la couche de siliciure de métal réfractaire ( 62, 91). 2 Dispositif à semiconducteurs de type empilé selon la revendication 1, caractérisé en ce qu'un dispo- sitif électronique est formé sur au moins une surface parmi l'autre surface principale du premier substrat semi- conducteur ( 51, 81) et l'autre surface principale du second substrat semiconducteur ( 59, 88). 3 Dispositif à semiconducteurs de type empilé selon la revendication 1, caractérisé en ce que la couche de silicium ( 58, 87) consiste en silicium polycristallin. 4 Dispositif à semiconducteurs de type empilé, caractérisé en ce qu'il comprend: un substrat semiconduc- teur ( 51, 81) ayant une surface principale; une double couche ( 58, 62, 87, 91) comprenant une partie en silicium et une partie en siliciure de métal réfractaire, sur la totalité de la surface principale du substrat semiconduc- teur ( 51, 81); une couche d'isolation ( 57, 86) sur la double couche ( 58, 62, 87, 91); et une couche de disposi- tif comprenant au moins un dispositif électronique, sur la couche d'isolation ( 57, 86). 5 Dispositif à semiconducteurs de type empilé selon la revendication 4, caractérisé en ce que la double couche ( 58, 62, 87, 91) comprend une structure de type empilé qui est formée par une couche de silicium poly- cristallin ( 58, 87) et une couche de siliciure de métal réfractaire ( 62, 91). 6 Dispositif à semiconducteurs de type empilé selon la revendication 4, caractérisé en ce que l'autre surface principale du substrat semiconducteur ( 51, 81) contient un dispositif électronique. 7 Dispositif à semiconducteurs de type empilé, caractérisé en ce qu'il comprend: un substrat semiconduc- teur ( 51, 81) ayant une surface principale; une double couche ( 58, 62, 87, 91) comprenant une partie en silicium et une partie en nitrure de silicium, sur la totalité de la surface principale du substrat semiconducteur ( 51, 81); une couche d'isolation ( 57, 86) sur la double couche ( 58, 62, 87, 91); et une couche de dispositif qui comprend au moins un dispositif électronique sur la couche d'isolation ( 57, 86). 8 Dispositif à semiconducteurs de type empilé selon la revendication 7, caractérisé en ce que la double couche consiste en une structure empilée qui est formée par une couche de silicium polycristallin ( 58, 87) et par une couche de nitrure de silicium ( 62, 91). 9 Dispositif à semiconducteurs de type empilé selon la revendication 7, caractérisé en ce que la partie en nitrure de silicium de la double couche ( 58, 62, 87, 91) contient du nitrure de silicium correspondant à l'équivalent chimique. 10 Dispositif à semiconducteurs de type empilé selon la revendication 7, caractérisé en ce que l'autre surface principale du substrat semiconducteur ( 51, 81) contient un dispositif électronique. 11 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé, caractérisé en ce qu'il comprend les étapes suivantes: on forme une couche de silicium ( 58, 87) ayant une surface aplanie, sur une sur- face principale d'un premier substrat semiconducteur ( 51, 81); on forme une couche de métal réfractaire ( 61, 90) sur une surface principale d'un second substrat semiconducteur ( 59, 88); on joint ensemble le premier substrat semicon- ducteur ( 51, 81) et le second substrat semiconducteur ( 59, 88) en plaçant la surface de la couche de métal réfrac- taire ( 61, 90) en contact intime avec la surface aplanie de la couche de silicium ( 58, 87), en appliquant un trai- tement thermique à une température qui ne dépasse pas 7000 C et en transformant la couche de métal réfractaire ( 61, 90) en siliciure. 12 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 11, caractérisé en ce qu'il comprend en outre les étapes suivantes: on forme un premier dispositif électronique sur la surface principale du premier substrat semiconduc- teur ( 51, 81); et on recouvre le premier dispositif élec- tronique avec une couche d'isolation inter-couche ( 57, 86), avant l'étape de formation de la couche de silicium ( 58, 87). 13 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 11, caractérisé en ce que l'étape de formation de la couche de silicium ( 58, 87) comprend une étape de dépôt de silicium polycristallin sur la surface de la couche d'isolation inter-couche ( 57, 86). 14 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 11, caractérisé en ce que l'étape d'aplanissement de la couche de silicium ( 58, 87) comprend une étape de meulage d'une surface de la couche de silicium ( 58, 87), par meulage rigide. 15 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 11, caractérisé en ce que l'étape de formation de la couche de métal réfractaire ( 61, 90) comprend une étape de pulvéri- sation cathodique de tungstène sur une surface principale du second substrat semiconducteur ( 59, 88). 16 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 11, caractérisé en ce qu'il comprend en outre les étapes suivantes: on meule l'autre surface principale du premier substrat semiconducteur ( 51, 81) sur une épaisseur prédé- terminée; et on forme un second dispositif sur la surface principale meulée du premier substrat semiconducteur ( 51, 81), après l'étape qui consiste à joindre ensemble le premier substrat semiconducteur ( 51, 81) et le second substrat semiconducteur ( 59, 88). 17 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 11, caractérisé en ce que l'étape de formation du premier dispositif comprend les étapes suivantes: on forme une première couche de semiconducteur ( 53) sur la surface principale précitée du premier substrat semiconducteur ( 51), avec une première couche isolante ( 52) intercalée entre la première couche de semiconducteur et le substrat; et on forme le premier dispositif sur la première couche de semiconducteur ( 53). 18 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 17, caractérisé en ce qu'il comprend en outre les étapes suivantes: on meule l'autre surface principale du premier substrat semiconducteur ( 51) jusqu'à une épaisseur prédé- terminée; et on forme un second dispositif sur la surface principale meulée du premier substrat semiconducteur ( 51), après l'étape qui consiste à joindre ensemble le premier substrat semiconducteur ( 51) et le second substrat semi- conducteur ( 59), et le premier substrat semiconducteur ( 51) après meulage constitue une seconde couche de semi- conducteur. 19 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 11, caractérisé en ce qu'il comprend en outre une étape qui consiste à former un second dispositif sur l'autre surface principale du second substrat semiconducteur ( 59), après l'étape qui consiste à joindre ensemble le premier substrat semiconducteur ( 51) et le second substrat semi- conducteur ( 59). Procédé de fabrication d'un dispositif à semiconducteurs de type empilé, caractérisé en ce qu'il comprend les étapes suivantes: on forme une couche de silicium ( 58, 87) avec une surface aplanie, sur une surfa- ce principale d'un premier substrat semiconducteur ( 51, 81); on forme une couche de nitrure de silicium ( 61, 90), contenant une proportion d'azote supérieure à celle de si 3 N 4, sur une surface principale d'un second substrat semiconducteur ( 59, 88); et on joint ensemble le premier substrat semiconducteur ( 51, 81) et le second substrat semiconducteur ( 59, 88), en plaçant la surface de la couche de nitrure de silicium ( 61, 90) en contact intime avec la surface aplanie de la couche de silicium ( 58, 87), en appliquant un traitement thermique à une température ne dépassant pas 700 'C, et en faisant réagir chimiquement la couche de nitrure de silicium ( 61, 90) avec la couche de silicium ( 58, 87). 21 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 20, caractérisé en ce qu'il comprend en outre les étapes suivantes: on forme un premier dispositif électronique sur la surface principale du premier substrat semiconduc- teur ( 51, 81); et on recouvre ce premier dispositif élec- tronique avec une couche d'isolation inter-couche ( 57, 86), avant l'étape de formation de la couche de silicium ( 58, 87). 22 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 20, caractérisé en ce que l'étape de formation de la couche de nitrure de silicium ( 61, 90) comprend une étape de dépôt de Six Ny (y/x = 1,4) sur la surface principale précitée du second substrat semiconducteur ( 59, 88). 23 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 22, caractérisé en ce que l'étape de dépôt de Six Ny (y/x = 1,4) est effectuée par dépôt chimique en phase vapeur avec résonance cyclotron d'électrons. 24 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 20, caractérisé en ce que l'étape de recouvrement de la couche d'isolation inter-couche ( 57, 86) avec la couche de silicium ( 58, 87), comprend une étape qui consiste à dépo- ser du silicium polycristallin sur la surface de la couche d'isolation inter-couche ( 57, 86). 25 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 20, caractérisé en ce que l'étape d'aplanissement de la couche de silicium ( 58, 87) comporte une étape de meulage d'une surface de la couche de silicium ( 58, 87), par meulage rigide. 26 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 20, caractérisé en ce qu'il comprend en outre les étapes suivantes: on meule l'autre surface principale du premier substrat semiconducteur ( 51, 81) jusqu'à une épaisseur prédéterminée; et on forme un second dispositif sur la surface principale meulée du premier substrat semiconduc- teur ( 51, 81), après l'étape qui consiste à joindre ensem- ble le premier substrat semiconducteur ( 51, 81) et le second substrat semiconducteur ( 59, 88). 27 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 20, caractérisé en ce que l'étape de formation du premier dispositif comprend les étapes suivantes; on forme une première couche de semiconducteur ( 53) sur la surface principale du premier substrat semiconducteur ( 51) avec une première couche isolante ( 52) intercalée entre la première couche de semiconducteur et le premier substrat; et on forme le premier dispositif sur la première couche de semiconducteur ( 53). 28 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 27, caractérisé en ce qu'il comprend en outre les étapes suivantes: on meule l'autre surface principale du premier substrat semiconducteur ( 51) jusqu'à une épaisseur prédé- terminée; et on forme un second dispositif sur la surface principale meulée du premier substrat semiconducteur ( 51), après l'étape qui consiste à joindre ensemble le premier substrat semiconducteur ( 51) et le second substrat semi- conducteur ( 59), grâce à quoi le premier substrat semi- conducteur ( 51) après meulage constitue une seconde couche de semiconducteur. 29 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 20, caractérisé en ce qu'il comprend en outre une étape de formation d'un second dispositif sur l'autre surface principale du premier substrat semiconducteur ( 51), après l'étape qui consiste à joindre ensemble le premier substrat semiconducteur ( 51) et le second substrat semi- conducteur ( 59). Procédé de fabrication d'un dispositif à semiconducteurs de type empilé, caractérisé en ce qu'il comprend les étapes suivantes: on forme une couche isolante ( 52) sur une première surface d'un premier substrat semiconducteur ( 51); on forme une couche de semiconducteur ( 53) sur une surface de la couche isolante ( 52); on forme un dispositif électronique sur la couche de semiconducteur ( 53); on meule une seconde surface du substrat semiconducteur ( 51); et on forme un second dispo- sitif électronique sur cette seconde surface. 31 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 30, caractérisé en ce que la couche de semiconducteur ( 53) constitue une couche du type "semiconducteur sur isolant", et en ce que l'étape de formation d'un dispositif élec- tronique sur la couche de semiconducteur ( 53) comprend l'étape d'implantation d'une impureté dans la couche de semiconducteur ( 53) pour former un transistor à effet de champ MOS. 32 Procédé de fabrication d'un dispositif à semiconducteurs de type empilé selon la revendication 30, caractérisé en ce que le substrat semiconducteur meulé ( 51) constitue une couche du type "semiconducteur sur isolant", et en ce que l'étape de formation du second dispositif électronique comprend l'étape d'implantation d'une impureté dans le substrat semiconducteur ( 51) pour former un transistor à effet de champ MOS.