FR 2687522 A1 19930820 FR 9301766 A 19930217 La présente invention concerne de façon générale les synthétiseurs de fréquence et, plus particulièrement, un synthétiseur de fréquence à nombre N fractionnaire qui emploie plusieurs accumulateurs placés dans une configuration verrouillée avec recombinaison en série. La configuration verrouillée fonctionne de manière synchrone et permet au système de fonctionner à des fréquences plus élevées qu'un simple système d'ondulations, ce qui entraîne une réduction des signaux faux. L'invention concerne également le procédé de synthèse associé, et un radiotéléphone utilisant le synthétiseur. La synthèse de fréquence réalisée au moyen d'une boucle à phase asservie (PLL) est une technique bien connue permettant de produire l'un des nombreux signaux associés à partir d'un oscillateur commandé par tension (VCO). Dans une boucle PLL unique, le signal de sortie du VCO est couplé à un diviseur de fréquence programmable. Le diviseur de fréquence programmable effectue la division par un nombre entier sélectionné, et fournit un signal de fréquence divisée à un détecteur, ou comparateur, de phase. Le détecteur de phase compare le signal de fréquence divisée à un signal de référence venant d'un autre oscillateur de fréquence, fixe. Toute différence de phase entre le signal de fréquence divisé et le signal de référence est délivrée par le détecteur de phase, et appliquée au VCO par l'intermédiaire d'un filtre formant une boucle. Le signal de différence de phase amène le signal de sortie du VCO à changer de fréquence de façon que l'erreur de phase entre le signal de fréquence divisée et le signal de référence soit rendue minimale.Puisque le diviseur programmable ne divise que par des nombres entiers, la dimension du pas de fréquence de sortie est obligatoirement égale à la fréquence du signal de référence. Avec la boucle PLL unique, il faut trouver un compromis entre les exigences mutuellement opposées du temps d'asservissement, de la dimension du pas, du bruit et de la production de signaux faux. Pour surmonter les limitations de la boucle PLL unique, on a mis au point des diviseurs de fréquence programmables pouvant diviser par des nombres non entiers. On obtient des dimensions de pas de fréquence de sortie qui sont des fractions de la fréquence du signal de référence en même temps qu'on maintient une fréquence de référence élevée et une grande largeur de bande pour la boucle. On pourra trouver dans le brevet des Etats-Unis d'Amérique n 4 816774 une discussion de la synthèse utilisant un nombre N fractionnaire. Comme décrit dans ce document, on emploie deux accumulateurs pour simuler l'exécution de la synthèse fractionnaire. La simulation fait commuter entre les différentes valeurs entières de nombres diviseurs sans entraîner les signaux faux que produit une telle commutation. Cette technique à deux accumulateurs réalise une réduction des signaux faux non voulus par annulation et réjection par un filtre en boucle. La fréquence du signal de référence associée au synthétiseur de fréquence à nombre N fractionnaire est donc déterminée par la dimension de pas de la fréquence de sortie du VCO, multipliée par le dénominateur du nombre diviseur du diviseur programmable. La synthèse à nombre N factionnaire permet l'utilisation d'une fréquence de référence qui est beaucoup plus élevée que l'espacement des canaux réel et permet aux concepteurs d'utiliser des largeurs de bande plus grandes en raison de la réduction des signaux de sortie faux de basse fréquence. Des largeurs de bande plus grandes autorisent des temps d'asservissement plus courts et l'application éventuelle d'une modulation à large bande au signal d'entrée de référence ou au système de division fractionnaire. Malheureusement, le système n'est pas parfait et produit certains signaux faux à une fréquence qui est égale à l'espacement des canaux. La pureté du signal de sortie voulu est meilleure que dans le système non fractionnaire, mais, en elle-même, peut encore être insuffisante pour certains systèmes de qualité élevée. Pour minimiser les effets de ce signal de sortie faux, on a proposé l'utilisation de systèmes de synthèse à nombre N fractionnaire utilisant plusieurs accumulateurs. Ces systèmes étalent les signaux faux jusqu'à des fréquences pour lesquelles le filtrage est peu coûteux et simple. Le fait d'utiliser des systèmes comportant plus de deux accumulateurs peut augmenter de façon importante les avantages. Certains des systèmes à plusieurs accumulateurs actuellement employés imposent aux acccumulateurs de "faire onduler" les données. Plus spécialement, à chaque impulsion d'horloge, les données doivent agir sur le réseau numérique tout entier. Ceci donne une limite relativement basse pour la fréquence supérieure de fonctionnement du système à plusieurs accumulateurs du fait des retards de propagation existant dans le circuit numérique qui constitue le système. Enfin, certains systèmes couramment employés à plusieurs accumulateurs conservent encore un niveau de bruit résiduel qui peut produire des signaux parasites faux. Il faut réduire ces signaux parasites faux pour obtenir un fonctionnement convenable de nombreux systèmes. L'invention propose un synthétiseur de fréquence variable comportant au moins deux réseaux d'accumulateurs verrouillés qui sont recombinés en série, ainsi qu'un procédé de synthèse associé, et un radiotéléphone utilisant ce synthétiseur. Les réseaux d'accumulateurs verrouillés acceptent un nombre binaire pour l'utiliser comme nombre diviseur variable. On commande la fréquence d'un oscillateur à fréquence variable en divisant la fréquence du signal de sortie par le nombre diviseur variable dans un réseau diviseur, afin de former un signal intermédiaire. On compare le signal intermédiaire avec un signal de référence, de façon à produire un premier signal d'erreur indicatif de la différence de phase entre les deux signaux. On applique le premier signal d'erreur à l'oscillateur à fréquence variable comme signal de commande. Le premier réseau d'accumulateurs produit un signal de sortie verrouillé et un premier signal de report représentant une intégrale du nombre sous forme binaire. Le deuxième réseau d'accumulateurs produit un deuxième signal de sortie verrouillé et un deuxième signal de report représentant une intégrale du premier signal de sortie verrouillé. Le troisième réseau d'accumulateurs verrouillés produit un troisième signal de sortie verrouillé et un troisième- signal de report qui représente une intégrale du deuxième signal de sortie verrouillé. On combine ensuite les trois signaux de report pour former le signal du nombre diviseur variable. On dérive le troisième signal de report et on le combine avec le deuxième signal de report pour former un cinquième signal de sortie. On dérive ensuite le cinquième signal de sortie et on le combine avec le premier signal de report pour former le signal du nombre diviseur variable. On applique ce signal du nombre diviseur variable à l'entrée du réseau diviseur. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un schéma fonctionnel d'un synthétiseur de fréquence variable; - la figure 2 est un schéma fonctionnel général d'un réseau d'accumulateurs utilisé dans un synthétiseur à nombre N fractionnaire (avec recombinaison en série) selon l'invention; - la figure 3 est une représentation d'un réseau d'accumulateurs verrouillés selon l'invention; - la figure 4 est une représentation d'un réseau d'accumulateurs verrouillés retardé double selon l'invention; - la figure 5 est une représentation d'un autre réseau verrouillé retardé double selon l'invention;; - la figure 6 est une représentation d'un réseau d'accumulateurs verrouillés simple selon l'invention; - la figure 7 est une représentation d'un réseau d'accumulateurs verrouillés retardé double avec correction d'erreur résiduelle selon l'invention; - la figure 8 est une représentation d'un réseau d'accumulateurs verrouillés retardé simple d'une autre forme selon l'invention; - la figure 9 est un schéma fonctionnel d'un émetteur-récepteur radio pouvant employer l'invention; -la figure 10 est une représentation d'un accumulateur verrouillé typique selon l'invention; et - la figure 11 est un graphe montrant des courbes qui illustrent la variation de la fréquence en fonction de l'atténuation pour chaque terme de la fonction de transfert du système selon l'invention. De façon générale, le mode de réalisation préféré concerne l'utilisation d'un synthétiseur dans un émetteur-récepteur radio. Le synthétiseur est d'un type à nombre N fractionnaire. Le synthétiseur utilise plusieurs accumulateurs verrouillés, compris à l'intérieur d'un réseau d'accumulateurs, pour effectuer des intégrations multiples d'un signal entrée. Les signaux de sortie des accumulateurs sont combinés en série pour former un signal de sortie de données qui est utilisé comme nombre diviseur variable à l'intérieur du synthétiseur. Le schéma fonctionnel de base d'un radiotéléphone 901 comportant un émetteur-récepteur radio qui peut employé selon l'invention est représenté sur la figure 9. Ce radiotéléphone 901 est, de préférence, un radiotéléphone numérique pouvant être utilisé dans un système radiotéléphonique numérique. Le signal de sortie du synthétiseur 903 est utilisé par le récepteur 905 et l'émetteur 907 pour produire, respectivement, un signal d'oscillateur local et un signal d'émission. La commande des fonctions de ltémetteur-récepteur 900 (voir la figure 10), par exemple le canal de la fréquence utilisée, est réalisée par un circuit logique de commande 909 et est appliquée au premier accumulateur d'un synthétiseur à nombre N fractionnaire contenu à l'intérieur du synthétiseur 903. La figure 1 représente un schéma fonctionnel typique d'un synthétiseur de fréquence variable à nombre N fractionnaire. Un oscillateur variable, ou oscillateur commandé par tension (VCO), 113 produit un signal de sortie de fréquence voulu 119 qu'il fournit à l'entrée d'un circuit diviseur de fréquence numérique variable 111. Le signal de sortie 125 du circuit diviseur de fréquence variable est appliqué à l'entrée d'un comparateur de phase 109. La deuxième entrée du comparateur de phase 109 reçoit le signal 115 d'un oscillateur de référence 107. Le signal de sortie 121 du comparateur de phase est envoyé à l'entrée de commande du VCO 113, de sorte que le VCO 113 ajuste son signal de sortie de fréquence 119 de façon que, une fois divisé par le facteur N de division numérique du circuit diviseur de fréquence 111, il soit égal à la fréquence de l'oscillateur de référence 107. Dans le mode de réalisation préféré, le facteur de division N du circuit de division de fréquence 111 varie suivant une séquence périodique de façon que le signal de sortie de fréquence 119 du VCO 113 puisse être ajusté par pas de fréquence égaux à une fraction de la fréquence de l'oscillateur de référence 117. Cette séquence périodique est produite par un réseau 101 de plusieurs accumulateurs et est commandée par un signal d'entrée de données 103. Dans le mode de réalisation préféré, une configuration d'accumulateur verrouillé telle que représentée sur la figure 10 est employée pour tous les réseaux d'accumulateurs. L'homme de l'art pourra mettre- en oeuvre d'autres configurations d'accumulateurs également acceptables. Ici, le signal de sortie de données 1001 de chaque accumulateur est le signal de sortie verrouillé du circuit de verrouillage classique 1003. Une cascade de tels accumulateurs aura un retard d'additionneur unique à chaque cycle d'horloge du signal d'horloge 1005.Ce montage fait que la séquence de sortie de report de chaque accumulateur, venant de l'additionneur 1007, est retardée d'un cycle d'horloge par rapport à la séquence de sortie de l'accumulateur de l'ordre immédiatement inférieur. 1l faut noter que d'autres modes de réalisation également satisfaisants peuvent employer des accumulateurs verrouillés qui verrouillent le signal de sortie de report 1011 et le signal de sortie de données 1001. La figure 2 est une représentation du type de réseau d'accumulateurs qui est employé selon l'invention. Ce réseau utilise plusieurs accumulateurs verrouillés et une recombinaison en série permettant, grâce à une structure simple, d'ajouter directement des décalages de fréquence DC au signal de sortie de donnée (DO) 229. Le signal d'entrée de décalage de fréquence, ou signal d'entrée de donnée (DI), 215 est fourni par le circuit de sélection de fréquence contenu à l'intérieur du circuit logique de commande 909 de la figure 9 et est appliqué au premier accumulateur 201 de la figure 2. Le premier accumulateur 201 produit des signaux de sortie 217 et 235 qui représentent l'intégrale du signal d'entrée de donnée 215. Le signal de sortie de donnée 217 est appliqué à l'entrée du deuxième accumulateur 203. Le signal de sortie de report 235 est ajouté directement à un circuit différentiateur 213, pour donner le signal de sortie de donnée 229. Ce signal de sortie de report 235 permet de faire directement passer des décalages de phase DC dans le signal de sortie de données 229.Le signal de sortie de données 219 du deuxième accumulateur 203 est appliqué à l'entrée du troisième accumulateur 205, et, de même, le signal de sortie de donnée 221 du troisième accumulateur 205 est appliqué à l'entrée du quatrième accumulateur 207. Le signal de sortie de report 223 du quatrième accumulateur 207 est dérivé dans un circuit différentiateur 209 et est combiné avec le signal de sortie de report 231 venant du troisième accumulateur 205, pour donner le signal 225. Le signal 225 est appliqué à L'entrée d'un deuxième circuit différentiateur 211, le signal obtenu étant combiné avec le deuxième signal de sortie de report 233, venant du deuxième accumulateur 203. Le signal résultant 227 est appliqué à l'entre du troisième circuit différentiateur 213. La représentation de la figure 2 est utilisée comme description typique de la synthèse à nombre N fractionnaire avec recombinaison en série, dont des mises en oeuvre particulières sont représentées sur les figures 3, 4, 5, 6, 7 et 8 suivantes. La figure 2, qui ne comporte pas de signaux de sortie verrouillés ni de retards numériques présente une utilité pratique nettement limitée. La figure 3 est une mise en oeuvre de la synthèse à nombre N fractionnaire avec recombinaison en série, qui est représentée sur la figure 2. Cette mise en oeuvre comporte des retardateurs de signaux et des accumulateurs verrouillés. Selon une particularité importante de l'invention, la présentation de la donnée par un accumulateur à l'accumulateur suivant ne se produit que pendant un seul cycle d'horloge. La donnée ne passe jamais d'un premier accumulateur à un troisième accumulateur au cours d'un unique et même cycle d'horloge, ce qui évite le problème de 1' "ondulation" à travers tous les accumulateurs pendant une impulsion d'horloge. L'existence des accumulateurs verrouillés fait que le réseau 101 est synchronisé. L'effet d"'ondulation" est produit par l'accumulation de retards propres à la conception du circuit utilisée pour sa mise en oeuvre. L'utilisation d'accumulateurs à ondulation limite le nombre des accumulateurs possibles dans un réseau d'accumulateurs donné pour une fréquence d'horloge fixe et des retards numériques donnés dans le circuit. Avec un système synchronisé, chaque fonction possède un retard fixe correspondant à une période d'horloge. Le système synchronisé verrouille la donnée à chaque fonction, si bien que la donnée est retardée d'une seule fonction pendant chaque période d'horloge. De cette manière, un système comprenant de nombreux accumulateurs peut fonctionner aussi vite qu'un système n'ayant qu'un seul accumulateur. Dans le réseau représenté sur la figure 3, le retard total du système serait égal à trois cycles d'horloge plus le retard cumulé des trois additionneurs 309, 311 et 313, dû aux retards numériques internes. Le retard cumulé des trois additionneurs 309, 311 et 313 n'est pas présent dans les mises en oeuvre des figures 5 et 6, du fait de l'addition des retards fixes entre les additionneurs. Dans le mode de réalisation préféré, le signal d'horloge est produit à partir du signal de sortie 125 du diviseur 111, mais il peut aussi être produit à partir du signal de sortie de l'oscillateur de référence 107. On notera que, dans le mode de réalisation préféré, on utilise des accumulateurs verrouillés parce que le système est numérique. Toutefois, on pourrait réaliser selon l'invention un système analogique équivalent qui comporterait des intégrateurs analogiques. Le premier accumulateur 301 effectz I'intégration numérique du signal d'entrée de donnée 333. Son signal de sortie 335 est verrouillé à la première apparition d'un signal d'horloge. Le deuxième accumulateur 303 effectue l'intégration numérique du contenu du premier accumulateur verrouillé 301, ce qui donne l'intégrale double du signal d'entrée de donnée 333. A la deuxième apparition dudit signal d'horloge, le signal de sortie du deuxième accumulateur 303 est verrouillé. Un troisième accumulateur 305 effectue l'intégration numérique du contenu du signal de sortie verrouillé du deuxième accumulateur 303, ce qui donne l'intégrale triple du signal d'entrée de donnée 333. Le quatrième accumulateur verrouillé 307 effectue l'ingrétation numérique du contenu du signal de sortie du troisième accumulateur 305, ce qui donne l'intégrale quadruple de la donnée d'entrée 333. Le signal de sortie de report 351 du premier accumulateur 301 représente le fait que la fréquence de sortie (FO) du VCO 113 a acquis une erreur de phase de 360 par rapport à la fréquence du signal de sortie de l'oscillateur de référence 107. Pour corriger cette erreur de phase, le signal de sortie de donnée 229 est augmenté d'un entier pendant l'intervalle d'horloge suivant et le contenu interne du premier accumulateur 301 est diminué du fait de sa propre action. Ceci supprime effectivement un cycle par rapport à la fréquence du signal d'entrée 125 du comparateur de phase, ce qui donne une correction de phase de 360 dans le signal de sortie (FO) 119 du VCO. Les circuits différentiateurs 209, 211 et 213 de la figure 2 sont représentés sur la figure 3 par la combinaison d'un retardateur numérique et d'un additionneur, tels que 315 et 309. Une dérivée est réalisée numériquement par maintien d'un échantillon précédent du signal et soustraction de celui-ci à une valeur courante du signal. L'additionneur 309 a également pour fonction de combiner le signal de sortie de report 347 du troisième accumulateur verrouillé avec le signal de sortie du circuit différentiateur du quatrième accumulateur verrouillé Le signal 343 résultant est envoyé subir deux autres dérivations. Les retards numériques permettent que les signaux de sortie de report recombinés soient synchronisés dans le cycle d'horloge correct. Le signal de sortie de report 351 est retardé sur trois cycles d'horloge consécutifs avant d'arriver à l'additionneur 313. Le signal de sortie de report du deuxième accumulateur verrouillé 349 est retardé de deux cycles d'horloge avant d'atteindre l'additionneur 311. Si lton tient compte du retard d'un cycle d'horloge qui est relatif au premier accumulateur verrouillé 301, le signal de sortie de report du deuxième accumulateur atteint l'additionneur 311 au troisième cycle d'horloge. Le signal de sortie de report 347 du troisième accumulateur verrouillé est retardé d'un cycle d'horloge, à partir de sa création, avant d'être appliqué à l'additionneur 309.Ce retard unitaire intervient après les deux retards produits par les premier et deuxième accumulateurs verrouillés, si bien .que ce signal atteint l'additionneur au troisième cycle d'horloge. Ainsi, le signal 229 du diviseur variable possède un retard de trois cycles d'horloge plus l'effet d'ondulation par rapport au signal de sortie de l'accumulateur verrouillé 307 et des trois additionneurs 309, 311 et 313. Ce système synchronisé permet un fonctionnement à une vitesse d'horloge beaucoup plus élevée, d'où il découle la possibilité de faire varier beaucoup plus rapidement la séquence périodique à l'aide du signal d'entrée de donnée 333. La recombinaison des signaux de sortie de report des accumulateurs en série réduit le nombre de circuits différentiateurs nécessaires dans le réseau d'accumulateur. On note que des retardateurs fixes supplémentaires, en plus de ceux présentés sur la figure 4, peuvent être ajoutés au système sans ceci pose des problèmes particuliers, mais, toutefois, ces dispositifs retardateurs supplémentaires n'apporteraient aucun avantage effectif au système d'accumulateurs. La figure 4 est un schéma fonctionnel d'un dispositif de synthèse à nombre N fractionnaire utilisant des accumulateurs verrouillés et une recombinaison en série Cette mise en oeuvre du réseau d'accumulateurs synthétiseur est analogue à celle de la figure 3, la différence étant que des retardateurs 423, 429 et 437 ont été ajoutés, lesquels sont associés aux signaux de sortie de report 455, 457 et 459 des trois premiers accumulateurs verrouillés. Ces éléments retardateurs supplémentaires sont ajoutés aux accumulateurs des ordres inférieurs pour produire une réponse du type "passe-tout" au signal d'entrée de donnée et pour produire un terme de correction de bruit résiduel. Le terme de bruit résiduel peut être facilement remis sous forme numérique en vue d'une conversion numérique-analogique et d'une application au filtre de boucle.Un exemple de circuit de correction d'erreur résiduelle est illustré sur la figure 7. La figure 7 est un schéma fonctionnel d'un système à quatre accumulateurs, tels que celui de la figure 4, où les contenus internes de l'accumulateur verrouillé 407 de l'ordre le plus élevé et de l'accumulateur verrouillé 405 de l'ordre immédiatement suivant sont utilisés pour la soustraction du terme de bruit résiduel dans le filtre de boucle 711. Le contenu interne de l'accumulateur verrouillé 405 est retardé une fois par l'élément retardateur 725, puis est soustrait du contenu interne de I'accumulateur verrouillé 407 de l'ordre le plus élevé dans l'élément 723 faisant fonction d'additionneur classique. Ceci donne, à la sortie de l'additionneur 723, un terme égal à 21Q4, où Q4-est le terme de bruit de quantification. L'élément retardateur 721 et l'additionneur forment un réseau de dérivation numérique. Le signal de sortie de l'additionneur 719 est -z-1(1-z-bQ4. L'élément retardateur 717 et l'additionneur 715 forment un deuxième réseau de dérivation numérique. Le signal de sortie de l'additionneur 715 est -z-1(1-z-l)Q4. Un convertisseur numérique-analogique classique 713 convertit alors ce signal de sortie 735 en un signal analogique et met à l'échelle l'amplitude. Le signal de sortie analogique 733 est appliqué à l'entrée du filtre en boucle via un condensateur 729. Le condensateur 729 fait fonction de réseau de dérivation analogique, qui convertit la tension de sortie du convertisseur D-A 713 en un courant pouvant être appliqué au filtre en boucle 711, dans lequel le dispositif d'excitation du comparateur de phase est une source de courant. (le courant traversant un condensateur est la dérivée de la tension par rapport au temps.) Le terme de correction 733 présente un retard supplémentaire par comparaison au signal de sortie de donnée 453. Ce retard est compensé par l'adjonction d'un retardateur 707 au trajet de sortie de donnée allant au diviseur de fréquence variable 703.Ainsi, la séquence de données présente à l'entrée du diviseur de fréquence variable 703 est: DO = z-5DI + z-1(1-z-1)4Q4 où DO est le signal de sortie de donnée DI est la signal d'entrée de donnée z-x représente un retard de x périodes d'horloge dans le domaine de la transformée z. Puisque le détecteur de phase 705 compare la phase et non la fréquence, le signal est efficacement intégré lors de son passage dans le détecteur de phase 705. Ainsi, le terme de phase du signal de sortie du détecteur de phase peut être représenté dans le domaine de la transformée z sous Ia forme de: (')cor = K4 > {(DIz-5/(1-z-1) + Q4 z-1 (1-z-1)3} où Kf est le gain de conversion du détecteur de phase. Le terme de correction de phase produit par le convertisseur numérique-analogique 713 et le condensateur 729 peut être représenté dans le domaine de la transformée z sous la forme: (ss)corr = -AD/AC Q4 z-1(1 -z- I)3 où AD/A est le gain du convertisseur numérique-analogique et C est la capacité du condensateur 729.Si on choisit la capacité du condensateur 729 de façon qu'elle soit égale à la division du gain du détecteur de phase par le gain de conversion numérique-analogique, on obtient alors l'annulation de tous les termes de bruit résiduels. Des éléments retardateurs supplémentaires 423, 429 et 437 sont placés dans le trajet des signaux de sortie de report des trois premiers accumulateurs 401, 403 et 405 afin que le terme de bruit de la séquence de données de sortie ne dépende que du quatrième accumulateur 407. Ceci permet à la séquence de bruit de pouvoir être facilement reconstruite pour être utilisée dans un convertisseur numérique-analogique qui fournit la correction d'erreur à l'entrée du filtre de boucle.En l'absence de ces éléments retardateurs, le terme de bruit de sortie comprendrait des facteurs venant de tous les accumulateurs. I1 serait difficile de produire une forme d'onde de correction à partir de ce type de signal de sortie. On note qu'il est possible de remplacer le condensateur 729 par un autre moyen de dérivation. Par exemple, ce pourrait être, par exemple, un retardateur numérique supplémentaire et un additionneur placés avant le convertisseur numérique-analogique, comme ceux utilisés à la sortie de la recombinaison de série, à savoir le retardateur numérique 717 et l'additionneur 715. Pour permettre une annulation des gains, il faut que le gain du convertisseur numériqueanalogique 713 soit égal au gain du détecteur de phase 105. La figure 5 est une autre forme de mise en oeuvre du réseau d'accumulateurs de correction et de synthèse de la figure 4. Ici, on place des retardateurs supplémentaires 523 et 521 respectivement à la sortie des additionneurs 509 et 511. Le rôle de ces retardateurs supplémentaires est de supprimer l'effet d"'ondulation" produit par les retardateurs numériques à l'intérieur de la chaîne d'additionneurs. Comme précédemment discuté, le signal de sortie du quatrième accumulateur verrouillé 507 est appliqué à l'entrée de l'additionneur 509, et, sans les retardateurs numériques 523 et 521, il y aurait un effet d'ondulation sur le signal 557 constituant le nombre diviseur variable. En prévoyant ces retardateurs, on élimine l'effet d'ondulation. Au cours du cinquième cycle d'horloge, la donnée passe de l'additionneur 509 à l'additionneur 511.Au cours du sixième cycle d'horloge, la donnée passe de l'additionneur 511 à l'additionneur 513. Ainsi, un seul retardateur numérique est rencontré pendant chaque cycle d'horloge. Cette modification permet un cycle d'horloge plus rapide. La figure 6 est un autre mode de réalisation comportant les retardateurssupplémentaires entre les additionneurs, mais seulement le nombre minimal de retardateurs aux sorties des trois premiers accumulateurs verrouillés. Le mode de réalisation représenté sur la figure 6 est identique à celui du mode de réalisation de la figure 3, avec adjonction d'une recombinaison série synchrone. Dans le mode de réalisation préféré, l'information de modulation est appliquée au réseau numérique 400 à plusieurs accumulateurs du synthétiseur à nombre N fractionnaire. L'information de modulation est constituée par les 16 bits les moins significatifs d'un nombre de 24 bits appliqués à l'entrée de données 439. Puisqu'un émetteur-récepteur qui emploie l'invention peut être efficacement utilisé dans un système radiotéléphonique numérique européen GSM (Global System for Mobile communications, c'est-à-dire système global pour communications entre postes mobiles), on obtient avec le diviseur à nombre N fractionnaire des variations rapides de fréquence, la modulation, et des niveaux faibles de signaux faux et de bruit. Pour la modulation, le synthétiseur à nombre N fractionnaire emploie une table de recherche pour convertir le train de données à émettre en décalages de fréquence associés au synthétiseur à nombre N fractionnaire. On ajuste la division en boucle du synthétiseur en fonction du train de données d'entrée pour suivre le décalage de fréquence instantané demandé pour le signal à modulation GMSK.Ceci peut être fait sur la fréquence de décalage ou bien directement sur la fréquence principale. On fait fonctionner la configuration de synthétiseur à nombre N fractionnaire à accumulateurs verrouillés en utilisant de grands accumulateurs pour éliminer les signaux faux, produire une correction numérique-analogique permettant de réduire les signaux faux discrets et fournir une modulation numérique directe à la boucle PLL. Dans le système GSM, le débit des données vaut 270,8333 kbit avec un produit BT. valant 0,3, où T est la période binaire, qui est égale à (1/270,8333) kHz, et B est la largeur de bande de base du filtre gaussien utilisé pour conformer les données de bande de base. Ceci donne une largeur de bande de base d'environ 81 kHz, qui doit passer avec une distorsion réduite à travers la boucle PLL comme modulation. Les composantes de décalage de fréquence réelles du signal GMSK sont comprises entre 10 Hz et environ 70 kHz. Cette étendue détermine la longueur des accumulateurs, car il sera nécessaire de synthétiser des pas de moins de 10 Hz dans le mode de réalisation préféré du système GSM. Une fréquence de référence de 26 MHz demande un accumulateur d'au moins22 bits, et l'on choisira 24 bits de manière à pouvoir simplement employer des éléments disponibles dans le commerce. De façon évidente, les décalages de fréquence instantanés voulus qui sont dus à la modulation se trouvent bien au-dessous de la fréquence de coupure du filtre de boucle. Ainsi, la boucle du synthétiseur de fréquence n'atténue aucun des signaux faux de découpage en canaux de fréquence fondamentaux du fait de la modulation. Toutefois, avec un système à plusieurs accumulateurs, on surmonte ce problème. La fonction de transfert globale du système a été précédemment définie sous la forme suivante: DO = z-5DI + z-1(1-z-1)4Q4 il est possible de ramener cette expression dans Ie domaine de la fréquence en faisant le remplacement ejzv = z. Ceci donne pour DO l'expression suivante, étant noté qu'il s'agit d'une expression d'amplitude terme à terme, DO = DI + (2-2coszv)2Q4 Dans l'expression précédente, v est la fréquence normalisée sur la fréquence de repliement. La fréquence de repliement est égale à la moitié de la fréquence sur laquelle les signaux d'horloge des accumulateurs fonctionnent. La courbe donnant la fréquence en fonction de l'atténuation, représentée sur la figure 11, montre la valeur de sortie de chacun des termes de cette expression. On note que DI passe sans distorsion à DO et que chacun des termes de bruit de quantification (Q) subit un filtrage passe-haut. il est possible et préférable d'augmenter le degré de fractionnalisation de façon que tous les signaux de sortie faux soient déplacés dans les très basses fréquences. Les effets combinés résultant de l'utilisation de nombreux accumulateurs à une vitesse d'horloge élevée conduisent à une grande atténuation du bruit de quantification associée au processus fractionnaire. Ainsi, un grand dénominateur réduit efficacement la fréquence des signaux faux de façon qu'ils tombent bien en dessous du coin à 3 db du filtre passe-haut numérique formé par la structure à plusieurs accumulateurs. Le fait d'utiliser de nombreux accumulateurs augmente la pente de l'action de filtrage passe-haut et le fait d'augmenter la vitesse de fonctionnement déplace la fréquence de coin du filtre passe-haut vers le haut. De façon générale, le réseau d'accumulateurs 101 produit un taux de division N variable dans le temps. Etant donné un système à nombre N fractionnaire du Nème ordre, on peut verrouiller les accumulateurs de façon à obtenir un système synchrone dans lequel la donnée n'a pas besoin d'onduler dans plus d'un accumulateur au cours d'un unique cycle d'horloge. Dans un système à un seul retardateur, le signal de sortie du premier accumulateur, ou accumulateur de l'ordre inférieur, appliqué au diviseur en boucle variable est retardé de N-1 unités d'horloge, le signal de sortie de l'accumulateur de niveau immédiatement inférieur, soit le deuxième accumulateur, est retardé de N-2, et ainsi de suite, jusqu'à l'avant-dernier accumulateur, qui est retardé d'une unité d'horloge, et au dernier accumulateur, ou accumulateur du niveau le plus élevé, qui n'est pas retardé.Dans un système à double retardateur, on ajoute un retardateur supplémentaire à la sortie de tous les accumulateurs, sauf le dernier, celui de l'ordre le plus élevé. En raison de la nature synchrone du système, celui-ci est en mesure de fonctionner à des fréquences plus élevées et, par conséquent, autorise une plus grande largeur de bande pour la boucle PLL. Ceci autorise des temps d'asservissement plus courts et une modulation numérique en largeur de bande plus rapide à travers le diviseur fractionnaire tout en maintenant des performances supérieures et prévisibles en ce qui concerne les signaux faux. On obtient une représentation numérique de l'erreur restante sous une forme lui permettant d'être commodément utilisée dans un système convertisseur numérique-analogique. Le signal de sortie analogique de ce convertisseur est appliqué au signal de sortie du détecteur de phase de façon à annuler tout bruit résiduel. La recombinaison série faite à l'intérieur du réseau d'accumulateurs verrouillés 101 permet que des corrections de phase DC soient directement appliquées au signal de sortie de donnée. De plus, la recombinaison série réduit le nombre des composants nécessaires à l'effort de recombinaison, par comparaison avec des systèmes du type triangle de Pascal, et autres. La figure 8 est une représentation de la mise en oeuvre d'un réseau d'accumulateurs à nombre N fractionnaire, tel que celui représenté sur la figure 3. Pour simplifier la description, on utilise le schéma du réseau dans cette représentation. Par exemple, le réseau d'accumulateurs 849 contient l'accumulateur 833, le circuit de verrouillage 841, les retardateurs numériques 825 et 827, l'élément de combinaison 809 et le circuit différentiateur 813. On peut ajouter des réseaux d'accumulateurs supplémentaires au-delà de chaque réseau d'accumulateurs 849 pour former un réseau d'accumulateurs du Nème ordre. Le nombre de retardateurs dans un système à nombre minimal de retardateurs entre le premier accumulateur 831 et l'additionneur 807 étant égal à N-l, le premier réseau d'accumulateurs en possédant N-l, le deuxième réseau d'accumulateurs en possédant N-2, et le troisième N-3, et ainsi de suite, on aboutit à celui où il n'y a aucun retardateur, comme on peut le voir sur la figure 8. Dans un système à double retardateur, chaque réseau d'accumulateurs posséderait un retardateur supplémentaire, sauf le dernier réseau d'accumulateurs, c'est-à-dire le réseau d'accumulateurs de l'ordre le plus élevé. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif et du procédé dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Synthétiseur de fréquence variable comportant plusieurs réseaux d'accumulateurs verrouillés qui sont recombinés en série et acceptent l'utilisation d'un nombre binaire pour la formation d'un nombre diviseur variable, la fréquence d'un signal de sortie d'oscillateur de fréquence variable étant ajustée par division de la fréquence du signal de sortie dans un diviseur à l'aide du nombre diviseur variable pour former un signal intermédiaire, par comparaison de la phase du signal intermédiaire avec un signal de référence, et par production d'un premier signal d'erreur indicatif de la différence de phase existant entre eux, le premier signal d'erreur étant appliqué à une entrée de commande de l'oscillateur de fréquence variable, le synthétiseur de fréquence variable étant caractérisé par:: un moyen servant à produire un premier signal de sortie verrouillé et un premier signal de report qui est une intégrale du nombre binaire (403); un moyen servant à produire un deuxième signal de sortie verrouillé et un deuxième signal de sortie de report qui est une intégrale dudit premier signal de sortie verrouillé (405) un moyen servant à produire un troisième signal de sortie verrouillé et un troisième signal de sortie de report qui est une intégrale dudit deuxième signal de sortie verrouillé (407); un moyen servant à produire un cinquième signal de sortie, qui comprend:: un moyen servant à dériver (415) ledit troisième signal de sortie de report, afin de former un quatrième signal, et un moyen servant à combiner ledit quatrième signal et ledit deuxième signal de sortie de report, afin de former ledit cinquième signal de sortie (449); un moyen servant à produire le signal correspondant au nombre diviseur variable, qui comprend: un moyen servant à dériver (417) ledit cinquième signal de sortie, afin de former un sixième signal, et un moyen servant à combiner (411) ledit sixième signal et ledit premier signal de sortie de report, afin de former ledit signal correspondant au nombre diviseur variable (453); et un moyen servant à appliquer (707) ledit signal correspondant au nombre diviseur variable (453) au diviseur (703). 2. Synthétiseur de fréquence variable selon la revendication 1, caractérisé en ce que ledit moyen servant à produire ledit signal correspondant au nombre diviseur variable comprend en outre un moyen servant à retarder ledit premier signal de report pendant une première durée prédéterminée (425, 427, 429) et ledit moyen servant à produire ledit cinquième signal de sortie comprend en outre un moyen servant à retarder ledit deuxième signal de sortie de report pendant une deuxième durée prédéterminée (421, 423). 3. Synthétiseur de fréquence variable selon la revendication 1, caractérisé en outre par au moins un moyen supplémentaire servant à produire un signal de sortie verrouillé et un signal de sortie de report qui est une intégrale d'un signal d'entrée (401) et un moyen correspondant servant à produire un signal de sortie (413) qui est une combinaison de la dérivée d'un signal de sortie et d'un signal de sortie verrouillé. 4. Synthétiseur de fréquence variable selon la revendication 1, caractérisé en outre par un moyen servant à réduire l'erreur résiduelle du synthétiseur de fréquence variable. 5. Synthétiseur de fréquence variable selon la revendication 4, caractérisé en ce que ledit moyen de réduction comprend: un moyen servant à combiner ledit troisième signal de sortie verrouillé et ledit deuxième signal de sortie verrouillé, afin de produire un signal de correction d'erreur résiduelle (723); et un moyen servant à appliquer (729) ledit signal de correction d'erreur résiduelle à un filtre de boucle. 6. Synthétiseur de fréquence variable selon la revendication 1, caractérisé en ce que ledit moyen servant à produire ledit cinquième signal de sortie comprend en outre un moyen servant à retarder ledit cinquième signal de sortie et ledit premier signal de sortie de report pendant une quatrième durée prédéterminée. 7. Synthétiseur à fréquence variable selon la revendication 1, caractérisé en ce que le nombre binaire (439) varie avec le temps, en fonction d'un signal d'information, de manière à produire un format de modulation d'enveloppe continue voulue. 8. Procédé de synthèse de fréquence de signal dans un synthétiseur de fréquence variable comportant plusieurs réseaux d'accumulateurs verrouillés qui sont recombinés en série et acceptent un nombre binaire pour l'utiliser afin de former un nombre diviseur variable, la fréquence du signal de sortie d'un oscillateur ajustable étant ajustée par division de la fréquence du signal de sortie dans un diviseur à l'aide du nombre diviseur variable pour former un signal intermédiaire, par comparaison de la phase du signal intermédiaire avec un signal de référence, et par production d'un premier signal d'erreur indicatif de la différence de phase existant entre eux, le premier signal d'erreur étant appliqué à une entrée de commande de l'oscillateur ajustable, le procédé étant caractérisé par les opérations suivantes:: produire un premier signal de sortie verrouillé (441) et un premier signal de sortie de report (459) qui est une intégrale du nombre binaire (439); produire un deuxième signal de sortie verrouillé (443) et un deuxième signal de sortie de report (457) qui est une intégrale dudit premier signal de sortie verrouillé (441); produire un troisième signal de sortie verrouillé (445) et un troisième signal de sortie de report (455) qui est une intégrale dudit deuxième signal de sortie verrouillé (443); produire un cinquième signal de sortie (451) par les opérations suivantes: dériver ledit troisième signal de sortie de report afin de former un quatième signal, et combiner ledit quatrième signal et ledit deuxième signal de sortie de report afin de former ledit cinquième signal de sortie (451); produire le signal correspondant au nombre diviseur variable (453) par les opérations suivantes:: dériver ledit cinquième signal de sortie afin de former un sixième signal, et combiner ledit sixième signal et ledit cinquième signal de sortie de report afin de former ledit signal correspondant au nombre diviseur variable (453); et appliquer au diviseur (703) ledit signal correspondant au nombre diviseur variable (453). 9. Radiotéléphone (901) comportant un récepteur radio (905), un émetteur radio (907), et un dispositif de commande (909), le radiotéléphone étant caractérisé par: un moyen servant à produire (903) un signal d'oscillateur local destiné au récepteur radio (905) et un signal d'émission destiné à l'émetteur (907), qui comprend:: un oscillateur de fréquence variable (701) servant à produire un signal de sortie possédant une fréquence de sortie pouvant être sélectionnée qui est un multiple rationnel de la fréquence d'un signal de référence, un moyen servant à produire un signal d'horloge (709), un moyen de division de fréquence (703) possédant une première entrée qui est connectée à la sortie dudit oscillateur de fréquence variable et une deuxième entrée qui est connectée sur un signal de commande formant un nombre diviseur variable, ledit moyen de division de fréquence (703) produisant un signal intermédiaire qui possède une fréquence égale au résultat de la division de la fréquence du signal de sortie de fréquence variable par la valeur dudit signal de commande formant un nombre diviseur variable, un moyen servant à comparer la phase (705) dudit signal intermédiaire avec la phase d'un signal de référence et à produire un signal d'erreur indicatif de la différence de phase entre ceux-ci, une entrée dudit moyen de comparaison étant connectée à une sortie dudit moyen de division de fréquence, ledit signal d'erreur étant appliqué à une entrée de commande dudit oscillateur de fréquence variable, un premier moyen, répondant à un deuxième signal de commande représentatif d'une valeur formant un nombre diviseur fractionnaire, et servant à produire un premier signal de modulation afin de modifier périodiquement de manière temporaire ledit signal formant un nombre diviseur variable de façon que ledit moyen de division de fréquence possède une valeur de nombre diviseur rationnelle moyenne prédéterminée, ledit moyen de production comprenant:: un moyen servant à intégrer (831) ledit signal de commande, afin de former un premier signal de sortie et un premier signal de sortie de report, un moyen servant à verrouiller (839) ledit premier signal de sortie à la première apparition dudit signal d'horloge, et un moyen servant à retarder (819, 821, 823) ledit premier signal de sortie de report jusqu'à une troisième apparition dudit signal d'horloge, un deuxième moyen (849), répondant audit premier signal de sortie verrouillé, et servant à produire un deuxième signal de modulation faisant varier la grandeur de ladite valeur formant un nombre diviseur variable, ce deuxième moyen comprenant: : un moyen servant à intégrer (833) ledit premier signal de sortie verrouillé, afin de former un deuxième signal de sortie et un deuxième signal de sortie de report, un moyen servant à verrouiller (841) ledit deuxième signal de sortie sur la deuxième apparition dudit signal d'horloge, et un moyen servant à retarder (827, 825) ledit deuxième signal de sortie de report jusqu'à la troisième apparition dudit signal d'horloge, et un troisième moyen, répondant audit deuxième signal verrouillé, et servant à produire un troisième signal de modulation faisant varier la grandeur de ladite valeur formant un nombre diviseur variable, ce troisième moyen comprenant:: un moyen servant à intégrer (835) ledit deuxième signal de sortie verrouillé, afin de former un troisième signal de sortie et un troisième signal de sortie de report, un moyen servant à verrouiller (843) ledit troisième signal de sortie sur la troisième apparition dudit signal d'horloge, et un moyen servant à dériver (815) ledit troisième signal de sortie de report et à combiner le signal résultant avec ledit deuxième signal de sortie de report retardé, afin de former un quatrième signal de sortie, et un moyen servant à dériver (813) ledit quatrième signal de sortie et à combiner le signal résultant avec ledit premier signal de sortie de report retardé, afin de former ledit signal de commande formant un nombre diviseur variable qui est appliqué à ladite entrée dudit moyen de division; et un moyen servant à produire ledit deuxième signal de commande, à l'intérieur du dispositif de commande (909) du radiotéléphone, qui est appliqué à une première entrée dudit moyen de production dudit signal d'oscillateur local (903).