FR 2680063 A1 19930205 FR 9109891 A 19910802 DEMODULATEUR NUMERIQUE EN QUADRATURE L'invention est relative à un démodulateur numérique en quadrature d'un signal radio-électrique à bande étroite. Les récepteurs numériques classiques, tels que représentés en figure la, utilisent actuellement des circuits analogiques de transposition de fréquence à partir d'un oscillateur local, OL, suivis de deux échantillonneurs numériseurs CAN pour obtenir des signaux en bande de base décomposés en phase P et en quadrature de phase Q. Plus récemment, des démodulateurs totalement numériques ont été proposés, ces démodulateurs, tels que représentés en figure lb, n'utilisant qu'un seul échantillonneur numériseur CAN, appliqué après changement de fréquence, au signal radio-électrique à fréquence intermédiaire. La décomposition en signal en phase P et en quadrature de phase Q doit alors être obtenue par un traitement totalement numérique. Un démodulateur numérique du type précité a été décrit dans la revue Electronics letters du 29 mars 1990 volume 26 numéro 7 pages 419 à 421. Le démodulateur numérique du type précédemment décrit présente cependant des problèmes de mise en oeuvre et en particulier d'intégration en raison du nombre d'étages successifs finalement nécessaires à sa mise en oeuvre. En outre, et pour la même raison, le temps de propagation des signaux est important, car augmenté au minimum du temps de commutation du circuit inverseur pour chaque échantillon. La présente invention a pour objet la mise en oeuvre d'un démodulateur numérique en quadrature exempt des inconvénients précités. Un autre objet de la présente invention est la mise en oeuvre d'un démodulateur numérique en quadrature dans lequel seuls des circuits de retard, des circuits sommateurs, des circuits pondérateurs et un circuit démultiplexeur sont utilisés, tout élément de commutation étant supprimé. Un autre objet de la présente invention est également, suite à et en raison de l'utilisation des circuits précités, la mise en oeuvre d'un démodulateur numérique en quadrature susceptible d'être réalisé sous forme de circuit intégré, ce qui permet d'obtenir des vitesses de démodulation numérique élevées. Le démodulateur numérique en quadrature d'un signal radio-électrique à bande étroite de fréquence déterminée fi, objet de la présente invention, comprend un circuit d'échantillonnage et de conversion numérique du signal radio-électrique à une fréquence d'échantillonnage fs = 4.fi, ce circuit délivrant un signal numérique signé X(kT + qT), avec kE (O, N], qE (0, 1, 2, 3] et T = 1 4 fi. I1 est remarquable en ce qutil comporte en outre un opérateur recevant, sur une première entrée, le signal numérique signé précité et sur une deuxième entrée le signal numérique retardé de T. L'opérateur effectue la 2 suppression de la composante continue et la transposition du signal à bande étroite en bande de base par calcul périodique de la différence entre le signal numérique et le signal numérique retardé de T et, réciproquement, à une 2 fréquence de calcul fc moitié de la fréquence d'échantillonnage, fc = fs/2. Un circuit démultiplexeur cadencé à la fréquence d'échantillonnage fs permet d'effectuer un démultiplexage série-parallèle des signaux numériques pour délivrer le signal démodulé en bande de base en phase respectivement en quadrature de phase, le démultiplexage étant effectué à la fréquence de calcul fc. Le démodulateur numérique en quadrature objet de la présente invention trouve application à la réalisation de récepteurs radio-fréquence numériques, tels que notamment les récepteurs des systèmes radio-cellulaires tel le système GSM en Europe, permettant de couvrir un territoire d'intercommunication très étendu. Le démodulateur numérique en quadrature objet de la présente invention sera décrit de manière plus détaillée en référence à la description et aux dessins ci-après dans lesquels, outre les figures la et lb relatives à l'art antérieur, - la figure 2 représente un schéma synoptique des éléments fonctionnels permettant la mise en oeuvre du démodulateur objet de la présente invention - la figure 3 représente une variante avantageuse de mise en oeuvre du démodulateur objet de la présente invention dans laquelle des échantillons ou valeurs numériques de démodulation sont obtenus simultanément sur les voies en phase et en quadrature du démodulateur - la figure 4a représente un exemple non limitatif de mise en oeuvre susceptible de permettre une réalisation sous forme de circuit intégré d'un opérateur effectuant, conformément à l'objet de la présente invention, une suppression de la composante continue et une transposition du signal à bande étroite en bande de base, - la figure 4b représente en ses points différents les chronogrammes des signaux mis en oeuvre par l'opérateur selon la figure 4a - la figure 5a représente une variante de réalisation du démodulateur numérique en quadrature objet de la présente invention dans lequel une décimation des valeurs démodulées est effectuée et la figure 5b un chronogramme représentatif de l'opération de décimation - la figure 6 représente également une variante de réalisation du démodulateur numérique objet de la présente invention plus particulièrement adapté à des récepteurs radiofréquence numériques assurant un traitement des valeurs numériques en phase et en quadrature par blocs de valeurs de taille déterminée - la figure 7 représente, à titre d'exemple non limitatif, une application des démodulateurs numériques en quadrature objets de la présente invention à un réseau d'antennes adaptatives par exemple. Le démodulateur numérique en quadrature d'un signal radio-électrique, objet de la présente invention, sera décrit de manière plus détaillée en relation avec les figures 2 et suivantes. D'une manière générale, on considérera que le signal radio-électrique soumis à démodulation est un signal à bande étroite, c'est-à-dire un signal dont la largeur de bande de signal utile est de l'ordre de 10 % de la fréquence centrale du signal radio-électrique considéré. Ce signal radio-électrioque pourra d'ailleurs consister le plus souvent en un signal à fréquence intermédiaire de fréquence centrale fi obtenu après changement de fréquence selon les méthodes classiques au moyen d'un système mélangeur alimenté par un oscillateur local. Bien entendu, le signal radio-électrique à bande étroite peut alors être modulé, soit en amplitude, soit en fréquence ou en phase. Ainsi qu'on l'a représenté en figure 2, le démodulateur objet de la présente invention comprend un circuit d'échantillonnage et de conversion numérique 1 du signal radio-électrique à une fréquence d'échantillonnage, notée fs = 4.fi. Le circuit d'échantillonnage et de conversion numérique est constitué, par exemple, par un convertisseur analogique-numérique, lequel délivre un signal numérique signé, noté X(kT + qT), 4 où k est un entier appartenant (O, N] et q appartenant (0, 1, 2, 3], T désignant la période du signal radio fréquence à bande étroite, soit T = 1 fi. Le convertisseur analogique-numérique 1 délivre par exemple les valeurs numériques du signal échantillonné précité, codé par exemple sur 8 bits + 1 bit de signe. Ainsi qu'on l'a en outre représenté en figure 2, le démodulateur objet de la présente invention comprend un opérateur 2 recevant sur une première entrée le signal numérique précédemment cité, ce signal numérique étant noté A = X(kT + 4 et sur une deuxième entrée, le signal numérique précité retardé de T. 2 Le signal numérique retardé est noté B = X(kT + qT - T) et 4 2 est délivré à partir de la sortie du convertisseur analogique-numérique 1 à la deuxième entrée de l'opérateur 2 par l'intermédiaire d'un circuit retardateur de T/2 portant la référence 20. Selon une caractéristique avantageuse du démodulateur objet de la présente invention, l'opérateur 2 effectue la suppression de la composante continue et la transposition du signal à bande étroite en bande de base, par calcul périodique de la différence A-B, B-A, à une fréquence de commande de calcul noté fc = fs/2, moitié de la fréquence d'échantillonage fs. Ainsi, l'opérateur 2 est cadencé à partir de la fréquence d'échantillonnage fs par l'intermédiaire d'un diviseur de fréquence par 2, noté 21. En outre, ainsi qu'on l'a également représenté en figure 2, le démodulateur objet de la présente invention comporte un circuit démultiplexeur 3, lequel est cadencé à la fréquence d'échantillonnage fs, et permet d'effectuer un démultiplexage série-parallèle des signaux numériques délivrés par l'opérateur 2, pour délivrer le signal démodulé en bande de base, en phase P, respectivement en quadrature de phase Q, le démultiplexage étant effectué à la fréquence de commande de calcul fc par exemple. Le fonctionnement du démodulateur objet de la présente invention est justifié par les raisons ci-après en ce qui concerne les composantes continues présentes dans les valeurs numériques du signal échantillonné, un des problèmes pour la réalisation pratique d'un système pemettant une telle opération est la présence des composantes continues précitées au niveau du circuit échantilloneur, soit du convertisseur analogiquenumérique 1. L'opérateur 2 permet alors d'effectuer une correction automatique correspondante. Pour une composante continue de valeur 6, le signal échantillonné au temps t peut s'écrire s'(t) = s(t) + s. Au temps t + T/2, le signal échantillonné peut être écrit sous la forme s'(t+T/2) = s(t+T/2) + 6, soit s'(t+T/2) + -s(t) + s. Une telle approximation est justifiée, car le signal est un signal à bande étroite autour de la fréquence centrale fi. Ainsi, au temps t, le signal échantillonné est de la forme s(t) + s et au temps t+T/2, le signal échantillonné est de la forme s(t) - s. Le calcul des signaux A-B, B-A, par l'opérateur 2 permet ensuite d'effectuer une interpolation des signaux précités, ce qui permet d'obtenir le signal résultant s(t), la composante continue ayant été supprimée, ainsi qu'il sera décrit ci-après en liaison avec la figure 3. Sur la figure précitée, afin, d'une part, de réaliser les interpolations précédemment mentionnées aux instants t = T/4, et, d'autre part, d'obtenir simultanément des signaux numériques sur chaque voie en phase, respectivement en quadrature de phase, la voie en quadrature de phase P, en sortie du démultiplexeur 3, comprend avantageusement un circuit 30 retardateur de T/2 délivrant un signal retardé de T/2 et un circuit sommateur 31 dont l'une des entrées reçoit le signal numérique retardé de T/2 délivré par le circuit retardateur 30 précité et dont l'autre entrée reçoit directement le signal délivré par la voie en quadrature de phase Q. Le circuit sommateur 31 délivre sur la sortie la somme S des signaux retardés et non retardés. En outre, un circuit 32 diviseur numérique par 2 reçoit le signal somme S précité délivré par le sommateur 31, et délivre le signal en quadrature interpolé aux instants kT et kT+T/2, et constituant le signal en quadrature de phase noté Q' sur la figure 3. La voie en phase P comporte un circuit retardateur de T/4, noté 33, lequel délivre le signal en phase noté P' sur la figure 3. On notera ainsi que l'interpolation précitée permet de délivrer des échantillons simultanés sur les voies en phase et en quadrature P' et Q', ce qui n'est pas le cas sur les voies en phase et en quadrature de phase P, Q, en sortie du démultiplexeur 3. On notera en outre que l'interpolation précitée obtenue en effectuant la demi-somme des échantillons adjacents, soit Q(kT) et Q(kT+T/2) permet de supprimer la composante continue ainsi que précédemment mentionné. Une description plus détaillée d'un mode de réalisation donné à seul titre d'exemple non limitatif d'un opérateur 2 pemettant de réaliser les deux fonctions précitées sera donnée en liaison avec les figures 4a et 4b. Ainsi que représenté sur la figure 4a précitée, l'opérateur 2 comprend un port d'entrée, noté 200, sur lequel est appliquée la valeur signée du signal A = X(kT+qT), un port d'entrée 201 du signal 4 retardé de T/2 et un registre 22 permettant d'assurer la mémorisation de la valeur signée du signal numérique B ainsi que la lecture de ce signal retardé de T/2, le signal lu délivré par le registre 22 étant noté B = X(kT+qT-T). 42 En outre, un opérateur de calcul de la différence A-B ou B-A, cet opérateur étant désigné par DOP, suivant le niveau logique appliqué à partir d'un signal de commande de calcul fc = fs/2 est prévu, le calcul de la différence précitée A-B ou B-A intervenant sur changement d'état à chaque période du signal fc. Ainsi qu'on l'a en outre représenté en figure 4a, l'opérateur de calcul de la différence, DOP, comprend, à titre d'exemple de réalisation non limitatif, un circuit 210 diviseur de fréquence par 2 recevant le signal de commande de calcul fc et délivrant un signal de synchronisation, noté S, ainsi qu'une première, 23, et une deuxième, 24, batteries de portes OU-Exclusif, chaque batterie comportant un nombre de portes égal au nombre de bits sur lequel est codé le signal A, respectivement B. Dans un exemple de réalisation, ce nombre est égal à 8, une porte d'une batterie de porte 23 ou 24 permettant, ainsi qu'il sera décrit ultérieurement dans la description, d'inverser la valeur du bit de rang considéré des signaux numériques A, respectivement B. Ainsi qu'on l'a représenté sur la figure 4a, la première, 23, et deuxième, 24, batterie de portes OU-Exclusif reçoit, d'une part, le signal numérique A, respectivement le signal numérique B, et d'autre part, le signal de synchronisation S, respectivement le signal de synchronsation complémenté, noté S par l'intermédiaire d'un inverseur 25. Les batteries de portes OU-Exclusif précitées permettent de délivrer le signal numérique A ou le signal numérique complémenté A, respectivement le signal numérique complémenté B ou le signal numérique B, suivant le niveau logique du signal de synchronisation S, respectivement du signal de synchronisation complémenté S. On comprendra ainsi que les deux batteries de portes OU-Exclusif précitées permettent d'inverser les bits des signaux A et B suivant la commande S relativement au signal A et S relativement au signal B. Enfin, l'opérateur de calcul de la différence, DOP, comprend un circuit sommateur 26 avec retenue entrante, notée Cy, et sur des entrées parallèles, les signaux A ou A, respectivement B ou B. Le circuit sommateur 25 a son entrée de retenue entrante, Cy, maintenue constamment à la valeur 1 et délivre en sortie un signal résultant D si S = 0 : D = (A-B)/2 = (A+B+1)/2 si S = 1 : D = (B-A)/2 = (A+B+1)/2. Sur la figure 4b, on a représenté les chronogrammes des différents signaux, et en particulier le signal d'échantillonnage de fréquence fs, le signal de commande de calcul fc de fréquence moitié, fs/2, le signal S et enfin le signal S ou signal de synchronisation complémenté en fonction du temps t. On notera ainsi que le calcul de la différence A-B, respectivement B-A, est effectué à la fréquence du signal de commande de calcul, fc. On notera que d'une manière générale le démodulateur numérique en quadrature objet de la présente invention fournit des échantillons de signaux en phase et en quadrature de phase avec un débit égal à deux fois la fréquence centrale fi du signal à bande étroite. Toutefois, dans le cas d'application à une démodulation numérique, il n'est pas nécessaire de conserver un tel débit. Dans ce but, il est possible de réaliser un démodulateur n'utilisant que quelques échantillons par période bit en effectuant une décimation des valeurs mémorisées des signaux en phase, respectivement en quadrature de phase. Dans ce but, le démodulateur peut comprendre, ainsi que représenté en figure 5a, un circuit de mémorisation, noté 50, de type mémoire vive, jouant le rôle de mémoire tampon, et recevant et mémorisant les signaux en phase, respectivement en quadrature de phase. On notera que les signaux en phase, respectivement en quadrature de phase, peuvent être les signaux P, ou Q, ou les signaux P', Q', tels que délivrés par le démodulateur objet de la présente invention représenté en figure 2 ou 3. En outre, ainsi que représenté sur cette même figure 5a, un diviseur de fréquence programmable, noté 51, est prévu, ce diviseur recevant le signal de commande de calul fc ou le signal de commande d'échantillonnage fs et délivrant au circuit de mémorisation 50 un signal de commande de lecture fL dans un rapport de fréquence fL = fc/M où M est un entier de valeur déterminée.Ainsi, la lecture de la mémoire tampon à la fréquence fL effectue une décimation des valeurs mémorisées des signaux en phase, respectivement en quadrature de phase, dans le rapport M. Ainsi qu'on l'a représenté en figure 5b, un échantillon sur 3, par exemple, peut ainsi être retenu comme valeur de démodulation. On notera en outre, ainsi que représenté en figure 6, que dans le cas où le démodulateur numérique objet de la présente invention est destiné à être intégré dans un récepteur fonctionnant par blocs de valeurs de signaux numériques en phase, respectivement en quadrature de phase, la mémoire tampon 50 peut avantageusement être suivie d'une mémoire de pile de type FIFO, 60, laquelle reçoit les valeurs numériques de démodulation en phase, notées P", respectivement en quadrature de phase, notées Q", après décimation par exemple dans le rapport M. La mémoire FIFO 60 précitée constitue une mémoire de file d'attente pour chaque bloc de données constitué, et la lecture de cette mémoire est réalisée par bloc de valeurs numériques en phase, noté P"', respectivement en quadrature de phase, noté Q"'.On obtient ainsi, dans le cadre de la mise en oeuvre représentée en figure 6, un fonctionnement dans lequel la mémoire de file d'attente 60 joue le rôle de tampon entre le débit périodique du démodulateur tel que représenté en figure 5a et le fonctionnement par bloc du récepteur correspondant. On notera en particulier que le démodulateur numérique en quadrature d'un signal radio-numérique à bande étroite objet de la présente invention dans ses différents modes de réalisation, tel que représenté en figure 3 et suivantes, peut avantageusement être utilisé dans un réseau d'antennes adaptatives ou de capteurs, ainsi que représentée en figure 7. Dans ce cas, chaque antenne, représentée sur cette figure par un élément dipôle à titre de pure illustration, noté ERk, est munie après changement de fréquence au moyen d'un mélangeur et d'un oscillateur local, d'un démodulateur numérique en quadrature, noté DNQ, délivrant les composantes en phase Pk et en quadrature de phase Qk, chaque démodulateur d'ordre k recevant un signal de commande d'échantillonnage à fréquence fs à partir d'un même circuit d'horloge commun. On notera en particulier que l'utilisation précitée peut être envisagée dans le cadre du système radiocellulaire GSM ou groupe spécial mobile, lequel a été conçu fondamentalement comme un système numérique. On notera en particulier que, du fait de l'utilisation du démodulateur numérique en quadrature objet de la présente invention, les caractéristiques d'échantillonnage de numérisation synchrone sur toutes les voies et d'utilisation d'un oscillateur local synchrone sur toutes les voies sont simplement remplacées par l'utilisation d'un signal d'horloge de commande d'échantillonnage fs à partir d'un même circuit d'horloge commun. On a ainsi décrit un démodulateur numérique en quadrature pour signaux radio-fréquence à bande étroite particulièrement performant dans la mesure où ce type de démodulateur apparait comme le premier élément de toute chaine de traitement numérique où il est nécessaire d'obtenir une décomposition en quadrature du signal d'origine. On notera en particulier que le démodulateur objet de la présente invention peut être réalisé sous forme de circuit intégré de type ASIC, et ce d'autant plus que les éléments mis en oeuvre sont particulièrement simples. En particulier, on notera, en vue de réaliser une intégration, que les éléments nécessaires sont un convertisseur analogique-numérique sur 8 bits par exemple, plus 1 bit de signe, un opérateur de changement de signe tel que décrit dans la présente description par exemple, deux additionneurs, 8 bits, et des registres 8 bits, l'ensemble étant cadencé par une fréquence d'horloge de 16 Mhz, par exemple. On notera bien sûr que l'ensemble du démodulateur représenté, tout au moins jusqu'en sortie du démultiplexeur 3, fonctionne de façon synchrone. REVENDICATIONS 1) Démodulateur numérique en quadrature d'un signal radio-électrique à bande étroite de fréquence fi comprenant au moins des moyens (1) d'échantillonnage et de conversion numérique dudit signal radio-électrique à une fréquence d'échantillonnage fs = 4.fi, lesdits moyens de conversion numérique délivrant un signal numérique signé X(kT+qT), 4 aveck (O, N] etqC (O, 1, 2, 3], avec T = 1 fi caractérisé en ce qu'il comporte en outre - un opérateur (2) recevant sur une première entrée ledit signal numérique A = X(kT + qT), 4 et, sur une deuxième entrée, le signal numérique retardé de T, B = X(kT + qT-T), 2 42 ledit opérateur effectuant la suppression de la composante continue et la transposition du signal à bande étroite en bande de base par calcul périodique de la différence A-B, B-A, à une fréquence fc = fs/2, - des moyens (3) démultiplexeurs cadencés à la fréquence d'échantillonnage fs permettant d'effectuer un démultiplexage série-parallèle desdits signaux numériques pour délivrer le signal démodulé en bande de base en phase, respectivement en quadrature de phase, le démultiplexage étant effectué à la fréquence fc. 2) Démodulateur selon la revendication 1, caractérisé en ce que, afin d'obtenir simultanément des signaux numériques sur chaque voie en phase respectivement en quadrature de phase, ladite voie en quadrature de phase comprend - un circuit (30) retardateur de T, où T = 1 délivrant un 2 fi signal numérique retardé de T, soit 2 - un circuit sommateur (31) dont l'une des entrées reçoit ledit signal numérique retardé de T délivré par le 2 circuit retardateur (30) et dont l'autre entrée reçoit directement le signal délivré par ladite voie en quadrature de phase, ledit circuit sommateur délivrant sur sa sortie la somme S desdits signaux retardés et non retardés, - un circuit (32) diviseur numérique par deux recevant ledit signal somme S délivré par le sommateur et délivrant le signal en quadrature interpolé aux instants kT et kT+T, ladite voie en phase comprenant 2 - un circuit (33) retardateur de T où T = 1 4 fi 3) Démodulateur selon l'une des revendications 1 ou 2 caractérisé en ce que ledit opérateur comporte - un port d'entrée (200) sur lequel est appliquée la valeur signée du signal A = X(kT+qT), 4 - un port d'entrée (201) sur lequel est appliquée la valeur signée du signal retardé de T/2 B = X (kT+qT- T), 42 - un registre (22) permettant d'assurer la mémorisation et la lecture du signal retardé de T B = X(kT+qT-T), 2 42 - un opérateur (DOP) de calcul de la différence A-B ou B-A suivant le niveau logique appliqué à partir d'un signal de commande de calcul fc = fs/2, sur changement d'état à chaque période du signal fc. 4) Démodulateur selon la revendication 3, caractérisé en ce que ledit opérateur (DOP) de calcul de la différence comprend - un circuit (210) diviseur de fréquence par 2, recevant ledit signal de commande de calcul fc, et délivrant un signal de synchronisation S, - une première (23) et une deuxième (24) batterie de portes OU-Exclusif recevant, d'une part, le signal numérique A, respectivement le signal numérique B, et, d'autre part, le signal de synchronisation S, respectivement le signal de synchronisation complémenté S, ladite première (23), respectivement deuxième (24) batterie de portes OU-Exclusif permettant de délivrer, le signal numérique A ou le signal numérique complémenté A respectivement le signal numérique complémenté B ou le signal numérique B suivant le niveau logique du signal de synchronisation S, respectivement du signal de synchronisation complémenté S, - un circuit sommateur (26) avec retenue entrante (Cy) maintenu à la valeur 1, ledit circuit sommateur recevant en entrée les signaux A ou A, respectivement B ou B et délivrant en sortie un signal résultant si S = 0 : D = (A-B)/2 = (A+B+1)/2 si S = 1 : D = (B-A)/2 = (A+B+1)/2. 5) Démodulateur selon l'une des revendications 1 à 4, caractérisé en ce que, afin de réduire le débit des signaux en phase respectivement en quadrature de phase, ledit démodulateur comprend en outre, - un moyen de mémorisation de type mémoire vive, jouant le rôle de mémoire tampon, recevant et mémorisant lesdits signaux en phase, respectivement en quadrature de phase, - un diviseur de fréquence programmable recevant ledit signal fc et délivrant auxdits moyens de mémorisation un signal de commande de lecture fc de ladite mémoire tampon, de fréquence fc = fc, où M est un entier de M valeur déterminée, la lecture de la mémoire tampon à la fréquence fL effectuant une décimation des valeurs mémorisées des signaux en phase, respectivement en quadrature de phase, dans le rapport M et délivrant des signaux en phase, respectivement en quadrature de phase, décimés. 6) Démodulateur selon la revendication 5, caractérisé en ce que dans le cas de récepteurs fonctionnant par blocs de valeurs de signaux numériques en phase, respectivement en quadrature de phase ladite mémoire tampon est suivie d'une mémoire de pile de type FIFO, constituant mémoire de file d'attente pour chaque bloc de données constitué. 7) Utilisation d'un démodulateur numérique en quadrature d'un signal radio-électrique à bande étroite selon l'une des revendications précédentes dans un réseau d'antennes adaptatives ou de capteurs, caractérisée en ce que chaque antenne est munie d'un démodulateur numérique en quadrature selon l'une des revendications 1 à 5, chaque démodulateur recevant un signal de commande d'échantillonnage à fréquence fs à partir d'un même circuit d'horloge commun.