FR 2672709 A1 19920814 FR 9201500 A 19920211 La présente invention concerne des systèmes à mémoire et, plus partIculièrement, des procédés et un appareil de commande de l'interface de système entre l'utilisateur du système et la mémoire. On a utilisé pour de nombreux buts différents une mémoire morte programmable électriquement (EPROM). Ces mémoires constituent une manière rapide et relativement peu onéreuse de constituer une mémoire morte. Ces mémoires sont disponibles directement dans des réseaux pouvant atteindre quatre mégabits. Un aspect dommageable de ces mémoires est la difficulté de les reprogrammer. En général r de telles mémoires ne peuvent être effacées qu'après enlèvement hors du système en utilisant une lumière ultra-violette, et l'effacement concerne toutes les données tenues en mémoire. Comme il est souvent souhaitable de reprogrammer une mémoire morte et qu'il est également souhaitable que ceci soit effectué sans exiger d'enlever la mémoire du système, on a développé des formes avancées d'EPROM. Par exemple, on a développé des mémoires mortes programmables effaçables électriquement (EEPROM) qui permettent d'effacer la mémoire morte au niveau du multiplet. Cette facilité permet d'effectuer un effacement sans enlever la mémoire du système. Elle permet aussi de retenir la majeure partie de l'information qui se trouve déjà dans la mémoire et de ne modifier que les informations spécifiques qui doivent être modifiées. Voir par exemple brevet US-A4 023 158 quant à une description de telles cellules d'EEPROM et le brevet US-A-4 266 263 pour une description du circuit lié. Ces mémoires, cependant, sont toujours physiquement plus grandes que ne le sont les cellules d'EPROM en raison de la cellule plus grande nécessaire pour implanter la fonctionnalité spécifique de 1'EEPROM.En outre, elles ne sont disponibles que pour des dimensions pouvant atteindre environ 256 Kbits. On a récemment mis au point, une nouvelle mémoire morte programmable effaçable électriquement appelée l'EEPROM éclair, ou flash. Un tel réseau de mémoires est décrit dans la demande de brevet U.S. NO de série 667 905 intitulé Low Voltaae EEPROM Cell (ou cellule EEPROM à faible tension), de Lai et al, déposé le 2 novembre 1984 et cédé au cessionnaire de la présente invention. L'EEPROM flash peut être effacés électriquement sans enlever la mémoire du système. L'EEPROM flash est disponible dans des réseaux de mémoires pouvant atteindre deux mégabits. Une difficulté de 1'EEPROM flash, cependant, est qu'elle fonctionne en appliquant une tension élevée aux bornes de source de tous les transistors (cellules) utilisés dans la mémoire. Comme ces bornes de source sont toutes reliées par un bus métallique dans le réseau, seul le réseau complet peut être effacé. Ceci exige de reprogrammer tout le réseau lorsqu'il a été effacé. On a trouvé possible d'effacer des blocs d'une EEPROM flash en séparant physiquement ces blocs, lors de l'implantation de la microplaquette, en groupes (blocs) de cellules qui peuvent être effacés ensemble. Ceci réduit l'effort de reprogrammation dans une certaine mesure mais ne peut être utilisé que de manière limitée parce que les blocs individuels de cellules doivent être physiquement isolés sur le silicium afin de permettre à ces blocs d'être effacés séparément par flash. L'exigence de séparation augmente significativement la dimension de la microplaquette de silicium de sorte que la division du réseau en blocs plus petits est presque impossible économiquement. Comme l'on ne peut diviser de grandes microplaquettes en ces blocs, il faut reprogrammer un montant très sensible d'informations utiles dans la mémoire pour effectuer une petite modification quelconque de la mémoire Ainsi, bien que les blocs de 1'EEPROM flash soient séparés, l'effort de reprogrammation nécessaire pour l'EEPROM flash est très important. Pour cette raison, il existe des risques importants pour que quelqu'un qui programme une EEPROM flash envoie par inadvertance des ordres incorrects à la microplaquette. Evidemment, de tels ordres peuvent ne pas avoir d'effet sur le fonctionnement du circuit ou peuvent avoir un effet nuisible. Des efforts initiaux concernant l'EEPROM flash ont montré que la programmation de ce circuit est tellement compliquée qu'il est souhaitable de limiter la capacité dont dispose un programmeur de fournir des programmes qui puissent affecter de façon dommageable 1'EEPROM flash. C'est donc un but de la présente invention que de fournir un appareil et des procédés de limitation de la capacité d'un programmeur à fournir des ordres qui puissent affecter de façon dommageable la mémoire en cours de programmation ou le circuit de commande associé. C'est un autre but de la présente invention que de réaliser un appareil qui fonctionne comme une interface entre un utilisateur et un appareil de programmation de mémoire, cet appareil surveillant les Ordres donnés par un utilisateur et interceptant tout ordre qui n'est pas spécifié comme acceptable pour l'appareil de programmation de mémoire. C'est un autre but de la présente invention que de réaliser un appareil qui fonctionne comme une interface entre un utilisateur et un appareil de programmation de mémoire afin de constituer une interface de commande d'information lue dans les mémoires et de fournir une interface pour l'appareil d'essais commandé par le système pour la mémoire. Selon un premier aspect de l'invention, ces buts de la présente invention ainsi que d'autres sont réalIsés dans une machine d'état d'ordre destinée à un circuit de commande associé à un réseau de mémoires, caractérisé en ce que le circuit de commande inclut un moyen de programmation et d'effacement du réseau de mémoires comprenant un premier moyen logique de machine d'état destiné à fournir des signaux de commande pour lire le réseau de mémoires et pour commencer en réponse à des ordres les opérations des moyens de programmation et d'effacement du réseau de mémoires, et un deuxième moyen logique de machine d'état destiné à commander l'information dérivée du réseau de mémoires, le premier et le deuxième moyen logiques de machine d'état étant aptes à assumer, en réponse à un ordre invalide quelconque, des états prédéterminés qui n'entrainent aucun effet défavorable, ni sur le réseau de mémoires ni sur le circuit de commande. Le deuxième moyen logique de machine d'état destiné à commander une information dérivée du réseau de mémoires comprend de préférence un moyen pour fournir une information indiquant le statut d'opération du réseau de mémoires et/ou un moyen pour fournir une information indiquant une signature du réseau de mémoires. De façon avantageuse, la machine comprend en outre un troisième moyen logique de machine d'état pour commander les essais du réseau de mémoires. Selon un deuxième aspect de l'invention, ses buts sont atteints par une machine de commande du fonctionnement d'un circuit caractérisée en ce qu'elle comprend un moyen destiné à fournir plusieurs états prédéterminés dont chacun est engendré en réponse à un ordre entré prédéterminé dans une condition particulière du circuit en cours de commande; et un moyen pour fournir, en réponse à un ordre entré invalide quelconque des etats choisis parmi lesdits états prédétermines. Le moyen destine à fournir, en réponse à un ordre entré invalide quelconque. des états choisis parmi lesdits états prédéterminés peut, selon une modalité de l'invention, fournir des états choisis pour n exercer aucun effet nuisible sur le circuit en cours de commande. Le circuit commandé peut comprendre n réseau de mémoires à long terme qui est programmable électroniquement. La machine d'état d'ordre peut comprendre un moyen de programmation et d'effacement d'un réseau de mémoires à long terme qui est programmable électroniquement. La machine d'état d'ordre peut comprendre un premier moyen logique de machine d'état destiné à fournir des signaux de commande pour lire le réseau de mémoires et pour initier en réponse à des ordres le fonctionnement du moyen de programmation et d'effacement du réseau de mémoires, et un deuxième moyen logique de machine d'état destiné à commander une information dérivée du réseau de mémoires. Le deuxième moyen logique de machine d'état destiné à commander une information dérivée du réseau de mémoires comprend de préférence un moyen pour fournir une information indiquant le statut d'opération du réseau de mémoires et/ou un moyen pour fournir une information indiquant une signature du réseau de mémoires. f De façon avantageuse, la machine comprend en outre un troisième moyen logique de machine d'état pour commander les essais du réseau de mémoires Ces buts et particularités de l'invention seront mieux compris en se référant à la description détaillée qui suit, prise en liaison avec les dessins dans lesquels des éléments semblables sont désignés par des références semblables dans toutes les diverses vues. La Figure 1 est un schéma fonctionnel représentant un système de mémoire d'une structure conforme à la présente Invention. La Figure 2 est un schéma fonctionnel représentant une machine d'état d'ordre destinée à constituer une interface conforme à la présente invention entre un utilisateur et un appareil de programmation d'EEPROM flash. La Figure 3 est une liste des états dans lesquels la machine d'état d'ordre peut entrer et des signaux de sortie produits par ces états. La Figure 4 est un schéma d'état représentant le fonctionnement d'une partie de la machine d'état d'ordre représentée à la Figure 2 La Figure 5 est un autre schéma d'état représentant le fonctionnement d'une deuxième partie de la machine d'état d'ordre représentée à la Figure 2. La Figure 6 est un troisième schéma d'état représentant le fonctionnement d'une troisième partie de la machine d'état d'ordre représentée à la Figure 2. Certaines parties des descriptions détaillées qui suivent sont présentées en termes d'algorithmes et de représentations symboliques d'opérations sur des bits de données à l'intérieur d'une mémoire d'ordinateur. Ces descriptions et représentations algorithmiques sont les moyens utilisés par l'homme de l'art du traitement des données pour transmettre à d'autres hommes de l'art la substance de ses travaux de la manière la plus efficace. Un algorithme est ici conçu, généralement, comme une séquence cohérente en elle-même d'étapes menant à un résultat souhaité. Les étapes sont celles qui exigent des manipulations physiques de quantités physiques. Habituellement, mais non nécessairement, ces quantités prennent la forme de signaux électriques ou magnétiques susceptibles d'être mémorisés, transférés, combinés, comparés et manipulés d'une autre manière. Il s'est révélé approprié certaines fois, et en particulier pour des raisons d'utilisation classique, de donner à ces signaux des dénominations comme bits, valeurs, éléments, symboles, caractères, termes, nombres ou similaires.Il faut cependant garder à l'esprit le fait que tout ces termes et des termes similaires doivent être associés aux quantités physiques appropriées et sont simplement des étiquettes adaptées appliquées à ces quantités. En outre, les manipulations effectuées sont souvent désignées en termes comme additionner ou comparer, qui sont associées classiquement à des opérations mentales effectuées par un opérateur humain. Aucune capacité, correspondante à un tel type, d'un opérateur humain n'est nécessaire ni souhaitable dans la plupart des cas dans aucune des opérations décrites ici qui font partie de la présente invention. Les opérations sont des opérations de machines. Des machines utiles pour effectuer les opérations de la présente invention comprennent des ordinateurs numériques d'usage général ou d'autres dispositifs semblables. Dans tous les cas, la distinction entre les opérations du procédé dans la mise en oeuvre d'un ordinateur et le procédé de calcul lui-même doit être gardée 4 l'esprit. La présente invention concerne un appareil et des étapes de procédé destinés à la mise en oeuvre d'un ordinateur pour traiter des signaux physiques, électriques ou autres (par exemple mécaniques, chimiques) pour engendrer d'autres signaux physiques souhaités. En ce qui concerne les désignations particulières utilisées dans cette description, il faut comprendre que, lorsque l'on se réfère à des signaux, WDREADY et !WDREADY désignent des valeurs différentes du même signal. De plus, l t indication ! signifie tout ordre autre que . En se référant maintenant à la Figure 1, il y est représenté un schéma fonctionnel d'un système de commande 10 destiné à un système de mémoire utilisant la présente invention Bien que le mode de réalisation préféré de l'invention soit utilisé pour commander la programmation et la reprogrammation d'EEPROM flash, son utilisation peut certainement être étendue à d'autres formes de mémoires programmables à long terme dans lesquelles l'élimination d'erreurs d'ordres est hautement souhaitable. Le système 10 représenté à la Figure 1 comprend une machine d'état d'ordre 11 qui est l'objet de la présente invention. La machine d'état d'ordre 11 fonctionne en tant qu'interface entre l'utilisateur et le système de mémoire. Le système 10 reçoit des données d'entrée sur certaines des bornes DIO 0 à 7 représentés par la case 12 à la partie supérieure gauche de la figure et commande le transfert de données de sortie vers certaines de ces bornes. Le système 10 reçoit des signaux de commande à plusieurs bornes représentées par une case 14 au centre gauche de la figure. Ces signaux sont des versions tamponnées de validation de microplaquette (CEB), de validation d'écriture (WEB), de validation de sortie (OEB), et un signal (CE2) qui indique qu'un état de puissance bas du système est souhaité. Les signaux tamponnés de validation de microplaquette (CEB) et de validation d'écriture (WEB) sont des entrées de signaux d'horloge dans le circuit de la présente invention. Le système 10 reçoit des adresses à des bornes A0 à A16 représentées par une case 15 à la partie inférieure gauche de la figure. Les signaux de données reçus aux bornes DIO 0 à 7 sont transférés au circuit WDLC 17. Le circuit 17 comprend des sas de données, et des comparateurs, des dispositifs de commande d'entrée/sortie (BUS R) et des tampons d'entrée. Lorsque l'utilisateur souhaite programmer la mémoire, la donnée est mémorisée dans les sas de données du circuit 17 pour être utilisée par l'appareil qui effectue les opérations réelles d'écriture (une machine d'état d'écriture). Le fonctionnement de ces sas de données est commandé par la machine d'état d'ordre 11 de la présente Invention. Des comparateurs du circuit 17 ont été utilisés pour comparer le contenu des sas de données avec le contenu du réseau de mémoires en cours de programmation pour déterminer quand la programmation a été achevée. Les dispositifs de commande d'entrée/sortie (BUS R) sont des dispositifs de commande de bus de registre de mode d'essai qui introduisent dans le système la donnée dans le mode d'essai du système de mémoire. Les tampons d'entrée sont les entrées directes en ligne qui traduisent depuis un niveau d'entrée de logique de transistor à transistor, ou TTL, à l'extérieur du système vers un niveau CMOS à l'intérieur du système. Une donnée amenée au circuit WDLC 17 peut être placée sur un bus R (entrée/sortie) vers des sas de modules d'essais ou être envoyée à la machine d'état d'écriture sous commande de la machine d'état d'ordre 11. Des signaux de sortie du système 10 sont envoyés aux bornes DIO 0 à 7 par un circuit de sortie 19. Le circuit 19 comprend un circuit de polarisation de drain, des amplificateurs de détection, des dispositifs de commande de sortie et un multiplexeur de sortie. Le circuit de polarisation de drain et les amplificateurs de détection convertissent en tensions, qui peuvent être envoyées à l'extérieur du système 10 sous forme numérique, les niveaux de courant fournis par le réseau de mémoires. Les dispositifs de commande de sortie envoient les signaux sur les broches vers le circuit externe au système 10. Le multiplexeur de sortie détermine sous commande de la machine d'état d'ordre 11 les signaux qui doivent être envoyés aux dispositifs de commande de sortie pour être transférés au circuit extérieur.Les sorties possibles comprennent, entre autres, la sortie des amplificateurs de détection du réseau de mémoires, la sortie des registres de mode d'essai, des signatures indiquant que la microplaquette particulière est en cours de fonctionnement et la sortie des registres de statuts. Les signaux de commande aux bornes indiqués par la case 14 sont transférés à un circuit d'entrée de commande 20. Le circuit 20 comprend des dispositifs de décalage de niveaux d'entrée, des tampons de niveaux d'entrée et leur logique, des circuits de validation de mode d'essai, et des circuits semblables afin d'utiliser les signaux de commande à l'intérieur du système 10. Les signaux de commande provenant du circuit 20 sont transférés à la machine d'état d'ordre 11 et au circuit de sortie 19. Des adresses apparaissant sur des bornes d'adresse A0 à A16 sont transférées à deux circuits 22 et 23 qui comprennent des sas d'adresses, des tampons, des compteurs d'adresses et un circuit utilisé pour l'adressage du réseau de mémoires. Des adresses situées dans les sas d'adresses sont transférées pour être utilisées sur un bus d'adresse (bus A). A la droite de la machine d'état d'ordre 11 se trouve un circuit de synchronisation 25 qui accomplit la synchronisation des signaux asynchrones de commande se déplaçant entre la machine d'état d'ordre 11 et la machine d'état d'écriture. Le circuit 25 comprend aussi un circuit destiné à mettre en fonction et hors fonction des signaux d'horloge qui sont engendrés à l'intérieur de la machine d'état d'écriture. Ceci est souhaitable parce que la machine d'état d'écriture est utilisée de façon peu fréquente, et il est souhaitable de limiter la puissance utilisée par le système 10 lorsque la machine d'état d'écriture n est pas utilisée. Un circuit 27, au-dessous du circuit 25 à la Figure 1, comprend des circuits d'oscillateur et de génération de phase pour engendrer les deux signaux d'horloge qui sont utilisés à l'intérieur de la machine d'état d'écriture. Un circuit 28 est constitué par la machine d'état d'écriture et les dispositifs de commande et les circuits de commutation nécessaires pour le fonctionnement de cette machine d'état. Il exécute les diverses fonctions nécessaires pour commander la programmation et l'effacement réels du réseau associé de mémoires. Un circuit 29 de registre de statut, au-dessous de la machine d'état d'écriture 28 à la Figure 1, permet à un utilisateur d'interroger la machine d'état d'écriture pour déterminer son statut; la machine d'état d'ordre 11 permet à ce circuit d'être interrogé pendant que la machine d'état d'écriture est occupée soit à effacer soit à programmer. Ceci est la seule autre opération qui puisse être effectuée pendant ces opérations. Les circuits 31 et 32, situés au-dessous du circuit de registre de statut 29, comprennent des compteurs destinés à déterminer le nombre d'impulsions appliquées au réseau de mémoires dans une tentative particulière de programmation ou d'effacement et la largeur de l'impulsion de haute tension appliquée au réseau de mémoires pour une opération soit de programmation soit d'effacement. Au-dessus de la machine d'état d'ordre 11 à la Figure 1 se trouve un circuit 34 de mode d'essai qui comprend divers registres de mode d'essai. Ces registres peuvent être lus et écrits par le système au moyen de la machine d'état d'ordre 11 en utilisant le bus R et le bus A. A la droite de la Figure 1 se trouve un circuit d'interface de haute tension 36 qui applique les signaux de programmation et d'effacement du réseau associé de mémoires sous commande de la machine d'état d'écriture 28. Un bus S, le bus d'état du système, fournit des signaux au circuit 36 d'interface de haute tension ainsi qu'à plusieurs des autres circuits décrits ci-dessus. La Figure 2 est un schéma fonctionnel de la machine d'état d'ordre 11. La machine d'état d'ordre 11 comprend trois parties principales: une section d'entrée 40, une section logique de machine d'état 41 et une section de sortie 42. La section logique de machine d'état 41 comprend une logique 43 de machine d'état d'utilisateur qui est utilisée pour programmer et effacer le réseau de mémoires au moyen de la machine d'état d'écriture 28 et pour interroger le registre de statut 29 pour déterminer la condition de la machine d'état d'écriture 28. La section logique 41 de machine d'état comprend aussi une logique 45 de machine d'état de multiplexeur de sortie, ou outmux, qui commande le fonctionnement du multiplexeur de sortie du circuit 19 de la Figure 1 pour déterminer le transfert d'information hors du système 10. La partie finale de la section logique 41 de machine d ' état est la logique 46 de machine d'état d'essai qui commande tous les modes d'essai du système à l'aide du circuit 34 de mode d'essai Pour mettre en oeuvre le système, l'utilisateur dispose d'un jeu de huit ordres qui peuvent exécutés par la logique 43 de machine d'état de l'utilisateur. Ces ordres sont: ERASE SETUP (ou préparer effacement), PROGRAM SETUP (ou préparer programmation), CLEAR STATUS REGISTER (ou effacer registre de statut), READ STATUS REGISTER (ou lire registre de statut), READ SIGNATURE (ou lire signature), ERASE SUSPEND (ou suspendre effacement), ERASE RESUME (ou reprendre effacement), et READ ARRAY (ou lire réseau). Deux ordres, l'ordre ERASE SETUP suivi de l'ordre ERASE RESUME sont nécessaires pour effacer un programme memorisi dans un bloc particulier du réseau associé de mémoires. De la même façon, deux ordres, PROGRAMM SETUP suivi par la donnée et l'adresse où écrire sont nécessaires pour programmer ou reprogrammer un bloc particulier du réseau associé de mémoires.Les ordres CLEAR STATUT REGISTER et READ STATUS REGISTER sont utilisés pour effacer dans la machine d'état d'écriture et déterminer la condition de celle-ci. L'ordre READ SIGNATURE est utilisé pour transférer en dehors du système 10 des signaux indiquant que le système 10 est un élément particulier d'équipement et le nom de son fabricant. L'ordre ERASE SUSPEND est utilisé avec l'ordre ERASE RESUME pour permettre à l'effacement d'une partie de mémoire qui prend du temps d'être suspendue pendant que des opérations particulières du système sont effectuées. Finalement, l'ordre READ ARRAY permet de lire la donnée mémorisée dans le réseau de mémoires. Ce sont les seuls ordres qui peuvent être exécutés par l'utilisateur. Un jeu d'ordres d'essai qui comprennent TEST LATCH READ (ou lire sas d'essai), USER MODE READS (ou lire mode de l'utilisateur), TEST MODE GO (ou déclenchement de mode d'essai), TEST MODE STOP (ou arrêt de mode d'essai), et WRITE TEST LATCH (ou écrire sas d'essai) ne sont pas disponibles pour l'utilisateur. En général, ces ordres sont envoyés à la logique 45 de machine d'état d'essai et à la logique 46 de machine d'état de multiplexeur de sortie et impliquent des processus destinés à essayer la préparation et la condition de l'équipement. Les ordres utilisent des sas d'essai du circuit 34 de mode d'essai pour accomplir l'essai du réseau de mémoires. En plus de l'ordre READ ARRAY, il est engendré, en réponse aux opérations de la logique 43 de machine d'état d'ordre et de la logique 45 de machine d'état d'essai, plusieurs signaux qui mettent en oeuvre la logique 46 de machine d'état de multiplexeur de sortie pour fournir la sortie appropriée du système 10 et du réseau associé de mémoires pour l'opération particulière en cours. Ceux-ci seront indiqués plus loin dans la présente description. A la gauche du circuit d'entrée 40 à la Figure 2 sont représentés les signaux d'entrée auxquels répond le circuit 11. Le signal CDWEB est le signal de commande de validation d'écriture provenant du circuit 20 à la Figure 1. Ce signal provoque la génération de plusieurs signaux d'horloge à l'intérieur de la machine d'état d'ordre 11 par un circuit générateur de signaux d'horloge 47. Un signal WDDIN E7:0 ] est une version tamponnée de l'entrée de données provenant des bornes 12 de la Figure 1. Les ordres de l'utilisateur sont transférés par cette entrée vers une section logique 44 du circuit d'entrée 40 et vers la section logique 41 de la machine d'état. Un signal PDPWRDN envoyé à la section logique 44 est un signal d'abaissement de tension qui amène le système 10 à prendre un état de faible dissipation de puissance.Un signal CDENTSTB à la section logique 44 est un signal de validation provenant du circuit 20 de la Figure 1 pour accéder aux registres de mode d'essai. CDSETUP et CDTWRITE sont des signaux internes, engendrés par la machine d'état d'ordre 11 en réponse aux ordres de l'utilisateur, qui indiquent que le processus est en fonctionnement. Pendant les opérations de préparation d'effacement et de programmation, le signal CDSETUP est renvoyé pour indiquer que la première partie de l'opération particulière a été exécutée et que la machine attend un deuxième ordre. WDREADY et WDIDLE sont des signaux engendrés par la machine d'état d'écriture 28 et utilisés pour synchroniser les signaux de sortie de la machine d'état d'ordre 11 et de la machine d'état d'écriture 28 aux bornes de l'interface entre ces circuits.Des signaux sur le bus A et un signal de validation de microplaquette (CDCEB), un signal de validation de sortie (CDOEB), un signal de validation d'écriture (CDWEl), et un signal d'annulation de validation d'écriture (CDWEB) sont également fournis à un circuit logique 48 à l'intérieur du circuit de sortie 42 pour commander la synchronisation et l'utilisation des diverses opérations. En réponse à ces signaux d'entrée, le circuit logique 48 du circuit 11 fournit des signaux CDALE et CDDLE qui sont des signaux de commande destinés aux sas d'entrées et de données. Le circuit logique 48 fournit aussi des signaux CDABUSON (bus A en fonction), CDLATRB (lire sas d'essai), CDLATWB (écrire sas d'essai), CDGOMODE (déclencher mode d'essai), et CDTWRITE (écrire mode d'essai), qui sont tous désignés à la mise en oeuvre des sas de mode d'essai. Un jeu de sas 49 de la section de sortie 42 fournit des signaux de sortie CDERASE (effacer), CDPROG (programmer), CDSUSP (suspendre), et CDSTATRS (restaurer registre de statut) qui sont envoyés à la machine d'état d'écriture pour commander son fonctionnement. Les divers ordres et signaux mentionnés ci-dessus sont transférés à la machine d'état d'ordre 11 à ses bornes d'entrée. Ces signaux et ordres affectent, d'une manière qui sera décrite ci-après, le circuit logique des trois sections logiques 43, 45 et 46 de la machine d'état pour produire des états particuliers et pour engendrer les signaux de sortie décrits. Chacun des ordres d'entrée transférés à la section logique 41 de la machine d'état amène un état à être placé dans plusieurs sas d'état d'un circuit 50 de la section de sortie 42. Ces sas désignés par NDLAT1, NDLAT2 et NDLAT3 du circuit 50 gardent l'état des ordres de 1' utilisateur; deux sas CDOUTMX1 et CDOUTMX0 gardent l'état de la logique 46 de machine d'état de multiplexeur de sortie; et deux sas CDGOMODE et CDTWRITE gardent l'état de la logique 45 de machine d'état de mode d'essai.Certains de ces ordres affectent une section unique parmi les sections logiques 43, 45 et 46 de machine d'état tandis que d'autres ordres affectent deux sections logiques 43, 45 et 46 de la machine d'état. La Figure 3 décrit les états fournis en réponse aux divers signaux d'entrée et les ordres qui peuvent légitimement être fournis à la section logique 41. Pour chacun des états listés sous "User States" (ou états de l'utilisateur) , la logique 43 de machine d'état de l'utilisateur passe les sas listés dans l'état listé dans la deuxième colonne pour fournir les signaux sur les lignes de sortie depuis les circuits 42 comme représenté dans la colonne de droite. Les trois colonnes qui listent les états des sas du circuit 50 qui sont engendrés par les ordres de l'utilisateur sont lus de la manière suivante. Un zéro dans la première colonne signifie que le sas NDLAT1 n'est pas placé tandis qu'un un signifie que le sas est placé. Les mêmes indications dans la deuxième colonne se réfèrent de la même manière à l'état du sas NDLAT2 tandis que les indications de la troisième colonne se réfèrent à l'état du sas NDLAT3. De façon semblables les états qui peuvent être entrés par la logique 45 de machine d'état de multiplexeur de sortie sont listés dans la colonne de gauche. Le premier nombre d'une colonne médiane définit l'état du sas CDOUTMX1 du circuit 50 alors que le deuxième nombre définit l'état du sas CDOUTMX0 dans ce circuit 50 pendant chaque état particulier. Les états d'essai qui peuvent être entrés sont également indiqués à la Figure 3 d'une manière semblable à gauche. La première colonne des états internes indique l'état du sas CDGOMODE alors que la deuxième colonne indique l'état du sas CDTWRITE. Ces états de sas produisent eux-mêmes des signaux de sortie tels que définis dans la colonne de sortie. à droite à la Figure 3. Par exemple, les états de l'utilisateur désignés par les conditions de sas de la colonne "Internal States" (ou états internes) fournissent les signaux indiqués dans les cinq colonnes situées à droite. Un un dans une position indique que le signal est fourni; un zéro indique qu'aucun signal n'est fourni. La première position (à gauche) indique le signal CDERASE, la deuxième position indique le signal CDPROG, la troisième position indique le signal CDSTATRS, la quatrième position indique le signal CDSUSP, et la cinquième position (à droite) indique le signal CDSETUP. Chacun des états engendrés par la logique 46 de machine d'état de multiplexeur de sortie est indiqué par une combinaison des bits CDOUTMX0, CDOUTMX1, et CDOUTMX2. Les états ARRAY (ou réseau), SIG (ou signature), et STATUS (ou statut) sont indiqués par les combinaisons données de CDOUTMX0 et CDOUTMX1 quel que scit l'état de CDOUTMX2. En raison du nombre des broches de sortie disponibles sur le système, il existe un très grand nombre de combinaisons de sortie qui sont possibles. Certaines de ces combinaisons sont indéfinies. Il est indésirable que de telles combinaisons de sortie puissent affecter le circuit parce qu'elles peuvent, par exemple, provoquer des opérations indésirables éventuelles dans la machine d'état d'écriture ou le réseau de mémoires. La présente invention élimine la possibilité d'engendrer des combinaisons non souhaitées, indésirables et inconnues qui pourraient provoquer un défaut de fonctionnement du système 10 et du réseau associé de mémoires. La Figure 4 est un schéma d'état ou schéma logique indiquant le fonctionnement de la logique de la logique 43 de machine d'état de l'utilisateur de la Figure 2. Lorsque le système est mis en fonction, la logique 43 de machine d'état de l'utilisateur passe dans l'état NORMAL READ (ou lecture normale) indiqué par le bloc 60. Pour quitter cet état, il faut que la logique 43 de machine d'état de l'utilisateur reçoive un ordre STATUS CLEAR, un ordre PROGRAM SETUP ou un ordre ERASE SETUP. Tout autre ordre amènera la machine d'état de l'utilisateur à rester simplement dans l'état NORMAL READ comme représenté par les ordres d'entrée orientés vers cet état. Comme on peut le voir, tout ordre donné autre que ces trois ordres valides amène la logique de machine d'état de l'utilisateur à prendre l'état NORMAL READ indiqué par le bloc 60.Par conséquent, tout ordre qu'un utilisateur pourrait engendrer par erreur déplacera automatiquement vers cet état la logique 43 de machine d'état. Dans l'état NORMAL READ, aucun des sas NDLAT1 à 3 n'est placé. Par conséquent, aucun des signaux de sortie CDERASE, CDPROG, CDSTATRS, CDSUSP ou CDSETUP ne sont engendrés. En revanche, si l'un des ordres valides mentionnés ci-dessus est reçu, le fonctionnement passe de l'état NORMAL READ à un état dépendant de l'ordre. Par exemple, si la machine d'état de l'utilisateur reçoit l'ordre STATUS CLEAR et qu'elle est dans l'état NORMAL READ, la logique 43 de machine d'état de l'utilisateur saute à l'état STATUS CLEAR indiqué par un bloc 61. Dans cet état, la logique 43 de machine d'état de l'utilisateur place le verrou unique NDLAT3, et le signal de sortie unique CDSTATRS est produit et envoyé pour effacer le registre de statut. Dans l'état STATUS CLEAR, tout ordre autre que l'un des ordres valides STATUS CLEAR, PROGRAM SETUP et ERASE SETUP ramène la logique 43 de machine d'état d'utilisateur vers l'état NORMAL READ.Par exemple, l'ordre ERASE SUSPEND n'est valide qu'après que l'ordre ERASE SETUP a été donné: par conséquent, si cet ordre est donné dans l'état STATUS CLEAR de la logique 43 de machine d'état de l'utilisateur, la machine d'état de l'utilisateur passe à l'état NORMAL READ. Ce procédé, grâce auquel la logique 43 de machine d'état de l'utilisateur passe à l'état NORMAL READ lorsqu'est reçu un ordre quelconque qui est invalide à cet instant du fonctionnement de la machine d'état d'ordre 11, est une partie du procédé grâce auquel la machine d'état d'ordre 11 assure qu'il ne peut être engendré aucune condition invalide de sortie qui pourrait d'une façon quelconque affecter le réseau associé de mémoires ou un autre circuit associé. Si l'ordre PROGRAM SETUP (qui est un ordre valide) est reçu dans les états NORMAL READ ou STATUS CLEAR de la logique 43 de machine d'état de l'utilisateur, l'opération passe au bloc 62 de PROGRAM SETUP. Comme on peut le voir à la Figure 3, celui-ci place le sas NDLAT2 et engendre le signal de sortie CDSETUP. Le signal CDSETUP est renvoyé à la section d'entrée 40 de la machine d'état d'ordre 11 pour indiquer que la machine d'état d'écriture 28 est en train de programmer le réseau de mémoires et les entrées suivantes dans la machine d'état d'ordre doivent être interprétées comme adresse# de programme et données de programme, et non comme un ordre. Après réception de ce signal, la logique 43 de machine d'état d'utilisateur doit recevoir une adresse et une donnée pour programmer le réseau de mémoires afin de déplacer l'état PROGRAM ACTIVE indiqué par un bloc 63. En raison du signal CDSETUP et de l'état PROGRAM SETUP de la machine seules une adresse et une donnée de programmation du réseau de mémoires sont valides; et toute donnée apparaissant aux bornes DIO 0 à 7 est utilisée pour programmer le réseau de mémoires. Lorsqu'une donnée est recue au bloc 62 dans l'état PROGRAM SETUP. l'opération passe à l'état actif de programme au bloc 63, en placant les sas NDLAT2 et NDLAT3 et en engendrant un signal CDPROG qui est transféré à la machine d'état d'écriture 28. Ceci initie la programmation du réseau de mémoires sous commande de la machine d'état d'écriture 28. Tandis que la machine d'état d'écrIture est en cours de programmation du réseau de mémoires, elle renvoie à la machine d'état d'ordre 11 un signal WDREADY qui indique qu'aucun ordre ne devrait affecter la logique de machine d'état de l'utilisateur jusqu'à ce que la programmation soit complète. Pendant cette période, seul l'ordre READ STATUS envoyé à la machine d'état d'ordre peut affecter la logique 46 de la machine d'état de multiplexeur de sortie pour détecter le statut de la machine d'état d'écriture. Lorsque la machine d'état d'écriture 28 a terminé la programmation du réseau de mémoires, elle renvoie un signal WDREADY, et le fonctionnement de la logique 43 de machine d'état de l'utilisateur attend l'ordre suivant. A la réception de--l'ordre suivant, la logique 43 de machine d'état de l'utilisateur avance vers l'état STATUS CLEAR (si un ordre STATUS CLEAR est reçu), à l'état PROGRAM SETUP (si un ordre PROGRAM SETUP est reçu), à l'état ERASE SETUP (si un ordre ERASE SETUP est reçu') ou à l'état NORMAL READ (si un autre ordre quelconque est reçu). Si l'ordre ERASE SETUP est donné à un instant quelconque lorsqu'il est valide, l'opération passe vers un état ERASE SETUP représenté par un bloc 64. L'état ERASE SETUP place le verrou NDLAT1 et engendre un signal CDSETUP. Comme pour l'état PROGRAM SETUP, ce signal indique que la machine est en train d'effectuer une opération de préparation dans laquelle les ordres autres que ceux qui effectuent l'opération de préparation sont invalides. Dans l'état ERASE SETUP, le seul ordre valide pour la logique 43 de machine d'état de l'utilisateur est un ordre ERASE RESUME qui fait passer l'opération à l'état ERASE ACTIVE dans un bloc 65. Si un ordre invalide est reçu dans l'état ERASE SETUP, l'opération passe à un état ERASE BOTCHED (ou effacement manqué) au bloc 66 dans lequel tous les sas NDLAT1 à 3 sont placés. Ceci engendre les deux signaux CDERASE et CDPROG qui sont transférés à la machine d'état d'écriture 28. La machine d'état d'écriture 28 voit ces signaux comme indiquant que l'ordre ERASE RESUME n'a pas été reçu et que la tentative d'effacement a été manquée. La machine d'état d'écriture 28 place un bit d'erreur dans un registre de statut 29. Jusqu'à ce que ceci soit effectué, la machine 28 d'état d'écriture renvoie un signal SWDREADY et l'opération reste dans l'état ERASE BOTCHED. Lorsque l'indication d'erreur d'ordre a été mémorisée dans le registre de statut 29, la machine d'état d'écriture 28 renvoie un signal WDREADY et l'opération attend l'ordre suivant. Si un ordre ERASE RESUME est reçu dans l'état ERASE SETUP, l'opération passe à l'état ERASE ACTIVE au bloc 65. Cet état place les sas NDLAT1 et NDLAT3 et engendre un signal CDERASE qui est transféré à la machine d'état d'écriture 28. Ce signal initie une opération d'effacement sous commande de la machine d'état d'écriture 28. La machine d'état d'écriture 28 engendre un signal !WDREADY à la logique 43 de machine d'état d'utilisateur pendant la durée de l'opération d'effacement afin que tout ordre autre que ERASE SUSPEND soit ignoré, et l'opération continue dans l'état ERASE ACTIVE. Lorsque l'effacement est complet la machine d'état d'écritu" e 28 renvoie un signal WDREADY; et l'opération attend la réception d'un autre ordre. L'effacement d'un bloc complet du réseau de mémoires prend une quantité de temps significative. Par conséquent, il est parfois souhaitable d'interrompre le processus pour exécuter d'autres ordres qui n'interfèrent pas avec l'opération d'effacement. Si un ordre ERASE SUSPEND est reçu dans l'état ERASE ACTIVE pendant que la machine d'état d'écriture envoie un signal .WDREADY, l'opération passe à l'état ERASE SUSPEND. Cet état place les sas NDLAT1 et NDLAT2 et engendre des signaux CDERASE et CDSUSP à la machine d'état d'écriture 28. Dans cette condition, lorsque !WDREADY (l'opération d'effacement n'est pas complète) ou un signal WDIDLE est renvoyé, l'ordre ERASE RESUME ramène l'opération à l'état ERASE ACTIVE.L'absence de cet ordre maintient l'opération dans l'état ERASE SUSPEND à moins que la machine d'état d'écriture 28 n'indique que la suspension s'est effectuée juste à l'instant où l'opération d'effacement est achevée en renvoyant les deux signaux WDREADY et WDIDLE. Dans un tel cas, l'opération passe à l'état NORMAL READ. La Figure 5 est un schéma représentant le fonctionnement de la logique 45 de machine d'état de multiplexeur de sortie de la machine d'état de commande 11. Lorsque le système 10 est activé, l'opération de logique 43 de machine d'état de multiplexeur de sortie vient dans un état ARRAY indiqué par ud bloc 70 dans lequel le multiplexeur du circuit 19 de la Figure 1 est activé pour transférer des données à partir du réseau associé de mémoires. Dans l'état ARRAY, aucun des sas CDOUTMX0-1 n'est placé; et aucun signal de sortie n'est produit. Si un ordre de mode d'essai quelconque est reçu pendant cet état, pendant l'stat STATUS Indiqué au bloc 71 ou pendant l'état SIG indiqué au bloc 72, l'opération passe à un état R BUS ou DATA LATCH fou bus R ou sas de données) indique par un bloc 73. Dans cet état, le multiplexeur du circuit 19 est habituellement placé pour permettre de lire la sortie des résultats des opérations de mode d'essai. Cette opération utilise le bus R (le bus entrée/sortie) qui relie aux registres de mode d'essai. Pour déterminer si les résultats des opérations de mode d'essai ou si un sas de données doivent être détectés, l'adresse du bus A est détectée. Si l'adresse du bus A est autre que le F hexadécimal, les résultats du mode d'essai sont lus. Si l'adresse sur le bus A est F hexadécimal, c'est au contraire un sas de données qui est lu. Lorsque la machine est dans l'état de mode d'essai représenté dans le bloc 73, seul l'ordre USER MODE READS (ou lit mode d'utilisateur) transfère l'opération du multiplexeur vers l'un des états de l'utilisateur (STATUS, ARRAY ou SIGNATURE). Pour des ordres autres que l'un des ordres de mode d'essai, l'état dans lequel la logique 46 de machine d'état de multiplexeur de sortie peut se déplacer après que la système a été en fonctionnement dépend de la condition de la machine d'état d'écriture 28 Lorsque le système est mis en marche alors que la logique 46 de machine d'état de multiplexeur de sortie est dans l'état ARRAY au bloc 70, la machine d'état d'écriture 28 n'est pas en train de programmer ni d'effacer et elle renvoie, par conséquent, un signal WDREADY.Si l'opération de la machine d'état d'écriture n'est pas suspendue de sorte qu'il est renvoyé un signal !WDIDLE, l'ordre READ SIGNATURE (ou lire signature) prend la logique 46 de machine d'état de multiplexeur de sortie vers l'état SIG au bloc 72 et un ordre READ STATUS fait passer la logique 46 de machine d'état de multiplexeur de sortie vers l'état STATUS à un bloc 71. En plus de ces -#pératIons évidentes et directes, les ordres BRASE SYTUP et PROGRAM SETUP font passer la logique 46 de machine d'état de multiplexeur de sortie vers l'état STATUS au bloc 71 puisque, lorsque la machine d'état d'écriture commence à programmer ou à effacer, une lecture de statut est la seule opération sûre qui peut être réalisée.Dès lors que la machine d'état d'écriture 28 est en train de programmer ou d'effacer, et par conséquent de renvoyer un signal !WDREADY alors que la logique 46 de machine d'état de multiplexeur de sortie est dans l'état STATUS au bloc 71, tout ordre qui n'est pas un ordre de mode d'essai amène l'opération à rester dans l'état STATUS au bloc 71. C'est le seul état valide de la logique 46 de machine d'état de multiplexeur de sortie pendant ces opérations par la machine d'état d'écriture 28. Dans cet état, le sas CDOUTMX1 est placé et le statut du système est interrogé. En revanche, si la machine d'état d'écriture 28 n'est pas en train de programmer ou d'effacer, de sorte qu'un signal WDREADY est renvoyé, l'opération passe à l'état STATUS au bloc 71 si le signal WDIDLE est renvoyé, ce qui indique que le fonctionnement du réseau est suspendu et si un READ STATUS ou ERASE RESUME est reçu. La raison du passage vers ce bloc est évidente dans le cas du READ STATUS. Cependant, dans le cas de l'ordre ERASE RESUME, l'état STATUS est le seul état dans lequel il est possible d'entrer puisque la machine d'état d'écriture sera alors engagée dan un effacement du réseau de mémoires.Ainsi, comme avec la logique 43 de machine d'état de l'utilisateur, la logique 46 de machine d'état de multiplexeur de sortie renvoie l'état à une condition dans laquelle aucune sortie autre que celles qui sont prévues ne peut être exécutée, même si des ordres erronés sont présentés. Si la machine d'état d'ccriture 28 n'est pas en train de programmer ou d'effacer de sorte qu'un signal WDREADY est renvoyé, et que le signal WDIDLE est renvoyé, ce qui indique que l'effacement du réseau est suspendu, l'opération passe à l'état ARRAY au bloc 70 si un ordre autre que READ STATUS ou ERASE RESUME est reçu. Dans ces conditions, le transfert de données lues depuis le réseau de mémoires par le multiplexeur commandé par la logique 46 de machine d'état de multiplexeur de sortie est une opération sûre. D'une façon semblable, l'opération de la logique 46 de la machine d'état de rltiglexeur de sortie passe au réseau ARRAY au bloc 70 si les signaux WDREADY (la machine d'état d'écriture 28 ne programme ni n'efface) et !WDIDLE (la machine d'état d'écriture n'est pas suspendue) sont présents lorsque l'ordre est READ ARRAY ou tout ordre autre que READ SIS, ERASE SETUP, PROGRAM SETUP ou READ STATUS. Ainsi, la logique 46 de machine d'état de multiplexeur de sortie passe à l'état ARRAY chaque fois que la machine d'état d'écriture n'est pas suspendue mais est en train de programmer ou d'effacer et qu'un ordre invalide est reçu. Ainsi, comme avec la logique 43 de machine d'état d'utilisateur, la logique 46 de machine d'état de multiplexeur de sortie revient à un état dans lequel aucun ordre ne peut affecter le système de façon dommageable. Lorsque la machine d'état d'écriture est en cours de programmation ou d'effacement, tout ordre prend la logique 46 de machine d'état de multiplexeur de sortie vers l'état STATUS. Si la machine d'état d'écriture ne programme ni n'efface, des ordres ERASE SETUP, PROGRAM SETUP et READ STATUS prennent tous la logique 46 de machine d'état de multiplexeur de sortie vers l'état STATUS au bloc 71.Si l'opération de la machine d'état d'écriture est suspendue pendant une opération d'effacement, les ordres READ STATUS et ERASE RESUME renvoient la logique 46 de machine d'état de ultiplexeur de sortie vers l'état sur STATUS alors que d'autres ordres font passer l'opération vers l'état ARRAY dans lequel le réseau peut être lu pendant la suspension de l'opération d'effacement. Finalement, lorsque la machine d'état d'écriture n'est pas en train de programmer ni d'effacer et que l'opération d'effacement n'est pas suspendue, l'ordre READ ARRAY et tout ordre invalide amène la logique 46 de machine d'état de multiplexeur de sortie vers l'état ARRAY dans lequel des lectures du réseau sont seules possibles. Par conséquent, les opérations des deux sections 43 et 46 de logique de machine d'état sont liées de sorte que, pendant que la machine d'état d'écriture efface ou programme la mémoire, la logique 46 de machine d'état de multiplexeur de sortie ne peut répondre à aucun ordre invalide ni provoquer le transfert d'une information invalide. De cette manière, on parvient avec les conditions établies et mentionnées ci-dessus, à éliminer la possibilité d'ordres invalides provenant de la machine d'état d'ordre 11. La Figure 6 représente le fonctionnement de la logique 45 de machine d'état d'essai de la Figure 2. La logique 45 de machine d'état d'essai est alimentée dans l'état NOGO (ou indication d'arrêt) représenté par un bloc 75. Dans l'état NOGO, un ordre WRITE TEST LATCH (ou écrire sas dressai) déplace l'opération à l'état TEST WRITE SETUP NOGO (ou arrêt de préparation d'écriture d'essai) représenté par un bloc 76. Une écriture d'une adresse d'une donnée d'essai fait avancer la logique 45 de machine d'état d'essai en retour vers l'état NOGO. Cette boucle de fonctionnement (état NOGO à état TEST WRITE SETUP NOGO) est habituellement complétée un certain nombre de fois avant que tous les sas d'essai n'aient été placés et que la préparation ne soit achevée.Si, dans l'état NOGO, ni l'ordre TEST WRITE SETUP, ni l'ordre TEST MODE GO (ou déclencher mode d'essai) n'est recu l'opération repasse simplement de façon cyclée par l'état NOGO. Lorsque l'essai qui a été préparé est prêt à fonctionner, un ordre TEST MODE GO est donné; et l'état passe de NOGO à GO (déclencher) indiqué par un bloc 78 L'état GO place le sas CDGOMODE et amène le mode d'essai particulier à être mis en oeuvre. Pendant l'état GO, l'opération peut accepter un ordre WRITE TEST LATCH en réponse auquel elle se déplace vers l'état TEST WRITE SETUP GO (ou déclencher préparation d'écriture d'essai) représenté par un bloc 79. Lorsque le sas est écrit, l'opération revient à l'état GO et exécute tout mode d'essai. L'opération reste dans l'état GO jusqu'à ce que soit reçu un ordre TEST MODE STOP (ou arrêter mode d'essai) et elle repasse alors au cycle de l'état NOGO. Comme expliqué ci-dessus, les divers ordres utilisés pour mettre en oeuvre la logique 45 de machine d'état d'essai affectent également la logique 46 de machine d'état de multiplexeur de sortie pour commander le multiplexeur d'une manière telle que les résultats de l'opération de mode d'essai peuvent être évalués. Bien que la présente invention ait été décrite selon les termes d'un mode de réalisation préféré, on comprendra que diverses variantes et altérations peuv#ent être apportées par l'homme de l'art sans s'écarter de l'esprit et du cadre de la présente invention. La présente invention doit donc être mesurée selon les termes des revendications ci-jo#Lntes. Revendications 1. Machine d'état d'ordre destinée à un circuit de commande associé à un réseau de mémoires, caractérisée en ce que le circuit de commande inclut un moyen de programmation et d'effacement du réseau de mémoires comprenant un premier moyen logique de machine d'état destiné à fournir des signaux de commande pour lire le réseau de mémoires et pour commencer en réponse à des ordres les opérations des moyens de programmation et d'effacement du réseau de mémoires, et un deuxième moyen logique de machine d'état destiné à commander l'information dérivée du réseau de mémoires, le premier et le deuxième moyen logiques de machine d'état étant aptes à assumer, en réponse à un ordre invalide quelconque, des états prédéterminés qui n'entraînent aucun effet défavorable, ni sur le réseau de mémoires ni sur le circuit de commande. 2. Machine selon la revendication 1 caractérisée en ce que le deuxième moyen logique de machine d'état destiné à commander une information dérivée du réseau de mémoires comprend un moyen pour fournir une information indiquant le statut d'opération du réseau de mémoires. 3. Machine selon la revendication 1 caractérisée en ce que le deuxième moyen logique de machine d'état destiné à commander une information dérivée du réseau de mémoires comprend un moyen pour fournir une information indiquant une signature du réseau de mémoires. 4. Machine selon la revendication 1 caractérisée en ce qu'elle comprend en outre un troisième moyen logique de machine d'état pour commander les essais du réseau de mémoires. 5. Machine de commande du fonctionnement d'un circuit caracterisee en ce qu'elle comprend un moyen destiné à fournir plusieurs états prédéterminés dont chacun est engendré en réponse à un ordre entre prédéterminé dans une condition particulière du circuit en cours de commande; et un moyen pour fournir, en réponse à un ordre entré invalide cuelconque, des états choisis parmi lesdits états prédéterminés. 6. Machine selon la revendication 5 caractérisée en ce que le moyen destiné à fournir, en réponse à un ordre entré invalide quelconque, des états choisis parmi lesdits états prédéterminés fournit des états choisis pour n exercer aucun effet nuisible sur le circuit en cours de commande. 7. Machine selon la revendication 5, caractérisée en ce que le circuit commandé comprend un réseau de mémoires à long terme qui est programmable électroniquement. 8. Machine selon la revendication 5 caractérisée en ce que la machine d'état d'ordre comprend un moyen de programmation et d'effacement d'un réseau de mémoires à long terme qui est programmable électroniquement. 9. Machine selon la revendication 5 caractérisée en ce que la machine d'état d'ordre comprend un premier moyen logique de machine d'état destiné à fournir des signaux de commande pour lire le réseau de mémoires et pour initier en réponse à des ordres le fonctionnement du moyen de programmation et d'effacement du réseau de mémoires, et un deuxième moyen logique de machine d'état destiné à commander une information dérivée du réseau de mémoires. 10. Machine selon la revendication 9 caractérisée en ce que le deuxième moyen logique de machine d'état destiné à commander une information dérivée du réseau de mémoires comprend un moyen pour fournir une information indiquant le statut de fonctionnement du réseau de mémoires. 11. Machine selon la revendication 9 caractérisée en ce que le deuxième moyen logique de machine d'état destiné à commander une information dérivée du réseau de mémoires comprend un moyen pour fournir une information indiquant une signature du réseau de mémoires. 12. Machine selon la revendication 9 caractérisée en ce qu'elle comprend en outre un troisième moyen logique de machine d'état pour commander les essais du réseau de mémoires.