FR 2673324 A1 19920828 FR 9108890 A 19910715 i La présente invention se rapporte à un procédé de production d'un dispositif semiconducteur, et plus particulièrement à un procédé de production d'un dispositif CMOS bipolaire devant comprendre un transistor CMOS unipolaire avec une porte en polysilicium et des transistors NPN et VPNP auto-alignés sur la même pastille. Dans un procédé conventionnel de production d'un dispositif CMOS bipolaire, comme les transistors bipolaires NPN et VPNP ne s'alignent pas automatiquement par l'émetteur et la base, la densité d'implantation et la vitesse de fonctionnement sont inférieures aux transistors à auto-alignement. De même, un transistor NPN ou PNP latéral bipolaire est inférieur à un transistor NPN ou PNP bipolaire vertical par la capacité de traitement de courant et la vitesse de fonctionnement. Par conséquent, la présente invention a pour but de résoudre les problèmes ci-dessus mentionnés. La présente invention a pour objet de procurer un procédé de production d'un dispositif CMOS bipolaire pour réaliser une vitesse rapide, une haute efficacité et une grande densité d'implantation. Les objectifs ci-dessus sont atteints selon la présente invention par un transistor CMOS ayant une porte en polysilicium et des transistors bipolaires auto-alignés NPN et VPNP sur une même pastille. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention, et dans lesquels: la figure 1 est une vue d'une structure verticale expliquant un dispositif CMOS bipolaire produit selon la présente invention; et les figures 2 A à 2 O sont des vues montrant la structure verticale expliquant le procédé de production d'un dispositif CMOS bipolaire selon la présente invention. La présente invention est caractérisée en ce qu'elle comprend des transistors NPN et VPNP qui sont auto-alignés et un transistor CMOS ayant une porte en polysilicium. Le procédé de production d'un dispositif CMOS bipolaire selon la présente invention est le suivant. La figure 2 A montre qu'après formation d'une couche profondément enfouie du type N pour un transistor VPNP, on élimine une couche d'oxyde, qui est formée au moyen d'une oxydation locale de silicium selon un procédé normal à puits double et à fond double. Afin d'isoler la couche de fond 2 du type p+ pour former la région de collecteur d'un transistor VPNP du susbtrat 1 du type p, une couche profondément enfouie 60 est formée et ensuite la couche de fond 2 du type p+ et la couche de fond 3 du type n+ sont formées au moyen d'un processus conventionnel. Une couche épitaxiée intrinsèque est tirée sur les couches 2 et 3 Un puits 4 du type p et un puits 5 du type N sont formés et une région d'arrêt de canal 6 est formée pour empêcher une inversion de champ. Une couche d'oxyde 7 est sélectivement formée par l'oxydation locale du silicium. Comme le montre la figure 2 B, après avoir tiré une couche d'oxyde 8 qui sera sacrifiée, sur la pastille, sur une épaisseur de 40-80 nm, un film de vernis photosensible 9 est enduit sur toute la surface de la pastille pour former une région de collecteur du transistor PNP vertical (VPNP). La fenêtre de collecteur 10 du transistor VPNP est ouverte par photolithographie et ensuite des ions de bore sont implantés à travers la fenêtre 10 jusqu'à une dose de x 1014 à 2 x 105 ions/cm 2. Comme le montre la figure 2 C, le vernis photosensible 9 est enlevé, et un vernis photosensible 11 est enduit sur toute la surface de la pastille pour former une région de collecteur du transistor NPN. Une fenêtre de collecteur 12 est ouverte sur la région de collecteur du transistor NPN par photo- l O lithographie et des ions de phosphore sont implantés à travers la fenêtre de collecteur 12 jusqu'à une dose de 5 14 15 2 x 1 O à 2 x 10 ions/cm. Comme le montre la figure 2 D, le vernis photosensible 11 est enlevé, et la pastille est recuite à haute température de manière que se forme une région diffusée de collecteur 13 pour le transistor NPN et une région diffusée de collecteur 14 pour le transistor VPNP. La couche d'oxyde 8 à sacrifier est enlevée par attaque humide et la couche d'oxyde de porte 15 est tirée sur une épaisseur de 10-30 nm. Après avoir déposé une couche de polysilicium 16 sur toute la surface de la pastille à une épaisseur de 60 nm, un vernis photosensible 17 est enduit sur la pastille pour former une région de base pour le transistor NPN La fenêtre de base 18 du transistor NPN est ouverte sur la région de base par une photo-lithographie et ensuite des ions de bore sont implantés à travers la fenêtre de base 18 jusqu'à une dose de x 1013 à 5 x 104 ions/cm 2. Comme le montre la figure 2 E, le vernis photosensible 17 est enlevé et un vernis photosensible 19 est dopé sur toute la surface de la pastille pour former une région de base pour le transistor VPNP. La fenêtre de base 20 du transistor VPNP est ouverte sur la région de base par photolithographie et des ions de phosphore sont implantés à travers la fenêtre de base 20 sur une dose de 1 x 1014 à 7 x 1014 ions/cm 2 (l'ordre de l'implantation des ions décrit en se référant aux figures 2 D et 2 E peut être changé). Comme le montre la figure 2 F, le vernis photo- sensible 19 est enlevé et un recuit conventionnel est accompli à une haute température de manière qu'il se forme une région intrinsèque de base 21 du transistor NPN et une région intrinsèque de base 22 du transistor VPNP. Un vernis photosensible 23 est dopé sur toute la surface de la pastille. Une région 24 du transistor NPN, une région 25 du transistor VPNP et une région enfouie de contact du transistor CMOS sont attaquées par photolithographie de manière qu'il se forme une couche de polysilicium 16 et un film d'oxyde de porte. Comme le montre la figure 2 G, le vernis photosensible 23 sur la pastille est enlevé On dépose une couche de polysilicium 26 sur une épaisseur de 200 à 400 nm puis des ions d'arsenic sont implantés à une dose de 6 x à 1 x 1016 ions/cm 2 Comme le montre la figure 2 H, un film 27 en W Si 2 est déposé sur toute la surface du polysilicium ci- dessus, sur une épaisseur de 100 à 200 nm, au moyen d'un procédé de dépôt chimique en phase vapeur et un film d'oxyde 28 est déposé sur le film de W Si 2 sur une épaisseur de 100 à 400 nm, au moyen du procédé de dépôt chimique en phase vapeur. Le film d'oxyde 28, le film 27 de W Si 2, la couche de polysilicium 16 et le film d'oxyde de porte 15 sont attaqués par photolithographie de manière à former la porte 29 du transistor MOS à canal n, la porte 30 du transistor MOS à canal p, l'émetteur 31 et le collecteur 32 du transistor NPN et la base 33 du transistor VPNP. Comme le montre la figure 2 I, toute la surface de la pastille est enduite d'un vernis photosensible 34 par un procédé conventionnel et la fenêtre 35 du transistor MOS à canal N est ouverte. Des ions de phosphore sont implantés par la fenêtre 35 pour former un drain légèrement dopé du type n. Comme le montre la figure 2 J, après élimination du vernis photosensible 34, la totalité de la surface de la pastille est enduite d'un vernis photosensible 36 pour former un drain légèrement dopé du type p. Ensuite, une fenêtre 37 du transistor MOS à canal p est ouverte puis des ions de bore ou des ions de BF 2 sont implantés par la fenêtre 37. Comme le montre la figure 2 K, le vernis photosensible 36 est enlevé. Le film d'oxyde est déposé sur une épaisseur de 300 à 700 nm par un procédé conventionnel de dépôt chimique en phase vapeur, et une attaque d'ions réactifs d'attaque anisotrope est accomplie pour former une paroi latérale d'oxyde 38. Comme le montre la figure 2 L, afin de former la source et le drain du transistor MOS à canal n, la totalité de la surface de la pastille est enduite d'un vernis photosensible 39. Une fenêtre 40 du transistor MOS à canal N est ouverte et des ions d'arsenic sont implantés à travers la i 11 2 fenêtre 40 à une dose de 1 x 10 à 9 x 10 ions/cm Comme le montre la figure 2 M, le vernis photo- sensible 39 est enlevé. Afin de former une source et un drain pour le transistor MOS à canal p, l'émetteur et le collecteur du transistor VPN et la base extrinsèque du transistor NPN, la totalité de la surface de la pastille est enduite d'un vernis photosensible 41. Des fenêtres 42, 43, 44 et 45 sont ensuite ouvertes. En effet, les régions de source et de drain du transistor MOS à canal p, la région d'émetteur et la région de collecteur du transistor VPNP et la région de base extrinsèque du transistor NPN sont exposées. Comme le montre la figure 2 N, après avoir implanté des ions de BF 2 sur une dose de 1 x 1015 à 5 x 1015 2 2 ions/cm, le vernis photosensible 41 est enlevé Un film d'oxyde 46 est déposé sur la totalité de la surface de la pastille sur une épaisseur de 200 700 nm par un procédé de dépôt chimique en phase vapeur. Un recuit normal est accompli à haute température de manière à former une région diffusée de source et de drain 47 du transistor MOS à canal n, une région diffusée de source et de drain 48 du transistor MOS à canal p, une région diffusée d'émetteur 49 et une région diffusée de base extrinsèque 50 du transistor VPNP et une région diffusée d'émetteur 51 et une région de base extrinsèque diffusée 52 du transistor NPN. A ce moment, la région d'émetteur 51 du transistor NPN est formée par diffusion des ions d'arsenic de la couche de polysilicium 16 dopée d'arsenic de forte concentration. La région de base extrinsèque 50 du transistor VPNP est également formée par le même procédé. Dans les étapes ci-dessus mentionnées, l'étape de former le film de W Si 2 sur la couche de polysilicium peut être omise. Ensuite, on accomplit un procédé normal de contact et une métallisation de manière à mener les étapes jusqu'à la figure 2 O. Un dispositif CMOS bipolaire produit selon la présente invention est supérieur à un dispositif non auto-aligné par sa vitesse de fonctionnement et la densité intégrée du fait de l'auto-alignement d'un transistor bipolaire NPN et d'un transistor VPNP. De même, un dispositif CMOS ayant une porte en silicium et des transistors NPN et VPNP auto-alignés est intégré sur une même pastille donc on peut obtenir un dispositif CMOS à deux fonctions, analogique et numérique. Sur les figures 1 et 2 O, E signifie émetteur, B signifie base, C signifie collecteur, S est la source et D est le drain. R E V E N D I C A T I O N S 1 Procédé de production d'un dispositif CMOS bipolaire devant comprendre un transistor CMOS unipolaire avec une porte en polysilicium et des transistors NPN et VPNP auto-alignés sur la même pastille, caractérisé en ce qu'il comprend: une première étape de former une couche profondément enfouie ( 60) pour l'isolement d'une couche de fond ( 2) du type p+ devant former la région de collecteur d'un transistor VPNP à partir d'un susbtrat ( 1) du type p, l O de former ladite couche ( 2) de fond du type p+ et une couche ( 3) de fond du type n+ par un procédé conventionnel, de faire croître une couche épitaxiée intrinsèque sur lesdites couches ( 2 et 3) de former un puits ( 4) du type p et un puits ( 5) du type n, de former une région d'arrêt de canal ( 60) pour empêcher l'inversion de champ et de former sélectivement une couche d'oxyde ( 7) au moyen d'une oxydation locale normale de silicium; une deuxième étape de croissance d'une couche sacrifiée d'oxyde ( 8) sur la pastille jusqu'à une épaisseur de 40 80 nm, d'enduire la totalité de la surface de la pastille d'un vernis photosensible ( 9) pour former une région de collecteur du transistor PNP vertical, d'ouvrir la fenêtre de collecteur ( 10) dudit transistor VPNP par photolithographie et d'implanter des ions de bore à travers ladite fenêtre ( 10) jusqu'à une dose de 5 x 1014 à 2 x 105 ions/cm 2; une troisième étape d'élimination dudit vernis photosensible ( 9), d'enduction d'un vernis photosensible ( 11) sur la totalité de la surface de la pastille pour former une région de collecteur d'un transistor NPN; d'ouverture d'une fenêtre de collecteur ( 12) sur ladite région de collecteur dudit transistor NPN par photolithographie et d'implantation d'ions de phosphore à travers la fenêtre de collecteur ( 12) sur une épaisseur de x 1014 à 2 x 10 5 ions/cm 2; une quatrième étape d'élimination du vernis photosensible ( 11), de formation de la région diffusée de collecteur ( 13) du transistor NPN et de la région diffusée de collecteur ( 14) du transistor VPNP par recuit de la pastille à haute température, d'élimination de la couche sacrifiée d'oxyde ( 8) par une attaque du type humide, de croissance d'un film de porte ( 15) sur une épaisseur de 10 à 30 nm, de dépôt de ladite couche de polysilicium ( 16) sur la totalité de la surface de la pastille sur une épaisseur de 30 à 60 nm, d'enduction d'un vernis photosensible ( 17) sur la couche ( 16) pour former une région de base du transistor NPN, d'ouverture d'une fenêtre de base ( 18) du transistor NPN sur la région de base par photolithographie et d'implantation d'ions de bore à travers la fenêtre de base ( 18) jusqu'à une dose de 1 x 1014 à 5 x 1015 ions/cm 2; une cinquième étape d'élimination du vernis photosensible ( 17), d'enduction d'un vernis photosensible ( 19) sur la totalité de la surface de la pastille pour former une région de base du transistor VPNP, d'ouverture d'une fenêtre de base ( 20) du transducteur VPNP sur la région de base, par photolithographie, d'implantation d'ions de phosphore à travers la fenêtre de base ( 20) sur une dose de 1 x 1 014 à 7 x 1 014 ions/cm 2 une sixième étape d'élimination du vernis photosensible ( 19), de formation d'une région de base intrinsèque ( 21) du transistor NPN et d'une région de base intrinsèque du transistor VPNP en accomplissant un recuit conventionnel à haute température, d'enduction d'un vernis photosensible ( 23) sur la totalité de la surface de la pastille et de formation d'une couche de polysilicium ( 16) et d'un film d'oxyde de porte par attaque d'une région ( 24) du transistor NPN, d'une région ( 25) du transistor VPNP et d'une région enfouie de contact du transistor CMOS par photolithographie; une septième étape d'élimination du vernis photosensible ( 23) sur la pastille, de dépôt d'une couche de polysilicium ( 26) sur une épaisseur de 200 à 400 nm et d'implantation d'ions d'arsenic sur une dose de 6 x 10 a 5 à 1 x 1016 ions/cm 2; une huitième étape de dépôt d'un film ( 27) de W Si 2 sur la totalité de la surface de la pastille sur une épaisseur de 100 à 200 nm par dépôt chimique en phase vapeur, dépôt d'un film d'oxyde ( 28) sur ledit film de W Si 2 sur une épaisseur de 200 à 400 nm par dépôt chimique en phase vapeur, et formation d'une porte ( 29) du transistor MOS à canal n, d'une porte ( 30) du transistor MOS à canal p, d'un émetteur ( 31) et d'un collecteur ( 32) du transistor NPN et d'une porte ( 33) du transistor VPNP par élimination du film d'oxyde ( 28), du film ( 27) de W Si 2, de la couche de polysilicium ( 16) et d'un film d'oxyde de porte ( 15) au moyen de photo lithographie une neuvième étape d'enduction de la totalité de la surface de la pastille par un vernis photosensible ( 34) par un procédé conventionnel, d'ouverture d'une fenêtre ( 35) du transistor MOS à canal N et d'implantation d'ions de phosphore à travers la fenêtre ( 35) pour former un drain légèrement dopé du type N; une dizième étape d'élimination du vernis photosensible ( 34), de dopage de la totalité de la surface de la pastille par un vernis photosensible ( 36) pour former un drain légèrement dopé du type p, d'ouverture d'une fenêtre ( 37) du transistor MOS à canal du type p et d'implantation d'ions de bore ou d'ions de BF+ à travers la fenêtre ( 37) une onzième étape d'élimination du vernis photo- sensible ( 36), de dépôt d'un film d'oxyde sur une il épaisseur de 300 à 700 nm par dépôt chimique en phase vapeur conventionnel et d'accomplissement d'une attaque d'ions réactifs ou d'une attaque anisotrope pour former une paroi latérale d'oxyde ( 38); une douzième étape d'enduction de la totalité de la surface de la pastille par un vernis photosensible ( 39) pour former une source et un drain du transistor MOS à canal n, d'ouverture d'une fenêtre ( 40) du transistor MOS à canal N et d'implantation d'ions d'arsenic à travers la fenêtre ( 40) sur une dose de 1 x 1015 à 9 x 1015 ions/cm; une treizième étape d'élimination du vernis photosensible ( 39), de dopage de la totalité de la surface de la pastille par un vernis photosensible ( 41) afin de former une source et un drain du transistor MOS à canal du type p, un émetteur et un collecteur du transistor VPNP et une base extrinsèque du transistor NPN, et d'ouvrir des fenêtres ( 42, 43, 44 ou 45); et une quatorzième étape d'implantation d'ions de 15 2 BF+ sur une épaisseur de 1 x 10 à 5 x 10 ions/cm d'élimination du vernis photosensible ( 41), de dépôt d'un film d'oxyde ( 46) sur la totalité de la surface de la pastille sur une épaisseur de 200 à 700 nm par un procédé de dépôt chimique en phase vapeur et de formation d'une région diffusée de source et de drain ( 47) du transistor MOS à canal n, d'une région diffusée de source et de drain ( 48) du transistor MOS à canal p, d'une région diffusée d'émetteur ( 49) et d'une région de base extrinsèque diffusée ( 50) du transistor VPNP, et formation d'une région diffusée d'émetteur ( 51) et d'une région diffusée de base extrinsèque ( 52) du transistor NPN, en accomplissant un recuit normal à haute température. 2 Procédé selon la revendication 1, caractérisé en ce que la porte en polysilicium du transistor MOS forme l'émetteur du transistor NPN et la base du transistor VPNP. 3 Procédé selon la revendication 2, caractérisé en ce que la base extrinsèque du transistor NPN et l'émetteur du transistor VPNP sont auto-alignés par la porte en polysilicium. 4 Procédé selon la revendication 2, caractérisé en ce que la région d'émetteur du transistor NPN et la région de base extrinsèque du transistor VPNP sont formées par diffusion d'ions d'arsenic de la porte de polysilicium.