FR 2669133 A1 19920515 FR 9014048 A 19901113 ARBITRE DE PRIORITE ENTRE AU MOINS DEUX DISPOSITIFS DEMANDEURS A PRIORITES DANS UN SYSTEME A MICROPROCESSEUR La présente invention concerne un arbitre de priorité entre au moins deux dispositifs demandeurs émettant de manière indépendante chacun une requête d'accès au bus d'un système à microprocesseur. Le microprocesseur concerné par l'invention est du type qui comporte une entrée d'un signal de requête de prise de bus et une sortie d'un signal d'acquittement de la requête de prise de bus. Dans l'art antérieur, de tels microprocesseurs ont déjà été utilisés dans des systèmes comportant un bus système sur lequel accèdent des demandeurs indépendants. On citera notamment des microprocesseurs de la famille INTEL 86 (8086, 8088, 80186, 80286, 80386, 80486, etc.) ou encore les microprocesseurs NEC V20 ou V30. Le microprocesseur comporte une broche d'entrée notée HOLD et une broche de sortie appelée HLDA. Quand un dispositif externe au microprocesseur veut avoir accès au bus système commandé par le microprocesseur, il émet une requête d'accès au bus sous forme d'une signal HOLD. Quand, relativement au cycle d'horloge du microprocesseur, le signal HOLD est reçu en fonction des tâches et des interruptions en cours, le microprocesseur émet un acquittement de la requête sous forme d'un signal HLDA. Le demandeur est satisfait tant que le signal HLDA et le signal HOLD sont actifs. Le problème se pose quand un second demandeur demande un accès concurrent, notamment si les signaux HOLD qu'émettent chacun des demandeurs sont classés en fonction d'une priorité prédéterminée. Dans un système d'accès avec priorité sur le bus système, selon l'art antérieur, la priorité accordée à un demandeur peut être ravie par une priorité de rang supérieur, interrompant l'échange d'informations du demandeur de rang inférieur en cours. Une telle situation peut être insupportable, par exemple si le demandeur est un dispositif de gestion d'un disque dur puisqu'alors l'échange est interrompu. Dans l'art antérieur, on a proposé des systèmes plus évolués qui résolvent ces conflits, mais au prix d'informations supplémentaires distribuées en série sur chacun des demandeurs par l'intermédiaire de broches supplémentaires fixant l'ordre de priorité. Cette solution de l'art antérieur présente, notamment, l'inconvénient de modifier au point de vue matériel chacun des demandeurs et de nécessiter un codeur de réception du signal de résolution de conflit dans chacun d'entre eux. La présente invention apporte remède à ces inconvénients de l'art antérieur, notamment en ce que l'arbitre de l'invention n'a besoin en entrée que des signaux de requête de bus et du signal unique de réponse du microprocesseur. Il fournit en sortie des signaux résolvant les priorités qui prennent la place du signal d'acquittement émis par le microprocesseur. Un tel dispositif autorise l'accès en cas de requêtes simultanées et supprime le problème de l'interruption d'un accès établi au profit d'un demandeur de priorité de rang supérieur. En effet, la présente invention concerne un arbitre de priorité d'au moins deux dispositifs demandeurs émettant de manière indépendante chacun une requête d'accès au bus d'un système à microprocesseur, le microprocesseur étant du type comportant une entrée d'un signal de requête de prise de bus et une sortie d'un signal d'acquittement de la requête de prise de bus. L'invention est caractérisée notamment en ce que l'arbitre comporte un circuit générateur d'un signal de requête d'accès à destination du microprocesseur en fonction des priorités prédéterminées inscrites dans l'arbitre et générateur de signaux particuliers d'acquittement d'accès transmis après la réponse du microprocesseur en réponse aux demandeurs ayant présentés une requête. D'autres caractéristiques et avantages de la présente invention seront mieux compris à l'aide de la description et des dessins. annexés qui sont La figure 1 : un schéma représentant un système à un seul demandeur sur un microprocesseur utilisé dans un système de l'invention La figure 2 : un chronogramme de signaux de requête et d'acquiesement dans le système de la figure 1 La figure 3 : un dispositif selon l'art antérieur, pour résoudre les problèmes de priorité La figure 4 : un schéma général d'un mode de réalisation selon la présente invention La figure 5 : un développement d'un mode de réalisation particulier d'un des circuits de la figure 4 ; La figure 6 : une table de vérité représentant le fonctionnement de l'invention selon le mode de réalisation de la figure 5. A la figure 1, on a représenté un système mettant en oeuvre un microprocesseur 1 de la famille INTEL 8086. Dans les microprocesseurs de ce type, le microprocesseur est connecté par des broches externes à un bus système 2 qui connecte principalement les lignes de commande, de données et d'adresse traitées par le microprocesseur et tout dispositif autre auquel il est relié. D'autre part, le microprocesseur 1 comporte une borne d'entrée 3, destinée à recevoir un signal de requête ou de demande d'un accès au bus système par un dispositif externe 4, dit demandeur. Le demandeur 4 comporte lui aussi des accès 5 au bus système 2 de façon à pouvoir échanger des commandes, des données et des adresses avec le reste du système géré par la microprocesseur 1 ou tout autre dispositif. Enfin, le dispositif 4 demandeur comporte une borne de sortie 6 émettrice d'un signal de requête d'un accès au bus système demandé au microprocesseur 1. Avant tout échange de données ou tout accès au bus en lecture ou en écriture, en entrée ou en sortie, le demandeur émet une requête par la borne 6 qui est reçue sous forme d'un signal appelé signal HOLD par la borne d'entrée 3 de requête du microprocesseur 1. En fonction du séquencement de ces horloges internes, non représentées aux dessins, le microprocesseur 1 émet un signal d'acquittement HLDA de la requête par une borne de sortie 7. Ce signal est transmis au demandeur qui le reçoit sur une borne d'entrée 8. Ce signal d'acquittement HLDA doit parvenir au demandeur pendant que le signal de requête HOLD est maintenu à son niveau actif. Cette configuration est représentée à la figure 2. A la figure 2, lors d'une période d'une horloge CLK, un front montant 9 d'un signal de requête HOLD parvient sur la ligne HOLD entre le demandeur 4 et le microprocesseur 1. Lors d'un autre cycle d'horloge, en fonction de nécessités internes gérées par son logiciel propre, le microprocesseur émet enfin un signal d'acquittement HLDA lors d'un front montant 10 après une durée Ti.A partir de l'instant 11 jusqu'à l'instant 12 de maintien du signal HOLD, les deux signaux HOLD et HLDA sont tenus actifs. Le bus système est réservé aux accès du demandeur 4. Après l'instant référencé 12 à la figure 2, le signal HOLD retombe lors d'un front descendant 13, qui représente l'information fournie par le demandeur 4 au microprocesseur 1, selon laquelle le demandeur 4 n'a plus besoin du bus système 2. Le signal HLDA retombe ensuite après une durée To au niveau inactif lors d'un front descendant 14. Les durées Ti et To sont toutes les deux imposées par le microprocesseur 1. Dans un tel système, il est possible que par composition de différentes requêtes, plusieurs demandeurs émettent des requêtes d'accès au bus système. Si les requêtes sont inscrites dans des espaces de temps disjoints, on dit qu'il n'y a pas de conflit d'accès sur le bus, et le bus système fonctionne convenablement. Cependant, un problème survient quand deux requêtes arrivent en conflit - tout d'abord si les signaux de requêtes HOLD 1 et HOLD2 de deux demandeurs différents parviennent avant l'émission du signal d'acquittement par le microprocesseur ; ou, - dans un système à gestion de priorités des demandeurs, un second demandeur à priorité supérieure peut ravir la priorité à un demandeur ayant déjà reçu une autorisation d'accès au bus. A la figure 3, on a représenté un système selon l'art antérieur qui permet de résoudre ces deux problèmes de conflit d'accès au bus système par différents demandeurs. Un microprocesseur 15 est relié par un accès 16 au bus système 17. Des demandeurs 18 et 19, pouvant être en nombre supérieur à deux, ont des accès repectivement 20 et 21 au bus système 17. Les demandeurs 18 et 19 et le microprocesseur 15 sont connectés au point de vue des signaux HOLD et HLDA du microprocesseur en série ("daisy chais dans la littérature de langue anglaise). Chaque demandeur comporte quatre bornes d'entrée/ sortie liées au transfert et à l'élaboration des signaux HOLD et HLDA particuliers. Ainsi, le demandeur 18 comporte respectivement une borne 22 et le demandeur 19 une borne 23 qui émettent indépendamment l'une de l'autre des signaux HOLD1 et HOLD2 de requête d'accès au bus. La broche 22 du demandeur 18 le plus proche de la borne d'entrée HOLD du microprocesseur 15 est connectée via une porte inverseuse représentée sans repère au dessin. La requête HOLD2 du demandeur 19, émise par la borne 23, est transmise au microprocesseur 15 par l'intermédiaire d'un circuit interne du demandeur 18 qui reçoit HOLD2 par une borne 23a et la ré- émet par la même borne 22 que celle d'émission de HOLD1.Ainsi HOLD1 et HOLD2 sont reçus directement par le microprocesseur 15 qui à ce niveau de l'échange des données, ignore le nom du demandeur et ne peut gérer directement une priorité. D'autre part, le signal d'acquittement HLDA du microprocesseur 15 est transmis par la broche 25 habituelle du microprocesseur et reçu successivement par la broche 26 de réception sur le demandeur 18, puis par la broche 28 de réception sur le demandeur 19. Mais, le demandeur 18 qui reçoit le signal d'acquittement HLDA doit le ré-émettre par sa sortie 27. De même le demandeur 19 dispose de la borne de ré-émission 29 vers d'autres demandeurs dans la chaîne. De ce fait, si le demandeur 18 vient juste de demander un accès par sa borne 22, même si l'ordre HLDA est destiné à un circuit ayant présenté sa demande antérieurement, le demandeur 18 capture à son profit l'ordre HLDA. Enfin, on remarque que les circuits de traitement des signaux HLDA et HOLD particuliers dans les dispositifs demandeurs sont compliqués par la présence d'un organe de ré-émission et de deux bornes supplémentaires. Un tel dispositif rend la gestion des accès au bus système beaucoup plus délicate et augmente le coût de fabrication des circuits demandeurs d'accès. D'autre part, le temps de réponse à une requête provenant d'un circuit éloigné dans la chaîne des demandeurs peut être très long et les priorités ne se gèrent pas de manière directe. Afin de porter remède à ces inconvénients de l'art antérieur, la présente invention propose une solution représentée dans un mode de réalisation particulier à la figure 4 décrite ci-dessous. Un microprocesseur 40 comporte un accès 41 à un bus système 42, le microprocesseur comporte des bornes respectivement 43 d'entrée d'un signal de requête d'accès HOLD et 44 de sortie émettant un signal d'acquittement de requête de bus HLDA. Plusieurs demandeurs, deux dans l'exemple décrit, sont connectés par des accès au bus système. Au dessin de la figure 4, ce sont respectivement un demandeur 45 avec un accès 46 au bus système et un demandeur 47 avec un accès 48 au bus système. Chaque demandeur comporte une borne d'émission 49 ou 50 d'un signal de requête d'accès au bus, qui sont dénommés ci- après : HOLD1 et HOLD2, et une borne d'entrée respectivement 51 ou 52 de réception d'un signal d'acquittement de la requête, dénommé respectivement ciaprès HLDA1 et HLDA2. Ces signaux, sont échangés avec le microprocesseur 40 par l'intermédiaire d'un circuit d'arbitre 53 qui comporte respectivement une paire de bornes d'entrée et de sortie réservée à chaque demandeur. Chaque demandeur comporte donc deux bornes seulement pour gérer les requêtes et les acquittements d'accès au bus. Ces deux bornes sont classiques dans les dispositifs susceptibles d'être connectés sur un bus système. On remarque en particulier que l'invention évite la complexité des quatre bornes des demandeurs du circuit de la figure 3. Dans l'exemple de la figure 4, pour le demandeur 45, les bornes 54 et 55 de l'arbitre 53 sont reliées respectivement à la borne 49, réservée à l'émission du signal de requête de bus HOLD1 émis par le demandeur 1, et à la borne 51 de réception de l'acquittement HLDA1, émis par l'arbitre 53 en fonction de sa programmation interne. De même, pour le demandeur 47, ce sont les bornes 50 et 52 qui sont connectées aux bornes respectives 56 et 57 de l'arbitre 53. D'autre part, le circuit d'arbitre 53 comporte deux lignes d'échange avec le microprocesseur 40 - une première ligne connectée sur une borne de sortie 58 qui transmet au microprocesseur par sa borne d'entrée 43 un signal de requête d'accès HOLD au bus ignorant la situation selon laquelle tel ou tel circuit 45 ou 47 serait le demandeur de l'accès en cours ; - une seconde ligne connectée sur une borne d'entrée 59 qui reçoit le signal d'acquittement HLDA émis par la borne 44 du microprocesseur 40. Le circuit 53, dit arbitre des accès bus, travaille en fonction des nécessités de priorités pré- enregistrées. Dans un mode de réalisation préféré, ces nécessités sont matérialisées par un produit de sommes logiques programmé par exemple dans un réseau de portes programmables qui caractérise le système constitué par les n demandeurs 45, 47, ..., le microprocesseur 40 et le bus système 42. D'autres systèmes que des systèmes à produits de sommes logiques câblés peuvent être envisagés selon les systèmes utilisés et les vitesses désirées. De ce fait, en composant un produit logique convenable, et en le combinant par des sommes en fonction des signaux HLDA reçus du microprocesseur, on sait attribuer des niveaux de priorité à chacun des demandeurs sans qu'il soit nécessaire que chaque demandeur identifie cette priorité au cours de chaque accès ou chaque requête d'accès au bus système 42. Afin d'éclairer ce qui précède, on a représenté un mode de réalisation préféré de l'invention aux figures 5 et 6 qui sont respectivement - le schéma d'un mode de réalisation préféré d'un circuit 53 représenté à la figure 4 - un tableau de vérité du fonctionnement du circuit de la figure 5. A la figure 5, on a représenté un mode de réalisation préféré du circuit 53 de la figure 4. Du côté gauche du dessin, on a représenté les signaux échangés avec les demandeurs et du côté droit du dessin, on a représenté les deux signaux échangés avec la microprocesseur. Le circuit de la figure 5 comporte principalement des inverseurs et des portes NON ET ainsi qu'une paire encodeur/ décodeur préprogrammés selon les priorités attribuées à chaque demandeur dans un système donné. Ici, le demandeur 1 (holdl, hldal) est plus prioritaire que le demandeur 2 (hold2, hlda2). On remarque que les signaux d'entrée sont les signaux HOLD1 et HOLD2 ainsi que le signal HLDA issus respectivement des deux demandeurs et du microprocesseur. Les signaux de requête d'accès au bus HOLD1 et HOLD2 sont fournis à un encodeur 60 de priorité par deux entrées '0' et '1', une réservée à chacun des demandeurs. L'entrée '0' reçoit le signal de sortie d'une porte NON- ET 64 qui compose le signal 'Y' de sortie du décodeur 65 qui sera décrit plus loin, avec le complémentaire du signal de sortie hlda2 de l'inverseur 62. L'entrée '1' reçoit la sortie d'un inverseur 62 connectée au signal hold2. D'une manière générale, si l'on dispose de plusieurs demandeurs ayant des priorités ordonnées croissantes depuis le demandeur numéro 1 jusqu'au demandeur numéro n, l'entrée 'I' (non représentée au dessin), est la sortie d'une porte composant la requête d'ordre I (holdî) avec les 1-1 acquittements de priorités inférieures. Les signaux holdl et hold2 sont auparavant composés après inversion par des inverseurs 61 et 62 par une porte NON ET 63 qui réalise le signal hold de requête d'accès au bus transmis au microprocesseur 40 de la figure 4. De ce fait, toute requête d'accès est indistinctement transmise au microprocesseur. Le signal hold peut s'écrire, ou bien sous la forme d'un produit logique de signaux de requête d'accès ou sous sa forme conjugée selon le théorème de de Morgan comme une somme logique de ces mêmes signaux inversés. L'arbitre peut être constitué aussi par ces circuits complémentaires. Ces circuits équivalents ne sont plus cités, mais ils sont incluent dans la portée des revendications annexées. L'encodeur de priorité 60 élabore quatre sorties notées 'A', 'B', 'C, 'D' transmises aux entrées notées de même sur l'encodeur 65. Cependant, le signal de sortie de la borne 'D' de l'encodeur 60 est composé avec le signal hlda émanant du microprocesseur par une porte NON ET 66. De ce fait, le décodage de toute requête holdi ne se fait que lors de l'acquittement unique hlda par le microprocesseur. La première sortie 'X' du décodeur 65 est complémenté par l'inverseur 67 pour constituer le signal hldal considéré comme ayant une priorité plus forte que celle du signal hlda2 émis par la sortie 'Y' du décodeur 65. Ces deux signaux sont fournis aux entrées correspondantes des demandeurs 1 et 2 à travers des inverseurs 67 et 68. Ces derniers ne sont nécessaires que dans le cas où la logique utilisée dans le demandeur récepteur exige cette inversion ainsi qu'il est connu de l'homme de métier. Le fonctionnement précis des moyens de codage et de décodage 60, 65 ainsi que leur composition réelle sont définis par le tableau de vérité représenté à la figure 6. A la figure 6, on a représenté un tableau de vérité réalisé en quatre parties le long d'une ligne. Dans la première partie, notée CAS, on a représenté les quatre cas possibles de fonctionnement du circuit. Dans la deuxième partie, comprenant deux colonnes notées '0' et '1', on a représenté les différentes combinaisons possibles des entrées de l'encodeur de priorité. Dans une troisième partie, on a représenté respectivement l'état H du signal HLDA de l'acquittement par le microprocesseur et l'état des entrées du décodeur 65 notées 'A', 'B', 'C', 'D' ; et dans la quatrième et dernière partie, on a représenté les sorties 'X' et 'Y' qui constituent les signaux d'acquittement HLDA1 et HLDA2 particuliers de prise de bus. Dans le premier cas de fonctionnement (cas 1), tous les signaux de requête sont actifs simultanément. Du fait que les signaux sont inversés par les inverseurs 61 et 62, les deux entrées '0' et '1' de l'encodeur 60 sont à zéro logique. Le microprocesseur n'a pas encore activé son signal HLDA. Le demandeur 1 ayant été programmé dans le circuit 53 d'arbitrage comme plus prioritaire, le signal HLDA1 est actif au niveau '0' en sortie de l'encodeur (sortie X) et ceci après que le microprocesseur ait activé son signal HLDA (entrée 'D' du circuit 65 à '0'). Ceci provient du fait que l'entrée 'D' du décodeur 65 est obtenue par le ET logique du signal HLDA émis par le microprocesseur et la sortie 'D' de l'encodeur 60. Le demandeur 45 sera en attente tout le temps où le signal HOLD1 sera actif. Ensuite, c'est le cas numéro 2 (seconde ligne du tableau de vérité notée cas 2) qui sera valide. Dans le second cas de fonctionnement (cas 2), le demandeur 47 ayant une priorité moins forte que le demandeur 45, active en premier sa broche HOLD2. La sortie HLDA2 est alors active après que le microprocesseur ait activé son signal HLDA. La sortie Y a pour effet de bloquer la requête HOLD1 sur l'entrée '1' de l'encodeur de priorité 60. Cette situation est maintenue tant que le signal HOLD2 est actif. Dans le troisième cas de fonctionnement (cas 3), le demandeur 45 active en premier sa broche HOLD1. La sortie HLDA2, sur la borne 'Y' du décodeur 65, est alors active et le microprocesseur active ensuite son signal HLDA. Le demandeur 47 étant moins prioritaire, attendra alors que le demandeur 45 rende son signal HOLD1 inactif. De ce fait, on remarque que le dispositif utilise les commandes standards de microprocesseurs présentant les accès HOLD et HLDA comme les microprocesseurs INTEL 8086. D'autre part, ce dispositif s'étend jusqu'à n demandeurs. Dans ce cas, l'entrée HOLD du microprocesseur est un OU logique de toutes les requêtes et chaque requête vers l'entrée de l'encodeur de priorité est bloquée par les requêtes d'accès HLDAi des demandeurs de plus faible priorité. En particulier, en utilisant un réseau logique programmable à N entrées et N sorties, on peut inscrire une table de vérité reprenant le principe de fonctionnement précité selon lequel, la prise du bus par l'un quelconque des demandeurs est différé tant que le signal HLDA provenant du microprocesseur maître n'est pas devenu actif. Un tel réseau logique programmable peut être notamment un circuit PAL. Enfin, la table de vérité représentée à la figure 6 peut-être reprogrammée ou bien en utilisant un composant reprogrammable ou bien en utilisant deux composants supplémentaires, comme des sélecteurs commandables, qui échangent au moins deux entrées de l'encodeur 60 et deux sorties correspondantes du décodeur 65. De cette façon, si les priorités attribuées à deux circuits demandeurs doivent être échangées, l'homme de métier dispose d'un moyen simple pour reconfigurer l'arbitre de priorité selon l'invention. Cette reprogrammation du circuit de l'invention peut être exécutée par une commande unique, commune aux deux sélecteurs, et spécifique émanant d'un contrôleur spécifique ou encore du microprocesseur maître. On remarque qu'un avantage du système est de gérer l'établissement des accès et de les maintenir quelque soient les requêtes d'accès ultérieures et quelque soit leur rang de priorité. Ceci évite de ravir la priorité à un demandeur de moindre priorité lors d'une tâche qu'il ne faut pas interrompre. Un autre avantage du dispositif de l'invention est de permettre un traitement rapide de la priorité avec un temps de transfert de l'information plus court d'une fréquence d'horloge par rapport à des systèmes à distribution séquentielle dans lesquels l'information d'acquittement d'accès est transmise successivement de cycle d'horloge en cycle d'horloge vers chacun des demandeurs. D'autre part, le dispositif de l'invention permet de gérer un nombre théoriquement non limité d'accès. Enfin le dispositif de l'invention est réalisable avec des circuits demandeurs disponibles sur le marché sans aucune adaptation donnée. REVENDICATIONS 1. Arbitre de priorité d'au moins deux dispositifs demandeurs émettant de manière indépendante chacun une requête d'accès au bus d'un système à microprocesseur, le microprocesseur étant du type comportant une entrée d'un signal de requête de prise de bus et une sortie d'un signal d'acquittement de la requête de prise de bus, caractérisée notamment en ce que l'arbitre comporte un circuit générateur d'un signal de requête d'accès (HOLD) à destination du microprocesseur (40) en fonction des priorités prédéterminées inscrites dans l'arbitre et un circuit générateur des signaux particuliers (HLDA1, HLDAn) d'acquittement d'accès transmis après la réponse (HLDA) du microprocesseur aux demandeurs ayant présentés une requête (HOLD1, ..., HOLDn). 2. Dispositif selon la revendication 1, caractérisé en ce que l'arbitre comporte un moyen de codage (60) recevant de chaque demandeur un signal de requête d'accès (HOLD1, ..., HOLDn) sur le bus du microprocesseur, ledit moyen exécutant une combinaison prédéterminée de produits de sommes logiques destinée à résoudre selon les priorités accordées à chaque demandeur, tout conflit d'accès sur le bus en fonction des signaux de requête (HOLD1, ..., HOLDn). 3. Arbitre selon la revendication 2, caractérisé en ce que les sorties codées (A, B, C, D') du moyen de codage (60) sont transmises aux entrées 'D') d'un moyen décodeur (65), dont une entrée (D) reçoit le produit logique entre le code de priorité la plus basse et le signal (HLDA) d'autorisation d'accès au bus émis par le microprocesseur, ledit moyen décodeur (65) comportant des moyens pour établir des sorties ('X', 'Y') à chaque combinaison (ABC) d'entrée de l'arbitre, les dites sorties représentant les acquittements particuliers (HLDA1, ..., HLDAn). 4. Arbitre selon la revendication 3, caractérisé en ce que chaque entrée ('0', , ...) du moyen de codage (60)reçoit une combinaison logique (somme ou produit) de la requête particulière (holdî) plus prioritaire avec les (I1) acquittements de rangs moins prioritaires (hldal, hldaI-l), et en ce que une porte logique (63) exécute la combinaison logique de l'ensemble des requêtes (holdl, holdn) pour produire le signal de requête unique (hold) destiné à la borne d'entrée correspondante du microprocesseur (40). 5. Arbitre selon l'une des revendications précédentes, caractérisé en ce que le moyen de codage et de décodage (60, 65) est réalisé par un réseau de portes programmables comme un PAL. 6. Arbitre selon la revendication 5, caractérisé en ce que le moyen de codage et de décodage (60, 65) est réalisé par un réseau logique reprogrammable. 7. Arbitre selon la revendication 6, caractérisé en ce que le réseau logique reprogrammable est constitué par un réseau logique programmable précédé par un premier sélecteur commandable destiné à échanger au moins deux entrées dudit réseau logique programmable et suivi par un second sélecteur commandable destiné à échanger réciproquement les deux sorties correspondantes dudit réseau logique programmable, les deux sélecteurs recevant une unique commande provenant d'un contrôleur spécifique comme le microprocesseur maître lui-même. 8. Arbitre selon la revendication 3, caractérisé en ce que si le moyen de codage et décodage (60, 65) reçoit au moins deux requêtes (HOLD1, HOLD2) simultanément (cas 1), avant que le microprocesseur n'active l'acquittement (HLDA), alors le moyen de codage et de décodage élabore un signal de sortie (HLDA1) actif réservé au demandeur le plus prioritaire, ledit signal d'activation (HLDA1) le plus prioritaire étant transmis par la détection de l'activation du signal (HLDA) du microprocesseur, la requête la moins prioritaire (HOLD2) étant différée. 9. Arbitre selon la revendication 8, caractérisé en ce que si le moyen de codage et de décodage (60, 65) reçoit une requête (HOLD2) du demandeur le moins prioritaire seul (cas 2 et seconde phase de cas 1), alors la seule sortie (HLDA2) réservée au demandeur de plus basse priorité est activée lors de la détection de l'activation du signal d'acquittement (HLDA) du microprocesseur, toute requête ultérieure d'un demandeur, même plus prioritaire, étant différée jusqu'à ce que le demandeur désigné par l'arbitre ait libéré le bus. 10. Arbitre selon la revendication 3, caractérisé en ce que si un demandeur moins prioritaire émet une requête d'accès (HOLD2) alors qu'un demandeur plus prioritaire accède au bus (cas 3), alors la requête (HOLD2) est différée jusqu'à l'activation suivante du signal d'acquittement (HLDA) du microprocesseur, déclenchée par le passage à l'état inactif (HOLD1) du demandeur plus prioritaire.