FR 2665973 A1 19920221 FR 9015915 A 19901219 CIRCUIT D'OPTIMISATION D'EFFACEMENT AUTOMATIQUE POUR UNE MEMOIRE A SEMICONDUCTEUR PROGRAMMABLE ET EFFAÇABLE ELECTRIQUEMENT ET PROCEDE S'Y RAPPORTANT La présente invention concerne un circuit d'effacement pour une mémoire à semiconducteur programmable et effaçable électriquement (dans la suite désignée comme une "EEPROM") et un procédé s'y rapportant, particulièrement un circuit d'optimisation d'effacement automatique pour détecter et optimiser l'état d'effacement de la cellule de mémoire dans une page sélectionnée d'une EEPROM du type flash et un procédé s'y rapportant. D'une manière générale, le premier dispositif de mémoire non volatile pour mémoriser de l'information est une EPROM (mémoire morte programmable et effaçable} dans laquelle l'information est programmée de manière électrique et effacée par de la lumière ultraviolette. Par conséquent, chaque fois que le programme actuellement mémorisé dans 1'EPROM est remplacé par un autre, le dispositif de mémoire doit être retiré du système qui le contient et exposé à de la lumière ultraviolette pour effacer le programme actuellement mémorisé, de sorte que cette procédure peut prendre beaucoup de temps. De plus, bien qu'il ait été développée une mémoire morte effaçable et programmable de manière électrique (EEPROM), chacune des cellules de la mémoire de 1'EEPROM nécessite deux transistors, dont l'un est un transistor de sélection pour sélectionner une cellule de mémoire en fonction d'une adresse, et dont l'autre sert à extraire l'information mémorisée dans la cellule de mémoire sélectionnée, de sorte qu'il est difficile d'obtenir un réseau de mémoire hautement intégré avec une capacité de mémorisation importante. Afin de résoudre les problèmes consistant en la fabrication d'un réseau de mémoire hautement intégré avec une capacité de mémorisation importante, une EEPROM de type flash a été présentée laquelle peut être effacée en une seule opération, décrite dans les pages 616 à 619, de L'International Electron Device Meeting publié par L'IEEE, et dans le brevet US No 4,698,787 déposé en 1984. Une cellule de mémoire unique de 1'EEPROM de type flash comprend un transistor à effet de champ à grille flottante dans lequel une grille flottante et une grille de commande sont superposées avec un oxyde mince à effet de tunnel interposé entre la grille flottante et le canal.Dans une telle cellule de mémoire, la programmation est effectuée par l'application d'une haute tension de 12 V à 15 V pour commander la grille et d'une haute tension de 6 V à 7 V à la région de drain de manière à faire en sorte que les électrons excités produits dans la région de canal subissent l'effet de tunnel dans la grille flottante pour réaliser un état de tension de seuil élevé de 6 V à 10 V. D'autre part, l'effacement est obtenu par l'application d'une haute tension de 12 V à 14 V à la région de source de manière à faire en sorte que les électrons passent de la grille flottante à la région de source par l'effet de tunnel de Fowler-Nordheim pour réaliser une tension de seuil élevée de 0,1 V à 1,2 V.Dans l'effacement, tel qu'il est montré à la figure 5b du brevet US ci-dessus, les sources des cellules de mémoire sont connectées avec une ligne de source commune alimentée avec une tension d'effacement de niveau élevé. Dans ce cas, une source additionnelle d'alimentation de tension est nécessaire pour produire une haute tension afin de produire des porteurs excités dans le canal pour la programmation. De plus, puisque l'effacement est effectué à travers la couche de diffusion de la source, si la couche de diffusion de la source est divisée séparément, seule la cellule dans un bloc spécifié peut être effacée, mais afin de confirmer si la cellule est effacée de manière appropriée ou sur-effacée, il est nécessaire d'exécuter un programme spécial pour confirmer l'effacement lorsqu'il est programmé de manière externe sur le circuit imprimé de la puce. L'autre type d'EEPROM de type flash est décrit dans les pages 33 à 34 du Symposium of VLSI Technology, 1988. Cette EEPROM est de type NON ET, dans lequel une chaîne de mémoire unique comprend huit transistors de cellule occupant en commun les lignes de bit et une ligne de masse. Par conséquent, ceci est avantageux pour l'intégration et une source de courant unique est utilisée pour programmer, effacer, et lire la mémoire avec une consommation de courant faible en raison de l'effet de tunnel, à savoir, l'effet de tunnel de Fowler-Nordheim par une haute tension à travers une couche diélectrique mince (ou oxyde à effet de tunnel) entre le drain et la grille flottante.Cependant, lorsqu'une haute tension d'environ 13 V est appliquée aux lignes de mot afin d'effacer la mémoire, si l'une des cellules de mémoire dans la chaîne de mémoire est effacée avec excès en ayant ainsi une tension de seuil élevée, le courant s'écoulant dans la cellule de mémoire ayant une tension de seuil élevée empêche l'écoulement du courant dans la chaîne de mémoire lors de la lecture d'une autre cellule dans la chaîne de mémoire. Ceci résulte du fait que les transistors de cellule dans 1'EEPROM de type NON ET sont connectés en série.Par conséquent, lors de la lecture d'une autre cellule dans la chaîne, la cellule ayant la tension de seuil élevée en raison d'un effacement excessif fait en sorte que la vitesse de lecture est abaissée ou même dans le pire des cas se trompe sur toutes les cellules de la chaîne pour qu'elles soient effacées. C'est un objet de la présente invention de créer un circuit d'optimisation d'effacement automatique pour optimiser l'état d'effacement d'une EEPROM du type flash. C'est un autre objet de la présente invention de créer un circuit pour tester l'état de chaque cellule de mémoire après effacement d'une EEPROM du type flash. C'est un objet supplémentaire de la présente invention de créer un procédé pour optimiser l'état d'effacement d'une EEPROM du type flash. C'est encore un autre objet de la présente invention de créer une EEPROM de type flash avec un état d'effacement optimal. La présente invention propose à cet effet, dans une mémoire à semiconducteur programmable et effaçable électriquement comportant un réseau de cellules de mémoire contenant une pluralité de lignes de mot, une pluralité de lignes de bit et une pluralité de cellules de mémoire connectées aux lignes de mot et aux lignes de bit, un décodeur de rangée connecté aux lignes de bit, un décodeur de colonne connecté aux lignes de mot, une mémoire tampon d'adresse pour alimenter les décodeurs de rangée et de colonne avec des signaux d'adresse externes, une mémoire tampon d'entrée/sortie d'information, un circuit de maintien de programme pour alimenter les lignes de bit du réseau de cellules de mémoire avec une tension de programme de niveau élevé, un circuit d'optimisation d'effacement automatique comprend un détecteur d'effacement connecté entre le décodeur de colonne et la mémoire tampon d'entrée/sortie d'information pour détecter l'état de sortie du décodeur de colonne en réponse à un signal d'activation d'écriture et un signal d'effacement pour produire des signaux de logiques inverses, un circuit de sortie séquentielle constitué d'un premier, d'un second et d'un troisième registres connectés en série et recevant les signaux de sortie du détecteur d'effacement pour produire respectivement, un premier, un second et un troisième signaux de commande de niveau de haute tension, un circuit de production de haute tension pour produire une haute tension égale ou supérieure à un niveau donné pour à la fois le décodeur de rangée et le circuit de maintien de programme en réponse à des impulsions d'horloge de pompage et aux premier, second et troisième signaux de commande de niveau de haute tension et un compteur d'adresse pour alimenter la mémoire tampon d'adresse avec des impulsions d'horloge de comptage d'adresse en réponse au signal de sortie du circuit de détection d'effacement. D'une manière préférable, 1'EEPROM de l'invention comprend de plus une mémoire tampon d'adresse comportant un premier circuit de conditionnement pour recevoir les impulsions d'horloge de comptage d'adresse, un second circuit de conditionnement pour recevoir un signal d'adresse externe et un circuit de commutation pour commander la commutation des premier et second circuits de conditionnement en réponse au signal de détection d'effacement, et un détecteur d'effacement connecté à l'amplificateur de détection du réseau de cellules de mémoire pour commander les impulsions d'horloge de comptage d'adresse et produire le signal de détection d'effacement, et un décodeur de colonne connecté entre les lignes de colonne du réseau de cellules de mémoire et le détecteur d'effacement, le décodeur de colonne étant commandé par des impulsions d'horloge de comptage d'adresse sorties par l'intermédiaire de la mémoire tampon d'adresse. Selon un autre aspect de la présente invention, dans un circuit d'optimisation d'effacement automatique pour une mémoire à semiconducteur programmable et effaçable électriquement comportant un réseau de cellules de mémoire contenant une pluralité de lignes de mot, une pluralité de lignes de bit et une pluralité de cellules de mémoire connectées aux lignes de mot et aux lignes de bit, un décodeur de rangée connecté aux lignes de bit, un décodeur de colonne connecté aux lignes de mot, une mémoire tampon d'adresse pour alimenter les décodeurs de rangée et de colonne avec des signaux d'adresse externes, une mémoire tampon d'entrée/sortie d'information, et un circuit d'amplification de détection pour détecter et amplifier la tension de sortie du décodeur de colonne en réponse à un signal d'activation d'écriture et un signal d'effacement pour produire une sortie vers la mémoire tampon d'entrée/sortie d'information, le circuit d'effacement automatique incluant un détecteur d'effacement pour détecter la sortie du circuit d'amplification de détection et le signal d'effacement pour produire un signal de détection d'effacement, un circuit de sortie séquentielle pour recevoir le signal de détection d'effacement pour de manière séquentielle produire un premier, un second et un troisième signaux de commande de niveau de haute tension, un circuit de production de haute tension pour produire une haute tension égale ou supérieure à un niveau donné pour le décodeur de rangée en réponse aux premier, second et troisième signaux de commande de niveau de haute tension et un compteur d'adresse pour alimenter la mémoire tampon d'adresse avec des impulsions d'horloge de comptage d'adresse en réponse au signal de détection d'effacement, et la mémoire tampon d'adresse comprenant un premier circuit de conditionnement pour recevoir les impulsions d'horloge de comptage d'adresse, un second circuit de conditionnement pour recevoir un signal d'adresse externe et un circuit de commutation pour commander la commutation des premier et second circuits de conditionnement en réponse au signal de détection d'effacement, un procédé d'optimisation d'effacement automatique qui comprend les étapes d'effacement de l'information mémorisée dans une cellule de mémoire sélectionnée, de détection de l'état d'effacement des cellules de mémoire par l'application de la sortie de la mémoire tampon d'adresse réagissant aux impulsions d'horloge de comptage d'adresse au décodeur de colonne pendant que le signal d'effacement et le signal de détection d'effacement sont respectivement désactivés et activés, et la délivrance d'une manière séquentielle des premier, second et troisième signaux de commande de niveau de haute tension au circuit de production de haute tension en fonction du signal de détection d'effacement reçu, les étapes étant répétées successivement. Selon un aspect supplémentaire de la présente invention, 1'EEPROM de type flash de l'invention comprend un réseau de cellules de mémoire contenant une pluralité de lignes de mot, une pluralité de lignes de bit et une pluralité de cellules de mémoires connectées aux lignes de mot et de bit, un décodeur de rangée connecté aux lignes de bit de la mémoire, une mémoire tampon d'adresse pour recevoir des signaux d'adresse externe, un décodeur de colonne comprenant une pluralité de transistors de sélection de colonne dont les canaux sont connectés aux lignes de mot du réseau de cellules de mémoire et dont les grilles sont connectées à la sortie de la mémoire tampon d'adresse, une mémoire tampon d'entrée/sortie d'information, un circuit d'amplification de détection pour détecter et amplifier la tension de sortie du décodeur de colonne par l'intermédiaire des canaux des transistors de sélection de colonne en réponse au signal d'activation d'écriture et au signal d'effacement pour produire une sortie vers la mémoire tampon d'entré/sortie d'information, un détecteur d'effacement comprenant un circuit pour retarder et mettre en forme la sortie du circuit d'amplification de détection, un circuit pour conditionner le signal retardé et mis en forme en réponse au signal d'effacement, et un circuit pour maintenir le signal conditionné en réponse au signal d'effacement, un circuit de sortie séquentielle comprenant un premier, un second et un troisième registres à décalage connectés en série pour produire respectivement un premier, un second et un troisième signaux de commande de niveau de haute tension en réponse au signal de détection d'effacement, un circuit de production de haute tension pour produire une haute tension égale ou supérieure à un niveau donné pour le décodeur de rangée en réponse aux impulsions d'horloge de pompage et aux premier, second et troisième signaux de commande de niveau de haute tension et un compteur d'adresse pour délivrer des impulsions d'horloge de comptage d'adresse à la mémoire tampon d'adresse en réponse au signal de détection d'effacement, la mémoire tampon d'adresse comprenant un premier circuit de conditionnement pour recevoir les impulsions d'horloge de comptage d'adresse, un second circuit de conditionnement pour recevoir un signal d'adresse externe et un circuit pour commander la commutation des premier et second circuits de conditionnement en réponse au signal de détection d'effacement. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels La figure 1 est un schéma-blocs pour illustrer 1'EEPROM de l'invention; La figure 2A est un schéma de circuit pour représenter la relation entre le réseau de cellules de mémoire 100, le décodeur de colonne 400, le circuit d'amplification de détection 210 et le détecteur d'effacement 220 de la figure 1; La figure 2B est un schéma de circuit pour représenter le circuit de sortie séquentielle 240 de la figure 1; la figure 3 est un schéma de circuit pour représenter le compteur d'adresse 500 de la figure 1; la figure 4 est un schéma de circuit pour représenter la mémoire tampon d'adresse 800 de la figure 1;; La figure 5 est un schéma de circuit pour représenter le circuit de production de haute tension 300 de la figure 1; et la figure 6 est un chronogramme pour représenter la procédure d'optimisation de l'effacement automatique selon la présente invention. En se référant à la figure 1, une EEPROM comprend un réseau de cellules de mémoire 100 connecté à un décodeur de rangée 900 et à un décodeur de colonne 400. Un circuit de maintien de programme 1000 maintient l'information transmise pendant la programmation pour la délivrer aux lignes de bit du réseau de cellules de mémoire 100. Un circuit de production de signal de commande 1100 sert à combiner de manière logique un signal d'activation de puce CE, un signal d'activation de sortie OE et un signal d'activation d'écriture WE de manière à produire un signal pour sélectionner les modes du système. Un circuit de commande de programme 700 est interposé entre la mémoire tampon d'entrée/sortie d'information 600 et le décodeur de colonne 400 commandant l'information entrée de manière externe. Un circuit d'amplification de détection 210 est connecté entre la mémoire tampon d'entrée/sortie d'information 600 et le décodeur de colonne 400 afin de détecter l'état des cellules de mémoire lors de la lecture ou du test d'effacement des cellules de mémoire. Un détecteur d'effacement 220 reçoit la sortie du circuit d'amplification de détection 210 de manière à produire un signal de détection d'effacement pour distinguer si une cellule de mémoire est effacée ou non. Un circuit de production de haute tension 300 sert à fournir une haute tension égale ou supérieure à un niveau donné au décodeur de rangée 900 et au circuit de maintien de programme 1000. Un circuit de sortie séquentielle 240 est commandé par la sortie du détecteur d'effacement 220 pour délivrer de manière séquentielle des signaux de commande de niveau de haute tension au circuit de production de haute tension 300. Un compteur d'adresse 500 est commandé par le signal de détection d'effacement du détecteur d'effacement 220 de manière à délivrer des impulsions d'horloge de comptage d'adresse à la mémoire tampon d'adresse 800. Le détecteur d'effacement 220 peut être désigné d'une manière générale par la référence numérique 200 comprenant le circuit d'amplification de détection 210, puisque bien que le circuit d'amplification de détection 210 soit habituellement contenu dans le système existant, il est associé avec le détecteur d'effacement 220 de manière à servir comme circuit pour tester l'état d'effacement des cellules de mémoire. Cependant, dans cette description, le circuit d'amplification de détection 210 et le détecteur d'effacement 220 sont désignés de manière séparée par commodité. En se référant à la figure 2A qui représente la relation entre le réseau de cellules de mémoire 100, le décodeur de colonne 400, le circuit d'amplification de détection 210 et le détecteur d'effacement 220, le décodeur de colonne 400 comprend une pluralité de transistors de sélection de colonne 401, 402 dont les canaux sont connectés respectivement aux lignes de bit de la cellule de mémoire, et dont les grilles sont couplées respectivement aux bornes de sortie 12, 13 de la mémoire tampon d'adresse 800. Les sources des transistors de sélection de colonne 401, 402 sont reliées en commun. Il sera apprécié que les sorties 12, 13 de la mémoire tampon d'adresse 800 débloquent de manière séquentielle les transistors de colonne pour sélectionner les colonnes. Le circuit d'amplification de détection 210 comporte une porte NON OU 211 recevant le signal d'activation d'écriture 1 et le signal d'effacement 2, une pluralité de transistors PMOS (semiconducteur à oxyde métallique de type P > 212, 217 et deux transistors NMOS (semiconducteur à oxyde métallique de type N) 213 à 216, 218. Le circuit d'amplification de détection 210 est commandé par le signal d'activation d'écriture 1 et par le signal d'effacement 2 de manière à détecter et amplifier les tensions des lignes de bit du réseau de cellules de mémoire sorties par l'intermédiaire d'un noeud de sortie 219 entre le transistor PMOS 217 et le transistor NMOS 218 connectés en série entre la borne de tension de la source et la ligne de source commune des transistors de sélection de colonne 401, 402.Le noeud de sortie 219 est connecté à la mémoire tampon d'entrée/sortie d'information 600 et au détecteur d'effacement 220. Le détecteur d'effacement 220 comprend des inverseurs 221, 224 et un circuit à retard 222 pour ajuster la largeur d'impulsion du circuit d'amplification de détection 210 et pour retarder la sortie de celui-ci. Une porte NON ET 225 et un inverseur 226 pour conditionner la sortie de l'inverseur 224 en réponse au signal d'effacement 2, des portes NON OU inter-connectées 227, 228 pour maintenir le signal conditionné, une porte NON OU 230 pour délivrer la sortie de la porte NON OU 228 par l'intermédiaire des inverseurs 229 en retour à la borne d'entrée de la porte NON OU-228 ou à l'étage suivant et des inverseurs 231, 232 pour inverser et restaurer la sortie de la porte NON OU 230 de manière à produire des signaux de détection d'effacement non inversés et inversés 4 et 5. En se référant à la figure 2B, le circuit de sortie séquentielle 240 comprend trois registres à décalage 241 connectés en série et recevant en commun les signaux de détection d'effacement inversés et non inversés 4 et 5. Chacun des registres à décalage 241 est de type classique comprenant des transistors NMOS 242 à 245, des portes NON ET 246, 248 dont une entrée reçoit un signal de remise à zéro 251 et des inverseurs 247, 249, 250. Ainsi, le circuit de sortie séquentielle 240 reçoit les signaux de détection d'effacement 4 et 5 de même que les impulsions d'horloge de manière à produire de manière séquentielle un premier, un second et un troisième signal de commande de niveau de haute tension 6, 7 et 8 vers le circuit de production de haute tension 300. En se référant à la figure 3, le compteur d'adresse 500 comprend un circuit de production d'impulsion d'horloge de comptage 520 pour produire des impulsions d'horloge sous le contrôle du signal de détection d'effacement 4 et trois registres à décalage à connecter en série 241 qui reçoivent les sorties non inversées et inversées 509 et 510 du circuit de production d'impulsions d'horloge de comptage 520. Le circuit de production d'impulsions d'horloge de comptage 520 est composé d'un circuit à retard à deux étages connecté en parallèle comprenant des inverseurs 501, 503 et des capacités 502, 504, une porte NON ET 505 pour conditionner la sortie du circuit à retard en réponse au signal de détection d'effacement non inversé 4, une ligne 507 pour délivrer la sortie de la porte NON ET 505 en retour au circuit à retard, et des inverseurs 506, 508 pour produire les sorties non inversées et inversées 509, 510. Les registres à décalages 241 ont la même construction que ceux de la figure 2B et sont commandés par le signal de détection d'effacement non inversé 4. Les sorties 9, 10 et Il des registres à décalage 241 sont délivrées à la mémoire tampon d'adresse 800 de la figure 1. En se référant à la figure 4, la mémoire tampon d'adresse 800 est montrée comme ayant un unique plot d'entrée 801, mais dans la pratique il est prévu une pluralité de plots d'entrée connectés aux mêmes circuits qui sont montrés. la mémoire tampon d'adresse comporte une porte NON OU 802 pour recevoir le signal d'adresse externe par l'intermédiaire du plot d'entrée 801 et une borne de signal d'activation de puce 3, des portes NON OU 803, 805, 806 et un inverseur 804 pour maintenir et sortir l'adresse externe conditionnée en fonction d'un signal de commande donné 807, une borne de sortie comprenant les inverseurs 807 à 809 pour transmettre les signaux de sélection d'adresse 12, 13 aux grilles des transistors de sélection de colonne 401, 402 de la figure 2A, et un circuit de conditionnement 810 interposé entre la borne de sortie et le circuit de maintien comprenant les portes NON OU 805, 806. Le circuit de conditionnement 810 comprend un premier circuit de conditionnement 811, 812 pour conditionner les sorties 9 à 11 du compteur d'adresse 500 appliquées à la borne de sortie, un second circuit de conditionnement 813 pour conditionner la sortie des circuits de maintien 805, 806 appliquée à la borne de sortie et un circuit de commande 814, 815 pour commander les premier et second circuits de conditionnement 811, 812, et 813 en réponse au signal de détection d'effacement non inversé 4. Il sera apprécié que le signal d'activation de puce 3, le signal de commande 807, le signal d'activation d'écriture 1, le signal d'effacement 2 et le signal de remise à zéro 251, etc. sont produits de manière classique à partir du circuit de production de signal de commande 1100 de la figure 1. En se référant à la figure 5, le circuit de production de haute tension 300 comprend une pluralité de circuits de pompage de tension 310 pour élever la tension d'entrée en réponse à des signaux de commande de pompage 17, 18, un détecteur de haute tension 320 connecté à une borne de sortie 19 pour détecter le niveau de la haute tension finalement sortie, un circuit de comparaison et d'amplification 330 pour comparer la sortie du détecteur de haute tension 320 avec une tension de référence 16, un circuit de conditionnement de pompage 340 pour recevoir la sortie du circuit de comparaison et d'amplification 330 et des impulsions d'horloge de pompage 14, 15 pour délivrer des signaux de commande de pompage 17, 18 aux circuits de pompage de tension 310. Le circuit de pompage 310 comprend des capacités 311, 313 dont une électrode est connectée aux signaux de commande de pompage 17, 18, et des transistors NMOS 312, 314 dont la grille et le drain sont connectés à l'autre électrode des capacités 311, 313, ce qui est une structure classique. Le premier étage du circuit de pompage de tension 310 est connecté à un transistor NMOS de charge 301 dont la grille et le drain sont connectés à la borne de la source de tension. Le détecteur de haute tension 320 comprend une première et une seconde résistances 321 et 322 connectées entre la borne de sortie de haute tension 19 et la borne de tension de la masse, et trois résistances dynamiques 323, 324; 325, 326, et 327, 328 connectées en parallèle à la première résistance 321. Chacune des résistances dynamiques comprend un transistor à grille isolée de type N 323, 325, 327 connecté en série aux résistances 324, 326, 328. Les grilles des transistors à grille isolée 323, 325, 327 sont respectivement connectées au premier, second et troisième signal de commande de niveau de haute tension 6, 7 et 8 issus du circuit de sortie séquentielle 240 de la figure 2B. Le circuit de comparaison et d'amplification 330 est du type à entrée à canal N classique comprenant deux transistors PMOS 333, 334, trois transistors NMOS 331, 332, 335, et un inverseur 336 pour inverser la sortie. Le circuit de conditionnement de pompage 340 comprend deux portes NON OU 341, 342 dont l'une des entrées est connectée en commun à la sortie du circuit de comparaison et d'amplification 330 et dont les autres entrées sont connectées respectivement aux impulsions d'horloge de pompage 14, 15 des combinaisons logiques produites à partir d'un oscillateur, etc., et deux inverseurs 343, 344 pour recevoir respectivement les sorties des portes NON OU 341, 342 pour délivrer les signaux de commande de pompage 17, 18 aux circuits de pompage de tension 310.Ainsi, le circuit de production de la haute tension 300 délivre une haute tension, pour effacer les cellules de mémoire, au décodeur de rangée de la figure 1, dans lequel le niveau de la haute tension est commandé de manière appropriée en fonction du niveau détecté du détecteur de haute tension 320 correspondant aux premier, second et troisième signaux de commande de la haute tension. En se référant à la figure 6, la référence A représente le signal d'adresse, B le signal d'activation d'écriture 1, C le signal d'effacement 2, D le signal de détection d'effacement non inversé 4, E le premier signal de commande de niveau de haute tension 6, F le second signal de commande de la haute tension 7, G le troisième signal de commande de la haute tension 8, H le niveau de la haute tension de la borne de sortie de la haute tension 19, I la tension de la ligne de mot d'une cellule de mémoire, J les impulsions d'horloge de comptage d'adresse, et K la donnée informant d'un état de mauvais effacement de la cellule de mémoire. Egalement, sont montrés des cycles d'effacement répétés 60, 63, 64 dont chacun comprend un intervalle d'effacement réel 61 et un intervalle de test d'effacement 62. Ci-dessous, le fonctionnement du circuit de l'invention va être décrit en se référant aux figures 1 à 6. D'abord, dans l'intervalle d'effacement réel 61, si le signal d'activation d'écriture 1 est au niveau logique "bas", le signal d'effacement 2 est piloté pour désactiver la porte NON ET 225 et la porte NON ET 227 du détecteur d'effacement 220, de sorte que les signaux de détection d'effacement non inversés et inversés 4 et 5 viennent respectivement au niveau logique "bas" et "haut". Puis, les transistors MOS 243, 244 du registre à décalage 241 dans le circuit de sortie séquentielle 240 sont bloqués, de sorte que le premier, le second et le troisième signal de commande de la haute tension 6, 7 et 8 viennent tous les trois au niveau logique "bas". Par conséquent, la porte NON ET 505 du circuit de production d'impulsions d'horloge de comptage 520 dans le compteur d'adresse 500 et le premier circuit de conditionnement 812 de la mémoire tampon d'adresse sont désactivés, de sorte que le compteur d'adresse 800 reçoit normalement l'adresse externe pour délivrer l'adresse interne au décodeur de rangée 900 et au décodeur de colonne 400.Dans le même temps, puisque les transistors à grille isolée de type N 323, 325, 327 servant à piloter les résistances dynamiques sont bloqués, le circuit de production de la haute tension 300 applique la tension de la borne de sortie de haute tension 19 telle qu'elle est divisée par la première et la seconde résistance 321 et 322 (désignée respectivement dans la suite comme "R1 et R2" > , à savoir, Vpp x R2/(R1 + R2), à la grille du transistor NMOS 332 du circuit de comparaison et d'amplification 330, lequel compare la sortie du détecteur de haute tension 320 avec la tension de référence 16 entrée sur la grille du transistor NMOS 331. Si la sortie est plus petite que la tension de référence 16, le circuit 330 sort un signal d'un état logique "bas" par l'intermédiaire de l'inverseur 336. Ensuite, les portes NON OU 341, 342 du circuit de conditionnement de pompage 340 sortent respectivement les signaux de commande de pompage 16, 17 de logiques opposées correspondant aux impulsions d'horloge de pompage 14, 15. Ainsi, le circuit de pompage de tension 310 travaille en réponse aux signaux de commande de pompage 16, 17 pour augmenter la tension de la borne de sortie de la haute tension 19 du niveau de tension de la source 5 V jusqu'à environ 17 V qui est appliquée par l'intermédiaire du décodeur de rangée 900 aux lignes de mot du réseau de cellules de mémoire, comme cela est montré à la figure 1, de manière à exécuter un effacement du type flash. Que la tension de la borne de sortie de la haute tension 19 soit initialement 5 V est dû au fait que le niveau minimal n'est pas maintenu au niveau de la tension de la source. Dans le pompage de tension du circuit de pompage 310, si les signaux de commande de pompage 17 et 18 respectivement dans les états logiques "haut" et "bas" sont respectivement appliqués aux capacités 311, 313, les tensions appliquées sur les grilles et les drains des transistors NMOS 312, 314 qui ont initialement la valeur Vcc (tension de la source) - Vth (tension de seuil du transistor NMOS) par le transistor NMOS de charge 301 sont augmentées de manière continue avec la progression en direction des étages suivants, des valeurs de charge des capacités 311, 313. Il sera rapidement apprécié par quelqu'un possédant une connaissance normale dans la technique que la procédure ci-dessus est la même que celle de l'effacement d'une EEPROM classique. Après l'intervalle d'effacement réel 61, il est automatiquement procédé à l'intervalle de test d'effacement 62 comme cela est montré à la figure 6. A savoir, si le signal d'effacement 2 est désactivé à l'état logique "bas" après l'intervalle d'effacement réel 61, le détecteur d'effacement 220, le circuit de sortie séquentielle 240 et le compteur d'adresse 500 sont commandés, et dans la mémoire tampon d'adresse 800, le second circuit de conditionnement 813 servant à conditionner normalement l'adresse externe est désactivé tandis que le premier circuit de conditionnement 812 servant à recevoir les sorties 9 à 11 du compteur d'adresse 500 est commandé. Par conséquent, les impulsions d'horloge de comptage d'adresse J qui constituent les sorties 9 à 11 du compteur d'adresse 500 passent à travers le premier circuit de conditionnement 812 devenant, sans tenir compte de l'adresse externe, les sorties 12, 13 de la mémoire d'adresse 800 qui sont appliquées de manière séquentielle aux grilles des transistors de sélection de colonne 401, 402 pour tester l'état d'effacement de chacune des cellules de mémoire du réseau de cellules de mémoire 100.A ce moment, si l'une quelconque des cellules de mémoire dans chaque page n'est pas suffisamment effacée, la donnée K à l'état logique "haut" est détectée à l'une des extrémités des canaux des transistors de sélection de colonne 401, 402 connectés aux lignes de bit du réseau de cellules de mémoires 100, laquelle donnée bloque le transistor NMOS 218 du circuit d'amplification de détection 210, puisque la ligne de donnée commune des transistors de sélection de colonne 401, 402 vient à une tension élevée pour rendre le transistor NMOS 215 conducteur de manière à faire chuter la tension de grille du transistor NMOS 218. Ainsi, la sortie 219 du circuit d'amplification de détection 210 vient au niveau logique "haut".Il en résulte que puisque les signaux de détection d'effacement non inversés et inversés 4 et 5 issus du détecteur d'effacement 220 viennent respectivement aux états logiques "haut" et "bas", le premier registre à décalage 241 du circuit de sortie séquentielle 240 produit le premier signal de commande de niveau de haute tension 6 à l'état logique "haut". Puis, le transistor à grille isolée de type N 323 du circuit de production de haute tension 300 est débloqué pour mettre en circuit la résistance 324 (R3), de sorte que la sortie 329 du détecteur de haute tension 320 a la valeur de Vpp x R2/(R1 + R2 + R3) qui est inférieure à la tension obtenue avec les première et seconde résistances 321 et 322.Par conséquent, la sortie de l'inverseur 336 du circuit de comparaison et d'amplification 330 est maintenue dans l'état logique "bas", faisant ainsi en sorte que les impulsions d'horloge de pompage 14, 15 soient appliquées au circuit de pompage de tension 310, de sorte que la tension de la borne de sortie de la haute tension 19 devient plus élevée (environ 18 V) que le niveau (environ 17 V) tel qu'il était dans l'intervalle d'effacement réel 61. La tension d'effacement de niveau élevée est à nouveau appliquée à la ligne de mot de la cellule imparfaitement effacée, effaçant ainsi complètement la cellule. Ceci est exécuté dans l'intervalle d'effacement réel du cycle d'effacement suivant 63, lorsque le signal d'effacement 2 est à nouveau activé dans l'état logique "haut" et que les signaux de détection d'effacement 4, 5 sont désactivés. Comme cela est montré à la figure 6, s'il est détecté lors de l'intervalle de test d'effacement 62 que la cellule de mémoire nécessite d'être de nouveau effacée, le cycle d'effacement suivant 63 est exécuté. Et chaque fois que le cycle d'effacement est répété, le niveau de la tension d'effacement appliquée est augmenté de 1 V. Comme cela a été établi ci-dessus, les cycles d'intervalle d'effacement réel -+ intervalle de test d'effacement > intervalle d'effacement réel sont automatiquement répétés jusqu'à ce que toutes les cellules de mémoires soient complètement effacées. Finalement, si le test par les impulsions de comptage J ne montrent pas la donnée K à l'état logique "haut" la sortie 219 du circuit d'amplification de détection 210, les cycles d'effacement sont arrêtés. A ce moment, la tension de la borne de sortie de la haute tension 19 prend un niveau considérablement élevé, de sorte que la sortie du détecteur de haute tension 320 prend un niveau plus élevé que la tension de référence 16. Par conséquent, la sortie de l'inverseur 336 du circuit de comparaison et d'amplification 330 vient au niveau logique "haut" de manière à désactiver les portes NON OU 341, 342 pour bloquer les impulsions d'horloge de pompage 14, 15 et par conséquent le circuit de pompage de tension 310 n'exécute pas plus longtemps l'opération de pompage. Naturellement, si la tension de sortie de la haute tension 19 est abaisséee au dessous d'une valeur donnée, l'opération de pompage de tension est de nouveau exécutée en fonction de l'état de la sortie du circuit de comparaison et d'amplification 330. Comme cela a été établi ci-dessus, la présente invention procure un circuit pour effacer de manière automatique les cellules de mémoire d'une EEPROM de type flash aussi bien que pour tester leur état d'effacement de manière à répéter automatiquement l'opération d'effacement pour les cellules de mémoire qui sont trouvées être imparfaitement effacées, ceci garantissant un état d'effacement approprié des cellules de mémoire. Par consquent, un mauvais fonctionnement d'une EEPROM du type flash est évité dans les modes d'effacement et de programmation. De plus, 1'EEPROM de l'invention commande la tension d'effacement pour qu'elle soit maintenue à un niveau approprié, réalisant ainsi une opération d'effacement stabilisée. Bien que des constructions et procédures spécifiques de l'invention aient été représentées et décrites ici, ceci n'implique pas que l'invention soit limitée aux éléments et constructions décrits. Une personne expérimentée dans la technique reconnaîtra facilement que les éléments particuliers ou les sous ensembles peuvent être utilisés sans quitter le domaine et l'esprit de l'invention. REVENDICATIONS 1. Circuit d'optimisation d'effacement automatique pour utilisation dans une mémoire à semiconducteur programmable et effaçable électriquement comportant un réseau de cellules de mémoire (100) contenant une pluralité de lignes de mot, une pluralité de lignes de bit et une pluralité de cellules de mémoire connectées aux dites lignes de mot et de bit, un décodeur de rangée (900) connecté aux dites lignes de bit, un décodeur de colonne (400) connecté aux dites lignes de mot, une mémoire tampon d'adresse (800) pour alimenter les dits décodeurs de rangée et de colonne avec des signaux d'adresse externes, une mémoire tampon d'entrée/sortie d'information (600), et des moyens de maintien de programme (1000) pour alimenter les lignes de bit du dit réseau de cellules de mémoire (100) avec une tension de programme de niveau élevé, caractérisé en ce que en ce qu'il comprend de plus des moyens de détection d'effacement (200) connectés entre ledit décodeur de colonne (400) et ladite mémoire tampon d'entrée/sortie d'information (600) pour détecter l'état de sortie du dit décodeur de colonne (400) en réponse à un signal d'activation d'écriture (1) et un signal d'effacement (2) pour produire des signaux de détection d'effacement (4, 5) de logiques opposées; des moyens de sortie séquentielle (240) comportant un premier, un second et un troisième registres (241) connectés en série et recevant les signaux de sortie des dits moyens de détection d'effacement (200) pour produire respectivement un premier, un second et un troisième signaux de commande de niveau de haute tension (6, 7, 8);; des moyens de production de haute tension (300) pour produire une haute tension égale ou supérieure à un niveau donné pour à la fois ledit décodeur de rangée (900) et les dits moyens de maintien de programme (1000) en réponse à des impulsions d'horloge de pompage (14, 15) et aux dits premier, second et troisième signaux de commande de la haute tension (6, 7, 8); et un compteur d'adresse (5po) pour alimenter ladite mémoire tampon d'adresse (800) avec des impulsions d'horloge de comptage d'adresse (9, 10, 11) en réponse au signal de sortie des dits moyens de détection d'effacement (200). 2. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 1, caractérisé en ce que les dits moyens d'effacement (200) comprennent un circuit d'amplification de détection (210) pour détecter la tension d'une ligne de bit correspondante par l'intermdiaire du dit décodeur de colonne (400) en réponse au dit signal d'activation d'écriture (1) et au dit signal d'effacement, la tension de ladite ligne de bit correspondante étant appliquée à ladite mémoire tampon d'entrée/sortie d'information (600), et un circuit logique (220) pour recevoir la sortie (219) pour produire les dits signaux de détection d'effacement (4, 5) en réponse au dit signal d'effacement (2). 3. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 1, caractérisé en ce que ledit circuit de production de la haute tension (300) comprend: une borne de sortie de la haute tension (19); des moyens de résistances dynamiques (320) connectés à ladite borne de sortie de la haute tension (19) pour réagir aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8); un amplificateur de comparaison (330) pour recevoir une tension de réfrence (16) et la sortie des dits moyens de résistances dynamiques (320 > ; un circuit de conditionnement de pompage (340) pour recevoir la sortie du dit amplificateur de comparaison (330) pour produire des signaux de commande de pompage (17, 18) en réponse aux dites impulsions d'horloge de pompage (14, 15); et un circuit de pompage de tension (310) pour produire une haute tension d'un niveau donné sur ladite borne de sortie de la haute tension (19) en réponse aux dits signaux de commande de pompage (17, 18). 4. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 1 ou 3, caractérisé en ce que ladite haute tension est d'un niveau de 15 V à 20 V. 5. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 3, caractérisé en ce que les dits moyens de résistances dynamiques (320) comprennent une première et une seconde résistances (321 et 322) connectées en série entre ladite borne de sortie de la haute tension (19) et une borne de tension de la masse; une borne de sortie (329) interposée entre les dites première et seconde résistances (321 et 322); et une première, une seconde et une troisième résistances dynamiques connectées de manière séquentielle en parallèle entre ladite borne de sortie de la haute tension (19) et ladite borne de sortie (329) pour réagir respectivement aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8). 6. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 5, caractérisé en ce que les dites première seconde et troisième résistances dynamiques comprennent des transistors à grille isolée (323, 325, 327) dont les drains sont connectés à ladite borne de sortie de la haute tension (19) et dont les grilles sont connectées respectivement aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8), et des résistances (324, 326, 328) connectées respectivement entre les sources des dits transistors à grille isolée et ladite borne de sortie (329). 7. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 1, caractérisé en ce que ladite mémoire tampon d'adresse (800) comprend des premiers moyens de conditionnement (811, 812) pour recevoir les dites impulsions d'horloge de comptage d'adresse (9, 10, 11); des seconds moyens de conditionnement (813) pour recevoir un signal d'adresse externe; et des moyens (814) pour commander la commutation des dits premier et second moyens de conditionnement en réponse au dit signal de détection d'effacement (4). 8. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 1, 2 ou 7, caractérisé en ce que ledit décodeur de colonne (400) comprend une pluralité de transistors de sélection de colonne dont les canaux sont connectés entre les lignes de bit du dit réseau de cellules de mémoire (100) et ledit circuit d'amplification de détection (200) et dont les grilles sont connectées aux sorties de ladite mémoire tampon d'adresse (800). 9. Circuit d'optimisation d'effacement automatique pour utilisation dans une mémoire à semiconducteur programmable et effaçable électriquement comportant un réseau de cellules de mémoire (100) contenant une pluralité de lignes de mot, une pluralité de lignes de bit et une pluralité de cellules de mémoire connectées aux dites lignes de mot et de bit, un décodeur de rangée (900) connecté aux dites lignes de bit, un décodeur de colonne (400) connecté aux dites lignes de mot, une mémoire tampon d'adresse (800) pour alimenter les décodeurs de rangée et de colonne avec des signaux d'adresse externes, une mémoire tampon d'entrée/sortie d'information (600), et un circuit d'amplification de détection (210) pour détecter et amplifier la tension de sortie du dit décodeur de colonne (400) en réponse au dit signal d'activation d'écriture et au dit signal d'effacement pour produire une sortie vers la dite mémoire tampon d'entrée/sortie d'information, caractérisé en ce qu'il comprend de plus des moyens de détection d'effacement (220) pour détecter la sortie du dit circuit d'amplification de détection et ledit signal d'effacement pour produire un signal de détection d'effacement; des moyens de sortie séquentielle (240) constitués d'un premier, un second et un troisième registres à décalage (241) connectés en série et recevant ledit signal de détection d'effacement pour produire respectivement un premier, un second et un troisième signaux de commande de niveau de la haute tension (6, 7, 8);; un circuit de production de haute tension (300) pour produire une haute tension égale ou supérieure à un niveau donné pour ledit décodeur de rangée (900) en réponse à des impulsions d'horloge de pompage (14, 15) et aux dits premier, second et troisième signaux de commande de la haute tension (6, 7, 8); et un compteur d'adresse (500) pour alimenter ladite mémoire tampon d'adresse (800) avec des impulsions d'horloge de comptage d'adresse (9, 10, 11) en réponse au dit signal de détection d'effacement. 10. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 9, caractérisé en ce que les dits moyens de détection d'effacement (220) comprennent des moyens (221 à 224) pour retarder et restaurer la sortie du dit circuit d'amplification de détection; des moyens (225) pour conditionner le signal retardé et restauré en réponse au signal d'effacement; et des moyens (227 à 232) pour maintenir le signal conditionné en réponse au dit signal d'effacement. 11. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 9, caractérisé en ce que ledit circuit de production de la haute tension (300) comprend: une borne de sortie de la haute tension (19); des moyens de résistances dynamiques (320) connectés à ladite borne de sortie de la haute tension (19) pour réagir aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8); un amplificateur de comparaison (330) pour recevoir une tension de référence (16) et la sortie des dits moyens de résistances dynamiques (320); un circuit de conditionnement de pompage (340) pour recevoir la sortie du dit amplificateur de comparaison (330) pour produire des signaux de commande de pompage (17, 18) en réponse aux dites impulsions d'horloge de pompage (14, 15); et un circuit de pompage de tension (310) pour produire une haute tension d'un niveau donné sur ladite borne de sortie de la haute tension (19) en réponse aux dits signaux de commande de pompage (17, 18). 12. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 9 ou 11, caractérisé en ce que ladite haute tension est d'un niveau de 15 V à 20 V. 13. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 11, caractérisé en ce que les dits moyens de résistances dynamiques (320) comprennent une première et une seconde résistances (321 et 322) connectées en série entre ladite borne de sortie de la haute tension (19) et une borne de tension de la masse; une borne de sortie (329) interposée entre les dites première et seconde résistances (321 et 322); et une première, une seconde et une troisième résistances dynamiques connectées de manière séquentielle en parallèle entre ladite borne de sortie de la haute tension (19) et ladite borne de sortie (329) pour réagir respectivement aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8); les dites première seconde et troisième résistances dynamiques comprenant des transistors à grille isolée (323, 325, 327) dont les drains sont connectés à ladite borne de sortie de la haute tension (19) et dont les grilles sont connectées respectivement aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8), et des résistances (324, 326, 328) connectées respectivement entre les sources des dits transistors à grille isolée et ladite borne de sortie (329). 14. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 9, caractérisé en ce que ladite mémoire tampon d'adresse (800) comprend des premiers moyens de conditionnement (811, 812) pour recevoir les dites impulsions d'horloge de comptage d'adresse (9, 10, 11); des seconds moyens de conditionnement (813) pour recevoir un signal d'adresse externe; et des moyens (814) pour commander la commutation des dits premier et second moyens de conditionnement en réponse au dit signal de détection d'effacement (4). 15. Circuit d'optimisation d'effacement automatique tel que revendiqué à la revendication 9 ou 14, caractérisé en ce que ledit décodeur de colonne (400) comprend une pluralité de transistors de sélection de colonne dont les canaux sont connectés entre les lignes de bit du dit réseau de cellules de mémoire (100) et ledit circuit d'amplification de détection (200) et dont les grilles sont connectées aux sorties de ladite mémoire tampon d'adresse (800). 16. Procédé d'optimisation d'effacement automatique dans un circuit d'optimisation d'effacement automatique pour une mémoire semiconducteur programmable et effaçable électriquement comportant un réseau de cellules de mémoire (100) contenant une pluralité de lignes de mot, une pluralité de lignes de bit et une pluralité de cellules de mémoire connectées aux dites lignes de mot et de bit, un décodeur de rangée (900) connecté aux dites lignes de bit, un décodeur de colonne (400) connecté aux dites lignes de mot, une mémoire tampon d'adresse (800) pour alimenter les dits décodeurs de rangée et de colonne avec des signaux d'adresse externes, une mémoire tampon d'entrée/sortie d'information (600 > , et un circuit d'amplification de détection (210) pour détecter et amplifier la tension de sortie du dit décodeur de colonne (400) en réponse au dit signal d'activation d'écriture et au dit signal d'effacement pour produire une sortie vers la dite mémoire tampon d'entrée/sortie d'information, ledit circuit d'optimisation d'effacement automatique comprenant des moyens de détection d'effacement (220) pour détecter la sortie du dit circuit d'amplification de détection (210) et ledit signal d'effacement pour produire un signal de détection d'effacement, des moyens de sortie séquentielle (240) pour recevoir ledit signal de détection d'effacement pour produire de manière séquentielle un premier, un second et un troisième signaux de commande de niveau de la haute tension (6, 7, 8), un circuit de production de haute tension (300) pour produire une haute tension égale ou supérieure à un niveau donné pour ledit décodeur de rangée (900) en réponse aux dits premier, second et troisième signaux de commande de la haute tension (6, 7, 8), et un compteur d'adresse (500) pour alimenter ladite mémoire tampon d'adresse (800) avec des impulsions d'horloge de comptage d'adresse (9, 10, 11) en réponse au dit signal de détection d'effacement, ladite mémoire tampon d'adresse (800) comprenant des premiers moyens de conditionnement (811, 812) pour recevoir les dites impulsions d'horloge de comptage d'adresse (9, 10, 11), des seconds moyens de conditionnement (813) pour recevoir un signal d'adresse externe, et des moyens (814) pour commander la commutation des dits premier et second moyens de conditionnement en réponse au dit signal de détection d'effacement (4), caractérisé en ce que ledit procédé comprend les étapes de effacement de l'information mémorisée dans une cellule de mémoire sélectionnée détection de l'état d'effacement des cellules de mémoire par application de la sortie de ladite mémoire tampon d'adresse (800) réagissant aux dites impulsions d'horloge de comptage d'adresse au dit décodeur de colonne (400) pendant que ledit signal d'effacement et ledit signal de détection d'effacement sont respectivement désactivés et activés; et délivrance séquentielle des dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8) au dit circuit de production de haute tension (300) en fonction du dit signal de détection d'effacement reçu, les dites étapes tant répétées de manière successive. 17. Procédé d'optimisation d'effacement automatique tel que revendiqué à la revendication 16 caractérisé en ce que des moyens de détection d'effacement sont mis en oeuvre pour produire un signal de détection d'effacement effectif seulement pendant que ledit signal d'effacement est désactivé, les dits moyens de détection d'effacement (220) comprenant des moyens (221 à 224) pour retarder et restaurer la sortie du dit circuit d'amplification de détection des moyens (225) pour conditionner le signal retardé et restauré en réponse au signal d'effacement; et des moyens (227 à 232) pour maintenir le signal conditionné en réponse au dit signal d'effacement. 18. Procédé d'optimisation d'effacement automatique tel que revendiqué à la revendication 16, caractérisé en ce que les moyens de sortie séquentielle sont synchronisés par ledit signal de détection d'effacement, les dits moyens de sortie séquentielle comprenant un premier, un second et un troisième registres à décalage (241) connectés en série et produisant respectivement un premier, un second et un troisième signaux de commande de niveau de la haute tension (6, 7, 8). 19. Procédé d'optimisation d'effacement automatique tel que revendiqué à la revendication 16, caractérisé en ce qu'une première, une seconde et une troisième résistances dynamiques connectées de manière séquentielle en parallèle entre ladite borne de sortie de la haute tension (19) et ladite borne de sortie (329) réagissent respectivement aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8), ledit circuit de production de la haute tension (300) comprenant une borne de sortie de la haute tension (19), des moyens de rsistances dynamiques (320) connectés à ladite borne de sortie de la haute tension (19) pour réagir aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8), un amplificateur de comparaison (330) pour recevoir une tension de référence (16) et la sortie des dits moyens de résistances dynamiques (320), un circuit de conditionnement de pompage (340) pour recevoir la sortie du dit amplificateur de comparaison (330) pour produire des signaux de commande de pompage (17, 18) en réponse aux dites impulsions d'horloge de pompage (14, 15), et un circuit de pompage de tension (310) pour produire une haute tension d'un niveau donné sur ladite borne de sortie de la haute tension (19) en réponse aux dits signaux de commande de pompage (17, 18), les dits moyens de résistances dynamiques (320) comprenant une première et une seconde résistances (321 et 322) connectées en série entre ladite borne de sortie de la haute tension (19) et une borne de tension de la masse, une borne de sortie (329) interposée entre les dites première et seconde résistances (321 et 322). 20. Procédé d'optimisation d'effacement automatique tel que revendiqué à la revendication 19, caractérisé en ce que les dites première, seconde et troisième résistances dynamiques comprennent des transistors à grille isolée (323, 325, 3271 dont les drains sont connectés à ladite borne de sortie de la haute tension (19) et dont les grilles sont connectées respectivement aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8), et des résistances (324, 326, 328) connectées respectivement entre les sources des dits transistors à grille isolée et ladite borne de sortie (329). 21. Procédé d'optimisation d'effacement automatique tel que revendiqué à la revendication 16, caractérisé en ce que les premier et second moyens de conditionnement de ladite mémoire tampon d'adresse sont commandés par ledit signal de détection d'effacement pour sortir les dites impulsions d'horloge de comptage d'adresse par l'intermdiaire d'un premier moyen de conditionnement vers ledit décodeur de colonne seulement lorsque ledit signal de détection d'effacement est activé. 22. Procédé d'optimisation d'effacement automatique tel que revendiqué à la revendication 16 ou 21, caractérisé en ce que ledit décodeur de colonne (400) comprend une pluralité de transistors de sélection de colonne dont les canaux sont connectés entre les lignes de bit du dit réseau de cellules de mémoire (100) et ledit circuit d'amplification de détection (200) et dont les grilles sont connectées aux sorties de ladite mémoire tampon d'adresse (800). 23. Procédé d'optimisation d'effacement automatique tel que revendiqué à la revendication 16, caractérisé en ce que ladite haute tension a le niveau de 15 V à 20 V. 24. Mémoire à semiconducteur programmable et effaçable électriquement comprenant un réseau de cellules de mémoire (100) contenant une pluralité de lignes de mot, une pluralité de lignes de bit et une pluralité de cellules de mémoire connectées aux dites lignes de mot et de bit; un décodeur de rangée (900) connecté aux dites lignes de bit de ladite mémoire; une mémoire tampon d'adresse (800) pour recevoir des signaux d'adresse externes. un décodeur de colonne comprenant une pluralité de transistors de sélection de colonne dont les canaux sont connectés aux lignes de mot du dit réseau de cellules de mémoire (100) et dont les grilles sont connectées à la sortie de ladite mémoire tampon d'adresse (800); une mémoire tampon d'entrée/sortie d'information (600); un circuit d'amplification de détection (210) pour détecter et amplifier la tension de sortie du dit décodeur de colonne (400) par l'intermédiaire des canaux des dits transistors de sélection de colonne en réponse au dit signal d'activation d'écriture et au dit signal d'effacement pour produire une sortie vers ladite mémoire tampon d'entrée/sortie d'information (600); des moyens de détection d'effacement comprenant; des moyens (221 à 224) pour retarder et restaurer la sortie du dit circuit d'amplification de détection;; des moyens (225) pour conditionner le signal retardé et restauré en réponse au signal d'effacement; et des moyens (227 à 232) pour maintenir le signal conditionné en réponse au dit signal d'effacement. des moyens de sortie séquentielle comprenant un premier, un second et un troisième registre à décalage connectés en série pour produire respectivement un premier, un second, et un troisième signal de commande de niveau de la haute tension (6, 7, 8) en réponse au dit signal de détection d'effacement un circuit de production de haute tension (300) pour produire une haute tension égale ou supérieure à un niveau donné pour ledit décodeur de rangée (900) en réponse à des impulsions d'horloge de pompage (14, 15) et aux dits premier, second et troisième signaux de commande de la haute tension (6, 7, 8); et un compteur d'adresse (500) pour délivrer des impulsions d'horloge de comptage d'adresse (9, 10, 11) à ladite mémoire tampon d'adresse (800) en réponse au dit signal de détection d'effacement. ladite mémoire tampon d'adresse (800) comprenant des premiers moyens de conditionnement (811, 812) pour recevoir les dites impulsions d'horloge de comptage d'adresse (9, 10, 11); des seconds moyens de conditionnement (813) pour recevoir un signal d'adresse externe; et des moyens (814) pour commander la commutation des dits premier et second moyens de conditionnement en réponse au dit signal de détection d'effacement (4). 25. Mémoire à semiconducteur programmable et effaçable électriquement telle que revendiquée à la revendication 24, caractérisée en ce qu'elle comprend de plus un circuit de maintien de programme (1000) connecté aux lignes de bit du dit réseau de cellules de mémoire (100) pour délivrer une tension de programmation de niveau élevé. 26. Mémoire à semiconducteur programmable et effaçable électriquement telle que revendiquée à la revendication 24, caractérisée en ce que ledit circuit de production de haute tension comprend une borne de sortie de la haute tension (19); des moyens de résistances dynamiques (320) connectés à ladite borne de sortie de la haute tension (19) pour réagir aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8); un amplificateur de comparaison (330) pour recevoir une tension de référence (16) et la sortie des dits moyens de résistances dynamiques (320); un circuit de conditionnement de pompage (340) pour recevoir la sortie du dit amplificateur de comparaison (330) pour produire des signaux de commande de pompage (17, 18) en réponse aux dites impulsions d'horloge de pompage (14, 15); et un circuit de pompage de tension (310) pour produire une haute tension d'un niveau donné sur ladite borne de sortie de la haute tension (19) en réponse aux dits signaux de commande de pompage (17, 18). 27. Mémoire à semiconducteur programmable et effaçable électriquement telle que revendiquée à la revendication 26, caractérisée en ce que les dits moyens de résistances dynamiques comprennent une première et une seconde résistances (321 et 322) connectées en série entre ladite borne de sortie de la haute tension (19) et une borne de tension de la masse; une borne de sortie (329) interposée entre les dites première et seconde résistances (321 et 322); et une première, une seconde et une troisième résistances dynamiques connectées de manière séquentielle en parallèle entre ladite borne de sortie de la haute tension (19) et ladite borne de sortie (329) pour réagir respectivement aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8). les dites première, seconde et troisième résistances dynamiques comprenant des transistors à grille isolée (323, 325, 327) dont les drains sont connectés à ladite borne de sortie de la haute tension (19) et dont les grilles sont connectées respectivement aux dits premier, second et troisième signaux de commande de niveau de la haute tension (6, 7, 8), et des résistances (324, 326, 328) connectées respectivement entre les sources des dits transistors à grille isolée et ladite borne de sortie (329). 28. Mémoire à semiconducteur programmable et effaçable électriquement telle que revendiquée à la revendication 24 ou 26, caractérisée en ce que ladite haute tension a le niveau de 15 V à 20 V.