FR 2676879 A1 19921127 FR 9106277 A 19910524 NDispositif de surveillance de perte de verrouillage de trame". Description La présente invention concerne un dispositif de surveillance de perte de verrouillage de trame pour un signal de trame numérique présentant en en-tête de chaque trame un mot de verrouillage FAS, comportant un registre à décalage à entrée série et sortie parallèle dont les m sorties sont reliées à au moins un comparateur ayant un nombre d'entrées au plus égal à m. L'invention peut s'appliquer par exemple à un démultiplexeur, qu'il soit de type plésiochrone selon la hiérarchie numérique G703 définie par le CCITT, ou de type synchrone selon la hiérarchie numérique G707 ; elle s'applique plus généralement à n'importe quel signal numérique pour lequel existe une structure de trame ou de message, permettant de cadrer ce qui ensuite servira à délimiter les divers champs d'information. Une trame numérique se compose généralement d'un en-tête appelé mot de verrouillage de trame ou FAS (Frame Alignment Signal en anglais). Ce mot, d'une certaine longueur, permet de verrouiller des compteurs qui vont délimiter les différentes composantes du signal. Le mot de verrouillage de trame FAS peut être mis à contribution de deux façons différentes en correspondance avec deux fonctions distinctes à réaliser qui sont soit la rechercher soit la poursuite de verrouillage de trame. Si l'on est en recherche de verrouillage (hors trame), une ou plusieurs (6) correspondances successives avec le FAS autorisent le verrouillage du système. Si l'on est en poursuite (en trame), un certain nombre ( ) de non correspondances successives avec le FAS, aux instants calculés par les compteurs de trame, entraine une perte de verrouillage.Les valeurs des deux paramètres a et 6 sont choisies en fonction des objectifs de performances requis, étant en relation avec deux variables qui sont le taux d'erreur BER (Bit Error Rate en anglais), typiquement inférieur à 10-3 et le nombre de bits du mot FAS. Il est avantageux de détecter rapidement un défaut d'alignement et pour cela d'avoir un nombre faible. Une façon de réduire a consiste à diminuer la longueur du FAS ; par contre un FAS long réduit le temps de réalignement, c'est-à-dire de remise en trame. Pour ce qui est de la recherche1 le premier calcul à effectuer est la probabilité selon laquelle le FAS va etre reconnu, le cas défavorable étant celui d'un FAS simulé par une suite de bits d'informations que porte la trame. Pour la poursuite de verrouillage, la probabilité à considérer est celle qui entraine la non-reconnaissance du FAS suite à au moins un bit erroné dans ce mot de verrouillage de trame. Selon les performances requises et en dépendance du BER pour un système de transmission numérique donné, l'homme du métier essaye de trouver un compromis entre la longueur du FAS et les valeurs à donner à a et ss ; pour la reconnaissance du FAS, il peut, pour la recherche et le verrouillage, soit utiliser le même dispositif, soit, de façon plus sophistiquée, utiliser des dispositifs différents, commutables de l'un à l'autre selon la fonction à réaliser. C'est dans ce contexte que se place l'invention avec cependant une propension plus marquée à mettre en oeuvre la fonction de surveillance de verrouillage de trame (poursuite). Un premier dispositif connu pour effectuer la recherche ou la poursuite comporte un seul comparateur, à la suite du registre à décalage. Ce comparateur comporte le même nombre m d'entrées que le mot FAS comporte de bits. Si l'on est en recherche de verrouillage, la comparaison est effectuée à chaque temps de bit. Si l'on est en poursuite, la comparaison est effectuée une fois pour chaque durée de trame. L'inconvénient de ce dispositif est qu'un seul bit faux sur le nombre de bits du FAS provoque une non reconnaissance pendant une trame, ce qui entraîne - une probabilité plus faible de se verrouiller facilement, - un certain risque de perdre le verrouillage à cause d'er reurs. Cet inconvénient est d'autant plus marqué que le débit binaire est élevé. De la proposition de standard d'origine italienne ETSI TM3 Bruxelles, 24-28 avril 1989 - TD N 54 ayant pour titre : "Alignment strategies for the synchronous digital hierarchy at the first lever" il est connu d'utiliser un comparateur à m bits pour la recherche, en association avec un comparateur à nombre d'entrées inférieur à m pour la poursuite.Dans ce document il est fait référence à une trame STM-N pour laquelle le FAS est de la forme : 3N(A1) + 3N(A2) avec : AI = 11110110 ; All = 1111 ; A12 = 0110 A2 = 00101000 ; A21 = 0010 ; A22 = 1000 Pour la poursuite, seule la configuration de bits centraux du FAS : A12, A21 = 01100010, est recherchée, selon cette proposition, alors qu'en recherche, c'est la configuration complète du FAS : A1, A2 = 1111011000101000 qui est recherchée. Ce dispositif, quoique donnant satisfaction, est encore peu tolérant aux erreurs de bits qui peuvent se produire dans le mot de verrouillage de trame. L'invention se propose de s'affranchir de certaines erreurs sur le mot de verrouillage de trame FAS, erreurs dues à la présence d'au moins un bit faux dans ce mot. Pour atteindre ce but et atténuer les inconvénients de l'art antérieur, le dispositif indiqué en préambule est remarquable en ce qu'il comporte plusieurs comparateurs ayant chacun un nombre d'entrées inférieur à m, les m sorties dudit registre à décalage étant reliées chacune à au moins un comparateur, à un emplacement hiérarchiquement convenable par rapport aux autres entrées dudit comparateur et que chaque sortie du comparateur est reliée à l'entrée d'un circuit-porte OU dont la sortie à l'état logique O répété marque la perte de verrouillage En utilisant plusieurs sous-trames incomplètes, dans le mot complet de verrouillage trame FAS de façon à effectuer un recouvrement global de ce mot, on parvient ainsi à s' affranchir d'un type d'erreurs, au moins une erreur d'un bit, sur le FAS. Un mode de réalisation préféré du dispositif selon l'invention est remarquable en ce qu'il comporte m/n comparateurs, n étant un diviseur de m au moins égal à 1, chaque comparateur recevant au plus m-n signaux de sortie dudit registre à décalage, parmi lesquels un groupe de n signaux différents pour chaque comparateur, n'est pas transmis du registre au comparateur. Dans ces conditions, une erreur commise sur un seul bit du EAS n'empêche pas la reconnaissance de ce dernier. Plus particulièrement, un dispositif de surveillance de perte de verrouillage de trame pour un signal STM-N présentant un mot de verrouillage de trame dont la partie centrale est constituée par un motif de six octets AI, Al, Al, A2, A2, A2, comptés du plus ancien au plus récent, ce dispositif comportant un registre à décalage à six octets 01, 02, 03, 04, 05, 06, à 48 sorties parallèles, est remarquable en ce qu'il comporte trois comparateurs conçus pour recevoir respectivement les contenus des octets suivants : 01, 02, 05, 06 ; 01, 03, 04, 06 ; 02, 03, 04, 05. Si le dispositif de verrouillage de trame indiqué en dernier lieu doit aussi servir à l'acquisition du verrouillage, il convient de le modifier légèrement en faisant en sorte qu'il comporte au moins 4 comparateurs conçus pour recevoir respectivement les contenus des octets suivants : 01, 02, 041, 05, 06 ; 01, 02, 042, 05, 06 ; 01, 03, 04, 06 ; 02, 03, 04, 05, où 041 représente les 4 bits de poids fort et 042 les 4 bits de poids faible de l'octet 04. On se prémunit ainsi contre une reconnaissance prématurée d'un temps d'octet du FAS qui serait due à une simulation (fortuite) de Al juste avant le FAS, en phase d'acquisition.De plus dans le cas du STM-N avec N > 1, le mode de réalisation indiqué en dernier (ou bien un mode un peu plus sophistiqué à 6 comparateurs décrit plus loin) devient indispensable, étant donné que la partie centrale du FAS contient alors au moins 4 fois l'octet Al. La description qui suit, en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée. La figure 1 est le schéma synoptique d'un premier mode de réalisation de l'invention à 3 comparateurs. La figure 2 est le schéma synoptique d'un deuxième mode de réalisation de l'invention à 4 comparateurs. Les figures 3a et 3b représentent, sous forme de schéma synoptique une première et une deuxième variante d'un mode de réalisation de l'invention, la première à 12 comparateurs, la deuxième à 6 comparateurs, ces deux variantes réalisant la même fonction. La figure 4 représente des courbes BER(t) qui illustrent les performances de dispositifs en trait interrompu selon l'art antérieur et en trait plein selon l'invention. Sur la figure 1, on a représenté un registre à décalage 1 qui reçoit sous forme d'une trame de bits des données numériques sur un conducteur série 2. La trame est soit de type plésiochrone selon la hiérarchie numérique G703 définie par le CCITT, soit, de préférence, de type synchrone selon la hiérarchie numérique G707 (STM-N) comme décrit à titre d'exemple ci-après. Le dispositif de la figure î est organisé sous forme d'octets. Le registre à décalage 1 comporte 6 emplacements d'octets (m = 48 emplacements de bits) référencés 01, 02, 03, 04, 05, 06. Sur les 48 sorties parallèles du registre 1, les octets sont transmis d'une part aux registres de sortie 3 par l'ensemble de conducteurs 4, et à un dispositif comparateur de mot 5, dans le cadre en trait interrompu, par l'ensemble de conducteurs 6. Un signal d'horloge H est fourni à l'entrée d'horloge du registre 1 et aussi à un compteur série-parallèle 7 qui reçoit sur une entrée de validation 8 le signal de sortie d'un circuit d'initialisation 9. Le circuit 9 comporte de façon connue, outre un circuit de validation, un compteur de trame et un circuit de gestion du verrouillage de la trame pour la perte et la recherche de cette dernière.Le circuit 9 reçoit le signal de sortie du dispositif comparateur de mot 5, ce qui lui permet de valider aux instants adéquats le signal de sortie SH du compteur 7 fourni à l'entrée d'horloge des registres 3, et dont la période est multiple de celle du signal H. Dans les systèmes de ce type connus, le dispositif 5 est constitué par un comparateur unique qui reçoit tout ou partie des m sorties du registre 1. Ce comparateur a pour fonction de reconnaître tout ou partie du mot de verrouillage de trame FAS. Dans ces conditions, la reconnaissance implique l'identité entre la configuration de bits du FAS et la configuration préprogrammée dans le comparateur. Autrement dit, une seule erreur de bit dans la configuration recherchée entraîne la non reconnaissance de cette dernière. Selon l'invention, le dispositif comparateur de mot 5 comporte plusieurs comparateurs (3, en l'occurrence), ayant chacun un nombre d'entrées (32 entrées) inférieur à m (m = 48). Un premier comparateur Il reçoit les signaux issus des emplacements d'octets 01, 02, 05, 06, un deuxième comparateur 12 ceux des emplacements 01, 03, 04, 06 et un troisième comparateur 13 ceux des emplacements 02, 03, 04, 05.Pour une trame du type STM-N, le comparateur 11 est programmé pour comparer ses signaux d'entrée (du bas vers le haut) à la première configuration de bits (d'octets) Al Al - - A2 A2 et, de façon cyclique, le comparateur 13 à la deuxième configuration de bits - Al AI A2 A2 - et le comparateur 12 à la troisième configuration de bits Al - Al A2 - A2. Dans ces trois configurations, les tirets C-) représentent les octets du FAS non pris en compte par les comparateurs, Al est l'octet : 11110110, et A2 l'octet 00101000.Pour ne pas compliquer les dessins, on n'a pas représenté les entrées de préprogrammation fixes habituelles correspondant aux configurations partielles à 4 octets du FAS indiquées ci-dessus.- Plus généralement7 le dispositif 5 peut comporter m/n comparateurs (de 48 à 3), n étant un diviseur de m, chaque comparateur recevant de préférence m-n signaux de sortie du registre 1, parmi lesquels un groupe de n signaux différents, pour chaque comparateur, n'est pas transmis du registre à ce comparateur. La sortie 14, 15, 16 de chaque comparateur est reliée à une entrée d'un circuit-porte OU 17 dont la sortie 18 s'identifie à la sortie du dispositif 5. On notera aussi que chaque sortie du registre 1 est reliée à au moins un parmi les trois comparateurs (deux, en l'occurrence). Pour que le FAS soit reconnu1 il suffit que le signal sur la sortie 18 soit à l'état logique 1 et pour cela, il suffit que l'un au moins des trois signaux en entrée de la porte OU 17 soit à l'état I, les deux autres étant à l'état 0. Ce dernier cas se produit lorsqu'il y a au moins une erreur de bit dans l'un des 6 octets du FAS. Si par contre il y a deux (ou plus) bits en erreur sur des octets différents du FAS, ce dernier n'est pas reconnu. On obtient ainsi que le FAS soit reconnu même lorsqu'il comporte un bit erroné.Ce dispositif comparateur 5 est tès avantageux lorsque le système de réception d'information numérique (non représenté) fonctionne en surveillance de perte de verrouillage de trame, c'est-à-dire en poursuite, car il permet de diminuer le nombre a de correspondances successives avec le FAS. Par contre ce dispositif est moins avantageux que celui de l'art connu à un seul comparateur lorsque le système est en recherche car il permet la reconnaissance du FAS non seulement lors de son occurrence, lors de chaque durée de trame, mais aussi pour au moins m simulations (fortuites) différant entre elles d'au moins un bit, possibles dans la transmission d'information proprement dite.Si l'objectif de performances du système est grand et/ou si la trame STM-N est utilisée, le dispositif 5 est réservé à la fonction de poursuite, la fonction de recherche étant effectuée de façon connue, non représentée, par commutation du dispositif 5 sur un dispositif comparateur de l'art antérieur, sinon, le dispositif 5 peut assumer les deux fonctions de poursuite et de recherche à tout le moins pour ce qui est d'une trame différente du STM-N, c'est-à-dire une trame ne comportant pas, dans son FAS de répliques d'octets comme c'est le cas, pour le STM-N, des octets Al et A2.Si l'on a affaire à un FAS du type AI Al Al A2 A2 A2 (STM-N), la première configuration de bits Al Al - - A2 A2 peut être obtenue intempestivement (dans le cas de la recherche uniquement) avec une avance d'une durée d'octet simplement par simulation de Al pour l'octet qui précède juste le mot FAS (le premier A1 du FAS étant confondu avec le deuxième et les premier et deuxième A2 avec les deuxième et troisième A2 respectivement). Or, la probabilité d'occurrence d'une telle configuration est beaucoup plus élevée que celle d'un FAS avec aucun bit ou un seul bit faux. Si l'on veut pouvoir conserver un dispositif comparable à celui de la figure 5 aussi pour la fonction recherche, on est conduit à compliquer ce dispositif et à mettre en oeuvre les modes de réalisation de l'invention, des figures 2 et 3a, 3b. Sur la figure 2, on n'a représenté que le registre à décalage 1, et le dispositif comparateur de mot 5 qui, sur cette figure, comporte quatre comparateurs. On y retrouve les comparateurs 12 et 13, identiques, mais représentés d'une façon légèrement différente, les octets dans 04, 05, 06 qui doivent chacun contenir la configuration A2 étant représentés dédoublés en les 4 bits de poids supérieur : A21 = 0010 et les 4 bits de poids inférieur A22 = 1000. Le comparateur 11 de la figure 1 est quant à lui remplacé par deux comparateurs 21 et 22. Le circuit-porte OU 23 de la figure 2 comporte 4 entrées au lieu de 3 mais a la même fonction que le circuit OU 17 de la figure 1. Le comparateur 21 est conçu pour recevoir les sorties de 01, 02, les 4 premières sorties de 04, et les sorties de 05 et 06.Le comparateur 22 est conçu pour recevoir les sorties 01, 02, les 4 dernières sorties de 04, et les sorties de 05 et 06. Lorsque la configuration fausse (prématurée d'une durée d'octet) : Al Al - - A2 A2 se présente en sortie du registre à décalage 1, le comparateur 21 va recevoir, en provenance de 04 les 4 premiers bits de AI dont trois sont différents des 4 premiers de A2. Symétriquement, le comparateur 22 reçoit les 4 derniers bits de AI dont aussi 3 sont différents des bits correspondants de A2. Les comparateurs 21 et 22 vont fournir un O logique à leur sortie, de même que les comparateurs 12 et 13 et la configuration fausse en question ne sera donc pas reconnue, comme souhaité. Pour une meilleure symétrie du dispositif 5, on peut le réaliser sous la forme représentée à la figure 3a où l'on retrouve, sous la même représentation qu'à la figure 2, les comparateurs 21 et 22, destinés à recevoir les configurations respectives Al Al A21 - A21 A22 A21 A22 Al A1 - A22 A21 A22 A21 A22 Symétriquement, le comparateur 12 est remplacé par les comparateurs 26 et 27, destinés à recevoir les configurations respectives - - Al A21 A22 A21 - A21 A22 AI - Al A21 A22 - A22 A21 A22 De même, le comparateur 13 est remplacé par les comparateurs 28 et 29, destinés à recevoir les configurations respectives - Al AI A21 A22 A21 A22 A21 - Al A1 A21 A22 A21 A22 - A22 Les sorties des comparateurs 21, 22, 26, 27, 28, 29 sont reliées aux 6 entrées d'un circuit-porte OU 31. Le dispositif de la figure 3b peut remplir, selon les branchements effectués, la même fonction que celui de la figure 1 ou 3a mais il est réalisé sous une forme qui fait mieux apparaître, en les décomposant, les opérations logiques effectuées. Ce dispositif comporte 6 comparateurs à 8 bits chacun 41, 42, 43, 44, 45, 46, présentant les bornes de sorties respectives 101 à 106. Par ailleurs, 3 circuits-porte ET 47, 48, 49 à 5 entrées ont leur sortie reliée à un circuit-porte OU 51. Pour obtenir un dispositif équivalent au dispositif 5 de la figure 1, il suffit de raccorder les bornes 101, 102, 105, 106 à 4 entrées d'une première porte ET, parmi 47, 48, 49, les bornes 101, 103, 104, 106 en entrée d'une deuxième porte ET et les bornes 102, 103, 104, 105 en entrée d'une troisième porte ET. Le dispositif de la figure 3b comporte en outre 6 comparateurs à 4 bits 53 à 58.Le comparateur 53 est relié aux 4 premières sorties de l'emplacement d'octet 041 et, de la même façon, 54 à 042, 55 à 051, 56 à 052, 57 à 061 et 58 à 062. Les sorties des comparateurs 53 et 54 sont reliées, par l'intermédiaire d'une porte OU 61 à une borne 104bis, celles de 55 et 56 à 105bis et celles de 57 et 58 à 106bis. Pour obtenir un dispositif équivalent à celui de la figure 3a, il suffit d'effectuer, outre les raccordements précités, les trois autres raccordements suivants : la borne 104bis à (une entrée de) la première porte ET, la borne 105bis à la deuxième porte ET et la borne 106bis à la troisième porte ET. Des calculs de probabilités permettent d'évaluer les performances et de les comparer à celles obtenues selon l'art antérieur. Pour cela on suppose que, selon l'art antérieur (dispositif connu), un seul critère de verrouillage est utilisé, représenté par la configuration centrale à 32 bits du FAS - Al AI A2 A2 Selon l'invention, on suppose qu'on utilise 6 critères de verrouillage en parallèle (dispositif proposé de la figure 3a). On peut ainsi tracer (en coordonnées log-log) les courbes de la figure 4 qui montrent d'emblée à quel point le dispositif proposé (traits pleins) est avantageux par rapport au dispositif connu (traits interrompus).On a porté en ordonnées le taux d'erreur BER (Bit Error Rate en anglais) qui caractérise entre autres la qualité de la transmission et en abscisses le temps en heures, ce temps étant, pour un point donné de l'une des 4 courbes (approximativement droites) CP1, CP2, CC1, CC2, le temps moyen Tm au bout duquel une perte de verrouillage de trame a été détectée, la valeur de a qui paramètre les courbes étant égale à 4 pour les courbes CPî et CC2 à 3 pour la courbe CP2 et à 5 pour la courbe CC1. La valeur de Tm est proportionnelle à a, et à T qui est la période d'apparition du FAS ; par contre, elle est inversement proportionnelle à la probabilité pb de détection d'un mot FAS erroné, la variable pb étant elle-même fonction du BER. Pour le dispositif connu, il vient pb = 32 x BER (1) (1 seul bit faux) La relation (1) permet de tracer les courbes CC1 (a = 5) et CC2 Ca = 4). Pour le dispositif proposé de la figure 3a le calcul de probabilité est plus complexe : un mot FAS erroné est détecté pour au moins 2 bits faux dans ce mot. La probabilité de 2 bits faux, pb2 est pb2 = C248 (BER)2 (1BER)46 (2) La probabilité de 3 bits faux, pb3 est pb3 = C343 (BER)3 (1BER)45 (3) On néglige les cas de 4 bits faux et plus. Dans ces conditions, il vient La relation (4), qui utilise les relations (2) et (3), permet de tracer les courbes CP1 (a = 4) et CP2 (a = 3). On voit que même pour une valeur de a diminuée de 2 unités Ca passant de 5 à 3), la courbe CP2 reflète de meilleures performances que la courbe CCî ; d'autre part, pour une transmission du type STM-N où la durée de trame est de 125 ijs, le temps de détection de perte de verrouillage de trame est de 625 ps pour la courbe CCî et de 375 ps seulement pour la courbe CP2 (pour les courbes CPI et CC2, ce temps est de 500 pus). On notera que des courbes tracées pour le dispositif de la figure 1 pour a = 4 et a = 3 seraient très proches respectivement des courbes CPI et CP2. Pour ce qui est de la recherche du FAS on obtient aussi un meilleur résultat avec le dispositif proposé qu'avec le dispositif connu ; en effet, la probabilité de faux verrouillage est de 6/236r soit une fois toutes les 73,6 s pour le dispositif proposé, à comparer à : 1/232, soit une fois toutes les 27,6 s pour le dispositif connu. Par contre, en recherche, le dispositif selon l'invention de la figure 1 est moins avantageux car il donne, comme probabilité de verrouillage sur un FAS simulé 3/232, soit une fois toutes les 9,2 s. Revendications I. Dispositif de surveillance de perte de verrouillage de trame pour un signal de trame numérique présentant en en-tête de chaque trame un mot de verrouillage FAS, comportant un registre à décalage à entrée série et sortie parallèle dont les m sorties sont reliées à au moins un comparateur ayant un nombre d'entrées au plus égal à mr caractérisé en ce qu'il comporte plusieurs comparateurs ayant chacun un nombre d'entrées inférieur à m, les m sorties dudit registre à décalage étant reliées chacune à au moins un comparateur7 à un emplacement hiérarchiquement convenable par rapport aux autres entrées dudit comparateur et que chaque sortie du comparateur est reliée à l'entrée d'un circuit-porte OU 17 dont la sortie à l'état logique 0 répété marque la perte de verrouillage. 2. Dispositif de surveillance de perte de verrouillage de trame selon la revendication 17 caractérisé en ce qu'il comporte m/n comparateurs7 n étant un diviseur de m au moins égal à 17 chaque comparateur recevant au plus m-n signaux de sortie dudit registre à décalage, parmi lesquels un groupe de n signaux différents pour chaque comparateur7 n'est pas transmis du registre au comparateur. 3. Dispositif de surveillance de perte de verrouillage de trame selon la revendication 17 pour un signal STM-N présentant un mot de verrouillage de trame dont la partie centrale est constituée par un motif de six octets Al, A?, Al, A27 A27 A27 comptés du plus ancien au plus récent, dispositif comportant un registre à décalage à six octets 017 027 03, 04, 05, 06, à 48 sorties parallèles. 4. Dispositif de surveillance de perte de verrouillage de trame selon la revendication 3r caractérisé en ce qu'il comporte trois comparateurs conçus pour recevoir respectivement les contenus des octets suivants : 01r 02, 05, 06 ; 017 03, 04, 06 ; 02, 03, 04, 05. 5. Dispositif de surveillance de perte de verrouillage de trame servant aussi à l'acquisition du verrouillage, selon la revendication 3, caractérisé en ce qu'il comporte 4 comparateurs conçus pour recevoir respectivement les contenus des octets suivants : 01r 02, 041r 05, 06 ; 01, 02r 042, 05, 06 ; 01r 03r 04r 06 ; 02r 03, 04, 05, où 041 représente les 4 bits de poids fort et 042 les 4 bits de poids faible de l'octet 04. 6. Dispositif de surveillance de perte de verrouillage de trame servant aussi à l'acquisition du verrouillage, selon la revendication 3, caractérisé en ce qu'il comporte 6 comparateurs conçus pour recevoir respectivement les contenus des octets suivants : 01, 02, 041, 05, 06 ; 01, 02, 042, 05, 06 ; 01, 03, 04, 051, 06 ; 017 03, 04, 052, 06 ; 02, 03, 04, 05, 061 ; 02, 03, 04, 057 062 où 041, 051, 061 représentent les 4 bits de poids fort respectivement des octets 04r 05, 06 et 042, 052, 062 les 4 bits de poids faibles de ces trois octets.