FR 2675601 A1 19921023 FR 9104861 A 19910419 CIRCUIT DE TEST INTEGRE POUR RESEAU MATRICIEL La présente invention concerne un circuit de test intégré pour réseau matriciel. Par réseau matriciel, dans la présente invention, on entend tout réseau constitué par des conducteurs orthogonaux appelés lignes et colonnes définissant à chaque intersection un point image ou un point mémoire comportant au moins un élément de commutation tel qu'un transistor ou similaire. Dans ce cas, les lignes et les colonnes sont reliées respectivement à au moins un circuit d'adressage permettant d'adresser successivement les lignes et à au moins un circuit de commande envoyant sur le point mémoire ou le point image une tension correspondant à l'information à enregistrer où à afficher.De manière très générale, les réseaux matriciels auxquels peut s'appliquer la présente invention sont constitués par des écrans électrooptiques matriciels à commande active tels que des écrans à cristaux liquides, par des mémoires telles que des mémoires RAM, S-RAM, EPROM ou similaires ou encore par des circuits d'adressage pour écrans à cristaux liquides. Ainsi la présente invention peut s'appliquer à tout type de réseaux matriciels présentant les mêmes caractéristiques que les réseaux mentionnés ci-dessus, notamment à des réseaux pouvant être réalisés sur un substrat permettant la fabrication de composants semiconducteurs. Ce type de réseaux est en général constitué d'un très grand nombre (supérieur à 100) de lignes ou de colonnes ou de lignes et de colonnes réalisées par dépôt métallique sur le substrat sur lequel sont réalisés les points mémoire ou les points image. Pour que le réseau matriciel fonctionne correctement, ces lignes et ces colonnes ne doivent présenter aucun défaut. Ainsi, elles doivent être continues et ne pas donner lieu à des courts-circuits, notamment au niveau des croisements. Pour vérifier ces deux conditions, on utilise actuellement des machines de test extérieures qui permettent l'application de certaines tensions sur les lignes et les colonnes du réseau à tester. Ces types de machines ne sont pas facile à mettre en oeuvre et demandent un nombre de connexions très important.Aussi, de plus en plus, on cherche à intégrer le circuit de test directement sur le réseau matriciel. En conséquence, la présente invention a pour but de proposer un nouveau circuit de test intégré pour réseaux matriciels permettant de tester simplement la continuité des lignes et des colonnes ainsi que ltabsence de court-circuit. La présente invention a aussi pour but de proposer un nouveau circuit de test intégré permettant de tester en plus le bon fonctionnement des circuits d'adressage et des circuits de commande lorsque ceux-ci sont intégrés sur le même substrat que le réseau matriciel. En conséquence, la présente invention a pour objet un circuit de test intégré pour un réseau matriciel dans lequel chaque point mémoire ou point image, défini à l'intersection de deux réseaux de conducteurs orthogonaux constitués de N lignes et M colonnes, comporte au moins un élément de commutation, les lignes et les colonnes étant reliées respectivement à au moins un circuit d'adressage et un circuit de commande, caractérisé en ce qu'il est constitué par au moins deux colonnes et deux lignes supplémentaires réalisées du côté opposé au circuit d'adressage et au circuit de commande, les deux colonnes et les deux lignes étant reliées ensemble au niveau de chaque ligne et de chaque colonne par un circuit de commutation commandé par une impulsion appliquée sur au moins ladite ligne et au moins ladite colonne. Selon un mode de réalisation préférentiel, le circuit de commutation est constitué par au moins deux transistors de commutation montés entre les deux colonnes ou entre les deux lignes supplémentaires, la grille de chaque transistor de commutation étant reliée à l'extrémité d'une ligne ou colonne. Selon une autre caractéristique de la présente invention permettant de tester le bon fonctionnement des circuits d'adressage et de commande, le circuit de test comporte aussi un ensemble de deux colonnes et de deux lignes supplémentaires avec leurs circuits de commutation prévu aux extrémités du réseau matriciel adjacentes aux circuits d'adressage et de commande. La présente invention concerne aussi un procédé d'utilisation du circuit de test tel que décrit ci-dessus permettant de détecter la non-continuité des lignes ou des colonnes, les courts-circuits entre lignes et colonnes ainsi que le bon fonctionnement des circuits d'adressage et de commande. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description d'un mode de réalisation préférentiel faite ci-après avec référence aux dessins ci-annexés dans lesquels - la figure 1 est une représentation schématique d'un écran plat à cristaux liquides du type à matrice active muni d'un circuit de test intégré conformément à la présente invention - les figures 2A et 2B sont des diagrammes expliquant le procédé d'utilisation du circuit de test conforme à la présente invention dans le cas d'une détection de continuité de lignes, - les figures 3A et 3B sont des diagrammes expliquant le procédé d'utilisation du circuit de test conforme à la présente invention dans le cas de la détection d'un court-circuit entre ligne et colonne, - la figure 4 est une représentation schématique d'un autre mode de réalisation du circuit de test intégré, - la figure 5 est une représentation schématique d'une mémoire munie d'un circuit de test intégré conforme à la présente invention, et - les figures 6A et 6B sont respectivement un schéma électrique d'une cellule mémoire SRAM et DRAM utilisable dans le réseau de la figure 6. La présente invention sera décrite en se référant à un réseau matriciel constitué par un écran électrooptique du type à matrice active dans lequel l'élément électrooptique est constitué par un cristal liquide et l'élément de commutation par un transistor ainsi qu a un réseau matriciel constitué par une mémoire RAM. Toutefois, il est évident pour l'homme de l'art que la présente invention peut être mise en oeuvre avec tous types de réseaux matriciels utilisant un élément mémoire relié aux réseaux de lignes et de colonnes par un élément de commutation tel qu'un transistor. De même, la présente invention peut être mise en oeuvre avec des écrans électrooptiques faisant appel à des technologies autres que les cristaux liquides et dans lequel l'élément de commutation peut être constitué par une diode ou similaire . D'autre part pour simplifier la description, dans les figures les mêmes éléments portent les mêmes références. Comme représenté schématiquement sur la figure 1, le réseau matriciel est constitué par deux réseaux orthogonaux de lignes L1, L2, L3, .., LN et de colonnes Cl, C2, C3, ..., CM. A l'intersection de chaque ligne et de chaque colonne est connecté un point image ou point mémoire 1 tel que représenté par le carré en tireté. Ce point image 1 est formé d'un élément actif de commutation T et d'un condensateur C. Comme représenté sur la figure 1, la grille du transistor T est connectée à la ligne Li tandis qu'une des électrodes du transistor T est connectée à la colonne Cl. L'autre électrode du transistor est connectée à une armature du condensateur C dont l'autre armature est connectée à la masse. Lorsque le réseau matriciel est constitué par un écran à cristal liquide à matrice active, comme représenté sur la figure 1, l'élément actif de commutation T est constitué en général par un transistor réalisé selon la technologie couche-mince ou TFT (Thin Film Transistor en langue anglaise). D'autre part, le condensateur C correspond à la représentation électrique du cristal liquide. Dans ce cas, une des armatures du condensateur C est réalisée sur le même substrat que le transistor T tandis que l'autre armature du condensateur C est constitué par une contre électrode déposée sur un autre substrat enfermant le moyen électrooptique tel que le cristal liquide formant diélectrique. Comme représenté sur la figure 1, l'ensemble des lignes L1, L2, L3, ..., LN est connecté à un circuit d'adressage 3 qui permet de sélectionner l'une après l'autre la ligne sur laquelle va être enregistrée ou affichée une information. D'autre part, l'ensemble des colonnes Cl, C2, C3, ..., CM est relié à un circuit de commande 2 qui applique donc en parallèle les tensions à afficher au niveau des points image se trouvant à l'intersection des colonnes et de la ligne considérée. Dans le mode de réalisation représenté, de manière conventionnelle, le circuit d'adressage 3 est connecté aux lignes L1 à LN tandis que le circuit de commande 2 est connecté aux colonnes Cl à CM. Toutefois, il est évident pour l'homme de l'art que cette disposition peut être inversée sans sortir du cadre de la présente invention. Conformément à la présente invention, au moins au niveau des extrémités opposées au circuit d'adressage et au circuit de commande ont été prévues deux colonnes C1D, C2D et deux lignes L1B, L2B supplémentaires. De préférence, et comme représenté sur la figure 1, deux colonnes ClG > CZG et deux lignes L1H, L2H sont aussi ajoutées près des extrémités du réseau matriciel adjacentes au circuit d'adressage 3 et au circuit de commande 2. Le rôle de ces colonnes et lignes supplémentaires sera expliqué de manière plus détaillée ci-après. D'autre part, les deux colonnes C1G, C2G ou C1D, C2D ainsi que les deux lignes L1H, L2H ou L1B, L2B sont reliées ensemble, au niveau de chaque ligne ou de chaque colonne du réseau matriciel, par un circuit de commutation 4. Comme représenté sur la figure 1, le circuit de commutation 4 est constitué par deux transistors de commutation T1, T2. Comme représenté sur la figure 1, la grille du transistor T1 est connectée, par exemple, à une ligne Li ou à une colonne Cl tandis que la grille du transistor T2 est connectée à une ligne L2 ou une colonne C2. D'autre part, les électrodes des transistors T1 et T2 sont connectées en série entre les deux colonnes CIG, C2G ou LIE, L2B dans le mode de réalisation représenté. De manière plus générale, la grille du transistor T1 est connectée à une ligne Ln ou à une colonne Cn tandis que la grille du transistor T2 est connectée à une ligne Ln+l ou une colonne Cn+l. Comme représenté sur la figure 1, il existe un circuit de commutation prévu entre chaque groupe de deux lignes ou de deux colonnes adjacentes du circuit matriciel.De manière plus générale, on peut aussi utiliser ce principe de test de coupure de lignes ou colonnes en reliant un circuit de commutation à plus de deux lignes consécutives, mais le principe du test reste le même. La figure 4 donne un exemple de réalisation où quatre sorties consécutives sont reliées à un circuit de commutation. Ainsi, les lignes L1, L2, L3, M sont reliées aux grilles des transistors T'1, T'2, T'3, T'4 montés en série et constituant un premier circuit de commutation 4. De même, les lignes L5, L6, L7, L8 sont reliées à un second circuit identique. Le nombre de sorties consécutives reliées au circuit de commutation doit être supérieur ou égal à deux. En effet, si l'on a une seule ligne par circuit de commutation, il n'est pas possible de tester un réseau dans lequel il existe 1 ou plus d'une ligne coupée, puisque le courant mesuré entre ClD et C2D est toujours un courant ON si le potentiel sur la partie coupée est au potentiel V1. Le repérage des lignes coupées est de ce fait impossible. On expliquera ci-après en se référant aux figures 2A et 2B ainsi qu'aux figures 3A et 3B l'utilisation du circuit de test décrit avec référence à la figure 1. Pour pouvoir réaliser le test, les deux colonnes supplémentaires ou les deux lignes supplémentaires considérées sont reliées à une source de tension 5 en série avec un ampèremètre A permettant de mesurer du courant qui passera entre les deux colonnes à travers les circuits de commutation 4, comme cela sera expliqué ci-après. Dans une première étape, on réalise tout d'abord la détection des coupures sur les différentes lignes. Pour cela, le circuit de mesure constitué de la source de tension 5 et de l'ampèremètre A est monté aux extrémités des colonnes supplémentaires ClD et C2D. L'ensemble des colonnes Cl à CM du réseau matriciel est reliée à un potentiel fixe. Ensuite, lors d'une première étape du test appelée test du collage à 1, on applique sur chacune des lignes L1, L2, L3, L4, ..., LN du réseau matriciel une impulsion V telle que représentée sur la figure 2A. L'impulsion V est appliquée cycliquement sur les lignes sans aucun chevauchement. De ce fait, le courant qui peut être vu au niveau de l'ampèremètre A est un courant très faible, à savoir le courant " OFF" si il n'y a aucune coupure dans les lignes. Si, comme représenté sur la figure 1, on observe une coupure sur la ligne L2 au lieu d'appliquer une impulsion V sur la grille du transistor T2 du circuit de commutation 4 compris entre Ll et L2 et sur la grille du transistor Tl du circuit de commutation 4 compris entre L2 et L3, ces grilles sont commandées à chaque fois par un potentiel flottant.De ce fait, comme représenté sur la figure 2A, lorsque 1 on applique l'impulsion V sur la ligne Li, on observe au niveau du courant un passage à la valeur I" ON" puis on revient à la valeur "OFF" pour la ligne L2 et on observe à nouveau un passage à la valeur I"ON" lorsque l'impulsion V est appliquée sur la ligne L3. Ceci est représenté par la courbe donnant le courant en fonction du temps sur la figure 2A. Cette courbe montre donc qu'il y a une coupure au niveau de la ligne n, à savoir la ligne L2 dans le mode de réalisation représenté et que la partie coupée se trouve au potentiel Vl. Dans une seconde étape appelée test du collage à 0, on applique successivement sur les lignes Ll, L2, L3, ..., LN des impulsions V' telles que représentées sur la figure 2B. Ces impulsions V' sont choisies de manière à se recouvrir dans le temps. Avec les impulsions V' représentées sur la figure 2B, il existe toujours un ensemble de deux transistors T1 et T2 qui sont passants. De ce fait, on observe au niveau de l'ampèremètre A un courant I se trouvant à la valeur I"ON". Toutefois, si il existe une coupure sur une ligne et que la sortie coupée se trouve au potentiel VO, on observe une chute de courant au moment où l'impulsion V' est appliquée sur cette ligne. En effet, dans ce cas, il n'y a plus deux transistors Tt et T2 passants, comme dans les autres cas. Ceci confirme le fait que la coupure se trouve bien sur la ligne n, à savoir L2, dans le mode de réalisation de la figure 1. La même technique est utilisée pour détecter les coupures sur les colonnes en mettant le circuit de mesure à une des extrémités des lignes L1B, L2B. On expliquera maintenant l'utilisation du circuit de test de la figure t pour détecter des courts-circuits entre une ligne spécifique et une colonne quelconque, ou une colonne spécifique et une ligne quelconque. Le recoupement entre les informations données par ces deux tests permet de détecter un court-circuit entre une ligne et une colonne spécifique. Comme représenté sur les figures 3A et 3B, la détection d'un court-circuit est réalisée en deux étapes comme pour la détection d'une coupure. Dans une première étape, on applique sur les lignes L1, L2, L3, ..., LN une impulsion V identique à l'impulsion V appliquée pour la détection d'une coupure, toutes les colonnes étant mises au potentiel V1. Dans ce cas, sur le circuit de mesure identique à celui utilisé pour la détection d'une coupure, on observe au niveau des lignes encadrant la ligne présentant un court-circuit une tension I' légèrement supérieure à la tension I"OFF" observée lorsque toutes les lignes sont sans court-circuit. Dans ce cas, le court-circuit est présent au niveau de la ligne n encadrée par les lignes n-1 et n+l. Dans une deuxième étape, on applique sur les lignes L1, L2, L3, ..., LN une impulsion V' identique à l'impulsion V' appliquée lors de la détection d'une coupure, toutes les colonnes étant mises en potentiel VO. De même, dans ce cas, le courant présente une chute en I" au niveau des lignes (n-1, n), (n, n+l), ce courant I" étant sensiblement inférieur au courant I"ON" mais différent du courant I"OFF" comme représenté sur la figure 3B. L'utilisation de ces deux étapes permet de déterminer la ligne n présentant un court-circuit avec une colonne quelconque. La détermination de la colonne en court-circuit est réalisée en utilisant le même procédé mais en l'appliquant sur les colonnes. D'autre part, les colonnes supplémentaires ClG, C2G et les lignes supplémentaires LlH, L2H avec leur circuit de commutation 4 tels que décrits ci-dessus sont utilisés principalement pour déterminer le bon fonctionnement du circuit de commande 2 et du circuit d'adressage 3 lorsque ces deux circuits sont réalisés sur le même substrat que le réseau matriciel. Dans ce cas, le procédé utilisé est identique au procédé de détection de coupure. Les circuits de commutation contenant uniquement des conducteurs et des transistors du même type que les transistors utilisés comme élément de commutation sur le réseau matriciel, ils sont réalisables lors de la fabrication du réseau matriciel ce qui simplifie les coûts de fabrication et facilite l'intégration sur un même substrat. On décrira maintenant en se référant aux figures 5, 6A et 6B l'application du circuit de test intégré conforme à la présente invention à une mémoire RAM. Dans ce cas, le réseau matriciel constitué de lignes Li, L2, L3, ...LN et des colonnes C1, C2, C3, . . CM comporte à chaque intersection ligne-colonne une cellule mémoire référencée M. Les lignes L1 à LN sont connectées à un circuit d'adressage-ligne ou circuit X l0 tandis que les colonnes Cl à CM sont connectées à un circuit d'adressage-colonne ou circuit Y 11. De manière connue, chaque cellule mémoire M est connectée à une ligne 12 d'entrée des données et à une ligne 13 de sortie des données, les données étant entrées et lues en série vers ou à partir de la cellule mémoire M sélectionnée par les circuits d'adressage en X et en Y 10 et il. Avec le circuit de test intégré conforme à la présente invention, il est possible de tester les court-circuits et la continuité des lignes et des colonnes constituant le réseau matriciel d'adressage. Comme dans le cas de l'écran à cristaux liquides de la figure l, ce circuit de test est constitué par deux lignes et deux colonnes supplémentaires. Dans le mode de réalisation de la figure 5, seuls les deux colonnes C1D et C2D ont été représentées.Conformément à l'invention, les deux lignes ou les deux colonnes sont reliées ensemble au niveau de chaque colonne ou de chaque ligne du réseau matriciel par un circuit de transistors de commutation Tl, T2 montées comme dans le cas de la figure 1. Le fonctionnement du circuit de test est identique à celui décrit ci-dessus avec référence aux figures l à 3, il n'est donc pas nécessaire de le redonner de manière détaillée. De manière connue de l'homme de l'art, chaque cellule mémoire M de la mémoire RAM représentée à la figure 5 peut être constituée soit par une cellule SRAM telle que celle représentée à la figure 6A soit par une cellule DRAM telle que celle réprésentée à la figure 6B. Ces deux cellules ne sont données qu'à titre d'exemple et ne limitent en rien la portée de l'invention à un type de mémoire RAM. Comme représenté à la figure 6A, une cellule SRAM comporte essentiellement une bascule bistable constituée des transistors MOS, Ml, M2, M3, M Cette bascule est reliée aux lignes d'entrée 12 et de sortie 13 des données par des transistors MOS, M5 et M6 de commutation commandés par le réseau d'adressage en X et Y. Ainsi les grilles des transistors M5 et M6 sont connectées respectivement à une ligne Ln et une colonne Cm. De même la cellule DRAM représentée à la figure 6B comporte essentiellement un transistor MOS M3 et une capacité C2 connectée entre la grille du transistor MOS et son électrode reliée à la masse. De plus, la grille du transistor MOS M3 est connectée à la ligne 12 d'entrée des données par un transistor de commutation M5 tandis que l'autre électrode du transistor MOS M3 est -connectée à la ligne 13 de sortie des données par une transistor de commutation M6. Les grilles des deux transistors de commutation M5 et M6 sont connectées respectivement à une ligne Ln et une colonne Cm du réseau d'adressage. REVENDICATIONS 1. Circuit de test intégré pour un réseau matriciel dans lequel chaque point mémoire (M) ou point image (1), défini à l'intersection de deux réseaux de conducteurs orthogonaux constitués de N lignes (L1 à LN) et M colonnes (C1 à Cm), comporte au moins un élément de commutation, les lignes et les colonnes étant reliées respectivement à au moins un circuit d'adressage et un circuit de commande, caractérisé en ce qu'il est constitué par au moins deux colonnes (cil, C2D) et deux lignes supplémentaires (tlB, L2B) réalisées du côté opposé au circuit d'adressage et au circuit de commande, les deux colonnes et les deux lignes étant reliées ensemble au niveau de chaque ligne et de chaque colonne par un circuit de commutation (4) commandé par une impulsion appliquée sur au moins ladite ligne et au moins ladite colonne. 2. Circuit selon la revendication 1, caractérisé en ce que le circuit de commutation est constitué par au moins deux transistors (T1, T2) de commutation montés entre les deux colonnes ou entre les deux lignes (LtB, L2B) supplémentaires, la grille de chaque transistor de commutation étant relié à l'extrémité d'une ligne ou d'une colonne. 3. Circuit selon l'une quelconque des revendications 1 et 2, caractérisé en ce qu'il comporte un ensemble de deux colonnes (C1G, C2G) et de deux lignes (LlH, L2H) supplémentaires avec leurs circuits de commutation (4) prévu aux extrémités du réseau matriciel adjacentes aux circuits d'adressage et de commande. 4. Procédé d'utilisation d'un circuit de test selon l'une quelconque des revendications l à 3, caractérisé en ce que pour détecter la continuité des lignes ou des colonnes, une série de signaux de test est appliquée aux circuits de commande ou d'adressage: - lors d'une première étape, l'on applique successivement sur chaque ligne ou chaque colonne une impulsion ne se recouvrant pas d'une ligne ou d'une colonne à l'autre et en examinant le courant circulant entre les deux colonnes ou les deux lignes supplémentaires, l'on détecte les lignes ou les colonnes pour lesquelles le courant est à une valeur "ON" - lors d'une seconde étape, l'on applique successivement sur chaque ligne ou chaque colonne une impulsion se recouvrant partiellement d'une ligne ou d'une colonne à l'autre et en examinant le courant circulant entre les deux colonnes ou les deux lignes supplémentaires, l'on détecte les lignes ou les colonnes pour lesquelles le courant est à une valeur "OFF" - une combinaison des résultats obtenus lors des deux étapes donnant la ou les lignes ou colonnes en défaut. 5. Procédé d'utilisation d'un circuit de test selon l'une quelconque des revendications t à 3, caractérisé en ce que pour détecter un court-circuit entre une ligne définie et une colonne ou entre une colonne définie et une ligne, une série de signaux de test est appliquée aux circuits de commande et d'adressage - lors d'une première étape, l'on applique successivement sur chaque ligne ou chaque colonne une impulsion ne se recouvrant pas d'une ligne ou d'une colonne à l'autre, et en examinant le courant circulant entre les deux colonnes ou les deux lignes supplémentaires, l'on détecte les lignes ou les colonnes pour lesquelles le courant est à une première valeur intermédiaire;; - lors d'une seconde étape, l'on applique successivement sur chaque ligne ou chaque colonne une impulsion se recouvrant partiellement d'une ligne ou d'une colonne à l'autre et en examinant le courant circulant entre les deux colonnes ou les deux lignes supplémentaires, l'on détecte les lignes ou les colonnes pour lesquelles le courant est à une seconde valeur intermédiaire - une combinaison des résultants obtenus lors des deux étapes donnant la ou les lignes ou colonnes en court-circuit avec une ou des colonnes ou lignes. 6. Procédé d'utilisation d'un circuit de test selon la revendication 3 associé à un réseau matriciel comportant des circuits d'adressage et de commande intégrés au réseau, caractérisé en ce que, en utilisant les étapes du procédé selon la revendication 4 au niveau des deux lignes ou deux colonnes supplémentaires prévues du côté des circuits d'adressage et de commande, l'on détermine le bon fonctionnement des circuits d'adressage et de commande.