FR 2668273 A1 19920424 FR 9013218 A 19901023 DISPOSITIF DE CONTROLE OU DE PROTECTION COMPORTANT DES MOYENS AUTOMATIQUES DE SELECTION DE VOIE ANALOGIQUE L'invention concerne un dispositif de contrôle ou de protection comportant un système d'acquisition de données analogiques en provenance d'une pluralité de voies analogiques, un microprocesseur, une mémoire vive connectée au microprocesseur par des bus d'adresse et de données, un multiplexeur dont les entrées sont connectées auxdites voies et dont la sortie est connectée à l'entrée d'un convertisseur analogique-numérique, la sortie du convertisseur étant connectée audit bus de données, et des moyens de sélection de voie analogique connectés à une entrée de sélection du multiplexeur. Dans les systèmes classiques la sélection de la voie dont les données doivent être converties est généralement commandée directement, par logiciel, par le microprocesseur. La séquence logicielle de contrôle consiste alors en une première étape de sélection de la voie à convertir, une seconde étape d'attente de stabilisation de la voie, une troisième étape correspondant au lancement de la conversion par le convertisseur analogiquenumérique. Une quatrième étape se termine lorsque le convertisseur signale la fin de la conversion. Dans une cinquième étape, le résultat de la conversion est lu par le microprocesseur avant d'être mis en mémoire dans la mémoire vive au cours d'une sixième étape.Ces six étapes sont répétées successivement pour chaque vpie. Ce contrôle par logiciel est relativement lent et bloque le microprocesseur pendant une durée non négligeable, surtout dans les applications où le nombre de données est important. L'utilisation d'un système à accès direct de la mémoire (DMA) permet de réduire le temps de traitement que l'unité centrale du microprocesseur consacre à l'acquisition de données en effectuant un transfert automatique préprogrammé de données entre un périphérique et la mémoire. Cependant, si le périphérique concerné est un convertisseur connecté à une pluralité de voies analogiques, il reste indispensable de prévoir des moyens de sélection de voie. Si le microprocesseur doit intervenir pour la sélection de la voie, l'économie de temps de traitement devient très faible. L'invention a pour but un dispositif dans lequel l'acquisition des données provenant d'une pluralité de voies analogiques est effectuée rapidement en réduisant au maximum la durée d'intervention de l'unité centrale du microprocesseur, celle-ci restant libre pour effectuer d'autres tâches. On pourrait utiliser un dispositif comportant un système d'accès à la mémoire et un circuit logique rapide de sélection. Un tel dispositif, s'il minimise la durée d'intervention de l'unité centrale est coûteux et ne présente aucune flexibilité car il oblige à fixer une fois pour toute la succession des voies à convertir. Selon l'invention, le but recherché est atteint par le fait que les moyens de sélection de voie comportent une zone de la mémoire vive, organisée en zone de sélection de voie, dans laquelle sont mis en mémoire des codes de voie correspondants aux différentes voies à explorer, et une mémoire tampon connectée entre la zone de sélection de voie et l'entrée de sélection du multiplexeur. Selon un développement de l'invention, le dispositif comporte un registre connecté aux bus d'adresse et de données du microprocesseur, un circuit d'isolement interpose entre le bus de données du microprocesseur et un bus de données de la mémoire, la mémoire tampon étant connectée au bus de données de la mémoire, et un circuit de contrôle, de manière à transférer simultanément, pendant un cycle de lecture, le résultat d'une conversion du convertisseur dans le registre et le code de la voie suivante à explorer de la zone de sélection de voie à la mémoire tampon, puis à transférer, pendant un cycle d'écriture, le contenu du registre dans une zone de stockage de la mémoire vive. Le registre est alors, de préférence, contrôlé par un contrôleur d'accès direct à la mémoire. On minimise alors au maximum l'intervention de l'unité centrale du microproceseur dans le processus d'acquisition de données. La demande d'accès direct à la mémoire est alors, de préférence, provoquée par ltémission d'un signal de fin de conversion adresse, en fin de conversion, par le convertisseur au contrôleur d'accès direct à la mémoire. Selon un développement de l'invention, un bit de blocage est associé à chaque code de voie dans la zone de sélection de voie, le circuit de contrôle commandant automatiquement une nouvelle conversion lorsque ce bit a une valeur prédéterminée. Le dispositif peut également comporter un amplificateur à gain variable connecté entre le-multiplexeur et le convertisseur, dont le gain est sélectionné par un bit supplémentaire associé à chaque code de voie dans la zone de sélection de voie. D'autres avantages et caractéristiques ressortiront plus clairement de l'expose qui va suivre d'un mode de réalisation particulier de l'invention, donné à titre d'exemple non limitatif et représenté sur la figure unique annexée. Dans le mode de réalisation représenté sur la figure, des signaux analogiques, provenant de plusieurs voies, la à in, sont appliques à l'entrée d'un multiplexeur 2. La sortie du multiplexeur est connectée à l'entrée d'un convertisseur analogique-numérique 3. Le dispositif comporte également un microprocesseur 4 associé à une mémoire vive standard (RAM)5. Le microprocesseur 4 comporte une unité centrale (UC) 6, un contrôleur (DMA) 7 d'accès direct à la mémoire, et un registre 8 d'accès direct à la mémoire connectés respectivement à un bus d'adresses AD et à un bus de données D. Seuls les éléments essentiels pour la compréhension de l'invention sont représentés sur la figure. La sortie du convertisseur 3 est connectée au bus de données D. Celui-ci est connecté à la mémoire 5 par l'intermédiaire d'un circuit d'isolement 9 permettant d'isoler le bus de données D du bus de données D1 de la mémoire vive 5. La mémoire vive 5 comporte une première zone Sa, organisée en zone de stockage, destinée à recevoir les échantillons numériques représentatifs des signaux analogiques d'entrée. Une seconde zone 5b de la mémoire vive 5 est organisée en zone de sélection de voie, dans laquelle sont mis en mémoire des codes de voie correspondant aux différentes voies. Une mémoire tampon 10 est connectée au bus D1 de données de la mémoire vive 5. Sa sortie est reliée à une entrée de sélection du multiplexeur. Un circuit 11 de contrôle assure la synchronisation des divers éléments du circuit. Il est connecté au microprocesseur 4 et au convertisseur 3 et fournit des signaux de commande Cl à C5 respectivement au multiplexeur 2, au convertisseur 3, au circuit d'isolement 9, à la mémoire vive 5 et à la mémoire tampon 10. Le dispositif décrit ci-dessus fonctionne de la manière suivante: Au démarrage du système, le contrôleur 7 est inopérant et l'unité centrale 6 du microprocesseur détermine l'ordre d'acquisition ultérieure des données. Pour cela il écrit, de manière classique, dans la zone 5b de la mémoire vive les codes successifs des voies à multiplexer pendant un cycle d'acquisition de données sous le contrôle du contrôleur d'accès direct à la mémoire 7. Si chaque code est constitué par un octet, il est possible de coder 128 voies analogiques (n = 128), 4 bits suffisant pour 16 voies. Le nombre k d'emplacements de la zone 5b, chaque emplacement correspondant à un code de voie, par exemple d'un actet, détermine le nombre maximum de voies à explorer au cours d'un cyle d'acquisition de données. Les différentes voies peuvent être explorées successivement, de la à In, un nombre prédéterminé de fois (k/n). Pour modifier l'ordre des conversions il suffit de modifier en conséquence le contenu de la zone 5b de mémoire. Une voie particulière peut être explorée plus souvent que les autres. A titre d'exemples non limitatifs, les adresses successives de la zone 5b de mémoire peuvent contenir la succession de codes suivants correspondants à 4 voies la,lb,lc et ld, cette succession étant répétée jusqu'à ce que k voies aient été explorées: Exemple 1 : la,lb,lc,ld Exemple 2 : la,lb,la,lc,la,ld Exemple 3 : lb,la,la,ld,lc. Dans l'exemple 1, toutes les voies sont explorées un même nombre de fois au cours d'un cycle d'acquisition. Dans l'exemple 2, la voie la sera explorée avec une fréquence trois fois supérieure aux autres voies, et dans l'exemple 3 avec une fréquence double des autres voies. Il ressort clairement des exemples ci-dessus que le système est très souple et peut être adapté à tous les types de besoins. Après cette initialisation de la zone 5b de sélection de voie par le microprocesseur, le début d'un cycle d'acquisition est défini par un signal de commande fourni par un circuit d'horloge programmable ("timer") intégré au microprocesseur, et l'acquisition de chaque échantillon numérique se fait de la manière suivante: Le multiplexeur 2 fournit au convertisseur 3 le signal analogique présent sur la voie correspondant au code mémorisé dans la mémoire tampon 10. Lorsque la conversion est terminée, le convertisseur envoie par l r intermédiaire du circuit de contrôle 11 un signal de fin de conversion au contrôleur 7. Celui-ci produit une demande de transfert par accès direct à la mémoire (transfert DMA) pour mettre l'échantillon converti en mémoire dans la zone de stockage Sa de la mémoire vive 5.Le contrôleur 7 prend alors le contrôle des bus D de données et AD d'adresses du microprocesseur et réalise le transfert en deux étapes. Dans une première étape, de lecture, le résultat de la conversion est transmis du convertisseur 3 au registre 8, les bus de données D et D1 du microprocesseur et de la mémoire 5 étant isolés par le circuit d'isolement 9, sous le contrôle du circuit de contrôle 11.Simultanément le contrôleur 7 adresse la zone 5b de sélection de voie de la mémoire 5 par l'intermédiaire du bus d'adresse AD et le contenu de l'adresse sélectionnée, correspondant au code de la nouvelle voie à convertir, est mis en mémoire dans la mémoire tampon 10 et appliqué à ltentrée de sélection du multiplexeur 2. Dans une deuxième étape, d'écriture, l'echantillon converti est transféré du registre 8 à la zone Sa de stockage de la mémoire, par l'intermédiaire du bus de données D du microprocesseur du circuit d'isolement 9 et du bus de données D1 de la mémoire 5. L'adresse de stockage est fournie à la mémoire par le contrôleur 7 par ltintermédiaire du bus d'adresses AD. i Lorsque le code correspondant à la nouvelle voie à convertir est appliqué au multiplexeur 2, pendant l'étape de lecture, celuici, sous le contrôle (C1) du circuit de contrôle 11, présente à l'entrée du convertisseur 3 le signal analogique de la nouvelle voie à explorer. Si le cycle d'acquisition n'est pas terminé, le circuit de contrôle 11, sous le contrôle du contrôleur 7, commande automatiquement (C2) la conversion de ce nouveau signal analogique, après une temporisation prédéterminée permettant la stabilisation du signal d'entrée du convertisseur et la lecture, par le registre 8, du résultat de la conversion précédente. La conversion peut donc commencer pendant la phase d'écriture de l'échantillon précédent dans la mémoire RAM. Le transfert en mémoire 5 des échantillons d'un cycle est ainsi réalisé automatiquement, par une succession d'étapes de lecture et d'écriture, la sélection de la voie suivante étant effectuée pendant une étape de lecture sans intervention de l'unité centrale 6 du microprocesseur. La fin d'un cycle d'acquisition peut être indiqué par un bit de blocage ajouté au code de voie. Ce bit de blocage est fourni par la mémoire tampon 10 au circuit de contrôle 11. Tant qu'il a une valeur binaire prédéterminée, par exemple 1, le circuit de contrôle commande automatiquement une nouvelle conversion. Le dernier code de voie d'un cycle d'acquisition est affecté d'un bit de blocage ayant l'autre valeur binaire, soit 0, et la présence d'un bit de blocage nul indique au circuit de contrôle 11 que le cycle est terminé, et qu'il doit attendre un nouveau signal de début de cycle de l'horloge programmable ("timer") du microprocesseur avant de commander une nouvelle conversion.La présence de ce bit de blocage permet de définir très souplement le nombre d'échantillons à acquérir dans chaque cycle d'acquisition, ce nombre étant au plus égal au nombre k d'emplacement de la zone 5b de la mémoire vive 5. Si le nombre de bits, par exemple 8, disponibles dans la zone de sélection 5b pour chaque code de voie est supérieur au nombre de bits nécessaire pour coder les voies la à In, les bits restants (4 pour 16 voies) peuvent être utilisés. Un bit peut servir de bit de blocage comme décrit ci-dessus. Un bit supplémentaire peut être utilisé pour sélectionner le gain d'un amplificateur à gain variable (non représenté), disposé entre le mulitplexeur et le convertisseur. Cette sélection de gain peut permettre d'adapter l'amplitude des signaux des différentes voies sans intervention de l'unité centrale du microprocesseur. Sur la figure, le contrôleur et le registre d'accès direct à la mémoire ont été représentés comme intégrés au microprocesseur. Ils peuvent bien entendu constituer des composants distincts. REVENDICATIONS 7. Dispositif de contrôle ou de protection comportant un système d'acquisition de données analogiques en provenance d une pluralité de voies analogiques (la-ln), un microprocesseur (4), une mémoire vive (5) connectée au microprocesseur par des bus (AD,D,D1) d'adresse et de données, un multiplexeur (2) dont les entrées sont connectées auxdites voies et dont la sortie est connectée à l'entrez d'un convertisseur analogique-numérique (3), la sortie du convertisseur étant connectée audit bus de données (D), et des moyens (5a,10) de sélection de voie analogique connectés à une entrée de sélection du multiplexeur, dispositif caractérisé en ce que les moyens de sélection de voie comportent une zone (5b) de la mémoire vive, organisée en zone de sélection de voie, dans laquelle sont mis en mémoire des codes de voie correspondants aux différentes voies à explorer, et une mémoire tampon (10) connectée entre la zone de sélection de voie (5b) et l'entrée de sélection du multiplexeur (2). 2 Dispositif selon la revendication 1, caractérisé en ce qu'il comporte un registre (8) connecté aux bus d'adresse (AD) et de données (D) du microprocesseur, un circuit d'isolement (9) interposé entre le bus de données (D) du microprocesseur et un bus de données (D1) de la mémoire (5), la mémoire tampon (10) étant connectée au bus de données (D1) de la mémoire, et un circuit de contrôle (11 ) , de manière à transférer simultanément, pendant un cycle de lecture: le résultat d'une conversion du convertisseur (3) dans le registre (8) et le code de la voie suivante à explorer de la zone de sélection de voie (5b) à la mémoire tampon (10), puis à transférer, pendant un cycle d'écriture, le contenu du registre (8) dans une zone (5a) de stockage de la mémoire vive (5). 3. Dispositif selon la revendication 2, caractérisé en ce que le registre (8) est contrôlé par un contrôleur (7) d'accès direct à la mémoire. 4. Dispositif selon la revendication 3, caractérisé en ce que le convertisseur (3) produit un signal de fin de conversion, destine a provoquer une demande d'accès direct à la mémoire vive, lorsque la conversion des signaux analogiques appliqués sur son ~entrée est terminée. 5. Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'un bit de blocage est associé à chaque code de voie dans la zone de sélection de voie (5b), le circuit de contrôle (11) commandant automatiquement une nouvelle conversion lorsque ce bit a une valeur prédéterminée. 6. Dispositif selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comporte un amplificateur à gain variable connecté entre le multiplexeur (2) et le convertisseur (3), dont le gain est sélectionné par un bit supplémentaire associé à chaque code de voie dans la zone de sélection de voie (5b).