FR 2642226 A1 19900727 FR 8900810 A 19890124 'DISPOSITIF SEMICONDUCTEUR INTEGRE INCLUANT UN ETAGE OU-EXCLU SIF COMPLEMENTAIRE Descrintion L'invention concerne un dispositif semiconducteur intégré incluant un étage OU-EXCLUSIF complémentaire comprenant au moins un transistor à effet de champ à grille isolée et des moyens de polarisation de ce transistor. L'invention trouve son application dans la réalisation de circuits intégrés numériques incluant au moins une porte OU-EXCLUSIF complémentaire et présentant une haute densité d'intégration. L'invention trouve son application tout particulièrement dans les circuits intégrés numériques réalisés au moyen de technologies mettant en oeuvre des matériaux semiconducteurs du groupe 111-V. Les propriétés d'un transistor à effet de champ à grille isolée sont connues par exemple de la publication intitulée UNew Negative Resistance Regime of Heterostructure Insulated Gate Transistor Operation" par Michaël F.SHUR and alii, dans UIEEE Electron Device Letters, Vol.EDL-7, N02, February 1986". Ce document décrit l'effet de résistance différentielle négative de drain qui apparaît dans un transistor présentant un canal de type N avec une hétérostructure GaAs-GaAlAs et une grille isolée, à polarisation de grille élevée et constante. La structure de ce transistor comprend une couche de GaAs non-intentionnellement dopée, d'épaisseur 0,5 pm, réalisée sur un substrat de GaAs semi-isolant, suivi d'une couche de GaAlAs non-intentionnellement dopée, comme couche d'isolation de grille, sur laquelle le contact de grille en WSi est réalisé. Des régions de source et drain sont délimitées de part et d'autre de la grille par implantation localisée d'ions Si pour les régions N et Mg pour les régions P. Les contacts ohmiques sur les régions N+ sont formés par des métallisations de Au-Ge-Ni. Le dispositif est isolé par implantation de protons. La grille présente une longueur de 1,3 pm et une largeur de 10 zm. Ce dispositif présente, pour une tension grillesource fixe de valeur élevée, une décroissance du courant drain-source lorsque la tension drain-source varie de 0,8 à 1,25 V. Puis, pour la même tension grille-source fixe, lorsque la tension drain-source varie de 1,25 V à des valeurs supérieures, le courant drain-source augmente. Ces variations du courant drain-source en fonction de la tensiondrain-source, à tension grille-source constante et élevée conduisent donc à l'observation d'une résistance négative de drain en régime de saturation. Cet effet est dû à un transfert spatial des porteurs du canal collectés par la grille. Les propriétés d'un transistor à effet de champ à grille isolée sont aussi connues de la publication intitulée "Excess Gate Current Due to Hot Electrons in GaAs-Gate FRETS par D.J.FRANK and alii, dans "International Conference on High Speed Electronics, Stockholm, August 7-9, 1986, pp.140-143". Ce document décrit l'effet de résistance différentielle négative qui apparaît dans un transistor à effet de champ présentant une grille en GaAs de type N+, une couche de GaAlAs agissant comme une couche d'isolement de grille, et une couche de GaAs non dopée pour former le canal. Ce document enseigne que le phénomène de résistance négative est causé, non pas comme dans le document précèdent par Un transfert spatial d'électrons, mais essentiellement par les résistances d'accès du dispositif. Ainsi, lorsque le courant passe à travers la jonction, il passe aussi dans les résistances d'accès, lesquelles diminuent la tension intrinsèque aux bornes de la jonction. Ce document apporte la preuve de la cause de cet effet en remontant aux caractéristiques intrinsèques, montrant alors la disparition de l'effet de résistance négative. Les propriétés d'un transistor à électrons chauds résonnants sont par ailleurs connues de la publication intitulée JA New Functional Resonant-Tunneling Hot Electron Transistor" par NAOKI YOKOYAMA and alii dans "Japanese Journal of Applied Physics, Vol.24, Noll, November 1985, pp.L853 et L854". Ce document décrit tout d'abord un transistor à électrons chauds résonnants, formé d'une couche collecteur, d'une couche barrière de collecteur, d'une couche de base, avec un contact de base, et d'une partie consacrée à former un puits quantique comprenant une alternance de couches de GaAlAs/GaAs, chacune d'une épaisseur de l'ordre de 50 angströms, d'une couche d'émetteur et d'un contact d'émetteur. Le contact de collecteur est pris sur la face arrière de la couche de collecteur. Le puits quantique disposé entre la base et l'émetteur possède des niveaux d'énergie discrets des porteurs. En modifiant la polarisation émetteur-base, on peut égaliser l'énergie des niveaux du# puits avec celle du bas de la bande de conduction du matériau de l'émetteur. Par cette méthode, la caractéristique du courant en fonction de la tension de la jonction base-émetteur présente un pic. Ce dispositif connu présente plusieurs applications, mais il n'est pas souhaitable de développer d'autres applications à partir de ce dispositif car il présente aussi plusieurs inconvénients. Tout d'abord, ce dispositif connu ne fonctionne qu'à la température de l'azote liquide (77"K). Ensuite, sa structure est très compliquée. En effet, il est relativement difficile de réaliser des couches aussi peu épaisses que 50 angströms, ces couches étant nécessaires à la formation du puits quantique. Un des buts de l'invention est d'utiliser l'effet de résistance différentielle négative pour réaliser des circuits numériques. Selon l'invention, les inconvénients des documents cités au titre d'état de la technique sont évités et le but de l'invention est atteint au moyen d'un dispositif tel que défini dans le préambule et caractérisé en ce que ces moyens de polarisation sont tels que deux signaux numériques d'entrée étant appliqués simultanément sur la grille du transistor, la valeur moyenne du niveau haut et du niveau bas de ces signaux d'entrée atteint une valeur appropriée à produire un maximum de la caractéristique du courant drain-source en fonction de la tension grille-source, le signal de sortie nu métrique étant prélevé sur le drain du transistor. Selon l'invention, l'effet utilisé n'est pas comme dans le premier document cité, la résistance différentielle négative de drain due à l'effet de transfert spatial de porteurs, ni comme dans le second document cité, la résistance différentielle négative due aux résistances d'accès, mais la transconductance négative qui apparaît à tension drain-source constante pour des valeurs de la tension grille-source supérieures à la valeur de cette tension grille-source qui produit un maximum du courant drain-source. Le circuit selon l'invention procure entre autres les avantages suivants - il ne comprend qu'un seul transistor - il est donc très compact - il fonctionne à température ambiante et non pas â température de l'azote liquide comme le dispositif connu de l'état de la technique Dans une réalisation, ce dispositif est caractérisé en ce que ces moyens de polarisation incluent la connexion directe de la source du transistor à la masse et la connexion de son drain à une tension continue positive à travers une charge résistive, les deux signaux d'entrée étant appliqués sur la grille par l'intermédiaire de deux résistances d'égales valeurs. Dans cette réalisation, le circuit selon l'invention occupe très peu de surface, présente une très faible consommation, et est particulièrement favorable à l'obtention de circuits intégrés a forte densité d'intégration. Dans une réalisation particulière, le transistor à grille isolée est a hétérojonction. Dans cette réalisation, sa mise en oeuvre est simple. Elle ne nécessite pas notamment l'empilement de couches très fines préconisé par le troisième document cité, et qui était difficile à réaliser. Dans une réalisation préférentielle, ce dispositif est caractérisé en ce que l'hétérojonction est formée d'une hétérostructure de composés ternaire et binaire de matériaux semiconducteurs du groupe III-V. Dans cette réalisation, du fait des matériaux choisis, de très hautes fréquences peuvent être atteintes. Dans une réalisation particulière, le transistor comprend, réalisé sur un substrat en GaAs semi-isolant, une couche tampon en GaAs, une couche de GaAs non dopée intentionnellement suivie d'une couche de GaAlAs non dopée intentionnellement pour former l'hétérostructure, ces couches étant surmontées d'une couche de GaAs non dopée intentionnellement pour protéger la couche supérieure de l'hétérostructure, un contact de grille disposé sur cette couche supérieure et, de part et d'autre de la grille, des régions de source et de drains délimitées par des implantations sélectives de type N+, des contacts ohmiques étant formés sur ces régions de type N+ pour réaliser les électrodes de source et de drain respectivement. Dans une réalisation, le métal pour former le contact de grille est choisi parmi WN et WSi et l'alliage pour former les contacts ohmiques est composé de Au-Ge-Ni. Dans cette réalisation le transistor est particulièrement performant. L'invention sera mieux comprise au moyen de la description suivante illustrée par les figures annexées dont - la figure 1 qui représente un transistor à effet de champ à grille isolée à hétérojonction favorable à la mise en oeuvre de l'invention - les figure 2a à 2c qui illustrent les niveaux d'énergie dans un tel transistor en fontionnement - la figure 3 qui donne la caractéristique du courant drain-source à saturation en fonction de la tension grille-source - la figure 4a qui montre un schéma d'un circuit approprié à obtenir le résultat de l'invention - la figure 4b qui donne en fonction du temps t le séquencement des tensions d'entrée Ei et E2 et de sortie S du circuit selon l'invention La figure 1 montre un transistor à effet de champ à grille isolée à hétérojonction de structure appropriée à la mise en oeuvre de l'invention. Tel que représenté sur la figure 1, ce transistor comprend, réalisé sur un substrat binaire 10, une couche tampon binaire 2 puis une hétérostructure formée d'une couche binaire non-intentionnellement dopée 3, surmontée d'une couche ternaire non-intentionnellement dopée 4. La structure de ce transistor comprend aussi une couche supérieure de protection 5 en un matériau binaire non-intentionnellement dopé Les couches binaires seront favorablement en un composé semiconducteur du groupe III-V telles que l'arséniure de gallium (GaAs) et les couches ternaires en un composé semiconducteur du groupe III-V tel que l'arséniure de gallium et d'aluminium (GaAlAs). Ce dispositif comporte aussi à sa surface supérieure un contact de grille 20, en un métal choisi favorablement parmi les métaux réfractaires tels que WN ou WSi ou bien en un semiconducteur très dopé, tel que l'arséniure de gallium fortement dopé. Ce dispositif comporte en outre de part et d'autre de la grille 20, une électrode de source 21 et une électrode de drain 22 réalisées sur des caissons 41 et 42 fortement dopés qui délimitent les régions de source et de drain. Un procédé de réalisation pour mettre en oeuvre un tel transistor est notamment connu de la publication intitulée ZHigh Performance WN-gate MISFETs fabricated from MOVPE Wafers", par M.WOLNY et alii dans "Electronics Letters, 8th October 1987, Vol.23, NO 2~, pp.1127-1128". Ce document décrit un procédé de réalisation pour obtenir un transistor comprenant d'abord un substrat semi-isolant en GaAs, couvert d'une couche tampon en GaAlAs non-intentionnellement dopée. Ce transistor comprend ensuite une hétérostructure formée d'une couche d'épaisseur environ 0,6 pm de GaAs non-intentionnellement dopée, couverte d'une couche d'épaisseur environ 40 nm de Galas non-intentionnellement dopée. Cette dernière couche est couverte d'une couche peu épaisse de GaAs non-intentionnellement dopée servant de couche protectrice pour empêcher l'oxydation de la couche supérieure de l'hétérostructure.En surface de la couche protectrice est réalisé un contact de grille en un métal réfractaire WN de part et d'autre duquel des caissons de type N+ délimitent les régions de source et de drain sur lesquelles sont établis des contacts ohmiques de source et drain en un alliage Au-Ge-Ni. Ce transistor connu présente l'avantage d'être d'une réalisation simple et de performances élevées particulièrement favorables à la réalisation de la présente invention. Les figures 2 représentent les niveaux d'énergie des bas des bandes de conduction des différents matériaux constituant les transistors, pour différentes valeurs de la tension de polarisation continue de grille WGS. La référence 120 montre le niveau d'énergie du métal de grille, la référence 104 celui du matériau 4 ternaire, et la référence 103 celui du matériau binaire 3 de l'hétérojonction. La valeur hEc est la différence d'énergie entre les bas des bandes de conduction des matériaux 3 et 4 formant cette hétérojonction. La figure 2a montre les niveaux d'énergie pour chacun des matériaux formant le transistor à VGS = O. Initialement, lorsque la polarisation de grille VGS = O, le niveau de Fermi est aligné avec celui du métal. La figure 2b représente ces niveaux d'énergie lorsque la tension de polarisation de grille VGS est supérieure à 0. Cette figure montre que les bandes de conduction se déforment et qu'un puits de potentiel se forme au point 100. En 100, il y a accumulation d'un gaz bidimensionnel. La figure 2c montre ces mêmes bandes lorsque la polarisation de grille VGS devient très supérieure à 0. Les bandes se déforment alors de telle manière que toute la tension est en fait aux bornes de la couche ternaire parce que le point 100 ne bouge plus ou très peu. On est en effet dans le gaz bidimensionnel et en-dessous du niveau de Fermi. En conséquence, l'épaisseur apparente de la couche ternaire 4 diminue et il y a apparition d'un effet tunnel qui s'ajoute à l'émis- sion thermoionique à l'interface des deux couches 3 et 4 formant 1 'hétérojonction. En effet, dès que le gaz bidimensionnel existe, lorsque une tension drain-source est appliquée, des porteurs accélérés deviennent énergétiques, peuvent franchir la barrière d'énergie #Ec et sont collectés par la grille. Ainsi, quand on polarise fortement la grille par une tension VGS en direct, on observe une diminution du courant de drain, car lorsque l'on augmente VGS, la barrière apparente pour les électrons s'affaiblie et la probabilité pour que ces électrons franchissent la barrière augmente fortement. Tous les électrons qui s'échappent du gaz bidimensionnel ne participent donc plus au courant de drain IDS et ce dernier diminue. On obtient alors une caractéristique du courant drain-source à saturation IDSS en fonction de la tension grille-source VGS tel que représenté sur la figure 3. La zone ou le courant diminue pour une tension VGS supérieure à une tension VGSO correspond à un régime de transconductance négative. Le transistor décrit précédemment et illustré par la figure 1, référencé T1, peut être polarisé dans les conditions favorables à l'obtention du maximum du courant drainsource qui apparaît précédant le régime de transconductance négative, comme il est montré sur le schéma de la figure 4a. Le circuit de polarisation pour obtenir un étage OU-EXCLUSIF complémentaire à partir d'un transistor à effet de champ à grille isolée, comprend des moyens pour que, pour certaines valeurs de la tension appliquée sur la grille, on se trouve dans la région de la caractéristique IDS en fonction de VGS montrant une transconductance négative. A cet effet, tel que montré sur la figure 4a, une résistance RQ est disposée entre le drain du transistor T1 et une borne d'alimentation continue positive, la source du transistor T1 étant reliée directement à la masse. L'entrée de l'étage se fait directement sur la grille G du transistor T1, et la sortie sur son drain D, au point commun avec la résistance Rg. Dans ces conditions, si l'on applique au transistor Ti une tension grille-source VGS d'une valeur croissante dans un domaine où elle est suffisamment-élevée pour produire l'effet illustré par la figure 2c, on constate, comme il est montré sur la figure 3 que le courant drain-source à saturation 1DSS commence par augmenter, passe par un maximum puis diminue. La valeur de la tension grille-source qui produit le maximum du courant drain-source est notée ci-après VGsO. Tel-que représenté sur la figure 4a, le circuit selon l'invention comprend en outre deux entrées E1 et E2 reliées chacune à la grille à travers des résistances de valeurs égales R1 et R2. La figure 4b montre la forme des signaux numériques qui peuvent être appliqués d'une part sur l'entrée E1 et d'autre part sur l'entrée E2 ainsi que la forme des signaux de sortie S que l'on peut prélever entre le drain et la masse. Il est essentiel à la mise en oeuvre de l'invention, que le niveau des tensions d'entrée E1 et E2 soit tel que le niveau haut (1) et le niveau bas (O) admettent pour valeur moyenne en tension, la valeur égale à la valeur VGSO qui provoque le maximum de la caractéristique IDS en fonction de VGS représenté sur la figure 3. Dans ces conditions, tel que montré sur la figure 4b, lorsque les entrées E1 = E2 et sont toutes deux au niveau bas (0), ce niveau bas se retrouve sur la grille du transistor T1. On obtient alors d'après la courbe de la figure 3 un certain courant drain-source soit IDES1 (point A de la courbe de la figure 3). D'autre part, lorsque les entrées E1 = E2 sont toutes deux au niveau haut (1), ce niveau haut se retrouve sur la grille du transistor T1. Par symétrie autour du maximum VGSO on obtient le même courant drain-source IDS que lorsque les entrées sont toutes les deux au niveau bas. Ce courant IDS1 est inférieur au maximum du courant drainsource de la courbe de la figure 3 (point B de la courbe de la figure 3). Par contre, lorsque l'entrée Et est dans un état différent de l'entrée E2, l'une étant à l'état 0, et l'autre à l'état 1, on trouve sur la grille du transistor Tj une tension égale à (E1 + E2)/2 qui correspond à la valeur VGSO, c'està-dire au maximum IDS0 du courant drain-source (point C de la courbe de la figure 3). En résumé, en choisissant des niveaux 0 et 1 des tensions d'entrée E1 et E2 symétriques par rapport à la valeur VGSO qui provoque le maximum de la courbe IDS en fonction de VGS de la figure 3, lorsque E1 =E2 = O ou E1 = E2 = 1 IDS = IDSI E1 = O E2 = 1 ou E1 = 1 E2 =O IDS = IDSO maximum. La tension de sortie VDS se calcule à partir de la tension d'alimentation continue positive VDD VDS = VDD - RQ x IDS donc, lorsque IDS est au maximum, VDS est à l'état bas (O) et lorsque IDS est inférieur au maximum, VDS est à l'état haut (1). En appelant S la sortie prélevée entre le drain et la masse on obtient le tableau logique suivant TABLEAU I E1 E2 S 0 1 I i 1 ~ O 1 0 1 0 O On a ainsi constitué un détecteur d'égalité, ou plus exactement une porte OU-EXCLUSIF complémentaire. Cette fonction est réalisée ici avec un seul transistor alors qu'on la trouve habituellement dans l'état de la technique réalisée avec environ 8 transistors. Cependant, le transistor décrit dans la dernière publication citée n'est pas le seul composant actif apte à produire ce phénomène. Comme on l'a vu précédemment, un transistor à effet de champ à grille isolée, par exemple réalisé en un matériau semiconducteur fortement dopé tel que l'arséniure de gallium (GaAs) de type de conductivité N+ produit aussi un effet de résistance différentiel négatif ; et par conséquent, si ce transistor est correctement polarisé comme il est décrit selon l'invention, il produira également l'effet de transconductance négative utilisé pour mettre en oeuvre l'invention. Dans une réalisation préférentielle où le transistor T1 est un transistor du type décrit dans la dernière publication citée et représenté schématiquement sur la figure 1, - la tension VDD = 6 V - la résistance Rg = 3,9 kQ - les résistances R1= R2 = 50 Q - la largeur de grille du transistor Tir W = lOijm - la valeur de la tension VGSO = 2,5 V - le niveau O pour les entrées E1 et E2 est 2 V - le niveau 1 pour les entrées E1 et E2 est 3 V - le niveau I de la tension de sortie est 3 V - le niveau O de la tension de sortie est 2 V - la consommation du circuit est 5 mW environ. Revendications 1. Dispositif semiconducteur intégré incluant un étage OU-EXCLUSIF complémentaire comprenant au moins un transistor à effet de champ à grille isolée et des moyens de polarisation de ce transistor, caractérisé en ce que ces moyens de polarisation sont tels que deux signaux numériques d'entrée étant appliqués simultanément sur la grille du transistor, la valeur moyenne du niveau haut et du niveau bas de ces signaux d'entrée atteint une valeur appropriée à produire un maximum de la caractéristique du courant drain-source en fonction de la tension grille-source, le signal de sortie numérique étant prélevé sur le drain du transistor. 2. Dispositif selon la revendication 1, caractérisé en ce que ces moyens de polarisation incluent la connexion directe de la source du transistor à la masse et la connexion de son drain à une tension continue positive à travers une charge résistiver les deux signaux d'entrée étant appliqués sur la grille par l'intermédiaire de deux résistances d'égales valeurs. 3. Dispositif selon l'une des revendications 1 ou 2f caractérisé en ce que le transistor à grille isolée est à hétérojonction. 4. Dispositif selon la revendication 3, caractérisé en ce que l'hétérojonctîon est formée d'une hétérostructure de composés ternaire et binaire de matériaux semiconducteur du groupe III-V. 5. Dispositif selon la revendication 4, caractérisé en ce que le composé ternaire est l'arséniure de gallium et d'aluminium et le composé binaire est l'arséniure de gallium. 6. Dispositif selon la revendication 5, caractérisé en ce que les couches formant l'hétérostructure sont non-intentionnellement dopées. 7. Dispositif selon la revendication 6, caractérisé en ce que les couches formant l'hétérostructure sont réalisées en surface d'un substrat en arséniure de gallium semi-isolant muni d'une couche tampon en arséniure de gallium et en ce que les couches formant l'hétérostructure sont surmontées d'une couche peu épaisse protectrice d'arséniure de gallium. 8. Dispositif selon la revendication 7r caractérisé en ce que un contact de grille métallique est formé sur la couche supérieure du dispositif et en ce que des régions de source et de drain sont délimitées par des caissons de type N+ fortement dopés sur lesquels sont réalisés des contacts ohmiques de source et de drain. 9. Dispositif selon la revendication 8, caractérisé en ce que le contact de grille est formé en un métal réfractaire, par exemple WN ou WSi, et en ce que les contacts de source et de drain sont en un alliage de Au-Ge-Ni. 10. Dispositif selon l'une des revendications t ou 2, caractérisé en ce que le transistor à effet de champ comprend une grille en un matériau semiconducteur du groupe III-V de type de conductivité N+ fortement dopé, une couche d'un matériau ternaire du groupe III-V pour former la couche d'isolement de grille et une couche en un matériau binaire du groupe III-V non dopée intentionnellement pour former le canal. 11. Dispositif selon la revendication 10, caractérisé en ce que les couches binaires sont en arséniure de gallium et les couches ternaires en arséniure de gallium et d'aluminium.