FR 2642541 A1 19900803 FR 8901170 A 19890131 PROCEDE ET DISPOSITIF DE TEST DE CIRCUIT INTEGRE NUNQZ la présente invention se rapporte à un perfection nement à un procédé et à un dispositif de test de circuit intégré numérique. Il est nécessaire de pouvoir tester hors ligne les circuits intégrés numériques pour s'assurer de leur bon fonctionnement ou détecter la partie du circuit en défaut. Ceci est particulièrement utile dans le cas de circuits complexes si l'on veut remédier à certains défauts de fabrication. Or dans ces circuits intégrés complexes, certaines parties à logique combinatoire ne sont pas accessibles de l'extérieur et donc ne sont pas contrôlables. Pour remédier à cela, il est connu d'intercaler à la fabrication, avant et après ces parties à tester, des registres qui ont deux raies - d'une part, en fonctionnement normal, ils transmettent en parallèle les bits qui transitent dans lesdites parties, ceci sous la commande de signaux d'horloge adéquats - d'autre part, ces registres sont munis d'entrée et de sortie série et sont reliés en chaîne par ces entrées et sorties série entre une entrée de test et une sortie de test du circuit intégré accessibles de l'extérieur ; ces registres sont donc susceptibles d'être mis en configuration série sous la commande d'un signal de commande. Le test consiste à envoyer une séquence de bits de test dans la chaîne en mettant les registres en configuration série, à faire progresser la séquence au moyen des signaux d'horloge jusqu'à ce qu'elle soit dans le registre à l'entrée de la partie à tester, à repasser en mode normal parallèle, à faire transiter la séquence dans la partie à tester au moyen des signaux d'h~r'oee puis à repasser en mode série pour faire prs#r la séquence de test du registre de sortie de la partie à tester jusqu'a la sortie de test où elle est observée. On peut ainsi avoir une idée précise du fonctionnement de la partie à tester. Cependant un problème majeur qui se pose dans un circuit intégré séc;uentiel est que les différents registres ne fonctionnent pas forcément avec les mêmes signaux d'horloge. Ceux-ci peuvent avoir des fréquences et des p#ases différentes. Or, I'ori-e des registres dans la chaîne est généralement aléatoire, puisqu'en fait on cherche à minimiser la longueur du chemin Aussi il est probable que la séquence de test sera altérée durant sa progression dans la chaîne de registres. En effet. lorsque les fréquences d'horloge de deux registres successifs diffèrent, on court le risque de perdre ou de modifier des bits de la séquence de test. L'inventif a pour objet de remédier à cet inconvénient sans modifier le circuit intégré et sa chape de registres. Selon l'in-.ention il est prévu un procédé de test de circuit intégré nurnerique pour tester des parties de ce circuit non accessibles de l'extérieur, dans lequel des registres sont intercalés respectivement sur l'entrée et la sortie de chacune desdites parties à tester, ces registres étant prévus d'une part pour transférer en parallèle les bits de données transitant dans ces parties en fonctionnement normal et d'autre part pour être connectés en chaîne entre une entrée et une sortie de test extérieures du circuit intégré de façon à transférer en série des bits de test ce l'entrée vers la sortie, et dans lequel, pour tester une partie déterminée du circuit intégré, on envoie une séquence de bits dans la chaîne des registres mis en mode série où ils progressent au rythme d'horloge jusqu'à ce que la séquence soit positionnée dans le registre précédant ladite partie déterminée, o repasse alors en mode parallèle pour les registres de façon à faire traverser ladite partie par la séquence de bits, uîs on repasse en mode série pour faire progresser la séquence recueillie dans le registre ê 111 sortie de la partie déterminée vers la sortie extérieure pour observation, ledit procédé étant caractérisé en ce que, lors de la progression série de la séquence de test, on applique à tous lesdits registres un seul et meme signal d'horloge parmi les signaux d'horloge utilisés en fonctionnement normal. Selon un autre aspect de l'invention, il est prévu un dispositif de test de circuit intégré numérique pour tester des parties de ce circuit non accessibles de l'extérieur, dans lequel des registres sont intercalés respectivement sur l'entrée et la sortie de chacune desdites parties à tester, ces registres étant prévus d'une part pour transférer en parallèle les bits de données transitant dans ces parties en fonctionnement normal et d'autre part pour être connectés en chaîne entre une entrée de test et une sortie de test extérieures du circuit intégré de façon à transférer, lorsqu'ils reçoivent un signal de commande, et série des bits de test de l'entrée de test vers la sortie de test par l'intermédiaire de leurs entrées et sorties série, chacun des registres ayant une entrée d'horloge recevant des signaux d'horloge prédéterminés venant d'un ensemble d'horloge, ledit dispositif de test étant caractérisé en ce qu'il comporte des moyens disposés dans ledit ensemble d'horloge et commandés par ledit signal de commande pour appliquer à tous les registres un même signal d'horloge lorsque des bits de test sont en train de progresser dans la chaîne des registres en série. Ainsi, on est sûr que la progression de la séquence de test dans la chaîne des registres n'amènera pas de modifications de cette séquence. L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description ci-après et des dessins joints où - la figure 1 représente ut circuit intégré comportant de manière connue des registres connectables en chaîne pour le test - la figure 2 représente le schéma détaille d'un registre du circuit de la figure 1 ; et - la figure 3 est un circuit semblable å celui de la figure 1 avec un dispositif de test selon l'inventíon; Les mêmes numéros de référence renvoient aux mêmes éléments sur toutes les figures. Sur la figure 1, est représenté partiellement le schéma sous forme de blocs fonctionnels d'un circuit intégré numérique. On suppose que ce circuit comporte des parties wrnbinatoires CI, C2, C3 effectuant chacune une série ~ opérations logiques sur les bits qu'elle reçoit sur son entrée. Le type d'opérations effectuées étant sans importance pour l'invention ne sera pas décrit plus avant. On suppose par exemple que les parties C1 et C2 reçoivent des bits des entrées parallèles Si et S2 (qui peuvent être les sorties d'autres parties du circuit intégré), ont des premières sorties qui sont appliquées à la partie C3 cependant que la sortie des bits traités regroupe des secondes sorties des parties Cl et C2 et la sortie de la partie C3. Pour appliquer le procédé de test connu, on encadre chacune des parties C1, C2, C3 par des registres 11 à 14. Ces registres ont une entrée et une sortie parallèle pour assurer, et fonctionnement normal, le transfert des bits entre les diverses parties du circuit intégré, sous la commande de signaux horloge H. Ces registres ont également une entrée e et une sortie s série et sont, par leur intermédiaire, connectés en chaîne entre une entrée de test E et une sortie de test S (connexion en tirets). Les registres peuvent être mis en mode série par un signal de commande C qui leur est appliqué. La figure 2 représente le schéma d'un de ces registres, par exemple le registre 11. On suppose à titre e exemple et pour avoir un schéma plus clair qu'il s'agit d'un registre à trois bits. Le registre il comporte trois registres e.e#entaires d'un bit 11I à 113 commandés par le signal d'horloge H, dont les sorties constituent les sorties parallèles du registre il et dont les entes sont reliées respectivement aux entrées parallèles du registre 11 par l'intermédiaire de multiplexeurs à deux entrées 114 à 116. Ces multiplexeurs ont une entrée de sélection recevant le signal de commande C. La deuxième entrée du multiplexeur 114 est reliée à l'entrée série e.Les deuxièmes entrées des multiplexeurs 115 et 116 sont reliées respectivement aux sorties des registres élémentaires 111 et 112 et la sortie du registre élémentaire 113 est aussi reliée à la sortie série s du registre 11. Ainsi lorsque le signal C est appliqué, les multiplexeurs sélectionnent leur deuxième entrée et les bits peuvent progresser en série de l'entrée série e à la sortie série s à travers les registres élémentaires 111 à 113 constituant un registre à décalage à trois étages. Cela étant, le procédé de test du rircuit intégré de la figure I se déroule comme suit. Lorsque l'on veut tester le fonct#nnement de la partie CS par exemple, on fait passer les rentres 11 à 14 en mode série en appliquant un signal C puis on applique a l'entrée de test E une séquence adéquate de bits de test qui vont progresser en série dans la chaîne des registres au rythme des signaux d'horloge. Lorsque la séquence est arrivée dans le registre 13. on repasse en mode parallèle par suppression du signal de commande C. La séquence de bits de test va alors traverser. lors des signaux d'horloge suivants, à partir des sorties parallèles du registre 13 la par;}e à tester C3 jusqu'au registre 14 (atteint par ses entrées psrallèles).On repasse alors de nouveau en mode série en appliquant le signal de commande C et on recueille les bits de test sur la sortie de test S. Lorsque les registres 11 à 14 reçoivent tous les mêmes signaux d horloge H, ils constituent un registre à décalage unique lorsqu'ils sont en mode série et les bits de test peuvent y progresser sans risque d'altération ou de perte Cependant, dans la plupart des cas. le circuit intégré fonctionne avec des signaux d'horloge ayant des fréquences et/ou des phases difrérentes pour les divers r~gist#w's, cocnme cela est représenté sur la figure 3 où les registres 11 et 12 reçoivent un signal d'horloge H1, le registre 13 reçoit un signal d'horloge H2 et le registre 14 reçoit un signal d'horloge H3. Si par exemple, la fréquence de H1 est le double de celle de H2, il est clair que lors du test, la séquence de test arrivant à la partie C3 aura perdu un bit sur deux. Selon l'insention, lorsqu'on passe en mode série, les horloges de tous les registres sont en même temps mises à la même fréquence. Cette fréquence est de préférence celle du signal d'horloge de fréquence la plus élevée en mode normal On élimine ainsi tout risque de perte de bit et d'altération de la séquence de test. Sur la figure 3, cela se traduit par une modification de l'ensemble d'horloge 20 alimentant le circuit Intégré. L'ensemble d'horloge 20 décrit à la figure 3 n'est qu'un exemple de description fonctionnelle non limitatif. En supposant que le générateur d'horloge 22 fournit le signal h2 a la frezU ence la plus élevée, ce signal h2 constituant le signal d'horloge H2 appliqué au registre 13, chacun des autres générateurs d horloge 21, 23 fournissant des signaux hl, h3 à des fréquences différentes est relié à la sortie correspondante de signal H1, H3 de l'ensemble 20 par un multiplexeur à deux entrées 24, 25 commandé par le signal de commande C. Les deuxièmes entrées des multiplexeurs 24, 25 reçoivent le signal h2 du générateur d'horloge 22. Le fonctionnement est très simple. Lorsque I on passe en mode série pour faire progresser les bits de test en appliquant le signal de commande C, ce dernier commande en même temps la sélection par les multiplexeurs 24, 25 du signal d'horloge h2 pour les signaux H1 et H3. Ainsi, tous les registres reçoivent le signal d'horloge å la fréquence la plus élevée et on élime complètement les risques d'altérstien de la séquence de test lors de sa progression dans la chaîne des registres Bien entendu, l'exemple de réalisation décrit n'est nullement limitatif de l'invention. REVENDICATIONS 1. Procédé de test de circuit intégré numérique pour tester des parties de ce circuit non accessibles de l'extérieur, dans lequel des registres sont intercalés respectivement sur l'entrée et la sortie de chacune desdites parties A tester, ces registres étant prévus d'une part pour transférer en parallèle les bits de données transitant dans ces parties en fonctionnement normal et d'autre part pour être connectés en chaîne entre une entrée et une sortie de test extérieures du circuit intégré de façon à transférer en série des bits de test de l'entrée vers la sortie, et dans lequel, pour tester une partie déterminée du circuit intégré. on envoie une séquence de bits dans la chaîne des registres mis en mode série où ils progressent au rythme d'horloge jusqu a ce que la séquence soit positionnée dans le registre précédant ladite partie déterminée, on repasse alors en mode parallèle pour les registres de façon à faire traverser ladite partie par la séquence de bits, puis on repasse en mode série pour faire progresser la séquence recueillie dans le registre à la sortie de la partie déterminée vers la sortie extérieure pour observation, ledit procédé étant caractérisé en ce que, lors de la progression série de la séquence de test, on applique à tous lesdits registres un seul et même signal d'horloge parmi les signaux d'horloge utilisés en fonctionnement normal. 2. Procédé selon la revendication 1, caractérisé en ce que le signal d'horloge appliqué à tous les registres en mode série est le signal d'horloge ayant la fréquence la plus élevée. 3. Dispositif de test de circuit intégré numérique pour tester des parties de ce circuit non accessibles de ltexterieur, dans lequel des registres (11 à 14) sont intercalés respectivement sur Irentrée et la sortie de Oaexr ne desdits parties (C1, C2, C3) à tester, ces registres étant prévus d'une part pour transférer en parallèle les bits de données transitant dans ces parties en fonctionnement normal et d'autre part pour être connectés en chaîne entre une entrée de test (E) et une sortie de test (S) extérieures du circuit intégré de façon à transférer, lorsqu'ils reçoivent un signal de commande toc), en série des bits de test de l'entrée de test vers la sortie de test par l'intermédiaire de leurs entrées et sorties série (e, s), chacun des registres ayant une entrée d'horloge recevant des signaux d'horloge prédéterminés (H1 à H3) venant d'un ensemble d'horloge (20), ledit dispositif de test étant caractérisé en ce qu'il comporte des moyens (24, 25) disposes dans ledit ensemble d'horloge (20) et commandés par ledit signal de ccrmmande (C) pour appliquer à tous les registres (11 à 14) un meme signal d'horloge lorsque des bits de test sont en train de progresser dans la chaîne des registres en série. 4. Dispositif selon la revendication 3, caracterisé en ce que lesdits moyens (24, 25) sélectionnent le signal d'horloge à la fréquence la plus élevée (h2) lorsque lesdits registres sont en mode série. 5. Dispositif selon la revendication 4, caractérisé en ce que lesdits moyens (24, 25) sont des circuits logiques d'aig 'age pour adresser vers les registres correspondants soit 'lesdits signaux d'horloge prédéterminés en fonctionnement noria.. soit, sous la commande du signal de commande (C), le signal d'horloge de fréquence la plus élevée.