FR 2643764 A1 19900831 FR 8902406 A 19890224 PROCEDE ET DISPOSITIF DE REMISE EN PHASE ET COMMUTATION DE TRAINS NUMERIQUES EN DIVERSITE La présente invention se rapporte à un procédé et à un dispositif de remise en phase et commutation des trains numériques respectifs issus des différents récepteurs équipant une installation de transmission numérique en diversité d'ordre deux ou plus. La qualité d'une transmission numérique par faisceau hertzien impose le plus souvent la présence de deux canaux émission-réception, ou plus, afin de pouvoir commuter de l'un à l'autre à la réception en cas d'altération de la transmission sur l'un deux, cette altération pouvant être due par exemple à un évanouissement, sélectif en fréquences, du signal, ou à la présence momentanée d'un élément perturbateur. On dit alors que l'installation fonctionne en "diversité", qui peut être d'ordre 2 s'il y a deux canaux émissionréception, ou plus généralement d'ordre n s'il y a ri canaux émission-réception.La présente invention se rapporte à un dispositif de ce type, pour lesquels les differents trains binaires respectivement émis sur chaque voie de diversité sont synchrones les uns par rapport aux autres, et pour lesquels il s'agit, à la réception, d'une véritable commutation d'une voie de diversité à l'autre (c'est-à-dire une commutation totale, par tout ou rien), et non pas d'un mélange gradué de ces voies, comme c'est le cas pour certains dispositifs. Pour de tels dispositifs, il est impératif, afin de ne pas provoquer d'erreurs ou de pertes de synchronisation, d'effectuer en réception la commutation d'un canal à l'autre dans le même bit. Or, à la réception, il existe un décalage entre les trains binaires des canaux de diversité, ce décalage étant composé d'un retard fixe dû aux différences de longueurs des câbles d'alimentation d'antennes, et d'un retard variable du aux trajets variables de propagation et autres phénomènes du même type. En sortie des récepteurs respectifs, il convient donc de faire précéder le dispositif de commutation par un dispositif de remise en phase, apte à compenser en permanence ce décalage, afin d'assurer la commutation d'un canal à l'autre dans rigoureusement le même bit, et d'éviter par là une perte ou un surcroit d'informations. Un procédé de remise en phase connu consiste à écrire chaque train binaire, sortant des récepteurs respectifs, dans une pile de registres de type "FIFO" (abréviation de "First In - First Out"), au rythme de son horloge. Une horloge de lecture commune est générée par une boucle à verrouillage de phase, synchronisée sur l'horloge du canal sélectionné. Les sorties des piles FIFO sont envoyées d'une part dans un circuit d'analyse de coïncidences, et d'autre part dans un bloc aiguillant le train du canal sélectionné vers la sortie. Lorsqu'il y a divergence, un trou d'une période est créé dans l'horloge du canal non actif, ce qui décale le train binaire d'un temps bit. Cette opération se répète jusqu'au retour à la coïncidence. Ce dispositif connu est capable de rattraper le décalage dynamique entre les canaux En revanche, le decalage statique dû aux différences de longueur des câbles d'alimentation d'antennes ne peut pas être compensé par un tel dispositif, de sorte qu'il est nécessaire de prévoir, en amont des piles FIFO, un registre à décalage par canal, sur lesquels les sorties adéquates sont choisies manuellement et une fois pour toutes, par positionnement de cavaliers. Un tel dispositif, basé sur l'utilisation de piles de type FIFO, ne permet donc qu'une connaissance relative du décalage entre les trains respectifs, basée sur l'écart du nombre de périodes entre les deux horloges. I1 ne s' agit donc pas là d'un dispositif entièrement automatique. En outre, la capacité des piles FIFO est assez limité, ce qui est un autre inconvénient de ce genre de dispositif. L'invention vise à remédier à ces inconvénients. Elle se rapporte à cet effet à un procédé de remise en phase et commutation, d'un canal à l'autre, des trains numériques respectifs issus des différents récepteurs équipant une installation de transmission numérique en diversité d'ordre deux ou plus, les différents trains respectivement émis sur chaque voie de diversité étant synchrones les uns des autres, ce procédé consistant à écrire, pour chaque canal de diversité, le train numérique issu du récepteur dans un registre à décalage relatif à ce canal, à prélever la sortie de canal actif, sélectionné par un commutateur multi-voies à commande extérieure, sur une sortie choisie parmi toutes celles du registre à décalage relatif à ce canal actif, et à rechercher, pendant la transmission sur ce canal actif , quelle est la sortie du ou des registres relatifs à l'autre ou aux autres voies de diversité sur laquelle la suite des nombres des trains coïncide avec celle de la dite sortie de canal actif, afin de pouvoir, en cas de nécessité et sous commande de ce commutateur multi-voies, prendre la sortie de canal sur l'une ou l'autre de ces sorties respectives ainsi sélectionnées sur le ou les autres registres à décalage. De toute façon l'invention sera bien comprise, et ses avantages et autres caractéristiques ressortiront, lors de la description suivante d'un exemple non limitatif de réalisation, en référence au dossier schématique annexé dans lequel - Figure 1 est un schéma explicatif du moyen général de l'invention - Figure 2 est un schéma synoptique d'ensemble d'un dispositif selon l'invention, en diversité d'ordre 2 ; - Figure 3 est un schéma synoptique de principe du bloc de traitement principal équipant le dispositif selon la figure 2 - Figure 4 est un schéma synoptique du bloc de remise en phase des horloges équipant ce même dispositif ; et - Figure 5 est un schéma synoptique de son bloc de traitement de la butée et de son bloc de lissage d'horloge. En ce référant à la figure 1, le train binaire TrA issu d'un premier recepteur d'une installation de transmission d'information en diversité est appliqué en 1 à un registre à décalage 2, dans lequel il s'écrit au rythme de son horloge propre, tandis que le train binaire TrB issu d'un second récepteur de la même installation est appliqué en 3 à un autre registre à décalage 4 dans lequel il s'écrit au rythme de son horloge propre. Les registres à décalage 2 et 4 sont préférentiellement identiques, et ils comportent chacun par exemple 16 bascules, et donc 16 sorties, respectivement S et S'. Toutes les sorties S du registre à décalage 2 sont reliées à un multiplexeur 5 apte à sélectionner une des sorties S et une seule, et à la transmettre sur son fil de sortie 6. Un signal d'adresse Sai en provenance d'un organe logique central de commande et de calcul 7 est appliqué par ce dernier sur l'entrée de commande 8 de ce multiplexeur 5. La sortie unique 6 est appliquée à un commutateur deux-voies 9, commandé par un signal de sélection en provenance d'un circuit de sélection non-représenté, et dont la sortie unique 10 sert de support au train binaire de sortie TrS. Sur la figure 1, la position du commutateur 9 est telle que la sortie 10 reçoit, via les éléments 2,5 et 9, le train binaire 1 issu du premier récepteur. Le train binaire en 6 est également appliqué, par une connexion 11, à l'organe logique central 7. De façon totalement symétrique, les seize sorties S' du registre à décalage 4 sont reliées à un multiplexeur 12 qui sélectionne, sous commande de l'entrée 13 de signaux d'adresse Sbi provenant du bloc logique central 7, une de ces entrées S' pour l'aiguiller vers sa sortie unique 14. Le train binaire sur le fil 14 et appliqué d'une part au commutateur 9, et d'autre part, par le fil 15, au bloc logique 7. Bien entendu, dans le cas d'une diversité d'ordre n supérieur à 2, .le circuit de la figure 1 comporterait n registres à décalage avec n multiplexeurs respectivement associés, et le commutateur 9 serait un commutateur à n voies. Le fonctionnement du dispositif de la figure 1 est le suivant Dans la position du commutateur 9 représentés, et la sortie 6 du multiplexeur 5 étant par exemple reliée à la huitième sortie S7 du registre à décalage 2 (les sorties S étant numérotées de SO à S15) qui est approximativement une sorte médiane (ce que commande l'entrée d'adresses 8), le train binaire incident en 1 est transmis via S7, 6, et 9, à la sortie 10 par exemple vers l'interface de sortie, non représentée. Simultanément, ce train binaire est dirigé, par la connexion 11, vers l'organe logique 7. L'autre train binaire 3 est, quant à lui, appliqué à l'autre registre à décalage 4, et se retrouve bien entendu sur chacune des sorties S' (numérotées ellesaussi de S'O à S'16). Conformément à l'invention, un cycle complet d'adresses 13 du multiplexeur 12 est généré par l'organe logique 7 pour tester une à une toutes les sorties S' afin de déterminer sur laquelle de celles-ci on trouve un train binaire qui coincide avec celui obtenu en 6, c'est à dire sur la sortie S7 précitée du registre à décalage 2. Dans ce but, les trains sur les fils 11 et 15 sont comparés en permanence, dans le bloc 7, par un détecteur de coïncidence qui, en cas de coïncidences répétées un nombre de fois suffisant, bloque l'adresse sélectionnée par 13 en sa dernière position de coïncidence, par exemple S'6. En cas de commutation de 9, déclenchée par exemple suite à un évanouissement du signal reçu sur le premier récepteur (train en 1), cette commutation des trains s'effectue sur le même bit, sans aucune perte d' information. Bien entendu, cette commutation ne doit pas pouvoir s'effectuer lorsque le multiplexeur 12 est balayé en recherche de coïncidence. En conséquence, tant que dure une telle recherche de coïncidence, un signal d'inhibition du commutateur 9 est envoyé à ce dernier, via la connexion 16, par les bloc logique central 7. A la mise sous tension, les adresses Sai et Sbi imposées par le bloc logique 7 correspondent de préférence à des sorties respectivement S et S', situées sensiblement au milieu des registres 2 et 4, par exemple la sortie S7 ou la sortie- S8 et la sortie S'7 ou la sortie S'8. Le cycle de recherche effectué sur le registre non sélectionné 4 et alors preférentiellement un cycle alternatif, en zig-zag commençant par les positions adjacentes, s'effectuant alternativement de part et d'autre de la position de départ, par exemple S'7, et s'écartant progressivement de cette dernière. Par exemple: S'7, S'8, S'6, S'9, S'5, S'10, S'4, etc. I1 convient aussi de remarquer que, les registres à décalage n'étant jamais de longueur infinie, il peut arriver qu'après plusieurs commutations, on arrive en butée sur l'un ou l'autre de ceux-ci. Ceci se produit, par exemple sur le registre 2, si la sortie sélectionnée vient à être la sortie d'extrémité S15 (on dit alors qu'il s'agit d'une butée droite), ou la sortie d'extrémité So (butée gauche). Dans un tel cas, une éventuelle sortie plus vers la droite ( pour la butée S15), ou plus vers la gauche (pour la butée So) n'existe pas, de sorte qu'en l'absence de dispositions adaptées, l'appareil ne peut plus fonctionner.En conséquence, i'organe central 7 fournit un traitement de butée, qui sera décrit plus en détails ci-apres et qui, lorsque ce phénomène se produit, ce qui est transmis au bloc central 7 par les fils 8, décale d'au moins un cran vers l'intérieur du registre en question l'adresse de la sortie S sélectionnée : pour une butée droite S15, l'adresse sélectionnée devient S14, tandis que pour la butée gauche So, l'adresse sélectionnée devient S1. Dans la cas d'une butée droite, on se décale donc, sur le canal actif, d'un cran vers la gauche ce qui causerait, en l'absence de précautions spéciales, la perte d'un bit. Pour éviter ceci, le dispositif de traitement de butée inclus dans le bloc 7 est conçu pour rajouter à ce moment un créneau d'horloge supplémentaire. De même, dans le cas d'une butée gauche, le fait de se décaler, sur le canal actif, d'un cran vers la droite entraînerait la répétition d'un même bit, et pour l'éviter, ce même dispositif efface alors un créneau d'horloge. Comme il n'est pas souhaitable d'obtenir en sortie un train binaire irrégulier, l'organe 7 comporte en outre un dispositif de lissage d'horloge ainsi qu'un organe de régularisation du train de sortie, qui seront décrits plus en détails ci-apres. La figure 2 est schéma synoptique un peu plus précis du dispositif de la figure 1, appliqué à une transmission en diversité d'ordre 2. Sur cette figure, le dispositif est artificiellement divisé en quatre blocs de traitement - Un bloc 17 de traitement principal, qui assure la remise en phase proprement dite des trains binaires incidents TrA et TrB appliqués sur ses entrées 1 et 2. - Un bloc 18 de remise en phase des horloges HA et HB de ces deux trains binaires incidents TrA et TrB, appliqués à ce bloc 18 sur ses entrées 20 et 21. Ce bloc sert à ramener le décalage entre les deux horloges à une valeur inférieure à une demi-période d'horloge car, lorsqu'elles sont en opposition de phase, il est impossible de savoir laquelle est en retard sur l'autre de sorte que la boucle de lissage d'horloge 22 dont il sera question ci-après risque d'effectuer son rattrapage de phase dans le mauvais sens. Lorsque l'écart de phase entre les deux horloges incidentes HA et HB dépasse un seuil prédéterminé, l'horloge du canal non actif est inversée dans ce bloc 18, les horloges respectivement "remises en phase" H'A et H'B étant alors appliquées au bloc 17 par les liaisons respectives 23 et 24. Une liaison 25 avec ce bloc principal 17 permet d'appliquer au bloc 18 le signal Ca de commutation validé, afin de déterminer quelle horloge doit être inversée. - Un bloc 26 de traitement de la butée qui est interconnecté au bloc de traitement principal 17. - Une boucle 22 de lissage d'horloge qui est interconnectée à ce bloc 26, le train- binaire TrS sortant finalement du dispositif en 27, avec son horloge HXO en 28, ces deux fils 27 et 28 supportant donc les deux signaux de sortie de l'ensemble de la figure 2. Sur le bloc de traitement-principal 17 arrive, par les fil 29, le signal Cs de sélection de canal actif, en provenance de l'extérieur. Les diverses interconnexions 30 ou 40 entre les blocs 17, 26 et 28, seront explicitées ultérieurement. En se reportant maintenant à la figure 3, sur laquelle est représentée plus en détails (quoique de façon simplifiée) le bloc de traitement principal 17, on reconnait (par comparaison avec la figure 1), les deux registres à décalage 2 et 4 précités, à chacun seize sorties S et S', avec leurs multiplexeurs respectifs 5 et 12. Le registre 2 reçoit, sur ses entrées de données 1 et d'horloge 23, respectivement le premier train binaire TrA issu du premier récepteur et son horloge H'A issu du bloc 18 précité. De la même façon, l'autre registre 4 reçoit, sur les fils 3 et 24, le second train binaire TrB et son horloge H'B. Les sorties sélectionnées sur 6 et 14 sont chacune appliquées à une bascule D, respectivement 41 et 42, ces deux bascules étant commandées par une horloge commune Hsm, dite "horloge sélectionnée modifiée", qui provient du bloc 26 de traitement de -la butée (voir le fil 36 sur la figure 2). I1 convient à ce sujet de préciser que les deux horloges H'A et H'B sont appliquées également à un circuit de sélection d'horloge 43, qui reçoit sur son entrée de commande 44 le signal de sélection Cs précité, et dont sort en 35 l'horloge Hs dite "horloge sélectionnée". C'est cette horloge Hs qui est appliquée au bloc 26, qui lui-même la transforme en Hsm. Les signaux qui sortent en 45 et 46 au rythme de cette horloge Hsm, sont appliqués d'une part à l'organe de sélection de canal actif 9 (semblable à celui de la figure 1), et d'autre part à un organe logique 47 d'analyse de coïncidence. Le commutateur 9 reçoit, sur son entrée de commande 48, le signal de sélection de canal actif Ca, dérivé de Cs comme il sera explicité ci-après. Le train sélectionné TrS sort en 37 vers le dispositif 26 de traitement de butée. Supposons, comme c'était le cas pour la figure 1, que le canal actif soit celui correspondant au train TrA. La recherche de coïncidence se fait donc par exploration une à une des sorties S' du registre 4 relatif au train TrB du canal non-actif. Le circuit logique 47 analyse, pour chacune des adresses de sortie S', les séries de bits sur 45 et sur 46. Cette analyse s'effectue, par sécurité, un certain nombre de fois successives, par exemple 12 fois. En cas de coïncidence repétée entre ces deux séries de bits, il émet sur sa sortie 49 un signal Cd de coïncidence, et dans le cas contraire il émet sur cette même sortie un signal Cd de non-coïncidence. Le signal Cd de non-coïncidence est applique à un commutateur de selection 50, commandé en 51 par le signal de canal actif Ca, et dirigé par ce commutateur vers l'entrée d'incrémentation 52 d'un compteur à 16 états 53 La sortie 54 de ce compteur 53 est appliquée à un circuit de codage d'adresses 55, dont la sortie est transmise, par l'intermédiaire d'un circuit de validation d'adresses 56 (rendu passant par le signal 52',-qui est le signal de validation issu du bloc de sélection et fonction de Cd et Ca), à la mémoire d'adresses 57 qui est associée au multiplexeur 12 pour en commander l'adresse de sortie par l'information d'adresse Sbi qui en sort sur les fils 58. Le codeur 55 est chargé d'effectuer l'exploration "en zig-zag" (décrite ci-dessus) des sorties S' du registre 4, ce qui permet d'optimiser en vitesse cette recherche car un nouvelle sortie coïncidente ne peut pas être très éloignée de la sortie coïncidente précédente sur le registre 4. Bien entendu, les circuits de commande de recherche relatifs au registre 2 sont totalement symétriques de ceux relatifs au registre 4, de sorte que les éléments 62 à 68 sont respectivement totalement symétriques des éléments 52 à 58 décrits ci-dessus. Lorsque la coïncidence est établie, le signal de coïncidence Cd est établi sous forme de niveau continu, et ce signal a pour effet de bloquer le circuit 55 de validation du signal de sortie du codeur 55, ainsi que de remettre à zéro, par la connexion 59, le compteur 53. En outre, ce signal Cd est appliqué Sur la seconde entrée 60 d'une porte 61 de validation de sélection, qui reçoit sur son autre entrée 29 le signal de sélection Cs. De cette porte 61 sort, en 69, le signal de canal actif Ca précité. Comme c'est ce signal Ca qui est appliqué au commutateur de voies 9, on est ainsi assuré que cette commutation ne pourra jamais se faire lorsque le dispositif est en recherche de coïncidence. A noter enfin qu'apparaissent sur la figure 3 les sorties des signaux Sai, Sbi, TrS, Hs, Cd, Ca, qui sont appliqués, comme le montre la figure 2, au dispositif 26 de traitement de la butée par les liaisons respectives 32, 38, 37, 35, 34, et 33, tandis que la suite Ca est également (figure 2) appliquée au bloc 18 par la connexion 25. De même apparaissent sur cette figure 3 les signaux de traitement de butée QA, ZA, VA (sur les fils 30 sur la figure 2) et les signaux de traitement de butée VB, QB, ZB (sur les fils 31 sur la figure 2) : les signaux QA, ZA, et QB, ZB sont respectivement appliqués aux codeurs 65 et 55, tandis que les signaux VA et VB sont respectivement appliqués aux circuits de validation de codage 66 et 56. La figure 4 donne le schéma du dispositif de remise en phase des horloges, désigné par 18 sur la figure 2, et qui a pour but de ramener le décalage entre les deux horloges HA et HB à une valeur inférieure à une demipériode. Ces deux horloges HA, HB sont appliquées, sur les fils 20 et 21, à deux inverseurs commandés à mémoire respectifs, 70 pour HA et 71 pour HB. Ces circuits 70- et 71 n'effectuent une inversion du signal d'entrée (appliqué respectivement sur 20 et 21) que lorsqu'ils reçoivent sur leur borne de commande, respectivement 72 et 73, un niveau de commande d'invèrsion. Leurs signaux de sortie, respectivement sur 23 et 24, sont appliqués chacun aux deux entrées d'un circuit OU EXCLUSIF 74, qui fonctionne en comparateur de phase.Ce circuit est suivi d'un intégrateur 75 et d'un circuit à seuil 76 qui fournit, sur sa sortie 78, un signal de commande lorsque l'on est au dessus d'un seuil déterminé de déphasage, Ce signal de commande sur 78 est appliqué à un circuit de sélection 77, qui le dirige soit sur la borne 72 de commande de l'inverseur 70, soit sur la borne 73 de commande de l'inverseur 73, selon la valeur du signal de canal actif Ca qui lui est appliqué sur sa borne de commande de sélection 79 : si le canal actif est celui d'horloge HA, l'inverseur 71 du canal non-actif est activé, et vice-versa. Sur la figure 5 enfin est donné un schéma du dispositif 26 -de traitement de butée et de sa boucle de lissage d'horloge associée 22 (voir la figure 2). Comme évoqué précédemment, il peut arriver, à la suite de séquences particulières de valeurs du décalage entre les trains binaires des deux canaux, que les sorties sélectionnées des registres à décalage 2 et 4 se trouvent en butée (position zéro ou quinze pour ces registres à seize sorties), rendant problématique une recherche ultérieure. I1 convient donc d"'éloigner" la sortie choisie du côté canal actif de cette butée. Lors de l'arrivée en butée gauche (zéro), il faut choisir la sortie suivante et supprimer un créneau d'horloge afin de ne pas lire deux fois le même bit. Lors de l'arrivée en butée droite (quinze), il faut choisir la sortie précédente et ajouter un créneau d'horloge afin de lire également le bit précédent. Les signaux d'adresse Sai et Sbi précités sont appliqués aux entrées 81 et 82 d'un circuit logique 80 apte à détecter l'arrivée en butée et à préciser son type (droite ou gauche). Deux autres entrées 83 et 84 de ce bloc 81 reçoivent respectivement le signal de canal actif Ca, qui détermine quel est le registre de canal actif, 2 ou 4, sur lequel doit se faire le traitement de butée, et le signal de coïncidence Cd, afin d'éviter que le traitement de butée ne se fasse pendant que le registre de canal non-actif, 4 ou 2 respectivement, se trouve en recherche de coïncidence. Du bloc 80 sortent deux signaux : un signal Db de détection de butée sur le fil de sortie 85, et un signal Tb de type de butée (droite ou gauche) sur le fil de sortie 86. Ces deux signaux sont appliqués à un bloc logique 87 de modification d'horloge (soit création d'un créneau d'horloge supplémentaire dans le cas d'une butée "droite", soit suppression d'un créneau d'horloge dans le cas d'une butée "gauche"). Ce même bloc 87 reçoit, sur une entrée 88, l'horloge Hs par le fil 35 (voir la sortie Hs sur la figure 3). L'horloge Hsm modifiée par le bloc 87 sort de ce bloc sur la sortie 89 de celui-ci. Elle est, entre autres, dirigée vers le bloc de traitement principal 17 par le fil 36 (voir également la figure 2). Sur une deuxième sortie 90 du bloc logique 87 est émis un signal de commande de changement d'adresse, qui est appliquée à un démultiplexeur 92, qui reçoit également le signal Ca de canal actif (entrée de commande 92) et le signal Tb de type de butée (entrée de commande 93). En fonction de ces données d'entrées, il sort de ce multiplexeur soit un signal QA ou QB d'incrémentation d'adresse Sai ou Sbi, soit un signal ZA ou ZB de décrémentation d'adresse Sai ou Sbi, ces signaux étant appliqués aux codeurs 65 ou 55 précipités (voir la figure 3). Enfin, sur une troisième sortie 94 de ce bloc 87 est émis un signal de validation de ce changemènt d'adresse qui est appliqué à un démultiplexeur 95, qui reçoit également, à l'instar du démultiplexeur 95, les signaux Ca et Tb, et dont il sort soit un signal VA de validation de changement d'adresse relatif au registre 2, soit un signal VB de validation de changement d'adresse relatif au registre 4. Ces signaux sont respectivement appliques soit au circuit de validation 66, soit au circuit de validation 56 (voir la figure 3). I1 importe néanmoins que sortent de l'ensemble du dispositif d'une part une horloge régulière HXO (sortie 28 sur les figures 2 et 5), et d'autre part un train binaire sélectionné TrS qui soit, lui-aussi, régulier (sortie 27 sur ces figures 2 et 5). C'est pourquoi d'une part le bloc 26 est associé à une boucle de lissage d'horloge 22 (apte à transformer l'horloge irrégulière Hsm en horloge régulière HXO sans perte d'impulsions d'horloge), et d'autre part comporte un circuit de sortie 96 apte à rendre régulier le train TrS issu du commutateur 9 de la figure 3 (voir le fil de sortie 37). La boucle 22 est une boucle à verrouillage de phase, comportant classiquement un comparateur de phase 97, un filtre de boucle 98, un oscillateur commandé 99, et un circuit de retour 100. Cette boucle 22 est néanmoins aménagée pour satisfaire à une contrainte supplémentaire rattraper la période ajoutée ou supprimée sur l'horloge modifiée Hsm, le nombre de périodes entre Hsm et Hxo en sortie 28 de la boucle devant rester rigoureusement égal. Dans ce but, les sauts de phase sont ramenés à un sousmultiple de la période, et préférentiellement au quart de cette période. Pour ce faire, les deux entrées 101 et 102 du comparateur de phase 97 sont respectivement attaquées chacune au travers d'un diviseur par quatre, respectivement 103 et 104. Le diviseur 103 reçoit l'horloge Hsm en provenance de la sortie 89 du bloc 87, tandis que le diviseur 104 reçoit l'horloge lissée Hxo en sortie de l'oscillateur commandé 99. Le circuit d "'amortissement" 96 comporte une pile FIFO 105 qui reçoit sur ses deux entrées 106 et 107 d'une part le train irrégulier Tris en provenance du bloc de traitement principal 17 (fil 37), et d'autre part l'horloge sélectionnée modifiée Hsm. L'horloge de lecture de cette pile FIFO 105 est constituée par l'horloge lissee HXO, et lui est appliquée en 109 sous commande d'un circuit de gestion de remplissage 108 lorsque la pile 105 est à moitié pleine. Ce circuit 108 reçoit respectivement l'horloge irrégulière Hsm et l'horloge régulière HXO sur ses entrées respectives 110 et 111. Comme il va de soi, l'invention n'est pas limitée à l'exemple de réalisation qui vient d'être décrit. Elle s'applique aussi bien à une transmission en diversité d'ordre supérieur à deux, et est susceptible d'être réalisée sous de multiples formes mettant en oeuvre des circuits équivalents. REVENDICATIONS 1 - Procédé de remise en phase et commutation des trains numériques respectifs issus des différents recepteurs équipant une installation de transmission numérique en diversité, les différents trains (TrA, TrB) respectivement émis sur chaque voie de- diversité étant synchrones les uns des autres, caractérisé en ce qu'il consiste à écrire, pour chaque canal de diversité, le train binaire (TrA, TrB) issu du récepteur dans un registre de décalage respectif (2, 4), à prélever-la sortie (TrS) de canal actif, sélectionné par un commutateur multivoies (9), sur une sortie choisie (S7) parmi toutes celles (S) du registre à décalage (2) relatif à ce canal actif, et à rechercher quelle est la sortie (S'6) du ou des registres à décalage (4) relatifs à l'autre ou aux autres voies de diversité, sur laquelle la suite des nombres du train coïncide avec celle de ladite sortie (S7) du canal actif, afin de pouvoir, en cas de nécessite et sous commande de ce commutateur multi-voies, -prendre la sortie de canal actif sur l'une ou l'autre de ces sorties respectives (S'6) ainsi sélectionnées sur le ou les autres registres à décalage (4), sans aucune perte d'information. 2 - Procéde de remise en phase et commutation selon la revendication 1, caractérisé en ce qu a la mise soustension, les adresses (Sai, Sbi) de sortie des registres à decalage (2, 4) sont imposées et correspondent à des sorties (S7 ou S8, S'7 ou S'8) situées sensiblement au milieu de ces registres à décalage (2, 4). 3 - Procéde de remise en phase et commutation selon l'une des revendications 1 ou 2, caractérisé en ce que le commutateur multivoies (9) est inhibé lorsque-lton est en recherche de coïncidence. 4 - Procédé de remise en phase et commutation selon l'une des revendications 1 à 3, caractérisé en ce qu'en cas de butée en extrémité droite (SO, S'O) ou gauche (S15,-S'15), sur un registre à décalage (2, 4), la sortie sélectionnée est décalée d'au moins un cran vers l'intérieur de ce registre à décalage. 5 - Procéde selon la revendication 4, caractérisé en ce qu'en cas de butée gauche, il est supprimé un créneau d'horloge afin d'éviter de lire deux fois le même bit suite au décalage d'un cran vers la droite, et en ce qu'en cas de butee droite, il est rajouté un créneau d'horloge afin d'éviter la perte d'un bit suite au décalage d'un cran vers la gauche. 6 - Procédé selon la revendication 5, caractérisé en ce que cette horloge est ensuite lissée afin de lui redonner un rythme régulier. 7 - Procédé selon l'une des revendications 1 à 6, caractérisé en ce que la recherche de coïncidence est effectuée sur chaque registre non-actif (4) en zig-zag à partir de la dernière sortie précédemment sélectionnée sur ce registre (4). 8 - Procédé selon l'une des revendications 1 à 7, caractérisé en ce que le déphasage entre les horloges (HA, HB) des deux trains numériques incidents (TrA, TrB) est ramené à une valeur inférieure à une demi-pêriode. 9 - Procédé selon la revendication 8, caractérisé en ce que l'horloge (HB) du canal non-actif est inversée lorsque l'écart de phase entre les deux horloges incidentes (HA, HB) dépasse un seuil prédéterminé. 10 - Dispositif de mise en oeuvre du procédé selon l'une des revendications 1 à 9, caractérisé en ce qu'il comporte, pour chaque voie de diversité, un registre à décalage (2, 4) dont les sorties (S, S') sont reliées à un multiplexeur respectif (5, 12), dont les sorties uniques respectives (6, 14) sont reliées audit commutateur multivoies (9), les recherches de coïncidence, le traitement de butée, l'inhibition de commutation, et la fourniture des adresses (Sai, Sbi) à ces multiplexeurs (5, 12) étant réalisées par un organe logique central de commande et de calcul (7). 11 - Dispositif selon la revendication 10, -caractérisé en ce qu'il comporte un bloc (18) de remise en phase des horloges (HA, HB) ; . un bloc (17) de traitement principal, qui assure la remise en phase proprement dite des trains numériques incidents (TrA, TrB) appliqués sur ses entrées (1, 2); . un bloc (26) de traitement de butée, qui est interconnecté au bloc de traitement principal (26); et une boucle (22) de lissage d'horloge qui est interconnecté au bloc (26) de traitement de butée. 12 - Dispositif selon la revendication 11, caractérisé en ce que la boucle (22) de lissage d'horloge est une boucle à verrouillage de phase pour laquelle, afin de ramener les sauts de phase à un sous-multiple de la période, les deux entrées (101, 102) du comparateur de phase (97) sont attaquées chacune au travers d'un diviseur (103, 104). 13 - Dispositif selon la revendication 12, caractérisé en ce que ces diviseurs (103, 104) sont des diviseurs par quatre.