FR 2648968 A1 19901228 FR 8908419 A 19890623 ETAGE DIFFERENTIEL A CASCODE. La présente invention a pour objet un étage diffé- rentiel à cascode comprenant un prenier et un deuxième transistor d'un type donné, par exemple npn couplés par les éoet- teurs et agences de manière à recevoir des signaux d'entrée sur leur base et dont les collecteurs sont connectés aux émet- teurs respectivement d'un troisième et d'un quatrième transistor du même type que les premier et deuxième transistors, et formant la cascode, et dont les collecteurs sont reliés à une source de tension d'alinentation à travers respectivement une première et une deuxième résistance les émetteurs des premier et deuxième transistors étant connectés à une preiière source de courant. Un tel montage est généralement utilisé pour augmen- ter la bande passante. L'invention vise à obtenir une bande passante encore plus étendue en vue notamment d'améliorer la réponse impul- sionnelle. L'étage différentiel selon l'invention est ainsi caractérisé en ce que les bases des troisième et quatrième transistors sont toutes deux reliées au point commun entre une deuxième source de courant et la cathode d'une diode dont l'a- node est reliée à ladite source de tension d'alimentation. Ladite diode peut être un cinquième transistor de même type dont la base et le collecteur sont interconnectées. Les transistors peuvent être du type npn qui sont en général plus rapides que leurs homologues pnp, en technologie circuit intégré. Pour améliorer le fonctionnement en présence de forts signaux sur la base des premier et deuxième transistors, une troisième résistance peut être disposée entre les émet- teurs des troisième et quatrième transistors. Selon un mode de réalisation préféré, l'intensité de la deuxième source de courant est sensiblement égale à la valeur maximale pour laquelle la réponse impulsionnelle de l'é- tage est obtenue sans dépassement La deuxième source de courant peut hêtre conutable. Un étage à fonction de mémorisation peut ètre obtenu en met- tant en oeuvre une paire différentielle de données à émetteurs couplés dont les sorties sont connectées aux collecteurs des premier et deuxième transistors et un circuit de commutation, agencé pour hêtre commandé par un signal d'horloge, peut commu- ter la deuxième source de courant entre les émetteurs couplés d'une part de la paire différentielle de données et d'autre part des premier et deuxième transistors, et un double circuit de rétro-action croise est disposé entre les collecteurs des troisième et quatrième transistors et respectivement les bases des deuxième et premier transistors. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limi- tatif, en liaison avec les dessins qui représentent - la figure 1, un schéma d'un mode de réalisation de l'invention - la figure 2, un schéma équivalent en petits signaux relatif aux transistors T5 et T3, la figure 3 représentant la courbe de réponse ainsi obtenue et la figure 4, des réponses impul- sionnelles correspondant aux divers cas possibles. - et la figure 5 un mode de réalisation correspondant à une fonction de mémorisation. Selon la figure 1, un étage différentiel conporte deux transistors T1 et T2 couplés par les émetteurs, ceux-ci étant connectés à une source de courant, ici constituée par un transistor T10 dont le collecteur est connecté aux émetteurs des transistors T1 et T2, dont l'émetteur est relié à une prefière source de tension d'alimentation à travers une résistance R10 et dont la base est portée à un potentiel V. La source de courant peut étre commandée c'est-àdire qu'elle peut ou non être mise en service, le transistor T10 étant ouvert ou bloqué selon la valeur de la tension V. La cascode est constituée par deux transistors T3 et T4 dont les émetteurs sont connectés aux collecteurs respectivement des transistors T1 et T2 et dont les collecteurs sont reliés à une deuxième source de tension d'alimentation à travers des résistances de polarisation respectivement R3 et R4. Les bases des transistors T3 et T4 sont connectées entre elles et à l'émetteur d'un transistor npn T5 monté en diode par court-circuit entre sa base et son collecteur, lesquelles sont reliées à la deuxième source de tension d'alimentation. L'émetteur du transistor Ts est connecté à une source de tension d'intensité donnée i, ici constituée par un transistor T5 dont le trajet collecteur-émetteur est disposé entre l'émetteur du transistor T5 et une borne d'une résistance R6 dont l'autre borne est connectée à la première source de tension d'alimentation. Une tension de référence Vs permet de choisir le courant i qui parcourt la diode. La jonction base-émetteur d'une diode, en particulier celle constituée par le transistor T5 monté en diode, peut étre modélisée, du point de vue des petits signaux, comme une résistance R1 en parallèle avec un condensateur C1, donc en différentiel comme une résistance 2R1 en parallèle avec un condensateur C21. De même, chacune des jonctions base 2 émetteur des transistors T3 et T4 peut etre modélisée (voir figure 2) comme une résistance R, en parallèle avec un condensateur Ct, en série cóté base avec une résistance de base Rb et côté émetteur avec une résistance d'émetteur Re. On a V T C1 = - et R1 = VT i VT= kT/q = 26 mV. T = constante temporelle caractéristique du transistor T5. La valeur du courant i permet de déterminer les caractéristiques de la diode. Soit T1 = R1C1 T# = R#C# L'impédance de sortie Zo du transistor T1 (émetteur suiveur) est donnée par la formule suivante (voir Analysis and Design of Analog IC5 Paul R. GRAY et Robert G. MEYER John Wiley and Sons 2e ed. 1984 chapitre 7). Z# + Z1 + Rb Zo = 1 + sso avec@ 2R1 Z1 = 1 + R1C1p R# w 1 + R ~C~ p p = variable de Laplace. sso = gm Z# Il en résulte que Zo peut être mis sous la forme f(p) Zo = 1 + sso p2 + p(1/T1 + 1/T#) + T1T# On obtient une résonance à la fréquence fo (figure 3) 1 + sso avec #o2 = 4#2fo2 = @1 T# et un amortissement. 2# = 1/T1 + 1/@# Cette résonance permet d'obtenir une bande passante plus grande. Vues des émetteurs des transistors T@ et T4, les résistances R1 et Rb peuvent être modélisées par une self de valeur (R1 + Rb)/2#fT, fT désignant la fréquence de coupure intrinsèque des transistors T3 et T4 C'est cet effet self-capacité qui produit la résonance précitée. Si on ajoute en outre une résistance Ro de faible valeur en série avec T, on peut modifier légèrement les propriétés de la résonance en augmentant la valeur de L. Les formes de réponses impulsionnelles de l'étage différentiel sont représentées à la figure 4. Lorsque T1 > T#, la réponse impulsionnelle de l'étage différentiel présente un rebondissement, Lorsque rt = Tw, on obtient la réponse impulsionnelle la plus rapide sans rebondissement. Lorsque Tt Le cas où ri = T2 représente la configuration la plus favorable. Elle.correspond à la valeur de i maximale pour laquelle la réponse impulsionnelle est obtenue sans rebondis La réponse aux signaux de forte amplitude peut être améliorée en disposant une résistance R entre les émetteurs des transistors T3 et Tr. Ceci améliore la linéarité et la stabilité de la cascode. La résistance R ne doit pas dériver une portion notable des courants. R peut varier par exemple entre 30 et 100kg, La figure 5 représente une bascule de type D réalisant une fonction de énorisation d'une donnée en fonction d'un signal d'échantillonnage. Comme précédemment il présente les transistors T1 à Te et les résistances R3, R4 et Re arrangés de la mème façon. Il comporte en outre des contre-réactions croisées des sorties sur les entrées de l'étage différentiel. Des transistors T7 et TI ont leur base connectée au collecteur des transistors respectivement T4 et T3 et sont montés en émetteur suiveur pour rétro-agir, à travers des diodes de décalage de niveau respectivement Dy et Os sur les bases des transistors respectivement T1 et Tz de manière à permettre une fonction de mémorisations. Des sources de courant 17 et I font passer des courants donnés à travers les diodes D7 et Ds de décalage de niveau. Les signaux de données sont amenés aux bases de transistors Ts et Tto dont les émetteurs sont interconnectés. La base du transistor T10 reçoit le si gnal de données fl et celle du transistor Tg, le signal de de données inverse D. Les collecteurs des transistors T9 et T10 formant les sorties de la paire différentielle de données (T9, T10) sont connectés à ceux des transistors respectivement Ti et T2. Les signaux d'horloge attaquent les bases de transistors Tii et T12 couplés par les émetteurs, lesquels sont connectés à une source de courant d'intensité donnée 2Io. La base du transistor T12 recoit le signal d'horloge inverse CLK, et celle du transistor T11 le signal d'horloge CLK. Lorsque le signal d'horloge est bas (CLK = O), la source de courant 2I0 alimente les émetteurs des transistors Ti et T2, et l'entrée de données D est inactive. Ceci correspond à la fonction ain- tien. Lorsque le signal d'horloge est haut (CLK = 1), les don- nées D sont prises en compte par l'étage. Ceci correspond à la fonction mémorisation. Cette bascule profite du fait que, selon l'invention le produit gain-bande passante est meilleur que dans l'art antérieur (la bande passante a été augmentée à gain égal). Ceci est favorable à la sécurité de fonctionnement des bascules (voir BEHAVIOR of FLIP FLOP synchronizers and prediction of their failure rate de Harry VEENDRICK-IEEE Journal of Solid State Circuits vol SC1S n2 April 1980 p.169). REVENDtCATIONS 1. Etage différentiel à cascode comprenant un premier et un deuxième transistor d'un type de conductivité donné couplés par les émetteurs et agencés de manière à recevoir des signaux d'entrée sur leur base et dont les collecteurs sont connectés aux émetteurs repectivement d'un troisième et d'un quatrième transistor du même type que les premier et deuxième transistor et forant la cascode, et dont les collecteurs sont reliés à une source de tension d'alimentation à travers respectivement une première et une deuxième résistance, les émet- teurs des premier et deuxième transistors étant connectés à une première source de courant caractérisé en ce que les bases des troisième (T3) et quatrième (T*) transistors sont toutes les deux reliées au point commun entre une deuxième source de courant (V6, T6) et la cathode d'une diode dont l'anode est reliée à ladite source de tension d'alimentation. 2. Etage différentiel selon la revendication 1, caractérisé en ce que la diode est un cinquième transistor (tel) du même type que le premier transistor dont la base et le collecteur sont interconnectés. 3. Etage différentiel selon une des revendications 1 ou 2. caractérisé en ce que ledit type est npn. 4. Etage différentiel selon une des revendications précédentes, caractérisé en ce qu'il comporte une troisième résistance (R) disposée entre les émetteurs des troisième (T3) et quatrième (T4) transistors. 5. Etage différentiel selon une des revendications précédentes caractérisé en ce que l'intensité de la deuxième source de courant (V6, T6) est sensiblement égale à la valeur maximale pour laquelle la réponse impulsionnelle de l'étage est obtenue sans dépassement. 6. Etage différentiel selon une des revendications précédentes caractérisé en ce que la deuxième source de courant (V6, T6) est commutable. 7. Etage différentiel caractérisé en ce qu'il comporte une quatrième résistance (Ro) en série avec la diode. 8. Etage différentiel selon la revendication 6, caractérisé en ce qu'il comporte un double circuit de rétro-action croisée entre les collecteurs des troisième (T3) et quatrième (T4) transistors et respectivement les bases des deuxième (T2) et premier (T1) transistor et en ce qu'il comporte une paire différentielle de données à émetteurs couplés (T9, T10) dont les sorties sont connectées aux collecteurs des premier et deuxième transistors (T1, Tz), et un circuit de commutation agencé pour hêtre commandé par un signal d'horloge pour commu- ter la deuxième source de courant entre les émetteurs couplés d'une part de la paire différentielle de données et d'autre part des premier (T1) et deuxième (T2) transistors.