FR 2629966 A1 19891013 FR 8804743 A 19880406 La présente invention concerne un procédé et un circuit de récupération de verrouillage de supertrame dans un système de transmission numérique, ce procédé et ce circuit étant particulièrement utilisables pour le multiplexage et le démultiplexage d'ordre supë- rieur de multiplex temporels de paquets. Dans les procédés connus d'assemblage temporel bit par bit de multiplex d'ordre inférieur en multiplex d'ordre supérieur, il faut ajouter aux données provenant des multiplex d'ordre inférieur des données de verrouillage de supertrame. A la réception, la reconnaissance des données de verrouillage de supertrame permet la sérialisation correcte du multiplex d'ordre supérieur. Plus les données de verrouillage de supertrame forment un motif long, réparti ou non, plus le cadrage est réalisé rapidement, mais plus le débit des données utiles est réduit. Le document FR-A-2 563 398 décrit un procédé et un dispositif de récupération de verrouillage de ce type. Le document EP-A-O 216 720 décrit aussi un procédé d'assemblage et de sérialisation dans lequel le motif de verrouillage est un motif long même s'il n'ajoute pas de données supplémentaires et ne nuit donc pas au débit des données utiles, mais reste un motif long. Ces systèmes connus à motifs de verrouillage longs conviennent bien aux systèmes de transmission dont le taux d'erreurs est de l'ordre de 10-3, mais nécessitent un circuit de récupération de verrouillage qui est relativement complexe. Avec l'apparition de systèmes de transmission à taux d'erreurs particulièrement faibles ou même nuls, tels que des systèmes de transmission a voie optique ou des systèmes de transmission à courte distance, pour lesquels on a un rapport signal-à-bruit particulièrement favorable et une bonne immunité aux bruits, il parait intéressant de chercher à utiliser un motif plus court que dans les systèmes antérieurement connus. En effet, on peut alors avoir un procédé et un circuit de récupération de verrouillage beaucoup plus simple. La présente invention a pour objet de définir un tel motif court, ainsi que de prévoir le circuit permettant de l'utiliser. Suivant une caractéristique de l'invention, chaque supertrame comporte, en plus des données utiles, un bit de valeur constante "1" (ou "0") qui est situé à un rang prédéterminé dans la supertrame. Suivant une autre caractéristique, le bit de valeur constante est le premier bit de la supertrame. Suivant une autre caractéristique, le circuit de récupération comprend une porte OU dont une entrée est reliée au canal de transmission de données en amont du démultiplexeur de supertrame, et un compteur cyclique dont la capacité est égale au nombre de sorties du démultiplexeur, dont l'entrée d'incrémentation reçoit le signal d'horloge bit de la supertrame et dont la sortie de débordement est reliée à une seconde entrée de la porte OU et à l'entrée de commande du démultiplexeur, lasortie de la porte OU étant reliée à l'entrée de validation d'incrémentation du compteur. Suivant une autre caractéristique, ledit compteur cyclique est un compteur binaire dont la sortie de débordement est constituée par ses sorties d'étages, qui sont reliées à des entrées respectives de la porte OU, lesdites sorties d'étages étant également reliées aux entrées de commande du démultiplexeur. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est le bloc-diagramme d'un système de transmission de multiplex d'ordre supérieur, suivant l'invéntion, et la Fig. 2 est un diagramme temporel illustrant le fonctionnement du système de la Fig. 1. Le système de transmission de la Fig. 1 comprend un multiplexeur MUX à seize entrées, dont la première entrée el est en permanence à "1" et dont les quinze autres entrées e2 à el5 reçoivent respectivement les trains binaires de quinze multiplex entrants d'ordre inférieur. Le multiplexeur MUX délivre, sur le canal de transmission L, le train binaire d'un multiplex d'ordre supérieur dont le débit est seize fois plus grand que celui des multiplex d'ordre inférieur. Le canal de transmission L est reliée à l'entrée d'un démultiplexeur DEMUX à seize sorties dont la première sortie sl est inutilisée et dont les quinze autres sorties s2 à s16 délivrent des multiplex sortants d'ordre inférieur respectivement identiques aux quinze multiplex entrants. L'entrée du démultiplexeur DEMUX est également reliée à la première entrée d'une porte OU P à cinq entrées dont la sortie est reliée à l'entrée de validation d'incrémentation d'un compteur binaire CTR à quatre étages dont l'entrée de comptage est reliée à la sortie d'un circuit de récupération d'horloge CL. L'entrée du circuit CL est aussi reliée à l'entrée du démultiplexeur DEMUX. Les quatres sorties des étages du compteur CTR sont respectivement reliées aux quatre dernières entrées de la porte OU P. Les quatre sorties du compteur CTP sont encore reliées aux entrées de commande du démultiplexeur DEMUX. Le circuit CL sert à récupérer l'horloge bit du train binaire transmis par le canal L à l'entrée du démultiplexeur DEMUX. Les sorties sl à s16 du démultiplexeur DEMUX sont validées en fonction de l'état du compteur CTR. Quand la porte P délivre un niveau "1", le compteur CTR peut être incrémenté par une impulsion d'horloge. Quand elle délivre un niveau "O", le compteur CTR est bloqué. Il apparaît que ce dernier cas ne peut se produire que si le compteur CTF? est à zéro, avec ses quatre sorties au niveau "O", et si le bit présente sur le canal L est, au même instant, à "O". Le fonctionnement du système de la Fig. 1 va maintenant être décrit en se référant aussi au diagramme temporel de la Fig. 2. Dans ce diagramme, les bits d'un train binaire transmis sur le canal L forment les lignes successives Al, A2, A3 et A4. Dans ces lignes, un X indique que la valeur du bit est indifférente et n'influence pas le fonctionnement. Les bits "1" représentent les bits de verrouillage de supertrame du train binaire. A noter que ces bits de verrouillage ne distinguent en aucune façon par leur forme des bits "1" courants. En pratique, ces bits "1" proviennent simplement de la première entrée el du multiplexeur MUX. Les différents états de O à 15 du compteur CTP forment également les lignes successives B1 à B4. On suppose que l'instant TO correspond à l'instant initial de transmission d'un train binaire et qu'à cet instant l'état du compteur CTR est l'état 0. Il est également supposé que le circuit CL fonctionne. Comme le premier bit du train est un "1", la sortie de la porte P est au niveau 1 et le compteur CTR démarre. Au premier état 7 du compteur, le premier bit de verrouillage "1" est reçu, mais n'est pas reconnu et le comptage continue. A l'instant T1, on retrouve l'état O du compteur CTP et le bit correspondant du train est un "1", le comptage se poursuit. Le bit "1" de la supertrame suivante n'est pas encore reconnu.A l'instant T2, on retrouve l'état O du compteur, mais le bit correspondant du train étant à "O", la sortie de la porte P est au niveau O et le comptage s'arrête. Aux intervalles de temps T3 à T4 suivants, étant donné la présence de bits "O" dans le train, le comptage reste bloqué. A l'instant T6, un bit "1" du train binaire fait redémarrer le comptage. Le bit "1" suivant n'est toujours pas reconnu. Aux instants T7 et T8, le comptage est encore bloqué à l'état 0. A l'instant T9, le comptage reprend, mais le bit "1" suivant n'est encore pas reconnu. A l'instant T10, on a encore un blocage du compteur et, enfin, à l'instant Tll, le comptage reprend provoqué cette fois par un bit de verrouillage "1". A l'instant T12, le verrouillage est confirmé, ainsi qu'aux instants T13 et T14 qui suivent, etc. Le verrouillage de supertrame se conserve ensuite tant qu'il n'y a pas d'erreur affectant un bit "1". Le système de la Fig. 1 assure un verrouillage d'autant plus rapide que le train binaire contient plus de bit "O". D'ailleurs, dans le cas où tous les bits seraient à "1", il ne fonctionnerait pas, cette hypothèse étant toutefois à rejeter car un tel train ne transporte pas d'information. Pour obtenir un verrouillage très rapide, on peut prévoir de débuter un train par une ou de quelques supertrames formées chacune d'un bit "1" suivi de quinze bits "O". Le système de la Fig. 1 peut également être utilisé pour synchroniser des trames temporelles asynchrones, telles que celles qui sont décrites dans -le brevet européen n0108 028, dans lequel le contenu des paquets vides serait une suite de bits "O". Bien entendu, le système de la Fig. 1 et le procédé de l'invention peuvent être utilisés avec (n-l) multiplex d'ordre inférieur au lieu de quinze, n étant de préférence une puissance de 2. On notera encore que la réalisation du circuit de récupération de verrouillage se ramène à l'addition d'une porte OU. En effet, le compteur CTP est pratiquement obligatoire pour commander le fonctionnement du démultiplexeur DEMUX. Le circuit CL est également indispensable. REVENDICATIONS 1) Procédé de récupération de verrouillage de trame ou de supertrame dans un système de transmission numérique, caractérisé en ce que chaque trame ou supertrane comporte, en plus des données utiles, un bit de valeur constante "1" (ou "0") qui est situé à un rang prédéterminé dans la trame ou supertrame. 2) Procédé suivant la revendication 1, caractérisé en ce que le bit de valeur constante est le premier bit de la trame ou supertrame. 3) Circuit de récupération de verrouillage destiné à mettre en oeuvre le procéde suivant la revendication 2, caractérisé en ce qu'il comprend une porte OU (P) dont une entrée est reliée au canal de transmission de données (L) en amont du démultiplexeur de trame ou supertrame (DEMUX), et un compteur cyclique (CTR) dont la capacité est égale au nombre de sorties du démultiplexeur, dont l'entrée d'incrémentation reçoit le signal d'horloge bit de la trame ou supertrame et dont la sortie de débordement est reliée à une seconde entrée de la porte OU (P) et à l'entrée de commande du démultiplexeur (DEMUX), la sortie de la porte OU (P) étant reliée à l'entrée de validation d'incrémentation du compteur (CTR). 4) Circuit suivant la revendication 3, caractérisé en ce que ledit compteur cyclique est un compteur binaire (CTR) dont la sortie de débordement est constituée par ses sorties d'étages, qui sont reliées à des entrées respectives de la porte OU (P), lesdites sorties d'étages étant également reliées aux entrées de commande du démultiplexeur (DEMUX).