FR 2638285 A1 19900427 FR 8813934 A 19881025 CIRCUIT INTEGRE A HAUTE DENSITE D'INTEGRATION TEL QUE MEMOIRE EPROM ET PROCEDE D'OBTENTION CORRESPONDANT DESCRIPTION L'invention a pour objet un circuit intégré présentant une haute densité d'intégration, et notamment une mémoire EPROM, ainsi qu'un procédé d'obtention de tels circuits intégrés. Le début d'un procédé d'obtention typique de mémoire EPROM conduit au produit représenté figure la en coupe et figure lb en vue de dessus. On fait croître par oxydation thermique des zones isolantes d'oxyde de champ 2 sur la surface supérieure d'un substrat en silicium 1, seLon Le procédé LOCOS. Les zones isolantes 2 ont une épaisseur variable qui s'amenuise à Leurs extrémités et croissent aussi bien vers l'intérieur que vers L'extérieur du substrat 1, si bien que La face supérieure du substrat 1 perd sa planéité, Les parties entre Les zones isolantes 2 étant en creux. On forme ensuite successivement une couche d'oxyde isolante inférieure 3 par exemple par croissance thermique du substrat et une couche conductrice de silicium poLycristallin pour constituer Les grilles flottantes. Après quoi on effectue une gravure de cette dernière couche par des techniques de photoLithographie de façon à réaliser des ouvertures dans cette couche, au-dessus des zones isolantes 2. Une couche d'oxyde intermédiaire isolante 5 est ensuite déposée au-dessus de la couche gravée 4 de silicium polycristallin et sur ses flancs, puis une seconde couche de silicium polycristaLin 6, destinée à composer les grilles de commande, est déposée sur L'ensemble. Les étapes suivantes consistent à graver par des techniques de photolithographie l'ensemble formé par Les couches 6, 5 et 4 suivant des bandes parallèles au plan de coupe de La figure la jusqu'à arriver à la couche 3. Les régions de sources 7 et de drains 9 sont établies aux endroits gravés. Puis une couche d'oxyde supérieure est déposee et soumise à un fluage thermique puis à une gravure par des techniques de photolithographie pour réaliser des ouvertures de contact 8 sur les sources et les drains (la couche 3 étant attaquée au cours de cette gravure). Les lignes de connexions aux sources et aux drains (aux lignes d'alimentation et lignes d'éléments binaires) sont aLors instaLLées sur La couche d'oxyde supérieure. Comme La couche d'oxyde supérieure est déposée sur une surface tourmentée, eLLe ne peut donc pas non plus comporter une surface supérieure plane, même après Le fluage, ce qui complique L'installation des Lignes de connexions électriques et La rend très difficiLe si Les accidents de relief sont trop nombreux, c'est-à-dire si les points mémoire de La mémoire sont trop rapprochés. Par ailleurs, La photolithographie ne peut être réalisée avec un alignement parfait; il faut donc tenir compte des défauts d'alignement par l'utilisation de distance de gardes. Le brevet américain 4 597 060 décrit un autre type de mémoire EPROM dans Lequel on réduit notablement le nombre de lignes de connexions électriques au sommet du circuit compte tenu du fait que Les lignes d'éléments binaires colncident*avec les drains et les lignes d'alimentation avec les sources. Dans cette conception, il n'y a pas de zones isolantes d'oxyde de champ sur le substrat: toute la surface de chaque grille flottante est au-dessus de parties conductrices du substrat. IL en résulte que le rapport de La capacité entre grilles flottantes et de commande et de La capacité totale d'un point mémoire est plus faible 3 2638285 pour une surface d'interface entre grille flottante et grille de commande donnée, ce qui est nuisible pour les propriétés de programmation de la mémoire. Par ailleurs, du fait que chaque drain est en contact avec deux rangées de points de mémoire, les courants de fuite sont plus importants. L'invention a pour objet un circuit qui évite ces inconvénients et offre une haute densité d'intégration c'est-à-dire, dans le cas d'une mémoire EPROM, une haute densité de points de mémoire, par exemple une mémoire 16 Mbits. L'objectif est atteint avant tout grâce à la réalisation de parties en retrait ménagées dans les grilles de commande qui permettent de supprimer la photolithographie de la couche d'isolant supérieure pour la réalisation des ouvertures de contact. De ce fait, les distances de gardes au voisinage de ces ouvertures peuvent être réduites ainsi que la surface de ces ouvertures. Les raccordements des lignes d'éléments binaires et d'alimentation aux régions de drains et de sources du substrat s'étendent entre ces parties en retrait dans les ouvertures de contact. Par ailleurs, la planéité de la couche d'isolant supérieure peut être améliorée par le rapprochement des grilles de commande. Le circuit intégré conforme à l'invention comprend plus exactement au moins: - un substrat comprenant des zones de sources et de drains et des zones isolantes séparées par des canaux, - des bandes conductrices de grilles de commande situées au-dessus des canaux mais isolées de ceux-ci, - des intervalles isolants entre les bandes conductrices, - une couche isolante supérieure sur les bandes conductrices, - des lignes de connexions électriques sur la couche isolante supérieure, - des ouvertures de contact pour permettre de joindre les lignes de connexions à au moins certaines zones de sources et de drains et s'étendant dans Les intervaLLes, caractérisé en ce que: - Les bandes conductrices présentent des parties en retrait se faisant face et délimitant des élargissements des intervaLles, Les ouvertures de contact s'étendant dans des parties centrales des élargissements. Les parties en retrait désignent en fait des parties rétrécies (de plus faible Largeur) des bandes conductrices. Les ouvertures de contact sont auto-aLignées avec Les élargissements des intervaLLes et donc avec les bandes conductrices, c'est-à-dire correctement positionnées par rapport à eLLes. On entend par bande une piste Linéaire ou non Linéaire mais continue. Ce circuit peut encore comprendre des zones conductrices de griLLes fLottantes disposées entre Les canaux et Les bandes conductrices, les zones conductrices étant séparées par Les intervalles, isolées entre eLLes et isolées des canaux et des bandes conductrices. Les ouvertures de contact des sources s'étendent dans des élargissements situés de façon avantageuse en quinconce par rapport aux élargissements dans LesqueLs s'étendent Les ouvertures de contact des drains. Cette disposition accroit La densité d'intégration du circuit. GénéraLement, Les sources sont continues et communes entre deux bandes conductrices tandis que les drains disposés entre deux bandes conductrices sont dicontinus et isolés par les zones isolantes (les sources et les drains sont auto-alignés par rapport aux bandes conductrices). Les élargissements permettant de joindre les Lignes d'alimentation aux sources sont situés périodiquement au-dessus d'une source choisie parmi un ensemble de sources communes et de façon avantageuse comme on l'a vu précédemment, en quinconce par rapport aux élargissements permettant de relier les lignes d'éléments binaires aux drains. L'invention concerne également le procédé d'obtention d'un tel circuit intégré. Sous sa forme plus générale, il comprend les étapes suivantes: établissement de zones isolantes sur une face supérieure d'un substrat semi-conducteur, - formation d'une couche isolante inférieure sur la face supérieure du substrat, - dép8t d'une couche conductrice, - dép8t d'une couche isolante supérieure sur La couche conductrice, - gravure d'intervalles présentant des élargissements dans la couche conductrice et la couche isolante supérieure jusqu'à s'arrêter sur la couche isolante inférieure devant des régions conductrices du substrat sous les intervalles de gravure, - création de régions de sources et de drains dans ces régions conductrices du substrat, - dép8t d'un matériau isolant supérieur comprenant des parties inférieures recouvrant partiellement des régions de sources et de drains sur des parties centrales des élargissements, des parties supérieures recouvrant la couche isolante supérieure et des flancs joignant les parties inférieures aux parties supérieures et comblant les intervalles de gravure hors des élargissements, - gravure anisotrope du dépôt isolant supérieur et de la couche isolante inférieure jusqu'à élimination de ses parties inférieures, de façon à réaliser des ouvertues de-contact dans les élargissements, - instalLation de lignes de connexions électriques au- dessus de la couche isolante supérieure, ces lignes de connexions joignant les régions de sources et de drains précédemment recouvertes par les parties inférieures du dépôt isolant supérieur par les ouvertures de contact. La gravure anisotrope du dépôt isolant supérieur permet d'obtenir de manière automatique des ouvertures de contact sur sources et drains sans étape de photolithographie. Selon un mode de réalisation, les zones isolantes étant établies sous forme de bandes, lesdites zones sont gravées après L'étape de gravure des intervalles, jusqu'à mettre à nu Les régions du substrat situées dans les intervalles o vont être créées les sources, la couche isolante inférieure étant gravée au cours de cette gravure. Cette gravure est effectuée de manière auto- alignée par rapport aux bandes conductrices. Le procédé peut encore comprendre Les étapes suivantes avant le dépôt de La couche conductrice: - dépSt d'une couche conductrice inférieure sur La couche isolante inférieure, - gravure de La couche conductrice inférieure au-dessus des zones isolantes, - création d'une couche isolante intermédiaire au- dessus de La couche conductrice inférieure gravée, la couche conductrice inférieure et la couche isolante intermédiaire étant ensuite gravées en même temps que la couche conductrice supérieure et la couche isolante supérieure, lors de L'étape de gravure des intervalles. Les zones isolantes sont formées de préférence par oxydation thermique localisée du substrat. Dans ce cas, ces zones isolantes peuvent avantageusement être planarisées. Par ailleurs, L'installation des lignes de connexions peut s'effectuer par dépôt de métal suivi d'une gravure de ce dépôt. On va maintenant passer à La description des figures suivantes annexées à titre illustratif et nullement limitatif pour une explication plus détaillée de l'invention: - les figures la et lb, déjà décrites, sont des vues partielles d'un circuit intégré de type EPROM conforme à l'art antérieur, - La figure 2 est une vue de dessus partielle d'un circuit intégré du type EPROM conforme à L'invention, - La figure 3 est une vue en perspective d'une partie élémentaire du circuit intégré de la figure 2 présentant deux coupes, - les figures 4 et 5 sont deux coupes supplémentaires suivant les lignes IV-IV et V-V de la figure 3, - la figure 6 représente une vue, analogue à la figure 3, d'une partie élémentaire d'un autre circuit intégré conforme à l'invention, - les figures 7 à 14 détaillent certaines étapes du procédé de fabrication de circuits intégrés de type EPROM de L'invention. La figure 2 représente la disposition générale d'une mémoire EPROM conforme à l'invention. Les lignes de connexions électriques d'éléments binaires et d'alimentation 11 et 12 parallèles s'étendent sur sa surface supérieure. Sous ces lignes s'étendent, perpendiculaires à elles et séparées d'elles par un isolant, des bandes conductrices formant les grilles de commande et référencées par 13. Des zones conductrices 14 correspondant aux grilles flottantes sont situées sous les bandes des grilles de commande 13 et partiellement sous les lignes d'éléments binaires 11 et au-dessus des zones de canal 26, alors que les lignes d'alimentation 12 s'étendent entre les zones conductrices 14. Des intervalles isolants 15, 15' séparent les bandes conductrices 13. Ils sont entièrement remplis de matériau isolant sauf dans des élargissements 16, 16' qui y sont disposés à intervalles réguliers et correspondent à des parties en retrait 17 se faisant face de deux bandes conductrices 13 voisines. Les élargissements 16, 16' sont remplis d'isolant à leur périphérie, c'est-à-dire au contact des bandes conductrices 13 et des zones conductrices 14, et remplis en leur centre de matériau conducteur 18 joignant Les lignes de connexions 11 et 12 aux régions de drains et de sources du substrat. Les intervalles 15 surmontent les régions de drains du substrat et sont alternés avec les intervalles 15' qui surmontent les régions de sources du substrat. Comme représenté figure 2, généralement Les sources situées entre deux grilles de commande sont continues tandis que les drains sont séparés par des zones 25 d'isolant. De ce fait, i-l suffit d'avoir un élargissement 16' au-dessus d'une région source périodique dans un intervalle 15' et non systématiquement à chaque point mémoire. Par ailleurs, pour augmenter la densité d'intégration chaque élargissement 16' est disposé de préférence en quinconce par rapport aux élargissements 16. Dans la réalisation représentée, les parties en retrait 17 des bandes conductrices 13 sont délimitées par les bords des bandes conductrices 13 et plus précisément par un segment interne 19, paraLlèle au segment externe 20 qui constitue la limite des intervalLes 15, 15' hors des élargissements 16, 16' et par deux segments de raccordement 21 joignant le segment interne 19 au segment externe 20. La Largeur L15 des intervalles 15, 15' est par exemple de 0,6um sauf aux élargissements 16, 16' o elLe est L16=1,4,Am; La Largeur maximale L13 des bandes conductrices 13 est de lOAm; la longueur L19 des segments internes 19 est de 0,6.,m celtle L20 des segments externes 20 est de 0, 8*m et La distance L21 entre segments externes 20 et segments internes 19 est de 0,3..>m. Les parties en retrait 17 correspondent à des rétrécissements des bandes conductrices 13 à une Largeur de 0,6,sm. On obtient donc un circuit intégré o un point de mémoire tient sur un rectangle de 2*m de Longueur et 1,6,um de largeur, ce qui constitue un progrès sensible par rapport à L'art antérieur, o La surface des points de mémoire ne descend pas au-dessous de 8 à 10'lm. IL faut remarquer que Les figures lb et 2 ne sont pas à La même échelle et que Les bandes de La grille de commande (6 et 14) ont à peu près La mime Largeur dans Les deux cas mais sont beaucoup plus rapprochées dans L'invention. Les figures 3 à 5 donnent une représentation plus précise du circuit intégré avec un éLargissement au-dessus d'une zone de drains. On reconnaît Les éléments déjà énumérés, ainsi que Le substrat 24, qui porte à sa partie supérieure des bandes isolantes 25 paraLLèles aux Lignes de connexions 11 et 12 et périodiquement interrompues par Les intervalLes 15'; les canaux conducteurs 26 sont de part et d'autre des bandes isolantes 25 d'oxyde de champ et au-dessous des 2638285 zones conductrices 14 des grilles flottantes. Des couches isolantes inférieures 27 séparent les canaux 26 des zones conductrices 14, et les zones conductrices 14 s'étendent latéralement un peu au-dessus des bords amincis 28 des bandes isolantes 25. Des couches isolantes intermédiaires 29 séparent les zones conductrices 14 des bandes conductrices 13. Des blocs isolants 30 peuvent avantageusement être réalisés entre les bandes isolantes 25 et les bandes conductrices 13 en hauteur afin d'améliorer la planéité de L'ensemble, entre les intervalles 15 et 15' en longueur et entre les zones conductrices 14 en largeur. Les régions de sources 31' s'étendent dans le substrat 24, sous forme de bandes à l'emplacement des intervalles 15' tandis que les régions de drains 31 sont localisées aux élargissements 16 des intervalles 15. Enfin, une couche supérieure d'oxyde 32 recouvre les bandes conductrices 13 et se raccorde à des flancs d'isolant 33 qui remplissent la partie périphérique des élargissements 16, 16' et la totalité des intervalles 15, 15'. La figure 6 représente un autre type de circuit intégré conforme à l'invention et qui diffère du précédent en ce qu'il est dépourvu de grilles flottantes. Les éléments semblables ou analogues à ceux du circuit précédent portent le mime numéro de référence auquel est adjoint l'indice a. On retrouve un substrat 24a comportant des bandes isolantes 25a, des canaux 26a, des régions de sources (non représentées) ou de drains 31a, des bandes conductrices 13a parallèles aux régions de sources ou de drains 31a, délimitées par des segments externes 20a, internes 19a et de raccordement 21a, et séparées par des intervalles a au-dessus des régions de drains 31a ou de sources. Ces intervalles présentent encore des élargissements 11 SUU 16a entre les parties en retrait 17a des bandes conductrices 13a. Une couche d'oxyde supérieure 32a recouvre les bandes conductrices 13', comble les intervalles entre les élargissements ainsi que la partie périphérique des élargissements. Des lignes de connexions électriques s'étendent sur la couche d'oxyde supérieure 32a et dans les élargissements. Par contre, les bandes conductrices 13a ne sont séparées des canaux 26a que par des zones isolantes de recouvrement du substrat 57. On va maintenant détailler plus précisément le procédé d'obtention d'un tel circuit intégré. On commence par réatiser les bandes isolantes d'oxyde de champ. Pour cela on dépose sur la surface supérieure plane du substrat 24, qui est ici en silicium de type p, un masque formé par exemple de bandes de bicouches (figure 7): une couche d'oxyde de siLicium 40 surmontée d'une couche de nitrure de silicium 41 épaisses respectivement de 10 et 100 nanométres. Le substrat est soumis à une oxydation thermique qui crée des bourrelets d'oxyde de silicium 43 à l'emplacement des zones non masquées 42 (figure 8). L'oxydation est arrêtée quand l'épaisseur des bourrelets 43 atteint 700 nanomètres au centre. On élimine ensuite les couches 40 et 41 par attaque chimique. Pour obtenir une structure plane, on peut araser partiellement par une technique de planarisation (par exemple couchage d'une résine puis gravure plasma avec vitesse de gravure identique de l'oxyde et de la résine) les parties dépassant de la surface supérieure du substrat 24. On obtient finalement l'objet représenté figure 9, ou figure 9' si on effectue la pLanarisation pour que La face supérieure du substrat 24 soit parfaitement plane, o alternent les emplacements de canaux 26 formés dans Le substrat 12 2638285 conducteur et les bandes isolantes 25 d'oxyde de champ présentant une partie centrale d'épaisseur à peu prés uniforme et des parties Latérales extrêmes s'amincissant progressivement vers les emplacements de canaux 26. La suite de La description est donnée à partir de l'objet obtenu figure 9. Une couche mince d'oxyde de silicium 46 constituant l'oxyde de grille, puis une couche conductrice de silicium polycristallin dopé N 45 et épaisse de 200 à 300 nanométres sont ensuite formées sur la surface supérieure du substrat 24 (figure 10). La couche 46 est obtenue par oxydation thermique du substrat entre les bandes isolantes 25. Le dép8t de La couche conductrice 45 est réalisé en phase vapeur par voie chimique et à basse pression à 6150C. IL est suivi d'un dopage au phosphore au four à 9000C sous une atmosphère de POCL 3. Des ions de bore ont éventuelLement été implantés dans les emplacements de canaux 26 pour ajuster le seuil de la cellule après la croissance de L'oxyde de grille 46. Un masque de résine 56 destiné à former les bandes conductrices 47 est déposé et aligné par rapport aux bandes isolantes 25. Une gravure par plasma réactif anisotrope est ensuite entreprise pour enlever La couche 45 aiLleurs que sous le masque 56, après quoi une attaque chimique détruit le masque 56 à son tour. Ne subsistent finalement que des bandes conductrices 47 qui surmontent les emplacements de canaux 26, les bandes inférieures d'isolant 46 et Les extrémités latérales des bandes d'oxyde de champ 25. On effectue ensuite une oxydation thermique des bandes conductrices 47, de façon à Les protéger par une couche isolante 47'. L'étape suivante, illustrée figure 11, consiste à déposer une couche isolante pour pouvoir installer la grille de commande. On réalise donc un 13 2638285 dép8t d'oxyde 48 qui recouvre les bandes conductrices 47 et comble les intervalles situés entre elles. IL en résulte que sa surface supérieure n'est pas plane sauf dans Les intervaLLes entre les bandes conductrices. Le dép8t d'oxyde est ensuite gravé par gravure plasma anisotrope jusqu'à mettre à nu La surface supérieure des bandes conductrices 47. La surface supérieure 50 de l'isoLant est alors plane et prolonge la surface supérieure des bandes conductrices 47. Les étapes subséquentes consistent, comme le représente la figure 12, à créer sur les bandes conductrices 47 une couche isolante 51, qui est par exemple une triple couche de dioxyde de silicium, de nitrure de silicium et de nouveau de dioxyde de silicium obtenues par oxydation et nitruration thermiques, puis une seconde couche conductrice 52 en silicium polycristallin dopé N, épaisse de 300 nanométres, qui doit former les grilles de commande, et enfin une couche supérieure d'oxyde 53 épaisse de 300 à 500 nanomètres. La seconde couche conductrice 52 est déposée dans les mêmes conditions que la première couche conductrice 45. La couche supérieure d'oxyde 53 est déposée chimiquement en phase vapeur par décomposition de tétraéthoxysilane. Un masque de résine 55 est déposé sur l'ensemble de façon à graver à l'aplomb de ce masque, les couches 53, 52, 51 et 47 suivant des bandes parallèLes au plan de la figure 12. Ensuite (figure 13, coupe perpendiculaire au plan de La figure 12), on recouvre le masque 55 d'un masque de résine 54 qui ne dégage que l'emplacement des intervaLles 15' et des élargissements 16' (zone de sources). Une gravure est effectuée jusqu'à atteindre le substrat 24 de manière à éliminer les bandes d'oxyde de champ 25 à cet endroit ainsi que la couche 46. Les bandes conductrices 13 ou Lignes de mots, les zones - 14 2638285 conductrices 14 qui forment Les points de mémoire et Les blocs d'isolants intermédiaires 30 ont alors été formés. Les masques de résine 54 et 55 sont éliminés. On réalise ensuite les régions de sources ou de drains 31 dans le substrat 24 par implantation d'ions d'arsenic au fond des intervalles 15' et des élargissements 16 et 16'. Les régions de sources ou de drains 31 sont parfaitement alignées par rapport aux grilles. Un dépôt épais d'oxyde de 1000 à 1200 nanométres est ensuite effectué. Ce dépôt porte la référence 60 sur la figure 14, et on peut y distinguer des parties supérieures 61 qui recouvrent Les couches supérieures d'oxyde 53, des parties inférieures 62 qui recouvrent une partie des régions de sources ou de drains 31 situées au centre des élargissements 16, 16' et des flancs 63 raccordant les parties inférieures et supérieures 62 et 61 dans les élargissements 16, 16' tout en comblant entièrement les intervalles 15, 15' en dehors des élargissements 16, 16'. Un oxyde convenable pour le dépôt 60 peut être du tétraéthoxysilane ou du dioxyde de silicium dopé au phosphore ou au bore et phosphore. Le dép8t d'oxyde 60 est ensuite attaqué par une gravure plasma anisotrope, jusqu'à éliminer entièrement Les parties inférieures 62 dans les élargissements pour mettre les régions de sources et de drains 31 à nu. Les parties supérieures sont également enlevées, mais il reste la couche supérieure d'oxyde 53 installée précédemment. Les flancs 63 subsistent partiellement dans les intervaLLes 16, 16' (leur contour est repéré par les lignes en tirets 64) et recouvrent les tranches conductrices des grilles, qui sont ainsi entièrement entourées d'isolant; par ailleurs, l'isolant remplissant Les intervalles 15, 15' 1 2638285 en dehors des élargissements 16, 16' n'a pas été atteint par La gravure. On est en fait parvenu au circuit intégré représenté figure 3 à cette différence près que les lignes de connexions électriques n'ont pas été installées: les couches supérieures d'oxyde 32 et 53 des figures 3 et 13 correspondent à La même couche, de même que Les flancs 33 et ceux délimités par te contour 64. La dernière étape du procédé d'obtention consiste donc à installer ces tignes en déposant du métal (aluminium ou tungstène) de façon à combler entièrement les élargissements 16, 16' et à recouvrir la couche d'oxyde supérieure 53. Un masque est alors installé à l'emplacement des lignes 11 et 12 que L'on souhaite réaliser et le reste du dépôt métalltique est gravé par plasma jusqu'à ce qu'on parvienne de nouveau à l'oxyde. Les Lignes 11 et 12 étant constituées, le masque de résine peut être retiré. Pour obtenir le circuit intégré représenté figure 6, le procédé est analogue à ceci près que les étapes illustrées sur les figures 10 et 11 ne sont pas pratiquées: après avoir obtenu les zones isolantes 25 et éventuellement aplani le substrat 24, on forme directement par exemple par oxydation thermique du substrat une couche isolante de façon à obtenir l'oxyde de griLLte 57, puis la couche conductrice 52 et la couche supérieure d'oxyde 53 de la figure 12. La description des figures se réfère à un procédé de réalisation de circuit intégré comportant des bandes isolantes 25 et éventuellement des bandes de grilles flottantes avant la réalisation des grilles de commande. Cependant, l'invention s'applique également à un procédé de réalisation de circuit Intégré comportant comme dans le cas de l'art antérieur décrit, des zones isoLantes qui ne sont pas sous forme de bandes 16 2638285 associées éventuellement à une couche conductrice gravée au-dessus de ces zones pour former ultérieurement les grilles fLottantes. Ce procédé permet d'éviter la gravure des zones isolantes dans les intervalles 15'. De préférence, dans l'invention ces zones isolantes sont alors de forme rectangulaire. Par ailleurs, les techniques de dépôt et de gravure sont bien connues de L'homme du métier et peuvent souvent être réalisées autrement que selon ce qui a été décrit, sans cependant sortir du cadre de L'invention. De même, Les matériaux indiqués à titre d'exemple ne sont pas limitatifs. Les grilles doivent simplement être réalisées en matériau conducteur et entourées d'isolant. En outre, Les lignes de connexion et les grilles de commande peuvent être dans des directions perpendiculaires à celles représentées. Enfin, les circuits intégrés peuvent présenter des topographies différentes et ne sont pas forcément des mémoires à Lecture seule, électriquement programmables (EPROM) selon une application préférée, mais peuvent aussi être des mémoires à lecture seule, électriquement programmables et effaçables (EEPROM), des mémoires dynamiques à accès aléatoires (DRAM), des mémoires statiques à accès aléatoires (SRAM) ou tout autre genre de circuit intégré. REVENDICATIONS 1. Circuit intégré comprenant: - un substrat comprenant des régions de sources et de drains (31) et des zones isolantes (25) séparées par des canaux (26); - des bandes conductrices de grilles de commande situées audessus des canaux mais isolées de ceux-ci, - des intervalles isolants (15) entre les bandes conductrices (14), - une couche isolante supérieure (32) sur les bandes conductrices (14), - des lignes de connexions électriques (11, 12) sur la couche isolante supérieure, - des ouvertures de contact (18) pour joindre les lignes de connexions (11, 12) à au moins certaines zones de sources et de drains (31) et s'étendant dans les intervalles, caractérisé en ce que: - les bandes conductrices présentent des parties en retrait (17) se faisant face et délimitant des élargissements (16) des intervalles (15), les ouvertures de contact (18) s'étendant dans des parties centrales des élargissements. 2. Circuit intégré selon la revendication 1, caractérisé en ce qu'il comprend des zones conductrices (14) de grilles flottantes disposées entre les canaux (26) et les bandes conductrices (13), les zones conductrices étant séparées par les intervalles (15), isolées entre elles et isolées des canaux (26) et des bandes conductrices (13). 3. Circuit intégré suivant l'une quelconque des revendications I ou 2, caractérisé en ce que les bandes conductrices (13) présentent des bords constitués de segments externes (20) en prolongement, 18 2638285 de segments internes (19) en prolongement, et de segments de raccordement (21) s'étendant chacun entre un segment interne (19) et un segment externe (20), les segments internes étant parallèles aux segments externes, les segments internes (19) et les segments de raccordement (21) délimitant les parties en retrait (17). 4. Circuit intégré suivant l'une quelconque des revendications 1 à 3, caractérisé en ce que les lignes de connexions (11, 12) sont perpendiculaires aux bandes conductrices (13). 5. Circuit intégré suivant l'une quelconque des revendications I à 4, caractérisé en ce que les élargissements (16') correspondant aux raccordements aux régions de sources sont disposés en quinconce par rapport à des élargissements (16) correspondant aux raccordements aux régions de drain. 6. Circuit intégré suivant la revendication 2, caractérisé en ce qu'il est une mémoire à lecture seule électriquement programmable. 7. Procédé de fabrication d'un circuit intégré, caractérisé en ce qu'iL comporte les étapes suivantes: - établissement de zones isolantes (25) sur une face supérieure d'un substrat semi-conducteur (24), - formation d'une couche isolante inférieure (44, 57) sur la face supérieure du substrat, dépôt d'une couche conductrice, - dépôt d'une couche isolante supérieure (53) sur La couche conductrice, - gravure d'intervalles (15) présentant des élargissements (16) dans la couche conductrice et la couche isoLante supérieure jusqu'à s'arrêter sur La couche isolante inférieure devant des régions conductrices du substrat sous Les intervalles de 19 2638285 gravure, - création de régions de sources et de drains (31) dans ces régions conductrices du substrat, - dépôt d'un matériau isolant supérieur (60) comprenant des parties inférieures (62) recouvrant partiellement des régions de sources et de drains (31) sur des parties centrales des élargissements, des parties supérieures (61) recouvrant la couche Isolante supérieure (53) et des flancs (63) joignant Les parties inférieures (62) aux parties supérieures (61) et comblant les intervalles de gravure hors des élargissements, - gravure anisotrope du dépôt isolant supérieur (60) et de La couche isolante inférieure jusqu'à élimination de ses parties inférieures (62), de façon à réaliser des ouvertures de contact dans les élargissements, - installation de lignes de connexions électriques (11, 12) au-dessus de la couche isolante supérieure (53), ces lignes de connexions joignant les régions de sources et de drains (31) précédemment recouvertes par les parties inférieures (62) du dépôt isolant supérieur (60) par les ouvertures de contact. 8. Procédé de fabrication d'un circuit intégré selon La revendication 7, caractérisé en ce qu'il comprend en outre les étapes suivantes avant le dépôt de la couche conductrice: - dépôt d'une couche conductrice inférieure (45) sur la couche isolante inférieure, - gravure de ta couche conductrice inférieure (45) au- dessus des zones isolantes (25), - création d'une couche isolante intermédiaire (48, 51) au-dessus de La couche conductrice inférieure (47) gravée, La couche conductrice inférieure et la couche isolante intermédiaire étant ensuite gravées en mIme 2638285 temps que la couche conductrice supérieure et la couche isolante supérieure, lors de l'étape de gravure des intervalles. 9. Procédé de fabrication d'un circuit intégré suivant l'une quelconque des revendications 7 ou 8, dans lequel le substrat est en siLicium, caractérisé en ce que les zones isolantes (25) sont formées par oxydation thermique localisée du substrat (24) entre d'autres zones du substrat protégées par un masque (40, 41). 10. Procédé de fabrication d'un circuit intégré suivant l'une quelconque des revendications 7 à 9, caractérisé en ce qu'il comprend une étape de dopage du substrat entre les zones isolantes (25). 11. Procédé de fabrication d'un circuit intégré suivant l'une quelconque des revendications 7 à , caractérisé en ce que l'installation des lignes (11, 12) de connexions s'effectue par dépôt de métal, puis gravure du dépôt de métal. 12. Procédé de fabrication d'un circuit intégré suivant l'une quelconque des revendications 7 à 11, caractérisé en ce qu'il comprend une étape d'arasement des zones isolantes (25). 13. Procédé de fabrication d'un circuit intégré suivant l'une quelconque des revendications 7 à 12, caractérisé en ce que les zones isolantes (25) sont établies sous forme de bandes, puis gravées après la gravure des intervalles (15) jusqu'à mettre à nu des régions du substrat (24) correspondant aux implantations des sources, La couche isolante inférieure (44, 57) étant également gravée.