FR 2640409 A1 19900615 FR 8816152 A 19881208 Procédé de stockage de données dans une mémoire électronique, module interface pour mémoire électronique et dispositif de mémoire correspondants L'invention concerne le stockage de données dans une mémoire électronique qui peut être logée notamment dans un engin ou satellite spatial. Des difficultés particulières se présentent lorsqu'on souhaite faire un stockage de données dans une mémoire électronique logée par exemple dans un satellite en orbite autour de la terre. L'homme de l'art sait en effet que des rayonnements ionisants cosmiques sont susceptibles de perturber la structure des zones mémoire réalisées en technologie à diffusion ionique, par exemple en technologie CMOS. Des courts-circuits peuvent se produire au repos dans ces zones mémoire, sous la forme d'un effet dit thyristor appelé encore "latch up" par l'homme de l'art, entraînant une consommation excessive desdites zones mémoire susceptible de les détruire. Il est possible d'utiliser des mémoires électroniques résistant aux rayonnements ionisants, par exemple les mémoires à bulles magnétiques. Néanmoins, de telles mémoires électroniques ne sont pas satisfaisantes parce qu'elles consomment énormément et sont trop coûteuses. L'invention a pour but d'apporter une solution à ce problème. A cet effet, elle vise tout d'abord à éviter qu'un court-circuit provoqué par un événement anormal externe tel qu'une ionisation due à des rayonnements ionisants, rende inutilisable une partie d'une mémoire réalisée en technologie à diffusion ionique. Ensuite, elle vise à détecter dans le contenu des données stockées dans la mémoire, les erreurs causées par des évènements anormaux internes ou externes à la mémoire. Enfin, elle vise à corriger les erreurs ainsi détectées. Tout d'abord, l'invention a pour objet un procédé de stockage de données. Selon une définition générale de l'invention, le procédé comprend les étapes suivantes - a) prévoir une mémoire électronique dont les cellules sont adressables par groupes ou colonnes - b) subdiviser la mémoire en blocs ou lignes de cellules, chaque bloc comprenant des cellules utiles et au moins une cellule auxiliaire, ces cellules appartenant à des groupes tous différents - c) à chaque demande de stockage de données en mémoire . cl) écrire celle-ci dans des cellules d'un même bloc, . c2) parcourir les groupes contenant ces cellules utiles, c3) écrire à chaque fois dans la cellule auxiliaire de ce bloc un code de détection d'erreur relatif à toutes les cellules utiles de ce bloc - d) surveiller la consommation au repos de chaque groupe de ladite mémoire, et en cas de consommation excessive d'un groupe dl) lire l'ensemble des blocs contenant une cellule de ce groupe, . d2) retrouver la donnée située à chaque intersection d'un groupe et d'un bloc, à l'aide dudit code détecteur d'erreur, et . d3) réécrire l'ensemble de données ainsi déterminées, dans un autre groupe de cellules de la mémoire. Selon un autre aspect de l'invention, en cas de consommation excessive d'un groupe, l'étape d) du procédé selon l'invention comprend l'interruption de l'alimentation de ce groupe. Le code détecteur d'erreur de l'étape c3) suffit pour certaines applications. Il est cependant préférable qu'à l'étape c3) dudit procédé on utilise un code du type correcteur d'erreur, ce qui nécessite plusieurs cellules auxiliaires. Dès lors que les erreurs peuvent être corrigées à l'aide de ce code, le procédé selon l'invention comprend l'étape supplémentaire suivante e) A chaque demande de lecture de données en mémoire dans un groupe de celle-ci el) lire l'ensemble des blocs contenant une cellule de ce groupe ; et e2) corriger l'ensemble des données présentant une erreur à l'aide du code correcteur d'erreur, et réécrire cet ensemble dans ledit groupe de cellules de la mémoire (dans la mesure où ce groupe n'a pas été inhibé en vertu de l'étape d). L'invention a également pour objet un module interface pour mémoire électronique comprenant des moyens tampon de données, d'adresses et de signaux de commande permettant l'accès à un groupe ou colonne de cellules de la mémoire. Selon une définition générale de l'invention, le module interface comporte des moyens propres à détecter sélectivement une consommation excessive de ce groupe, en l'absence de demande d'accès audit groupe, ainsi qu'à interrompre l'alimentation de ce groupe si la condition de détection est vérifiée. Selon une caractéristique importante de l'invention, les moyens propres à détecter sélectivement une consommation excessive d'un groupe de cellules comprennent un organe différenciateur possédant une première entrée reliée à un potentiel de référence, une seconde entrée reliée au potentiel d'alimentation de ce groupe et une sortie propre à délivrer un signal représentatif de la différence entre ces deux potentiels, et un organe de commande possédant une première entrée reliée à la sortie de l'organe différenciateur, une seconde entrée recevant au moins un signal représentatif d'une différence du potentiel prédéterminée, et une sortie propre à délivrer un signal de détection représentatif d'une consommation excessive du groupe en réponse à une différence de potentiel mesurée par l'organe différenciateur supérieure à la différence de potentiel prédéterminée. Selon une autre caractéristique importante du module interface selon l'invention, les moyens propres à interrompre l'alimentation d'un groupe de cellules comprennent au moins un transistor dont la grille reçoit le signal de détection délivré par l'organe de commande, dont le drain est relié au potentiel de l'alimentation générale de la mémoire et dont la source est reliée au potentiel d'alimentation dudit groupe, le signal de détection appliqué à la grille du transistor étant susceptible d'établir un circuit ouvert entre le drain et la source du transistor, en vue de couper l'alimentation du groupe de cellules. Avantageusement, les moyens tampon, de données, bidirectionnels, possèdent de premières entrées/sorties reliées en commun à un bus de données propre à convoyer les données vers ledit module interface, de secondes entrées/sorties reliées en commun à un bus de données propre à convoyer les données vers les groupes de la mémoire, une ligne de sélection de la direction, une ligne d'isolation desdits moyens tampon et une ligne de validation des secondes entrées/sorties. Selon un autre aspect de l'invention, les moyens tampons d'adresse et de signaux de commande possèdent une première porte OU dont la première entrée est reliée à la ligne d'adressage de bloc desdites cellules, dont la seconde entrée est reliée à la ligne d'adressage de groupe desdites cellules et dont la sortie est reliée à la ligne d'adressage desdites cellules, et une seconde porte OU dont la première entrée est reliée à la ligne de commande écriture/lecture du bus de données, dont la seconde entrée est à la masse et dont la sortie est reliée à la ligne de commande écriture/lecture desdites cellules. Avantageusement, le module interface comprend en outre une ligne de remise sous tension propre à remettre sous alimentation un groupe coupé de l'alimentation générale. L'invention a enfin pour objet un dispositif de mémoire électronique comprenant une mémoire dont les cellules sont adressables par groupe, cette mémoire étant subdivisée en blocs de cellules, dont chacun comprend des cellules utiles et au moins une cellule auxiliaire, ces cellules appartenant à des groupes tous différents. Selon une définition générale du dispositif de mémoire électronique selon l'invention, il est prévu au moins un module interface selon l'invention pour chaque groupe de cellules et un contrôleur de communication propre, à chaque demande d'accès audit groupe, à écrire des données dans les cellules utiles d'un même bloc, parcourir les groupes contenant ces cellules utiles, écrire à chaque fois dans la cellule auxiliaire de ce bloc un code de détection d'erreur relatif à toutes les cellules utiles de ce bloc, ledit contrôleur de communication en réponse à une détection d'une consommation excessive au repos du groupe de cellules par ledit module interface selon l'invention, étant susceptible de lire l'ensemble des blocs contenant une cellule de ce groupe, de retrouver la donnée située à chaque intersection de ce groupe et d'un bloc, à l'aide dudit code détecteur d'erreur et de réécrire l'ensemble des données ainsi déterminées, dans un autre groupe de cellules de la mémoire. Avantageusement, en cas de consommation excessive du groupe, le module interface procède à l'interruption de l'alimentation de ce groupe. Selon une autre caractéristique importante du dispositif de mémoire selon l'invention, le contrôleur de communication est susceptible d'écrire dans les cellules auxiliaires, un code propre à corriger les erreurs, ce qui permet au contrôleur de communication, à chaque demande de lecture de données en mémoire dans un groupe de celle-ci, de lire l'ensemble des blocs contenant une cellule de ce groupe, de corriger l'ensemble des données présentant une erreur à l'aide du code correcteur d'erreur et de réécrire cet ensemble dans ledit groupe de cellules de la mémoire. En pratique, les données étant constituées de mots de plusieurs bits, chaque bit de données est stocké dans une cellule utile. D'autres caractéristiques et avantages de l'invention apparaîtront à l'examen de la description détaillée ci-après, et des dessins annexés, sur lesquels - la figure I représente une vue schématique d'une mémoire électronique de type connu ; - la figure 2 représente une vue schématique plus détaillée d'une mémoire électronique dans laquelle le stockage des données s'effectue via un contrôleur de communication ; - la figure 3 représente une vue schématique d'un module interface dans lequel les bus de données convoyent des données sur 18 bits, selon l'invention ; et - la figure 4 représente une vue schématique d'un module interface dans lequel les données sont convoyées par deux bus de 9 bits, selon l'invention. Les dessins annexés comportent de nombreux éléments de caractère certain qu'ils peuvent seuls apporter. Ils font donc partie intégrante de la description, pour servir à faire comprendre l'invention, aussi bien qu'à la définir. Sur la figure 1, on a représenté une mémoire électronique de type connu portant la référence 2. Cette mémoire électronique est constituée de cellules 4 rangées sous forme matricielle et situées au croisement de groupes ou colonnes d'adressage C11C2,... ,C8 et de blocs ou lignes d'adressage Rl,R2,R3,R4. Chaque cellule 4 est propre à contenir un mot d'au moins un bit. Ces cellules 4 peuvent se subdiviser en des cellules utiles propres à contenir des données et des cellules auxiliaires propres à contenir des codes que l'on décrira plus en détail ci-après. On a représenté ici une page mémoire de 32 cellules réparties en 8 groupes et 4 blocs. Bien entendu, une mémoire électronique peut être constituée de plusieurs pages contenant ixj cellules réparties en i colonnes et j lignes. Chaque page mémoire possède un bus BP propre à convoyer les données destinées à être stockées dans ladite page. Chaque colonne possède un bus, référencé BDC1 pour la colonne Cl, propre à convoyer les données destinées à être stockées dans la cellule de ladite colonne et un bus adresse, référencé BAC1 pour la colonne Cl, propre à convoyer les adresses desdites données. Sur la figure 2, on a représenté une mémoire électronique 2 possédant 16 pages mémoire P référencées individuellement en P1 à P16. Un contrôleur de communication 6 reçoit les données destinées à être stockées dans la mémoire via un bus MB, par exemple un bus de type MULTIBUS (marque déposée). Le contrôleur de communication 6 convoie les données vers les pages de mémoire à l'aide des lignes de données bidirectionnelles D, des lignes d'adresses A, des lignes de commande R/W et des lignes de sélection de pages SP, de colonnes SC et des lignes SL. Dans l'exemple décrit en référence à la figure 2, les données sont constituées de mots de 16 bits, les adresses sont écrites sur 15 bits, la mémoire est répartie sur 16 pages contenant chacune des cellules adressables sur 8 colonnes et 4 lignes. La mémoire électronique 2 est par exemple une mémoire statique à faible consommation au repos réalisée en technologie CMOS. Selon une caractéristique importante de l'invention, au moins un module interface est prévu pour chaque colonne en vue d'éviter qu'un court-circuit provoqué par un évènement anormal dans ladite colonne rende celle-ci inutilisable. Par exemple, le court-circuit peut être provoqué par des rayonnements ionisants dans le cas où la mémoire est logée dans un engin spatial en orbite autour de la terre. Sur la figure 3, on a représenté une vue schématique d'un tel module interface. Le module interface est subdivisé en trois parties - une première partie fl assurant un fonction permettant d'éviter qu'un court-circuit dans une colonne entraîne une consommation excessive de celle-ci susceptible de détruire ladite colonne (effet "latch up") ; - une seconde partie f2 assurant une fonction interface entre le contrôleur de communication et les cellules d'une colonne de la mémoire ; et - une troisième partie f3 assurant une fonction interface entre le contrôleur de communication et les lignes de commande de stockage dans les cellules de ladite colonne. Les éléments essentiels constitutifs de la partie fl assurent un écran entre l'alimentation générale de la mémoire de potentiel VDD et l'alimentation d'une colonne de potentiel VRAM. Selon une caractéristique importante de l'invention, les éléments de la partie fl ont pour objet de détecter sélectivement une consommation excessive d'un groupe associé audit module, en l'absence de demande d'accès audit groupe et d'interrompre l'alimentation de ce groupe si la condition de détection est vérifiée. D'une façon générale, la partie fl comprend des moyens de détection de consommation excessive OD,OC et des moyens d'interruption de l'alimentation OI. Les moyens de détection comprennent un organe différenciateur OD possédant une entrée 10 recevant un potentiel de référence VREF, une entrée 12 reliée au potentiel d'alimentation de la colonne VRAM. L'organe différenciateur OD mesure la différence de potentiel entre ces deux entrées et délivre à sa sortie 14 un signal représentatif de cette différence de potentiel. Un organe de commande OC reçoit à son entrée 16, le signal délivré par la sortie 14 de l'organe différenciateur. A son entrée 18, l'organe de commande reçoit au moins un signal de sélection SS représentatif d'une différence de potentiel prédéterminée. La sortie 20 de l'organe de commande délivre un signal de détection représentatif d'une consommation excessive du groupe en réponse à une différence de potentiel mesurée par l'organe différenciateur supérieure à la différence de potentiel prédéterminée. L'organe différenciateur OD est par exemple un amplificateur différentiel dont l'entrée non inverseuse est reliée au potentiel VREF et dont l'entrée inverseuse est reliée au potentiel d'alimentation VRAM. Les moyens d'interruption OI comprennent au moins un transistor T1 dont la grille G1 reçoit le signal de détection délivré par la sortie 20 de ltorgane de commande, dont le drain D1 est relié au potentiel d'alimentation de la colonne VRAM et dont la source S1 est reliée au potentiel d'alimentation générale de la mémoire VDD. Lorsque le signal de détection délivré par l'organe de commande OC est à l'état actif, un circuit ouvert est établi entre le drain et la source du transistor Tl, ce qui entraîne la coupure de l'alimentation du groupe de cellules. Une information de coupure d'alimentation du groupe est obtenue à la sortie 22 de l'organe différenciateur OD. Les moyens d'interruption Ol peuvent comprendre une pluralité de transistors montés en parallèle entre le potentiel de l'alimentation de la colonne VRAM et l'alimentation générale de la mémoire VDD, en vue de réduire la résistance série du transistor T1 et permettre ainsi une détection de consommation plus fine. En pratique, huit transistors T1 à T8 sont montés en parallèles, à chacun desquels il peut être associé une différence de potentiel prédéterminée. Par exemple, le transistor T1 sera actif pour une différence de potentiel correspondant à une consommation de l'ordre de 10 mA, tandis que le transistor T8 sera actif pour une différence de potentiel entre VDD et VRAM correspondant à une consommation de l'ordre de 80 mA. Ce sont les signaux de commande SS qui déterminent les tensions de déclenchement des transistors T1 à T8 Par exemple, les signaux de commande SS peuvent être écrits sur un mot de 3 bits permettant de programmer 8 pas de 10 à 80 mA pour les huit transistors T1 à T8. En pratique, les transistors sont réalisés dans une technologie insensible aux rayonnements ionisants. Par exemple, ils sont réalisés en technologie silicium sur saphir (CMOS/ sous). Il est prévu une ligne de remise sous tension du groupe de cellules après interruption. Cette ligne RST commande, via une porte ET 24 et une porte OU 26, la grille 28 d'un transistor 30 dont le drain 32 est relié au potentiel d'alimentation de la colone VRAM et dont la source 34 est reliée au potentiel d'alimentation générale de la mémoire VDD. Plus précisément, le rétablissement de l'alimentation du groupe s'effectue via la porte ET 24 dont la première entrée 36 est reliée à l'entrée 42 de l'organe différenciateur OD, dont la seconde entrée 38 est reliée à une ligne SEL de validation des entrées/sorties des cellules de la colonne et une sortie 40, et via la porte OU 26 dont la première entrée 43 est reliée à la sortie 40 de la porte ET 24 et- dont la seconde entrée 44 est reliée à la ligne de remise sous tension RST.C'est la sortie 46 de la porte OU qui est reliée à la grille 28 du transistor 30. Le transistor 30 qui rétablit l'alimentation du groupe de cellules est par exemple réalisé en technologie CMOS/ SOS. Il doit être propre à supporter le potentiel VRAM. La partie f2 du module interface selon l'invention comprend des moyens tampon assurant l'interface entre le bus de données provenant du contrôleur de communication et le bus de données destiné aux cellules du groupe. Le bus de données référencé B (17:0) convoye les données provenant du contrôleur de communication. Par exemple, les données sont écrites sur des mots de 18 bits. Un interrupteur I est inséré entre le bus de données provenant du contrôleur de communication et le bus de données A (17:0) destiné aux cellules de la mémoire. L'ouverture et la fermeture de l'interrupteur I sont commandées par une ligne d'isolation de bus VISON. Le bus de données A (17:0) pour la mémoire étant commun à toutes les colonnes de ladite mémoire, l'interrupteur a pour objet d'empêcher qu'une panne sur un module tampon associé à une colonne provoque une perturbation sur toutes les colonnes. Ainsi, l'interrupteur I isole ledit module des autres modules en cas de panne du premier. Une ligne DB sélectionne la direction du module tampon bidirectionnel entre le contrôleur et la mémoire, via deux amplificateurs 60 et 70 montés tête-bêche et commandés par une porte OU 54, la première entrée 50 de la porte 54 reçoit la ligne de sélection SEL validant les sorties du module tampon A (17:0), la seconde entrée de la porte 54 reçoit une ligne de redondance de bus et la sortie 56 de ladite porte 54 commande la validation des amplificateurs opérationnels 60 et 70. Un amplificateur opérationnel 80, validé par le potentiel d'alimentation de la colonne permet d'éviter des courts-circuits électriques provoqués par l'arrivée des données dans les cellules d'une colonne non alimentée. La partie f3 comprend des moyens d'adressage des cellules utiles et auxiliaires permettant l'adressage desdites cellules par le contrôleur de communication. Les moyens d'adressage comprennent une première porte OU 100 dont la première entrée 102 est reliée à la ligne d'adressage de ligne des cellules, dont la seconde entrée 104 est reliée à la ligne d'adressage de groupe des cellules, et dont la sortie 106 est reliée à la ligne d'adressage desdites cellules via un amplificateur opérationnel 108 commandé par le potentiel d'alimentation de la colonne VRAM. Les moyens d'adressage comprennent également une seconde porte OU 110 dont la première entrée 112 est reliée à la ligne d'adressage de page mémoire, dont la seconde entrée 114 est à la masse et dont la sortie 116 est reliée à la ligne d'adressage de page via un amplificateur opérationnel 118 commandé par le potentiel d'alimentation VRAM. Les moyens d'adressage comprennent enfin une troisième porte OU 120 dont la première entrée 122 est reliée à la ligne de commande écriture/lecture des données, dont la seconde entrée 124 est reliée à la masse et dont la sortie 126 est reliée à la ligne de commande écriture/lecture des données dans la cellule, via un amplificateur opérationnel 128 commandé par le potentiel d'alimentation de la colonne VRAM. Sur la figure 4, on a représenté une vue schématique de la partie f2 d'un module interface dans lequel les bus de données B et A de la figure 3 sont subdivisés en deux bus de données de 9 bits B (17:9) et B (8:0) pour le premier et en deux bus de données de 9 bits A (17:9) et A (8:0) pour le second. Dans ce cas, la partie interruption I de la figure 3 est commune aux deux parties B (17:9) et B (8:0) du bus de données B, tandis que l'aiguillage DB des données soit vers le contrôleur de communication, soit vers la mémoire est doublé en DB1 et DB2 par rapport aux moyens d'aiguillage DB décrits en référence à la figure 3. De façon similaire, la ligne SEL de la figure 3 est doublée en deux lignes SEL1 et SEL2 affectées respectivement à la validation des sorties du module tampon A (17:9) et A (8:0).Corolairement, la porte OU 54 de la figure 3 est doublée en deux portes 54-1 et 54-2 dont les sorties 56-1 et 56-2 valident respectivement des amplificateurs opérationnels 60-1, 70-1 et 60-2, 70-2. Des moyens tampons MT1 à MT4 associés respectivement aux bus B (17:9), A (8:0) complètent la partie f2. Le module interface décrit en référence aux figures 2, 3 et 4 permet ainsi d'éviter qu'un court-circuit se produisant au niveau d'une colonne de cellules de mémoire au repos produise une consommation excessive de ladite colonne pouvant entraîner sa destruction totale. Ceci est un premier but de l'invention. Un second but de l'invention est de pouvoir récupérer le contenu des cellules d'une colonne ayant subi un dégât provoqué par un évènement anormal interne ou externe à la mémoire. Pour obtenir ce résultat, l'invention propose également un procédé de stockage de données comprenant les étapes suivantes a) prévoir une mémoire électronique dont les cellules sont adressables par groupe ou colonne b) subdiviser la mémoire en bloc ou ligne de cellules, chaque bloc comprenant des cellules utiles et au moins une cellule auxiliaire, ces cellules appartenant à des groupes tous différents c) à chaque demande de stockage des données en mémoire cl) écrire celles-ci dans des cellules utiles d'un même bloc, c2) parcourir les groupes contenant ces cellules utiles, c3) écrire à chaque fois dans la cellule auxiliaire de ce bloc un code de détection d'erreur relatif à toutes les cellules utiles de ce bloc d) surveiller la consommation au repos de chaque groupe de ladite mémoire, et en cas de consommation excessive d'un groupe dl) lire l'ensemble des blocs contenant une cellule de ce groupe d2) retrouver la donnée située à chaque intersection d'un groupe et d'un bloc, à l'aide dudit code détecteur d'erreur ; et d3) réécrire l'ensemble des données ainsi déterminées, dans un autre groupe de cellules de la mémoire. D'une façon générale, la mémoire électronique mettant en oeuvre le procédé selon l'invention possède les particularités suivantes - la mémoire comprend des cellules adressables par groupe ou colonne - la mémoire est subdivisée en bloc ou ligne de cellules ; - chaque bloc comprend des cellules utiles et au moins une cellule auxiliaire ; et - les cellules de chaque bloc appartiennent à des groupes tous différents. La mémoire électronique mettant en oeuvre un tel procédé est par exemple celle décrite en référence aux figures 1 et 2. D'autres mémoires peuvent mettre en oeuvre un tel procédé. En vue de réécrire le contenu des cellules appartenant à une colonne ayant manifestée une consommation excessive et dont l'alimentation a été coupée par le module interface selon l'invention ; il est prévu que le stockage de données en mémoire s'effectue dans les conditions suivantes - écriture des données dans les cellules utiles d'un même bloc - parcours des groupes contenant ces cellules utiles et - écriture à chaque fois dans la cellule auxiliaire de ce bloc, un code de détection d'erreur relatif à toutes les cellules utiles de ce bloc. Ces conditions de stockage de données peuvent être mises en oeuvre par le dispositif constitué du contrôleur de communication, le module interface et la mémoire décrits en référence aux figures 1, 2, 3 et 4. D'autres dispositifs peuvent également mettre en oeuvre ces conditions. On rappellera que le contrôleur de communication décrit en référence à la figure 2 peut assurer le transfert des données de l'extérieur vers la mémoire électronique par le système d'accès direct à la mémoire appelé encore DMA. Il peut aussi assurer l'adressage sélectif des cellules utiles dans lequel seront stockées les données. Enfin, il permet de ranger dans une cellule auxiliaire d'un même bloc un code détecteur d'erreur relatif à toutes les données stockées dans les cellules utiles dudit bloc. Il est prévu ensuite de surveiller la consommation au repos de chaque groupe de ladite mémoire, et en cas de consommation excessive d'un groupe, on procède aux étapes suivantes : dl) lire l'ensemble des blocs contenant une cellule de ce groupe d2) retrouver la donnée située à chaque intersection d'un groupe et d'un bloc, à l'aide dudit code détecteur d'erreur, et d3) réécrire l'ensemble de données ainsi déterminées dans un autre groupe de cellules de la mémoire. La surveillance de la consommation au repos de chaque groupe de la mémoire peut être assurée par le module interface décrit en référence aux figures 3 et 4. D'autres moyens de surveillance peuvent, bien entendu, assurer cette fonction. Les étapes dl, d2 et d3 peuvent être assurées par le contrôleur de communication décrit en référence à la figure 2. D'autres moyens de contrôle de communication peuvent assurer cette fonction. Le procédé de stockage de données, selon l'invention, permet de réécrire dans un autre groupe de cellules, les données écrites dans les cellules d'une colonne ayant manifesté une consommation excessive détectée par le module interface décrit en référence aux figures 3 et 4. En vue d'arrêter la consommation d'une colonne consommant de façon excessive, l'étape d) du procédé selon l'invention comprend aussi l'interruption de l'alimentation de cette colonne. Cette interruption peut être assurée par le module interface de l'invention. D'autres moyens d'interruption peuvent assurer cette fonction. L'homme de l'art connaît d'une façon générale des codes de détection d'erreur relatifs à des données écrites dans des cellules utiles. Selon une caractéristique importante de l'invention, le code détecteur d'erreur est ici rangé dans une cellule auxiliaire d'un bloc de cellules, ce qui permet, puisque le code détecteur d'erreur est relatif à toutes les cellules utiles de ce bloc et que les cellules appartiennent à des groupes tous différents, de retrouver la donnée située a chaque intersection d'un groupe et dudit bloc à l'aide de ce code détecteur d'erreur. Un autre but de l'invention est de permettre de corriger les erreurs pouvant apparaître à la suite d'une consommation excessive d'une colonne ou bien à l'occasion d'un changement d'état de la donnée écrite dans une cellule située au croisement d'un groupe et d'un bloc provoqué par un évènement anormal externe ou interne à la mémoire. Pour corriger de telles erreurs, l'étape c3) du procédé selon l'invention comprend l'écriture dans les cellules auxiliaires d'un code propre à corriger les erreurs. Ainsi, en vue de corriger les erreurs pouvant se produire dans les cellules utiles, le procédé selon l'invention comprend l'étape supplémentaire suivante e) à chaque demande de lecture de données en mémoire dans un groupe de celle-ci : el) lire l'ensemble des blocs contenant une cellule de ce groupe ; et e2) corriger 11 ensemble des données présentant une er reur à l'aide du code correcteur d'erreur, réécri re cet ensemble dans ledit groupe de cellules de la mémoire. Selon l'invention, le procédé de stockage de données consiste à stocker les données colonne après colonne jusqu'à remplir chaque ligne. Ainsi, la première donnée est stockée dans la première colonne Cl, la seconde donnée est stockée dans la seconde colonne C2, et ainsi de suite jusqu'à remplir chaque ligne. Ensuite, un code détecteur et/ou correcteur d'erreur est rangé dans une cellule auxiliaire de chaque ligne. Ce code est relatif à toutes les données de chaque ligne et ces données appartiennent à des colonnes toutes différentes. Dans le cas d'une mémoire constituée de 128 colonnes par ligne, on peut par exemple stocker 120 données respectivement dans les 120 premières colonnes tandis que dans les 8 dernières colonnes on peut stocker par exemple 7 codes détecteurs et/ou correcteurs d'erreur relatifs aux 120 données suivis d'un code de parité pour éviter les doubles erreurs. Il est prévu un décalage d'une colonne quand on passe à la ligne suivante. Dans le cas de données de 16 bits, on peut utiliser comme code détecteur et/ou correcteur d'erreur, le code dit Hamming. Par exemple, pour stocker 120 données de 16 bits chacune référencées individuellement en (D 0:15, D 0:14, D 0:0) à (D 120:15, D 120:14, ..., D 120:0), le contrôleur de communication effectue des calculs en parallèle sur les bits de données de même poids, on obtient ainsi 8 informations ou codes sur les données (7 codes de Hamming + 1 code de parité) référencées individuellement en (R 0:15, R 0:14, ..., R 0:0) à (R 7:15, R 7:14, ..., R 7:0). Enfin, le contrôleur de communication stocke les 120 données D dans les 120 premières colonnes tandis que les 8 informations R sont stockées dans les 8 dernières colonnes. La détection des cellules défectueuses s'effectue ainsi par ces informations en code de détection d'erreur. L'homme de l'art comprendra qu'on peut utiliser d'autre code de détection d'erreur que le code de Hamming. Le mode de fonctionnement du dispositif selon l'invention est le suivant. C'est le contrôleur de communication qui gère le stockage des données dans la mémoire. C'est lui aussi qui pilote le sens du transfert (mémoire vers l'extérieur ou inversement) et l'autorisation de prise de main sur le bus de données via le module interface. La mémoire quant à elle effectue une requête via le module interface sur ledit bus et attend qu'il soit libre. Lorsque le bus est libéré par le contrôleur de communication, la mémoire prend le bus, génère l'adresse du sous-ensemble externe qui est l'interlocuteur de l'échange de données, et envoie les commandes de lecture ou d'écriture. En mode écriture mémoire, les codes de détection et/ou de correction d'erreur sont rangés dans les cellules auxiliaires de chaque ligne. En variante, entre la fin d'écriture des données dans la mémoire et le transfert de ces données vers l'extérieur, il est possible d'effectuer un accès direct à la mémoire (mode DMA) permettant d'interrompre le contrôleur de communication en vue de vérifier le contenu des codes de détection et/ou correction d'erreur et de déclencher automatiquement le processus de correction des erreurs en cas de détection d'erreur. Revendications 1. - Procédé de stockage de données, caractérisé par les étapes suivantes - a) prévoir une mémoire électronique dont les cellules sont adressables par groupe ou colonne (C1,C2,..., C8) - b) subdiviser la mémoire en bloc ou ligne de cellules (R1,R2,...,R4), chaque bloc comprenant des cellules utiles et au moins une cellule auxiliaire, ces cellules appartenant à des groupes tous différents - c) à chaque demande de stockage de données en mémoire . cl) écrire celles-ci dans des cellules utiles d'un même bloc . c2) parcourir les groupes contenant ces cellules utiles ; et c3) écrire à chaque fois dans la cellule auxiliaire de ce bloc un code de détection d'erreur relatif à toutes les cellules utiles de ce bloc ; - d) surveiller la consommation au repos de chaque groupe de ladite mémoire et en cas de consommation excessive d'un groupe . dl) lire l'ensemble des blocs contenant une cellule de ce groupe, . d2) retrouver la donnée située à chaque inter section d'un groupe et d'un bloc, à l'aide dudit code détecteur d'erreur ; et d3) réécrire l'ensemble des données ainsi déterminées, dans un autre groupe de cellules de la mémoire. 2. - Procédé de stockage de données selon la revendication 1, caractérisé en ce qu'en cas de consommation excessive d'un groupe, l'étape d) comprend l'interruption de l'alimentation de ce groupe. 3. - Procédé de stockage de données selon la revendication 1, caractérisé en ce que l'étape c3) comprend l'écriture dans les cellules auxiliaires d'un code propre à corriger les erreurs 4. - Procédé selon la revendication 3, caractérisé par l'étape supplémentaire suivante - e) à chaque demande de lecture de données en mémoire dans un groupe de celle-ci . el) lire l'ensemble des blocs contenant une cellule de ce groupe ; et . e2) corriger l'ensemble de données présentant une erreur à l'aide du code correcteur d'erreur, et réécrire cet ensemble dans ledit groupe de cellules de la mémoire. 5 - Module interface pour mémoire électronique comprenant des moyens tampon des données, d'adresses et de signaux de commande permettant l'accès à un groupe ou colonne de cellules de la mémoire, caractérisé en ce qu'il comporte des moyens (OD,OC,OI) propres à détecter sélectivement une consommation excessive de ce groupe, en l'absence de demande d'accès audit groupe, ainsi qu'à interrompre l'alimentation de ce groupe si la condition de détection est vérifiée. 6. - Module interface selon la revendication 5, caractérisé en ce que les moyens (OD,OC) propres à détecter sélectivement une consommation excessive d'un groupe de cellules comprennent un organe différenciateur (OD) possédant une première entrée(10) reliée à un potentiel de référence, une seconde entrée (12) reliée au potentiel d'alimentation de ce groupe et une sortie (14) propre à délivrer un signal représentatif de la différence entre ces deux potentiels et un organe de commande (OC) possédant une première entrée (16) reliée à la sortie (14) de l'organe différenciateur (OD), une seconde entrée (18) recevant au moins un signal représentatif d'une différence de potentiel prédéterminée et une sortie (20) propre à délivrer un signal de détection représentatif d'une consommation excessive du groupe en réponse à une différence de potentiel mesurée par l'organe différenciateur (OD) supérieure à la différence du potentiel prédéterminée. 7. - Module interface selon la revendication 6, caractérisé en ce que l'organe différenciateur (OD) comprend un amplificateur opérationnel dont l'entrée non inverseuse est reliée au potentiel de référence et dont l'entrée inverseuse est reliée au potentiel d'alimentation du groupe. 8. - Module interface selon la revendication 5, caractérisé en ce que les moyens d'interruption (OI) comprennent au moins un transistor (T1) dont la grille (G1) reçoit le signal de détection, dont le drain (D1) est relié au potentiel d'alimentation du groupe et dont la source (S1) est reliée au potentiel d'alimentation générale de la mémoire, le signal de détection appliqué à la grille du transistor (T1) étant propre à établir un circuit ouvert entre le drain (D1) et la source (S1) dudit transistor (T1) en vue de couper l'alimentation du groupe. 9. - Module interface selon la revendication 8, caractérisé en ce que les moyens d'interruption (oui) comprennent une pluralité de transistors (T1 à T8) montés en parallèle entre le potentiel d'alimentation générale de la mémoire et le potentiel d'alimentation d'un groupe, chaque transistor étant propre à déclencher la coupure de l'alimentation dudit groupe en fonction d'une différence de potentiel prédéterminée. 10. - Module interface selon la revendication 5, caractérisé en ce que les moyens tampon de données et d'adresses possèdent des premières entrées/sorties reliées en commun à un bus de données propre à convoyer les données vers ledit module interface, des secondes entrées/sorties reliées en commun à un bus de données propre à convoyer les données vers les groupes de la mémoire, une ligne (DB) de sélection de la direction des moyens tampon, une ligne (ISON) d'isolation desdits moyens tampon, et une ligne (SEL) de validation des secondes entrées/sorties. 11. - Module interface selon la revendication 5, caractérisé en ce que les moyens d'adressage des cellules de la mémoire possèdent une première porte OU (100) dont la première entrée (102) est reliée à la ligne d'adressage de bloc desdites cellules, dont la seconde entrée (104) est reliée à la ligne d'adressage de groupe desdites cellules et dont la sortie (106) est reliée à la ligne d'adressage desdites cellules, et une seconde porte OU (120) dont la première entrée (122) est reliée à la ligne de commande écriture/lecture du bus de données, dont la seconde entrée (124) est à la masse et dont la sortie (126) est reliée à la ligne de commande écriture/lecture desdites cellules. 12. - Module interface selon la revendication 11 dans lequel la mémoire est répartie en une pluralité de pages mémoire, caractérisé en ce que les moyens d'adressage des cellules de la mémoire comprennent en outre une troisième porte OU (110) dont la première entrée (112) est reliée à la ligne d'adressage de page mémoire provenant du contrôleur de communication, dont la seconde entrée (114) est reliée à la masse et dont la sortie (116) est reliée à la ligne d'adressage de page associée audit module. 13. - Module interface selon l'une quelconque des revendications 5 à 12, caractérisé en ce qu'il comprend çn outre une ligne (RST) de remise sous tension propre à remettre sous alimentation un groupe de cellules coupé de l'alimentation générale. 14. - Dispositif de mémoire électronique comprenant une mémoire (2) dont les cellules (4) sont adressables par groupe (C1 à C8), cette mémoire (2) étant subdivisée en bloc (R1 à R4) de cellules dont chacun comprend des cellules utiles et au moins une cellule auxiliaire, ces cellules appartenant à des groupes tous différents caractérisé en ce qu'il est prévu au moins un module interface selon l'une des revendications 5 à 13 pour chaque groupe de cellules et un contrôleur de communication (6) propre à chaque demande d'accès audit groupe, à écrire celle-ci dans les cellules d'un même bloc, parcourir les groupes contenant ces cellules utiles, écrire à chaque fois dans la cellule auxiliaire de ce bloc un code de détection d'erreur relatif à toutes les cellules utiles de ce bloc, ledit contrôleur de communication (6) en réponse à une détection par ledit module d'une consommation excessive au repos dudit groupe, étant susceptible de lire l'ensemble des blocs contenant une cellule de ce groupe, de retrouver la donnée située à chaque intersection d'un groupe et d'un bloc, à l'aide dudit code détecteur d'erreur et réécrire l'ensemble des données ainsi déterminées dans un autre groupe de cellules de la mémoire. 15. - Dispositif selon la revendication 14, caractérisé en ce qu'en cas de consommation excessive du groupe, le module interface selon l'une des revendications 5 à 13 est propre à interrompre l'alimentation de ce groupe. 16. - Dispositif selon la revendication 14, caractérisé en ce que le contrôleur de communication (6) est propre à écrire, dans les cellules auxiliaires, un code propre à corriger les erreurs. 17. - Dispositif selon la revendication 16, caractérisé en ce que, à chaque demande de lecture de données en mémoire dans un groupe de celle-ci, le contrôleur de communication 6 est propre à lire l'ensemble des blocs contenant une cellule de ce groupe, de corriger l'ensemble des données présentant une erreur à l'aide du code correcteur d'erreur, et de réécrire cet ensemble dans ledit groupe de cellules de la mémoire. 18. - Dispositif selon l'une quelconque des revendications 14 à 17, caractérisé en ce que les données étant constituées de mots de plusieurs bits, chaque bit de données est stocké dans une cellule utile.