FR 2637709 A1 19900413 FR 8813329 A 19881011 La présente invention est relative à un dispositif de charge pour ligne de bus de communication entre des circuits électroniques à niveaux logiques différents et, plus particulièrement, à un tel dispositif conçu pour assurer la saisie, par un circuit à niveaux logiques CMOS, de signaux logiques émis par un circuit à niveaux logiques TTL. On utilise aujourd'hui couramment au sein d'un même ensemble électronique, des circuits réalisés en technologies différentes, circuits qui doivent cependant échanger des informations logiques. Se pose alors des problèmes de compatibilité des niveaux électriques en courant et en tension des signaux représentatifs des niveaux logiques conventionnels, tels que les niveaux 1 et O de la logique binaire. Par exemple, un signal de sortie TTL de niveau 1 doit présenter un niveau de tension supérieur à 2,4 volts tandis qu'un signal de ce niveau logique, doit être supérieur à 4 volts si la tension d'alimentation du circuit est 5 volts par exemple, pour être compris par un circuit CMOS comme représentatif du niveau logique 1. Si un circuit du type TTL doit alors envoyer des informations numériques à un circuit CMOS on comprend que la ligne de communication, ou bus, doit être chargée pour relever le niveau de tension sur la ligne à ltémission du signal logique 1 par le circuit TTL, pour que ce signal soit assurément saisi par le circuit CMOS. Ce problème de compatibilité apparaissant généralement pour le niveau logique 1, une solution couramment utilisée consiste à placer un réseau de résistances de rappel à la tension d'alimentation du circuit, réseau dit de "pull-up" suivant la terminologie anglo-saxonne) en parallèle sur la ligne du bus, pour relever le niveau de tension sur cette ligne. Cette solution présente l'inconvénient de faire usage de résistances externes non intégrables ce qui implique, par exemple, l'utilisation d'un circuit hybride à couche épaisse. Lorsqu'un circuit intégré spécifique doit être connecté sur la ligne de communication des circuits CMOS et TTL, on peut penser à intégrer un circuit de charge de rappel à ce circuit intégré spécifique pour modifier convenablement la caractéristique courant-tension de la ligne de communication. On a représenté à la figure 1 du dessin annexé un ensemble électronique de ce type comprenant les trois circuits mentionnés ci-dessus. Suivant une solution classique on intègre alors sur la sortie du circuit intégré spécifique un transistor NMOS à appauvrissement dont le drain est connecté à une source d'alimentation Vcc et la source à la ligne de communication, la grille du transistor étant connectée à la source, Malheureusement dans certains environnements difficiles , tels que ceux que l'on rencontre en électronique automobile, une telle solution n'est pas pratiquable pour les raisons que l'on va donner ci-dessous en référence à la figure 2 du dessin annexé où l'on a représenté des caractéristiques courant-tension établies par un tel dispositif de charge sur la ligne de communication. En technologie CMOS les niveaux logiques O et 1 peuvent, par exemple, être spécifiés de la manière suivante Niveau logique Tension V Intensité I O 1 > Vcc #lV > 100 'LA On a représenté ces deux points de fonctionnement limites en O et 1 sur la figure 2, respectivement. Diverses contraintes de dispersions font qu'il n'est pas possible en électronique automobile d'établir une caractéristique courant-tension unique sur la ligne de communication avec un dispositif de charge de rappel du type représenté à la figure 1. Ces contraintes de dispersions tiennent à la tension de fonctionnement Vcc qui peut varier de 4,5 volts à 5,5 volts à la température de fonctionnement qui doit pouvoir varier de - 400C à +125 C, et enfin à des paramètres électriques des procédés de fabrication utilisés en électronique automobile et qui sont inhérents aux procédés de fabrication en grandes série. On a représenté à la figure 2 des caractéristiques courant-tension extrêmes référencées A et B qui peuvent être établies dans de telles circonstances avec le dispositif de charge de rappel intégré à l'ensemble de la figure l ajusté au mieux par rapport aux points 1 et O. Il apparaît sur la figure 2 que la courbe A ne respecte pas le point de fonctionnement 1 puisqu'elle passe en dessous de ce point et que la caractéristique courant-tension B ne respecte pas le point de fonctionnement 0 puisqu'elle passe au-dessus de ce point. Une caractéristique couranttension correcte devrait passer au-dessus du point 1 et au-dessus du point 0 pour respecter les spécifications données ci-dessus. La présente invention a donc pour but de perfectionner ce dispositif de charge de la technique antérieure de manière que soient respectées les spécifications électriques des niveaux logiques d'entrée d'un circuit CMOS alimenté par un circuit TTL, y compris dans un environnement difficile tel que celui que l'on rencontre en électronique automobile. La présente invention a aussi pour but de réaliser un tel dispositif qui soit intégrable et qui n'occupe qu'une surface réduite de silicium. La présente invention a encore pour but de réaliser un tel dispositif qui soit simple et de réalisation peu couteuse. On atteint ces buts de 1 t invention avec un dispositif de charge connecté à une ligne faisant communiquer une sortie d'un circuit électronique à niveaux logiques TTL et une entrée d'un circuit électronique à niveaux logiques CMOS, pour modifier la caractéristique courant-tension de la ligne de manière que les signaux logiques de sortie du circuit TTL soient compris par le circuit CMOS, ce dispositif comprenant un premier transistor du type NMOS à appauvrissement dont le drain est connecté à une source de tension et la source est connectée à la ligne.La grille du premier transistor est connectée au point commun à des deuxième et troisième transistors NMOS à enrichissement et à appauvrissement, respectivement, dont les circuits drain-source sont connectés en série entre la ligne et la source de tension, les deuxième et troisième transistors étant placés du côté de la ligne et du côté de la source de tension, respectivement, les grilles des deuxième et troisième transistors étant connectées à la source de tension et au point commun à ces deux transistors, respectivement, les caractéristiques géométriques et électroniques des transistors étant choisies pour régler la caractéristique courant-tension de la ligne à l'aide de celle du premier transistor de manière à établir à l'entrée du circuit CMOS, sous la commande des signaux de sortie du circuit TTL, des signaux d'entrée de niveaux logiques correspondants à ceux des signaux de sortie du circuit TTL, et présentant des niveaux de tension et de courant conformes à des spécifications de niveaux logiques CMOS. Au dessin annexé donné seulement à titre d'exemple La figure l représente un ensemble électronique comprenant un circuit électronique du type CMOS qui reçoit par l'intermédiaire d'une ligne de communication des signaux logiques d'un circuit électronique du type TTL, un circuit intégré spécifique équipé d'un dispositif de charge de la ligne de communication, de la technique antérieure, étant connecté sur la ligne de communication, la figure 2 est un graphe de diverses formes de caractéristiques courant-tension établies sur la ligne de communication soit avec le dispositif de charge intégré à l'ensemble de la figure 1, soit avec le dispositif de charge suivant l'invention, la figure 3 est un schéma d'un ensemble électronique analogue à celui de la figure 1 mais équipé du dispositif de charge suivant la présente invention ; et la figure 4 est un graphe utile à l'explication du fonctionnement du dispositif de charge suivant l'invention. La présente invention est destinée à être mise en oeuvre dans un ensemble électronique du type de celui représenté à la figure 1 qui comprend au moins un premier circuit 1 du type CMOS et un deuxième circuit 2 du type TTL connecté par une ligne de communication 3 A titre d'exemple le circuit 1 peut être un microcalculateur et le circuit 2 une mémoire dans laquelle le microcalculateur vient puiser des données. Dans ce cas la ligne de communication est un bus à plusieurs lignes capable de transmettre des données numériques. Le dispositif de charge suivant l'invention est conçu pour être associé à une ligne d'un tel bus et il est clair que ce dispositif devra être duplicaté autant de fois qu'il y a de lignes dans le bus. Pour la commodité des explications qui vont suivre on n'a représenté qu'une seule ligne du bus. La présente invention est aussi plus particulièrement destinée à être mise en oeuvre dans un ensemble électronique qui comprend en outre un troisième circuit 4 qui coopère avec les circuits 1 et 2 et qui, par conséquent, est connecté à la ligne 3 pour échanger des informations avec les circuits l et 2. Un tel circuit intégré 4 peut alors être un circuit intégré spécifique à une application particulière tandis que le circuit 1 et le circuit 2 peuvent être des circuits standard du commerce. Dans le cas ou le circuit 4 est un circuit intégré spécifique qui exige des travaux de conception, développement et fabrication particuliers, il peut paraître rationnel d'intégrer à ce circuit un dispositif de charge de la ligne 3 qui connecte le circuit TTL 2 et le circuit CMOS 1. Il va de soi cependant que le dispositif de charge suivant l'invention pourrait faire l'objet d'une réalisation indépendante non tributaire de la présence dans l'ensemble électronique envisagé d'un troisième circuit spécifique tel que le circuit 4. Dans la réalisation représentée à la figure 1 le circuit intégré spécifique 4 et le dispositif de charge 4' ne forment alors en fait qu'un seul circuit intégré. Le dispositif de charge 4' peut être alors connecté entre une broche d'entrée/sortie 5 du circuit spécifique proprement dit et une broche d'entrée/sortie 6 de l'ensemble 4, 4' cette broche étant elle-meme connectée à la ligne 3. Suivant une solution connue, quand le circuit spécifique est réalisé en technologie NMOS, on peut penser à réaliser le dispositif de charge 4' à l'aide d'un transistor NMOS à appauvrissement. Comme on l'a vu plus haut, une telle solution classique ne convient pas en électronique automobile où des problèmes de dispersions font qu'un tel dispositif manquerait de fiabilité. La présente invention a donc pour but de perfectionner ce dispositif de charge de la technique antérieure de manière que, dans un environnement générateur de dispersions tel que celui que l'on rencontre en électronique automobile, même les caractéristiques courant-tension extrêmes établies par le dispositif sur la ligne 3 respectent les points de fonctionnement définis plus haut. Ces caractéristiques extrêmes sont représentées en A' et B' sur la figure 2. On voit que les deux courbes passent au-dessus du point 1 et en dessous du point Q, comme l'exige les spécifications concernant les signaux logiques d'entrée d'un circuit CMOS. On a représenté å la figure 3 un ensemble électronique équipé du dispositif de charge suivant l'invention qui permet d'atteindre ce résultat. A cette figure des références numériques identiques à celles apparaissant sur la figure 1 repèrent des organes identiques ou similaires. Il est clair sur la figure 3 que le dispositif de charge 4" suivant I'invention est intégré, suivant un mode de réalisation préféré, à un circuit spécifique NMOS 4 comme l'est le dispositif de charge 4' de l'ensemble de la figure 1. Sur la figure 3 il apparaît que le dispositif de charge suivant l'invention comprend un premier transistor NM0S à appauvrissement Ml, un deuxième transistor NMOS à enrichissement M2 et un troisième transistor NMOS à appauvrissement M3.Le circuit drain-source du transistor M1 est connecté entre une source de tension d'alimentation Vcc du circuit 4, 4" et la sortie 6 de ce circuit qui est connectée à la ligne 3. La tension sur la sortie 6 et la ligne 3 est repérée par Vs Les circuits drain-source des transistors M2 et M3 sont placés en série, leur borne commune étant connectée d'une part à la grille du transistor M1 et d'autre part à la grille du transistor M3. La grille du transistor M2 est connectée à la source de tension Vcc tout comme le drain du transistor M3 alors que la source du transistor M2 est connectée à la sortie 6. Pour expliquer le fonctionnement du dispositif de la figure 3 on se réfère au graphe de la figure 4 qui représente une caractéristique courant-tension du transistor Ml, exprimant le courant ID S circulant dans le circuit drain-source de ce transistor, en fonction de la tension Vs de sortie établie sur la ligne 3. Une explication du fonctionnement du transistor Ml dans le montage du dispositif 4" est en effet nécessaire à la compréhension du fonctionnement du dispositif suivant l'invention. On peut diviser l'excursion de tension Vs de cette caractéristique en trois zones : La première correspondant à l'intervalle CO ; Vcc - VTE - K1] la deuxième correspondant à l'intervalle L(Vcc - VT E -K ; VC C - VOTEZ ] , et la troisième correspondant à l'intervalle (Vc c - VT E t Vcc], t avec VT E, tension de seuil du transistor NMOS enrichi M2, Kl, un coefficient dépendant des géométries et des caractéristiques électriques des transistors M2 et M3. Les niveaux de tension de l'intervalle 10 ; Vcc- VTE - K1) correspondent à un signal logique de niveau "bas" ou "Q" sur la ligne. Dans la pratique on a alors sur la ligne une tension Vs I D S = ss (V13)21 avec VTD D = tension de pincement du transistor Ml, et p : facteur de conduction du transistor M1. On a repéré par Cl à la figure 4 la partie de la courbe IDS = f(V5) qui correspond à cet intervalle. On comprend que par un choix approprié des caractéristiques géométriques et électriques du transistor Ml on peut alors choisir des valeurs VTD et p qui permettent d'établir un courant ID S de valeur prédéterminée dans le circuit drainsource du transistor Ml. On verra plus loin que ce courant circule alors dans la ligne 3 pour être absorbé par le circuit TTL 2. La maîtrise de l'intensité de ce courant permet de respecter les niveaux de tension et de courant dans la ligne 3, propre à la saisie par le circuit CMOS 1 d'un signal de niveau logique "bas" émis par le circuit 1, et ceci malgré les contraintes de dispersions que l'on rencontre en particulier en électronique automobile. L'intervalle (Vcc - VT E ; V,,I correspond à des niveaux de tension sur la ligne pour un signal de niveau logique "haut" ou "1", lorsque ce signal doit être compris comme tel par le circuit CMOS 1. Dans la pratique la tension Vs est alors supérieure à (Vcc - 1 volt). La tension grille-source du transistor M2 étant alors inférieure a sa tension de seuil VX r le transistor M2 est bloqué.Dans ce cas le courant drain-source Ions du transistor M1 peut être modélisé en 1ère approximation par l'expression suivante = = F [(Vgs + VTn) X VDS + V2 n,2) avec YGS tension grille-source du transistor M1 et VDS = VCC - Vs, tension drain-source du transistor M1. Cette équation est représentée à la figure 4 par le segment de courbe parabolique C2. Dans l'intervalle (Vcc - VTE - K1 ; Vcc - VTs), la grille du transistor M1 se positionne à un potentiel intermédiaire entre V55 et 0, suivant les caractéristiques données aux transistors M2 et M3. La portion de courbe C3 de la figure 4 représente l'évolution du courant ID S dans cet intervalle. Dans tout ce qui précède concernant l'évolution du courant LDS dans le transistor Ml, on a considéré que le courant qui circule dans les transistors M2 et M3 est négligeable par rapport au courant circulant dans Ml. Un choix approprié des caractéristiques géométriques et électriques des transistors M2 et M3 permet d'atteindre ce résultat. On va maintenant décrire le fonctionnement du dispositif de charge suivant l'invention. Pour faciliter l'explication de ce fonctionnement on a représenté à la figure 3 des organes classiquement installés dans un circuit à niveaux logiques CMOS tel que le microcalculateur 1 et dans un circuit à niveaux logiques TTL tel que la mémoire 2. La broche d'entrée du microcalculateur qui est connectée à la ligne 3 du bus est équipée d'un inverseur I. La broche de sortie de la mémoire 2 qui est connectée à la ligne 3 est connectée au point commun à deux transistors T et T' dont les circuits drain-source sont montés en série, la source du transistor T étant connectée à la masse d'alimentation du circuit tandis que le drain du transistor T' est connectée à la source de tension d'alimentation Vcc commune à l'ensemble des circuits de la figure 3.Comme il est bien, connu par une commande appropriée des grilles G et Gtdes transistors T et T', on bloque l'un de ces deux transistors l'autre restant passant de manière à établir sur la ligne un niveau "haut" ou un niveau "bas" de tension correspondant aux niveaux logiques 1 ou 0, respectivement. A la sortie du circuit TTL le niveau "bas" est limité à 0,4 volt tandis que le niveau "haut" est atteint à partir de 2,4 volts, étant entendu que la source de tension d'alimentation Vcc fournit environ 5 volts. Ainsi, pour établir sur la ligne 3 un signal logique de niveau "bas", le circuit de mémoire 2 commande la grille G du transistor T pour mettre celui-ci à l'état passant. Un courant IDs émanant du transistor Ml circule alors dans le transistor T. Comme on l'a vu plus haut ce courant est de la forme Ids = x (VTD )2 . Les caractéristiques géométriques et électriques du transistor T ont été définies de manière que la tension Vs en ligne soit inférieure à 0,4 volt si I s est égal à 1,5 mA. Comme on a également défini les caractéristiques géométriques et électriques du transistor M1 de manière que IDS soit inférieure à 1,5 mA, on est alors assuré que Vs est inférieure à 0,4 volt.Dans ce cas l'entrée du microcalculateur 1, matérialisée par l'inverseur I, lit un niveau logique 0. Pour mettre la ligne 3 à un niveau de tension correspondant au niveau logique 1 ou -"haut", la mémoire 2 commande les grilles des transistors T et T' de manière que le transistor T soit bloqué et le transistor T' passant. Le transistor T' fournit alors à la ligne un courant Ise alors que le dispositif suivant l'invention fournit un courant Ir 5 . qui s'ajoute à IT . e On note alors deux absorptions de courant. D'une part la capacité parasite Cp absorbe un courant 1c au moment où la sortie de la mémoire 1 passe du niveau logique bas au niveau haut. D'autre part on observe l'absorption d'un courant de fuite I, par. le microcalculateur. Pour un microcalculateur en technologie CMOS ce courant est de l'ordre de 10 pA et on a donc pu le négliger lors de l'analyse du fonctionnement du dispositif lors d'un passage de la ligne au niveau logique Ubasti. Dans l'hypothèse donc d'un passage du niveau bas au niveau haut de la ligne, T passant à l'état bloqué et T' devenant passant, les courants IT. et Ides. qui s'ajoutent font monter la tension Vs sur la ligne. Lorsque Vs s'approche de 2,4 volts, compte tenu des caractéristiques électriques de la mémoire TTL l, le courant IT. s'annule. On a représenté à la figure 4 en trait interrompu la caractéristique du courant 1T C'est alors le courant ID 5 . fourni par le dispositif de charge suivant l'invention qui prend la relève pour alimenter la ligne, de manière à amener la tension Vs à un niveau compatible avec la technologie CMOS, soit environ 4 volts. La courbe C4 de la figure 4 représente la somme des courants I. et ID S , somme dont la valeur remonte au voisinage du seuil Vcc - VS E correspondant au niveau logique 1 pour le microcalculateur CMOS 1. Ainsi, par un ajustement approprie du courant IDS S . qui est alors de la forme I## S B C(V,, + VTD x Vns + V2ns/2) comme on l'a vu plus haut, peut-on assurer le respect des caractéristiques du niveau l en technologie CMOS, avec un courant I d'intensité supérieure à 100 pA et une tension vs supérieure à Vcc - 1 volt = 4 volts. Les ajustements rendus possibles par l'invention permettent ainsi d'assurer la fiabilité de la communication TTL-CMOS en réduisant l'influence des dispersions sur la caractéristique courant-tension de la ligne 3. L'expérience a montré en effet que les caractéristiques extrêmes (A' et B' sur la figure 2) peuvent être alors maintenues dans les spécifications CMOS. Le choix des caractéristiques géométriques et électriques des transistors Ml, M2 et M3 du dispositif suivant l'invention relève de la simple mise en jeu des connaissances normales de l'homme de métier. A titre d'exemple, dans un mode de réalisation particulier de l'invention, on a choisi les caractéristiques géométriques suivantes pour ces transistors transistor largeur du canal longueur du canal Ml 20pm 8pm M2 8pm 8pm M3 8pm 64um Le dispositif suivant l'invention présente l'avantage d'être totalement intégré. Cette intégration peut prendre place dans un circuit additionnel tel que le circuit spécifique NMOS 4 qui doit fonctionner en coopération avec d'autres circuits CMOS et TTL. Il permet aussi de remplacer un ou plusieurs réseaux de résistances sur un circuit hybride à couches épaisses comme on l'a vu en préambule, ce qui représente une économie et un accroissement de la fiabilité intrinsèque de l'ensemble électronique auquel est incorporé le dispositif suivant l'invention. Ce dispositif est particulièrement simple et occupe une surface de silicium extrêmement réduite, ce qui s'avère particulièrement intéressant dans la mesure où il faut le duplicater autant de fois que le bus de communication reliant les circuits compte de lignes. Le principe de fonctionnement du dispositif est tel qu'il permet de garantir des points de spécifications électriques à priori contradictoires sans pour autant imposer des limites particulières aux dispersions des procédés de fabrications utilises. Il en résulte un avantage considérable pour une production en grand volume à des couts réduits, ce qui est le propre de l'électronique automobile. Le dispositif suivant l'invention est utilisable aussi dans un circuit spécifique de technologie CMOS dans le cas où l'utilisation d'une charge de "pull up" de type canal P ne serait pas possible. REVENDICATIONS 1. Dispositif de charge connecté à une ligne faisant communiquer une sortie d'un circuit électronique à niveaux logiques du type TTL et une entrée d'un circuit électronique à niveaux logiques de type CMOS, pour modifier la caractéristique courant/tension de la ligne de manière que les signaux logiques de sortie du circuit TTL soient compris par le circuit CMOS, ce dispositif, qui comprend un premier transistor du type NMOS à appauvrissement (Ml) dont le drain est connecté à une source de tension (Vcc) et la source est connectée à la ligne, étant caractérisé en ce que la grille du transistor (Ml) est connectée au point commun à des deuxième (M2) et troisième (M3) transistors NMOS à enrichissement et à appauvrissement, respectivement, dont les circuits drainsource sont connectés en série entre la ligne et la source de tension (Vcc), les deuxième et troisième transistors (M2) et (M3) étant placés du côté de la ligne et du côté de la source de tension, respectivement, les grilles des transistors (M2) et (M3) étant connectées à la source de tension (Vcc) et au point commun à ces deux transistors, respectivement, les caractéristiques géométriques et électroniques des transistors (Ml), (M2) et (M3) étant choisies pour régler la caractéristique courant/tension de la ligne à l'aide de celle du premier transistor (Ml) de manière à établir à l'entrée du circuit CMOS, sous la commande des signaux de sortie du circuit TTL, des signaux d'entrée de niveaux logiques correspondants à ceux des signaux de sortie du circuit TTL, et présentant des niveaux de tension et de courant conformes à des spécifications de niveaux logiques CMOS. 2. Dispositif conforme à la revendication l, caractérisé en ce qu'un niveau logique "bas" établi sur la ligne par le circuit TTL déclenche la conduction du transistor (M2) qLi commande la grille du transistor (M1) pour établir dans le circuit drain-source de celui-ci un courant d'intensité 1D5 prédéterminée de la forme = P(VTn P , ss et VTS étant respectivement le facteur de conduction et la tension de pincement du transistor (M1). 3. Dispositif conforme à l'une quelconque des revendications 1 et 2, caractérisé en ce qu'un niveau logique "haut" établi sur la ligne par le circuit TTL commande le blocage de celui-ci pour établir dans le circuit drain-source du transistor (M1) un courant d'intensité 1ns prédéterminée de la forme IDS p ((VGS + VTD D )VD S + DDS2/2) ss, VGS VTD et V55 étant respectivement le facteur de conduction, la tension grille-source, la tension de pincement et la tension drain-source du transistor (Ml). 4. Dispositif conforme à l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il est intégré à un circuit du type NMOS interconnecté aux circuits TTL et CMOS par la même ligne de communication, pour conformer de manière prédéterminée la caractéristique couranttension de cette ligne 5. Dispositif conforme à l'une quelconque des revendications précédentes, adapté à un bus de communication à n lignes reliant un circuit logique TTL et un circuit logique NMOS, caractérisé en ce qu'il est duplicaté n fois pour conformer la caractéristique courant-tension de chacune des n lignes de manière identique.