FR 2631503 A1 19891117 FR 8806282 A 19880510 Circuit d'interfaçage pour la délivrance des signaux analogiques d'horloge à un dispositif à transfert de charges La présente invention concerne un circuit d'interfaçage pour la délivrance des signaux analogiques d'horloge à un dispositif à transfert de charges. On entendra par "signaux analogiques d'horloge" des signaux qui, bien que pouvant prendre au moins deux niveaux de tension différents (généralement deux, quelquefois trois) en réponse aux différents états logiques d'un signal de commande, présentent des caractéristiques électriques qui ne sont pas celles généralement rencontrées dans les circuits logiques habituels; ces signaux analogiques d'horloge peuvent notamment présenter une intensité importante, pouvant atteindre typiquement des valeurs instantanées de plusieurs centaines de milliampères, du fait qu'ils sont appliqués sur des charges essentiellement capacitives, conditions qui ne sont généralement pas celles rencontrées dans le cas des signaux logiques au sens strict (en d'autres termes, ces signaux d'horloge sont analogiques en ce qui concerne leurs caractéristiques physiques, mais non en ce qui concerne leur séquencement temporel). Ces signaux analogiques d'horloge sont notamment les signaux d'horloge de transfert vertical, les signaux d'horloge de transfert horizontal et les signaux d'horloge de remise à zéro du registre de sortie à chaque fin de ligne. Ces différents signaux respectifs ont été montrés plus en détail sur les chronogrammes des figures 1 et 2, qui correspondent à deux exemples de signaux, respectivement pour une rétine ICX 021l de Sony, et à une rétine TH7864 de Thomson-CSF. Bien entendu, ces différents signaux et ces deux types de composants ne sont donnés qu'à titre d'illustration, sans aucun caractère limitatif, et on ne les a choisi que pour montrer la diversité des signaux dont on peut avoir besoin avec un même circuit ou d'un circuit à l'autre, et pour montrer le caractère universel du circuit. d'interfaçage de la présente invention, qui pourra être très simplement adapté, comme on le verra plus bas, à des signaux de nature et de caractéristiques très variées. Dans le cas de la figure I (rétine ICX 021L de Sony), le signal d'horloge de transfert vertical ~V présente un niveau zéro logique à +2 volts environ, une série d'impulsions de transfert vertical à 4 volts avec une fréquence de récurrence correspondant à la durée d'une ligne, c'est-à-dire 64 KLS et, à chaque trame (c'est-à-dire toutes les 107 lls environ), une impulsion à +13 volts commandant le transfert des charges de la zone image vers la zone mémoire pour l'ensemble de la trame. La charge capacitive équivalente CCE vue à l'entrée ~V de la rétine est relativement importante, de l'ordre de 1500pF. Le signal d'horloge de transfert horizontal OH, quant à lui, est formé de signaux carrés variant entre -2,5 volts et +2,5 volts, de rapport cyclique 1:1, avec une fréquence de récurrence correspondant à l'écartement entre deux pixels successifs, qui est de l'ordre de 107 ns dans le cas d'une rétine à 500 points par lignes ; la charge capacitive équivalente CCE est de l'ordre de 60 pF. Enfin, le signal OPG de remise à zéro du registre de sortie a les mêmes caractéristiques que le signal OH, mais avec un rapport cyclique 1:3, et les deux états logiques correspondants à des niveaux de tension de 0 et +10 volts. On a représenté figure 2 les signaux homologues ~V, OH et OPG pour un autre type de rétine (la Thomson-CSF TH7864 dans cet exemple), de manière à montrer que la forme des signaux (niveaux de tension, séquencement) est extrêmement dépendante du type de composant utilisé. Cependant, on constate dans tous les cas que, pour les signaux OH et OPG, il est nécessaire que les signaux d'horloge présentent un temps de montée très faible (compte tenu de la fréquence de récurrence élevée, d'autant plus élevée que la rétine comporte un nombre important de pixels), mais que la charge capacitive équivalente est relativement faible (de l'ordre de 60 pF). Inversement, dans le cas du signal ~V, le temps de montée est moins critique (la fréquence de récurrence est déterminée par le nombre de lignes par trame et non plus par le nombre de pixels par trame), mais la charge capacitive équivalente est beaucoup plus élevée - de l'ordre de 1500 pF. Dans tous les cas, il faudra donc appliquer au dispositif à transfert de charges un courant relativement important, pouvant atteindre des valeurs crêtes de plusieurs centaines de milliampères : dans un cas, la charge capacitive équivalente n'est pas très élevée, mais le temps de montée doit être très court (cas des entrées OH et Ope) ; dans l'autre cas le temps de montée est moins critique, mais la charge capacitive équivalente est très élevée (cas des signaux ~V). Il est donc impossible d'utiliser directement les signaux délivrés par la logique de commande pour les appliquer aux entrées correspondantes du dispositif à transfert de charges. On doit donc toujours prévoir un circuit d'interfaçage qui, tout en respectant le cadencement des signaux, permette de délivrer le courant élevé nécessaire. Jusqu'à présent, on utilisait à cet effet des portes logiques du type "driver de bus", c'est-à-dire des circuits de pilotage permettant de délivrer à grande vitesse un courant à une charge fortement capacitive. La configuration correspondante est celle représentée figure 3, la figure 4 représentant un schéma interne typique d'un tel circuit de pilotage (un Sony CXB 0026 dans cet exemple, qui est un circuit permettant de piloter des courants jusqu'à 1,5 A avec des caractéristiques de propagation à grande vitesse). Comme on peut le voir sur la figure 3, le circuit de l'art antérieur reçoit en entrée un signal de commande K de type TTL (ici et dans la suite, on entendra par "signal de type 12" un signal présentant les états logiques que délivrent typiquement les circuits de type TTL, c'est-à-dire des états logiques à 0 et 5 volts, sans pour autant se référer à une technologie de circuits particulière, ces signaux pouvant être aussi bien délivrés par des circuits de type MOS, notamment HC, HEF,-etc.). Pour polariser l'entrée d'horloge sur le bon niveau de tension, il est nécessaire d'ajouter en sortie de l'étage de pilotage DR un réseau d'alignement D,C du type diode-capacité, combiné à une résistance ajustable RA pour le réglage fin du niveau de tension. L'utilisation de tels circuits présente cependant un certain nombre d'inconvénients. Tout d'abord, du fait que l'étage de pilotage DR doit être réalisé en technologie bipolaire, avec l'entrée de signal attaquant la base d'un transistor (voir le schéma détaillé de la figure 4), la consommation en entrée d'un tel circuit est relativement importante, ce qui peut être gênant, notamment avec les signaux délivrés par les logiques de commande MOS. Par ailleurs, ces étages de pilotage DR doivent présenter une très faible impédance de sortie pour pouvoir atteindre les caractéristiques de rapidité qu'ils permettent. Or, bien qu'il faille, comme on l'a indiqué plus haut, que le temps de montée soit court (notamment dans le cas des signaux d'horloge OH et OPG), il peut être néfaste que ce temps de montée soit trop court, car alors des phénomènes de rebond apparaîtraient sur le signal, qui empêcheraient un transfert correct des charges et viendraient polluer le signal vidéo résultant. C'est pour compenser cette faible impédance du circuit DR que l'on interpose une résistance R entre la sortie de ce circuit et l'entrée d'horloge O du dispositif à transfert de charges, afin que le temps de montée reste dans les limites voulues. La présente invention se propose de remédier à ces divers inconvénients, en proposant un circuit d'interfaçage qui soit facile à mettre en oeuvre, permette de respecter les caractéristiques des signaux (notamment le temps de montée) de manière à ne pas induire de charges parasites ni perturber le transfert des charges à analyser, et qui soit de faible consommation pour la logique de commande du cadencement de signaux d'horloge. En outre, on verra que le circuit de l'invention présente un caractère universel, car il est extrêmement aisé de l'adapter à des dispositifs à transfert de charges de caractéristiques très différentes et à des types de logiques de commande également très différents. A cet effet, selon la présente invention, le circuit d'interfaçage est essentiellement formé de moyens formant interrupteur analogique statique, pouvant commuter sélectivement un pôle de sortie, directement relié à l'entrée de signal analogique d'horloge du dispositif à transfert de charges, à l'un des pôles d'une pluralité de pôles d'entrée dont chacun est porté à l'un des niveaux de tension que doit pouvoir prendre le signal analogique d'horloge, cette commutation étant opérée sous le contrôle de moyens logiques de commande en réponse aux différents états logiques dudit signal de commande, appliqués en entrée de ces moyens logiques de commande, Le cas échéant, les moyens logiques de commande comportent en outre, en entrée, un étage d'adaptation permettant d'aligner les niveaux de tension correspondants aux états logiques du signal de commande sur les niveaux de tension respectifs correspondant aux mêmes états logiques permettant la commande des moyens logiques de commande. D'autres caractéristiques et avantages de la présente invention apparaitont à la lecture de la description détaillée ci-dessous, faite en référence aux dessins annexés sur lesquels ~les figures 1 et 2, précitées, sont des chronogrammes illustrant des signaux d'horloge de transfert vertical, d'horloge de transfert horizontal et d'horloge de remise à zéro du registre de sortie pour deux exemples respectifs de rétines couramment utilisées, - la figure 3, précitée, montre la configuration de circuits utilisée dans l'art antérieur pour la délivrance des divers signaux explicités figure 1 et 2, - la figure 4, précitée, montre le détail de la structure interne d'un circuit de pilotage utilisable dans le schéma de la figure 3, - la figure 5 illustre schématiquement le principe de base de la présente invention, - la figure 6 est un exemple de structure interne d'un interrupteur analogique statique à logique de commande intégrée utilisé pour la mise en oeuvre du circuit de la figure 5, ~les figures 7 et 8 montrent deux configurations possibles du circuit de la présente invention pour la délivrance de signaux d'horloge de transfert horizontal, respectivement dans le cas de la figure 1 et dans celui de la figure 2, et ~les figures 9 et 10 montrent deux configurations possibles du circuit de la présente invention pour la délivrance de signaux d'horloge de transfert vertical, respectivement dans le cas de la figure 1 et dans celui de la figure 2, Le principe essentiel de la présente invention, illustré très schématiquement sur la figure 5, consiste à utiliser un interrupteur analogique statique pour commuter la borne ~, qui sera reliée à l'entrée d'horloge correspondante du dispositif à transfert de charges, à l'un ou l'autre de deux niveaux de tension VH (correspondant au niveau logique haut) ou VL (correspondant au niveau logique bas), niveaux de tension qui pourront être obtenus de façon très simple, directement à partir de l'alimentation continue (éventuellement avec un diviseur de tension). En d'autres termes, on réalise un multiplexage de la sortie ~ entre deux niveaux de tension différents. On pourrait d'ailleurs, de la même façon, réaliser si nécessaire un multiplexage entre trois niveaux différents, comme c'est par exemple le cas pour le signal ~V de la figure 1. La logique de commande L de cet interrupteur analogique est de préférence intégrée à l'interrupteur proprement dit, afin de simplifier le montage et de disposer d'une réjection en mode commun très élevée entre l'alimentation et les pôles de l'interrupteur. On peut utiliser à cet effet, par exemple, un interrupteur analogique de type 4053, composant généralement utilisé dans des applications de multiplexage/démultiplexage analogique. La figure 6 représente, de façon schématique, la structure interne d'un tel composant pour la commutation du pôle commun A à l'un des pôles (par exemple B) du commutateur, l'autre pôle (C dans cet exemple) étant bien entendu commuté par un signal complémentaire de celui qui commande la commutation au premier pôle. La tension Vcc correspond au niveau de polarisation maximale du circuit, la tension VEE correspond au niveau de polarisation minimale du circuit (zéro volt ou bien une tension négative), et Vss correspond au niveau de polarisation de la masse logique du circuit de commande (dans le cas de signaux de commande de type TTL, Vss vaudra 0 ou bien +5 volts). Le composant utilisé est très avantageusement un composant en technologie MOS (ce qui est le cas du 4053), ce qui permet, outre bien sûr la très faible consommation en entrée pour le signal de commande K, d'avoir une technologie homogène pour l'ensemble des circuits, à savoir la logique de commande qui est généralement en CMOS (le plus souvent, du type HC ou HEF), le circuit d'interfaçage selon l'invention et le dispositif à transfert de charges dont les entrées d'horloge sont toutes des portes de HALOS. D'autre part, les interrupteurs analogiques statiques que l'on rencontre habituellement présentent typiquement une résistance entre pôles commutés (c'est-à-dire entre A et B ou entre A et C, sur la figure 5) de l'ordre de 30 à 50 n, et de telles valeurs sont tout à fait compatibles avec la constante de temps minimale que doivent présenter les différents circuits pour éviter le phénomène de rebond mentionné plus haut, de sorte que l'on peut éliminer la résistance R de la figure 3 (qui avait typiquement une valeur de quelques dizaines d'ohms) et donc connecter directement le pôle commun A du commutateur à l'entrée d'horloge du dispositif à transfert de charges. On a représenté sur les figures 7 à 10 des configurations permettant de délivrer les signaux ~H et ~V indiqués sur les figures 1 et 2, qui correspondent respectivement aux signaux nécessaires à des rétines de type Sony ICX 021 et Thomson-CSF TH7864. En ce qui concerne les horloge de transfert horizontal (cas des figures 7 et 8), l'excursion de tension VH-VL du signal logique est inférieure à 10 volts, et l'on recherche une commutation rapide (inférieure à 20 ns) sur charge capacitive équivalente relativement faible (de l'ordre de 60 avec une fréquence supérieure à 5 MHz. Les schémas types sont ceux indiqués figure 7 et 8, et l'on peut attaquer la logique de commande L directement par le signal de commande K (cas de la figure 7), ou par l'intermédiaire d'un condensateur (cas de la figure 8). Dans le cas des horloges de transfert vertical (figures 9 et 10), on doit au contraire établir un niveau de tension donné sur des charges capacitives équivalentes élevées (typiquement 1500 pF, pouvant même aller jusqu'à 3000 pF), avec une excursion de tension importante (VH-VL 210 volts), mais avec une fréquence beaucoup plus faible, de l'ordre de 16 kHz. Selon le temps de commutation recherché, on pourra utiliser un circuit adaptateur CA (cas de la figure 9) permettant de transformer le signal de commande K de type TTL (0/5 volts) en un signal de commande -2,5 volts/+2,5 volts, par exemple un circuit adaptateur CA de type 4104 ; les temps de montée et de descente obtenus sont de l'ordre de 200 ns (un tel montage convient pour des temps de commutation compris entre 100 ns et 1000 ns). Dans le cas de la figure 10, où l'on avait besoin d'un temps de commutation beaucoup plus court (inférieur à 100 ns), on a utilisé un transistor T monté en base commune - donc avec une consommation très faible pour le signal de commande K - afin de transformer le signal de commande K de type TTL (0/5 volts) en un signal de commande +5 volts/+11 volts ; avec ce circuit, le temps de commutation mesuré est de l'ordre de 80 ns, avec une résistance de conduction de l'interrupteur de l'ordre de 30 à 40 R. HEVENDICAflONS 1. Un circuit d'interfaçage pour la délivrance des signaux analogiques d'horloge à un dispositif à transfert de charges, ces signaux analogiques d'horloge pouvant prendre au moins deux niveaux de tension différents (VH,VL) en réponse aux différents états logiques d'un signal de commande (K) appliqué en entrée, caractérisé en ce qu'il est essentiellement formé de moyens formant interrupteur analogique statique (IA), pouvant commuter sélectivement un pôle de sortie (A), directement relié à l'entrée de signal analogique d'horloge du dispositif à transfert de charges, à l'un des pôles d'une pluralité de pôles d'entrée (B,C) dont chacun est porté à l'un des niveaux de tension (VH,VL) que doit pouvoir prendre le signal analogique d'horloge, cette commutation étant opérée sous le contrôle de moyens logiques de commande (L) en réponse aux différents états logiques dudit signal de commande (K) > appliqués en entrée de ces moyens logiques de commande. 2. Le circuit de la revendication 1, dans lequel les moyens logiques de commande comportent en outre, en entrée, un étage d'adaptation (CA;T) permettant d'aligner les niveaux de tension correspondants aux états logiques du signal de commande sur les niveaux de tension respectifs correspondant aux mêmes états logiques permettant la commande des moyens logiques de commande. 3. Le circuit de la revendication 2, dans lequel l'étage d'adaptation est un étage à transistor (T) monté en base commune.