FR 2641641 A1 19900713 FR 8905039 A 19890417 La présente invention concerne un dispositif de md- moire non volatile à semiconducteurs dans lequel est incorporé un circuit de contrôle et de correction d'erreur (qu'on appellera ci-après CCE), et elle porte plus particulièrement sur un circuit de génération de bit erroné prévu pour l'utilisation dans le dispositif de mémoire non volatile à semiconducteurs. Un dispositif de mémoire non volatile à semiconducteurs largement utilisé à l'heure actuelle consiste en un dispositif de mémoire morte programmable et effaçable de facon électrique (ou en abrégé EEPROM), du type comportant une grille flottante et une couche d'oxyde donnant lieu à un effet tunnel (ou FLOTOX). On a également utilise un dispositif EEPROM capable d'effectuer une opération de lecture de données sur un seul multiplet. Il peut cependant se produire une diminution de la fiabilité et du rendement de fabrication du dispositif EEPROM, du fait de la possibilité de génération d'un bit erroné dans une telle opération de lecture de données. La génération d'un bit erroné est due en majeure partie à un défaut de rétention des données résultant d'un défaut dans l'oxyde qui est le siège d'un effet tunnel.Lorsque le niveau d'intégration des circuits du dispositif EEPROM augmente, la probabilité de génération d'un bit erroné dans un seul multiplet devient plus élevée. Pour résoudre le problème décrit ci-dessus, le circuit CCE est incorporé dans un dispositif EEPROM apparu récemment, pour améliorer ainsi sa fiabilité et son rendement de fabrication. Le dispositif EEPROM modifié comportant le circuit CCE incorporé est décrit par exemple dans le document Digest of Technical Papers, pages 83 et 84, août 1988, SYMPOSIUM ON VLSI CIRCUITS. Lorsqu'un défaut relatif à un bit apparaît au cours de l'utilisation du dispositif, l'utilisateur effectue géndralement une correction en utilisant l'opération CCE. Une telle opération CCE peut cependant entraîner une diminution des performances du dispositif EEPROM, à cause du temps d'accès aux données, de la consommation de courant, etc.Un constructeur a donc besoin de mesurer, par un test portant sur la puce, le temps d'accès aux données ou la consommation de courant qui résultent de l'utilisation du circuit CCE dans le cas d'une erreur portant sur un bit, à l'achèvement de la fabrication du dispositif EEPROM. Pour réaliser aisément cette mesure, il est nécessaire de disposer d'un dispositif capable de générer un bit erroné dans une position de bit désirée. Cependant, dans un dispositif EEPROM connu dans lequel est incorporé un circuit CCE, il est très difficile de mesurer complètement l'effet de l'opération CCE dans le dispositif EEPROM, du fait de l'absence de circuit de génération de bit erroné dans ce dispositif. La présente invention a donc pour but de procurer un circuit de génération de bit erroné prévu pour l'utilisation dans un dispositif EEPROM, permettant de contrôler aisément la dégradation des performances de fonctionnement liée à un circuit CCE faisant partie de ce dispositif, en écrivant intentionnellement des données correspondant à une erreur de bit dans une cellule de mémoire du dispositif. La présente invention procure un dispositif de génération de bit erroné pour un dispositif de mémoire non volatile à semiconducteurs, comprenant un générateur de parité destiné à générer des bits spécifiés de données de parité, conformément à des données d'entrée reçues à partir d'un amplificateur-séparateur d'entrée, des moyens destinés à écrire dans un réseau de cellules de mémoire ces données d'entrée et des données de parité, des moyens destinés à corriger un bit erroné parmi les données d'entrée et à fournir ensuite les données corrigées, après avoir lu les données d'entrée et les données de parité dans le réseau de cellules de mémoire, et des moyens de génération de bit erroné, qui sont connectés entre l'amplificateur-séparateur d'entrée et le réseau de cellules de mémoire, pour générer un signal de bit erroné sur un bit sélectionné des données d'entrée, sous la dépendance d'un signal de commande et d'un signal d'adresse. L'invention sera mieux comprise à la lecture de la description détaillée qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés dans lesquels La figure 1 est un schéma synoptique représentant un dispositif de mémoire non volatile à semiconducteurs qui contient un circuit de génération de bit erroné conforme à un mode de réalisation préféré de l'invention; et La figure 2 est un schéma de circuit d'un mode de réalisation préféré du circuit de génération de bit erroné. La figure 1 est un schéma synoptique d'un mode de réalisation montrant un dispositif EEPROM conforme à l'invention, dans lequel est incorporé un circuit de génération de bit erroné. Le circuit de la figure 1 comprend un réseau de cellules de mémoire 28, un sélecteur de ligne de données 24, un amplificateur de lecture 26, un circuit de correction d'erreur 20, un générateur de parité 16, un décodeur de parite 18, un circuit de génération de bit erroné 14, un amplificateur-séparateur de sortie 22, un amplificateur-séparateur d'entrée 12, et une structure d'entrée/sortie (E/S) 10. Le générateur de parité 16, le décodeur de parité 18 et le circuit de correction d'erreur 20 constituent un circuit CCE classique.L'amplificateur-séparateur d'entrée 12 est connecté à des broches d'entrée de la structure d'entrée/ sortie 10, pour convertir un niveau de données d'un multiplet de données (8 bits) reçu à partir de la structure d'entrée/ sortie, de façon à fournir l'autre niveau de données, convenant pour le circuit interne. Les données d'entrée Di sont respectivement appliquées par l'intermédiaire de lignes de données au générateur de parité 16 et au circuit de généra tion de bit erroné 14. A la réception des données d'entrée Di provenant de l'amplificateur-séparateur d'entrée 12, le générateur de parité 16 produit sur une borne de sortie un signal de sortie qui consiste en données de parité à 4 bits pwi.Ce signal de sortie est obtenu en utilisant un procédé connu correspondant au Code de Hamming Modifié, dans lequel les données d'entrée Di provenant de l'amplificateur-séparateur 12 sont converties en données de parité à 4 bits, et un autre signal de sortie est appliqué au décodeur de parité 18, qui est connecté à une sortie du générateur 16. Simultanément, après réception des données d'entrée Di provenant de l'amplificateur-séparateur d'entrée 12, le circuit de génération de bit erroné 14 produit un signal correspondant à une erreur sur 1 bit, portant sur un bit désigné quelconque des données d'entrée à 8 bits Di, en réponse à un signal d'adresse désignant une position de bit erroné, conformément à la présente invention.Un signal de sortie Dwi du générateur de bit erroné 14, correspondant à un signal d'erreur sur 1 bit, est appliqué à une ligne bus de données 30, et les données de parité à 4 bits Pwi provenant du générateur de parité 16 sont également appliquées à la ligne bus de données 30. Le signal de sortie Dwi et les données de parité Pwi sont également appliqués par la ligne bus de données 30 au sélecteur de ligne de données 24. L'ensemble de ces données (12 bits au total) est écrit par l'intermédiaire du sélecteur de ligne de données 24 dans une cellule de mémoire à 12 bits dans le réseau de cellules de mémoire 28, sous l'effet de la sélection par un décodeur de rangée et un décodeur de colonne (non représentés). On va maintenant décrire une opération de lecture de données enregistrées dans le réseau de cellules de mémoire 28. Les données à 12 bits qui sont enregistrées dans une cellule de mémoire désignée par les décodeurs de rangée et de colonne, comprenant des données d'écriture à 8 bits et leurs données de parité à 4 bits, sont lues sous l'effet d'une instruction de lecture de données, et elles sont appliquées à une entrée de l'amplificateur de lecture 24, par l'intermédiaire du sélecteur de ligne de données 24 et de la ligne bus de données 30. Le sélecteur de ligne de données 24 est prévu pour sélectionner les données d'écriture ou de lecture à 12 bits qui sont appliquées à des lignes de bit ou qui proviennent de lignes de bit dans le réseau de cellules de mémoire 28.L'amplificateur de lecture 26 qui détecte et amplifie les données de lecture provenant du réseau de cellules de mémoire 28, applique au générateur de parité 16 son signal de sortie qui comprend les données de lecture à 8 bits Doi et les données de parité à 4 bits Poi. Simultanément, le circuit de correction d'erreur 20 reçoit également les données de lecture à 8 bits Doi. A partir des signaux de sortie de l'amplificateur de lecture 26, le générateur de parité 16 produit des données de parité à 4 bits Pri qui sont appliquées au décodeur de parité 18, et ces données de parité Pri sont générées par le générateur de parité à la fois à partir des données de lecture à 8 bits Doi et à partir des données de parité à 4 bits Poi.Le décodeur de parité 18 produit des données Pdi pour désigner une position de l'erreur portant sur 1 bit qui est présente dans les données de lecture à 8 bits Doi, sous l'effet de l'application des données de parité à 4 bits Pri. Le circuit de correction d'erreur 20, comprenant de façon habituelle huit portes OU-EXCLUSIF, corrige le bit errond unique des données de lecture à 8 bits Doi, conformément aux données Pdi pour la détermination de la position du bit erroné que fournit le décodeur de parité 18, et le signal de sortie corrigé de ce circuit est ensuite appliqué, par l'intermédiaire de l'amplificateur-séparateur de sortie 22, à la broche de sortie de la structure d'entrée/sortie 10.L'opération de correction d'erreur sera donc contrôlée à l'aide du dispositif CCE après l'écriture dans le réseau de cellules de mémoire d'un signal présentant une erreur sur un seul bit, qui est généré par le circuit de génération de bit erroné 14, connecté entre l'amplificateur-séparateur d'entrée 12 et le sélecteur de ligne de données 24, grâce à quoi on pourra mesurer de façon relativement complète le temps d'accès de lecture et la consommation de courant du dispositif CCE. La figure 2 représente un mode de réalisation préf é- ré du circuit de génération de bit erroné conforme à la présente invention. Un circuit décodeur 40 et un circuitdeg#r#ratI# d'erreur 50 constituent le circuit de génération de bit erroné 14. Le circuit décodeur 40 génère des signaux logiques pour sélectionner une position d'erreur, et il comprend huit portes NON-ET 41 à 48, chacune de ces portes ayant quatre bornes d'entrée. Une première borne d'entrée de chaque porte NON-ET est connectée de façon à recevoir un signal de commande CH, et des seconde, troisième et quatrième bornes d'entrée de ces portes sont respectivement connectées à une combinaison de signaux d'adresse A0 à A2 et de signaux d'adresse inversés correspondants A0 à A2, comme le montre la figure 2. Le circuit de génération d'erreur 50 produit des données de bit erroné sous la dépendance du signal de sortie logique du circuit décodeur 40, et il comprend huit portes NON-OU EXCLUSIF 51 à 58, chacune de ces portes ayant deux bornes d'entrée. Une première borne d'entrée de chaque porte NON-OU EXCLUSIF est connectée à une sortie d'une porte NON-ET respective correspondante dans le circuit décodeur 40, et une seconde borne d'entrée de chaque porte est connectée à chaque bit correspondant dans des données à 8 bits DO à D7. On va maintenant expliquer le fonctionnement du circuit 14 qui est représenté sur la figure 2. Le signal de commande CH commande un signal de sortie de chacune des portes NON-ET 41 à 48 dans le circuit décodeur 40, de façon à déterminer si la porte NON-ET correspondante est validée ou invalidée. Lorsque le signal de commande CH est dans l'état logique HAUT, toutes les portes NON-ET sont validées. Au contraire, lorsque le signal de commande est dans l'état logique BAS, toutes les portes NON-ET sont invalidées.Par conséquent lorsque les portes NON-ET 41 à 48 sont invalidées, les signaux de sortie de toutes les portes NON-ET correspondantes sont placés dans un état HAUT, tandis que lorsque les portes NON-ET 41 à 48 sont validées, l'une d'elles est sélectionnée conformément à une combinaison logique des signaux d'adresse AO à A2 et des signaux d'adresse inversés A0 à A2, de façon à présenter en sortie un signal logique BAS. Ensuite, si le signal de sortie à l'état logique HAUT provenant de chacune des portes NON-ET 41 à 48 est appliqué à la première borne de chacune des portes NON-OU EXCLUSIF 51 à 58, ces dernières produisent des signaux de sortie identiques aux signaux de données d'entrée DO à D7.Cependant, lorsque l'un quelconque des signaux de sortie des portes NON-ET 41 à 48 est placé dans un état HAUT, et lorsque le signal à l'état HAUT est appliqué à la première borne d'entrée correspondante des portes NON-OU EXCLUSIF 51 à 58, le signal de sortie de la porte NON-OU EXCLUSIF correspondante devient un signal ayant un état logique inversé par rapport au signal de données d'entrée d'origine. Par conséquent, lorsque le circuit décodeur 40 est invalidé, le circuit de génération d'erreur 50 produit des données d'entrée à 8 bits DO à D7 ne présentant pas de bit erroné, tandis que lorsque le circuit décodeur 40 est validé, le circuit de génération d'erreur produit des données d'entrée à 8 bits présentant un bit erroné, dans lesquelles un seul bit désigné par le signal d'adresse AO-Al présente un état logique inversé. Comme décrit.ci-dessus, lorsque le circuit de géné- ration de bit erroné conforme à la présente invention est introduit dans un dispositif de mémoire non volatile à semiconducteurs comportant un circuit CCE incorporé, on peut tester de façon effective l'opération de correction du circuit CCE. La description qui précède ne montre qu'un mode de réalisation préféré de l'invention. L'homme de l'art pourra y apporter de nombreuses modifications sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire non volatile à semiconducteurs comprenant un générateur de parité (16) destiné à générer des bits spécifiés de données de parité (Pwi) conformément à des données d'entrée (Di) reçues à partir d'un amplificateur-séparateur d'entrée (12); des moyens (24) pour écrire les données d'entrée (Di) et les données de parité (Pwi) dans un réseau de cellules de mémoire (28); et des moyens (20) destinés à corriger un bit erroné parmi les données d'entrée (Di), après avoir lu les données d'entrée (Di) et les données de parité (Pwi) dans le réseau de cellules de mémoire (28), et à fournir ensuite les données corrigées, caractérisé en ce qu'il comprend des moyens de génération de bit erroné (14) qui sont connectés entre l'amplificateurséparateur d'entrée (12) et le réseau de cellules de mémoire (28), dans le but de générer un signal de bit erroné pour un bit sélectionné des données d'entrée, en réponse à un signal de commande (CH) et à un signal d'adresse (AO-A2; AO-A2). 2. Dispositif de mémoire non volatile à semiconducteurs selon la revendication 1, caractérisé en ce que les moyens de génération de bit erroné (14) comprennent un ensemble de portes NON-ET (41-48), en un nombre égal à celui des bits de données d'entrée (D0-D7), qui sont destinées à recevoir une combinaison du signal de commande (CH) et du signal d'adresse (AO-A2; A0-A2), et un ensemble de portes NON-OU EXCLUSIF (51-58) dont chaque première entrée correspond à chaque sortie (E0-E7) des portes NON-ET (41-48), et dont chaque seconde entrée correspond à chacun des bits de données (DO-D7).