FR 2633433 A1 19891229 FR 8908558 A 19890627 La presente inventrons ee rapporte aux mémoires dynamiques non volatiles à semiconducteur, et plus particulièrement à une mémoire sorte effaçable et prograinnable. Les besoins croissants de haute perfornance et de fiabilité des systèmes calculateurs numériques ont entravé une forte demande d'une mémoire non volatile à semiconducteur ayant une grande capacité de stockage de données, pour remplacer un dispositif externe de stockage de données, déja existant, tel qu'un dispositif de lecture/écriture à disquette magnétique, dispositif à disque dur, etc. Bien que les mémoires mortes effaçables et programmables électriquement actuellement disponibles aient une valeur technique autorisant l'exécution très rapide et fiable d'une opération de lecturefecriture de données, ces mémoires n'ont pas été améliorées pour obtenir une capacité de stockage de données suffisante. L'une des causes du problème précité réside dans le fait que, dans une mémoire morte classique effaçable et programmable électriquement ci-après brièvement appelée " EEPROM", chaque cellule de mémoire pour stocker une donnée de 1 bit est fondamentalement constituée par deux transistors. Avec un tel agencement, il est impossible de diminuer simplement la surface d'une cellule sur une plaquette substrat sans recourir å une technique spécialisée de fabrication d'éléments d haute intégration.Toutefois, dans l'état actuel des techniques de fabrication de semiconducteurs, la technique de fabrication de tels éléments n'est pas au point. neume parfaitement au point, cette technique de fabrication d'éléments spécifiques implique une faible productivité excluant la possibilité d'applications pratiques. Pour résoudre le problème considéré, on a récemment proposé un type spécifique d'EEPROX, ayant une structura dite cellule EABD", lAID signifiant NON-ET comme l'homme de l'art le sait, dans laquelle, chaque cellule de mémoire n'est constituée que par un seul transistor (transistor å effet de champ), et plusieurs cellules de mémoire sont connectées en série dans chaque arrangement, cela permettant de diminuer notablement le nombre de portions de contact entre l'arrangement de cellules et la ligne de bit correspondante, de sorte que la densité d'intégration peut être considérablement augmentée. Toutefois, 1'EEPR0X å "cellule MAID" actuellement proposée souffre d'une insuffisance de fiabilité lors d'une opération de lecture de données. Plus spécifiquement, dans une mémoire de ce type, des charges électriques Cpar exemple des électrons) stockées dans une grille flottante Cfloating gate) d'un transistor d'une cellule de mémoire sélectionnée sont déchargées et cela déplace la valeur de seuil dans une direction de polarité négative, ce qui a pour effet de stocker une donnée 1" logique dans la cellule de mémoire sélectionnée. Des électrons sont injectés dans la grille flottante du transistor de la cellule de mémoire sélectionnée, pour déplacer sa valeur de seuil dans une direction de polarité positive, une donnée bor logique étant ainsi stockée dans la cellule de mémoire sélectionnée. Dans un exemple typique, lorsqu'un nier logique est écrit, la valeur de seuil de la cellule de mémoire sélectionnée est au noins & 2 V, et lorsque la donnée *0" logique est écrite, la valeur de seuil de la cellule de mémoire sélectionnée n'excède pas + 3 V : la différence entre ces tensions tombe å l'intérieur d'une plage 5 Y.Une différence aussi faible entre les valeurs de seuil a pour effet de dégrader la fiabilité d'une opération de lecture de donnée, comme décrit plus loin. Dans 1sEPR0X de ce type, lorsqu'une donnée stockée dans une cellule de mémoire désirée est lue, un potentiel de niveau ',L" (par exemple 0 volt) est appliqué å une ligne de mot connectée à la cellule de mémoire sélectionnée.Dans cet état, on décele si un courant est fourni à un arrangement de cellule lAID incluant la cellule de mémoire sélectionnée, afin de déterminer si c'est une donnée "1" ou Ncr logique qui est stockée dans la cellule de mémoire. si le niveau de potentiel 'H" est maintenu appliqué aux lignes de mot non sélectionnées dans un tel cycle de lecture de donnée, la valeur de seuil de Id cellule de mémoire stockant la donnée "1" logique est graduellement déplacée dans une direction de polarité positive.Si la différence entre la valeur de seuil obtenue lorsque la donnée "1" logique est stockée dans la cellule de mémoire et celle obtenue lorsque c'est la donnée or qui est stockée est faible, un léger déplacement de la valeur de seuil est alors la cause d'une erreur certaine de lecture de la donnée. la probabilité de génération de l'erreur de lecture est d'autant plus grande que le nombre de cycles de lecture de l'BBPROX est plus grand. En outre, lorsque des opérations d'écriture et d'effacement de données sont répétées en grand nombre, les variations des valeurs de seuil des cellules de mémoire augmentent. Si la valeur de seuil de la cellule de mémoire effacée est inopportunément déplacée de manière å être une valeur relativement importante ayant une polarité positive, la cellule de mémoire en état d'effacement ne peut pas être validée si l'on utilise la tension de source d'alimentation Vcc en tant que potentiel de niveau "H" à appliquer, dans le mode de lecture suivant, aux lignes de mot non sélectionnées. Ceci conduit à un accroissement inadmissible du nombre des erreurs de lecture dans l'BEPROX dont la fiabilité de fonctionnement se trouve alors compromise. La présente invention a donc pour but de parvenir à une mémoire morte effaçable et programmable électriquement, améliorée, qui aura une intégration poussée afin d'obtenir une grande capacité de stockage de données et présentera une excellente fiabilité de fonctionnement. Conformément au but susmentionné, la présente invention vise un dispositif spécifique de mémoire dynamique non volatile, comprenant un substrat semiconducteur, des lignes de bit agencées au-dessus du substrat et des cellules de mémoire programmables connectées à ces lignes de bit. L'ensemble des cellules de mémoire comporte des blocs formant chacun une cellule BOX-ET, dits "blocs cellules J U Dw, comprenant chacun (1) un transistor de sélection connecté a une ligne de bit correspondante et L'objet de l'invention peut aussi être présenté sous les divers aspects suivants 1. Un dispositif de mémoire dynamique non volatile à semiconducteur, comprenant en combinaison (a) un substrat semiconducteur; (b) des lignes de bit parallèles prévues au-dessus dudit substrat;; (c) un ensemble de cellules de mémoire connectées auxdites lignes de bit, ledit ensemble de cellules de mémoire comprenant des blocs dits blocs cellules lAID constituant des cellules XO-ET, chaque bloc ayant un transistor de sélection connecté & une ligne de bit correspondante et un arrangement série de transistors de cellules de mémoire connecté, en son premier noeud, audit transistor de sélection et connecté, en son deuxième noeud, audit substrat, chacun desdits transistors de cellules de mémoire ayant une couche de stockage de porteurs et une grille de commande; (d > des lignes de mot parallèles prévues audessus dudit substrat et connectées aux grilles de commande desdits transistors de cellules de mémoire;; et (e) des moyens d'application de tension pour lire une donnée stockée dans un transistor de cellule de mémoire sélectionnée dans un certain bloc cellule lAID, cela dans un mode de lecture de données dudit dispositif, en rendant conducteur un transistor de sélection dudit bloc cellule lAID, pour connecter ainsi ce bloc cellule å une ligne de bit spécifique y associée, en appliquant une tension de niveau WLw å une ligne de mot connectée audit transistor de cellule de mémoire sélectionnée, et en appliquant un signal de tension impulsionnel ayant un niveau X aux lignes de mot restantes dans ledit bloc cellule MAID; 2.Un dispositif selon 1, dans lequel lesdits moyens d'application de tension comprennent des moyens de circuit pour générer. en tant que dit signal de tension impulsionnel, un signal de tension ayant un potentiel supérieur å une tension de source d'alirentation dudit dispositif; 3. Un dispositif selon 1, dans lequel lesdits moyens d'application de tension comprennent des moyens de circuit pour générer, en tant que dit signal de tension impulsionnel ayant le niveau "H", un signal de tension dont le potentiel est supérieur a la tension de source d'alimentation dudit dispositif et dont la largeur d'impulsion spécifique est plus courte qu'une période d'un cycle de lecture dudit dispositif; 4.Un dispositif selon 2, dans lequel le signal de tension possède un niveau de tension présélectionné supérieur à la tension de source d'alimentation et inférieur a une tension de niveau "H" utilisée dans les modes d'écriture et d'effacement dudit dispositif; 5. Un dispositif selon 3, dans lequel lesdits moyens de circuit génèrent le signal de tension de manière à avoir un niveau de tension présélectionné supérieur à la tension de source d'alimentation et inférieur à une tension de niveau "H" utilisée dans les modes d'écriture et d'effacement dudit dispositif; 6.Un dispositif selon 5, dans lequel lesdits moyens de circuit comprennent -des circuits survolteurs connectés auxdites lignes de mot, et un circuit temporisateur pour établir un temps d'application de tension correspondant à la largeur d'impulsion du signal de tension ayant le niveau de tension presélectionné; 7.Un dispositif de mémoire morte effaçable et programmable électriquement, dite EEPROX, comprenant en coolinaison (a > un substrat semiconducteur; (b) des lignes de bit parallèles prévues au-dessus dudit substrat; (c) des lignes de mot parallèles prévues au-dessus dudit substrat, pour former des intersections avec lesdites lignes de bit;; (d > des transistors à effet de champ, à deux grilles, prévus aux points d'intersection desdites lignes de bit et lignes de mot, pour servir de cellules de mémoire, lesdits transistors formant un arrangement de cellules qui comporte un circuit série de transistorscellules, pour constituer une structure de cellule ION-BT dite structure cellule lAID, chacun desdits transistors-cellules ayant une grille électriquement flottante et une grille de commande qui est connectée å une ligne de mot correspondante;; (e) un transistor & effet de champ ayant une couche-grille et prévu dans ledit arrangement de cellules pour faire office de premier transistor de sélection aux fins de connexion sélective dudit arrangement de cellules, en une extremite de celui-ci, à une ligne de bit correspondante; (f) un transistor à effet de champ ayant une couche formant grille et prévu dans ledit arrangement de cellules pour faire office de deuxième transistor de sélection aux fins de connexion sélective dudit arrangement de cellules, à l'autre extrémité de celui-ci, à un potentiel de masse; (g) une première et une deuxième ligne de commande de grille connectées auxdites couches-grilles dudit premier et dudit deuxième transistor de sélection; et (h) des moyens de lecture de données connectés auxdites lignes de mot et auxdites première et deuxième lignes de commande de grille afin d'effectuer, lorsqu'une cellule dey rez sélectionnée parmi lesdites cellules de mémoire dans ledit arrangement de cellules est soumise a une opération de lecture dans un mode de lecture de donnée, l'application auxdites première et deuxièMe lignes de commande de grille d'une première tension de niveau qEt suffisamment élevé pour rendre électriquement conducteurs lesdits premier et deuxième transistors de sélection et connecter ainsi ledit arrangement de cellules å une ligne de bit spécifique qui lui est associée et au potentiel de masse, et afin d'effectuer l'application d'une tension de niveau 'L a une ligne de mot sélectionnée connectée à ladite cellule désirée, et effectuer l'application d'une deuxième tension de niveau ZKt supérieure à ladite première tension de niveau "H"-aux lignes de sot non sélectionnées connectes aux cellules restantes dans ledit arrangement de cellules, ce par l'effet de quoi la donne désirée est lue dans ladite cellule désirée 8.Un dispositif selon 7, dans lequel c'est à l'intérieur d'une période présélectionnée plus..#urte qu'un cycle de lecture que lesdits moyens de lecture de données appliquent la deuxième tension de niveau CH" auxdites lignes de mot non sélectionnées; 9.Un dispositif selon 8, dans lequel lesdits layons de lecture de données appliquent la deuxième tension de niveau "H" auxdites lignes de not non sélectionnées, cela à l'intérieur de la période présélectionnée, au début dudit cycle de lecture, et appliquent la tension de niveau "L" auxdites première et deuxième lignes de commande de grille, a ladite ligne de not sélectionnée et auxdites lignes de sot non sélectionnées, pendant la période restante de chaque cycle de lecture; 10.Un dispositif selon 9, dans lequel la première tension de niveau "B' possède un potentiel sensiblement égal à celui de la tension de la source d'alimentation, tandis que la deuxième tension de niveau "H" possède un potentiel supérieur å celui de la source d'aîinentation; 11. Un dispositif selon 10, dans lequel la tension de niveau IL" possède un potentiel sensiblement égal å un potentiel de nasse dudit substrat. Les caractéristiques et avantages de l'invention apparaîtront plus complètement dans la description présentée dans ce qui suit, a titre d'exemple non limitatif, en se reportant aux dessins annexés dont les figures représentent - la figure 1, un schema montrant une configuration de circuit d'une partie matrice de cellules de mémoire d'une mémoire sorts effaçable et programmable électriquement - "EEPROM" selon une appellation connue de l'homme de l'art - conforme d une forte de réalisation préférée de la présente invention;; - la figure 2, un schéma d'une- vue en plan d'un bloc cellule incluant un transistor de sélection et des transistors de cellules de mémoire - la figure 3, une vue en coupe du bloc cellule prise le long de la ligne 111-111 de la figure 2; - la figure 4, une autre vue en coupe du bloc cellule. prise le long de la ligne IV-IV de la figure 2; - la figure 5, un chronogramme montrant certains profils typiques de signaux de tension qui sont générés aux parties principales de l'EEPROX dans le mode effacement et dans le mode écriture;; - la figure 6, un chronogramme montrant certains profils typiques de signaux de tension qui sont générés aux parties principales de l'EEPROK dans le mode lecture de celle-ci; et - la figure 7, un schéma montrant en détail la configuration. d'un circuit périphérique d'attaque de la partie matrice de cellules de mémoire de l'EBPROX. Sur la figure 1, une mémoire morte électriquement effaçable et programmable, ci-après brièvement appelée EEPROX, conforme à une forme de réalisation préférée de la présente invention, comporte une partie matrice de cellules de mémoire, globalement désignée par la référence 10. La partie cellules de mémoire 10 comprend un nombre choisi de lignes de bit parallèles 3Ll, BL2, ..., BLn (dans ce qui suit, l'une quelconque de ces lignes de bit, arbitrairement choisie, est désignée par le symbole de référence zBLi"), des lignes de mot parallèles VLl, WL2, ..., et des cellules de mémoire X respectivenent agencées aux points d'intersection de ces lignes de bit et de mot. Comme représenté sur la figure 1, les cellules de mémoire X connectées aux lignes de bit BL dans la partie mémoire 10 sont reparties en sous-arrangements, dits "blocs cellules lAID", lAID signifiant XON-ET, ou plus simplement appelés "blocs cellules, à savoir Bl, B2, ..., chacun comprenant un premier et un deuxième transistor de sélection Qsl et Qs2 et ut nombre choisi de cellules de mémoire A. Chacun des transistors de sélection Qsl et Qs2 est constitué par un transistor métal-oxyde à effet de champ, que l'homme de l'art appelle XOSFET, du type à une seule grille ("gate"). Chaque cellule de noire M est constituée essentiellement par un XOSFET du type à double grille, ayant une grille flottante et une grille de commande. On remarquera que, sur la figure l, seuls les blocs cellules MAJD BS, B2, ..., Bn,respectivement connectés aux lignes de bit BLl, BL2, ...BLn, sont représentes en détail, afin de préserver la clarté du dessin. Dans l'arrangement série de transistors dans chaque bloc cellule NAND Bi, la première borne (c'est-å-dire un drain du transistor de cellule de mémoire Ali > est connectée à une ligne de bit correspondante BLi via le premier transistor de sélection Qsl, et l'autre borne (c'est-å-dire la source du transistor de cellule de mémoire X4i) de ce bloc est connectée à un potentiel de source correspondant Vs via le deuxième transistor de sélection Qs?. Les cellules de mémoire A dans chaque bloc cellule Bi sont constituees par des transistors de cellule de mémoire Xl, X2, ..., An connectés en série de manière a constituer ce que l'on appelle une structure de "cellule NAND" (c'est-a-dire de "cellule XO-LT"). Dans la description suivante, le nombre de transistors de cellule de mémoire inclus dans chaque bloc cellule est établi de manière à être aussi petit que "4", aux fins de commodité d'exposé. Toutefois, en pratique, ce nombre sera de "8" ou "16". Les transistors de sélection Qs et les transistors A de cellule de mémoire sont connectés aux noeuds des lignes de bit et de mot, BL et VL, comme représenté sur la figure l, pour constituer ainsi une configuration en matrice de cellules. On notera que les lignes SG1 et SG2 respectivement connectées au premier et au deuxième transistor de sélection Qsl et Qs2 sont souvent appelées "lignes de commande de grille" dans la présente description. Comme représenté sur la figure 2, un bloc cellule NAND (par exemple "B1" possède un trou de contact 20 sur une plaquette substrat 22 en silicium à léger dopage du type P. Une couche conductrice pour connexion 24 est formée de manière isolée pardessus les transistors de sélection Qsl et Qs2 connectes en série, et les transistors AI à X4 de cellule de mémoire. La couche conductrice pour connexion 24 peut être une couche d'aluminium s'étendant parallèlement à l'arrangement des transistors Qs et N. En outre, sur les vues en coupe representées sur les figures 3 et 4, on peut voir que l'arrangement de transistors dans le bloc cellule BABD Bl est formé sur une zone de surface de substrat qui est entourée par une couche isolante 26, pour isoler les éléments formés sur le substrat 22.On peut voir plus clairement sur la figure 3 qu'un AOSFET Xl constituant une cellule de mémoire (d'autres cellules de mémoire ont un agencement identique a celui du AOSFET AI) possède une première couche de polysilicium 28 disposée, avec isolement au moyen d'un film d'oxyde thermlque 30, au-dessus du substrat 22, et une deuxième couche de polysilicium 32 disposee au-dessus de la couche 28 en étant isolée grâce a une couche isolante en oxyde thermique 34.La première couche de polysilicium 28 agit en tant que grille flottante du XOSFET Xi, tandis que la deuxième couche de polysilicium 32 sert de grille de commande du AOSFET Ai. La grille de commande 32 s'étend de manière continue dans une direction, pour constituer la ligne de mot (une ligne de mot VLl dans le cas de la cellule de mémoire Xl). Le transistor de sélection Qsl possède une couche de polysilicium 36 disposée de manière isolante au-dessus de substrat 22. Le transistor de sélection Qs2 comporte une couche de polysilicium 38 disposée, avec isolement, au-dessus du substrat 22. Ces couches de polysiliclun 36 et 38 servent de grille de commande des transistors de sélection respectifs Qsl et Qs2. Comme représenté sur la figure 3, la grille flottante 28 s'étend sur la couche isolante 26 d'isolement de l'élément, et, dans chaque cellule Ai, une capacité de couplage Cfs entre la grille flottante 28 et le substrat 22 est établie de manière à être plus petite qu'une capacité de couplage Ccs entre la grille flottante 28 et la grille de commande 33, de sorte qu'une opération d'écritureflecture de données ne peut être effectuée qu'en déplaçant des électrons par effet tunnel entre la grille flottante 28 et le substrat 22. Comme représenté sur la figure 4, des couches de diffusion & BR Par exemple, les couches de diffusion N 40 et 42 servent respectivement de drain et de source du transistor de sélection Qsl. Similairement, les couches de diffusion N 42 et 44 servent respectivement de drain et de source du transistor de cellule Il. La structure précitée est entièrement recouverte d'une couche isolante 54 formée par dépôt chimique en phase vapeur (CVD). Le trou de contact 20 susmentionné est formé dans cette couche isolante 54 obtenue par dépôt chimique en phase vapeur. la couche conductrice pour connexion 24 est en contact électrique avec le drain du transistor de sélection Qsl via le trou de contact 20, pour servir de ligne de bit de l'arrangement de cellule XAED ("lAID cell array"). Selon cette forme de réalisation, la grille de connande et la grille flottante de chacun des transistors de cellule de mémoire possèdent une largeur ou étendue de 1 pm et une largeur de canal de l pm. La grille flottante s'étend des deux côtés de la couche conductrice 24, ayant une largeur ou étendue de 1 pm par 1 pm, conne représenté sur la figure 2.Le premier film isolant de grille, 30 (voir figure 3), est utilisé sous la forme d'un film d'oxyde thermique ayant par exemple une épaisseur de 20 nanomètres; le deuxième film isolant de grille, 34, est utilisé sous la forme d'un film d'oxyde ayant par exemple une épaisseur de 35 nanonètres. Dans ce cas, les capacités de couplage Cfs et Cfc obtenues sont comme suit Cfs = e/O,O2 Cfc = 3.#/0,035 e désignant dans chaque cas la constante diélectrique du film d'oxyde thermique. Il est donc démontré que la structure de cellule lAID, dans cette forme de réalisation, satisfait aux conditions mentionnées plus haut. On va considérer de nouveau la figure l. Les lignes de mot VL et les lignes de commande de grille SGl et SG2 sont connectées å un ' > Row Decoder & Bootstrap Circuit", 100 c'est-å-dire un circuit survolteur et décodeur de ligne ("ligne" signifiant ici Zrangée", WrowF en langue anglaise). Ce circuit 100 reçoit un signal d'adresse qui lui est fourni depuis un terminal d'entrée d'adresse, 102. Le signal d'entrée d'adresse est aussi fourni å un circuit 104 détecteur de changement d'adresse. Le circuit détecteur de changement d'adresse 104 est connecté å un circuit de réglage de temps 106 incluant des circuits de retard.Le circuit de réglage de temps 106 est connecté au circuit survolteur et décodeur de ligne, 100. On va décrire ci-après > en se reportant au chronogramme représenté sur la figure 5, le fonctionnement de l'EEPROX du type & BR Dans la matrice de cellules de mémoire représentée sur la figure 1, on va considérer un bloc cellule NAND, B1 (les autres blocs opèrent d'une manière fondamentalement identique à celle du bloc å cellule lAID B1). Afin de réaliser l'opération d'effacement simultané, un potentiel à niveau bas, dit niveau "L" (par exemple O volt), est appliqué aux lignes de grille de commande SGl et SG2 à l'instant tl, comme représenté sur la figure 6, et les transistors de sélection Qsl et Qs2 sont rendus non-conducteurs. Il en résulte que le bloc cellule B1 est électriquement déconnecté de la ligne de bit correspondante BL1. Un potentiel de niveau "L" est appliqué aux lignes de mot VL1 à WL4, et un potentiel de substrat Vs est porté à un niveau haut, dit niveau "H" (par exemple 18 volts). Les potentiels Vbit de toutes les lignes de bit incluant les lignes de bit BLI et BL2 sont mis å un potentiel s niveau H (par exemple 18 volts). lorsque la tension est appliquée comice décrit ci-avant, un champ électrique est créé entre le substrat 22 et chaque grille de commande 32 (voir figure 4) de toutes les cellules de mémoire M incluant les cellules de mémoire M1 4 N4 (dans ce qui suint, lorsqu'on considère un bloc cellule NAND donné, les cellules de mémoire incluses dans ce bloc cellule NAND considéré sont désignées par "11, ..., M4"). Les électrons sont déchargés par effet tunnel, de la grille flottante 28 au substrat 22.Il en résulte que les valeurs de seuil des cellules de mémoire sont déplacées dans une direction de polarité négative, provoquant ainsi un état de stockage d'un "O" logique. L'EEPROA est alors mise à un mode écriture à l'instant t2. Par exemple, lorsque le bloc cellule NAND Bl est s~lectionn, l'LLPRDX écrit séquentiellement des données dans les cellules de mémoire Il -à M4 dans le bloc cellule Bl sélectionné.Dans ce cas, une cellule de nemoire spécifique X4 se trouvant être la plus éloignée du noeud entre le bloc cellule lAID Bl et la ligne de bit correspondante BL1 MI la plus proche du noeud entre le bloc cellule lAID Bl et la ligne de bit BLl est finalement soumise à une opération d'écriture de donnée. Par suite, dans le bloc cellule lAID sélectionné Bl, les opération d'écriture de données des cellules de mémoire X4, M3, X2 et Xl sont exécutées séquentiellement, dans l'ordre indiqué. Comme représenté sur la figure 6, dans le mode écriture de données, une tension d'enclenchement (potentiel intermédiaire dont la tension vaut la moitié d'une tension intensificatrice Vpp, soit 10 volts dans cette forme de réalisation) est appliquée à la ligne de grille de commande SGl, et le premier transistor de sélection Qsl est rendu conducteur. Le bloc cellule Bl est ainsi électriquement relié à la ligne de bit correspondante BLl. La ligne de grille de commande SG2 est maintenue à un potentiel a niveau wLZ (par exemple O volts).Le deuxième transistor de sélection Qs2 est donc rendu non conducteur, de sorte que le bloc cellule Bl est électriquement déconnecté du substrat 22, à la source du transistor de la cellule de mémoire 14. Â cet instant, le potentiel du substrat (potentiel de masse) Vs est lis au niveau "L" (0 volt). Afin d'écrire sélectivement une donnée, d'abord dans la cellule de mémoire X4, un potentiel à niveau "H" (déterminé dans la plage allant de 12 à 20 volts, par exemple 20 volts) est appliqué à l'instant t2 à la ligne de mot VL4 connectée à la grille de commande de la cellule de mémoire sélectionnée X4, alors qu'un potentiel à niveau "L" (0 volt) est appliqué aux lignes de mot non sélectionnées WLl a YLS. Le potentiel Vbit de la ligne de bit sélectionnée ELi est mis à un niveau "H" (18 volts), et les potentiels Vbit2, ..., Vbitm des lignes de bit non sélectionnées BL2, ..., ELM sont mis à une valeur intermédiaire (10 volts). La tension de grille de commande Vcg4 de la cellule choisie est mise au potentiel à niveau "P, et les tensions de grille de commande llogl, Vcg2 et Vcg3 des cellules restantes Xl à X3 sont Mises au potentiel intermédiaire, comme représenté sur la figure 6. Il en résulte la génération d'un fort champ électrique entre la grille de commande 32 de la cellule de mémoire sélectionnée X4 et le substrat 22, ce qui a pour effet que des électrons sont injectes par effet tunnel dans la grille flottante, via le drain.La valeur de seuil de la cellule de mémoire sélectionnée A4 est ainsi déplacée dans une direction de polarité positive, et une donnée "1" logique est stockée dans cette cellule. A ce moment-là, les valeurs de seuil des cellules non sélectionnées Xl à X3 ne sont pas sensiblement Modifiées. L'état de stockage de "0" logique est maintenu dans ces cellules pour la raison suivante :: dans la condition Ou les tensions de grille de commande de ces cellules Xl à 113 sont établies comme décrit dans ce qui précède, le champ électrique généré dans chaque cellule n'est pas assez fort pour provoquer l'injection d'électrons par effet tunnel dans la grille flottante de la cellule. Les valeurs de seuil des cellules de mémoire dans le bloc cellule NAND non sélectionné 2, adjacent au bloc cellule NAND sélectionné B1, ne sont pas sensiblement Modifiées; l'état de stockage d'un "0" logique est conservé.Cela est du a ce que le potentiel de ligne de bit Vbit2 du bloc cellule NAND B2 non sélectionné est mis & une valeur intermédiaire, de sorte que, dans ces cellules de mémoire non sélectionnées, il ap a pas de génération d'un champ électrique suffisant et que les électrons ne peuvent pas être injectés par effet tunnel dans ces grilles flottantes. Dans le bloc cellule lAID sélectionné B1, la cellule de mémoire X3 est alors, après la cellule de mémoire X4 > soumise à une opération sélective d'écriture de donnée. A l'instant t3, le potentiel à niveau " (20 volts) est appliqué à la ligne de mot VL3, de sorte que la tension de la grille de commande Vcg3 de la cellule K3 est mise au niveau de potentiel "H". Comme représenté sur la figure 6, les tensions de grille de commande Vcgl, Vcgs, et Vcg4 des cellules restantes Xl, M2 et X4 sont mises au potentiel intermediaire.De la même maniere que dans le cas envisage plus haut, il en resulte la génération d'un champ électrique dans la cellule sélectionnée X3, cela ayant pour effet que des électrons sont injectés par effet tunnel dans la grille flottante de la cellule 13. La valeur de seuil de la cellule sélectionn# X3 est donc déplacée dans une direction de polarité positive : une donnée "1" logique est stockée sélectivement dans la cellule 13. Après cela, les operations d'ecriture de donnée dans les cellules restantes X2 et Xl sont effectuées co m ormement a l'ordre d'ecriture indique plus haut. Lorsque 1'EEPROX est mise à un mode de lecture de données, a l'instant to, un potentiel d'enclenchement (par exemple 5 volts) est appliqué aux lignes de grille de commande SG1 et SG2, et le premier et le deuxième transistor de sélection Qsl et 462 sont rendus conducteurs, pour relier ainsi le bloc cellule El à la ligne de bit correspondante BLl et au potentiel de-substrat Vs. A cet instant-la, le potentiel de substrat Vs est mis au niveau ULU. Un cas de lecture d'une cellule de mémoire quelconque dans le bloc cellule lAID B1, par exemple de lecture de donnée stockée dans la cellule de memoire X3, va être décrit dans ce qui suit en se reportant à la figure 6. Comme représenté sur la figure 6, 1es potentiels Vsgl et Vsg2 du premier et du deuxième transistor de sélection Qsl et Qs2 sont mis au niveau ZhH a l'instant t7, en réponse à un changement dans le signal d'adresse, de sorte que ces transistors sont rendus conducteurs. I1 en resulte qu'une borne de l'arrangement de cellules lAID B1 est connectée a la ligne de bit correspondante BL1, et que l'autre borne de cet arrangement est connectée au potentiel de substrat Vs.Dans une telle condition, le potentiel Vw3 de la ligne de mot iLS de la cellule sélectionnée 13 est mis au niveau "L" (par exemple O V), alors que les potentiels de ligne de mot Vwl, Vw2 et Yw4 des cellules non sélectionnées Xl, 12 et X4 sont mis au niveau wH".,Le niveau "H" des potentiels Vwl, Vw2, Vw4 de ligne de mot est établi å une valeur sélectionnée spécifiquement, laquelle est suffisamment élevée pour que les cellules de mémoire Xl, 12 et 14 en condition d'effacement soient facilement enclenchées lorsque leur valeur de seuil excède la tension de la source d'alimentation Vcc (= 5 V), et est encore inférieure au potentiel de niveau "H" utilisé dans le mode d'écriture de donnée et/ou d'effacement. Dans cette forme de realisation, le niveau ZHZ des potentiels Vwl, Vw2 et Vw4 des lignes de mot est conçu pour être de 8 V.Avec l'application d'une telle tension, une opération de détection est effectuée pour déceler le passage d'un courant dans la cellule de mémoire sélectionnée K3, pour déterminer ainsi si c'est une donnée Zlw ou "O' logique qui est stockée dans la cellule de mémoire 13. Avec un tel agencement, lorsqu'une donnée stockée dans une cellule de mémoire quelconque dans un arrangement de cellule NAiD est lue, la tension de niveau "H", supérieure à la tension Vcc de la source d'alimentation, est appliquée aux lignes de mot connectées aux cellules restantes non sélectionnées dans l'arrangement de cellules lAID. Par conséquent, meme si les valeurs de seuil de ces cellules sont déplacées, l'erreur de lecture peut être efficacement supprimée ou empêchée. Cette suppression peut contribuer a l'amélioration de la fiabilité de fonctionnement de l'EEPRO1. Il convient de remarquer que, si le potentiel a niveau "H" > est appliqué de manière continue aux cellules de mémoire non sélectionnées Xl, X2 et X4, pendant une longue durée, alors que la cellule de mémoire 113 est en mode de lecture de donnée, la valeur de seuil de la cellule de mémoire à l'état "1" logique va être déplacée graduellement de la direction de polarité négative à la direction de polarité positive. Ce déplacement indésirable de niveau est la cause d'une opération de lecture erronée.Selon la présente invention, pour empêcher un tel déplacement de niveau indésirable, les tensions à ~niveau SE-,-VwI, w2 et Vw4, appliquées aux lignes de mot des cellules de mémoire non sélectionnées sont fournies sous forme de signaux de tension impulsionnelles, comme représenté sur la figure 6 La largeur d'impulsion T de la tension impulsionnelle est établie de manière å avoir une largeur constante, plus courte qu'une période T de cycle de lecture, et ne dépend pas de cette période de cycle de lecture T. Dans cette forme de réalisation, tenant compte de l'exécution d'une opération de détection par fourniture d'un courant å un amplificateur de détection, la largeur d'impulsion du niveau de tension "H" a établie dans une plage de 100 à 1000 nanosecondes, par exemple 200 nanosecondes. Les signaux de tension impulsionnelle Vwl, Vw2 et Vw2, ayant chacun un niveau de potentiel "H" > spécifique supérieur à celui te la source d'alimentation Vcc (typiquement 5 V) de ITEPHOX normale, qui sont fournis aux lignes de mot des cellules de mémoire non sélectionnées sus-mentionnées, peuvent être génères par le circuit survolteur et décodeur de ligne 100 représenté schématiquement sur la figure 1. Un agencement détaillé de ce circuit d'attaque périphérique est représenté sur la figure ?. Le circuit 104 de détection de changement d'adresse destiné à recevoir un signal d'entrée d'adresse est connecté à un décodeur de ligne ("row decoder") 150 par l'intermèdiaire d'un premier circuit de retard 152. La borne de sortie du premier circuit de retard 152 est connectée à un deuxième circuit de retard 154. Comme représenté sur la figure 7, le décodeur de ligne 150 est directement connecté aux lignes de commande de grille SG1 et SG2, et connecté aux lignes de iot VLî, VL2, VL3 et WL4 par l'intermédiaire des circuits survolteurs respectifs 156-1, 156-2, 156-3 et 156-4.Comme représente sur la figure 7, chaque circuit survolteur 156-i comprend quatre transistors Qbî à Qb4, un condensateur Cb et un inverseur 158. L'agencement interne de chaque circuit survolteur 156 est connu en soi, d'une manière générale, et n'exige aucun travail de conception particulier. Lorsqu'une adresse - de cellule a lire est changée vers un mode lecture de données, le circuit détecteur de changement d'adresse 104 détecte le changement d'adresse afin de genérer un signal d'impulsion ayant un niveau "H", en tant que signal de détection de changement d'adresse.Le signal de détection de changement d'adresse est fourni au premier circuit de retard 152; Le premier circuit de retard 152 émet un signal d'impulsion de, par exemple, 200 nanosecondes, en réponse au signal de détection de changement d'adresse. Pendant qu'un signal de sortie du premier circuit de retard 152 possède le niveau "H", le décodeur de ligne 150. est en condition validée. Par suite, un signal de sortie du décodeur de ligne 150 peut être appliqué aux circuits survolteurs 156. Selon la description illustrée expose dans ce qui prgcEde, lorsque la cellule de mémoire M3 est sélectionnée pour lecture de donnée dans le bloc cellule lAID B1, le potentiel à niveau "L" n'est appliqué qu'à un noeud X3 entre le décodeur de ligne 150 et le circuit survolteur I56-3. A ce moment-là, le potentiel à niveau eH" est appliqué aux noeuds NI, 12 et X4 entre le décodeur de ligne 150 et les autres circuits survolteurs 156-l, 156-2 ET 155-4. Un signal de sortie du premier circuit de retard 152 est fourni à une borne #1 par l'intermédiaire du deuxième circuit de retard 154. Lorsque le potentiel à la borne #1 est établi au niveau "H", le potentiel du signal de sortie du premier circuit de retard 152 est renforce. Le potentiel est accru, de la tension normale de la source d'alimentation (c'est-A-dire 5 V) à environ 7 à 8 V. Il en résulte que les lignes de mot WL1, n2 et VL4 des cellules de memoire non sélectionnées X1, X2 et X4 sont mises au potentiel renforcé.Apres cela (après écoulement d'un tsars z3, lorsque le potentiel du signal de sortie du premier circuit de retard 152 change et vient à un niveau ZL", le décodeur de ligne 150 est mis en condition d'invalidation. Il en resulte que les potentiels de tous les noeuds NI à F4 sont abaisses au niveau "L", et que les lignes de commande de grille SG1 et SG2 et toutes les lignes de mot Wtl à YL4 sont donc mises au niveau "L" (c'est-a-dire 0 V). Bien que l'invention ait ete décrite en considerant une forme de réalisation spécifique, l'homme de l'art comprendra que de nombreuses modifications sont possibles tout en restant dans le cadre de l'invention. Par exemple, dans la forme de réalisation présentée plus haut, on a décrit une cellule lAID du type à injection par effet tunnel, n'utilisant qu'un champ électrique dans la direction de l'épaisseur d'un film d'isolement de grille; toutefois la présente invention peut aussi être appliquée a une cellule NAND du type å injection d'électrons chauds. Une structure de cellule de mémoire du type à injection d'électrons chauds est identique à celle de la cenule du type a injection par effet tunnel, à l'exception du fait que les opérations d'écriture et d'effacement sont différentes.Ces opérations différentes vont être décrites en détail dans ce qui suit. ~Lorsqu'une opération d'effacement complet est exécutée, un transistor de sélection est rendu passant. Toutes les lignes de bit et de source et le substrat sont mis à 20 V, et toutes les lignes de mot sont mises a o V. Par suite, les électrons sont déchargés des grilles flottantes vers le substrat, dans toutes les cellules de mémoire, et les valeurs de seuil des cellules de Mémoire sont à un état négatif d'effacement. On va maintenant décrire une opération d'écriture de donnée, par exemple dans la cellule de mémoire X3 sur la figure 1.Une tension de 5 V est appliquée à la ligne de bit sélectionnée BLI, des tensions de 15 V sont appliquées aux lignes de grille SG1 et SGZ du transistor AOS sélectionné, une tension de 8 V est appliquée à la ligne de mot sélectionnée VL3, et des tensions de 15 V sont appliquées aux lignes de mot restantes, non sélectionnées, WL1, VL2 et VL4. A ce moment-là, la cellule de mémoire selectionnée X3 est soumise à un fonctionnement en pentode, et des électrons chauds sont générés et injectés dans la grille flottante. Les autres cellules de mémoire sont soumises à un fonctionnement en mode triode, du fait de tensions de grille suffisantes, et les électrons ne sont pas injectés.Une opération de lecture peut être accomplie comme dans la réalisation précédente. Dans la forme de réalisation envisagée plus haut, la cellule NAID décrite est constituée par quatre cellules de mémoire connectées en série. Toutefois des cellules de mémoire en nombre quelconque peuvent constituer la cellule lAID. En outre, bien que, dans la forme de réalisation envisagée plus haut, l'impulsion de lecture ait une tension supérieure à la tension de la source d'alimentation, la tension de la source d'alimentation Vcc peut être utilisée dans les cas où la variation des valeurs de seuil dans les cellules de mémoire est faible. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux dispositifs ou procédés qui viennent entre décrits uniquement å titre d'exemple non limitatif, sans sortir du cadre de l'invention. REVENDICATIONS : 1. Dispositif de mémoire dynamique non volatile à semiconducteur, caractérisé en ce qu'il comprend en combinaison (a) un substrat semiconducteur (22); (c) un ensemble de cellules de mémoire CX) connectées auxdites lignes de bit, ledit ensemble de cellules de mémoire comprenant des blocs (B) dits blocs cellules IABD (B) constituant des cellules ION-ET, chaque bloc ayant un transistor de sélection 2;;) connecté à une ligne de bit correspondante et un arrangement série de transistors de cellules de mémoire connecté, en son premier noeud, audit transistor de sélection et connecté, en son deuxième noeud, audit substrat, chacun desdits transistors de cellules de mémoire ayant une couche de stockage de porteurs (28) et une grille de commande (32); (d) des lignes de mot parallèles prévues au-dessus dudit substrat 22) et connectées aux grilles de commando desdit; transistors de cellules de mémoire (e) des noyons d'application de tension mémoire sélectionnée (X3) dans un certain bloc cellule NAND (B1), cela dans un iode de lecture de données dudit dispositif, en rendant conducteur un transistor de sélection dudit bloc cellule NAND, pour connecter ainsi ce bloc cellule à une ligne de bit spécifique CBL1) y associée, en appliquant une tension de niveau "L" à une ligne de mot WL3) connectée audit transistor de cellule de mémoire sélectionnée, et en appliquant un signal de tension iipulsionnel ayant un niveau 1E? aux lignes de mot restantes (WL1, WL2, WL4) dans ledit bloc cellule NAND. 2. Dispositif selon la revendication 1, caractérisé en ce que lesdits noyons d'application de tension comprennent dés noyons de circuit générer, en tant que dit signal de tension inpulsionnel, un signal de tension ayant un potentiel supérieur à une tension de source d'alimentation (Vcc) dudit dispositif. 3. Dispositif selon la revendication 1, caractérise en ce que lesdits moyens d'application de tension comprennent des noyens de circuit 104, 106; 152, 154, 156) pour générer, en tant que dit signal de tension impulsionnel ayant le niveau "H", un signal de tension dont le potentiel est supérieur à la tension de source d'alimentation dudit dispositif et dont la largeur d'impulsion spécifique est plus courte qu'une période (T? d'un cycle de lecture dudit dispositif. 4. Dispositif selon la revendication 2, caractérisé en ce que le signal de tension possède un niveau de tension preselectionné supérieur à la tension de source d'alimentation et inférieur à une tension de niveau "H" utilisée dans les iodes d'écriture et d'effacement dudit dispositif. 5. Dispositif selon la revendication 3, caractérisé en ce que lesdits moyens de circuit (100, 104, 106; 152, 154, 156) génèrent le signal de tension de manière à avoir un niveau de tension présélectionné supérieur à la tension de source d'alimentation et inférieur à une tension de niveau SEw utilisée dans les iodes d'écriture et d'effacement dudit dispositif. 6. Dispositif selon la revendication 5, caractérisé en ce que lesdits moyens de circuit comprennent dos circuits survolteurs connectés auxdites lignes de mot, et un circuit temporisateur pour établir un temps d'application de tension correspondant à la largueur d'impulsion du signal de tension ayant le niveau de tension presélectionné. 7. Dispositif de mémoire morte effaçable et programmable électriquement, dite BEPROX, caractérisé en ce qu'il comprend en combinaison : (a) un substrat semiconducteur (22); (c) des lignes de mot parallèles prévues au-dessus dudit substrat, pour former des intersections avec lesdites lignes de bit (BL);; (d) des transistors (M) à effet de champ, à deux grilles, prévus aux points d'intersection desdites lignes de bit et lignes de mot, pour servir de cellules de meoire, lesdits transistrrs formant un arrangement de cellules qui comporte un circuit série de transistors-cellules (M1, 12, 13, 14?, pour constituer une structure de cellule NON-ET dite structure cellule NAND, chacun desdits transistors-cellules ayant une grille électriquement flottante (28 > et une grille de commande (e) un transistor à effet de champ couchegrille et prévu dans ledit arrangement de cellules sélective dudit arrangement de cellules, en une extrémité de celui-ci, à une ligne de bit correspondante; (f) un transistor à effet de champ (Qs2) ayant une couche formant grille et prévu dans ledit arrangement de cellules (31) pour faire office de deuxième transistor de sélection aux fins de connexion sélective dudit arrangement de cellules, à l'autre extrémité de celui ci, d un potentiel de masse (Vs);; (g) une première et une deuxième ligne de commande de grille (SG1, SG23 connectées auxdites couches-grilles dudit premier et dudit deuxième transistor de sélection (Qsl, Qs2); et (h) des moyens de lecture de données (!G3) sélectionnée parmi lesdites cellules de mémoire dans ledit arrangement de cellules élevé pour rendre électriquement conducteurs lesdits premier et deuxième transistors de sélection et connecter ainsi ledit arrangement de cellules CB1) à une ligne de bit spécifique (BL1) qui lui est associée et au potentiel de masse, et afin d'effectuer l'application d'une tension de niveau "L" à une ligne de mot sélectionnée (WL3) connectée à ladite cellule désirée #I3'), et effectuer l'application d'une deuxième tension de niveau "H" supérieure à ladite première tension de niveau "H" aux lignes de mot non sélectionnées wL2, VL4 > connectées aux cellules restantes X2, 1634) dans ledit arrangement de cellules (b1), ce par l'effet de quoi la donnée désirée est lue dans ladite cellule désirée (M3). 8. Dispositif selon la revendication 7, caractérisé en ce que c'est à l'intérieur d'une période présélectionnée (X? plus courte qu'un cycle de lecture (T) que lesdits moyens de lecture de données appliquent la deuxième tension de niveau "H" auxdites lignes de mot non sélectionnées. 9. Dispositif selon la revendication 8, caractérisé en ce que lesdits moyens de lecture de données appliquent la deuxième tension de niveau "H" auxdites lignes de mot non sélectionnées, cela å l'intérieur de la période présélectionnée (T), au début dudit cycle de lecture (T), et appliquent la tension de niveau ZLw auxdites première et deuxième lignes de commande de grille, à ladite ligne de mot sélectionnée et auxdites lignes de mot non sélectionnées, pendant la période restante de chaque cycle de lecture (T). 10. Dispositif selon la revendication 9, caractérisé en ce que la première tension de niveau "H" possède un potentiel sensiblement égal celui de la tension de la source d'alimentation deuxième tension de niveau "H" possède un potentiel supérieur à celui de la source d'alimentation ~cc). 11. Dispositif selon la revendication 10, caractérisé en ce que la tension de niveau zLw possède un potentiel sensiblement égal à un potentiel de masse (Vs) dudit substrat