FR 2626695 A1 19890804 FR 8901136 A 19890130 APPAREIL DE ODNTR#lE DE DEMANDE La présente invention concerne un appareil de contrôle de demande pour contrôler les demandes faites à des mémoires de processeurs utilisées dans des systèmes ordinateurs. Dans un ordinateur utilisant une méthode de traitement de données par accès de page immédiat, la mémoire principale est généralement contrôlée page par page. L'absence du segment d'information souhaité dans la mémoire principale est considéré comme un défaut de page, qui fait générer un facteur dtinhibition empechant l'utilisation normale du processeur c'est-à-dire une interruption d'exécution. En réponse à la détection de l'apparition de cette interruption d'exécution, la page absente est appelée dans la mémoire principale. Ainsi, une page comportant le segment d'information requis est fournie par la mémoire auxillaire à la mémoire principale. En réponse à l'approvisionnement de cette page, I'exécution du programme est reprise depuis le début du bloc dtinstructions dans lequel l'interruption d'exécution a eété générée. Pour une technique d'appel de pages utilisable en cas de défaut de page, on peut se référer au document publié Européan Patent ND 0217168 AZ. Au moment de la reprise du programme, il faut annuler l'instruction partiellement exécutée pour permettre sa réexécution complète. Maintenant, supposons qu'on exécute une instruction qui, dans un ordinateur utilisant la technique de traitement de données par accès de page immédiat, a un opérande de longueur variable et nécessite une lecture des données en mémoire et leur stockage, soit pendant leur traitement soit après, ou nécessite le stockage du contenu d'un registre logiciel visible dans une mémoire. Si, au cours de l'exécution de cette instruction, une interruption d'exécution est générée due à la faute de page mentionnée ci-dessus et si le contenu de la mémoire ou de la mémoire visibLe du Logiciel est réécrit, l'exécution de l'instruction ne peut pas être reprise. Pour l'exécution d'une telle instruction, en l'état antérieur de l'art, il faut envoyer une demande de controle au début et à la fin de l'opérande. Ensuite, l'instruction est traitée après confirmation que toutes les pages nécessaires ont été fournies à la mémoire principale ou après avoir fourni la ou les pages nécessaires à la demande de controle et avoir confirmé cette opération. Toutefois, 11 exécution d'une instruction selon cette méthode utilisée dans l'art antérieur comporte un inconvénient : même en présence de données d'opérande sur la même page, il faut donner une liste de contrôle pour la fin de opérande de façon à confirmer que toutes les pages nécessaires ont bien été fournies à la mémoire principale. Un objet de la présente invention est donc de fournir un appareil de contrôle de demande ne présentant pas cet inconvénient. Selon un premier aspect de l'invention, on fournit un appareil de contrôle de demande pour l'exécution d'une instruction à opérande de longueur variable, gérant la mémoire principale dans une page contenant 2n octets par traitement de pagination sur demande et exécution d'une instruction ou d'une opération en unités d'opérande d'au plus 2m octets (n étant plus grand que m), ledit appareil comprenant des moyens de génération d'adresse pour générer une adresse;; des moyens de détection pour détecter la présence de données d'opérande sur la meme page en référençant les (n-m) bits de poids fort des n bits de poids faible d'une adresse effective générée par les moyens de génération d'adresse et des moyens pour modifier une demande à une mémoire et pour se dispenser d-'envoyer une demande contrôle inutile si le moyen de détection a détecté la présence desdites données d'opérande dans la meme page. Selon un deuxième aspect de 11 invention, on fournit un appareil de contrôle de demande pour l'exécution d'une instruction à opérande de longueur variable, gérant la mémoire principale dans une page comprenant 2n octets par traitement de pagination sur demande etr exécution d'une instruction ou d'une m opération en unités d'opérande d'au plus 2m octets (n étant plus grand que m), ledit appareil comprenant des moyens de génération d'adresse pour générer une adresse; des moyens de détection pour détecter la présence de données d'opérande sur la même page en référençant les (n-m+k) bits de poids fort des n bits de poids faible d'une adresse effective générée par les moyens de génération d'adresse et par les k bits de poids fort de la longueur d'opérande; et des moyens pour modifier une demande à une mémoire et pour se dispenser d'envoyer une demande contrôle inutile si le moyen de détection a détecté la présence desdites données d'opérande dans la même page. Ces caractéristiques et avantages de la présente invention ainsi que d'autres caractéristiques et avantages apparaitront plus clairement d'après la description détaillée ci-dessous et les dessins qui l'accompagnent, où : - la fig. 1 illustre la configuration d'un premier mode de réalisation préféré de l'invention; - la fig. 2 illustre la configuration du circuit de détection 57 de la fig. 1; - la fig. 3 illustre la configuration du circuit de jugement de raccordement 58 de la fig. 1; - les fig. 4, 5, 6 et 7 sont des diagrammes décrivant le fonctionnement du premier mode de réalisation préféré de l'invention; - les fig. 8A, 8B, 8C, 8D et SE sont des organigrammes décrivant le fonctionnement des instructions fixes de contrôle pour les instructions MVC (Manual Volume Control) utilisées dans le mode de réalisation préféré de l'invention;; - la fig. 9 illustre le format des instructions MVC utilisées dans le mode de réalisation préféré de l'invention; - les fig. 10A, lOB, 10C, 10D illustrent le mécanisme de correction de la longueur d'opérande; - la fig. 11 illustre la configuration d'un deuxième mode de réalisation préféré de l'invention; et - la fig. 12 illustre la configuration du circuit de détection 77 de la fig. 11. Dans les figures, les mêmes numéros de référence indiquent respectivement les mêmes élements de réalisation. En se référant à la fig. 1, un premier mode de réalisation préféré de la présente invention comprend un registre de mots d'instruction 1 pour le stockage d'un mot d'instruction fourni de l'extérieur; un registre 2 pour le stockage des parties non-opératives du mot d'instruction stocké dans le registre 1; un sélecteur 27 pour entrer et sélectionner le code-opération du mot d'instruction dans le registre 1; un registre 4 pour placer le code-opération fourni par le sélecteur 27 dans l'octet de poids faible et "O" dans chacun des quatre bits de poids fort; un registre 3 pour stocker des données provenant d'une mémoire ou d'une unité arthmétique; un bloc de registre général (appelé ci-après le fichier-registre" 5 utilisé pour la qualification d'index lorsqu'une adresse de tête a1 est générée selon le contenu de la zone X1 du mot d'instruction stocké dans le registre 2, comme le montre la fig. 9; un sélecteur 22 pour sélectionner une sortie fournie par le fichier-registre 5 en réponse è un signal. fourni par l'intermédiaire d'une ligne 42; un bloc de registre de base (appelé ci-après le fichier-registre) 7 utilisé pour la qualification de base lorsqu'une adresse de tête a1 est générée selon le contenu de la zone B1 du mot d'instruction stocké dans le registre 2, comme le montre la fig. 9; un sélecteur 23 pour sélectionner un contenu donné du fichier-registre 7 en réponse à un signal fourni par l'intermédiaire d'une ligne 43, un sélecteur 24 pour sélectionner le contenu de la zone D1 du mot d'instruction dans le registre 2 fourni par l'intermédiaire d'une ligne 44; un sélecteur 26 pour sélectionner le contenu de la zone Li du mot d'instruction dans le registre 2 fourni par l'intermédiaire d'une ligne 41; une mémoire de contrôle 19 pour lire une micro-instruction en réponse aux parties du contenu du registre 4 différentes du bit de poids faible; un sélecteur 28 pour sélectionner la micro-instruction lue par la mémoire de contrôle 19; un circuit de jugement de branchement 58 pour entrer le bit de poids faible dans le registre 4 fourni par l'intermédiaire d'une ligne 59; des sélecteurs 20 à 26 pour effectuer des sélections en réponse à une instruction constituant une partie de la sortie du sélecteur 28 fournie par l'intermédiaire d'une ligne 54; un additionneur générateur de longueurs d'opérande (appelé ci-après UAL :Unité Arithmétique et Logique) 31 fonctionnant avec les contenus sélectionnés par les sélecteurs 25 et 26; des registres 14 et 15 pour stocker les résultats des opérations fournis par l'UAL 31; un registre 16 pour stocker des parties de la sortie du sélecteur 28 telles que la zone de sélection d'un sélecteur 29, un code de demande à une mémoire et une zone d'entrée de données pour un décodeur 75 dans le circuit de jugement de branchement 58, comme le montre la fig. 3A; le sélecteur 29 pour séléctionner les contenus fournis par les registres 13 à 15 en réponse à la zone de sélection provenant du registre 16; un additionneur à trois entrées générateur d'adresses effectives (appelé ci-après UALA :Unité Arithmétique et Logique d'Adresses) 30 pour générer une adresse effective sur la base du résultat d'une sélection par le sélecteur 29 et de contenus fournis par les registres il et 12; un registre 17 pour le stockage des adresses effectives fournies par le UALA 30; un circuit de détection 57 pour détecter la présence certaine des données de l'opérande sur la même page avec les quatre bits de poids fort (12-8) parmi les 12 bits de poids faible de l'adresse effective fourni par l'UALA 30; et un registre 18 pour stocker un code de demande en provenance du registre 16. On va expliquer ensuite, en préliminaire à l'explication du fonctionnement du premier mode de réalisation de la présente invention, ce qu'est une instruction MVC de déplacement de chaine de caractère. Une instruction MVC est une instruction pour déplacer des données sur une mémoire représentée par une adresse de tête a1 d'un opérande et par les octets de sa longueur d'opérande L2. On décrira en détail ci-dessous le premier mode de réalisation préféré de l'invention par rapport à cette instruction MVC. En référence à la fig. 9 illustrant le format d'une instruction MVC, son mot d'instruction est représenté par 8 octets (64 bits. Huit bits de mots d'instruction O à 7 constituent le code opérande (code OP) de l'instruction MVC. Pour ce mode de réalisation, on se réfère expérimentalement au code OP par 01H. Les bits d'instruction 8 à 15 et huit autres bits 40 à 47 respectivement représentent la longueur d'opérande Li de l'opérande devant être transféré et la longueur de l'opérande L2 de l'espace-mémoire qui est sa destination, et chacun peut occuper une longueur allant d'un octet à 256 octets, ce dernier étant indiqué par "O" pour la totalité de la zone pertinente. Des groupes de quatre bits de mots d'instruction, 16 à 19 et 48 à 51, indiquent au registre général les nombres devant être utilisés pour la qualification d'index lors de la génération de l'adresse de tête a1 du premier opérande et lors de la génération de l'adresse de tête a2 du deuxième opérande respectivement. D'autres groupes de quatre bits chacun, 20 à 23 et 52 à 55, indiquent les nombres de registre de base devant être utilisés pour la qualification de base lors de la génération desdites adresses de tête al et a2. Les bits du mot d'instruction 24 à 39 et 56 à 63 indiquent les valeurs de destination lors de la génération desdites adresses de tête a1 et a2. On va ensuite décrire en détail l'opération qui se déroule lorsqu'une instruction MVC est exécutée dans le mode de réalisation de la présente invention. Se référant à la fig. 1, le mot d'instruction de l'instruction MVC est fourni au registre de mots d'instruction 1 (cycle-machine To des fig. 4, 5, 6 et 7). Puis, durant le cycle-machine T1 des fig. 4, 5, 6 et 7, les parties non-opératives du mot d'instruction sont fournies par le registre 1 au registre 2, et sont gardées dans le registre 2 jusqu'à ce que la demande de contrôle pour l'instruction MVC soit exécutée. Pendant la même étape (cycle-machine T1), pendant que le code-opération 01H du mot d'instruction MVC est fourni par le registre i à l'octet de poids faible du registre 4 par l'intermédiaire du sélecteur 27, chacun des quatre bits de poids fort du registre 4 reçoit "O" au même moment. Le registre 3 est prévu pour recevoir des données fournies par une mémoire, une unité arithmétique ou équivalent pour générer effectivement des adresses, pour mettre à jour les registres généraux, pour mettre à jour les registres de base ou autre. Ensuite, durant le cycle-machine T2 des fig. 4 à 7, le bloc de registre général (appelé ci-après le "fichier-registre") 5, utilisé pour la qualification d'index lorsque l'adresse a1 est générée selon le contenu de la zone Xi du mot d'instruction fourni au registre 2, est référencé par l'intermédiaire de la ligne de signal 42, et la sortie du fichier-registre 5 est envoyée au sélecteur 22. Le bloc de registre de base (appelé ci-après le "fichier-registre") 7, utilisé pour la qualification de base lorsque l'adresse de tête a1 est générée en fonction du contenu de la zone B1 du mot d'instruction, est référencé par l'intermédiaire de la ligne de signal 43, et sa sortie est envoyée au sélecteur 23.Le contenu de la zone 1 du mct d'instruction fourni par le registre 2 est envoyé au sélecteur 24 par l'intermédiaire de la ligne de signal 44. Le contenu de la zone Li du mot d'instruction provenant du registre 2 est envoyé au sélecteur 26 par l'intermédiaire de la ligne de signal 41. Durant la même étape la mémoire de contrôle 19 est référencée par les parties du registre 4 autres que le bit de poids faible, et la sortie est envoyée au sélecteur 28. La première étape de l'instruction est stockée dans le registre 4. C'es#a'.dire que ce qui est stocké est une valeur 001H, constituée par le code-opération de l'instruction MVC fournie par le registre i plus les quatre bits O de poids fort, de telle sorte que les contenus stockés dans les adresses de mémoire de contrôle 000E et 001H par l'intermédiaire d'une ligne de signal 49 sont envoyés au sélecteur 28 par l'intermédiaire des lignes de signal 51 et 52 respectivement. Le bit de poids faible du registre 4 est envoyé au circuit de jugement de branchement 58 par l'intermédiaire de la ligne de signal 50. En se référant maintenant à la fig. 3A, dans le circuit d'instruction de branchement 58, le bit de faible poids (W/R4) ) du registre 4 envoyé par l'intermédiaire de la ligne de signal 50 est reçu par une porte OU 38. A la première étape de chaque instruction, des valeurs (XO, X1 et X2) entrées dans le décodeur 75 par l'intermédiaire d'une ligne de signal 68 à la dernière étape du microprogamme de contrôle (MP) pour la totalité des instructions sont bloquées à "000" de telle sorte que les sorties tv Ys, Y2, Y3 et Y4) du décodeur 75 sont à "00000" et celles des sorties ET 33, 34, 35, 36 et 37 à "O". La sortie de la porte OU 38 dépend seulement du registre 4 entré par l'intermédiaire de la ligne de signal 50. De ce fait, la sortie de la porte OU 38 est "1", et elle est fournie au sélecteur 28 par l'intermédiaire d'une ligne de signal 69. Le sélecteur 28 sélectionne le microprogramme de contrôle MP fourni par la ligne de signal 52 de l'adresse 001H dans la mémoire de contrôle 19. La phase A de la fig. 8 montre le contenu du microprogrmme de contrôle MP représenté par l'adresse 001H. En fonction du contenu du microprogramme de contrôle MP sélectionné par le sélecteur 28 et fourni par l'intérmédiaire de la ligne de signal 54, les sélecteurs 22, 23 et 24 respectivement choisissent la sortie du fichier-registre 5, celle du fichier-registre 7 et la zone D1 du registre 2. Ces sorties de sélecteurs sont envoyées aux registres 11, 12 et 13 respectivement. Durant la même phase, en fonction du contenu fourni par le sélecteur 28 par l'intermédiaire de la ligne de signal 54, le sélecteur 25 choisit une valeur de longueur corrigée E1 et le sélecteur 26 sélectionne la zone Li du registre 2. Le UAL 31 additionne les résultats de ces sélections et envoie les sommes obtenues 11 au registre 14. On va décrire maintenant la manière dont la longueur d'opérande est corrigée. En supposant que l'adresse effective al est une adresse d'octet indicant l'adresse 000 dans une mémoire, la partie ombrée de la fig. 10A sera les données d'octets représentées par l'adresse effective a1. Si la longueur d'opérande Li est ici de 3 octets, l'opérande devrait être là comme l'indique la partie ombrée de la figure 103. Or, le dernier octet de l'opérande montré en fig. 10B peut être représenté en additionnant la longueur de l'opérande Il à l'adresse de tête de l'opérande, ctest-à-dire ai + L1 = OOG + 011 = 011, qui est l'octet indiqué par la partie ombrée de la fig. 10C.Ainsi, lorsqu'on doit rprésenter le dernier octet d'un opérande, la longueur L1 de l'opérande est corrigée en lui ajoutant une valeur de correction k1. Dans ce mode particulier de réalisation, la correction est obtenue en ajoutant une valeur de correction k1 = -1. Dans ce cas, la valeur de an + L1 + k1 (a1 + 11) est 010, elle peut représenter l'octet final des données de l'opérande. Le mécanisme expliqué ci-dessus génère la valeur corrigée de la longueur de l'opérande 11 en faisant additionner à L'UVAL 31 la longueur L1 de l'opérande et la valeur de correction k1. Durant la même phase que celle pendant laquelle se déroulent ces opérations, par les sorties du sélecteur 28, la zone de sélection du sélecteur 29, un code de demande indiquant le type de demande à la mémoire (demande de lecture, écriture ou autre) et les contenus de la zone de données de l'entrée du décodeur 75 du circuit de jugement de branchement 58 sont envoyés au registre 16. Parallèllement, les contenus de la zone de référence d'adresses auxquels on devra accéder durant le cycle machine suivant de la mémoire de contrôle 19 (appelé ci-après "la zone d'adresses suivante") sont envoyés au registre 4. Puis en cycle T3, la sortie du fichier-registre 5 provenant du registre 11, celle du fichier-registre 7 provenant du registre 12 et les contenus de la zone D1 provenant du registre 13 sont additionnés par l'UALA 30 pour générer l'adresse effective a1. Durant le cycle T2' excepté les contenus de la mémoire de contrôle 19 à son adresse 001H, les contenus de la zone de contrôle de sélection du sélecteur 29 ont été placés dans le registre 16, de telle sorte que le sélecteur 29 sélectionne les contenus du rgistre 13 en fonction des instructions qu'il a reçue s de la zone de contrôle de sélection par l'intermédiaire de la ligne de signal 56. (Voir phase A de la fig. 8, sortie de sélecteur 29 = registre 13). L'adresse effective ainsi générée est envoyée au registre 17 et, simultanément, à un registre 9 par l'intermédiaire. du sélecteur 20.Pour des raisons de simplicité d'explication, dans la description suivante, on suppose que la dimension de la page dans ce mode de réalisation préféré est de 212 octets. Comme on l'a mentionné auparavant, la longueur maximum d'opérande d'une instruction MVC dans ce mode de réalisation est de 28 octets (256 octets). De ce fait, les bits de poids fort (n-m) des bits de poids faible n de l'adresse effective sont les quatre (12 - 8) bits de poids forts de ses 12 bits de poids faible. Lesdits quatre bits sont envoyés par l'intermédiaire des lignes de signal 59, 60, 61 et 62 au circuit de détection 57 pour détecter la présence certaine des données d'opérante dans la même page. Se référant aux fig. 1 et 2, les quatre bits de poids fort des 12 bits de poids faible de l'adresse effective al, fournis par 1'LU 35 par l'intermédiaire des lignes de signal 59, 60, 61 et 62, sont entrés dans une porte NON-ET. A moins que chaque entrée ne soit à "1", le circuit ce détection 57 détecte la présence de toutes les données d'un opérande 1 dans la même page, et envoie 1 au circuit de jugement de branchement 58 par l'intermédiaire d'une ligne de signal 74. On va expliquer maintenant comment la présence de toutes les données d'un opérande 1 dans une même page peut être détectée à moins qu'un des quatre bits de poids fort des 12 bits de poids faible de l'adresse effective a1 ne soit à i. Dans ce mode de réalisation préférée, la page a une dimension de 212 octets, et la longueur maximum d'un opérande d'une instruction MVC est de 28 octets, de telle sorte que, si la longueur maximum d'un opérande de 256 octets est ajoutée à l'adresse de tête al de l'opérande après correction de la longueur de l'opérande et que la somme obtenue est présente dans la même page, les données d'un opérande 1 seront forcément présentes dans la même page.Donc, à moins que chacun des bits de poids fort des 12 bits de poids faible de l'adresse effective a1 ne soit à "1", même si la longueur d'opérande 11 (L1 + k1) de l'instruction MVC atteint la longueur maximum de 255, comme le montre le dessin 1 ci-dessous, il ne peut y avoir de retenue du bit de poids fort de l'adresse en page (le bit de poids fort des 12 bits de poids faibles de l'adresse effective a1) au bit le poids faible de l'adresse de la page (le 13ème bit de poids faible de l'adresse effective a1). Tableau 1 0,111011111111 4 bits de poids fort des 12 bits de poids faible | addition 11111111 Longueur maximum de l'opérande Bit de poids faible de l'adresse de la 20111111111111 page Pas de retenue La présence certaine des données d'une opérande 1 sur la même page peut être détectée en fonction des quatre bits de poids fort des 12 bits de poids faible de l'adresse effective a1 fournies par le mécanisme décrit ci-dessus par l'intermédiaire des lignes de signal 59, 60, 61 et 62.De plus, en fonction d'une valeur 102H (voir fig. 8, phase A, Adresse suuivante) fournie au registre 4 durant la même phase , comme dans le cycle T2, les adresses 102H et 103H de la mémoire de contrôle 19, excepté le bit de poids faible du registre A, sont envoyées aux sélecteurs 28 par l'intermédiaire des lignes de signal 51 et 52. Le bit de poids faible du registre 4 est envoyé au circuit de jugement de branchement 58 par l'intermédiaire de la ligne de signal 50. Dans le circuit de jugement de branchement 58, une entrée pour le décodeur 75 fournie au registre 16 par la phase A de la fig. 8 dans le cycle T2 est entrée dans le décodeur 75 par l'intermédiaire d'une ligne de signal 68 en cycle T3 (voir fig. 8, phase A, entrée du décodeur 75).Comme la valeur de l'entrée pour le décodeur 75 montre en phase A de la fig. 8 est 101, la sortie du décodeur 75 est 000e1, et seul le signal fourni par l'intermédiaire de la ligne de signal 74 est rendu effectif, à l'exception des lignes de signal 73, 72, 71, 70 et 74 fournissant les portes ET 33, 34, 35, 36 et 37. Ainsi, la porte ET 37 sort 1 si la sortie du circuit de détection 57, alimentée par l'intermédiaire de la ligne de signal 74, est à "1" , ou sort "O" si elle est "O". Les autres portes ET 33, 34, 35 et 36 sortent "O" quelles que soient les valeurs entrées par l'intermédiaire des lignes d'entrées 73, 72, 71 et 70. On va décrire maintenant les conditions de test de branchement 1 à 4, indiquées par les lignes de signal 73, 72, 71 et 70.Les conditions de test de branchement 1 à 4 sont des facteurs de test pour déterminer lequel des microprogrammes de contrôle MP stocké dans la mémcire de contrôle 19, entrés dans le sélecteur 28 par l'intermédiaire des lignes de signal 51 et 52, doit être utilisé. Leurs exemples incluent la duplication d'opérande. Le microprogramme MP d'une étape avant l'étape de lecture désigne laquelle de ces conditions de test de branchement doit être rendue effective (entrée du décodeur 75). Ces conditions de test de branchement ne seront pas décrites en détail individuellement ici parce qu'elles n'ont aucun rapport avec ce mode de réalisation de la présente invention La sortie du circuit de détection 57 et le bit de poids faible du registre 4, rendus effectifs par la procédure expliquée ci-dessus, sont fournis à la porte OU 38.Le bit de poids faible du registre 4 alimenté par l'intermédiaire de la ligne de signal 50 est "O" car, comme on l'a mentionné. ci-dessus, le contenu du registre 4 est 102H. Donc, la sortie de la porte OU 38 dépend de la sortie du circuit de détection 57. Ainsi, se référant aux fig. 1, 2, 4 et 5 ensemble, si la présence des données de l'opérande 1 sur la même page est confirmée par le circuit de détection 47, "1" est sorti, et le microprogramme de contrôle MP désigné par l'adresse 103H (fig. 8 étape G) fourni au sélecteur 28 est sélectionné. Se référant maintenant aux fig. 1, 2, 6 et 7, si la présence des données de l'opérande 1 sur la même page n'est pas confirmée, c'est-à-dire si chacun des quatre bits de poids fort de l'adresse en page est nlrc, "O" sera sorti, et le microprogramme de contrôle MP désigné par l'adresse 102H (fig. 8 étape B) fournie au sélecteur 28 est sélectionné. COmme les étapes G et B montrées en fig. 8 sont toutes les deux utilisées pour contrôler la génération de l'adresse effective a2, et ne diffèrent l'une de l'autre que dans la zone d'adresse de l'étape suivante immédiatement, elles seront décrites ensemble. L'étape G (ou étape B) du microprogramme de contrôle MP sélectionnées par le sélecteur 28 est entrée par l'intermédiaire de la ligne de signal 54 aux sélecteurs 20, 22, 23, 24, 25 et 26.Chacun de ces sélecteurs 20 et 22 à 26 sélectionne la sortie UALA, la sortie du fichier-registre 6 au moment de générer l'adresse effective a2, la sortie du ' fichier-registre 8 au moment de générer l'adresse effective a2, la zone D2 de la section de déplacementau moment de générer l'adresse effective a2, la valeur de correction k1 et la zone de longueur d'opérande de l'opérande et, après les avoir additionnés avec les registres 9, 11, 12 et 13 et l'UAL 31, fournit des données au registre 15. Comme on l'a mentionné plus haut (cycle T3), l'adresse effective a1 est fournie au registre 17, et un code de demande de lecture pour l'adresse effective a1 à la mémoire, contenu par le registre 16 au même moment, est envoyé au registre 18. Au même moment, une partie de l'information du microprogramme de contrôle MP de l'étape G (étape B), comme à l'étape A de la fig. 8, est fournie u registre 16, et l'adresse suivante 106H (ou 102H à l'étape B, est fournie au registre 4. Dans le cycle-machine suivant T4, un qualificateur d'index placé dans le registre 11, un qualificateur de base placé dans le registre 12 et la zone D2 sélectionnée par le sélecteur 29 et placée dans le registre 13 sont fournis à l'UALA 30.L'UALA 30 soumet les données fournies à une addition à trois entrées pour générer l'adresse effective at, et envoie l'adresse effective générée a2 au registre 17 et aux sélecteurs 21 et 22. Les quatre bits de poids fort des 12 bits de poids faible de l'adresse effective a2, comme au moment de générer l'adresse effective a1, sont envoyés au circuit de détection 57 qui, détectant la présence certaine de l'opérande 2 sur la même page, envoie ce résultat de la détection au circuit de jugement de raccordement 58. Dans le circuit de jugement de raccordement 58, le contenu de l'étape G (ou étape B) 101 du microprogramme de contrôle MP, déjà placé dans le registre 16 comme uneentrée du décodeur 75, est envoyé et, comme dans le cycle T3, la sortie du circuit de détection 57 est rendue effective. Comme l'adresse de référence de la mémoire de contrôle 19 placée dens le registre 4 est 106H en cycle T3 (ou 102H si l'tape B est sélectionnée en cycle T3), les adresses 106H et 107H (ouG02H et 103H) de la mémoire de contrôle 19, à l'excep du bit de poids faible du registre 4, sont référencées comme dans le cycle T3, l'étape H du microprogramme de contrôle MP stockées à 106H (ou l'étape C du microprogramme de contrôle MP stockée à 1C2H) est envoyée au sélecteur 28 par l'intermédiaire de la ligne de signal 51, et l'étape I du microprogramme de contrôle MP stockée à 107H (ou l'étape F du microprogramme de contrôle MP stockée à 103H) est envoyée au sélecteur 28 par l'intermédiaire de la ligne de signal 52. Ici, le circuit de jugement de raccordement 58 rend effective la sortie du circuit de détection 57.Donc, si le circuit de détection 57 détecte la présence certaine du deuxième opérande dans la même page, l'étape I du microprogramme de contrôle (ou étape F) entrée dans le sélecteur 28 sera sélectionnée. Au contraire, si la présence certaine du deuxième opérande n'est pas détectée dans la même page, l'étape H du microprogramme de contrôle (ou l'étape C) entrée dans le sélecteur 28 est sélectionnée. Comme la demande de contrôle diffère du résultat de la détection opérée par le circuit de détection 57 pour les opérandes 1 et 2, chaque -cas sera décrit séparément ci-dessous. Tout d'abord, si la présence certaine des deux opérandes i et 2 dans la même page est détectée par le circuit de contrôle 57 (cas 1), les étape G et I seront sélectionnées dans les cycles T3 et T4 respectivement. Comme, dans ce cas, la présence des deux opérandes 1 et 2 dans la même page est détectée, il n'est pas demandé de demande de vérification pour vérifier si les octets de bord arrière (les octets indiqués par les adresses de a1 + 11 et a2 + 12) des opérandes sont prêts en mémoire. Donc, comme le montre la fig. 4, après que les opérations de vérification pour la lecture a1 et l'écriture a2, la demande d'écriture a2 pour l'opérande 2 devient immédiatement exécutable.En consequence, à l'étape I du microprogramme de contrôle 3, le contrôle est atteint de manière à donner un ordre d'écriture a2 à chaque objet du contrôle. Donc, afin que la sortie de l'UALA 30 puisse indiquer l'adresse effective a2, les sélecteurs 22, 23 et 24 respectivement sélectionnent la sortie UALA (a2 avait été générée dans le cycle précédent), "O" et O en réponse aux contenusfourni par l'intermédiaire de la ligne de signal 54, et les fournissent aux registres 11, 12 et 13. A ce moment (cycle T4), un code de demande (contrôle écriture) à l'adresse effective a2 indiquée par l'étape G, placé dans le registre 16, est fourni au registre 18. Ensuite durant le cycle-machine T5, l'UALA 30 soumet les contenus des registres 11, 12 et 13 (a2, "O" et "C", à une addition à trois entrées pour générer l'adresse effective a2, et l'envoie au registre 17. Avec ceci, un code de demande (écriture) placé dans le registre 16, est envoyé au registre 18 et de là, jusqu'à ce que les opérandes de l'instruction MVC soient épuisés, les données du premier opérande sont déplacées à l'endroit du second dans la mémoire pour compléter l'exécution de l'instruction MVC. Comme on l'a décrit jusqu'ici, dans le cas 1, la séquence de demande de contrôle pour l'instruction MVC est, comme le montre la figure 4, a1 lecture, a2 vérification écriture, a2 écriture, a1 + k3 lecture (k3 : le nombre écriture, a2 écriture, a1 + k3 d'unités d'accès à la mémoire), a2 + k3 écriture et ainsi de suite (le même dans tous les cas à et après aî+k3 lecture.Ceci correspond aux étapes A - Etape G - Etape I - Etape X ..... dans l'organigramme du microprogramme de contrôle MP pour l'instruction MVC de la figure 8. On décrira ensuite un cas dans lequel le circuit de détection 57 détecte la présence certaine de l'opérande 1, mais pas celle de l'opérande 2, sur la même page (cas n02). Se référant aux fig. 1, 3, 5 et 8 ensemble, dans le cas n 2, les étapes G et H sont sélectionnées dans les cycles T3 et T4 respectivement. Dans ce cas, comme la présence de l'opérande 1 dans la même page est détectée par le circuit d détection -57, l'opérande 1 n'a pas besoin de vérification de bord arrière (a1 + 11 vérification lecture), tandis que l'opérande 2 a besoin d'une demande de vérification de bord arrière (a2 + 12 vérification écriture). A l'étape H, donc, afin de contrôler la génération de l'adresse effective a2 + 12, les sélecteurs 21, 22 et 23 respectivement sélectionnent la sortie UALA (a2 avait été générée dans le cycle précédent), la sortie UALA et "O" en cycle T4 en réponse aux contenus fourni par l'intermédiaire de la ligne de signal 54, et les fournissent aux registers 10, 11 et 12.A ce moment, un code demande (contrôle écriture) à l'adresse effective a2 indiqué par l'étape G, placé dans le registre 16, est fourni au registre 18. Egalement à ce moment, l'adresse suivante 105H de l'étape H est fournie au registre 4. Puis, dans le cycle-machine T5, les registres 11 et 12 et le sélecteur 29 sélectionnent la sortie du registre 15, et leurs sorties respectives a2, "O" et 12 sont entrés dans l'UALA 30. L'UALA 30 fait une addition à trois entrées pour générer l'adresse effective a2 + 12 et l'envoie au registre 17. A l'étape H l'entrée au décodeur 75 dans le circuit de jugement de raccordement 58 est 000 comme le montre la fig. 8, de telle sorte que le signal sélectionné par le sélecteur 28 ne dépend que du bit de poids faible du rgistre 4 comme le montre la fig. 3.A ce moment, l'adresse 105H est contenue par le registre 4; les étapes D et E du microprogramme de contrôle MP indiquées respectivement par les adresses 104H et 105H sont entrées dansle sélecteur 28 et le bit de poids faible du registre 4 est "1". En conséquence, l'étape E du microprogramme de contrôle MP indiquée par l'adresse 105H est sélectionnéepar le sélecteur 28; l'adresse effective a2, fournie au registre 10 en cycle T~, est fournie au registre il par l'intermédiaire du sélecteur 22, et "O" aux registres 12 et 13 par l'intermédiaire des sélecteurs 23 et 24 respectivement.A ce moment, un code demande (contrôle écriture) correspondant à l'adresse effective a2 + 12 indiquée par l'étape H, ayant été stockée dans le registre 16, est fournie au registre 18. Puis en cycle-machine T6, 1'GALA 30 soumet les contenus des registres il, 12 et 13 (a2, "O" et Oj à une addition à trois entrées pour générer l'adresse effective a2 et l'envoie au registre 17. Parallèllement, un code demande (écriture) placé dans le registre 16 est envoyé dans le registre 18 et, à partir de là, comme dans le cas n0 1, Jusqu'à ce que les opérandes de l'instruction MGV soient épuisés, les données du premier opérande sont déplacées à la place du deuxième opérande dansla mémoire pour achever l'exécution de l'instruction MVC. Comme on l'a décrit jusqu'ici, dans le cas n0 2, la séquence de contrôle de demande pour l'instruction MVC est, comme le montre la fig. 5, a1 lecture, a2 contrôle écriture, a2 + 12' a2 écriture et ainsi de suite. Ceci correspond à l'étape A - étape G - étape H - étape E - étape X dans l'organigramme du microprogramme de contrôle MP pour l'instruction MVC en fig. 8. On va décrire ensuite un cas dans lequel le circuit de détection 57 ne détecte pas la présence de l'opérande 1, mais détecte bien la présence de l'opérande 2 dans la même page (cas n 3). Dans le cas n0 3, les étapes B et F sont sélectionnées dans ls cycles T3 et T4 respectivement. Se référant aux fig. 1, 3, 6 et 8 ensemble, dans ce cas, puisque la présence certaine de l'opérande 1 dans la même page n'est pas détectée par le circuit de détection 57, l'opérande 1 nécessite une demande de contrôle de bord arrière (a1 + ii contrôle lecture). A l'étape F, donc, afin de contrôler la génération de l'adresse effective a1 + 11 les sélecteurs 21, 22 et 23 sélectionnent respectivement la sortie UALA (a2 ayant été générée dans le cycle précédent), la sortie du registre 9 (a1) et "O" en cycle T4 en réponse aux contenus fournis par l'intermédiaire d'une ligne de signal 54, et les fournissent aux registres 10, il et 12. A ce moment, un code demande (contrôle écriture) à l'adresse effective a2 indiqué par l'étape B placée dans le registre 16 est fourni au registre 18.A ce moment également, la nouvelle adresse 105H de l'étape F est fournie au registre 4. Puis en cycle-machine T5 les sorties a1, "O" et 11 du registre 14 respectivement sélectionnées par les registres 11 et 12 et par le sélecteur 29 sont entrées dans l'UALA 30. L'UALA 30 effectue une- addition à trois entrées pour générer l'adresse effective a1 + 11 et la fournit au registre 17. A l'étape F I'entrée du décodeur 75 dans le circuit d'instruction de branchement 58 est à 000 comme le montre la fig. 8 étape F, de telle sorte que le signal sélectionné par le sélecteur 28 ne dépend que du bit de poids faible du registre 4 comme le montre la fig. 3. A ce moment, l'adresse 105H est contenue par le registre 4, et les étapes D et E du microprogramme de contrôle MP indiquées respectivement par les adresses 104H et 105H sont entrées dans le sélecteur 28.Comme le bit de poids faible du registre 4 est à "1" comme indiqué ci-dessus, l'étape E du microprogramme de contrôle MP indiqué par l'adresse 105H est sélectionné par le sélecteur 28, et l'adresse effective a2, fournie par le registre 10 en cycle T4, est fournie au registre 11 par l'intermédiaire du sélecteur 22, et l'Ot' aux registres 12 et 13 par l'intermédiaire des sélecteurs 23 et 24 respectivement. A ce moment, un code demande (contrôle lecture) correspondant à l'adresse effective a1 + li indiquée par l'étape F, stockée dans le registre 16, est fournie au registre 18.Puis dans le cycle-machine T6, l'UALA 3G soumet les contenus des registres 11, 12 et 13 (aa, O et "O") à une addition à trois entrées pour générer l'adresse effective a et l'envoie au registre 17. Parallèllement, un code demande (écriture) placé dans le registre 16 est envoyé au registre 18 et à partir de là, come dans les cas n0 1 et 2, jusqu a ce que les opérandes de l'instruction MVC soient épuisées, les données du premier opérande sont déplacées à la place du second en mémoire pour achever l'exécution de l'instruction MVC.Comme on l'a décrit jusqu'ici, dans le cas n0 3, la séquence de demande de contrôle pour l'instruction MVC est, comme le montre la fig. 6, a1 lecture, a2 contrôle écriture, a1 + 119 a2 écriture et ainsi de suite. Ceci correspond aux étapes A - étape B - étape F - étape E -étape X ... de la fig. 8. Enfin on va décrire un cas dans lequel le circuit de détection 57 ne détecte ni la présence certaine de l'opérande 1, ni celle de l'opérande 2 (cas n0 4). Se référant aux fig. 1, 3, 7 et 8 ensemble, dans le cas n04, les étapes B et C sont respectivement sélectionnées dans les cycles T3 et T4. Dans ce cas, comme ni la présence certaine de l'opérande 1, ni celle de l'opérande 2 dans la même page n'est confirmée par le circuit de détection 57, les deux opérandes 1 et 2 ont besoin d'une demandede contrôle de bord arrière (respectivement a1 +li contrôle lecture et ai + 1 controle écriture). A controle lecture et a1 -1 l'étape C, donc, afin de contrôler 1 génération de l'adresse effective a1+l1, les sélecteurs 21, 22 et 23 sélectionnent respectivement la sortie UALA (a2 ayant été générée dans le cycle précédent), la sortie du registre 9 (a1) et "O" en cycle T4 en réponse aux contenus entrés par l'intermédiaire de la ligne de signal 54, et les fournissent aux registres 10, il et 12.A ce moment, un code demande (contrôle écriture) à l'adresse effective a2 indiquée par l'étape B, placé dans le registre 16, est fourni au registre 18. également à ce moment, l'adresse suivante 104H de l'étape C est fournie au registre 4. Puis durant le cycle machine T5, 1'UALA 30 sélectionne les sorties du registre 14, et soumet les sorties a1, "O" et 11 à une addition à trois entrées pour générer l'adresse efective a1 + li qui est fournie au registre 17. A l'étape F, l'entrée au décodeur 75 dans le circuit d'instruction de branchement 58 est à 000 comme le montre la fig. 8 étape C, de telle sorte que le signal sélectionné par le sélecteur 28 dépend seulement du bit de poids faible du registre 4 comme le montre la fig. 3. A ce moment, l'adresse 104H est contenue par le registre 4, et les étapes D et E du microprogramme de contrôle MP respectivement indiquées par les adresses 104H et 105H sont entrées dans le sélecteur 28.Comme le bit de poids faible du registre 4 est "1", comme indiqué ci-dessus, l'étape D du microprogramme de contrôle MF indiqué par l'adresse 104H est sélectionné par le sélecteur 28, et Adresse effective a2 est fournie du registre 10 au registre li par l'intermédiaire du sélecteur 22, et O, au registre 12 par l'intermédiaire du sélecteur 23. A ce moment, un code demande (contrôle lecture) correspondant à l'adresse effective a1 + li indiquée par l'étape C, stocké dans le registre 16, est fourni au registre 18.Puis dans le cycle machine T6,l'UALA 30 reçoit les entrées correspodant aux sorites respectives a2, "O" et 12 des registres 11, 12 et 15, sélectionné par le sélecteur 29, et les soumets à une addition à trois entrées pour générer l'adresse effective a2 + 12, fournie au registre 17. A l'étape D l'entrée au décodeur 75dans le circuit de jugement de branchement 58 est 000 comme le montre la fig. 8 étape D, de telle sorte que le signal sélectionné par le sélecteur 28 ne dépend que du bit de poids faible du registre 4 comme le montre la fig. 3. A ce moment, l'adresse 105H est contenue par le registre 4, et les étapes D et E du microprogramme de contrôle MP indiquées respectivement par les adresses 104H et 105H sont entrées dans le sélecteur 28. Comme le bit de poids faible du registre 4 est "1", l'étape E du microprogramme de contrôle MP indiquée par l'adresse 105H est sélectionnée par le sélecteur 28. En cycle-machine T4, l'adresse effective a2 fournie au registre 10 et y étant contenue est fournie au registre 11 par l'intermédiaire d'un sélecteur 22, et "O" aux registres 12 et 13 par l'intermédiaire des sélecteurs 23 et 24 respectivement. A ce moment, un code demande (contrôle écriture) correspondant à l'adresse effective a2 + 12 indiquée par l'étape D, stockée dans le registre 16, est fournie au registre 18. Puis en cycle-machine T7, l'UALA 30 soumet les contenus des registres il, 12 et 13 (a2, "O" et "O") à une addition à trois entrées pour générer l'adresse effective a2 et l'envoie au registre 17. Parallèllement, un code demande (écriture) stocké dans le registre 16 est envoyé au registre 18 et, à partir de là, comme dans les cas n0 1, 2 et 3, jusqu'à ce que les opérandes de l'instruction MVC soient epuisés, les données du premier opérande sont déplacés à la place du second dans la mémoire pour achever l'exécution de l'instruction MVC. Comme on l'a décrit jusqu'ici, dans le cas n0 4, la séquence de contrôle de demande pour l'instruction MVC est, comme le montre la fig. 6, a1 lecture, a2 contrôle lecture, a2 + 12 contrôle écriture, a2 écriture et ainsi de suite. Ceci correspond aux étapes A - étape B - étape D - étape C - étape E - étape X .... dans l'organigramme du microprogramme de contrôle MP de l'instruction MVC- de la fig. 8.Dans tous les cas, le contrôle de demande à et après a2 écriture n'a pas de rapport direct avec la présente invention, et de ce fait il ne fait pas l'objet d'une description détaillée. On a décrit jusqu'à présent le premier mode de réalisation préféré de l'invention. Comme on l'a décrit jusqu'ici, le premier mode de réalisation préféré de la présente invention peut traiter des demandes, telles que des instructions MVC, à grande vitesse en référençant les (n-m) bits de poids fort des n bits de poids faible d'une adresse effective générée par génération d'adresse dans l'exécution d'une instruction MVC ou autre pour détecter la présence certaine de données d'opérande dans une même page et, si la présence certaine- de données d'opérande sur la même page est détecté, en n'envoyant pas de demande de controle inutile. On va décrire en détail un deuxième mode de réalisation préféré de la présente invention en se référant aux fig. 11 et 12 au lieu des fig. 1 et 2 respectivement. Le deuxième mode de réalisation préféré , comme le premier, référence les (n-m) bits de poids fort d'une adresse en, page d'une adresse effective (les n bits de poids faible d'une adresse effective) pour détecter la présence certaine de données d'opérande dans la même page. Le deuxième mode de réalisation, contrairement au premier, n'effectue pas de détection conditionnelle, mais détecte la présence certaine des données d'opérande en référençant les n-m+k bits de l'adresse en page de l'adresse effective et les kbits de poids fort de la longueur de l'opérande. La description suivante du deuxième mode de réalisation concerner seulement ses différences avec le premier mode de réalisation déjà décrit. Se référant aux fig. 4, 5, 6 et 7 ensemble, en cycle-machine T3, l'UALA 30 additionne les contenus des registres 11, 12 et 13 pour générer une adresse effective al. A ce moment, les cinq bits de poids fort (12 - 8 + 1, k étant supposé être 1) des 12bits de poids faible de l'adresse effective a1 sont envo#yé à un circuit d détection 77 par l'intermédiaire de lignes de signal 59, 60, 61, 62 et 80. Au même moment le seul bit de poids fort (car k = 1) de la longueur d'opérande contenu par le registre 14 ôle un sélecteur 76 commande un sélecteur 76 du registre 16 par l'intermédiaire d'une ligne de signal 79 et est envoyé à un circuit de détection 77 par la ligne de signal 78.Les quatre bits de poids fort des 12 bits de poids faible de l'adresse effective a1, envoyés au circuit de détection 77 par l'intermédiaire des lignes de signal 59, 60, 61 et 62 sont entrés dans la porte NON-ET 32, dont la sortie est fournie à une porte OU 84 par l'intermédiaire d'une ligne de signal 81. Le cinquième bit de poids fort des 12 bits de poids faible de l'adresse effective a1, envoyés au circtuit de détection 77 par l'intermédiaire de la ligne de signal 80 est entré dans une porte NON-OU 83 simultanément avec le bit de poids fort de la longueur d'opérande, entré dans le circuit de détection 77 par l'intermédiaire d'une ligne de signal 78 et la sortie de la porte NON-OU 83 est envoyée à la porte OU 84 par l'intermédiaire d'une ligne de signal 82.La porte OU 84 reçoit des entrées à partir de la porte 32 et à partir de la porte NON-OU 83, et envoie ses sorties au circuit de jugement de branchement 58 par l'intermédiaire de la ligne de signal 74. Le montage expliqué ci-dessus permettra de détecter la présence certaine de l'opérande sur la même page à moins que chacun de quatre bits de poids fort des 12 bits de poids faible de l'adresse effective a1 ne soit à "1" ou si les deux cinquièmes bits de poids fort des 12 bits de poids faible de l'adresse effective a1 et le seul bit de poids fort de la longueur de l'opérande sont à O, On va expliquer ici comment l'une ou l'autre des conditions mentionnées ci-dessus permettent de détecter la présence certaine de l'opérande dans la même page. Comme on l'a déjà expliqué en se référant au premier mode de réalisation, à moins que chacun des quatre bits de poids fort des 12 bits de poids faible de l'adresse effective a1 soit à "i", l'opérande est forcément présent dans la même page, ce point n'est pas traité ici. On expliquera seulement pourquoi, si les deux cinquièmes bits de poids fort des 12 bits de poids faible de l'adresse effective a1 et le seul bit de poids fort de la longueur de opérande sont à "O", on est sûr que l'opérande est présent dans la même page. Comme on l'a mentionné plus haut, la page dns cette cette réalisation a une dimension de 2 octets et la longueur maximum d'un opérande d'une instruction MVC est de 28 octets.Donc, comme le montre le tableau 2 ci-dessous, même si les valeurs maximum sont additionnées lorsque les deux cinquièmes bits de poids fort des 12 bits de poids faible de l'adresse effective a1 et le seul bit de poids fort de la longueur d'opérande sont à O, il ne peut y avoir de retenue du bit de poids faible de l'adresse de page. Tableau 2 0111101111111 Addition Titi 111111 bit de poids faible d'adresse de page pas de retenue Le mécanisme exposé ci-dessus détecte la présence certaine de l'opérande dans la même page. La seule différence entre ce deuxième mode de réalisation préférée et le premier est celle existant entre le fonctionnement du circuit de détection 57 du premier et celle du ciorcuit de détection 77 du deuxième lorsque les adresses effectives a1 et a2 sont générées. Le deuxième mode de réalisation de la présente invention référence les (n-m+k) bits de poids fort d'une adresse effective, générée par génération d'adresse dans l'éxécution dune instruction MVC ou autre, et les k bits de poids fort de la longueur de l'opérande, et détecte ainsi la présence des données d'opérande dans la même page de façon plus précise que ne le fait le premier mode de réalisation, et ne donne pas de demande de contrôle inutil si la présence certaine des données de l'opérande dans la même page sont détectées. Du fait de cette caractéristique, le deuxième mode de réalisation bénéficie d'une plus grande vitesse de traitement des demande, comme les instructions MVC. REVENDICATIONS 1. Appareil de controle de demande pour exécuter une instruction ayant un opérande de longueur variable, pour gérer la mémoire principale dans une dimension de n page d'unités de 2 octets par traitement de pagination sur demande et pour l'exécution d'une instructo ou opération en unités d'opérande pas plus grande que 2m octets (n es-t supérieur à m::, caractérisé en ce qutil comprend - un moyen de génération d'adresse (30) pour générer une adresse; - un moyen de détection (57) pour détecter la présence de données d'opérande dans la même page en référençant les (n-m) bits de poids fort des n bits de poids faible d'une adresse effective générée par les moyens de génération d'adresse; - des moyens de modification de demande à une mémoire et qui peuvent se dispenser de faire une demande de contrôle inutile si le moyen de détection a détecté la présence desdites données d'opérande dansla même page. 2. Ap pareil de contrôle de demande pour l'exécution d'une instruction ayant un op,érande de longueur variable, pour la gestion de la mémoire principale n dans des unités de dimensions de page de 2n par traitement de pagination sur demande et pour l'exécution d'une instruction ou opération en unités d'opérande pas plus grandes que 2m (n est supérieur à m), caractérisé en ce qu'il comprend - un moyen de génération d'adresse pour générer une adresse; - un moyen de détection (77) pour la détection de la présence de données d'opérande dans la même page en référençant les (n-m+k) bits de poids fort d'une adresse effective générée par le moyen de génération d'adresse et les k bits de poids fort de la longueur d'opérande; et - un moyen de modifier une demande à une mémoire et de se dispenser d'envoyer une demande de contrôle inutile si le moyen de détection a détecté la présence desdites données de l'opérande dans la même page.