FR 2627326 A1 19890818 FR 8817424 A 19881229 DISPOSITIF DE MEMOIRE A SEMICONDUCTEUR La présente invention concerne un dispositif de mémoire à semiconducteur, et plus particulierement une mémoire a acces sélectif dynamique (DRAM) possédant une grande capacité. Dans le domaine technique de dispositifs de mémoire a semiconducteur, de nombreuses #tentatives ont été faites en vue d'accroître la capacité de la mémoire en augmentant le nombre de cellules de mémoire sur une seule plaquette. Afin d'atteindre cet objectif, il est important de minimiser la surface du réseau de cellules de mémoire en réalisant un ensemble de cellules de mémoire sur une surface limitée de la plaquette, et dans ce but, il est bien connu qu'une cellule de mémoire consistant en un transistor et en un condensateur est souhaitable.Cependant, puisque le condensateur occupe la majeure partie de la surface de la cellule de mémoire consistant en un transistor et en un condensateur, il est important que, bien que la surface occupée par le condensateur soit minimisée, sa capacité soit augmentée de sorte que l'opération de lecture de données soit facilitée et que les erreurs de forme dûes a la particule K soient réduites. Afin de résoudre le probleme précité, plusieurs procédés ont été proposés pour réaliser des condensateurs comportant des rigoles sur la surface d'un substrat semiconducteur de sorte que la surface occupée par le condensateur est minimisée et la capacité du condensateur est rendue maximale. En effet, il est nécessaire d'utiliser la structure du type a rigole dans une mémoire a acces sélectif dynamique ayant une capacité de mémoire supérieure a 4 mégabits. Un exemple de cellule de mémoire utilisant une structure a rigole classique est divulgué aux pages 272-273 de ISSCC Digest of Technical Papers publié en Février 1986. Du fait que la cellule de mémoire ci-dessus possede une plaque de cellule en silicium polycristallin réalisée sur la surface supérieure du substrat, la connexion de plaque est difficile dans une cellule de mémoire avec une intégration à grande échelle supérieure a 16 kilobits, et la plaque de cellule en silicium polycristallin peut facilement apporter un recouvrement de pas qui provoque l'apn#arition de liaisons. En outre, comme la cellule de mémoire qui précède conserve la charge à l'extérieur de la rigole, l'erreur de forme peut facilement se produire. D'autre part, dans la cellule de mémoire empilée formant la plaque de cellule sur les fils de mot, le problème inhérent à la cellule de mémoire cidessus dû à la plaque peut être résolu. Cependant, si les rigoles sont réalisées par intégration à grande échelle, les deux rigoles adjacentes sont séparées l'une de l'autre par une couche d'oxyde de champ épaisse de sorte que la partie inférieure de la couche d'oxyde de champ ne peut pas être utilisée efficacement. Par conséquent, le degré d'intégration ne peut pas être augmenté. La demande de brevet américain NO 000743 déposée le 16 Octobre 1987 divulgue une cellule de mé- moire en vue de résoudre les problèmes inhérents aux deux types précédents de cellules de mémoire. Dans la cellule de mémoire de la demande américaine NO 000743, puisque la plaque de cellule réalisée dans le substrat est au même potentiel que le substrat, une tension différente de celle du substrat ne peut pas être appliquée de façon indépendante aux plaques de cellule. C'est un des buts de la présente invention de surmonter les inconvénients qui précèdent de l'art antérieur et d'intégrer un ensemble d'éléments à haute densité sur un substrat semiconducteur. Un autre but de la présente invention est de proposer une cellule de mémoire comportant un transistor et un condensateur qui, étant fabriquée avec un rendement de traitement admissible, a la plaque de cellule noyée dans le substrat, et permet d'appliquer à la plaque de cellule une tension différente de celle du substrat. Un autre but de la présente invention est de proposer une cellule de mémoire qui est hautement pro tégée contre les bruits et a la plaque de cellule noyée. Un autre but de la présente invention est de proposer une cellule de mémoire possédant une forme et une structure permettant d'accroître le rendement de fabrication. Conformément à la présente invention, une cellule de mémoire comporte un substrat semiconducteur pour supporter des éléments de circuit intégré, une rigole pour réaliser une région de condensateur s'éten- dant verticalement jusqu'à la surface dudit substrat, ladite rigole étant réalisée dans ledit substrat, une région de plaque de cellule d'un second type de conductibilité pour former une région de stockage de charge à l'intérieur de ladite région du condensateur, ladite région de plaque de cellule étant réalisée dans la région du substrat autour de ladite rigole, une région semiconductrice à haute concentration du même type de conductibilité que celle dudit substrat en vue d'accroître la charge électrique stockée dans ladite région condensateur, ladite région semiconductrice à haute concentration étant réalisée dans la région du substrat à l'extérieur de ladite région de plaque de cellule, un matériau conducteur en vue de conserver la charge électrique correspondant à la tension appliquée à l'in térieur de ladite rigole, et une couche diélectrique réalisée entre ledit matériau conducteur et ladite plaque de cellule. Dans la structure selon-l'invention, le condensateur de stockage noyé coopère avec le transistor de transfert comprenant un transistor dans la cellule de mémoire à accès sélec#tif dynamique. Ce condensateur de stockage noyé comporte un substrat, une rigole pour former une région de condensateur s'étendant approximativement verticalement jusqu'à la surface dudit substrat, ladite rigole étant formée dans ledit substrat, une région dopée en ions de conductibilité opposée à celle dudit substrat pour former ladite plaque de cellule dans la région du substrat à l'extérieur de ladite rigole, une autre région dopée en ions du même type de conductibilité que ledit substrat, ladite autre région étant réalisée dans la région du substrat à l'extérieur de la plaque de cellule, un noyau de silicium polycristallin conducteur menacé dans ladite rigole pour conserver la charge répondant à la tension reçue ainsi que pour former une électrode dudit condensateur, un matériau diélectrique pour servir d'isolant du condensateur disposé entre ledit noyau de silicium polycristallin conducteur et ladite plaque de cellule, et un connecteur conducteur comportant un silicium polycristallin dopé, en reliant la région de source du transistor de transfert audit noyau conducteur, de façon à former le passage permettant à la charge de s'écouler dans ou hors dudit condensateur de stockage. Les régions dopées réalisées dans la région du substrat à l'extérieur de la rigole sont disposées en stades successifs. Tout d'abord, une rigole mince est réalisée, sur laquelle les parois latérales sont réalisées en couches d'oxyde. Au fond de la rigole mince est réalisée une seconde rigole profonde, qui ne possède pas de couche d'oxyde. Par suite, le dopant introduit dans la rigole pénètre dans le substrat à travers les parois de la rigole profonde, tandis que les parois latérales de la rigole mince ne sont pas dopées du fait des couches d'oxyde réalisées sur cellesci. Des caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en réference aux dessins annexés où La Figure 1 est une vue en coupe d'une cellule de mémoire à transistor avec le condensateur de mémoire noyé selon un mode de réalisation préféré de la présen té invention. La Figure 2 est une vue en coupe en vue d'il lustrer la liaison entre la cellule de mémoire selon un mode de réalisation préféré de la présente invention et sa cellule adjacente. La Figure 3 est une vue en plan d'une partie de cellule de mémoire selon la présente invention. La Figure 4 est une vue en coupe en vue d'il lustrer une cellule de mémoire de la présente invention pour appliquer une tension à la plaque de cellule. Les Figures 5(A)-(I) illustrent les étapes de fabrication d'une cellule de mémoire à transistor avec condensateur de stockage noyé selon la présente invention. Suivant la forme de réalisation choisie et représentée à la figure 1, le - ---- chiffre de référence 10 désigne un substrat semiconducteur de type P ou de type N. Ci-après, la description sera faite par commodité en référence au substrat de type P, mais le concept inventif s'applique également au substrat de type N. Un condensateur est réalisé dans une rigole ayant une forme générale conique, dont l'intérieur est vertical jusqu'à la surface du substrat semiconducteur. La rigole comporte la partie mince et large 12a, et la partie profonde et étroite 12b. Dans la zone périphérique sont réalisées la région de plaque de cellule 14 N+ fortement dopée en arsenic, phosphore, etc, du type de conductibilité opposée au substrat, et la région P+ 16 fortement dopée en bore, etc, du même type de conductibilité que le substrat.La région de plaque de cellule N+ 14 constitue une électrode du condensateur. Le noyau dur en silicium polycristallin 18 réalisé dans les rigoles 12a et 12b constitue l'autre électrode conductrice du condensateur. Ce noyau 18 est isolé de la région de plaque de cellule N+ 14 fortement dopée par la couche diélectrique 20 composée d'une couche d'oxyde ou d'une composition d'oxyde et de nitrure. L'épaisseur de la couche diélectrique est d'environ 100-200 . Les rigoles sont réalisées continûment par le processus décrit ci-dessous. Durant la première opération du processus est formée la rigole mince 12a dans le substrat par gravure ionique réactive. Cette rigole mince 12a s'étend approximativement de 1,5pu m dans le substrat. Lorsque cette rigole mince est formée, des couches d'oxyde sont déposées sur l'intérieur et le fond de celle-ci. Ensuite, après que le fond de la rigole mince a été gravée en utilisant la gravure anisotropique, la totalité de la couche d'oxyde 22 demeure sur la paroi interne de la rigole de façon à bloquer la diffusion d'impuretés au cours d'un processus de diffusion d'impuretés ultérieur.Au cours d'une seconde opération du processus, la rigole profonde 12b ayant une épaisseur d'environ 3-35yl m est formée dans le fond de la rigole mince par gravure. Des impuretes sont introduites dans les parois internes de la rigole profonde afin de former la région N+# et la région P+ fortement dopées. Pendant ce te#ps,1acouche#d'oxyde 22 déposée sur les parois internes de la rigole mince 12a sert de barrière durant le processus de diffusion d'impuretés. Le transistor de transfert comporte l'électro- de de commande 24, et les régions de drain et de source 21 et 22 séparées par la région de canal 26 au-dessous de l'électrode de commande 24. L'électrode de commande 24 et la région de canal 26 du transistor sont isolées l'une de l'autre par la couche d'isolement 30 d'électrode de commande de façon à limiter les circulations de courant entre les régions de drain et de source 28 et 29 en réponse au signal de commande appliqué à l'é lectrode de commande 24. La région de source du transistor et le noyau de silicium polycristallin 18 sont reliés l'un à l'autre par l'intermédiaire d'un silicium polycristallin conducteur 32 de façon transférer des charges entre le condensateur de stockage et le circuit d'utilisation des charges.Des couches isolantes 34 et 37 recouvrent différentes autres couches sur le substrat semiconducteur, les protégeant ainsi. Des conducteurs tels que le conducteur 36 réalisé de manière à être relié à la région de drain 28 du transistor de transfert servent à transférer les signaux des différents éléments. Le conducteur 39 est réalisé en métal. La Figure 1 représente une coupe du condensateur de stockage noyé. La couche de dopage P+ 38 audessous de la couche isolante 34 est réalisée pour réduire les courants de fuite entre les rigoles adjacentes. En outre, il est bien connu de l'homme de l'art que la région P+ 16 à l'extérieur de la région de plaque de cellule N+ 14 isole la région de plaque N+ 14 de la région de source 29 du transistor de transfert pour bloquer le courant de fuite, servant ainsi à augmenter la capacité du condensateur de stockage. La Figure 2 est une vue en coupe pour illustrer les connexions entre cellules adjacentes, où les mêmes chiffres de référence sont utilisés pour des éléments identiques que la Figure 1. Comme représenté sur la Figure, les cellules adjacentes sont reliées les unes aux autres par l'intermédiaire de la plaque de cellule N+ 14. La Figure 3 est une vue de dessus en vue dtil- lustrer une partie du réseau de cellules de mémoire possédant la structure ci-dessus. Le chiffre de référence 40 désigne la région de rigole formant le condensateur, le chiffre de référence 42 la région de plaque de cellule dopée N+, 44 la région dopée P+, et 46 la région de substrat de type P. Comme représenté sur la Figure, les régions de plaque de cellule N+ (la région 14 sur la Figure 2) réalisées autour de la rigole sont reliées les unes aux autres. En une borne spécifiée du réseau de cellules de mémoire est appliquée une tension fixe à la région de plaque de cellule N+ 42, qui est représentée sur la Figure 4. Les mêmes chiffres de référence sont utilisés pour désigner les parties de la Figure 4 identiques à celles des Figures 1 et 2. Dans une partie terminale du réseau dé celle lules de mémoire comme représenté sur la Figure 3, est réalisé le puits N 47 comme représenté sur la Figure 4, relié à la région 14 de plaque de cellule N+. Sur la partie supérieure du puits N 47 est réalisée la couche de dopage N+ 48 qui est reliée au conducteur 49. Lorsqu'une tension fixe est appliquée au conducteur 49, la tension est appliquée à la plaque de cellule N+ 14 par l'intermédiaire du puits N 47. Par suite, si la tension est appliquée à la plaque de cellule N+ 14 reliée au puits N 47 par suite de la tension appliquée au puits N 47, toutes les plaques de cellule N+ 14 reçoivent également la tension du fait de leurs interconnexions. Il est préférable d'appliquer une tension de Vcc/2 (la moitié de la tension de la source d'alimentation : Vcc) au puits N. Si la plaque de cellule 14 reçoit une tension Vcc/2, l'épaisseur de la couche isolante du condensateur est réduite, augmentant ainsi la capacité. Ci-après, en référence aux Figures 5(A)-5(I) seront expliquées les opérations de formation des cellules de la mémoire à accès sélectif dynamique sur le substrat semiconducteur en silicium selon la présente invention. Le matériau de départ de la tranche semiconductrice en silicium 50 est le substrat de type N ou de type P, dans lequel le puits N ou le puits P est réalise par le processus classique de diffusion ou d'implantation d'ions. La concentration en impuretés dans le substrat du puits 52 réalisée à ce moment est environ 10+atomes/cm3. Au cours de l'opération de la Figure 5A, le matériau de départ-est le substrat semiconducteur en silicium de type P 50 possédant le puits N 52. Tout d'abord, par oxydation thermique classique est formée la couche d'oxyde 58 de Sio, sur le substrat 50 avec o2 une épaisseur de 200-400 A. Ensuite, la couche de nitrure 56 de Si3N4 et la couche d'oxyde épaisse 58 sont successivement formées par le processus classique. La couche de nitrure 56 possède une épaisseur d'environ 1000-2000A, et est utilisée en tant que masque protecteur contre l'oxydation au cours du processus ultérieur. La couche d'oxyde 5.8 possède une épaisseur d'environ 6000-8000 A, est formée à basse température, et est utilisée en tant que masque durant la formation de la rigole. Ensuite, par photolithographie sont gravées les couches d'oxyde/nitrure/oxyde 54/56/58 pour réaliser le masque de gravure en vue de former la rigole. Ensuite, par gravure ionique réactive (RIE) le substrat de silicium 50 est gravé pour former la rigole 60. Ensuite, sur la surface supérieure du substrat et sur la surface de la rigole 60 sont réalisées les couches d'oxyde ayant une épaisseur de 2000 A par le procédé classique d'oxydation à basse température, et par gra vure sans un masque distinct sont éliminées les couches d'oxyde sur le fond de la rigole 60 et la surface du substrat pour former le masque en couche d'oxyde 62 sur les parois internes de la rigole 60 comme représenté sur la Figure 5(B). Au fond de la rigole 60 est réalisée la rigole profonde par gravure ionique réactive comme représenté sur la Figure 5(C). En référence à la Figure 5(D), dans les parois latérales mises à nu de la rigole 60, à l'exception de la partie recouverte du masque d'oxydation 62 sont, selon un angle oblique, implantés les ions de type P tels que du bore et les ions du type N tels que de l'arsenic, respectivement, selon les doses de 1012-1013 ions/cm et 1014-1015ions/cm, avec une énergie d'environ 50 KeV, de façon à former la région semiconductrice. de type P 65 et la région semiconductrice de type N 64sur la surface de la rigole. Ensuite, la couche semiconductrice de type N 66 est réalisée dans la région du substrat au-dessous du fond de la rigole par implanta tion d'ions N+ ou par le processus de diffusion classique. La région semiconductrice de type P 65 et la région semiconductrice de type N 64 peuvent être réalisées par le processus de diffusion classique. En référence à la Figure 5(E), si le dopage des parois de la rigole est effectué comme ci-dessus, les dopants sont diffusés pour former la plaque de cellule N+ 67 et la région P+ 68. La région de plaque de cellule N+ 67 sert d'électrode du condensateur. Afin de réaliser la couche isolante du condensateur, est réalisée la couche diélectrique 70 comportant une couche d'oxyde et/ou une couche de nitrure sur les parois la térales de la rigole 60 et sur la surface du substrat. Dans la rigole 60 est chargé le noyau de silicium poly cristallin dopant N+ 72. La couche diélectrique 70 et le silicium polycristallin dopé 72 sont réalisés par le processus classique. Le noyau de silicium polycristallin 72 stocke la charge et forme une électrode du condensateur. Après élimination du silicium polycristallin sur la couche de nitrure 56, et ensuite de la couche de nitrure 56 et delacouche d'oxyde 54 dans la région pour former la couche d'oxyde de champ, au-dessous de cette région est formée la région dopante de type P à concentration élevée 74, et on fait croître ensuite la couche d'oxyde de champ 76. Ensuite, la couche de nitrure 56 et la couche d'oxyde 54 demeurant dans le substrat sont éliminées. En référence à la Figure 5(F), on fait croître la couche d'oxyde 80 de l'électrode de commande sur la surface dénudée 78 du substrat par oxydation thermique, et la couche de silicium polycristallin conducteur 82 et la couche d'oxyde à basse température 83 sont réalisées sur toute la surface du substrat. Le motif 84 de l'électrode de commande est réalisé par photolithographie classique. Sur les parois latérales du motif 84 de l'électrode de commande est réalisée une couche d'oxyde d'espacement 85. En référence à la Figure 5(G), la région N+ en tant que régions de drain et de source 86 et 87 du transistor à effet de champ MOS à canal N (N-MOSFET) est réalisée sur le substrat 50, et les régions de drain et de source 88 et 89 d'un transistor à effet de champ MOS à canal P sont réalisées sur le puits N 52. Ensuite, une couche isolante 91a est revêtue d'une couche d'oxyde à basse température (LTO) ou de verre au phosphosilicate (PSG), et on forme la couche de liaison 90 à plusieurs côtés en gravant la zone de liaison entre le noyau de silicium polycristallin conducteur 72 et la région de source 87 du N-MOSFET en tant que transistor de transfert. Les régions de source et de drain du MOSFET sont réalisées par l'implantation classique d'ions phosphore. Le noyau noyé 72 est relié au transistor de transfert par l'intermédiaire d'une mince couche de silicium polycristallin conducteur formée par photolithographie, ou un siliciure. En référence à la Figure 5(H), après revêtement d'une couche isolante par la couche LTO ou PSG sur toute la surface, la couche de silicium polycristallin 92 est réalisée sur la couche isolante 91 pour trans férer la charge du condensateur de stockage, en pratiquant une fenêtre de contact sur la région de drain 86 du MOSFET N. Enfin, en référence à la Figure 5(I), sur les différents éléments du substrat semiconducteur 50 est réalisée la couche de passivation.- La région de plaque de cellule N+ 67 fortement dopée en impuretés de type N sert de plaque de cellule du condensateur de rigole. Par la formation en deux étapes en vue de doper les parois latérales et le fond de la rigole 68, est réalisée la plaque de cellule effective au-dessous de la surface du substrat 50, ce qui est un avantage de la présente invention. Comme décrit ci-dessus, la présente invention offre un condensateur ayant la plaque de cellule noyée utilisable pour les différents circuits intégrés comme une cellule de mémoire à transistor, etcssde de la mémoire à accès sélectif dynamique. Bien entendu, l'homme de l'art comprendra aisément que la présente invention peut être réalisée de différentes manières sans s'écarter de sa portée. Par exemple, le substrat semiconducteur peut être réalisé en matériaux autres que le silicium. Egalement, la région de plaque de cellule et la région a l'extérieur de la plaque de cellule ayant une conductibilité opposée sont fortement dopées en impuretés arbitraires de type P et de type N, parmi lesquelles le bore, le phosphore et l'arsenic sont indiqués seulement à titre d'exemple.De plus, la région de plaque de cellule peut être réalisée de façon différente pour donner sensiblement le même effet sans s 'é- carter de l'esprit de la présente invention. Par con séquent, la description faite ci-dessus en référence aux dessins est seulement un exemple de la présente invention, et ne limite pas la portée de l'invention. Ainsi qu'il ressort de la description qui pre- cède, le stockage de charge est réalisé dans le noyau de silicium polycristallin 18 à l'intérieur de la rigole autre que la couche d'inversion dans le substrat de silicium conformément à la présente invention. Par suite, la perte de-charge et le phénomène de perçage sont considérablement réduits entre les rigoles et les autres éléments dans le substrat, et l'immunité aux bruits est accrue par détérioration de particules . De plus, du fait que la plaque de cellule est réalisée au-dessous de la surface du substrat, les problèmes sont résolus qui apparaissent durant la réalisation de la plaque de cellule sur le substrat avec du silicium polycristallin, et le processus de photolithographie à cet effet est omis, augmentant ainsi la productivité. En outre, puisqu'il est possible d'appliquer une tension distincte à la plaque de cellule, une tension de Vcc/2 peut être appliquée à la plaque de cellule, la capacité peut être augmentée en réduisant l'épaisseur de la couche diélectrique du condensateur, et la productivité peut être augmentée en réduisant la profondeur de la rigole. En outre, puisque la couche à concentration élevée de conductibilité opposée à la plaque de cellule est réali-' sée autour de la plaque de cellule, la capacité du condensateur est augmentée et la fuite de courant est empêchée entre le transistor de transfert et la plaque de cellule. R - E V E N D I C A. T I O N S 1. Dispositif de mémoire à accès sélectif dynamique comprenant un substrat semiconducteur (10), au moins un condensateur de stockage en vue de conserver des charges dans ledit substrat semiconducteur, et un transistor de transfert possédant une électrode de commande, une source et un drain en vue de transférer les charges vers ledit condensateur, dispositif de mémoire caractérisé en ce qu'il comporte une rigole (12) pour réaliser ladite région de condensateur s'étendant verticalement jusqu'à la surface dudit substrat des premiers moyens de dopage en vue de rea- liser la région de stockage de charge dans ladite région du condensateur, lesdits premiers moyens de dopage étant réalisés dans le substrat autour de ladite rigole des seconds moyens de dopage en vue d'accroi- tre la charge stockée dans ladite région du condensateur, lesdits seconds moyens de dopage étant réalisés dans la région du substrat à l'extérieur et adjacents auxdits premiers moyens de dopage des moyens conducteurs (14, 18) en vue de stocker la charge en réponse à la tension appliquée, lesdits moyens conducteurs étant réalisés dans ladite rigole des moyens diélectriques (20) réalisés entre ladite rigole et lesdits moyens conducteurs pour servir d'isolateur dudit condensateur ; et des moyens de connexion (32) en vue de relier lesdits moyens conducteurs audit transistor de transfert en vue de transférer la charge vers ladite région du condensateur. 2. Dispositif de mémoire à accès sélectif dyna mique selon la revendication 1, caractérisé en ce que lesdits premiers et seconds moyens de dopage comportent une rigole mince (12a) réalisée dans ledit substrat, les parois latérales de ladite rigole étant masquées en vue d'empêcher la pénétration de dopants, une rigole profonde (12b) réalisée continûment au-dessous de ladite rigole mince, et une quantité fixe d'impuretés dopées dans les parois latérales de ladite rigole profonde. 3. Dispositif de mémoire à accès sélectif dynamique selon la revendication 2, caractérisé en ce que ladite rigole mince (12a) a une surface en coupe supérieur à celle de ladite rigole profonde (12b). 4. Dispositif de mémoire à accès sélectif dynamique selon la revendication 3, caractérisé en ce que ledit substrat (10) possède un premier type de conducti bilité, lesdits premiers moyens de dopage (12a) un second type de conductibilité, et lesdits seconds moyens de dopage (12b) le même type de conductibilité que ledit substrat. 5. Dispositif de mémoire à accès sélectif dynamique selon la revendication 4, caractérisé en ce que ledit premier type de conductibilité est de type P, et ledit second type de conductibilité est de type N. 6. Dipositif de mémoire à accès sélectif dynamique comportant un ensemble de cellules de mémoire à accès sélectif dynamique possédant un substrat semiconducteur (10), un condensateur de stockage en vue de conserver la charge, et un transistor de transfert possédant une électrode de commande, une source et un drain en vue de transférer les charges vers ledit condensateur, dispositif de mémoire caratérisé en ce qu'il comporte des moyens de rigole (40) pour former ladite région de condensateur s'étendant verticalement jusqu'à la surface dudit substrat des premiers moyens de dopage en vue de réaliser la région de stockage de charge dans lesdites régions de condensateur , lesdits premiers moyens de dopage étant réalisés dans le substrat autour de ladite rigole des seconds moyens de dopage en vue d'accroître la charge stockée dans ladite région de condensateur, lesdits seconds moyens de dopage étant réalisés dans la région de substrat adjacente auxdits premiers moyens de dopage à l'extérieur de ceux-ci des moyens conducteurs (14, 18) en vue de conserver la charge en réponse à la tension appliquée, lesdits moyens conducteurs étant réalisés dans ladite rigole des moyens diélectriques (20) réalisés entre ladite rigole et lesdits moyens conducteurs pour servir d'isolateurs dudit condensateur des moyens de connexion (32) en vue de relier lesdits moyens conducteurs audit transistor de transfert en vue de transférer la charge à ladite région de condensateur ; et des moyens de puits (47) possédant le même type de conductibilité que lesdits premiers moyens de dopage, reliés auxdits premiers moyens de dopage de la cellule de mémoire à accès sélectif dynamique adjacente à une extrémité du réseau. 7. Mémoire à accès sélectif dynamique selon la revendication 6, caractérisée en ce que lesdits premiers et seconds moyens de dopage comportent une rigole mince (12a) réalisée dans ledit substrat, les parois latérales de ladite rigole étant masquées en vue d'empêcher la pénétration de dopants, une rigole profonde (12b) réalisée continûment au-dessous de ladite rigole mince, et une quantité fixe d'impuretés dopées dans les parois latérales de ladite rigole profonde. 8. Mémoire à accès sélectif dynamique selon la revendication 7, caractérisée en ce que lesdits premiers moyens de dopage des cellules de mémoire à accès sélectif dynamique adjacentes sont reliées entre elles. 9. Mémoire à accès sélectif dynamique selon la revendication 8, caractérisée en ce que ladite rigole mince a une surface en coupe supérieure à celle de ladite rigole profonde. 10. Mémoire à accès sélectif dynamique selon la revendication 9, caractérisée en ce que ledit substrat (10) possède un premier type de conductibilité, lesdits premiers moyens de dopage (12a) un second type de conductibilité, et lesdits seconds moyens de dopage (12b) le même type de conductibilité que ledit substrat. 11. Mémoire à accès sélectif dynamique selon la revendication 10, caractérisée en ce que ledit premier type de conductibilité est le type P, et ledit second type de conductibilité est le type N. 12. Mémoire à accès sélectif dynamique selon la revendication 11, caractérisée en ce qu'une tension Vcc/2 est appliquée auxdits moyens de puits (47).