FR 2631483 A1 19891117 FR 8901469 A 19890206 La présente invention concerne un procédé pour sélectionner une colonne de réserve et un circuit correspondant, utilisant des transistors MOS, pour lire et écrire des données dans une cellule de mémoire. Dans un circuit réalisé avec des transistors MOS pour une lecture et une écriture de données en relation avec une cellule de mémoire, il est prévu une ligne de bits normale et une ligne de bits de réserve. S'il se produit un mauvais fonctionnement dans la ligne de bits normale, il est largement connu de lire et d'écrire les données dans une cellule de mémoire reliée à la ligne de bits de réserve. Dans le mode connu de sélection d'une colonne de réserve-reliée à une ligne de bits de réserve, cependant, un signal d'horloge qui est produit par coupure d'un fusible pour la colonne de réserve autorise le fonctionnement d'un décodeur de colonne de réserve après avoir inhibé un décodeur de colonne normale. Un tel processus introduit des erreurs, comme cela va être précisé dans la suite. En premier lieu :puisque la colonne de réserve doit être sélectionnée après avoir inhibé le décodeur de colonne normale, il se produit un certain retard qui cause une réduction de vitesse en cas d'utilisation de la colonne de réserve. Lorsque la colonne de réserve et la colonne normale sont sélectionnées concurremment sans ce temps de retard, pour un cycle de lecture, un trajet direct de courant est établi par 1'in- termédiaire d'une ligne d'entrée/sortie entre un amplificateur de détection de la ligne de bits de réserve et celui de la ligne de bits normale pendant le cycle de lecture alors que, pour un cycle d'écriture, puisqu'une donnée est écrite concurremment par l'intermédiaire de la ligne de bits de réserve et de la ligne de bits normale, la charge de la ligne de bits est doublée. En second lieu : lorsque la colonne de réserve est sélectionnée, puisque le signal d'horloge servant à la sélection de la colonne de réserve est appliqué au décodeur normal pour inhiber le décodeur de colonne normale, la structure du circuit logique devient compliquée. Un objet de la présente invention est de créer un procédé de sélection d'une colonne de réserve qui ne crée aucune perte de vitesse grâce au fait que, lors de la sélection d'une colonne de réserve, la fonction d'inhibition d'une colonne normale est remplacée par une fonction qui résulte d'une structure telle que la ligne d'entrée/sortie-reliée à la colonne normale peut être isolée d'un chemin externe de lecture/écriture, en ne créant aucun temps de retard lors du décodage de la colonne de réserve. En conséquence, dans le cycle de lecture, le trajet direct de courant entre l'amplificateur de détection de la ligne de bits de réserve et celui de la ligne de bits normale peut être coupé et, puisque la ligne d'entrée/sortie normale est ouverte dans ce cas, la surcharge de la ligne de bits est réduite à une très petite quantité lors de la sélection de la colonne de réserve. En conséquence, une opération rapide de lecture et d'écriture peut être effectuée. En outre, le fait qu'il ne soit pas nécessaire d'inhiber le décodeur de colonne normale conduit à la simplification de la logique de décodage du fait qu'un signal d'horloge servant à sélectionner la colonne de réserve n'influe pas sur le décodage du décodeur de colonne normale. Un autre objet de la présente invention consiste à créer un circuit de sélection de colonne de réserve qui puisse séparer une ligne de bits de réserve d'une ligne de bits normale lors de la sélection du décodeur de colonne. Un groupe d'interrupteurs de ligne est relié de façon interne avec l'unité d'entrée/sortie reliée à la ligne de bits de réserve, ainsi qu'avec l'unité d'entrée/sortie reliée à la ligne de bits normale, et un circuit d'excitation normale incorporé dans l'unité d'entrée/sortie est relié à la ligne de bits normale, et ces deux circuits sont conçus pour être commandés par la sortie du décodeur de colonne de réserve. En conséquence, dans le cas de la sélection d'une colonne de réserve, l'unité d'entrée/ sortie qui est reliée à la ligne de bits de réserve est séparée de l'unité d'entrée/sortie qui est reliée à la ligne de bits normale, et l'unité d'entrée/sortie de la ligne de bits normale est conçue de manière à être prête pour un cycle de fonctionnement suivant, avec une excitation indépendante. D'autres caractéristiques et avantages de l'invention seront mis en évidence dans la suite de la description, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels - la figure 1 représente le schéma d'un circuit de sélection de colonne de réserve conforme à la présente invention, et - la figure 2 est une représentation graphique de différents signaux d'horloge pour la sélection d'une colonne de réserve sur la figure 1. En référence à la. figure 1, celle-ci représente un circuit de sélection de colonne de réserve dans lequel il est prévu une unité d'acheminement externe, désignée par PATH, pour transmettre une infor mation pendant des cycles de lecture et d'écriture en liaison avec un circuit d'excitation 17 fournissant une tension d'alimentation constante Deux unités de lignes d'entrée/sortie de réserve 4 et 4', notées S-I/O, reliées chacune à l'unité PATH, sont couplées, symétriquement1 avec deux lignes de bits de réserve 3 et 3' respe-ctivement par l'intermédiaire de deux groupes de transistors MOS PIS1-MS4 et MS1'-MS4'. Chacune des bornes de ligne de bits de la paire de lignes de bits de réserve est reliée à une cellule de mémoire respective (non représentde) incorporant un amplificateur de détection. De façon analogue, deux unités de lignes d'entrée/sortie normales 5 et 5', notées N-I/O, sont couplées, symétriquement, respectivement avec deux lignes de bits normales 6 et 6' par l'intermédiaire de deux groupes de transistors lIOS MN1-MN4 et MN1'-MN4'. Chacune des bornes de ligne de bits de la paire de lignes de bits normales est reliée à une cellule de mémoire respective (non représentée) comportant un amplificateur de détection. Les deux unités de lignes d'entrée/sortie de réserve 4 et 4' et les deux unités de lignes d'entrée/sortie normales 5 et 5' sont couplées respectivement avec deux groupes d'éléments interrupteurs de ligne correspondants 10 et 10' et avec deux groupes d'éléments d'excitation de ligne normale correspondants 20 et 20', qui sont tous composés de transistors MOS. Un décodeur de colonne de réserve 1 est couplé avec les deux groupes d'éléments interrupteurs de ligne et avec les deux groupes d'éléments d'excitation de ligne normale. Les deux groupes d'éléments interrupteurs de ligne 10 et 10' et les deux groupes d'éléments d'excitation de ligne normale 20 et 20' sont commandés de façon mutuellement complémentaire par une impulsion d'horloge XD provenant du décodeur de colonne de réserve 1. Un inverseur I1 relié au décodeur de colonne de réserve 1 fait en sorte qu'un signal d'horloge ~ SCD qui est produit au moment de la sélection de la paire de lignes de bits de réserve assure le couplage de la paire de lignes de bits de réserve 3 et 3' avec l'unité PATH du fait de l'application du signal d'horloge ~SCD aux groupe -ie transistors MOS MS1-MS4 et MS1'-#S4'. Un signal d > .orloge ~NCDZ qui est une sortie d'un décodeur de colonne normale 11, est appliqué aux portes des groupes de transistors MOS MN1-MN4 et 14N1'-MN4' de telle sorte que la paire de lignes de bits normales 6 et 6' et l'unité PATH puissent être reliées ensemble. Le décodeur de colonne de réserve 1 re çoit un signal d'adresse de colonne COLADD, un signal d'horloge ~SC de sélection de colonne de réserve et un signal d'horloge ~y qui fournit une information indiquant que l'opération de détection de bits est terminée. Un niveau logique du signal d'horloge ~SC de sélection de colonne de réserve est déterminé comme étant à un niveau haut ou bas par la connexion ou la coupure d'un fusible. On va maintenant décrire le fonctionnement de l'agencement de circuit qui a été décrit ci-dessus. Pendant le fonctionnement en colonne normale, une sortie du décodeur de colonne de réserve 1, qui est d un niveau haut, engendre le signal d'horloge qui ouvre une unité d'entrée/sortie normale ; le signal d'horloge ~SCD en aval de l'inverseur I1, est à un niveau bas. Le signal d'horloge ~SCD au niveau bas est appliqué aux portes des transistors MOS MS1-MS4 et MS1', MS4', pour les maintenir à l'état bloqué. Les deux lignes de bits de réserve 3 et 3' sont donc isolées des deux lignes d'entrée sortie de réserve 4 et 4', ce qui constitue un état ouvert. Les deux unités de lignes d'entrée/sortie normales 5 et 5' et les deux unités de lignes d'entrée/ sortie de réserve 4 et 4' sont reliées individuellement l'une à l'autre par les deux groupes d'éléments interrupteurs 10 et 10'. Les deux lignes de bits normales 6 et 6' sont reliées à l'unité PATH externe par l'horloge ~NCD de décodage de colonne normale, qui est à un niveau haut, engendrée par Le décodeur de colonne normale 11, de telle sorte que l'information d'une cellule de mémoire puisse être transférée. A cet instant, le circuit d'excitation 17 fournit la tension d'alimentation Vcc aux lignes de l'unité PATH pour un fonctionnement stable. Pour sélectionner la colonne de réserve, l'horloge ~D est passée au niveau bas, et l'horloge ~SCD est passée au niveau haut, en réponse au fait que le signal d'horloge ~SC est engendré en réponse à la coupure du fusible destiné à passer à la colonne de réserve. A cet instant, les transistors PMOS des éléments d'excitation de ligne normale 20 et 20' sont rendus conducteurs par l'application du niveau bas de l'horloge ~D tet le niveau haut de l'horloge ~SCD obtenu via l'inverseur I1, rend conducteurs les transistors MOS MS1-MS4 et MS1'-MS4' après avoir commencé l'excitation des deux unités de lignes d'entrée/sortie normales 5 et 5', de telle sorte que les deux lignes de bits de réserve 3 et 3' sont reliées à l'unité PATH externe. L'horloge fSC qui témoigne de la sélection de la colonne de réserve ne c =ante pas le décodeur de colonne 11, et le signal d'norloge #NCD produit par le décodeur de colonne normale 11 est commandé par le signal d'adresse de colonne. Pour un niveau haut du signal fSC les deux unités de lignes d'entrée/sortie de réserve 4 et 4' et les deux unités de lignes d'entrée/ sortie normales 5 et 5' sont isolées l'une de l'autre, et en conséquence l'unité externe PATH n'est pas reliée avec elles, de sorte que l'unité de lignes d'entrée/ sortie, pour ce qui concerne les lignes de bits normales, attend le cycle suivant, à état excité par les circuits d'excitation de lignes normales 20 et 20'.Puisque le signal d'horloge #SCD est toujours produit après la séparation des deux unités de lignes d'entrée/sortie de réserve 4 et 4' par rapport aux deux unités de lignes d'entrée/sortie normales 5 et 5', le temps pendant lequel les deux lignes de bits de réserve 3 et 3' sont connectées avec les deux lignes de bits normales 6 et 6' peut être exclu par logique et le temps nécessaire pour que la colonne de réserve soit sélectionnée par le décodeur de colonne de réserve 1 peut être défini sans relation avec le temps nécessaire pour une sélection de la colonne normale. La Figure 2 est une représentation graphique de différents signaux d'horloge pour une sélection de la colonne de réserve sur la Figure 1. Un signal d'horloge RAS est un signal d'échantillonnage d'adresse de rangée et CAS est un signal d'échantillonnage d'adresse de colonne et, pour chaque niveau bas de chaque signal, les signaux d'adresses de rangée et de colonne considérés sont fournis à des lignes d'adresses. Après l'écoulement d'un temps défini qui est propre à une logique spécifique pendant que le signal RAS est au niveau bas, une opération de détection entre des lignes de bits est exécutée pour produire le signal d'horloge fy/ qui notifie la liaison avec les lignes d'entrée/sortie.En réponse au signal le lesignal #NCD de sortie du décodeur de colonne normale 2 est engendré pour relier l'unité PATH avec les unités de lignes de bits normales lors de la sélection d'une ligne de bits normale et, lors de la sélection de la colonne de réserve, le signal d'horloge 9SC est engendré à partir du signal d'adresse de colonne pour notifier la sélection de la colonne de réserve. La sélection de la colonne normale ou de la colonne de réserve est définie en réponse à un état passant ou coupé du fusible.Lors de la sélection de la colonne de réserve, le signal d'horloge #NCD est produit à partir du signal d'adresse de colonne ; le temps nécessaire pour la sélection de la colonne de réserve et le temps nécessaire pour la sélection de la colonne normale sont à même d'être définis indépendamment l'un de l'autre et, en conséquence, le temps de retard seproduisant lors de la sélection de la colonne de réserve peut ne pas être pris en considération par l'utilisateur. Cependant, lors de la sélection de la colonne de réserve, il est d'abord nécessaire de produire le signal d'horloge #D qui établit la liaison des unités à lignes d'entréelsortie normales et, lorsque la liaison avec la ligne de bits normales est coupée, le signal d'horloge #SCD provenant du décodeur de colonne de réserve est engendré de manière à relier la ligne de bits de réserve avec l'unité PATH. Comme décrit ci-dessus, dans le circuit conforme à la présente invention, les unités de lignes d'entrée/sortie de réserve qui sont reliées aux deux lignes de bits de réserve sont agencées pour être isolées des unités à lignes d'entrée/sortie normales qui sont reliées à la ligne de bits normale, chaque ligne de bits étant conçue pour être sélectionnée au moyen d'un interrupteur de ligne respectif qui est commandé par le décodeur de colonne de réserve. Le temps nécessaire pour la sélection de la colonne de réserve peut être déterminé sans relation avec la sélection de la colonne normale, de sorte que le temps de retard se produisant lors de la sélection de la colonne de réserve peut être négligeable vu de l'utilisateur. En outre, lors de la sélection de la colonne de réserve, le circuit de décodage pour le décodeur de colonne normale peut être simplifié du fait qu'il n'est pas nécessaire d'inhiber le décodeur de colonne normale. Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ci-dessus décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour cela sortir du cadre de l'invention. REVENDICATIONS 1.- Procédé pour sélectionner une colonne de réserve dans une mémoire numérique, caractérisé en ce que deux unités de lignes d'entrée/sortie de réserve (4, 4'), qui sont reliées à deux lignes de bits de réserve (3, 3') et deux unités de lignes d'-entrée/sortie normales (5, 5'), qui sont reliées à deux lignes de bits normales (6, 6'), sont isolées l'une de l'autre quand une colonne de réserve est sélectionnée alors qu'elles sont reliées l'une avec l'autre quand la colonne normale est sélectionnée. 2.- Procédé pour sélectionner une colonne de réserve selon la revendication 1, caractérisé en ce que les deux unités de lignes d'entrée/sortie normales (5, 5') reliées aux deux lignes de bits normales (6, 6') reçoivent une tension d'alimentation d'excitation de façon à préparer un cycle de lecture/écriture suivant lorsque les deux lignes de bits de réserve (3, 3') et les deux lignes de bits normales sont séparées (6, 6'). 3.- Circuit de sélection de colonne de réserve dans une mémoire numérique, caractérisé en ce qu'il comprend - deux groupes d'interrupteurs de lignes (10, 10') qui sont disposés entre deux unités de lignes d'entrée/sortie de réserve (4, 4') reliées à deux lignes de bits de réserve (3, 3') et deux unités de lignes d'entrée/sortie normales (5, 5') reliées à deux lignes de bits normales (6, 6'), les deux groupes d'interrupteurs de ligne étant commandés par un signal de sortie d'un d'undécodeur de colonne de réserve (1) ; et - deux groupes d'éléments d'excitation de lignes normales (20, 20') reliés aux unités de lignes d'entrée/sortie normalesrespectives (5, 5') et étant commandés par le signal de sortie (D)D#du décodeur de colonne de réserve (1). 4.- Circuit de sélection de colonne de réserve selon la revendication 3, caractérisé en ce qu'il comprend en outre un inverseur (ici) qui produit un signal d'horloge (SCD) de phase inversée qui commande la liaison des deux unités de lignes d'entrée/ sortie de réserve (4, 4') avec les deux lignes de bits de réserve (3, 3').