FR 2630601 A1 19891027 FR 8900087 A 19890105 La présente invention concerne un circuit inverseur faisant fonction de circuit logique de base, qui est fabriqué à l'aide d'éLéments Si CMOS. La figure 1 représente un inverseur CMOS classique qui est constitué de transistors MOS de type P et N, M11 et M12, auxqueLs des transistors MOS M13 et M14 et des transistors Q1 et Q2 sont connectés. Dans Le circuit inverseur CMOS teL que représenté sur la figure 1, si le signal d'entrée IN(11) est au niveau haut, Le transistor MOS M12 est rendu conducteur. Ensuite, La base du transistor Q1 passe au niveau bas afin de maintenir Le transistor Q1 non conducteur. Dans le même temps, Le transistor MOS M13 devient non conducteur de manière à fournir une polarisation à la base du transistor Q2 et rend conducteur le transistor Q2' si bien que le signal de sortie OUT(14) passe au niveau bas tandis que le transistor MOS M14 devient non conducteur afin d'éliminer Le courant d'exitation direct passant par Les transistors MOS M13 et M14. Le transistor MOS M14 ne fait passer La base du transistor au potentieL de La terre que lorsque le signal de sortie OUT(14) est au niveau haut. Inversement, si Le signaL d'entrée IN(11) est au niveau bas, le transistor MOS M11 devient conducteur de manière à fournir une polarisation à La base du transistor Q1, de sorte que, puisque le signal de sortie OUT(14) est maintenu à un niveau haut, le transistor MOS M14 devient conducteur. Toutefois, dans Le circuit inverseur seLon la technique antérieure, Lorsque Le signaL d'entrée IN(11) passe du niveau bas, aLors que Le transistor MOS M13 est non conducteur et te transistor MOS M14 est conducteur, au niveau haut, aLors le transistor Q1 devient non conducteur et le transistor MOS M13 devient conducteur. Ainsi, les transistors MOS M13 et M14 sont simultanément dans L'état conducteur avant que Le signaL de sortie OUT(14) ne devienne bas (c'est-à-dire pendant Le niveau haut du signaL de sortie), ce qui retarde L'instant de passage à L'état conducteur du transistor Q2 et aLtère le fonctionnement à grande vitesse du circuit. Ce retard de commutation apparaît également lorsque le signal d'entrée IN(11) passe du niveau haut au niveau bas, ce qui constitue non seulement une aLtération du fonctionnement à grande vitesse, mais également un obstacle à une intégration élevée du circuit, puisque le circuit inverseur est constitué de quatre transistors MOS et de deux transistors, ce qui rend le circuit complexe. C'est un but de l'invention de fournir un circuit inverseur Si CMOS simple qui autorise une vitesse élevée de fonctionnement en même temps qu'un haut degré d'intégration lorsqu'on le fabrique sur une puce semiconductrice. On réalise ce but à L'aide du circuit inverseur BiCMOS selon l'invention, lequel comprend deux transistors MOS complémentaires connectés à une borne d'entrée et deux transistors bipolaires complémentaires auxquels est connectée une sortie logique, si bien qu'on améliore la vitesse de commutation du circuit à transistors MOS, pour lequel la charge capacitive est forte. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s'appuie sur Les dessins annexés, parmi lesquels la figure 1 est un circuit inverseur CMOS selon la technique antérieure ; la figure 2 est un schéma simplifié d'un circuit inverseur BiCMOS selon l'invention ; la figure 3 est un autre mode de réalisation du circuit inverseur Si CMOS selon l'invention ; la figure 4 est un graphe montrant la caractéristique de commutation du circuit inverseur BiCMOS de La figure 2 ; et la figure 5 est un graphe montrant la caractéristique de commutation du circuit inverseur BiCMOS de la figure 3. On va maintenant décrire le circuit inverseur de l'inven- tion en relation avec la figure 2. Comme représenté sur la figure 2, un signal d'entrée logique IN(2) est appLiqué par leurs grilles à des transistors MOS M1 et M2 mutuellement connectés en série. Les drains des transi tors MOS M1 et M2 sont connectés en un noeud P3, lequel est connecté aux bases de transistors bipolaires Q1 et Q2 Les émetteurs des transistors bipoLaires sont connectés entre eux et conduisent à une sortie logique OUT(4). Le colLecteur du transistor Q1 est connecté a.la source d'alimentation électrique Vcc en même temps que la source du transistor MOS M1. Le collecteur du transistor Q2 est connecté à la source du transistor MOS M2. Dans ce mode de réaLisation de l'invention, le niveau du signal de sortie OUT(4) est égal à cc (Vcc-VT.NPN)-VT.PNP' OÙ VU NON et VT PNP sont les tensions de conduction base-émetteur des transistors bipolaires n et Q2. La figure 3 est un autre mode de réalisation de l'inven- tion, où un circuit inverseur constitué de transistors MOS M3 et M4 auquels sont connectés des transistors bipolaires Q3 et Q4 comporte également des transistors MOS M5 et M6 connectés en série l'un avec L'autre. Les grilles des transistors MOS M5 et M6 sont connectées à une entrée IN(2), laquelle est également connectee aux grilles des transistors MOS M3 et M4. Les drains des transistors MOS de type P et N, M5 et M6, sont connectés à une sortie OUT(6). La source du transistor MOS de type P M5 est connectée au collecteur du transistor Q3 et à la source de tension. La source du transistor MOS de type N M6 est connectée à la terre. Avec le circuit inverseur du deuxième mode de réalisation, Le niveau du signal de sortie OUT(6) commutera pleinement, de façon avantageuse, sur l'intervalle de Vcc à O V. On va ensuite décrire le fonctionnement du circuit inverseur selon L'invention en relation avec la figure 4. Dans Le premier mode de réalisation représenté sur La figure 2, si le signal d'entrée INC2) est bas, le transistor MOS M1 devient conducteur en faisant passer le noeud P3 au niveau haut, si bien que le transistor Q1 devient conducteur et que le transistor Q2 devient non conducteur, le signal de sortie OUT(4) devenant alors haut. Inversement, si le signaL d'entrée IN(2) est haut, le noeud P3 passe au niveau bas de sorte que le transistor Q1 devient non conducteur et le transistor Q2 devient conducteur, si bien que le signal de sortie OUT(4) passe au niveau bas. Ainsi, le circuit inverseur BiCMOS selon l'invention, qui est constitué d'un inverseur CMOS et de transistors NPN et.PNP atteint une grande vitesse de fonctionnement. En outre, le deuxième mode de réalisation de l'invention tel que présenté sur la figure 3 comporte aussi des transistors MOS de type P et N, soit M5 et M6, qui lui sont connectés en paraLLèLe, ce qui permet une complète excursion du signal de sortie OUT(6) dans l'intervalLe de O à Vcc. Ainsi, le circuit inverseur de la figure 2 présente une caractéristique de commutation telle qu'indiquée sur la figure 4, où L'on peut voir qutun niveau bas pour le signal d'entrée maintient un niveau haut pour le signal de sortie, ce niveau haut étant cependant inférieur à Vcc et étant égal à Vcc VT.NPN Avantageusement, Le deuxième mode de réalisation représenté sur La figure 3 est en mesure d'élever la tension du signal de sortie OUT(6) jusqu'å Vcc et, dans le cas d'un niveau haut pour le signal d'entrée IN(2), le transistor MOS M passe dans L'état conducteur de sorte que le signal de sortie OUT(6) s'abaisse jusqu'au niveau du potentiel de la terre. Les transistors Q Q2, Q3 et Q4 qui sont utilisés dans L'invention fonctionnent toujours dans les régions active et de coupure, ce qui améliore la vitesse de fonctionnement du transistor bipolaire. Par conséquent, selon la présente invention, on obtient un fonctionnement de commutation à vitesse élevée en produisant un circuit inverseur constitué de transistors CMOS auxquels est connecté un circuit bipolaire comprenant des transistors NPN et PNP, et la diminution de la vitesse de fonctionnement des circuits MOS classiques est éliminée efficacement du fait de la présence des transistors bipolaires du côté sortie. En raison de la simplicité de La Configuration, on peut faciLement obtenir une intégration éLevée pour L'inverseur lorsqu'on Le fabrique sur une puce semiconductrice. Bien entendu, L'homme de L'art sera en mesure d'imaginer, à partir des circuits dont La description vient d'être donnée à titre simplement iLLustratif et nulLement Limitatif1 diverses autres variantes et modifications ne sortant pas du cadre de L'in- vention. REVENDICATIONS 1. Circuit inverseur BiCMOS caractérisé en ce qu'il comprend une entrée (IN(2 > ) destinée à recevoir un signal de niveau haut ou de niveau bas ; un transistor MOS de'type P (M1; M3) dont la griLLe est connectée à ladite entrée, La source est connectée à une source de tension (Vcc), et Le drain est connecté à un noeud de sortie de signal (P3) ; un transistor MOS de type N (M2;M4) dont La grille est connectée à Ladite entrée, La source est connectée à la terre, et Le drain est connecté audit noeud de sortie de signaL ; un premier transistor bipolaire (Q1; Q3) possédant un émetteur, une base connectée audit noeud de sortie de signal, et un collecteur connecté à la source dudit transistor MOS de type P ; un deuxième transistor bipolaire (Q2; Q4) possédant une base connectée à la base dudit premier transistor bipoLaire, un émetteur connecté à L'émetteur dudit premier transistor bipoLaire, et un collecteur connecté à La source dudit transistor MOS de type N ; et une sortie de porte Logique (OUT(4); OUT(6)) connectée à L'émetteur dudit premier transistor bipolaire ainsi qu'à ceLui du deuxième transistor bipoLaire. 2. Circuit inverseur BiCMOS seLon La revendication 1, caractérisé en ce qu'il comporte en outre un autre inverseur CMOS constitué de transistors MOS de type P et N (M5, M6) connectés en série L'un avec L'autre et dont les grilles sont connectées à ladite entrée, les drains sont connectés à L'émetteur dudit premier transistor bipolaire (Q3), ainsi qu'à L'émetteur du dit deuxième transistor bipoLaire (Q4), et Les sources sont connectées au collecteur dudit premier transistor bipolaire et au collecteur dudit deuxième transistor bipolaire, respectivement, ce qui permet que le niveau de sortie venant de Ladite sortie de porte logique (OUT(6)) commute pleinement sur l'intervalle de Vcc à O V.