FR 2630246 A1 19891020 FR 8904519 A 19890406 La présente invention concerne une mémoire a semiconducteurs comportant une borne de signal de sélection de puce, ou d'inhibition, et elle porte plus particulièrement sur une mémoire a semiconducteug qui présente un temps d1ac- ces réduit, mesuré a partir de l'application d'un signal de sélection de puce. La figure 6(a) est un schéma synoptique d'une mémoire a semiconducteurs classique, et un réseau de cellules de mémoire ainsi qu'un circuit de précharge/égalisation de la figure 6(a) sont représentés de façon plus détaillée sur la figure 6(b). Le symbole CS désigne le signal de sélection de puce. Le niveau H (haut) de ce signal indique la condition de non-sélection, dans laquelle le circuit de mémoire est dans une condition d'attente, et le signal de sélection interne CSA est alors au niveau H. Lorsque le signal CSA est au niveau H, il inhibe le fonctionnement d'un circuit amplificateur d'entrée d'adresse 2, et il fait cesser le fonctionnement d'un décodeur 4, ce qui maintient au niveau bas les lignes de sélection de mot et de colonne, qui constituent les lignes de sélection de la cellule de mémoire. Le signal CTL est un signal de commande pour le fonctionnement du circuit, qui commande le fonctionnement d'un circuit de précharge/égalisation 5, pour les lignes de données qui transmettent les données du réseau de cellules de mémoire, ainsi que le fonctionnement de l'amplificateur de données 7 et du circuit de sortie 8. Dans la condition d'attente, ce signal est au niveau H, et les lignes de données sont prêchargées et égalisées. Simultanément, le fonctionnement des circuits 7 et 8 est interrompu. Lorsque le signal CS est au niveau H, le signal CSB est au niveau H, ce qui maintient le signal CTL au niveau H. Il existe en outre un générateur d'impulsions 3, pour permettre également le fonctionnement lorsque des changements se produisent dans les signaux d'adresse Ai. La figure 7 montre des exemples de circuits con crets pour le générateur de signal de sélection 1, le circuit amplificateur d'entrée d'adresse 2 et le générateur d'impulsions 3. Le signal. CSA est appliqué a l'entrée de la porte NON-OU d'entrée 20 pour les signaux d'adresse, ce qui empêche que des changements du signal Ai ne soient transmis à l'intérieur du circuit lorsque le signal CSA est au niveau H. Tout changement du signal Ai est détecté par le circuit 3 en relation avec la montée et la descente du signal, et un signal sous forme d'impulsions ATD est produit pour chaque adresse, de façon a effectuer une opération OU sur les signaux ATD pour toutes les adresses.Le signal CSB est un signal dont la descente est retardée au moyen du circuit de retard TB du générateur de signal de sélection 1; lorsqu'il descend au niveau B (bas), un transistor MOS à canal P devient conducteur, ce qui fait fonctionner les circuits OU 3-2. On va maintenant décrire le fonctionnement du circuit représenté sur la figure 6(a), en se référant au diagramme séquentiel de la figure 8. Lorsque le niveau de signal de CS passe du niveau H au niveau B, le signal CSA passe au niveau B, et un signal d'adresse Ai est transmis vers l'intérieur du circuit par la porte NON-OU d'entrée 20. Lorsque le signal Ai est au niveau B, un changement se produit dans le signal d'adresse interne, ce qui génere une impulsion ATD. Le niveau CTL descend à la fin de l'impulsion ATD; Si tous les signaux Ai sont au niveau H et si aucune impulsion ATD n'est produite, le temps de descente de CTL ne change pas, du fait que le signal CSB descend simultanément à la descente de l'impulsion ATD.Le signal d'adresse est transmis au décodeur et le niveau de signal des lignes de mot et des lignes de sélection de colonne, qui mènent aux cellules de mémoire à sélectionner, devient le niveau haut. Comme il est bien connu, les lignes de mot sont connectées aux cellules de mémoire et elles sont conçues de façon à sélectionner les cellules de mémoire qui s'étendent dans la direction des rangées. Les lignes de sélection de colonne sélectionnent les lignes de don nées qui sont connectées aux cellules de mémoire a sélection ner. L'information qui est enregistrée dans les cellules de mémoire apparait alors sur les lignes de données, et elle est émise vers la borne de sortie par l'intermédiaire de l'amplificateur et du circuit de sortie. Lorsque le signal Ai change alors que le signal CS reste au niveau B, une impulsion ATD est produite, ce qui fait monter le signal CTL au niveau H, et la précharge et itégalisation des lignes de données sont effectuées. La lecture des données se trouvant a l'adresse suivante est ensuite effectuée. Dans des mémoires à semiconducteurs classiques ayant une structure telle que celle décrite ci-dessus, les conditions temporelles d'accès relatives au signal CS, lorsque le signal d'adresse est au niveau B, sont telles que lorsque le signal CS change et le niveau CSA devient le niveau bas, le signal de sortie de la porte NON-OU d'entrée d'adresse 20 change. Dans le cas de l'accès par le signal CS, l'opération d'accès commence à ce moment. Dans le cas de l'accès par le signal d'adresse, le signal de sortie de la porte NON-OU 20 change lorsque le signal d'adresse change, du fait que le signal CSA est déjà au niveau B, ce qui fait démarrer l'accès. Par conséquent, l'accès par le signal CS est davantage retardé que l'accès par le signal d'adresse, avec un écart égal au temps nécessaire pour la transmission du signal de CS a CSA. Dans le cas de l'acces par le signal CS, la ligne de données est déjà préchargee et égalisée, et l'accès commence dans cette condition. Il n'y a donc pas de limite particulière a l'accélération de la montée du niveau de signal des lignes de mot et des lignes de sélection de colonne; il est donc souhaitable que la montée soit la plus rapide possible. Dans une mémoire a semiconducteurs classique,. il serait commode de pouvoir accélérer la descente du signal CSB, diminuer la largeur de l'impulsion ATD, et accélérer ainsi le fonctionnement de l'amplificateur d'entrée d'adresse et celui du décodeur. Cependant, dans une mémoire a semiconducteurs classique , la diminution de la largeur de l'impulsion ATD entraîne également une diminution de la largeur d'impulsion du signal CTL.Cependant, dans le cas de l'accès par le signal d'adresse, il y a un risque que des données erronées soient écrites dans la cellule de mémdire qui est sélectionnée a la suite, ce qui détruirait les données enre yistrées, a moins que les lignes de données ne soient maintenues dans l'état restauré pendant une durée suffisamment longue, par précharge et égalisation par le signal CTL, du fait que les données du cycle précédent restent sur la ligne de données.En outre, il n'est pas suffisant d'inhiber pendant une courte durée le fonctionnement de l'amplificateur de données et celui du circuit de sortie, au moyen du signal CTL, du fait que ceci conduira à faire fonctionner l'amplificateur avant que les données soient apparues de façon suffisante sur la ligne de données, ce qui entraînera un fonctionnement défectueux à cause de la présence de bruits, et ceci a pour conséquence de retarder l'accès. Il a donc été impossible dans des mémoires a semiconducteurs classiques d'accélérer l'accès par le signal CS en diminuant la largeur de l'impulsion ATD, du fait que ceci fait apparaître le problème précité au moment de l'accès par le signal d'adresse. L'invention a été faite dans le but d'éliminer le problème précité qu'on rencontre dans des mémoires a semiconducteurs classiques. L'invention a donc pour but de procurer une mémoire a semiconducteurs dans laquelle on puisse réaliser un accès rapide par le signal CS et on puisse maintenir une opération d'accès stable au moyen d'une adresse. L'invention procure une mémoire a semiconducteurs (1) ayant une borne de signal de sélection de puce, qui comprend : un circuit de génération de signal de sélection destiné à produire des signaux de sélection internes qui sont retardés par rapport au signal de sélection de puce; un circuit de génération d'impulsions destiné a détecter des changements dans le signal d'adresse et à générer un signal sous forme d'impulsions; et un circuit de changement de largeur d'impulsion destiné a changer la largeur d'impulsion a la réception du signal sous forme d'impulsions; ce circuit de changement de largeur d'impulsion comprenant une première porte logique qui fournit un signal retardé pour le signal sous forme d'impulsions lorsque les signaux de sélection internes sont dans la condition de sélection, et une seconde porte logique qui combine par une fonction OU le signal de sortie de la première porte logique et le signal sous forme d'impulsions. L'invention procure également une mémoire a semiconducteurs (2) ayant la structure indiquée en (1) ci-dessus et comprenant en outre un circuit de commande de ligne de sélection destiné à produire un signal de commande de ligne de sélection, ce circuit de commande de ligne de sélection comprenant une troisième porte logique qui est conçue pour émettre le signal sous forme d'impulsions en tant que signal de commande de ligne de sélection, lorsque le signal de sélection interne est dans la condition de sélection, et ce signal de commande de ligne de sélection commandant l'activation des lignes de mot et des lignes de sélection de colonne. L'invention sera mieux comprise a la lecture de la description qui va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels La figure 1 est un schéma synoptique qui montre une mémoire à semiconducteurs conforme à l'invention; La figure 2 est un schéma de circuit qui montre des modes de réalisation du circuit de génération de signal sous forme d'impulsions, du circuit de changement de largeur d'impulsion et du circuit de commande de ligne de sélection; La figure 3 est un schéma de circuit qui montre d'autres modes de réalisation du circuit de changement de largeur d'impulsion et du circuit de commande de ligne de sélection; La figure 4 est un schéma de circuit qui montre un mode de réalisation du décodeur;; La figure 5 est un diagramme séquentiel qui illustre le fonctionnement d'une mémoire a semiconducteurs confor .ne l'invention; Les figures 6(a) et 6(b) sont des schémas synoptiques qui il lustrent une mémoire à semiconducteurs classique La figure 7 est un schéma de circuit qui montre un circuit de génération de signal de sélection, un circuit amplificateur d'entrée et un circuit de génération de signal sous forme#d'impulsions dans une mémoire a semiconducteurs classique ; et La figure 8 est un diagramme séquentiel qui illustre le fonctionnement d'une mémoire à semiconducteurs classique. La figure 1 est un schéma synoptique d'une mémoire a semiconducteurs conforme a l'invention, tandis que la fi- gure 5 est un diagramme séquentiel qui illustre le fonctionnement du circuit représenté sur la figure 1. Le symbole CS désigne un signal d'entrée qui transite par la borne de signal de sélection de puce de la mémoire à semiconducteurs, et ce signal est dans la condition de sélection de puce lorsqu'il est au niveau H (haut), et dans la condition de nonsélection lorsqu'il est au niveau B (bas).Lorsque le signal CS est appliqué a un circuit de génération de signal de sélection 1, des signaux de sélection interne CSA, CSB et CSC sont produits, et parmi ces signaux, le signal CSC est transmis à un circuit de changement de largeur d'impulsion 9 et a un circuit de commande de ligne de sélection 10. Un signal CTL1, qui est le signal de sortie d'un circuit de génération de signal sous forme d'impulsions 3, est appliqué aux circuits 9 et l0. Un signal CTL2, qui est le signal de sortie du circuit 9, commande le fonctionnement d'un circuit de précharge/égalisation 5, d'un amplificateur de données 7 et dtun circuit de sortie 8.L'opération de sélection de lignes de sélection de mot et de colonne est effectuée par un décodeur 4, pour décoder des signaux d'adresse Ai, et un signal de commande de ligne de sélection WCTL, qui est le signal de sortie du circuit 10, effectue une commande d'état actif/ inactif. Comme dans la mémoire classique qui est représentée sur la figure 7, le circuit de génération de signal de sélection 1 produit le signal CSB. Cependant, le retard du circuit de retard DB est fixé à une valeur plus courte, de façon que la descente du signal CSB puisse avoir lieu plus rapidement que dans des cas classiques. Le mode de-réalisation qui est représenté sur la figure l comprend en outre un circuit amplificateur d'entrée d'adresse 2, dont la structure fondamentale est la même que dans l'exemple classique représenté sur la figure 7, à l'exception de la taille du transistor, qui est choisi plus grand de façon a fonctionner à à une vitesse élevée.De façon similaire, la structure fondamentale du circuit de génération de signal sous forme d'impulsions 3 est la même que dans la mémoire classique qui est représentée sur la figure 7, à l'exception du fait que le nombre d'étages inverseurs est réduit, afin de diminuer la largeur de l'impulsion ATD, pour réduire ainsi le retard. Le schéma de circuit qui est représenté sur la figure 2 montre des modes de réalisation du circuit de. génération de signal de sélection 1, du circuit de changement de largeur d'impulsion 9 et du circuit de commande de ligne de sélection 10. La descente du signal CSC est retardée par un circuit de retard DC. Lorsque le signal CSC est au niveau H dans le circuit 9, le niveau du signal CTL1 est émis sous la forme du signal CTL2, par l'intermédiaire d'une porte NON-OU 91 et d'un inverseur 92.Lorsque le signal CSC est au niveau B, le signal CTL1 est appliqué a la porte NON-OU 91 non seu lement par le chemin direct, mais.également par trois étages d'inverseurs et une porte NON-OU 90, après quoi une opération OU est effectuée dans la porte NON-OU 91, Le signal de sortie de la porte NON-OU 90 est donc retardé sous l'effet du passage du signal par quatre portes au total, et le signal CTL2 apparaît sous la forme d'un signal ayant une largeur d'impulsion accrue de façon correspondante. Lorsque le signal CTL2 est au niveau H, il précharge et égalise les lignes de données, ce qui inhibe l'amplification et la sortie des données. Pour éviter un fonctionnement défectueux, la largeur d'impulsion du signai CTL2 au moment d'un changement d'adresse doit être suffisamment grande; elle doit être fixée a une valeur approximativement égale a la largeur d'impulsion des signaux ATD et CTL dans des mémoires classiques. Du fait que dans l'invention la largeur d'impulsion du signal ATD est relativement faible, le circuit de changement de largeur d'impulsion 9 a pour fonction d'augmenter la largeur d'impulsion. Autrement dit, le circuit 9 augmente la largeur d'impulsion lorsqu' une opération d'accès par un signal d'adresse est effectuée avec le signal CSC au niveau B. Lorsque l'accès par le signal CS est effectué avec le signal CSC au niveau H, ce circuit ne retarde pas la descente du signal CTL2, mais le fait monter de façon rapide. Dans le circuit de commande de ligne de sélection 10, lorsque le signal CSC est au niveau H, le signal WCTL reste au niveau B. Lorsqu'il est au niveau B, le signal CTL1 est émis par l'intermédiaire d'une porte NON-ET 100 et d'un inverseur 101. Autrement dit, lorsque le signal CSC est au niveau H, la précharge et l'égalisation ne sont effectuées que pendant une courte durée, et les lignes de sélection de mot et de colonne ne sont pas inactivées. Lorsque le signal CSC est au niveau B, l'impulsion longue du signal CTL2 commande l'accomplissement de la précharge et de l'égalisation pendant une longue durée, et les lignes de sélection de mot et de colonne sont temporairement désactivées par le signal WCTL, afin d'éviter un fonctionnement défectueux au moment du changement d'adresse. Le schéma de circuit de la figure 3 montre d'autres modes de réalisation du circuit de changement de largeur d'impulsion 9 et du circuit de commande de ligne de sélection 10. Dans l'exemple qui est représenté sur la figure 3, lorsque la puce de circuit intégré n'est pas sélectionnée, c'est-à-dire lorsque le signal CS est au niveau H, le signal CTL2 doit entre au niveau H avant que la précharge et l'égalisation puissent être effectuées. En outre, le signal WCTL doit être au niveau H pour que le signal des lignes de sélection de mot et de colonne passe au niveau bas. Dans le circuit 9, le signal CSB est appliqué à une porte NON-OU 93, et dans le circuit 10, le signal CSA est appliqué a une porte NON-ET 103 par l'intermédiaire d'un inverseur 102. Grâce à cette configuration, il n'est pas nécessaire d'appliquer le signal CSB au circuit 3 ou le signal CSA au circuit 4, comme dans le mode de réalisation qui est représenté sur la figure 1. En d'autres termes,-dans le mode de réalisation qui est représenté sur la figure 1, le signal CSB est appliqué au circuit de génération de si#gnal sous forme d'impulsions 3 pour commander le signal CTL1, tandis que dans le circuit qui est représenté sur la figure 3, le signal CSB est appliqué a la porte NON-OU 93 en compagnie du signal CTL1, et la commande par le signal CSB est effectuée dans le circuit 9. En outre, alors que dans le mode de réalisation représenté sur la figure 1, le décodeur 4 est commandé par le signal CSA, ce décodeur est commandé par le signal WCTL dans le mode de réalisation qui est représenté sur la figure 3. Par conséquent, dans le cas de l'exemple représenté sur la figure 3, le signal WCTL reste au niveau H jusqu'! la descente du signal CSA, ce qui inhibe le fonctionnement du décodeur. Le schéma de circuit de la figure 4 montre un mode de réalisation du décodeur 4 de l'invention. Pour désactiver toutes les lignes de mot au moyen du signal WCTL, on applique ce signal à une porte NON-ET 40 du décodeur, par l'intermédiaire d'un inverseur 41. Lorsque le signal WCTL est au niveau H, les sorties de la porte NON-ET 40 sont toutes au niveau H, ce qui fait que les lignes de mot Wi sont toutes au niveau B. Ceci s'applique également aux lignes de sélection de colonne. On va maintenant décrire le fonctionnement du circuit qui est représenté sur la figure 1, en se référant au diagramme séquentiel de la figure 5. Lorsque le signal CS est au niveau H, ceci implique que la mémoire est dans la condition dans laquelle la puce n'est pas sélectionnée. A ce moment, les signaux CSA, CSB et CSC sont tous au niveau H. Lorsque le signal CS est abaissé au niveau B, ce qui indique la condition de sélection, le signal CSA descend tout d'abord au niveau B et le signal d'adresse Ai est émis par l'intermédiaire du circuit amplificateur d'entrée d'adresse 2, et le signal d'adresse Ai est transmis vers l'intérieur pour produire une impulsion ATD dans le circuit de génération de signal sous forme d'impulsions 3. Cependant, du fait que le signal CSB reste au niveau H, le signal CTL1 ne change pas et reste au niveau H, même lorsque l'impulsion ATD est produite. Lorsque ce signal CTL1 est au niveau H, le signal CTL2 est également au niveau H. Ce signal CTL2 commande au circuit de précharge/égalisation 5 de précharger et d'égaliser les lignes de données, et le fonctionnement de l'amplificateur de données 7 et celui du circuit de sortie 8 sont ainsi inhibés. Le signal CTL1 descend au moment de la descente du signal CSB. Du fait que le signal CSC est toujours au niveau H H lorsque le signal CTL1 descend, les entrées des portes NON OU 91 et 93 sont toujours au niveau B, et le signal CTL2 descend également à la suite de CTL1. Ceci met fin à la précharge et à l'égalisation, ce qui provoque le fonctionnement de l'amplificateur et du circuit de sortie. Du fait qu'à ce moment le signal WCTL reste au niveau bas, les portes NON-ET 40 sur la figure 4 ne font l'objet d'aucune restriction par le signal WCTL. Par conséquent, le décodeur 4 décode le signal de sortie du circuit amplificateur d'entrée 2, ce qui accomplit la sélection de ligne de mot. La sélection de ligne de colonne est également effectuée de la même manière.Le niveau du signal de ligne de mot s'élève donc conformément à la vitesse de fonctionnement de l'amplificateur d'entrée d'adresse 2 et du décodeur 4, pour accomplir ainsi la sélection de cellule de mémoire. Ensuite, le signal CSC descend au niveau B. Lorsque le signal Ai change à la suite de la lecture de données à une adresse, et lorsque l'accès par un signal d'adresse commence, une impulsion ATD est produite dans le circuit de génération de signal sous forme d'impulsions 3, et le signal CTL change également à la suite du signal ATD, pour prendre la forme d'une impulsion au niveau H. Du fait qu'à ce moment les signaux CSC et CSB sont déjà au niveau B, le circuit de changement de largeur d'impulsion 9 fonctionne. La montée de l'impulsion du signal CTL1 provoque la montée du signal CTL2, par l'intermédiaire des portes NON-OU 91 ou 93. D'autre part, le front descendant de l'impulsion CTL1 est appliqué aux portes NON-OU 91 et NON-OU 93 après avoir été retardé par les trois étages d'inverseurs et la porte NON-OU 90. I1 en résulte que la descente du signal CTL2 est retardée. Autrement dit, comme on peut le voir sur la figure 5, l'impulsion CTL1 est transformée en une impulsion plus lon- gue, qui est l'impulsion CTL2. A ce moment, le circuit de commande de ligne de sélection 10 fonctionne également et une impulsion apparaît dans le signal WCTL. Lorsque le signal WCTL atteint le niveau H, comme représenté sur la figure 5, toutes les portes NON-ET 40 émettent des signaux de niveau H, ce qui fait descendre au niveau bas toutes les lignes de mot Wi. Du fait que les lignes de mot effectuent une sélection de cellule de mémoire au niveau H, toutes ces lignes sont placées temporairement dans la condition de non-sélection au moment du changement d'adresse. I1 en résulte qu'aucune cellule de mémoire n'est sélectionnée lorsqu'un changement d'adresse se produit et fait apparaître une condition instable dans les puces, ce qui améliore la fiabilité de la mémoire. Comme on peut le voit sur la figure 5, l'impulsion CTL2 est longue au moment du changement d'adresse, ce qui fait que l'accès par le signal CS prend moins de temps que l'accès par le signal d'adresse, en ce qui concerne la durée qui s'écoule entre la montée de l'impulsion ATD et l'achèvement de l'acces. Dans le cas de l'accès par le signal d'adresse, la largeur d'impulsion du signal CTL2 doit être la même que dans des cas classiques, pour éviter un fonctionnement défecteux. De ce fait, au moment du changement d'adresse qui est représenté sur la figure 5, la largeur d'impulsion du signal CTL2 est fixée approximativement à la même valeur que pour le signal CTL de mémoires classiques.Simultanément, la largeur d'impulsion du signal ATD est diminuée, et la vitesse de fonctionnement du circuit amplificateur d'entrée d'adresse et celle du circuit décodeur sont augmentées, de façon que le signal CSB puisse descendre plus rapidement. Par conséquent, conformément à l'invention, la descente du signal CSB est plus rapide et l'impulsion ATD est plus courte que dans l'accès par le signal CS de type classique, ce qui fait que la précharge et l'égalisation sont terminées plus tôt. En accélérant le fonctionnement du circuit amplificateur d'entrée d'adresse et celui du circuit décodeur, l'accès par le signal CS devient plus rapide.D'autre part, du fait qu'une impulsion ATD courte est transformée en une impulsion suffisamment longue au moment de l'accès par le signal d'adresse, la précharge et l'égalisation des lignes de données sont effectuées de façon effective, ce qui évite un fonctionnement défectueux. Comme décrit ci-dessus, l'invention permet d'accélérer l'accès au moment de l'accès par le signal CS, tout en garantissant une durée suffisante pour la précharge et l'éga lisation au moment de l'accès par le signal d'adresse. Au moment de l'accès par le signal CS, on peut rendre plus rapide la montée du signal dans les lignes de mot et les lignes de sélection de colonne, en accélérant le fonctionnement du circuit amplificateur d'entrée d'adresse et celui du décodeur. En outre, du fait que le fonctionnement de l'amplificateur et celui du circuit de sortie commencent dans des conditions sans lesquelles la précharge et 11 égalisation des lignes de données sont rapidement effectuées, le circuit complet peut fonctionner avec une vitesse élevée, simultanément à la montée des lignes de mot ou à celle des lignes de sélection de colonne. De plus, du fait qu'on peut garantir une durée suffisante pour la précharge et l'égalisation au moment de l'accès par le signal d'adresse, ce qui fait que le niveau de signal sur les lignes de mot et les lignes de sélection de colonne ne peut monter qu'après que les lignes de données ont atteint une condition stable, les opérations d'amplification et de sortie peuvent être effectuées de façon stable, sans détruire les données qui se trouvent dans les cellules de mémoire. En outre, du fait que toutes les lignes de mot sont placées temporairement dans l'état inactif au moment de l'accès par le signal d'adresse, on peut éviter un fonctionnement défectueux au moment de l'accès. I1 va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Mémoire à semiconducteurs conçue pour recevoir un signal de sélection de puce, caractérisée en ce qu'elle comprend : un circuit de génération de signal destiné à produire des signaux de sélection internes, en relation avec le signal de sélection de puce, un circuit de génération d'impulsions destiné à détecter tout changement dans le signal d'adresse et à produire un signal sous forme d'impulsions; et un circuit de changement de largeur d'impulsion destiné à recevoir le signal sous forme d'impulsions pour émettre un signal de commande dans le but de commander les lignes de données d'un réseau de cellules de mémoire: et en ce que le circuit de changement de largeur d'impulsion émet le signal de commande sous la forme d'un signal présentant une impulsion dont la largeur correspond à ce qu'on obtient en convertissant la largeur d'impulsion du signal sous forme d'impulsions, pour donner une plus grande largeur, lorsque les signaux de sélection internes sont dans la condition de sélection de puce. 2. Mémoire à semiconducteurs selon la revendication 1, caractérisée en ce que le circuit de changement de largeur d'impulsion met fin à l'émission du signal de commande pratiquement en conformité avec la terminaison de l'impulsion du signal sous forme d'impulsions, lorsque les signaux de sélection internes sont dans la condition de nonsélection. 3. Mémoire à semiconducteurs selon la revendication 1, caractérisée en ce que le signal de commande est prévu pour précharger et égaliser les lignes de données du réseau de mémoire , et pour inhiber le fonctionnement de l'amplificateur de données et celui du circuit de sortie. 4. Mémoire à semiconducteurs selon la revendication 1, caractérisée en ce que le circuit de changement de largeur d'impulsion comprend une première porte logique qui est conçue de façon à émettre un signal retardé par rapport au signal sous forme d'impulsions lorsque les signaux de sélection internes sont dans la condition de sélection, et une seconde porte logique qui est conçue pour combiner selon une fonction OU le signal de sortie de la première porte logique et le signal sous forme d'impulsions, pour émettre le signal de commande. 5. Mémoire à semiconducteurs selon la revendication i, caractérisée en ce qu'elle comprend en outre un circuit de commande de ligne de sélection qui est destiné à produire un signal de commande de ligne de sélection, ce circuit de commande de ligne de sélection comprenant une troisième porte logique qui reçoit le signal sous forme d'impulsions et qui émet le signal de commande de ligne de sélection lorsque les signaux de sélection internes sont dans la condition de sélection, et en ce que l'activation des lignes de mot ou celle des lignes de sélection de colonne du réseau de cellules de mémoire est commandée par le signal de commande de ligne de sélection. 6. Mémoire à semiconducteurs selon la revendication 5, caractérisée en ce que les lignes de mot sont connectées à la grille d'un transistor destiné à connecter les cellules de mémoire aux lignes de données, tandis que les lignes de sélection de colonne sont connectées à la grille d'un transistor qui est destiné à connecter les lignes de données à l'amplificateur de données. 7. Mémoire à semiconducteurs du type comportant une borne de signal de sélection de puce, caractérisée en ce qu'elle comprend un circuit de génération de signal qui est destiné à produire des signaux de sélection internes en relation avec le signal de sélection de puce, un circuit de génération d'impulsions destiné à détecter tout changement dans le signal d'adresse et à produire un signal sous forme d'impulsions; et un circuit de changement de largeur d'impulsion qui reçoit le signal sous forme d'impulsions et qui émet un signal de commande pour commander le fonctionnement d'un ré seau de cellules de mémoire; et en ce que le circuit de changement de largeur d'impulsion comprend une première porte logique qui émet un signal retardé par rapport au signal sous forme d'impulsions, et une seconde porte logique qui combine par une fonction OU le signal retardé et le signal sous forme d'impulsions pour former le signal de commande. 8. Mémoire à semiconducteurs selon la revendication 7, caractérisée en ce qu'elle comprend en outre un circuit de commande de ligne de sélection destiné à produire un signal de commande de ligne de sélection, et ce circuit de commande de ligne de sélection émet un second signal de commande pour placer les lignes de mot ou les lignes de sélection de colonne dans l'état inactif, lorsque les signaux de sélection internes sont dans la condition de sélection. 9. Mémoire à semiconducteurs selon la revendication 7, caractérisée en ce que l'émission par la première porte logique du signal retardé par rapport au signal sous forme d'impulsions, est inhibée lorsque les signaux de sélection internes indiquent la condition de non-sélection de puce.