FR 2636446 A1 19900316 FR 8911844 A 19890911 DISPOSITIF DE CONTROLE D'ENTREE/SORTIE La présente invention concerne un dispositif de contrôle d'entrée/sortie, et concerne plus spécifiquement la technologie de contrôle de transfert pour effectuer un transfert de données selon un mode de non confirmation de réponse. Comme il est bien connu, le dispositif de contrôle d'entrée/sortïe est intercalé entre un dispositif d'acheminement et un dispositif d'entrée/sortie de manière à contrôler le transfert de données entre le dispositif d'acheminement et le dispositif d'entrée/sortie. Un système d'interface d'entrée/sortie de ce type entre le dispositif de contrôle d'entrée/sortie et le dispositif d'acheminement est généralement classé en mode de confirmation de réponse dans lequel la réponse d'une partie au fonctionnement de l'autre partie est confirmée successivement, et en mode de non confirmation de réponse dans lequel la transmission de données et leur réception sont réalisées sans réponse de confirmation provenant de l'autre partie. Une structure de base de circuit de signal pour le mode de non confirmation de réponse est illustrée par la suite dans les figures 1 et 2. Dans la figure 1, selon "l'interrogation" d'un microprocesseur 4, le dispositif de contrôle d'entrée/sortie 2 effectue le transfert de données entre un dispositif d'acheminement 1 et un dispositif de mémoire 3. Lors de la réception des données en sortie provenant du dispositif d'acheminement 1, un repère d'entrée est généré. Le dispositif d'acheminement 1 fonctionne selon la synchronisation de génération de transmission d'un repère d'entrée 1001 et des données en sortie. Les données en sortie sont stockées dans le dispositif de mémoire 3 selon un signal de requête. Dans la figure 1, la référence SA désigne un bus reliant le dispositif d'acheminement 1 et le microprocesseur 4, la référence 5B-désigne un bus reliant le microprocesseur 4 et le dispositif de contrôle d'entrée/sortie 2, la référence 5C désigne un bus reliant le microprocesseur 4 et le dispositif de mémoire 3, la référence 6 désigne une ligne de données en sortie, la référence 6A désigne une ligne de repère de sortie, la référence 6B désigne une ligne d'un repère de sortie finale transmis depuis le dispositif d'acheminement 1 au dispositif de contrôle d'entrée/sortie 2, la référence 7 désigne une ligne de données en entrée transmises depuis le dispositif de contrôle d'entrée/sortie 2 au dispositif d'acheminement 1, la référence 7A désigne une ligne de repère d'entrée transmise depuis le dispositif de contrôle d'entrée/sortie 2 au dispositif d'acheminement 1, la référence 7B désigne une ligne d'un repère d'entrée finale transmis depuis un dispositif de contrôle d'entrée/sortie 2 au dispositif d'acheminement 1, la référence 8 désigne une ligne de données en entrée transmise depuis le dispositif de contrôle d'entrée/sortie 2 au dispositif de mémoire 3, la référence 9 désigne une ligne de données en entrée transmises depuis le dispositif de mémoire f au dispositif de contrôle d'entrée/sortie 2, la référence 9a désigne une ligne du signal de requête, et la référence 9B désigne une ligne d'un signal d'entrée transmis depuis le dispositif de mémoire 3 au dispositif de contrôle d'entrée/sortie 2. Dans la figure 2, la direction du transfert de données est déterminée par rapport au dispositif d'acheminement 1. De ce fait, des signaux dirigés depuis le dispositif d'acheminement 1 au dispositif de contrôle d'entrée/sortie 2 sont désign#és comme des données en entrée 1000, un repère d'entrée 1001 et un repère de sortie finale 1002, tandis que des signaux dirigés depuis le dispositif de contrôle d'entrée/sortie 2 au dispositif d'acheminement 1 sont désignés comme des données en entrée 2000, un repère d'entrée 2001 et un repère d'entrée finale 2002. Le transfert de données est effectué octet par octet. Le repère d'entrée 2001 (repère de sortie 1001) est utilisé durant le tran#sfert de données avant le dernier octet, et le repère d'entrée finale 2002 (repère de sortie finale 1002) est utilisé au moment du transfert du dernier octet.Le repère peut avoir une relation donnée avec les données transmises sur le bus de données. Ceci veut dire que le repère peut être utilisé comme signal de test ou comme signal de requête. La figure 11 illustre un chronogramme d'horloge du contrôle de transfert de données en sortie conventionnel. Dans la figure 11, la courbe de la figure 11 (1) représente un repère d'entrée (transmission) 132, la courbe de la figure 11 (2) représente un repère d'entrée finale (transmission) 133, la courbe de la figure 11 (3) représente un repère d'entrée (réception), la courbe de la figure 1 1 (q) représente un repère d'entrée finale (réception), la courbe de la figure 11(5) représente un repere d'entrée finale (r6Ceptian), la courbe de la figure 11(6) représente un repère de sortie (réception) 130, la courbe de la figure 11 (7) représente un repère de sortie finale (réception) 131, et la courbe de la figure 11 (8) un repère de sortie finale (réception) 131'. Dans les modes de réalisation des figures 1 et 2, bien que le repère d'entrée (sortie) et le repère d'entrée (sortie) final soient générés dans la même partie du circuit, leurs lignes de transmission sont différentes. De ce fait, un retard peut être causé incidemment lors de l'intervalle de temps requis pour leur admission du fait d'une modification dans les caractéristiques des éléments des lignes de transmission. Comme illustré dans la figure 11 (5) et (8), si la direction du retard est telle qu'elle réduit les intervalles de temps T52. et T32#., la vitesse de transfert des données finales peut être momentanément accrue et poser de ce fait un problème. Comme illustré dans la figure il (1) .et (2), au départ, l'intervalle de temps de génération T32 entre le deuxième des repères d'entrée 132 et le repère d'entrée finale 133 est substantiellement égal à l'intervalle de temps Toutefois, ils peuvent être incidemment transmis à la ligne d'interface avec un intervalle de temps inférieur à l'intervalle de temps de départ du fait de la différence d#s caractéristiques des circuits de contrôle.De même, dans le dispositif d'acheminement, Si l'intervalle de temps du repère d'entrée est déplacé dans la direction permettant de réduire l'intervalle de temps des repères d'entrée du fait de différences dans les caractéristiques des récepteurs correspondants, le repère d'entrée finale n'est pas admis à l'intervalle de temps T53 mais est admis plus tôt par a T7 comme illustré dans la figure 11 (4) et (5). De ce fait, le dispositif d'acheminement a pour fonction d' effectuer la transmission des données du dernier octet et du repère de sortie finale basé sur le repère d'entrée finale de la figure il (5). En outre, dans le dispositif de contrôle d'entrée/sortie qui reçoit le repere de sortie ( finale ), si l'intervalle de temps entre le deuxième des repères de# sortie et le repère de sortie finale est déplacé de telle sorte que 11 intervalle de temps devient court du fait des différences de caractéristiques des récepteurs correspondants, cette valeur de déplacement ss T2 est ajoutée à la valeurs T, décrite ci-dessus. De ce fait, le repère de sortie finale ne serait pas admis à l'intervalle de temps de départ T32.. mais plus tôt par 4 T, + MS T2 comme illustré dans la figure 11 (7) et (8). Puis, le dispositif de contrôle d'entrée/sortie effectue la .récupération des données du dernier octet basé sur le repère de sortie finale admis trop tôt (figure 11 (8)). Cependant, l'intervalle de temps de temps entre le repère de sortie finale 131' et le repère de sortie immédiatement précédent devient considérablement plus court que celui entre d'autres repères de sortie adjacents. Ceci veut dire que la vitesse de transfert des données s'accroît momentanément au moment de la récupération des données du dernier octet, ce qui cause une mauvaise récupération des données du dernier octet. De ce fait, dans le dispositif conventionnel d'entrée/sortie, chacune des données d'octet des données en sortie est divisée en groupe impair et groupe pair par une technologie appelée technologie de la double zone de tampon de manière à assurer un temps de traitement prédéterminé de récupération, ce qui permet d'assurer la récupération des données du dernier octet de manière sûre. Cependant, un circuit ajouté de ce type est composé d'une pluralité de composants de circuit. Ces composants sont onéreux puisqu'ils doivent fonctionner à grande vitesse. C'est pourquoi le dispositif de contrôle d'entrée/sortie ne peut pas être produit à bas prix. En vue des inconvénients de l'art antérieur mentionnés ci-dessus, un objectif de la présente invention est donc de fournir un dispositif de contrôle d'entrée/sortie amélioré efficace pour supprimer l'augmentation momentanée de la vitesse de transfert des données en retardant la transmission du signal de requête des données de l'octet final (repère d'entrée finale). Afin de réaliser l'objectif mentionné cidessus, le dispositif de contrôle d'entrée/sortie de l'invention présente la structure décrite cidessous. C'est-à-dire que le dispositif de contrôle d'entrée/sortie de l'invention fonctionne lors du transfert de données de et vers un dispositif d'acheminement selon le mode de non confirmation de réponse. Le dispositif de -contrôle d'entrée/sortie fonctionne de manière à transmettre au dispositif d'acheminement un nombre n-l de signaux de requête de données par l'intermédiaire d'une première ligne de transmission et transmet un signal de requête des données finales par l'intermédiaire d'une deuxième ligne de transmission, pour recevoir ainsi un nombre n de données transmises.Le dispositif de contrôle d'entrée/sortie est caractérisé par des moyens de détection pour détecter une synchronisation de génération du signal de requête des dernières données, et des moyens de temporisation répondant à une entrée de détection des moyens de détection pour retarder la transmission du signal de requête des dernières données. La description qui suit se rapporte au fonctionnement du dispositif de contrôle d'entrée/ sortie de l'invention ainsi obtenu. Selon la présente invention, la transmission du signal de requête des dernières données est retardée par rapport à la synchronisation du dispositif conventionnel selon une durée de retard convenable. De ce fait, même si l'intervalle de temps devient court entre la synchronisation de la récupération des données finales et la synchronisation de. la récupération des données immédiatement précédentes, cet intervalle de temps peut être rendu plus long qu'un intervalle de temps prédéterminé. C'est-à-dire qu'il est possible de supprimer l'augmentation momentanée de la vitesse de transfert de données au moment du traitement des données finales. Comme décrit ci-dessus, selon le dispositif de contrôle d'entrée/sortie de l'invention, comme la synchronisation de la transmission du signal de requête des données finales (repère d'entre finale ) est retardée, même si l'intervalle de temps entre la synchronisation de récupération des données finales et la synchronisation de récupération des données immédiatement précédentes devient court, l'intervalle de temps peut être prolongé par rapport à une durée prédéterminée, en supprimant de ce fait l'augmentation subite de la vitesse de transfert des données au moment du traitement des données finales. Selon la présente invention, le circuit ajouté a une structure simple et ne requiert pas un fonctionnement à grande vitesse. De ce fait, il peut être fabriqué à peu de frais, ce qui abaisse le coût de la fabrication du dispositif de contrôle d'entrée/sortie. La figure 1 est un synoptique montrant les types de signaux entre un microprocesseur, un dispositif d'acheminement, un dispositif de contrôle d'entrée/sortie et un dispositif de mémoire; la figure 2 est un synoptique montrant les types de signaux entre le dispositif d'acheminement et le dispositif de contrôle d'entrée/sortie; la figure 3 est un schéma structurel d'un mode de réalisation du dispositif de contrôle d'entrée/sortie selon la présente invention; la figure 4 est un chronogramme du contrôle du transfert de données en sortie selon la présente invention; la figure 5 est un schéma de circuit montrant la liaison entre le microprocesseur et le dispositif d'acheminement du mode de réalisation de la figure 3; la figure 6 est un chronogramme du transfert de données en sortie du mode de réalisation de la figure 5; la figure 7 est un chronogramme du transfert de données en entrée du mode de réalisation de la figure 5; les figures 8 et 9 sont des chronogrammes du mode de réalisation de la figure 5; la figure 10 est un schéma de circuit montrant la liaison entre le microprocesseur et le dispositif d'acheminement dans un autre mode de réalisation de la présente invention; et la figure il est un chronogramme du contrôle de transfert de données en sortie conventionnel. On va maintenant décrire ci-dessous des modes de réalisation de la présente invention en se référant aux dessins. La figure 3 illustre un mode de réalisation du dispositif de contrôle d'entrée/sôrtie selon la présente invention. Dans le schéma structurel du dispositif de contrôle d'entrée/sortie de la figure 3, des récepteurs 10 et 11 ont leurs bornes de sorties reliées à une borne d'entrée d'un circuit générateur de repères d'entrée 16. Une borne de sortie du circuit de génération de repères d'entrée 16 est reliée à une borne d'entrée d'un circuit de contrôle 12 du repère d'entrée et est connectée b une borne d'entrée d'un circuit de contrôle 13 du dernier repère, et reliée également b une borne d'entrée d'un enregistreur de données en sortie 19 ainsi qu'à une borne d'en trée dun enregistreur de données d'entrée 20. Un circuit de détection de requête 21 est relié àsa borne de sortie à une borne d'entrée du circuit 16 de génération de repère d'entrée, et sa borne d'entrée est relié à une borne de sortie d'un compteur de nombres de transfert 18. En outre, comme le compteur de nombres de transferts 18 illustré à la figure 3 est relié au circuit 21 de détection de la requête finale , la valeur en cours peut être envoyée au circuit 21 de détection de requête finale. Dans la figure 3, la référence 100 désigne un repère de sortie, la rdf- rente 101 d~Fione un repère de sortie finale, la référence 102 désigne un repère d'entrée r et la référence 103 désigne un repère d'entrée finale. Une borne d'entrée du registre de données de sortie 19 est reliée à un récepteur 14 des données de sortie et une borne du registre de données d'entrée 20 est reliée à une borne d'entrée d'un circuit de contrôle 15 des données d'entrée.Les bornes d'entrée et de sortie du circuit 16 générant les repères d'entrée sont reliées respectivement aux terminaux d'entrée et de sortie d'un microprocesseur 17 et, de la même manière, reliées respectivement aux bornes de sortie et d'entrée d'un compteur de nombres de transfert 18. Un dispositif d'acheminement a une structure telle que, comme dans la figure 3, le circuit de génération de repères d'entrée est commuté en un circuit de production de repères de sortie et la relation entrée/sortie du repère et des données est renversée. On va maintenant décrire ci-dessous le cas où les données de sortie de trois octets sont reçues par le dispositif d'acheminerEnt dans le rrode de réalisation de la figure 3 de la présente invention. Lorsque le circuit 21 de détection de requête finale détecte que la valeur de sortie en cours du compteur de nombres de transfert 18 devient "1", un signal de détection est émis dans le circuit 16 de génération de repère d'entrée. La figure 4 illustre un chronogramme de contrôle de transfert de données en sortie selon la présente invention. Dans la figure 4, la courbe de la figure 4 (1) représente le repère d'entrée (émission) 102, la courbe de la figure 4 (2) le repère d'entrée finale (émission) 103, la courbe de la figure 4 (3) le repère d'entrée (réception), la courbe de la figure 4 (4) le repère d'entrée finale (réception), la courbe de la figure 4 (5) le repère d'entrée finale (réception), la courbe de la figure 4 (6) le repère de sortie (réception), la courbe de la figure 4 (7). le repère de sortie finale, et la courbe de la figure 4 (8) représente le repère de sortie finale (réception). De manière similaire à l'art antérieur, le circuit de génération de repère d'entrée 16 génère deux repères d'entrée et un repère d'entrée finale, et 11 intervalle de temps de génération devient tel qu'illustré par les figures 4 (1) et (2). C'est-à-dire que le prerier et le deuxième repères d'entrée 102 sont générés à un intervalle de temps T1 (qui peut être environ égal à l'intervalle de temps conventionnel T31). Après la génération du deuxième repère, le signal de détection est émis de sorte que le repère d'entrée finale 103 est généré à un intervalle de temps T2 qui est supérieur à l'intervalle de temps , . Ainsi, comme illustré dans les figures 4 (3) et (4), le dispositif d'acheminement reçoit le repère d'entrée (fig. 4 (3)) et le repère d'entrée finale (fig. 4 (4)). En ce qui concerne le repère d'entrée finale, comme décrit auparavant et comme illustré dans la figure 4 (5), il peut être admis incidemment plus tôt par la valeur de changement des T,. Ensuite, dans le dispositif de contrôle d'entrée/sortie, si le repère de sortie finale est admis plus tôt par la valeur de changement de a T1 + A T2 modifiée à partir de l'intervalle de temps original T2" comme illustré par la figure 4 (8), l'intervalle de temps entre le deuxième des repères de sortie 100 et le repère de sortie finale 101' devient plus court que l'intervalle de temps T2" et devient environ identique à l'intervalle de temps T," entre le. premier et le deuxième des repères de sortie 100. C'est-à-dire que l'envoi de transmission du repère d'entrée finale 103 est retardé de sorte que le temps de récupération des données de l'octet final devient environ identique au temps de récupération de chaque donnée d'octet précédent. Comme le temps de récupération de chaque donnée d'octet est réglé pour être substantiellement identique, le traitement des données d'intervalles de temps peut être facilité. Concernant les circuits ajoutés, comme le circuit de détection de la requête finale est nécessaire uniquement pour détecter que la valeur de sortie en cours du compteur de nombres de transfert 18 devient "1", sa structure est plutôt simple et il n'a pas besoin d'un fonctionnement à grande vitesse. En outre, le circuit de génération de repère d'entrée 16 ne sert que pour réaliser un retard d'une durée donnée. De ce fait, ce circuit supplémentaire est considérablement moins cher que celx fonctionnant selon la technologie de double memoire tampon conventionnelle. La figure 5 illustre un circuit schématique du mode de réalisation de la figure 3. Dans la figure 5, la référence 100 désigne une ligne de repère de sortie, la référence 101 une ligne de repère de sortie finale, la référence 104 une ligne de donnée de sortie, la référence 105 une ligne de donnée d'entrée, la référence 108 une ligne de repère d'entrée, la référence 109 une ligne de repère d'entrée finale, la référence 112 une ligne de valeur initiale du compteur, la référence 501 une ligne de demande de transfert, la référence 502 une ligne d'horloge, la référence 503 une ligne de remise à zéro, la référence 504 une ligne de mise en marche du compteur, la réfé- rence 507 une ligne d'achèvement de préparation de donnée, la référence 522 une ligne d'achèvement d'entrée, la référence 523 une ligne de fonctionnement en sortie, la référence 524 une ligne de fonctionnement en entrée, la référence 525 une ligne d'achèvement de sortie, et la référence 18 un compteur I, la référence 21 un compteur Il, la référence 22 un décodeur, la référence 23 un circuit de retard I, la référence 24 un circuit de retard Il, et la référence 25 un circuit ET. La figure 6 illustre un chronogramme du transfert de données en sortie dans le mode de réalisation de la figure 5. Sur la figure 6, la référence 108 représente le repère d'entrée, la référence 109 le repère d'entrée finale, la référence 100 le repère de sortie, la référence 101 le repère de sortie finale, la référence 104 les données en sortie, la référence 115 le repère de sortie retardée, la référence 117 les données en sortie. La figure 7 est un chronogramme du transfert de données d'entrée dans le mode de réalisation de la figure 5. Dans la figure 7, la référence 108 représente le repère d'entrée, la référence 109 le repère d'entrée finale et la référence 105 les données en entrée. Ensuite, les figures 8 et 9 sont des chronogrammes pour le mode de réalisation de la figure 5. Dans les figures 8 et 9, la référence 502 représente une horloge, la référence 503 la remise à zéro, la référence 501 une demande de transfert, la référence 507 l'achèvement de la préparation de données, la référence 508 une sortie de circuit ET, la référence 509 une impulsion de synchronisation, la référence 511 une sortie Q d'une bascule (flipflo# 2, la référence 513 une sortie Q d'une bascule(flipflop) 3, la référence 515 une sortie Q d'une bascule(flipflop) 4, la référence 504 une mise en marahe du compteur, la référence 505 une donnée de valeur comptée, la référence 506 une sortie du décodeur 22, la référence 109 un repère d'entrée finale, la référence 108 un repère d'entrée, la référence 516 une entrée D de la bascule (flipflop) 6, la référence 517 une sortie Q d'une bascule (flipflop)5, la référence 518 une sortie Q d'une bascule(flipflop) 6, la référence 518 une sortie Q d'une bascule (flipflop) 6, la référence 519 une sortie de circuit ET reliée à la sortie Q de la bascule (flipflop) 6, la sortie Q de la bascule (flipflop) 5, et au circuit NON-OU intercalé entre les bascules(flipflop)4 et 5. En se référant également aux figures 6 à 9, le compteur I 18 est réglé à l'aide d'un nombre de données d'entrée par le microprocesseur 4, et décrémente sa valeur par une entrée CNT (509). la valeur comptée (505) est entrée dans le décodeur 22. En outre, lorsque la valeur comptée devient "0", le microprocesseur 4 reçoit les informations indiquant que l'entrée est achevée, c'est-à-dire que le signal d'achèvement d'entrée (522) devient actif. Le décodeur 22 fonctionne lorsque la valeur comptée devient "1" pour activer la sortie (506). Un circuit composé de six bascules (flipflop) 1, 2, 3,4,5 et 6 a pour fonction de produire une impulsion de synchronisation (509 518) depuis les horloges 502 et 508, et la génération de cette impulsion est basée sur le fait que le signal de demande de transfert 501 et le signal d'achèvement de préparation des données 507 sont activés. L'impulsion de synchronisation ainsi générée 509 est transformée en un repère d'entrée par les bascules (flipflop) 7 et 8. La sortie 506 du décodeur 22 est utilisée pour sélectionner ces bascules (flipflop}. Simultanément à la sortie du repère d'entrée, l'étape de sortie de données (bascule flipflop-ii) est lancée avec des données d'entrée 105. Ensuite, la description est donnée pour le signal d'achèvement de préparation de données 507. Ce signal d'achèvement de préparation de données 507 est activé essentiellement lorsque le transfert de données est activé en ce qui concerne le dispositif d'acheminement 1. En ce qui concerne le mode, il existe un fonctionnement de sortie 522 et un fonctionnement d'entrée 523, et la description en sera donc donnée séparément. Dans le fonctionnement en sortie, on décide si une FIFO 13 (mémoire dans laquelle la première entrée est la première sortie) dans laquelle sont stockées des données de sortie 104 présente un emplacement disponible ou non. De manière plus spécifique, on se réfère au complément du bit de poids le plus lourd d'un compteur Il 21 (compteur à quatre bits) qui effectue le comptage chaque fois que le signal de demande (repère d'entrée, 108 ou 109 est généré et effectue le décomptage à chaque extraction hors du dispositif de mémoire 3. C'est-à-dire que lorsque neuf données sont entrées et deux données sorties, le compteur Il 21 effectue le comptage "9" et le décomptage "2" de sorte que la valeur comptée est "7" (représentée sous forme de "0111" selon la représentation en nombres binaires). Comme le bit de poids le plus lourd est "0" et le complément "1", une autre donnée peut encore être admise. Inversement, lorsque la valeur comptée est "8", la mémoire FIFO 13 est pleine de données et ne peut donc plus en recevoir. La représentation binaire de "8" est "1000" de sorte que le signal d'achèvement des données 507 est rendu négatif. Dans le fonctionnement en entrée, on juge simplement si la donnée est mise à jour dans une bascule (flipflop) 10. Plus spécifiquement, une bascule (flipflop) 9, qui est remise à zéro lorsqu'une donnée est fournie à la bascule (flipflop)11 d'étape de sortie de données d'entrée par le signal 509, est basculée lorsque la donnée est fournie à la bascule (flipflop) 10 depuis le dispositif de mémoire 3. C'est-à-dire que, lorsque une donnée nouvelle est fournie à la bascule (flipflop)10, la préparation de donnée est achevée. Ensuite, une brève description est donnée pour le circuit d'entrée du repère de sortie 100. Les repères de sortie des deux lignes sont retardés par les circuits de retard I, Il, 23, 24 (le temps de retard du circuit 24 est supérieur à celui du circuit 23) pour devenir des signaux de fourniture de données (155) d'une bascule(flipflop# 12. En outre, le signal de détection du repère de sortie finale 101 est fourni au microprocesseur comme signal d'achèvement de sortie. La figure 10 illustre un autre mode de réalisation de la présente invention. Le repère d'entrée finale et les repères d'entrée sont générés de la même manière. Enfin, on se sert d'une horloge pour déterminer un temps de retard effectif pour retarder le repère d'entrée finale à l'étape de sortie. Dans le mode de réalisation de la figure 10, les bascules (flipflop) 4 à 6 sont éliminées contrairement au mode de réalisation de la figure 5, et un circuit de retard est prévu à la dernière étape 109 du circuit de repère d'entrée finale. Dans la figure 10, la référence 26 désigne un circuit de retard relié à la bascule (flipflop)7. REVENDICATION Dispositif de contrôle d'entrée/sortie pour effectuer un transfert de donnée par rapport à un dispositif d'achoellnement (1) basé sur le mode de non con filiation de réponse de telle sorte que n-1 rx:ztre de signaux de darde de données sont transmis audit dispositif d'achemi- nement par l'intermédiaire d'une première ligne de transmission et qu'un nombre d'un signal de demande de donnée finale est transmis audit dispositif d'acheminement par l'intermédiaire d'une deuxième ligne de transmission de manière à recevoir n nombres de données transmises provenant dudit dispositif d'acheminement, caractérisé en ce que l'amélioration comprend des moyens de détection (21) pour détecter un temps de génération dudit signal de demande de donnée finale; et des troyens de retard (16) réagissant à une sortie de détection desdits moyens de détection pour retarder la transmission dudit signal ce demande de donnée finale.