FR 2607283 A1 19880527 FR 8616391 A 19861125 L'invention concerne un système de synchronisation d'éléments séquentiels munis chacun d'une horloge interne. A l'heure actuelle, le problème de la synchronisation d'éléments séquentiels fonctionnant simultanément, ces éléments étant munis chacun d'une horloge interne, se pose de facon cruciale lorsque ces éléments doivent être maintenus dans une relation de simultanéité très précise et que la référence de synchronisation doit impérativement conserver une relation de fréquence et de phase constante par rapport à une référence de temps absolu par exemple. Ce problème apparatt en particulier dans le cas où le calculateur de bord d'aéronefs est, pour permettre un haut niveau de tolérance aux défaillances, constitué par plusieurs ordinateurs exécutant simultanément des fonctions identiques, ces ordinateurs constituant les éléments séquentiels précités.Il est alors impératif, afin d'assurer un très haut degré de fiabilité du système de navigation et de pilotage automatique, que la synchronisation de ces ordinateurs permette de conserver une relation de phase et de fréquence constante entre eux et par rapport à une référence de temps absolu ou temps universel, et ce même en cas de défaillance. Il est également nécessaire que ces calculateurs puissent échanger cycliquement les données nécessaires à leur surveillance mutuelle, en particulier selon des procédures de vote selon un critère de majorité. Jusqu'à ce jour, la synchronisation de systèmes séquentiels, munis chacun d'une horloge interne, tels que des ordinateurs fonctionnant simultanément, a le plus souvent été réalisée en privi légiant le rôle d'une des horloges internes de l'ensemble, celle-ci étant prise comme horloge de référence pour l'ensemble. Si le choix d'une horloge de très grande stabilité permet de se prémunir de dérives importantes en fréquence, le critère de précision de mesure d'intervalles de temps étant satisfait pendant le fonctionnement convenable de l'horloge de référence, l'arrêt intempestif ou l'arrêt de transmission des signaux de horloge de référence provoque l'apparition d'une situation critique dans laquelle la référence de temps est supprimée. Le recours à une horloge de référence auxiliaire de secours, indépendante de l'horloge de référence, n'est pas satisfaisant dans la mesure où, dans le meilleur cas, à supposer que l'horloge de référence et l'horloge de référence auxiliaire présentent des caractéristiques de fréquence identiques avec un très haut degré de précision, la détection de l'arrêt de l'horloge de référence et le déclenchement de l'horloge auxiliaire ne permettent pas de conserver aisément une relation de phase constante entre éléments séquentiels et par rapport à une référence de temps universel par exemple.Les solutions connues à ce jour ne sont donc pas susceptibles d'être utilisées avec un très haut degré de fiabilité dans le cas d'aéronefs ou de véhicules spatiaux où la conservation de la référence de temps et de phase est nécessaire car indispensable b la fiabilité du système de navigation et de calcul de position. La présente invention a pour but d'apporter une solution simple et sûre au besoin précité, par la mise en oeuvre d'un système de synchronisation d'éléments séquentiels fonctionnant simultanément et munis chacun d'une horloge interne, dans lequel la référence de temps et/ou de phase est conservée, par association à chaque élément séquentiel d'une horloge autonome, même dans le cas de l'arrêt de fonctionnement ou de transmission des signaux délivrés par une ou plusieurs horloges autonomes associées à chacun des éléments séquentiels. Un autre objet de la présente invention est la mise en oeuvre d'un système de synchronisation d'éléments séquentiels dans lequel une horloge commune est substituée aux horloges autonomes en présence d'au moins un des signaux d'horloge autonome associée à chacun des élémentsséquentiels. Un autre objet de la présente invention est la mise en oeuvre d'un système de synchronisation d'éléments séquentiels dans lequel une horloge commune est substituée aux horloges autonomes, associées à chaque élément séquentiel, en l'absence d'au plus tous les signaux d'horloge autonome de chacundes éléments séquentiels moins un. Un autre objet de la présente invention est la mise en oeuvre d'un système de synchronisation d'éléments séquentiels présentant un très haut degré de fiabilité de fonctionnement, pour un nombre important d'horloges autonomes associées à chaque élément séquentiel en état de fonctionnement ou de non fonction nement, dans des conditions de conservation de la référence de temps et de phase identiques par rapport à une référence de temps initiale telle que le temps universel. Le système de synchronisation d'éléments séquentiels fonctionnant simultanément, munis chacun d'une horloge interne, selon lwinventiontest remarquable en ce qu'il comporte, au niveau de chaque élément séquentiel, une interface de liaison comprenant une horloge autonome, les horloges autonomes délivrant chacuneun signal de cadencement sensiblement de même fréquence, l'interface de liaison comprenant en outre des moyens de liaison permettant à tout élément séquentiel d'ordre i de recevoir le signal de cadencement engendré par tous les autres éléments séquentiels et de transmettre à ces derniers le Si gnal de cadencementde fréquence (Fi) engendré au niveau de celui-ci par l'horloge autonome.L'interface de liaison comprend en outre des moyens générateurs d'un signal résultant représentatif de la somme des fréquences de l'ensemble des signaux de cadencement et des moyens permettant d'engendrer à partir du signal résultant un signal de cadencement commun à l'ensemble des éléments séquentiels. Le système de synchronisation d'éléments séquentiels fonctionnant simultanément et munis chacun d'une horloge interne objet de la présente invention trouve application à la synchronisation de tout type d'élément séquentiel électronique et en particulier à la synchronisation de calculateurs ou d'ordinateurs constituant le système de navigation et de pilotage de navires ou d'aéronefs spatiaux, d'avions de combat par exemple. Le système de synchronisation objet de l'invention sera mieux compris à la lecture de la description et à l'observation des dessins ci-après dans lesquels: - la figure la représente un schéma synoptique du système de synchronisation objet de l'invention, - les figures tb et 1c représentent un schéma de principe et un mode de réalisation analogique d'un élément essentiel du système de synchronisation objet de l'invention, - les figures 2a et 2b représentent un schéma de principe et un mode de réalisation en circuits logiques d'un même élément essentiel du système de synchronisation objet de l'invention dans le cas où les signaux de cadencement délivrés par chaque horloge autonome est un signal rectangulaire, - la figure 3a représente un schéma synoptique complet de réalisation d'une interface d'ordre i pour chaque élément séquentiel Ei considéré, - la figure 3b représente un chronogramme des signaux de cadencement cyle fi, fi+p, fi+p+1, engendrés par chaque interface d'ordre i, i+p, i+p+1, et du comptage des impulsions du signal de cadencement commun (F) afin d'assurer une mesure de l'écart de phase avance ou retard entre les signaux de cadencement cycle fi d'ordre i et fi+p d'ordre i+p, et entre fi et fi+p+l d'ordre i+p+1, - la figure 3c représente un diagramme de transcodage de mesures d'écart de phase afin d'assurer un asservissement de phase des signaux de caden cement cycle observés par les interfaces li, Ii+p-1, Ii+p, Ii+p+1, - la figure 4a représente un mode de réalisation avantageux du compteur de cycle fi, du dispositif de mesure du signe des écarts de phase des autres signaux de cadencement de cycle fl...fi+p par rapport à fi, et de la mise en oeuvre de la loi d'asservissement en phase, - les figures 4b et 4c représentent la loi d'asservissement en phase, sous forme de tableau, - la figure 4d représente un mode de réalisation avantageux de la loi d'asservissement en phase dans lequel on a pris en compte la possibilité de défaillance du signal de cadencement de cycle fi+ p soit par absence de transition active de ce signal de cadencement de cycle fi+p, soit par déphasage excessif de ce même signal fi+p, - la figure 4e représente les chronogrammes associés à la figure 4d selon un signal fi+p tour à tour conforme aux conditions d'utilisation ou trop en avance de phase par rapport au front actif du signal de cadencement de cycle fi, - la figure Sa représente un mode de réalisation préférentiel de la figure 2b permettant avantageusement de supprimer tout risque de coincidence entre les fronts des signaux de cadencement Fi, Fi+p engendrés par les horloges autonomes des éléments séquentiels Ei, Ei+p correspondants, - la figure 5b représente un chronogramme des signaux de commande d'un des éléments essentiels de la figure Sa, - la figure 6a représente un mode de réalisation avantageux d'une interface d'ordre i de la figure 3a dans laquelle un remplacement du signal de cadencement Fi ou Fi+p engendré par l'élément séquentiel Ei respectivement Ei+p par le signal de cadencement commun F est effectué sur détection d'une défaillance de l'horloge autonome correspondante ou de la transmission du signal de cadencement Fi+p, - les figures6b et 6c représentent respectivement un mode de réalisation d'un détecteur de défaillance tel que ceux utilisés dans le mode de réalisation de la figure 6a et un chronogramme des signaux obtenus aux points de test de la figure 6b, - la figure 7a représente, dans le cas du mode de réalisation de l'interface associée à chaque élément séquentiel Ei selon la figure 3a ou 6a, la structure d'un message Mi contenant des données Di transmis ou reçu par chaque interface au niveau des moyens de liaison, sur chaque liaison d'ordre i, lorsque la transmission est effectuée en transmission multiplexée dans le temps, - la figure 7b représente un élément essentiel d'un émetteur permettant d'assurer une transmission multiplexée à partir du signal de cadencement de fréquence Fi et du signal de cadencement cycle fi pour chaque interface associée à l'élément séquentiel correspondant Ei. Le système de synchronisation d'éléments séquentiels objet de l'invention sera tout d'abord décrit en liaison avec la figure la. Sur la figure précitée, les éléments séquentiels sont notés El, ...Ei, ...En pour un ensemble comportant n éléments séquentiels. Ces derniers fonctionnent simultanément et sont munis chacun d'une horloge interne. Par horloge interne on entend soit lthor- loge propre à chaque ordinateur, soit une horloge commune à plusieurs ordinateurs ; cette ou ces horloges internes peuvent d'ailleurs être accessibles ou non. Conformément à l'invention, le système comporte au niveau de chaque élément séquentiel Ei une interface de liaison, laquelle est notée Il, li, I+p, In sur la figure la. Chaque interface de liaison est munie 'une horloge autonome, notée Hi, délivrant un signal de cadencement Fi. Les fréquences F1...Fi...Fn ont sensiblement même valeur, aux tolérances physiques d'oscillation des oscillateurs de référence près utilisés dans ces horloges. Les horloges autonomes peuvent avantageusement être constituées par un oscillateur à quartz à haute stabilité. Des moyens de liaison notés 1 permettent à tout élément Ei d'ordre i de recevoir un message M1..Mn de cadencement de fréquence F1...Fn, engendré par toutes les autres interfaces Il, ...In et de transmettre à ces derniers un message Mi, assurant un cadencement de fréquence Fi, engendré au niveau de l'interface li d'ordre i considéré. Conformément au système de synchronisation objet de l'tvention, chaqueinterface li comporte également des moyens 2 générateurs d'un signal résultant représentatif de la somme des fréquences de l'ensemble des signaux de cadencement Fi, et des moyens 30 permet tant d'engendrer b partir du signal#résultant, un signal de cadencement commun, noté F, à l'ensemble des éléments séquentiels Ei. Les moyens générateurs 2 du signal résultant et les moyens 30 permettant d'engendrer le signal de cadencement commun F sont représentes plus précisément sur la figure 2a et seront décrits plus en détail ultérieurement dans la description. Ainsi, dans le cas d'un fonctionnement simultané de chaque élément séquentiel Ei, dans lequel les interfaces de ces derniers doivent transmettre à tous les autres éléments séquentiels Ei+p d'ordre différent des signaux d'horloge autonome propres et des signaux Di de données échangées, les moyens de liaison 1 sont constitués par n liaisons élémentaires, chaque ensemble séquentiel Ei étant émettteur sur l'une des liaisons élémentaires et récepteur sur les n-1 autres liaisons élémentaires. Une description plus détaillée des moyens de liaison 1 sera donnée ultérieurement dans la description. Afin de réaliser les moyens 2 générateurs du signal résultant représentatif de la somme des fréquences de l'ensemble des signaux de cadencement Fi, une solution analogique peut être envisagée. Dans ce cas, ainsi que représenté en figures lb et lc, les moyens générateurs du signal résultant 2 effectuent la multiplication analogique des signaux de cadencement afin d'obtenir un signal dont la fréquence est la somme de l'ensemble des fréquences de ces signaux Fi. Ainsi qu'on a représenté de manière schéma tique en figure îc, les signaux de cadencement Fi peuvent Otre sommés sur deux circuits caractéristique non linéaire tels que des transistors 101,102, attaqués par des circuits générateurs de courant ou de tension sinusoTdaux.à la fréquence F1 et Fi en vue de donner un signal résultant correspondant à la somme des fréquences F1 et Fi. Ce type d'éléments de circuits non linéaires ne sera pas décrit, car parfaitement connu dans la technique de sommation de fréquences par multiplication analogique.Il est bien entendu que dans le cas d'un nombre important d'éléments séquentiels Ei considérés, une réalisation de type analogique présente l'inconvénient de traiter des signaux sinusoldaux et d'une consommation élevée en courant et de ce fait n'apparatt pas la plus satisfaisante. Un mode de réalisation particulièrement avantageux des moyens 2 générateurs du signal résultant représentatif de la somme des fréquences de l'ensemble des signaux de cadencement Fi sera maintenant décrit en liaison avec les figures 2a et 2b. Le mode de réalisation précité apparatt particulierement adapté dans le cas où les signaux de cadencement Fi sont constitués par des signaux de forme d'onde rectangulaire par exemple. Dans ce cas, la caractéristique de fréquence est donnée par le nombre de transitions actives par seconde. Par convention, on appelle transition active, toute transition de référence telle que par exemple les transitions dites positives, amenant le signal de cadence ment Fi d'ordre i d'un état logique zéro, correspondant à un niveau de tension bas, à un état logique 1, correspondant à un niveau de tension plus élevé. Conformément au mode de réalisation précité, les moyens 2 générateurs du signal résultant représentatif de la somme des fréquences de l'ensemble des signaux de cadencement Fi comportent un circuit 2 de sommation logique, selon une opération de type OU exclusif, des signaux de cadencement Fi. Sur la figure 2a, le circuit de sommation logique 2 est symbolisé par un + cerclé. Ainsi qu'il a été représenté en figures2a et 2b, en vue d'engendrer le signal de cadencement commun noté F, le signal résultant étant noté R sur ces mêmes figures, chaque interface li du système comprend un diviseur de fréquence programmable noté 30. Ce diviseur de fréquence programmable est connecté en sortie des moyens générateurs du signal résultant, au dernier circuit de sommation logique selon l'opéra- tion de type OU exclusif. L'ensemble constitué par les moyens générateurs du signal résultant et le diviseur programmable constitue une horloge commune délivrant le signal de cadencement commun de fréquence F.On notera que de manière classique, afin de réaliser le circuit 2 de sommation logique selon une opération de type OU exclusif, dans le cas où n élé- ments séquentiels doivent être synchronisés, le circuit précité peut avantageusement, ainsi que représenté en figure 2b, consister en une série de portes logiques de type OU exclusif notées 200 sur la figure 2b et interconnectées selon une structure en arbre. Deux signaux de cadencement successifs, Fi+p, Fi+p+l par exemple, sont connectés aux deux entrées d'une porte OU exclusif 200, la sortie de deux portes de même ordre dans la structure en arbre étant en outre reliée aux entrées d'une porte de type OU exclusif 200 identique, d'ordre supérieur dans la même structure. Ainsi, pour n éléments séquentiels interconnectés, n étant de préférence un nombre pair, il sera nécessaire d'utiliser 2n-1 portes OU exclusif de type 200. Le signal résultant R obtenu en sortie du circuit sommateur logique 2 a alors une fréquence qui est égale à la somme des fréquencesdes signaux Fl, F2,..Fi, Fn. Bien entendu, le diviseur programmable 30 peut être constitué par tout diviseur de fréquence numérique programmable disponible dans le commerce, le rapport de division pouvant être choisi entre toute valeur comprise entre 1 et n, ainsi que représenté schématiquement sur la figure 2b, le nombre choisi étant égal au nombre de signaux FI, ...Fi,...Fn demeurant fonctionnels après un certain nombre de défaillance des horloges autonomes H1,...Hn ou des liaisons correspondantes.Le signal résultant F délivré par le diviseur programmable 30 constitue ainsi un signal de cadencement commun engendré pour chaque élément séquentiel Ei considéré par l'interface li correspondante associée, le circuit de sommation logique 2 et le diviseur programmable 30 constituant ainsi une horloge commune notée 230. Le signal de cadencement commun de fréquence F, commun à tous les éléments séquentiels Ei, constitue pour ceux-ci une horloge à partir de laquelle est dérivé le rythme de transmission des paquets de données et de synchronisation des éléments séquentiels E1...En. Un schéma synoptique de l'architecture d'une interface li d'ordre i associée à un élément séquentiel Ei considéré sera décrit en liaison avec la figure 3a. Dans le mode de réalisation considéré de l'interface li précité, on a représenté à titre d'exemple non limitatif l'interconnexion de l'interface li d'ordre i avec les éléments de liaison élémentaires reliant celle-ci à trois interface d'ordre arbitraire, notées li + p - 1, li + p, li + p + 1. Il est bien entendu que le mode de réalisation précité peut être utilisé pour l'interconnexion d'un nombre quelconque d4 interfaces et d'éléments séquentiels Ei correspondants. En outre, et de manière avantageuse mais non limitative, les éléments séquentiels Ei ou Ei + p considérés sont constitués par des ordinateurs et la liaison entre les interfaces précédentes peut avantageusement, ainsi qu'il sera décrit ultérieurement dans la description, être considérée par une liaison multiplexée dans le temps. Selon le mode de réalisation de la figure 3a, l'interface li d'ordre i considéré comprend avantageusement des moyens récepteurs notés Ri+p-l, Ri+p, Ri+p+l, ces moyens récepteurs étant intercon nectés aux interfaces correspondantes Ii+p-1, I.i+p, Ii+p+1, ainsi qu'il est représenté en figure la. Dans le cas d'une liaison multiplexée, chaque récepteur est associé à un décodeur de multiplexage, les décodeurs étant respectivement notés selon l'ordre correspondant décodeur i+p-1, décodeur i+p et décodeur i+p+1. Sur la figure 3a représentant le schéma synoptique d'une interface li , l'horloge autonome notée Hi de l'élément séquentiel Ei constitué par un ordinateur peut être obtenue à partir de l'horloge interne de l'ordinateur lorsque celle-ci est accessible.On reconnattra ensuite l'horloge commune 230, laquelle bien entendu reçoit en entrée les signaux de cadencement Fi délivrés par l'horloge autonome Hi, Fi+p-l, Fi+p, et ri+p+l, signaux de cadencement engendrés bien entendu par les éléments séquentiels Ei+p-l, Ei+p, Ei+p+l par l'intermédiaire de leurs interfaces associées et transmis par les moyens de liaison précédemment cités. Ces signaux de cadencement sont bien entendu décodés par les décodeurs associés correspondants, et acheminés vers l'horloge commune 230. Celle-ci délivre, ainsi que décrit précédemment, le signal de cadencement commun F. Ainsi qu'il apparaît en outre en figure 3a, en vue d'engendrer des signaux communs de cadencement cycle identiques de fréquence fi, pour l'interface li considérée, chacune des interfaces de liaison précitée comprend en outre un circuit noté 240, diviseur programmable par un nombre Q permettant d'engendrer F un signal de cadencement cycle de fréquence fi = Q pour chacun des éléments Ei d'ordre i. On comprendra bien entendu que, le signal de cadencement commun noté F étant à une fréquence très généralement commune à toutes les interfaces li d'ordre i considéré, le signal de cadencement cycle noté fi pour l'interface li considérée a même valeur en fréquence, quel que soit l'ordre i de l'interface considérée. Le diviseur programmable 240 constitue en fait un compteur de cyle. Une relation constante de fréquence étant ainsi obtenue entre les signaux de cadencement cycle de chaque interface li d'ordre i considéré et le signal de cadencement commun F commun à toutes les interfaces précitées, il est bien entendu en outre nécessaire de conserver une relation de phase constante entre les différents signaux de cadencement cycle fi pour chacune des interfaces li d'ordre i. En vue d'assurer la mise en phase des signaux de cadencement cycle fi+p délivrés par chaque élément séquentiel Ei+p à l'élément Ei d'ordre i considéré, ces signaux de cadencement cycle notés fi+p étant délivrés par le décodeur indice i+p correspondant d'ordre i+p, chaque interface li d'ordre i comprend en outre des moyens de mesure de la phase,avanoe ou retard, de chaque signal de cadencement cycle fi+p d'ordre i+p par rapport au signal de cadencement cycle fi d'ordre i, par détermination du nombre k d'impul- sions du signal de cadencement commun F pendant l'intervalle de temps séparant une transition active du signal de cadencement cycle fi+p d'ordre i+p d'une transition active du signal de cadencement cycle fi d'ordre i considéré.Sur la figure 3a, les moyens de mesure de phase ou du retard de chaque signal de cadencement cycle fi+p sont notés Ci+p, i. Ces moyens de mesure de phase, ainsi qu'il sera décrit plus en détail ci-après dans la description, peuvent être avantageusement constitués par des compteurs permettant de décompter le nombre d'impulsions du signal de cadencement commun de fréquence F. Des moyens 241 de correction de phase sont en outre prévus, ces moyens 241 agissant par incrémentation ou décrémentation de la valeur Q du rapport de division du divi seur 240.Ainsi, qu'il est représenté en figure 3a, le diviseur programmable 240, les compteurs Ci+p-1,i, Ci+p,i,Ci + p+1,i, lesquels délivrent des informations de phase notées respectivement #1+p-1,i, #i+p,i, #i+p+l,i, et les moyens de correction de phase 241 constituent une boucle d'asservissement en phase des signaux de cadencement fi+p-1, fi+p, fi+p+1 et fi. Une description détaillée du fonctionnement de la boucle d'asservissement précédemment décrite, sera donnée en liaison avec les figures 3b et 3c. Sur la figure 3b, on a représenté successivement le signal de cadencement cycle de fréquence fi, et le signal de cadencement cycle de l'interface d'ordre i+p, signal noté fi+p et i+p+l noté fi+p+l. Ces signaux de cadencement cycle d'ordre i+p, i+p+1 ont bien entendu même fréquence que le signal de cadencement cycle d'ordre i, fi, mais se trouvent déphasés par rapport à celui-ci. Afin de simplifier les circuits de mesure des phases, il convient de remarquer que le comptage des impulsions du signal de cadencement commun F est déjà effectué par le compteur de cycle 240 élaborant fi. Il est donc avantageux de prendre ce compteur pour référence unique dans la mesure des phases relatives ..., #i+p+l,i, #i+p+1,i, fi+p-1 ,i, -Pour que l'état de ce compteur représente directement la valeur de la phase, positive ou négative, à l'arrivée des transitions actives des signaux de cycle fi+p, fi+p-1, . . .fi+p+1, on conviendra d'interpréter le contenu de ce compteur dans la convention du complément à deux. Dans cette convention, le bit de poids fort est considéré comme négatif et représente le bit de signe. Si le compteur est modulo Q = 2N, Q pair, les durées de comptage en positif et en négatif sont identiques.Ces deux conditions étant retenues, on choisira bien sûr de déterminer la transition active de fi par le passage de l'état "moins un" à l'état "zéro" du compteur, qui comptera donc suivant la séquence +N-l, -N, -N+1, -N+2,..., -1, 0, +1, +2, ..., +N-7, -N, -N+1,... La mesure de la phase #i+p en grandeur et en signe revient alors à prélever dans une mémoire la valeur du compteur de cycle 240 lors de l'arrivée de la transition active de fi+p, ce qui remplace les compteurs de déphasage éventuels Ci+p,i, Ci+p+1,i par de simples mémoires. Conformément aux figures 3b et 3c, le chargement dans la mémoire, notée par commodité Ci+p,i, du contenu kl correspondant à l'état du compteur de cycle 240 lors de la transition active du signal de cadencement de cycle fi+p, a pour effet de mesurer la phase #i+p,i. De même, le nombre k2 chargé dans la mémoire notée par commodité Ci+p+l, i lors de la transition active defi+p+1 donne une mesure de la phase #i+p+1,i. L'information de phase #i+p-1,i, #i+p,i, #i+p+l,i délivrée par les mémoires précitées est alors communiquée aux moyens de correction de phase 241, pour incrémentation ou décrémentation du rapport de division Q du diviseur programmable ou compteur de cycle 240. Les moyens de correction de phase 241 peuvent ainsi être constitués par une matrice de transcodage permettant à partir des valeurs de phase précédemment décrites, obtenues par les informations de phase précitées, d'établir une incrémentation ou décrémentation correspondante adaptée. Une description plus détaillée d'un mode de réalisation avantageux de la mise en phase des signaux de cadencement cycle fi, fi+p, sera décrite en liaison avec la figure 3c, laquelle représente, en quelque sorte schématiquement, une loi de transcodage des informations de phase i+p,i, pour l'incrémentation ou la décrémentation de la valeur de division Q du diviseur programmable ou compteur de cycle 240. On comprendra en fait qu'à partir du signal de cadencement commun F, les signaux de cadencement cycle fi sont obtenus par division . La fonction du signal de cadenc##e.nt de cycle fi consiste, d'une part à synchroniser l'élément Ei, auquel est associé l'interface li d'ordre i, et d'autre part à synchroniser l'émission des données produites par l'élément ou calculateur Ei d'ordre i via un circuit émetteur Emi vers les récepteurs Ri+p, Ri+p+1, les données Di de l'interface li étant transmises en série à une fréquence de bit proportionnelle à Fi suivant un protocole explicité ultérieurement. Comme la fréquence moyenne de cadencement commun F est différente en plus ou en moins des fréquences Fi, Fi+p initiale, la division de F par le chiffre constant Q détermine une période de cycle contenant plus ou moins de Q périodes des signaux d'horloge autonome de fréquence Fi, Fi+p et en conséquence plus ou moins des q bits susceptibles d'être transmis selon un code de transmission, tel qu'un code de "Litton" par exemple, déterminé. Dans le cas où un code de Litton est utilisé, le nombre q de bits susceptibles d'être transmis, nombre moyen, est égal à Q/2.Le-nombre de bits qu'il est en fait possible de transmettre, conformément au système de synchronisation objet de l'invention, comportant une pluralité d'interfaces li telles que décrites en figure 3a dépend en fait de l'écart entre la fréquence de bits Fi la plus basse possible, et la valeur de la fréquence de cadencement commun F, ou, la fréquence de rádencement cycle fi, la plus élevée possible. Ce nombre de bits suceptible d'être transmis par le système-objet de l'invention est donc légèrement inférieur à Q/2. Un circuit à corncidence associé à chaque récepteur Ri+p de l'interface li considérée permet, dans le cas de transmission multiplexée, de détecter la présence d'un mot de synchronisation. Cette détection permet d'obtenir des signaux de cadencement cycle notés f#+p-1, fi+p et fi+p+l, sur la figure 3a. Ces signaux ont bien entendu même fréquence mais peuvent être déphasés, la mesure de phase étant effectuée ainsi que décrite précédemment. Une loi de commande avantageuse, correspondant à la loi de commande de la matrice de transcodage 241, peut par exemple consister en une loi de commande telle que représentée en figure 3c. En régime établi, si la stabilité des horloges autonomes délivrant les signaux de cadencement Fi conduit à une variation de durée de cycle fi nettement inférieure à une période d'horloge Fi par période de cadencement cycle fi, la mise en phase peut alors s'effectuer, de manière avantageuse, en considérant uniquement le signe des trois phasesfi+p et en ajoutant ou retranchant en conséquence deux unités au nombre QO constituant le rapport de division moyen du diviseur programmable 240, nombre définissant la capacité du diviseur programmable engendrant fi.Ainsi, on remarquera sur la figure 3c que, dans le cas de l'interface li considérée, toutes les informations de phases sont positives par rapport à la transition active fi, la correction de phase consiste alors à choisir Q = QO + 2, donc N = NO + 1, le compteur de cycle 240 comptant alors suivant la séquence - NO-1,..., - 1, O, ...+ NO. Au contraire, Les mêmes transitions actives repérées par rapport à la transition active du signal de cadencement cycle fi+p-l et par rapport au signal de cadencement cycle fi+p, montrent qu'au niveau des interfaces correspondantes li+p-1 et Ii+p, tous les déphasages par rapport aux transitions d'ordre correspondantes n'ont pas même signe et la valeur de Q est alors ramenée à la valeur moyenne QO, donc N = NO, le compteur de cycle ou diviseur programmable 240 comptant selon la séquence -NO, - NO+1,...,0,1... +NO-1. Au contraire, les mêmes transitions actives telles que représentées en figure 3b, repérées par rapport à la transition active du signal de cadencement cycle fi+p+l au niveau de l'interface Ii+p+l, montrent que tous les déphasages sont alors négatifs, la commande de phase au niveau de la matrice de transcodage 241 consistant au contraire à choisir Q = QO-2, et donc N = NO-1, le compteur de cycle ou diviseur programmable 240 comptant selon la séquence -NO-1,..., 0, 1, ... + NO-2. La loi de commande de phase précitée très simple revient à rapprocher de 2T les deux signaux extrêmes du groupement. Cette loi de phase peut convenir également lorsque le nombre d'éléments séquentiels Ei est réduit par exemple à 3 ou 2. On notera pour mémoire, que la valeur 2T est gale à la période de bits moyenne. Il est bien entendu que cette loi de commande peut être généralisée -simplement en choisissant une variation EQ de QO supérieure à 2, à condition de conserver une valeur paire.Cette condition étant réalisée, on peut remarquer que la période moyenne cadencement de cyle est constante selon l'expression i 1 1 i = 2NO = Fi+ 2NO -f--î f2 i = F1 + ...+ Fi+...+Fn Ce type de contrôle de phase est affecté d'un cycle limite correspondant à plus ou moins deux périodes du signal de cadencement commun F dans la mesure où la valeur de phase oscille entre deux valeurs limites. Bien que simple, cette loi de commande de phase ne converge que si tous les signaux de cadencement de cycle sont regroupés sur une demi-période de cycle. Dans cette hypothèse, elle peut nécessiter NO/2 périodes de cycle pour resynchroniser un signal séparé du groupement des autres.Aussi, lorsque les déphasages sont excessifs, il est possible d'envisager lors de l'initialisation ou lors d'erreurs transitoires, des stratégies plus efficaces consistant à modifier de façon plus importante la valeur de Q. Une description plus détaillée du compteurdiviseur programmable 240 et de ses moyens de correction de phase 241 conformément à la loi de correction de phase précédemment exposée en liaison avec la figure 3c sera décrite avec les figures 4a et 4b. En figure 4a, le compteur de cycle ou diviseur programmable 240 est un simple compteur binaire naturel, comptant les impulsions du signal de cadencement commun F issu de l'horloge commune 230. Ce compteur de cycle 240 est programmable en ce sens que sur le front actif d'une commande d'initialisation INITi, d'indice i car relative au compteur engendrant le signal de cycle fi, l'état de ce compteur fi devient identique à celui présenté par les sorties du circuit d'intialisation 60. L'initialisation 60 est constituée d'un ensemble élémentaire de portes délivrant en parallèle au compteur de cycle fi 240, l'un des trois nombres négatifs - NO-1, -NO, -NO+1. Ce circuit d'initialisation 60 effectue la sélectrion entre ces trois états sous l'action de deux commandes binaires Pi et Ni conformément au tableau de la figure 4b. Si Pi= O et Ni= O, le nombre délivré est -NO, correspondant donc suivant la loi de commande de l'asservissement, à des mesures de phase i+p,i de signes différents et à Q = 2NO. Si Pi= O et Ni= 1, le nombre délivré est -NO-1 correspondant au cas où toutes les mesures de phase #i+p, i sont positives et à Q = 2NO + 2, Si Pi= 1 et Ni O, le nombre délivré est -NO+1 correspondant au cas où tous les #i+p,i sont négatifs et à Q = 2NO-2. Le cas Pi= 1 et Ni= 1 correspondant à une anomalie , sera traité comme le cas nominal et en conséquence le nombre délivré sera -NO corresponant à Q = 2 NO. Le signal d'intialisation INITi est simplement obtenu au sortir d'un commutateur binaire 61, un parmi quatre, commandé par les commandes Cli et C2i conformément au tableau de la figure 4c. Il permet donc la sélection, suivant les quatre états possibles des commandes Cli et C2i, de trois impulsions correspondant au décodage par des portes logiques traditionnelles des états NO-2, NO-1 et NO du compteur de cycle fi 240. Si Cli = O et C2i = O, le commutateur 61 sélectionne INITi = NO-1, valeur correspondant à la fin du comptage sur l'état NO-1, conformément à la loi d'asservissement lorsque les mesures de phase #i+p,i sont différentes et à Q = 2 NO. Si Cli = O et C2i = 1, le commutateur 61 sélectionne INITi = NO correspondant à une fin de comptage lorsque les phases #i+p,i ont été mesurées toutes positives et à Q = 2N0 + 2. Si Cli = 1 et C2i = O, le commutateur 61 sélectionne INITi = NO-2 correspondant à une fin de comptage lorsque les phases #i+p,i ont été mesurées toutes négatives et à Q = 2N0-2. L'état C1i = 1 et C2i = 1 correspond à une détection d'anomalie pour laquelle la loi de commande est identique au cas nominal. Le commutateur 61 sélectionne INITi = NO-1 qui correspond à un comptage de 2N0 impulsions du signal de cadencement commun F. Les mesures de phase #l,i ...í+p,i,.... #n,i seront réalisées à partir de n - 1 bascules, par exemple de type DELAI, notées B1,i, Bi+p,i, Bn,i mémorisant le bit de signe noté B.S. du compteur de cycle fi 240 et ce,sur le front actif des signaux de cadencement de cycle fi, ...,fi+p, ...fn incidents.L'état Ni = 1 correspondant à des phases toutes négatives est simplement obtenu par un circuit logique ET 68 à n - 1 entrées réalisant la fonction Ni = Ni. .... Ni+p . ... Nn (Ni excepté), où les variables Ni+p représentent les sorties Q des bascules Bi+p qui mémorisent chacune l'état du bit de signe BS sur le front actif du signal de cadencement de cycle fi+p correspondant. La valeur BS du bit de signe, égale à un, représente une phase négative. De même,l'état Pi=7, correspond de manière analogue à des phases toutes négatives puisque Pi est réalisé à partir d'une porte logique ET 69 à n-1 entrées réalisant la fonction Pi = Pl. Pi+p. ...Pn, (Pi excepté) où Pi+p représente la sortie Q complémentéede la bascule Bi+p. L'état de ces variables Niet Pi représente donc bien, en fin du comptage en cours, les conditions requises à la détermination de la valeur initiale du nouveau comptage des impulsions de l'horloge F correspondant au cycle de cadencement fi. Afin de garder en mémoire, durant tout ce nouveau comptage, les conditions de phase Ni et Pi qui ont déterminé la valeur initiale du comptage et qui doivent aussi en déterminer la valeur finale, les variables logiques Ni et Pi seront mémorisées dans deux bascules BCli,62 et BC2i,63, dont les sorties respectives Cli et C2i commanderont le commutateur 61 selon la loi d'asservissement précédemment décrite. Le signal de sortie fi, dont on a dit que la transition active correspondait au changement d'état moins un-zéro, donc négatif-positif du compteur de cycle fi 240, peut donc par exemple, être représenté par le complément logique du bit de signe du compteur de cycle fi. Cette opération de complémentation logi que est naturellement réalisée par une porte de complémentation 64. Un tel système de synnroiisation d'élément séquentiels auxquels est associé chacun d'eux une horloge autonome et communiquant entre eux suivant le rythme des signaux de cadencement cycle fl...fi...fn précédemment décrits, doit pouvoir supporter une panne survenant dans les circuits a d'interfaces li précédents ou sur les liaisons. En particulier, chaque interface li d'ordre i recevant les signaux de cadencement cycle fl...fi-l... fi+l,;..fn, doit maintenir des relations de phases correctes en l'absence de tout ou partie des signaux fi+p incidents ou en présence de signaux fi+p anormalement déphasés. La présente invention permet d'obtenir ce résultat à l'aide des éléments schématisés en figure 4d et donc le chronogramme des signaux essentiels utilisés est donné en figure 4e. Pour obtenir un asservissement correct du signal de cadencement de cycle fi sur les signaux de cadencement de cycle fi+p non anormaux, le circuit précédent cité relativement à la figure 4d représente une matrice de décodage 73 constituée de manière analogue au circuit de détection des états de la figure 4a et produisant en particulier un signal noté Wi car propre à l'interface de rang i dont l'état logique "un" correspond aux états du compteur de cycle 240 inombrés entre un état de seuil négatif - S, S étant un nombre entier positif Ce signal Wi est représenté ainsi que quelques états caractéristiques du compteur de cycle fi 240 d'ordre i sur le chronogramme de la figure 4e. Le principe de filtrage des transitions actives des signaux fi+p incidents consiste à ne prendre en compte que celles se produisant lorsque Wi = 1, soit b"l' intérieur" de la fenêtre. A cette fin, l'horloge hi+p du circuit BCi+p 70 permettant de mémoriser le signe de la phase i+p, i sera obtenu en sortie d'une porte ET 71 recevant sur ses entrées le signal fi+p et le signal Wi selon l'équation logique : hi+p = fi+p.Wi. Bien entendu, chaque signal fi+p incident sera filtré de la même manière, ce qui nécessitera n-l portes ET par interface li. La présence d'au moins une transition active de fi+p durant l'état 1 du signal de fenêtre Wi est détectée par le moyen d'une bascule mémoire BVi+p 72 délivrant le signal de validation Vi+p du signal de séquencement de cycle fi+p : à cette fin, cette bascule mémorise l'état du signal Wi lors de la première transition active du signal horloge hi+p correspondant au signal de cadencement fi+p filtré par la fenêtre Wi. Cette bascule est mise à l'état zéro en début de cycle de séquencement fi par l'action du signal RAZVi délivré par la matrice de dixdave 73. Ce signal RAZVi correspondra par exemple à l'état "-Q" du compteur de cycle 240 élaborant le signal de cadencement de cycle fi. On a donc compris que si, à la fin de la fenêtre Wi, aucune transition active de fi n'est intervenue, le signal de validation Vi reste à zéro. Grâce à deux portes NON-ET 74,75 à deux entrées, les signaux validés, PVi et NVi issus de ces portes ont pour équation : PVi = Vi+p . Ni+p et NVi = Vi+p . Pi+p Comme Ni+p est le complément logique de Pi et vice versa, on obtient NVi+p = Ni+p + Vi+p PVi+p = Pi+p + Vi+p Ce qui, pour Vi+p = 1, signal fi+p valide, donne bien NVi+p = Ni+p et PVi+p = Pi+p, ce qui correspond parfaitement à l'élaboration des signaux Ni et Pi par les deux portes ET-68,69 à n-l entrées précédemment décrites. Pour Vi+p = O, on obtient alors NVi+p = 1 et PVi+p = 1, ce qui, compte tenu du fait précédemment décrit que les signaux Ni et Pi sont élaborés par deux portes ET-68,69 à n-l entrées, revient à ne pas tenir compte des signaux Ni+p et Pi+p qui sont alors masqués par l'état un du signal Vi+p signifiant que Ni+p et Pi+p ne sont pas valides. Il est à remarquer que si les n-l signaux d'entrée ne sont pas valides, on obtient alors en sorties des portes ET-68,69 à n-l entrées élaborant Ni et Pi la configuration Ni = 1 et Pi = 1. Or, on a vu que cette configuration, pour la loi de commande de l'asservissement du cycle, correspond au cas de l'anomalie pour laquelle le comptage réalisé par le compteur de cycle fi correspondant est Q = 2NO correspondant au cas normal. En conséquence, pour tout défaut supprimant la présence d'un ou de plusieurs signaux fi+p incidents, le contrôle de phase est correctement réa lisé et n'utilise que les signaux fi+p valides, c'est à-dire présentant au moins une transition active sur l'état 1 du signal de fenêtre W. En plus, l'absence d'une transition active d'un ou de plusieurs signaux fi+p incidents pendant l'état 1 du signal de fenêtre W est détectée par l'état ZERO des signaux de validation Vi+p, les alarmes correspondantes pouvant être transmises sans difficulté majeure aux divers éléments Ei constituant l'ensemble à synchroniser, soit via le port assurant la communication de l'interface li avec l'élément Ei soit via les moyens de communication permettant à l'interface li de transmettre des données Di aux autres éléments El ...Ei-l, Ei+i ....En. Afin d'assurer une mise en phase initiale lors du démarrage du système ou lors d'un déphasage accidentel, notamment lors de l'utilisation du système de synchronisation objet de l'invention, à bord d'aéronefs spatiaux, il sera nécessaire de recourir à une procédure contrôlée de remise en phase. Cette procédure devra être déclenchée par un opérateur de l'aéronef, à l'instant jugé par lui opportun. Dans cette hypothèse, on peut admettre la séquence ci-après - mise en route du premier calculateur, lequel bien entendu ne pose aucun problème de mise en phase, - mise en route du deuxième calculateur, une commande de mise en phase permettant la remise à zéro du compteur de cycle 240 concerné lors de l'arrivée du premier mot de synchronisation de cycle, - mise en route des autres calculateurs selon un meme processus. En cas de déphasage de cycle accidentel par interférence électromagnétique par exemple, la procédure de remise en phase manuelle peut donc éventuelle- ment s'appliquer. Enfin, une cause essentielle de déphasage excessif réside dans une panne d'un circuit permettant d'engendrer le signal de cadencement commun à fréquence moyenne F, circuit 230 sur la figure 3a, et conduisant à ce que, pour le circuit 230 d'ordre i considéré, la fréquence moyenne F du signal de cadencement soit différente des autres. Il est à noter que tant que cette différence reste minime, ce qui est probable puisque les oscillateurs ou horloges autonomes Hi+p sont choisis de valeur de fréquence d'oscillation très proches, le système d'asservissement de la cadence cycle fi permet de compenser ce glissement et de maintenir en moyenne la phase de ce signal de cadencement cycle fi, la nouvelle fréquence de cycle obtenue étant alors égale, en moyenne, & fi = fi = fn = Fi + F2 + ...+ Fi + ...Fn.La spécifi n Qo cation de l'écart de phase excessif est liée aux dérives des oscillateurs et aux bruits. D'une façon générale, une détection de phase anormale peut être effectuée par observation des valeurs affichées par les compteurs ou mémoires de déphasage Ci+p-l,i, Ci+p,i, Ci+p+#,i et par comparaison à une consigne. Bien entendu, cette surveillance peut être effectuée par un programme intégré à chaque calculateur constituant l'élément séquentiel Ei d'ordre i. Sur la figure 3a, les alarmes, les informations de phase #i+p-i,i, #i+p,i, #i+p+l,i, et de fréquence fi sont entrées sur un port d'interconnexion noté Pi avec l'unité centrale du calculateur constituant l'élément séquentiel Ei correspondant, afin d'as surer les interruptions en temps réel et les informations d'état de fonctionnement de l'interface. La conservation de la relation de phase du signal de cadencement cycle étant ainsi assurée, il est en outre nécessaire d'assurer également la conservation de la relation de fréqllence, et donc de temps, du signal de cadencement commun F, en particulier afin de supprimer la coincidence de transition entre niveaux logiques entre un ou plusieurs signaux de cadencement Fi, Fi+p, cette coincidence pouvant entraîner une erreur de fréquence du signal résultant. Dans ce but, ainsi que représenté en figure Sa, les moyens 2 générateurs du signal résultant R peuvent comporter en outre des moyens déphaseurs 20, intercalés entre le circuit de sommation logique selon l'opération de type OU exclusif et la sortie des horloges autonomes Hi délivrant les signaux de cadencement Fi. Les moyens déphaseurs 20 permettent d'appliquer aux impulsions délivrées par les horloges Hi autonomes, un retard sensiblement proportionnel au numéro d'ordre de l'élément séquentiel considéré. Les moyens déphaseurs 20 peuvent être constitués par un circuit échantillonneur-bloqueur, ou bascule DELAI, noté respectivement 20oui1 2002, 200, 200n commandé par un signal de commande d'échantillonnage noté HD1, HDi, HDn, décalé d'un retard sensiblement proportionnel au nuais d'ordre de l'élément séquentiel Ei considéré. Sur la figure 5b, on a en outre représenté un chronogramme des signaux de commande d'échantillonnage EDi, HDn et de leur décalage sensiblement proportionnel en fonction du numéro d'ordre correspondant.Compte tenu de la disposition précédemment décrite, la sommation logique de type OU exclusif peut alors être réalisée par les moyens 2 générateurs, en l'absence de toute coincidence intempestive entre les transitions actives des signaux de cadencement Fi considéré. Une variante de réalisation de chaque interface li d'ordre i associée à l'élément séquentiel Ei correspondant sera décrite en liaison avec la figure 6a. Dans le mode de réalisation précité, en vue de détecter la défaillance de transmission du signal de cadencement Fi+p émis par chaque élément Ei+p d'ordre i+p ou de l'horloge autonome engendrant le signal de cadencement Fi, l'interface li d'ordre i peut comporter en outre une pluralité de circuits détecteurs de présence signal de cadencement FI, Fi+p. Sur la figure 6a, les circuits détecteurs sont notés 250i, 250i+p-1, 250i+p, 250i+p+l. L'indice correspondant permet de repérer le détecteur correspondant comme affecté à la détection de défaillance du signal de cadencement d'ordre i+p-l, i+p, i+p+l correspondant.On notera,en outre, que la liaison entre les signaux de cadencement Fi, Fi+p-l, Fi+p, Fi+p+l est alors réalisée par l'intermédiaire d'un commutateur à deux positions noté 260i, 260i+p-1, 260i+p, 260i+p+1, dont le rôle sera décrit ultérieurement dans la description. De la même façon, que dans le cas des détecteurs de défaillance 250i et 250i+p, les indices des commutateurs à deux positions 260i et 260i+p, permettent de repérer le détecteur à deux positions considéré comme affecté au signal de cadencement d'indice i, i+p correspondant. Un mode de réalisation avantageux non limitatif d'un circuit détecteur 250i sera décrit en liaison avec la figure 6b. Conformément à la figure précitée, chaque circuit détecteur 250i peut comporter une ligne à retard numérique dont la durée de retard est supérieure à l'état le plus long du signal de cadencement et dont la période de décalage est plus petite que l'état le plus court du signal de cadencement Fi. La ligne à retard peut ainsi être formée de trois bascules DELAI notées 2500, 2501-, 2502 sur la figure ib connectées en cascade et déclenchées par un signal de déclenchement périodique noté HDec. Un circuit de détection est en outre prévu, circuit de détection proprement dit, comprenant deux portes OU exclusives 2503, 2504 connectées de façon à présenter une entrée commune, les entrées des portes OU exclusives étant respectivement connectées aux sorties des bascules, et une porte OU 2505 recevant le signal de sortie délivré par les portes OU exclusives 2503, 2504. Un chronogramme des signaux présents dans le circuit de détection de la figure 6b est représenté en figure 6c. Sur la figure 6c, on a représenté le signal de cadencement Fi, ce signal étant par exemple un signal d'horloge à i Mhz,-par exemple, soit de période une microseconde. Le signal de déclenchement périodique HDec est alors un signal dont la période est par exemple prise égale à 375 nanosecondes pour une fréquence de cadencement Fi égale à une microseconde, ainsi que précédemment cité.Les signaux au points de testP,Q,R, sontalors représentés et le signal de sortie S de la porte OU 2505 est également représenté, l'équation logique de ce signal étant donnée en figure 6c.Le circuit de détection représenté en figure 6b permet de détecter la présence d'au moins une transition, par les OU exclusifs 2503, 2504 et par la porte OU 2505,pour une période de signal de déclenchement périodique HDec de375 nanosecondes. La fréquence de ce signal étant supérieure à deux fois la fréquence du signal de cadencement Fi, il est simplement nécessaire d'utiliser trois bascules telles que les bascules représentées en figure 6b. La détection de défaillance intervient au plus tard après une période d'horloge de déclenchement, soit 375 -nanose- condes. Cette détection est donc très rapide. Sur détection d'une défaillance, soit de l'horloge Hi et en l'absence du signal de cadencement Fi, soit du système de réception, récepteur Ri+p ou décodeur correspondant, et comme on le comprendra, compte tenu du commutateur à deux positions 260i ou 260i+p correspondant, le circuit détecteur correspondant permet, par commande du circuit commutateur à deux positions 260i, 260i+p qui lui est associé,d'assurer le remplacement du signal de cadencement Fi, ou Fi+p correspondant, par le signal de cadencement commun F. En effet, il est possible de remplacer le signal de cadencement Fi, Fi+p, par le signal de cadencement commun g et en cas de défaillance de Fi par exemple, on obtient la relation au niveau du signal r délivré par l'horloge commune 230 F = n (F1+...+ Fi-l + F + Fi+1 + ...Fn) soit n F = na1 (F1 + ...Fi + Fi+l + ... + Fn). On comprendra bien entendu que bien que le nombre de signaux de cadencement correspondant soit limité à quatre à titre d'exemple non limitatif sur la figure 6a, la moyenne est donc obtenue sans utiliser de diviseur programmable, celui-ci étant maintenu sur la position de division correspondant au nombre total d'éléments séquentiels Ei considérés. De la même façon, en cas de panne de l'horloge autonome Hi, il est possible de remplacer le signal Fi correspondant par le signal de cadencement commun F. Le système devient ainsi tolérant à n-l panne de signaux de cadencement Fi sur n. Le système de synchronisation d'éléments séquentiels objet de l'invention, permet ainsi un fonctionnement en l'absence d'au plus tous les signaux d'horloge autonome de chaque élément séquentiel moins 1 ou en présence d'au moins un des signaux d'horloge autonome de chacun de ces éléments séquentiels, tout en conservant la relation de fréquence, donc de temps,et de phase indispensable à la haute fiabilité de fonctionnement d'un système de calcul de navigation et/ou de pilotage par rapport au temps universel. On notera que les exemples de réalisation des interfaces li associées à chaque élément séquentiel Ei,constitué notamment par un ordinateur, sont particulièrement adaptés, de façon non limitative, à une transmission des signaux de cadencement Fi correspondants et des signaux de cadencement cycle fi correspondants, ainsi que d'informations de données, notées Di,sur un conducteur de type bifilaire par multiplexage temporel. Dans ce cas, les moyens de transmission comprennent avantageusement, un circuit émetteur-multiplexeur, noté Emi, pour chaque interface d'ordre i etdes circuitsrécepteursdémultiplexeurs noté Ri+p-l, Ri+p, Ri+p+l, et leur décodeur associé ainsi que représenté et décrit pour les figures 3a et 6a. Conformément à une caractéristique avantageuse, non limitative, du système de synchronisation objet de l'invention, la transmission multiplexée peut suivre un protocole proche du standard américain 1553 ou du standard OBDH défini par l'Agence Spatiale Européenne. On notera en particulier que les circuits récepteurs précités, répondent dans ce dernier cas aux spécifications éditées par l'Agence Spatiale Européenne, pour la transmission des signaux dits d'interrogation, ces signaux étant des signaux répondant aux caractéristiques des signaux utilisés à bord des satellites de l'Agence Spatiale Européenne. Le standard américain 1553 correspond à la norme américaine MIL - STD - 1553 B du 21 Septembre 1978 intitulée "Aircraft internal time division command/response multiplex data bus". La spécification précitée de l'Agence spatiale Européenne porte la référence TTC-B-01 Issue N01 - September 1979. Les signaux précités peuvent, ainsi que représentés de façon schématique en figure 7a, être constitués en blocs messages séparés par des mots de synchronisation notés MSy. La durée entre deux mots de synchronisation MSy correspond à la période du signal de cadencement cycle de fréquence fi, pour chaque interface li correspondant. Entre deux mots de synchronisation MSy, peuvent alors être transmises des données notées Di échangées par les éléments séquentiels Ei constitués par des ordinateurs.Ainsi qu'il a déjà été mentionné antérieurement dans la description, la zone donnée Di du bloc message représenté en figure 7b, comporte au plus q bits, nombre maximum de bits susceptibles d'être transmis et dépendant de l'écart entre la fréquence de bits Fi la plus basse, ou fréquence de cadencement la plus basse possible, et la valeur de la fréquence du signal de cadencement commun F la plus élevée possible. En présence d'un tel écart, conformément à l'objet de la présente invention ainsi que représenté en figure 7b, le circuit émetteur Emi comporte un circuit permettant, en fonction de l'ordre du bit transmis, d'assurer la transmission en série des différentes zones messages constituant le bloc message représenté en figure 7-a. Les données Di correspondantes sont par exemple mémorisées dans les mémoires tampon, représentées sur les figures 3a et 6a. Ces mémoires tampon peuvent par exemple consister en des mémoires de type F.I.F.O. premier entré, premier sorti. Le flot série de sortie émis par chaque émetteur Emi doit être émis dès l'arrivée du front actif du signal de cadencement cycle fi. Pour ne pas altérer la régularité dusignal de sortie, le signal de cadencement cycle fi doit être synchronisé sur un signal d'émission de bit noté HB par l'intermédiaire d'une bascule retard 310 délivrant un signal de cadencement cycle retardé noté fiS. La transition active retardée du signal FiS permet le déclenchement d'un premier compteur 300, dit compteur de bits, et d'un deuxième compteur, dit compteur de mots 301, les mots de données Di transmis étant constitués par exemple de 16 bits. Bien entendu, dans le cas d'une émission selon un code de type Litton, le signal d'émission de bits HB est obtenu par division par deux du signal de cadencement Fi par l'intermédiaire d'une bascule 309. On notera que cette synchronisation du- signal de ca- dencement cycle fi sur le signal d'émission de bit HB provoque un retard fixe d'une période de Fi et un retard aléatoire de plus ou moins une période de Fi. Aussi, dans le cas de cette transmission multiplexée, est il avantageux d'avancer d'une période de F le décodage de fi afin de compenser le retard constant. Les mots de synchronisation MSy, les données Di à transmettre et les bits de compensation bci sont lus par mots en parallèle dans une mémoire tampon notée 302, à partir des adresses correspondantes engendrées par le compteur de mots 301. A titre d'exemple non limitatif, la longueur, en nombre de bits, du mot de synchronisation MSy pourra être prise égale à un multiple entier de la longueur du mot de données Di. Un registre à décalage 303 cadencé par le signal d'émission de bits KB reçoit chaque mot de mot de synchronisation MSy, mot de données Di ou bits de compensation bci délivrés par la mémoire tampon 302. Un circuit de codage et d'amplification 304 selon un codage de type Litton recevant le signal de cadencement Fi et le signal d'émission de bits HB permet l'émission des messages. A chaque cycle fi, l'initialisation du message transmis est obtenue en décalant deux fois le signal fi par les deux bascules 310 et 308 recevant le signal d'émission de bits HB. Le signal de remise à zéro des compteurs de bits 300 et de mots 301 est obtenu par l'intermédiaire d'une porte ET-307, le signal de remise à zéro RAZ vérifiant la relation RAZ = fiS X fi2S Un chronogramme de l'ensemble des signaux est également représenté en figure 7b. La période de cycle fi étant remarquablement constante ainsi que celle des horloges Fi, le nombre de bits de compensation varie peu. Aussi, l'état du compteur de mots 301 à l'arrivée du front actif de fi permettra avantageusement de signaler une anomalie sur la période de fi. Un circuit d'alarme très simple, noté 311, peut par exemple être élaboré à partir de deux compa rateurs détectant une arrivée prématurée ou anormalement tardive de la transition active de fi.Une arrivée prématurée est détectée Si l'état du compteur de mots 301 lors de la transition active de fi est inférieur à un seuil à déterminer. L'arrivée est déclarée tardive si le compteur de mots dépasse un deuxième seuil sans avoir été remis à zéro par fi. Le signal d'alarme obtenu peut utilement être transmis au calculateur correspondant à l'interface li considérée. On notera enfin que la mémoire tampon 302, de façon non limitative, peut comporter avantageusement deux mémoires fonctionnant alternativement en écriture et en lecture ou au contraire une seule mémoire chargée très rapidement par l'ordinateur Ei puis lue à débit plus lent. Le système de synchronisation d'éléments séquentiels objet de l'invention, permet, notamment dans le cas de l' utilisation d'une transmission multiplexée, à partir de messages structurés de façon similaire aux formats de télémesure habituels, une transmission d'une référence cadencement cycle, correspondant à une synchronisation de format, à la fréquence fi commune à tous les calculateurs.Une compensation entre les rythmes de bits est effectuée ainsi par variation de la longueur du message transmis, les bits de compensation bci étant ajoutés ainsi que décrit précédemment, ces bits correspondant par exemple à une série de bits dits de pseudo-bruit ou en langage anglosaxon "pseudo-noise". Il est à noter que le circuit à coincidence permettant la détection de présence des mots de synchronisation peut détecter une fausse svnchroni- sation lorsque fortuitement une série de bits du message à transmettre se trouve identique à ce mot. On peut remarquer que si la largeur de la fenêtre Wi précédemment décrite est au plus égale à la longueur du mot de synchronisation, ces fausses cotncidences seront filtrées par les circuits prévus en 68, 69. Eventuellement, la frontière des mots constitutifs du bloc message peut être réalisée à l'aide de code Litton invalide, conformément au standard O.B.D.H. défini par l'Agence Spatiale Européenne le message ne sera pas totalement perdu en cas de parasitage. De même, compte tenu de l'importance des données transmises, il est hautement souhaitable de protéger chaque mot en ajoutant les bits correspondant à un code détecteur et correcteur d'erreurs comme un code de HAMMING. En se limitant aux performances du standard actuel précédemment cité, fréquences d'horloge Fi de 1 MHz, fréquence de bits de 500 kbits/s, il est possible de transmettre~10 kbits en 20 ms par liaison élémentaire. On a ainsi décrit un système de synchronisation d'éléments séquentiels, tels que des ordinateurs travaillant simultanément,hautement performant dans la mesure où tant une référence de fréquence que de phase constante peut être conservée entre eux et par rapport à une référence de temps absolu ou temps universel et dans la mesure où le système détecte et corrige les défaillances majeures. Ce système apparait particulièrement adapté à une utilisation à bord des navires ou aéronefs spatiaux, des avions de combat pour lesquels une référence constante entre eux et par rapport au temps universel est nécessaire pour effectuer les calculs de position et de pilotage en toute sécurité Le système de synchronisation objet de l'invention apparat en particulier parfaitement adapté à une utilisation à bord des navires spatiaux dans lesquels toute liaison radio avec une base terrestre est parfois totalement interrompue, la référence de temps pouvant, conformément à l'invention, être conservie même en cas de défaillance de n-l horloges autonomes associées aux ordinateurs synchronisés pilotant le système de navigation de ces derniers, et pour lesquels la sécurité et la rapidité du cycle de calcul exige des calculateurs parfaitement synchronisés entre eux pour permettre une détection d'erreurs et une correction par votes automatiques. REVENDICATIONS 1. Système de synchronisation d'éléments séquentiels (El, .,.Ei, ...En) fonctionnant simultanément et munis chacun d'une horloge interne, caractérisé en ce que ledit système comporte au niveau de chaque élément séquentiel une interface de liaison comprenant - une horloge autonome (Hi) délivrant un signal de cadencement de même fréquence (F1, ...Fi, - des moyens de liaison (1) permettant à tout élément (Ei) d'ordre i de recevoir le signal de cadencement (F1,...,Fn) engendré par tous les autres éléments (El En) et de transmettre à ces derniers le signal de cadencement de fréquence (Fi) engendré au niveau de celui-ci, - des moyens(2) générateurs d'un signal résultant représentatif de la somme des fréquences de l'ensemble des signaux de cadencement, - des moyens (30) permettant d'engendrer, à partir du signal résultant, un signal de cadencement commun (F) à l'ensemble des éléments séquentiels. 2. Système selon la revendication 1, caractérisé en ce que les moyens générateurs du signal résultant représentatif de la somme de l'ensemble des fréquences des signaux de cadencement effectuent la multiplication analogique des signaux de cadencement. 3. Système selon la revendication 1, caractérisé en ce que lesdits signaux de cadencement (Fi) étant constitués par des signaux de forme d'onde rectangulaire, lesdits moyens générateurs du signal résultant représentatif de la somme des fréquences de l'ensemble des signaux de cadencement comportent un circuit (2) de sommation logique selon une opération de type OU exclusif des signaux de cadencement (Fi). 4. Système selon l'une des revendications 1 à 3, caractérisé en ce que en vue d'engendrer ledit signal de cadencement commun ##), chaque interface dudit système comprend un diviseur de fréquence programmable (30) connecté en sortie des moyens générateurs du signal résultant, l'ensemble constitué par lesdits moyens générateurs du signal résultant et ledit diviseur programmable constituant une horloge commune délivrant le signal de cadencement commun (F). 5. Système selon l'une des revendications 1 à 4, caractérisé en ce que en vue d'engendrer des signaux communs de cadencement cycle identiques (fi) pour chaque élément (Ei) d'ordre i, chacune des interfaces de liaison comprend en outre un circuit (240) diviseur programmable par un nombre Q permettant d'engendrer un signal de cadencement cycle de fréquence F fi = fa pour chacun des éléments (Ei) d'ordre i. 6. Système selon la revendication 5, caractérisé en ce que, en vue d'assurer la mise en phase des signaux de cadencement cycle (fi+p) délivrés par chaque élément séquentiel (Ei+p) à l'élément (Ei) d'ordre i considéré, chaque interface comprend en outre - des moyens (Ci+p,i) de. mesure de la phase ou retard de chaque signal de cadencement cycle (fi+p) d'ordre i+p par rapport au signal de cadencement cycle (fi) d'ordre i par comptage du nombre N d'impulsions du signal de cadencement commun (F) pendant l'intervalle de temps séparant une transition active du signal de cadencement cycle (fi+p)d'ordre (i+p)d'une transition active du signal de cadencement cycle (fi) d'ordre i considéré, - des moyens (241) de correction de phase par incrémentation ou décrémentation de la valeur Q du rapport de division précité, suivant une loi de correction maintenant constante la période moyenne de cadencement cycle. 7. Système selon la revendication 6, caractérisé en ce que lesdits moyens (Ci+p,i) de mesure de la phase avance ou retard de chaque signal de cadencement cycle (fi+p) d'ordre i+p par rapport au signal de cadencement cycle (fi) d'ordre i comportent - un compteur binaire naturel constituant le diviseur programmable (240) ou compteur de cycle cadencement, - un circuit d'initialisation (60) constitué d'un ensemble élémentaire de portes délivrant, en parallèle, au compteur de cycle (240) l'un de trois nombres négatifs -NO-1, - NO, - Nô+1, et effectuant la sélection entre ces trois états de comptage sous l'action de deux commandes d'entrée (Pi,Ni), - un commutateur binaire (61) délivrant un signal d'initialisation (INITi) commutateur du type 1 parmi 4, commandé sous l'action de deux commandes (C1i), et (C2i), le signal sélectionné étant issu d'un circuit détectant les états NO, NO-2, NO-1 du compteur de cycle (240), - une pluralité, n-1, bascules (Bi+p-l,i) (Bi+p,i) ; (Bi+p+1,i) permettant de mémoriser le bit de signe noté BS du compteur de cycle (240) sur le front ou transition active des signaux de cadencement de cycle fi, ...fi+p ...fn incidents, - deux portes ET à n-t entrées, notées (68) et (69) recevant d'une part les 2n-t sorties Q desdites bascules Bi+p-l,i, Bi+p,i, . ..Bi+p+1,i et les 2n-t sorties complémentées Q des bascules précitées, lesdites portes ET-(68)(69) délivrant en leur sortie respectivement le signal de commande (Wi) et le signal de commande (Pi), - deux bascules (BC1i) et (BC2i) recevant respectivement les signaux de commande (Ni) et (Pi) et délivrant audit commutateur (61) lesdits signaux de commande (Cli), (C2i), - une porte de complémentation (64)délivrant à partir du bit de signe BS le signal fi = Us. 8. Système selon l'une des revendications 1 ou 3 à 7, caractérisé en ce que, afin de supprimer la corncidence de transition entre niveau logique bas et niveau logique haut entre un ou plusieurs signaux de cadencement (Fi,...Fi+p),lesditsmoyens (2) générateurs comportent en outre des moyens (20) déphaseurs intercalés entre le circuit de sommation logique selon l'opEra- tion de type OU exclusif et la sortie des horloges autonomes, lesdits moyens (20) déphaseurs permettant d'appliquer aux impulsions délivrées par les horloges autonomes un retard sensiblement proportionnel au numéro d'ordre de l'élément séquentiel considéré. 9. Système selon la revendication 8, caractérisé en ce que lesdits moyensdéphaseurs (20) sont constitués par un circuit échantillonneurbloqueur (200i+p) commandé par un signal de commanded'échantillonnage(HDi) décalé d'un retard sensiblement proportionnel au numéro d'ordre de l'élément séquentiel (Ei.) consi déré. 10. Système selon l'une des revendications 1 à 9, caractérisé en ce que, en vue de détecter la défaillance de transmission du signal de cadence ment (Fi+p) émis par chaque élément (Ei+p) d'ordre i+p ou de l'horloge autonome engendrant le signal de cadencement (Fi) ladite interface de l'élément séquentiel (Ei) d'ordre i comporte en outre une pluralité de circuits (250i) détecteurs de présence signal de cadencement (Fi, Fi+p). 11. Système selon la revendication10, caractérisé en ce que lesdits circuits détecteurs (250i) comportent - une ligne à retard numérique dont la durée de retard est supérieure à l'état le plus long du signal de cadencement et dont la période de décalage est plus petite que l'état le plus court du signal de cadencement (Fi, Fi+p),ladite ligne à retard étant formée de trois bascules (2500,2501,2502), connectées en cascade déclenchées par un signal de déclenchement périodique (HDec). - un circuit de détection proprement dit comprenant deux portes OU exclusif (2503,2504) connectées de façon à présenter une entrée commune, les entrées des portes OU exclusif étant respectivement connectées aux sorties des bascules, et une porte Ou (2505) recevant le signal de sortie délivré par les portes OU exclusif (2503,2504). 12. Système selon l'une des revendications 10 ou 11, caractérisé en ce que sur détection de défaillance de l'horloge autonome d'ordre i ou de transmission du signal de cadencement (Fi+p) d'ordre i+p par ledit circuit détecteur correspondant, c'.est d-dire en l'absence du signal de cadencement (Fi) ou (Fi+p), celui-ci pour le calcul du signal résultant et du signal de cadencement commun (F) est remplacé par ce dernier. 13. Système selon l'une des revendications précédentes, caractérisé en ce que lesdits éléments séquentiels (Ei) sont constitués par un calculateur muni de son horloge interne. 14. Système selon l'une des revendications précédentes, caractérisé en ce que, pour chaque inter face des éléments séquentiels (Ei), les signaux de cadencement (Fi), les signaux de cadencement cycle (fi), les informations de données (Di) émises par chaque élément séquentiel (Ei) sont transmises sur un conducteur bifilaire par multiplexage temporel, les moyens de transmission comprenant un circuit émetteur multiplexeur. (Emi), un circuit récepteur démultiplexeur (Ri+p-1, Ri+p, Ri+p+1). 15. Système selon la revendication 14, caractérisé en ce que la transmission multiplex suit un protocole proche du standard "1553" ou du standard O.B.D.H. 16. Système selon l'une des revendications 14 ou 15, caractérisé en ce que ledit circuit émetteur comporte - un compteur de bits (300) et un compteur de mots (301) destinés à permettre la lecture et la trans mission de mots constitutifs de zones message(MSy, Di, BCi), à partir du signal de cadencement Fi) et du signal de cadencement cycle(fi)et d'un signal d'émission de bits (HB), - une mémoire tampon (302) dans laquelle sont mémorisés, le mot de syncnronisation(MS#, les données (Di) à transmettre et les bits de compensation (bci), - un registre à décalage (303) cadencé par le signal d'émission de bits (HB) recevant le mot à émettre de la mémoire tampon (302), - un circuit (304) de codage et d'amplification selon un code de type Litton cadencé par le signal de cadencement(Fi)et le signal d'émission de bits(HB), les informations à transmettre étant, successivement, le mot de synchronisation correspondant à la définition de la période (Ti) de cadencement cycle, les données (Di) à transmettre par l'élément séquentiel (Ei)considéré, des bits de compensation non significatifs visant à compléter la zone donnée (Di) afin de compenser la dispersion de la valeur de la fréquence du signal de cadencement (Fi) de l'élément (Ei) d'ordre (i) considéré par rapport à la fréquence de cadencement commune de valeur (F) sur la période de cadencement cycle (Ti), un circuit d'alarme (311) permettant de détecter une arrivée prématurée ou tardive du signal (Fi). 17. Système selon la revendication 15, caractérisé en ce que les bits de compensation sont introduits sous forme de "pseudo-bruit", la détermination des frontières de mot de synchronisation étant effectuée par un codage de type code "Litton" invalide.