FR 2612024 A1 19880909 FR 8702619 A 19870225 La présente invention concerne de la transmission de signaux numériques en général et, plus particulièrement, un circuit de compression et d'extension de signaux de voix numériques. Dans les systèmes de communication modernes, il faut fréquemment manipuler arithmétiquement des signaux numériques à modulation par impulsions et codage (MIC), pour faire du réglage de gain, etc. En pratique, les signaux MIC sont des représentations de signaux de voix compressées à point flottant de 8 bits. Pour effectuer des opérations arithmétiques directes sur les signaux, les signaux MIC doivent être d'abord développés en représentations linéaires de 13 ou 14 bits. De même, avant la transmission par le système de communication, il faut que les signaux de voix numériques linéaires soient compressés en représentations logarithmiques MIC. En pratique, dans les techniques connues de compression et d'extension de signaux numériques, on utilise un circuit série pour convertir les signaux MIC compressés en signaux linéaires, et vice-versa. Dans les techniques de mise en série, on utilise généralement des circuits de temporisation complexes pour commander le processus de conversion. De plus, le processus de conversion dure un temps considérable car les bits série sont traités ou manipulés individuellement au lieu de l'être en blocs quand ils sont en format parallèle. Selon la présente invention, les signaux numériques sont compressés et développés au moyen d'un circuit unique et bon marché. Le circuit admet à la fois les protocoles MIC à loi A et à loi H, il est tout-à-fait statique et, dans une réalisation satisfaisante, il a été réalisé en circuits intégrés. Conformément au recommandations G172, G711, G712 et G732A du CCITT, les signaux MIC sont formés de mots de 8 bits comprenant chacun un bit de signe, une partie exposant de 3 bits (segment) et une partie mantisse de 4 bits (quantification dans le segment). Selon la présente invention, un circuit est prévu pour décomposer un mot MIC compressé en ses trois composants: le bit de signe, les bits de segment et les bits de quantification dans le segment, et pour développer les composants séparés en une représentation d'amplitude linéaire avec signe du mot MIC. Pendant l'extension, les bits de quantification dans le segment sont décalés vers la gauche d'un nombre d'emplacements proportionnel à l'amplitude des bits de segment et ils sont entourés ou "garnis" par des signaux de niveau logique haut. Pendant le processus de compression, la façon d'opérer consiste à détecter la position du bit non nul de poids le plus élevé du signal linéaire, à considérer que les 4 bits voisins à gauche de ce dernier sont les bits de quantification dans le segment, et à coder simultanément le rang du bit non nul de poids le plus fort dans un jeu correspondant de 3 bits de segment. Une matrice à décalage par rotation de 4 bits peut être utilisée pour effectuer la conversion sus-mentionnée, comme dans l'exemple de réalisation préféré. Les matrices à décalage par rotation sont des circuits connus qu'on utilise pour transformer un mot numérique entrant ayant un nombre de bits prédéterminé en un autre mot numérique qui est une représentation décalée du mot entrant. Divers types de matrices à décalage par rotation sont connus. Elles comprennent des registres à décalage qui développent des mots entrants en des mots ayant un nombre de bits supérieur, ou des regitres à décalage circulaires qui décalent le bit de poids le plus fort d'un mot numérique vers l'emplacement du bit de poids le plus faible du mot de sortie, en décalant simultanément chacun des bits restants d'un emplacement vers la gauche.De telles matrices sont décrites, par exemple, dans le livre de Carver and Mead "Introduction to VLSI Systems" (1980), Addison Wesley Publishing Company, Inc., p. 157-163. La matrice à décalage par rotation a l'avantage d'être bidirectionnelle et d'avoir un format de traitement parallèle. La matrice à décalage par rotation est utilisée à la fois pour compresser des signaux linéaires et pour développer des mots MIC en parallèle. C'est donc un circuit rapide et bon marché qui permet de surmonter les inconvénients des circuits série connus qui, comparativement, sont lents et chers. Dans un prototype satisfaisant, on a utilisé une matrice à décalage par rotation à 6 bits pour décaler les 4 bits de quantification dans le segment et les entourer (garnir) de signaux de niveau logique haut. On comprendra mieux l'invention en lisant la description suivante, faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un bloc-diagramme d'un circuit de compression et d'extension selon la présente invention dans sa forme la plus large, la Fig. 2 est un bloc-diagramme schématique d'une matrice comprise dans l'exemple de réalisation préféré de l'invention, la Fig. 3 est un diagramme schématique d'une cellule de la matrice de la Fig. 2, la Fig. 4 est un diagramme schématique d'un détecteur de premier bit 1 compris dans l'exemple de réalisation préféré, et la Fig. 5 est un diagramme schématique d'un multiplexeur également compris dans l'exemple de réalisation préféré. A la Fig. 1, une matrice à décalage par rotation 1 reçoit 4 bits de quantification dans le segment, notés A, B, C et D, d'un mot MIC provenant d'un bus parallèle MIC 2, et elle les décale pour former un mot linéaire de 12 ou 13 bits (selon que le mot MIC entrant est codé en loi A ou en loi Xu) qui est appliqué à un bus parallèle linéaire 3. Le bit de signe d'un mot MIC apparaissant sur le bus 2 est délivré directement au bus 3. Les bits de segment provenant du bus 2 sont appliqués à un décodeur 4 qui, en réponse, délivre par l'une de ses 8 sorties un signal de commande à un multiplexeur 5. En réponse, le multiplexeur 5 produit à l'une de ses 8 bornes de sortie prédéterminée, un signal d'activation qui est appliqué à la matrice 1 afin de décaler les 4 bits de quantification dans le segment d'un ..ombre prédéterminé d'emplacements vers la gauche, comme on l'expliquera plus en détail à propos de la Fig. 2. Une unité de commande externe, telle qu'un microprocesseur, non montré, engendre un signaux de commande DIRN et un signal de commande de loi A/,, qui sont appliqués à la matrice 1, au multiplexeur 5 et à un circuit additionneur/soustracteur de déport 6. La valeur du signal DIRN désigne la fonction du circuit de compression/extension, soit en mode d'extension MIC-linéaire, soit en mode de compression linéaire MIC. Le signal de commande de loi A ou C1 sélecte laquelle des fonctions en loi A ou en loi U est utilisée pour compresser les mots MIC (c'est-à-dire qu'une valeur de déport de 33 doit être soustraite pendant l'extension et additionnée pendant la compression de mots codés en loi u, au moyen du circuit 6, comme on l'expliquera plus en détail dans la suite. Pendant l'extension, les 4 bits de quantification dans le segment sont décalés vers la gauche du nombre d'emplacements prédéterminé sus-mentionné, et ils apparaissent sur une pluralité de bornes bidirectionnelles de la matrice 1 qui les applique au circuit 6. Les circuits internes de la matrice 1 produisent une paire de signaux de niveau logique haut aux bornes immédiatement adjacentes à celles qui portent les 4 bits de quantification dans le segment. La matrice 1 donne aux bits restants du mot linéaire des niveaux logiques bas. Pour convertir un mot MIC codé en loi u en une représentation linéaire, une valeur de déport de 33 doit être soustraite au mot numérique linéaire développé, correspondant à la soustraction d'une valeur de correction d'un demi-quantum du segment à mi-hauteur, au passage par zéro de la courbe de conversion de loi y à linéaire. Cette pratique est bien connue de l'homme du métier dans le domaine de la communication numérique. La valeur de déport est ajoutée au mot numérique linéaire pendant la compression (c'est-à-dire le codage du signal MIC). Ainsi, les bits décalés apparaissant aux bornes bidirectionnelles de la matrice 1 sont appliqués au circuit 6 où leur est soustraite une valeur de déport de 33. Le signal somme est alors appliqué au bus linéaire parallèle 3 pour subir d'autres traitements, tels que du réglage d'équilibrage de gain, etc., par des circuits de traitement de signal numérique supplémentaires qui ne sont pas du ressort de la présente invention. Si des mots MIC codés en loi A sont développés, le processeur externe engendre un signal de loi A/U de niveau logique haut qui est appliqué au circuit 6. Celui-ci, en réponse, devient transparent pour les bits décalés apparaissant aux bornes bidirectionnelles de la matrice 1. Pendant la compression, un mot linéaire apparaissant sur le bus parallèle linéaire 3 est appliqué au circuit 6 et, s'il s'agit d'une compression codée en loi U la valeur de déport sus-mentionnée de 33 y est ajoutée. Les bits de poids les plus forts du mot linéaire sont appliqués à un détecteur 7 de premier "1" qui détecte parmi eux le bit non nul de poids le plus fort. Le détecteur 7 a 8 sorties reliées à 8 entrées respectives du multiplexeur 5 et à un codeur 8/3 8. Le détecteur 7 produit un signal de commande indiquant l'emplacement du bit non nul de poids le plus fort du mot linéaire. L'unité de commande externe produit un signal de commande DIRN de niveau logique bas qui est appliqué au circuit 6, à la matrice 1 et au multiplexeur 5. En réponse, le multiplexeur 5 reçoit le signal de commande du détecteur 7 et active des cellules prédéterminées de la matrice 5, de sorte que les quatre bits de poids plus faibles voisins du bit de poids le plus fort détecté soient extraits par décalage dans la matrice 1 et appliqués au bus 2 comme on l'expliquera plus en détail dans la suite, en relation avec la Fig. 2. De plus, le signal de commande provenant du détecteur 7 est codé dans le codeur 8 qui, en réponse, produit 3 bits de segment qui sont appliqués au bus MIC parallèle 2. Le bit de signe provenant du bus linéaire parallèle 3 est appliqué directement au bus 2, comme on l'a expliqué ci-dessus. Le décalage par rotation sus-mentionné de signaux numériques appliqués à la matrice 1 est illustré dans les tableaux 1 et 2 suivants. Tableau 1 (loi A) Segment Signal linéaire Signal MIC 0 0000000ABCD1 000ABCD 1 0000001ABCD1 00lABCD 2 000001ABCD1X 010ABCD 3 0000îABCDîXX OI1ABCD 4 000îABCDîXXX l00ABCD 5 00lABCDîXXXX l0îABCD 6 01ABCD1XXXXX îi0ABCD 7 îABCDlXXXXXX X 1 l 1 A B C D Tableau 2 (loi u) Segment Signal linéaire Signal MIC 0 00000001ABCD1 O0OABCD 1 0000001ABCD1X 001ABCD 2 000001ABCD1XX OlOABCD 3 OO0OlABCDlXXX 001ABCD 4 OO0lABCDlXXXX lOOABCD 5 OOîABCDlXXXXX 101ABCD 6 01abcd1xxxxxx 110ABCD 7 1ABCD1XXXXXXX 111ABCD où X est à négliger à la compression et 0 est à négliger à l'extension Comme l'illustrent les tableaux 1 et 2, des mots compressés en loi A sont développés en mots linéaires de 12 bits tandis que des mots compressés en loi M sont développés en mots linéaires de 13 bits. Le circuit au moyen duquel est opérée la conversion de MIC à 12 ou 13 bits en linéaire dans la matrice 1 est décrit plus en détail dans la suite, en relation avec la Fig. 5. Pour mieux comprendre l'invention, on considère l'exemple suivant d'extension d'un mot entrant codé en loi lu, porté par le bus MIC 2, ayant la valeur 10101010. Le bit de signe de niveau logique haut est appliqué directement du bus 2 au bus 3, les trois bits de segment 010 sont appliqués au décodeur 4 et les quatre bits de quantification dans le segment 1010 sont appliqués à la matrice 1. En se référant au tableau 2, on voit que le mot linéaire de 13 bits sortant de la matrice 1 aura la forme 0000011010100. Ce signal quasi-linéaire de 13 bits est appliqué au circuit 6 où lui est soustraite la valeur 33 (100001 en binaire). Il en résulte un mot numérique quasi-linéaire ou mot linéaire décalé ayant la valeur 0000010110011 qui est alors appliqué au bus 3 pour d'autres manipulations arithmétiques binaires, telles que de la conversion de gain, du filtrage numérique, etc. Considérons maintenant l'exemple suivant de compression en loi A du mot linéaire 1001101010110 porté par le bus linéaire parallèle 3. Le bit de signe de niveau logique haut de poids le plus fort est appliqué directement du bus 3 au bus MIC 2. Le détecteur 7 détecte le bit de niveau haut de poids le plus fort du mot linéaire au troisième rang (non compris le bit de signe). Alors, le détecteur 7 produit un signal de commande de 8 bits de la forme 00100000 qui est appliqué au multiplexeur 5 et au codeur 8. En réponse, le codeur 8 produit les 3 bits de segment suivants: 101, et le multiplexeur 5 produit un signal de commande pour que les quatre bits de poids plus faibles adjacents au premier bit "1" (c'est-à-dire les bits 1010) soient décalés dans la matrice 1 et appliqués au bus 2. Ainsi, un mot MIC compressé en loi A est appliqué au bus 3 dans la forme 11011010. A la Fig. 2, la structure de la matrice 1 est représentée en détail. Elle comprend une pluralité de cellules à portes de transmission 11 à 16, 21 à 26, 31 à 36, 41 à 46, 51 à 56, 61 à 66, 71 à 76 et 81 à 86. La matrice 1 présente 8 rangées comprenant chacune 6 cellules à portes de transmission. Chaque rangée est reliée à une ligne d'activation correspondante, respectivement 17, 27, 37, 47, 57, 67, 77 et 87, dont chacune est reliée à une sortie prédéterminée du multiplexeur 5. Des lignes d'activation supplémentaires 18, 28, 38, 48, 58, 68, 78 et 88 sont reliées aux rangées correspondantes de cellules à portes de transmission et aux lignes d'activation 17, 27, 37, 47, 57, 67, 77 et 87 par l'intermédiaire des inverseurs respectifs 19, 29, 39, 49, 59, 69, 79 et 89. La structure et le fonctionnement de chacune des cellules à portes de transmission seront décrits en détail dans la suite, en relation avec les Figs. 3 et 4. Le signal de commande DIRN sus-mentionné, engendré par l'unité de commande externe, est appliqué aux grilles de transistors 92 à 104 et à l'entrée de commande DIR du multiplexeur 5. Les bornes de source des transistors 92 à 97 sont respectivement reliées aux portes diagonales bidirectionnelles des cellules 11 à 16. Les bornes de source des transistors 98 à 104 sont respectivement reliées aux portes diagonales des cellules 26, 36, 46, 56, 66, 76 et 86. Les bornes de drain des transistors 92 à 104 sont toutes reliées à la terre. En pratique, le décodeur 4 est un décodeur 3/8 de conception classique et le codeur 8 un codeur 8/3 de conception classiqu également. Le multiplexeur 5 sélecte les lignes de commande 110 à 117 partant du décodeur 4 pour commander la matrice 1, Fig. 1, en réponse à la réception d'un signal DIRN de niveau logique haut à sa borne DIR, provenant du processeur externe, dont résulte une extension du mot MIC. De meme, le multiplexeur 5 sélecte les lignes de commande 120 à 127 pour commander la matrice 1 afin d'effectuer la compression d'un mot linéaire, en réponse à la réception d'un signal DIRN de niveau logique bas à sa borne DIR. Le signal de commande DIRN est également appliqué, par l'intermédiaire d'un inverseur 105, à l'entrée de mise hors service d'une porte de transmission 106. Une borne de la porte 106 est reliée à une source de tension de niveau logique haut et l'autre borne est reliée à la cellule à portes de transmission 11. Une sortie LZ du multiplexeur 5 est reliée à la cellule à portes de transmission 16 pour donner au bit de poids le plus fort voisin du bit A de quantification dans le segment, dans un signal développé en loi A (tableau 1), soit un niveau logique haut, soit un niveau logique bas. En particulier, dans le cas d'extension d'un mot MIC en loi A ayant les bits de segment 000, LZ=O, autrement LZ=1. En fonctionnement, comme on l'a expliqué ci-dessus à propos de la Fig. 1, le multiplexeur 5 produit un signal d'activation de niveau logique haut sur l'une des lignes d'activation 17, 27, 37, 47, 57, 67, 77 et 87, en réponse à la réception de signaux de commande provenant soit du décodeur 4, soit du détecteur 7. Si un signal de niveau logique bas est appliqué à la ligne d'activation de l'une quelconque des rangées de cellules à portes de transmission, par exemple la ligne d'activation 17, les quatre bits de quantification dans le segment provenant du bus MIC parallèle 2 et appliqués aux cellules à portes de transmission respectives, par exemple 12 à 15, sont décalés verticalement vers les cellules voisines, par exemple 22 à 25. De même, des signaux apparaissant aux bornes diagonales d'une ou plusieurs rangées de cellules prédéterminées sont transférés ou décalés diagonalement de manière à apparaitre respectivement sur les cellules diagonales voisines. Cependant, comme on l'a noté ci-dessus, l'une des lignes d'activation sera à un niveau logique haut, entraînant que les bits qui seront appliqués aux bornes verticales supérieures d'une rangée prédéterminée seront déviés de manière à apparaître respectivement aux bornes diagonales inférieures, pour être appliqués aux cellules voisines en diagonale. De plus, des signaux apparaissant aux bornes urticales inférieures sont décalés de manière à apparaître respectivement aux bornes diagonales supérieures des cellules de rangée. Donc, chaque bit porté par des cellules de la rangée activée est décalé vers le bas et vers la gauche de la matrice 1 en cas d'extension d'un mot MIC, et vers la droite et vers le haut par l'intermédiaire de la rangée de cellules activée en cas de codage ou compression MIC d'un mot linéaire. En cas d'extension d'un mot MIC, le signal de commande DIRN provenant de l'unité de commande externe a un niveau logique haut, entraînant l'activation des transistors 91 à 104 et de la porte de transmission 106. Donc, des bits de quantification dans le segment apparaissant sur le bus MIC parallèle 2 sont appliqués aux cellules 12 à 15 et des signaux logiques de niveau haut sont appliqués respectivement, par l'intermédiaire de la porte de transmission 106 et de la sortie LZ du multiplexeur 5, aux cellules à portes de transmission 11 et 16.Ainsi, des signaux de niveau logique bas provenant des transistors correspondants 91 à 104 sont transmis diagonalement par l'intermédiaire des rangées de cellules non activées, de sorte que le mot linéaire apparaissant sur le bus parallèle linéaire 3 contienne une pluralité de "0" comme bits de poids plus faibles voisins des bits de quantification dans le segment décalés, alors que les bits immédiatement voisins du bit de poids le plus faible et de celui de poids le plus élevé de ces derniers sont à des niveaux logiques hauts. Par exemple, si la quatrième rangée de cellules est activée pendant l'extension, en réponse à un signal de niveau logique haut porté par la ligne de commande 47, les signaux de niveau logique haut provenant de la porte 108 et de la sortie LZ seront transmis par les portes 11, 21, 31, 41 et 16, 26, 36, 46, 55, 64,- 73, 82, respectivement, pour apparaître respectivement aux bornes bidirectionnelles D4 et D9 de la matrice 1. De même, les bits de quantification dans le segment appliqués aux portes 12 à 15 seront transférés de manière à apparaître respectivement aux bornes D5 à D8. De plus, des signaux de niveau logique bas provenant des transistors 91 à 93 seront décalés diagonalement de manière à apparaître respectivement aux bornes D1 à D3, alors que le reste des signaux de niveau logique bas appliqués aux bornes de source des transistors 94 à 100 seront déviés respectivement aux bornes verticales inférieures non connectées des portes 81 à 86, et que les signaux de niveau logique bas provenant des transistors 101 à 104 seront transférés diagonalement de façon à apparaître respectivement aux bornes D10 à D13. Le circuit interne d'une cellule à portes de transmission, par exemple la cellule 16, est montré en détail à la Fig. 3. La ligne de signal d'activation 17 est reliée aux entrées de mise hors service de portes de transmission 201 et 202, et aux entrées d'activation de portes de transmission 203 et 204. La ligne de signal d'activation inverse 18 est reliée aux entrées de mise hors service des portes 203 et 204, et aux entrées d'activation des portes 201 et 202. En fonctionnement, un signal de niveau logique haut apparaissant sur la ligne 17 ( et un signal complémentaire de niveau logique bas apparaissant sur la ligne 18) rend passantes les portes 203 et 204 de sorte que les bornes XO et Y1 soient interconnectées, ainsi que les bornes YO et X1. Il en résulte un décalage dévié des bits de signal numérique dans la cellule, comme on l'a expliqué ci-dessus en relation avec la Fig. 2. Si un signal de niveau logique bas apparaît sur la ligne 17 (et qu'un signal complémentaire de niveau logique haut apparaît sur la ligne 18), les portes 201 et 202 sont activées, de sorte que les bornes XO et X1 sont interconnectées, ainsi que les bornes Y0 et Y1. Il en résulte un transfert vertical des bits de signal numérique apparaissant aux bornes XO et X1 et, simultanément, un transfert diagonal des bits apparaissant aux bornes YO et Y1. Comme les portes de transmission 201 à 204 sont bidirectionnelles par nature, la matrice 1 peut être utilisée pour l'extension comme pour la compression de signaux numériques. Le détecteur de premier "1" est montré en détail à la Fig. 4. Les premières entrées d'une pluralité de portes NI 300, 301, 302, 303, 304 et 305 sont respectivement reliées à des lignes de données bidirectionnelles D12 à D6. L'entrée d'un inverseur 306 est reliée à une ligne de données D13 et sa sortie est reliée à une borne de commande H7 et à l'entrée d'un inverseur 307. La sortie de l'inverseur 307 est reliée à la seconde entrée de la porte NI 300. Les sorties des portes NI 300 à 305 sont respectivement reliées aux entrées d'inverseurs 309 à 314 et aux premières entrées de portes NI 315 à 320. Les sorties des inverseurs 307 à 313 sont respectivement reliées aux secondes entrées des portes NI 315 à 320, et la sortie de l'inverseur 314 est reliée à une borne de commande HO. Les sorties des portes NI 315 à 320 sont respectivement reliées, par l'intermédiaire d'inverseurs respectifs 321 à 326, à des bornes de commande H6 à H1. En fonctionnement, on va considérer un mot linéaire ayant des bits de données D6 à D13 de la forme 00110100. Le bit de niveau logique haut de poids le plus élevé est donc porté par la ligne de données D11. Comme la ligne D13 porte un signal de niveau logique bas, la sortie de l'inverseur 306 est à un niveau logique haut, de sorte que la borne de sortie H7 est aussi à un niveau logique haut. La sortie de l'inverseur 307 produit un signal de niveau logique bas qui est appliqué aux secondes entrées des portes NI 300 et 315. Un signal de niveau logique bas provenant de la ligne de données D12 est appliqué à la première entrée de la porte NI 300, de sorte que sa sortie est à un niveau logique haut. Donc, la porte NI 315 produit un signal de niveau logique bas qui est inversé dans l'inverseur 321 de sorte que la borne de sortie H6 est à un niveau logique haut. L'inverseur 309 délivre à sa sortie un signal de niveau logique bas qui est appliqué aux secondes entrées des portes NI 301 et 316. Un signal de niveau logique haut est appliqué à la première entrée de la porte NI 301, de sorte que sa sortie est à un niveau logique bas. Ainsi, la sortie de la porte NI 316 porte un signal de niveau logique haut qui est inversé dans la porte NI 322 de sorte que la borne de commande H5 est à un niveau logique bas. La sortie de l'inverseur 310 produit un signal de niveau logique haut qui est appliqué aux secondes entrées des portes NI 302 et 317. Un signal de niveau logique bas est appliqué à la première entrée de la porte NI 302, de sorte que sa sortie produit un signal de niveau logique bas qui est appliqué à la seconde entrée de la porte NI 317. Donc, la sortie de la porte NI 317 produit un signal de niveau logique bas qui est inversé dans l'inverseur 323, de sorte qu'un signal de niveau logique haut apparaît à la borne de commande H4. Les portes NI 303 à 305, 318 à 320, et les inverseurs 312 à 314 et 324 à 326 fonctionnent de manière identique, de sorte que les bornes de commande H3 à HO sont toutes à des niveaux logiques hauts. Donc, toutes les bornes HO à H7 sont à un niveau logique haut, sauf la borne de commande H5 qui est à un niveau logique bas, indiquant la détection du bit de signal de niveau logique haut de poids le plus élevé sur les lignes de données D6 à D13. Les bornes HO à H7 sont reliées au multiplexeur 5 par l'intermédiaire des lignes de commande 120 à 127 et au codeur 8 par l'intermédiaire des lignes de commande 130 à 137, Fig. 2, de sorte que la rangée de cellules à portes de transmission 61 à 66 est activée. Pendant la compression, le signal de commande DIRN est à un niveau logique bas, de sorte que la porte 106 est non passante, annulant réellement le signal de niveau logique bas porté par la ligne de données D6. Le signal de niveau logique bas porté par la ligne de données D7 est transmis par l'intermédiaire des cellules à portes de transmission 71, 62, 52, 42, 32, 22 et 12 de manière à apparaître sur le bus MIC parallèle 2 en tant que bit de poids le plus faible des bits de quantification dans le segment du mot MIC compressé. De même, le signal de niveau logique haut et le signal de niveau logique bas apparaissant respectivement sur les lignes de données D9 et D10 sont transmis par l'intermédiaire des portes 82, 73, 64, 54, 44, 34, 24, 14 pour le premier et 84, 75, 65, 55, 45, 35, 25 et 15 pour le second, de manière à apparaître sur le bus MIC parallèle 2 en tant que troisième bit de poids plus faible et bit de poids le plus fort des bits de quantification dans le segment du mot MIC codé. De plus, le signal de niveau logique haut de la borne de commande H5 est codé au moyen du codeur 8 qui produit la partie segment du mot MIC ayant la valeur 101. Comme on l'a expliqué ci-dessus, en cas de conversion en loi U, une valeur de déport de 33 est ajoutée au mot linéaire avant la détection du bit de niveau logique haut de poids le plus fort. En pratique, le circuit 6 comprend une série de cellules additionneuses complètes bidirectionnelles à déclenchement, arrangées d'une manière bien connue. On va décrire en détail le multiplexeur 5, en se référant à la Fig. 5 et à la Fig. 2 et en considérant l'extension de mots MIC codés en loi A. Comme il ressort des tableaux 1 et 2, les mots MIC codés en loi A sont développés en représentations linéaires de 12 bits alors que les mots codés en loi R sont développés en représentations linéaires de 13 bits. Pendant l'extension de mots en loi U, le signal de commande de loi A/M a un niveau logique bas alors que le signal de commande DIRN a un niveau logique haut. Ainsi, une porte NON-ET 401 est activée et la sortie LZ reste à un niveau logique haut. De même, la porte 106, Fig. 2, est passante, de sorte qu'un signal de niveau logique haut est appliqué à la cellule à portes de transmission 11. Il en résulte que les bits de quantification dans la segment A, B, C et D sont entourés de "1", tableau 2. Par contre, en cas d'extension de mots MIC codés en loi A, le signal DIRN et le signal de commande de loi A/g sont tous les deux à un niveau logique haut. Donc, en cas d'extension d'un mot MIC ayant des bits de segment de la forme 000, la ligne de commande 110 est à un niveau logique bas alors que les lignes de commande 111 à 117 sont à des niveaux logiques hauts. Le signal de niveau logique bas porté par la ligne de commande 110 est appliqué à l'entrée XO de la cellule de multiplexeur 402, et apparaît à sa borne OUT en réponse à un signal de commande DIRN de niveau logique bas appliqué à l'entrée de sélection S. Le signal de niveau logique bas apparaissant à la borne OUT de la cellule de multiplexeur 402 est inversé dans un inverseur 403, puis appliqué à la porte NON-ET 401.Ensuite, la sortie LZ de la porte NON-ET 401 passe à un niveau logique bas. Le signal de commande de loi A/U de niveau haut est appliqué à une première entrée d'une porte NI 404, de sorte que la ligne d'activation 17 reliée à la sortie de cette dernière reste à un niveau logique bas. Le signal de commande de loi A/M est inversé dans un inverseur 405, puis appliqué à une première entrée d'une porte OU 406, et le signal de niveau logique bas sortant de la cellule de multiplexeur 402 est appliqué à la seconde entrée de la porte 406. Il en résulte un signal de niveau logique bas à sa sortie, lequel est appliqué à la première entrée d'une autre porte NON-ET 407. Le signal de commande apparaissant à la borne OUT d'une autre cellule de multiplexeur 408 est inversé dans un inverseur 409 et appliqué à la seconde entrée de la porte NON-ET 407, de sorte qu'un signal de niveau logique haut est appliqué à la ligne d'activation 27. Les sorties respectives de cellules de multiplexeur supplémentaires 410 à 414 produisent des signaux de niveau logique bas qui sont appliqués aux lignes d'activation respectives 37, 47, 57, 67, 77 et 87. Ainsi, les bits de quantification dans le segment A, B, C et D portés par le bus MIC 2 sont transférés par l'intermédiaire des cellules 15, 14, 13 et 12 pour apparaître respectivement sur les lignes de données D5 à D2. De plus, un signal de niveau logique haut est transféré par l'intermédiaire de la porte 106 et de la cellule de transmission 11 pour apparaître sur la ligne de données D1, alors qu'un signal de niveau logique bas est transféré de la sortie LZ à la ligne de données D6, par l'intermédiaire des cellules 16, 25, 34, 43, 52 et 61. De plus, les lignes de données D7 à D13 portent des signaux de niveau logique bas, comme on l'a expliqué en détail ci-dessus. En cas d'extension d'un mot MIC codé en loi A ayant des bits de segment de la forme 001, la sortie de commande LZ passe à un niveau logique haut alors que les signaux de commande sur les lignes d'activation 17 et 27 restent respectivement à un niveau logique bas et à un niveau logique haut. Par conséquent, le bit de poids le plus fort voisin du bit A de quantification dans le segment est transformé en un bit de niveau logique haut. En cas d'extension d'un mot MIC codé en loi A avec des bits de segment ayant une amplitude de 2 ou plus, la sortie de commande LZ reste à un niveau logique haut de sorte qu'une ligne d'activation prédéterminée parmi 37, 47, 57, 67, 77 et 87 porte un signal de niveau logique haut alors que les autres lignes d'activation portent des signaux de niveau logique bas. Dans un exemple de réalisation satisfaisant de l'invention, le circuit de compression/extension a été utilisé pour mettre en oeuvre un dispositif de décalage de gain MIC dans lequel un décalage de bit 1 du signal linéaire entraîne un ajustement de niveau de gain de 6 dB. En pratique, dans cet exemple de réalisation, pour la compression ou l'extension, il faut seulement un cycle de microprocesseur alors que les circuits série connus sont relativement lents. Un homme du métier peut concevoir d'autres variantes de la présente invention. Par exemple, alors qu'une matrice de 6 X 8 cellules est décrite dans l'exemple de réalisation préféré, des matrices de diverses configurations peuvent être utilisées pour compresser ou développer des signaux numériques ayant un nombre de bits inférieur ou supérieur. De telles variantes sont considérées comme faisant partie de la sphère et du domaine de la présente invention, définis dans les revendications jointes. REVENDICATIONS 1) Circuit de compression et d'extension de signaux numériques portés par des premier et second bus de signal numérique (2, 3), caractérisé en ce qu'il comprend: (a) un moyen pour décoder une première pluralité de bits d'un signal numérique compressé porté par ledit premier bus de signal numérique (2) et produire, en réponse, un premier signal de commande, (b) un moyen pour coder une première pluralité de bits d'un signal numérique linéaire porté par ledit second bus (2) de signal numérique et produire, en réponse, un second signal de commande, (c) un moyen pour recevoir soit le premier signal de commande, soit le second et, en réponse, décaler dans le premier cas un bit d'une autre pluralité de bits desdits signaux compressés d'un nombre d'emplacements prédéterminé vers la gauche ou, dans le second cas, décaler un bit d'une autre pluralité de bits dudit signal linéaire d'un nombre d'emplacements prédéterminé vers la droite, (d) un moyen pour appliquer lesdits bits décalés du signal compressé audit second bus (3) de signal afin d'y former une représentation linéaire dudit signal compressé, et (e) un moyen pour combiner lesdits bits codés et lesdits bits décalés du signal linéaire et les appliquer audit premier bus (2) afin d'y former une représentation compressée dudit signal linéaire. 2) Circuit selon la revendication 1, caractérisé ce que ledit moyen de réception est une matrice à décalage par rotation (1). 3) Circuit selon la revendication 2, caractérisé en ce que la matrice à décalage par rotation (1) comprend un réseau de cellules de portes de transmission bidirectionnelles (11 à 16, 21 à 26, ..., 81 à 86) comprenant chacune une paire de portes de signal de connexion en série, une paire de portes de signal de connexion en diagonale et une entrée de commande. 4) Circuit selon la revendication 3, caractérisé en ce qu'il comprend encore un moyen pour recevoir et multiplexer lesdits premier et second signaux de commande et produire, en réponse, des signaux d'activation pour activer des cellules prédéterminées. 5) Circuit selon la revendication 4, caractérisé en ce que ladite matrice (1) comprend 8 rangées et 6 colonnes de cellules de portes de transmission, chaque cellule dans une rangée étant reliée, par l'intermédiaire de son entrée de commande, à une ligne de commande prédéterminée (17, 27, 37, ..., 87) dudit moyen de réception et de multiplexage, pour recevoir un signal d'activation prédéterminé, toutes les cellules d'une colonne étant reliées en série par l'intermédiaire desdites portes de signal de connexion en série, et chaque cellule étant également reliée à une cellule diagonalement adjacente par l'intermédiaire desdites portes de signal de connexion en diagonale. 6) Circuit selon l'une des revendications 1, 2 ou 3, caractérisé en ce que ledit moyen de codage comprend encore un moyen (7) pour détecter le bit de niveau logique haut de poids le plus élevé dudit signal linéaire porté par ledit second bus (3) de signal numérique et, en réponse, engendrer ledit second signal de commande sous la forme d'un signal de niveau logique haut à l'une de ses sorties. 7) Circuit selon l'une des revendications 1, 2 ou 3, caractérisé en ce qu'il comprend encore un additionneur/soustracteur de déport (6) pour respectivement additionner et soustraire un signal de déport prédéterminé audit signal compressé et audit signal linéaire si lesdits signaux numériques sont des mots MIC codés en loi U- 8) Circuit selon l'une des revendications 1, 2 ou 3, caractérisé en ce que ledit signal numérique compressé est un mot MIC codé en loi g de 8 bits comprenant un bit de signe, trois bits de segment et quatre bits de quantification dans le segment. 9) Circuit selon l'une des revendications 1, 2 ou 3, caractérisé en ce que ledit signal numérique compressé est un mot MIC codé en loi A de 8 bits comprenant un bit de signe, trois bits de segment et quatre bits de quantification dans le segment. 10) Circuit selon l'une des revendications 1, 2 ou 3, caractérisé en ce que ledit signal linéaire comprend un bit de signe et, soit un bit parmi douze autres représentant l'amplitude linéaire d'un mot MIC codé en loi A, soit un bit parmi treize autres représentant l'amplitude linéaire d'un mot MIC codé en loi U. 11) Circuit selon l'une des revendications 1, 2 ou 3, caractérisé en ce que ledit moyen de décodage est un décodeur (4) pour recevoir ladite première pluralité de bits du signal compressé et, en réponse, produire ledit premier signal de commande sous la forme d'un signal de niveau logique haut à l'une de ses sorties. 12) Circuit selon l'une des revendications 3, 4 ou 5, caractérisé en ce que chaque cellule comprend encore: (a) une première porte de transmission (203) dont une première borne bidirectionnelle est reliée à la deuxième borne (X1) de ladite paire de portes de signal de connexion en série et dont une seconde borne bidirectionnelle est reliée à la première borne (YO) de ladite paire de portes de connexion en diagonale, (b) une seconde porte de transmission (202) dont une première borne bidirectionnelle est reliée à la première borne (YO) de la paire de portes de connexion en diagonale et dont une seconde borne bidirectionnelle est reliée à la seconde borne (Y1) de la paire de portes de connexion en diagonale, (c) une troisième porte de transmission (201) dont une première borne bidirectionnelle est reliée à la première borne (YO) de ladite paire de portes de connexion en série et dont une seconde borne bidirectionnelle est reliée à la seconde borne (X1) de la paire de portes de connexion en série, et (d) une quatrième porte de transmission (204) dont une première borne bidirectionnelle est reliée à la seconde borne (Y1) de la paire de portes de connexion en diagonale et dont une seconde borne bidirectionnelle est reliée à la première borne (XO) de la paire de portes de connexion en série. 13) Méthode de compression et d'extension de signaux numériques portés par des premier et second bus de signal numérique (2, 3), caractérisée en ce qu'elle comprend les phases suivantes: (a) décoder une première pluralité de bits d'un signal numérique compressé porté sur ledit premier bus (2) de signal numérique et produire, en réponse, un premier signal de commande, (b) coder une première pluralité de bits d'un signal numérique linéaire porté par ledit second bus (3) de signal numérique et produire, en réponse, un second signal de commande, (c) recevoir, en réponse, soit ledit premier bit de commande, soit le second, et décaler, dans le premier cas, un bit d'une autre pluralité de bits desdits signaux compressés d'un nombre prédéterminé de bits vers la gauche ou, dans le second cas, un bit d'une autre pluralité de bits dudit signal linéaire d'un nombre déterminé de bits vers la droite, (d) appliquer lesdits bits décalés du signal compressé audit second bus de signal (3) afin d'y former une représentation linéaire dudit signal compressé, et (e) combiner lesdits bits codés et les bits décalés du signal linéaire et les appliquer audit premier bus de signal (2) afin d'y former une représentation compressée dudit signal linéaire. 14) Circuit de compression ou d'extension de mots numériques portés sur un bus de signal MIC (2) et un bus (3), caractérisé en ce qu'il comprend: (a) une matrice à cellules de traitement parallèle bidirectionnelles reliée audit bus -de signal MIC (2) pour recevoir les bits de quantification dans le segment d'un mot MIC numérique entrant, (b) un décodeur (4) relié audit bus (2), pour recevoir lesdits bits de segment et produire un premier signal d'activation pour activer une rangée associée de ladite matrice, de sorte que lesdits bits de quantification dans le segment soient décalés d'un nombre prédéterminé d'emplacements vers la gauche, (c) un moyen pour recevoir un bit de signe dudit mot MIC provenant dudit bus (2) et l'appliquer en combinaison avec lesdits bits de quantification dans le segment décalés à un bus de signal linéaire (3), afin d'y former un mot linéaire sortant développé, (d) un détecteur (7) de premier "1" relié audit bus de signal linéaire (3), pour recevoir un mot linéaire entrant et produire un second signal d'activation pour activer une rangée associée de ladite matrice, de sorte que des bits prédéterminés dudit mot linéaire entrant soient décalés d'un nombre prédéterminé d'emplacements vers la droite, afin de former les bits de quantification dans le segment d'un mot MIC numérique sortant, (e) un codeur (8) pour recevoir ledit second signal d'activation et produire, en réponse, des bits de segment sortants, et (f) un moyen pour recevoir un bit de signe dudit mot linéaire entrant provenant dudit bus linéaire (3) et l'appliquer en combinaison avec lesdits bits de segment engendrés et lesdits bits de quantification dans le segment formés audit bus (2) de signal MIC, afin d'y former un mot MIC numérique sortant. 15) Circuit selon la revendication 14, caractérisé en ce que ladite matrice à cellules de traitement parallèle bidirectionnelles est une matrice à décalage par rotation (1). 16) Circuit selon la revendication 15, caractérisé en ce qu'il comprend encore un multiplexeur (5) pour recevoir et appliquer soit le premier signal d'activation, soit le second, à ladite matrice de décalage par rotation (1). 17) Circuit selon l'une des revendications 14, 15 ou 16, caractérisé en ce que ladite matrice (1) à cellules de traitement parallèle bidirectionnel comprend huit rangées et six colonnes de cellules à portes de transmission interconnectées. 18) Circuit selon l'une des revendications 14, 15 ou 16, caractérisé en ce que ledit décodeur (4) est un décodeur numérique à trois entrées et huit sorties. 19) Circuit selon l'une des revendications 14, 15 ou 16, caractérisé en ce que ledit codeur (8) est un codeur numériqe à huit entrées et trois sorties. 20) Circuit selon la revendication 5 ou 14, caractérisé en ce qu'il comprend encore un moyen pour désactiver une rangée prédéterminée de ladite matrice (1) et additionner et soustraire une valeur de déport de 33 respectivement audit signal MIC et audit signal linéaire en cas de compression de mots numériques MIC codés en loi CI.