FR 2606956 A1 19880520 FR 8615854 A 19861114 Dispositif de conversion analogique-numérique comportant un dispositif de contrôle automatique de gain". La présente invention a pour objet un dispositif de conversion analogiquenumérique comportant un dispositif de contrôle automatique de gain comprenant un amplificateur ana- logique à gain commandable disposé en amont d'un convertisseur analogiquenumérique, et une boucle de commande du gain dudit amplificateur analogique recevant des signaux de sortie du convertisseur. Un tel convertisseur analogique-numérique est connu de la demande de brevet français 2 536 620 (RCA Corp.). Dans celle-ci, la valeur des échantillons numériques du convertis- seur est comparée numériquement avec un niveau de référence, de manière à produire un signal numérique de différence qui est converti par un convertisseur numérique-analogique en un signal analogique de réglage de gain de l'amplificateur à gain commandable. Cette solution conduit à un circuit compliqué et donc coûteux. La présente invention a pour objet un dispositif de conversion analogiquenumérique du type précité, dans lequel on n'utilise pas de convertisseur numérique-analogique pour commander le gain de l'amplificateur. De ce fait, le disposi- tif de conversion est simplifié et donc moins coûteux. Le dispositif de conversion selon l'invention est dans ce but caractérisé en ce qu'il comporte des comparateurs pour comparer par tout ou rien le niveau de sortie du conver- tisseur analogique-numérique avec au moins un seuil donné et des moyens pouragir de manière temporisée sur le gain de l'amplificateur en fonction du résultat de ladite comparaison. Lesdits comparateurs sont avantageusement des déco- deurs de niveau logique correspondant à au moins un niveau de blanc d'une émission de télévision. Les moyens pour agir de manière temporisée sur le - 2 - gain de l'amplificateur peuvent consister en une première source de courant commandable agissant sur la charge et la dé- charge d'un premier condensateur connecté à l'entrée de com- mande de gain dudit amplificateur. Ladite source de courant commandable peut comporter un premier étage différentiel présentant un premier et un deuxième transistors dont les émetteurs sont couplés et con- nectés à une première source de courant de commande, le col- lecteur du premier transistor étant connecté à une source de tension d'alimentation et celui du deuxième transistor audit premier condensateur ainsi qu'à une deuxième source de courant de commande, la base des premier et deuxième transistors rece- vant un premier signal différentiel correspondant au résultat de ladite comparaison, la deuxième source de courant ayant une valeur de courant nettement supérieure à celle de la première source de courant, de telle sorte que le premier condensateur se charge avec une constante de temps donnée à travers la deuxième source de courant pour un premier état logique du premier signal différentiel et pour un deuxième état logique dudit signal se décharge avec une constante de temps plus courte à travers la première source de courant. Le dispositif selon l'invention peut comporter éga- lement des moyens pour agir de manière temporisée sur le ni- veau continu à l'entrée de l'amplificateur en fonction du ré- sultat de ladite comparaison. Lesdits moyenspour agir de ma- nière temporisée sur le niveau continu peuvent alors consister en une deuxième source de courant commandable agissant sur la charge et la décharge d'un deuxième condensateur connecté en série à l'entrée dudit amplificateur. Selon un mode de réalisation préféré ladite source de courant commandable comporte un deuxième étage différentiel présentant un troisième et un quatrième transistor dont les émetteurs sont couplés et connectés à une troisième source de courant de commande, le collecteur du troisième transistor étant connecté à celui d'un cinquième transistor dont l'émet- teur est connecté à ladite source de tension d'alimentation le - 3 collecteur du quatrième transistor étant connecté audit deuxième condensateur ainsi qu'au collecteur d'un sixième transistor dont l'émetteur est connecté à ladite source de tension d'alimentation, les bases des cinquième et sixième transistors étant interconnectées la base et le collecteur du cinquième transistor étant en outre court-circuités de telle sorte que les cinquième et sixième transistors forment un mi- roir de courant. L'invention sera mieux comprise à la lecture de la description qui va suivre donnée à titre d'exemple non limita- tif, en liaison avec les figures qui représentent: - la figure 1, un schéma général d'un dispositif selon l'in- vention, - la figure 2 un schéma d'un mode de réalisation de la logique de correction-automatique de gain en TV multi-standards, et - la figure 3, un schéma d'un mode de réalisation de la logi- que de correction de niveau continu en TV multi-standards, - les figures 4 et 5, des modes de réalisation des sources de courant commandées correspondant respectivement à un contrôle automatique de gain et à une correction de niveau continu. - les figures 6, 7a et 7b respectivement les signaux de lumi- nance en PAL ou SECAM, un signal selon le standard MAC, et un détail du signal de luminance des dernières lignes d'une image selon le standard MAC. - la figure 8 illustre les états logiques d'un codage en code GRAY fourni par des sorties G1...G8 du convertisseur, et la figure 9 un décodeur fonctionnant à partir de ce code, - les figures 10 et 11 un mode de réalisation d'un circuit produisant respectivement les signaux S2 et S1 des figures 2 et 3 à partir des sorties du décodeur de la figure 9. Selon la figure 1, un amplificateur A1 du type à gain variable présente à son entrée de commande de gain une borne d'un condensateur C2 dont l'autre borne est reliée à la masse. La charge et la décharge des condensateurs C2 est obtenue par une source de courant commandable 12 qui permet de - 4 - réaliser une contre-réaction de contrôle automatique de gain. La sortie de l'amplificateur A1 attaque un convertisseur ana- logique-numérique A/N dont les sorties S fournissent un signal numérique dont le niveau est à contrôler selon certains para- mètres, notamment en vue d'éviter la saturation en sortie du convertisseur. Dans le cas d'espèce, on a représenté un con- vertisseur analogique-numérique pour récepteur de télévision utilisable aussi bien en réception classique PAL ou SECAM qu'en réception satellite suivant les normes MAC. A cet effet, les signaux S sont introduits dans des décodeurs D16, D240 et D224 dont les signaux de sorties s16, s240 (pour la norme MAC) et s224 (en PAL ou SECAM) sont chacun à un niveau logique 1 ou 0 suivant l'état de la sortie S. Les signaux s16, s240 et s224 sont introduits dans un circuit de sélection SEL.2 qui reçoit un signal logique de sélection So indiquant si le récepteur fonctionne sur une émission en PAL ou SECAM, ou bien sur une émission suivant la norme MAC. Le circuit de sélection SEL2 reçoit également des impulsions de commande P2 de contrôle au- tomatique de gain. Le signal de sortie S2 du circuit de sélection SEL2 commande la source de courant 12 dans un sens ou dans l'autre avec une intensité pouvant être différente selon le sens, de manière à obtenir une charge ou une décharge temporisée du condensateur C2, avec des constantes de temps éventuellement différentes. Selon l'invention, on peut également réaliser de manière analogue une correction du niveau continu en comman- dant la charge et la décharge temporisée d'un condensateur Cl disposé en série à l'entrée de l'amplificateur A1 à l'aide d'une source de courant commandable I1. En se référant toujours à l'exemple précédent, con- cernant un récepteur de télévision multi-standards, les si- gnaux de sortie S du convertisseur A/N sont introduits aux en- trées de deux décodeurs D32 et D128 produisant en sortie des signaux s32 (en PAL ou SECAM) et s128 (pour la norme MAC) qui sont chacun à un niveau logique 1 ou 0 suivant l'état de la sortie S. Les signaux s32 et s128 sont introduits dans un cir- cuit de sélection SEL1 qui reçoit le signal logique de sélec- tion So idiquant si le récepteur fonctionne sur une émission en PAL ou SECAM, ou bien sur une émission suivant la norme MAC. Le circuit de sélection SEL1 reçoit également des impul- sions de commande pl de correction de niveau continu (voir fig. 6). Une telle impulsion est présente en PAL ou en SECAM au début de chaque ligne au moment o le signal est à un pa- lier égal à un huitième de l'amplitude maximale (soit 32 pour un codage 8 bits). Selon le système MAC, le signal pl est une impulsion de largeur 750 ns au début de chaque ligne pendant laquelle le signal est à un palier égal à la moitié de l'am- plitude maximale soit 128 pour un codage 8 bits (voir fig.7b). Le signal de sortie S1 du circuit de sélection SEL1 commande la source de courant I1 dans un sens ou dans l'autre de manière à obtenir une charge ou une décharge temporisée du condensateur C1. En se référant à la figure 2, nous allons mainte- nant décrire de manière plus précise comment est généré le si- gnal S2 de contrôle automatique de gain. Selon le standard MAC, la correction a lieu sur un signal fourni à la ligne 624 de chaque image (voir fig. 7b), qui est réservée aux signaux de référence blanc, noir et gris. Le signal étant symétrique, on réalise le contrôle automatique de gain en agissant aussi bien sur le niveau du blanc que sur celui du noir. Le niveau du noir est obtenu en décodant la valeur 16 et le niveau du blanc en décodant la valeur 240. En raison de la symétrie du signal de référence de la ligne 624 (standard MAC), le contrô- le automatique de gain est piloté par un signal s16 qui a dans le cas d'espèce pour valeur 1 lorsque la sortie du convertis- seur analogique-numérique a une valeur 415 et pour valeur 0 sinon, et par un signal s240 qui a pour valeur 1 lorsque la sortie du convertisseur a une valeur >240 et 0 sinon. Le si- gnal s16 est le signal de sortie d'une porte ET 20 dont les quatre entrées reçoivent respectivement les quatre bits de plus fort poids en sortie du convertisseur, à savoir Qs, Q6, - 6 - Q? et Qs. Le signal s16 est le signal de sortie d'une porte OU inverseuse 21 dont les quatre entrées reçoivent également res- pectivement les bits Q$, Q6, Q7 et Qs. Les signaux s16 et 5240 sont introduits aux deux entrées respectives d'une porte OU 22 dont le signal de sortie attaque une des deux entrées d'une porte ET 23 dont l'autre entrée reçoit les impulsions P2 représentatives de la ligne 624 (voir fig. 7b). La sortie de la porte ET 23 est appliquée à une entrée d'une porte ET 24 dont l'autre entrée reçoit le signal de sélection So inversé par l'inverseur 4. Selon les standards PAL ou SECAM, le niveau de ré- férence retenu pour réaliser le contrôle automatique de gain est le niveau 224 en sortie du convertisseur. Contrairement au standard MAC, le contrôle automatique de gain est réalisé li- gne par ligne. Le signal S224 est choisi de manière à avoir un niveau logique 1 pour tout niveau en sortie du convertisseur >224, et un niveau logique 0 sinon. Pour ce faire, on applique les trois bits de plus fort poids Q6, Q7 et Q8 respectivement aux trois entrées d'une porte ET 25, dont la sortie, qui four- nit donc le signal 5224 attaque une des deux entrées d'une porte ET dont l'autre entrée reçoit le signal de sélection So. Les sorties des portes ET 24 et 26 sont appliquées respec- tivement aux entrées d'une porte OU 27 dont la sortie fournit le signal S2. En se référant à la figure 3, nous allons mainte- nant décrire de manière plus précise comment est généré le si- gnal S1 de correction de niveau continu. Dans les systèmes PAL ou SECAM, le niveau du fond noir correspond à la valeur 32 en sortie d'un convertisseur analogique-numérique 8 bits. La va- leur 32 est atteinte dès qu'un des trois premiers bits de poids fort Q$, Q?, Q8 a la valeur 1. Par conséquent, la détec- tion (décodeur D32) du niveau du fond continu de référence est réalisée en introduisant les sorties Q6, Q7 et Q8 aux entrées respectivement des inverseurs 1, 2 et 3 dont les sorties atta- quent les trois entrées d'une porte ET inverseuse 10. De la sorte le signal de sortie s32 est au niveau 0 lorsque Q6 = Q7 -7 - = Q8 = 0 et au niveau 1 dans tous les autres cas, c'est-à-dire dès que le fond noir atteint la valeur numérique 32. Dans le système MAC, la correction de niveau continu ne s'effectue pas sur le fond noir, mais sur le niveau du gris qui correspond à une valeur de 128 à la sortie d'un convertisseur analogique- numérique à 8 bits. Pour le décoder (décodeur D128), il suffit de prendre la sortie de poids fort Q8 du convertisseur qui fournit donc directement le signal s128. 5128 est au niveau 1 dès que le niveau du gris atteint la valeur 128. Le signal s32 est introduit à une des deux entrées d'une porte ET 11 dont l'autre entrée reçoit un signal logique So,SO étant au niveau logique 0 lorsque la réception a lieu selon le standard MAC et au niveau logique 1 pour les systèmes PAL ou SECAM. Le signal 5128 est introduit à une des deux entrées d'une porte ET 12 dont l'autre entrée reçoit le signal logique So inversé par un inverseur 4. Les sorties des portes ET 11 et 12 sont appli- quées aux entrées d'une porte OU 13 qui délivre en sortie le signal S1 de commande de la source de courant I1. Lorsque So = O (standard MAC), on a S1 = s128; et S1 = s32 lorsque So = 1 (standards PAL ou SECAM). Un signal d'autorisation pl apparait au début de chaque ligne sous forme d'une impulsion de 750 ns pour le standard MAC et de 4 microsecondes en PAL ou SECAM et est utilisé pour autoriser la commande de la source de courant I, comme on le verra par la suite. La figure 4 illustre l'action de commande automati- que de gain à partir du signal S2. Le signal S2 est de préfé- rence un signal différentiel dont les niveaux haut et bas sont distants de par exemple 200mV, de manière à attaquer les bases des transistors Tj0 et Tll constituant les entrées d'un étage différentiel (signaux elo0 et ell). Les émetteurs des transis- tors T10 et T11 sont couplés entre eux et connectés à une source de courant I12. Le collecteur du transistor TO10 est connecté directement à une source de tension d'alimentation positive +V, alors que celui du transistor Tll est connecté à une source de courant Ill. Par exemple pour S2 au niveau haut on peut avoir des valeurs respectives de e10 et ell de 2,2 et 8 - 2V, et vice versa pour S2 au niveau bas. Les valeurs des sour- ces de courant Ill et I12 sont choisies différentes de manière à obtenir des constantes de temps différentes pour la charge et la décharge de condensateur C2. On choisit une valeur faible pour la valeur du cou- rant de la source Ill de manière & obtenir une charge lente du condensateur C2 par exemple avec une constante de temps tl de quelques secondes, et une valeur nettement plus élevée pour la valeur du courant de la source I12 de manière à obtenir une décharge rapide du condensateur C2 évitant toute saturation, par exemple avec une constante de temps T2 de 500 microsecon- des. A titre d'exemple, on peut avoir Ill = 100 nA et I12 = 500 pA, pour un condensateur C2 de valeur 0,47pF. Lorsque le signal S2 est au niveau logique 1, el>eo10, donc le transistor T11 est conducteur et le transis- tor T1o est bloqué. Le condensateur C2 se décharge grâce à la source de courant I12 car son courant nominal est très supé- rieur à celui de la source de courant Ill. Lorsque le signal S2 est au niveau logique 0, eo10>e1l, donc le transistor T10 est conducteur et le transis- tor Til est bloqué. Le condensateur C2 se charge lentement grâce au courant de faible valeur fourni par la source de cou- rant Ill. On notera à titre de variante, que l'étage diffé- rentiel constitué par les transistors T10 et Tll peut être remplacé par deux étages différentiels en cascade. La figure 5 montre comment le signal S1 est utilisé pour commander la source de courant I1. Le signal S1 est de préférence un signal différentiel dont les niveaux haut et bas sont distants de par exemple de 200 mV de manière à attaquer les bases des transistors T1 et T2 d'un étage différentiel. Par exemple, pour le niveau 1, les signaux el et e2 appliqués aux bases respectivement des transistors T1 et T2 ont pour va- leur respectivement 2,5 et 2,7V et pour le niveau O respecti- vement 2,7V et 2,5V. Les émetteurs couplés des transistors TI et T2 sont reliés au collecteur d'un transistor T% dont l'é- - 9 - metteur est à la masse et dont la base est connectée à celle d'un transistor T3 monté avec lui en miroir de courant, dont l'émetteur est à la masse, dont la base et le collecteur sont interconnectés et qui reçoit l'impulsion pl à travers une ré- sistance R3, de manière à n'autoriser une correction de niveau continu que pendant l'intervalle de temps prévu à cet effet. Deux transistors T5 et T6 sont montés en miroir de courant dans les collecteurs des transistors T1 et T2. Leurs émetteurs sont connectés à une source de tension d'alimenta- tion +V (par exemple 5V), leurs bases sont interconnectées et leurs collecteurs connectés respectivement à celui des tran- sistors T1 et T2. En outre, la base et le collecteur du tran- sistor T5 sont connectés ensemble directement ou bien, comme représenté, à travers le trajet émetteur-base d'un transistor T7 dont le collecteur est à la masse. Si celui des deux si- gnaux sélectionnés par So, 532 ou s128 est au niveau 1, alors e2>el, et le transistor T2 est conducteur alors que le tran- sistor T1 est bloqué, et on obtient une décharge du condensa- teur C1 à travers le transistor T, fonctionnant en source de courant pendant la durée de l'impulsion pl, ce qui abaisse le niveau du courant continu à l'entrée de l'amplificateur A1. Par contre, si celui des deux signaux sélectionnés S32 ou S128 est au niveau 0, alors el teur alors que le transistor T2 est bloqué. Comme les transis- tors T5 et T$ forment un miroir de courant, le condensateur C1 est chargé par le courant de même intensité que celle traver- sant le transistor T4 et qui traverse le transistor Te pendant la durée de l'impulsion pl, ce qui remonte le niveau continu à l'entrée de l'amplificateur A1. La figure 8 donne les niveaux logiques des quatre sorties de poids fort en code GRAY du convertisseur analogi- que-numérique. On rappelle que le code GRAY est un code pour lequel toute incrémentation d'une unité position on négative d'un nombre ne fait commuter qu'un seul des bits. Dans le cas d'espèce, le code GRAY est choisi pour sa propriété de simpli- fier la logique pour les niveaux logiques à traiter. - 10 - Le bit G5 est au niveau 0 pour les valeurs logiques comprises entre 0 et 15, et commute au niveau 1 pour la valeur 16. Il commute de nouveau à chaque fois qu'à la valeur 16 s'a- joute un multiple de 32, la dernière commutation, un retour à zéro, ayant lieu pour la valeur 240. Le bit G6 est au niveau 0 pour les valeurs logiques comprises entre 0 et 31 et commute au niveau 1 pour la valeur 32. Il commute de nouveau à chaque fois qu'à la valeur 32 s'ajoute un multiple de 64, la dernière commutation, un retour à zéro, ayant lieu pour la valeur 224. Le bit G7 est au niveau 0 pour les valeurs logiques comprises entre 0 et 63 et commute au niveau 1, pour la valeur 64 et re- tourne au niveau 0 pour des valeurs supérieures à 19L. Le bit Ge est au niveau 0 pour les valeurs logiques comprises entre 0 et 127, et au niveau 1 pour les valeurs logiques comprises en- tre 128 et 256. Le signal s17 doit être au niveau 0 pour les va- leurs comprises entre 0 et 15 et 240 et 256, et au niveau 1 sinon. Ce dernier cas intervient quand on a G5 = G6 = G7 = 0. Le signal s224 est au niveau O pour les valeurs comprises en- tre 0 et 223 et au niveau 1 pour celles comprises entre 224 et 256. Ce dernier cas intervient pour G6 = G7 = 0 et G8 = 1. Le signal 532 est au niveau 0 pour les valeurs comprises entre 0 et 31 et au niveau 1 pour celles comprises entre 32 et 256. Ce dernier cas intervient pour G6 = G7 = Gs = O. Le signal s128 enfin correspond directement à la sortie logique G8. Selon la figure 9, le décodage des états recensés précédemment est réalisé à partir des sorties logiques G5 à G8 et leurs complémentaires disponibles sous forme de logique TTL. L'organisation générale du décodeur consiste en des pai- res différentielles à émetteurs couplés échelonnées en trois niveaux, avec deux paires différentielles par niveau, et ai- guillant des sources de courant. Les signaux Gs, G$, G7 et G8 sont appliqués à la base de transistors respectivement T15, T16, T17, T1S, T'15, T'js, T'17 et T'lg dont le collecteur est connecté à une tension d'alimentation +V, de valeur 5V. - 11 - Onze transistors To60 à TO70 forment autant de sour- ces de courant et reçoivent chacun sur leur base une même ten- sion de référence V', et leurs émetteurs sont connectés à la masse. Le collecteurs des transistors T60 et T70 est relié à l'émetteur des transistors respectivement T15 et T'15 à tra- vers trois diodes de décalage de niveau disposées en série et dans le sens direct. Le collecteur des transistors T61 et T69 est relié à l'émetteur respectivement des transistors T16 et T'16 à travers deux diodes de décalage de niveau disposées en série et dans le sens direct. Le collecteur des transistors T62 et T68 est relié à l'émetteur respectivement des transis- tors T17 et T'17 à travers une diode de décalage de niveau disposée dans le sens direct. Le collecteur des transistors T63 et T67 est connecté directement à l'émetteur respective- ment des transistors Tls et T'18. Les deux paires différentielles de chaque niveau sont respectivement constituées par les transistors à émet- teurs couplés T30, T31 et T32, T33 pour le premier niveau, T40, T41 et T42, T43 pour le deuxième niveau et Tso, T51 et T52, T53 pour le troisième niveau. Les émetteurs couplés des transistors T30 et T31, T32 et T33, T40 et T41, T4z et T43, T50 et T51, et Ts2 et T53 sont connectés aux collecteurs des transistors respectivement T41, T43, T51, Ts3, T64 et T65. Les collecteurs des transistors T30, T40 et T50 sont interconnec- tés, et sont connectés à la base d'un transistor T20, elle mê- me reliée à la tension d'alimentation +V à travers une résis- tance R. Le collecteur du transistor T20 est connecté à la tension d'alimentation +V. Le collecteur du transistor T31 est connecté à la base d'un transistor T31 elle-même reliée à la tension d'alimentation +V à travers une résistance R. Le col- lecteur du transistor T31 est connecté à la tension d'alimen- tation +V. Les collecteurs des transistors T32 et T33 sont connectés à la base de transistors respectivement T22 et T23, elle-même reliée à la source de tension d'alimentation +V à travers une résistance 2R. Les collecteurs des transistors T42 et T52 sont connectés à la source de tension d'alimentation - 12 - +V. Les collecteurs des transistors T60 à T63 sont con- nectés à la base des transistors respectivement T50 d'une part, T40 et T52 d'autre part, T30 et T42 ensuite, et enfin T32. Les collecteurs des transistors T67 à To70 sont connectés à la base des transistors respectivement T33 d'une part, T31 et T43 d'autre part, T41 et T53 ensuite, et enfin Ts51. Un transistor T24 a sa base connectée au collecteur du transistor T66 et reliée à la tension d'alimentation +V à travers une ré- sistance de valeur R, et son collecteur connecté à la tension d'alimentation +V. Le signal s17 est disponible entre les émetteurs des transistors T20 et T21. En effet, lorsque G5 = G6 = G7 = 0, les transistors T31, T41 et T51 sont conducteurs et les transistors T30, T40 et Ts50 sont bloqués. Le signal s224 est disponible entre les émetteurs des transistors T22 et T24. En effet, lorsque G6 = G7 = 0 et Gg = 1, les transistors T32, T43 et T53 sont conducteurs. Le signal s31 est disponible entre les émetteurs des transistors T23 et Tz.- En effet lorsque G6 = G7= Gs = 0, les transistors T37, T43 et T53 sont conducteurs. Enfin, le signal S128 est directement disponible entre les émetteurs des transistors T1g et T'18. 25. Selon la figure 10, un signal de sortie S'2 est ob- tenu à partir des signaux 520, s21, 522, 524, P2 et So. Deux paires différentielles, respectivement consti- tuées des transistors T71 et T72, T72 et T74 à émetteurs cou- plés, recevant sur leur base les signaux respectivement s20, 521, s22 et s24 constituent un nivëau de commande. Les collec- teurs des transistors T71 et T73 d'une part, et T72 et T74 d'autre part sont connectés entre eux et reliés à la tension d'alimentation +V à travers une résistance R'. Un premier niveau d'aiguillage est constitué par une paire différentielle comportant deux transistors T75 et T76 à émetteurs couplés recevant sur leur base respectivement *- 13 - le signal P2 et un signal de tension de référence VREF. Le collecteur de transistor T75'est connecté aux émetteurs cou- plés des transistors T75 et T76, alors que le collecteur des transistor T76 est connecté aux collecteurs interconnectés des transistors T71 et T73. Un deuxième niveau d'aiguillage est constitué par une paire différentielle comportant deux transistors T77 et T7? à émetteurs couplés recevant sur leur base respectivement un signal de tension de référence VREF et le signal So déca- lé d'une tension d'une diode. Le collecteur du transistor T77 et T7? sont connec- tés respectivement aux émetteurs couplés des transistor T75 et T76 et des transistors T73 et T74. Une source de courant I4 référencée à la masse est connectée aux émetteurs couplés des transistors T77 et T78. Lorsque So est au niveau haut (fonctionnement en PAL ou SECAM), le transistor T71 est passant et la sortie s'2 correspond à l'état logique du signal s224. Lorsque So est au niveau bas, le transistor T77 est passant, et la sortie S'2 correspond à l'état logique du signal s17 lorsque le signal P2 est au niveau 1 et rend passant le transistor T75. Lorsque le signal P2 est au niveau O le transistor T76 est passant et le collecteur du transistor TI71 reste au niveau bas quelque soit l'état logique des entrées s20 et s21, et le signal s'2 est maintenu au niveau 0, produisant une charge lente du condensa- teur C2 par la source de courant Ill (fig. 4). Pour obtenir le signal S2 à partir du signal S'2 on introduit les signaux présents aux collecteurs des transis- tors T71 et T72 respectivement à la base des transistors T79 et To0 montés en suiveur, dont le collecteur est connecté à la source de tension V et l'émetteur relié à la masse à travers une résistance R", aux bornes de laquelle est connecté un con- densateur C", et une source de courant respectivement J1 et J2, les points A et B désignant la borne commune aux résistan- ces R et aux sources de courant J1 et J2 respectivement. On utilise la réristance R' dans les collecteurs des transistors T71 et T72 pour ajuster la tension différen- - 14 - tielle de S2. Par exemple, avec R' = 1,6 kQ et I1 = 150pA, on obtient une tension différentielle de 240 mV. Soient VA et VB les tensions aux points A et B. On a: VA = V - Vbe - R" J1 - R'Ilk VB = V - Vbe - R' J2 - R'Il(1-k) Vbe désignant la chute de tension base-émetteur d'un tran- sistor et k valant O ou 1 suivant le sens de commutation des paires différentielles. Avec V = 5 volts, Ru = 9,7 kQ, J1 = J2 = 100pA, R' = 1,6 kQ et I1 = 150pA et Vbe a 0,8V on obtient: pour k = O VA = 2,4648V Vb = 2,408V pour k = 1 VA = 2,408V Vb = 2,648V. Selon la figure 11, le signal de sortie s'1 est ob- tenu à partir des signaux 523, 524, sis, s'18 et Sc. Deux paires différentielles respectivement consti- tuées des transistors T81 et T82, T83 et Ti84 à émetteurs cou- plés, recevant sur leur base les signaux respectivement s23, s24, sis, constituent un niveau de commande. Les collecteurs des transistors Ta1 et T83 d'une part, T82 et T84 d'autre part, sont connectés entre eux et reliés à la tension d'ali- mentation +V à travers une résistance R'. Un niveau d'aiguillage est constitué par une paire différentielle comportant deux transistors T85 et T86 à émet- teurs couplés recevant sur leur base respectivement le signal So et un signal de tension de référence VREF2. Le collecteur du transistor Te5 est connecté aux émetteurs couplés des tran- sistors Tal et T82, alors que celui des transistors Tes est connecté aux émetteurs couplé des transistors T83 et T84. Une source de courant I3 référencée à la masse est connectée aux émetteurs couplés des transistors Ts85 et T86. Lorsque So est au niveau haut (fonctionnement en PAL ou SECAM), le transistor Tes est passant et la sortie sl correspond à l'état logique du signal s32. Lorsque SO est au niveau bas (fonctionnement selon le standard MAC), le transistor T86 est passant et la sortie S1 correspondant à l'état logique du signal s128. Le signal S1 peut être obtenu à partir du signal S'1 de la même façon que le signal S2 est obtenu à partir du signal S'2. - 15 - REVENDICATIONS: 1. Dispositif de conversion analogique-numérique comportant un dispositif de contrôle automatique de gain comprenant un amplificateur analogique à gain commandable disposé en amont d'un convertisseur analogique-numérique, et une boucle de commande du gain dudit amplificateur analogique recevant des signaux de sortie du convertisseur caractérisé en ce qu'il comporte au moins un comparateur pour comparer par tout ou rien le niveau de sortie du convertisseur analogique-numérique avec au moins un seuil donné et des moyens pour agir de manière temporisée sur le gain de l'amplificateur en fonction du résultat de ladite comparaison. 2. Dispositif selon la revendication 1 caractérisé en ce qu'un comparateur est un premier décodeur d'un niveau logique correspondant au moins à un niveau de blanc d'au moins une émission de télévision. 3. Dispositif selon une des revendications 1 ou 2 caractérisé en ce que les moyens pour agir de manière temporisée sur le gain de l'amplificateur consistent en une première source de courant commandable (I2) agissant sur la charge et la décharge d'un premier condensateur (Cz) connecté à l'entrée de commande de gain dudit amplificateur. 4. Dispositif selon la revendication 3 caractérisé en ce que ladite source de courant commandable comporte un premier étage différentiel présentant un premier (T10) et un deuxième (Tll) transistors dont les émetteurs sont couplés et connectés à une première source de courant de commande (I12), le collecteur du premier transistor (T10o) étant connecté à une source de tension d'alimentation et celui du deuxième transistor (Til) audit premier condensateur (C2) ainsi qu'à une deuxième source de courant de commande (Ill), la base des premier et deuxième transistors (Tlo, Tll) recevant un premier signal différentiel (S2) correspondant au résultat de ladite comparaison, la deuxième source de courant (I12) ayant une valeur de courant nettement supérieure à celle de la première - 16 - source de courant (Ill), de telle sorte que le premier condensateur (C2), se charge avec une constante de temps donnée à travers la deuxième source de courant (Ill) pour un premier état logique du premier signal différentiel (S2) et pour un deuxième état logique dudit signal (52), se décharge avec une constante de temps plus courte à travers la première source de courant (I12). 5. Dispositif selon une des revendications précédentes caractérisé en ce qu'il comporte également des moyens pour agir de manière temporisée sur le niveau continu à l'entrée de l'amplificateur en fonction du résultat d'une comparaison fournie par un deuxième décodeur d'un niveau logique correspondant à un niveau continu normalisé d'au moins une émission de télévision. 6. Dispositif selon la revendication 5, caractérisé en ce que lesdits moyens pour agir de manière temporisée sur le niveau continu consistent en une deuxième source de courant commandable (I1) agissant sur la charge et la décharge d'un deuxième condensateur (C1) connecté en série à l'entrée dudit amplificateur (A1). 7. Dispositif selon la revendication 6 caractérisé en ce que ladite source de courant commandable comporte un deuxième étage différentiel présentant un troisième (T1) et un quatrième transistor (T2) dont les émetteurs sont couplés et connectés à une troisième source de courant de commande (T3, TO), le collecteur du troisième transistor (T1) étant connecté à celui d'un cinquième transistor (Ts) dont l'émetteur est connecté à ladite source de tension d'alimentation, le collecteur du quatrième transistor (T2) étant connecté audit deuxième condensateur (C1) ainsi qu'au collecteur d'un sixième transistor (T6) dont l'émetteur est connecté à ladite source de tension d'alimentation, les bases des cinquième (T5) et sixième (T6) transistors étant interconnectées, la base et le collecteur du cinquième transistor (Ts) étant en outre court-circuités de manière à former un miroir de courant.