FR 2618012 A1 19890113 FR 8709791 A 19870710 MEMOIRE PROGRAMMRBLE POINT A POINT La présente invention a pour objet une mémoire programmable point point. Elle concerne plus particulièrement les memoìres en circuit intégré du type comportant un point mémoire muni d'un transistor grille Flottante, distribuêes commercialement sous les appellations génériques "mémoires EPROM" ou "mémoires EEPROU". Ces mémoires qui possèdent la caractéristique de programmabilité sont utilises comme mémoires mortes dans de multiples utilisations. Elles ne peuvent que diFFicilement être utilisées comme mémoires accès aleatoire car leur programmation ultérieure, après une première programmation, nécessite la reprogrammation de l'ensemble de la mémoire ou, respectivement, d'au moins la totalité d'une ligne de mots de cette memoire.En effet dans le premier cas l'erEacement de la memoire ne peut être pratique qu'en soumettant le circuit intégré dans lequel elle est réalisée à un rayonnement ultraviolet prédéterminé, alors que dans le second cas, dans lequel l'eFFacement peut être electrique, une ligne entière de points mémoire doit être effacée puis reprogrammée si l'un seulement de ses points mémoire doit subir une modification de la valeur de l'information qu'il contient. En effet une mémoire EEPROM comporte, pour gerer les points mémoire constitues par des transistors grille Flottante, trois types de connexion. Ces trois types de connexion sont organisés matriciellement en lignes et en colonnes. Des connexions de lignes de mots, parallèles des connexions de masse de réseau, sont perpendiculaires des connexions de lignes de bits.Chaque transistor d'un point memoire est relie par sa grille de commande transistor commande par une ligne de mots, et par ses deux autres bornes de commande, son drain et sa source, d'une part un transistor d'accès une ligne de bits, et d'autre part une connexion de masse de reseau parallèle sa ligne de mots. Tous les transistors des points mémoire commandés par une même ligne de mots ont donc une première borne de commande reliée une ligne de bits, différente a chaque fois, et une deuxième borne de commande reliée a une même connexion de masse de réseau. Le transistor grille flottante est mis en série avec un transistor dit d'accès qui, lui, est effectivement relie une ligne de bits d'une part et une borne de commande du transistor grille flottante d'autre part. La grille de ce transistor d'accès est pilotee par la ligne de mots concernee. Un tel point mémoire est représente sur la figure 1. Celle-ci comporte cependant un perfectionnement, lie a l'invention, qui permet la programmation, quel que soit l'etat binaire a programmer, d'un point mémoire choisi alèatoirement en fonction de signaux fournis par des décodeurs de lignes de mots et de lignes de bits. Un tel point mémoire doit pouvoir entre programmé d'une part, puis être lu d'autre part. La lecture, on le sait, peut être exécutée point point dans le plan de la mémoire ~ il suffit de sélectionner avec les décodeurs de lignes de mots et de lignes de bits le point memoire à lire, et d'appliquer, après cette sélection, une commande de lecture COM sur une borne generale de commande de lecture de la memoire. Une des tensions de sélection, par exemple la tension appliquée sur une ligne de bits selectionnee subit, ou ne subît pas en fonction de l'état de programmation du pont mémoire lu, une variation révélatrice de cet état de programmation.Cette variation est détectée par un senseur, puis le signal est ultérieurement exploite dans un circuit logique en relation avec cette mémoire. Lors de la lecture les connexions de masse de réseau (indiquées en pointillés sur la figure 1-3 sont polarisées une tension appelée couramment Vss qui peut âtre légèrement positive par rapport a la masse a laquelle est raccordé le substrat dans lequel est réalisé le circuit intégré en question : par exemple de 1 ou 2 volts de manière a polariser en inverse le substrat par rapport aux pâles des transistors MOS réalisés dans ce substrat. L'opération de programmation est un peu plus délicate. La programmation d'un transistor grille flottante nécessite la projection ~de charges électriques dans -la grille flottante du transistor de manière masquer, au moment de la lecture, l'efFet de la commande de lecture pour ce transistor.Sur le plan pratique la programmation d'un état zéro peut âtre obtenue en soumettant les trois connexions de ligne de mots, de ligne de bits, et de masse de reseau, relatives a un point mémoire une tension très élevée (par exemple 20 volts) tandis que la commande générale de lecture impose une tension nulle sur la grille de commande du transistor grille flottante. Cette grille flottante baigne alors dans- un champ électrique intense qui provoque la migration vers elle de charges électriques dont l'évacuation ultérieure est empêchée tant qu'un champ électrique de même valeur mais en inverse n'est pas applique. Dans un exemple la programmation d'un zéro provoque une exportation de trous dans la grille flottante. Ces trous induisent dans le canal de conduction du transistor grille flottante Cet canal P) un état de conduction permanent dont le blocage ne peut être provoque que par l'application d'une tension inférieure un seuil de blocage faible Cen pratique - 5 volts). Si le transistor grille flottante est programmé un, des électrons sont piégés dans la grille flottante, le seuil de conduction est élevé en général de 5 volts). Par conséquent lors de l'application de la commande de lecture un tel transistor programmé un reste bloqué, le senseur ne détecte pas de chute de tension de la tension de polarisation de la ligne de bits : celà signifie que l'on a détecté un un. La programmation d'un un nécessite, d'une manière duale de la programmation d'un zéro, de soumettre la ligne de mots passant par le point mémoire programmer une tension élevée (par exemple 20 volts) tandis que la ligne de bits qui aboutit ce point mémoire doit être maintenue un potentiel nul. La commande de lecture doit être portée un potentiel élevé Cde l'ordre de 20 volts), et la connexion de masse de réseau passant par ce point mémoire doit également être portée un potentiel nul. Pour éviter que les autres points mémoire adjacents raccordés une même ligne de mots subissent alors cet effet de programmation un, il est nécessaire de polariser leur ligne de bits avec une tension élevée (par exemple 20 volts). Or, du fait du mode de connexion, ces autres transistors grille flottante des points mémoire adjacents se retrouvent alimentés positivement par une de leurs bornes, commandés positivement par leur grille Ca 20 volts par le signal de commande de lecture d'écriture), et polarisés O volt sur leur autre borne de commande. Dans cet état ils conduisent et il an résulte deux conséquences. D'une part la mémoire consomme du courant en grande quantité si on met sur les lignes de bits une tension différente de Vss, en d'autant plus grande quantité qu'il y a de points mémoire raccordés sur une même ligne de mots. Et d'autre part tous les autres points mémoire adJacents se retrouvent également programmés a un. On est donc confronté la situation suivante : il n'est pas possible de programmer des uns dans une cellule mais uniquement des zéros. Autrement dit pour programmer correctement une ligne de mots, il est nécessaire de programmer un tous les points mémoire de cette ligne de mots, puis de programmer téro seulement ceux de ces points mémoire qui doivent être programmés zéro. On conçoit que cette opération dure deux rois plus de temps que celle qui aurait consisté programmer directement dans l'état désiré les points mémoire choisis. L'invention a pour objet de remédier ces inconvénients an proposant une architecture différente de la mémoire. Le principe de l'invention repose sur le fait que les connexions de masse de réseau ne sont plus organisées parallèlement aux lignes de mots, mais plutôt parallèlement aux lignes de bits. L'organisation parallèle aux lignes de mots était â l'origine dictée par des considérations d'encombrement et d'organisation de la mémoire. Avec la solution de l'invention il est nécéssaire de faire de la place dans le plan mémoire pour l'implantation de ces connexions de masse de réseau qui n'y étaient pas prévues au départ.En fait on a remarque que la distance qui séparait deux lignes de bits adjacentes n'était pas critique, et qu'on pouvait ainsi simplement légèrement élargir ce plan pour implanter ces nouvelles connexions. En outre dans un circuit intégré, le plan mémoire occupe peu de place de sorte que son augmentation de surface est sans grandes conséquences sur la densité globale d'intégration du circuit.Par contre, dans un perfectionnement, en choisissant de réaliser des connexions de masse de réseau -en métal (celé devient possible en un même niveau de metallisation que pour la réalisation des lignes de bits puisque maintenant ces deux connexions sont parallel3st, on gagne en temps de propagation des signaux de prorammation de même qu'en qualité de distribution du potentiel de masse de réseau appliquer. Enfin avec l'invention on aboutit au résultat recherché ~ la programmation point par point des points mémoire de la mémoire. L'invention concerne donc une mémoire en circuit intégré, du type comportant des points mémoire munis de transistors grille flottante dont une des bornes est reliée une ligne de bits, dont l'autre borne est polarisée par une masse de réseau, et dont la grille de commande est commandée par une ligne de mots caractérisée, en ce que la masse de réseau comporte des moyens pour polariser différemment des points mémoire raccordés une même ligne de mots. Elle concerne également une mémoire en circuit intégré du type comportant des points mémoire munis de transistors grille flottante dont une des bornes est reliée une ligne de bits, dont l'autre borne est polarisee par une masse de réseau, et dont la grille de commande est commandée par une ligne de mots, caractérisée en ce que la masse de réseau comporte des connexions pour polariser de la même façon les points mémoire raccordes a une même ligne de bits. L'invention sera mieux comprise la lecture de la description qui suit et l'examen des figures qui l'accompagnent. Celles-ci ne sont données qu'a titre indicatif et nullement limitatif de l'invention. Sur, les figures, les mêmes repères désignent les mêmes éléments. Les figures montrent - figure 1 : une représentation schématique d'une mémoire selon l'invention - figure 2 : un schéma physique d'implantation des connexions de masse de réseau dans le plan de la mémoire - figure 3 a et 3b : des coupes du circuit intégré a l'endroit d'un point mémoire pour montrer le mode de réalisation des connexions de masse de réseau selon l'invention. La Figure 1 montre une mémoire en circuit intégré selon l'invention. Cette mémoire 1 comporte des points mémoire tels que 2 munis d'un transistor grille flottante 3 dont une des bornes Li est reliée une ligne de bits 5, dont l'autre borne 5 est reliée une connexion de masse de réseau 7, et dont la grille de commande 8 est commandée par une ligne de mots 9. Ce qui caractérise l'invention réside dans le fait que les masses de réseau 7 sont différenciées d'un point mémoire 2 un autre point mémoire 10 raccordé une même ligne de mots 9 pour pouvoir être polarisée différemment.A cet effet la figure 1 montre l'état de la technique des connexions de masse de réseau sous la forme de connexions dessinées en pointillés 11. Ces connexions traversaient tout le plan mémoire parallèlement aux lignes de mots et en conséquence ne permettaient pas de polariser différemment des points mémoire raccordés une même ligne de mots. Le point mémoire décrit ici comporte en outre un transistor d'accès 12 dont une borne 13 est effectivement reliée la ligne de bits 5, et dont l'autre borne 1 est reliée la borne s du transistor grille flottante 3. La grille 15 du transistor d'accès 12 est reliée a la ligne de mots 9. Les ordres de lecture et d'écriture sont adressés aux différents points mémoire par un ensemble de connexions de commande telles que 18 reliées une borne 17 de commande de lecture écriture par des transistors de commande tels que 18 dont les grilles de commande 19 sont reliées aux lignes de mots 9 concernées par les points mémoire. Deux décodeurs 20 et 21 respectivement de lignes de mots et de lignes de bits reçoivent les adresses ADR des points mémoire sélectionner et établissent sur les lignes de mots et de bits correspondantes les tensions nècéssaires en vue de la lecture ou de l'écriture des informations dans les points mémoire. Pour les# opérations de lecture toutes les connexions de masse de réseau telles que 7, jumelées avec les lignes de bits, sont mises la masse 30 commune. La sélection d'un point mémoire particulier s'obtient en appliquant une tension positive (en général 5 volts) sur la ligne de mots et sur la ligne de bits correspondant au point mémoire sélectionner. Par exemple pour le point mémoire n 2, la tension de E volts véhiculée par la ligne - de bits 5 est transmise par le transistor d'accès 1c dont la grille 15 est polarisée positivement.En conséquence la borne u du transistor grille flottante 3 est portée a 5 volts. La grille 18 du transistor de commande 18 est portée 5 volts lors de l'application de la commande de lecture CON Cen général 5 volts), et le transistor de commande 18 autorise la transmission de cet ordre jusqu'≈la grille de commande B du transistor 3. Si des charges positives ont été piégées dans la grille flottante 22 de ce transistor 3, lors d'une opération d'écriture d'un zéro, le transistor 3 est en permanence conducteur. La ligne de bits 5 débite et le senseur, relie cette ligne de bits dans le décodeur 21, détecte une chute correspondante de tension.On exploite une telle détection d'un zéro dans des circuits logiques en relation avec la mémoire. Par contre si le transistor 3 été programmé un, des charges négatives sont piégées dans la grille flottante 22. Le transistor 3 reste bloque. En conséquence la ligne de bits 5 ne débite pas de courant, le senseur raccorde cette ligne de bits ne détecte pas de chute de tension. On exploite dans les circuits logiques en aval la détection d'un un correspondant. Pour écrire des états logiques dans cette mémoire on procède de la manière suivante. Pour écrire un zéro, par exemple dans la cellule 2, on relie la ligne de bits 5, la ligne de mots 9, et la masse de réseau 7 un potentiel très élevé par exemple 20 volts. On relie de plus les autres lignes de bits, lignes de mots, et masses de réseau un potentiel nul. On applique par ailleurs une tension nulle sur la borne de commande 17. La tension nulle appliquée sur la borne 17 est transmise, par le transistor de commande 18, la grille B du transistor grille flottante 3 â programmer.Par ailleurs la tension élevée transmise par la ligne de bits 5 est autorisée a franchir le transistor d'acces 12 du fait de la haute tension imposée par la ligne de mots 9 sur 13 grille 15 de ce transistor 12. Cette haute tension est transmise la borne s du transistor 3. Comme par ailleurs la masse de réseau 7 est aussi reliée a un potentiel élevé la borne E du transistor 3 est aussi portée a- un potentiel élevé. La figure 3a représente en coupe le transistor 3 grille flottante 22. Cette grille flottante 22 présente un décrochement 23 par lequel les porteurs majoritaires peuvent migrer lorsque le champ électrique imposé entre la grille 8 et les bornes-régions s et E est élevé. Dans ces conditions des trous émigrent dans la grille flottante 22. Ils y restent piégés quand la tension de programmation de la ligne de bits, de la ligne de mots et de la masse de réseau concernées chute. Ils ont pour effet d'abaisser notablement le seuil de conduction du transistor 3. On remarque que cette manière d'agir est sans inconvénient sur le transistor grille flottante 23 du point mémoire 10.En effet du fait que ses ligne de bits et masse de réseau sont maintenues un potentiel nul, aucun champ électrique de forçage ne vient modifier l'état de programmation de ce transistor. Il en est de meme du point mémoire 2 dont le transistor grille flottante 25 est bloqué puisque son transistor d'accès 28 est bloqué par le potentiel nul véhiculé par la ligne de mots qui pilote sa grille. Il en résulte que le décrochement de ce transistor est en regard d'une région polarisée la masse. Ce transistor ne se programme pas. Pour la programmation d'un un dans la cellule 2 il est nécessaire de mettre zéro la ligne de bits 5 et la masse de. réseau 7, et d'appliquer un potentiel élevé sur la ligne de mots 9. La programmation d'un état un est alors exécutée lorsqu'une tension élevée, par exemple de 20 volts, est appliquée sur l'entrée de commande 17. Quand celà se produit le transistor de commande 18 dont la grille reçoit un potentiel élevé par la ligne de mots 9, transmet l'impulsion de commande sur la grille 8 du transistor 3.La grille flottante 22 de ce transistor se trouve alors soumise un champ électrique de forçage, de polarité inverse du précédent. Les charges migrent dans l'autre sens : des électrons sont piégés. Pendant cette programmation les autres lignes de bits.et les autres connexions de masse de réseaux sont polarisées un potentiel eleve , par exemple 20 volts. Par contre les autres lignes de mots sont polarisées un potentiel nul. Il en résulte que les autres transistors grille flottante reliés la même ligne de mots, par exemple le transistor 23 du point mémoire 10, reçoivent un potentiel élevé sur leur ligne de bits, un potentiel élevé sur leur ligne de mots. Donc ce potentiel élevé se trouve applique une des bornes de ces transistors.Comme la masse de réseau qui aboutit l'autre borne de ces transistors est également élevée, et comme la tension appliquée sur la grille de commande de ces transistors a grille flottante est également élevée, aucun champ électrique ne vient solliciter leur grille flottante : ils restent dans leur état de programmation initial. En ce qui concerne le transistor 25 on peut montrer que sa grille flottante n'est soumise a aucune contrainte puisque par toutes ses électrodes ce transistor est soumis des potentiels nuls. On vient donc de montrer qu'il était possible de lire et d'écrire chacun des points mémoire de la mémoire de l'invention indépendamment des autres. On a pu remarquer cependant que, pendant les opérations de programmation, le potentiel applique sur une ligne de bits devait être égal au potentiel appliqué sur la connexion de masse de réseau jumelée avec cette ligne de bits. On a alors simplifié la commande de la commutation électrique des connexions de masses de réseau en adjoignant un circuit 27 de couplage des tensions appliquées sur ces deux connexions jumelées. Le circuit 27 comporte un premier transistor ZB relie d'une part, la ligne de bits et d'autre part la connexion de masse de réseau, et dont la grille est commandée par une tension dite de programmation PGM. Par ailleurs la connexion de masse de réseau est connectée la masse générale 30 par un transistor 31 dont la grille est reliée un potentiel MGP complémentaire du potentiel de programmation PGM. Lorsqu'une opération d'écriture, de programmation , est entreprise, le potentiel PGM vaut un. Le transistor 28 conduit. Quel que soit le potentiel appliqué par le décodeur 21 sur la ligne de bits 5 ce potentiel est également appliqué sur la masse de réseaux 7. Par contre, au moment de la lecture, quand on ne lit plus PGM vaut zéro et MGP vaut un. Le transistor 31 conduit et le transistor 28 est bloque. La connexion de masse de réseau 7 est alors reliée la masse 30 tandis que la ligne de bits 5 peut prendre la valeur imposée par le décodeur de ligne de bits 21 selon qu'un point mémoire disposé sur cette ligne de bits est sélectionné ou non. La Figure 2 montre un schéma d'implantation du point' mémoire 2 dans la mémoire. On reconnaît les différentes connexions ainsi que la connexion de masse de réseau 7 parallèle la connexion de ligne de bits 5. Les figures 3a et 3b montrent des coupes de la mémoire de la figure 2 prises le long, et au centre, respectivement de la ligne de bits 5 et de la connexion de masse de réseau 7. Ces deux connexions 7 et 5 montrées en tirets sur la figure 2 sont toutes deux métallisées. Auparavant lorsque la connexion de masse de réseau était parallèle la ligne de mots 9 cette connexion devait âtre réalisée en diffusion. Maintenant, confer figures 3a, 3b, cette connexion de masse de réseau peut être réalisée en méme temps que la connexion de ligne de bits 5 : elle peut être métallisée. On remarque que la métallisation de cette connexion de masse de réseau est d'une part favorable la propagation des impulsions de programmation ou de lecture, et est par ailleurs favorable une meilleure distribution du potentiel de masse dans tout le plan mémoire. Ceci en outre améliore l'immunité aux bruits. REUENDICATIONS - 1 Mémoire (1) en circuit intégré du type comportant des points C2) mémoire munis de transistors C33 grille (22) flottante dont une des bornes (4) est reliée une ligne C5) de bits, dont l'autre borne (6) est polarisée par une connexion (7) de masse de réseau, et dont la grille CB) est commandée par une ligne C9) de mots, caractérisée en ce que le circuit de connexion de masse de réseau comporte des moyens (7) pour polariser différemment des points mémoire raccordés une même ligne de mots. - 2 Mémoire (i) circuit intégré du type comportant des points C2) mémoire munis de transistors (3) grille (22) flottante dont une des bornes C) est reliée une ligne (5) de bits, dont l'autre borne C63 est polarisée #par une connexion C73 de masse de réseaux, et dont la grille est commandée par une ligne (9) de mots, caractérisée en ce que le circuit de connexion de masse de réseau comporte des connexions (7) pour polariser de la même façon des points mémoire raccordes à une même ligne de bits. - 3 Mémoire selon la revendication 1 ou 2 caractérisée en ce que le circuit de connexion de masse de réseau comporte un ensemble de connexions de distribution arrangées dans le circuit intégré de la mémoire parallèlement aux lignes de bits et perpendiculairement aux lignes de mots. - g Mémoire selon la revendication 3 caractérisée en ce que les connexions de masse de réseau sont métallisées(figure 3b). - 5 Mémoire selon la revendication 3 ou la revendication '4, caractérisée en ce que les connexions de distribution comportent des moyens C27) pour être couplées pendant la programmation aux potentiels des lignes de bits auxquelles elles sont jumelées.