FR 2612350 A1 19880916 FR 8703458 A 19870313 ETACE D'ENTREE EN TECHNOLOCIE C-MOS La présente invention concerne un étage d'entrée en technologie C-MOS plus particulièrement un étage d'entrée, en technologie C-MOS, compatible avec une technologie bipolaire TTL. En effet, dans de nombreux cas, les signaux traités dans un circuit intégré en technologie C-MOS proviennent d'un circuit extérieur réalisé en une technologie différente de la technologie C MOS, par exemple en technologie bipolaire TTL (pour transistortransistor-logic en langue anglaise). En effet, en technologie bipolaire TTL, la différence entre les niveaux logiques de la tension de sortie est moins franche qu'en technologie C-MOS. Il se peut donc que les niveaux logiques haut et bas soient insuffisamment différenciés pour permettre une commande sure d'un circuit logique en technologie C-MOS. A titre d'exemple numérique, un circuit logique en technologie C-MOS nécessite une tension de seuil de l'ordre de 2,5 volts, alors qu'un circuit logique en technologie TTL a une tension de seuil de 1,4 volt, mais qui peut varier entre 0,8 et 2 volts en fonction de divers paramètres tels que les fluctuations des tensions d'alimentation, les variations de température, etc... Or, pour respecter la règle imposée en technologie C-MOS concernant la consommation statique ainsi que la compatibilité avec la technologie TTL, tout niveau inférieur à 0,8 volt doit générer en interne un niveau logique "O" parfait et tout niveau supérieur à 2 volts doit générer en interne un niveau logique "1" parfait. Pour respecter cette règle, on prévoit un étage d'adaptation entre le circuit bipolaire en technologie TTL et le circuit intégré en technologie C-MOS. Cet étage d'adaptation est en général constitué par au moins une porte logique réalisée en technologie C-MOS. Cette porte présente une consommation réduite au minimum tout en assurant une vitesse maximum de commutation. Divers types de porte logique peuvent être utilisés, tels que les portes NOR, les portes NAND ou simplement des inverseurs. La présente invention a pour but de perfectionner cet étage d'adaptation ou étage d'entrée de manière à assurer une détection du niveau d'entrée supérieur à 0,9 volt et inférieur à 1,8 volt, pour un domaine de température dit de température militaire compris entre - 55 C et + 125 C, pour une tension d'alimentation pouvant varier entre 4,4 volts et 5,6 volts et pour tous les procédés de réalisation connus. En conséquence, la présente invention a pour objet un étage d'entrée en technologie C-MOS compatible avec une technologie bipolaire TTL du type constitué par au moins une porte logique, caractérisé en ce qu'il comporte de plus un moyen pour abaisser la tension d'alimentation de la porte. Selon un mode de réalisation préférentiel, le moyen pour abaisser la tension d'alimentation de la porte est constitué par un transistor MOS monté en charge, de préférence un transistor MOS de type N. En effet, en utilisant un transistor MOS de type N monté en charge dont la tension de seuil est connue et est de l'ordre de 1,5 volt (à 50 90 près), la tension d'alimentation de la porte n'est plus de l'ordre de 5 volts mais est abaissée à un niveau compris autour de 3 a 3,5 volts. Ainsi, la tension de seuil de la porte NOR se trouve donc être sensiblement à la moitié de la tension d'alimentation. On se positionne donc dans la zone de commutation de la porte NOR. Selon une autre caractéristique de la présente invention, le transistor MOS de type N monté en charge présente un rapport W/L identique au rapport W/L du transistor d'entrée de la porte logique qui est un transistor de type N. Cette caractéristique permet de compenser les variations résultant du procédé de réalisation telles que les variations de tension de seuil, les variations des gravures, etc ... Pour obtenir un ajustement fin de ces variations, les transistors de type P de la porte logique présentent aussi des rapports A/L identiques entre eux. Selon encore une autre caractéristique de la présente invention, la porte logique est connectée en sortie à un inverseur comportant un moyen pour réaliser une hysteresis sur son entrée. Selon un mode de réalisation préférentiel, le moyen pour réaliser une hysteresis est constitué par un transistor MOS de rebouclage monté entre la sortie et l'entrée de l'inverseur. Cette boucle de contre-réaction, permet d'améliorer la stabilité de la commutation en maintenant le circuit commuté quel que soit le niveau de la commutation. De préférence, le transistor MOS de rebouclage est constitué par un transistor de type P. D'autres caractéristiques et avantages de la présente invention apparaitront à la lecture de la description d'un mode de réalisation faite ci-après avec référence au dessin ci-annexé dans lequel: - la figure 1 est un schéma électrique d'un étage d'entrée en technologie C-MOS compatible avec une technologie bipolaire TTL selon l'art antérieur, et - la figure 2 est un schéma électrique d'un étage d'entrée en technologie C-MOS compatible avec une technologie bipolaire TTL conforme à la présente invention. Sur la figure I on a représenté un étage d'entrée en technologie C-MOS compatible avec une technologie bipolaire TTL selon l'art antérieur. Dans le mode de réalisation de la figure 1, la porte logique utilisée est une porte NOR dont la sortie est connectée sur un inverseur I. Toutefois il est évident pour l'homme de l'art que d'autres étages d'entrée en technologie C-MOS peuvent être utilisés tels que les portes NAND ou même-un simple inverseur. La porte NOR est en général utilisée, car elle peut être inhibée pendant le temps repos du circuit intégré. Une porte logique NOR en technologie C-MOS est constituée d'un transistor MOS de type N T1 dont la source est connectée à une tension basse Vs, ou à la masse et dont le drain est connecté au drain d'un transistor MOS de type P T2. Les grilles des transistors T1 et T2 sont connectées ensemble et reliées à l'entrée E de la porte NOR. D'autre part, elles comportent un deuxième transistor MOS de type N T4 dont la source est reliée à une tension basse V55 ou a la masse et dont le drain est connecté au niveau d'un noeud S au drain du transistor de type N T1.De plus, la source du transistor de type P T2 est reliée au drain d'un transistor MOS de type P T3 dont la source est connectée à la tension d'alimentation Vcc. Les grilles des transistors T3 et T4 sont connectées ensemble et reliées sur l'entrée repos SB de la porte logique. La sortie de la porte logique est prise au niveau du noeud S. Dans le mode de réalisation de la figure 1, le noeud S est reliée en entrée d'un inverseur I réalisé de manière connue en technologie C MOS, sur lequel on obtient la sortie S' de l'étage d'entrée réalisant l'adaptation TTL/C-MOS . Avec le circuit ci-dessus, il est possible d'obtenir une tension de seuil de 1,4 volt et correspondant à la tension de seuil théorique d'un circuit logique en technologie TTL. En effet, la tension de seuil d'une porte logique est définie par V in V out = V seuil. Dans le cas de la porte NOR de la figure 1, ceci peut se traduire par: 1 (TI) = I (T2) = I (T3) ou, en se reportant aux équations du transistor MOS: K'N WNl (V seuil - VTNl)2 = K'P WLP2 (Vcc - V seuil - VTP2 > 2 LN' On constate que la tension de seuil est fonction du rapport: B = (WNl/LNl) / (WP2/LP2) Ainsi, en choisissant la valeur du coefficient B, on peut réaliser une porte ayant une tension de seuil typique de 1,4 volt. Avec la porte de la figure 1, lorsque la tension sur SB est au niveau logique "O", si la tension d'entrée sur E est inférieure à la tension de seuil, la tension de sortie sur S vaut "I" et si la tension d'entrée sur E est supérieure à la tension de seuil la tension de sortie sur S vaut "O". L'inverseur I connecté en sortie de la porte NOR permet de retrouver la polarité du signal d'entrée. On décrira maintenant avec référence à la figure 2 un mode de réalisation d'un étage d'entrée en technologie C-MOS compatible avec une technologie bipolaire TTL conforme à la présente invention. Comme représenté sur la figure 2, cet étage d'entrée est constitué d'une porte logique NOR dont la sortie est connectée à un inverseur. De manière plus spécifique la porte NOR en technologie C-MOS comporte un transistor MOS d'entrée TlO. Ce transistor TlO est un transistor de type N dont la source est connectée à une tension basse V55 ou à la masse et dont le drain est connecté au drain d'un transistor MOS de type P T12. Les grilles des transistors TlO et T12 sont connectées ensemble et reliées à l'entrée E de la porte NOR. D'autre part, la porte NOR comporte un autre transistor MOS de type N Tll dont la source est connectée a la tension basse Vss ou a la masse et dont le drain est connecté au drain du transistor T 10. De plus, la source du transistor T12 est connectée au drain du transistor MOS de type P T13 dont la source est reliée au noeud A qui donne la tension d'alimentation de la porte NOR comme cela sera expliqué ci-après. Les grilles des transistors T13 et Tll sont connectées ensemble et reliées à l'autre entrée SB de la porte NOR. Conformément à la présente invention la porte NOR n'est pas alimentée directement par la tension d'alimentation Vcc, mais par l'intermédiaire d'un transistor T14 monté en résistance de charge. Le transistor T14 est un transistor MOS de type N dont la source est connectée au noeud A et dont le drain et la grille sont tous deux connectés à la tension d'alimentation Vcc. De ce fait,la tension au noeud A sera sensiblement égale à Vcc -VTN avec VTN la tension de seuil du transistor T14. De plus, conformément à la présente invention le rapport W/L du transistor MOS de type N T14 et du transistor MOS de type N TIO sont identiques. Ceci permet de compenser les variations dues au procédé de fabrication, notamment de compenser les variations de tension de seuil. Pour obtenir une meilleure - compensation, les transistors MOS de type P T13 et T12 présentent aussi des rapports U/L identiques. D'autre part, les caissons P des transistors T13 et T12 sont connectés ensemble et reliés au noeud A de manière à être polarisés par la tension au noeud A, ctest-à-dire la tension d'alimentation de la porte NOR. D'autre part, la sortie de la porte NOR est connectée en entrée d'un inverseur réalisé en technologie'C-MOS. Cet inverseur est constitué de manière connue d'un transistor MOS de type N T15 dont la source est connectée à la tension basse V55 ou à la masse et dont le drain est relié au drain d'un transistor MOS de type P T16 dont la source est connectée à la tension d'alimentation Vcc. Les grilles des transistors T16 et T15 sont reliées ensemble et reliées à l'entrée El de l'inverseur. D'autre. part la sortie de l'inverseur est prise au noeud commun SI. Conformément à la présente invention, un transistor MOS de rebouclage T17 est monté entre la sortie SI et l'entrée El de l'inverseur. Ce transistor MOS est de préférence un transistor de type P. La grille du transistor MOS T 17 est reliée à la sortie S1 tandis que sa source est connectée à la tension d'alimentation Vcc et son drain est connecté à l'entrée El. L'utilisation du transistor T17 permet de réaliser une hysteresis sur l'entrée El. De ce fait, on améliore la stabilité de la commutation. Ainsi, si on commute pour une valeur proche de la tension de seuil de commutation, on reste malgré tout commuté. D'autre part le transistor MOS T17 est un transistor de type P, ce qui permet de recharger le potentiel du caisson dans lequel sont réalisés les différents transistors de type P. On expliquera ci-après le fonctionnement de ce circuit. Dans ce cas, les équations deviennent K'N Won10 (V seuil - VTN10)2 = K'P WPl2 (Vcc - VTN14 - V I-Nl0 seuil seuil - VTP12)2 On constate que pour conserver à V seuil une valeur similaire à celle prise dans le cas de la figure I, il faut considérablement diminuer la valeur du coefficient B. D'autre part, la valeur du courant apporté par le transistor T17 lors de la commutation est suffisamment faible pour la négliger lors du calcul de la tension de seuil. Toutefois on peut constater que lors de la transition de 0,8 volt à 2 volts on a: I(TIO)=I(T12)+I (T17) (I) Alors que pour la transition 2 volts à 0,8 volts, on a: I (TlO) = I (TI2) (11) Il est alors évident que pour l'équation (II) la valeur de la tension de seuil est plus faible que pour l'équation (I). Ceci provoque une hysteresis assurant le fonctionnement du montage. De plus, lorsque le niveau sur l'entrée E est égal à 0 volt, la porte NOR, seule, constituée par les transistors T10, TII, T12, T13, T14 ne peut délivrer qu'un signal au plus égal à 3,5 volts, ce qui ne permet pas de commander convenablement l'inverseur constitué par T15 et T16. Le transistor T17 permet alors de remonter ce niveau à une valeur égale à Vcc, annulant ainsi la consommation de l'inverseur. Exemple de réalisation pratique: On donnera ci-après les différentes valeurs des rapports W/L utilisées pour les transistors de la figure 1 et de la figure 2 dans le cadre d'une technologie C-MOS 2 microns. Dans le cas de la figure 1, pour le transistor TI, le rapport W/L = 150/2 ; pour T2, W/L = 40/3,5 ; pour T3, W/L = 30/2,5 ; pour T4, W/L = 10/2. Dans ce cas, les tensions de seuil haute et basse sont de 2,2 volts et 0,65 volt. Dans le cas de la figure 2, pour le transistor T10, W/L = 25/3; pour le transistor Tell, W/L = 10/2 ; pour les transistors T12 et T13 W/L = 30/2,5 ; pour le transistor T14, W/L = 25/3 ; pour le transistor T15, W/L = 20/2 ; pour le transistor T16, W/L = 10/2,5 et pour le transistor T17, W/L = 5/9 de manière à obtenir une hysteresis. Dans ce cas les tensions de seuil haute et basse sont de 1,8 volt et 0,9 volt, ceci pour un domaine de température dit militaire c'est-à-dire compris entre - 550C et + 1250C et pour une température d'alimentation Vcc comprise entre 4,4 volts et 5,6 volts. De plus, la consommation statique de la porte est toujours inférieure à 500 micros-ampères et de préférence égale à 100 u micros-ampères. REVENDICATIONS 1. Etage d'entrée en technologie C-MOS compatible avec une technologie bipolaire TTL du type constitué par au moins une porte logique, caractérisé en ce qu'il comporte un moyen pour abaisser la tension d'alimentation de la porte. 2. Etage d'entrée selon la revendication 1, caractérisé en ce que le moyen pour abaisser la tension d'alimentation de la porte est constitué par un transistor MOS monté en charge. 3. Etage d'entrée selon la revendication 2, caractérisé en ce que le transistor MOS monté en charge est un transistor de type N. 4. Etage d'entrée selon la revendication 3, caractérisé en ce que le transistor de type N présente un rapport W/L identique au rapport W/L du transistor de type N d'entrée de la porte. 5. Etage d'entrée selon l'une quelconque des revendications 1 à 4, caractérisé en ce que les transistors de type P de la porte logique présentent des rapports W/I- identiques. 6. Etage d'entrée selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la porte logique est connectée en sortie à un inverseur comportant un moyen pour réaliser une hysteresis sur son entrée. 7. Etage d'entrée selon la revendication 6, caractérisé en ce que le moyen pour réaliser une hysteresis est constitué par un transistor MOS de rebouclage monté entre la sortie et l'entrée de l'inverseur. 8. Etage d'entrée selon la revendication 7, caractérisé en ce que le transistor MOS est un transistor de type P.