FR 2606934 A1 19880520 FR 8715669 A 19871113 La présente invention concerne des techniques et des structures pour le piégeage au niveau d'une surface avant d'impuretés présentes dans des circuits intégrés. On notera que les mécanismes précis qui inter- viennent dans le piégeage ne sont pas bien compris et qu'il existe de nombreux articles techniques écrits sur ce sujet qui présentent diverses théories parmi lesquelles certaines sont erronées. Les techniques dites de "piégeage" introduisent des sites à faible énergie dans une structure de réseau cristallin d'un semiconducteur de façon à piéger, à des températures élevées, diverses impuretés à diffusion rapi- de, en particulier des impuretés métalliques lourdes tel- les aue le cuivre, le fer et l'or. Dans des dispositifs à semiconducteurs, il est hautement souhaitable de piéger de telles impuretés métalliques lourdes dans des emplacements éloignés des régions "actives" des dispositifs à semicon- ducteurs, car sinon de telles impuretés métalliques repré- sentent des sites de porteurs minoritaires qui provoquent la génération et la recombinaison fréquentes de porteurs minoritaires dans les régions actives. Un tel phénomène de génération et de recombinaison de porteurs minoritaires dans des régions actives d'un transistor crée du bruit dans des courants qui circulent dans le transistor. Ce bruit comprend le type de bruit qu'on appelle quelquefois le bruit de grenaille ou bruit impulsionnel, et il com- prend également le bruit en l/f, tous deux hautement indé- sirables dans des dispositifs à semiconducteurs tels que des transistors NPN et des transistors à effet de champ à jonction (ou JFET), etc, qu'on utilise dans des circuits amplificateurs à gain élevé et à faible bruit. Diverses techniques ont été proposées ou utilisées pour piéger des impuretés indésirables de façon à les éliminer de semicon- ducteurs. De telles techniques comprennent l'introduction dans la structure du réseau monocristallin du semiconduc- teur de régions fortement endommragées ou présentant des contraintes élevées, par diffusion ou implantation d'ions dans des surfaces avant et/ou arrière de tranches de cir- cuits intégrés. De tels dommages produisent dans la struc- ture du réseau cristallin du semiconducteur des sites à faible énergie qui se comportent comme des pièges pour des impuretés métalliques à diffusion rapide, lorsqu'on élève la température de la tranche de semiconducteur à des tem- pératures de piégeage appropriées. L'art antérieur le plus proche de l'invention est probablement indiqué par le brevet des E.U.A. n 3 874 936 et par le document "Gettering Technique and Structure", par Bogardus et col., IBM Technical Disclosure Bulletin vol. 16, n 4, septembre 1983, page 1066. Le brevet 3 874 936 décrit la création de zones soumises à des contraintes dans la surface supérieure d'une tranche de semiconducteur par l'établissement de diffusions de bore à l'intérieur de régions d'émetteur N+ et de régions de contact de collec- teur N+ dans des transistors NPN. Le document de Bogardus décrit la technique consistant à créer des régions annu- laires fortement endommagées dans les régions de base et de collecteur de transistors NP!Z, pour réaliser le piégea- ge d'impuretés par la surface supérieure dans une structu- re de circuit intégré. Les techniques décrites exigent des étapes de fabrication supplémentaires à celles de proces- sus de fabrication de circuits intégrés classiques, ce qui augmente considérablement le coût de fabrication des cir- cuits intégrés. Les documents précités indiquent que le piégeage qui est réalisé réduit l'apparition de jonctions PN "douces" et augmente le rendement de fabrication. Ces documents n'indiquent pas que l'utilisation d'une techni- que quelconque de piégeage par la surface avant constitue un moyen pratique pour réduire le bruit de transistors bi- polaires, de transistors à effet de champ ou de circuits intégrés contenant de tels dispositifs. On pense qu'il existe dans l'art antérieur des dispositifs consistant en transistors bipolaires dans les- quels on a utilisé des anneaux N+ dans la région de coi- lecteur, dans le but de réduire la résistance série de collecteur. On pense également qu'il existe dans l'art an- térieur des structures de transistors NPN dans lesquelles on a formé dans la région de base des anneaux N+ court- circuités à la région de base, dans le but de réduire le temps de stockage de porteurs minoritaires afin d'augmen- ter les vitesses de commutation de transistors. Il existe un besoin non satisfait portant sur une technique perfectionnée pour réduire notablement le bruit qui apparaît dans des circuits intégrés fabriqués par des processus de fabrication de circuits intégrés classiques, sans augmenter notablement le nombre d'étapes de fabrication ou le coût du processus de fabrication global. A titre d'exemple, la Demanderesse a déjà rencon- tré des pertes de rendement de fabrication de 2% à 5% pour certains circuits amplificateurs opérationnels à faible bruit et des circuits similaires, du fait du rebut au ni- veau des tests de bruit en basse fréquence. L'invention a pour but de procurer une technique pour réduire le niveau de bruit de basse fréquence dans un dispositif à semiconducteur. Un autre but de l'invention est de procurer une technique de piégeage pour réduire le bruit de basse fré- quence dans des transistors bipolaires et des transistors à effet de champ, sans augmenter considérablement le coût de circuits intégrés qui contiennent ces transistors. Brièvement, et conformément à l'un de ses modes de réalisation, l'invention procure un dispositif à semi- conducteur à faible bruit, tel qu'un transistor à effet de champ à jonction (JFET) ou un transistor bipolaire, pré- sentant des caractéristiques qui visent à réduire le bruit dans le dispositif à semiconducteur, par l'établissement d'un ensemble de régions dans une surface supérieure du dispositif à semiconducteur à l'intérieur d'une première région, certaines des régions définissant une région acti- ve dans laquelle circule un courant pour faire fonctionner le dispositif à semiconducteur, et dans laquelle existent des centres de recombinaison-génération comprenant des im- puretés métalliques lourdes, le dispositif à semiconduc- teur comprenant une région de piégeage en matière inactive fortement dopée, dans une zone de la surface supérieure qui se trouve à l'extérieur de la région active et est adjacente à cette dernière, la région de piégeage occupant au moins 25% de l'aire de la surface supérieure de la pre- miere région. Dans certains des modes de réalisation de l'invention qui sont décrits, la région de piégeage inac- tive et fortement dopée occupe jusqu'à environ 75% de l'aire de la surface supérieure de la première région. Dans les modes de réalisation de l'invention qui sont dé- crits, la région de piégeage est emplie d'impuretés N-- qui sont introduites dans la surface supérieure pendant ie mlme processus au cours duquel des impuretés de région d'émet- teur N- sont introduites dans d'autres zones de la surfa- ce. Dans un mode de réalisation de l'invention qui est dé- crit, on forme des régions de piégeage N+ relativement grandes adjacentes à la région de canal et/ou entourant la région de canal, d'un transistor à effet de champ à jonction à canal P, dans une structure de circuit intégré. Dans un autre mode de réalisation de l'invention, une ré- gion de piégeage N+ entoure la jonction émetteur-base d'un transistor NPN dans une structure de circuit intégré et est disposée à l'intérieur de la région de base de ce transistor, et une autre région de piégeage N+, plus gran- de, est disposée dans l'îlot épitaxial de type N dans le- quel la région de base est formée. On soumet la structure à des cycles de température appropriés, présentant une va- riation en rampe, pour permettre à des impuretés mêtaiii- ques à diffusion rapide situées à proximité de la région active du dispositif à semiconducteur de diffuser vers les régions de piégeage N+, de façon à réduire la concentra- tion de telles impuretés métalliques dans la région active du dispositif à semiconducteur, et à réduire ainsi le bruit dû à la recombinaison-génération de porteurs minori- taires dans les régions actives de dispositifs à semicon- ducteurs, tels que des transistors NPN et des JFET à canal P. On décrit un amplificateur à faible bruit et à gain élevé dans lequel tous les transistors dans le chemin du signal alternatif à partir de l'entrée et dans la par- tie à gain élevé de l'amplificateur, contiennent des ré- gions de piégeage N+ adjacentes à leurs régions actives, chacune des régions de piégeage N+ occupant d'environ 25% à environ 75% de l'aire de la région de type N dans la- quelle le transistor est formé. On obtient une diminution notable de la tension de bruit totale dans le circuit, à cause d'une réduction encore plus importante de la compo- sante de bruit de basse fréquence de cette tension. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation et en se référant aux dessins annexes sur lesquels: la figure 1A est une coupe d'un transistor NPN classique; la figure lB est une vue en plan du transistor de l'art antérieur représenté sur la figure 1; la figure 1C est une coupe d'un transistor à ef- fet de champ à jonction (JFET) classique; la figure 1D est une vue en plan partielle du JFET de la figure 1C; la figure 2A est une vue en plan d'un JFET clas- sique utilisé dans des expériences qui ont conduit à l'in- vention; la figure 2B est une vue en plan d'un JFET amé- lioré par des zones N+, similaire à celui de la figure 2A et comportant une grande région de piégeage N+ inactive, conformément à l'invention; la figure 3A est une vue en plan d'un transistor NPN en circuit intégré de type classique, utilisé dans des expériences qui ont conduit à l'invention; la figure 3B est une vue en plan d'un transistor NPN en circuit intégré contenant une grande région de pié- geage N+ conformément à l'invention; la figure 4A est une vue en plan d'une autre structure de transistor à effet de champ à jonction ayant un rapport élevé entre la région N+ inactive et l'aire to- tale du transistor, conformément à l'invention.; la figure 4B est une vue en plan d'un autre tran- sistor à effet de champ à jonction ayant une région de piégeage N+ inactive relativement grande; la figure 5 est un schéma d'un amplificateur à faible bruit comprenant les transistors à effet de champ à jonction améliorés par des zones N+, représentés sur les figures 4A et 4B, dans la partie à gain élevé du chemin de signal alternatif; et les figures 6A et 6B sont des vues en plan de transistors à effet de champ à jonction ayant différents rapports entre l'aire de la région de piégeage N+ inactive et l'aire totale du transistor, qu'on a utilisés dans des expériences qui ont conduit à l'invention. Avant de décrire les différents modes de réalisa- tion de l'invention, il sera intéressant de commencer par décrire un transistor NPN en circuit intégré classique, et un transistor JFET à canal P en circuit intégré classique. Les figures 1A et lB représentent une structure bipolaire en circuit intégré, de type caractéristique. Une région de type N faiblement dopée, 11, formée sur un substrat de ty- pe P, est isolée par rapport à d'autres régions de type N faiblement dopées semblables (non représentées) par une diffusion d'isolation P+ profonde, 15. On diffuse une ré- gion de base de type P, 12, dans la région N 11. On diffu- se ensuite une région d'émetteur N+, 13, et des régions de contact de collecteur N+, 14, respectivement dans la ré- gion de base 12 et dans la région de "collecteur" N-, 11. Dans certains processus, on forme une couche de piégeage N+, 10, sur le substrat de type P, pour piéger des impure- tés afin de réduire le bruit de basse fréquence. On ne peut évidemment pas effectuer ceci pour des circuits inté- grés à isolation diélectrique. Les figures 1C et 1D montrent un JFET à canal P classique, appartenant à l'art antérieur, du type couram- ment incorporé avec des transistors bipolaires NPN dans un processus de fabrication de circuits intégrés. On forme le JFET à canal P dans une région épitaxiale N-, 17A. On for- me la région de source 26 et la région de drain 28 simul- tanément à la formation des régions de base de transistors NPN ailleurs dans le circuit. On forme une région de con- tact de grille N+, 25, à l'extérieur de la région de ca- nal, entre les régions de source et de drain 26 et 28, en même temps qu'on forme les régions d'émetteur ailleurs dans le circuit. On forme ensuite une ouverture de masque de grille 23A dans l'oxyde de champ épais, sur la surface supérieure du circuit, et on forme une couche d'oxyde min- ce 9 pour améliorer la qualité d'une opération ultérieure d'implantation de grille de type N. On applique ensuite un masque de résine photosen- sible sur la surface supérieure, pour laisser seulement à nu une région de canal 24A, et on effectue une opération d'implantation de canal, en utilisant du bore, pour former une région de canal P- faiblement dopée, 18, entre la source et le drain. (La concentration d'impuretés du canal pourrait être de façon caractéristique de 5x1016 à 7x1016 atomes par centimètre cube.) On enlève ensuite le masque de canal en résine photosensible, et on accomplit une ope- ration d'implantation d'arsenic pour produire une région de grille de type N, 18, dans l'ouverture de grille 23A. (La concentration de la couche de grille dopée à l'arsenic pourrait être d'environ lx1017 à 5x1017 atomes par centi- mètre cube. Cette concentration n'est pas suffisamment élevée pour compenser la surface des régions de source et de drain de type P, 26 et 28.) La couche dopée à l'arsenic 17B forme l'électrode de grille supérieure du JFET, tandis que l'électrode de grille inférieure est formée par la ré- gion épitaxiale N, 17A. (La région de canal P 18 est "pincée", c'est-àdire que sa conductivité est réduite, en fonction du rapport entre la tension appliquée à la région de contact de grille 25 et la tension appliquée à la ré- gion de source 16A.) A titre de définition, dans le transistor NPN des figures 1A et lB, on considère que la région "active" en- globe la jonction émetteur-base et les régions qui lui sont immédiatement adjacentes, dans lesquelles l'émetteur injecte des porteurs minoritaires dans la base pour former le courant de collecteur. La présence de centres de recoim- binaison-génération dans cette région active fait apparai- tre le bruit de grenaille de basse fréquence et le bruit en 1/f décrits ci-dessus, dans le courant de collecteur, ce qui est extrêmement défavorable pour des circuits à faible bruit. Dans le JFET des figures 1C et 1D, la région "active" est la région de canal P, 18. La présence de centres de recombinaison-génération dans la région de ca- nal produit du bruit en l/f, de basse fréquence, dans le courant de drain, ce qui est également indésirable pour des circuits à faible bruit. Bien que la région de contact de collecteur N+, 14, et la région d'émetteur 13 du transistor bipolaire classique des figures 1A et lB piègent de façon inhérente des impuretés métalliques à diffusion rapide, pendant cer- taines parties de processus de fabrication classiques de circuits intégrés, la concentration de telles impuretés métalliques dans les régions actives est clairement ina- daptée pour empêcher une dégradation notable du rendement de fabrication dans des circuits intégrés à faible bruit. De façon similaire, la région de contact de grille N+, , dans les JFET des figures 1C et 1D piège une partie des impuretés métalliques lourdes présentes dans la ré- gion de canal, mais dans une proportion qui est loin d'être suffisante pour réduire suffisamment le niveau de bruit dans des circuits à faible bruit, pour éviter une dégradation notable du rendement de fabrication. On con- sidère que les régions d'émetteur N+, les régions de con- tact de collecteur et les régions de contact de grille N+ ont tendance à attirer des impuretés métalliques à diffu- sion rapide vers les régions actives de tels transistors. Les régions N+ telles que la région 10 dans la figure 1A, sur la surface inférieure de tranches, ne conviennent pas pour réduire suffisamment la concentration d'impuretés métalliques lourdes dans les régions actives des transis- tors, afin de réduire le bruit de basse fréquence à des niveaux suffisamment faibles pour être acceptables. Les structures de base de transistors JFET et NPN de processus de fabrication de circuits intégrés classiques étant maintenant bien comprises, on pourra comprendre aisément les expériences qui ont conduit à l'invention. Conformément à l'invention, on a effectué des expériences pour déterminer si on pouvait obtenir des améliorations notables de rendement de fabrication de certains circuits intégrés à faible bruit, par "piégeage par la surface avant". On a formé des zones N+ supplémen- taires de type émetteur, électriquement "inactives", pré- sentant des dommages importants et des aires notables, dans les régions épitaxiales N de transistors bipolaires et de JFET, mais à l'extérieur de leurs régions actives, pour déterminer si on pouvait éliminer par piégeage suf- fisamment d'impuretés métalliques présentes dans les ré-; gions actives, pour réduire notablement le bruit de basse fréquence dans ces transistors. Pour effectuer les expériences, on a fabriqué une paire de dispositifs JFET 21 et 21A, représentés respecti- vement sur les figures 2A et 2B. On appelle ci-après JFET "standard" le JFET 21 de la figure 2A, et on appelle ci- après "JFET amélioré par des zones N+" le JFET 21A. Le JFET standard 21 comme le JFET amélioré par des zones N+, 21A, sont formés dans une région épitaxiale N respective, isolée par diélectrique, désignée par la référence 32. (Cependant, pour le JFET amélioré par des zones N+, 21A, l'aire de la surface supérieure de la région épitaxiale de type N, 32, est notablement supérieure à celle du JFET standard 21). Le JFET standard 21 et le JFET amélioré par des zones N+, 21A, comportent un ensemble de régions de source de type P 28 séparées et toutes ces régions sont connectées électriquement ensemble par un conducteur mé- tallique 30A qui est également connecté à une électrode de source 30B. (On utilise des régions de source séparées au lieu d'une seule région de source longue pour permettre d'augmenter ou de réduire plus aisément les dimensions géométriques du JFET.) Le JFET standard 21 comme le JFET amélioré par des zones N+, 21A, comprennent un ensemble de régions de drain de type P séparées, 28, qui sont toutes connectées électriquement ensemble par un conducteur métallique 29A qui est également connecté à une électrode de drain 29B. (Les ouvertures de contact des conducteurs 29A pour la connexion aux régions de drain de type P, 28, et les ou- vertures de contact permettant la connexion des régions de source 26 au conducteur métallique 30A sont indiquées en pointillés). Dans les deux JFET 21 et 21A, la région de grille de type N est désignée par la référence 23, et les régions de canal de type P sont désignées par la référence 1l 24A. Toutes les régions de contact de grille N+ 25A, 25B et 25C sont connectées à une électrode de grille 27B par un conducteur métallique 27A. La seule différence entre le JFET standard 21 et le JFET amélioré par des zones N+, 21A, réside dans la taille accrue de la région épitaxiale de type N, 32, et dans l'existence d'un grand anneau de piégeage N+, 33, dans le JFET amélioré par des zones N+, 21A. L'anneau de piégeage 33 est formé par la même matière N+ que les ré- gions de contact de grille 25A, 25B et 25C, et il s'étend aussi près du bord de la région épitaxiale N 32 que le permettent les règles de conception (c'est-à-dire environ pm). Conformément à l'invention, l'aire de la région de piégeage Ni, 33, représente environ 25 à 75% de l'aire totale de la région épitaxiale N-, 32, et de préférence environ 50% de cette dernière. Plus précisément, dans le JFET standard de la figure 2A, l'aire totale de la région épitaxiale de tyDe N 32 est de 4118 Pm2 et l'aire Ns inactive totale est de 929 Pm, ce qui donne un rapport de 23% entre l'aire N+ inactive et l'aire N épitaxiale totale. Pour le JFET amélioré par des zones N-t- qui est représenté sur la figure 2B, l'aire N épitaxiale totale est de 10537 pm, et l'aire N+ inactive totale est de 73748 im, ce qui fait que le rapport entre l'aire N+ inactive et l'aire épitaxiale totale est de 70%. En utilisant des procédures de fabrication iden- tiques, on a fabriqué un certain nombre d'échantillons de chacun des JFET 21 et 21A, et on a testé leur fonctionne- ment avec un faible niveau de bruit, avec des courants de drain de 200 microampères. (On a sélectionné des courants de drain de 200 microampères, de façon que les composantes du bruit correspondant à la recombinaisongénération ne soient pas étouffées par le bruit dit gm.) On a effectué les mesures de tension de bruit de chaque JFET à des fréquences de 10 hertz, 100 hertz, 1 ki- lohertz, 10 kilohertz et 100 kilohertz, en utilisant un analyseur de bruit de transistors de la marque Quan-Tec, modèle 2173C, fabriqué par Quan-Tec, qui est une division de KMS Industries, Flander, New Jersey. Alors qu'on a trouvé une très faible différence dans les mesures de tension de bruit des JFET 21 et 21A à des fréquences supérieures à 1 kilohertz, à des fréquences inférieures les mesures de tension de bruit de JFET amé- liorés par des zones N+, tels que le JFET 21A, ont donné des valeurs notablement inférieures. Pour un échantillon de 30 dispositifs, parmi lesquels la moitié étaient iden- tiques au JFET standard 21 et l'autre moitié étaient iden- ticues au JFET amélioré par des zones N+, 21A, la tension de bruit mesurée moyenne à 10 hertz était de 12,33 nanc- volts pour le JFET standard 21, avec un écart-type de 1,68 nanovolt. La tension de bruit moyenne mesurée à 10 hertz pour le JFET amélioré par des zones N+, 21A, était très inférieure, soit 9,53 nanovolts, avec un écarttype de 1,58 nanovolt. Ceci indique une réduction de 23% du bruit mesuré total à 10 hertz, obtenue par l'établissement de la grande zone N+ inactive 33, immédiatement adjacente à la région active (c'est-à-dire la région de canal 18),du JFET amélioré par des zones N+, 21A. A 100 hertz, la tension de bruit mesurée moyenne pour les JFET standards 21 était de 10,30 nanovolts, avec un écart-type de 0,775 nanovolt. La tension mesurée moyen- ne pour les JFET améliorés par des zones N+, 21A, était à nouveau très inférieure, soit 8,60 nanovolts, avec un écart-type de 0,828 nanovolt. Pour des mesures de tension de bruit à 1 kilo- hertz, le bruit mesuré moyen pour les JFET standards 21 était de 5,39 nanovolts, avec un écart-type de 0,21 nano- volt. Le bruit mesuré moyen pour les JFET améliorés par des zones N+, 21A, n'était que légèrement inférieur, soit ,22 nanovolts, avec un écart-type de 0,20 nanovolt. Bien qu'on ait constaté l'existence d'une légère différence des tensions de bruit mesurées moyennes à 1 kilohertz,la différence n'est pas aussi grande que la différence entre les JFET standards et les JFET améliorés par des zones N+ aux fréquences inférieures. Ce résultat est en accord avec le fait selon lequel le bruit dû à des mécanismes de génération-recombinaison de porteurs mino- ritaires (qui est le bruit produit par des impuretés mé- talliques telles que le fer, le cuivre, etc, dans la ma- tière semiconductrice) existe essentiellement aux fré- quences inférieures. Si des quantités suffisamment accrues des impuretés métalliques sont effectivement piégées dans la région de piégeage N+ inactive 33 du JFET amélioré par des zones N+, 21A, la tension de bruit à fréquence basse pour ce JFET doit être notablement inférieure à celle du JFET standard 21, et ce résultat est celui observé ci-des- sus. La figure 5 montre un circuit amplificateur opé- rationnel à faible bruit comprenant des JFET 48A, 48B, 56A, 56B et 56C dans le chemin de signal alternatif, dans les sections à gain élevé du circuit, dans lesquelles le bruit de basse fréquence serait le plus préjudiciable pour les performances de bruit globales de l'amplificateur. On a réalisé les JPET 48A et 48B en utilisant une structure de JFET fondamentalement similaire à la structure de JFET amélioré par des zones N+, 21B, qui est représentée sur la figure 4A. Les diverses parties du JFET amélioré par des zones N+, 21B, sont désignées par les mêmes références nu- mériques que sur la figure 2B. Les JFET 56A, 56B et 56C sont réalisés au moyen du JFET amélioré par des zones N+, 21C, de la figure 4B, et les divers éléments sont désignés par les mêmes références numériques que sur la figure 2B. (Du fait de l'emplacement d'une zone disponible dans un jeu de masques préexistant pour l'amplificateur opération- nel de la figure 5, les grandes régions de piégeage N+, 33, dans les transistors d'entrée 21B de la figure 4A et le JFET 21C de la figure 4B ne se présentent pas sous la forme d'anneaux entourant symétriquement les régions de canalaztives. A la place, les régions de piégeage N+ 33 sont situées le long de la zone de canal active, comme il est représenté). On notera que la configuration précise des divers éléments constitutifs de la figure 5 n'entre pas dans le cadre de l'invention. L'homme de l'art peut aisément reconnaftre le chemin de signal à gain élevé et les fonctions des différents circuits de polarisation, des étages différentiels et de l'étage de sortie de l'am- plificateur opérationnel, ce qui fait qu'on ne les décrit *pas en détail. Apres avoir modifié le jeu de masques préexistant pour introduire les structures JFET ci-dessus, on a fabri- qué un lot de tranches dans lequel la moitié des tranches du lot utilisaient la structure JFET d'origine, sans les régions de piégeage N+, 33. On a fabriqué l'autre moitié des tranches en utilisant des jeux de masques produisant effectivement les régions de piégeage N+, 33, comme décrit ci-dessus. Apres la fabrication, on a testé toutes les tran- ches pour effectuer des mesures de tension de bruit à 10 hertz. La tension de bruit à 10 hertz mesurée sur le con- ducteur de sortie 80 du circuit amplificateur représenté sur la figure 5, pour les circuits comportant des JFET standards, était de 59,46 nanovolts. La tension de bruit moyenne mesurée dans les circuits du même lot de fabrica- tion qui ont été fabriqués avec les JFET améliorés par des zones N+, des figures 4A et 4B, était seulement de 36,7 nanovolts. Les résultats des expériences précédentes pour le circuit de la figure 5 indiquent que dans des circuits à faible bruit, l'utilisation de transistors (transistors bipolaires ou JFET) comportant des régions de piégeage N+ qui occupent d'environ 25% à environ 75% de la région épitaxiale de type N (dans laquelle le transistor bipolai- re ou le JFET est fabriqué) pour réaliser tous les tran- sistors dans le chemin de signal alternatif dans l'étage d'entrée et dans tous les étages successifs à gain élevé, devrait réduire notablement le bruit de basse fréquence. Dans le JFET 21B de la figure 4A, 78% de l'aire de surface de la région épitaxiale de type N, 32, sont emplis par la région de piégeage N+, 33. Dans le JFET 21D de la figure 6A, 22% de la surface de sa région épitaxiale de type N, 32, sont emplis par la région de piégeage N+, 33. Dans le JFET 21E de la figure 6B, 6,6% seulement de sa région épitaxiale de type N 32 sont emplis par la région N+, 33. En uciisant des JFET 21B, 21D et 21E qui ont tous été fabriqués dans le même lot de fabrication de tranches, on a effectué une autre expérience dans laquelle on a fait des mesures de bruit à des courants de drain de 200 microampères à 10 hertz, 100 hertz et 1 kilohertz. Le tableau suivant indique les tensions de bruit moyennes mesurées pour les JFET 21B de la figure 4A, 21D de la fi- gure 6A et 21E de la figure 6B. %O os no o AU 80'Vi AuA O'I AU O'UI Z lP[ I Au L9'Lt' AU L9'Zk AtL 5'Lú Zil 001 AU 8'6ú All 0'9Z AU úú'1Z ZH 01 (+N DAT4D1uT Duoz 3p %9'9) (4N AT41DeuT auoz op %E) (+N OAT[4DT2U't DUOZ ap %9L) [.DNUnOflOD zl Ez Ladú QI g Ja G'I E,.I,'1dlú Les valeurs ci-dessus montrent qu'aux fréquences basses, la tension de bruit dépend fortement du rapport entre l'aire de la région de piégeage N+ et l'aire totale de la surface de la région épitaxiale de type N du tran- sistor, et que 20 à 25% au moins de la région épitaxiale de la région de type N (dans laquelle le transistor est formé) doivent être emplis par la matière N+ inactive du type d'une diffusion d'émetteur qui présente une structure de surface fortement endommagée. Bien que la plupart des expériences effectuées aient porté sur des JFET à canal P. comme décrit ci-des- sus, on a effectué une analyse similaire pour des transis- tors NPN bipolaires. La figure 3 montre un transistor NPN standard 7 ayant fondamentalement la structure représentée sur les figures 1A et lB. La figure 33 montre un autre transistor NPN, qu'on appelle ici un transistor NPN amé- lioré par des zones N+, 7A. Ses régions de base d'émetteur et de contact de base sont fondamentalement identiques, à l'exception du fait que la structure de la figure 3B pré- sente une région épitaxiale de type N 32 notablement plus grande, et un anneau de piégeage N+,33, formé autour d'elle, d'une manière similaire aux anneaux de piégeage décrits ci-dessus pour les dispositifs JFET, et elle com- porte également un anneau de piégeage N+, 12A, formé dans la région de base de type P, 12, et court-circuité à la région de base 12 par une métallisation 5A, à travers les ouvertures de contact de base agrandies 12B. Le pourcentage de l'aire de la surface de la ré- gion épitaxiale de type N, 32, du transistor NPN standard 7 qui est occupé par la matière N+ inactive constituant la région de contact de collecteur N+, 14, est d'environ 7%. Dans le transistor NPN amélioré par des zones N+, 7A, de la figure 3B, le pourcentage de la surface de la ré- gion épitaxiale de type N, 32, qui est occupé par la ré- gion de piégeage N+, 33, doit être d'au moins 20 à 40%. Il faut noter que le dispositif représenté sur la figure 3B n'a pas encore été réellement fabriqué et testé. A la place, on a fabriqué et testé un dispositif similaire ayant une structure d'anneau N+ plus étroite pour la ré- gion N+, 33, dans laquelle la matière N+ inactive n'occupe qu'environ 35% de la région épitaxiale de type N, 32. On a fabriqué ce dispositif ainsi que le dispositif représenté sur la figure 3A dans le même lot de tranches et on a soumis ces dispositifs à des tests de tension de bruit à 10 hertz, 100 hertz et 1 kilohertz, qui ont donné les résultats suivants: TABLEAU 2 FREQUENCE TRANSISTOR NPN STANDARD TRANSISTOR NPN (TENSION DE BRUIT MOYENNE AMELIORE PAR DES POUR LE TRANSISTOR 7) ZONES N+, 7A Hz 3,20 nV 2,97 nV Hz 4,73 nV 4,18 nV 1 kHz 3,18 nV 2,91 nV Bien que la réduction de la tension de bruit me- surée, sous l'effet de l'établissement des anneaux N+ dans les régions de collecteur et de base,ne soit pas aussi marquée que dans les JFET, le rapport entre l'aire de la région de piégeage N+ inactive et l'aire totale du tran- sistor NPN dans ces expériences n'est pas aussi grand qu'il serait souhaitable. Il sera nécessaire d'effectuer des expériences supplémentaires avec des rapports plus élevés entre l'aire de la région de piégeage N+ et l'aire de la région épitaxiale de type N, pour déterminer la va- leur que doit avoir le rapport optimal. Il faut noter que l'analyseur de bruit Quan-Tec mentionné précédemment mesure une tension de bruit. Dans des transistors bipolaires, le courant de bruit est égale- ment important. On peut calculer le courant de bruit à partir de la tension de bruit, en plaçant une résistance en série avec l'électrode de base d'un transistor et en effectuant des mesures, en utilisant à nouveau l'analyseur de bruit Quan-Tec. Les équations suivantes exposent briè- vement comment on peut effectuer ceci. L'équation de bruit fondamentale est: -2 C 2 + 2q VT2 e 2q + yr+ 4KTr T n ( F) bD b IC avec les notations suivantes: IC = courant de collecteur = hfo c 1,6x10 19 = coefficient de scintillation (dû à la compo- sante de recombinaison-génération du bruit impulsionnel) Vl = tension thermique (0,0259 V) f = fréquence r. = résistance de base o e = tension de bruit mesurée n Aux fréquences élevées: --O. F Par conséquent: -2 IC 2 VT en 2q9r + 4KTrb + 2q n -3- b b I On peut peut maintenant résoudre cette équation par rapport à rb: -(4KT) + (4KT) 2 (4) ( 2)(2q T - e2) rb = 2 ( 2q IC V(31 Connaissant maintenant rb, on peut utiliser des mesures faites avec une résistance R en série avec la s base, pour calculer K à des fréquences basses. L'équation suivante s'applique lorsque R est s connectée en série avec l'électrode de base: -2 =-2 (2q +)(r Rs) + 4KT (rb + R)+ 2q VT ns = f \rb en désignant par ens le bruit mesuré avec Rs en série avec la base. Au lieu de résoudre ces équations à la main, on a écrit un programme simple pour effectuer les calculs. Les résultats de ces mesures et calculs sont présentés ci-dessous. Transistor NPN Transistor NPN standard 7 de la amélioré par des figure 3A zones N+ avec des anneaux N+ de lar- geur minimale dans les régions de base et de collecteur e moyen (100 kHz) 2,89 nV 2,51 nV n en moyen(10 kHz) 19,79 nV 15,57 nV ns 680 650 IC 200 pA 200 yiA rb 437,4 IL 313,3 -L K 5,26x10 17 1,82x10 17 On peut voir que le coefficient de scintillation du bruit est notablement réduit pour les dispositifs amé- liorés par des zones N+. Enfin, on peut calculer le courant de bruit en utilisant l'équation: i = (2q + n (( Les résultats sont les suivants: Courant de bruit Transistor NPN Transistor NPN avec standard de la des anneaux N+ de lar- figure 3A geur minimale dans les régions de base et de collecteur in 1,27 YA 0,81 ViA Ici encore, le courant de bruit a été réduit d'environ 36%. Les équations ci-dessus apparaissent dans divers ouvrages qui traitent du bruit dans des dispositifs à se- miconducteurs. On se référera par exemple à l'ouvrage "Analysis and Design of Integrated Circuits" par Gray et Mever, 1977, publié par John Wiley & Sons, Inc. L'homme de l'art appréciera qu'une diminution de la tension de bruit mesurée totale en basse fréquence, c'est-à-dire à 10 Hz ou 100 Hz, correspond en réalité à un pourcentage de diminution très supérieur de la tension de bruit de basse fréquence, du fait que la composante de bruit de basse fréquence de la tension de bruit totale est très inférieure à la tension de bruit totale elle-même, et du fait que les composantes de haute fréquence restantes de la tension de bruit mesurée totale ne sont pas notable- ment influencées par des mécanismes de recombinaison-géné- ration, et ne sont donc pas affectées par l'établissement des grandes régions de piégeage N+ en position adjacente aux régions actives des JFET ou des transistors bipolai- res. Il faut noter qu'on peut soumettre les disposi- tifs à divers cycles de température dans lesquels on fait varier la température en rampe, pour optimiser le piégeage par les régions de piégeage N+, 33, dans les transistors NPN et les JFET décrits ci-dessus. Une fois que le piégea- ge a eu lieu, les impuretés métalliques piégées restent piégées, sauf si la température de la tranche est augmen- tée jusqu'à une valeur suffisamment élevée. Pour les dis- positifs décrits ici, on considère que le piégeage s'est produit essentiellement pendant une diminution linéaire progressive de la température, en une durée de 70 minutes, de 900 C jusqu'à 650 C, en présence d'azote, après l'ac- complissement d'ine opération de recuit à 900 C faisant suite à l'implantation d'ions arsenic dans la région de grille supérieure. Il faut noter que la réduction de la tension de bruit des JFET et des transistors bipolaires en fonction de Iapports croissants entre l'aire de la région de pié- geage N+ inactive et l'aire de la surface de la région épitaxiale de type N, diminue lorsque le rapport augmente. Pour des applications particulières, le concepteur du circuit devra réaliser un compromis entre l'augmentation de la taille globale du circuit intégré et le niveau de réduction de la tension de bruit que procure cette augmen- tation. On considère comme un résultat surprenant le fait qu'il soit possible d'obtenir des améliorations notables de la tension de bruit mesurée totale d'un JFET, d'un transistor bipolaire ou d'un circuit à faible bruit utili- sant de tels JFET ou transistors dans le chemin de signal à gain élevé, sans augmenter notablement la taille globale de la puce de circuit intégré. Bien qu'on ait décrit l'invention en considérant un certain nombre de modes de réalisation, l'homme de l'art pourra apporter diverses modifications aux modes de réalisation décrits, sans sortir du cadre de l'inven- tion. On considère que toutes les structures et techniques qui sont équivalentes à celles décrites ici, dans la me- sure o elles remplissent pratiquement la même fonction pratiquement de la même manière, pour atteindre le même résultat, entrent dans le cadre de l'invention. REVENDICATIONS 1. Procédé de réduction du bruit dans un disposi- tif à semiconducteur, caractérisé en ce qu'il comprend les opérations suivantes: (a) on forme une première région (32) dans une surface supérieure d'une tranche de semicon- ducteur, et on forme un ensemble de régions à l'intérieur de la première région (32), certaines de ces régions défi- nissant une région électriquement active dans laquelle circule un courant pour faire fonctionner le dispositif à semiconducteur; et (b) on forme une région de piégeage (33) en matière électriquement inactive et fortement do- pée, dans la surface supérieure et à l'extérieur de la ré- gion électriquement active du dispositif à semiconducteur, en position adjacente à la région active, en produisant une concentration élevée de dommages de surface dans le réseau cristallin du semiconducteur, dans la surface supé- rieure, la région de piégeage (33) occupant au moins envi- ron 25% de l'aire de la surface supérieure de la première région (32). 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend la formation de la région de piégeage (33) selon une configuration qui entoure pratiquement la région électriquement active du dispositif à semiconduc- teur. 3. Procédé selon la revendication 1, caractérisé en ce qu'on établit la concentration élevée de dommages de surface en formant une région N+ qui constitue une première région de piégeage N+ (33). 4. Procédé selon la revendication 3, caractérisé en ce qu'on forme la première région de piégeage N+ (33) simultanément à l'opération de foriaation de régions d'émetteur N+ (13) dans une tranche de semiconducteur dans laquelle on forme le dispositif à semiconducteur. 5. Procédé selon la revendication 4, caractérisé en ce qu'on forme la région de piégeage (33) de façon qu'elle occupe un pourcentage de l'aire de la surface su- périeure de la première région (32) compris dans la plage de 25 à 75%. 6. Procédé selon la revendication 5, caractérisé en ce que l'opération (a) comprend la formation d'une ré- gion épitaxiale de type N électriquement isolée (32) qui constitue la première région, et la formation d'une ré- gion de base de type P (12) dans la région épitaxiale de type N (32), et en ce qu'il comprend en outre la forma- tion d'une région d'émetteur N+ (13) dans la région de base de type P (12), et la formation simultanée de la ré- gion N+ qui constitue la première région de piégeage N+ (33) dans la région épitaxiale de type N (32), dans une position espacée par rapport à la région de base de type P (12), pour former ainsi un transistor bipolaire à faible bruit. 7. Procédé selon la revendication 6, caractérisé en ce qu'il comprend la formation d'une région N+ qui constitue une seconde région de piégeage N+ (12A), dans la réaion de base de type P (12), dans une position espa- cée par rapport à la région d'émetteur N+ (13), simultané- ment à la formation de la région d'émetteur N-+, et l'éta- blissement d'un court-circuit entre la seconde région de piégeage N4 (12A) et la région de base de type P (12). 8. Procédé selon la revendication 5, caractérisé en ce qu'il comprend le chauffage de la tranche de semi- conducteur jusqu'à une première température qui est suf- fisamment basse pour éviter une diffusion appréciable d'impuretés de dopage dans la première région (32) et l'ensemble de régions, et qui est suffisamment élevée pour permettre une diffusion rapide d'impuretés métalliques à diffusion rapide, afin de donner lieu à une diffusion suffisamment rapide vers la première région de piégeage N+ (33) d'impuretés métalliques qui se trouvent au voisinage de la région électriquement active, et la diminution pro- gressive de la température jusqu'à une seconde températu- re à laquelle la diffusion des impuretés métalliques est négligeable, de façon à diminuer considérablement la quantité d'impuretés métalliques qui se trouvent au vol- sinage de la région électriquement active, pour éviter ainsi la recombinaison-génération de porteurs minoritai- res au niveau d'impuretés métalliques dans la région électriquement active. 9. Dispositif à semiconducteur à faible bruit, caractérisé en ce qu'il comprend: (a) une tranche de se- miconducteur ayant une surface supérieure et une première région électriquement isolée (32) dans cette tranche; (b) un ensemble de régions disposées à l'intérieur de la pre- mière région (32), au niveau de la surface supérieure, l'ensemble de régions définissant une région électrique- ment active dans laquelle un courant circule pour faire fonctionner le dispositif à semiconducteur, des impuretés métalliques à diffusion rapide présentes dans la tranche de semiconducteur au voisinage de la région électriquement active donnant lieu à des phénomènes de recombinaison et de génération de porteurs minoritaires, ce qui produit du bruit de basse fréquence dans le courant; et (c) une ré- gion de piégeage (33) en matière électriquement inactive et fortement dopée, comprenant une concentration élevée de dommages de surface dans le réseau cristallin du semicon- ducteur, et disposée dans la première région (32), au ni- veau de la surface supérieure, dans une position immédia- tement adjacente à la région électriquement active, la région de piégeage (33) occupant environ 25 à 75% de l'ai- re de la surface supérieure de la première région, et pié- geant un nombre suffisant d'impuretés métalliques situées initialement au voisinage de la région électriquement active, pour que le bruit de basse fréquence dans le cou- rant soit notablement réduit lorsqu'on fait fonctionner le dispositif à semiconducteur. Z606934 10. Circuit amplificateur à faible bruit formé dans une tranche de semiconducteur comportant une surface supérieure, ce circuit comportant un conducteur d'entrée qui reçoit un signal d'entrée, et un conducteur de sortie (80), caractérisé en ce qu'il comprend: (a) un circuit d'amplification branché entre le conducteur d'entrée et le conducteur de sortie (80), pour amplifier le signal d'entrée de façon à produire un signal de sortie amplifié sur le conducteur de sortie (80); et un ensemble de dis- positifs à semiconducteurs actifs (48A, 48B, 56A, 56B, 56C) interconnectés dans le circuit d'amplification de façon à former un chemin de signal alternatif entre le conducteur d'entrée et le conducteur de sortie (80), cer- tains des dispositifs actifs amplifiant notablement le signal d'entrée; et en ce que chacun des dispositifs ac- tifs qui amplifie notablement le signal d'entrée comprend une première région électriquement isolée (32) dans la tranche de semiconducteur, un ensemble de régions dispo- sées à l'intérieur de la première région (32), au niveau de la surface supérieure, l'ensemble de régions définis- sant une région électriquement active dans laquelle un courant circule pour faire fonctionner le dispositif à se- miconducteur, des impuretés métalliques à diffusion rapide présentes dans la tranche de semiconducteur, au voisinage de la région électriquement active, provoquant des phéno- mènes de recombinaison et de génération de porteurs mino- ritaires, ce qui crée du bruit de basse fréquence dans le courant, et une région de piégeage (33) en matière élec- triquement inactive et fortement dopée, comprenant une concentration élevée de dommages de surface dans le réseau cristallin du semiconducteur, et disposée dans la première région (32), au niveau de la surface supérieure, en posi- tion immédiatement adjacente à la région électriquement active, la région de piégeage (33) occupant environ 25% à 75% de l'aire de la surface supérieure de la première ré- gion et piégeant un nombre suffisant d'impuretés métalli- ques initialement présentes au voisinage de la région électriquement active, pour que le bruit de basse fré- quence dans le courant soit notablement réduit lorsqu'on fait fonctionner le circuit amplificateur.