FR 2609852 A1 19880722 FR 8700568 A 19870120 Convertisseur binaire-bipolaire La présente invenrtion concerne, d'une manière ginérale, une conversion de deux signaux binaires en un signal bipolaire ayant des impulsions, ou marques, positives et négatives correspondant alternativement à un premier état logique des deux signaux binaires. Plus particulièrement, l'invention a trait e un convertisseur binaire-bipoJaire disposée en sortie d'une partie de transmission, dite émetteur, d'un termina] reliée È une ligne de transmission distribute dans un réseau local. Dans un tel réseau, les terminaux sont nombreux., être reliés. la ligne de transmission et doivent alors offrir une sortance élevge. Cette condition impose que le convertisseur ait une impédance de sortie glevge pendant les intervalles de temps entre les impulsions du signal bipolaire, et ait une impédance de sortie faible pendant la transmission des impulsions du signal bipolaire. Lorsque le convertisseur est à l'état d'impédance élevée, sa sortie est considérCe com=me "déconnectge de la ligne", et est appelée souvent à "collecteur ouvert". Un convertisseur connu satisfaisant ces conditions d'impédance comprend, en entrée, deux portes de transfert dites à trois états, en technologie CMOS, et, en sortie, un transformateur différentiel symétrique. Les portes ont des entrées portées à une tension continue positive, des bornes de commande recevant respectivement les signaux binaires, et des sorties transmettant les impulsions respectives, positives et négatives, vers deux demi-enroulements primaires du transformateur. Les impulsions du signal bipolaire transmis par ce convertisseur connu offrent des fronts arrière, ou transitions de l'état basse impédance à l'état haute impédance, qui varient lentement. La variation lente des fronts arrière est dGe à l'énergie stockée dans le transformateur pendant les impulsions, énergie qui s'écoule lentement dans la charge de la ligne lors des fronts arrière des bits au premier état logique, généralement haut, des signaux binaires. Le temps de descente des fronts arrière aiTelodTq-aiTeuTq inassilia.%uoa un,p quelios aiîerodpq euS;s un la lueizua saiFeuaq xneugTs xnap a4uom 1' S2T - 5ú : slanbsl suBp squepuodsazioi sexauue sufssap xne aoazjpz ua 'uotIuaAuT,I ap saoaaad suolestilega sinaosnid op a-lueATns uoldiazsap el ap ainiaj el e quamalela snId quoil4eeldde uoIuaAUFl ap sanblisTag aeau la s2elugAu sailne, quatauaoIfauo$ Oú op ismaou -sea ua sud luos au slTnoo;a sao anbsiol uoissasuelz ap -auSI sI aad uoFle3uamIle aqnoi aoluoi SOWD sltnziFz sao a4oaid op la queznoi ua uote=osuoo alqIes aun iuaza;o ainleu avd 'gnb SOND aT2olouqal g slznaToz sap inass!Fzaauoa np =uome ua ias!ITinp 'Ieu2rs np aouanbaiz sl;p uoriouoj SZ ua auglI el op aDueppdmip sitzaqe2 sap 7 ailejsTies op lauti[ el op eATIlDedeo a2auqo el aud sastpuaSua suoallIrîDsoins sap laziai anod suoTslndmI sep a4uazsap ap la aequou ap sdmaa sal ia2qllem op uamaleSa qamiad uoTjuaAul,I la2eulelx ap uolznulmtp el axno -suoTsindmI sapuozas la sai2muaid sep sap;ea aiaTze siuoij sap 0Z oainpoid mnod laTiaaAuoi inod sua.fom puozas la xofzaad xne Sztlax sua/om s3p pu-adumoo IT,nb ai aa 3stlaDiexej isa 'uoFs3F7asuei op auSII aun suep sFmsuea2 ote[odiq ieu3s un,p sao)soddo samiTiod ap suotslndmI sap ua suo!slndmg sapuoDas la saz!maid sal iamiotsueaZ inod suaKom sap la '*TlDadsai aeTeuFq reu2ps np anbiSol si sla puoDas un 7 asuodaz ua aesAale aDuvp-dm,p je-4 un c zuL-4 tliaAuoa inod uaKom un ae 'sfoj el -a sagîeutq xnieu2s sap un, suep anb luesgaxd iuelqu anbtgoI le9a zaimag d al 'liualaplDadsai atXAuo0 'anod suaXom pUODOS la 1ao!uaxd S9p alqTej a rloS ap aiuvpdmIp s4esl, sap e luepuodsaiioz aueinoD 9p suo!s[ndmi 01 sepuoies la saaTaaxd sap ua saiLtuIq xneug;s puooas la xaoua.d ap anbl2ol zezaamaid un iiqaaAuoD inod suaKou puoias la ialmuad sap lueuezdmoo alelodîq-aaTuuq inasstlaauoo un 'uTj ajaD -V À ?uIzl4 ap 4ajja aD úamIddns 4uaianbrleid g no laIaag 72ap-e-lsao 'aleaiodlq leu3S1 np suoîsrndmt sap aietixs S3uoij S sap a2euleiz ap 49ja,- zuenutmtp axTelodtq-atfeufq xassIouoa un a!uinoj 7 quamoied;juild as!x uotjuaAUt ajua 2xd e1 ÀaiFelodiq ieuSis np uotidaoaa el snld zueine,p aqinziad la 'cva[ar 3a 93Sieqo ap aDuepdm!,I onb puea' sn[d zueae',p isa uoFg[nd"m,p - la Fig.2 montre un convertisseur binaire-bipolaire selon la technique artrrieure; le Fig.2A montre un signal bipolaire produit par le convertisseur de la Fig.2; - la Fig.3 montre une première réalisation de convertisseur binaire-bipolaire selon l'invention; - la Fig.3A montre un signal binaire entrant et un signal de commande de porte de transfert pour le convertisseur de la Fig.3; - la Fig.4 montre une variante de circuit intégrateur retardant un signal de commande, inclus dans le convertisseur de la Fig.3; - la Fig.4A montre un signal binaire entrant et ur. signal de commrarde de porte de transfert pour la variante de la Fig.4; - la Fig.5 montre une autre variante de circuit de retard de signa] de commarnde inclus dans le convertisseur de la Fig.3; - lE Fig.5A montre un signal binaire entrant et un signal de conarande de porte de transfert pour la variante de la Fig.5; - la Fig.6 montre une seconde réalisation de convertisseur binaire-bipolaire selon l'invention; - la Fig.6A montre un signal bipolaire sortant et un signal de commande de grille de transistor FET pour le convertisseur de la Fig.6; - la Fig.7 montre une variante du convertisseur de la Fig.6; - la Fig.8 montre une troisième réalisation du convertisseur binaire-bipolaire selon l'invention; - la Fig.9 montre une quatrième réalisation de convertisseur binaire-bipo]aire selon l'invention; et - la Fig.]O montre une rgalisation pratique d'une variante du convertisseur de la Fig.9. Dans la suite, référence est faite î un signal bipolaire BIP sortant d'un convertisseur binaire-bipolaire, obtenu P partir de deux signaux binaires composants BIN, BIN entrant dans le convertisseur, comme montré à la Fig.] . Les signaux binaires BIN et BIN résultent de la décomposition synchrone d'un signal binaire d'information proprement dit BIN. Les bits "0" du signal BIN correspondent alternativement à des premiers états logiques "1" dans les signaux BIN+ et BIN, et l'un des signaux BIN+ et BIN est - 4- un second état logique "0" lorsque l'autre est au premier état ". Les deux signaux binaires BI+ et BIN sont tous deux au seccrd état "0" lorsque le signal binaire BIN est 3 l'état "1". la conversion dans un convertisseur binaire-bipolaire, tel que celui la selon la technique antérieure montre 2 la Fig.2, consiste à convertir un "]" binaire du signal BIN en un digit nul Z du signal bipolaire BIP, traduisant une absence de signal en sortie du convertisseur et par suite une impédance de sortie élevée, et à convertir un "'" binaire du signal BIF en des impulsions de courant + ou marques positives et négatives, z et z, du signal BIP, traduisant une impédance de sortie faible du convertisseur. Les + impulsions sont 3 polarités alternées, une impulsion positive z correspondant 3 un "1" dans le signal entrant BIN+, et une impulsion négative z- un "1" dans le signal] entrant BIN-. Une telle conversion binaire-bipolaire est conforme aux spécifications éditées par la recommandation 1.430, "INTERFACES USAGER-RESEAU RNIS", Fascicule III.5, Section 3, pages 143 -]77, octobre 1984, du Comité Consultatif International Télégraphique et Téléphonique (C.C.T.T.T.). Cette recomrandation concerne notamment un support de transmission bidirectionne], ou interface S, entre une unité de raccordement d'un réseau local d'usager télématique et le réseau téléphonique, et une pluralité de terminaux d'usager dans le cadre de réseau numérique intégration de service (RNIS). En particulier, de tels convertisseurs binaires-bipolaires sont inclus dans la partie de transmission, dite "émetteur", de l'unité de raccordement et dans celles des terminaux. L'état à haute impédance Z du signal bipolaire, dit également à "collecteur ouvert", permet le raccordement des parties de transmission de nombreux terminaux au support de transmission, dite ligne de transmission distribuée, du fait qu'un tel raccordement est équivalent à une opération logique "OU câblée"; en effet, on a Z+Z = Z, Z+z = z et z+z = z. Bien que l'invention est particulièrement destinée à ce type d'application, un convertisseur binaire-bipolaire selon l'invention peut être également utilisé chaque fois qu'une conversion binaire-bipolaire est nécessaire; par exemple, tel est le cas en sortie d'un répeteur-rigénérateur numérique. Comme montre ô la Fig.2, le convertisseur connu la comprend, en entrée, deux portes de transfert 2a+ et 2a-, et er. sortie, ur trarsformateur différentiel équflibre 3a. Les portes de transfert sont fabriquées en technologie CMOS et sont dites e trois états ("TRI-STATE"). Les portes 2a+ et 2a ont des entries E+ et F portges e une tension continue positive +V correspondant à + l'amplitude crête des impulsions bipolaires z et z, des entrées de commande C et C, ou grilles, recevant respectivement les signaux binaires BIN et BIN-, et des sorties S et S reliées respectivement à des premières bornes de deux demi-enroulements primaires 31 et 3]- du transformateur 3a. Les autres bornes des demi-enroulements 31+ et 3]constituent une borne centrale 33 relise, une borne de référence à 0 volt afin de boucler des + courants oppcsús correspondant auy impulsions z et z. Des bornes d'un enroulement secondaire 32 du transformateur 2a sont reliées - une charge CE D travers deux fils respectifs LI et L2 d'une ligne de transrission symétrique. Cette ligne peut être incluse dans un bus de transmission entre des terrinaux et une unité de raccordement. Comme il est connu, lorsqu'une porte de transfert 2a+, 2a a l'entrée de commande C+ , C au niveau "1", correspondant en l'occurrence à l'état "1" du signal BIN+, BIN, la porte est. lf'tat conducteur et retransmet les niveaux logiques du signal à l'entrée E, E, en l'occurence le niveau crête +V des impulsions + - z et z; ainsi grâce l'enroulement primaire symétrique 31±31-, + les impulsions z et z sont transmises dans la ligne Li, L2 sous la forme d'une premier courant circulant du fil Li vers le fil L2 à travers l'enroulement 32, et d'un second courant en sens contraire du précédent, respectivement. Lorsque l'entrée C, C d'une porte 2a+, 2a est à l'état "0" correspondant aux états "0" du signal respectif BIN, BIN, la porte 2a, 2a est bloquée et la sortie S, S est "en l'air", c'est-à-dire offre une haute impédance, appelée troisième état, correspondant c l'état sans courant Z du signal bipolaire BIP. Cependant, une convention réciproque de la convention précédente sur les états logiques des entrées de commande peut être adoptée, en fonction des indications données par le fabricant des portes de transfert. -6- Comme déjà dit dans le préambule de la présente demande, le convertisseur connu la offre un signal de sortie ayant des fronts + arrière d'impulsion, ou transitions de l'état z ou z à l'état Z dont les durées de descente sont lentes, comme montré à la Fig.2A. En effet, dès la transition arrière de l'état "1" vers l'état "0" du signal de commande BIN +, BIN, la porte de transfert respective 2a+, 2a est bloquée et offre une impédance élevée; l'énergie stockée dans le demienroulement primaire respectif 31+, 31 pendant l'état "1" du signal BIN +, BIN ne peut s'écouler que dans la charge CH, ce qui implique une constante de temps T1, ou trainage de front arrière d'impulsions z+, z d'autant plus grande que l'impédance de charge est élevée. Selon une première réalisation, le trainage de front arrière est éliminé en imposant un retard dans les signaux de commande binaires aux entrées C+ et C par rapport aux signaux appliqués aux entrées E+ et E de façon à obtenir une transition négative en état basse impédance. Dans ce cas, comme montré à la Fig.3, un convertisseur binaire-bipolaire lb comprend deux circuits intégrateurs 4b+ et 4b retardant les signaux de commande BIN et BIN d'au moins une durée prédéterminée T. La durée T est au moins supérieure au temps de décharge de la ligne L1L2 à travers l'impédance active du convertisseur en entrée de la ligne, et est inférieure à la constante de tratnage précédente T1. Chaque circuit integrateur 4b, 4b. comprend une résistance 41, 41 et un condensateur 42+, 42 ayant des valeurs ohmiques r et capacité c telles que rc T. Le convertisseur lb comprend deux portes de transfert 2b, 2b ayant des entrées E et E recevant les signaux respectifs BIN et BIN et reliées à des premières bornes des résistances 41+ et 41, des entrées de commande C+ et C reliées à des secondes bornes des résistances 41 et 41 et à la borne de référence à 0 volt, à travers les condensateurs respectifs 42+ et 42, et des sorties S et S reliées à des premières bornes de demi-enroulement primaires 31 et 31 d'un transformateur équilibré 3b analogue au transformateur 3a. Comme montré à la Fig.3A, le basculement en haute impédance ou à l'état Z d'une porte 2b+, 2b intervient lorsque le signal à l'entrée E+, E est à l'état "0", c'est-à-dire lorsque le signal à la sortie S+, S est à l'état - 7 basse impédance, deuis au moins une durée T, durée suffisante pour éviter un trainage de front arrière. Selon une variante de la première réalisation, chaque circuit intégrateur 4b7, 4b comprend une diode 43+, 43 connectée en parallèle avec la résistance 41, 41 et passante de l'entrée E, E vers l'entrée de commande C+, C, comme montré à la Fig.4. La diode 43 +, 43 permet de supprimer le retard imposé par le circuit rc, 4]+ et 42+, 41 et 42, sur les fronts avant montants des impulsions bipolaires z et z, comme montré à la Fig.4A. Selon une seconde variante de la première réalisation, le retard recherché de l'ordre de T est obtenu du moyen de deux bascules bistables de type D, 44+ et 44-, remplaçant les circuits intégrateurs 4b+ et 4b-, comme montré aux Fig. 5 et 5A. Pour chaque bascule, une entree D reçoit le signal respectif BIN, BIN, une entrée d'horloge H reçoit un signal d'horloge à haute fréquence, c'est-à-dire de fréquence nettement supérieure au débit binaire du signal binaire, et une sortie Q reliée à l'entrée de commande C, C de la porte de transfert respective 2b +, 2b. Selon une seconde réalisation montrée à la Fig.6, un convertisseur binaire-bipolaire lc comprend deux portes de transfert 2c+ et 2c et un transformateur différentiel équilibré 3c agencés de la même manière que ceux dans le convertisseur connu la. De plus, le convertisseur lc comprend un circuit 5c pour supprimer + - le trainage de front arrière des impulsions z et z dans le signal bipolaire BIP, et non pour éviter un tel trainage, comme réalise par les circuits intégrateurs 4b+ et 4b-. Le circuit 5c comprend une porte NON-OU 51, un circuit différentiateur à condensateur 52 et résistance 53, et un transistor à effet de champ 54. Deux entrées de la porte 51 reçoivent les signaux binaires BIN et BIN et sont reliées aux entrées de commande C7 et C des portes 2c et 2c-, respectivement. Une sortie de la porte 51 est reliée à une grille 55 du transistor 54 à travers le condensateur 52. La grille 55 est reliée à la borne de référence à travers la résistance 53. Des drain et source du transistor 54 sont reliées aux sorties S+ et S des portes 2c+ et 2c et aux premières bornes des demi-enroulements primaires 31+ et 31 du transformateur 3c. -8- Ainsi, la sortie de la porte NON-OU 51 délivre un signal ayant des fronts descendants et montants correspondant aux fronts avant et arrière d'impulsions "1" des signaux BIN et BIN-. Ces derniers fronts produisent des impulsions négatives i et i à travers le circuit différentiateur 52, 53, comme montré à la Fig.6A, et traduisent des détections des fronts avant et arrière des signaux binaires. Dans le circuit 5c, la capacité c du condensateur 52 et la valeur ohmique r de la résistance 53 sont telles que rc- T, o T + est le trainage de front arrière des impulsions bipolaires z et z à supprimer. Ainsi les impulsions i sont sans effet sur le transistor 54 et bloquent celui-ci. Les impulsions i+ saturent le transistor 54, et par suite contribuent à décharger l'énergie emmagasinée dans les inductances du transformateur 3c lorsque l'une des sorties S et S passe de l'état basse impédance à l'état haute impédance. Selon une autre variante de la seconde réalisation montrée à la Fig.7, le convertisseur lc comprend deux autres portes de transfert 54+ et 54 à la place du transistor 54. Les portes 54+ et 54 ont des entrées E+ et E portées à 0 volt, des entrées de commande C+ et C reliées à la borne 55 commune au condensateur 52 et à la résistance 53, et des sorties S et S reliées à celles des premières portes 2c+ et 2c et aux premières bornes des demi-enroulements primaires 31+ et 31-. Dans cette variante, les portes 54 et 54 sont conductrices pendant le début des impulsions i, ce qui permet de diminuer notablement la longueur T des impulsions nécessaires à la suppression du trainage de front arrière des impulsions bipolaires + z et z, et en outre, d'améliorer les performances du convertisseur notamment du point de vue de la consommation en courant. Selon une troisième réalisation illustrée à la Fig.8, un convertisseur binaire-bipolaire ld comporte deux portes de transfert 2d et 2d-, un transformateur différentiel 3d et un circuit de suppression de trainage 5d respectivement analogues aux circuits 2c+, 2c, 3c et 5c et agencés de la même manière que dans le convertisseur lc montré à la Fig.7. Dans le convertisseur ld est prévue une source de courant 6d qui relie la borne centrale 33 de -9- l'enroulement primaire 31+, 31 du transformateur 3d à la borne de référence à 0 volt. Une telle source de courant peut être également incluse dans les convertisseurs selon l'invention montrés aux Figs.3 et 5. La source de courant 6d comprend un transistor bipolaire NPN, , ayant un collecteur relié à la borne 33, une première résistance 61 reliée à une base du transistor 60 et à la borne de référence, une seconde résistance 62 reliée 3 un émetteur de transistor 60 et à la borne de référence, et une troisième résistance 63 reliée aux base et collecteur du transistor 60. Les valeurs ohmiques des trois résistances 61, 62 et 63 et les caractéristiques de fonctionnement du transistor 60 sont choisies pour respecter des gabarits prédéterminés de l'impédance de sortie du convertisseur, c'est-à-dire des variations prédéterminées de ladite impedance de sortie en fonction de la fréquence ou débit du signal bipolaire BIP. En particulier, de tels gabarits sont à respecter pour l'application particulière envisagée concernant des réseaux locaux, lorsque le signal bipolaire est à l'état haute impédance Z: dans ce cas, le transistor 60 est saturn, et la source 6d est équivalente à une véritable source de courant. Lorsque le signal bipolaire est à l'état basse impédance z, z, la source de courant 6d n'est pas saturée et est équivalente à une source de tension imposant une tension de sortie prédéterminée. La source 6d peut également fonctionner en source de courant et en source de tension pour des impédances de la charge CH respectivement inférieure et supérieure à 50 Ohms typiquement. De préférence, la source 6d comprend une diode 64 connectée en série avec la première résistance 61 et passante suivant un courant circulant de la base du transistor 6d vers la borne de référence. Cette diode est utilisée pour une compensation en température de la source. Selon une autre variante, la diode 64 est remplacée par une thermistance, telle qu'une résistance à coefficient de température négatif (CTN). En référence à la Fig.9, une quatrième réalisation de convertisseur binaire-bipolaire le comprend deux portes de transfert 2e et 2e, un transformateur 3e et un circuit de suppression de trainage 5e respectivement analogues aux circuits - 10 - 2c+, 2c, 3c et 5c et agencés de la même manière que dans le convertisseur lc montré à la Fig.7, ou dans le convertisseur Id montré à la Fig.8. Dans le transformateur 3e, l'enroulement primaire 31 ne comporte plus de borne centrale 33, ce qui permet de limiter la capacité répartie du transformateur et d'affranchir plus aisément le convertisseur des contraintes d'impédance de sortie. Selon la quatrième réalisation, la source de courant 6d qui était incluse dans le convertisseur ld, est remplacée par deux sources de courant symétriques 6e+ et 6e-. Deux telles sources de courant peuvent être également incluses dans les convertisseurs selon l'invention montrés aux Figs.3 et 6. Chaque source 6e+, 6e comprend un transistor NPN, 60, 60, une première résistance 61+, 61, une seconde résistance 62+, 62 et une diode 64+, 64 ayant une cathode reliée à la borne de référence, ou une thermistance, agencées de la même manière que les composants 60, 61, 62 et 64 dans la source 6d. Des bases des transistors 60+ et 60 sont reliées aux bornes de commande C et C+ des portes 2e et 2e recevant les signaux binaires BIN et BIN+, travers des troisièmes résistances 63+ et 63 respectivement. Des collecteurs des transistors 60+ et 60 sont reliés aux sorties S+ des portes 2e+ et 54+ et aux sorties S des portes 2e et 54, respectivement. Ainsi, la source 6e, 6e est débloquée par les états "1" du signal binaire BIN, BIN correspondant aux états d'impédance faible à la sortie de la porte de transfert respective + __ 2e, 2e, pendant que la sortie de l'autre porte de transfert 2e, 2e+ offre une impédance élevée. Dans la Fig.10 est illustrée une réalisation pratique d'un convertisseur binaire-bipolaire lf correspondant au convertisseur le. Le convertisseur if comprend deux circuits d'entrée à portes- 2f+ et 2f-, un transformateur de sortie 3f sans borne centrale dans l'enroulement primaire 31 -31 reliée à la borne de référence, un circuit de suppression de tratnage 5f, et deux sources de courant 6f+ et 6f agencés de la même manière que les circuits 2e+, 2e, 3e, 5e, 6e+ et 6e dans le convertisseur le, par rapport aux bornes d'entrée du convertisseur recevant les signaux binaires BIN et BIN et l'enroulement primaire. - 11 - Chaque circuit 2f+, 2f comprend une porte tampon 21+, 21 et une diode 22+, 22 connectées en série entre l'entrée du convertisseur If recevant le signal binaire respectif BIN+, BIN et la première borne de demi-enroulement primaire respectif 31+, 31. La porte 21, 21 est utilisée en tampon dit "buffer" de manière à constituer une interface logique convenable entre des circuits logiques en technologie CMOS en amont du convertisseur et des circuits logiques en technologie DTL ou TTL en aval du circuit 2f+, 2f, tels que, notamment, un transistor 5T+, 5T inclus dans le circuit 5f, comme on le verra dans la suite. Cette porte 21+, 21 permet de garantir les caractéristiques de niveaux logiques et, par suite, les tensions d'alimentation dans les circuits CMOS et les circuits DTL ou TTL. La diode 22+, 22 a une anode reliée È la sortie de la porte tampon 21+, 21 et une cathode reliée l a première borne du demi-enroulement 31, 3] de manière à être traversée par les impulsions du signal BIN +, BIN et à protéger les circuits CMOS par tout courant de ligne en sens contraire. Le circuit de suppression de trainage 5f comprend, en entrée, une porte NON-OU 51 ayant deux entrées reliées respectivement aux entrées des portes tampons 21+ et 21-, et un circuit différentiateur à condensateur 52 et résistance 53, relié à la sortie de la porte 51, comme dans le circuit 5e. Dans le circuit 5f sont prévus deux transistors bipolaires NPN, 5T et ST, remplaçant les portes de transfert 54+ et 54 dans le circuit 5e. Des +_ émetteurs des transistors 5T et 5T sont reliés à la borne de référence à 0 volt. Des bases des transistors 5T+ et 5T sont reliées entre elles d'une part, et à la borne commune 55 au condensateur 52 et à la résistance 53 à travers une combinaison série comprenant une porte tampon 56 et une résistance de base 57, d'autre part. Le collecteur du transistor 5T, ST est relié à la cathode de la diode respective 22+, 22 et à la première borne du demi-enroulement primaire respectif 31+, 31 à travers une résistance de collecteur 58, 58. La porte 56 joue le même rôle que les portes 21 et 21-. Les transistors 5T et 5T sont à l'état conducteur ou à l'état non-conducteur d'une manière analogue au fonctionnement des portes 54+ et 54 déjà décrit en référence à la Fig. 7. - 12 - L'avantage de l'utilisation des transistors 5T et 5T réside notamment à réduire les tensions d'alimentation en ligne pour les + états basse impédance z et z, et à offrir une impédance de sortie facilement calibrable grace aux résistances de collecteurs 58+ et 58 pour les fronts arrière des impulsions bipolaires z et z et donc une calibration des transitions de l'état z à l'état Z correspondant au temps de descente des fronts arrière des impulsions bipolaires. Les transisors 5T+ et ST et les diodes 22+ et 22- permettent également d'éviter d'activer les circuits CMOS en amont du convertisseur, et donc d'éviter une consommation intempestive de ces circuits, lorsque l'alimentation de ces circuits est absente et la ligne L L2 convoie un signal. Chaque source de courant 6f+, 6f comprend un transistor bipolaire NPN 60, trois résistances 61, 62 et 63, 61, 62 et 63, et une diode 64+, 64 agencés de la même manière que dans la source 6e, 6e, et en plus, une porte tampon d'entrée 65+, 65 et un condensateur 66+, 66. La porte tampon 65+, 65 est connectée en série avec la résistance respective 63+, 63 et a une entrée reliée à l'entrée respective du convertisseur If recevant l'autre signal binaire BIN-, BIN; elle joue un r6le analogue aux autres portes tampon CMOS déjà citées, 21+, 21 et 56. Le condensateur 66 est connecté entre la base du transistor 60+, 60 et la borne de référence, c'est-à-dire en parallèle avec la combinaison série de la résistance 61+, 61 et de la diode 64+, 64. Les condensateurs 66+ et 66 avec les résistances 63+ et 63 facilitent un calibrage du temps de montée des fronts avant des impulsions bipolaires, de manière à réduire ce temps de montée qui est d'autant plus grand que l'impédance de sortie est grande, mais qui ne doit pas être trop diminué de manière à éliminer des suroscillations parasites pendant les transitions montantes. - 13 - REVENDICATIONS 1 - Convertisseur binaire-bipolaire comprenant des premier et second moyens (2b, 2b; 2c, 2c; 2d, 2d; 2e, 2e; 2f, 2f) pour convertir un premier état logique ("1") de premier et second signaux binaires (BIN, BIN) en des premières et secondes impulsions de courant (z+, z) correspondant à des états d'impédance de sortie faible des premier et second moyens pour convertir respectivement, le premier état logique n'étant présent que dans l'un des signaux binaires à la fois, et un moyen pour convertir étant à un état d'impédance élevée (Z) en réponse à un second état logique ("0") du signal binaire respectif, et des moyens (3b; 3c; 3d; 3e; 3f) pour transformer les premières et secondes impulsions (z, z) en des impulsions de polarités opposées d'un signal bipolaire (BIP) transmis dans une ligne de transmission (L1L2), caractérisé en ce qu'il comprend des moyens (4b, 4b; 5c; 5d; 5e; 5f) reliés aux premier et second moyens pour convertir, pour produire des fronts arrière raides des premières et secondes impulsions (z, z). 2 - Convertisseur conforme à la revendication 1, caractérisé en ce que les moyens pour produire comprennent des moyens (4b+, 4b; 5c, 5d) pour retarder le passage de l'état d'impédance + faible (z, z) à l'état d'une impédance élevée (Z) des premier et second moyens pour convertir en réponse à des transitions du premier état ("1") au second état ("0") des premier et second' signaux binaires (BIN, BIN) respectivement. 3 - Convertisseur (lb) conforme à la revendication 1, dans lequel des premier et second moyens pour convertir comprennent des première et seconde portes de transfert (2b, 2b), caractérisé en ce que les moyens pour produire comprennent des premier et second moyens (4b+, 4b-) pour retarder les fronts arrière des premier et second signaux binaires (BIN, BIN) appliqués à des entrées (E, E) des première et seconde portes de transfert (2b, 2b), respectivement, afin d'appliquer des signaux binaires retardés à des entrées de commande (C+, C) des portes de transfert (2b+, 2b). -]4 - 4 - Convertisseur conforme à la revendication 3, caractérisé en ce que chacun des moyens pour retarder comprend un circuit intégrateur (4b+, 4b) ayant une résistance (41+, 41) et un condensateur (42, 42), ladite résistance étant connectée entre l'entrée (E, E) et la borne de commande (C, C) de la porte de + ')-. transfert respective (2b, ?b). - Convertisseur conforme à la revendication 4, caractérisé en ce que le circuit intégrateur (4b+, 4b) comprend une diode (43+ 43) connectée en parallèle avec la résistance (41+, 41). 6 - Convertisseur conforme à la revendication 3, caractérisé en ce que chacun des moyens pour retarder comprend une bascule bistable (44,44) ayant une entrée (D) et une sortie (Q) reliées respectivement à l'entrée (E+, E) et la borne de commande (C+, C-) de la porte de transfert respective (2b, 2b), et une entrée d'horloge (H) recevant un signal d'horloge à haute fréquence. 7 - Convertisseur (1f) conforme à la revendication 1, caractérise en ce que les moyens pour produire comprennent des moyens (58, 5f) pour appliquer des impulsions calibrées (i+) en sortie des moyens pour convertir (2f, 2f) en réponse è des transitions du premier état ("1") au second état ("0") des signaux binaires (BIN, BIN) afin de retarder des transitions de l'état d'impédance faible (z+, z-) à l'état d'impédance élevée (Z) du signal bipolaire (BIP). 8 - Convertisseur (If) conforme à la revendication 1 ou 7, caractérisé en ce qu'il comprend des moyens (63, 66; 63, 66) en sortie des moyens pour convertir (2f, 2f) pour calibrer les transitions de l'état d'impédance élevée (Z) à l'état d'impédance faible (z, z) du signal bipolaire (BIP) correspondant au temps de + - montée des impulsions bipolaires (z, z). 9 - Convertisseur (1c) conforme à la revendication 1, dans lequel les premier et second moyens pour convertir comprennent des première et seconde portes de transfert (2c+, 2c) ayant des entrées (E+, E) portées à une tension prédéterminée (+V) et des bornes de commande (C, C) recevant respectivement les premier et. second signaux binaires (BIN, BIN), caractérisé en ce que les moyens pour produire (5c) comprennent des moyens (51, 52, 53) pour détecter des transitions arrière du premier état logique ("1") vers - 15 - le second état logique ("0") des premier et second signaux binaires (BIN+, BIN-), et des moyens (54) reliés à des sorties (S+, S-) des portes de transfert (2c, 2c) pour supprimer un tralnage de fronts arrière dans les premières et secondes impulsions (z, z) en réponse aux transitions détectées (i). - Convertisseur conforme à la revendication 9, caractérisé en ce que les moyens pour détecter comprennent une porte NON-OU (51) recevant les premier et second signaux binaires (BIN+, BIN), et un circuit différentiateur (52, 53) relié à une sortie de la porte NON-OU. Il - Convertisseur conforme à la revendication 9 ou]0, caractérisé en ce que les moyens pour supprimer un traînage comprennent un transistor (54) ayant une électrode de commande reliée à une sortie (55) des moyens pour détecter (51, 52, 53), et deux autres électrodes reliées respectivement à des sorties (S, S) des portes de transfert (2c, 2c) transmettant les premières et secondes impulsions. 12 - Convertisseur conforme à la revendication 9 ou 10, caractérisé en ce que les moyens pour supprimer un traînage comprennent des troisième et quatrième portes de transfert (54, 54) ayant des entrées (E, E) reliées à une borne de potentiel de référence (0 volt), des entrées de commande (C+, C) reliées à une sortie (55) des moyens pour détecter (51, 52, 53), et des sorties (S+, S) reliées respectivement à des sorties (S+, S) des première et seconde portes de transfert (2c, 2c). 13 - Convertisseur (lb) conforme à l'une quelconque des revendications 1, 7 et 8 caractérisé en ce qu'il comprend des moyens (ST, ST, 22, 22) en sortie des moyens pour convertir, pour protéger des moyens reliés en entrée des moyens pour convertir contre toute alimentation provenant de la ligne (L1L2). 14 - Convertisseur (if) conforme à la revendication 1, caractérisé en ce que les premier et second moyens pour convertir (2f, 2f) comprennent chacun une porte tampon (21, 21) de préférence connectée en série avec une diode (22, 22), une entree de la porte tampon recevant le signal binaire respectif (BIN, BIN) et une cathode de la diode délivrant les impulsions de courant respectives (z+, z), et en ce que les moyens pour produire - 16 - (5f) comprennent des moyens (51, 52, 53) pour détecter des transitions arrière du premier état logique ("1") vers le second état logique ("0") des premier et second signaux binaires (BIN* BIN), et des moyens (5T, 5T, 56, 57) reliés aux cathodes desdites diodes (22, 22) pour supprimer un trainage de fronts arrière dans les premières et secondes impulsions (z, z) en réponse aux transitions détectées (i+). - Convertisseur conforme à la revendication 14, caractérisé en ce que les moyens pour détecter comprennent une porte NON-OU (51) recevant les premier et second signaux binaires (BIN+, BIN-), et un circuit différentiateur (52, 53) relié à une sortie de la porte NON-OU. 16 - Convertisseur conforme à la revendication 14 ou 15, caractérisé en ce que les moyens pour supprimer un traInage comprennent deux transistors (5T, 5T-) ayant des électrodes de commande reliées à une sortie (55) des moyens pour détecter (51, 52, 53) a travers une porte tampon (56) en série avec une résistance (57), des secondes électrodes reliées à une borne de potentiel de référence (0 volt), et des troisièmes électrodes reliées aux cathodes desdites diodes (22, 22) à travers des résistances (58, 58) respectivement. 17 - Convertisseur conforme à l'une quelconque des revendications 1 à 16, caractérisé en ce que les moyens pour transformer (3b; 3c) comprennent un transformateur comportant deux demienroulements primaires (31, 31) ayant une borne commune (33) reliée à une borne de potentiel de référence (O volt) et ayant deux autres bornes reliées à des sorties (C+, C) des premier et second moyens pour convertir (2b, 2b; 2c, 2c) transmettant lès premières et secondes impulsions de courant (z, z) respectivement. 18 - Convertisseur conforme à l'une quelconque des revendications 1 à 16, caractérisé en ce que les moyens pour transformer comprennent un transformateur (3d) comportant deux demienroulements primaires (31, 31-) ayant des bornes respectivement reliées à des sorties (S, S) des premier et second moyens pour convertir (2d+, 2d) , et une source de courant (6d) - 17 - interconnectée à une borne (33) commune aux demi-enroulements (31, 31) et à une borne de potentiel de référence (0 volt). 19 - Convertisseur conforme à l'une quelconque des revendications 1 à 16, caractérisé en ce que les moyens pour transformer comprennent un transformateur (3e; 3f) comprenant un enroulement primaire (31) ayant des bornes respectivement reliées à des sorties (S, S) des premier et second moyens pour convertir (2e, 2e; 2f, 2f-), et des première et seconde sources de courant (6e+, 6e; 6f, 6f) ayant des bornes de commande (63, 63; 65+, 65) recevant respectivement les second et premier signaux binaires (BIN, BIN) et des bornes de sortie (collecteurs de 60, 60) reliées respectivement aux sorties (S, S) des premier et second moyens pour convertir (2e+, 2e; 2f+, 2f). - Convertisseur conforme à la revendication 19, caractérisé en ce que chaque source de courant (6f+, 6f) comprend à l'entrée de commande, une porte tampon (65, 65). 21 - Convertisseur conforme à l'une quelconque des revendications 18 à 20, caractérisé en ce qu'une source de courant (6d; 6e+, 6e; 6f+, 6f) comprend au moins un transistor (60; 60+, 60), et une combinaison série comprenant une résistance (61; 61+, 61) et une diode (64; 64, 64) reliée entre une électrode de commande du transistor et une borne de potentiel de référence (0 volt). 22 - Convertisseur conforme à la revendication 19, caractérisé en ce que la diode (64; 64, 64) est remplacée par une thermistance. 23 - Convertisseur conforme à la revendication 21 ou 22, caractérisé en ce que la source de courant (6f, 6f) comprend un condensateur (66+, 66) connecté en parallèle avec ladite combinaison série (61+, 64; 61, 64).