FR 2617301 A1 19881230 FR 8808459 A 19880623 La présente invention concerne une topographie optimisée pour un système de contrôleur d'entrée/sortie industriel intelligent, pouvant être logé dans un seul logement de carte d'un fond de panier du type VMEbus, et capable de fonctionner à des vitesses d'E/S (entrée/sor- tie) très supérieures à celles qu'on peut obtenir au moyen du VMEbus pour un grand nombre de canaux d'E/S, utilisant une structure de carte de circuit imprimé ne comprenant qu'une seule carte de format Eurocard double. Des dispositifs de calculcomplexes qui comprei- nent un microprocesseur puissant tel qu'un microprocesseur Motorola 68000, une quantité importante de mémoires mortes programmables électriquement (EPROM), de mémoires vives statiques rapides (SRAM), de mémoires vives dynamiques (DRAM), de circuits de gestion d'interruptions, et un grand nombre de canaux d'E/S numériques et/ou analogiques, constituent ce qu'on appelle quelquefois des "contrôleurs d'E/S industriels intelligents", et qu'on appellera ci- après simplement "contrôleurs d'E/S industriels". Diverses sociétés fabriquent et commercialisent de tels contrôleurs d'E/S industriels sous la forme de cartes de circuits im- primés multicouches. Les utilisateurs achètent les con- trôleurs d'E/S industriels et ils les enfichent dans des paniers de cartes de circuits imprimés qui sont fixés à un fond de panier équipé d'un bus standard, tel que le VMEbus qui est bien connu. Les contrôleurs d'E/S industriels les plus complexes du type mentionné comprennent deux cartes de circuit imprimé, ou plus, qui sont enfichées dans le fond de panier du type VMEbus. Un grand nombre d'utilisa- teurs susceptibles d'acheter un contrôleur d'E/S indus- triel sont confrontés à des exigences qui consistent en ce que l'espace disponible est fixé. Autrement dit, la partie électronique de leur produit doit tenir dans un petit es- pace prédéterminé. Dans l'état actuel de la technique, il est impos- sible de réaliser un système aussi complexe qu'un contrô- leur d'E/S industriel intelligent sur une seule carte de circuit imprimé, telle qu'une carte Eurocard double, qui mesure environ 23 cm sur 15 cm, du fait qu'il est impos- sible d'incorporer dans une seule carte de circuit impri- mé de la taille exigée toutes les fonctions réalisées par circuits intégrés (CI) qui sont exigées dans un contrô- leur d'E/S industriel moderne. Même lorsqu'on utilise la technologie la plus récente des cartes de circuit imprimé multicouches et les composants LSI (circuits intégrés à haut niveau d'intégration) les plus récents, les contr6- leurs d'E/S industriels disponibles à l'heure actuelle exigent au moins deux "logements de carte" d'un fond de panier équipé d'un bus. Un logement de carte pour un VMEbus mesure environ 2 cm d'épaisseur. La figure 5A-représente une configuration carac- téristique pour un contrôleur d'E/S industriel. La réfé- rence 11 désigne un bus du type appelé VMEbus. La réfé- rence 71 désigne une carte de circuit imprimé contenant une unité centrale (UC) ou microprocesseur, comme un mi- croprocesseur Motorola 68000, et qui contient également une quantité importante de mémoires des types DRAM, SRAM, et EPROM. Un bus bidirectionnel 72 connecte la carte d'unité centxale 71 au VMEbus 11. Le contrôleur d'E/S in- dustriel comprend une seconde carte de circuit imprimé 73 qui contient une quantité importante de circuits d'E/S, tels que des multiplexeurs, des circuits échantillonneurs bloqueurs, des convertisseurs analogiquenumérique, des convertisseurs numérique-analogique, des émetteurs de li- gne numériques, des récepteurs de ligne numériques, des bascules, des amplificateurs-séparateurs d'entrée, des amplificateurs-séparateurs de sortie et des circuits lo- giques de commande. La carte d'E/S 73 est connectée au VMEbus 11 par un bus bidirectionnel 74. Un ensemble de canaux d'entrée 76 et un ensemble de canaux de sortie 75, qui peuvent être des canaux analogiques et/ou numériques, sont connectés à-la carte d'E/S 73. Un inconvénient du système qui est représenté sur la figure 5A consiste en ce qu'il exige deux logements de carte du fond de panier du type VMEbus 11. Un autre problème consiste en ce que des communications entre la carte d'unité centrale 71 et la carte d'E/S 73 doivent être effectuées par l'intermédiaire du VMEbus 11. Le VMEbus 11 n'autorise pas des cadences d'échange de données supérieures à 20 mégaoctets par se- conde. En outre, chaque fois que de l'information est échangée entre la carte d'unité centrale 71 et la carte d'E/S 73, le VMEbus 11 est indisponible pour d'autres car- tes de circuit imprimé dans le système, ce qui diminue considérablement la vitesse de fonctionnement du système global. Une autre manière possible d'aborder le problème est illustrée sur la figure 5B, dans laquelle un bus local 77 est connecté à la carte d'unité centrale 71 et à la carte d'E/S 73, permettant ainsi des cadences d'échange de données beaucoup plus élevées entre la carte d'unité cen- trale 71 et la carte d'E/S 73. Avec cette technique, le VMEbus 11 est disponible pour le reste du système pendant des échanges de données entre la carte d'unité centrale 71 et la carte d'E/S 73, et l'échange de données entre la carte d'unité centrale 71 et la carte d'E/S 73 peut avoir lieu à des vitesses beaucoup plus élevées que celles que pourrait atteindre le système de la figure 5A. Malheureu- sement, la taille physique de la carte-d'E/S 73 est telle qu'elle doit occuper un "logement de carte" du fond de pa- nier VME 11, même si elle n'est pas réellement enfichée dans le VMEbus, du fait que les positions du fond de pa- nier VME 11 sont si proches les unes des autres que la carte d'E/S 73 empêche l'accès au connecteur du VMEbus qui se trouve à la suite de celui dans lequel la carte d'unité centrale 71 est enfichée, ce qui fait qu'aucune autre car- te de circuit imprimé ne peut être enfichéedans cette po- sition. La figure 5C montre ce qui serait une solution idéale, dans laquelle toutes les fonctions du système de contrôleur industriel, comprenant les circuits d'unité centrale 71A et tous les circuits d'E/S 73A, sont incorpo- réesdans une seule carte de circuit imprimé 71A qui n'exige qu'une seule position du VMEbus et un seul loge- ment de carte. Il a cependant été impossible jusqu'à pré- sent de réaliser le système représenté sur la figure 5C sur une seule carte de circuit imprimé de la taille d'une carte Eurocard double, si ce système doit avoir les possi- bilités décrites ci-dessus. L'homme de l'art sait que les contraintes les plus sévères qu'on rencontre dans la conception d'une car- te de circuit imprimé à haute densité sont: l'aire limi- tée dont on dispose du côté composants de la carte de cir- cuit imprimé, le nombre de boîtiers de circuits intégrés, d'autres composants et de connecteurs qui doivent être lo- gés dans cette aire, et le nombre d'interconnexions exi- gées entre divers conducteurs des circuits intégrés, d'au- tres composants et des connecteurs qui doivent être enfi- chés ou soudés sur la carte de circuit imprimé. On doit minimiser les longueurs des conducteurs d'interconnexion pour réduire leur capacité, et augmenter ainsi les-vites- ses de fonctionnement. Quelques-unes des nombreuses con- traintes de conception auxquelles est confronté un concep- teur de système de carte de circuit imprimé, comprennent des spécifications portant sur les largeurs et les écarte- ments minimaux de conducteurs ou "lignes" en cuivre, le nombre de couches de'type double face qu'on peut accoler ensemble de façon économique pour former une carte de cir- cuit imprimé multicouche, les longueurs maximales admissi- bles de certains conducteurs individuels, les positions de connecteurs plats qui sont imposées par d'autres contrain- tes du système, le fait que des lignes en cuivre (qu'on appelle quelquefois ici des "pistes" ou "lignes") se trou- vant sur la même surface ne peuvent pas se croiser, la né- cessité de minimiser le couplage mutuel capacitif entre certains conducteurs, et les emplacements et les tailles de certaines zones de la carte de circuit imprimé qui doi- vent être exemptes de cuivre, par exemple pour des vis et des écrous, et dans une bordure le long des bords de la carte de circuit imprimé. Après avoir établi un schéma synoptique du systè- me montrant les composants, les connecteurs, les circuits intégrés exigés, et leurs conducteurs d'interconnexion, on utilise des systèmes de conception assistée par ordinateur (CAO) pour produire un schéma qu'on appelle quelquefois un "nid de rats", qui montre toutes les connexions rectili- gnes entre les conducteurs de composants, etc., du schéma synoptique.On utilise ce schéma "nid de rats" pour montrer la densité d'interconnexions entre des circuits intégrés particuliers. Bien que de tels schémas "nids de rats" soient très utiles, un concepteur de système doit néan- moins consacrer habituellement de nombreuses heures d'ef- forts-pour sélectionner des puces LSI appropriées et pour les disposer (souvent par approximations successives) sur le côté composants de la carte de circuit imprimé, du fait qu'il existe un très grand nombre de possibilités pour faire cheminer les divers conducteurs et pour le placement des diverses puces LSI. La sélection d'une topographie op- timale pour une carte de circuit imprimé à haute densité met souvent fortement à contribution l'habileté et l'in- géniosité des concepteurs, même les plus expérimentés, de systèmes et de cartes de circuit imprimé, et cette tâche est très au-delà des possibilités des programmes de con- ception assistée par ordinateur, même les plus perfection- nés dont on dispose à l'heure actuelle. Un but de l'invention est donc de procurer un contrôleur d'E/S industriel intelligent, capable de trai- ter des transferts de données d'E/S pour un grand nombre de canaux d'E/S série et/ou de canaux analogiques, à des vitesses comparables à la vitesse de fonctionnement d'un microprocesseur à 16 bits moderne, tout en n'exigeant qu'un seul logement de carte d'un fond de panier équipé d'un bus principal, ce contrôleur utilisant une carte de circuit imprimé qui a approximativement la taille d'une carte de circuit imprimé Eurocard double. Un autre but de l'invention est de procurer un contrôleur d'E/S industriel intelligent du type décrit, qui n'exige que la moitié de l'espace de panier et de l'espace de fond de panier de tout contrôleur d'E/S in- dustriel intelligent antérieur qui pourrait avoir appro- ximativement les mêmes performances. Brièvement, et conformément à un mode de réali- sation, l'invention procure un contrôleur d'entrée/sortie intelligent prévu pour la connexion à un bus du type VMEbus ou d'un type semblable, établi sur un fond de pa- nier. L'invention procure une topographie pour une carte de processeur et une carte fille d'E/S analogique qui est fixée à la carte de processeur, parallèlement à elle et à faible distance, de façon que l'ensemble complet de con- trôleur d'entrée/sortie puisse être enfiché dans un seul logement de carte du fond de panier du type VMEbus, en n'occupant qu'un seul logement de carte. Dans le mode de réalisation de l'invention qui est décrit, le côté compo- sants de la carte de processeur comprend un connecteur de VMEbus, un premier circuit amplificateur-séparateur qui isole le VMEbus d'un premier bus (un VMEbus local) auquel est connectée une mémoire de données à deux accès qui est une mémoire vive statique (SRAM), un second circuit am- plificateur-séparateur qui isole le premier bus d'un se- cond bus (le bus de microprocesseur) connecté à un micro- processeur, une mémoire vive dynamique (DRAM), une mémoi- re morte programmable électriquement (EPROM), un adapta-l teur d'interface de communication asynchrone (ACIA), un module de temporisateur programmable (PTM), un circuit de gestion d'interruptions, un circuit de génération d'in- terruptions, un circuit de commande de bus, et un circuit d'isolation optique, connecté entre le second bus et un troisième bus. Une ou deux cartes filles d'E/S peuvent être fixées de façon rigide à la carte de processeur, au moyen de connecteurs situés sur leurs faces "composants", et de connecteurs associés sur le côté composants de la carte de processeur, de façon que les deux cartes filles couvrent les deux tiers inférieurs de la surface du côté composants de la carte. Des composants "hauts", équipés de supports,. comprenant le microprocesseur, la mémoire EPROM et la mémoire SRAM, sont placés dans le tiers supé- rieur de la surface du côté composants de la carte de processeur. La surface qui est recouverte par les premiè- re et seconde cartes filles ne porte que des composants "bas", comprenant le circuit de gestion d'interruptions, le générateur d'interruptions, le module de temporisateur programmable et la mémoire DRAM, ainsi que le contrôleur de DRAM et le circuit de décodage de DRAM associés, le circuit de coupleur optique et le circuit de commande de coupleur optique. Chacune des cartes filles peut être une carte fille d'E/S analogique comprenant un multiplexeur d'entrée analogique, un convertisseur analogique-numérique et un ensemble de convertisseurs numériqueanalogique. Les sorties du convertisseur analogique-numérique sont connec- tées au troisième bus. Chacune des cartes filles d'E/S peut également être une carte fille d'E/S numérique, com- prenant divers composants tels que des bascules de sortie, des amplificateurs-séparateurs d'entrée, des émetteurs de ligne numériques, des circuits récepteurs et des circuits de commande numériques associés. La topographie combinée de la carte de processeur et de la carte fille d'E/S ana- logique permet de faire tenir l'ensemble du contrôleur d'E/S industriel intelligent sur ce qui est en fait une seule carte de circuit imprimé au format Eurocard double, qui n'occupe qu'un seul logement de carte du fond de pa- nier VMEbus. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la descrip- tion qui va suivre d'un mode de réalisation, et.en se référant aux dessins annexés sur lesquels: la figure 1 est un schéma synoptique du contrô- leur d'E/S industriel de l'invention; la figure 2 est un schéma synoptique détaillé de la carte fille d'E/S analogique 34 de la figure 1; la figure 3 est un schéma synoptique de la carte fille d'E/S numérique 33 de la figure 1; la figure 4 est une vue en perspective d'un fond de panier VMEbus de type caractéristique, avec la carte de contrôleur industriel d'E/S de l'invention enfichée, et deux cartes d'extension d'E/S PIEbus enfichées; les figures SA - 5C sont des schémas synoptiques utiles à l'explication de structures de l'art antérieur et à la comparaison de ces structures avec l'invention; la figure 6 est une vue en perspective partielle éclatée montrant la carte de processeur et deux cartes filles d'E/S qui constituent le contrôleur d'E/S indus- triel de l'invention; la figure 6A est une vue en plan de la carte de contrôleur industriel de l'invention, avec deux cartes filles d'E/S enfichées dans la carte de processeur; la figure 6B est une vue en plan du côté compo- sants de la carte de processeur du contrôleur d'E/S in- dustriel; la figure 6C est une vue en élévation du bord gauche de la carte de processeur du contrôleur d'E/S in- dustriel de la figure 6B; la figure 6D est une vue en élévation du bord droit de la carte de processeur de la figure 6B; la figure 6E est une vue en élévation du bord inférieur de la figure 6B; la figure 6F est une vue en élévation du bord supérieur de la figure 6B; la figure 6G est un schéma de montage du côté composants de la carte de processeur du contrôleur d'E/S industriel; la figure 6H est un schéma identique à la figure 6F sur lequel sont en outre délimitées les principales sections de circuits, conformément à la figure 1; les figures 6I - 6N sont des schémas montrant des vues en plan à l'échelle des.trous métallisés et du cheminement des lignes conductrices en cuivre sur six des huit surfaces de la carte de processeur à huit couches du contrôleur d'E/S industriel; la figure 7 est une vue en plan du côté compo- sants de la carte fille d'E/S analogique du contrôleur d'E/S industriel; la figure 7A est un plan de montage du côté com- posants de la carte fille d'E/S analogique du contrôleur d'E/S industriel, avec des sections principales entourées en traits épais et indiquées par une désignation; et les figures 7B - 7D sont des schémas qui consis- tent en vues en plan à l'échelle, montrant les positions des trous métallisés et le cheminement des lignes en cui- vre sur la carte fille d'E/S analogique. En considérant la figure 1, on voit un schéma synoptique du contrôleur d'E/S industriel 10 de l'inven- tion. Conformément à l'invention, tous les circuits re- présentés sur la figure I sont incorporés sur une seule "carte de processeur" 10A (figure 6) qui comprend tous les circuits représentés, à l'exception de deux cartes filles d'E/S 33 et 34. Chaque carte fille d'E/S peut être une carte fille d'E/S numérique, telle que la carte 33, qui comporte 32 lignes d'entrée et/ou de sortie pro- grammables 35, ou une carte fille d'E/S analogique 34, qui peut avoir 16 entrées et 4 sorties, désignées collec- tivement par la référence 36. Selon une variante, une carte d'E/S analogique et une carte d'E/S numérique peu- vent être montées sur la carte de processeur. Dans tous les cas, les cartes filles d'E/S sont montées parallèle- ment à la carte de processeur, et près de celle-ci, avec seulement un dégagement d'environ 10 millimètres entre la surface de support de composants des cartes filles et la carte de processeur. Un seul logement de carte du fond de panier VMEbus 11 est nécessaire, ce qui fait que des lo- gements adjacents du fond de panier VMEbus, de part et d'autre de celui dans lequel le contrôleur d'E/S indus- triel 10 est introduit, restent disponibles pour recevoir d'autres cartes de circuit imprimé. C'est la topographie de l'invention qui permet de n'utiliser qu'un seul logement de carte du VMEbus pour disposer de la puissance de calcul du contrôleur d'E/S industriel. Le contrôleur d'E/S 10 comprend un connecteur P1, qui est du type Euroconnector inverse, au moyen duquel la carte principale, qui est une carte de circuit imprimé Eurocard double, est enfichée dans une position du.VMEbus 11. Vingt-trois émetteurs- récepteurs bidirectionnels 13 connectent les conducteurs du connecteur P1 aux 23 con- ducteurs d'adresse 14. Les 23 conducteurs d'adresse 14 sont connectés aux moyens d'émetteurs de ligne 15 aux 23 sorties d'adresse du microprocesseur 17, qui est un mi- croprocesseur à 16 bits Motorola 68000. Seize conducteurs de données du VMEbus 11 sont connectés par des émetteurs- récepteurs 20 à 16 conducteurs de bus de données 21, qui sont connectés par 16 émetteurs-récepteurs 22 aux 16 bornes de bus de données bidirectionnel du microprocesseur 17. Les entrées d'adresse d'une mémoire vive statique (SRAM) à deux accès et 16 kilooctets, 23, sont connectées aux conducteurs d'adresse 14, et ses bornes de données sont connectées aux conducteurs de bus de données 16. Huit des conducteurs de données du VMEbus sont connectés par un amplificateur-séparateur 20A et des con- ducteurs A à huit sorties d'un générateur d'interruptions 28A. Un ensemble des lignes d'adresse du VMEbus sont con- nectées par un circuit de sélection de carte 48 à un en- semble de lignes de commande 49 correspondantes. Sept des conducteurs B du VMEbus sont connectés à sept sorties correspondantes du générateur d'interruption 28A. Sept des conducteurs C du VMEbus sont connectés à sept conduc- teurs correspondants du circuit de gestion d'interruptions 28 et de l'amplificateur-séparateur 20B. Plusieurs des lignes du VMEbus sont connectées au contrôleur de bus 30. Le contrôleur de bus 30 génère un ensemble de signaux de - commande qui sont distribués à divers circuits de la carte de processeur. Un circuit de décodage d'adresse 41 est connecté au bus d'adresse 16 et il produit divers signaux de com- mande 42 qui sont répartis dans l'ensemble de la carte de processeur 1OA, y compris dans le contrôleur de bus 30. Le bloc 24 contient 512 kilooctets de mémoire vive dynamique (DRAM) "locale", et ses bornes de données sont connectées au bus de données de microprocesseur 18. Les entrées d'adresse de la mémoire DRAM locale 24 sont connectées à 18 des conducteurs du bus d'adresse de microprocesseur 16. Les entrées de données d'une mémoire morte programmable ' électriquement (EPROM) 26, qui contient 128 kilooctets, sont connectées au bus de données de microprocesseur 18, et ses entrées d'adresse sont connectées au bus d'adresse de microprocesseur 16. Un module de temporisateur pro- - grammable 25 est connecté à trois conducteurs du bus d'adresse de microprocesseur 16, et il est également con- necté au bus de données de microprocesseur 18. Les deux entrées d'adresse d'un adaptateur d'interface de communi- cation asynchrone (ACIA) 27 sont connectées au bus d'adresse de microprocesseur 16, et ses huit bornes de bus de données sont connectées au bus de données 18. Les conducteurs d'émission (Tx) et de réception (Rx) 29 de l'ACIA 27, sont connectés à un accès RS232, portant la désignation P5. Les huit bornes de données du circuit de gestion d'interruptions 28 sont connectées au bus de don- nées 18, et ses trois bornes d'adresse sont connectées au bus d'adresse 16. Les huit bornes de-données du circuit générateur d'interruptions 28A sont connectées au bus de données 18, et sa borne d'adresse unique est connectée au bus d'adresse 16. Certaines des sorties du circuit géné- rateur d'interruptions 28A sont connectées à des entrées de l'amplificateur-séparateur 20B. Un ensemble de cou- pleurs optoélectroniques dans le bloc 37 connectent.15 des 23 conducteurs de bus d'adresse de microprocesseur 16 à 15 conducteurs de PIEbus qui sont désignés par la réfé- rence 31. Un ensemble des coupleurs optoélectroniques faisant partie du bloc 37 connectent également les 16 conducteurs de bus de données 18 à 16 conducteurs de don- nées de PIEbus locaux 32. Les conducteurs de PIEbus dési- gnés collectivement par la référence 12 sont connectés à un accès portant la désignation P2, pour former un bus d'extension qui est électriquement isolé du bus d'adresse de microprocesseur 16 et du bus de données de micropro- cesseur 18. Toute la communication d'entrée/sortie avec le contrôleur d'E/S industriel transite par les conduc- teurs de données de PIEbus, 32. Le circuit de commande d'isolation 38 est connecté au coupleur optique 37 par un ensemble de conducteurs de commande 40, sous la dépendance de signaux qui proviennent du bus d'adresse 16 et du bus de données 18, et également sous la dépendance de signaux qui proviennent du bus d'adresse 31. La carte fille d'E/S numérique 33 et la carte fille d'E/S analogique 34 sont connectées aux conducteurs de bus d'adresse de PIEbus 31 et aux conducteurs de bus de données de PIEbus 32, au moyen de deux accès portant respectivement les désignations P6 et P7, sur la carte de processeur 10A. Les bornes d'E/S externes de chaque carte fille d'E/S numérique 34 et de chaque carte fille d'E/S analogique 33 portent la désignation P21, et le connec- teur de chacune d'elles qui s'adapte aux connecteurs P6 et P7 de la carte de processeur 10A porte la désignation P22. En considérant ensuite la figure 2, on note que la carte fille d'E/S analogique 34 comprend un multiple- xeur d'entrée 43, qui est connecté à son connecteur P21 par 16 conducteurs 36A. L'un des conducteurs 36A est sé- lectionné par des conducteurs 46 qui proviennent du cir- cuit de décodage 45. Le circuit de décodage 45 décode les adresses des conducteurs de PIEbus 31, qui sont connectés au connecteur P22. La sortie du multiplexeur 43 est connectée par le conducteur 44 à l'entrée d'un amplificateur d'instru- mentation 47, dont le gain est commandé par une entrée GAIN. La sortie de l'amplificateur d'isolation 47 est connectée à l'entrée d'un circuit échantillonneur-blo- queur 50. La sortie du circuit échantillonneur-bloqueur est connectée à l'entrée analogique d'un convertisseur analogique-numérique à 12 bits 51. Les sorties de données 53 du convertisseur analogique-numérique 51 sont connec- tées au bus de données PIEbus 53, qui est connecté au connecteur P22. Les signaux de données 53 sont appliques aux entrées de données de quatre convertisseurs numérique- analogique 54A-54D, dont les sorties analogiques sont connectées aux entrées de quatre circuits émetteurs de ligne 55A-55D, constitués par des amplificateurs-sépara- teurs, et à des conducteurs 36B du connecteur P21. Le 26173J01 conducteur 52 applique un signal CONVERSION à l'entrée dé conversion du convertisseur analogique-numérique 51 et à l'entrée d'échantillonnage du circuit échantillonneur- bloqueur 50. Le même signal CONVERSION est appliqué à l'entrée de conversion des convertisseurs numérique-analo- gique 54A-54D, par le conducteur 57, et ce signal est produit par le module de temporisateur programmable 25 ou par une source externe appropriée, par l'intermédiaire des coupleurs optiques 37. La figure 3 montre un schéma synoptique de la carte fille d'E/S numérique 33. Cette carte comporte 32 conducteurs d'E/S numériques désignés par la référence 60, qui sont connectés au connecteur P21. Les 32 conducteurs * d'E/S numériques sont connectés aux sorties de 32 émet- teurs de ligne 61 correspondants, et aux entrées de 32 circuits récepteurs de ligne 62. Les entrées du circuit émetteur de ligne 61 sont connectées aux sorties de 32 circuits de bascules de sortie 63. Les entrées des bascu- les 63 sont connectées aux conducteurs de bus de données 70, qui sont connectés à l'accès P22. Les conducteurs de bus de données 70 sont également connectés aux sorties de l'amplificateur-séparateur d'entrée 64, dont les entrées sont connectées aux sorties des circuits récepteurs de ligne 62. Les entrées d'un circuit de commande 65 sont connectées à diverses lignes d'adresse et à divers si- gnaux de validation de commande, indiqués par le conduc- teur 67, pour générer un ensemble de signaux de commande 66. Le conducteur 67 et les conducteurs 70 sont connectés au connecteur P22. La figure 6 montre une vue en perspective écla- tée du contrôleur industriel 10 qui, dans le mode de réalisation représenté, comprend la carte de processeur A avec deux cartes filles d'E/S analogiques 34, cette référence désignant chacune des cartes filles, qui peuvent être enfichées dans la carte de processeur 10A de façon que l'ensemble complet soit suffisamment mince (2 cm) pour n'occuper qu'un seul logement de carte dans le fond de panier VMEbus et dans le panier dans lequel il est en- fiché. La carte de processeur 10A comprend à la partie supérieure de son bord droit 104 un connecteur de VMEbus P1, tandis qu'un connecteur de bus d'extension P2 est fixé à la partie inférieure du bord droit 104. Le long du bord gauche 101, une plaque de montage de panneau avant 89, présentant deux fenêtres 90 et 91, est fixée de façon rigide à la carte de processeur 10A au moyen de deux mé- canismes de fixation 92. On utilise la plaque de montage 89 pour le montage du connecteur RS232 (P5 sur la figure 1), pour améliorer la circulation d'air et pour réduire les perturbations électromagnétiques. Divers circuits intégrés, réseaux de résistances, condensateurs discrets, etc., divers connecteurs et des plots de support, comprenant les connecteurs P6 et P7, et les plots de support SP1, SP2, SP3 et-SP4, sont montés sur le côté supérieur ou côté "composants" de la carte de processeur 1OA. Les surfaces inférieures des cartes filles ana- logiques d'E/S 34, sur la représentation de la figure 6, sont les côtés composants de ces cartes. Chaque carte fille d'E/S analogique comprend un connecteur P22 dont les conducteurs mâles sont reçus par des conducteurs fe- melles du connecteur P6 ou P7 de la carte de processeur A. Chaque carte fille d'E/S analogique 34 comprend éga- lement deux connecteurs de plots de support SP1 et SP2, dont les broches sont reçues par des réceptacles adaptés des connecteurs de plots de support respectifs SP1 et SP2 ou SP3 et SP4 de la carte de processeur 1OA. Lorsque le connecteur P22.de la carte fille 34 et les connecteurs de plots de support SP1 et SP2 de la carte fille 34 sont complètement enfichés dans les connecteurs respectifs P6, SP1 et SP2 de la carte de processeur 10A, l'écarte- ment entre la surface inférieure de la carte fille 34 et la surface supérieure de la carte de processeur 1OA n'est que de 10 millimètres. (On peut remplacer les plots de support par des colonnettes filetées au moyen desquelles les cartes filles sont vissées sur la carte de processeur A). La face "composants" de la carte de processeur 10A ne comporte que des composants de faible hauteur, qu'on appelle des composants "bas", dans les régions situées au-dessous des deux cartes filles. La figure 6A montre une vue en plan de dessus du contrôleur d'E/S industriel 10, avec deux cartes filles 33 et 34 enfichées. La figure 6B montre une vue en plan de la totalité de la surface de support de composants de la carte de processeur 10A. Le Tableau 1 ci-après indique un type de circuit intégré disponible dans le commerce pour chacun des circuits intégrés de la carte de proces- seur 10A. TABLEAU 1 N DE CIRCUIT DESIGNATION 2.0 INTEGRE IC1 EPROM 32Kx8 27256 IC2 Emetteur-récepteur bidirectionnel 74245 IC3 Emetteur-récepteur bidirectionnel 74245 IC4,9 Mémoire vive statique 8Kx8 IC5 Emetteur-récepteur bidirectionnel à courant d'attaque élevé 74645 IC6 Emetteur-récepteur bidirectionnel à courant d'attaque élevé 74645 IC7 EPROM 32Kx8 27256 IC8 PAL 20L8 IC9 Mémoire vive statique 8Kx8 C100 74645 ICli Triple ligne à retard de 20 ns IC12 Emetteur-récepteur RS232 MAX 232 IC13 ACIA 2661A TABLEAU 1 (suite) N DE CIRCUIT DESIGNATION INTEGRE IC14 Microprocesseur 68000 IC15 Octuple amplificateur-séparateur 74244 IC16 Octuple bascule de type D 74373 IC17 Octuple bascule de type D 74373 IC18 74244 IC19 74244 IC20 Oscillateur à quartz à 4,91520 MHz IC21 20,0 MHz IC22 Générateur d'interruptions 68154 IC23 Octuple comparateur 74688 IC24 74645 IC25 Emetteur-récepteur bidirectionnel à collecteur ouvert 74641 IC26 Emetteur-récepteur bidirectionnel à collecteur ouvert 74641 IC27 Double compteur en cascade à 4 bits 74393 IC28 Double compteur en cascade à 4 bits IC29 Circuit de gestion d'interruptions IC30 74645 IC31 74645 IC32 Temporisateur programmable 6840 IC33 Double bascule de type D 7474 IC34 Sextuple inverseur 7404 IC35 Contrôleur de bus 68172 IC36 Quadruple porte OU à 2 entrées 7432 IC37 Quadruple porte OU à 2 entrées 7432 IC38 74641 IC39 74244 IC40 Quadruple multiplexeur à 2 entrées 74257 TABLEAU 1 (suite) N DE CIRCUIT DESIGNATION INTEGRE IC41 PAL 16R4 IC42 PAL 16L8 IC43 Quadruple porte NON-ET à 2 entrées IC44 7474 IC45 Mémoire morte programmable bipolaire 256x4 IC46 74257 IC47 74257 IC48 Registre à décalage à 8 bits 74164 IC49 Double coupleur optique HCP62630 IC50 Double coupleur optique HCP62630 IC51 Octuple émetteur-récepteur bidirection- nel 74646 IC52 Mémoire vive dynamique 256Kx1 IC53 Mémolre vive dynamique 256Kx1 IC54 Triple porte NON-ET à 3 entrées 7410 IC55 HCPL 2630 IC56 74646 IC57 Mémoire vive dynamique 256Kx1 IC58 Mémoire vive dynamique 256Kx1 IC59 7432 ' IC60 PAL 16RP8 IC61 Mémoire vive dynamique 256Kx1 IC62 Mémoire vive dynamique 256Kx1 IC63 74257 IC64 HCPL 2630 IC65 HCPL 2630 IC66 74373 IC67 Mémoire vive dynamique 256Kx1 IC68 Mémoire vive dynamique 256Kx1 IC69 74257 TABLEAU 1 (suite) N DE CIRCUIT DESIGNATION INTEGRE IC70 HCPL 2630 IC71 HCPL 2630 IC72 74373 IC73 Mémoire vive dynamique 256Kx1 IC74 Mémoire vive dynamique 256Kx1 IC75 74244 IC76 HCPL 2630 IC77 HCPL 2630 IC78 74244 IC79 Mémoire vive-dynamique 256Kx1 IC80 Mémoire vive dynamique 256Kx1 IC81 PAL 16R8 IC82 HCPL 2630 IC83 HCPL 2630 IC84 Double porte NON-OU à 5 entrées 74260 IC85 Mémoire vive dynamique 256Kxl IC86 Mémoire vive dynamique 256Kxl1 IC87 74646 1C88 Mémoire vive dynamique 256Kxl IC89 Mémoire vive dynamique 256Kx1 IC90 74646 IC91 Libre Les figures 6C et 6D montrent les vues en éléva- tion du bord gauche et du bord droit de la carte de pro- cesseur 10A. Les lignes en pointillés indiquent l'empla- cement de cartes analogiques 34 enfichées, ce qui montre que l'épaisseur du contrôleur d'E/S industriel complet, avec les deux cartes filles correctement enfichées, est inférieure à la hauteur de la plaque de montage 89. Les figures 6E et 6F montrent des vues en élévation des bords inférieur et supérieur de la carte de processeur 10A. Ici encore, les lignes en pointillés 34 indiquent là position des cartes filles d'E/S 34 qui sont enfichées. La figure 6G est un plan de montage à l'échelle montrant les positions de tous les composants et connec- teurs de la carte de processeur 10A, sur le côté compo- sants de celle-ci. Les composants comprennent des circuits intégrés IC1-IC91, des résistances R1-R8, des condensa- teurs C1-C24, des cavaliers de connexion J1-J11, des con- necteurs P1, P2, P5, P6 et P7, et des connecteurs de sup- port SP1-SP4. Les plots de support SP1-SP4 supportent les coins des deux cartes filles qui sont enfichées dans la carte principale. La figure 6H est identique à la figure 6G, à l'exception du fait que les principaux ensembles de cir- cuits, comprenant ceux qui sont identifiés dans le schéma synoptique de la figure 1, sont identifiés et entourés en trait épais. Un aspect essentiel de l'invention réside dans le placement sur la carte de processeur 10A des principaux ensembles identifiés sur la figure 6A, en combinaison avec le positionnement des connecteurs de cartes filles et des cartes filles, lorsqu'elles sont enfichées dans la carte de processeu; 10A, et avec la répartition des composants entre la carte de processeur 10A et les cartes filles d'E/S 33 et 34, pour procurer un contrôleur d'E/S indus- triel à "une seule carte", qui n'exige qu'une seule posi- tion dans le fond de panier VMEbus et qui n'occupe que le volume d'un seul logement de carte. Avant de décrire le placement des principaux en- sembles de circuits de la figure 6A, et les principales considérations et les principaux compromis qui intervien- nent pour parvenir à ce placement, il sera utile de dé- crire tout d'abord brièvement les différentes couches de la carte de processeur à huit couches 10A, et le procédé de base pour sa réalisation. La connaissance du chemine- ment précis des conducteurs sur chaque face des huit cou- ches d'interconnexion n'est pas nécessaire à la compré- hension de l'invention, mais six des huit couches, avec les positions de tous les trous métallisés et de toutes les interconnexions en cuivre, sont représentées (figures 6I-6N), simplement pour que la description soit complète. Les deux autres couches, non représentées, comprennent un "plan de cinq volts" et un "plan de masse", chacun d'eux consistant simplement en une couche de cuivre qui est" continue, sauf dans des régions circulaires entourant les trous métallisés qui ne sont pas connectés à +5 volts, dans le cas du plan de 5 volts. Le plan de masse remplit pour 0 volt une fonction identique à celle du plan de 5 volts. De plus, une couche de "masque de métal d'apport de brasage", qu'on utilise pour former par sérigraphie un motif de réserve pour le métal d'apport de brasage, sur les surfaces de la carte de circuit imprimé terminées, niest pas représentée. Ces couches ont été omises du fait qu'elles ne contiennent aucune information spécifique concernant les interconnexions des circuits intégrés et d'autres composants qui constituent les circuits de la carte de processeur. Le motif de trous métallisés est identique pour chacune des couches 6I-6N, qui sont représentées à l'échelle. Chaque ligne en cuivre s'étend entre au moins deux trous métallisés. Comme on le sait, chaque trou mé- tallisé traverse la totalité des huit couches de la carte de circuit imprimé multicouche à huit couches, pour faci- liter la réalisation d'interconnexions entre des lignes en cuivre sur des couches quelconques parmi les diverses couches. Du fait que des lignes en cuivre ne peuvent pas se croiser sur la même couche, une ligne en cuivre parti- culière sur une couche doit être connectée par un trou métallisé à une ligne en cuivre sur une autre couche pour établir un "croisement à deux niveaux". Les motifs pré- sents sur les deux surfaces de chacune des quatre "cou- ches" de la carte de circuit imprimé sont gravés en uti- lisant une technologie classique. On forme des revête- ments diélectriques et on accole ensemble (dans n'importe quel ordre)les quatre feuilles minces pour former la car- te de circuit imprimé à "huit couches" finale. Les tech- niques décrites sont entièrement classiques. Sur la figu- re 6I, la référence 83 désigne le bord de la carte de processeur 10A. Les références 84 sur la figure 6I dési- gnent des positions de divers trous métallisés. Chaque trou métallisé est percé au centre de l'un des emplace- ments circulaires 84, de façon que chaque trou percé soit entouré par un anneau conducteur. Si une ligne en cuivre vient en contact avec l'anneau conducteur, le trou métal- lisé est connecté électriquement à ce conducteur, ainsi qu'à n'importe quel conducteur d'un support de composant, d'un circuit intégré, d'un connecteur ou de tout autre composant qui traverse ce trou métallisé et qui lui est brasé. En considérant la figure 6H, on note que le cir- cuit d'interface de VMEbus 13, 20, comprenant les compo- sants IC5, IC6, IC10, IC18, IC23, IC24, IC30, IC31, IC38, IC39 et IC45 et les cavaliers de connexion de bus J4, J5 et J6, se trouve le long du bord supérieur droit de la carte de processeur 10A, en position adjacente au connec- teur de VMEbus P1. La position du connecteur P1 (et éga- lement du connecteur P2) est déterminée par la spécifi- cation bien connue du VMEbus, qui spécifie également la configuration mécanique de l'ensemble du panier suppor- tant toutes les cartes de circuit imprimé qui sont enfi- chées dans le fond de panier du type VMEbus. La mémoire vive.statique (SRAM) à deux accès, 23, comprenant les composants IC4 et IC9, est placée le long du bord supérieur de la carte de processeur 10A, à gauche du circuit d'interface de VMEbus 13, 20. La par- tie de bus de données 22 du circuit émetteur-récepteur de bus 15, 22, comprenant les composants IC2 et IC3, est placée le long du bord supérieur de la carte de proces- seur 10A, immédiatement à gauche de la mémoire vive sta- tique 23. Le circuit de décodage d'adresse 41 est placé immédiatement au-dessous des émetteurs-récepteurs de bus , pour effectuer l'adressage des mémoires SRAM et EPROM, et pour générer divers signaux de validation qui sont utilisés dans l'ensemble de la carte de processeur. La mémoire EPROM 26 est placée dans le coin supérieur gauche du côté composantsde la carte de processeur 10A, et elle comprend les composants IC1 et IC7. La partie d'adresse 15 du circuit émetteur-ré- cepteur de bus 15, 22, comprenant IC15, IC16, IC17 et IC19, se trouve immédiatement au-dessous de la mémoire vive statique 23 et à gauche du circuit d'interface de VMEbus 13, 20, et immédiatement à gauche du circuit émetteur-récepteur de bus 13, 20. Le microprocesseur 17, qui comprend le composant IC14; se trouve immédiatement au-dessous du circuit de décodage d'adresse 41. L'espace situé immédiatement à gauche du microprocesseur 17 com- prend le composant ACIA, des émetteurs de ligne RS232, et d'autres composants "hauts", comprenant un émetteur d'attaque de ligne à retard haut qui est associé au cir- cuit de commande de mémoire vive dynamique du composant IC41. Les circuits d'interruptions 28 et 28A sont pla- cés immédiatement au-dessous de l'ensemble 15 et du mi- croprocesseur 17, et à gauche de la partie inférieure du circuit d'interface de VMEbus 13, 20. Le circuit de ges- tion d'interruptions 28 est incorporé dans IC22, et le circuit générateur d'interruptions 28A est incorporé dans IC29. Le composant IC35 contient un circuit d'arbitrageetde commande de bus. Le circuit de gestion d'interruptions 28, le générateur d'interruptions 28A et le circuit de com- mande de bus 30 sont directement connectés au VMEbus, et ils doivent donc être proches des circuits amplificateurs- séparateurs de VMEbus 13, 20. Un oscillateur à quartz comprenant IC20 et IC21, est placé immédiatement à gauche du composant IC22, et de façon générale au-dessous de la mémoire EPROM 26. Un module de temporisateur programmable est contenu dans IC32, et se trouve le long du bord gauche de la carte de processeur 10A, à gauche du circuit d'arbitrage et de commande de bus IC35. Un connecteur de bus d'extension, qu'on appelle connecteur de PIEbus P2, est placé le long du bord droit de la carte de processeur 1OA. L'emplacement du connec- teur P2 est également déterminé par la spécification du VMEbus. Le connecteur P2 du contrôleur d'E/S industriel est électriquement isolé du connecteur de VMEbus P1, et il est donc situé aussi loin que possible du connecteur P1. Le circuit de commande d'isolation 38B, qui comprend les composants IC51, IC56, IC60, IC66, IC72, IC78 et IC84., se trouve immédiatement à gauche du connecteur de bus d'extension P2. Le circuit de coupleurs optiques 37, qui établit un couplage optique entre le cdnnecteur de PIEbus P2, le bus d'adresse de microprocesseur 16 et le bus de données de microprocesseur 18, est placé immédiatement à gauche du circuit de commande d'isolation 38B. Le circuit de commande d'isolation 38A, qui fonctionne sous la dépendance de l'unité centrale 17, est placé à gauche du circuit de coupleurs optiques 37. Le circuit de commande d'isolation 38B fonctionne sous la dépendance de signaux reçus par le connecteur de PIEbus P2, et il est placé entre le connecteur de PIEbus P2 et les coupleurs optiques 37. Le circuit de mémoire vive dy- namique (DRAM) 24 est placé immédiatement à gauche du circuit de commande d'isolation 38A, dans le coin infé- rieur gauche du côté composants de la carte de proces- seur 10A, et il comprend des circuits intégrés IC52, IC53, comme représenté, qui sont tous des puces de mémoire vive dynamique. Le circuit de commande de mémoire vive. dynami- que 24A (IC41, IC46, IC47, et IC48) se trouve immédiate- ment au-dessus de la mémoire vive dynamique 24, immédiate- ment à gauche du circuit de décodage d'adresse 24B (IC42), qui se trouve immédiatement au-dessus du circuit de com- mande d'isolation 38A. Toutes les "E/S d'utilisateur", c'est-à-dire des entrées/sorties qui sont utilisées pour des opérations qui ont lieu par l'intermédiaire du connecteur de PIEbus P2, ou par l'intermédiaire de l'une ou l'autre des cartes filles, sont électriquement isolées par des coupleurs op- tiques 37 du reste de la carte de processeur 10A et du connecteur de VMEbus P1. Ceci conduit à l'exigence qu'il y ait la plus grande distance possible entre la section électriquement isolée de la carte de processeur et le res- te de la carte. Par exemple, des lignes de cuivre prove- nant de la section'de la carte qui comprend la section électriquement isolée, ne doivent pas recouvrir des lignes de cuivre provenant des sections non isolées sur d'autres couches. Tous les circuits de la section électriquement isolée doivent donc être groupés ensemble, ceci s'appli- quant aux connexions dirigées vers les connecteurs de cartes filles P6 et P7. Pour que les cartes filles d'E/S soient interchangeables, il est nécessaire que les con- necteurs de cartes filles P6 et P7 soient disposés paral- lèlement l'un à l'autre, et mutuellement espacés essen- tiellement de la manière représentée sur la figure 6H et également sur la figure 6A. Les positions des connecteurs de cartes filles P6 et P7 sur la figure 6H permettent à chacun d'eux d'établir les connexions communes nécessaires avec le circuit de commande d'isolation 38B. La figure 6A montre la position de deux cartes filles d'E/S, chacune d'elles pouvant être une carte fille d'E/S numérique 33 ou une carte fille d'E/S analogique 34, lorsqu'elles sont enfichées dans la carte de processeur 1OA. On voit sur la figure 6A comme sur la figure 6H que le connecteur de carte fille P6 est placé le long du bord inférieur droit de la carte de processeur 10A, immédiate- ment au-dessous du circuit de coupleurs optiques 37 et du circuit de commande d'isolation 38B. Le connecteur de car- te fille P7 est placé immédiatement au-dessus du circuit de coupleurs optiques 37 et du circuit de commande d'isola- tion 38B. Les plots de support/connecteurs SP1 et SP2 re- çoivent des broches de connecteur de plots de support de carte fille respectifs SP2 et SP1, ainsi que le connecteur de carte fille P22. De façon similaire, les plots de sup- port /connecteurs SP3 et SP4 reçoivent des broches prove- nant de plots de support de carte fille respectifs SP2 et SP1. Comme on peut le voir sur les vues par un bord des figures 6C-6F, le dégagement entre les cartes filles 33 et 34 et la surface supérieure de la carte de processeur 10A lorsque les cartes filles sont enfichées est très faible. La hauteur maximale de tous les composants qui se trouvent au-dessous des cartes filles d'E/S 33 et 34 n'est que de millimètres. Cette limite est une contrainte essentielle dans l'implantation de la carte de processeur 10A, du fait que tous le? composants "hauts" ou équipés de supports (qui peuvent devoir être interchangés occasionnellement), comme la mémoire EPROM 26 (IC1, 7) et le microprocesseur 17 (IC14), doivent être placés dans la partie supérieure de la figure 6H. Les composants équipés de supports com- prennent la mémoire EPROM 26, le microprocesseur 17 et le circuit de décodage d'adresse 41. Les composants consis- tant en cavaliers de bus sont également hauts et ne doi- vent pas être placés sous les cartes filles. Comme indiqué ci-dessus, il est essentiel de par- venir à une implantation optimale des sections principales indiquées cidessus de la carte de processeur 10A, pour obtenir un contrôleur d'E/S industriel intelligent et économique, ayant les caractéristiques précitées et capa- ble de tenir dans un seul logement de carte de VMEbus. Les contraintes concernant l'emplacement du connecteur de VMEbus P1 et du connecteur de PIEbus P2e et la nécessité de placer des composants de très faible hauteur au-dessous des cartes filles d'E/S enfichées, contribuent à la dif- ficulté d'obtenir une implantation optimale. Le fait que le cheminement de conducteurs de cuivre entre les conduc- teurs des divers circuits intégrés, connecteurs et autres composants, en direction d'un autre composant, deviendra très complexe et inefficace (augmentant le coût du produit et entraînant une dégradation des performances du produit) si les composants d'une carte de'circuit imprimé ne sont pas positionnés d'une manière optimale, contribue égale- ment à la difficulté de l'obtention d'une implantation optimale. - L'homme de l'art sait qu'il est nécessaire de minimiser les capacités des lignes et que des circuits in- * tégrés et des connecteurs doivent habituellement être pla- cés près des bus auxquels ils sont connectés, et qu'il est nécessaire de minimiser le nombre de changements de direc- tion dans les lignes en cuivre sur chaque couche (du fait que chaque changement de direction exige davantage de place sur la carte). Bien que ces règles fondamentales soient assez simples, l'obtention d'une implantation opti- misée avec un nombre minimal de couches d'une carte de circuit imprimé multicouche, constitue-néanmoins un pro- blème considérable, même lorsqu'on utilise des techniques de conception assistée par ordinateur. On va maintenant décrire quelques-unes des consi- dérations spécifiques qui interviennent dans le placement des principaux ensembles de circuit représentés sur la figure 6G. Le circuit d'interface de VMEbus 13, 20 doit être placé aussi près que possible du connecteur de VMEbus P1, du fait que la spécification du VMEbus fixe une char- ge capacitive maximale qui implique une longueur de piste de cuivre maximale de 5 cm pour chaque conducteur du VMEbus. La mémoire vive statique à deux accès 23 doit être placée près des conducteurs du VMEbus local, 14 et 21. Un second ensemble d'émetteurs-récepteurs de bus 15 et 22 doivent être placés près du VMEbus local 14, 21 et du microprocesseur 17. Il est nécessaire que la mémoire EPROM 26, le circuit d'interruptions 28, la mémoire vive dynamique 24, le temporisateur programmable 25, le cir- cuit ACIA 27 et les coupleurs optiques 37 soient placés aussi près que possible du microprocesseur 17, et que les chemins des lignes ou des pistes de connexion en cuivre soient maintenus aussi simples que possible. Du fait que le microprocesseur 17 est équipé d'un support, c'est un composant haut, ce qui fait que l'emplacement du microprocesseur 17 doit être plus près du bord supérieur de la carte de processeur 10OA que le bord supérieur de la carte fille dont la position est in- diquée par la ligne 87 sur la figure 6A. En plaçant le microprocesseur 17 en position centrale de la partie su- périeure de la carte de processeur 10OA, on peut maintenir à un minimum les longueurs de certaines des lignes bus de microprocesseur 16, 18, et on peut simplifier la réparti- tion de ces lignes. Cependant, les circuits d'interrup- tions 28 et 28A sont connectés au VMEbus et doivent être aussi proches que possible du connecteur P1 de la carte de processeur 10A, et aussi proches que possible descompo- sants IC38 et IC10. Le module de temporisateur programma- ble 25, le contrôleur de mémoire vive dynamique 24A et le circuit de décodage d'adresse de mémoire vive dynamique 24B, doivent être placés de façon que les longueurs des pistes de cuivre des bus 16 et 18 soient minimisées et que leurs chemins soient simples. Le placement illustré ci- dessus pour le microprocesseur 17, la mémoire EPROM 26, la mémoire vive statique 23, le circuit d'interruptions 28,, la mémoire vive dynamique 24 et les coupleurs optiques 37, conduit au cheminement le plus court et le plus serré pour les conducteurs du bus d'adresse de microprocesseur 16, les conducteurs du bus de données de microprocesseur 18,. les conducteurs du VMEbus local 14 et 21 et les conduc- teurs du VMEbus 11, compte tenu des contraintes indiquées ci-dessus, qui sont imposées à l'emplacement du connecteur de VMEbus P1, des critères de capacité maximale des lignes et de la nécessité que le contrôleur d'E/S industriel 10 n'occupe qu'un seul logement de carte du fond de panier VMEbus. Les composants restants de la carte de processeur A sont placés dans les régions qui restent disponibles entre les sections ci-dessus. La carte de processeur 10A comprend approximativement 100 circuits intégrés, ce qui laisse approximativement 40 circuits intégrés, ou plus, à placer sur les deux cartes filles. Les circuits intégrés qui font partie de la mé- moire vive dynamique 24 sont places dans le coin inférieur gauche de la carte de processeur 10A, en partie du fait que les conducteurs de bus d'adresse et de données qui sont.connectés à ces circuits intégrés sont très denses (ce qui fait que les circuits intégrés de mémoire vive dynamique doivent être places selon un motif très régu- lier), et du fait que ces circuits intégrés ne sont pas équipés de supports, et ont donc une faible hauteur et peuvent être placés audessous des, cartes filles. Cette position pour la mémoire vive dynamique 24 est également déterminée en partie par le fait que le circuit de comman- de d'isolation 38B doit être placé près du connecteur de - PIEbus P2. Tous les circuits isolés de façon optique, com- prenant les connecteurs de carte fille P6 et P7, les cou- pleurs optiques 37 et une première section 38A du circuit de commande d'isolation, doivent être placés près du con- necteur P2, et aussi loin qu'il est possible en pratique du connecteur de VMEbus P1. Une seconde section 38B du circuit de commande d'isolation doit étre placée aussi près que possible des coupleurs optiques 37 et du connec- teur P2. Il faut noter que lorsque le circuit d'interface de VMEbus, le circuit d'interface de PIEbus et les con- necteurs de carte fille ont été positionnés, et lorsqu'un espace a été réservé pour les connecteurs sur les cartes filles et le panneau avant, ainsi que ses dispositifs de fixation, environ 25% de l'aire disponible de la carte ont été consommés. Le problème consistait à faire tenir sur les75% restants de l'aire de la carte de processeur tous les circuits à l'exception des circuits d'E/S analo- giques et des circuits d'E/S numériques, compte tenu des contraintes de cheminement des lignes, des contraintes de capacité et des contraintes de hauteur des composants. Les considérations fonctionnelles sont prédomi- nantes dans la répartition des composants entre la carte de processeur 10A et les deux cartes filles d'E/S. Il n'est pas possible de prendre simplement les circuits in- tégrés qui ne tiennent pas sur la carte de processeur 10A et de les placer sur les cartes filles d'E/S, du fait que ceci conduirait à des interconnexions inefficaces et exi- gerait davantage de broches de connecteurs que ce qui se- rait acceptable, augmentant ainsi l'aire de la carte de processeur qui est occupée par des connecteurs, et néces- sistant un cheminement inefficace de lignes de cuivre à la fois sur la carte de processeur et sur la carte fille. On a trouvé que la technique consistant à répartir les composants en plaçant sur la carte de processeur 10A tous ceux qui sont nécessaires pour le processeur, la mémoire et les circuits d'interruptions, et en plaçant tous les circuits d'E/S sur la carte fille d'E/S numérique et la carte fille d'E/S analogique, était très efficace en ce qui concerne la minimisation des exigences relatives aux connecteurs et la minimisation des longueurs d'intercon- nexion et du nombre de couches exigées pour les cartes multicouches, ainsi que pour la commodité de la présenta- tion physique du produit. S On a trouvé que la topographie de la carte fille d'E/S analogique était très dense, mais que la conception de la carte fille d'E/S numérique ne présentait aucune difficulté. La topographie de la carte fille d'E/S numé- rique n'est donc ni représentée ni décrite ici. La figure 7 montre une vue en plan du côté com- posants de la carte fille d'E/S analogique 34. Les réfé- rences RV1, RV2...RV9 et RRV12-RV15 indiquent l'emplace- ment de potentiomètres le long des trois bords 111, 112 et 114 de la. carte fille 34. La figure 7A est un plan de montage à l'échelle, correspondant à une vue en plan du côté composants de la carte fille d'E/S analogique 34. Le Tableau 2 donne les désignations commerciales des divers circuits intégrés qui sont indiqués sur la figure 7A. TABLEAU 2 N DE CIRCUIT DESIGNATION INTEGRE IC1 Double amplificateur opérationnel LF412 IC2 Double amplificateur opérationnel OP227 IC3 CNA 12 bits MP1230 IC4 CNA 12 bits MP1230 IC5 CNA 12 bits MP1230 IC6 CNA 12 bits MP1230 IC7 Octuple bascule 74LS794 IC8 CAN 12 bits ADC 675 IC9 Amplificateur échantillonneur-bloqueur C10o Multiplexeur analogique à 8 entrées MPC8S - IC11 Multiplexeur analogique à 8 entrées MPC8S IC12 Multiplexeur analogique à 8 entrées MPC8S IC13 PAL 16L8 IC14 LF412 IC15 OP227 IC17 Double commutateur bipolaire à deux positions DG303 IC18 Double multivibrateur monostable 74221 IC19 Amplificateur d'instrumentation INA110 IC20 Référence 5 volts ZN050 IC21 Référence 10 volts ZN100 Une contrainte essentielle dans la conception de la carte fille d'E/S analogique 34 a consisté dans le fait que les potentiomètres de cette carte devaient être régla- bles par l'utilisateur pendant le fonctionnement de la carte fille d'E/S analogique 34, sous la commande de la carte de processeur 1OA. Cette exigence a nécessité de placer les potentiomètres RV1-RV15 à la périphérie de la carte fille d'E/S analogique, avec leurs vis de réglage accessibles par un tournevis lorsque la carte fille est enfichée dans la carte de processeur. Une autre contrainte dans la conception de la topographie de la carte fille 34 réside dans le fait que le multiplexeur 43 (figure 2) doit être placé près du connecteur d'E/S P2lqui est désigné par la référence 36A. Le multiplexeur 43 comprend les compo- sants IC10, IC11 et IC12 sur la figure 7A. Une autre con- trainte consiste en ce que les potentiomètres d'ajustement qui sont associés aux convertisseurs numérique-analogique (CNA) 54A-54D doivent être placés près de ces CNA. De façon similaire, les potentiomètres associés au réglage du convertisseur numérique-analogique (CAN) 51 doivent être placés physiquement près de ce dernier. Comme toujours, il existe une exigence consistant en ce que le cheminement sur les diverses couches des lignes de cuivre qui connec- tent les composants doit être maintenu aussi court que possible pour minimiser la capacité et la résistance. Ceci est particulièrement important pour obtenir de bonnes per- formances de circuits analogiques. La carte fille d'E/S analogique 34 et la carte fille d'E/S numérique 33 doivent avoir la même taille, de façon qu'elles puissent être in- terchangées pour des exigences d'E/S différentes, permet- tant ainsi de doubler le nombre de canaux numériques ou le nombre de canaux analogiques. Les amplificateurs-sépara- teurs de sortie de CNA, 55A-55D doivent être placés aussi près que possible des sorties des CNA 54A-54D, qui com- prennent les composants IC1, IC2, IC14, et IC17. IC19 est l'amplificateur d'instrumentation 47, et IC9 est le cir- cuit échantillonneur-bloqueur 50. Comme le montre la figure 6, la carte fille d'E/S analogique 34 est retournée avant d'être montée sur la carte de processeur 10A, de façon que les broches de son connecteur P22 s'adaptent dans les réceptacles du con- necteur P6 ou P7 de la carte de processeur 10A. De façon similaire, les broches des plots de support SP1 et SP2 de la carte fille 34 doivent s'adapter dans les trous de ré- ception de broches des plots SP2 et SP1 de la carte de processeur 10A, ou dans les trous de réception des connec- teurs de plots de support SP4 et SP3 de la carte de pro- cesseur 10A. La figure 7A indique également l'emplacement du multiplexeur 43, qui comprend les composants IC10, ICli et IC12, des convertisseurs numériqueanalogique 54A-54D et du convertisseur analogique-numérique 51. La topographie décrite ci-dessus permet d'obtenir un contrôleur d'E/S industriel intelligent basé sur un mi- croprocesseur Motorola 68000, fonctionnant à 10 mégahertz et comprenant 512 kilooctets de mémoire de programme, 16 kilooctets de mémoire de données à deux accès, 128 kilo- octets de mémoire EPROM, un accès d'interface série RS232, un circuit de génération et de gestion d'interruptions du type VMEbus, et jusqu'à 32 canaux d'entrée/sortie numéri- ques, ou jusqu'à 32 canaux analogiques, en une structure dans laquelle le microprocesseur incorporé sur la carte peut assurer la commande du transfert de données par le VMEbus vers une autre carte de circuit imprimé connectée au VMEbus, ou à partir de cette autre carte, ce qui. réduit de façon extrêmement importante le nombre d'accès au VMEbus qui sont nécessaires pendant des opérations d'E/S. Bien qu'on ait décrit l'invention en considérant un mode de réalisation particulier, l'homme de l'art pour- ra apporter diverses modifications au mode de réalisation décrit, sans sortir du cadre de l'invention. On considère que tous les éléments et opérations qui remplissent prati- quement la même fonction, pratiquement de la même manière, pour obtenir le même résultat, entrent dans le cadre de l'invention. A titre d'exemple, on pourrait supprimer les amplificateurs-séparateurs 15 et 22 et la mémoire vive statique à deux accès 23 en utilisant des circuits et du logiciel supplémentaires pour permettre au VMEbus et au microprocesseur 17 d'utiliser en temps partagé le bus 16, 18. Il serait éventuellement possible de réaliser un con- trôleur d'E/S relativement compétitif ne comportant que deux des quatre éléments comprenant la mémoire morte 26, le circuit ACIA 27, le circuit de gestion d'interruptions 28 et le générateur d'interruptions 28A. REVENDICATIONS 1. Contrôleur d'entrée/sortie (10) prévu pour être connecté à un VMEbus dans un fond de panier (11), ca- ractéris.é en ce qu'il comprend, en combinaison: (a) une carte de processeur (10A) ayant un côté composants et des bords droit, gauche, supérieur et inférieur, comprenant sur le côté composants un premier connecteur (P1) prévu pour être enfiché dans un connecteur de VMEbus dans le fond de panier (11), un premier circuit amplificateur- séparateur (13, 20) connecté au premier connecteur (P1i, un premier bus d'adresse (14) et un premier bus de données (21), tous deux connectés au premier circuit amplificateur- séparateur (13, 20), une mrémoire vive statique à deux accès (23) connectée au premier bus d'adresse (14) et au premier bus de données (21), un second circuit amplifica- teur-séparateur (15, 22) connecté au premier bus d'adresse (14) et au premier bus de données (21), un second bus d'adresse (16) et un second bus de données (18), connectés tous deux au second circuit amplificateurséparateur (15, 22), un microprocesseur (17), une mémoire vive dynamique (24), une mémoire morte programmable électriquement (26), un adaptateur d'interface de communication asynchrone (27), un module de temporisateur programmable (25), un circuit de gestion d'interruptions (28), un circuit de génération d'interruptions (28A), un circuit d'arbitrage et de commande de bus (30), et un circuit d'isolation op- tique (37), tous connectés au second bus d'adresse (16) et au second bus de données (18), un troisième bus d'adresse (12) et un troisième bus de données (12),connec- tés chacun au circuit d'isolation optique (37), et des-second et troisième connecteurs (P6, P7), chacun d'eux étant connecté à la fois au troisième bus d'adresse (12) et au troisième bus de données (12); (b) une première carte fille (34) ayant un côté composants et des bords droit, supérieur, gauche et inférieur, comprenant sur son côté composants un quatrième connecteur (P22), un cinquième connecteur (P21) et un premier circuit d'E/S connecté en- tre les quatrième et cinquième connecteurs; (c) une se- conde carte fille (33) ayant un côté composants et des bords droit, supérieur, gauche et inférieur, comprenant sur son côté composants un sixième connecteur (P22), un septième connecteur (P21), et un second circuit d'E/S connecté entre les sixième et septième connecteurs; et en ce que les côtés composants des première et seconde car- tes filles (34, 33) sont fixés au côté composants de la carte de processeur (10A), parallèlement à ce dernier et à faible distance de lui, le quatrième connecteur (P22) de la première carte fille est enfiché dans le second connecteur (P6) de la carte de processeur (10A) et le si- xième connecteur (P22) de la seconde carte fille est en- fiché dans le troisième connecteur (P7) de la carte de processeur (1OA), à la fois pour connecter électriquement les première et seconde cartes filles (34, 33) au troisiè- me bus d'adresse (12) et au troisième bus de données (12), et pour fixer rigidement les première et seconde cartes filles (34, 33) et la carte de processeur (10A), les cin- quième et septième connecteurs (P21) sont disponibles pour la connexion de conducteurs d'E/S externes respectivement aux première et seconde cartes filles (34, 33), les pre- mière et seconde cartes filles recouvrent une première ré- gion qui comprend approximativement les deux-tiers infé- rieurs du côté composants de la carte de processeur (10A), mais non une seconde région qui comprend approximativement le tiers supérieur du côté composants de la carte de pro- cesseur (10A); le premier connecteur (P1) est placé le long du bord droit de la carte de processeur (10A), en position adjacente à son bord supérieur, le premier cir- cuit amplificateur-séparateur (13, 20) est placé en partie dans la seconde région et en partie dans la première ré- gion, en position adjacente au premier connecteur (P1), la mémoire vive statique (23), une première partie (22) du second circuit amplificateurséparateur et la mémoire morte programmable électriquement (26) sont placées dans la seconde région, de droite à gauche, le long du bord su- périeur de la carte de processeur (10A), le microproces- seur (17) est placé au-dessous de la première partie (22) du second circuit amplificateur-séparateur, une seconde partie (15) du second circuit amplificateur-séparateur est placée entre le microprocesseur (17) et le premier circuit amplificateur-séparateur (13, 20), au-dessous de la mé- moire vive statique; le circuit de gestion d'interruptions (28) et le circuit de génération d'interruptions (28A) sont placés dans la première région, en position adjacente au premier circuit amplificateur-séparateur (13, 20), au- dessous de la seconde partie (15) du second circuit ampli- ficateur-séparateur et au-dessous du microprocesseur (17), le circuit d'arbitrage et de commande de bus (30) est pla- cé au-dessous du circuit de génération d'interruptions (28A) et en position adjacente à ce dernier, le second connecteur (P6) est placé dans la première région, le long du bord inférieur de la carte de processeur (10A), en po- sition adjacente à la partie inférieure du bord droit de cette carte, une première partie du circuit de commande d'isolation.(38B) est placée dans la première région le long de la partie inférieure du bord droit de la carte de processeur (10A), au-dessus du second connecteur, le troi- sième connecteur (P7) est parallèle au second connecteur (P6) et est placé dans la première région, au-dessus de la première partie (38B) du circuit de commande d'isolation, au-dessous du circuit de génération d'interruptions (28A) et du premier circuit amplificateur-séparateur (13, 20), le circuit d'isolation optique (37) est placé dans la pre- mière région, à gauche de la première partie (38B) du cir- cuit de commande d'isolation, entre les second et troisiè- me connecteurs (P6, P7), une seconde partie du circuit de commande d'isolation (38A) est placée dans la première région, à gauche du circuit d'isolation optique (37), et la mémoire vive dynamique (24) est placée dans la premiè- re région, dans le coin inférieur gauche du côté compo- sants de la carte de processeur (10A), à gauche de la se- conde partie (38A) du circuit de commande d'isolation. 2. Contrôleur d'entrée/sortie selon la revendi- cation 1, caractérisé en ce que le quatrième connecteur (P22) est placé le long de la partie supérieure droite de la première carte fille (34) et le cinquième connecteur (P21) est placé le long du bord gauche de la première carte fille (34); et le sixième connecteur (P22) est pla- cé le long de la partie droite du bord supérieur de la seconde carte fille (33) et le septième connecteur (P21) est placé le long du bord gauche de la seconde carte fil- le (33). 3. Contrôleur d'entrée/sortie selon la revendi- cation 2, caractérisé en ce qu'il comprend un panneau de montage allongé (89) qui est fixé au bord gauche de la carte de processeur (10A), le panneau de montage (89) comprenant une plaque allongée perpendiculaire au plan de la carte de processeur (1OA) et s'étendant au-dessus du côté composants de cette dernière, au-dessus de tous les composants qu'elle porte, et au-dessus des première et seconde cartes filles (34, 33), le panneau de montage comportant des première et seconde ouvertures (90, 91) à travers lesquelles on peut accéder respectivement aux cinquième et septième connecteurs (P21.). 4. Contrôleur d'entrée/sortie selon la revendi- cation 3, caractérisé en ce que la première carte fille (34) comprend un circuit d'E/S analogique, comportant un circuit multiplexeur (43) placé dans le coin inférieur gauche de la face composants de cette carte, un ensemble de circuits convertisseurs numérique-analogique (54A-54D) placés en position centrale dans la moitié supérieure du côté composants. de cette carte, un convertisseur analogi- que-numérique (51) placé dans le coin supérieur droit, en position adjacente au quatrième connecteur (P22), et un ensemble de potentiomètres (RV1-RV15) places le long des bords supérieur, droit et inférieur de la première carte fille (34), avec des éléments de réglage faisant saillie vers l'extérieur dans des directions parallèles au plan de la première carte fille (34). 5. Contrôleur d'entrée/sortie selon la revendi- cation 4, caractérisé en ce que la carte de processeur- (10A) comprend un circuit de contrôleur de mémoire vive dynamique (24A, 24B) qui est placé dans la première ré- gion, en position adjacente à la mémoire vive dynamique (24). 6. Contrôleur d'entrée/sortie selon la.revendi- cation 5, caractérisé en ce que la mémoire morte program- mable électriquement (26), la mémoire vive statique (23) et le microprocesseur (17) sont des composants montés sur des supports, dont les parties supérieures s'étendent, à partir de la surface de la carte de processeur (1OA) qui porte les composants, au-delà des surfaces extérieures de composants montés sur la face composants des première et seconde cartes filles (34, 33). 7. Contrôleur d'entrée/sortie selon la revendi- cation 6, caractérisé en ce que le microprocesseur (17) est un microprocesseur du type 68000, la mémoire morte program- mable électriquement (126) comprend 128 kilooctets de mémoire, la mémoire vive statique (23) comprend 16 kilo- octets de mémoire, et la mémoire vive dynamique (24) com- prend 512 kilooctets de mémoire. 8. Contrôleur d'entrée/sortie selon la revendi- cation 7, caractérisé en ce qu'il comprend un huitième connecteur (J9-J11) placé le long de la partie inférieure du bord droit de la carte de processeur (10A), en posi- tion adjacente à la seconde partie du circuit de commande d'isolation. 9. Contrôleur d'entrée/sortie selon la revendi- cation 8, caractérisé en ce que les longueurs du bord gauche et du bord supérieur de la carte de processeur (10A) sont respectivement d'environ 160 nmm et 234 mm. 10. Contrôleur d'entrée/sortie (10) prévu pour être connecté à un bus dans un fond de panier (11), ca- ractérisé en ce qu'il comprend, en combinaison: (a) une carte de processeur (1OA) ayant des bords droit, gauche, supérieur et inférieur, qui comprend un premier connec- teur (P1) prévu pour être enfiché dans un connecteur de VMEbus dans le fond de panier (11), un premier circuit amplificateur-séparateur (13, 20) connecté au premier connecteur (P1), un premier bus d'adresse (14) et un premier bus de données (21), chacun d'eux étant connecté au premier circuit amplificateur-séparateur (13, 20), une mémoire vive statique à deux-accès (23) qui est connectée au premier bus d'adresse (14) et au premier bus de don- nées (21), un second circuit amplificateur-séparateur (15, 22) qui est connecté au premier bus d'adresse (14) et au premier bus de données (21), un second bus d'adres- se (16) et un second bus de données (18), chacun d'eux étant connecté au second circuit amplificateur-séparateur (15, 22), un microprocesseur (17), une mémoire vive (23, 24), une mémoire morte (26), un adaptateur d'interface de communication asynchrone (27), un module de temporisateur programmable (25), un circuit de gestion et de génération d'interruptions (28, 28A), un circuit d'isolation (37), chacun d'eux étant connecté au second bus d'adresse (16) et au second bus de données (18), un troisième bus d'adresse (12) et un troisième bus de données (12), cha- cun d'eux étant connecté au circuit d'isolation (37), et des second et troisième connecteurs (P6, P7), chacun d'eux étant connecté à la fois au troisième bus d'adresse (12) et au troisième bus de données (12); (b) une pre- mière carte fille (34, 33) ayant des bords droit, supé- rieur, gauche et inférieur, comprenant un quatrième con- necteur (P22), un cinquième connecteur (P21) et un pre- mier circuit d'E/S connecté entre les quatrième et cin- quième connecteurs; (c) une seconde carte fille (34, 33) ayant des bords droit, supérieur, gauche et inférieur, comprenant un sixième connecteur (P22), un septième con- necteur (P21) et un second circuit d'E/S connecté entre les sixième et septième connecteurs; et en ce que les première et seconde cartes filles (34, 33) sont fixées parallèlement et à faible distance, le quatrième connec- teur (P22) de la première carte fille est enfiché dans le second connecteur (P6) de la carte de processeur (1OA) et le sixième connecteur (P22) de la seconde carte fille est enfiché dans le troisième connecteur (P7) de la carte de processeur (10A), à la fois pour connecter électriquement les première et seconde cartes filles (34, 33) au troi- sième bus d'adresse (12) et au troisième bus de données (12), et pour fixer rigidement les première et seconde cartes filles (34, 33) et la carte de processeur (10A), les cinquième et septième connecteurs (P21) sont disponi- bles pour la connexion de conducteurs d'E/S externes res- pectivement aux première et seconde cartes filles (34, 33), les première et seconde cartes filles (34, 33) re- couvrent une première région qui comprend approximative- ment les deux-tiers inférieurs du côté composants de la carte de processeur (10A), mais non une seconde région qui comprend approximativement le tiers supérieur du côté composants de la carte de processeur (10A); le premier connecteur (P1) est placé le long du bord droit de la carte de processeur, en position adjacente à son bord su- périeur, le premier circuit amplificateur-séparateur (13, ) est placé en partie dans la seconde région et en par- tie dans la première région, en position adjacente au premier connecteur (P1), une première partie de la mémoi- re vive (23), une première partie (22) du second circuit amplificateurséparateur et la mémoire morte (26) sont placées dans la seconde région, de droite à gauche, le long du bord supérieur de la carte de processeur (10A), le microprocesseur (17) est placé au-dessous de la pre-- mière partie (22) du second circuit amplific'ateur-sépara- teur, une seconde partie (15) du second circuit amplifi- cateur-séparateur est placée entre le microprocesseur (17) et le premier circuit amplificateur-séparateur (13, 20), au-dessous de la mémoire vive (23); le circuit de gestion et de génération d'interruptions (28, 28A) est placé dans la première région, en position adjacente au premier circuit amplificateur-séparateur (13, 20), le second connecteur (P6) est placé dans la première région, le long du bord inférieur de la carte de processeur (10A), en position adjacente à la partie inférieure du bord droit de cette carte, une première partie (38B) du cir- cuit de commande d'isolation est placée dans la première région, le long de la partie inférieure du bord droit de la carte de processeur, audessus du second connecteur (P6), le troisième connecteur (P7) est parallèle au se- cond connecteur (P6) et est placé dans la première ré- gion, au-dessus de la première partie (38B) du circuit de commande d'isolation, au-dessous du circuit de gestion et de génération d'interruptions (28, 28A) et du premier circuit amplificateur-séparateur (13, 20), le circuit d'isolation (37) est placé dans la première région, à gauche de la première partie (38B) du circuit de commande d'isolation, entre les second et troisième connecteurs (P6, P7), une seconde partie (38A) du circuit de commande d'isolation est placée dans la première région,-à gauche du circuit d'isolation (37), et une seconde partie de la mémoire vive (24) est placée dans la première région, dans le coin inférieur gauche du c6té composants de la carte de processeur (10A), à gauche de la seconde partie (38A) du circuit de commande d'isolation. 11. Contrôleur d'entrée/sortie prévu pour être connecté à un bus externe dans un fond de panier (11), caractérisé en ce qu'il comprend: (a) une carte de pro- cesseur (10A) comprenant un microprocesseur (17), une mémoire à deux accès (23), une mémoire vive (24), une mémoire morte (26), des premier et second circuits am- plificateurs-séparateurs de bus (13, 20; 15, 22), un circuit d'interruptions (28, 28A), et des premier et se- cond connecteurs (P1, P6), le premier connecteur (P1) et le premier circuit amplificateur-séparateur de bus (13, ) connectant le bus externe à un premier bus (14, 21), le second circuit amplificateur-séparateur de bus (15, 22) connectant le premier bus (14, 21) à un second bus (16, 18), la mémoire à deux accès (23) étant connectée au premier bus (14, 21), la mémoire vive (23), la mémoire morte (26), le microprocesseur (17) et le circuit d'in- terruptions (28, 28A) étant tous connectés au second bus (16, 18), et un circuit d'isolation (37) connectant le second bus (16, 28) à un troisième bus (12), le second connecteur (P6) étant connecté au troisième bus (12); (b) une carte fille (34, 33) comprenant des troisième et quatrième connecteurs (P22, P21) et un premier circuit d'entrée/sortie connecté entre les troisième et quatrième connecteurs (P22, P21), le troisième connecteur (P22) sur la carte fille étant enfiché dans le second connecteur (P6) sur la carte de processeur (10A), pour fixer de fa- çon rigide la carte fille à la carte de processeur (10AI, parallèlement à cette dernière et à faible distance d'el- le, de façon que le contrôleur d'entrée/sortie soit suf- fisamment mince pour tenir dans un seul logement de carte du fond de panier (11). 12. Contrôleur d'entrée/sortie selon la revendi- cation 11, caractérisé en ce que la distance de la surfa- ce extérieure de la carte fille (34, 33) enfichée, jusqu'à la surface extérieure de la carte de processeur (10A) est d'environ 10 millimètres. 13. Contrôleur d'entrée/sortie selon la revendi- cation 12, caractérisé en ce qu'il comprend un cinquième connecteur (P7) sur la carte de processeur (10A), et une seconde carte fille (34, 33) comprenant des sixième et septième connecteurs (P22, P21), et un second circuit d'entrée/sortie connecté entre les sixième et septième connecteurs (P22, P21), la seconde carte fille (34, 33) étant enfichée sur la carte de processeur et fixée rigi- dement à cette dernière; et en ce que les première et seconde cartes filles (34, 33) recouvrent ensemble une première région approximativement égale aux deux-tiers de l'étendue du côté composants de la carte de processeur (10A), le microprocesseur (17) et la mémoire morte (26) sont placés dans la seconde région, à l'extérieur de la première région et en position adjacente à la seconde carte fille, et la mémoire morte (26) et le microproces- seur (17) sont insérés dans des supports et ont des sur- faces supérieures qui s'étendent trop loin vers le haut à partir de la carte de processeur (10A) pour laisser un dégagement par rapport aux surfaces de composants et de connecteurs qui sont fixés sur le côté composants des cartes filles (34, 33) enfichées. 14. Contrôleur d'entrée/sortie selon la revendi- cation 13, caractérisé en ce que la première carte fille est une carte fille d'entrée/sortie analogique (34) qui comprend un circuit multiplexeur analogique (43) connecté au quatrième connecteur (P21), et des moyens pour connec- ter la sortie du multiplexeur analogique (43) à l'entrée du convertisseur analogique-numérique (51), tandis que les sorties du convertisseur analogique-numérique (51) sont connectées au troisième connecteur (P22). 15. Contrôleur d'entrée/sortie selon la revendi- cation 13, caractérisé en ce que la première carte fille est une carte fille d'entrée/sortie numérique (33) qui comprend un ensemble de circuits d'enregistrement de don- nées numériques, des amplificateurs-séparateurs de sortie numériques, des circuits récepteurs et des circuits logi- ques de commande numériques. 16. Contrôleur d'entrée/sortie prévu pour la connexion à un bus externe dans un fond de panier (11), caractérisé en ce qu'il comprend: (a) une carte de pro- cesseur (10A) comprenant un microprocesseur (17), une mémoire vive (23, 24), une mémoire morte (26), un circuit amplificateur-séparateur de bus (15, 22), un circuit d'interruptions (28, 28A), et des premier et second con- necteurs (P1, P6), le premier connecteur (P1) et le cir- cuit amplificateur-séparateur de bus (15, 22) connectant le bus externe à un premier bus (16, 18), la mémoire vive (23, 24), la mémoire morte (26), le microprocesseur (17) et le circuit d'interruptions (28, 28A) étant tous connec- tés au premier bus (16, 18), et un circuit d'isolation (37) qui connecte le premier bus (16, 18) à un second bus (12), le second connecteur (P6) étant connecté au second bus (12); et (b) une carte fille (34, 33) comprenant des troisième et quatrième connecteurs (P22, P21) et un pre- mier circuit d'entrée/sortie connecté entre les troisième et quatrième connecteurs (P22, P21), le troisième connec- 25. teur (P22) sur la carte fille étant enfiché dans le se- cond connecteur (P6) sur la carte de processeur (10A) pour fixer rigidement la carte fille à la carte de pro- cesseur, parallèlement à cette dernière et à faible dis- tance d'elle, de façon que le contrôleur d'entrée/sortie soit suffisamment mince pour tenir dans un seul logement de carte du fond de panier (11).