FR 2616245 A1 19881209 FR 8707747 A 19870603 DETECTEUR DE PARITE POUR SIGNAUX BINAIRES MULTIPLEXES DESCRIPTION La présente invention a pour objet un détecteur de parité pour un signal numérique S(t) composé d'un ensemble de N signaux binaires S (t), 1 L'invention concerne aussi bien Les signaux binaires multiplexés bit à bit, que bloc à bloc. Le détecteur de parité de L'invention peut être utilisé pour tous les signaux binaires multiplexés, quel que soit le support de transmission employé. Le détecteur de parité de l'invention trouve une application notamment dans les liaisons sous-marines par fibres optiques. Pour illustrer l'invention, on se placera, à titre d'exemple, dans le cadre de cette application dans la suite de la description. Des liaisons sous-marines par fibres optiques d'une longueur de 100 km environ sont déjà en exploitation, notamment dans les ,les Canaries et entre l'Angleterre et la 6algique. Une liaison d'une longueur de 400 km est également en cours de réalisation, et des liaisons transatLantiques sont en projet. On sait que le signal optique transmis dans les fibres optiques s'atténue avec la distance parcourue, et qu'il est donc nécessaire de placer des répéteurs à intervalles réguliers sur La liaison pour régénérer périodiquement le signal. Dans les liaisons actuellement en exploitation, ces répéteurs sont disposés environ tous les 40 kilomètres. Ces répéteurs ont non seulement pour fonction de régénérer le signal, mais également d'estimer Le taux d'erreur dans le signal reçu, ceci afin de pouvoir détecter une défaillance dans un tronçon de la liaison. Il est d'autre part important que les stations terminales (à terre) puissent communiquer avec les répéteurs, et si possible sans perturber la transmission du signal de l'exploitant, afin d'assurer une maintenance préventive. Dans les liai sons sous-marines existantes, et dans certaines Liai sons sous-marines en projet, le signal transmis par fibres optiques est un signal binaire non multiplexé dans La partie immergée. Ce signal est composé d'une suite de blocs, chaque bloc comportant un ensemble de n bits de données, suivi d'un bit de parité associé. Un tel signal est dit de format nB/1P. Un premier circuit connu d'estimation du taux d'erreur en Ligne pour un signal binaire non multiplexé est représenté sur la figure 1. Ce circuit comprend une première branche pour régénérer correctement le signal reçu, une deuxième branche pour dégrader volontairement le signal reçu, et une porte OU EXCLUSIF pour comparer les signaux délivrés par les deux branches. La première branche comprend une bascule bistable 2 qui reçoit sur son entrée de donnée D le signal binaire S(t) reçu de la ligne. La deuxiéme branche comprend également une bascule bistable 4, mais le signal binaire S(t) est reçu à travers un pont de pclarisation comprenant un condensateur 6, une résistance 8 et une résistance 9 qui modifie l'instant de décision et entrain une dégradation éventuelle de ce signal. Un même signal d'horloge h(t) est appliqué sur les entrées d'horloge CK des deux bascules 2, 4. Le signal d'horloge est appliqué à la bascule 4 par l'intermédiaire d'une résistance 10 qui permet de dégrader volontairement ce signal d'horloge. Une porte OU EXCLUSIF 12 reçoit les signaux délivrés par les deux bascules 2, 4. Le signal E(t) délivré par la porte logique 12 comporte une impulsion à chaque fois que les signaux délivrés par les deux branches sont différents. Le nombre d'impulsions contenues dans le signal E(t) par unité de temps permet donc d'estimer le taux d'erreur dans le signal reçu s(t). Un deuxième circuit connu pour la détection de violation de parité (et d'estimation du taux d'erreur) dans un signal binaire non multiplexé est représenté sur la figure 2. Ce circuit transforme un signal de format nEt1P en un signal de format nB/1C dans lequel le bit C, qui vient remplacer le bit de parité P, est constant en l'absence d'erreur et change d'état lors d'une erreur. Le circuit représenté. sur la figure 2 est conçu pour traiter les signaux S(t) de type NRZ. Ce signal est d'abord converti en un signal de type RZ par l'intermédiaire d'une porte ET 14 qui reçoit le signal S(t) et un signal d'horloge h(t). Le signal délivré par la porte ET 14 est appliqué sur l'entrée d'horloge CK d'une bascule bistable 16. La sortie inverseuse Qet l'entrée de donnée D de cette bascule sont reliées entre elles. Le signal R(t) de format nB/1C est délivré par la sortie noninverseuse Q de la bascule 16. Les figures 3a et 3b représentent respectivement l'allure des signaux S(t) et R(t). Le signal S(t) se compose d'une suite de blocs comprenant chacun n bits de données suivis d'un bit de parité P associé. De même, le signal R(t) se compose d'une suite de blocs comprenant n bits suivis d'un bit de contrôle C. En l'absence d'erreur dans le signal S(t), le bit de contrôle C garde une valeur constante. En revanche, lorsqu'une erreur apparaît dans Le signal S(t), le bit de contrôle C change d'état. Ainsi, dans La figure 3b, le bit de contrôle C passe de la valeur "O" à la valeur "1" après l'apparition d'une erreur en 18 dans le signal S(t). Le nombre de transitions d'états du bit de contrôle C du signal R(t) correspond au nombre de violations de parité dans le signal S(t). Lorsque ces violations sont involontaires, on peut donc en déduire Le taux d'erreur respectif ; dans le cas contraire, ces violations volontaires permettent d'assurer un transport d'informations (par périodicité, modulation ou codage) dans S(t), sans perturber le signal de l'exploitant. Le circuit représenté sur la figure 2 est conçu pour détecter les erreurs de parité dans un signal binaire non multiplexé. Cependant, le circuit traitant indépendamment les uns des autres chaque bloc du- signal binaire reçu, il pourrait également être utilisé pour détecter les erreurs de parité dans un signal numérique multipLexé, dans lequel les signaux binaires seraient multiplexés bloc à bloc. En effet, ce signal numérique multiplexé serait constitué d'une suite de blocsindépendants tes uns des autres. En revanche, Le circuit ne peut être utilisé ni pour estimer le taux d'erreur, ni pour recevoir une information transmise par violation volontaire de parité dans un signal numérique multiplexé dans lequel les signaux binaires composants sont multiplexés bit à bit, car alors les bits de données d'un bloc et le bit de parité associé ne sont plus consécutifs dans le signal multiplexé. Or, dans les futures liaisons sous-marines par fibres optiques, telles que les liaisons transatlantiques, des unités de branchement actives en mer sont prévues pour permettre le multiplexage de signaux binaires provenant de stations terminales différentes. Sur ces liaisons sous-marines, les signaux binaires pourront être multiplexés bit à bit, ou bloc à bloc. Les circuits connus ne permettent donc pas d'estimer le taux d'erreur dans un signal multiplexé bit à bit, ce qui constitue un inconvénient important notamment dans le domaine des liaisons sous-marines par fibres optiques. L'invention a pour but de contrôler l'information de parité contenue dans un signal multiplexé composé d'une pluralité de signaux binaires defo-rmat n B/1P, n2B/1P, N3B/1P, ..., où n 1 2 3 1 n2, n3, ..., sont des entiers de valeurs éventuellement différentes. L'invention vise les signaux binaires multiplexés bloc à bloc, mais également les signaux binaires multiplexés bit à bit. L'invention a également pour objet un détecteur de parité qui soit simple à réaliser. De manière précise, l'invention a pour objet un détecteur de parité pour un signal numérique S(t) composé de N signaux binaires multiplexés S (t), S (t), ..., S (t), chaque 1 2 N signal binaire S (t) étant constitué d'une suite de blocs comprenant chacun un ensemble de bits de données suivi d'un bit de parité, deux bits consécutifs d'un même bloc d'un signal S (t) étant distants de m bits dans le signal multiplexé, ledit détecteur de parité étant caractérisé en ce qu'il comprend - un moyen de calcul de parité comprenant une première et une seconde entrées, ledit signal numérique multiplexé S(t) étant appliqué sur ladite première entrée, ledit moyen de calcul délivrant un signal R(t) dont chaque bit est représentatif de la parité des bits appliqués sur les deux entrées, - un moyen à retard comprenant une entrée reliée à la sortie du moyen de calcul de parité et une sortie reliée à la seconde entrée du moyen de calcul de parité et produisant un retard de mT, où T est la longueur d'une cellule de bit du signal S(t). Selon un premier mode de réalisation, correspondant au cas où les signaux binaires sont multiplexés bloc à bloc, Le moyen a retard provoque un retard de T, c'est-à-dire de 1 bit. Selon un second mode de réalisation, correspondant au cas où les signaux binaires sont multiplexés bit à bit, le moyen å retard provoque un retard de N.T, où N est le nombre de signaux b mairen multiplexés. Les caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif mais non limitatif en référence aux dessins annexés, sur lesquels - la figure 1, déjà décrite, illustre un premier circuit connu d'estimation du taux d'erreur dans un signal binaire, - la figure 2, déjà décrite, illustre un second circuit pour l'estimation du taux d'erreur dans un signal numérique de format nB/1P, - les figures 3a et 3b, déjà décrites, illustrent schématiquement l'allure d'un signal numérique de format nB/1P, et d'un signal R(t) correspondant délivré par le circuit de La figure 2, - La figure 4 est une représentation schématique du détecteur de parité de l'invention, - la figure 5 illustre un mode de réalisation du détecteur de parité de l'invention, pour estimer le taux d'erreur, ou localiser les bits de parité, dans un signal binaire non multiplexé ou dans un signal composé de signaux binaires multiplexés bloc à bloc, - les figures 6a et 6b illustrent schématiquement l'allure d'un signal binaire S(t) composé de plusieurs signaux binaires multiplexés bloc à bloc, et le signal R(t) correspondant délivré par le circuit de la figure 5, - la figure 7 illustre un mode de réalisation du détecteur de parité de l'invention pour L'estimation du taux d'erreur, ou la localisation des bits de parité, dans un signal composé d'une pluralité de signaux binaires multiplexés bit à bit, et - les figures 8a et 8b illustrent schématiquement l'allure d'un signal binaire composé d'une pluralité de signaux binaires multiplexés bit à bit, et le signal R(t) correspondant délivré par le circuit de la figure 7. On a représenté schématiquement sur la figure 4 la structure générale du détecteur de parité de l'invention. Celuici comprend un moyen de calcul de la parité 20 et un moyen à retard 22. Le moyen de calcul de la parité 20 comporte deux entres pour recevoir un signal numérique S(t), dont on désire évaluer ou localiser les erreurs, et un signal numérique R(t-mT). Le débit de chacun de ces signaux numériques est de T bits par seconde. Le moyen de calcul de la parité 20 délivre un signal numérique, ayant un débit de T bits par seconde, dans lequel chaque bit est représentatif de la parité de deux bits reçus en entrée. Le moyen à retard 22 comporte une entrée reliée à la sortie du moyen de calcul de la parité 20 et une sortie reliée à la seconde entrée du moyen de calcul de la parité 20. Ce moyen à retard 22 produit un retard de mT, c'est-à-dire un retard de m bits du signal reçu en entrée. La valeur de m dépend du signal multiplexé S(t). Elle est égal-e à la distance, dans le signal multiplexé, entre deux bits qui appartiennent au bloc et qui seraient consécutifs dans ce bloc, si le signal contenant ce bloc n'était pas multiplexé. Ainsi, dans le cas d'un multiplexage bloc à bloc, les deux bits sont consécutifs dans le signal multiplexé ; m est alors égal à 1. Dans le cas du multiplexage bit à bit de N signaux binaires, deux bits consécutifs d'un même bloc sont séparés par N-1 bits dans le signal multiplexé ; m est alors égal à N. On a représenté sur la figure 5 un mode de réalisation du détecteur de parité de l'invention dans le cas du multiplexage bloc à bloc. Ce détecteur de parité comprend un moyen de calcul de la parité constitué d'une porte OU-EXCLUSIF 24, et un moyen à retard constitué d'une bascule bistable de type D 26. La fréquence du signal d'horloge h(t) appliqué sur l'entrée d'horloge CK de La bascule 26 a une fréquence égale à 1/T, égale au débit binaire dans le signal S(t). Le signal multiplexé S(t) se compose d'une pluralité de signaux de format n B/1P, n B/1P, n B/1P, ... composes chacun i 2 3 d'une suite de blocs. A titre d'exemple, on a représenté sur la figure 6a un signal multiplexé S-(t) constitué de trois signaux S (t), S (t) et S (t). Le signal S(t) a donc le format suivant 1 2 3 k k k k+1 k+1 k+1 k+2 .., B1, ..., Bn1 ..., p, B1, ..., Bn2, Pk+1, B1, ..., n2 1 k+2 k+2 k+3 k+3 k+3 B ,P ,B . P . ,P n3 1 ..., n1 ou B représente le bit de donne de rang j dans le bloc i du j i signal multiplexé S(t), et P est le bit de parité associé au bloc i.Les blocs ont des longueurs égales à n +1, n +1 ou n +1 1 2 3 selon que ce sont des blocs des signaux binaires S (t), 52(t) ou 5 (t). 3 Le signal R(t) délivré par la porte OU-EXCLUSIF 24 (figure 5) est constitué par la suite k k k k+1 k+1 k+1 k+2 R1, ..., Rn2 R 1 1 R1 R , ..., R , R1 R 1 n2 i k+2 k+2 k+3 k+3 k+3 R 3 , R , ..., R1 * --, R R, n3 n3+1 I ni ni+1 k k k+1 k+1 k+2 k+2 k+3 k+3 où R =C , R =C , R =C , R =C n1+1 n2+1 n3+2 n1+3 Par construction, le signal R(t) est lié au signal S(t) par la relation suivante : k k k R =p(B R ) i i-1 ou p est La fonction parité, c'est-à-dire L'addition modulo 2. De cette relation, on peut déduire k+1 k+1 k+1 k+1 k C = p(P , B 2 ..., B , C ) n2 i k+1 k qui montre que la relation C =C est vérifiée si et seulement si la relation k+1 k+1 k+1 P = p(B , ..., B ) n2 i est vérifiée. k k+1 Le signal constitué par la suite des bits C , C change donc d'état lorsqu'une erreur existe dans un bloc. Ainsi, dans le signal R(t) représenté sur la figure 6b, produit à partir du signal multiplexé S(t) représenté sur la k k+1 figure 6a, les valeurs différentes des bits C et C indiquent que le bloc k+1 du signal multiplexé S(t) contient un bit erroné. Il en est de même pour le bloc k+5 du signal multiplexé S(t). Dans le mode de réalisation représenté dans la figure 5, le détecteur de parité de L'invention s'applique au multiplexage bloc à bloc. On a représenté sur la figure 7 un second mode de réalisation du détecteur de parité de l'invention, correspondant à un multiplexage bit à bit. Ce détecteur comprend un moyen de calcul de la parité constitué par une porte OU-EXCLUSIF 24, et un moyen à retard constitué par un ensemble de N bascules bistables 26 . ..., 26, ... 26 . On peut choisir, comme signal de sortie du détecteur de N parité, le signaL R(t) déLivré par la porte OU-EXCLUSIF 24 ou, de préférence, le signal R(t-i.T) délivré par l'une des bascules 26 de façon à obtenir aisément des bits constants sur une durée T. Le détecteur de parité représenté sur la figure 7 s'applique à un signal multiplexé S(t) résultant d'un multiplexage bit à bit de N signaux binaires constitués chacun d'une suite de blocs. Les formats n B/1P des signaux binaires S (t), 1 On a représenté sur la figure 8a l'allure du signal multiplexé S(t). Dans ce signal, deux bits de parité de deux blocs successifs d'un même signal binaire S (t) sont distants de (n +1).N bits. La périodicité d'un bit de parité d'un signal binaire particulier dépend donc du format de ce signal. Par construction, La porte OU-EXCLUSIF 24 du détecteur de parité représentée sur la figure 7 délivre un bit dont la valeur est égale à la parité de la somme de deux bits d'un même signal binaire. Le détecteur de parité représenté sur la figure 7 est donc fonctionnellement identique ç un dispositif comprenant un détecteur de parité pour chaque signal S (t) dans lequel les signaux délivrés par chacun des détecteurs de parité seraient ensuite multiplexés bit à bit. Il en résulte que lorsqu'une erreur apparait sur un bit d'un signal, seul le résultat du traitement sur ce signal est affecté. Ceci apparait clairement sur le signal R(t) qui est représenté schématiquement sur la figure 8b. Sur cette figure, on a indiqué les valeurs successives des bits C correspondant au bit de parité P . L'apparition d'une erreur dans le signal S (t) i i en 28, dans le signal multiplexé S(t),- entraine un changement d'état du bit C en 30 dans le signal R(t). En revanche, une erreur apparaissant sur un bit du signal S (t) n'ent ra ine -pas un changement d'état des bits C , pour i- différent de 1. De manière classique, des informations de service peuvent etre transmises avec chaque signal S;(t), soit par violations volontaires périodiques, modulées ou non, soit par codage de la parité. Le détecteur de l'invention permet de détecter en ligne ces violations ou ce codage, c'est-à-dire sans qu'il soit nécessaire de démultiplexer les signaux. Il permet également de distinguer les signaux S (t) entre eux par une détection en ligne, lorsque ces signaux ont des formats n B/1P différents. Enfin, le contrôle en ligne du respect ou non de la parité permet de localiser les bits de parité dans chaque signal S (t). REVENDICATIONS 1. Détecteur de parité pour un signal numérique S(t) composé de N signaux binaires multiplexes S (t), S (t), i 2 S (t), chaque signal binaire S.(t) étant constitué d'une suite de N blocs comprenant chacun un ensemble de bits de données suivi d'un bit de parité, deux bits consécutifs d'un même bloc d'un signal S (t) étant distants de m bits dans le signal multiplexé, ledit détecteur de parité etant caractérisé en ce qu'il comprend - un moyen de calcul de parité (20, 24) comprenant une première et une seconde entrées, Ledit signal numérique multiplexé S(t) étant appliqué sur ladite première entrée, ledit moyen de calcul délivrant un signal R(t) dont chaque bit est représentatif de la parité des bits appliqués sur les deux entrées, - un moyen à reta-rd (22, 26, 26 -26 ) comprenant une i N entrée reliée à la sortie du moyen de calcul de parité et une sortie reliée à la seconde entrée du moyen de calcul de parité, produisant un retard de mT où T est la Longueur d'une cellule de bit du signal S(t). 2. Détecteur de parité selon la revend'cation 1, pour un signal numérique multiplexé S(t) composé de N signaux binaires S (t), ..., S (t) multiplexés bloc à bloc, caractérisé en ce que 1 N le retard est égal à T. 3. Détecteur de parité selon la revendication 1 pour un signal numérique multiplexé S(t) composé de N signaux binaires S (t), ..., S (t) multiplexés bit à bit, caractérisé en ce que le 1 N retard est égal à N.T. 4. Détecteur selon La revendication 1, caractérisé en ce que le moyen de calcul de parité est une porte OU-EXCLUSIF. 5. Détecteur selon la revendication 2, caractérisé en ce que le moyen à retard est une bascule bistable (26). 6. Détecteur selon la revendication 3, caractérisé en ce que le moyen à retard est une suite de N bascules bistables (26 , ..., 26 ) disposées en série. 1 N