FR 2599527 A1 19871204 FR 8607570 A 19860527 Ensemble de mémoires dynamiques et dispositif de commande d'un tel ensemble L'invention se rapporte aux mémoires dynamiques DRAM (dynamic random access memory). Ces mémoires sont adressées, par exemple par 16 bits d'adresses, les adresses étant multiplexées en deux groupes, l'un pour les adresses de rangées et l'autre pour les adresses de colonnes. Le multiplexage des adresses entraine la mémorisation des adresses à l'aide d'un signal RAS d'échantillonnage des rangées pour les adresses rangées et d'un signal CAS d'échantillonnage des colonnes pour les adresses colonnes. Les mémoires dynamiques nécessitent des cycles de rafraichissement des données mémorisées qui se font par une impulsion RAS, ce qui régénère toutes les données ayant la même adresse de rangée.Dans les applications les largeurs des impulsions RAS et CAS au niveau bas sont incompressibles et doivent donc être respectées, et il est également nécessaire de respecter un temps de précharge TRP avant une opération. Le temps de cycle d'une mémoire, c'est-à-dire le temps qui s'écoule entre deux accès consécutifs est constitué par une impulsion RAS au niveau O suivi d'un retour au niveau 1 pendant un certain temps qui est le temps de précharge. Ce temps de cycle impose donc le nombre d'opérations lecture et/ou écriture de la mémoire dans un temps donné. Pour obtenir une capacité mémoire importante on utilise plusieurs mémoires d'une capacité donnée ; par exemple un ensemble mémoire d'une capacité mémoire de 512 Kmots de 32 bits chacun peut être réalisée par deux mémoires 256 Kmots de 32 bits, et cette capacité mémoire peut être augmentée par adjonction d'autres mémoires de 256 Kmots de 32 bits ; les signaux d'échantillonnage de rangée RAS et de colonne CAS sont appliqués à toutes les mémoires de l'ensemble mémoire. L'invention a pour but d'augmenter le nombre d'opérations de lecture et/ou d'écriture dans un ensemble mémoire dans un temps donné. L'invention a pour objet un ensemble de mémoires dynamiques etbun dispositif de commande d'un tel ensemble de mémoires, le dispositif de commande étant relié à une base de temps et piloté par un processeur auquel il est relié par un bus d'adresses, un bus de sortie de données et un bus d'entrée de données, caractérisé par le fait que l'ensemble de mémoires comporte au moins un bloc mémoire ayant une première mémoire adressée par des adresses paires et une deuxième mémoire adressée par des adresses impaires, que le dispositif de commande comprend un circuit interface et une unité de commande ayant une unité logique d'adressage et un dispositif de commande séquentiel, que le circuit interface est relié d'une part à l'unité logique d'adressage par un bus d'adresse, un premier bus de demande d'accès au bloc mémoire et un second bus d'accusé de réception, et d'autre part aux première et deuxième mémoires par une liaison d'adresses acheminant pour des opérations de lecture et d'écriture des adresses délivrées par le processeur, lesdites adresses ne comportant pas, sur la liaison d'adresses, de bit de poids faible, que le dispositif de commande séquentiel est relié en entrée au bus d'adresses et en reçoit un bit de poids faible des adresses et est relié d'une part à la première mémoire par une première ligne rangée et une première ligne colonne pour échantillonnage des rangées et colonnes de ladite première mémoire, lorsque le bit d'adresse de poids faible a la valeur 0, et d'autre part à la deuxième mémoire par une deuxième ligne rangée et une deuxième ligne colonne pour échantillonnage des rangées et colonnes de ladite deuxième mémoire lorsque le bit d'adresse de poids faible a la valeur 1, ladite première ligne rangée délivrant un signal d'échantillonnage rangée pour un rafratchissement à une adresse paire, ladite deuxième ligne rangée délivrant un signal d'échantillonnage rangée pour un rafraîchissement à une adresse impaire, et que les première et deuxième mémoires sont reliées par un bus de données à l'unité logique d'adressage. Lorsque la capacité mémoire nécessaire est importante on utilise des blocs mémoires ayant chacun une première et une deuxième mémoires pour constituer un ensemble de mémoires ayant la capacité requise. Pour un ensemble de mémoires ayant par exemple une capacité de 4,096 mégamots le processeur délivre des adresses comportant chacune 22 bits, ledit ensemble de mémoire comportant 8 blocs mémoires, chaque bloc mémoire ayant une capacité de 512 000 mots, soit 256 000 mots pour chacune des première et deuxième mémoires. Le bit d'adresse de poids faible est utilisé dans le dispositif de commande pour commander la génération des signaux d'échantillonnage RAS0 et CASO ou RAS1 et CAS1 selon qu'il a la valeur 0 ou la valeur 1, ces signaux d'échantillonnage étant appliqués dans tous les blocs à la première ou à la deuxième mémoire. Les trois bits d'adresse de poids forts sont utilisés pour adresser un bloc mémoire parmi huit, et les autres bits d'adresse sont appliqués dans les blocs aux premières et deuxièmes mémoires. Le dispositif de commande délivre également, à tous les blocs mémoires, et sur ordre du processeur, un signal d'écriture ou un signal de lecture qui est validé uniquement dans le bloc mémoire validé par les bits d'adresse de poids forts, et appliqué après validation à un registre d'-écriture ou un registre de lecture du bloc mémoire, pour validation du registre correspondant ; mais dans ce bloc mémoire seule la mémoire qui reçoit des signaux d'échantillonnage de rangées et de colonnes est concernée par l'opération d'écriture ou de lecture. Il est courant d'avoir des opérations de lecture et/ou d'écriture à des adresses successives, c'est-à-dire qui ne différent que d'une unité ; ceci est notamment le cas dans les centraux de télécommunication à commande centralisée. Dans les solutions connues l'accès à la mémoire doit tenir compte du temps de précharge, ce qui pénalise le temps de cycle. L'invention permet de s'affranchir de ce temps de précharge grâce à l'utilisation des deux mémoires, la première mémoire correspondant aux adresses paires et la deuxième mémoire correspondant aux adresses impaires, de sorte qu'une mémoire étant adressée toutes les deux opérations, la précharge d'une mémoire est effectuée pendant le temps de l'opération sur l'autre mémoire, et le passage d'une opération à l'autre peut se faire sans avoir à tenir compte de ce temps de précharge. Le dispositif de commande qui délivre des signaux d'échantillonnage de rangées RAS et de colonnes CAS pour chaque mémoire, tient-donc compte de la parité de l'adresse délivrée par le processeur de la commande centralisée. Le dispositif de commande de l'invention délivre donc des premiers signaux d'échantillonnage de rangées RAS0 et de colonnes CASO lorsque l'adresse est paire, et des seconds signaux d'échantillonnage de rangées RAS1 et de colonnes CAS1 lorsque l'adresse est impaire, pour échantillonnage des rangées et colonnes de la première et de la deuxième mémoire, respectivement. L'invention sera mieux comprise par la description qui va suivre d'un exemple de réalisation illustré par les figures annexées dans lesquelles - la figure 1 représente le dispositif de l'invention, - la figure 2 représente une unité logique d'adressage du dispositif de la figure 1, - la figure 3 représente un circuit de rafraichissement des mémoires du dispositif de la figure 1, - les figures 4A et 4B représentent un dispositif de commande séquentiel du dispositif de la figure 1, - les figures SA et 5B représentent un circuit interface du dispositif de la figure 1, - la figure 6 représente un bloc mémoire du dispositif de la figure 1, - les figures 7, 8 et 9 sont des diagrammes de signaux dans différents exemples d'enchainement de cycles d'opérations, la figure 7 étant relative à un enchainement de cycles d'écriture, de lecture et d'écriture, - la figure 8 étant relative à un enchaînement de cycles d'écriture, de rafraîchissement et de lecture, - la figure 9 étant relative à un autre enchaînement de cycles d'écriture, de rafraîchissement et de lecture. Le dispositif de commande de mémoires dynamiques de l'invention, représenté figure 1, comporte une unité de commande UC, un circuit interface I, un ensemble mémoire EM constitué de p blocs mémoires BMO à BM7, et une base de temps BT. La base de temps BT est pilotée par un signal d'horloge HMO+ de fréquence 16 MHz et délivre - un signal d'horloge HMO- qui est le signal d'horloge HMO+ inversé, - des signaux d'horloge HO, HO- et HOR de fréquence 16 MHz, le signal HO correspondant au signal HMO+ retardé de 15 nanosecondes, le signal HOcorrespondant au signal HO inversé, et le signal HOR correspondant du signal HO retardé. de 30 nanosecondes. La base de temps délivre à l'unité de commande et au circuit interface les signaux d'horloge nécessaires à leur fonctionnement. L'unité de commande UC comprend un circuit de rafraîchissement 1 des mémoires, un dispositif de commande séquentiel SEQ et une unité logique d'adressage ULA. Le circuit de rafraichissement et le dispositif de commande séquentiel sont reliés entre eux. Le dispositif de commande séquentiel et le circuit interface sont reliés-entre eux et le dispositif de commande séquentiel est relié aux blocs mémoires BMO à BM7 par des lignes 4, 5 délivrant des signaux RASO et RAS1 d'échantillonnage des adresses rangées et par des lignes 6, 7 délivrant des signaux CASO et CAS1 d'échantillonnage des adresses colonnes. L'unité logique d'adressage ULA est reliée d'une part aux blocs mémoires par un bus de données BD, bidirectionnel, acheminant en parallèle des bits 00 à 31, et d'autre part au circuit interface I par un bus d'adresse BA délivrant en parallèle des bits 09 à 31, par un bus 2 par lequel le circuit interface reçoit un signal BRQ+ de demande d'accès aux mémoires et un signal DVE+ de validation, et par un bus 3 par lequel le circuit interface délivre un signal ARQ- d'accusé de réception et un signal ECY- de commande de prise en compte des données à la lecture et à l'écriture dans les blocs mémoires. Les adresses délivrées par l'unité logique d'adressage ULA sur le bus d'adresses BA sont validées sur le front montant du signal BRQ+ et le circuit interface accuse réception du signal BRQ+ par l'envoi du signal ARQ- ; lorsque le signal ARQ- est reconnu par l'unité ULA, le signal BRQ+ est supprimé. A la lecture des mémoires, l'unité ULA attend le signal ECY- pour prendre en compte les données présentes sur le bus de données BD. A l'écriture dans les mémoires, l'unité ULA valide le signal DVE+ en même temps que le signal BRQ+ et envoie, dès réception du signal ARQ-, les données à écrire; ensuite l'unité ULA attend de recevoir un signal ECY- pour supprimer l'envoi des données. Le circuit interface I est relié. aux blocs mémoires BMO à BM7 par une liaison d'adresses ADM et à chaque bloc mémoire par une liaison de sélection LPO à LP7, respectivement, pour sélection d'un bloc mémoire pour une opération de lecture ou d'écriture. L'unité ULA est également reliée. à un processeur P par un bus d'adresses AD, un bus sortie de données DO et un bus entrée de données, le processeur délivrant des adresses sur le bus d'adresses AD et des données sur le bus sortie de données DO, et recevant des données sur le bus entrée de données DI La figure 2 représente l'unité logique d'adressage ULA de la figure 1. Le bus 3 est relié à l'entrée d'une mémoire 10 qui délivre sur une sortie le signal ECYI- à une bascule 11, de type D, et sur une autre sortie le signal ARQI- à une bascule 12, de type D, qui délivre sur une sortie inverse un signal ARQ+ d'accusé de réception. Une sortie inverse de la bascule 11 est reliée à une ligne à retard 13 délivrant un signal retardé ECYR+. Chacune des bascules 11 et 12 reçoit sur une entrée horloge le signal d'horloge HMO-. Un registre 15, reçoit sur une entrée horloge le signal d'horloge HMO- ; il a une entrée reliée au processeur P par le bus d'adresse AD ; une mémoire 16 est reliée par un bus 22 en sortie du registre 15 ; une sortie de la mémoire est reliée au bus 2 sur lequel elle délivre les signaux BRQ+ et DVE+, et une autre sortie de la mémoire est reliée au bus d'adresses BA, sur lequel elle délivre des adresses par les bits 09 à 31. Un registre 18, a une entrée horloge reliée en sortie d'une porte ET17 recevant sur une première entrée le signal d'horloge HMO-, sur une deuxième entrée, reliée à un fil 25, un signal de commande d'écriture WE+ délivré par le circuit interface I, et sur une troisième entrée un signal d'initialisation VINT+ délivré par le processeur P ; le registre 18 est relié en entrée au processeur P par le bus de données DO, et en sortie à un bus 23. Un récepteur/émetteur de bus 19 est relié en entrée au bus 23 et en sortie au bus de données BD et à un bus interne BI. Un registre 21 est relié en entrée au bus interne BI et en sortie au processeur P par le bus de données DI. Une entrée horloge du registre 21 est reliée en sortie d'une porte ET20 recevant sur une première entrée le signal d'horloge HMO-, sur une deuxième entrée relié à un fil 24 un signal de lecture RD+, et sur une troisième entrée le signal de commande ECYR+ délivré par la ligne à retard 13. La figure 3 représente le circuit de rafraôhissement 1 des mémoires. Un compteur d'adresses 28, piloté par le signal d'horloge HO délivre des signaux H7 à H16 obtenus par division du signal d'horloge par 2#----2 16, respectivement ; un inverseur 29 recevant le signal H8 en entrée délivre un signal H8-. Une bascule 30, de type D a une entrée de données D reliée à un potentiel positif VR+ et reçoit sur une entrée horloge le signal d'horloge H7. Une bascule 31, de type D, a son entrée de données reliée à une sortie directe de la bascule 30 de laquelle elle reçoit un signal PRAF1+, et reçoit sur son entrée horloge le signal d'horloge HOR ; une entrée de remise à zéro de la bascule 31 est reliée en sortie d'une porte ET-NON 32 ayant une entrée reliée en sortie d'une porte OU-NON 33 et une autre entrée reliée en sortie d'une porte OU34. La porte OU-NON 33 a une entrée reliée en sortie d'une porte ET35 et une autre entrée reliée en sortie d'une porte ET36. La porte ET35 reçoit une entrée le signal d'horloge H8, et sur une autre entrée un signal C4+ du dispositif de commande séquentiel.La porte ET36 reçoit sur une entrée le signal d'horloge H8- et sur une autre entrée un signal D4+ du dispositif de commande séquentiel. La porte OU34 reçoit sur une entrée un signal C1+ et sur une autre entrée un signal D1+, du dispositif de commande séquentiel. Un registre à décalage 37, à trois étages, reçoit sur une entrée horloge le signal d'horloge HO ; une entrée du premier étage est reliée à une sortie directe de la bascule 31 qui délivre un signal PRAF2+ ; la bascule 31 délivre sur une sortie inverse le signal PRAF2- au dispositif de commande séquentiel. Deux portes ET38 et 39 ont chacune une entrée reliée en sortie du deuxième étage du registre à décalage 37 ; la porte ET38 reçoit le signal d'horloge H8 sur une autre entrée, et la porte ET39 reçoit le signal d'horloge H8- sur une autre entrée ; les portes ET38 et 39 délivrent des signaux de rafraîchissement RFS1 et RFSO, respectivement, au dispositif de commande séquentiel. Deux portes ET4O et 43 ont chacune une entrée qui reçoit le signal d'horloge H8- ; deux autres portes ET41 et 42 ont chacune une entrée qui reçoit le signal d'horloge H8. Les portes ET40 et 42 ont chacune une autre entrée reliée en sortie du premier étage du registre à décalage 37 qui délivre un signal SAR+ de sélection des adresses de rafraîchissement, et les portes ET41 et 43 ont chacune une autre entrée reliée en sortie du troisième étage du registre à décalage qui délivre un signal FINRAF+, fin de rafraîchissement. Le premier étage du registre à décalage 37 est également relié par un fil 46 au circuit interface I, et le troisième étage est également relié en sortie à une entrée de remise à zéro de la bascule 30 à travers un inverseur 47.Les portes ET4O et 41 sont reliées en sortie à une porte OU-NON 44 et les portes ET42 et 43 sont reliées en sortie à une porte OU-NON 45. Les portes OU-NON 44 et 45 délivrent des signaux de commande de rafraîchissement MRFI et MRFO respectivement, au dispositif de commande séquentiel SEQ. Les figures 4A et 4B représentent le dispositif de commande séquentiel SEQ de la figure 1, qui comprend un premier circuit séquentiel SEQ1, un deuxième circuit séquentiel SEQ2 et un circuit de commande d'adressage SEQ3. Dans le deuxième circuit séquentiel SEQ2, figure 4A une porte ET51 reçoit sur une entrée un signal BRQM- de commande d'accès aux blocs mémoires, ce signal provenant du circuit interface I de la figure 1, et sur une autre entrée un signal C1-. Une porte ET52 reçoit sur une entrée le signal C1- et sur une une autre entrée un signal SBM- du circuit interface I. Une porte ET53 reçoit sur une entrée le signal C1- et sur une autre entrée un signal A31 M+ du circuit interface I.Une porte ET54 reçoit sur une entrée un signal C2-, Flr une autre entrée le signal PRAF2- du circuit de rafraîchissement 1, représenté figure 3, et sur une autre entrée le signal MRFO du circuit de rafraîchissement. Une porte ET55 reçoit sur une entrée le signal PRAF2-, sur une autre entrée le signal MRFO et sur une autre entrée un signal C4-. Une porte OU-NON 57 a une entrée reliée en sortie de la porte ET54 et une autre entrée reliée en sortie de la porte ET55 et délivre en sortie un signal FCYO. Une porte OU-NON 56 a quatre entrées reliées en sortie des portes ET51, 52, 53, et de la porte OU-NON 57, respectivement.Un registre à décalage 58, ayant quatre étages, est piloté par le signal d'horloge HO ; le premier étage est relié en entrée à la sortie de la porte OU-NON 56 de laquelle il reçoit un signal CO les quatre étages délivrent des signaux C1+, C2+, C3+, C4+, respectivement. Le premier étage est relié en sortie à une entrée d'une porte OU59, à une entrée d'un inverseur 60, à une entrée de données d'une bascule 61, de type D, et à une entrée d'une ligne à retard 62. La porte OU59 reçoit sur une autre entrée le signal RFSO du circuit de rafrachissement et délivre un signal d'échantillonnage des adresses rangées RASO+ l'inverseur 60 délivre le signal C1- aux portes ET51, 52, 53. La bascule 61 est pilotée par le signal d'horloge HO et délivre sur une sortie inverse un signal C2X-. La ligne à retard 62 introduit un retard de l'ordre de 50 nanosecondes et sa sortie est reliée à l'entrée d'une autre ligne à retard 63 introduisant également un retard de 50 nanosecondes et délivrant un signal d'échantillonnage des adresses colonnes CASO+. Le deuxième étage du registre 58 est également relié en sortie à un inverseur 67 qui délivre le signal C2- à une entrée de la porte ET54. Le quatrième étage du registre 58 est relié en sortie à une entrée de données d'une bascule 64 de type D, pilotée par le signal d'horloge HO la bascule 64 délivre sur une sortie inverse un signal C5-. Une bascule 65, de type D, est pilotée par le signal d'horloge HOR ; son entrée de données est reliée à la sortie directe de la bascule 64, sa sortie directe délivre un signal C5R+, et sa sortie inverse délivre un signal C5R-. Le quatrième étage est également relié en sortie à un inverseur 66 qui délivre en sortie le signal C4- à une entrée de la porte ET55. Dans le premier circuit séquentiel SEQ1, figure 4B, une porte ET71 reçoit sur une entrée un signal A31M- du circuit interface I, et sur une autre entrée un signal Dl-. Une porte ET72 reçoit sur une entrée le signal D1- et sur une autre entrée un signal BRQM- du circuit interface I. Une porte ET73 reçoit sur une entrée le signal D1- et sur une autre entrée le signal SBM- du circuit interface I. Une porte ET74 reçoit sur une entrée un signal D2-, sur une autre entrée le signal PRAF2- du circuit de rafraîchissement, et sur une autre entrée le signal MRF1 du circuit de rafraîchissement. Une porte ET75 reçoit sur une entrée le signal PRAF2-, sur une autre entrée le signal MRF1, et sur une autre entrée un signal D4- d'un inverseur 86. Une porte OU-NON 77 a une entrée reliée à la sortie de la porte ET74 et une autre entrée reliée à la sortie de la porte ET75, et délivre en sortie un signal FCY1. Une porte OU-NON 76 a quatre entrées reliées en sortie des portes ET71, 72, 73, et de la porte OU-NON 77, respectivement. Un registre à décalage 78, ayant quatre étages est piloté par le signal d'horloge HO ; le premier étage est relié en entrée à la sortie de la porte OU-NON 76 de laquelle il reçoit un signal DO ; les quatre étages délivrent des signaux D-1+,- D2+, D3+, D4+, respectivement. Le premier étage est relié en sortie à une entrée d'une porte OU79, à une entrée d'un inverseur 80, à une entrée de données d'une bascule 81, de type D, et à une entrée d'une ligne à retard 82.La porte OU79 reçoit sur une autre entrée le signal RFS1 du circuit de rafraîchissement et délivre un signal d'échantillonnage des adresses rangées RAS1+ ; l'inverseur 80 délivre le signal D1- aux portes ET71, 72, 73. La bascule 81 est pilotée par le signal d'horloge HO et délivre sur une sortie inverse le signal D2X-. La ligne à retard 82 introduit un retard de l'ordre de 50 nanosecondes et sa sortie est reliée à l'entrée d'une autre ligne à retard 83 introduisant également un retard de 50 nanosecondes et délivrant un signal d'échantillonnage des adresses colonnes CAS1+. Le deuxième étage du registre 78 est également relié en sortie à un inverseur 87 qui délivre le signal D2- à une entrée de la porte ET74.Le quatrième étage du registre 78 est relié en sortie à une entrée de données d'une bascule 84, de type D, pilotée par le signal d'horloge HO; la bascule 84 délivre sur une sortie inverse le signal D5-. Une bascule 85, de type D, est pilotée par le signal dthor- loge HOR ; son entrée de données est reliée à la sortie directe de la bascule' 84, sa sortie directe délivre un signal D5R+, et sa sortie inverse délivre un signal D5R-. Le quatrième étage est également relié en sortie à l'inverseur 86 qui délivre en sortie le signal D4- à une entrée de la porte ET75. Dans le circuit de commande d'adressage SEQ3, figure 4A une porte ET-NON 91 reçoit sur une entrée le signal C3+ et sur une autre entrée le signal C4+, et délivre en sortie un signal C43-. Une porte ET-NON 92 reçoit sur une entrée le signal D3+ et sur une autre entrée le signal D4+, et délivre en sortie un signal D43-. Une porte ET93 a une entrée reliée en sortie de la ligne à retard 62, et une autre entrée reliée en sortie de la porte ET-NON 91 ; une porte ET94 a une entrée reliée en sortie de la ligne à retard 82 et une autre entrée reliée en sortie de la porte ET-NON 92 ; une porte et-NON 95 a une entrée reliée en sortie de la porte ET93 et une autre entrée reliée en sortie de la porte ET94 ; elle délivre en sortie un signal ECO- de multiplexage des adresses rangées et colonnes, au circuit interface I. Comme cela sera précisé plus loin chaque bloc -mémoire est constitué de deux mémoires, l'une dite paire et l'autre dite impaire. Le premier circuit séquentiel SEQ1 délivre les signaux RAS1+ et CAS1+ pour les mémoires impaires des blocs mémoires BMO à BM7, et le deuxième circuit séquentiel SEQ2 délivre les signaux RASO+ et CASO+ pour les mémoires paires des blocs mémoires BMO à BM7. Les figures SA et 5B représentent le circuit interface I de la figure 1. Une mémoire 101 a quatre zones mémoires à sorties inverses ; une première zone reçoit le signal BRQ+ par le bus 2 et sa sortie est reliée à une entrée de données d'une bascule 102 ; une deuxième zone reçoit le signal DVE+ par le bus 2 et sa sortie est reliée à une entrée de données d'une bascule 103 ; une troisième zone reçoit le bit 31 du bus d'adresses BA et sa sortie est reliée à une entrée de données d'une bascule 104 ; une quatrième zone reçoit le bit 09 du bus d'adresses BA et sa sortie est reliée à une entrée de données d'une bascule 105. Les bascules 102, 103, 104, 105, de type D, sont pilotées par le signal d'horloge HOR.La bascule 102 délivre sur une sortie directe un signal BRQM- ; la bascule 103 a une sortie directe qui délivre un signal DVEM- et qu#i est d'autre part reliée à une entrée de données d'une bascule 106, de type D, qui délivre, sur le fil 24 relié à une sortie directe de la bascule 106, un signal de lecture RD+, et sur une sortie inverse le signal de lecture RD- ; la sortie directe de la bascule 106 est également reliée à un inverseur 107 qui délivre le signal de commande d'écriture WE+ sur le fil 25 ; la bascule 104 délivre sur une sortie directe un signal A31M- et sur une sortie inverse un signal A31M+ ; la bascule 105 a une sortie inverse reliée à une entrée d'une porte OU exclusif 109 dont une autre entrée est reliée d'une part à un potentiel +5V par une résistance R et d'autre part à la masse par un interrupteur 108 ; la porte OU exclusif délivre un signal SBM-. Si l'on désire avoir une capacité mémoire plus importante que celle du dispositif de commande de la figure 1, on adjoint au processeur P un second dispositif de commande identique et un second ensemble mémoire ; dans le premier dispositif de commande l'interrupteur 108 est fermé, alors qu'il est ouvert dans le second dispositif de commande. Lorsque le bit d'adresse 09 délivré à la mémoire 101, figure 5, a la valeur 0, le signal SBM- a la valeur O dans le premier dispositif de commande qui est alors adressé et la valeur 1 dans le deuxième dispositif de commande ; lorsque le bit d'adresse 09 prend la valeur 1, le signal SBM- prend la valeur 1 dans le premier dispositif de commande et la valeur O dans le second dispositif de commande qui est alors adressé. Les deux dispositifs de commande sont donc identiques, mis à part la position de l'interrupteur 108. Le signal SBM- est appliqué, dans les figures 4A et IIB, aux portes ET52 et 73 ; dans la figure 5A, il est appliqué à une entrée de validation d'une mémoire 110 qui est validée lorsque le signal SBM- a la valeur O ; la mémoire 110 est reliée en sortie ~ au bus 3 sur lequel elle délivre le signal accusé de réception ARQ-. L'entrée de la mémoire 110 est reliée à la sortie d'une porte OU-NON 111 ayant une entrée reliée à la sortiè d'une porte ET112 et une autre entrée reliée à la sortie d'une autre porte ET113 ; la porte ET112 reçoit sur une entrée le signal Ci+ et sur une autre entrée le signal C2X- ; la porte ET113 reçoit sur une entrée le signal D11 et sur une autre entrée le signal D2X- ; les signaux C1+, C2X-, D1+ et D2Xsont délivrés par le dispositif de commande séquentiel SEQ représenté figures 4A et 4B. Une bascule 114, de type D, a une entrée de données reliée à la sortie de la porte OU-NON 111, une entrée horloge qui reçoit le signal d'horloge HOR, et une sortie inverse qui délivre un signal ADL-. Une mémoire 138 a une entrée de validation reliée à la sortie d'une porte OU-NON 134 ayant une entrée reliée à la sortie d'une porte ET132 et une autre entrée reliée à la sortie d'une autre porte ET133 ; la porte ET132 reçoit en entrée les signaux C2+ et C3+, et la porte ET133 reçoit en entrée les signaux D2+ et D3+ du dispositif de commande séquentiel représenté figures 4A et 4B. La mémoire 138 a une entrée reliée à la sortie d'une porte OU-NON 137 ayant une entrée reliée à la sortie d'une porte ET135 et une autre entrée reliée à la sortie d'une autre porte ET136 ; la porte ET135 reçoit en entrée les signaux C4+ et C5- et la porte ET136 reçoit en entrée les signaux D4+ et D5- du dispositif de commande séquentiel. La mémoire 138 est reliée en sortie au bus 3 sur lequel elle délivre le signal ECY- de prise en compte des données à la lecture et à l'écriture. Une porte ET115, figure 5B, reçoit sur une entrée le signal C3+ et sur une autre entrée le signal C5R- ; une porte ET116 reçoit sur une entrée le signal D3+ et sur une autre entrée le signal D5R- ; une porte OU-NON 119 a une entrée reliée en sortie de la porte ET115 et une autre entrée reliée en sortie de la porte ET116 ; une porte OU-NON 120 a une entrée reliée en sortie de la porte OU-NON 119 et reçoit sur une autre entrée le signal RD-, et délivre en sortie un signal LECDT+ de lecture des blocs mémoires BMO à BM8. Une porte ET117 reçoit sur une entrée le signal C1+ et sur une autre entrée le signal C2+ ; une porte ET118 reçoit sur une entrée le signal D1+ et sur une autre entrée le signal D2+ ; une porte OU-NON 121 a une entrée reliée en sortie de la porte ET117 et une autre entrée reliée en sortie de la porte ET118 ; une porte OU-NON 122 a une entrée reliée en sortie de la porte OU-NON 121 et reçoit sur une autre entrée le signal RD+ et délivre en sortie un signal ECRDT+ d'écriture des blocs mémoires BMO à BM8. Les signaux reçus par les portes ET115, 116, 117, 118 sont délivrés par le circuit séquentiel SEQ représenté figures LIA et LIB. Une mémoire 125 est reliée en entrée au bus d'adresse BA par lequel elle reçoit d'une part les bits 13 à 30 et d'autre part les bits 10 à 12 ; elle délivre sur une liaison 126 les bits AD13 à AD30 correspondant aux bits 13 à 30 reçus, et sur une liaison 127 les bits AD10/12 correspondant aux bits 10 à 12 reçus. Un multiplexeur 128 a deux entrées reliées à la liaison 126, une entrée recevant les bits 22 à 30 et une autre entrée recevant les bits 19 à 21 ; une troisième entrée du multiplexeur reçoit les signaux d'horloge H9 à H16. Le multiplexeur délivre en sortie neuf bits ADM0/8 de signaux d'adresses aux blocs mémoires BMO à BMr, ces bits étant délivrés en parallèle.Le multiplexeur reçoit sur une entrée de commande le signal ECO-pour le multiplexage des adresses rangées et colonnes et sur une autre entrée de commande, le signal SAR+ pour adresser dans les blocs mémoires les mots à rafraîchir, les adresses étant données par les signaux d'horloge H9 à H16. Un registre à verrouillage 129 a une entrée de commande de la sortie reliée à la bascule 114 de laquelle elle reçoit le signal ADL-, une entrée qui reçoit le signal SBM- de la porte 109, et une autre entrée reliée à la liaison 127 qui achemine les trois bits AD 10/12 ; le registre 129 a une sortie reliée par un fil 131 a une entrée de validation d'un décodeur 130, et une sortie reliée par une liaison AL au décodeur 130 ; lorsque le registre 129 est déverrouillé le fil 131 délivre le signal SBM- et la liaison AL délivre trois bits 10, 11, 12 correspondant aux bits AD 10/12 de la liaison 127, les trois bits de la liaison AL étant appliqués a trois entrées du décodeur, respectivement. Le décodeur 130 a huit sorties reliées chacune à un fil LPO à LP7, respectivement, chaque fil acheminant un signal PMO à PM7, respectivement ; chaque fil est relié à un bloc mémoire BMO à BM7, respectivement. La figure 6 représente un bloc mémoire BMi de l'ensemble mémoire EM de la figure 1. Dans la figure 1, l'ensemble mémoire EM comporte huit blocs mémoire BMO à BM7, chaque bloc mémoire ayant une capacité de 512000 mots de 32 bits chacun ; l'ensemble mémoire EM a donc une capacité de 4096000 mots de 32 bits. Chaque bloc mémoire comporte, comme représenté figure 6, une première mémoire 140 et une deuxième mémoire 141, chaque mémoire étant constituée par exemple par 32 boitiers de chacun 256000 mots de 1 bit. Un registre d'écriture 142 et un registre d'écriture 143 permettent l'écriture et la lecture des mémoires 140 et 141. Le registre d'écriture 142 est relié en entrée au bus de données BD et en reçoit les bits O à 31, et en sortie à l'entrée des première et deuxième mémoires. Le registre de lecture 143 est relié en entrée à la sortie des première et deuxième mémoires, et en sortie au bus de données BD auquel il délivre les 32 bits d'un mot lu dans l'une des mémoires#40, 141. Le registre d'écriture est commandé par un signal ECRDT-, le registre de lecture étant commandé par un signal LECDT-. Un premier amplificateur de signaux 144, à trois entrées/sorties, reçoit sur une première entrée le signal RASO+, et sur une deuxième entrée le signal CASO+, les signaux RASO+ et CASO+ étant délivrés par le circuit séquentiel SEQ2 figure 4A ; il reçoit sur une troisième entrée le signal WE+ de commande d'écriture, délivré par le circuit interface représenté figures 5A et 5B ; chaque sortie de l'amplificateur 144 est reliée à un amplificateur de signal, 151, 152, 153, respectivement, ces amplificateurs délivrant des signaux RASO-, CASO- et WE- ; les signaux RASO- et CASO- sont appliqués à une première et une deuxième entrée de commande de la première mémoire 140, le signal WE- étant appliqué à une troisième entrée de commande des deux mémoires 140 et 141. Un deuxième amplificateur de signaux 145, à quatre entrées/sorties, reçoit sur la première entrée le signal LECDT+, sur la deuxième entrée le signal ECRDT+, sur la troisème entrée le signal RAS1+, et sur la quatrième entrée le signal CAS1+. Une porte ET-NON 146 a une entrée reliée à la première sortie de l'amplificateur 145 et une autre entrée reliée en sortie d'un inverseur 147 dont l'entrée est reliée par une liaison LPi au décodeur 130, figure 5B ; la porte ET-NON 146 délivre un signal LECDT- et est reliée en sortie à une entrée de commande du registre de lecture 143. Une porte ET 148 a une entrée reliée à la sortie de l'inverseur 147, une autre entrée reliée à la deuxième sortie de l'amplificateur 145, et une sortie reliée à une entrée de commande du registre d'écriture 142. Les troisième et quatrième sorties de l'amplificateur de signaux 145 sont reliées à un amplificateur de signal 154, 155, respectivement, ces amplificateurs délivrant des signaux RAS1-et CAS1- à une première et une deuxième entrée de commande de la deuxième mémoire 141. Un troisième amplificateur de signaux 149 est relié en entrée, par la liaison ADM au multiplexeur 128, figure 5B, et en reçoit neuf bits d'adresse ; il est relié en sortie à l'entrée d'adressage des première et deuxième mémoires 140, 141. La première mémoire 140 reçoit les signaux d'échantillonnage de rangées RASO- et de colonnes CASO-, et la deuxième mémoire 141 reçoit les signaux d'échantillonnage de rangées RAS1- et de colonnes CAS1- ; ces signaux sont délivrés par le dispositif de commande séquentiel, figures 4A et 4B#. En écriture et en lecture des mémoires, lorsque le bit d'adresse de poids faible, BA31 a la valeur 0, c'est-à-dire lorsqu'il s'agit d'une adresse paire, c'est la première mémoire 140 qui reçoit les signaux d'échantillonnage, et lorsque le bit d'adresse de poids faible BA31 a la valeur 1, ctest-à-dire lorsqu'il s'agit d'une adresse impaire, c'est la deuxième mémoire 141 qui reçoit les signaux d'échantillonnage. En se reportant à la figure 5A, on voit que la bascule 104 délivre un signal A31M- de valeur 1 pour un bit d'adresse BA31 de valeur 0, et un signal A31M+ de valeur 1 pour un bit d'adresse BA31 de valeur 1, les signaux A31M+ et A31M- étant appliqués aux portes 53 et 71 des circuits séquentiels SEQ2 et SEQ1, figures LIA et 4B. Les figures 7, 8, 9 sont des diagrammes de signaux, dans trois exemples d'enchaînement de cycles d'opérations. - La figure 7 est relative à un enchaînement de cycles de lecture, d'écriture et de lecture dans des blocs mémoires différents comme indiqué par le signal PM- ; la lecture a lieu dans cet exemple, à une adresse paire, l'écriture ayant lieu à une adresse impaire comme indiqué par la courbe BA31 qui est relative au bit d'adresse de poids faible ; - La figure 8 est relative à un enchaînement de cycles d'écriture, de rafraîchissement et de lecture dans un même bloc mémoire, comme indiqué par le signal PM-, et à la même adresse paire pour l'écriture et la lecture ; dans cet exemple le rafraîchissement a lieu à une adresse paire. - La figure 9 est relative à un enchaînement de cycles d'écriture, de rafraîchissement et de lecture dans un même bloc mémoire, l'écriture ayant lieu à une adresse paire et la lecture à une adresse paire différente, et le rafraîchissement à une adresse impaire. Dans les figures 7, 8, 9 les cycles de lecture, d'écriture et de rafraîchissement sont repérés par LEC, ECR et RAF, respectivement ; dans les courbes ADM, les adresses rangées sont repérées par la lettre R et les adresses colonnes par la lettre C. Le fonctionnement du dispositif de commande de l'invention est décrit ci-après. Lorsqu'une opération de lecture ou d'écriture des blocs mémoire doit être effectuée, l'unité logique d'adressage ULA figure 2, délivre des adresses qui sont validées sur le front montant du signal BRQ+ ; le circuit interface, figures SA et 5B, accuse réception du signal BRQ+ par envoi du signal ARQ- ; lorsque le signal ARQ-est reconnu par l'unité logique d'adressage le signal BRQ+ est supprimé. A la lecture l'unité logique d'adressage attend de recevoir du circuit interface le signal ECY- pour prendre en compte la donnée présente sur le bus de données BD. A l'écriture, l'unité logique d'adressage valide le signal DVE+ en même temps que le signal BRQ+ et envoie les données à écrire dès réception du signal ARQ- ; ensuite l'unité logique d'adressage attend de recevoir le signal ECY- pour supprimer les données. On décrit ci-après plus en détail le fonctionnement en lecture, en écriture et en rafraîchissement. - Fonctionnement en lecture Le bus d'adresse BA étant validé, le circuit interface, figures SA et 5B, reçoit le bit d'adresse de poids faible BA31 et la bascule 104 délivre les signaux A31M- et A31M+ aux circuits séquentiels SEQ1 et SEQ2. Pour une adresse paire, le bit BA31 a la valeur O ; dans le circuit séqentiel SEQ1, les signaux A31M-et D1- ont la valeur 1 de sorte que le signal DO reste à la valeur 0, le signal BRQM- ne pouvant pas être pris en compte ; dans le circuit séquentiel SEQ2 le signal A31M+ ayant la valeur O et le signal C1- la valeur 1, la porte ET53 délivre un signal de valeur O ; le signal BRQM- ayant la valeur 0, la porte ET51-délivre également un signal de valeur 0.; la porte OU-NON 56 délivre un signal CO de valeur 1, si le signal FCYO a la valeur 0, ctest-à-dire s'il n'y a pas un cycle de rafraîchissement ou un autre cycle lecture ou écriture en cours et non encore terminé.On remarquera que dans les deux circuits séquentiels SEQ1 et SEQ2 le signal SBM- est supposé avoir la valeur 0, ctest-à-dire que l'on suppose que l'ensemble mémoire est adressé ce qui est reconnu par la bascule 105 et la porte OU exclusif 109 du circuit interface, comme indiqué lors de la description des figures SA et 5B. Le signal CO libère le registre à décalage 58 qui délivre successivement les signaux C1+ à C4+, la bascule délivrant les signaux C5R+ et C5R-. Les signaux C1+ et C2x- servent à élaborer le signal ARQ-dans le circuit interface ; le signal C1+ commande également le signal RASO- qui est appliqué dans les blocs mémoires, figure 6, aux premières mémoires 140 qui reçoivent ainsi les adresses rangées délivrées par le bus d'adresse BA lorsqutil a été validé par le signal BRQ+. Le signal ECOprend, 50 ns après le front descendant du signal RASO-, la valeur O et les adresses de colonnes sont présentées sur les blocs mémoires ; le signal ECO- commande le signal CASO-qui est appliqué dans les blocs mémoires aux premières mémoires 140 qui reçoivent ainsi les adresses colonnes. Les signaux Ci+ et C2x- valident également, dans le circuit interface, figure 5A, le signal ADL- qui commande le registre à verrouillage 129 pour l'envoi des bits d'adresse. de poids forts BA 10, 11, 12 sur le décodeur 130, ces bits d'adresse sélectionnant un bloc mémoire, et leur décodage donnant un signal PMi-, sur une ligne LPi Le signal ADLest appliqué à l'entrée horloge de la bascule 106, figure SA qui mémorise le type d'accès demandé par l'unité logique d'adressage ; dans le cas de la lecture le signal DVE+ a la valeur O et le signal RD+ délivré par la bascule 106 prend la valeur 1. Le front montant du signal C3+ donne un signal de lecture LECDT+, figure 5B, qui donne dans le bloc BMi le signal LECDT- qui est appliqué au registre de lecture 143, figure 6. Les signaux C4+ et C5- donnent, figure SA le signal ECY-qui permet de valider, dans l'unité logique d'adressage, figure 2, la donnée lue dans le bloc mémoire BMi et présentée à l'entrée du registre 21. Fonctionnement en écriture Comme pour le fonctionnement en lecture le bus d'adresse BA délivre une adresse dès qu'il est validé par le signal BRQ+, et l'on obtient comme pour la lecture les signaux RASO+ et CASO+, lorsque le bit d'adresse de poids faible BA31 a la valeur O et les signaux RAS1+ et CAS1+ lorsque le bit d'adresse BA31 à la valeur 1. Dans le cas d'une adresse impaire, BA31 valeur 1, ce sont les signaux du circuit séquentiel SEQ1 qui sont à considérer. Dans les figures 5A, 5B, ce sont les signaux D1+ et D2x- qui servent à élaborer le signal ARQ- et valident le signal ADL- qui commande le registre à verrouillage 129. D'autre part le signal DVE+ ayant été validé par le signal BRQ+ la bascule 106 délivre sur le front montant du signal ADL-, un signal RD+ de valeur O qui valide le signal WE+, ce qui dans les blocs mémoires, figure 6, se traduit par un signal WE- appliqué sur les premières et deuxième mémoires, 140, 141 ~ le signal WE-, au niveau O implique une opération d'écriture sur le front descendant du signal CASO-, ou CAS1-, selon la valeur du bit d'adresse BA31. Dans le bloc mémoire adressé par le signal PMi, le registre d'écriture 142 est commandé par le signal ECRDT-obtenu à partir du signal ECRDT+ de la figure 5B, signal défini par les signaux C1+ et C2+, ou les signaux D1+ et D2+.Les signaux C4+ et C5-, ou D4+ et D5- servent à élaborer le signal ECY-, figure 5A, pour indiquer à l'unité logique d'adressage la fin du cycle d'écriture. Fonctionnement en rafraîchissement Les cycles de rafraîchissement ont lieu sur le front positif du signal d'horloge H7 dont la période est de 8 microsecondes ; le signal d'horloge H8, de période 16 microsecondes, définit les mémoires à rafraîchir dans les blocs mémoires BMO à BM7. Comme représenté figures 5A, 5B, le signal RFSO correspond à un signal d'horloge H8- de valeur 1 et le signal RFS1 correspond à un signal d'horloge H8 de valeur 1 ; il est rappelé que le signal d'horloge H8- est le signal d'horloge H8 inversé. Dans le cas de la figure 8 qui concerne un enchaînement de cycles écriture, rafraîchissement, lecture, avec la même adresse paire pour l'écriture et la lecture, le bit d'adresse BA31 ayant la valeur 0, le cycle de rafraîchissement a également lieu à une adresse paire et concerne donc les premières mémoires 140 des blocs mémoires, pour un signal d'horloge H8 de valeur 0, le signal d'horloge H8- ayant alors la valeur 1. Les adresses étant paires, BA31 valeur 0, le circuit séquentiel SEQ1 est bloqué puisque le signal A31M- appliquée sur la porte ET71 a la valeur 1 ainsi que le signal D1-, ce qui impose la valeur O au signal DO.Le circuit séquentiel SEQ2 commande les mémoires lors du cycle d'écriture, et dans la figure 3 qui représente le circuit de rafraîchissement, la bascule 31 reçoit un signal de remise à zéro, le signal C1+ ayant la valeur 1, et délivre un signal PRAF2-de valeur 1 ; le signal MRFO ayant également la valeur 1, le signal FCY1 dans le circuit séquentiel SEQ1 a la valeur 1 puisque le signal C4- a la valeur 1 lorsque ce signal C4 - prend la valeur O le signal FCYO prend la valeur 1, et fait passer le signal CO à la valeur O ; lorsque le signal C1+ prend la valeur 0, la bascule 31 ne reçoit plus de signal de remise à zéro et le signal PRAF2+ prend la valeur 1 ; le registre à décalage 37 délivre le signal SAR + de valeur 1 et le signal MRF1 prend la valeur 0. Dans le circuit interface, figures SA et 5B, le signal SAR+ sélec tionne les adresses de rafraîchissement qui sont données par les signaux H9 à H16 à l'entrée du multiplexeur 128. Dans la figure 3 le registre à décalage 37, délivre, un temps d'horloge HO après le signal SAR+, un signal aux portes ET 38, 39, et la porte ET39 qui reçoit le signal H8- de valeur 1 délivre le signal RFSO qui dans le circuit séquentiel SQ2 donne le signal RASO+ ; dans les blocs mémoires le signal RASO+ donne le signal RASO- de valeur O qui est appliqué aux premières mémoires 140. Ansi toutes les premières mémoires des blocs mémoires sont rafraîchies à l'adresse correspondant aux signaux d'horloge H9 à H16. Lorsque le signal fin de rafraîchissement FINRAF apparaît en sortie du registre à décalage 37 il impose la valeur O au signal MRFO et met la bascule 30 à zéro ; PRAF1+ prend la valeur 0, puis PRAF2+ prend la valeur O et PRAF2- la valeur 1 ; le signal SAR+ prend ensuite la valeur O et le signal MRF1 prend la valeur 1. Un temps d'horloge HO après le signal SAR+ le signal RFSO+ prend la valeur 0. Ensuite le signal FINRAF prend la valeur O, et impose la valeur 1 au signal MRFO, et dans le circuit séquentiel SEQ2 le signal FCYO prend la valeur 0.L'unité logique d'adressage ULA ayant envoyé un signal BRQ+ pour une demande de lecture suite au cycle d'écriture, le signal CO prend la valeur 1 dès que FCYO prend la valeur O ; on voit donc qu'une demande de lecture n'est prise en compte qu'après la fin du cycle de rafraîchissement, ce cycle s'imposant en bloquant dans le circuit séquentiel SEQ2, et dans le cas décrit ci-dessus, le signal CO à la valeur O par le signal FCYO ; seul le signal RASO+ peut être délivré lorsque le signal RFSO est appliqué. Dans le cas de la figure 9 qui concerne un enchaînement de cycles écriture, rafraîchissement lecture, avec des adresses paires pour l'écriture et la lecture, le cycle de rafraîchissement a lieu à une adresse impaire et concerne les deuxièmes mémoires 141, le signal d'horloge H8 ayant la valeur 1. Le cycle d'écriture, commandé par le circuit séquentiel SEQ2 se déroule normalement. Dans le circuit séquentiel SEQ2 le signal FCYO prend comme précédemment la valeur 1 lorsque le signal C4-prend la valeur O, et le signal CO reste à la valeur 0. Dans la figure 3, le signal C4+ prenant la valeur 1, la bascule 31 n'est plus remise à zéro et le signal PRAF2+ prend la valeur 1 et le signal PRAF2- prend la valeur O ; il en résulte que le signal FCY1 prend la valeur 1 dans le circuit séquentiel SEQ1. Dans la figure 3, lorsque le signal SAR+ prend la valeur 1, le signal MRFO prend la valeur O ; dans le cas du cycle de rafraîchissement décrit précédemment c'était le signal MRF1 qui prenait la valeur 0, puisque le signal d'horloge H8 avait la valeur O. Le signal RFSI prend la valeur 1 un temps d'horloge HO après le signal SAR+, ce qui fait passer le signal RAS1+ à la valeur 1, et dans la figure 6 le signal RAS1- à la valeur 0. Les deuxième mémoires 141 qui reçoivent les adresses de rafraîchissement du multiplexeur 128 sont donc rafraîchies à ces adresses. Lorsque le signal fin de rafraîchissement FINRAF+ apparaît en sortie du registre à décalage 37 il impose la valeur O au signal MRF1 et met la bascule 30 à zéro ; PRAF1+ prend la-valeur 0, puis PRAF2+ prend la valeur O et PRAF2la valeur 1 ; le signal SAR+ prend ensuite la valeur 1 ; dans le circuit séquentiel SEQ2 le signal FCYO prend la valeur 0.L'unité logique d'adressage ayant envoyé un signal BRQ+ pour une demande de lecture, suite au cycle d'écriture, le signal CO prend la valeur 1 dès que FCYO prend la valeur O ; la demande de lecture n'est donc prise en compte qu'après exécution du cycle de rafraîchissement, ce cycle s'imposant en bloquant, dans le circuit séquentiel SEQ2, le signal CO à la valeur O par le signal FCYO ; seul le signal RASO+ peut être délivré lorsque le signal RFSO est appliqué au circuit séquentiel. Le cycle de lecture qui suit se déroule normalement. Dans la figure 3 le signal RFS1 prend la valeur O un temps d'horloge HO après le signal SAR+. Ensuite le signal FINRAF prend la valeur O et impose la valeur 1 au signal MRFI et dans le circuit séquentiel SEQ1 le signal FCY1 prend la valeur 0. Le dispositif de l'invention permet donc d'accélérer les opérations de lecture et d'écriture des mémoires. Dans le cas où les opérations d'écriture, de rafraîchissement et de lecture ont toutes lieu à une adresse paire, comme par exemple dans le cas de la figure 8, le rafraîchissement ne peut avoir lieu qu'après le temps de précharge, de même pour l'opération de lecture qui suit, et le temps de l'opération de rafraîchissement est plus long que le temps de cycle des opérations de lecture ou d'écriture, comme représente figure 7. Par contre, dans le cas où les opérations d'écriture et de lecture ont lieu à une adresse de-même parité et où l'opération de rafraîchissement a lieu à une adresse de parité différente, comme illustré figure 9, l'opération de rafraîchissement a lieu sans qu'il soit nécessaire d'observer le temps de précharge et le temps de l'opération de rafraîchissement est égal au temps de cycle d'une opération d'écriture ou de lecture. Dans ce cas également il y a un gain de temps lors des opérations de rafraîchissement. REVENDICATIONS 1/ Ensemble de mémoires dynamiques et dispositif de commande d'un tel ensemble de mémoires, le dispositif de commande étant relié à une base de temps et piloté par un processeur auquel il est relié par un bus d'adresses (AD), un bus de sortie de données (DO) et un bus d'entrée de données (DI), caractérisé par le fait que l'ensemble de mémoires comporte au moins un bloc mémoire (BMO) ayant une première mémoire (140) adressée par des adresses paires et une deuxième mémoire (141) adressée par des adresses impaires, que le dispositif de commande comprend un circuit interface (I) et une unité de commande (UC) ayant une unité logique d'adressage (ULA) et un dispositif de commande séquentiel (SEQ), que le circuit interface (I) est relié d'une part à l'unité logique d'adressage (ULA) par un bus d'adresse (BA), un premier bus (2) de demande d'accès au bloc mémoire et un second bus (3) d'accusé de réception, et d'autre part aux première et deuxième mémoires par une liaison d'adresses (ADM) acheminant pour des opérations de lecture et d'écriture des adresses délivrées par le processeur, lesdites adresses ne comportant pas, sur la liaison d'adresses, de bit de poids faible, que le dispositif de commande séquentiel est relié en entrée au bus d'adresses (BA) et en reçoit un bit de poids faible des adresses et est relié d'une part à la première mémoire (140) par une première ligne rangée (4) et une première ligne colonne (6) pour échantillonnage des rangées et colonnes de ladite première mémoire lorsque le bit d'adresse de poids faible a la valeur 0, et d'autre part à la deuxième mémoire (141) par une deuxième ligne rangée (5) et une deuxième ligne colonne (7) pour échantillonnage des rangées et colonnes de ladite deuxième mémoire lorsque le bit d'adresse de poids faible a la valeur 1, ladite première ligne rangée délivrant un signal d'échantillonnage rangées pour un rafraîchissement à une adresse paire, ladite deuxième ligne rangée délivrant un signal d'échantillonnage rangées pour un rafraîchissement à une adresse impaire, et que les première et deuxième mémoires sont reliées par un bus de données (BD) à l'unité logique d'adressage (ULA). 2/ Ensemble de mémoires dynamiques et dispositif de commande d'un tel ensemble de mémoires selon la revendication 1~,-caract-érise--par le fai! que l'ensemble de mémoires comporte plusieurs blocs mémoires (BMO à BM7), chaque première et deuxième- mémoires des blocs mémoires étant reliée au circuit interface par la liaison d'adresse (ADM) et au dispositif de commande séquentiel (SEQ) par les premières lignes rangées (4) et colonnes (6) et par les deuxièmes lignes rangées (5) et colonnes (7) respectivement, et que le circuit interface (I) comporte un décodeur relié en entrée au bus d'adresses (BA) par lequel il reçoit les bits de poids forts pour adresser les blocs mémoire, et en sortie à chaque bloc mémoire par une ligne de sélection (LPO à LP7), ladite liaison d'adresses (ADM) n'acheminant pas lesdits bits de poids forts. 3/ Ensemble de mémoires dynamiques et dispositif de commande d'un tel ensemble, selon,l'une des revendication 1 et 2, caractérisé par le fait que l'unité de commande (UC) comprend également un circuit de rafraîchissement comportant un compteur (28) relié au circuit interface auquel il délivre des adresses de rafraîchissement, que le circuit de rafraîchissement est relié en sortie du dispositif de commande séquentiel à la première ligne rangée (4) à laquelle il délivre un premier signal de rafraichissement (RFSO) et à la deuxième ligne rangée à laquelle il délivre un deuxième signal de rafraîchissement (RFS1), lesdits signaux de rafraîchissement étant délivrés en alternance et selon un rythme déterminé par ledit compteur (28), et que le circuit de rafraîchissement est relié en entrée du dispositif de commande séquentiel (SEQ) auquel il délivre des signaux inhibant son fonctionnement pendant une opération de rafraîchissement, afin d'interdire toute opération de lecture ou d'écriture.