FR 2597687 A1 19871023 FR 8605650 A 19860418 PROCEDE ET DISPOSITIF DE REGENERATION RAPIDE DE L'INTEGRITE DU DEBIT BINAIRE DANS UN RESEAU PLESIOCHRONE La présente invention se rapporte à un procédé de régénération rapide de l'intégrité du débit binaire dans un réseau plésiochrone, ainsi qu'à un dispositif de mise en oeuvre de ce procédé. La présente invention est un perfectionnement apporté au procédé et au dispositif de régénération de l'intégrité du débit binaire dans un réseau plésiochrone qui ont fait l'objet de la demande de brevet français 86.00322 déposée le 10 janvier 1986. De meme que dans l'invention citée en référence, le procédé s'applique aux transmissions par trames. Ces trames sont composées d'une succession d'intervalles de temps dont le format et l'usage sont fixés par une norme et qui contiennent chacun les données relatives à une liaison particulière selon le procédé bien connu du multiplexage temporel. L'invention s'applique aux liaisons tramées selon la norme CEPT aussi bien qu'à d'autres normes, par exemple la norme RITA. Dans ces deux derniers cas, I'intervalle de temps "0" est consacré à la transmission du caractère de verrouillage de trame et un autre intervalle de temps aux échanges de signalisation entre centres de commutation. Un réseau est dit plésiochrone lorsque les centres de commutation sont pilotés à des fréquences différentes mais très voisines.Un centre de commutation qui reçoit une trame émise à une fréquence légèrement supérieure à la sienne ne peut pas prendre en compte toutes les informations qu'il reçoit et devra périodiquement rattraper son retard en perdant des données. Un centre de commutation qui reçoit une trame émise à une fréquence légèrement inférieure à la sienne va se retrouver périodiquement en manque de données et sera obligé de compléter avec des données non significatives. Dans un cas comme dans l'autre le nombre de bits sortant du centre de commutation et qui correspond à chaque intervalle de temps de la trame entrante est perturbé et ne respecte pas l'intégrité de débit.Ce phénomène qui est sans incidence sur les communications téléphoniques "en clair" provoque la perte totale d'intelligibilité sur les communications de données numériques et sur toutes les liaisons chiffrées en raison du glissement du message chiffré par rapport à la clé de déchiffrement. Comme dans l'invention citée en référence, la régénération de l'intégrité du débit binaire se fait indépendamment pour chaque intervalle de temps en consacrant une fraction de la capacité du canal pour intégrer un "marquant" qui évolue selon une séquence prédéterminée. La perte d'intégrité se traduit par une anomalie dans la séquence. Dans l'invention citée en référence, la séquence de marquant contient un code de verrouillage qui va être reconnu sans ambigulté et la correction de l'intégrité de débit est basée sur le fait que le nombre de bits transmis entre deux codes de verrouillage est connu.La correction ne peut s'effectuer qu'à la reconnaissance du code de verrouillage et le message transmis par le canal devient inintelligible pendant l'intervalle de temps, ou latence, qui s'écoule jusque l'arrivée et la reconnaissance du code de verrouillage suivant. Dans le procédé objet de la présente invention on pallie l'inconvénient cité ci-dessus à l'aide de séquences de marquant dans lesquelles le code de verrouillage est distribué tout au long de la séquence. On fait appel pour cela aux propriétés des séquences pseudoaléatoires telles que celles produites à titre d'exemple non limitatif par les générateurs à registre à décalage rebouclé. La présente invention sera mieux comprise à la lecture de la description d'un mode de réalisation pris comme exemple non limitatif illustré par le dessin annexé sur lequel: - la figure 1 est un bloc diagramme d'un réseau conforme à l'invention; - la figure 2 représente un fragment de la trame transmise entre centres de commutation du réseau; - la figure 3 est le bloc diagramme d'un générateur de marquant asocié au centre émetteur origine-; - la figure B'est le bloc diagramme du dispositif régénérateur d'intégrité binaire associé au centre récepteur destinataire; - la figure 5 est une variante de réalisation du circuit de la figure 4, et - la figure 6 est le schéma d'une variante avantageuse d'une partie du circuit de la figure 5. La présente invention est mise en oeuvre dans des réseaux de communication plésiochrones dans lesquels les informations numérisées (parole, données diverses) sont transmises sur un support temporel, appelé trame, se composant d'intervalles de temps, le nombre d'éléments binaires contenus dans un intervalle de temps, et le nombre d'intervalles de temps par trame variant suivant les normes. Selon la norme CEPT, une trame est constituée de trente-deux intervalles de temps de huit éléments binaires chacun. Selon la norme RITA, la trame est constituée de vingt-quatre intervalles de temps de six éléments binaires chacun. Le débit binaire possible dans chaque intervalle de temps est de 64 k bits/s pour une trame CEPT, et de 48 k bits/s pour une trame RITA. Dans un réseau numérique homogène, L'ordre des éléments binaires est invariant. On peut donc leur faire jouer des rôles indépendants, et par conséquent multiplexer plusieurs sous-canaux dans un même intervalle de temps. A titre d'exemple non limitatif, pour assurer l'interconnexion d'un réseau CEPT avec un réseau RITA, on utilise une interface appelée "passerelle". Dans le sens CEPT vers RITA, on ne pourra transmettre par cette interface que six éléments binaires par intervalle de temps de la trame CEPT, les deux autres étant perdus. Dans le sens RITA vers CEPT, six éléments binaires sur les huit d'un intervalle de temps de la trame CEPT sont significatifs, les deux éléments binaires supplémentaires étant soit non significatifs, soit redondants. Par ailleurs, certains systèmes permettent de coaguler (réunir) plusieurs intervalles de temps consécutifs pour former un canal unique ayant un débit d'information multiple du débit de base. On ne décrira ci-dessous que très brièvement les circuits de traitement du marquant du côté de l'émetteur d'un réseau de communication plésiochrone, étant donné que ces circuits sont banals en soi, et peuvent être facilement adaptés par l'homme de l'art aux variantes qu'il peut être amené à adopter en fonction des caractéristiques de ce réseau. Les circuits schématiquement représentés en figure 1 comportent un émetteur origine 1 relié à un récepteur destinataire 2 par des circuits de transit 3, I'ensemble des éléments 1 à 3 formant une partie ou la totalité d'un réseau plésiochrone. Les circuits de transit 3 peuvent comporter plusieurs récepteurs intermédiaires RI1 à Rîn coopérant avec plusieurs émetteurs intermédiaires El1 à El n via des liaisons LI à Ln par câbles, faisceaux hertziens, etc.; des liaisons semblables 4, 5 reliant les éléments I et 2 à l'élément 3. L'émetteur d'origine 1 comporte essentiellement un générateur d'informations 6 et un générateur de marquants 7 reliés à un multiplexeur 8 dont la sortie est reliée par un circuit d'émission 9 à la liaison 4. Le générateur 6 numérise, le cas échéant, les signaux utiles qu'il reçoit de sources diverses à caractère analogique et constitue des trames dont un fragment est représenté figure 2. Chaque intervalle de temps, par exemple ITi, comporte, dans un mode de réalisation préférentiel de l'invention, deux positions d'éléments binaires réservées aux marquants M1 et M2 introduits au niveau du multiplexeur 8 par le générateur 7 et B positions pour les signaux utiles. Le générateur de marquants 7 et le multiplexeur 8 sont, bien entendu, synchronisés, par des moyens non représentés et évidents pour l'homme de l'art, avec les trames du générateur 6. Le circuit d'émission 9 est un circuit apte à envoyer sur la liaison 4 les trames provenant du multiplexeur 8: c'est par exemple un circuit d'émission téléphonique pour une liaison 4 par cable téléphonique. Le récepteur destinataire 2 comporte un circuit de réception 10 apte à recevoir les signaux arrivant par la liaison 5. Il est suivi d'un démultiplexeur 11 capable de présenter sur une sortie 12 les signaux d'information utiles, et sur deux sorties 13.1 et 13.2 les marquants introduits par le générateur 7. Ce démultiplexeur 11 est, bien entendu, synchronisé sur les trames reçues. Si les positions des marquants sont fixes, le démultiplexeur il envoie sur les sorties 13.1 et 13.2 les éléments binaires de tous les intervalles de temps se trouvant à ces positions. Si ces positions évoluent, le démultiplexeur 11 est commandé également en fonction de la loi d'évolution, qui est évidemment la même dans l'émetteur I et dans le récepteur 2. Cette loi d'évolution peut par exemple être déterminée par un générateur de séquence pseudo-aléatoire son homologue étant disposé dans le récepteur 2. La séquence utilisée peut en outre présenter des qualités cryptologiques c'est-à-dire qu'elle ne peut être reproduite sans avoir connaissance d'une clé de chiffrement et que cette clé ne peut pas être calculée à partir d'un échantillon de la séquence. Les sorties 12 et 131, 132 du démultiplexeur 11 sont reliées à un circuit 14 de traitement de marquant qui sera décrit cidessous en référence à la figure 2. Ce circuit 14 est relié à un circuit 15 de traitement d'informations, correspondant au générateur 6 de l'émetteur 1. Ce circuit 15 traite les éléments binaires d'information utiles des intervalles de temps reçus pour restituer ces informations, le cas échéant après conversion numérique-analogique. La figure 3 représente un mode particulier de réalisation du générateur de marquants 16 basé sur un registre à décalage à 8 étages rebouclé par l'opérateur d'addition modulo 2 référencé 17 pour produire la séquence pseudoaléatoire de longueur maximale de 28 ~ I bits = 255 bits. Ce type de générateur est bien connu de l'homme de l'art. Les emplacements des prises intermédiaires sont déterminés à partir des coefficients de polynomes primitifs dont le degré est égal au nombre total d'étages. Dans l'exemple de la figure 3 il s'agit du polynome X8 + x6 + X5 + X3 + 1. On trouvera une liste exhaustive de ces polynomes dans des ouvrages tels que celui de W.W. PETERSON, 3.E. WELDON "Error correcting codes", Ed.2 Appendice C. Ce type de générateur est fourni à titre d'exemple non limitatif.On peut aussi réaliser de tels générateurs basés sur un opérateur de rebouclage non linéaire, ce qui permet de leur conférer des qualités cryptologiques. Le signal de marquant M2 qui sort en 18.2 est obtenu dans l'exemple choisi en prenant le complément de M1 disponible en 18.1 à l'aide de l'inverseur 19, mais il est bien entendu que les deux marquants M1 et M2 peuvent être produits indépendamment l'un de l'autre, et peuvent avoir des cycles de longueur égale ou différente, ces cycles ayant un contenu différent. Si on examine la séquence du marquant M1 (ou M2) dans une fenêtre de 8 bits consécutifs on constate que: - le générateur peut émettre une suite permanente de O : ce cas doit être éliminé à l'aide de circuits auxiliaires appropriés évidents pour l'homme de l'art et non représentés sur la figure 3 - le générateur fournit une suite d'octets où les mêmes valeurs réapparaissent périodiquement. Dans le cas considéré dans l'exemple, la période est de 255 octets. Toutes les valeurs (sauf le code 00000000 qui ne doit jamais apparaître) se succèdent dans un ordre bien défini. Prenons pour origine du cyle de marquant l'instant d'apparition d'un octet facile à reconnaître, par exemple 11111111. n existe une correspondance biunivoque entre chaque valeur d'octet et son instant d'apparition dans le cycle , et donc le nombre total de bits émis et qui auraient dû arriver au récepteur destinataire depuis le début du cycle. Un premier exemple particulier de réalisation des circuits 14 et 15 de la figure 1 est représenté plus en détail sur la figure 4. Le code de marquant M1 est présenté à l'entrée série 13.1 du registre à décalage RAD référencé 23. Après une période d'établissement qui correspond au chargement dans RAD des 8 premiers bits successifs, les octets disponibles sur la sortie parallèle 22 vont se présenter dans l'ordre défini par la logique du générateur de séquence pseudoaléatoire de l'émetteur origine. Les B bits de données présents simultanément en 12 sont mémorisés dans la mémoire tampon TR à l'adresse définie par l'octet présent sur la sortie 22.Si, à la suite d'une perte d'intégrité il se produit une rupture dans la séquence du marquant M 1, le code contenu dans RAD va prendre pendant 8 trames des valeurs erronées et les 8 caractères de données reçus pendant cette période s'inscriront à de mauvaises adresses avec "écrasement" éventuel de données non encore utilisées. Puis la succession séquentielle reprendra son cours normal. Les données sont lues dans la mémoire tampon TR dans le même ordre séquentiel qu'à l'écriture: les adresses de lecture sont fournies par un générateur de séquence pseudo-aléatoire GSPA référencé 26 dont la logique est la même que celle de l'émetteur origine.La succession des opérations (lecture et enregistrement dans la mémoire tampon TR, multiplexage écriturellecture via le multiplexeur 24 relié aux sorties de 23 et 26, et décalage du registres 23 et du registre que comporte 26) est sous le contrôle d'une horloge 27 synchronisée sur l'extrémité réceptrice. En début de communications le circuit est initialisé en forçant le générateur GSPA dans l'état correspondant au décalage de une demi période avec le code présent à la sortie 22. Dans le cas du générateur de la figure 3 on peut par exemple attendre le passage du code 11111111 pour forcer le registre du générateur 26 grâce à son entrée parallèle EP à 11010111 soit un décalage de 127 pas. Il est bien évident que le nombre de bits d'adresse choisis, donc la longueur des registres à décalage des générateurs, le polynome générateur, la taille de la mémoire tampon ont été donnés à titre d'illustration non limitative de la portée de l'invention. Une perte d'intégrité ou une erreur de transmission affectant un ou plusieurs bits de marquant M I entratne pendant les 8 trames suivantes une erreur dans l'adressage d'écriture des données dans TR. A la lecture on aura 16 caractères erronés distribués de manière aléatoire dans un bloc de 255 caractères. Le circuit de la figure 5 est une variante de celui de la figure 4 pour pallier en partie ce défaut. Le circuit de la figure 5 comporte deux entrées de marquants 13.1 et 13.2 pour M1 et M2 respectivement. On considère ici que M1 et M2 sont compléments l'un de l'autre.Ces deux entrées sont reliées à un OU-exclusif 34 dont la sortie 33 est reliée à une entrée d'une porte ET 35. La sortie 36 de la porte 35 est reliée à l'entrée série d'un registre à décalage 37 à huit cellules. La sortie parallèle (sur huit bits) du registre 37 est reliée à une entrée d'une porte ET 38 dont la sortie C est reliée à l'entrée de commande écriturellecture d'une mémoire tampon 125 qui reçoit de l'entrée 12 les données utiles des intervalles de temps successifs des signaux reçus par le récepteur destinataire. L'entrée 13.1 est également reliée à l'entrée série d'un registre à décalage 123 dont certaines sorties parallèles sont reliées à un additionneur 31, formant ainsi avec ce dernier un générateur pseudo-aléatoire 29. L'entrée 13.1 est enfin reliée via un inverseur logique 30 à l'additionneur modulo 2 référencé 31. La sortie 32 de l'additionneur modulo 2 référencé 31 est reliée à la deuxième entrée de la porte 35. La sortie parallèle A du registre 123 est reliée d'une part à une entrée d'un multiplexeur 124 et d'autre part via un circuit logique d'initialisation 128 (constitué par exemple d'un comparateur de code qui détecte le passage du registre 123 à l'état "11111111" à l'entrée parallèle du registre 129 d'un autre générateur pseudo-aléatoire 126. La sortie parallèle du registre du générateur 126 est reliée à la seconde entrée du multiplexeur 124. Un générateur de signaux d'horloge 127 est relié à l'autre entrée B de la porte 38, à l'entrée de commande du multiplexeur 124, et aux entrées de signaux d'horloge des registres 37, 123 et 129. Le circuit de la figure 5, inhibent la fonction écriture pendant les 8 trames qui suivent les anomalies suivantes: - Bits de marquant M1 et M2 non cohérents entre eux : par exemple M1 et M2 doivent être le complément l'un de l'aute. Si cette condition n'est pas satisfaite la sortie 33 de la porte OU-exclusif 34 est à 0. - Bit M 1 entrant hors séquence. La condition logique 29 comprend un additionneur modulo 2 dont les variables d'entrée sont connectées sur les mêmes prises que dans les générateurs de séquence pseudo aléatoire de l'émetteur et GSPA référencé 126 du récepteur auxquelles on vient ajouter le complément du bit M I obtenu à l'aide de l'inverseur 30. Si M1 est hors séquence (ou faux) la sortie 32 est à 0. Le registre à décalage à 8 bits RINH 37 est normalement entièrement rempli de "1". Si l'une quelconque des conditons de fautes décrites ci-dessus apparat, un 0 est chargé dans le registre et met 8 trames à s'éliminer. Pendant tout ce temps la porte ET 38 interdit le passage du tampon TR 125 en écriture. Il y a donc sauvegarde des données enregistrées précédemment. Les données qui n'ont pas été enregistrées donnent à la lecture de TR un paquet de 8 caractères consécutifs erronés. Le circuit de la figure 6 est une variante du circuit 130 de la figure 5, comprenant les éléments 34, 35, 37, 38, 29, 30. La porte 38 du circuit de la figure 5 étant supprimée dans cette variante, I'horloge 127 est directement reliée (fil de liaison entre B et C) à l'entrée de commande lecturelécriture de la mémoire 125. Les deux entrées 13.1 et 13.2 recevant M1 et M2 sont reliées chacune à l'entrée série d'un contrôleur de séquence pseudoaléatoire 61, 62 respectivement, identique au circuit 29 de la figure 4 l'entrée Ml directement, et l'entrée M2 via un inverseur logique 63 (le circuit de la figure 6 se rapporte au cas où M2 est le complément logique de M1). Chacun des fils de la sortie parallèle du registre RADI du générateur 61 est relié à une première entrée d'une porte ET d'un ensemble 64 de huit portes ET à deux entrées chacune. La sortie de l'additionneur du générateur 61 est reliée à l'entrée série d'un registre 69 à huit étages dont les huit sorties parallèles sont reliées aux huit entrées d'une porte ET 66. La sortie de la porte 66 est reliée à toutes les deuxièmes entrées des portes de l'ensemble 64. Chacun des fils de la sortie parallèle du registre RAD2 du générateur 62 est relié à une première entrée d'une porte ET d'un ensemble 67 de huit portes ET à deux entrées chacune. La sortie de l'additionneur du générateur 62 est reliée à l'entrée série d'un registre 68 à huit étages dont les huit sorties parallèles sont reliées aux huit entrées d'une porte ET 69. La sortie de la porte 69 est reliée à toutes les deuxièmes entrées des portes de l'ensemble 67. Les sorties des huit portes de l'ensemble 64 sont reliées chacune à une première entrée d'une porte OU d'un ensemble 70 de huit portes, les sorties des huit portes de l'ensemble 67 étant reliées chacune à une deuxième entrée de ces mêmes portes OU. Dans cette variante, lorsque la séquence du marquant Ml est correctement reçue, on doit avoir dans le registre 65 uniquement des "I", ce qui donne également un "1" à la sortie de la porte 66, ce "1" permettant à la configuration présente dans le registre RAD1 du générateur 61 de passer les portes 64, et donc d'arriver à la sortie A. De même, Si la marquant M2, complémentaire de M1, et inversé par l'inverseur 63, est correctement reçu, un "1" à la sortie de la porte 69 autorise le passage de la configuration contenue dans le registre RAD2 du générateur 62 par les portes 67 et 70 vers la sortie A. Bien entendu, Si les deux séquences de M1 et M2 sont bonnes, on retrouve en A une seule configuration puisque, par hypothèse M2 est le complément de Ml et que le contenu de RAD2 est égal à celui de RADI. Si l'une seule d'entre elles est bonne, celle-ci passe vers A, et si aucune n'est bonne, on a huit "0" en A qui correspondent à l'adresse "0" de la mémoire tampon, adresse inutilisée en temps normal. REVENDICATIONS 1. Procédé de régénération de l'intégrité binaire dans un réseau plésiochrone, pour transmission par trames de plusieurs intervalles de temps, selon lequel on multiplexe à l'émission, en synchronisme avec l'information dont on veut regénérer à la réception le nombre d'éléments binaires transmis, les éléments binaires d'information utile avec au moins un élément binaire appelé "marquant", caractérisé par le fait qu'a l'émission on produit des cycles de marquants dont aucun groupe de n bits consécutifs d'un cyle n'a la même valeur que n'importe quel autre groupe de même longueur du même cycle, et qu'à la réception on examine chaque groupe de marquants pour déterminer si l'information reçue est erronée et/ou incomplète. 2. Procédé selon la revendication 1, caractérisé par le fait que les cycles de marquants sont produits par au moins un générateur pseudo-aléatoire. 3. Procédé selon l'une des revendications 1 ou 2, caractérisé par le fait qu'à la réception on mémorise, à l'arrivée de chaque bit de marquant, ce bit ainsi que les (n-l) bits précédents, qu'on lit les différentes suites ainsi mémorisées, dans l'ordre suivant lequel elles ont été mémorisées, avec un décalage au moins égal à celui pouvant être produit pendant la durée d'une communication, et que l'on valide les données d'information multiplexées avec les suites de marquants correspondants si ces suites lues correspondent à celles ayant été émises. 4. Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'on multiplexe les marquants sur des positions fixes de chaque intervalle de temps. 5. Procédé selon l'une des revendications 1 à 3, caractérisé par le fait que l'on multiplexe les marquants sur des positions, évoluant selon des paramètres déterminables, de chaque intervalle de temps. 6. Procédé selon l'une des revendications précédentes, caractérisé par le fait que le marquant est constitué de deux bits (M1, M2) égaux. 7. Procédé selon l'une des revendications 1 à 5, caractérisé par le fait que l'un des marquants est le complément binaire de l'autre. 8. Dispositif de régénération de l'intégrité binaire dans un réseau plésiochrone, pour transmission par trames de plusieurs intervalles de temps, caractérisé par le fait qu'il comporte, dans l'émetteur (1), un générateur (7) de marquants à registre à décalage (16) à N étages rebouclé par un circuit de logique combinatoire linaire (17) engendrant la séquence maximale de longueur 2N-1, et par le fait qu'il comporte dans le récepteur (2) un démultiplexeur (11) séparant les données d'information des bits de marquant avec lesquels elles sont multiplexées, la sortie de marquants (13.1, 13.2) de ce démultiplexeur étant reliée à un dispositif (14) comportant une mémoire tampon (125) pour les données d'information adressée successivement en écriture par un dispositif (130) de mémorisation de suites de marquants incidents, et en lecture par un générateur (126) similaire au générateur de marquants de l'émetteur. 9. Dispositif selon la revendication 8, caractérisé par le fait que le dispositif de mémorisation de suites de marquants (130) comporte un registre à décalage (23 ou 123) à N cellules, le code présent dans ce registre constituant l'adresse de rangement dans la mémoire tampon (2S ou 125) des bits d'information reçus avec le dernier marquant chargé dans le registre à décalage. 10. Dispositif selon l'une des revendications 8 ou 9, caractérisé par le fait qu'un circuit auxiliaire (34, 35, 37) est utilisé pour inhiber l'écriture dans la mémoire tampon (12S) durant les N intervalles de temps qui suivent la détection d'un marquant erroné. Il. Dispositif selon l'une des revendications 8 à 10, caractérisé par le fait qu'il comporte une logique d'initialisation (28, 128) reliée au générateur (26, 126) du récepteur, cette logique agissant une seule fois, après l'établissement d'une communication, au moment où le code présent dans le dispositif de mémorisation de suites de marquants passe par une valeur prédéterminée (V). 12. Dispositif selon la revendication 11, caractérisé par le fait que la valeur (V) chargée dans le générateur (26) du récepteur est celle atteinte P cycles après être passée par ladite valeur prédéterminée (V), P étant l'entier le plus voisin de 2N/2