FR 2603129 A1 19880226 FR 8711801 A 19870821 Circuit de redondance de colonne pour mémoire à accès aléatoire dynamique en technologie CMOS. La présente invention a trait à des mémoires en circuits intégrés semiconducteurs, et plus particulièrement à un circuit pour fournir des colonnes redondantes dans ces mémoires lorsque d'autres parties de la mémoire sont trouvées défectueuses. Dans les mémoires en circuits intégrés, un seul défaut dans une partie quelconque du réseau de cellules de mémoire peut rendre la mémoire toute entière inutilisable. De plus, lorsque des perfectionnements dans la conception et la fabrication de circuits intégrés sont réalisés, des cellules de mémoire en plus grand nombre sont disposées sur une seule puce et en résultat, des circuits intégrés à très grande échelle sont réalisés. Dans ce cas, la probabilité de produire une ou plusieurs cellules de mémoire défectueuses sera facilement accrue et la mémoire toute entière sera rendue inutilisable. En tant qu'art antérieur pour résoudre ce problème, des mémoires en circuits intégrés ont été conçues et fabriquées de telle manière que des cellules de mémoire de rechange en plus des cellules de mémoire normales sont disposées sur la même me puce afin de substituer eux cellules de mémoire normales défectueuses des cellules de mémoire de rechange exemptes de défauts.Pour réaliser cette substitution, les mémoires en circuits intégrés ont besoin de circuits décodeurs : des décodeurs normaux qui peuvent être rendus inactifs avec des signaux d'adresse sélectionnant une rangée ou une colonne associée à des cellules de mémoires défectueuses et des décodeurs de rechange qui peuvent adresser une rangée ou une colonne associée à des cellules de mémoires de rechange exemptes de défauts avec lesdits signaux d'adresses Après la fabrication de la mémoire en circuit intégré, elle doit être contrôlée pour vérifier si des cellules de mémoires normales sont défectueuses, ou non. Si des rangées ou colonnes comprenant des cellules de mémoire normales sont constatées défectueuses, les mémoires en circuit intégré seront programmées de telle manière qu'un décodeur de rechange comprenant des cellules de mémoire de rechange exemptes de défauts puisse être validé par des signaux d'adresse sélectionnant les cellules de mémoire normales défectueuses et ensuite, un détecteur normal sélectionnant une rangée ou une colonne correspondant aux cellules de mémoire normales défectueuses peut être invalidé par lesdits signaux d'adresse. I1 existe deux façons de programmer de cette manière ; une façon est d'utiliser des éléments de mémoire non volatils et l'autre façon de faire fondre les fusibles en polysilicium. A nouveau, le mode de programmation qui utilise la fusion de fusibles peut être utilisé par celui qui utilise des spots laser et celui qui utilise un courant électrique. Couramment, conformément au développement du processus de fabrication de dispositifs semi-conducteurs, on a utilisé un schéma dè redondance avec lequel des blocs comprenant des cellules de mémoire normales défectueuses peuvent être remplacés par des blocs de rechange comprenant des cellules de mémoire de rechange exemptes de défauts. Par exemple en supposant que des cellules de mémoire nor males 64K sont divisées en quatre blocs de cellules de mémoire 16K, une panne d'une cellule de cellules de mémoire 16K constituant chaque bloc exige le remplacement du bloc défectueux par un bloc de cellules de mémoire de rechange 16K exemptes de défauts. Dans une mémoire à accès aléatoire dynamique, la redondance de rangée en substituant la ligne de rangée normale défectueuse par la ligne de rangée de rechange exempte de défauts peut être aisément accomplie sans difficulté. Cependant, la redondance de colonne pose certains problèmes. En particulier, lorsque le décodeur de rechange décrit dans le brevet américain n0 4 228 528 est utilisé dans un dispositif de mémoire à accès aléatoire dynamique à semiconducteur, ce dispositif doit comprendre des circuits en vue de détecter la transition d'adresse de colonne en un mode opératoire de colonne statique. En résultat, cette adjonction sur la puce de circuits de détection de transition d'adresse de colonne entraîne l'inconvénient de l'accroissement des dimensions de la puce. Par exemple, les figures 1 et 2 sont des schémas de circuits représentatifs du décodeur normal et du décodeur de rechange respectivement en tant que schémas de circuit de l'art antérieur effectuant la redondance de colonne au moyen de la fusion par laser. Une ligne de colonne (ou ligne de bit) du réseau de cellule de mémoire normale est reliée à un fil 8 de la figure 1. Une ligne de colonne du réseau de cellule de mémoire de rechange est reliée à un fil l8dela figure 2. Par conséquent, en cas de substitution de la ligne de colonne du réseau de cellule de mémoire normale, le fonctionnement du décodeur normal de colonne sera coupé par la fusion du fusible 7 tandis que les fusibles 15 et 16 du décodeur de rechange de colonne de la figure 2 sont programmés pour être fondus de sorte que le décodeur de rechange peut être validé avec l'entrée de signaux d'adresse de colonne appliqués au décodeur normal. D'autre part, l'utilisation du décodeur normal signifie une fusion du fusible 17 dans le décodeur de rechange. La figure 3 est un schéma de forme d'onde représentant la sélection d'une ligne de colonne de rechange conjointement avec l'utilisation d'un décodeur de rechange de la figure 2. Dans des dispositifs de mémoire à accès aléatoire dynamique, lorsque RAS (impulsion de créneau d'adresse de rangée) est amené à un niveau logique bas (niveau de la masse), des signaux d'adresse de rangée sont appliqués. RAS étant à l'état bas, lorsque CAS est amené à un niveau bas dans le mode de colonne statique, les signaux d'adresse de colonne sont appliqués au décodeur de rechange de colonne. Dans ce cas, quelque soit la transition de signaux d'adresse de colonne qui apparaît, cette horloge de transition détectée est une horloge de restauration RST représentée sur la figure 2. L'horloge de restauration RST est connectée à une électrode de commande d'un transistor 12 MOS àcanal N de la figure 2. Pour produire cette horloge, le circuit de détection de transition d'adresse de colonne doit inévitablement être disposé sur la même puce. Ceci provoque un accroissement des dimensions de la puce. Un autre problème est celui de la consommation d'énergie du fait que chaque fois que l'horloge de restauration RST est appliquée à l'électrode de commande du transistor 12, celui-ci et au moins un des transistors lOA (ou lOB) à travers llA (ou llB) conduit. Par conséquent, un des buts de la présente invention est de proposer un circuit intégré en technologie CMOS en vue d'effectuer de façon simple la redondance de colonne. Un autre but de la présente invention est de proposer un circuit intégré en technologie CMOS en vue d'effectuer de façon simple la redondance de colonne selon un mode de colonne statique. Un autre but de la présente invention est de proposer un circuit intégré en technologie CMOS en vue d'effectuer la redondance de colonne par le remplacement d'un bloc. Un autre but de la présente invention est de proposer un circuit de redondance en technologie CMOS pouvant amener une diminution de la consommation d'énergie et des dimensions de la puce. La figure 1 est un schéma de circuit représentatif d'un décodeur normal classique La figure 2 est un schéma de circuit représentatif d'un décodeur de rechange classique La figure 3 est un diagramme de rythme d'une horloge de restauration selon un fonctionnement en mode de colonne statique La figure 4 est un schéma de circuit représentatif de l'accomplissement d'une redondance de colonne par bloc dans une mémoire à accès aléatoire dynamique à semiconducteur selon la présente invention La figure 5 est un schéma détaillé d'un circuit de verrouillage, d'un décodeur de colonne de rechange et d'un circuit logique ainsi que d'un décodeur de colonne normale utilisé en tant que constituants de la figure 4 selon la présente invention ; et La figure 6 est un diagramme de rythme d'une horloge de restauration utilisé dans la présente invention La figure 4 représente un schéma de circuit en vue d'effectuer une redondance de colonne par bloc dans un dispositif de mémoire à accès aléatoire dynamique semiconducteur selon la présente invention. En se référant à la figure 4, R1 et R2 représentent des lignes de rangée (ou mot), MC une cellule de mémoire, les chiffres de référence 71 à 78 des amplificateurs de lecture, les chiffres de référence 81 à 84 des circuits de commutation d'entrée/sortie, les chiffres de référence 91 et 92 des amplificateurs de lecture entrée/sortie, le chiffre de référence 100 un circuit de verrouillage, le chiffre de référence 200 un décodeur de colonne de réserve et un circuit logique, et le chiffre de référence 47 un décodeur de colonne normale qui est relié à la borne de sortie du décodeur de colonne de rechange 200 et à des signaux d'adresse de colonne d'entrée CA1 (ou CA1) par l'intermédiaire de CAn-l (ou CAn-l). Les cellules de mémoire MC sont associées à chacun des amplificateurs de lecture 71 à 78 selon un type de ligne de bit replié codé. L'amplificateur de lecture 71 dans un bloc normal 8L1 est relié au fil de bus entrée/sortie respectives I/O 1 et I/O 1 par l'intermédiaire de deux transistors de transmission 101 et 102. L'autre amplificateur de lecture 72 dans le bloc BL1 est relié aux fils de bus entrée/sortie respectifs I/O O et I/O O par l'intermédiaire de I/O 3 et I/O 3 par l'intermédiaire de transistors de transmission 105 à 116 comme représenté sur la figure 4.Les paires de fils de bus entrée/ sortie I/O O et I/O O à I/O 3 et I/O 3 sont reliés au circuit de commutation d'entrée/sortie respectifs 81 à 84. Les fils de sortie du circuit de commutation d'entrée/sortie 81 et 82 et ceux du circuit de commutation d'entrée/sortie 83 et 84 sont reliés aux amplificateurs de lecture d'entrée/sortie 91 et 92 respectivement. La borne de sortie du circuit de verrouillage 100 est relié au décodeur de colonne de rechange 200. La borne de sortie du décodeur de colonne de rechange terminal 200 est couplé à un fil de colonne de rechange 60 relié au bloc de rechange S8L et SBL et est également relié au décodeur normal 47 relié aux blocs normaux BL1 et 8L1 et aux décodeurs normaux reliés aux autres blocs normaux respectifs. Chacun des blocs normaux BL1, 8L1,... comporte une paire d'amplificateurs de lecture et deux paires de transistors de transmission, et également chacun des blocs de rechange SBL et SBL est similaire. A présent, en supposant qu'il y ait des cellules de mémoire normales 256 bits dans les blocs normaux de la figure 4, une adresse de rangée à huit bits et une adresse de colonne à dix bits CAO à CA9 sont nécessaires. Une des adresses de colonne CAO et CA9 et un de ses compléments CAO et CA9 sont appliqués aux circuits de commutation d'entrée/sortie 81 à 84 respective ment et ils sont utilisés en tant que signaux de commande de commutation pour transférer des signaux de données entre les paires d'entrée/sortie I/O O et I/O O à I/O 3 et I/O 3 et des amplificateurs de lecture d'entrée/sortie 91 et 92 respectivement. Par conséquent, il y a 512(=28x2) blocs normaux avec le réseau divisé en deux moitiés, c'est-à-dire la moitié gauche et la moitié droite de 256 blocs chacun. 8 il y a 512(=28x2) cellules de mémoire dans le bloc normal respectif. Il y a respectivement des blocs de rechange SBL SBL sur chaque partie inférieure des moitiés gauche et droite. 256 décodeurs de colonne normaux liés aux lignes de colonne normales respectives 70 en vue de sélec tionner simultanément des blocs normaux des deux moitiés et un décodeur de colonne de rechange 200 relié à la ligne de colonne de rechange 60 pour sélectionner des blocs de rechange SBL et SBL sont disposés au centre du réseau de mémoire. Le circuit de verrouillage 100 fonctionne pour se verrouiller bas ou haut selon l'entrée d'horloge RST ainsi qu'il sera mentionné ci-après dans ce que RAS est à un niveau bas selon un fonctionnement en mode de colonne statique. A présent, si une ou plusieurs cellules de mémoire d'un des blocs normaux, c'est-à-dire le bloc normal BL1, sont défectueux, les blocs normaux BL1 et BL1 seront remplacés par des blocs de rechange SBL et SBL comprenant des cellules de mémoire exemptes de défauts avec une sortie à l'état bas du décodeur de colonne normale 47 et une sortie d'un état haut du décodeur de colonne de rechange 200. La figure 5 représente un schéma de circuit détaillé du décodeur de colonne normale 47, du décodeur de colonne de rechange 200 et du circuit de verrouillage 100 de la figure 4 ainsi que du circuit redondant de colonne selon la présente invention. En se référant à la figure 5, le circuit de verrouillage 100 est constitué de deux transistors MOS à canal N de commande 31 et 32 dont chaque électrode de commande est relié au drain 400 ou 500 de l'autre et dont les deux sources sont reliées à la masse par un transistor MOS à canal N 30 dont le trajet de courant drain-source est connecté entre le drain 400 et la masse, d'un fusible pilote MF connecté entre la source de tension d'alimentation Vcc et le drain 400, d'un transistor MOS à canal P 33 dont le trajet de courant source-drain est connecté entre la source de tension d'alimentation Vcc et le drain 500 et dont l'électrode de commande est reliée au drain 400, et d'un inverseur 34 connecté au drain 500. Une borne 48 d'électrode de commande du transistor MOS à canal N 30 est reliée à l'horloge RST ainsi qu'il sera mentionné ci-après. Le décodeur de colonne de rechange et circuit logique 200 est composé de portes de transmission T1 à T8 en vue de transférer l'adresse de colonne CA1 à CA8 respectivement, de portes de transmission T1 à T8 en vue de transférer l'adresse de colonne CA1 à CA8 respectivement, de fusibles F1 à F8 respectivement connectés à la sortie des portes de transmission Tl à T8 de fusibles F1 à F8 respectivement reliés aux lignes de sortie, de portes de transmission T1 à T8 d'une porte NAND 45 dont les bornes d'entrée sont reliées aux nodes de connection de paires de fusibles F1 et F1 à F8 et F8, chacun, de transistors MOS à canal N 43 et 44 dont les drains sont respectivement reliés aux bornes d'entrée de la porte NAND 45 et dont les sources sont connectées à la masse, et d'un inverseur 46 dont l'entrée est connectée à la ligne de sortie de la porte NAND 45. Les paires de portes de transmission T1 et T1 à T8 et T8 sont composées chacune de paires de transistors MOS à canal N et canal P 35 et 36 à 41 et 42 comme représenté sur la figure 5. Les électrodes de conwmde des transistors M06 a canal P sont reliées a un fil 50, et les électrodes de commande des transistors MOS à canal M sont reliées à un fil 49. Les fils 49 et 50 sont reliés à la borne d'entrée et à la borne de sortie de l'inverseur 34 respectivement. La borne de sortie de l'inverseur 46 est connecté la ligne de colonne de rechange 60 et à la borne d'entrée du décodeur de colonne normale 47 constitué d'une porte NON ET connus.Il faut noter que la borne de sortie de l'inverseur 46 peut être respectivement connectétaux bornes d'entrée des décodeurs de colonnes normaux restants. Le décodeur de colonne normal 47 reçoit les signaux d'adresse de colonne CA1 (ou CA1) à CA8 (ou CAe) et le signal de sortie de l'inverseur 46, et la borne de sortie de celui-ci est connectée à la ligne de colonne normale 70,étant reliée aux électrodes de commande de transistors de transmission 101 à 108. La figure 6 représente un diagramme de rythme d'une horloge de restauration RST appliquée à la borne d'entrée 48 de la figure 5 dans un fonctionnement en mode de colonne statique. En se référant à la figure 6, l'horloge de restauration RST présente une impulsion à l'état haut après que RAS devienne bas mais avant que les signaux d'adresse de colonne COL ADD soient reçus dans les décodeurs de colonne. Ci-après, le fonctionnement de la figure 5 selon la présente invention sera décrit en détail. Dans le cas où les blocs de rechange SBL et SBL ne sont pas sélectionnés, tous les fusibles ne sont pas fondus. Même si l'impulsion de restauration RST de la figure 6 est appliquée à la borne 48, le potentiel du noeud 400 est toujours maintenu dans un état haut. Par conséquent, le transistor MOS à canal P 33 demeure à l'état bloqué et éga lement le transistor MOS à canal N 32 demeure à l'état passant, si bien quele noeud 500 est verrouillé dans un état bas et le fil de sortie 50 de l'inverseur 34 conserve un état haut, ensuite, les portes de transmission T1 à T8 et T1 à T8 sont bloqués. Cependant, les transistors MOS à canal N 43 et 44 sont passants, par conséquent la sortie de la porte NAND 45 se trouve à un état haut et la sortie de l'inverseur 46 à un état bas. Par conséquent, le fil de colonne de rechange 60 devient bas et les transistors de transmission 109 à 116 se bloquent de sorte que les cellules de mémoire de rechange des blocs de rechange SBL et SBL ne sont pas sélectionnées. La sortie de l'inverseur 46 est appliquée au décodeur de colonne normale 47 constitué par une porte NOR conjointement avec des signaux d'adresse de colonne CA1 (ou CA1) à CA8 (ou CA8). Lorsque le fil de colonne normal 70 est sélectionné par les signaux d'entrée du décodeur de colonne normal 47, le fil 70 devient haut et les transistors de transmission 101 à 108 de la figure 4 sont tous passants. Par conséquent, une cellule de mémoire normale de blocs normaux BL1 et BL1 peu t être sélectionnée par un signal de sélection de rangée sur un fil de rangée R1 ou R2. A présent, le cas où la redondance de colonne est effectuée par suite d'une ou de plusieurs cellules de mémoire normales défectueuses sera décrit ci-après. On suppose qu'une ou plusieurs cellules de mémoire d'un bloc normal BL1 ou/et BL1 sont défectueuses et que les signaux d'adresse de colonne CA1 à CA2 sont tous bas (les signaux complémentaires CA1 à CA2 sont tous à l'état haut). A cet instant, les fusibles F1 à F8 correspondants aux fils en vue de transférer le signal d'adresse de colonne d'un état bas et le fusible pilote MS sont tous fondus par des spots laser. Par conséquent, le noeud 400 est dans un état flottant et le noeud500 dans un état inconnu. Lorsque l'horloge de restauration RST ayant une impulsion à l'état haut, après que 'RAS soit bas, est appliquée à la borne 48, le noeud 400 devient bas par suite de la conduction du transistor MOS à canal N 30 et ensuite le transistor MOS à canal P 33 est rendu conducteur et tandis que le transistor MOS à canal N 32 est bloqué. Par conséquent, le noeud500 est verrouillé dans un état haut et le fil de sortie 50 de l'inverseur 34 dans un état bas. Du fait de l'état haut du fil 49 et de l'état bas du fil 50, les portes de transmission 31 à 38 sont toutes rendues conductrices et le transistor à canal N 43 et 44 se bloque. Par conséquent, les signaux complémentaires a adresse de colonne CA1 à CA8 qui y sont tous à l'état haut sont appliqués à la porte NAND 45 par l'intermédiaire des portes de transmission T1 à T8 et des fusibles non fondus F1 à F8. En résultat, la sortie de l'inverseur 46 devient haute. Par conséquent, les transistors de transmission 109 à 116 connectés au fil de colonne de rechange 60 devient conducteur, et par conséquent, les blocs de rechange S8L et SBL sont sélectionnés. Par ailleurs, du fait de l'état haut de la sortie de l'inverseur 46, les sorties de tous les décodeurs normaux deviennent basses et tous les transistors de transmission dans les blocs normaux respectifs deviennent non-conducteurs.Par conséquent, lors d'une opération de lecture si des signaux d'adresse de colonne CAO à CA9 sont tous à l'état bas et qu'un fil de rangée (ou mot) R1 est sélectionné, un signal de données conservé dans une cellule de mémoire 600 du bloc de rechange SBL est délivré à l'amplificateur de lecture d'entrée/sortie 92 par l'intermédiaire de l'amplificateur de lecture 77, les transistors de transmission 114, du fil de données d'entrée/sortie I/O 3 et du circuit de commutation d'entrée/sortie 84. Comme mentionné ci-dessus, bien que la présente invention ait été décrite pour le schéma de redondance de colonne d'une mémoire à accès aléatoire dynamique 256K, on comprendra que pour l'homme de l'art elle peut être facilement appliquée à une mémoire à accès aléatoire dynamique de 1 méga par l'utilisation de quatre mémoires à accès aléatoire dynamique 256K de la figure 4. Par conséquent, la présente invention permet d'obtenir des dimensions de puces réduites du fait que les circuits de détection de transition d'adresse précités ne sont pas nécessaires et permet une faible consommation d'énergie grâce à l'utilisation du circuit de verrouillage et des portes de transmission. REVENDICATIONS 1. Mémoire à accès aléatoire dynamique, caractérisée en ce qu'elle comporte - un ensemble de blocs normaux ( u ,ar), chaque bloc normal comprenant des cellules de mémoire normales (MC) disposées en rangées et colonnes, des amplificateurs de lecture (71-74) normaux connectés aux paires de colonnes et de transistors de transmission normaux (101-108) respectivement,chaque transistor de transmission possédant une source, un drain et une électrode de commande, chaque source (ou drain) dudit transistor connecté à chaque colonne - un bloc de rechange (SEL,SBL) comprenant des cellules de mémoire de rechange ayant le même nombre de cellules que lesdites cellules de mémoire normales en rangées et colonnes, des amplificateurs de lecture de rechange (75-78) connectés aux paires de colonnes respectivement et transistors de transmission de rechange (109-116), chaque transistor de transition de rechange ayant une source, un drain, et une électrode de commande, chaque source (ou drain) dudit transistor étant connectée à chaque colonne - un moyen d'entrée/sortie (I/O) en vue de transmettre une information de données, lesdits moyens connectés à chaque drain (ou source) desdits transistors de transmission - un ensemble de lignes de colonnes normales (70), chaque ligne de colonne normale connectée aux électrodes de commande desdits transistors de transmission normaux de chaque bloc normal - une ligne de colonne de rechange (60) connectée aux électrodes de commande dudit transistor de transmission de rechange d'un bloc de rechange ;; - des moyens de verrouillage (100) comprenant une première borne d'entrée (VCC) délivrant une tension d'alimentation, un fusible pilote (MF) connecté à ladite première borne d'entrée, et une seconde borne d'entrée (48) d'une horloge de restauration délivrant une impulsion après l'entrée d'une impulsion de créneaux d'adresse de rangées mais avant l'entrée de signaux d'adresse de colonne, pour délivrer un premier signal logique en réponse à l'entrée de ladite tension d'ali mentation sans faire fondre ledit fusible pilote lorsque les dits blocs normaux sont constatés être exempts de défauts et un second signal logique en réponse à ladite horloge de restauration après fusion dudit fusible pilote lorsqu'un desdits blocs normaux est constaté être défectueux - des moyens ( 200) de décodage de colonne de rechange connectés auxdits moyens de verrouillage et auxdits fils de colonne de rechange, pour délivrer un signal d'invalidation de bloc de rechange avec l'entrée dudit premier signal logique lorsqu'il n'y a pas de blocs normaux défectueux et un signal de validation de blocs de rechange lorsque ledit second signal logique et l'entrée de signaux d'adresse de colonne vrai et complémentaire lorsqu'il y a des blocs normaux défectueux et - des moyens (47) de décodeurs de colonne normale connectés auxdits fils de colonne normale et auxdits moyens de décodage de colonne de rechange, en vue d'adresser un bloc normal spécifié avec l'entrée de signaux d'adresse de colonne sous la commande dudit signal d'invalidation de bloc de rechange lorsqu'il n'y a pas de blocs normaux défectueux et d'invalidation desdits moyens de décodage de colonne normaux de façon à ne pas sélectionner lesdits blocs normaux avec l'entrée dudit signal de validation de bloc de rechange lorsqu'il y a des blocs normaux défectueux. 2. Mémoire à accès aléatoire dynamique selon la revendication 1, caractérisée en ce que. lesdits moyens de verrouillage comportent un noeud de fixation de niveau (400) connecté auxdits fusibles pilotes (MF), un noeud de sortie (500), un noeud de masse, un premier transistor (30) dont le trajet de canal est connecté entre ledit noeud de fixation de niveau et ledit noeud de masse et dont l'électrode de commande est connectée à ladite seconde borne d'entrée (48), un premier inverseur (33,32) connecté entre ledit noeud de fixation des niveaux et ledit noeud de sortie et un second transistor (31) dont le trajet de canal est connecté entre ledit noeud de fixation de niveau et ledit noeud de masse et dont ltéLectro- de de commande est connectée à ladite borne de sortie. 3. Mémoire à accès aléatoire dynamique selon la revendication 2, caractérisée en ce que leedits premier et second transistors (30,31) sont des transistors MOS à canal N et le dit premier inverseur (32,33) est un inverseur CMOS. 4. Mémoire à accès aléatoire dynamique selon la revendication 2, caractérisée en ce que lesdits moyens de décodage de colonne de rechange (200) comportent - un ensemble de bornes d'entrée d'adresse de colonne vrai et complémentaire appliquant des signaux d'adresse de colonne vrais et complémentaires de chaque signal d'adresse de colonne (CAl,CAl .... CA8,EA-) ; - un ensemble de trajets de transmission vrais et complémentaires (Tl,Fl et Tl,Fl .... T8,F8 et T8,F8) connectés auxdites bornes d'entrée d'adresse de colonne vraies et complémentaires respectivement - un ensemble de tels moyens de transmission (T1,I.... T8,T8) associés en série s'ur lesdits trajets de transmission respectivement en vue de transmettre un signal d'adresse de colonne vrai et/ou complémentaire en réponse auxdits signaux logiques de sortie des moyens de verrouillage ; - un ensemble de fusibles (Fl,Fl .... F8, ) associés en série sur lesdits trajets de transmission respectivement, lesdits fusibles non fondus lorsqu'il n'y a pas de bloc normal défectueux mais fondus de façon à transmettre des signaux choisis soit desdits signaux d'adresse de colonne vrais soit desdits signaux d'adresse de colonne complémentaires lorsqu'il n'y a pas de blocs normaux défectueux - un ensemble de noeuds de connexion connectés en commun aux bornes terminales des trajets de transmission vrais et complémentaires de chaque signal d'adresse de colonne ; - un ensemble de transmission (43-44) dont les trajets de canal sont connectés en parallèle entre lesdits noeuds de connexion et ledit noeud de masse et dont les électrodes de commande sont reliées au complément dudit signal logique de sortie des moyens de verrouillage ; et - une porte logique (45,46) connectée auxdits noeuds de connexion. 5. Mémoire à accès aléatoire dynamique selon la revendication 4, caractérisée en ce que lesdits moyens de transmission comportent une paire de transistors MOS à canal P (36, 38,40,42) et à canal N (35,37,39,41) dont les trajets de canal sont connectés en parallèle, une électrode de commande dudit transistor MOS à canal P étant reliée à un complément dudit signal logique de sortie d'un organe de verrouillage et une électrode de commande dudit transistor NOS à canal N étant reliée audit signal logique de sortie des moyens de verrouillage. 6. Mémoire à accès aléatoire dynamique selon la revendication 5, caractérisée en ce que les cellules de mémoire normales et de rechange sont disposées selon une configuration de ligne de bit repliée. 7. Mémoire à accès aléatoire dynamique selon la revendication 5, caractérisée en ce que ledit fusible pilote (MF) et lesdits fusibles (Fl,Fl .... F8,7T) sont réalisés en silicium polycristallin. 8. Mémoire à accès aléatoire dynamique selon la revendication 5, caractérisée en ce que ladite porte logique (45, 46) est une porte ET et chacun desdits trajets de transmission est programmé de façon à transmettre le signal d'adresse de colonne vrai.