FR 2603147 A1 19880226 FR 8711383 A 19870806 L'invention a trait en général aux systèmes de conversion numérique- analogique et plus particulièrement à un système de conversion numériqueanalogique à grande vitesse et à sorties analogiques, lequel est entièrement compatible avec le bus de système d'un appareil de traitemernt de données numériques. La présente invention concerne plus précisément un perfectionnement apporté à un système de conversion de données. On connait déjà de nombreux types de circuits qui assurent la conversion d'un signal numérique en un signal analogique de 10 valeur semblable ou équivalente. Cependant, il existe une demande pressante, dans ce domaine technologique, pour un système de conversion numériqueanalogique qui assure l'interface d'une façon efficace et néanmoins multi-fonctionnelle et souple avec le bus de système 15 d'un système de traitement de données numériques. Le bus VME disponible dans le commerce constitue un exemple universellement connu d'un tel bus de système. Par conséquent, l'un des buts de la présente invention consiste à prévoir un système amélioré de conversion numéri20 queanalogique. Un autre but de la présente invention consiste à prévoir un système de conversion numérique-analogique comportant une interface intelligente entre ce système et le bus de système d'un système de traitement de données numériques. Par ailleurs, la présente invention a pour but de prévoir un système de conversion numérique-analogique dans lequel le taux de conversion peut être modifié sous contr6le logiciel. Toutefois, un autre but de la présente invention consiste à prévoir un système de conversion numérique-analogique dans 30 lequel le nombre de canaux actifs peut être modifié sous contr6le logiciel. D'autre part, la présente invention a pour objet de prévoir un système de conversion numérique-analogique avec mémoire à accès périphérique ou aléatoire pour le stockage temporaire de 35 données numériques par rapport auxquelles on peut sélectionner les adresses de tête (ou de début) et d'arrêt (ou terminales). En outre, la présente invention a pour but de prévoir un système de conversion numérique-analogique dans lequel on peut déclencher la conversion par l'intermédiaire d'un signal en- - 2 gendré soit de l'intérieur, soit de l'extérieur. L'invention a aussi pour but de prévoir un système de conversion numérique-analogique dans lequel on peut faire varier la durée d'un signal de déclenchement engendré de l'intérieur. 5 L'invention a également pour but de prévoir un système de conversion numérique- analogique dans lequel on peut remettre à zéro tous les canaux de sortie au terme d'une période prédéterminée d'inactivité. Un but complémentaire de la présente invention consiste à 10 prévoir un système de conversion numérique-analogique qui assure les conversions soit selon le mode coup par coup, soit selon le mode continu. Un autre but de la présente invention consiste à prévoir un système de conversion numérique-analogique dans lequel les bus 15 internes de données et d'adresses peuvent être synchr nisés avec les bus de données et d'adresses d'un système de traitement de données numériques. De plus, la présente invention a pour but de prévoir un système de conversion numérique-analogique dans lequel autant 20 la mise en priorité des signaux d'interruption engendrés que les genres de conditions ayant engendrés de tels signaux d'interruption peuvent être modifiés sous contr6le logiciel. Enfin, la présente invention a pour but de prévoir un système de conversion numérique-analogique dans lequel chaque ca25 nal de sortie est muni d'un filtre de reconstitution. Ces différents buts ainsi que d'autres encore sont réalisés, dans un mode préféré de mise en oeuvre de l'invention, en prévoyant un système de conversion numérique-analogique relié à un bus de système numérique afin de convertir au moins une en30 trée de signaux numériques, en passant par ce bus, en un signal analogique de valeur proportionnelle. Un tel système comprend une mémoire à accès périphérique pour stocker temporairement le signal numérique, une interface pour relier la mémoire à accès périphérique au bus, et au moins un circuit de conversion numé35 riqueanalogique pour transformer le signal numérique en signal analogique. D'autres caractéristiques de l'invention ressortiront plus clairement à la lecture de la description détaillée qui suit et se réfère aux dessins annexés, sur lesquels: -3 La FIGURE 1 montre un schéma synoptique qui représente un mode préféré de réalisation du système de conversion de la présente invention; Les FIGURES 2A à 2L, prises dans leur ensemble, représen5 tent un schéma détaillé du circuit de la partie numérique d'un mode préféré de réalisation du système de conversion suivant la présente invention; La FIGURE 3 montre la façon dont les Figures 2A à 2L doivent être disposées pour former l'ensemble du schéma détaillé 10 de circuit de la partie numérique du système de conversion de l'invention; La FIGURE 4 montre le détail d'un schéma de circuit d'un canal-type de sortie analogique suivant un mode préféré de réalisation du système de conversion de l'invention; La FIGURE 5 montre un circuit d'alimentation en tension de référence prévu pour le système de conversion de la présente invention; La FIGURE 6 montre un circuit complémentaire d'alimentation en tension de référence pour la partie analogique du système de 20 conversion de la présente invention; La FIGURE 7 montre une table d'implantation du système de conversion suivant la présente invention; La FIGURE 8 montre la composition'et l'emplacement des mémoires de différents registres du système de conversion de la 25 présente invention; La FIGURE 9 montre la composition et le registre de commande *et d'état du système de conversion de la présente invention; La FIGURE 10 montre plus en détail le registre de commande et d'état de la Figure 9; La FIGURE 11 montre comment s'opère la sélection du canal de sortie en fonction des valeurs des bits de sélection des canaux; La FIGURE 12 montre le fonctionnement du registre des adresses de tête ou initiales et dur egistre des adresses d'arrêt ou 35 terminales; La FIGURE 13 montre la composition et le registre de commande d'interruption du système de conversion de la présente invention, et La FIGURE 14 montre comment s'effectue la sélection de la -4 priorité d'interruption en fonction des valeurs de bits de la priorité d'interruption. L'on se réfère tout d'abord à la Figure 1, qui représente sous forme de schéma synoptique un mode préféré de réalisation du système de conversion de la présente invention. Dans la partie gauche de la Figure 1, le bus de système 1 d'un système de traitement de données numériques peut se présenter sous forme,par exemple, d'un bus VME, d'un type très répandu, lequel comprend des lignes de données, d'adresses et 10 de controle (non représentées). Sur le côté droit de la Figure 1 on voit des circuits de conversion numérique-analogique 30 à 37 ainsi que leurs filtres de sortie 40 à 47, dits de reconstitution, reliés chacun à une borne de sortie analogique 100 à 107. - A ce bus de système 1 est relié par l'intermédiaire des sections de bus 2 et 3 un décodeur d'adresses et modificateur d'adresses (A.M.) 4, lequel est relié à son tour à un bus d'adresses locales 5. A ce bus d'adresses locales 5 est accouplée une mémoire RAM 8 à accès périphérique ou aléatoire, laquelle, 20 dans un mode préféré de réalisation, est une mémoire d'une capacité de 16K par 12 octets. Cette mémoire RAM 8 est reliée par la section de bus 19 au bus 9 des données locales. Un générateur d'adresses 10 est relié au bus 9 des données locales ainsi qu'au bus 5 des adresses locales. Un jeu de bas25 cules de sortie 12 est relié au bus 9 des données locales. Une bascule de sortie respective est reliée à chacun des circuits de conversion numérique-analogique 30 à 37 en passant par une section correspondante 20 à 27 des bus. Au bus 9 des données locales est également accouplée une 30 logique d'interruption 6 reliée au bus 1 du système par une section de bus 48. Une bascule des données 14 est reliée au bus 1 du systèmne en passant par un secteur de bus 29 et au bus local des données 9 en passant par la section de bus 28. Un registre 18 de commande et d'état est relié au bus 9 35 des données locales à travers la section de bus 38 et aussi, par l'intermédiaire d'une ligne de commande 15, à un circuit 16 de commande d'arbitrage du bus des données. Ce circuit 16 de commande d'arbitrage de bus des données est relié à la bascule des données 14 en passant par une ligne de commande 13, -5 au décodeur et modificateur d'adresses 4 par la ligne de commande 11, et à la logique de temporisation-déclenchement 17 par la ligne de commande 52. La logique de temporisation-déclenchement 17 est également reliée au bus 9 des données locales, à une borne "Sync Out" (sortie de synchronisation) en passant par la ligne 55, et à une borne de déclencheur extérieur en passant par la ligne 57. Le circuit logique 50 de temporisation et de surveillance est relié au bus 9 des données locales et aux circuits de con10 version numériqueanalogique 30 à 37 en passant par la ligne de commande 51. Les circuits de conversion numérique-analogique 30 à 37 sont également reliés à la ligne 55 en passant par la ligne de commande 53. Si l'on se réfère maintenant aux Figures 2A à 2L, on y voit 15 le schéma détaillé des circuits de la partie numérique d'un mode préféré deréalisation de la présente invention. La Figure 3 montre comment il convient de disposer les Figures 2A à 2L pour reconstituer l'ensemble des circuits qui constituent la partie numérique de la présente invention. Ce schéma détaillé des circuits des Figures 2A à 2L est présenté dans le but de donner une description complète d'un mode préféré de réalisation de la présente invention. Toutefois, étant donné qu'une description détaillée de chacun des composants et de chacune des interconnexions des circuits risque25 rait de surcharger inutilement le texte, il est jugé suffisant de n'en décrire que les détails essentiels. Sur le c6té gauche de la Figure 2A on a représenté la boite de connexions Pl qui contient les différents signaux d'adresses, de données et de commande présents sur le bus 1 du sys30 tème. Sur les Figures 2A et 2B on voit le bus 5 des adresses locales A 24 bits, ainsi que les circuits logiques de décodage et de modification d'adresses. Sur la Figure 2B la fonction d'arbitrage entre le bus de système 1 et les circuits de con35 version numérique-analogique 30 à 37 est assurée par des dispositifs à logique programmable du type tableau (programmed array logic devices) PAL 1 et P.AL 2. Le r6le et la programmation de ces dispositifs logiques seront décrits plus en détail ci-après. -6 La Figure 2C montre le circuit logique qui sert à déterminer les niveaux d'interruption sous forme de dispositifs IC43 et IC39, ainsi que les lignes correspondantes d'interruption de sortie IRQl* à IRQ7*. La Figure 2D montre les bascules de données IC5 et IC9, ainsi que les lignes d'entrée de données y associées DO à D15. Cn y voir également le bus des données locales 9, le registre de commande d'interruption sous forme d'un circuit intégré IC8, ainsi que le registre à octets, distributeur intermédiaire 10 d'état, sous forme d'un autre circuit intégré IC4. La Figure 2E montre l'oscillateur extérieur à cristal XLl et le générateur de rythme sous forme d'un circuit intégré IC32. Les circuits intégrés IC41 et IC46, conjointement aux circuits intégrés IC56 et IC46 de la Figure 2H, constituent 15 le registre d'adresses de tête ou initiales. La Figure 2F montre le registre de commande sous forme de circuits intégrés IC17, IC27, ICll et IC22. La Figure 2G représente le registre de commande sous forme de circuit ou réseau logique programmable PAL 3. La Figure 2G 20 montre également le registre d'état sous forme de circuit intégré IC3. Sur les Figures 2H (en haut et à droite) et 2K (en haut et à gauche) l'ensemble du circuit logique de déclenchement est représenté sous forme de circuits intégrés IC48, IC31, IC26, 25 IC35, IC48, IC16, IC45 et IC14, avec un transistor TR1, des diodes D1 et D2, ainsi que les résistances et conducteurs y afférents. La Figure 2I montre le circuit de temporisation et de surveillance sous forme de circuit intégré IC2, le générateur de 30 signaux d'horloge sous forme de circuit intégré IC21, et la mémoire statique RAM à 16K x 16, qui comprend les circuits intégrés IC37, IC28, IC23 et IC_. La Figure 2J montre le circuit de sélection des canaux sous forme d'un réseau logique programmable PAL 5. 35 La Figure 2K La Figure 2L montre les bascules de sortie sous forme de circuits intégrés IC47 et IC42. Si l'on se reporte maintenant à la Figure 4, on y voit une - 7 représentation schématique du canal de sortie O du convertisseur numérique-analogique suivant un mode préféré de réalisation de l'invention. Ile st évident que le circuit de la Figure 4 est reproduit pour chacun des canaux restants de sortie du circuit convertisseur numérique-analogique 1 à 7, chaque canal comprenant un des circuits DAC 31 à 37 et l'un des filtres de reconstitution 41 à 47. Sur la Figure 4 le circuit de conversion numérique-analogique 30 se trouve à l'intérieur du cadre en traits pointillé et 10 comprend, en tant que composant primaire, le circuit intégré IC100 de conversion numériqueanalogique, et, de plus, deux circuits intégrés IC108 ainsi que les résistances fixes, résistances variables, condensateurs et connexions y afférents. En ce qui concerne la connexion J1, on applique une tension d'alimentation de -5 V à la borne 1, et une tension d'alimentation de -10 V à la borne 3. En ce qui concerne la connexion 25, la borne 1 constitue une sortie unipolaire, tandis que la borne 3 constitue une sortie bipolaire. Toujours en se référant à la Figure 4, le circuit 40 à fil20 tre de reconstitution se trouve à l'intérieur du cadre en pointillé et comprend deux circuits intégrés IC116 ainsi que les résistances et condensateurs correspondants. En ce qui concerne la connexion 17, le signal analogique de sortie désiré s'obtient sur la borne 100 de la barrette de connexion P3. La Figure 5 montre un circuit d'alimentation en tension de référence, destiné à fournir les tensions d'alimentation respectivement de -5 V et -10V qu'exigent les circuits représentés sur le schéma des Figures 2 et 4. L'alimentation en -5 V est appliquée au condensateur 67, et l'alimentation en -10 V 30 est appliquée au conducteur 68. Si l'on examine maintenant la Figure 6, on y voit un circuit complémentaire d'alimentation en tension de référence pour la partie analogique du système suivant la présente invention. Un circuit convertisseur numérique-analogique (IC79) est relié par le conducteur 71 à la source de tension de +5 V et au potentiel de masse par le conducteur 72, ces deux conducteurs (71, 72) étant reliés aux bornes respectives de la barrette de connexion P1. Le circuit fournit une tension de sortie de + 15 V appliquée au conducteur 73, un potentiel de masse appliqué - 8 au conducteur 74 et une tension de sortie de -15 V appliquée au conducteur 75. On voit également sur la Figure 6 un circuit intégré caractéristique de convertisseur numérique-analogique IC100 dont la borne 20 est reliée à la source de tension de +15 V, tandis que la borne 10 de ce circuit est reliée à la masse numérique, et que la borne 3 est reliée à la masse analogique, Décodeur d'adresses Le circuit décodeur d'adresses 4 du système de conversion 10 assure le décodage des lignes d'adresses du bus 1 du système et détermine si le système CPU (unité centrale de traitement, non représentée) est en train ou non de l'adresser. Ce circuit contribue également àa ssurer l'accès aux différents registres du système de conversion. D'une manière générale, un comparateur d'une capacité de 8 bits (IC21) compare les bits d'adresses A23 à A16 du bus 1 du système avec la valeur 525 sélectionnable par couplage. Si les deux octets sont identiques, un signal BAS (LOW) provenant de la sortie P=Q indique que l'adresse de base du système de con20 version est correcte. Ce signal BAS est déclenché avec la caractéristique BAS (LOW) par le modificateur d'adresses correctement décodées (A.M.) PROM IC13, ce qui donne un signal HAUT (HIGH) à l'entrée de IC 20 et indique que le système de conversion est adressé de façon correcte. IC39 est un réseau logique programmable PAL combinatoire qui assure le décodage des lignes d'adresses locales LAO, LAI, LA2, LA13 et LA14, afin de décider quel est le registre qui doit etre chargé avec les données portées par le bus 9 des données locales. IC33 est un décodeur 3 à 8 que l'on utilise pour va30 lider des données déja emmagasinées dans le registre de commande en retour sur le bus 9 des données locales afin d'en examiner la teneur. Registre de commande et d'état Si l'on se réfère maintenant à la Figure 9, on y voit la 35 disposition générale duregistre 18 de commande et d'état du système de conversion suivant la présente invention. Le registre de commande IC12 est un registre-bascule à 8 bits et à relecture. Ce registre contr6le les principales opérations du système de conversion qui comprend: 1) un déclen- cheur intérieur-extérieur, 2) un déclencheur d'événement normal, 3) un commutateur de mode (continu ou coup par coup), 4) un registre temporisateur de surveillance validation/invalidation, et 5) le nombre de canaux sélectionnés. Le registre d'état ICll est un dispositif logique vectoriel programmé (PAL) agencé de telle sorte qu'il valide les quatre bits d'état sur le bus des données, alors que, simultanément, les huit bits de commande se trouvent également sur le bus des données. Ces bits sont des bits de mémoire morte. Si l'on se reporte à la Figure 10, on y voit plus en détail les positions des bits individuels du registre de commande et d'état 18. Le r6ôle des positions de bits DO à D15 est le suivant: DO = Sélection du déclencheur intérieur ou extérieur. Lorsque ce bit est remis à zéro, les données apparaissent à la sortie du système de conversion à un taux fixé par le générateur de rythme intégré. Lorsque le dispositif DO est réglé sur "1", les données sont rythmées par un bord négatif sur l'en20 trée du déclencheur extérieur. D1 = Déclencheur d'événement. Lorsque ce bit est réglé sur "1", un seul bord négatif de l'entrée du déclencheur extérieur amorce une série de sorties sous le contr6le du temporisateur intégré. On peut noter que 25 si ce bit est réglé sur "1", alors que le déclencheur extérieur a été sélectionné (DO = 1), le système de conversion se trouvera dans un état indéfini. D2 = Sélection du mode continu ou coup par coup. Lorsque ce bit est remis à zéro, les données contenues dans 30 la mémoire RAM 8 sont débitées en continu à travers le convertisseur numérique-analogique (DAC), jusqu'à l'instant o le système de conversion est stoppé par le système CPU (Unité centrale de traitement). Lorsque D2 est réglé sur "1", le système de conversion extrait des données une seule fois de la mémoire RAM 8, puis s'arrête. D3 = Validation du délai d'attente. Si ce bit est remis à zéro, le temporisateur intégré de surveillance est validé. Si D3 est réglé sur "1", le temporisateur - 10 - de surveillance est invalidé. D4 à D6 = Bits de sélection du canal de sortie. La configuration binaire de ces trois bits assure la sélection du ou des canaux sur le ou lesquels s'effectue la sor5 tie. La Figure 11 montre comment le canal de sortie est sélectionné en fonction des valeurs des bits de sélection des canaux. D7 = Non-utilisé. D8 = HALT (Arrêt). Ce bit est inactif, mais il est remis à zéro par le système de conversion lors de la mise sous tension, suite à l'application d'un signal SYSRESET, ou si le système de conversion cesse d'actualiser le convertisseur numérique-analogique pour une raison ou une autre. Le bit d'arrêt est réglé sur "1" (c'est-à-dire, est rendu inactif) dès que le système de conversion commence à délivrer des signaux analogiques. DS = Expiration du temps. Ce bit n'est pas enregistrable. Il est mis en position "1" lorsque le temporisateur 20 de surveillance arrive en fin de période de temporisation, c'est-à-dire dès que l'intervalle de temps fixé d'avance est terminé. Ce bit est remis à zéro lorsque le registre de début d'activité ou de mise en route enregistre. D10 = Fin de cycle. Ce bit n'est pas enregistrable, mais il est remis en position "1" par le système de conversion dès que la totalité des données d'une série a été délivrée à travers le convertisseur numériqueanalogique (D.AC). D9 est remi à zéro lorsque l'on 30 fait redémarrer le système de conversion, c'est-àdire lorsqu'on enregistre dans le registre de mise en route. Dll = Sur-échantillonnage. Ce bit n'est pas enregistrable. Dll est réglé par le système sur "1" si les conver35 tisseurs numériquesanalogiques reçoivent des ordres de conversion plus rapides que le taux maximal de sortie (soit environ 857 Kiz), c'est-à-dire lorsque le générateur de rythme intégré ou l'entrée du déclencheur extérieur fonctionne trop rapidement. 260314! - 11 D12 à D15 = non-utilisés. La lecture ou l'écriture de ces bits ne produit aucun effet sur le système de conversion. Registre d'adresses de tête ou initiales et Registre d'adresses d'arrêt ou terminales. Le système de conversion de la présente invention a une capacité de mémoire atteignant jusqu'à 16K de mots dans la mémoire des données RAM 8. On peut enregistrer ou lire des données en n'importe quel point de cette mémoire RAM 8, et cela à n'importe quel instant. Toutefois, la partie de la mémoire RAM 8 o s'effectue la lecture par le convertisseur numériqueanalogique 30 à 37 des données numériques que l'on doit convertir en signaux numériques est fixée par deux registres, à savoir le registre d'adresses de tête et le registre d'adresses d'arrêt: Le registre d'adresses de tête contient l'adresse du premier mot de données que doit délivrer le convertisseur numériqueanalogique. La bascule ID32 du type D (numérique) contient l'octet d'adresse supérieur. Ces octets sont maintenus jusqu'au moment o il est nécessaire d'apporter une modification quel20 conque à l'adresse initiale. La valeur de deux octets conservés par les circuits intégrés IC32 et IC31 est appliquée aux circuits IC30 (faible octet) et IC29 (octet élevé), qui sont des compteurs bidirectionnels à 8 bits qui totalisent à partir de la valeur de l'adresse de tête ou initiale à chaque cycle d'hor25 loge. Le registre d'adresses d'arrêt contient l'adresse du dernier mot de données sorti. L'adresse d'arrêt est introduite dans la bascule IC38 du type D (numérique, à faible octet) et dans la bascule IC37 (octet élevé) en une seule opération. Cette valeur 30 est maintenue dans les bascules IC38 et IC37 jusqu'au moment o il y a lieu de la changer. La valeur contenue dans les circuits intégrés IC38 et IC37 est ensuite comparée avec la valeur d'accroissement provenant de IC30 et IC 29, respectivement, par les circuits IC36 et IC35. Ainsi, lorsque l'adresse de tête a été 35 augmentée jusqu'à égaler l'adresse d'arrêt ou terminale, les sorties des circuits IC36 et IC35 s'affirment comme étant LOW (BASSES), afin de signaler que l'adresse d'arrêt a été atteinte. Il convient de souligner le fait que les adresses contenues dans ces registres sont des adresses de mots, et non pas des - 12 adresses d'octets présentes sur le bus 1 du système. Par exemple, si l'on désire sortir des mots de quatre données, en commençant par l'emplacement de la troisième donnée dans la mémoire, il faut écrire 0003(hex) dans le registre d'adresses de tête, puis 0006 dans le registre d'adresses d'arrêt. C'est ce qui ressort de la Figure 12. Il convient également d'observer que, avec les mots de 161 écrits dans ces registres. En fonctionnement normal, la valeur du contenu du registre d'adresses d'arrêt est supérieure à celle du contenu du registre des adresses de tête. Cependant, si les deux valeurs sont 15 égales, le système de conversion sortira le mot de données qui se trouve à cette adresse mais aucun autre mot de donnée. Si l'adresse d'arrêt est inférieure à l'adresse de tête, les adresses des mots de données à la sortie s' "enrouleront" autour du zéro et augmenteront jusqu'à atteindre l'adresse d'ar20 ret. Reqistre de commande d'interruption Si l'on se réfère maintenant à la Figure 13, on voit qu'elle montre la disposition du registre de commande d'interruption du système de conversion suivant l'invention. Ce registre est pro25 grammable par logiciel afin de controler la priorité d'interruption, l'octet d'identification d'interruption/état, et le genre d'événement qui produit l'interruption. Tous les domaines du registre de commande d'interruption sont du type lecture/écriture et sont définis ci-après: DO à D7 = L'octet d'état/identification. Ce domaine est l'octet qui est appliqué au logiciel d'interruption du bus 1 du système (non représenté) pendant un cycle d'accusés de réception d'interruption. D8 à D10 = Priorité d'interruption. Ces trois bits déterminent 35 laquelle parmi les sept lignes d'interruption est utilisée par le système de conversion pour demander une interruption. La Figure 14 indique comment la priorité d'interruption est sélectionnée en fonction des valeurs de bits de la priorité d'interruption. - 13 Dll = Non-utilisé. D12 à D14 = Bits de validation d'interruption. Il existe trois causes possibles d'interruption: 1) un état de suréchantillonnage, 2) l'expiration du temps de sur5 veillance, et 3) l'état final d'un cycle de sortie. Ces trois états correspondent respectivement au réglage d'un des bits Dll, D9 et D10 du registre de commande/état. La génération d'une interruption à l'entrée d'un ou plusieurs de ces états est program10 mable individuellement par l'intermédiaire des bits D12, D13 et D14 du registre de commande d'interruption. D15 = Non-utilisé. Lorsque le bit D12 du registre de commande d'interruption (ITI) est réglé sur "1", une interruption est déclenchée par la fin de la période de fonctionnement dutemporisateur de surveillance. Si D13 (ICY) est réglé sur "1", une interruption est déclenchée lorsqu'un cycle de sortie est terminé. De même, une interruption est déclenchée lorsqu'il y a suréchantillonnage des 20 DAC (convertisseurs numériques-analogiques) et quand le bit D14 est réglé sur "1". Il convient d'observer que si plusieurs de ces bits sont réglés sur "1", une interruption est déclenchée à l'apparition de l'un quelconque des états qui ont validé des interruptions. La 25 génération d'un processusd'interruption peut être exprimée par l'équation Booléenne suivante: Interruption = ITI,(expiration du temps) + ICY.(Fin de cycle) + IOS.(suréchantillonnage) La fonction de registre de commande d'interruption est assu30 rée par le circuit intégré IC25. Le rôle du circuit intégré ICll consiste à vérifier l'interruption déclenchée par le système de conversion afin de déterminer si cette interruption est bien de nature à nécessiter une intervention ou réaction. Pendant un cycle d'accusé de réception d'une interrup35 tion, le niveau de l'interruption en question est indiqcué par les lignes d'adresses AOl, AO2 et A03. Cette information d'adresse est comparée au niveau de l'interruption déclenchée par un comparateur de grandeurs IC45 à quatre bits, et si les niveaux en service sont identiques, le mot de comm=ande d'interrup- - 14 tion détenu dans le circuit intégré IC26 est validé pour des bits D00 à D07 du bus 9 des données intérieures. Reqistre du générateur de rythme Le taux auquel une information analogique nouvelle est déli5 vrée à la sortie du système de conversion peut être contr6lé en utilisant ce registre. Toutefois, il faut remarquer que pour exploiter cette caractéristique le déclencheur interne doit être validé, ce qui s'obtient en remettant à zéro le bit DO du registre de commande/état. Suivant un mode préféré de réalisation, le taux de sortie est programmable par incréments de 500 nanosecondes entre 0 et 127,5 microsecondes; toutefois, si l'on règle le taux de sortie à 0, 0,5 ou 1 microseconde, on obtient une indication de suréchantillonnage. Le générateur de rythme est réalisé sous forme d'un compteur incrémentiel de 8 bits, désigné en IC19, les huits bits de ce compteur étant adressés dans l'octet le moins significatif du compteur. Ce dernier produit une impulsion de déclenchement du convertisseur numérique-analogique lorsqu'il atteint FF(hex). Par conséquent, l'enregistrement de FFFE par le compteur a pour effet de fournir un taux de sortie de 1 i 0,5 microseconde (21MHz). Le temporisateur compte une fois, délivre une impulsion, est rechargé avec FE et répète maintes et maintes fois. D'une façon analogue, l'enregistrement de FFFD se traduit par un taux 25 de sortie de 1 MHz. La formule pour calculer la période de sortie pour une valeur déterminée dans le registre du générateur de rythme est la suivante: Taux de sortie = E255 - (valeur du registre)J x 500 microsecondes L'enregistrement de la valeur FFFF dans le registre du générateur de rythme n'est pas recommandé, attendu qu'il représente une période d'échantillonnage de 0 seconde. Reqistre temporisateur de surveillance Le registre temporisateur de surveillance peut être program35 mé avec une période de temps prédéterminée, de telle sorte que si cette période expire sans qu'un accès ait été vérifié à l'endroit du registre d'adresses de tête, les sorties analogiques soient réduites à zéro volt. Le but de ce registre temporisateur de surveillance est d'accroître la fiabilité et l'im- - 15 perméabilité aux erreurs du système de conversion. La caractéristique de fin ou expiration du temps peut être invalidée en réglant le bit D3 du registre de commande sur la position HIGH (HAUT), ce qui invalide l'entrée d'horloge du re5 gistre de commande et rend inutile d'avoir plus d'un accès d'adresse de tête. Comme le registre générateur de rythme, le temporisateur de surveillance est constitué par un compteur incrémentiel IC18 à 8 bits qui enregistre seulement. Les huit bits du compteur se 10 rapportent à l'octet le moins significatif du compteur. Ce compteur compte en unités d'environ 0,95 seconde. Ainsi, lorsqu'on introduit une valeur de FFFE (hex) dans le registre de commande d'expiration de période, l'expiration se produit au bout d'environ 0,95 seconde. La formule pour calculer l'inter15 valle de fin de période pour une valeur déterminée du registre de commande de l'expiration du temps est la suivante: Intervalle d'expiration du temps = E255 - (valeur enregistrée)] x 0,95 seconde Mise sous tension et remise à zéro du système Les. sorties analogiques sont normalement remises à zérovolt au moment de la mise sous tension, suite à l'application d'un signal SYSRCSET, ou à l'expiration du temps fixé par le temporisateur de surveillance. Cela a pour but d'assurer un certain degré de protection des dispositifs ou instruments actionnés 25 par les sorties analogiques du système de conversion, en cas d'éventuelles surtension pendant la mise en marche, ou de panne du bus du système. Normalement, les sorties analogiques sont de nouveau validées dès que l'on accède au registre d'adresses de tête. Réseaux logiques standard programmables Cinq réseaux logiques standard programmables (PAL) sont utilisés dans le schéma détaillé de circuit d'un mode préféré de réalisation de la présente invention, à savoir: PAL 1, PAL 2, PAL 3, PAL 4 et PAL 5. Les détails des fonctions logiques assu35 rées par chaque PAL seront maintenant décrits à tour de rôle. PAL 1 Le rôle de PAL 1 est d'assurer que le système soit correctement adressé. Il sert également à synchroniser le bus des adresses locales 5 avec les lignes d'adresses du bus du système 1, - 16 ainsi que le bus des données locales 9 avec les lignes de données du bus de système 1. PAL 1 contient également une machine dite d'état laquelle, lorsqu'elle est utilisée conjointement au PAL 2, commande l'arbitrage du bus des données et controle le convertisseur numérique-analogique. Le fonctionnement de la machine d'état du PAL 1 est étroitement lié à la logique combinatoire de PAL 2. La machine d'état PAL 1 est définie par le tableau "Etat Suivant" de PAL 1 (se référer à l'Annexe "B-l"). D'après ce tableau, on obtient cinq Tableaux de Karnaugh variables pour chaque signal de sortie, d'o résultent les équations Booléennes (pour chaque "ETAT SUIVANT") ci-après: An+l = An.Bn.Cn + An.Bn- + Bn.Cn.Dl.D2. Vl,V2 Bn+l = An,.Bn.Cn + Bn.Cn + AnBn.Dl.D2.Vl.V2 Cn+l = AnBn.Cn + An.Bn. Cn + An.Bn.Cn + BnCn.Dl.D2 Le tableau des fusibles du réseau logique PAL 1 est représenté dans l'Annexe "B-2". PAL 2 PAL 2 est un réseau logique combinatoire PAL que l'on utilise 20 conjointement au réseau PAL 1 pour contr6ôler l'arbitrage du bus et le convertisseur numérique-analogiqcue. Les équations Booléennes pour ce réseau logique de commande sont dérivées du tableau "Etat Suivant" du réseau PAL 1 (se référer à l'Annexe "B-l"), de la façon suivante: VMEG = An.Vl.V2 + Bn.Vl.V2 + Cn.Vl.V2 DACG = An.Bn.Cn + An.Bn.Cn.Vl.Dl.D2 + An. Bn.Cn.V2.Dl.D2 DACERR = An.Dl.D2 + Bn.Dl.D2 + Cn.Dl.D2 B/B2 = An.Bn + An. C WR2 = An. Bn.Cn + An. Bn. Cn CLRW1 = An + Bn + Cn MEMCS = VMEG.LA14.BDCLK.INTOK + DACG.BDCLK Le tableau des fusibles du réseau PAL 2 est représenté dans l'Annexe "Cl", PAL 3 Le réseau logique PAL 3 est utilisé en tant que partie de registre d'état ou de situation du registre de commande/état 18. Il contrôle les indicateurs d'interruption dans un certain nombre de machines d'état. Les tableaux "Etat Suivant" pour les variables CYCFIN, TOUT - 17 et OVERSAMIP sont représentés dans l'Annexe "D-1". Le tableau "Etat Suivant" pour la variable THALT est représenté dans l'Annexe "D-2". La variable INTCLK est utilisée pour confirmer qu'une inter5 ruption s'est produite. L'équation Booléenne pour INTCLK est la suivante: INTCLK = (ICY.HALT.P=Q + (IOS.HALT.DACRR) + (ITI.HALT.TORCO) Le tableau des fusibles du réseau PAL 3 est représenté dans 10 l'Annexe "D-3". PAL 4 PAL 4 est un circuit purement combinatoire qui sert à décoder le bus 5 des adresses locales et à valider les différents registres afin d'assurer le chargement et le verrouillage de 15 valeurs provenant du bus 5 des données locales. Les équations Booléennes applicables sont décrites ci-après: "CNTL" est un signal qui sert à valider un décodeur 3 à 8 utilisé pour la relecture de valeurs contenues dans différents registres. CNTL est définit de la façon suivante: 20 CNTL = LA14.VMEG.(INT_OK).BDCLK LA14 sert à déterminer si ce sont les mots 16K supérieurs ou inférieurs de la mémoire RAM qui sont en cours d'adressage. VMEG signifie que l'on délègue la commande au bus 1 du système. INT OK signifie qu'il n'y a pas d'interruption. BDCLK indique 25 la seconde moitié du cycle d'horloge. Alternativement, cela peut s'exprimer ainsi: CNTL = LA14 + (INTOK) + VMEG + BDCLK "STOP" est un signal de commande provenant du réseau logique PAL 4 qui signifie que les transferts de données sur les mots inférieurs de 16K de la mémoire (registre de commande) ont cessé. STOP me définit comme suit: STOP = CNTL.LA13.VWE.BDCLK CNTL, lorsqu'il est déclaré BAS (LOW), signifie cue la fonction de relecture ne peut avoir lieu (l'équation Booléenne pour 35 CNTL a été détaillée plus haut). LA13 non conformé signifie NON dans la moitié de commande de la mémoire. VWM sert à valider un enregistrement dans le système à partir du bus de système 1. BDCLK indique la seconde moitié du cycle d'horloge. SRLD (Charge du registre d'état) est un signal logique com- - 18 binatoire qui est adressé par LAO, LA1 et LA2 dans le premier emplacement des mots inférieurs 16K. Lorsqu'elle est annoncée (HIGH =HAUTE), l'information qui se trouve sur le bus 9 des données locales est chargée dans le registre de commande 18. SRLD se définit comme suit: SRLD = STOP.LA2.LA1.LAO SRLD = STOP + LA2 + LA1 + LAO "STADDRLD" (Charge d'adresse de tête) est adressée par LAO, LA1 et LAO dans le second emplacement des mots inférieurs 16K. 10 Lorsqu'elle est annoncée HIGH (Haut), une adresse d'arrêt de 16-bits est chargée dans le registre d'initiation ou de départ. STADDRLD = STOP.LA2.LA1.LAO STADDRLD = STOP + LA2 + LA1 + LAO "SPADDRLD" (Charge d'adresse d'arrêt) est adressé par LAO, 15 LAI et LA2 dans le troisième emplacement des mots inférieurs à 16K. Lorsque l'adresse d'arrêt à 16 bits est affirmée HAUTE (HIGH), une adresse d'arrêt de 16 bits est chargée dans le registre d'arrêt. SPADDRLD = STOP.LA2.LA1.LAO SPADDRLD = STOP + LA2 + LA + LAO ICNTLD (Charge de commande d'interruption) est adressé par LAO, LA1 et LA2 dans le quatrièeme emplacement des mots inférieurs de 16K. Lorsqu'elle est annoncée HAUTE (HIGH), l'information concernant des interruptions particulières et l'octet 25 STATUS/ID peut être chargée à partir du bus 9 des données locales. ICNTLD = STOP.LA2.LA1.LAO ICNTLD = STOP + D + LA1 + LAO "RATELD" (Charge de début) est adressée dans le cinquième 30 emplacement des mots bas de 16K. Lorsqu'elle est annoncée "HAUTE" (HIGH), la valeur à laquelle des impulsions de déclenchement pour les déclencheurs intérieurs et extérieurs doivent être réglées peut être chargée dans le registre générateur de rythme. RATELD = STOP.LA2.LA1.LAO RATELD = STOP + LA2 + LA1 + LAO "TOCNTRLD" (Charge de commande d'expiration de temps) est adressée dans le sixième emplacement de commande, et lorsque cette charge est affirmée HAUTE (HIGH), elle permet le char- - 19 gement de la donnée ou information qui se trouve sur le bus 9 des données locales dans le compteur d'expiration de temps. TOCNTRLD = STOP.LA2.LA1.LA0 TOCNTRLD = STOP + LA2 + LA1 + LAO L'implantation des fusibles du réseau logique programmable 4 est représentée dans l'Annexe "E-1". PAL 5 PAL 5 sert à sélectionner le nombre de canaux, puis à soumettre ces canaux au cyclage dans l'ordre séquentiel. Le ré10 seau logique programmable PAL 5 (machine d'état) est représenté dans la partie supérieure de l'Annexe "F-1". Le tableau PAL d'"Etat Suivant" est représenté dans la partie inférieure de l'Annexe "F-l" et dans l'Annexe "F-2". D'après le tableau "Etat Suivant" (pour le PAL 5) on obtient 15 six tables d'implantation variable de Karnaugh pour chaque signal de sortie, et c'est à partir de ces tables que l'on obtient les équations Booléennes pour chaque "Etat Suivant", comme indiqué ci-après DSO = (CHS-EL2.CHSEL1.CHSEL0O) + - (An. Bn.Cn. CHSEL2.CHSEL1. CISEL0) (A. Bn.. CHSEL2. CHSEL1. CHSEL0O) + (A. Bn.Cn.CHSEL2.CHSELl.CHSEL0) + (An. Bn. n. CHSEL2. CHSEL1. CHSELO) + (An.Bn.Cn.CHSEL2.CHSEL1 CHSELO) + (An. Bn. Cn:CHSEL2. CHSEL1. CHSELO) + FORCE0 DS1 = (An.Bn.Cn.CHSEL2.FORCEO) + (An.Bn. .CHSEL1.FORCEO) + (An. Bn. Cn.CHSELO.:FORCEO) DS2 = (K.n.Cn.CHSEL2.FORCEO) + (An.Bn.Cn.CHSELl. FORCEO) DS3 = (An.Bn.Cn.CHSEL2.FORCEO) + (An.Bn.Cn.CHSEL..CHSEL0.FORCEO) DS4 = (7n.Bn.Cn.CHSEL2.FORCEO) DS5 = (An.. nCHSEL2. CHSELO.FORCEO) + (An. Bn.Cn. CHSEL2.CHSEL. FORCEO) = (An.n. Cn.CHSEL2. CHSEL1. FORCEO) 35 DS7 = (An.Bn. C.CHSEL2.CHSEL1.CHSEL0) L'emplacement des fusibles du circuit PAL5 est représenté sur l'Annexe "F-3". Fonctionnement çénéral Le système de conversion numérique-analogique de la présente - 20 invention est un système polyvalent fonctionnant à grande vitesse, compatible avec le bus d'un système de traitement de données numériques, par exemple le bus VME. Dans un mode préféré de réalisation, le système de conversion est un système de résolution à 8 canaux et 12 bits, On utilise un connecteur P1 pour assurer l'interface physique du système de conversion (bus asservi) par rapport à des systèmes-pilotes appropriés, par exemple des unités centrales de traitement CPU (non représentées) par l'intermédiaire du 10 bus VME. L'adresse de base du système 4e conversion peut être sélectionnée par l'usage de cavaliers ou par couplage. La capacité d'adressage comprend les modes d'adressage courants ou courts, avec ou sans codes modificateurs d'adresse. La réponse au mo15 dificateur d'adresse peut être sélectionnée par la programmation adéquate d'une mémoire associée PROM (IC13), ou mémoire morte programmable. La mémoire à double accès RAM 8 sert de tampon à données entre le bus 1 du système et les convertisseurs numériques20 analogiques 30 à 37. Les huit sorties analogiques 100 à 107 sont disponibles sur le connecteur P3, comme le sont également un signal synchrone de sortie 55 (Sinc Out 55) et un signal de déclencheur extérieur 57. Les sorties sont à simple accès; en outre, elles sont filtrées et protégées. Le taux de conversion des convertisseurs numériques-analogiques 30 à 37 du système de conversion peut être réglé soit par l'entremise d'un circuit intégré générateur de rythme 17, soit par un signal 57 du déclencheur extérieur. Le nombre de canaux à utiliser et la fréquence du générateur 30 de rythme peuvent être sélectionnés en chargeant des mots appropriés dans le registre de commande/registre d'état 18. Pour fixer l'adresse de début ou de tête et l'adresse d'arrêt dans la mémoire, des registres distincts d'adresse de tête et d'adresses d'arrêt sont prévus. De plus, pour controler le 35 transfert de données entre la mémoire RAM 8 et les convertisseurs numériques-analogiques 30 à 37, deux compteurs sont prévus, un pour la génération d'adresses, l'autre pour déterminer le nombre de canaux en service. Le système de conversion est capable de déclencher une in- - 21 terruption sur n'importe laquelle des sept lignes de demande d'interruption IRQ1* à IRà7*. Tout échange d'informations entre le système de conversion et le principal bus de courant s'effectue à travers la mémoire RAM 8 à double accès et le registre de commande et d'état 18 à adressage de mémoire. Des interruptions peuvent être déclenchées dans n'importe laquelle parmi plusieurs conditions sélectionnées, y compris celles de "suréchantilonnage", d'"expiration du temps" et de "conversion terminée". Le système de conversion peut également comporter un circuit temporisateur de surveillance 50 qui remet à zéro toutes les sorties 100 à 107 qui n'ont pas eu à effectuer une opération de * conversion pendant une période de temps prédéterminée. Cette fonction est également assurée lors de la mise sous tension. En chargeant correctement un mot de commande dans le registre de commande et d'état 18, on peut faire fonctionner le système de conversion de telle sorte qu'une conversion se déroule soit en tant qu'opération coup par coup, soit en tant qu'opération continue. La méthode de base d'exploitation du système de conversion suivant la présente invention comprend les phases suivantes: En premier lieu, l'information ou donnée à convertir est transférée du bus 1 du système à la mémoire RAM 8. Puis, on établit le mode voulu de fonctionnement en chargeant le registre de commande et d'état 18 avec un mode de commande approprié. Enfin, on déclenche le signal "GO" ou de départ d'opération. Maintenant, et dans ces conditions, le système attend un signal de déclenchement provenant soit d'une source intégrée, soit du temporisateur ou d'un autre évènement, ou encore d'une 30 source extérieure. Lorsque le signal de déclenchement est reçu, un nouveau mot de donnée est délivré à travers le convertisseur numérique-analogique sélectionné, et un autre mot de donnée est extrait de la mémoire RAM 8 et chargé dans les convertisseurs numériques-analogiques. Il est à remarquer que les convertisseurs numériques-analogiques 30 à 37 sont des dispositifs à double tampon qui comportent deux rangées de bascules de données. Seules les données de la seconde rangée forment la sortie, puisque la première rangée est utilisée pour le stockage. - 22 L'adresse de mémoire de l'information du convertisseur numériqueanalogique est générée par un compteur dans le générateur d'adresses 10. Ce compteur est incrémenté d'un point à chaque déclanchement, jusqu'à une limite fixée dans le registre des 5 adresses d'arrêt ou terminales. Lorsque cette limite est atteinte, le système de conversion cesse de débiter de nouvelles données (si le système fonctionne selon le mode coup par coup) ou commence immédiatement à débiter la même donnée (si le système fonctionne selon le mode continu). L'adresse de tête ou 10 initiale est fixée dans le registre d'adresses de tête. La période de temps de la source du déclencheur interne est programmable en passant par le générateur de rythme (IC32, Fig. 2E). Lorsque le système de conversion est mis sous tension, avant 15 que le registre de commande et d'état 18 ait été chargé, les sorties analogiques sont remises à zéro volt. De même, si l'on valide la caractéristique de temporisateur de surveillance, les sorties seront obligatoirement remises à zéro sauf si l'on accède au système avant l'expiration de la période de temps pré20 déterminée. Il est évident pour tout spécialiste dans l'Art que le système de sortie analogique décrit ici, lequel est compatible avec le bus de système à bus numérique, peut être modifié de nombreuses façons et se prêter à plusieurs versions différentes par rapport au mode préféré de réalisation représenté et décrit plus particulièrement ici, sans s'écarter cependant des principes de base de l'invention. - 23 R v V N DI C A T I 0 N S 1. Système de conversion numériqueanalogique, relié à un bus (1) de système numérique pour transformer au moins une entrée de signal numérique en passant par ledit bus (1) en un signal analogique de valeur proportionnelle, ce système étant caractérisé par le fait qu'il comprend: a) une mémoire à accès périphérique (8) pour stocker temporairement ledit signal numérique; b) une interface (4) pour coupler cette mémoire à accès 10 périphérique (8) audit bus (1), et c) au moins un circuit (30 à 37) de conversion numériqueanalogique pour transformer ledit signal numérique en signal analogique. 2. Système de conversion numérique-analogique selon la Re15 vendication 1, caractérisé en outre par le fait qu'il comprend un filtre de reconstitution (40 à 47) relié à la sortie d'au moins un desdits circuits de conversion numériqueanalogique (30 à 37). 3. Système de conversion numérique-analogique, relié à un bus (1) de système numérique pour transformer au moins une entrée du signal numérique en passant par ledit bus (1) en un signal analogique de valeur proportionnelle, ce système étant caractérisé par le fait qu'il comprend: a) une mémoire à accès périphérique (8) pour stocker tem25 porairement ledit signal numérique; b) une interface (4) pour coupler cette mémoire à accès périphérique (8) audit bus (1); c) au moins un circuit (30 à 37) de conversion numériqueanalogique pour transformer ledit signal numérique en signal 30 analogique, et d) un registre de commande (18) relié audit bus (1) pour stocker un mot de commande reçu dudit bus. 4. Système de conversion selon la Revendication 3, caractérisé par le fait qu'il comprend en outre un temporisateur (17) 35 destiné à faire varier le taux de conversion d'au moins un desdits circuits de conversion numérique-analogique (30 à 37), ce temporisateur (17) étant relié au registre de commande (18) de telle sorte que la teneur en informations dudit mot de commande contrôle le fonctionnement du temporisation afin de modifier le - 24 taux de conversion. 5. Système de conversion selon la Revendication 3, caractérisé en outre par le fait qu'il comprend au moins deux circuits de conversion numériqueanalogique (30 à 37) ainsi qu'un moyen de sélection pour sélectionner le nombre de circuits convertisseurs numériques-analogiques prévus pour exécuter une opération de conversion, ce moyen de sélection étant relié au registre de commande (18) de façon que le contenu en informations dudit mot de commande détermine le nombre de circuits numériques- analogi10 ques (30 à 37) sélectionnés parledit moyen de sélection. 6. Système de conversion selon la Revendication 3, caractérisé par le fait qu'il comprend: a) un registre d'adresses initiales ou de début (C00 3) pour indiquer l'adresse initiale dans ladite mémoire à accès 15 périphérique (8) de signaux numériques à convertir, ce registre d'adresses initiales ou de tete étant relié audit registre de commande (18) de façon que le contenu informatique dudit mot de commande détermine ladite adresse initiale, et b) un registre d'adresses d'arrêt ou terminales (00 6) 20 indiquant la dernière adresse, dans ladite mémoire à accès périphérique (8), de signaux numériques à convertir, ledit registre d'adresses d'arrêt étant relié audit registre de commande (18) de façon que le contenu informatique dudit mot de commande détermine ladite dernière adresse, 7. Système de conversion selon la Revendication 3, caractérisé en outre par le fait qu'il comprend: a) un moyen (57) pour délivrer un signal extérieur de déclenchement au système; b) un temporisateur (52) pour générer un signal intérieur 30 de déclenchement, et c) un déclencheur de conversion (17) pour amorcer une opération de conversion numérique-analogique, c e déclencheur (17) étant relié au registre de commande (18) de façon que le contenu informatique du mot de commande détermine si ledit dé35 clencheur de conversion (17) déclenche ladite opération de conversion en réponse audit signal extérieur de déclenchement ou en réponse audit signal intérieur de déclenchement. 8. Système de conversion selon la Revendication 7, caractérisé par le fait qu'il comprend en outre un moyen propre à - 25 faire varier la période dudit signal intérieur de déclenchement, ce moyen de variation de ladite période étant relié au registre de commande (18) afin que le contenu informatique dudit mot de commande détermine la fréquence de l'opération de conversion. 9. Système de conversion selon la Revendication 3, caractérisé par le fait qu'il comprend en outre un moyen (50) pour remettre à zéro au moins un circuit de conversion numérique-analogique (30 à 37) au terme d'une période de temps prédétermi10 née, ce moyen de remise à zéro étant relié auregistre de commande (18) de façon que le contenu informatique du mot de commande détermine ladite période de temps. 10. Système de conversion selon la Revendication 3, caractérisé en outre par le fait qu'il comprend au moins deux lignes 15 d'interruption de sortie (IRQ1* à IRQ7*), ainsi qu'un moyen (IC43, IC39) pour générer une interruption en réponse à l'une, au moins, des deux conditions prédéterminées à l'intérieur dudit système, ce moyen de génération d'interruption étant relié au registre de commande (18) de façon que le contenu informa20 tique du mot de commande génère ladite interruption et détermine à laquelle desdites lignes d'interruption de sortie (IRQl* à IRQ7*) s'applique ladite interruption. 11. Système de conversion selon la Revendication 3, caractérisé en outre par le fait qu'il comprend un dispositif propre 25 à déterminer le mode opératoire, coup par coup ou continu, du système, ce dispositif comportant un premier mode dans lequel ladite conversion numérique- analogique est stoppée après que ledit signal numérique stocké dans ladite mémoire à accès périphérique (8) ait été converti en un signal analogique, et un second mode dans lequel ladite conversion numérique- analogique est assurée de façon continue sur le signal numérique stocké dans la mémoire à accès périphérique (8). 12. Système de conversion selon la Revendication 3, dans lequel le bus du système comprend un bus des données et un bus des adresses, ce système étant caractérisé en ce qu'il comprend en outre: a) un bus des données internes (9), b) un bus des adresses internes (5), c) un moyen pour synchroniser le fonctionnement du bus - 26 des données (1) avec ledit bus des données internes (9), et d) un moyen pour synchroniser le fonctionnement du bus des adresses du système (1) avec le bus des adresses internes (5).