FR 2588140 A1 19870403 FR 8514376 A 19850927 Dispositif de détection avec accumulation en phase des signaux. La présente invention concerne un dispositif de détection comportant un ensemble d'éléments individuels de détection et des moyens permettant de retarder et d'accumuler en phase les signaux détectés par les éléments de détection et relatifs à une vue à analyser ; le terme vue a, ici, un sens très large et englobe toute source ou réflecteur de rayonnement aussi bien, par exemple, dans le domaine de la lumière visible que dans celui des rayons X ou de l'infrarouge. De tels dispositifs sont connus; ils comportent généralement plusieurs barrettes linéaires de détecteurs, parallèles les unes aux autres, constituant une matrice de détection de n lignes et p colonnes. Il y a un mouvement relatif entre les détecteurs et la vue à analyser, c'est-à-dire que les détecteurs d'une même ligne reçoivent de façon séquentielle un même point de la vue à analyser. Les informations recueillies sur les différents détecteurs sont sommées en synchronisme avec le défilement. Ce type de dispositif est connu dans la littérature anglo-saxonne sous le nom de "Time Delay Integration" ou TDI. Il permet de multiplier le temps d'intégration par un facteur N égal au nombre de détecteurs de chaque ligne. Comme les bruits de lecture s'ajoutent de façon quadratique, ces dispositifs amènent un gain, sur le rapport signal sur bruit, égal à V Dans l'art antérieur, entre chaque ligne de détecteurs est généralement disposé un registre à décalage à transfert de charge, dont les entrées latérales reçoivent les signaux délivrés par les détecteurs d'une même ligne. Ce registre assure l'addition, en synchronisme, des signaux des détecteurs d'une même ligne. Le problème qui se pose est que ces registres à entrées latérales, placés entre les lignes de détecteurs, sont très encombrants. Ce problème est particulièrement critique lorsque le dispositif de détection est utilisé dans l'infra-rouge. Dans ce domaine spectral, le flux de photons reçu par le dispositif est considérable et il en est de même du nombre de charges électriques à véhiculer dans chaque registre. Cela conduit donc à des largeurs de registres importantes pour pouvoir stocker toutes les charges. La présente invention a pour but de réduire l'encombrement des dispositifs situés au niveau de zone de détection, permettant ainsi des résolution plus grandes de l'image. Ceci est obtenu, en particulier, en utilisant comme moyens de retard et d'accumulation en phase, des circuits à transfert de charge disposés hors de la zone photosensible des détecteurs. Selon la présente invention, un dispositif de détection avec accumulation en phase, comportant: n x m détecteurs disposés selon n lignes et m colonnes (n et m: entiers positifs), les détecteurs d'une même ligne détectant de façon séquentielle un même point d'une image à analyser; n x m moyens de stockage de charges, associés respectivement aux n x m détecteurs; n moyens de retardement, couplés respectivement aux n lignes, pour retarder les informations issues des détecteurs d'une même ligne afin de permettre de les additionner en synchronisme, est caractérisé en ce qu'il comporte un registre à décalage pour adresser séquentiellement chaque colonne de détecteurs, et en ce que les moyens de retardement comportent respectivement n circuits à transfert de charges, chaque circuit à transfert de charges recevant séquentiellement sur une même connexion les signaux d'information fournis par les détecteurs de la ligne à laquelle il est couplé, les circuits à transfert de charges étant positionnés en dehors des n lignes et comportant des sorties latérales couplées entre elles pour permettre la sommation en synchronisme des signaux d'information reçus par le circuit. Il est à noter que, dans une demande de brevet déposée moins d'un an avant le présent document (dates de priorité), il est également proposé de résoudre les problèmes d'encombrement en utilisant des circuits à transfert de charges, mais des circuits à transfert de charges dont la structure, moins bien adaptée au problème, fait que leur commande est plus difficile. La présente invention sera expliquée plus en détail à l'aide de la description ci-après relative plus particulièrement à des dispositifs sensibles aux radiations infrarouges; avec ces radiations le nombre de photons à détecter est très grand, ce qui rend d'autant plus critique, dans les dispositifs connus, le problème de l'encombrement des registres à décalage à transfert de charges. D'autres objets, caractéristiques et résultats de l'invention ressortiront de la description suivante, donnée à titre d'exemple non limitatif et illustrée par les figures annexées qui représentent; - la figure 1, le schéma d'un mode de réalisation d'un dispositif de détection avec accumulation en phase selon l'invention - la figure 2, une vue de dessus d'un mode de réalisation, sous forme intégrée, des différents éléments associés à chaque détecteur de la figure 1; - la figure 3, une vue de dessus d'un mode de réalisation, sous forme intégrée, d'un élément des circuits à transfert de charges de la figure 1; - les figures 4a à 4d des vues en coupe à travers les éléments des figures 2 et 3 et des schémas illustrant le fonctionnement de ces éléments;; - les figures 5a à 5g, les diagrammes de différents signaux d'horloge appliqués au dispositif selon l'invention; - la figure 6 le schéma partiel d'une variante de réalisation d'un dispositif selon l'invention. Sur les différentes figures, les mêmes repères désignent les mêmes éléments et, pour des raisons de clarté, les proportions des divers éléments ne sont pas toujours respectées. Dans les différents schémas les dispositifs de synchronisation précise, relevant de la technologie courante, n'ont pas été représentés en vue de rendre les dessins plus clairs et de simplifier l'exposé. La figure 1 représente, de façon schématique, un mode de réalisation d'un dispositif de détection avec retard et accumulation en phase selon l'invention. Le dispositif de détection de la figure 1 présente deux lignes de quatre détecteurs désignés par les références Ai, B1, Cl, D1 et A2, B2, C2, 22. En réalité le dispositif qui a servi d'exemple pour cette descrip tion comportait 300 lignes de 8 détecteurs chacune et ces détecteurs, sensibles dans le domaine de l'infrarouge, étaient réalisés sur un semiconducteur HgCdTe tandis que le reste du circuit était réalisé sur silicium de type p; pour simplifier le dessin le dispositif de détection selon la figure 1 ne comporte que deux lignes de quatre détecteurs chacune. Les détecteurs Al, Bl, Cl, Dl, A2, B2, C2, D2 sont disposés selon quatre colonnes, Al-A2, Bl-B2, Cl-C2, Dl-D2. A la partie supérieure de la figure 1, une flèche, f, allant de gauche à droite, indique le sens du défilement relatif de l'image à analyser devant les détecteurs. Chaque point de l'image à analyser est donc vu successivement par les détecteurs Ai, Bl, Cl, DI pour la ligne inférieure et A2,B2,C2, D2 pour la ligne supérieure. A chaque détecteur tel que AI sont associés: - des moyens de stockage des charges, symbolisés par une capacité C dont la première borne est à la masse; - un élément d'injection des charges du détecteur dans la capacité C, qui est symbolisé par un transistor MOS, T2. Ce transistor T2 relie le détecteur à la seconde borne de la capacité C. Les grilles des transistors, tels que T2, associés aux détecteurs d'une même ligne, sont reliées les unes aux autres et reçoivent une tension de commande qui laisse ces transistors conducteurs en permanence; - un élément interrupteur commandé par un registre à décalage, 1, qui adresse séquentiellement chaque colonne de détecteurs. Cet élément interrupteur est symbolisé, sur la figure 1, par un transistor MOS, T1. Ce transistor T1 relie la seconde borne de la capacité C à la première extrémité d'une connexion, 7, commune aux détecteurs d'une même ligne. Un registre à décalage, 1, comporte quatre sorties Ri, R2, R3, R4 qui commandent les grilles des transistors tels que T1 associés à une même colonne, telle que A1-A2. A l'extérieur de la zone photosensible, c'est-à-dire de la zone des détecteurs, sont disposés des circuits à transfert de charges, tous identiques, tels que 2, associés biunivoquement à chaque ligne de détecteurs; l'association se fait par raccordement de leur entrée, telle que El, à la seconde extrémité des connexions, telles que 7. Le fonctionnement des circuits d'injection, de stockage et de transfert de charges sera expliqué de façon détaillée à l'aide des figures 2 à 5. Chaque circuit à transfert de charges, tels que 2, comporte autant de sorties latérales qu'il y a de détecteurs par ligne, soit quatre sorties latérales sur la figure I ; la sommation, symbolisée par des conducteurs reliés entre eux, des signaux disponibles sur ces sorties, produit le signal recherché, qui apparaît sur une sortie somme telle que SI. La figure 2 est une vue-de dessus d'un mode de réalisation sous forme intégrée qui montre les différents éléments associés à chaque détecteur et représentés symboliquement sur la figure 1, par les transistors MOS tels que T1 et T2 et la capacité telle que C. Sur cette figure, seule la partie relative aux détecteurs Al, B1, Cl et DI de la figure 1 a été représentée. En haut de la figure 2, quatre contacts métalliques, tels que 3, sont reliés respectivement aux détecteurs Al, B1, Cl et- Dl; ces détecteurs ne sont pas représentés sur la figure 2 mais, à titre de repérage, leur référence est inscrite sur le contact métallique qui leur correspond. Dans le cas de l'exemple qui a servi à la description et où le rayonnement était un rayonnement infra-rouge, les détecteurs utilisés étaient des photo-diodes. Chaque contact, tel que 3, est relié à une diode, telle que dl, intégrée dans un substrat semi-conducteur 4 grâce à une ouverture 5 réalisée dans la couche d'oxyde isolante 6 protégeant la surface du substrat semi-conducteur sur lequel est réalisé le circuit. La partie gauche de la figure 4a est une vue en coupe, selon un axe a a' indiqué sur la figure 2; cette vue montre les éléments 3, 4, 6, dl dont il vient d'être question. Toujours sur la figure 2 et sur la partie gauche de la figure 4a, il apparaît que la diode dl est suivie de deux grilles, G1 et G2, qui reçoivent respectivement des tensions de polarisation constantes VG1 et VG2, puis d'une autre grille, G3.; les deux grilles G1 et G2 sont communes à tous les éléments d'une même ligne, et la grille G3 est commune aux éléments d'une même colonne. Des zones d'isolement, telles que d, assurent le transfert des charges, provenant d'un détecteur donné, sous les grilles telles que GI, G2, puis G3 propres à ce détecteur. Les grilles, telles que G3, sont commandées par celle des sorties R1, R2, R3, R4 du registre 1, qui correspond à la colonne de détecteurs à laquelle est associée la grille considérée. Après chaque grille, telle que G3 se trouve une diode d2 associée à chaque détecteur. Grâce à des ouvertures telles que 8, percées à travers la couche d'oxyde 6, la connexion 7, déjà indiquée sur la figure 1, relie les diodes, telles d2, associées aux détecteurs d'une même ligne, à l'entrée El du dispositif à transfert de charge 2 associé à la ligne de détecteurs considérée. La figure 3 est une vue de dessus d'un mode de réalisation sous forme intégrée, d'un circuit à transfert de charges, tel que 2 (figure 1), associé à chaque ligne de détecteurs; la partie droite de la figure 4a complète cette vue par une vue en coupe selon un axe bb' indiqué sur la figure 3. L'entrée El comporte une diode d3 reliée à la connexion 7 et suivie par une série de grilles de capacités MOS; la diode d3 est suivie d'une grille G4 portée à un potentiel constant VG4. Après la grille G4, la structure comporte des couples de grilles recevant des signaux d'horloge en opposition de phase, Xl et #2 représentés sur les figures 5e et 5f et dont la fréquence est de lMHz. La figure 3 représente également deux des sorties latérales du circuit à transfert de charges. Chacune de ces sorties est constituée d'une grille, telle que G5, et d'une diode, telle que d4. Les grilles des différentes sorties sont reliées entre elles et portées à un potentiel VS. Les diodes, telles que d4, sont reliées entre elles par une connexion 9 qui constitue la sortie de signal du circuit à transfert de charges. Le potentiel VS est représenté sur la figure 5g; il s'agit de créneaux de tension. Les figures 4b à 4d illustrent le fonctionnement du dispositif selon l'invention et représentent les potentiels, dans le substrat semi-conducteur, à différents instants. La figure 4b montre l'intégration, sous la grille G2, de charges provenant du détecteur Dl. Les charges injectées à travers la diode correspondant à la diode dl (figures 2 et 4a) mais relative au détecteur D1, traversent le canal situé sous la grille G1 et s'accumulent dans un puits de stockage situé sous la grille G2. La figure 4c montre le transfert des charges stockées sous la grille G2, dans le circuit à transfert de charges. Ce transfert est déclenché par la modification du potentiel appliqué à la grille G3 reliée à la sortie R1 du registre 1 et qui reçoit la tension VRI. Les figures Sa à 5d représentent les tensions sur les sorties RI à R4 du registre 1. Le passage de la sortie R1 au niveau haut permet le transfert des charges vers la diode d3 et la grille G4. Le passage au niveau haut du signal d'horloge ~1 permet le transfert de ces charges vers le reste du circuit à transfert de charges. Dans le cas de la figure 4d, les signaux d'horloge #l et #2 sont respectivement au niveau bas et au niveau haut; il en résulte un transfert des charges sous le couple d'électrodes recevant le signal ~2. A chaque nouvelle période des signaux Qll et 4)2 les charges provenant du détecteur A 1 sont transférées de proche en proche dans le circuit à transfert de charges; pendant ce transfert les charges provenant du détecteur 131 sont injectées dans l'entrée du circuit à transfert de charge puis transférées à leur tour; les charges provenant des détecteurs Cl puis D1 sont transférées de la même façon derrière les charges provenant du détecteur B1. Le circuit à transfert de charges contient donc dans ses puits la succession des signaux issus des détecteurs Al, B1 Cl et D1. Ainsi, quand un point d'image arrive devant le détecteur D1, il a été détecté successivement par les détecteurs Al, B1 et Cl et les signaux correspondants sont présents dans le circuit à transfert de charges. Il suffit alors de lire ces signaux au moyen des sorties latérales et de les additionner pour obtenir le signal de sortie. Le circuit à transfert de charges doit avoir un nombre d'étages suffisant pour stocker toutes ces informations; le nombre'd'étages nécessaire est où N est le nombre de détecteurs par ligne, t1 le temps entre deux lectures de l'image par un détecteur, t2 le temps mis par un point d'image pour se déplacer d'un détecteur au suivant. Par exemple, pour N = 4, t2/tl = 4, le nombre d'étages du circuit est de 52. Les sorties latérales du circuit à transfert de charges, au nombre de N, sont positionnées au niveau du premier étage et du dernier étage, les autres étant régulièrement réparties le long du circuit. Une variante du dispositif selon l'invention consiste à intercaler entre la connexion, telle que 7, et le circuit à transfert de charges, tel que 2, de chaque ligne, un amplificateur dont le role est de convertir les charges élecriques en un potentiel. La figure 6 représente un schéma possible d'un tel amplificateur ainsi que de l'étage d'entrée du circuit à transfert de charges. La figure 6 montre que, dans cette variante, la connexion 7 est reliée à un transistor MOS, T10, servant à la remise à niveau de la connexion 7 et à deux transistors MOS, Tll et T12 montés en amplificateurs suiveurs; le transistor T10 relie la connexion 7 à une source de tension continue VIl de 10 volts et la tension de commande, V10, de sa grille est une impulsion de remise à zéro; les transistors T11 et T12 sont montés entre deux sources de tension continue V13 et V14 respectivement de 0 volts et +15 volts et leurs grilles sont respectivement reliées une source de tension continue V12 de 0 volts et à la connexion 7, tandis que leur borne commune est reliée à l'entrée d'un circuit à transfert de charges capable de recevoir un signal sous forme d'une tension.Le circuit à transfert de charges, dont une partie seulement est représentée sur la figure 6, comporte une diode d3' suivie par une série de grilles de capacités MOS: G4', puis G6... La grille G4' reçoit le signal du transistor T12 et la diode d3' reçoit un signal Vi formé d'une succession d'impulsions synchronisées avec l'arrivée du signal sur la grille G4'; la grille G6 est polarisée à un potentiel constant VIS de 5 volts. Le reste du circuit à transfert de charges n'est pas représenté ; il est identique à celui- qui est représenté sur la figure 3, à partir des éléments qui, sur cette figure 3, suivent la grille G4. La variante selon la figure 6, grâce à l'amplificateur de gain inférieur à 1, Tll-T12, qu'elle met en oeuvre, a l'avantage de permettre de diminuer les dimensions du circuit à transfert de charges dans les cas où un encombrement minimum est recherché. REVENDICATIONS 1. Dispositif de détection avec accumulation en phase, comportant: n x m détecteurs (Al, 131, Cl, D1, A2, B2, C2, D2) disposés selon n lignes et m colonnes (n et m : entiers positifs), les détecteurs d'une même ligne détectant de façon séquentielle un même point d'une image à analyser ; n x m moyens de stockage (C) de charges, associés respectivement aux n x m détecteurs; n moyens de retardement, couplés respectivement aux n lignes, pour retarder les informations issues des détecteurs d'une même ligne afin de permettre de les additionner en synchronisme, caractérisé en ce qu'il comporte un registre à décalage (1) pour adresser séquentiellement chaque colonne de détecteurs, et en ce que les moyens de retardement comportent respectivement n circuits à transfert de charges (2), chaque circuit à transfert de charges recevant séquentiellement sur une même connexion (7) les signaux d'information fournis par les détecteurs de la ligne à laquelle il est couplé, les circuits à transfert de charges étant positionnés en dehors des n lignes et comportant des sorties latérales couplées entre elles pour permettre la sommation en synchronisme des signaux d'information reçus par le circuit. 2. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte, en série du point de vue électrique, entre chaque détecteur (A1) et l'entrée (El) du circuit à transfert de charges (2) associé à la ligne (Al, B1, Cl, D1) dont fait partie le détecteur considéré: une première diode (dl) propre au détecteur considéré, une première grille (G1) et une deuxième grille (G2) propres à la ligne du détecteur considéré, une troisième grille (G3) propre à la colonne du détecteur considéré et commandée par le registre à décalage (1), une deuxième diode (d2), la connexion (7) propre au détecteur considéré. 3. Dispositif selon la revendication 2, caractérisé en ce que les éléments, en série du point de vue électrique entre chaque détecteur et l'entrée du circuit à transfert de charges associé à la ligne dont fait partie le détecteur considéré, sont intégrés sur un substrat semi-conducteur (4). 4. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que les circuits à transfert de charges (2) sont précédés d'un amplificateur (Tll-T12) de gain inférieur à 1.