FR 2601533 A1 19880115 FR 8610051 A 19860710 DISPOSITIF EMETTEUR-RECEPTEUR DE SIGNAUX A HAUTE FREQUENCE ACCOUPLABLE A UN RESEAU DE TRANSMISSION. La présente invention concerne un dispositif émetteurrécepteur de signaux à haute fréquence, ce dispositif étant accouplable à un réseau de transmission, celui-ci pouvant notamment, mais non exclusivement, être constitué par un réseau de distribution électrique. Pour transmettre des messages d'un appareil, d'une machine ou d'un poste de travail à un autre, il existe déjà des dispositifs émetteurs-récepteurs accouplables à un réseau de transmission, associés chacun à un appareil ou poste et comprenant chacun un organe de traitement par exemple à microprocesseur, un interface local de liaison avec l'appareil, un modulateur, un démodulateur, un interface pour le réseau de transmission et une alimentation reliée à un réseau de distribution de puissance. Le réseau de transmission et le réseau de distribution sont selon les cas distincts ou confondus. Le modulateur génère une fréquence modulée en mode FSK ("frequency shift keying), cette fréquence prenant l'une ou l'autre de deux valeurs F1, F2 en fonction de l'état logique O ou 1 d'un signal binaire délivré par l'organe de traitement. Le démodulateur présente généralement un circuit à asservissement de phase. Les dispositifs émetteurs-récepteurs connus du type cidessus rappelé ont l'inconvénient d'être compliqués et coûteux, notamment lorsqu'est recherchée une bonne immunité aux parasites. L'invention a pour but principal de diminuer le prix de revient d'un tel dispositif émetteur-récepteur de signaux haute fréquence à courants porteurs sans obérer la sécurité de transmission. Elle a pour autre but d'assurer en mode réception dans un tel dispositif une démodulation à l'aide de moyens simples, fiables et insensibles aux dispersions ou dérives de composants. Elle a également pour but de générer de façon très simple en mode émission les ondes de fréquences F1, F2 représentatives des signaux binaires à transmettre. L'invention concerne un dispositif du type ci-dessus comprenant une alimentation continue, un organe de traitement interfaçable avecun appareil ou une machine, un modulateur et un démodulateur reliés chacun, d'une part, à l'organe de traitement, d'autre part, à un interface de liaison avec le réseau de transmission, le modulateur générant en mode FSK une fréquence qui prend deux valeurs F1, F2 en fonction de l'état logique des données délivrées par l'organe de traitement, le démodulateur comportant un convertisseur fréquence-tension qui délivre un signal de tension UA susceptible de prendre deux valeurs UA1 et UA2 correspondant aux fréquences de transmission F1 et F2 et un étage assurant la mise en forme du signal de tension UA. Selon l'invention, l'étage de mise en forme du démodulateur comprend un détecteur de variation de tension et un comparateur, le détecteur de variation de tension présentant une borne d'entrée à laquelle est appliqué le signal de tension UA, la borne d'entrée étant reliée, d'une part, via un circuit à constante de temps à une première entrée du comparateur et, d'autre part, directement à une deuxième entrée du comparateur ; la sortie du comparateur change d'état logique quand le signal de tension UA change de valeur, la constante de temps étant choisie pour que la tension à la première entrée du comparateur s'ajuste sur la valeur moyenne A du signal de tension UA lors de la transmission. Les fluctuations de la valeur de UA dues aux dispersions et dérives des composants du dispositif - notamment à celles du convertisseur fréquence-tension - ne viennent donc pas perturber la détection des signaux de fréquence F1, F2 par le démodulateur. Le détecteur de variation de tension présente d'une manière avantageuse par sa simplicité un couple de diodes montées tête-bêche entre la borne d'entrée et le circuit à constante de temps. De préférence, un circuit verrouillant au repos le signal de sortie du comparateur est associé au couple de diodes. De la sorte, la sortie du comparateur reste stable au repos et ne risque pas de commuter par suite d'un bruit affectant le signal de tension UA ou par suite de perturbations électromagnétiques. Il est intéressant d'associer au dispositif un protocole de transmission tel que les messages échangés présentent un préambule de chargement du circuit à constante de temps immédiatement avant la réception d'un message, la durée du préambule étant au moins égale à la constante de temps. On est ainsi certain que le condensateur du circuit à constante de temps mémorisant UA sera actif dès le début de la réception du message proprement dit. Dans un mode de réalisation très simple, le modulateur du dispositif émetteur-récepteur comprend un générateur numérique pour les fréquences F1, F2, ce générateur étant asso cié à une horloge de l'organe de traitement et agencé pour diviser cette fréquence dans un rapport variable avec l'état du signal numérique de sortie de l'organe de traitement. On tire ainsi au mieux parti de l'horloge de l'organe de traitement, en particulier lorsque celui-ci est un microprocesseur. Le générateur de fréquence comprendra de préférence un compteur binaire 4 bits à présélection, l'une des entrées de présélection étant reliée à la sortie de l'organe de traitement, une logique reliée à la sortie du compteur et connectée avec une entrée de validation de la présélection de celui-ci, le compteur et la logique étant cadencés par l'horloge de l'organe de traitement. La figure 1 représente schématiquement un dispositif émetteur-récepteur fonctionnant en modulation FSK et relié à un réseau de distribution en courant alterna tif ; La figure 2 est un schéma synoptique du démodulateur du dispositif de la figure 1 ; La figure 3 représente un premier mode de réalisation de l'étage de mise en forme du démodulateur ; La figure 4 illustre un exemple de trame d'un message acheminé par le courant porteur modulé en FSK ; La figure 5 est un chronogramme des tensions caracté risant le circuit de la figure 3 t La figure 6 représente un deuxième mode de réalisation de l'étage de mise en forme La figure 7 est un chronogramme. des tensions du circuit de la figure 6 ; La figure 8 montre un exemple préféré de réalisation du modulateur de la figure 1 ;; La figure 9 est un chronogramme représentant les signaux en divers points du modulateur de la figure 8. Le dispositif émetteur-récepteur 10 de signaux à haute fréquence est destiné à être accouplé à un réseau de transmission. Ce réseau peut être distinct du réseau de distribution de puissance. Dans le cas présent, le réseau de transmission est confondu avec le réseau de distribution électrique de puissance 50 ou 60 hz triphasé, monophasé, voire dans certains cas avec un réseau de courant continu. Le dispositif 10 comprend un organe de traitement 11, un modulateur 12, un démodulateur 13, un interface 14 de réseau et une alimentation continue 15. L'organe de traitement 11 comporte un microprocesseur 16 doté d'une horloge 4 et relié d'une part via des circuits d'entrée-sortie 17 à un appareil, une machine ou un processus associé qui exploite les messages reçus ou génère les informations qui seront traduites en messages émis par le dispositif. A l'émission, l'organe de traitement gère les messages t à la réception, il les interprète après avoir vérifié leur syntaxe et leur exactitude ; il exécute de plus le programme dont il est chargé. Un organe de codage 18 définissant l'adresse du dispositif est associé au microprocesseur 16. Ce dernier peut dans certains cas être remplacé par une combinaison d'opérateurs logiques. L'horloge H du microprocesseur et une sortie de données DO de celui-ci sont reliées au modulateur 12, plus précisément à un générateur 19 de fréquences décalées F1, F2 traduisant respectivement les bits 0 et 1 des messages à transmettre. La sortie du modulateur 12 est reliée à l'interface 14, lequel est raccordé par ailleurs aux conducteurs du réseau de transmission. Pour la réception, l'interface 14 est de plus relié à un organe amplificateur et décodeur 20 apparte nant au démodulateur 13. L'alimentation 15 fournit une ou plusieurs alimentations continues Vcc aux divers circuits du dispositif. L'interface 14 assure donc la liaison entre, d'une part, le modulateur et le démodulateur et, d'autre part, le réseau. I1 assure également à la réception la discrimination entre la fréquence du réseau et les fréquences F1, F2 lorsque l'appareil est connecté à un réseau électrique de distribution. Le démodulateur 13 représenté figure 2 comprend un amplificateur 21, un convertisseur fréquence-tension 22 et un étage de mise en forme 23. Le signal sinusoïdal transmis par le réseau est filtré dans l'interface 14 pour éliminer les signaux parasites et ne laisser subsister que les composantes de fréquences F1,-F2 ; il est amplifié à un niveau approprié par l'amplificateur 21, puis converti en un signal de tension U par le convertisseur 22 et mis en forme et ajusté automatiquement par l'étage 23. A la fréquence F1 correspond la tension U1 et à la fréquence F2 correspond la tension U2. Dans le mode de réalisation de la figure 3, l'étage de mise en forme 23 présente un détecteur de variation de tension 24 et un comparateur 25. Le détecteur 24 a une borne d'entrée A à laquelle est appliqué le signal de tension UA provenant du convertisseur F/U 22. Il comprend un condensateur C5 susceptible d'être chargé à partir de la tension UA via une résistance R5 et une diode D1 et relié à une entrée inverseuse 26 du comparateur. La décharge du condensateur C5 est permise par une diode D2 montée tête-bêche avec Dl. Les bornes B et C du couple de diodes D1, D2, de tensions respectives UB et Uc, sont reliées à l'entrée inverseuse 26 et à une entrée non inverseuse 27 du comparateur. Un filtre passe-bas R6, C6 est disposé entre R5 et le point B pour protéger la démodulation contre les parasites.La borne de sortie du comparateur 25 est notée D et commute lors de la transmission d'état logique quand le signal de tension UA change de valeur. La constante de temps R5 C5 est choisie de façon que la tension Uc s'ajuste sur la valeur moyenne UA de la tension au point A lors de la transmission. Le message acheminé en transmission asynchrone est illustré par la suite de signaux logiques de la figure 4. I1 comporte un préambule P qui précède le message proprement dit M. Le préambule P se compose d'une suite d'impulsions récurrentes servant à charger le condensateur C5 préalablement à la réception du message, la durée (tl - tO) du préambule. étant au moins égale à la constante de temps R5 C5. Le message comprend immédiatement après le préambule P une partie M1 comportant plusieurs bits de stop (8 par exemple), puis une série de mots M3, M4, M5... chaque mot débutant par un ou plusieurs bits de start et se terminant par un ou plusieurs bits de stop. Le chronogramme de la figure 5 montre respectivement la variation dans le temps des signaux UA, Uç, UB - Uc et UD et va permettre d'expliquer le fonctionnement de l'étage de mise en forme de la figure 3. En l'absence de signal à l'entrée du démodulateur, la tension UA prend une valeur UAO constante, par exemple égale à Vcc/2, mais qui pourrait également être nulle. La tension UC prend la même valeur et la différence de potentiel UB - UC est nulle. La tension de sortie UD du comparateur prend un état logique indéterminé 0 ou 1. La réception du préambule P du message se traduit par un battement de la tension UA à partir de l'instant tO entre les valeurs UA1 et UA2 qui correspondent respectivement aux fréquences de transmission F1 et F2. La tension Uç évolue UAl +UA2 progressivement jusqu'à sa valeur nominale UcM = Al 2 à l'instant tl t pendant la première partie du préambule, UB - UC peut ne pas changer de signe (cas représenté figure 5 où UAl - UAO a même signe que UA2 - UAO)r mais en fin de préambule, Uc étant égal à UcM, UB - Uc passe alternative ment de + VD à - VD du fait du passage alterné du courant par D1 et D2. L'état logique du signal de sortie UD peut être stable en début de préambule puis alterne entre 1 et 0 en fin de préambule. Lors de la réception des bits du message proprement dit, UA prend les valeurs UA1 et UA2, Uc subit de légères variations autour de sa valeur nominale UCM et UD change d'état logique avec (UB - UC). On constate ainsi que, si les composants du dispositif souffrent d'une dispersion ou d'une dérive, le decalagé qui en résulte pour UA1 et UA2 est automatiquement compensé par le décalage de UC. Dans le mode de réalisation de la figure 6, l'étage de mise en forme 23 présente en plus des éléments de celui de la figure 3 deux diodes D3, D4 respectivement mises en série entre les points B et C avec les diodes D1, D2. Le point E intermédiaire entre D1 et D3 est relié via une résistance R7 à une borne à laquelle est appliquée une tension continue, par exemple Vcc ; le point F intermédiaire entre D2 et D4 est relié via une résistance R8 au 0 volt. Les résistances R7 et R8 sont dans un rapport tel que Vcc . R8 - Vcc R7 + R8 = 2 ~ EV avec EV compris entre 0,5 et 1 volt. On constate sur le chronogramme de la figure 7 que l'on peut affecter au signal de tension UA, de valeur UAO par exemple égale à Vcc/2 au repos, les valeurs UAl et UA2 telles que UAl > UA2 + 4 VD. En l'absence de signal, un courant circule de Vcc vers la masse à travers R7, D1, D2 et R8. Le potentiel au point E ne peut pas être inférieur à UB de plus de VD, de sorte que + EV Pendant le préambule de durée (tl - t0), le passage alterné de UA par les valeurs UA1 et UA2 détermine l'évolution de UC jusqu'à une valeur moyenne UA1 + UA2 UCM = 2 de sorte que UB - Uc prend en fin de préambule, puis pendant le message, les valeurs alternées - 2 VD et + 2 VD. Le modulateur 12 représenté sur la figure 8 comporte un générateur numérique pour les fréquences décalées F1, F2 ; ce générateur est simplement constitué par un diviseur numérique de fréquence présentant un compteur binaire 4 bits synchrones TC1 à présélection synchrone, et une logique interconnectée avec ce compteur et comprenant présentement une bascule JK IC2 à commutation sur front négatif d'horloge, et le cas échéant une logique, par exemple une bascule JK IC3, fournissant un signal symétrique dont la fréquence est un sous-multiple - ou la moitié dans le cas précis de la bascule IC3 - de celle du signal de sortie d'ICI. Ce générateur de fréquence, dont le fonctionnement sera expliqué par la suite, permet de tirer parti d'une manière directe et très simple de l'horloge H associée au microprocesseur 16, qui génère une fréquence de l'ordre de quelques MHz, pour en retirer deux fréquences de l'ordre de 100 à 150 kHz. Le signal d'horloge H du microprocesseur est appliqué à une entrée d'incrémentation 31 du compteur IC1 ; une entrée 32 de validation de la présélection du compteur est reliée à la sortie Q de la bascule IC2 ; aux quatre entrées de présélection 36 - 33 à poids décroissant de IC1 sont appliquées : en 33, la sortie DO du microprocesseur 16 ; en 34, une tension Vcc représentative du bit 1 ; en 35 et 36, une tension nulle représentative du bit 0. De la sorte, selon que la sortie DO du microprocesseur occupe l'état logique 0 ou 1, les entrées du compteur sont présélectionnées à 0011 ou 0010 et le compteur est préchargé à la valeur décimale 3 ou 2. La sortie 37 du compteur IC1 est donc en mesure de passer à l'état 1, soit toutes les 15 - 3 = 12 impulsions d'horloge H, soit toutes les 15 - 2 = 13 impulsions d'horloge H, si l'entrée de validation 32 est à l'état 0 et ce d'une manière qui sera expliquée plus loin. La sortie 37 du compteur est reliée d'autre part à une entrée complémentée 38 de remise à zéro prioritaire de la bascule JK IC2, d'autre part à une entrée d'horloge complémentée 39 de la bascule JK IC3. Les entrées J et K de IC2 sont respectivement reliées à la masse et à Vcc, tandis que l'entrée complémentée d'horloge 40 de IC2 reçoit le signal d'horloge H. La sortie Q de IC2 est bouclée sur l'entrée 32 du compteur IC1. Les entrées J et K de IC3 sont respectivement reliées à sa sortie Q et à Vcc, tandis que sa sortie Q est reliée à l'interface de réseau 14. I1 est prévu dans celui-ci divers composants R1 - R4, C1 - C4 et un transistor T1 relié au primaire d'un transformateur Tr dont le secondaire est raccordé aux conducteurs du réseau. Cet interface permet de transformer le signal numérique issu de IC3 en un signal sinusoidal. Le chronogramme de la figure 9 montre successivement le signal d'horloge H, le signal DO de sortie du microprocesseur pris ici à la valeur logique 1, le signal S de sortie du compteur IC1, et les Signaux de sortie QIC2 -et QIC3 des bascules IC2 et IC3. I1 résulte de la valeur 1 du signal DO appliqué à l'entrée 33 du compteur que les entrées 36 - 33 de celui-ci sont présélectionnées à 0011 respectivement. En supposant que l'entrée de validation 32 est à l'état 1, le comptage des impulsions d'horloge de période T présentes à l'entrée 31 commence à partir de 0011 jusqu'à 1111. Cet état 1111 est atteint au front montant H1+ d'une impulsion H1 du signal H et la sortie S du compteur passe à l'état 1 de manière à armer IC2 et IC3. Au front descendant H1- de l'impulsion H1, la sortie QIC2 passe à l'état 0 et l'entrée 32 du compteur passe donc à l'état 1 de sorte que le compteur peut être présélectionné à partir de H1- jusqu'au front montant H2+ de l'impulsion d'horloge suivante H2. La sortie S du compteur revient simultanément à l'état 0, de sorte que la sortie QIC2 passe à l'état 1 et que la sortie QIC3 est inversée et passe se 1 à 0. La présélection à la valeur décimale 3 des entrées du compteur entraîne le maintien de QIC3 à l'état 0 pendant 12 + 1 = 13 impulsions d'horloge. On comprend que la demi-période de QIC3 vaut 13T et que sa période vaut donc 26T. Lorsque le signal DO est à l'état 0, la présélection du compteur s'effectue sur 0010 et il en découle une période 28T pour QIC3. Revendications 1. Dispositif émetteur-récepteur de signaux à haute fréquence, ce dispositif étant accouplable à un réseau de transmission et comprenant - une alimentation continue, - un organe de traitement (16) interfaçable avec un appareil ou une machine, - un modulateur (12) et un démodulateur (13) reliés chacun, d'une part, à l'organe de traitement (16) , d'autre part, à un interface (14) de liaison avec le réseau de transmis sion, - le modulateur (12) générant en mode FSK une fréquence qui prend deux valeurs (F1, F2) en fonction. de l'état logique des données délivrées par l'organe de traitement, le démodulateur (13) présentant un convertisseur fréquence tension (22) qui délivre un signal de tension (UA) suscep tible de prendre les valeurs respectives de transmission (UAl, UA2) et un étage (23) assurant la mise en forme du signal de tension (UA), caractérisé par le fait que - l'étage de mise en forme (23) du démodulateur (13) comprend un détecteur de variation de tension (24) et un comparateur (25), - le détecteur de variation de tension présentant une borne d'entrée (A) à laquelle est appliqué le signal de tension (UA), la borne d'entrée étant reliée, d'une part, via un circuit à constante de temps (R5, CS) à une première entrée (26) du comparateur et, d'autre part, directement à une deuxième entrée (27) du comparateur, la sortie de celui-ci changeant d'état logique quand le signal de tension (UA) change de valeur, - la constante de temps (R5 C5) étant choisie pour que la tension (Uc) à la première entrée du comparateur s'ajuste sur la valeur moyenne (UA) du signal de tension (UA) lors de la transmission. 2. Dispositif selon la revendication 1, caractérisé par le fait que. le détecteur de variation de tension (24) comprend un couple de diodes (D1, D2) montées tête-bêche entre la borne d'entrée (A) et le circuit à constante de temps (R5, C5), les bornes (B, C) du couple de diodes étant reliées respectivement à la deuxième entrée (27) et à la première entrée (26) du couple de diodes 3. Dispositif selon la revendication 1 ou 2, caractérisé par le fait qu'un circuit verrouillant au repos le signal de sortie du comparateur (25) est associé au couple de diodes (D1, D2). 4. Dispositif selon la revendication 3, caractérisé par le fait que le circuit de verrouillage du signal de sortie du comparateur (25) comprend une diode (D3, D4) en série avec une diode respective (D1, D2) du couple, une différence de potentiel (Vcc) étant appliquée entre les points intermédiaires (E, F) des paires de diodes respectives (D1, D3 ; D2, D4). 5. Dispositif selon l'une des revendications 1 à 4, caractérisé par le fait qu'il émet et reçoit des messages présentant un préambule (P) de chargement du condensateur (C5) immédiatement avant la réception d'un message, la durée du préambule étant au moins égale à la constante de temps (R5 C5). 6. Dispositif selon l'une des revendications 1 à 5, caractérisé par le fait que le modulateur (12) comprend un générateur numérique pour les fréquences (Fl, F2), ce générateur étant associé à une horloge de l'organe de traitement (16) et agencé pour diviser cette fréquence dans un rapport (N) variable avec l'état du signal numérique (D) de sortie de l'organe de traitement. 7. Dispositif selon la revendication 6, caractérisé par le fait que le générateur numérique des fréquences (F1, F2) comporte - un compteur binaire 4 bits (IC1) à présélection, l'une des entrées de présélection étant reliée à la sortie (D) de l'organe de traitement, - une logique (IC2, IC3) reliée à la sortie (37) du compteur et connectée avec une entrée (32) de validation de la présélection de celui-ci, - le compteur et la logique étant cadencés par l'horloge (H) de l'organe de traitement (16).