FR 2602361 A1 19880205 FR 8610618 A 19860722 ECRAN D'AFFICHAGE A MATRICE ACTIVE SANS TRANSISTOR PARASITE ET PROCEDE DE FABRICATION DE CET ECRAN DESCRIPTION La présente invention a pour objet un écran d'affichage à matrice active sans transistor parasite et un procédé de fabrication de cet écran. Un écran d'affichage à matrice active comprend généraLement deux plaques entre lesquelles est intercalé un matériau electrooptique comme un cristal liquide. Sur l'une des plaques, on trouve une matrice de pavés conducteurs transparents, des transistors en couches minces, une famille de lignes conductrices d'adressage et une famille de colonnes conductrices d'adressage. Chaque transistor possède une grille reliée à une ligne, une source reliée à un pavé et un drain relié à une colonne. Sur La seconde plaque, on trouve une contre-électrode. Une telle structure est représentée sur la figure 1. On y a représenté de manière simplifiée une plaque inférieure 10 portant des colonnes conductrices 12, des lignes conductrices 14, des transistors 20 et des pavés conducteurs 22, et une plaque supérieure 24 recouverte d'une contre-électrode 26. Pour obtenir une telle structure,- on peut mettre en oeuvre un procédé dont les principales étapes sont illustrées sur la figure 2. Ce procédé comprend les opérations suivantes - préparation d'un substrat de verre 30 par nettoyage physico-chimique, - dépôt d'une couche. 32 de matériau conducteur transparent, par exemple en oxyde d'étain et-d'indium (DITO) (partie a), - première photogravure, pour donner à la couche 32 la forme de colonnes 34 et de pavés 36 munis d'un appendice rectangulaire 38 (partie b), - dépôts d'une couche de silicium amorphe hydrogéné 40, d'une couche de silice 42 et d'une couche d'aluminium 44, chaque dépôt étant effectué à environ 2500C (ou plus si on utilise la technique de CVD-plasma) (partie c), - seconde photogravure, pour définir des lignes 46 chevauchant les appendices 38 et croisant les colonnes, ce qui définit les transistors (partie d), - passivation générale par dépôt d'une couche de SiO2 (non représentée). Un tel procédé, à deux niveaux de masquage, est décrit dans la demande de brevet français FR-A-2 533 072. Malgré sa simplicité, ce procédé présente un inconvénient car il crée un transistor parasite entre le transistor principal et la colonne qui suit. Le but de l'invention est justement de remé-- dier å cet inconvénient. A cette fin, l'invention préconise l'utilisation d'un appendice de drain de forme telle que ce transistor parasite soit supprimé. La présente invention a également pour objet des procédés de fabrication d'un tel écran. De toutes façons, les caractéristiques de l'invention apparaîtront mieux à la lecture de la description qui va suivre, d'exemples de réalisation donnés à titre explicatif et nullement limitatif. Cette description se réfère à des dessins annexés sur les- quels - la figure 1, déjà décrite, montre la structure d'un écran d'affichage à matrice active selon l'art antérieur, - la figure 2, déjà décrite, illustre un procédé de fabrication connu utilisé pour fabriquer un écran d'affichage à matrice active, - la figure 3 représente un schéma électrique équivalent d'un élément d'affichage selon un mode de réalisation, - la figure 4 montre les principales étapes d'un procédé de fabrication utilisant trois niveaux de masquage, - la figure 5 montre une coupe obtenue dans la zone du canal d'un transistor, - la figure 6 montre une coupe obtenue sur une colonne, - la figure 7 montre une coupe obtenue sur une ligne, - la figure 8 montre une coupe obtenue au croisement d'une ligne et d'une colonne, - la figure 9 montre un détail des deux couches métalliques supérieures, - la figure 10 illustre un procédé de réalisation de L'écran d'affichage de l'invention, utilisant seulement deux niveaux de masquage et évitant l'apparition de transistor parasite. La figure 3 représente un schéma électrique équivalent d'un point d'affichage d'un écran. On y voit un point d'affichage (ou "eldim" ou "pixel") Pij formé d'un condensateur dont l'une des armatures est portée à un potentiel de référence et L'autre reliée à un transistor Tij. Celui-ci comprend une grille G, une source S et un drain D. On voit, par ailleurs, une ligne d'adressage Li et une colonne d'adressage Cj. Dans l'exemple illustré la grille G du transistor est reliée à la ligne Li par une résistance Rij, la source S au condensateur, et te drain D à la colonne Cj. La vateur R de la résistance de grille doit être très supérieure à L'impédance de sortie des circuits de commande de L'écran et telle que la constante de temps RC ou C désigne la capacité de la grille du transistor, soit très inférieure au temps de balayage d'une Ligne. Par exemple, ce temps T peut etre de 64 ys et C peut être égal à 5.10 13 F. On pourra alors prendre une résistance R dans la plage allant de 105 à 2.1û7 fl. Pour obtenir une telle résistance on peut utiliser une couche résistive de silicium amorphe fortement dopé n ayant une épaisseur de un dixième de micron, ou pl-us. Pour une grille de 2 ym par 7 pm, cela correspond à une résistance transverse de L'ordre de La figure 4 montre trois étapes (parties a, b, c) d'un procédé de fabrication à trois niveaux de masquage. On pourra se reporter aussi aux figures 6, 7 et 8 qui montrent en coupe les différentes couches déposées.Les opérations effectuées sont les suivantes : - dépôt sur un support isolant 50, en verre par exemple, d'une couche d'un matériau conducteur transparent 52, par exemple en oxyde d'étain et d'indium ITO, et éventuellement d'une couche 54 de silicium amorphe dopé n +, avoir en particulier les figures 6, 7 et 8), - première photogravure de cette ou ces couches pour former des pavés 51 reliés à un appendice 53, des colonnes 55 reliées à un autre appendice 57 (partie a de La figure 4), - dépôt d'un empilement constitué par unecouche 60 de siticium amorphe hydrogéné aSi::H, d'une couche 62 d'un premier isolant (par exemple en Si 02), puis dans L'exemple illustré d'une couche 63 de silicium amorphe fortement dopé n (aSin +) constituant la future résistance de grille (cette couche n'étant pas indispensable), d'une couche 64 d'un second isolant, non nécessairement identique au premier mais pouvant l'être, et d'une couche 65 d'un premier métal (figures 6, 7, 8), - deuxième photogravure appliquée à cet empilement pour dégager les pavés et Les zones ou auront Lieu les croisements avec les lignes, mais laissant subsister cet empilement le long de lignes 61 interca lées entre les pavés, ces lignes chevauchant les deux appendices 53 et 57, cette deuxième photogravure laissant subsister également cet empilement sur les colonnes, sauf naturellement à l'endroit où ces colonnes croisent les lignes. Cette deuxième photogravure n'est que partielle entre les deux appendices et fait dispa raire la couche de métal 65 et celle du second isolant 64 et fait apparaître ainsi La couche 63 de silicium amorphe fortement dopé, constituant la future résistance de grille ; le second niveau de gravure est représenté en traits pleins sur la partie b de la figure 4, Le premier niveau de masquage étant représenté en tirets, - dépôt d'une couche 66 d'un second métal, - troisième photogravure appliquée à cette dernière couche pour ne la laisser subsister que sur les lignes, ce qui établit Le contact entre la couche 63 de silicium amorphe fortement dopé et les lignes déjà formées, cette troisième photogravure laissant également subsister le second métal sur ce qui reste du premier métal 65 sur les colonnes (les parties obtenues après cette troisième photogravure sont repésentées en traits pleins sur la partie c de La figure 4). Une meilleure compréhension de la structure finale peut être obtenue en examinant la figure 5, qui est une coupe à travers le canal du transistor (coupe aa de la figure 4c), la figure 6, qui est une coupe en travers d'une colonne (coupe bb), la figure 7, qui est une coupe en travers d'une ligne (coupe cc) et la figure 8 qui est une coupe dans La zone de croisement ligne-colonne (coupe dd). On observera que le second isolant 64 subsiste au croisement ligne-colonne alors qu'il est supprimé sous La grille du transistor ou seul le premier isolant 62 est présent. On pourra donc -donner à L'isolant 62 L'épaisseur requise pour assurer de bonnes performances au transistor tout en employant un isolant 64 assez épais pour assurer l'isolement lignes-colonnes. Sur les figures 7 et 8, on notera que la largeur des. lignes du second métal 66 est inférieure à la largeur des lignes du premier métal 65. Cela correspond au cas où ces deux métaux sont différents et où le premier n'est pas attaqué par la troisième photogravure. Si ces deux métaux sont identiques, les lignes auront meme largeur dans les deux niveaux, comme indique sur la figure 9. Cette largeur commune sera inférieure å celle de L'isolant 64 qui les supporte, ceci pour réduire les risques de court-circuit par La tranche. Lorsque les deux métaux 65 et 66 sont différents, la superposition de ces deux couches métalliques produit une redondance qui évite les risques de coupure de ligne : il est en effet quasi-impossible que ces deux couches soient coupées au même endroit. On notera encore que : - la marche obtenue au croisement d'une ligne et d'une colonne ne dépend pas de L'épaisseur du second isolant 64, puisqu'elle correspond uniquement à L'épaisseur des couches 52 et 54 obtenues après première photogravure, - la grille du transistor est définie par masquage ; il n'y a donc pas de transistor parasite entre la grille et la colonne comme dans L'art antérieur, - l'interface entre la couche de silicium amorphe hydrogéné 60 et la couche de premier isolant 62, ainsi que l'interface entre cette dernière couche et la couche 63 de silicium fortement dopé, ne voient jamais l'air. Le procédé à trois niveaux de masquage qui vient d'être décrit n'est pas le seul possible. La figure 10 illustre un autre procédé qui fait l'économie d'une photogravure. Les opérations à accomplir commencent, comme pour le premier procédé, par un dépôt, sur un substrat isolant, d'une couche d'un conducteur transparent, ITO par exemple, surmontée d'une couche de silicium amorphe dopé n. Puis est effectuée une premiere photogravure pour former des pavés 51, avec. un appendice 53, des colonnes 55 avec un appendice 57 (en trait plein sur la figure 10).Est déposé ensuite un empilement constitué par une couche de silicium amorphe hydrogéné, une couche d'un premier isolant, une couche + épaisse de silicium amorphe fortement dopé n (qui constitue la couche résistive) et une couche métalli- que. Autrement dit, on ne dépose plus La couche du second isolant, ni la couche du premier métal, mais on intercale directement la couche résistive entre le métal de grille et le premier isolant. Cet empilement fait l'objet d'une seconde photogravure pour laisser subsister des lignes 61 et une grille au-dessus des deux appendices 53, 57 (en tirets sur la figure 10). Grâce à la forme particulière donnée à l'ap- pendice 57, on a éliminé le transistor parasite qui existait entre l'appendice 53 et la colonne suivante. Par aiLleurs, par rapport à un procédé à deux niveaux de masquage tel que celui qui est décrit dans le document FR-A-2 533 072, Le procédé qui vient d'être décrit présente les avantages suivants - un court-circuit ponctuel dans l'isoLant du transistor se trouve placé en série avec la résistance formée par la couche de aSi:n + et qui est de L'ordre de 107 , de sorte que ce défaut ne perturbe pas la ligne ni la colonne au croisement desquelles il se situe. Si le court-circuit est sur le drain du transistor, il ne L'empêche de fonctionner que très localement, - l'interface isolant-grille ne voit pas l'air, - une forte épaisseur (supérieure à 0,3 #m) de aSi:n+ peut adoucir la marche au passage du niveau 1, ce qui réduit d'autant les risques de coupure du métal de grille. REVENDICATIONS 1. Ecran d'affichage à matrice active comprenant une première paroi (10) revêtue d'une matrice de pavés conducteurs (22), de transistors en couches minces (20), d'une famille de lignes conductrices d'adressage (14) et d'une famille de colonnes conductrices d'adressage (12), chaque transistor ayant une grille avec une couche d'isolant de grille (62) la grille étant reliée à une ligne, une source reliée à un pavé et un drain relié à une colonne, cet écran comportant encore une seconde paroi (24) comprenant une contreélectrode (26) et un matériau électro-optique inséré entre les deux parois, cet écran étant caractérisé par le fait que chaque pavé (51) est relié à un premier appendice (53) formant la source du transistor et chaque colonne (55) à un second appendice (57) constituant le drain du transistor, le second appendice (57) ayant une forme telle que se trouve éliminé le transistor parasite entre le pavé (51) et la colonne suivante. 2. Procédé de fabrication d'un écran d'affichage à matrice active selon la revendication 1, ce procédé consistant à réaliser une paroi inférieure (10) portant des premières armatures (22) de condensateurs et des transistors à couches minces (20), des lignes (14) et des colonnes (12) conductrices d'adressage, et une paroi supérieure (24) revêtue d'une contre-électrode (20) formant seconde armature des condensateurs, ce procédé étant caractérisé par le fait que, pour réali ser la paroi inférieure (10) on effectue les opérations suivantes :: - dépôt sur un substrat isolant (50) d'une couche d'un premier matériau conducteur transparent (52) éventuellement surmontée d'une couche de silicium amorphe dopé n (54), - première photogravure pour constituer des pavés (51) formant des armatures des futurs condensateurs, des colonnes (55) et deux appendices (53, 57) le premier (53) constituant La future source du transistor et relié au pavé (51), et le second (57) constituant le futur drair du transistor et relie à la colonne adjacente (55), le second ayant une forme telle que se trouve éliminé le transistor parasite entre le pavé (51) et la colonne suivante, - dépôt d'un empilement constitué par une couche de silicium amorphe hydrogéné (60), d'une couche d'un premier isolant (62) et d'une couche métallique (66), - seconde photogravure appliquée à l'empilement précédent pour laisser subsister des lignes (61) et des grilles au-dessus des deux appendices (53, 57).