FR 2598549 A1 19871113 FR 8706403 A 19870506 La présente invention a trait à des circuits semi-conducteurs et, plus particulièrement, à un circuit pour le remplacement de cellules défectueuses par des cellules redondantes dans un dispositif de mémoire semi-conducteur. Depuis peu, on a largement recours à des arrangements à redondance, dans les dispositifs de mémoire semi-conducteurs à grande échelle, en vue d'éviter la réduction de rendement de production due à des défauts de cellules de mémoire réalisées au cours du processus de fabrication, qui rendent souvent toute la microplaquette inutilisable. La redondance consiste à prévoir sur une microplaquette ou puce une matrice de cellules de mémoire de secours en plus de la matrice normale et, quand une ou plusieurs des cellules de mémoire de la matrice normale sont défectueuses, à remplacer les rangées ou colonnes contenant la ou les cellules de mémoire normales défectueuses par des rangées ou colonnes contenant la ou les cellules redondantes exemptes de défaut. Couramment, la substitution de bonnes cellules à des cellules défectueuses est effectuée, dans des matrices de mémoire normales, en découplant électriquement ou physiquement de la matrice de mémoire normale les rangées ou colonnes de cellules défectueuses et en couplant électriquement des rangées ou colonnes redondantes au décodeur d'adresse de rangée ou de colonne de façon que chacun réponde au motif binaire d'adresse qui sélectionnait antérieurement la rangée ou colonne défectueuse. Cette redondance était établie soit avant soit après emballage de la puce de mémoire et on l'assurait par l'une de deux méthodes consistant, l'une, à faire sauter des fusibles en polysilicium au moyen d'impulsions de courant électrique et l'autre, à vaporiser du matériau conducteur au moyen de spots de faisceau laser précisément focalises. Toutefois, attendu que les matrices de mémoire deviennent plus denses et les largeurs de lignes plus faibles, la technologie de redondance au laser a l'inconvénient d'exiger un appareil extrêmement onéreux pour le réglage précis de la grandeur et de l'emplacement des spots de faisceau laser. En revanche, la redondance par fusion électrique de fusible en polysilicium présente l'inconvénient d'obliger à disposer sur la même puce tant des circuits supplémentaires d'amenée de courants assez intenses pour sectionner des fusibles en polysilicium que des circuits périphériques destinés à protéger les éléments de circuit contre la destruction par ces courants intenses. Ceci a l'inconvénient d'augmenter inévitablement la grandeur ou aire de la puce. Outre les arrangements de redondances sus-mentionnés, on en a prévu un autre consistant à substituer des rangées ou colonnes redondantes à des rangées ou colonnes défectueuses en programmant des éléments de mémoire rémanents de façon à valider sélectivement la rangée ou colonne redondante correspondante lors de chaque adressage à la rangée ou colonne comportant des cellules de mémoire normales défectueuses. Divers circuits propres à assurer une telle substitution sont décrits dans les brevets US 4 422 161 (Kressel et al.) et 4 514 830 (Hagiwara et al.). Toutefois, ces brevets obligent à utiliser une série d'éléments de mémoire rémanents pour remplacer des cellules défectueuses. Or, le problème majeur de l'arrangement de redondance utilisant un tel élément de mémoire rémanent réside dans la fiabilité de l'élément lui-même. Si l'un quelconque des éléments de mémoire rémanents programmés en vue d'être substitués à des rangées ou colonnes contenant des cellules défectueuses est lui-même défectueux, l'information stockée dans les éléments de mémoire se trouve perdue et le remplacement de cellules en mauvais état n'a pas lieu. En conséquence, la présente invention a pour but de réaliser un circuit de mise en oeuvre de redondance qui a recours non à la destruction d'un fusible, mais à un élément de mémoire rémanent. Elle a aussi pour but de réaliser un circuit de mise en oeuvre de redondance qui ne comporte qu'un nombre minimum d'éléments de mémoire rémanents. Elle a encore pour but de réaliser un circuit de mise en oeuvre de redondance de nature à augmenter la fiabilité d'un dispositif de mé oire rémanent emmagasinant l'identité de rangées ou colonnes comportant des cellules défectueuses. Pour atteindre les buts sus-indiqués, la présente invention propose un circuit semi-conducteur qui comprend un décodeur normal entrant des signaux d'adresse pour la sélection d'une ligne normale comportant des cellules de mémoire normales, et un décodeur redondant comportant un dispositif à programme d'adresse en supplément par rapport au nombre desdits signaux d'adresse. Les signaux d'entrée dudit dispositif à programme d'adresse supplémentaire sont complémentaires aux signaux d'entrée d'un des autres dispositifs à programme d'adresse, et un signal de sortie d'un des deux susdits dispositifs devient flottant au cas où la substitution de bonnes cellules à de mauvaises cellules est inutile.Chaque dispositif à programme d'adresse comprend un élément de mémoire rémanent, ainsi qu'un moyen de commande de programme pour programmer ledit élément de mémoire, et un moyen détecteur déterminant si ladite substitution a lieu, ou non, conformés ment aux états de programme desdits éléments de mémoire et auxdits signaux d'entrée. Pour accroître la fiabilité de la redondanee, on peut prévoir un dispositif de mémoire rémanent à quatre cellules à la place dudit élément de mémoire rémanent. On va maintenant décrire llinventloll en détail en se référant aux dessins annexés, sur lesquels la figure 1 est un schéma fonctionnel indiquant l'agencement d'ensemble d'un décodeur de rangée normal et son couplage à un décodeur de rangée redondant contenant des dispositifs à programme d'adresse de rangée selon la présente invention la figure 2 est un schéma de montage représentant un dispositif à programme d'adresse de rangée constituant une partie de la figure i la figure 3 est une vue en coupe droite d'un élément de mémoire rémanent de type FLOTOX selon la technique antérieure la figure 4 est un schéma équivalent de la figure 3 la figure 5 est un schéma de montage d'éléments de mémoire rémanents de type FLOTOX à montage en pont de quatre cellules utilisés dans un dispositif à programme d'adresse de rangée suivant la présente invention la figure 6 est un schéma de montage redondant représentant une série de décodeurs de rangée normaux et leur couplage à des décodeurs de rangée redondants ~ et la figure 7 est un schéma de montage courant montrant un circuit de pompage haute tension utilisé en tant que partie de la figure 2. La figure 1 représente un circuit redondant pour le remplacement d'une ligne de rangée comportant des cellules de mémoire défectueuses par une ligne de rangée redondante. Bien que le circuit de redondance selon la figure 1 applique la redondance à la ligne de rangée (souvent appelée "ligne de bits"), on conçoit aisément que l'homme de métier pourra appliquer aussi le même circuit selon la figure 1 à une ligne de colonne (souvent appelée "ligne de mots"). Le circuit redondant représenté sur la figure 1 comporte un décodeur normal ordinaire 20 qui reçoit une combinaison des signaux d'adresse de rangée et de leurs compléments, Ao/Ao, A1/A1,... et Ai/Ai (Ak/Ak signifie A k ou Ak et représente l'un quelconque de Ao à Ai) à partir de tampons d'adresse non représentés et qui est relié à une ligne 5 couplée à la ligne de rangée redondante 3. Le décodeur normal 20 est une porte NON-OU utilisée dans un dispositif de mémoire semi-conducteur usuel et, quand tous les signaux d'adresse d'entrée sont à des niveaux logiques bas, il assure la sélection de cellules de mémoire reliées à une ligne de rangée normale 4. Un décodeur de rangée redondant 10 comprend des dispositifs à programme d'adresse de rangée RAPDo à RAPDi qui reçoivent respectivement des paires d'un signal d'adresse de rangée et de son complément Ao, Ao3 A1,A13 . . .# Ai, Ai à partir de tampons d'adresse de rangée non représentés sur la figure, un dispositif à programme d'adresse de rangée supplémentaire RAPDi+1 qui entre des signaux complémentaires Ai, A. de signaux d'adresse Ai, A. arrivant au dispositif à programme d'a i i i dresse de rangée RAPDi, une ligne de rangée redondante 3 couplée conjointement à des lignes de sortie 2-0 à 2-i+i des dispositifs à programme d'adresse de rangée RAPDo à RAPDi+1 et un transistor MOS 1 à appauvrissement (dit ci-après "de type II"), agissant en excitateur, dont la grille et la source sont reliées à la ligne 3 et dont le drain est relié à une source de tension d'alimentation Vcc (+5 volts). On notera que le nombre de dispositifs à programme d'a dresse RAPD à RAPD. est supérieur seulement d'une unité à celui de o motifs de bits d'adresse de rangée, selon la présente invention. Par exemple, à un dispositif de mémoire semi-conducteur comportant 2n lignes de rangée d'une matrice de mémoire normale, il faut n nombres de motifs de bits d'adresse pour sélectionner une seule ligne de rangée. Par conséquent, le nombre de dispositifs à programme de rangée d'adresse sera selon la présente invention de n+l. Or, si l'on suppose que le dispositif à programme d'adresse de rangée ajouté est RAPD. comme indiqué sur la figure 1, les signaux d'entrée Ai et A. de ce dispositif RAPD. deviendront respectivement I i les signaux complémentaires des signaux d'entrée Ai et A. arrivant au i i dispositif RAOD. contigu. Par conséquent, s'il n'est pas nécessaire de valider la ligne de rangée redondante 3 du fait de la présence d'une cellule de mémoire exempte de défaut dans la matrice de mémoire normale, la ligne de rangée redondante 3 demeure toujours à un niveau logique bas pour qu'il n'y ait pas sélection de la cellule de mémoire redondante.C'est la raison pour laquelle chaque signal présent sur les lignes de sortie 2-i et 2-i+1 des dispositifs à programme d'adresse de rangée RAPD. et RAPD. présente un état logique mutuellement inversé par programmation de rétablissement de tous les dispositifs à programme d'adresse de rangée qu'on décrira plus loin en détail. En revanche, si la ligne de rangée redondante 3 comportant des cellules de mémoire de secours exemptes de défaut doit être sélectionnée du fait de la présence d'une ou plusieurs cellules de mémoire normales défectueuses sur la ligne 4, les dispositifs à programme d'adresse de rangée RAPD à RAPD. se trouvent programmés comme on le o i+1 décrira plus loin de façon à devenir tous non conducteurs pour des signaux d'entrée d'adresse de rangée sélectionnant la ligne de rangée normale 4. Alors, la ligne de rangée redondante 3 est sélectionnée en tant que niveau logique haut (+5 volts) par transfert du potentiel Vcc à travers le transistor MOS de type D 1, tandis que le décodeur normal 20 n'est pas sélectionné par un niveau logique bas régnant sur la ligne de rangée normale 4. La figure 2 présente un exemple de schéma de montage simplifié de dispositifs à programme d'adresse de rangée RAPD à o RAPD. 1 ayant tous la même structure. Les transistors utilisés sont tous 1+1 des transistors MOS à enrichissement ou à appauvrissement de type N. La tension de seuil des transistors MOS à appauvrissement est d'environ -3 volts et celle des transistors MOS à enrichissement est d'environ +3 volts. Les signaux pulsés RS, CP et PR sont normalement maintenus à des niveaux bas. Un rectangle 100 représente un élément de mémoire rémanent et chacun des rectangles 200, 300 et 400 représente un circuit de pompage haute tension. Suivant la présente invention, l'élément symbolisé par le rectangle 100 est un élément de mémoire rémanent du type FLOTOX. A propos de la technique antérieure quant à l'élément de mémoire rémanent de type FLOTOX, on peut se référer à "16 K E2PROM Employing New Array Architecture", IEEE Journal of Solid State Circuits, oct. 1982, pp. 833-840. On se réfère maintenant à la figure 3 montrant la structure de l'élément de mémoire rémanent de type FLOTOX; on voit en 170 un substrat ou corps de type p et en 140, 131 et 121, une région de source N+, une région de drain N et une région de drain d'effacement respectivement. Une pellicule d'oxyde 160 d'une épaisseur de 70 à 200 A portée par la région de drain d'effacement 121 est une pellicule d'oxyde tunnel. Une pellicule d'oxyde 180 portée par le substrat entre la région de source 140 et la région de drain 131 est une pellicule d'oxyde de grille, les références numériques 161 et 162 désignent des pellicules isolantes, une première couche de silicium polycristallin 150 constitue une grille flottante et une seconde couche de silicium polycristallin 111 constitue une grille à programme. La figure 4 est un schéma équivalent au circuit de la figure 3 et les mêmes éléments sont désignés sur la figure 4 par les mêmes références numériques que sur la figure 3. L'écriture dans l'élément de mémoire rémanent de type FLOTOX peut être opérée par application de potentiel positif Vpp (environ +20 volts) à la grille à programme 111 et par mise à la terre du drain d'effacement 121. Ce potentiel établit en travers de la pellicule d'oxyde tunnel 160 un champ électrique de grandeur suffisante pour faire passer par effet tunnel des électrons du drain d'effacement 121 à la grille flottante 150. Après cette pénétration par effet tunnel d'électrons dans la grille flottante 150, la tension de seuil du dispositif de mémoire devient positive et le dispositif de mémoire joue le même rôle qu'un dispositif à mode d'enrichissement ordinaire. Autrement dit, pendant l'opération de lecture où un potentiel positif d'environ 2 volts est appliqué à la grille à programme 111, le dispositif de mémoire devient non conducteur. En revanche, pour l'effacement dans le dispositif de mémoire selon la figure 3 ou la figure 4, un potentiel positif Vpp est appliqué au drain d'effacement 121 tandis que la grille à programme 111 est mise à la masse. Dans ce cas, des électrons passent par effet tunnel dans le drain d'effacement 121 et la grille flottante 150 se charge positivement. Donc, le dispositif de mémoire fonctionne comme un dispositif à mode d'appauvrissement et devient conducteur lors des opérations de lecture. La grille à programme 111, le drain d'effacement 121 et le drain 131 de l'élément de mémoire rémanent de type FLOTOX sont reliés aux lignes 110, 120 et 130, respectivement, tandis que la source 140 est mise à la masse. La figure 7 est un schéma de montage connu représentant un circuit de pompage haute tension. Le circuit de pompage haute tension comprend un transistor MOS du type à enrichissement (dit ci-après type Ej dont le drain 210 est couplé à un potentiel positif Vpp, fourni par un circuit générateur de haute tension non représenté, dont la source est reliée au noeud 222 et dont la grille est couplée au noeud de sortie 220, un transistor d'excitation qui est un transistor MOS de type E 218 dont la source et le drain sont couplés au noeud 222 et dont la source est reliée au noeud 220, et un condensateur MOS de couplage 216 dont une électrode 212 est couplée à une impulsion de rythme P, à savoir impulsion carrée de 5 volts de crête à crête engendrée par un générateur d'impulsions non représenté, et dont l'autre électrode est reliée au noeud 222. Quand le noeud de sortie 220 est flottant au niveau logique haut (+5 volts), le transistor de transfert 214 pour le chargement du condensateur rythmé 216 devient passant. Le condensateur MOS 216 refoule alors une charge dans le noeud de sortie 220 à travers le transistor 218 en réponse à des impulsions de rythme. Attendu que le noeud de sortie 220 est flottant dans ce cas, sa tension atteint un haut potentiel Vpp (+20 volts). Quand le noeud de sortie 220 est au niveau logique bas (niveau de la terre), le transistor de transfert 214 est bloquant. Par conséquent, bien que l'impulsion de rythme ss s'applique au condensateur MOS 216 et qu'une faible charge soit transférée au noeud de sortie 220, celui-ci demeure à un niveau logique bas, parce qu'il est mis à la terre. On se reporte à la figure 23 chaque noeud de sortie 220 des circuits de pompage haute tension 200, 300 et 400 est relié à des lignes conductrices 33, 120 et 34 respectivement. Les lignes conductrices 31, 32, 33, 34, 35, 36, 100, 120 et 130 peuvent être des lignes en polysilicium ou métal. Entre la source d'alimentation de Vcc (+5 volts) et la ligne 34 sont interposés un transistor MOS de type E 64 et un transistor MOS de type D 65 dont les trajets sourcedrain sont montés en série. La grille du transistor 65 est reliée à la ligne 34 et un signal pulsé cp, qui prend l'état haut au moment du programme d'adresse, qu'on décrira plus loin, est appliqué à la grille du transistor 64. Entre la ligne 34 et la prise de terre est monté le trajet drain-source d'un transistor MOS de type E 66 et un signal pulsé de rétablissement RS, qui prend l'état haut lors du programme de rétablissement qu'on décrira plus loin, est appliqué à la grille du transistor 66. Par conséquent, pendant la durée du programme d'adresse, la ligne 34 prend l'état haut (+5 volts) de par la conduction des transistors d'excitation 64 et 65 puis atteint un potentiel élevé (+20 volts) sous l'action du circuit de pompage haute tension 400. D'autre part, entre la source d'alimentation en tension Vcc (+5 volts) et la prise de terre est monté en série chaque trajet drain-source d'un transistor MOS de type D 68 dont la grille est couplée au signal pulsé cp (complément de cp), d'un transistor MOS de type E 69 dont la grille est couplée au même signal cp que celle du transistor 68 et d'un transistor MOS de type D dont la grille est à la terre. Le noeud 71 de connexion des transistors 68 et 69 est couplé à la ligne 34. Le circuit formé par les transistors 67 à 70 est un générateur de tension de référence qui fournit, quand Vcc le signal cp est à l'état logique haut, 2 (+2,5 volts) aux lignes 34 et 110 pendant l'opération de lecture qu'on décrira plus loin. Cette application de tension Vcc à la ligne 110 fait que l'élément de 2 mémoire rémanent de type FLOTOX 100 en mode d'appauvrissement présente au moment de l'opération de lecture une meilleure conductibilité. La ligne 34 est reliée à la ligne 110 via le trajet drainsource d'un transistor MOS de type D 90. La grille du transistor 90 est couplée à la ligne 33. Entre la source de tension d'alimentation Vcc et la ligne 33 sont montés en série un transistor MOS de type E 44 et un transistor MOS de type D 45. La grille du transistor 44 est reliée à la ligne 31 sur laquelle arrive un signal d'adresse Ak provenant d'un tampon d'adresse non représenté et la grille du transistor 45 est reliée à la ligne 33. Entre la ligne 33 et la prise de terre, des transistors de type E 46 et 47 sont montés en parallèle. La grille du transistor 46 est couplée à un signal pulsé PR et la grille du transistor 47 est reliée à la ligne 32, sur laquelle arrive un signal d'adresse Ak, c'est-à-dire le complément du signal d'adresse Ak Par conséquent, à un niveau logique bas du signal FR, si le signal d'adresse A k est haut (# bas), la ligne 33 est à un haut potentiel Vpp de par la conduction des transistors 44 et 45, puis de par le fonctionnement du circuit de pompage haute tension 200. En revanche, si le signal d'adresse A k est haut (Ak bas), la ligne 33 se trouve à un niveau logique bas du fait de l'état passant du transistor 47. A la borne d'extrémité de la ligne 120 reliée au drain d'effacement 121 de la figure 4 est relié le noeud de sortie 56 d'un inverseur qui est la prise de terre constituée par des transistors MOS de type E 54 et 55 montés en série entre la source d'alimentation Vcc et ce circuit fonctionne en inverseur sous l'effet d'un signal de rétablissement RS et de son complément RS. Par conséquent, du fait que le signal de rétablissement RS est au niveau haut au moment du programme de rétablissement, la ligne 120 passe à un haut potentiel Vpp sous l'action de l'inverseur et du circuit de pompage haute tension 300. Entre la source de tension d'alimentation Vcc et la ligne 130 reliée au drain 131 de l'élément de mémoire rémanent 100 sont montés en série un transistor MOS de type D 81 dont la grille est couplée au noeud 38 et un transistor MOS de type D 82 dont la grille est à la terre. La ligne 35 couplée au noeud 38 est reliée au drain d'un transistor MOS de type E 83 et le drain du transistor 83 est relié aux grilles de transistors de type E 85 et 87. Le signal PR, ayant un niveau logique haut au moment du programme d'adresse, est appliqué à la grille du transistor 83 dont la source est à la terre, et le transistor 83 prend l'état passant à ce moment. Le transistor 85 et un transistor de charge de type D 84 montés en série au noeud 39 constituent un inverseur. Le noeud de sortie 39 de l'inverseur est relié à la grille d'un transistor MOS de type E 86 via la ligne 36. Les trajets drain-source des transistors 86 et 87 sont montés en série entre les lignes 31 et 32 via au noeud 37, comme indiqué. Le noeud 37 est relié à la grille d'un transistor MOS de type E 88 dont la source est à la terre et une ligne de drain 89 du transistor 88 constitue la ligne de sortie couplée à la ligne de rangée redondante 3. Un circuit comprenant des transistors 81 à 88 agit pendant l'opération de lecture en circuit détecteur pour déterminer s'il y a ou non sélection d'une ligne de rangée redondante suivant l'état programmé de l'élément de mémoire rémanent 100. Autrement dit, si l'élément de mémoire rémanent 100 est programmé en élément à mode d'appauvrissement et que le signal d'adresse de rangée Ak présent sur la ligne 31 est à un niveau logique bas, le noeud 38 est à un potentiel bas (de terre) du fait de la conduction de l'élément 100 et du fait du signal PR prévu en tant que niveau logique bas pendant l'opération de lecture. Ensuite, les transistors 85 et 87 prennent l'état bloquant et le transistor 86, l'état passant.Par conséquent, le noeud 37 passe à l'état logique bas et la ligne de rangée redondante 3 reliée à la ligne 89 passe à l'état logique haut en vue de la sélection de la cellule de mémoire redondante. Toutefois, si le signal d'adresse de rangée Ak présente à ce moment un niveau logique haut, le noeud 37 est à un niveau logique haut et, en conséquence, il y a sélection non pas de cellules de mémoire redondantes reliée à la ligne de rangée redondante 3, mais de cellules de mémoire normales reliées à la ligne de rangée normale 4. D'autre part, si l'élément de mémoire rémanent 100 a été programmé comme élément en mode d'enrichissement, le noeud 38 se trouve à un niveau logique haut du fait de la non conduction de l'élément 100. Par conséquent, si le signal d'adresse de rangée -complé mentaire Ak est à un niveau logique bas, c'est la ligne de rangée redon k dante 3 qui est choisie du fait de la conduction du transistor 87. On va maintenant donner, en se référant aux figures 1 et 2, une description détalllée du fonctionnement selon la présente invention. Les étapes de programmation des dispositifs à programme d'adresse de rangée RAPD à RAPD 1 pour la substitution de bonnes cel o i+1 lules à des cellules défectueuses peuvent être divisées en deux étapes: programme de rétablissement et programme d'adresse. Le programme de rétablissement agissant simultanément sur tous les dispositifs à programme d'adresse de rangée RAPD à RAPD. o i+l après l'essai de la matrice de mémoire assure la programmation de tous les éléments de mémoire rémanents de façon qu'ils fonctionnent en mode d'appauvrissement. Ce programme de rétablissement est amorcé par simple mise d'un signal RS de rétablissement de signaux de commande de programme RS, CP et PR à un niveau logique haut. Ensuite, les transistors 46, 54 et 66 sont rendus conducteurs. Par conséquent, les lignes 33, 34 et 110 passent par décharge à des niveaux logiques bas et la ligne 120 est chargée à un haut potentiel Vpp sous l'action du circuit de pompage haute tension 300, comme décrit plus haut. En conséquence, tous les éléments de mémoire rémanents des dispositifs à programme d'adresse de rangée RAPD à RAPD. 1 sont fixés en mode o 1+1 d'appauvrissement du fait du haut potentiel Vpp appliqué au drain d'effacement 121 et du potentiel de terre appliqué à la grille de programme 111. Après l'achèvement de l'étape de programme de retablissement sus-indiquée intervient une étape de programme d'adresse pour la substitution de cellules de mémoire redondantes. L'étape de programme d'adresse assure la programmation des dispositifs à programme d'adresse de rangée RAPD à RAPD. L de façon à provoquer la sélection de la ligne o de rangée redondante en causant l'entrée dans les dispositifs cidessus du motif de bits d'adresse sélectionnant la ligne de rangée normale. Le programme d'adresse est divisé en deux cas, dont l'un est celui où le signal d'adresse de rangée Ak est bas et l'autre, celui où le signal de rangée d'adresse Ak est haut. Dans l'un ou l'autre cas, les signaux de commande de programme PR et CP sont mis à des niveaux logiques haut et le signal de rétablissement RS est mis à un niveau logique bas. Par conséquent, la ligne 120 prend l'état logique bas du fait de la conduction du transistor 55 et la ligne 34 se charge à un haut potentiel Vpp du fait de la conduction des transistors 64 et 65, et sous l'action du circuit de pompage haute tension 400. A ce moment, si un signal d'adresse de rangée Ak présent sur la ligne 31 a un niveau logique bas (le signal A complémentaire du k signal A k a un niveau logique haut), le transistor 44 prend l'état bloquant et le transistor 47, l'état passant. Ensuite, la ligne 33 se décharge jusqu'au potentiel de la terre. Par conséquent, le transistor d'isolation 90 ne transmet qu'une partie du haut potentiel Vpp (+20 volts) présent sur la ligne 110. En conséquence, la ligne 110 fournit à la grille de programme 111 un potentiel d'environ 3 volts. Donc, puisque ce potentiel ne peut établir un champ électrique assez intense pour amener l'élément de mémoire 100 à modifier l'état de programme, l'élément de mémoire 100 demeure en le même mode #1appauvris sement que lors de la programination de rétablissement sus-indiquée. Si un signal d'adresse de rangée Ak présent sur la ligne 31 est à l'état logique haut, les transistors 44 et 45 deviennent conducteurs, puis la ligne 33 acquiert un haut potentiel Vpp sous l'action du circuit de pompage haute tension 200. Par conséquent, la ligne 110 passe au haut potentiel Vpp du fait de la conduction du transistor 90. En conséquence, l'élément de mémoire rémanent 100 passe au mode d'enrichissement. Une fois les étapes du programme cidessus complètement achevées, au moment de l'opération de lecture, le décodeur de rangée redondant 10 doit agir pour sélectionner la ligne de rangée redondante 3 à la place de la ligne de rangée normale 4 défectueuse. Cette opération de lecture est effectuée par le circuit détecteur formé par les transistors 81 à 88. A ce moment, les signaux CP, RS et PR sont tous à des niveaux logiques bas, c'est-à-iire à l'état normal. Par conséquent, les lignes 110 et 120 sont toutes à des niveaux logiques bas. Si l'élément de mémoire rémanent 100 est programmé en mode d'appauvrissement, le noeud 38 se trouve à un niveau logique bas, et alors le transistor 86 prend l'état passant, tandis que le transistor 87 est à l'état bloquant.Par conséquent, le niveau logique bas du signal d'adresse Ak apparaît au noeud 37 et le transistor 88 prend l'état bloquant, puis il y a sélection de la ligne de rangée redondante. Si l'élément de mémoire rémanent 100 est programmé en mode d'enrichissement, le transistor 86 est à l'état bloquant, tandis que le transistor 87 est à l'état passant. Par conséquent, la ligne de rangée redondante est sélectionnée par lc niveau logique bas du signal d'adresse k. k En conséquence, si les cellules de mémoire reliées à la ligne de rangée normale 4 sont exemptes de défauts, tout signal de sortie des dispositifs à programme d'adresse de rangée RAPD. et RAPD. est à un niveau logique bas du fait du programme de rétablissement sus-mentionné. Par conséquent, la ligne de rangée redondante 3 demeure à un niveau logique bas de façon à ne pas être sélectionnée. Si les cellules de mémoire de la ligne de rangée normale 4 sont défectueuses, un ou plusieurs dispositifs à programme d'adresse dont le signal d'adresse de rangée d'entrée Ak(k représentant un suffixe o à i) est à un niveau logique bas se trouvent programmés en modes d'appauvrissement, tandis que les dispositifs à programme d'adresse de rangée dont le signal d'adresse de rangée d'entrée Ak a un niveau logique haut se trouvent programmés en modes d'enrichissement. La description cidessus cite en exemple l'utilisation d'un seul dispositif de mémoire rémanent de type FLOTOX, mais si l'élément est défectueux, le plan de redondance n'intervient pas. Pour résoudre ce problème, on peut avoir recours à un élément de mémoire rémanent de type FLOTOX à quatre cellules montées en pont dans le rectangle 100 de la figure 2. On se reporte à la figure 5j les grilles à programme d'éléments de mémoire rémanents de type FLOTOX 202 à 205 sont toutes couplées à une borne de grille à programme 211, et les drains d'effacement des éléments 202 à 205 sont tous reliés à une borne de drain d'effacement 221. Les drains des éléments 202 et 203 sont tous couplés à une borne de drain 231. Les sources des éléments 202 et 203 sont toutes couplées avec les drains des éléments 204 et 205. Les sources des éléments 204 et 205 sont toutes à la terre et les bornes de grille à programme 211, de drain d'effacement 221 et de drain 231 sont reliés aux lignes 110, 120 et 130, respectivement. L'élément de mémoire rémanent de type FLOTOX à quatre cellules joue le même rôle que l'élément de mémoire rémanent de type FLOTOX représenté sur les figures 3 et 4. L'élément de mémoire rémanent de type FLOTOX à quatre cellules représenté sur la figure 5 ne peut servir si deux au moins des quatre éléments 202 à 205 est défectueux. Par conséquent, la probabilité, PT, que l'élément de mémoire rémanent de type FLOTOX à quatre cellules soit défectueux est donnée par l'équation suivante PT = 2P2 (1-P2) + 4P3 (1 P) + P4 + 2p2 où P est la probabilité qu'un élément de mémoire rémanent FLOTOX à une cellule représenté sur les figures 3 et 4 fasse l'objet d'un défaut au cours de la fabrication. D'une manière générale, attendu que la valeur de P est une valeur faible d'environ 10 5, la fiabilité de l'élément à quatre cellules représenté sur la figure 5 subit une amélioration de l'ordre par rapport à celle de l'élément à une cellule représenté sur les figures 3 et 4. La figure 6 présente un schéma de circuit à redondance substituant une pluralité de lignes de rangées à redondance à une pluralité de lignes de rangée normales. Sur la figure 6, chacun de décodeurs de rangée redondants 10A à 10I présente la même structure que le décodeur de rangée redondant 10 représenté sur la figure 1 et les décodeurs normaux 20A à 20I sont des décodeurs à porte NON OU de type connu. Si l'on suppose maintenant que les cellules de mémoire normales de la ligne de rangée normale 4a présentaient des défauts, et que des dispositifs à programme d'adresse de rangée RAPD Ass RAPD. ont été programmés par le programme d'adresse pour remplacer les cellules déficientes, et que des signaux d'adresse de rangée pour la sélection des cellules de mémoire normales présents sur la ligne 4a sont parvenus à la microplaquette semi-conductrice suivant la présente invention, le signal présent sur la ligne de rangée redondante 3a a pris un niveau logique haut. Ensuite, le signal de sortie d'une porte NON-OU formée d'une porte NON-OU 5 et d'un inverseur 6, qui émet des signaux sur des lignes de rangée redondantes 3A à 31, se trouve à un niveau logique haut. Par conséquent, tous les signaux de sortie des décodeurs de rangée normaux 20A à 20I reliés à la sortie de grille NON-OU prennent aes niveaux logiques bas de façon à ne pas sélectionner les cellules de mémoire normales des lignes de rangée normale 4A à 41. Si toutes les cellules de mémoire de la matrice de mémoire normale sont exemptes de défaut, toutes les lignes de rangée redondantes 3A à 31 se trouvent, du fait du programme de rétablissement sus-indiqué, à un niveau logique bas de façon à ne pas sélectionner des cellules de mémoire redondantes. Bien qu'on ait décrit la présente invention à propos d'une réalisation préférée, il apparaît à l'homme de métier compétent que l'invention décrite peut être modifiée de nombreuses manières à se prêter à des modes de réalisation autres que celui-ci particulièrement exposé ci-dessus. Par exemple, les signaux d'entrée du dispositif à programme d'adresse supplémentaire peuvent être complémentaires des signaux d'entrée d'un dispositif choisi parmi les autres dispositifs à programme d'adresse. Par conséquent, la présente description est dépourvue de tout caractère limitatif. REVENDICATIONS 1. Circuit semi-conducteur pour la substitution d'une ligne redondante (3) reliée à des cellules de mémoire non défectueuses à une ligne normale (4) reliée à des cellules de mémoire normales défectueuses, caractérisé en ce qu'il comporte un décodeur normal (20), relié à la ligne normale (4), pour la production d'un signal destiné à provoquer la validation ou l'invalidation de la ligne normale défectueuse en réponse à une combinaison déterminée de signaux d'adresse (Ak/Ak) et d'un signal présent sur la ligne redondante, et un décodeur redondant (10), relié à la ligne redondante (3), pour la production d'un signal destiné à provoquer la validation ou l'invalidation de la ligne redondante non défectueuse en réponse aux signaux d'adresse d'entrée du décodeur normal (20) et à leurs compléments, ce décodeur redondant comprenant - une pluralité de premiers dispositifs à programme d'adresse (RAPDo à RAPDi), reliés en parallèle à la ligne redondante, pour assurer la connexion ou la déconnexion avec la prise de terre en réponse à des paires de chaque signal d'adresse d'entrée et de son complément (Ak/Ak) sous l'effet d'un programme électrique desdits dispositifs3 et - un second dispositif à programme d'adresse additionnel (RAPDi 1)) relié à la ligne redondante (3), pour provoquer la connexion ou la déconnexion avec la prise de terre en réponse à deux signaux complémentaires à une paire de signaux d'entrée d'un dispositif sélectionné parmi lesdits premiers dispositifs sous l'effet d'un programme électrique dudit dispositif supplémentaire de sorte qu'un desdits dispositif sélectionné et second dispositif est mis à la terre afin de ne pas sélectionner la ligne redondante sous l'effet du premier programme, quand les cellules de mémoire normales sont non défectueuses, et l'ensemble desdits dispositif sélectionné et second dispositif devient flottant afin de sélectionner la ligne redondante sous l'effet du second programme, quand les cellules de mémoire normales sont défectueuses. 2. Circuit selon la revendication 1 caractérisé en ce que chaque dispositif à programme d'adresse comprend - une ligne de signal d'adresse vrai; - une ligne de signal d'adresse complémentaire; - un élément de mémoire rémanent présentant une borne de grille à programme (111), une borne de drain (131) et une borne de source (140) qui est à la terre; - un premier moyen (200) relié à ladite borne de grille à programme à travers un transistor d'isolation (90) pour engendrer un potentiel haut au moment dudit second programme, un potentiel bas au moment dudit premier programme et fournir un potentiel déterminé auxdites grilles à programme (111) afin que ledit élément de mémoire ait une meilleure conduction pendant l'opération de lecture;; - un second moyen (300) relié à ladite borne de drain d'effacement (121), pour engendrer un potentiel haut au moment dudit premier programme; - un troisième moyen (400) monté entre ladite ligne de signal d'adresse vrai et une borne d'entrée dudit transistor d'isolation (90) et entre ladite ligne de signal d'adresse complémentaire et la borne d'entrée dudit transistor d'isolation, pour fournir un poten tiel haut suffisant à ladite borne d'entrée de façon que le potentiel haut engendré au premier moyen pendant ledit second programme se transmette à ladite grille à programme, quand ledit signal d'adresse vrai est vrai, provoquant par là un changement de l'état de programme dudit élément de mémoire programmé au moment dudit premier programme, et fournissant un potentiel bas à ladite borne d'entrée, pendant ledit second programme quand ledit signal d'adresse vrai est complémentaisre, provoquant par là le non changement de l'état de programme dudit élément de mémoire programmé au moment dudit premier programme; et un moyen détecteur (81-88), monté entre ladite borne de drain et ladite ligne de signal d'adresse vrai et ladite ligne de signal d'adresse complémentaire, pour mettre à la terre la ligne de sortie reliée à ladite ligne redondante, quand ladite ligne d'adresse vraie est vraie, et rendre flottante ladite ligne d'entrée, quand ladite ligne d'adresse vraie est complémentaire. 3. Circuit selon la revendication 2, caractérisé en ce que ledit élément de mémoire rémanent comprend - une pluralité de dispositifs de mémoire rémanents (202 205) dont les grilles à programme (211) et drains d'effacement (231) sont tous reliés à une borne de grille à programme (211) et à une borne de drain d'effacement (221) respectivement, dont les drains montés en parallèle sont reliés à ladite borne de drain (231) dont les points de jonction sourcedrain montés en série sont reliés les uns aux autres et dont les sources sont à la terre. 4. Circuit selon la revendication 2 ou la revendication 3, caractérisé en ce que ledit dispositif de mémoire rémanent est un dispositif de mémoire rémanent de type FLOTOX. 5. Circuit selon la revendication 2 ou la revendication 3, caractérisé en ce que lesdits premier, second et troisième moyens sont des circuits de pompage haute tension (200, 300 et 400) respectivement.