FR 2599200 A1 19871127 FR 8607222 A 19860521 Dispositif à registre à décalage pour effectuer une division synchrone de la fréquence d'une horloge binaire et multiplexeur utilisant un tel dispositif. L'invention consiste en un dispositif à registre à decalage pour effectuer une division synchrone de la fréquence d'une horloge binaire et à un multiplexeur utilisant un tel dispositif. Dans les dispositifs de l'art connu, un division synchrone par quatre du rythme d'un signal binaire est effectuée à l'aide de deux bascules. Les figures 1 et 2 illustrent un tel dispositif et son dia gramme de fonctionnement. Une division par N est réalisée également par rebouclage de la sortie TC (Terminal Count) d'un compteur par N sur son entrée initialisation à zéro. L'invention a pour objet la réalisation d'une telle division syn chrone à l'aide d'un registre à décalage. Soit "X" le niveau logique qui permet le mode décalage quand il est appliqué sur une entrée "S " de sélection de mode de fonctionnement du p registre à décalage. L'autre entrée "S-" de sélection, si elle existe, est fixée au q niveau logique convenable. Le niveau logique "X", appliqué sur la première entrée de sélection, permet en général le mode chargement sans modifier l'autre entrée de sélection. L'invention propose d'effectuer la division synchrone d'une horlo ge binaire par un nombre entier N en reliant d'une part les N-l entrées "preset" (entrées- parallèles d'initialisation) consécutives Pi, Pi+1,... Pi+N-2 d'un registre à décalage au niveau logique "X" et d'au tre part l'entrée données série qui sert, compte tenu du sens de décalage choisi, au niveau logique "X". On peut fixer le sens des décalages, quand ils ont lieu, de i vers i+l. Si l'entrée i n'est pas la première entrée "preset" alors l'entrée "preset" Pi-l existe et est reliée au niveau logique "X". Dans tous les cas la sortie correspondant à l'entrée Pi+N-2 est reliée à une première entrée de sélection. Une autre entrée de sélection, si elle existe, est reliée à un niveau logique tel qu'un niveau "X" sur la première entrée "S o donne lieu à un chargement des valeurs initiales et un p niveau "X" donne lieu à un décalage au rythme de l'horloge. Avantageusement l'invention a pour objet un dispositif dans lequel le nombre N est pair de manière à obtenir en sortie une horloge cyclique à 50 %. L'invention a, en outre, pour objet un multiplexeur comprenant un tel dispositif diviseur, N étant égal à quatre, et également selon les applications : quatre bascules D montées en parallèle. Ces bascules D reçoivent les données binaires en parallèle sur leurs entrées et leur sorties D sont reliées respectivement à quatre entrées d'initialisation successives P4, P5, P6, P7 non occupées du registre à décalage. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre, à titre d'exemple non limitatif, en référence aux dessins annexés sur lequels - les figures 1 et 2 illustrent un dispositif de l'art connu et son diagramme de fonctionnement - les figures 3 et 4 illustrent le dispositif de l'invention et son diagramme de fonctionnement dans le cas d'un premier type de registre à décalage (ECL 100K 100141) - les figures 5 et 6 illustrent le dispositif de l'invention et son diagramme de fonctionnement dans le cas d'un deuxième type de registre à décalage (74F194 "FAST") - les figures 7, 8, 9, et 10 illustrent différentes variantes de fonctionnement du dispositif de l'invention dans le cas du premier type de registre à décalage - la figure 11 illustre un multiplexeur de l'art connu en technologie ECL - les figures 12 et 13, ainsi que 14 et 15, illustrent d'une part un multiplexeur selon l'invention et son diagramme de fonctionnement et d'autre part une variante comportant quatre bascules D et le diagramme de fonctionnement obtenu. Sur la figure 1 la division synchrone du signal d'horloge H est reliée à l'aide de deux bascules D 10 et 11, le signal H étant envoyé sur leurs entrée horloge CK, la sortie Q de la première bascule étant reliée à l'entrée D de la deuxième bascule et la sortie Q de la deuxième bascule étant connectée à l'entrée D de la première bascule. Le signal de sortie est obtenue sur la sortie Q de la deuxième bascule par exemple, le diagramme de fonctionnement d'un tel dispositif est illustré à la figure 2. Si on relie N bascules en série on peut alors obtenir un signal horloge divisé par 2N. Dans le dispositif de l'invention on utilise un registre à décalage 12 qui a, par.exemple, une des tables de vérité représentées en fin de description (circuit 100141 en ECL 100K ou 74F194 en "FAST") on a Pi : entrée "preset" ; initialisation au moment du chargement : : entrées de Sélection de mode de fonotionnement Do,D7 : initialisation entrées en série avec décalage dans un sens ou dans l'autre, éventuellement ; CK : entrée horloge Qi : sortie. Selon les états imposés aux entrées SO et S1 on obtient quatre fonctionnements possibles : chargement, décalage à droite, décalage à gauche ou bien état -inchangé, effectués sur chaque front montant de horloge. Dans le cas d'un circuit 100141, selon l'invention, comme repré-senté à la figure 3, on fixe les entrées PO, P1, P2, à "1", et l'entrée Do à "O", et on reboucle la sortie Q2 sur l'entrée SO, l'autre entrée S1 étant fixée à "O", on obtient alors le fonctionnement illustré à la figure 4. Les signaux sur les sorties Q0, Q1, Q2 sont périodiques puisque le rebouchage de Q2 sur SO entraine la succession de trois décalages à gauche et d'un chargement qui lui-même donne lieu à trois décalages et à un chargement. Ce rebouclage d'une sortie Q sur une entrée S est possible tant que la période de l'horloge (T) est supérieure au temps de propagation maximum entre le front de l'horloge et une sortie Q additionné au temps minimum de "Set up" nécessaire sur une entrée S. Soit T > tPLH, tpHL max + tsep up min (entrée S). Ce qui donne, par exemple, dans le cas du 100141 Fairchild boitier "dual in line" : T > 2,20 ns + 2,30 ns = 4,50 ns. Il faut également que le temps de maintien minimum sur une entrée soit inférieur au temps de propagation minimum entre le front de l1hor- loge et une sortie Q. Ce qui est le cas pour le 100141 où t h min (entrée S) ( tpLH' tpHL min La sortie Q1 est particulièrement intéressante puisqu'elle donne le signal d'horloge divisé par quatré avec un rapport cyclique de 50 %. Ce signal pourra donc servir ailleurs notamment pour des logiques moins rapides que l'ECL. Ce dispositif se met en marche de lui-même. En effet, lors de la mise en route, le sorties Q sont dans un état quelconque. Si on a un zéro sur Q2 on effectue un chargement et le dispositif est en marche. Sinon on a un "1" sur Q2, alors on effectue un décalage à gauche et c'est l'état initial de Q1 qui apparaît alors sur Q2. On recommence de la même façon pour Q1, puis le cas échéant pour Q0. Si toutes les sorties Q2, Q1 et Q0 étaient à "1' alors c'est le "0" qui est imposé sur l'entrée Do qui va permettre le chargement après trois périodes de l'horloge. La figure 5 représente un montage analogue avec un 74F194 en "PAST". Les entrées P0, P1, P2 sont fixées à "O" et l'entrée D0 à "1", on reboucle la sortie Q2 sur l'entrée S1, autre entrée S0 étant fixée à "i", on obtient alors le fonctionnement illustré à la figure 6. Comme représenté à la figure 7, si on considère le premier type de circuit à décalage, on peut déplacer la zone qui effectue la division synchrone dans le registre à décalage, c'est-à-dire : P. 1- 1 = "0" ; Pi = Pi+1 = Pi+2 = "1" ; avec 1 # i # 5 i avec Qi+2 reliée à S0, et S1 = "0", à condition de laisser Do à "0" si on veut une autoinitialisation. Comme représenté à la figure 8 on peut aussi réaliser un diviseur synchrone en utilisant les décalages à droite mais alors la sortie Qil2 est reliée à S1, et SO = "O". De même que précédemment 11 horloge divisée par quatre avec un rapport cyclique de 50 %, est prise sur la sortie Q6. On peut alors généraliser à un diviseur par N synchrone : En effet on voit que l'on peut augmenter le rang de division N ou le diminuer. On peut avoir au minimum, une division par N = 2. Avec le montage représenté à la figure 9, on obtient N = 5, mais ce montage ne permet pas d'obtenir, comme représenté à la figure 10, un signal de sortie Q. ayant un rapport cyclique synchrone de 50 %. Avec N = 6 on obtient une horloge H/6 avec un rapport cyclique synchrone de 50 % en rebouchant la sortie Q4 sur SO et on prend le signal H/6 sur la sortie Q2. Avec N = 8 on obtient sur la sortie Q3, en rebouclant la sortie Q6 sur SO, un signal synchrone de l'horloge, de fréquence H/8 de rapport cyclique 50 %. Si l'on utilise un registre à décalage à huit positions on peut aller jusqutà N = 9 avec Do = "O" et PO... P7 = "1", Q7 étant alors reliée à Avec un tel dispositif pour N petit (ex : N = 2 à 4) on peut intégrer dans un seul boîtier un registre à décalage et un diviseur synchrone de l'horloge. (Pour un diviseur par N on utilise N-l positions du registre à décalage). On obtient des signaux ayant des rapports cycliques différents mais de même période sur les autres sorties Q de la zone du diviseur. On peut appliquer le montage diviseur précédent au multiplexage synchrone en utilisant un multiplexeur de l'art connu, tel que représenté à la figure 11 Un registre à décalage 13, dont l'entrée horloge CK reçoit le signal horloge H et dont l'entrée Sg reçoit un signal H/4 provenant d'un dispositif diviseur (14, 15) par quatre, son entrée S1 étant reliée au niveau "O". Les signaux parallèles binaires 18 à multiplexer sont reçus sur les entrées successives P4, P5, P6, P7 du registre à décalage. La sortie série 19 des données est obtenue sur la sortie Q7 du registre à décalage 13. Le montage de la figure 12 utilise le dispositif à registre à décalage de l'invention. Il ne peut fonctionner que si les données binaires qui arrivent sur les entrées P4 à P7 sont stables pendant un certain intervalle de temps autour de l'instant de chargement fixé par le temps de "set up" sur les entrées P. et par le temps de maintien (thold") . La figure 13 donne les signaux correspondants, tc étant l'instant de chargement. Un moyen pour retarder la prise en compte des données binaires parallèles est de mettre quatre bascules D pour pointer les données parallèles avec horloge H/4 issu de la sortie Q2 du registre à décalage. La figure 14 donne le schéma correspondant, on dispose du temps supplémentaire4T pour stabiliser les données binaires aux entrées D de la bascule D aT= TBLH" TpHL min Reg décalage + Tset up entrées p registre à décalage -T set up bascule D. La figure 15 représente le diagramme des signaux obtenu, tc étant l'instant de chargement des données binaires dans les bascules D. Les données issues de QAX Qg, QC Q0 ne changent pas pendant l'intervalle de temps fixé par le temps de "set up" et le temps de "hold" sur les entrées Pi car on a T hold entrées P ( tpLH tpHL minreg decalage + tpHL'tpLH min bascules D. Avec un tel montage, en plus du démultiplexage synchrone on obtient une horloge, de rapport.cyclique 50 %, H/4 qui pourra être utilisée ailleurs et évitera l'emploi d'un autre boîtier monté en diviseur par quatre. Il est bien entendu que la présente invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et que l'on pourra remplacer ses éléments constitutifs par des éléments équivalents sans, pour autant sortir du cadre de l'invention. TABLE DE VERITE (premier type de circuit à décalage) ENTREES SORTIES FONCTION D7 Do S1 SO CK Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 REGISTRE DE CHARGEMENT I I L L ffi 7 P6 P5 P4 P3 P2 P1 PO Décalage à gauche I L L H # Q6 Q Q4 Q Q2 Q1 Q0 L Décalage à gauche I H L H Q6 Q5 Q4 Q3 Q2 Q1 Q0 H Décalage à droite L I H L # L Q7 Q6 Q5 Q4 Q3 Q2 Q1 Décalage à droite H I H L # H Q7 Q6 Q5 Q4 Q3 Q2 Q1 Maintien I I H H I pas de changement Maintien I I I I H pas de changement Maintien I I I I L pas de changement H = Niveau haut L = Niveau Bas I = Indifférent # = Transition bas-haut TABLE DE VERTE (deuxième type de circuit à décalage) ENTREES SORTIES FONCTION S1 Sg D7 Do P n Q0 Q1 Q2 Q3 Remise à zéro I I I I I L L L L Maintien L L I I I Q0 Q1 Q2 Q3 Décalage à gauche Décalage à droite L H H I I H Q0 Q1 Q2 Chargement en H H I I P P0 P1 P2 P3 parallèle n P0 P1 P2 H = Niveau haut L = Niveau bas I = Indifférent REVENDICATIONS 1/ Dispositif à registre à décalage pour effectuer une division synchrone d'une horloge binaire par un nombre entier N, caractérisé en ce que N-l entrées "preset" (entrées parallèles d'initialisation) consécutives Pi, Pi+1,... Pi+N-2 d'un registre à décalage sont reliées au niveau logique "X", en ce que l'entrée donnée série qui sert, compte tenu du sens de décalage choisi, est reliée au niveau logique "X", en ce que le sens de décalage étant choisi de i vers i+1, l'entrée preset Pi-l, lorsqu'elle existe, est reliée au niveau logique "X", en ce que la sortie correspondant à l'entrée Pi+N-2 est reliée à une première entrée de sélection, en ce qu'une autre entrée de sélection, si elle existe, est reliée à un niveau logique tel qu'un niveau logique "Xtt sur la première entrée de sélection donne lieu à un chargement de valeurs initiales et un niveau "X" donne lieu à un décalage au rythme de l'horloge. 2/ Dispositif selon la revendication 1, caractérisé en ce que N est pair de manière à obtenir en sortie une horloge cyclique à 50 %. 3/ Multiplexeur, caractérisé en ce qu'il comprend un dispositif diviseur selon l'une quelconque des revendications précédentes, N étant inférieur ou égal à quatre, caractérisé en ce que quatre entrées inutilisées successives (P4, P5, P6, P7) reçoivent les données binaires en parallèle (18). 4/ Multiplexeur selon la revendication 3 caractérisé en ce que N bascules D (16) sont montées en parallèles, leurs sorties Q étant reliées respectivement à N entrées d'initialisation successives (P4, P5, P6, P7) non occupées et leurs entrées recevant les données binaires en parallèle (18), l'une des N sorties (Q1) du dispositif diviseur par quatre étant reliée à l'entrée horloge de ces bascules D.