FR 2579047 A1 19860919 FR 8503873 A 19850315 PROCEDE DE SYNCHRONISATION PAR RATTRAPAGE DE FREQUENCE ET DISPOSITIF DE MISE EN OEUVRE DU PROCEDE La présente invention concerne un procédé de synchronisation par rattrapage de fréquence pour réseaux de communication asynchrones et un dispositif permettant la mise en oeuvre du procédé. Le procédé peut être utilisé, en particulier, dans les télécommunications en général et plus particulièrement, dans les réseaux en mode paquet destinés à véhiculer des signaux numériques à récurrence fixe comme des signaux sonores, qu ils soient téléphoniques ou non, ou des signaux vidéos. Dans les réseaux de communications par paquet, des paquets sont reçus à une extrémité de réception après un temps de propagation variable, ce qui engendre une gigue dans les signaux reçus. En outre, les paquets transitent à travers de nombreux organes intermédiaires entre une extrémité de transmission et l'extrémité de réception. Les organes intermédiaires remettent en forme les signaux reçus au moyen d'horloges indépendantes. Ceci a pour conséquence que l'extrémité de réception ignore la fréquence exacte du signal émis. Par ailleurs, dans un réseau de communication asynchrone en mode paquet, il est nécessaire pour restituer un signal synchrone de ranger les paquets en réception dans une mémoire tampon afin d'assurer la continuité de restitution du signal.Si l'on fait abstraction du caractère stochastique du moment d'arrivée des paquets reçus à l'extrémité de réception, c 'est-à-dire de la durée entre deux paquets successifs, dont la conséquence est une oscillation du taux de remplissage de la mémoire tampon à effet statistiquement nul, il reste la dérive en fréquence entre la fréquence de réception et la fréquence de transmission dont l'effet est une variation continue monotone du taux de remplissage de la mémoire tampon.Pour y remédier, on peut soit asservir la fréquence de réception, soit provoquer des rattrapages de phase, c'est-à-dire relire une deuxième fois le contenu de la mémoire tampon, ou bien une sous-quantité du contenu de la mémoire tampon, si la lecture est trop rapide par rapport à l'écriture, ce qui se traduit par une fréquence de réception associée à la lecture supérieure à la fréquence de transmission associée à l'écriture, ou bien sauter la lecture de tout ou partie du contenu de la mémoire tampon dans le cas contraire, lorsque la fréquence de réception associée à la lecture est inférieure à la fréquence de transmission associée à l'écriture. L'asservissement de la fréquence de réception a pour inconvénient majeur, sa complexité de mise en oeuvre, car il faut extraire une référence de phase d'un signal qui, à la sortie d'un réseau de transfertde paquet est de nature perturbée, c'est-à-dire sans synchronisme rigoureux. Le rattrapage de phase, quant à lui, n'est guère utilisable en pratique pour des signaux transmis continûment dans le temps, car on ne peut pas délimiter une zone de mémoire tampon à relise ou à éliminer sans risquer de dégrader le signal restitué. L'invention vise à pallier les inconvénients précédents et à proposer un procédé permettant d'éviter toute discontinuité dans la restitution d'un signal par paquet qui serait provoquée par une rupture de phase. A cette fin, selon l'invention, un procédé de synchronisation par rattrapage de fréquence selon lequel des données numériques sont écrites dans une mémoire tampon à une fréquence d'écriture indépendante d'une fréquence de lecture à laquelle les données sont lues dans la mémoire, est caractérisé en ce qu'il comprend en outre les étapes suivantes détermination d'un taux de remplissage instantané de la mémoire tampon comparaison du taux de remplissage avec des valeurs minimale et maximale, et correction de la fréquence de lecture en fonction du résultat de la comparaison. De préférence, la correction de fréquence s'effectue par paliers entre une fréquence nominale, une fréquence accélérée supérieure à la fréquence nominale et une fréquence ralentie inférieure à la fréquence nominale. De façon avantageuse, l'étape de correction diminue la fréquence de lecture par rapport à une fréquence nominale correspondant à la frequence d'écriture lorsque le taux de remplissage atteint la valeur minimale, maintient à une fréquence ralentie la fréquence de lecture tant que le taux de remplissage n'est pas revenu à une valeur intermédiaire haute comprise entre les valeurs minimale et maximale et rétablit la fréquence de lecture nominale dès que la valeur intermédiaire haute est atteinte. De meme, l'étape de correction augmente la fréquence de lecture par rapport à une fréquence nominale correspondant à -la fréquence d'écriture lorsque le taux de remplissage atteint la valeur maximale, maintient à une fréquence accélérée la fréquence de lecture tant que le taux de remplissage n'est pas revenu à une valeur intermédiaire basse comprise entre les valeurs minimale et maximale et rétablit la fréquence de lecture nominale dès que la valeur intermédiaire basse est atteinte. Selon une réalisation de l'invention, le dispositif de mise en oeuvre du procédé comprend des moyens pour récupérer la fréquence d'écriture à partir de données numériques entrantes, une mémoire tampon mémorisant les données à la fréquence d'écriture, des moyens logiques pour commander des écriture et lecture de données indépendantes dans la mémoire, et des moyens incrémentés par les moyens logiques pour établir des adresses instantanées d'écriture et de lecture de la mémoire.Il est caractérisé en ce qu'il comprend des moyens pour calculer le taux de remplisssge à partir des adresses instantanées d'écriture et de lecture, des moyens pour comparer le taux de remplissage calculé avec des valeurs minimale et maximale afin de fournir un résultat de comparaison, -et des moyens pour modifier la fréquence de lecture par paliers en fonction du résultat de comparaison en vue d'appliquer une fréquence de lecture modifiée aux moyens logiques. D'autres caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante d'une réalisation préférée selon l'invention en référence aux dessins annexés correspondants dans lesquels - la Fig.1 est un bloc-diagramme d'un dispositif de synchronisation par rattrapage de fréquence pour réseaux de communication asynchrones écrivant dans une mémoire tampon ; - la Fig.2 montre des variations du taux de remplissage de la mémoire tampon en fonction du temps lors de la mise en oeuvre du procédé de synchronisation par rattrapage de fréquence, dans le cas d'une fréquence de lecture trop rapide ; et - la Fig.3 montre des variations du taux de remplissage de la mémoire tampon en fonction du temps lors de la mise en oeuvre du procédé de synchronisation par rattrapage de fréquence, dans le cas d'une fréquence de lecture trop lente. Comme montré à la Fig.l, dans un dispositif de synchronisation par rattrapage de fréquence selon l'invention, une ligne d'arrivée de données 1 transmet un signal numérique incident perturbé à une entrée 20 d'un circuit de récupération de signal d'horloge 2. Le circuit 2 délivre par une sortie 21 un signal d'horloge récupérée HE à une fréquence d'écriture fe du signal incident de données. Le signal incident est appliqué par ailleurs à une entrée 30 d'une mémoire tampon 3, qui sert à éviter toute discontinuité dans la restitution des données par paquet à une sortie 31 de la mémoire 3. La mémoire tampon 3 est constituée de façon avantageuse par une mémoire vive (RAM) fonctionnant en file (FIFO) transmettant en sortie le signal incident. La ligne 1 transmettant le signal incident est également reliée à une entrée 40 d'un circuit de détection 4 de présence de données dans la ligne 1, ayant une sortie 41 délivrant un signal de demande d'écriture DE à un circuit de commande et de gestion 5 de la mémoire 3. Le circuit 5 comporte un circuit logique de gestion 50 ayant des entrées 500 et 501 reliées respectivement aux sorties 41 et 21 des circuit 4, et 2. Le circuit 5 comporte également un registre d'adresse d'écriture 51, un registre d'adresse de lecture 52 et un multiplexeur d'adresses 53. Une première sortie 502 du circuit logique de gestion 5 délivre un signal de commande d'écriture et lecture CE/L à une entrée de commande 32 de la mémoire tampon, ainsi qu'à une entrée de sélection 530 du multiplexeur 53. Une deuxième sortie 503 du circuit logique 50 délivre un signal d'incrémentation à une entrée 510 du registre d'adresse d'écriture 51. Des sorties 511 du registre 51 sont reliées à des entrées 531 du multiplexeur 53. Une troisième sortie 504 du circuit logique 50 délivre un signal d'incrémentation à une entrée 520 du registre d'adresse de lecture 52 ayant des sorties 521 reliées à des entrées 532 du multiplexeur 53. Des sorties 533 du multiplexeur 53 sont reliées à des entrées d'adresse 33 de la mémoire tampon 3. Les registres 51 et 52 sont en fait des compteurs modulo N, où N désigne la capacité de la mémoire tampon 3. Le multiplexeur 53 sélectionne l'adresse à délivrer à la mémoire parmi les adresses délivrées par les registres 51 et 52 en fonction de la nature de la demande, écriture ou lecture, indiquée par le signal CE/L. Les sorties 511 et 521 des registres d'adresse d'écriture et de lecture sont reliées respectivement à des entrées 60 et 61 d'un circuit de détermination du taux de remplissage 6. Le circuit 6 comporte un soustracteur effectuant la différence entre une adresse d'écriture et une adresse de lecture delivrées par les sorties 511 et 521. Une sortie 62 du circuit 6 est reliée à une entrée 70 d'un circuit de sélection de fréquence de lecture 7 permettant, en fonction d'un signal de différence reçu par son entrée 70, d'activer sélectivement l'une de trois sorties 71, 72, 73. Le circuit 7 compare au moyen d'un comparateur la différence entre les adresses d'écriture et de lecture avec des valeurs stockées préalablement dans une mémoire et, en fonction du résultat des comparaisons, active l'une des sorties 71, 72, 73. Les sorties 71, 72, 73 sont reliées respectivement à des entrées 811, 812, 813 d'un circuit de génération de fréquence de lecture variable par paliers 8 comprenant un circuit diviseur de fréquence programmable 51 à trois valeurs de diviseur N-1, N, N+1. Une entrée 810 du circuit diviseur 81 reçoit par une sortie 800 d'un oscillateur 80 un signal à une fréquence prédéterminée. Le circuit diviseur 81 délivre par une sortie 814 un signal d'horloge HL à une fréquence de lecture fi obtenue par division de la fréquence prédéterminée par la valeur sélectionnée N-1, ou N, ou N+1. La valeur de fréquence de lecture correspondant à la valeur N est appelée fréquence nominale FN, celle correspondant à la valeur N+1 est appelée fréquence ralentie FRAL et celle correspondant à la valeur N-1 est appelée fréquence accélérée FACC.L'une des trois fréquences FN, FRAL et FACC à la sortie 814 du circuit diviseur est transmise, d'une part à une entrée 505 du circuit logique 50, d'autre part en tant que signal d'horloge, vers un circuit d'utilisation des données constitué par exemple par un convertisseur numérique-analogique (non représenté). Les registres d'adresse d'écriture et de lecture 51 et 52 progressent de façon séquentielle et non-aléatoire et le non-dépassement en écriture et lecture de la capacité de ces registres, traditionnellement assuré par les informations mémoire vide et mémoire pleine, est ici assuré par le circuit de sélection de fréquence 7 qui maintient le déphasage entre l'écriture et la lecture dans des limites fixées initialement par l'utilisateur. La présence du multiplexeur d'adresse 53 permet à la mémoire vive 3 de fonctionner en simple accès, c'est-à-dire d'utiliser uniquement le registre d'adresse d'écriture 51 lorsque le signal de commande CE/L indique une écriture, et uniquement le registre d'adresse de lecture 52 lorsque le signal de commande indique une lecture.Le circuit 2 récupérant la fréquence d'horloge d'écriture peut être un circuit connu détectant par exemple des transitions dans le signal incident transmis dans la ligne 1 pour en déduire un rythme d'arrivée. On rappelle que le signal véhiculant les informations arrivant dans la ligne 1 est sporadique, à rythme élevé et à valeur moyenne faible.Par exemple, pour un signal vidéo, le rythme d'arrivée peut être de 280 Mbit/s pour une valeur moyenne de 70 Mbit/s ; l'horloge d'écriture est alors de 280 MHz et l'horloge de lecture de 70 MHz. Les valeurs des fréquences accélérée et ralentie sont telles qu'elles se trouvent à l'extérieur d'une plage maximale d'excursion en fréquence AF d'un oscillateur à une extrémité de transmission de la ligne 1, correspondant à la fréquence d'écriture fe de façon à être sûr de pouvoir corriger la fréquence de lecture fQ quelle que soit la fréquence d'écriture dans la plage de tolérance connue. Le fonctionnement du dispositif constitue le procédé de synchronisation par rattrapage de fréquence qui va être explicité à l'aide des Figs. 2 et 3. La Fig.2 représente une variation du taux de remplissage de la mémoire tampon 3 en fonction du temps entre deux valeurs extrêmes T1 et T2 qui constituent respectivement des butées maximales et minimales, et des valeurs intermédiaires T3 et T4 qui constituent respectivement une butée de correction haute, et une butée de correction basse. Les valeurs T1 à T4 sont pré-enregistrées dans la mémoire incluse dans le circuit de sélection de fréquence de lecture 7. Initialement le taux' due remplissage de la mémoire 3 est située entre les deux butées extrêmes T1 et T2 de la mémoire. Dans le cas de la Fig.2, où la fréquence de lecture fi est supérieure à la fréquence d'écriture fe des informations dans la mémoire 3, celle-ci est vidée progressivement jusqu'à atteindre la butée minimale T2.Lorsque le taux de remplissage instantané atteint la butée T2 correspondant au taux minimum autorisé, on en déduit que la lecture est trop rapide et le circuit de sélection 7 sélectionne la valeur N+1 afin que la fréquence fi soit égale à la fréquence ralentie FRAL, ce qui a pour effet immédiat d'augmenter le taux de remplissage. La valeur de la fréquence ralentie FRAL est maintenue jusqu'à ce que la butée intermédiaire haute T3 qui sert de limite de correction haute soit atteinte. A ce stade, le circuit 7 sélectionne la valeur N afin que fi soit égale à la fréquence nominale FN, que l'on sait trop élevée et qui va donc provoquer la même dérive de phase qu'initialement. Le taux de remplissage va donc atteindre à nouveau la butée minimale T2 et la correction est à nouveau appliquée. La Fig.3 représente le cas inverse, c'est-à-dire le cas où- la fréquence nominale de lecture est trop lente et provoque une dérive de phase qui va faire atteindre la butée T1 au taux de remplissage. Dès que cette butée est atteinte, le circuit de sélection de fréquence 7 sélectionne la valeur N-l pour que le circuit diviseur de fréquence 81 délivre la fréquence accélérée FACC jusqu'au moment où le taux de remplissage atteint la butée de correction basse T4. A cet instant, le circuit 7 sélectionne la valeur N et donc le circuit 81 délivre la fréquence nominale FN et les opérations décrites précédemment sont réitérées. Ainsi le procédé permet de traiter des paquets dont l'arrivée est sporadique alors que la restitution de ceux-ci est continue, sans pour autant nécessiter une relecture de tout ou partie de la mémoire tampon. REVENDICATIONS 1 - Procédé de synchronisation par rattrapage de fréquence selon lequel des données numériques sont écrites dans une mémoire tampon (3) à une fréquence d'écriture (Fe) indépendante d'une fréquence de lecture (FQ) à laquelle les données sont lues dans la mémoire, caractérisé en ce qu'il comprend en outre les étapes suivantes détermination d'un taux de remplissage instantané de la mémoire tampon (3), comparaison du taux de remplissage avec des valeurs minimale et maximale (T1, T2), et correction de la fréquence de lecture en fonction du résultat de la comparaison. 2 - Procédé conforme à la revendication 1, caractérisé en ce que la correction de fréquence s'effectue par paliers entre une fréquence nominale (FN), une fréquence accélérée (FACC) supérieure à la fréquence nominale et une fréquence ralentie (FRAL) inférieure à la fréquence nominale. 3 - Procédé conforme à l'une des revendications 1 ou 2, caractérisé en ce que l'étape de correction diminue la fréquence de lecture (fi) par rapport à une fréquence nominale (FN) correspondant à la fréquence d'écriture lorsque le taux de remplissage atteint la valeur minimale (T2), maintient à une fréquence ralentie (FRAL) la fréquence de lecture tant que le taux de remplissage n'est par revenu à une valeur intermédiaire haute (T3) comprise entre les valeurs minimale (T2) et maximale (T1) et rétablit la fréquence de lecture nominale (FN) dès que la valeur intermédiaire haute (T3) est atteinte. 4 - Procédé conforme à l'une quelconque des revendications 1 à 3, caractérisé en ce que l'étape de correction augmente la fréquence de lecture (fi) par rapport à une fréquence nominale (FN) correspondant à la fréquence d'écriture lorsque le taux de remplissage atteint la valeur maximale (T1), maintient à une fréquence accélérée (FACC) la fréquence de lecture tant que le taux de remplissage n'est par revenu à une valeur intermédiaire basse (T4) comprise entre les valeurs minimale (T2) et maximale (T1) et rétablit la fréquence de lecture nominale (FN) dès que la valeur intermédiaire basse (T4) est atteinte. 5 - Dispositif de mise en oeuvre du procédé conforme à l'une quelconque des revendications 1 à 4, comprenant des moyens (2) pour récupérer la fréquence d'écriture (fe) à partir de données numériques entrantes, une mémoire tampon (3) mémorisant les données à la- fréquence d'écriture (fe), des moyens logiques (50) pour commander des écriture et lecture de données indépendantes dans la mémoire, et des moyens (51, 52) incrémentés par les moyens logiques pour établir des adresses instantanées d'écriture et de lecture de la mémoire, caractérisé en ce qu'il comprend des moyens (6) pour calculer le taux de remplissage à partir des adresses instantanées d'écriture et de lecture, des moyens (7) pour comparer le taux de remplissage calculé avec des valeurs minimale et maximale (T1, T2) afin de fournir un résultat de comparaison (N-1, N, N+1), et des moyens (8) pour modifier la fréquence de lecture (fQ) par paliers en fonction du résultat de comparaison en vue d'appliquer une fréquence de lecture modifiée (fl) aux moyens logiques (50). 6 - Dispositif conforme à la revendication 5, caractérisé en ce que les moyens pour modifier (8) comprennent un oscillateur (80) et un circuit diviseur de fréquence programmable (81)'divisant une fréquence fournie par l'oscillateur en fonction dudit résultat de comparaison, ledit résultat ayant trois valeurs (N-1, N, N+1), l'une des trois valeurs étant égale à la moyenne des deux autres et correspondant à la fréquence moyenne d'écriture (Fe). 7 - Dispositif conforme à la revendication 5 ou 6, caractérisé en ce que les moyens pour comparer (7) comparent le taux de remplissage calculé également à deux valeurs intérmédiaires haute et basse (T3, T4) comprises entre les valeurs minimale et maximale (T1, T2).