FR 2587544 A1 19870320 FR 8513633 A 19850913 PROCEDE DE FABRICATION DE CIRCUITS INTEGRES AVEC OPTIONS PROGRAMMABLES PAR MASQUE ET CIRCUITS OBTENUS PAR CE PROCEDE La présente invention concerne la fabrication des circuits intégrés. Cette fabrication requiert la réalisation de masques de photogravure ; chaque modèle de circuit utilise une série de masques, par exemple une dizaine de masques, correspondant chacun à la définition des motifs d'une couche particulière de la structure constituant le circuit : couches semiconductrices de type N ou P, couches isolantes, couches d'interconnexions en silicium polycristallin, couc hes d'interconnexions métalliques etc... Plus les circuits sont complexes et plus les motifs de circuits sont fins (de l'ordre de grandeur du micromètre), plus les masques sont coûteux. Or il arrive que l'on ait besoin de fabriquer des circuits qui sont très semblables les uns aux autres car ils ne différent que par quelques détails mineurs qui sont le plus souvent dictés par les souhaits de l'acheteur du circuit : sachant que certains clients voudront telle particularité fonctionnelle alors que d'autres voudront une particularité fonctionnelle légèrement différente (mais pour le reste le circuit est rigoureusement le même), le fabricant veut pouvoir offrir ces différentes possibilités sous forme d'options, de la même manière qu'un constructeur d'automobiles propose sur le même véhicule plusieurs options au choix du client. Mais il ne faut pas que cette possibilité de choix offerte à l'acheteur se traduise par une augmentation importante de coût et notamment une augmentation de coût due à la double série de masques qu'il faut réaliser pour aboutir à deux circuits voisins. La présente invention propose une solution originale pour fabriquer deux séries de circuits fonctionnellement légèrement différents en modifiant de manière très simple un seul des masques nécessaire à la fabrication, les autres masques étant identiques et le masque modifié étant un masque dont les dimensions sont peu critiques et dont la qualité est également peu critique (c'est-à-dire qu'il peut accepter des défauts minimes), contrairement à un masque d'interconnexions métalliques dont la géométrie doit être très précisément définie et pour lequel un défaut même très petit peut engendrer une coupure de connexion ou un court-circuit entre deux connexions. Le procédé selon l'invention, pour fabriquer deux circuits presque identiques mais ayant des particularités fonctionnelles légèrement différentes, à partir de deux séries de masques, s'applique aux technologies de fabrication de type MOS (métal-oxyde-semiconducteur) incluant une opération de déplétion pour former certains transistors de type déplété qui sont conducteurs lorsque leur grille est au potentiel de leur source et lorsque leur grille est au potentiel de leur drain, et des transistors non déplétés qui sont bloqués lorsque leur grille est au potentiel de leur source et conducteurs lorsque leur grille est au potentiel de leur drain, l'opération de déplétion s'effectuant à travers au moins un masque d'implantation de déplétion découvrant certains transistors et en masquant d'autres.Ce procédé est caractérisé en ce que les deux séries de masques sont rigoureusement identiques sauf le ou les masques d'implantation de déplétion qui présentent des différences qui à elles seules définissent des particularités fonctionnelles différentes pour les circuits. On notera que l'appellation "masque d'implantation de déplétion" utilisée ici recouvre plusieurs possibilités : ce masque définit des ouvertures à l'endroit des transistors déplétés en masquant les transistors non déplétés et l'opération d'implantation à travers ce masque consiste à implanter une impureté de déplétion (de type N pour un transistor à canal N, de type P pour un transistor à canal P); ou alors le masque définit des ouvertures à l'endroit des transistors non déplétés, il masque les transistors déplétés, et l'opération d'implantation consiste à implanter une impureté d'enrichissement (de type P pour un transistor à canal, de type N pour un transistor à canal P); on peut enfin envisager dans certains cas qu'il y ait deux masques complémentaires correspondant aux deux possibilités qu'on vient d'indiquer, et deux opérations d'implantation complémentaires; toutes ces possibilités sont envisagées ici avec pour simplifier une seule appellation qui est "opération de déplétion" à travers un "masque d'implantation de déplétion". Par ce procédé, on aboutit à deux ou plusieurs circuits qui sont de configuration rigoureusement identiques en ce qui concerne les différents éléments et les différentes connexions entre ces éléments; la seule différence est que certains transistors déplétés dans l'un des circuits ne le sont pas dans l'autre. De cette différence résulte une fonctionalité différente et non pas seulement une possibilité d'information sur l'existence d'un transistor déplété ou non déplété à un endroit déterminé. Il faut en effet bien comprendre que l'on a déjà proposé de réaliser des mémoires pour stocker de l'information, en utilisant comme codage de l'information la présence d'un transistor déplété ou d'un transistor enrichi à une adresse spécifiée dans un réseau de transistors ; ce réseau est agencé d'une manière telle que l'on puisse déterminer électriquement à partir des entrées et sorties du réseau s'il y a présence d'un transistor enrichi ou déplété à un endroit déterminé du réseau ; cette détermination conduit ensuite à une transmission de l'information à un endroit où on en a besoin. Ici on ne cherche pas à mémoriser une information codée par la nature d'un transistor, ni à transmettre cette information, mais l'idée originale de l'invention est de modifier la fonctionalité de n'importe quel circuit par l'utilisation de transistors déplétés ou enrichis, sans que ces transistors soient connectés d'une manière propre à permettre l'obtention et la transmission d'une information sur leur type (enrichi ou déplété). Dans le cas le plus simple, le procédé selon l'invention utilise deux masques d'implantation de déplétion dont l'un comporte au moins un emplacement de transistor découvert là où l'autre comporte un emplacement de transistor masqué, et au moins un emplacement de transistor masqué là où l'autre comporte un emplacement de transistor découvert. On réalisera à l'aide de ce procédé notamment deux circuits comportant deux connexions différentes, l'un permettant de raccorder un point A à un point B et l'autre permettant de raccorder le point A à un point C : on prévoit alors deux transistors ayant leurs sources (ou respectivement leurs drains) réunis au point A, et leurs grilles réunies à un potentiel commun bloquant un transistor s'il est non déplété et rendant conducteur un transistor s'il est enrichi, l'un des transistors ayant son drain (ou respectivement sa source) relié au point B et l'autre ayant son drain (ou respectivement sa source) relié au point C. Pour l'un des circuits, le premier transistor sera enrichi et le deuxième déplété ; pour l'autre ce sera le contraire. On verra aussi comment on peut réaliser deux circuits ayant chacun un étage d'amplification final avec des puissances différentes et/ou des configurations différentes que l'on pourra proposer comme options différentes aux acheteurs. D'autres caractéristiques et avantages de l'invention apparateront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels: - la figure 1 représente une configuration de circuit très simple permettant de mettre en oeuvre le procédé selon l'invention ; - la figure 2 représente un circuit un peu plus complexe (étage final d'amplificateur) permettant également de mettre en oeuvre le procédé selon l'invention. Sur la figure 1 on a représenté l'élément de circuit le plus simple que l'on puisse réaliser au moyen du procédé selon l'invention ; l'option proposée à l'acheteur est la suivante: il peut choisir d'avoir un circuit dans lequel un noeud A est relié à un noeud B ou alors un circuit dans lequel le noeud A est relié à un noeud C. L'idée naturelle qu'aurait l'homme de l'art pour réaliser ces deux options serait de prévoir deux masques d'interconnexion pos sibles, l'un ayant une connexion métallique directe entre les noeuds A et B mais rien entre les noeuds A et C et l'autre ayant le contraire c'est-à-dire une connexion directe entre des noeuds A et C et rien entre les noeuds A et B. L'invention propose de connecter dans les deux cas un transistor T1 entre les noeuds A et B et un transistor T2 entre les noeuds A et C. L'un des transistors sera bloqué, l'autre sera conducteur selon que T1 est bloqué et T2 conducteur ou au contraire que T1 est conducteur et T2 bloqué, on obtiendra deux circuits de fonctionalités différentes. Mais la configuration de ces deux circuits sera rigoureusement identique. La seule différence résidera dans le dopage du canal des transistors des deux circuits. Si le transistor Ti est déplété et le transistor T2 enrichi, la fonctionalité du circuit sera différente de celle qu'on obtiendra si au contraire le transistor T2 est déplété et le transistor T1 enrichi. En effet, on prévoit que les grilles des deux transistors sont reliées au même potentiel (ici Vss), ce potentiel étant choisi tel que le transistor déplété sera toujours conducteur (compte tenu des potentiels que peuvent prendre les noeuds A, B et C dans le circuit) tandis que le transistor enrichi sera toujours bloqué. En pratique Vss est le potentiel bas de l'alimentation du circuit ; les transistors sont supposés à canal N. Dans l'un des circuits réalisés, les signaux pourront transiter entre A et B (ou B et A) mais pas entre A et C (ou C et A). Dans l'autre ce sera le contraire. On insistera encore sur la différence qu'il y a entre cette utilisation des transistors déplétés/enrichis et celle qui en est faite dans une mémoire. Ici on ne s'intéresse pas du tout à la possibilité de receuillir une information sur la nature des transistors T1 et T2 ; simplement on veut établir une connexion ou en établir une autre ; c'est pourquoi l'idée normale aurait été d'établir des interconnexions métalliques soit entre A et B soit entre A et C avec deux masques d'interconnexions différentes.Au contraire pour réaliser une mé- moire on n'aurait pas l'idée d'utilier la présence ou l'absence d'une interconnexion métallique pour définir le contenu de la mémoire (sauf dans un cas très particulier où d'ailleurs ce n'est même pas le masque d'interconnexion qui diffère selon le contenu de la mémoire: c'est le cas des mémoires programmables électriquement par fusibles métalliques). Exprimé encore d'une autre manière, on peut dire qu'une différence principale entre le procédé selon l'invention et la fabrication des mémoires est le fait que dans une mémoire, les transistors déplétés et enrichis sont par essence indispensables à chaque point du réseau puisque c'est leur type, enrichi ou déplété, qui définit justement par convention l'information que contient la mémoire ; dans le procédé selon l'invention, certains transistors ou éléments de circuit sont parfaitement inutiles à la fonctionalité du circuit : ils ne servent qu'à la fonctionalité des circuits voisins correspondant à d'autres options ; par exemple à la figure 1 le transistor enrichi esutotalement Inutile si sa grille est portée à un potentiel qui le bloque en permanence ; il n'a de sens que par rapport à un circuit voisin, parce que ce circuit voisin, de configuration rigoureusement identique, comporterait ce même transistor, mais déplété, pour établir une connexion. Bien entendu, cette différence fondamentale entre le concept de fonctionalité différente des circuits et le concept d'information contenue dans une mémoire n'exclut pas du tout que des circuits selon l'invention incorporent aussi des mémoires ; bien au contraire il est tout particulièrement intéressant d'utiliser l'idée de l'invention dans des circuits qui comportent une mémoire dont le contenu à chaque point est défini par le type enrichi ou déplété du transistor placé en ce point. En effet, dans ce cas, au lieu d'utiliser deux masques d'option différents, ce qui est le cas actuellement (masque d'implantation pour la mémoire et masque d'interconnexion pour les options proprement dites) on n'utilisera qu'un seul masque par client d'où une économie appréciable. Le schéma de la figure 1 peut s'étendre facilement à un aiguillage à trois branches ou plus : on rajouterait un transistor T3 entre le noeud A et un noeud D, sa grille étant à Vss ; un seul des transistors serait déplété et donc toujours conducteur. La figure 2 montre un autre exemple d'application de l'in vention. Sur cette figure on a représenté un étage final d'amplificateur permettant de fournir entre une borne de sortie S et la masse (Vss) un signal d'amplification du signal différentiel appliqué entre deux entrées El et E2. Sans entrer dans tous les détails on peut dire que cet amplificateur comporte deux étages ; un premier étage qui comprend deux inverseurs à structure push-pull, attaqués complémentairement par les signaux d'entrée El et E2, l'un des inverseurs étant constitué par un transistor enrichi Q1 et un transistor déplété Q3, l'autre étant constitué par un transistor enrichi Q2 et un transistor déplété Q4. Ce premier étage a deux sorties F1 et F2 ; le deuxième étage de type push-pull comporte essentiellement quatre transistors dont certains peuvent être mis en parallèle pour augmenter la puissance de sortie. Les quatre transistors principaux du deuxième étage sont les suivants - Q5 est un transistor enrichi ayant sa source à la masse (Vss), son drain à la sortie S, et sa grille reliée à la sortie Fl du premier étage; - Q6 est un transistor enrichi ayant son drain à Vcc (potentiel d'alimentation haut), sa source à la sortie S et sa grille reliée à la sortie F2 du premier étage. On notera que ces deux transistors Q5 et Q6 suffisent à définir un amplificateur ; mais on veut augmenter sa puissance ou changer ses conditions de fonctionnement à l'aide de deux autres transistors Q7 et Q8; - Q7 est un transistor enrichi comme Q5, ayant sa source reliée à la masse et son drain à la sortie S. On verra comment il peut fonctionner essentiellement en parallèle avec Q5 pour aug menter la puissance de sortie (en courant absorbé) de l'amplificateur; -Q8 est un transistor déplété ayant sa source reliée à la sortie S et sa grille reliée à la grille de Qu ; on verra comment il peut fonctionner essentiellement en parallèle avec Q6 pour augmenter la puissance de sortie (en courant fourni) de l'amplificateur. Il reste dans le schéma cinq transistors qui n'ont pas été décrits. Ces cinq transistors sont spécifiques de l'invention ; ce sont eux qui permettent, selon qu'ils sont enrichis ou déplétés, de modifier le fonctionnement de certaines parties du circuit, essentiellement pour modifier la puissance de sortie disponible en courant absorbé ou en courant fourni. Ces cinq transistors sont les suivants: - Q9 est interposé entre la grille du transistor Q5 et celle du transistor Q7 ; son drain est relié à la grille de Q7 et sa source à la grille de Q5 ; sa grille est reliée à sa source; - Q10 a son drain relié à la grille de Q7, sa source à la masse (Vss) et sa grille aussi ; -Qll est en série entre le drain de Q8 et Vcc c'est-à-dire que sa source est reliée au drain de Q8 et son drain à Vcc ; sa grille est reliée à sa source; - Q12 a son drain relié à la grille de Q6, sa source à la masse (Vss) et sa grille aussi - enfin Q13 a son drain relié à la source de Q4, sa source à F2 et sa grille aussi (autrement dit, par rapport à la bascule classique à quatre transistors Q1,Q2,Q3,Q4, on peut dire que Q13 est placé en série dans la branche Q2, Q4 et il est interposé entre Q4 et la sortie F2). Grâce à ces cinq transistors plusieurs options possibles sont obtenues par simple modification du masque d'implantation de déplétion. Deux options sont possibles pour ce qui concerne la puissance de sortie en courant absorbé et trois options pour le courant fourni et le niveau de tension maximale de sortie. Ces options se combinent entre elles. a) options sur le courant absorbé - I) Q9 déplété Q10 enrichi alors, Q5 et Q7 fonctionnent en parallèle pour absorber le courant de sortie car Q9 est conducteur en permanence et Q10 est bloqué en permanence. - 2) Q9 enrichi Q10 déplété alors, Q9 est bloqué en permanence, Q10 conducteur en permanence ; la grille de Q7 est donc non seulement isolée du signal présent en FI mais elle est maintenue à Vss ce qui bloque Q7. Seul Q5 permet d'absorber le courant de sortie. b) options sur le courant fourni 1) Qll déplété Q12 enrichi Q13 déplété; Qll comme Q13 sont conducteurs en permanence ce qui fait qu'ils jouent le raie de connexions simples : Q13 relie Q4 à la sortie F2 ; Qîl relie Q8 à Vcc. Q12 est bloqué en permanence et n'inhibe pas le signal présent en F2. Les transistors Qu et Q8 fonctionnent en parallèle pour fournir un courant de sortie. De plus, Q8 étant déplété, la sortie S peut atteindre le niveau Vcc de l'alimentation. 2)411 enrichi Q12 enrichi Q13 déplété; Qîl est bloqué en permanence et empêche que Q8 ne fournisse du courant. Seul Q6 peut fournir un courant de sortie. On fournit donc moins de courant ; de plus, la tension sur la sortie S ne peut atteindre, au niveau logique haut, que la valeur Vcc-Vt où Vt est la tension de seuil du transistor 46. 3)411 enrichi Q12 déplété et Q13 enrichi; alors, aucun courant de sortie n'est plus fourni ni par Q6 (dont la grille est maintenue à la masse par Q12 conducteur en permanence) ni Q8 car Qll est bloqué et empêche que Q8 ne fournisse de courant. Q13 empêche un court-circuit de l'alimentation par Q4 et Q12 lorsque Q4 est rendu conducteur par le signal d'entrée. Ici, le niveau logique haut a une valeur choisie par l'utilisateur qui peut connecter une résistance entre une alimentation extérieure de valeur choisie (Vx) et la sortie S. Les circuits des figures 1 et 2 ne sont que des exemples de ce que permet d'obtenir le procédé selon l'invention. REVENDICATIONS 1. Procédé de fabrication pour obtenir deux circuits presque identiques mais ayant des particularités fonctionnelles différentes, à partir de deux séries de masques, dans lequel la fabrication inclut une opération de déplétion pour former certains transistors de type déplété qui sont conducteurs lorsque leur grille est connectée à leur source ou leur drain, et certains transistors de type non déplété qui sont bloqués lorsque leur grille est reliée à leur source et conducteurs lorsque leur grille est reliée à leur drain, l'opération de déplétion s'effectuant à travers au moins un masque d'implantation de déplétion découvrant certains transistors et en masquant d'autres, caractérisé en ce que les deux séries de masques sont rigoureusement identiques sauf les masques d'implantation de déplétion respectifs des deux séries qui présentent des différences qui à elles seules définissent des particularités fonctionnelles différentes pour les circuits. 2. Procédé selon la revendication 1 caractérisé en ce que les masques d'implantation des deux séries sont tels que l'un comporte au moins un emplacement de transistor découvert là où l'autre comporte un emplacement de transistor masqué, et comporte au moins un emplacement de transistor masqué là où l'autre comporte un emplacement de transistor découvert, le type de transistor présent à ces deux emplacements définissant une particularité fonctionnelle différente pour les deux circuits. 3. Circuit intégré caractérisé en ce qu'il comporte les connexions suivantes: à un premier noeud (A) sont connectés les drains (ou inversement les sources) de deux transistors (T1, T2) dont les sources (ou inversement les drains) sont reliées l'une à un deuxième noeud (B) l'autre à un troisième noeud -(C), l'un des transistors étant déplété et l'autre non, les grilles des deux transistors étant con nectées de manière identique et telle que le transistor déplété soit toujours conducteur et le transistor non déplété soit toujours bloqué. 4. Circuit intégré selon la revendication 2 caractérisé en ce que les grilles des deux transistors sont reliées à un même point à un potentiel constant (Vss) tel que le transitor déplété soit toujours conducteur et le transistor non déplété soit toujours bloqué. 5. Circuit intégré selon la revendication 3 caractérisé en ce que la grille de chaque transistor est reliée à sa source. 6. Circuit intégré caractérisé en ce qu'il comporte les éléments suivants : à un noeud de circuit sont connectés la source d'un premier transistor (Q9) ayant sa grille reliée à sa source et le drain d'un deuxième transistor (Q 10) ayant sa grille reliée à sa source et à un potentiel d'alimentation bas du circuit, l'un des deux transistors étant de type non déplété et toujours bloqué lors du fonctionnement du circuit, l'autre étant de type déplété toujours conducteur lors du fonctionnement du circuit.