FR 2581231 A1 19861031 FR 8506445 A 19850426 ME MOIRE MORTE PROGRAMMABLE ELECTRIQUEMENT La présente invention a pour objet une mémoire morte programmable électriquement, notamment du type de celles dont les points mémoire comportent des transistors à double grille: une grille flottante et une grille de commande. Dans ces mémoires, la programmation dun point mémoire s'obtient en injectant des charges électroniques sur la grille flottante du transistor. Quand on envoie une impulsion de commande sur la grille de commande, le transistor se comporte alors, selon que des charges ont été injectées ou non, comme un interrupteur ouvert ou fermé. Ces mémoires quand elles sont vendues sont vérifiées. La vérification comporte en particulier un test d'isolement électrique. Dans ce test d'isolement on soumet une des bornes des transistors des points mémoire à une haute tension. On étudie alors, les transistors étant bloqués, quel est le courant collecté sur leur grille de commande. Si ce courant est nul la mémoire est en bon état, si ce courant est important au moins un des points mémoire est défectueux. La mémoire en entier doit alors être écartée si elle n'est pas par ailleurs réparable. Du fait de la répartition matricielle des points mémoire dans le plan d'une mémoire, on peut accéder à chaque point par des jeux de connexions rangée et de connexions colonne. Par exemple une connexion colonne est reliée aux drains des transistors des points mémoire d'une même colonne tandis qu'une connexion rangée est connectée aux grilles de commande des transistors des points mémoire d'une même rangée. Dans le test d'isolement on soumet une ou toutes les connexions colonne à une haute tension, et on applique sur les connexions rangée des potentiels susceptibles de bloquer les transistors des points mémoire. Si la haute tension debite du courant dans les connexions colonne c'est qu'un des points mémoire au moins est défectueux. Pour appliquer aux connexions colonne une haute tension on utilise un dispositif appelé chargeur de tension. Ce chargeur comporte un jeu de transistors dont le nombre est égal au nombre de connexions colonne du plan mémoire. Chaque transistor du chargeur a une électrode principale (son drain) reliée à la source de haute tension et une autre électrode principale (sa source) reliée à chacune des connexions colonne du plan mémoire. Les grilles de commande des transistors du chargeur sont reliées ensemble à une borne de commande qui sert à effectuer le test d'isolement. Le chargeur avec ses transistors, ses connexions et ses alimentations est bien entendu intégré dans un même circuit intégré que la mémoire elle-même. La haute tension d'alimentation du chargeur est fournie par une connexion spécialisée.La tension de commande des grilles de commande des transistors de ce chargeur doit être puissante mais inférieure à cette haute tension. Pratiquement la tension de commande doit être amplifiée pour pouvoir commander toutes les grilles des transistors du chargeur. L'implantation à cet effet d'un amplificateur dans une mémoire intégrée nécessite des opérations de photomasquage spécifiques. Ces opérations spécifiques sont des opérations supplémentaires dont on cherche à se passer. La présente invention a pour objet de remédier à ces incon vénients en proposant un dispositif d'accès à la commande du chargeur dans lequel, pour la réalisation de l'amplificateur, on tire parti de l'existence de décodeurs dont les sorties présentent justement des performances d'impédance et de puissance disponible nécessaires. La présente invention a pour objet une mémoire morte pro grammable électriquement du type comportant: - des points mémoire répartis matriciellement, - deux décodeurs dits rangée et colonne pour décoder des signaux d'adressage, pour accéder aux points mémoire par un jeu de connexions rangée et par un jeu de connexions colonne, - le décodeur rangée étant assisté par un post-décodeur, - ce post-décodeur commandant des sélecteurs, chaque sélecteur étant destiné à sélectionner une connexion rangée parmi un ensemble de connexions rangée auxquelles il est raccordé et qui sont concernées par une sortie du décodeur rangée à laquelle ce sélecteur est raccordé, - un chargeur de tension raccordé aux connexions colonne pour soumettre les points mémoire à un test d'isolement électrique, - et des moyens pour commander le chargeur et pour inhiber les décodeurs caractérisée en ce qu'elle comporte: - une sortie de décodeur rangée dite supplémentaire affectée à ce chargeur, - un sélecteur supplémentaire raccordé à cette sortie supplémentaire et à ce chargeur, - les moyens pour commander ce chargeur comportant des moyens pour valider le sélecteur supplémentaire, et ce sélecteur supplémentaire comportant des moyens pour produire une puissante tension de commande du chargeur. L'invention sera mieux comprise à la lecture de la description qui suit et à l'examen de la figure qui l'accompagne. Celles-ci ne sont données qu'à titre indicatif et nullement limitatif de l'invention. La figure unique représente une mémoire morte conforme à l'invention. Cette mémoire morte comporte des points mémoire tels que 1 répartis matriciellement. Ils peuvent être programmés ; ils sont composés de transistors à double grille. Deux décodeurs respectivement 2 et 3 dits rangée et colonne reçoivent des signaux d'adressage 4. En décodant les signaux 4 ils permettent d'accéder par des jeux, respectivement 5 et 6, de connexions rangée et de connexions colonne à chacun des points mémoire du plan mémoire 70 de la mémoire. Le décodeur 2 est assit par un post-décodeur 7. La raison de cette assistance repose sur ltencombrement en mémoire de chacun des circuits de décodage 8 du décodeur.Même si les circuits 8 ne reçoivent, dans un exemple, que sept moments (A6 à A12) du mot d'adressage, la hauteur H de leur emplacement est de l'ordre de la hauteur utilisée dans le plan mémoire par quatre rangées 9 à 12 de points mémoire. Dans l'exemple le plan mémoire 70 comporte 32 K (K = 1024) points mémoire. Le décodeur 3 décode six moments (A0 à A5) du mot d'adressage 4. Le post-décodeur permet donc de décoder les deux derniers moments du mot d'adressage: A13 et A14. Il délivre sur chacune de ses quatre sorties Ro à R3 un état électrique un ou zéro selon que Pune de ces sorties est sélectionnée à son tour en fonction de la signification du couple de moments A13 - A14 (00, 01, 10, 11). En face de chaque sortie 13 d'un circuit de décodage 8 du décodeur rangée 2 se trouve un sélecteur 14. Ce sélecteur 14 reçoit d'une part les ordres du circuit 8 et d'autre part les signaux de sélection Ro à R3 délivrés par le post-décodeur 7. En sortie le sélecteur 14 est relié aux quatre connections rangée différenciées 9 à 12. Cette structure de décodage, décodeur 2 post-décodeur 7 - sélecteurs (14), permet d'accéder à chacune des rangées. La mémoire comporte encore un chargeur de tension 15 raccordé aux connexions colonne 6 pour soumettre les points mémoire à un test d'isolement électrique quand on lui applique sur sa connexion d'alimentation 16 une haute tension VV. Le chargeur 15 comporte une pluralité de transistors tels que 17 dont l'une des bornes principales est reliée à la connexion d'alimentation 16 tandis que l'autre borne principale est reliée aux connexions colonne du plan mémoire. Les grilles de commande de ces transistors 17 sont reliées ensemble à des moyens de commande 18, tandis que des moyens 19 permettent d'inhiber les décodeurs. Lorsque le circuit 19 donne un ordre d'inhibition des décodeurs, cet ordre est interprété également par le circuit de commande 18 pour qu'il applique une tension de commande adéquate sur les grilles des transistors 17. C'est cette tension adéquate qui doit être suffisamment puissante pour commander en même temps tous les transistors 17 du chargeur 15. Une des caractéristiques de l'invention réside dans le fait que le décodeur 2 comporte un circuit de décodage supplémentaire 20. Ce circuit 20 a une structure identique et répond à une même fonction de décodage qu'un autre circuit de décodage du décodeur 2: par exemple le circuit de décodage 8 qui lui est même adjacent. La sortie 21 du circuit 20 est raccordée à l'entrée d'un sélecteur supplémentaire 22 qui reçoit par ailleurs sur une entrée 23 un signal de validation en provenance du circuit 19 d'inhibition. Le sélecteur 22 a une structure identique à celle de l'un quelconque des sélecteurs 14 du décodeur 2: il comporte au moins une porte ET à double entrée. Sa sortie est justement aussi puissante que nécessaire. Elle peut alors être connectée à l'entrée 24 du circuit de commande 18 comme tension de commande adéquate. En agissant ainsi on obtient simultanément les deux résultats attendus.D'une part on a réalisé l'amplificateur nécessaire ; d'autre part on n'a pas eu à redessiner ni à exécuter, de circuits différents dans la mémoire intégrée. Ceci est dû à la ressemblance des circuits supplémentaires 20 et 22 à leur homologues nécessaires pour accéder à tous les points mémoire. Il peut par ailleurs en résulter un gain de place favorable à l'implantation d'autres structures de test. Les seules opérations supplémentaires consistent donc à reporter, pour ces circuits, un même dessin une fois de plus. Quand on inhibe les décodeurs avec le circuit 19, celui-ci délivre un signal 7 qui est reçu par un circuit porte 25. Ce circuit porte comporte 4 portes ET à deux entrées. Sur chacune de leurs entrées ces portes reçoivent le signal de sortie du circuit d'inhibition 19, ainsi que le signal délivré par chacune des sorties Ro à R3 du post-décodeur 7. Un signal d'inhibition V délivré par le circuit d'inhibition 19 empêche la transmission par le circuit porte 25 des ordres de sélection du post-décodeur 7 à tous les sélecteurs 14 du décodeur 2. Ce signal d'inhibition V est par ailleurs transmis sous forme complémentaire V au sélecteur supplémentaire 22. Ce signal valide alors une porte ET 26 de ce sélecteur 22.Dans ces conditions, si la sortie 21 du circuit de décodage 20 est active la porte 26 délivre au circuit 18 la tension de commande adequate. Ce circuit I8 comporte deux interrupteurs inversés, respectivement 27 et 28, commandés par des signaux complémentaires l'un de l'autre. La complémentarité des signaux qui commandent les interrupteurs 27 et 28 est obtenue au moyen d'un inverseur 29 qui les différencie. Sur le plan pratique les interrupteurs 27 et 28 sont des transistors. Tandis que le signal d'inhibition 7 bloque le circuit porte 25, le signal de validation V, qui valide le sélecteur 22, ferme Minterrupteur 28 tout en ouvrant l'interrupteur 27 (29). L'interrupteur 27 a pour but de relier la connexion 30 de commande des transistors 17 à la masse ou à une tension de seuil (cette tension de seuil trouve son application d'une manière connue lors de la mise en service de la mémoire).Dans les deux cas, avec l'interrupteur 27 fermé et lors du test d'isolement, les transistors 17 sont bloqués: VV n'est pas appliqué aux colonnes. Puis cette liaison est ouverte au profit d'une alimentation par l'interrupteur 28 fermé. La tension disponible en sortie du sélecteur 22, puissante, est donc appliquée sur les grilles des transistors 17. En effet, la connexion 30 est reliée à un point 31 commun aux interrupteurs 27 et 28. Pour obtenir la "sélection" du chargeur, il est nécessaire dans l'invention d'activer deux circuits: le circuit d'inhibition 19 et le circuit de décodage supplémentaire 20. L'activation du circuit de décodage supplémentaire 20 est obtenue en entrant dans le décodeur 2 un mot d'adressage 4 correspondant à la fonction de décodage de ce circuit de décodage. Ce mot d'adressage est donc identique à celui qui valide par ailleurs le circuit de décodage 8 appairé avec le circuit de décodage 20. Dans ce cas ce circuit 8 est aussi activé, mais le signal de sa sortie 13 n'est pas transmis par le sélecteur 14 puisque celui-å reçoit par ailleurs en même temps, transmis par le circuit porte 25, l'ordre d'invalidation sur chacune de ses quatre entrées. Autrement dit les connexions rangée 9 à 12 ne sont pas activées. L'activation du circuit d'inhibition 19, d'une manière préférée dans l'invention, est obtenue au moyen d'un comparateur 32 à deux entrées et à deux sorties. Les deux sorties sont complémentaires l'une de l'autre: V et V. Les deux entrées reçoivent respectivement une tension de référence Vref et un moment donné du mot d'adressage 4. Par exemple le moment A13, ou A14. Une des particularités de l'invention revient alors en envoyant un mot d'adressage correspondant aux circuits de décodage 8 et 20, à émettre le moment A13, (ou A14), à un niveau supérieur à la normale.Par exemple si le niveau normal de transmission des moments peut être 0 Volt ou Vcc, on envoie ce moment à un niveau Vss supérieur à Vcc. La tension de référence Vref intermédiaire entre ce niveau normal et ce niveau supérieur, peut servir de seuil de comparaison dans le comparateur 32. En conséquence on active en même temps, avec le mot d'adret sage correspondant, le circuit de décodage 20 et le circuit d'inhibition 19. En utilisation normale les bits d'adresse sont donnés à des niveaux normaux. Le circuit d'inhibition 19 est désactivé. Le sélecteur 22 bloque la sortie 21 du décodeur 20, tandis que le sélecteur 14 appairé laisse passer l'ordre de décodage délivré par le circuit de décodage 8. Dans ces conditions les connexions rangée 9 à 12 sont normalement sélectionnées. La mémoire peut fonctionner normalement. Par contre pour le test d'isolement électrique, un des bits d'adresse est à un niveau supérieur, le comparateur 32 bascule, le circuit porte 25 invalide les sorties normales du décodeur 2, et le décodeur 3 est également inhibé. Dans le même temps, le circuit de commande 18 change d'état et transmet au chargeur 15 la tension de commande adéquate délivrée par le sélecteur 22. Il nty a plus qu'à appliquer à la connexion 16 la haute tension de test, et à mesurer le courant débité pour s'assurer du bon état de la mémoire testée. Dans la réalisation préférée de l'invention le circuit de décodage supplémentaire 20 est appairé au circuit 8. On peut cependant se passer du circuit 20 en reliant la connexion 21 à la sortie 13 du circuit 8. Cette sortie 13 comportera donc deux ramification dont une seule, alternativement, transmettra utilement les ordres de sélection décodés par le décodeur 2. REVENDICATIONS 1. Mémoire morte programmable électriquement du type comportant: - des points mémoire (1) répartis matriciellement, - deux décodeurs (2, 3) dits rangée et colonne pour décoder des signaux d'adressage (4) et pour accéder aux points mémoire par un jeu (5) de connexions rangée et par un jeu (6) de connexions colonne, - le décodeur rangée étant assité par un post-décodeur (7), - ce post-décodeur commandant des sélecteurs (14), chaque sélecteur étant destiné à sélectionner une connexion rangée parmi un ensemble (9-12) de connexions rangée auxquelles il est raccordé et qui sont concernées par une sortie (13) du décodeur rangée à laquelle ce sélecteur est raccordé, - un chargeur (15) de tension raccordé aux connexions colonne pour soumettre les points mémoire à un test d'isolement électrique (VV), - et des moyens (18, 19) pour commander le chargeur et pour inhiber les décodeurs, caractérisée en ce qu'elle comporte: - une sortie (21) de décodeur rangée dite supplémentaire affectée à ce chargeur, - un sélecteur (22) supplémentaire raccordé à cette sortie supplémentaire et à ce chargeur, - les moyens pour commander ce chargeur comportant des moyens (23) pour valider le sélecteur supplémentaire, et ce sélecteur supplémentaire comportant des moyens (26) pour produire une puissante tension de commande du chargeur. 2. Mémoire selon la revendication 1, caractérisée en ce que le décodeur rangée comporte des circuits (8) de décodage raccordés à chaque sortie (13), un circuit de décodage supplémentaire (20) étant raccordé au sélecteur supplémentaire, et ce circuit de décodage supplémentaire ayant une structure identique et répondant à une même fonction de décodage que celui (8) d'une autre rangée donnée. 3. Mémoire selon la revendication 1 ou selon la revendication 2, caractérisée en ce que les moyens pour commander le chargeur comportent un comparateur (32) d'amplitude pour produire un ordre de sélection (V, Vj de ce chargeur quand une partie (A13) d'un signal d'adressage correspondant à ce chargeur est founie aux décodeurs avec une amplitude qui dépasse un seuil donné (bref)