FR 2574960 A1 19860620 FR 8419454 A 19841219 MO#DULE D'ECHANGES DE DONNEES- ENTRE DES PROCESSEURS DE TRAITEMENT RELIES A CE MODULE PAR UN BUS GLOBAL ET UNE UNITE PERIPHERIQUE RELIEE A CE MODULE La -présente invention concerne un module d'echanges de données entre des modules de traitement relies à ce module d'échanges par un bus global et un ou plusieurs coupleurs péripheriques, nommés unités périphériques, reliées à ce module. Elle s'applique aux transferts de données entre une unité périphérique et des processeurs ou microprocesseurs, à travers un bus commun (bus global), relié à ceux-ci par le biais d'une mémoire tampon, dénommée mémoire d'échanges. De manière plus préci#se, ce module d'échanges intervient dans un ensemble multiprocesseurs dans lequel des unités de traitement sont reliées entre elles et à des ressources communes par un bus commun (nommé bus global), pour échanger des données entre eux et avec les ressources communes, et dans lequel les transferts bidirectionnels de données vers une unité périphérique se font par l'intermédiaire d'un module d'échanges connecté au bus global et à cette unité périphérique. On connait d'après la demande de brevet français n 8118014, déposée le 24 septembre 1981, un Système d'arbitrage de demande d'accès de plusieurs processeurs à des ressources communes, par L'intermédiaire d'un bus commun. Ce système d'arbitrage, faisant partie d'un module de traitement, permet d'arbitrer des demandes d'accès de plusieurs processeurs à une ressource commune, par l'intermédiaire d'un bus commun. Cette ressource peut être par exemple une mémoire. Généralement, dans un ensemble multiproces- seurs tel que celui qui est décrit dans la demande de brevet précitée, échange de données entre les modules de traitement qui sont reliés au bus global ou commun, et une unité périphérique se fait par un module d'échanges relié à ce bus global et à cette unité périphérique.Ce module d'échanges permet d'assurer le protocole et les transferts de données entre les processeurs de traitement reliés au bus global et l'unité périphérique. Il comprend, de façon connue, une mémoire d'échanges, reliée au bus global et permettant d'enregistrer des instruc#tions et des données nécessaires aux protocoles des transferts de données entre les processeurs de traitement et l'unité péri phérique. Ce module d'échanges comprend aussi de façon connue, un contrôleur d'accès direct à la mémoire (DMAC), ainsi qu'un processeur de contrôle, qui sont reliés entre eux et au bus de la mémoire d'échanges. Le transfert de données entre module de traitement et unité périphérique (en provenance ou à destination de celle-ci), se fait par Le biais de la mémoire d'échanges. Ce transfert est géré par le contrôleur d'accès direct à la mémoire, Lui-meme sous le contrôle du pro cesser (initialisation, gestion des fins #de transferts, des erreurs, etc...). Les modules d'échanges connus, qui présentent cette structure, s'ils permettent bien d'assurer les protocoles et les transferts de données entre l'uni té périphérique et les modules de traitement, ont pour principaux inconvénients d'utiliser une mémoire d'échanges ayant une capacité limité, et d'utiliser un contrôleur d'accès direct à la mémoire qui est relié directement au processeur de contrôle. Cette liaison directe a pour inconvenient d'arrêter les opérations effectuées par le processeur de contrôle lorsque Le contrôleur d'accès direct à la mémoire est actif, ou d'arrêter le contrôleur d'accès direct à la mémoire lorsque le processeur de contrôle est actif. La capacité limitée de la mémoire d'échanges et les fonctionnements exclusifs du contrôleur d'accès direct à la mémoire et du processeur de contrôle sont donc très préjudiciables pour les performances de l'ensemble multiprocesseurs. L'invention a pour but de remédier à ces inconvénients et n-otamment de réaliser un module d'échanges présentant une capacité de mémoire d'échanges plus importante et évitant les fonctionnements exclusifs du contrôleur d'accès direct à la mémoire d'échanges et du processeur de contrôle relié à ce contrôleur d'accès direct. L'augmentation de la capacité de la mémoire d'échanges peut être obtenue par : - L'utilisation de mémoires dynamiques, à plus haute densité d'intégration, mais nécessitant une phase de rafraichissement, - la génération d'un bus local, d'extension mémoire (ou entrée/sortie) compatible avec le bus local dé fini pour Le module de traitement permettant ainsi d'étendre la mémoire par adjonction de cartes stan dard. L'invention a pour objet un module d'échange de données entre une unité périphérique reliée à ce module et des modules de traitement reliés à ce module et à une ressource commune par un bus global. Ce module d'échange comprend une mémoire d'échanges reliée au bus global pour assurer le protocole des transferts et les transferts de données entre modules de traitement et l'unité périphérique. L'unité périphérique est reliée à un contrôleur d'accès direct à la mémoire et à la mémoire d'échanges, ce contrôleur étant lui-même relié au bus du processeur de contrôle.Ce module d'échanges comprend en outre une mémoire d'extension de la mémoire d'échanges connectée à un bus local, des moyens de séquencement reliés aux mémoires d'échange et d'extension pour séquencer les accès à L'une ou l'autre de ces mémoires, des moyens d'arbitrage reliés au bus global, au processeur de contrôle et au contrôleur d'accès direct à la mémoire et au générateur de rafraîchissement (pour la mémoire non-connectée au bus d'extension : bus local), pour arbitrer des requêtes d'accès à l'une ou l'autre des mémoires (sur le bus d'extension), ces requêtes provenant du bus global ou du processeur de contrôle, ou du contrôleur d'accès direct à la mémoire ou du générateur de rafraîchissement (dans le cas de la mémoire située sur la carte), les moyens de séquencement étant reliés aux moyens d'arbitrage ainsi qu'à des sorties d'un multiplexeur ayant des entrées reliées au bus global ainsi qu'à des sorties du contrôleur d'accès direct à la mémoire et du processeur de contrôle. Les caractéristiques~ et avantages de 1 'in- vention ressortiront mieux de la description qui va suivre, donnée en référence a-ux dessins annexés dans lesquels : - la figure 1 représente schématiquement un ensemble multiprocesseurs connu, dans lequel interviennent des modules de traitement reliés à des ressources communes par un bus global, celles-ci pouvant être, par exemple, des modules d'échanges de données entre ces modules de traitement et l'unité périphérique ; - Les figures 2A et 2B représentent schématiquement un module d'échanges de données, conforme à l'invention ;; - les figures 3 et 4 sont des chronogrammes des signaux appliqués, aux moyens de séquencement des accès à la mémoire d'échanges, située sur la carte ou sur le bus d'extension, par les moyens d'arbitrage, lorsque ces moyens d'arbitrage reçoivent des requêtes d'accès provenant du bus global, ou du processeur de contrô-le, ou du contrôleur d'accès direct à la mémoire ou du générateur de rafraîchissement de l'ensemble ; - la figure 5 est un chronogramme représentant certains signaux fournis par les moyens d'arbitrage et les moyens de séquencement, lorsque les moyens d'arbitrage reçoivent des demandes d'accès simultanées ; - les figures 6 et 7 représentent certains des signaux fournis par les moyens de séquencement, aux mémoires d'échange sur la carte ou d'extension, en fonction de certains des signaux reçus par ces moyens de séquencement. La figure 1 représente schématiquement un ensemble multiprocesseurs comprenant des modules de traitement 1, 2 reliés à une ressource commune 3, telle qu'une mémoire par exemple, par L'iritermédiaire d'un bus commun ou global BUS. Ce bus assure des transferts de données entre ces modules de traitement et la ressource commune 3. Les modules de traitement 1, 2, peuvent contenir comme indiqué dans La demande de brevet précitée, des systèmes de traitement des demandes d'accès par résolution de priorité de ces demandes ; ces demandes sont effectuées par les modules de traitement pour échanger des do#nnées avec la ressource commune 3, par l'intermédiaire du bus global BUS.De façon connue, un système multiprocesseurs de ce type peut également comporter des moyens de supervision 6 qui surveillent en-permanence le fonctionnement des modules de traitement 1, 2, pour détecter l'état de défaillance de l'un de ces modules de traitement. Enfin, cet ensemble multiprocesseurs comprend un ou plusieurs modules d'échanges 7 reliés au bus global BUS et à une unité périphérique 8 ; ce module d'échange permet un transfert de données entre les modules de traitement et l'unité périphériqué 8 par le biais du bus global. Ce module d'échanges assure, comme on le verra plus loin en détail, le protocole et Les transferts de données entre modules de traitement et l'uni té périphérique.Il agit notamment à la récep-- tion de signaux de requêtes d'accès provenant d'un ou plusieurs des modules de traitement reliés au bus et indiqu#ant des demandes d'accès à L'uni té périphérique 8. L'ensemble comprend aussi une mémoire d'extension ML reliée à l'un des modules de traitement par un bus d'extension local dénommé BUSL sur ta figure. L'invention porte précisément sur te module d'échanges 7 qui va maintenant être décrit de manière plus détaillée. Les figures 2A et 2B représentent schématiquement mais de manière plus détaillée, le module d'échanges de données 7. Ce module d'échanges comprend une mémoire d'échange M reliée au bus gLobal BUS, par exemple par l'intermédiaire d'amplificateurs isolateurs de bus (AIB) 11 à trois états qui autorisent l'accès à cette mémoire lorsqu'il a été validé par un signal appliqué sur une entrée de validation 12 de ces AIB. La mémoire d'échange M contient des instructions ou des données. Ces instructions sont destinées à fixer le protocole de transfert de données avec L'uni té périphérique 8. Cette unité périphérique 8 est reliée à un contrôleur d'accès direct à la mémoire DMAC, lui-même relié à la mémoire d'échanges M, par exemple par t'intermédiaire d'un amplificateur isolateur de bus 13 à trois états, validés par un signal appliqué sur une entrée 14 de ces amplificateurs-isolateurs. Dans toute la suite de l'exposé, on désignera par l'abréviation AIB, un amplificateur-isolateur de bus Le module d'échange comprend aussi une mémoire ML locale ou d'extension de la mémoire d'échange M, ainsi que des moyens TMG reliés aux mémoires d'échanges M et d'extension ML, pour séquencer les accès à l'une ou l'autre de ces mémoires. Enfin, le module d'échanges 7 comprend un processeur ou microprocesseur de contrôle p relié au contrôleur d'accès direct à la mémoire DMAC, par l'in- termédiaire d'un AIB 15, à trois états, validé sur une entrée 16. Ce processeur p est aussi relié à la mémoire d'échanges M par les AIB 18 à trois états validés par un signal appliqué sur une entrée de validation 19, ainsi qu'aux moyens d'arbitrage ARB.Ces moyens d'arbitrage sont reliés au bus global BUS, notamment par un circuit de décodage 17 de l'adresse du module d'échanges ; ils sont aussi reliés au microprocesseur p par l'intermédiaire d'un circuit de décodage 21 de l'adresse générée par le processeur p. Ces moyens d'arbitrage ARB sont reliés au contrôleur d'accès direct à la mémoire DMAC, par l'intermédiaire -d'un circuit d'arbitrage 20 de L'accès à ce contrôleur DMAC d'accès direct aux mémoires d'échange et d'extension M, ML. Enfin, ces moyens d'arbitrage ARB sont reliés à un générateur de rafraîchissement 22.Comme on le verra plus loin en détail, les moyens d'arbitrage ARB permettent d'arbitrer des requêtes d'accès à l'une ou l'autre des mémoires d'échanges ou d'extension M, ML ; ces requêtes proviennent du bus global BUS ou du processeur de contrôle p , ou du contrôleur d'accès direct à la mémoire DMAC ou du générateur de rafrai- chissement 22. Les moyens de séquencement TMG sont reliés aux moyens d'arbitrage ARB, ainsi qu'à des sorties d'un multiplexeur MX ayant des entrées qui sont re Liées au bus global, à des sorties du contrôleur d'accès direct à la mémoire DMAC, à des sorties du processeur de contrôle p et à des sorties des moyens d'arbitrage ARB. On a également représenté sur cette figure un circuit de décodage 21 relié à une sortie du processeur de contrôle p et relié à des entrées des moyens d'arbitrage ARB et du circuit d'arbitrage 20 pour leur appliquer, comme on le verra plus loin en détail, des signaux de demandes d'accés. Les principaux éléments du module d'échanges représentés sur cette figure, n'ont pas été représentés de manière détaillée car ils sont bien connus dans l'état de la technique : - les moyens d'arbitrage ARB sont par exemple un cir cuit de type PAL 16 R6, commercialisé par la société National Semiconductors. Ce circuit logique permet l'écriture d'équations logiques permettant d'assu rer la résolution des conflits d'accès et l'alloca tion de la ressource commune aux différentes reque- tes d'accès. Les moyens d'arbitrage ARB peuvent aussi être constitués par tout autre système néces sitant l'écriture d'équations logiques séquentiel les sur un support de type PROM. - le microprocesseur de contrôle p#est par exemple un microprocesseur de type 68000 commercialisé par la société MOTOROLA. - le contrôleur d'accès direct à la mémoire DMAC est par exemple un contrôleur de type 68 450, commercia lisé par la société HITACHI. - les moyens de séquencement TMG sont par exemple constitués par un ensemble de circuits comprenant un circuit du type 74 LS 175, commercialisé par la société TEXAS INSTRUMENTS et un circuit du type PAL10L8, commercialisé par la société National Semi conductors. Les moyens de séquencement TMG permet tent de résoudre des équations Logiques, en liaison avec le contrôleur DMAC, le générateur 22 de rafra;- chissement, le microprocesseur p et BUS, - le circuit d'arbitrage 20 est par exemple un circuit du type PAL 16 R6 commercialisé par la société National Semiconductors, - les AIB trois états sont par exemple des circuits de type AMD 2966 commercialisées par la société Advan ced Micro Devices. Pour faciliter la c#ompréhension du fonctionnement du dispositif, on va maintenant décrire les signaux essentiels échangés entre les différents éLé- ment s du module d'échange représenté sur La figure 2. Ces signaux sont les suivants Signaux appliqués aux moyens d'arbitrage ARB REFRESHRQ : signal de requête provenant d'un générateur de rafraîchissement pour demander un rafraîchissement- de la mémoire M. BUSRQ :signal de requête d'accès aux mémoires M ou ML, provenant de l'un des modules de traitement par le bus global, après décodage. yRQ : signal de requête d'accès aux mémoires M ou ML, provenant du microprocesseur p de contrôle. DMAREQ : signal de requête d'accès aux mémoires M ou ML, provenant du circuit d'arbitrage 20 des requêtes d'accès aux mémoires DMARQ appliquées à ce circuit par le contrôleur d'accès direct à la mémoire DMAC. Signaux fournis par les moyens d'arbitrage ARB REFRESHEN : signal indiquant qu'une requête de rafra~- chissement est acceptée, ce signal est appliqué à la mémoire d'échanges M. BUSEN : signal appliqué aux AIB 11 à trois états pour valider une requête d'accès BUSREQ fournie par le BUS, après décodage. > jEN : signal appliqué aux AIB 18 à trois états pour valider une requête d'accès uRQ du microprocesseur p DMAEN : signal appliqué aux AIB 13 à trois états pour valider une requête d'accès DMAREQ du contrôleur d'accès direct à la mémoire DMAC. Les 4 signaux précités valident les accès respectifs à la mémoire d'échange M ou ML. SELA, SELB : signaux appliqués aux moyens de séquence ment TMG et au multiplexeur MX. La valeur logique O ou 1 de chacun de ces signaux permet d'indiquer la source de L'accès en cours, aux mémoires M ou ML d'échange ou d'extension. L'ordre des priorites de ces demandes est donné dans le tableau ci-dessous, avec en correspon dance, les valeurs logiques O ou 1 des signaux SELA et SELB. SELA SELB REFRESHRQ 1 1 BUSREQ O O pREQ O 1 DMAREQ 1 0 Les conflits d'accès (priorité) sont réso lus dans le circuit ARB. ONBOARD : ce signal est appliqué aux moyens de sEquen- cement TMG. Sa valeur logique O ou 1 permet de sélec tionner l'accès à la mémoire d'échange M ou à La mé moire d'extension ML. CYCLE : signal appliqué au circuit de séquencement TMG et permettant de contrôler le séquencement des accès aux mémoires. Signaux appliqués au microprocesseur de contrôle E Outre le signal pEN décrit plus haut, le microproces seur reçoit aussi yDTACK : signal fourni par le circuit de séquencement TMG pour indiquer au microprocesseur de contrôle que les données qu'il a fournies à l'une des mémoires M, ML sont acceptées par l'une de ces mémoires, ou que les données présentées sur le bus mémoire par les mé moires M ou ML sont prêtes à être lues par le microprocesseur p. Signaux fournis par Le microprocesseur de contrôle lu pLDS : signal appliqué au -multiplexeur MX. Ce signal indique que le microprocesseur u prend en compte l'octet de données de poids faible. pUDS : signal appliqué au multiplexeur MX et indiquant que le microprocesseur au prend en compte L'octet de données de poids fort. Ces deux signaux (luLDS et SUDS) ne sont pas mutuellement exclusifs. pRW : selon la valeur logique 0 ou 1 de ce signal, le microprocesseur effectue une opération de lecture ou d'écriture dans les mémoires M ou ML. Signaux appliqués au contrôleur DMA d'accès direct aux mémoire M ou ML Outre Le signal DMAEN décrit plus haut, le contrôleur DMAC reçoit : CSDMAEN : ce signal provient du circuit d'arbitrage 20 et résulte du signal de requête d'accès DMARQ appliqué à ce circuit et décrit plus haut, et d'un signal CSDMARQ appliqué lui aussi à ce circuit pour indiquer que le microprocesseur su de contrôle a sélectionné le contrôleur d'accès DMA. DMADTACK : signal fourni par les moyens de séquencement TMG pour indi-quer que les données fournies aux mémoires M ou ML par le contrôleur d'accès DMAC, sont acceptées par l'une de ces mémoires, ou que les données présentées sur le bus mémoire par les mémoires M ou ML sont prêtes à être lues, ou gérées, par le contrôleur d'accès direct à la mémoire DMAC. Signaux fournis par le contrôleur DMAC d'accès direct aux mémoires M, ML. Outre le signal DMARQ décrit plus haut, le contrôleur DMA fournit les signaux suivants DMAUDS : signal appliqué au multiplexeur MX. Ce signal indique que le contrôleur DMAC prend en compte l'octet de données de poids fort. DMALDS : signal appliqué au multiplexeur MX indiquant que le contrôleur DMA prend en compte L'octet de données de poids faible. Ces deux signaux (DMAUDS et DMALDS) ne sont pas mutuellement exclusifs. DMARW : selon ta valeur logique O ou 1 de ce signal, les données sont à lire ou à écrire dans L'une des mémoires M, ML. Ce signal est appliqué au multiplexeur MX. Signaux appliqués au multiplexeur MX Outre les signaux SELA, SELB, uLDS, PUYS, pRW, DMAUDS, DMALDS, DMARW décrits plus hauts, Le multiplexeur reçoit aussi Les signaux : BUSLDS : signaL indiquant que le bus prend en compte l'octet de données de poids faible. BUSUDS : signal indiquant que Le bus prend en compte L'octet de données de poids fort. Ces 2 signaux ne sont pas mutuellement exclusifs. BUSRW : signal dont La valeur logique O ou 1 indique que des données que Le bus doit transmettre sont à Lire ou à écrire -dans L'une des mémoires M ou ML. Signaux fournis par le multiplexeur MX Selon la valeur logique O ou 1 de chaque signal SELA, SELB, le multiplexeur fournit sur ses sorties, les signaux suivants : MLDS : signal appliqué aux moyens de gestion d'adresses de chacune des mémoires (non représentés sur la figure) pour indiquer la validation de l'octet de don nées -de poids faible. MUDS : signal appliqué aux moyens de gestion des mémoires pour indiquer la validation de l'octet de données de poids fort. Ces 2 signaux ne sont pas mutuellement exclusifs. MRW : signal appliqué aux moyens de séquencement TMG pour indiquer, selon sa valeur Logique O ou 1, une Signaux appliqués aux moyens de séquencement TMG Ces signaux sont ONBOARD, SELA, SELB, MRW, MUDS, MLDS, CYCLE et ont déjà été décrits. -MDTACK : signal indiquant l'acceptation ou la validation des données, par la mémoire d'extension ML. Signaux fournis par Les moyens de séquencement TMG Les signaux pDTACK, DMADTACK, ont été décrits. Les autres signaux fournis sont - pour la mémoire d'échanges M : RAS : signal de déclenchement de L'échantillonnage des adresses de lignes, CAS : signal de déclenchement de L'échantillonnage des adresses de colonnes, SWITCH : signal déclenchant le basculement de l'échange tillonnage des adresses de Lignes vers L'échantilton- nage des adresses de colonnes. - pour la mémoire d'extension ML MAS : validation des adresses à destination de la mémoire d'extension. MCY : ce signal anticipe l'accès à la mémoire. Il précède le signal MAS. REFRESHDTACK : signal fourni au générateur de rafra~- chissement 22 de la mémoire d'échanges M, pour indiquer la-fin d'un cycle de rafraîchissement. MW : signal appliqué aux moyens de gest#ion de la mémoire ML, pour indiquer, selon sa valeur logique 0 ou 1, une opération de lecture ou d'écriture. BUSDTACK : signal fourni par le circuit de séquencement TMG pour indiquer au module de traitement que les données qu'il a fournies à L'une des mémoires M, ML sont acceptées par L'une de ces mémoires ou que les données présentées sur le bus mémoire pa#r les mémoires M ou ML sont prêtes à être lues par un module de traitement. Le signal MDTACK indique aux moyens de séquencement TMG l'acceptation, ou la validation, des données transmises, par la mémoire d'extension ML. Les figures 3 à 7 sont des chronogrammes des principaux signaux qui interviennent dans le module d'échange de L'invention. Ces chronogrammes vont permettre de mieux comprendre le fonctionnement de ce module. Sur ces figures, les impulsions notées CK sont des impulsions d'horloge qui sont appliquées aux principaux éléménts du module, par une horloge interne non représentée sur la figure 2. Ces impulsions ont une fréquence de 16MHz par exemple. La figure 3 est un chronogramme des signaux fournis par les moyens d'arbitrage ARB, lorsque ceuxci reçoivent une demande d'accès. Cette demande d'acces peut être, soit une demande de rafraîchissement de la mémoire M (REFRESHRQ), soit une demande d'accès provenant du bus global (BUSRQ), soit une demande provenant du microprocesseur p de contrôle (in6), soit une demande d'accès (DMARQ), provenant du contrôleur d'accès direct à la mémoire DMAC, aux mémoires M, ML. A la réception de l'un de ces signaux de requête, les moyens d'arbitrage ARB fournissent, selon la requête d'accès un signal indiquant que cette requête est acceptée. Ces signaux d'acceptation sont donc REFRESHEN, ou BUSEN ou yEN, ou encore DMAEN, selon la requête d'accès appliquée à l'entrée des moyens d'arbitrage ARB. Les signaux SELA et SELB résultent d'un encodage des signaux de validat-ion de L'accès aux mémoires M ou ML. Ces signaux de validation résultent, euxmêmes, d'un arbitrage des priorités d'accès appliquées aux moyens d'arbitrage ARB. A la réception d'une requête d'accès, les moyens d'arbitrage ARB fournissent aussi un signal CYCLE qui permet de valider le cycle alloué aux mémoires d'échanges M ou d'extension ML. Le signal ONBOARD permet de sélectionner, selon son niveau logique 0 ou 1, soit la mémoire d'échange M, soit la mémoire d'extension ML. Les signaux sont entrelacés comme indiqué sur cette figure. La figure 4 est un chronogramme qui permet de mieux comprendre comment, lorsqu'une requête de rafraîchissement (RFRSHRQ), ou une requête du bus (BUSRQ), ou du microprocesseur (pRO), ou du contrôleur d'accès direct à la mémoire DMAC (DMARQ), est appliquée au moyen d'arbitrage ARB, les moyens de séquencement TMG accusent réception, par les moyens correspondants, des données correspondant à cette requête. Ces signaux d'accusé de réception sont représentés sur la figure par REFRESHDTACK, BUSDTACK, DMADTACK ou CIDTACK. La figure montre l'entrelacement des signaux de requête et d'accusé de réception ; elle montre également comment intervient dans le temps, par rapport à ces signaux, la transmission de données ou d'adresses par les moyens correspondants. La figure 5 est un chronogramme qui permet de mieux comprendre le fonctionnement des moyens d'arbitrage ARB et des moyens de séquencement TMG, lorsque les moyens d'arbitrage ARB ont reçu deux requêtes d'accès presque simultanées, telles que par exemple, une requête de rafraîchissement REFRESHRQ, provenant du générateur de rafraîchissement, et une requête d'accès BUSRQ provenant du bus global BUS. La figure montre l'entrelacement de ces signaux avec le signal REFRESHEN indiquant- un cycle de rafraîchissement pour la mémoire M, le signal BUSEN indiquant que la requête du bus est acceptée, le signal REFRESHDTACK indiquant la fin d'un cycle de rafraichissement, et le signal BUSDTACK indiquant que les données correspondant à la requête du bus sont acceptées ou validées.Cette figure fait également apparaitre Le signal CYCLE validant le cycle des mémoires. La figure 6 est un chronogramme qui permet de mieux comprendre comment s'effectue L'accès à la mémoire d'échanges M lorsque celle-ci reçoit les signaux issus de TMG, celui-ci recevant le signal CYCLE qui valide l'accès mémoire et le signal ONBOARD dont le niveau logique est passé de 1 à 0, indiquant ainsi la sélection de la mémoire M. On voit sur cette figure l'entrelacement des signaux RAS, MW et CAS qui sont appliqués à la mémoire d'échanges M. Ces signaux ont été décrits plus haut. On voit également l'entrelace- ment de ces signaux avec l'un des signaux REFRESHDTACK, BUSDTACK, pDTACK ou DMADTACK selon la requête qui a été appliquée au moyen d'arbitrage ARB. Ces signaux représentent l'acceptation ou la validation des données correspondant à cette requête, par la mémoire d'échange M. La figure 7 est un chronogramme des signaux appliqués à la mémoire d'extension ML, lorsque celle ci a été sélectionnée, via le circuit de séquencement TMG, grâce à un signal ONBOARD dont le niveau logique passe de O à 1, et que le cycle mémoire est validé par un signal CYCLE, tel que représenté sur la figure. La mémoire d'extension ML reçoit alors, en provenance des moyens de séquencement TMG, les signaux MCY, MAS et MW, entrelacés avec les signaux CYCLE et ONBOARD, de la manière représentée sur la figure. La mémoire d'extension ML indique que les données transmises sont acceptées, ou validées, par le signal MDTACK. REVENDICATIONS 1. Module d'échanges de données entre au moins une unité périphérique (8) reliée à ce module (7) et des modules de traitement reliés à ce module et à une ressource commune par un bus global (BUS), ce module d'échanges comprenant une mémoire d'échanges (M ou ML) reliée par un bus mémoires, au bus global, pour assurer le protocole et les transferts de -données entre les modules de traitement et l'unité périphérique (8), l'unité périphérique étant reliée à un contrôleur (DMAC) d'accès direct å la mémoire d'échange, ce contrôleur étant lui même relié au bus mémoires ainsi qu a un processeur (p) de contrôle, caractérisé en ce qu'il comprend en outre une mémoire (ML) d'extension de la mémoire d'échanges, des moyens de séquencement (TMG) reliés aux mémoires d'échanges et d'extension pour séquencer les accès à l'une ou l'autre de ces mémoires, des moyens d'arbitrage (ARB) reliés au bus global (BUS), au processeur de contrôle (p), au contrôleur (DMAC) d'accès direct à la mémoire (M ou ML) et à un générateur de rafraîchissement (22)#, pour arbitrer des requêtes d'accès à L'une ou l'autre des mémoires, ces requêtes provenant du bus global (BUS) ou du processeur de contrôLe (p), ou du contrôleur (DMAC) d'accès direct à la mémoire ou au générateur de rafraîchissement, pour la mémoire d'échange (M), les moyens de séquencement étant reliés aux moyens d'arbitrage (ARB) ainsi qu'à des sorties d'un multiplexeur (MX) ayant des entrées reliées au bus global ainsi qu'à des sorties du contrôleur d'accès direct (DMAC) et du processeur de contrôle (p). 2. Module d'échanges de données, selon La revendication 1, caractérisé en ce que les moyens d'arbitrage (ARB) sont des circuits logiques programmables, les équations logiques écrites dans ces cir cuits assurant La résolution des conflits d'accès et l'allocation de la ressource commune pour les diffe- rentes requêtes d'accès. 3. Module d'échanges de données, selon la revendication 2, caractérisé en ce que les moyens de séquencement (TMG) sont des circuits logiques programmables, des équations logiques écrites dans les circuits des moyens de séquencement et des équations lo- giques écrites dans les circuits logiques des moyens d'arbitrage (ARB), assurant un fonctionnement autonome du contrôleur (DMAC) d'accès direct à la mémoire, vis-à-vis du processeur de contrôle (p), ainsi qu'un fonctionnement non- mutuellement exclusif du processeur de contrôle (p), des modules de traitement et du contrôleur (DMAC) d'accès direct à la mémoire. 4. Module d'échanges de données, selon ta revendication 3, caractérisé en ce que Ces moyens de séquencement (TMG) sont reliés par un bus d'extension local (BUSL) à au moins une.mémoire d'extension (ML), compatible avec le bus d'extension des modules de traitement.