FR 2586150 A1 19870213 FR 8512092 A 19850807 2586 15O Dispositif de transmission de paquets dans un réseau temporel asyn- chrone, et procédé de codage des silences L'invention concerne la transmission de paquets dans un réseau temporel asynchrone. Pour être acheminée, toute information doit être codée, c'est-à-dire être mise sous forme de symboles; la signification de ces symboles est fondamentale mais est une pure affaire de convention entre un émetteur et un récepteur. A cette notion de codage s'ajoute un autre élément qui est le mode de transmission. La transmission en mode paquet est un mode de transmission numérique dans lequel les données numériques à transmettre sont groupées en paquets et associées à l'intérieur de chaque paquet à des informations de routage et de recouvrement d'erreur, la durée entre paquets étant variable et identifiable sans ambiguïté, cette durée correspondant à un silence. En transmission de paquets il est nécessaire d'une part de déli- miter avec précision à la réception les paquets et les silences et d'autre part de prendre en compte, à la réception les données reçues, celles-ci arrivant au rythme de l'horloge distante et étant prises en compte à ce rythme. L'invention a pour but de permettre une délimitation précise des paquets et des silences. L'invention a également pour but une prise en compte simple à la réception, des données reçues permettant une intégration du dispositif effectuant cette prise en compte. L'invention a pour objet un procédé de codage des silences sépa- rant les paquets dans une transmission de paquets, chaque paquet étant constitué de quartets de données délivrés par un émetteur en code Manchester, à destination d'un récepteur, caractérisé par le fait que l'émetteur délivre, pendant les silences et en alternance, deux types de quartets vides inverses l'un de l'autre et comportant chacun quatre bits de valeurs alternées, et que seuls les troisième et quatrième bits de chaque quartet vide comportent une transition médiane selon le code Manchester, un quartet vide d'un premier type ayant un premier bit de niveau 0, un deuxième bit de niveau 1, un troisième bit de valeur 0 et un quatrième bit de valeur 1, un quartet vide d'un deuxième type ayant un 258 6 150 -2- premier bit de niveau 1, un deuxième bit de niveau 0, un troisième bit de valeur 1 et un quatrième bit de valeur O. L'invention a également pour objet un procédé de codage des silen- ces selon la revendication 1, caractérisé par le fait que l'émetteur délivre, à la suite d'un dernier quartet de données d'un paquet, un quartet vide donnant une transition avec ledit dernier quartet de données, ledit quartet vide étant du premier type lorsque le dernier quartet de données se termine par un bit de valeur 0, et du deuxième type lorsque le dernier quartet de données se termine par un bit de valeur 1. L'invention a aussi pour objet un dispositif de transmission de paquets dans un réseau temporel asynchrone, chaque silence séparant deux paquets étant codé selon le procédé de la revendication 2, dispositif comportant un émetteur et un récepteur reliés par une liaison de don- nées acheminant des quartets de données en code Manchester, chaque bit en code Manchester étant constitué par deux demi-bits de valeur diffé- rente, et des quartets vides, caractérisé par le fait que l'émetteur comporte une horloge, un codeur et un circuit émetteur différentiel relié en sortie à la liaison de données, l'horloge délivrant un premier signal d'horloge, un deuxième signal d'horloge obtenu par division par huit du premier signal d'horloge, et un signal de chargement à chaque début d'une première demi-période du deuxième signal d'horloge, que le codeur comporte une mémoire morte, un registre du type parallèle-série piloté par le premier signal d'horloge et recevant sur une entrée chargement le signal de chargement, ledit registre ayant une sortie série reliée au circuit émetteur différentiel, une bascule pilotée par le deuxième signal d'horloge, que la mémoire morte est reliée en entrée à une liaison d'information délivrant en parallèle quatre bits en code NRZ constituant un quartet d'informations, et lesdits quatre bits ayant tous la valeur 0 lors des silences, à une liaison de parité délivrant un bit de parité pour chaque quartet d'information, à une liaison enveloppe délivrant un signal de valeur 1 pendant toute la durée d'un paquet, à l'horloge de laquelle elle reçoit le deuxième signal d'horloge, et à la sortie de la bascule, que la mémoire morte à huit sorties parallèles reliées aux entrées parallèles du registre, la première sortie de la -3- mémoire morte étant également reliée à une entrée de la bascule, la mémoire morte délivrant un quartet de données en code Manchester à chaque quartet d'information reçu et des quartets vides lors des silences, la première sortie de la mémoire morte délivrant un bit dont la valeur correspond au niveau du dernier demi-bit du quartet délivré, que la bascule mémorise ledit bit délivré par ladite première sortie de la mémoire morte et délivre un signal état du dernier demi-bit du quartet, que les quatre bits d'un quartet d'information, le bit de parité, le signal enveloppe, le deuxième signal d'horloge et le signal état du dernier demi-bit constituent une adresse de la mémoire morte, que la mémoire morte délivre, pendant une première demi-période du deuxième signal d'horloge, huit bits correspondant à un quartet de données lors- que le signal enveloppe à la valeur 1, à un premier quartet vide lorsque le signal enveloppe a la valeur O et le signal état du dernier demi-bit a la valeur 1, et un deuxième quartet vide lorsque le signal enveloppe a la valeur 0 et le signal état du dernier demi-bit a la valeur O. L'invention a encore pour objet un dispositif de transmission de paquets dans un réseau temporel asynchrone caractérisé par le fait que le récepteur comporte un décodeur comprenant un registre d'entrée du type série-parallèle, une mémoire morte, un registre de sortie du type paral- lèle-parallèle un compteur, une première une deuxième et une troisième portes OU-NON et une porte OU exclusif, que le registre d'entrée et le compteur ont chacun une entrée horloge reliée à l'entrée du décodeur, que le registre d'entrée a une entrée de données reliée à la ligne de données et huit sorties parallèles reliées à huit entrées parallèles de la mémoire morte pour adressage de ladite mémoire morte, que la mémoire morte a huit sorties parallèles, une première, une deuxième, une troi- sième et une quatrième sorties délivrant chacune un bit d'information d'un quartet d'information et étant reliées à une première, une deuxième, une troisième et une quatrième entrées parallèles du registre de sortie, une cinquième sortie délivrant un signal faute reliée à une cinquième entrée du registre de sortie, une sixième sortie délivrant un signal de silence reliée à une entrée de chacune des première et troisième portes OU-NON, une septième sortie délivrant un signal de silence inversé reliée à une entrée de chargement du compteur, et une -4 - huitième sortie délivrant un signal de parité et reliée à une septième entrée du registre de sortie, que le registre de sortie a huit sorties correspondant chacune à une entrée dudit registre de sortie, les première, deuxième, troisième et quatrième sorties du registre de sortie délivrant les quatre bits du quartet d'information et étant reliées à la liaison de sortie de données, la cinquième sortie étant reliée à la liaison de sortie faute, la sixième sortie étant reliée à la liaison de sortie enveloppe et la septtynme sortie étant reliée à la liaison de sortie de parité, 1a huitième sortie étant reliée à la liaison synchro- nisation, que la première porte OU-NON a une autre entrée reliée à la liaison de sortie synchronisation et une sortie reliée à une entrée de la deuxième porte OU-NON dont une autre entrée est reliée à la liaison de sortie faute, la deuxième porte OU-NON ayant une sortie reliée à une entrée de la porte OU exclusif et à la huitième entrée du registre de sortie, que la porte OU exclusif a une autre entrée portée à un potentiel positif et une sortie reliée à une autre entrée de la troisième porte OUNON dont une sortie est reliée à la sixième entrée du registre de sortie, et que le compteur est relié en sortie à une entrée horloge du registre de sortie, ledit compteur délivrant un deuxième signal d'hor- loge distante obtenu par division par huit du premier signal d'horloge distante reçu par le compteur. Le procédé de codage des silences de l'invention permet une iden- tification immédiate et sans ambigulté de la durée inter-paquets, cette identification étant réalisée par une modification de la règle de codage Manchester; il permet une détection immédiate de la durée inter- pa- quets (silences) et donc du début d'un paquet sans aucune perte d'infor- mation, puisqu'il n'y a aucun algorithme de synchronisation (mot de syn- chronisation) contrairement par exemple au protocole HDB3 o pendant l'exécution de l'algorithme de synchronisation ily a perte d'informa- tion. Autre avantage du procédé de l'invention il n'y a pas d'insertion de zéros contrairement au protocole HDLC; ainsi un paquet ne contient que des informations utiles; de plus aucune configuration de bits à transmettre n'est interdite. Le procédé de l'invention présente également l'avantage de pouvoir 2 5 8 6 1 5 0 - 5 - transmettre en permanence un signal d'horloge lorsqu'il n'y a qu'une ligne entre émetteur et récepteur. Ainsi il n'y a pas de perte de signal d'horloge entre les paquets, ce qui permet de différencier une coupure de ligne d'une absence de paquet. Un autre avantage du procédé de l'invention réside dans le fait que les motifs de délimitation des paquets, appelés quartets vides, présen- tent une composante continue nulle, comme les quartets de données d'un paquet qui sont en code Manchester, ce qui permet la transmission des paquets sur une grande distance. De plus les informations à transmettre étant constituées par quartets d'information, c'est-à-dire par ensembles de quatre bits d'information, la vérification du nombre de bits d'un paquet constitue une protection supplémentaire contre les erreurs. Il est également possible de transmettre des paquets de taille variable séparés par des durées inter-paquets également variables. L'invention va être décrite à l'aide d'exemples de réalisation illustrés par les figures annexées dans lesquelles: - la figure 1 est un schéma général d'un dispositif de transmission selon l'invention, - la figure 2 représente le circuit d'horloge de la figure 1, - la figure 3 représente le codeur de la figure 1, - la figure 4 représente en A) un bit de valeur "1" et en B) un bit de valeur "0" en code Manchester, - la figure 5 représente deux types de quartets vides QV1 et QV2 selon l'invention, - la figure 6 représente en A) un quartet vide imité "QV1" et en B) un quartet vide imité "QV2" lors d'une transmission de paquets, - la figure 7 est un diagramme de signaux du codeur de la figure 3, - les figures 8 et 9 donnent le contenu de la mémoire du codeur de la figure 3, - la figure 10 représente le circuit de choix de la phase du signal d'horloge de la figure 1, - la figure 11 est un diagramme de signaux du circuit de la figure 10, - la figure 12 représente le circuit de reconstitution du signal d'hor- loge de la figure 1, - la figure 13 est un diagramme de signaux du circuit de la figure 12, - 6 - - la figure 14 représente le décodeur de la figure 1, - la figure 15 est un diagramme de signaux de la figure 14, - la figure 16 donne le contenu de la mémoire du décodeur de la figure 14, - la figure 17 représente le circuit de détection de perte du signal d'horloge de la figure 1, - la figure 18 est un diagramme de signaux du circuit de la figure 17, - la figure 19 est un diagramme de signaux du décodeur de la figure 14 dans le cas d'une imitation d'un quartet vide. La figure 1 représente schématiquement un dispositif de transmis- sion de paquets de l'invention comprenant un émetteur 1 et un récep- teur 2, reliés par une liaison horloge 3 et une liaison de données 4, ces deux liaisons étant bifilaires. La liaison horloge 3 sert à la transmission du signal ayant par exemple une fréquence de 16 MHz. L'émetteur 1 comprend une horloge 5, un codeur 6 et un émetteur différentiel 7. Le codeur 6 reçoit de l'horloge un signal de charge- ment CH, un signal d'horloge H16, à la fréquence de 16 MHz et deux autres signaux d'horloge H2 et H2, inverses l'un de l'autre et ayant une fré- quence de 2 MHz. Le codeur est relié en entrée à un circuit, non représenté, qui délivre les informations à transmettre; le codeur est relié à ce circuit par une liaison information 8 qui est une liaison parallèle à quatre lignes, une liaison de parité 9, et une liaison enveloppe 10. La liaison information 8 délivree des quartets constitués chacun par quatre bits 0, 1, 2, 3 en parallèle, la liaison de parité 9 délivre un bit de parité relatif au quartet constitué par les bits 0, 1, 2, 3, et la liaison enveloppe 10 délivre un signal enveloppe de valeur 0 en l'absence d'informations et de valeur 1 en présence d'informations. La liaison information 8 délivre en parallèle à ltémetteur quatre bits d'information en code NRZ (non retour à zéro) qui constituent un quartet d'informations. A chaque quartet reçu l'émetteur délivrera, en code Manchester, des données que par commodité on appelera quartet de données, puisque correspondant à un quartet d'informations reçu, et de même durée que celui-ci. De même les silences séparant deux paquets de 258 6 150 -7- données seront codés en "quartets" par l'émetteur et appelés quartets vides, ces quartets vides ayant même durée que les quartets de données émis par l'émetteur. Le codeur est relié en sortie au circuit délivrant les informa- tions à l'émetteur par une liaison faute de parité 11 sur laquelle il délivre un signal faute de parité FP. L'émetteur différentiel 7 est relié en entrée à l'horloge 5 de laquelle il reçoit le signal d'horloge H16, et à la sortie du codeur 6 par une ligne 12 par laquelle il reçoit en série des données ICB à transmettre, ces données étant constituées de quartets de données et de quartets vides correspondant aux silences séparant deux paquets; l'émetteur différentiel est relié en sortie à la liaison horloge 3 qui transmet le signal d'horloge H16, et à la liaison de données qui transmet les données ICB reçues du codeur 6. Le récepteur 2 comprend un récepteur différentiel 15, un circuit de choix de la phase du signal d'horloge 16, un circuit de reconstitution du signal d'horloge 17, un décodeur 18, et un circuit de détection de perte du signal d'horloge 19. Le récepteur différentiel 15 est relié en entrée à la liaison horloge 3 et à la liaison de données 4; il est relié en sortie, par une ligne horloge 20, au circuit de choix de la phase du signal d'horloge 16; il est également relié en sortie, parune ligne de données 21 sur laquelle il délivre des données D qui correspondent aux données ICB délivrées par le codeur de l'émetteur, au circuit de choix de la phase du signal d'horloge 16, au circuit de reconstitution du signal d'horloge 17 et au décodeur 18. Le décodeur 18 a une entrée 22 reliée, soit à la sortie 23 du circuit 16, soit à la sortie 24 du circuit 17. En effet l'émetteur 1 et le récepteur 2 peuvent être reliés par les deux liaisons d'horloge et de données 3 et 4, et dans ce cas le circuit de reconstitution du signal d'horloge 17 est superflu, ou par la seule liaison de données 4, ce qui nécessite alors la reconstitution du signal d'horloge par le circuit 17, le circuit de choix de la phase du signal d'horloge 16 étant alors superflu. Dans la pratique l'homme de l'art choisit le type de transmis- sion, une seule liaison de données 4 ou deux liaisons, une liaison -8- d'horloge 3 et une liaison de données 4; ce choix étant fait le récep- teur ne comporte alors que l'un des cireuits 16 ou 17. Bien entendu le récepteur 2 peut comporter les deux circuits 16 et 17, ce qui permet de relier l'émetteur 1 et le récepteur 2 par une seule liaison de données 4 ou par deux liaisons 3 et 4; l'entrée 22 du décodeur est alors reliée, par exemple par strap, un soit à la borne de sortie 23 du circuit 16, soit à la borne de sortie 24 du circuit 17, en fonction du choix du type de transmission entre émetteur et récepteur. L'entrée 22 du décodeur reçoit un signal d'horloge distante HD16 soit du circuit 16, soit du circuit 17. Le décodeur 18 est relié en sortie à une liaison de sortie de données 25 qui délivre en parallèle les quatre bits de données, à une liaison de sortie de parité 26, à une liaison de sortie enveloppe 27, àa une liaison de sortie faute 28, et à une liaison de sortie synchronisa- tion 29. Le circuit de détection de perte du signal d'horloge 19 est relié à l'entrée 22 du décodeur 18 et reçoit le signal d'horloge distante HD16; le circuit 19 reçoit également des signaux d'horloge locale HL16 et HL16 d'une horloge locale, non représentée, de fréquence 16 MHz. Le circuit 19 est relié en sortie à une liaison de sortie perte d'horloge 30. Comme indiqué précédemment l'émetteur délivre des quartets en code Manchester. La figure 4 représente en A) un bit de valeur 1 et en B) un bit de valeur 0, codés selon ce code; chaque bit présente donc une transition médiane, et un bit de valeur 1 est représenté par un niveau 1 pendant une durée de 1/2 bit suivi par un niveau 0 pendant une durée de 1/2 bit, et un bit de valeur 0 est représenté par un niveau 0 pendant une durée de 1/2 bit suivi par un niveau 1 d'un durée de 1/2 bit. En l'absence de données, il est prévu, selon l'invention de transmettre des quartets vides, en utilisant deux configurations alternées de quartets vides, QV1 et QV2, comme représenté figure 5. Dans chacune de ces deux configurations les bits 1 et 2 ne comportent pas de transition médiane, et cette particularité rend les configurations de quartets vides QV1 et QV2 quasi inimitables. Un quartet QV1 selon la première configuration est constitué par -9- un premier bit de niveau 0, un deuxième bit de niveau 1, un troisième bit de valeur O et un quatrième bit de valeur 1; un quartet vide QV2 selon la deuxième configuration est constitué par un premier bit de niveau 1, un deuxième bit de niveau 0, un troisième bit de valeur 1 et un quatrième bit de valeur O; les troisièmes et quatrièmes bits des quartets vides QV1 et QV2 sont en code Manchester, et ont donc une transition médiane. Les deux configurations-de quartets vides QV1 et QV2, figure 5 sont utilisées de telle sorte qu'à la fin d'un paquet et selon la valeur du dernier bit du paquet, donc du dernier quartet de ce paquet, on ait une transition lors du passage à un quartet vide. Ainsi lorsque le dernier bit du paquet a la valeur 1 on utilise le deuxième type de quartet vide QV2 et lorsque le dernier bit du paquet a la valeur O on utilise le premier type de quartet vide QV1. Dans ces conditions et selon la composition du dernier quartet du paquet, c'est-à-dire selon les valeurs des quatre bits de ce quartet il peut se présenter une imitation d'un quartet vide QV1 ou QV2. La courbe A de -figure 6 représente une imitation d'un quartet vide "QV2", la courbe B représentant une imitation d'un quartet vide "QV1", et l'on observe qu'un quartet vide imité "QV1" ou "QV2" est constitué de 1/2 bits du dernier quartet de données D et de 1/2 bits du quartet vide qui suit ce dernier quartet de données. Ces imitations d'un quartet vide, qui ne sont pas fréquentes puisque dépendant du dernier quartet d'un paquet, ne sont pas préjudiciables au bon fonctionnement du décodeur, comme cela est précisé plus loin. Les quartets vides QV1 et QV2 n'ont pas de composante continue, comme c'est également le cas des quartets de données en code Manchester. Il est possible d'avoir deux configurations de quartets vides ini- mitables, mais ils n'ont pas l'avantage d'avoir une composante continue nulle. Dans la première configuration, dérivée du premier quartet vide QV1 représenté figure 5, le bit 2 est un bit de valeur 1, avec transition médiane, les autres bits étant identiques; dans la deuxième configura- tion, dérivée du quartet vide QV2 représenté figure 5, le bit 2 est un bit de valeur O avec transition médiane. Ces deux configurations, déri- vées des quartets vide QV1 et QV2 de la figure 5 ne seront pas retenues en raison de leur composante continue non nulle. La figure 2 représente l'horloge 5 de la figure 1. L'horloge - 10 - comprend essentiellement un oscillateur 35, un compteur 36 et une bas- cule 37 de type D. La sortie de l'oscillateur est reliée à un inverseur 38 dont la sortie est reliée d'une part à une entrée horloge de la bascule 37 et d'autre part à un inverseur 39; la sortie de l'inverseur 39 est reliée à une entrée horloge du compteur et au codeur 6 de la figure 1. L'inverseur 38 délivre un signal d'horloge H16 et l'inverseur 39 délivre un signal d'horloge H16. Le compteur 36 délivre sur une première sortie un signal d'hor- loge H8, de fréquence 8 MHz, sur une deuxième sortie un signal d'hor- loge H4 de fréquence 4 MHz, et sur une troisième sortie un signal d'hor- loge H2 de fréquence 2 MHz. Une porte ET40 a une entrée reliée à la première sortie du comp- teur, une autre entrée reliée à la deuxième sortie du compteur, et une sortie reliée à une entrée d'une autre porte ET41 dont une autre entrée est reliée par un inverseur 42 à la troisième sortie du compteur. La sortie de la porte ET41 est reliée à une entrée de donnée de la bascule 37 qui délivre en sortie le signal de chargement CH à destina- tion du codeur 6, de période égale à celle du signal d'horloge H2. la troisième sortie du compteur 36 et la sortie de l'inverseur 42 délivrent respectivement les signaux d'horloge H2 et H2 à destination du codeur, l'inverseur 39 délivrant également le signal d'horloge H16 à destination du codeur. - La figure 3 représente le codeur 6 de la figure 1; ce codeur comprend une mémoire morte 45, un registre parallèle-série 46, et deux bascules 47, 48, de type D. La mémoire morte est reliée en entrée à la liaison de données 8 qui délivre en parallèle quatre bits "0", "1", "2", "3", d'un quartet en code NRZ, à la liaison de parité 9 délivrant le signal de parité PAR qui donne la parité de chaque quartet, à la liaison enveloppe 10 délivrant le signal d'enveloppe ENV de valeur 1 pendant toute la durée d'un paquet, à l'horloge 5 de laquelle elle reçoit le signal d'horloge H2, et à une ligne 49 reliée à la sortie de la bascule 47 de laquelle elle reçoit un signal DOM, état du dernier 1/2 bit de chaque quartet de données délivré par la mémoire morte. La mémoire morte 45 a huit sorties parallèles DO à D7 reliées au registre paral - 11 - lèle-série 46. La sortie DO de la mémoire morte est également reliée à une entrée données des bascules 47 et 48. Le registre 46 est relié à l'horloge 5 de laquelle il reçoit le signal d'horloge H16 et le signal de chargement CH. La sortie série du registre 46 est reliée par la ligne 12 à l'émetteur différentiel 7. La bascule 47 a son entrée horloge reliée à l'horloge 5 de laquelle elle reçoit le signal d'horloge H2; la bascule 48 a son entrée horloge reliée à l'horloge 5 de laquelle elle reçoit le signal d'horloge H2. La figure 7 est un diagramme de signaux du codeur 6. On voit sur le diagramme qu'un quartet de données, ou qu'un quartet vide, a une durée égale à une période du signal d'horloge H2 qui divise chaque temps quartet en deux temps; un premier temps lorsque le signal H2 a la valeur O et un deuxième temps lorsque le signal H2 a la valeur 1. Pendant le premier temps, H2 = O, la mémoire 45 code: - si le signal enveloppe ENV a la valeur 1, le quartet d'infor- mation reçu et délivre les bits correspondants sur les sor- ties DO à D7; - si le signal enveloppe ENV a la valeur 0, le quartet de silence QV1 (00110110) si le signal DOM a la valeur 1, ou le quartet silence QV2 (11001001) si le signal DOM a la valeur O, et délivre les bits correspondants sur les-sorties DO à D70. Les huit bits, sorties DO à D7, qui constituent chacun un demi-bit du code Manchester, sont chargés en parallèle dans le registre 46 pour y être décalés au rythme du signal H16; le bit de la sortie DO qui corres- pond au dernier 1/2 bit du quartet délivré par la mémoire, est également mémorisé par la bascule 47 qui délivre le signal DOM. Les huit bits délivrés en série constituent l'information ICB qui est transmise par l'émetteur différentiel 7 au récepteur 2. Pendant le deuxième temps, H2 = 1, la mémoire 45 décode le signal de parité PAR qui donne la parité du quartet reçu, et délivre sur la sortie DO un bit de valeur O si la parité est bonne et de valeur 1 si la parité est mauvaise; ce bit est mémorisé par la bascule 48 qui délivre sur la liaison faute de parité 11 le signal FP faute de parité à desti- nation du circuit qui délivre les paquets à l'émetteur. Les figures 8 et 9 donnent le contenu de la mémoire morte 5 du 258 6 150 - 12 - codeur. Dans ces figures la colonne ADB est celle des adresses de la mémoire en binaire; ces adresses sont données par les bits 0, 1, 2, 3, le signal enveloppe ENV, le signal DOM, le signal de parité PAR, et le signal d'horloge H2 à l'entrée de la mémoire morte; la colonne ADH donne l'adresse des mots en code hexadécimal, et la colonne DM donne le contenu des mots en code hexadécimal. Les ensembles d'adresses I, II, III, IV et V correspondent: - pour l'ensemble I, aux décodage des bits des quartets d'un paquet de données, pour l'ensemble II au décodage en l'absence de paquet à transmettre, donc pendant le silence qui sépare deux paquets. On remarquera que les adresses correspondantes concernent les quartets vides QV1 et QV2; lorsque le signal DOM a la valeur 1 la mémoire délivre le quartet vide QV1 et lorsque le signal DOM a la valeur O la mémoire délivre le quartet vide QV2, - pour l'ensemble III au décodage du signal de parité PAR, lors de la transmission d'un paquet et que la mémoire délivre alors un bit DO de valeur O indiquant que la parité est bonne, pour l'ensemble IV au décodage du signal de parité PAR lors de la transmission d'un paquet et que la mémoire délivre alors un bit DO de valeur 1 indiquant que la parité est mauvaise, - pour l'ensemble V au décodage du signal de parité PAR lors des silences (ENV =0) c'est-à-dire en l'absence de paquets. On remarquera que dans les ensembles I et II, le signal d'horloge H2 a la valeur O et que dans les ensembles III, IV, V, ce signal a la valeur 1, ce qui correspond aux deux demi-temps du signal d'horloge H2. La figure 10 représente le circuit de choix de la phase du signal d'horloge 16 de la figure 1, la figure ii étant un diagramme de signaux en différents points de la figure 10. Le circuit de la figure 10 comprend quatre bascules 55, 56, 57, 58, de type D, deux portes OU exclusif 59, 60 et deux inverseurs 61, 62, en série. La porte OU exclusif 59 a une entrée reliée par la ligne horloge 20 à une sortie du récepteur différentiel 15 de la figure 1, et une autre entrée reliée à la sortie directe de la bascule 58. La sortie de la porte - 13 - OU exclusif 59 délivre un signal d'horloge distante HD16 et est reliée à une entrée horloge les bascules 55 et 57, à l'inverseur 61, et à la borne de sortie 23 du circuit de choix. La bascule 55 a une entrée de données reliée par la ligne de données 21 à une autre sortie du récepteur différentiel 15 de la figure 1, et une sortie directe reliée à une entrée de la porte OU exclusif 60. La bascule 56 a une entrée de données reliée à la ligne de données 21, une entrée horloge reliée à la sortie de l'inverseur 62 lui même relié à la sortie de l'inverseur 61, et une sortie directe reliée à une autre entrée de la porte OU exclusif 60. La bascule 57 a une entrée de données reliée à la sortie de la porte OU exclusif 60 et une sortie directe reliée à l'entrée horloge de la bascule 58, celle-ci ayant une entrée de données et une sortie inverse reliées entre elles. La figure 11 est un diagramme de signaux en différents points de la figure 10. Dans cette figure 11 la courbe D est relative aux données sur la ligne de données 21, la courbe HD16 représente le signal d'horloge distante appliqué aux bascules 55 et 57, la courbe B1 représente le signal d'horloge appliqué à la bascule 56, les courbes B2 et B3 repré- sentent les signaux délivrés par les bascules 55 et 56, respectivement, la courbe B4 représente le signal de sortie de la porte OU exclusif 60, la courbe B5 représente le signal appliqué sur l'entrée horloge de la bascule 58, et la courbe B6 représente le signal délivré par la bascu- le 58 sur sa sortie directe. Le circuit de choix de la phase du signal d'horloge est utilisé dans le récepteur lorsque le signal d'horloge et les données sont ache- minés sur des supports différents, à partir d'un même émetteur; il y a donc, dans ce cas égalité stricte des rythmes d'émission, mais il n'est pas imposé une mise en phase des signaux émis sur les deux supports, c'est-à-dire la ligne d'horloge 20 et la ligne de données 21. De ce fait le récepteur (figure 1) doit comporter le circuit de choix de la phase du signal d'horloge 16, représenté figure 10, circuit qui doit fonctionner qu'elle que soit la différence de phase entre le signal d'horloge et le signal de données. La porte OU exclusif 59 délivre un signal d'horloge distante HD16 qui permet l'échantillonnage du signal de données D par les bascules 55 et 56, le signal d'horloge HD16 étant appliqué directe- 258 6 150 - 14 - ment à la bascule 55, et à travers les inverseurs 61, 62 à la bascu- le 56; de ce fait, le signal d'horloge B1 est retardé par rapport au signal d'horloge distante HD16, ce retard étant intoduit par les temps de commutation des inverseurs. Lorsque les signaux B2 et B3 ont tous les deux la valeur 0, ou tous les deux la valeur 1, le signal B4 a la valeur 0. Sur la figure 11 le front montant F1 du signal d'horloge dis- tante HD16 se produit lorsque le signal de données D a encore la valeur 0, et le signal B2 reste à zéro, en supposant qu'il avait cette valeur. Le signal B1 a son front montant lorsque le signal de données D a la valeur 1, et le signal B3 passe à la valeur 1. Le signal B4 passe à la valeur 1 puisque les signaux B2 et B3 ont des valeurs différentes. Sur le front montant F2 du signal HD16 appliqué à la bascule 57, le signal B5 passe à la valeur 1 et le signal B6 passe également à la valeur 1 sous l'action du signal B5 appliqué à la bascule 58. Le front montant F2 ayant lieu alors que le signal de données D a la valeur 1, le signal B2 passe a la valeur 1, et les signaux B2 et B3 ayant tous deux la valeur 1, le signal B4 reprend la valeur O; le signal B1 passant à la valeur 1, avec un décalage par rapport au front F2, le signal B3 passe à la valeur 0, et le signal B4 ne prend la valeur 1. Le signal B6 ayant pris la valeur 1, la porte OU exclusif 59 délivre un signal HD16 de valeur O. Le Anal B' 1J- ' la ver 'cAû eena d i L'horlogte distante HD16 va se traduire en sortie de la porte OU exclusif 59 par un front montant F3 du signal d'horloge distante HD16. Ce front montant fait passer le signal B2 à la valeur 0 puisque le signal de données D a la valeur O; le front montant du signal B1 ne fait pas charger le signal B3 de valeur puisqu'il avait déjà la valeur O; les signaux B2 et B3 ayant la valeur 0, le signal B4 passe à la valeur 0. Le signal B5 ne change pas de valeur car le signal B4 avait encore la valeur I lors du front montant F3 du signal d'horloge distante HD16 appliqué à la bas- cule 57. Lors du front montant F4 du signal d'horloge distante HD16, le signal B5 passe à la valeur O puisque le signal B4 a la valeur 0, mais cela ne provoque pas de changement de valeur du signal B6. On voit donc que lorsque les fronts montants F1 et F2 du signal d'horloge distan- 2586 15 0 - 15 - te HD16 (donc du signal d'horloge H16 provenant de l'émetteur) sont très proches d'une transition du signal de données D le circuit de choix de la phase du signal d'horloge, figure 10, provoque une inversion du signal d'horloge H16 qu'il reçoit, cette inversion, front F3 de la figure 11, se traduisant par un changement de front du signal d'horloge distan- te HD16 en sortie de la porte OU exclusif 59, ce signal d'horloge dis- tante HD16 étant délivré par ledit circuit à sa sortie 23. La transmission séparée du signal d'horloge n'est utilisable que pour une gigue différentielle faible, c'est-à-dire à faible distance, quelques dizaines de mètres entre l'émetteur et le récepteur; pour des distances supérieures on utilise une transmission sur une seule liaison. Dans le cas o l'émetteur délivre un signal d'horloge H16 prati- quement en phase avec le signal de données, la gigue acceptable sera de l'ordre de 8 ns, quel que soit le front montant sélectionné, ce chiffre tenant compte des temps de commutation des portes et bascules du circuit représenté figure 10. Il est possible d'admettre une gigue plus impor- tante, de l'ordre de 23 ns si l'émetteur délivre un signal d'horloge H16 en quadrature avec le signal de données. Dans la figure 11, le signal d'horloge distante HD16 en sortie de la porte OU exclusif est pratique- ment en phase avec le signal de données D, avant inversion du front montant; ce signal HD16 reproduisant le signal H16 délivré par l'émet- teur. La figure 12 représente le circuit de reconstitution du signal d'horloge 17 de la figure 1, la figure 13 étant un diagramme de signaux en différents points de la figure 12. Le circuit de la figure 12 comporte une ligne à retard 65, deux porte OU exclusif 66, 67, une porte OU-NON 68, et une résistance 69. La ligne à retard 65 est reliée en entrée à la ligne de données 21 (figure 1) par laquelle elle reçoit des données D, et comporte des sorties 30, 60, 90, 100 nanosecondes, le signal reçu étant retardé par pas de 30 ns-. La porte OU exclusif 66 est reliée en entrée aux sorties 60 ns et 90 ns de la ligne à retard et en reçoit les signaux DR60 et DR90 qui correspondent au signal de données D retardé de 60 ns et 90 ns. La porte OU exclusif 67 est reliée en entrée à la sortie 30 ns de la ligne à retard et à la ligne de données 21, et reçoit le signal de données D et un signal DR30 qui correspond au signal 2 58 6 1 5 0 - 16 - de données D retardé de 30 ns. La porte OU-NON 68 est reliée en entrée à la sortie des portes OU exclusif 66, 67, et sa sortie est reliée à la borne de sortie 24 et délivre le signal d'horloge distante HD16. Dans la figure 13 les cour- bes sont relatives aux signaux en différents points du circuit de la figure 12; les courbes S1 et S2 sont respectivement les signaux sortant des portes OU exclusif 66, 67. La figure 14 représente le décodeur.18 de la figure 1. Ce décodeur est constitué par un registre d'entrée série-parallèle 75, une mémoire morte 76 d'une capacité de 256 mots de 8 bits, d'un registre de sor- tie 77 à entrées et sorties parallèles, de trois portes OU-NON 79, 80, 82 et d'une porte OU exclusif 81. Le registre d'entrée 75 a une entrée horloge reliée à la borne d'entrée 22 (figure 1), elle-même reliée soit à la borne de sortie 23 du circuit de choix de la phase du signal d'horloge 16, soit à la borne de sortie 24 du circuit de reconstitution du signal d'horloge 17; l'entrée horloge du registre 75 reçoit donc le signal d'horloge distante HD16 de l'un des circuits 16 ou 17. Le registre d'entrée 75 a une entrée série reliée à la ligne de données 21, figure 1, de laquelle il reçoit le signal de données D. Le registre d'entrée 75 a huit sorties parallè- les AO à A7 reliées chacune à une entrée de la mémoire morte 76, laquelle a huit sorties parallèles, MO à M7; les sorties M0 à M3 délivrent les bits 0, 1, 2 et 3 en code NRZ la sortie M4 délivre un signal de faute, f, les sorties M5 et M6 délivrent des signaux de silence sil et sil, et la sortie M7 délivre un signal de parité, par. Le registre de sortie 77 a huit entrées parallèles DO à D7; les entrées DO à D4 sont reliées aux sorties MO à M4 de la mémoire morte 76; l'entrée D6 est reliée à la sortie M7 de la mémoire morte; l'entrée D5 est reliée à la sortie de la porte OU-NON 82 de laquelle elle reçoit un signal enveloppe, env; l'entrée D7 est reliée à la sortie de la porte OU-NON 80. Le registre de sortie 77 délivre sur ses huit sor- ties parallèles, qui correspondent aux entrées DO à D7, les bits bO, bl, b2, b3, le signal faute F, le signal enveloppe ENV, le signal de parité PAR et un signal de synchronisation SYN. La porte OU-NON 79 a une entrée reliée à la sortie M5 de la mémoire morte et une autre entree 258 6 15 0 - 17 - reliée à la sortie du registre de sortie 77 qui délivre le signal de synchronisation SYN. La porte OU-NON 80 a une entrée reliée à la sortie du registre de sortie 77 qui délivre le signal faute F et une autre entrée reliée à la sortie de la porte OU-NON 79. La porte OU exclusif 81 a une entrée reliée à la sortie de la porte OU-NON 80 et une autre entrée reliée à un potentiel positif +5V. La porte OU-NON 82 a une entrée reliée à la sortie de la porte OU exclusif 81 et une autre entrée reliée à la sortie M5 de la mémoire morte 76. Le compteur 78 a une entrée chargement CH reliée à la sortie M6 de la mémoire morte et une entrée horloge reliée à la borne d'entrée 22; le compteur a trois sortie QO, Q1, Q2 qui délivrent respectivementles signaux d'horloge HD8, HD4, H2 par division par 2, 4, 8 du signal d'horloge distante HD16; la sortie Q2 est reliée à une entrée horloge du registre de sortie 77. La figure 15 est un diagramme de signaux de la figure 14. La figure 16 donne le contenu de la mémoire morte 76 du décodeur; les colonnes AH et AB sont celles des adresses de la mémoire morte 76 en hexadécimal pour la colonne AH et en binaire pour la colonne AB; les colonnes DB et DH sont relatives au contenu des mots de la mémoire morte en binaire et en hexadécimal; l'ensemble I regroupe les adresses reçues sans faute. On remarquera que les adresses AH correspondent au contenu DM des mots des ensembles I et II de la figure 8, le contenu de ces mots étant les données délivrées par la mémoire morte de l'émetteur. Dans le diagramme de la figure 15 on a supposé que le décodeur délivrait un signal faute F et que ce signal disparaissait, passant de la valeur 1 à la valeur O. Le premier quartet vide QV1 étant délivré par la mémoire morte 76, le signal de silence sil, passe à la valeur 1 à la fin du quartet vide, et le signal de synchronisation SYN prend la valeur 1 sur le front montant du signal d'horloge HD2. A réception du premier quartet de données Q1 la mémoire morte délivre sur ses sorties MO à M7 les bits de signaux correspondant au mot adressé par ce premier quartet, et le registre de sortie 77 délivre, sur front positif F1 du signal d'horloge HD2, figure 15, le signal ENV, les bits bO, bl, b2, b3, le signal de parité PAR; le signal faute F reste à la valeur O puisque le premier quartet reçu est bon. A réception du deuxième quartet de données Q2, le registre de sortie 77 délivre, sur le 258 6 150 - 18 - front positif F2 du signal d'horloge HD2, les signaux correspondant au mot de la mémoire morte adressé par ce deuxième quartet. Si, comme représenté figure 15, à titre d'exemple, le deuxième quartet est suivi, d'un quartet vide, au front positif F3 du signal d'horloge HD2 le signal enveloppe prend la valeur 0, ainsi que les bits bO, bl, b2, b3; le signal de parité PAR reste à O. Les quartets de données reçus étant bons, le signal de synchronisation SYN reste à la valeur 1; s'il y avait faute, le signal faute F délivré par le registre de sortie 77 agissant sur la porte OU-NON 80, figure 14, 1e signal de synchronisation en sortie de ladite porte OU-NON prendrait la valeur O, de m8me que le signal de synchronisation SYN en sortie du registre de sortie 77. On a indiqué précédemment qu'une imitation des quartets vides n'était pas préjudiciable au bon fonctionnement du récepteur; ceci va être explicité à l'aide de la figure 19 qui représente le signal de données D, le signal d'horloge HD2, et le signal de silence sil délivré par la sortie M6 de la mémoire morte 76 du décodeur de la figure 14, dans le cas d'une imitation d'un quartet vide du premier type, cette imitation étant référencée "QV1" figure 19. Le signal de silence sil a toujours la valeur 1 lorsque les données D reçues sont relatives à des quartets de données; il prend la valeur 0, à la fin de chaque quartet vide, pendant une période du signal d'horloge distante HD16, et reprend ensuite la valeur 1. Sur la figure 19 le signal de silence sil passe donc, normale- * ment à la valeur 0 à la fin des quartets vides QV2 et QV1. Dans le cas représenté d'une imitation d'un quartet vide, le signal de silence sil passe aussi en G à la valeur 0, c'est-à-dire à la fin du quartet vide imité "QV1, alors qu'il devrait conserver la valeur 1. Le signal de silence sil étant appliqué à l'entrée chargement du compteur 78, celui-ci est forcé à la valeur 1 chaque fois que le signal de silence sil passe à la valeur 0, ce qui permet, en fonctionnement normal, une bonne synchronisation du signal d'horloge HD2 avec signal de données D. Lorsque le signal de silence sil passe en G à la valeur O le compteur 78 est forcé à 1, et le signal d'horloge HD2 reste à la valeur 1; il ne reprend la valeur 0 qu'au bout de quatre périodes du signal d'horloge distante HD16, pour passer ensuite normalement à la valeur 1 à la période suivante. On voit donc qu'une imitation d'un quartet vide se - 19 - traduit par une perturbation du rapport cyclique du signal d'horloge HD2 au cours d'une période, mais qu'il n'y a pas perturbation des fronts positifs de ce signal d'horloge; comme le registre de sortie 77 est chargé sur les fronts positifs du signal d'horloge HD2, son fonctionne- ment n'est pas perturbé par une imitation d'un quartet vide. Bien que l'on ait représenté figure 19 une imitation d'un quartet vide QV1, une imitation d'un quartet vide QV2 se traduirait de la même façon par une perturbation du signal de silence sil, donc du signal d'horloge HD2, ces perturbations étant sans conséquence sur le fonctionnement du registre de sortie 77. La figure 17 représente le circuit de détection de perte du signal d'horloge 19 de la figure 1. Ce circuit comprend cinq bascules 84, 85, 86, 87, 88, de type D, deux portes OU exclusif 89, 90 et une porte ET 91. La bascule 84 a une entrée horloge reliée à l'entrée 22 du déco- deur 18, et reçoit le signal d'horloge distante HD16; son entrée de données est reliée à sa sortie inverse, et sa sortie directe délivre un signal d'horloge HD8 et est reliée à l'entrée de données de la bascule 85; la bascule 84 fonctionne donc en diviseur par deux. La bascule 85 reçoit sur une entrée horloge un signal d'horloge locale HL16. La bascule 87 a une entrée de données reliée à la sortie directe de la bascule 84 et en reçoit le signal d'horloge HD8, et une entrée horloge qui reçoit un signal d'horloge locale inversé HL16. L'horloge locale fait partie du récepteur 2 de la figure 1 o elle n'est pas représentée; elle délivre des signaux d'horloge locale HL16 et HL16, inverse l'un de l'autre, de fréquence 16 MHz, c'est-à-dire de même fréquence que celle de l!horloge 5 de l'émetteur. La bascule 86 a une entrée de données reliée à la sortie directe de la bascule 85 et une entrée horloge qui reçoit le signal d'horloge locale HL16. La porte OU exclusif 89 a une entrée reliée à la sortie directe de la bascule 85 et une entrée reliée à la sortie inverse de la bascule 86. La bascule 88 a une entrée de données reliée à la sortie directe de la bascule 87 et une entrée horloge qui reçoit le signal d'horloge locale inversé HL16. La porte OU exclusif 90 à une entrée reliée à la sortie directe de la bascule 87 et une entrée reliée à la sortie inverse de la bascule 88. La porte ET91 a une entrée reliée à la sortie de la porte OU exclusif 89 et - 2586150 - 20 - une entrée reliée à la sortie de la porte OU exclusif 90; sa sortie délivre un signal perte du signal d'horloge PHD. La figure 18 est un diagramme de signaux de la figure 17. Les bascules 85 et 86 mémorisent une période du signal d'horloge HD8 et sont pilotées par les fronts positifs du signal d'horloge locale HL16. Les bascules 87 et 88 mémorisent une période du signal d'horloge HD8 et sont pilotées par les fronts positifs du signal d'horloge localeinversé -HL16, qui correspondent aux fronts négatifs du signal d'horloge locale HL16. En présence du signal d'horloge HD8 les signaux S1 et S2 en sortie des portes OU exclusif 89, 90 ont la valeur 0. Suite à une perte du signal d'horloge HD8, point P de la figure 18, le signal Sl prend la valeur 1 sur le front positif du signal d'horloge locale HL16, le signal S2 prend la valeur! sur le front positif du signal d'horloge inversé HL16, et la porte ET 91 délivre le signal perte du signal d'horloge PHD. - 21 - REVENDICATIONS 1/ Procédé de codage des silences séparant les paquets dans une transmis- sion de paquets, chaque paquet étant constitué de quartets de données délivrés par un émetteur en code Manchester, à destination d'un récep- teur, caractérisé par le fait que l'émetteur délivre, pendant les silences et en alternance, deux types de quartets vides (QV1, QV2) inverses l'un de l'autre et comportant chacun quatre bits de valeurs alternées, et que seuls les troisième et quatrième bits de chaque quartet vide comportent une transition médiane selon le code Manchester, un quartet vide d'un premier type (QV1) ayant un premier bit de niveau 0, un deuxième bit de niveau 1, un troisième bit de valeur O et un quatrième bit de valeur 1, un quartet vide d'un deuxième type (QV2) ayant un premier bit de niveau 1, un deuxième bit de niveau 0, un troisième bit de valeur 1 et un quatrième bit de valeur 0. 2/ Procédé de codage des silences selon la revendication 1, caractérisé par le fait que l'émetteur délivre, à la suite d'un dernier quartet de données d'un paquet, un quartet vide donnant une transition avec ledit dernier quartet de données, ledit quartet vide étant du premier type lorsque le dernier quartet de données se termine par un bit de valeur O, et du deuxième type lorsque le dernier quartet de données se termine par un bit de valeur 1. 3/ Dispositif de transmission de paquets dans un réseau temporel asyn- chrone, chaque silence séparant deux paquets étant codé selon le procédé de la revendication 2, dispositif comportant un émetteur (1) et un récepteur (2) reliés par une liaison de données (4) acheminant des quar- tets de données en code Manchester chaque bit en code Manchester étant constitué par deux demi-bits de valeur différente, et des quartets vides, caractérisé par le fait que l'émetteur comporte une horloge (5), un codeur (6) et un circuit émetteur différentiel (7) relié en sortie à la liaison de données (4), l'horloge délivrant un premier signal d'hor- loge (H16), un deuxième signal d'horloge (H2) obtenu par division par huit du premier signal d'horloge, et un signal de chargement (CH) à chaque début d'une première demi-période du deuxième signal 258 6 150 - 22 - d'horloge (H2), que le eodeur comporte une mémoire morte (45), un regis- tre (46) du type parallèle-série piloté par le premier signal d'horloge (H16) et recevant sur une entrée chargement le signal de charge- ment (CH), ledit registre ayant une sortie série reliée au circuit émet- teur différentiel (7), une bascule (47) pilotée par le deuxième signal d'horloge (H2), que la mémoire morte est reliée en entrée à une liaison d'information (8) délivrant en parallèle quatre bits en code NRZ consti- tuant un quartet d'informations, et lesdits quatre bits ayant tous la valeur 0 lors des silences, à une liaison de parité (9) délivrant un bit de parité pour chaque quartet d'information, à une liaison envelop- pe (10) délivrant un signal de valeur 1 pendant toute la durée d'un paquet, à l'horloge de laquelle elle reçoit le deuxième signal d'hor- loge (H2), et à la sortie de la bascule (47), que la mémoire morte à huit sorties parallèles (DO à D7) reliées aux entrées parallèles du regis- tre (46), la première sortie (D0) de la mémoire morte étant également reliée à une entrée de la bascule, la mémoire morte délivrant un quartet de données en code Manchester à chaque quartet d'information reçu et des quartets vides lors des silences, la première sortie (DO) de la mémoire morte délivrant un bit dont la valeur correspond au niveau du dernier demi-bit du quartet délivré, que la bascule (47) mémorise ledit bit délivré par ladite première sortie de la mémoire morte et délivre un signal état du dernier demi-bit du quartet, que les quatre bits d'un quartet d'information, le bit de parité, le signal enveloppe, le deuxième signal d'horloge et le signal état du dernier demi-bit consti- tuent une adresse de la mémoire morte, que la mémoire morte délivre, pendant une première demi-période du deuxième signal d'horloge (H2), huit bits correspondant à un quartet de données lorsque le signal enve- loppe à la valeur 1, à un premier quartet vide lorsque le signal enve- loppe a la valeur 0 et le signal état du dernier demi-bit a la valeur 1, et un deuxième quartet vide lorsque le signal enveloppe a la valeur 0 et le signal état du dernier demi-bit a la valeur 0. 4/ Dispositif de transmission selon la revendication 3, caractérisé par le fait que le codeur (6) comporte également une deuxième bascule (48) pilotée par le deuxième signal d'horloge inversé (H2) et ayant une entrée de données reliée à la première sortie (DO) de la mémoire morte, 258 6 15 0 - 23 - et que la mémoire morte délivre, pendant une deuxième demi-période du deuxième signal d'horloge (H2), huit bits, la première sortie (DO) de la mémoire morte délivrant à la deuxième bascule un bit de valeur 1 lorsque la parité du quartet d'informations reçu est mauvaise, la deuxième bas- cule mémorisant ledit bit et délivrant un signal faute de parité (FP) de valeur 1 en cas de mauvaise parité. / Dispositif de transmission selon la revendication 3, caractérisé par le fait que l'émetteur (1) et le récepteur (2) sont également reliés par une liaison horloge (3) reliée à une sortie du circuit émetteur diffé- rentiel (7) dont une entrée est reliée à l'horloge (5) et en reçoit le premier signal d'horloge (H16). 6/ Dispositif de transmission selon la revendication 3, caractérisé par le fait que le récepteur comporte un récepteur différentiel (15) relié par la liaison de données (4) au circuit émetteur différentiel (7), un circuit de reconstitution du signal d'horloge (17) et un décodeur (18), le récepteur différentiel étant relié en sortie par une ligne de données (21) au circuit de reconstitution du signal d'horloge et au décodeur, le décodeur ayant une entrée (22) relié à une sortie (24) du circuit de reconstitution du signal d'horloge qui délivre un premier signal d'horloge distante (HD16), le décodeur étant relié en sortie à une liaison de sortie de données (25), à une liaison de sortie de parité (26), à une liaison de sortie enveloppe (27), à une liaison de sortie faute (28) et à une liaison de sortie synchronisation (29). 7/ Dispositif de transmission selon la revendication 5, caractérisé par le fait que le récepteur comporte un récepteur différentiel (15) relié au circuit émetteur différentiel (7) par la liaison horloge (3) et par la liaison de données (4), un circuit de choix de la phase du signal d'horloge (16) et un décodeur (18), le récepteur différentiel ayant une sortie reliée au circuit de choix de la phase du signal d'horloge par une ligne horloge (20) et une autre sortie reliée par une ligne de données (21) au circuit de choix de la phase du signal d'horloge et au décodeur, le décodeur ayant une entrée (22) reliée à une sortie (23) du circuit de choix de la phase du signal d'horloge et en recevant un premier signal d'horloge distante (HD16), le décodeur étant relié en sortie à une liaison de sortie de données (25) à une liaison de sortie de - 24 - parité (26), à une liaison de sortie enveloppe (27), à une liaison de sortie faute (28) et à une liaison de sortie synchronisation (29). 8/ Dispositif de transmission selon l'une des revendications 5 et 6, caractérisé par le fait que le décodeur (18) comporte un registre d'en- trée (75) du type série-parallèle, une mémoire morte (76), un registre de sortie (77) du type parallèle-parallèle, un compteur (78), une pre- mière (79), une deuxième (80), et une troisième (82) portes OU-NON et une porte OU exclusif (81), que le registre d'entrée (75) et le comp- teur (78) ont chacun une entrée horloge reliée à l'entrée (22) du déco- deur, que le registre d'entrée (75) a une entrée de données reliées à la ligne de données (21) et huit sorties parallèles reliées à huit entrées parallèles de la mémoire morte (76) pour adressage de ladite mémoire morte, que la mémoire morte a huit sorties parallèles (MO à M7), une première, une deuxième, une troisième et une quatrième sorties délivrant chacune un bit d'information d'un quartet d'information et étant reliées à une première, une deuxième, une troisième et une quatrième entrées parallèles du registre de sortie (77), une cinquième sortie délivrant un signal faute (f) reliée à une cinquième entrée du registre de sortie, une sixième sortie délivrant un signal de silence (sil) reliée à une entrée de chacune des première et troisième portes OU-NON (79, 82), une septième sortie délivrant un signal de silence inversé (sil) reliée à une entrée de chargement (CH) du compteur, et une huitième sortie délivrant un signal de parité (par) et reliée à une septième entrée du registre de sortie (77) que le -registre de sortie a huit sorties correspondant chacune à une entrée dudit registre de sortie, les première, deuxième, troisième et quatrième sorties du registre de sortie délivrant les quatre bits du quartet d'information et étant reliées à la liaison de sortie de données (25), la cinquième sortie étant reliée à la liaison de sortie faute (28), la sixième sortie étant reliée à la liaison de sortie enveloppe (27), la septième sortie étant reliée à la liaison de sortie de parité (26), la huitième sortie étant reliée à la liaison synchroni- sation-(29), que la première porte OU-NON (79) a une autre entrée reliée à la liaison de sortie synchronisation (29) et une sortie reliée à une entrée de la deuxième porte OU-NON (80) dont une autre entrée est reliée à la liaison de sortie faute (28), la deuxième porte OU-NON ayant une 2586 150 - 25 - sortie reliée à une entrée de la porte OU exclusif (81) et à la huitième entrée du registre de sortie (77), que la porte OU exclusif (81) a une autre entrée portée à un potentiel positif et une sortie reliée à une autre entrée de la troisième porte OU-NON (82) dont une sortie est reliée à la sixième entrée du registre de sortie, et que le compteur est relié en sortie à une entrée horloge du registre de sortie, ledit comp- teur délivrant un deuxième signal d'horloge distante (HD2) obtenu par division par huit du premier signal d'horloge distante (HD16) reçu par le compteur. 9/ Dispositif de transmission selon la revendication 7, caractérisé par le fait que le circuit de choix de la phase du signal d'horloge (16) comporte une première (55), une deuxième (56), une troisième (57) et une quatrième (58) bascules, une première (59) et une deuxième (60) portes OU exclusif, un premier (61) et un deuxième (62) inverseurs en série, que la première porte OU exclusif (55) a une entrée reliée au récepteur différentiel par la ligne horloge (20) et reçoit le premier signal d'horloge (H16) de l'émetteur, une autre entrée reliée à une sortie directe de la quatrième bascule (58), et une sortie reliée à une entrée horloge des première (55) et troisième (57) bascules, à l'entrée du pre- nier inverseur (61), et à la sortie (23) du circuit de choix de la phase du signal d'horloge, ladite première porte OU exclusif délivrant un pre- mier signal d'horloge distante (HD16), que les première (55) et deuxième (56) bascules ont chacune une entrée de données reliée au récepteur différentiel par la ligne de données (21), que le deuxième inverseur (62) est relié en sortie à une entrée horloge de la deuxième bascule (56), que la deuxième porte OU exclusif (60) a une entrée reliée à une sortie directe de la première bascule (55), une autre entrée reliée à une sortie directe de la deuxième bascule (56) et une sortie reliée à une entrée de données de la troisième bascule (57), et que la quatrième bascule (58) a une entrée horloge reliée à une sortie directe de la troisième bascule, et une entrée de données et une sortie inverse reliées entre elles.