FR 2584256 A1 19870102 FR 8509900 A 19850628 Procédé de multiplexage et de démultiplexage temporels de signaux vidéo et de signaux à bande étroite, et dispositifs pour la mise en oeuvre de ce procédé L'invention concerne les dispositifs de distribution de signaux vidéo et de signaux à bande étroite (BE) tels que des signaux sonores à haute fidélité, des signaux téléphoniques, des données, etc... Elle concerne plus particulièrement les dispositifs de distribution en étoile, dans lesquels chaque abonné est relié à un centre de distribution par une ligne qui lui est propre, et a la faculté de télécommander dans le centre de distribution un dispositif de sélection de programmes vidéo, la ligne de transmission de chaque abonné ne transmettant qu'un petit nombre de signaux vidéo sélectionnés parmi un grand nombre de signaux fournis par des sources reliées au centre de distribution.Il y a alors un dispositif de multiplexage et un dispositif de dé multiplexage pour chaque abonné. Il est connu de transmettre simultanément plusieurs signaux, mis sous la forme de bits, par un multiplexage temporel de ces bits sous forme série. Plusieurs techniques de multiplexage temporel sont envisageables: - la technique à justification, qui est la plus répandue et qui peut être appliquée à des signaux binaires non synchrones de la transmission multiplexe; - la technique de multiplexage synchrone qui ne peut être appliquée qu'à des signaux binaires synchronisés entre eux; - la technique de multiplexage par paquets, qui peut être appliquée à des signaux binaires ayant des débits très divers et non connus a priori. La transformation d'une suite de bits, consistant à augmenter son rythme en insérant des bits de "bourrage", est appelée indifféremment "justification" ou "bourrage" dans ce qui suit. Dans le cas d'un réseau de distribution de signaux vidéo et de signaux BE, ces deux types de signaux sont disponibles avec des débits non synchrones: par exemple, les signaux vidéo sont disponibles sous la forme d'une suite de bits à un rythme de 13,5 MHz pour la luminance et une suite de bits à un rythme de 6,75 MHz pour la chrominance, rythmes qui sont des multiples. de la fréquence de lignes des signaux vidéo (15,625 KHz en Europe); alors que les signaux BE sont disponibles sous la forme d'une suite de bits à un rythme qui est un multiple de 64 KHz, par exemple 2,048 MHz. Par conséquent ces deux types de signaux ne peuvent être intégrés directement dans un multiplexage synchrone. II faut préalablement réaliser une justification des signaux vidéo ou deisignaux BE. Par exemple, il est connu de réaliser un multiplexage temporel synchrone de deux signaux vidéo et de signaux BE en transmettant des trames ayant une fréquence de 128 KHZ et synchrones avec le débit des signaux BE. Le débit des bits multiplexés est de 163,84 Mbits/s, chaque trame comportant huit blocs de 160 bits. Le premier bloc comporte 14 bits de synchronisation et de bourrage, puis 144 bits constitués alternativement par un bit du premier signal vidéo et un bit du second signal vidéo, puis deux bits représentant les signaux BE. Les sept autres blocs comportent 158 bits constitués alternativement d'un bit du premier signal vidéo et d'un bit du second signal vidéo et comportent deux bits représentant les signaux BE. Chaque bit des signaux vidéo est traité individuellement à un rythme de 80,48 MHZ par un dispositif de multiplexage et par un dispositif de dé multiplexage propre à chaque abonné. Les bits de chaque signal vidéo sont stockés dans une mémoire tampon avec un rythme constant de 80 MHz puis sont restitués pendant certains intervalles de temps avec un rythme de 80,48 MHZ. Les bits des signaux BE sont stockés dans une mémoire tampon avec un rythme constant de 2,048 MHZ puis sont restitués à ce même rythme mais en synchronisme avec l'horloge fixant le rythme de transmission des bits multiplexés à 163,84 MHz. Deux multiplexeurs à trois entrées et une sortie fonctionnent en parallèle à la fréquence de 81,92 MHz.Chacun multiplexe temporellement un motif de synchronisation et de bourrage, des bits d'un signal vidéo déterminé, et des bits des signaux BE. Puis un registre à décalage comportant deux étages convertit sous forme série des paquets de deux bits constitués par un bit fourni par chacun des deux multiplexeurs et qui sont chargés en parallèle dans ce registre. A la réception, un dispositif de synchronisation verrouille un compteur de bits sur le motif de synchronisation contenu dans les 14 premiers bits du premier bloc de chaqué trame. Le contenu du compteur est décodé pour fournir des signaux d'horloge, de fréquence 81,92 MHz et 2,048 MHz, désignant individuellement les bits du premier signal vidéo, du second signal vidéo, et des signaux BE. Ces signaux d'horloge commandent trois mémoires tampons pour stocker respectivement les bits du premier signal vidéo, du second signal vidéo, et des signaux BE, aux instants où les bits sont reçus. autres signaux d'horloge commandent des lectures dans ces mémoires tampons, à des rythmes constants: 80,48 MHz et 2,048 MHZ respectivement. Pour chaque abonné, et pour chaque signal vidéo, le dispositif de multiplexage et le dispositif de démultiplexage comporte donc un nombre assez élevé d'éléments qui fonctionne à la fréquence de 80,48 MHZ: le dispositif de multiplexage doit comporter une mémoire tampon et des moyens de commande pour chaque signal vidéo. Pour générer le mot de synchronisation et de bourrage au début de chaque trame il doit comporter aussi un dispositif de comptage et de décodage comptant le nombre de bits de chaque trame, Cest-à-dire 1280. Le dispositif de démultiplexage situé chez l'abonné doit comporter lui aussi une mémoire tampon pour chaque signal vidéo et un dispositif de verrouillage d'une horloge sur le mot de synchronisation et de bourrage. Tous ces éléments fonctionnent à la fréquence 80,48 MHz et sont donc délicats et coûteux à réaliser.Le nombre de ces éléments est proportionnel au nombre de signaux vidéo à transmettre à chaque abonné et au nombre des abonnés. Le coût du dispositif de distribution est donc déterminé en grande partie par ces éléments, et non pas par les éléments qui sont communs à l'ensemble des abonnés et qui sont situés en amont des dispositifs de multiplexage. Le but de l'invention est de réduire le coût de l'ensemble du dispositif de distribution en réduisant le coût des dispositifs de multiplexage et de démultiplexage propres à chaque abonné. L'objet de l'invention est donc : un procédé de multiplexage et de démultiplexage temporels permettant de réduire le nombre d'éléments fonctionnant à très haute fréquence dans les dispositifs de multiplexage et de dé multiplexage; un dispositif de multiplexage; un dispositif de démultiplexage; et un dispositif de distribution de signaux vidéo et de signaux BE, pour la mise en oeuvre de ce procédé. Ce procédé consiste essentiellement à transmettre les signaux vidéo sous la forme de mots de longueur constante, par exemple des quadruplets ou des octets, entre lesquels sont intercalés des bits de synchronisation et des bits des signaux BE. Ce procédé entraine une augmentation de débit par rapport au procédé connu décrit précédemment, mais les dispositifs pour sa mise en oeuvre sont simples et se prêtent facilement à une intégration. Selon l'invention, un procédé de multiplexage et de démultiplexage temporels de signaux vidéo et de signaux à bande étroite, est caractérisé en ce que le multiplexage consiste à: - mettre chaque signal vidéo sous la forme d'une suite de mots binaires ayant un intervalle constant T; - mettre l'ensemble des signaux à bande étroite sous la forme d'une première suite de bits (M ou R), ayant un intervalle constant n.T, n étant un entier; - constituer des premiers motifs de synchronisation sous la forme d'une seconde suite de bits ayant un intervalle T, et ces motifs ayant un intervalle n.T; - constituer une troisième suite de bits ayant un intervalle T, en multiplexant temporellement la première et la seconde suite;; - constituer une suite de trames multiplexes, chaque trame multiplexe ayant une durée n.T, et étant une suite de bits formée par une conversion parallèle-série de n blocs formés chacun d'un mot de chaque signal vidéo et d'un bit de la troisième suite; et en ce que le dé multiplexage consiste à: - détecter les premiers motifs de synchronisation dans la suite des bits des trames multiplexes, pour distinguer chaque trame multiplexe et pour distinguer chaque bloc dans chaque trame multiplexe;; - séparer, dans chaque bloc, le bit appartenant à la troisième suite et les mots binaires représentant chaque signal vidéo, par une conversion série-parallèle de la suite des bits de chaque blocs - séparer parmi les bits appartenant à la troisième suite, ceux qui appartiennent à la première suite et ceux qui appartiennent à la seconde suite, selon le bloc auquel ils appartiennent; - restituer les signaux à bande étroite à partir des bits de la première suite; - restituer chaque signal vidéo à partir de la suite des mots binaires le représentant. L'invention sera mieux comprise et d'autres détails apparaîtront à la lecture de la description ci-dessous et des figures l'accompagnant: - la figure 1 représente le schéma synoptique d'un exemple de réalisation d'un dispositif de distribution de signaux vidéo et de signaux BE, selon l'invention; - les figures 2 et 3 illustrent deux variantes du procédé selon l'invention - la figure 4 représente le schéma synoptique d'un exemple de réalisation d'un dispositif de multiplexage selon l'invention, pour la mise en oeuvre d'une première variante du procédé selon l'invention; - la figure 5 représente le schéma synoptique d'un exemple de réalisation d'un dispositif de démultiplexage selon l'invention, pour la mise en oeuvre d'une première variante du procédé selon l'invention;; - les figures 6 et 8 représentent le schéma synoptique d'un exemple de réalisation d'un dispositif de multiplexage selon l'invention, pour la mise en oeuvre d'une seconde variante du procédé selon l'invention; - les figures 7 et 9 représentent le schéma synoptique d'un exemple de réalisation d'un dispositif de démultiplexage selon l'invention, pour la mise en oeuvre d'une seconde variante du procédé selon l'invention. Sur la figure 1, l'exemple de réalisation d'un dispositif de distribution de signaux vidéo et de signaux BE, selon l'invention, comporte un centre de distribution 1 et des terminaux d'abonnés, dont deux exemples seulement sont représentés: 2 et 3, reliés par un réseau de lignes en étoile, dont deux lignes seulement, 4 et 5, sont représentées. Le centre de distribution 1 possède cinq bornes d'entrées 20 à 24 recevant respectivement cinq signaux vidéo V1 , ... , V5, chacun sous la forme d'une suite binaire ayant un débit de 216 Mbits/s, une borne d'entrée 40 recevant un signal numérique noté BE, sous la forme d'une suite binaire ayant un débit de 2,048 Mbits/s, et possède des bornes de sorties 64, ..., 66 en nombre égal au nombre d'abonnés. Par exemple, le terminal d'abonné 2 est relié par une ligne 4 à une borne de sortie 64 du centre de distribution 1.Un terminal d'abonné 3 est relié par une ligne 5 à une borne de sortie 66 du centre d'exploitation 1. Dans cet exemple de réalisation les lignes de transmission, 4, 5, etc... sont constituées par des fibres optiques dont une extrémité est munie d'un émetteur optique et dont l'autre extrémité est munie d'un récepteur optique permettant l'interface avec le dispositif électronique mais qui ne sont pas représentés sur la figure. Le centre de distribution 1 comporte des éléments communs pour tous les abonnés: cinq codeurs vidéo 25 à 29; cinq sérialiseurs 30 à 34; un dispositif de commutation 35; des moyens 41 de commande des commutations; et un codeur de signaux BE 42. Il comporte aussi des sousensembles 38,..., 39 propres à chacun des abonnés, mais identiques entre eux. Les bornes d'entrées 20 à 24 sont reliées respectivement à des entrées des codeurs vidéo 25 à 29. Les codeurs vidéo 25 à 29 possèdent chacun une sortie fournissant une suite de mots binaires de quatre bits et une sortie fournissant un signal d'horloge de validation de ces mots binaires. Ces sorties sont reliées respectivement à des entrées des sérialiseurs 30 à 34. Ces derniers possèdent chacun une sortie reliée respectivement à une entrée du dispositif de commutation 35. La borne d'entrée 40 est reliée à une entrée du codeur 42. Ce dernier possède deux sorties: l'une fournissant un signal numérique sous forme série et l'autre fournissant un signal d'horloge de validation de ce signal numérique. Ces deux sorties sont reliées respectivement à deux entrées de chacun des sous-ensembles 38,..., 39, et notamment à des entrées 48 et 49 du sousensemble 38. Le dispositif de commutation 35 possède une entrée de commande reliée à une sortie des moyens 41 lesquels sont télécommandés par les abonnés afin de sélectionner deux signaux vidéo parmi les cinq signaux vidéo V1 à V5 . Le dispositif de commutation 35 possède deux sorties pour chaque abonné, ces deux sorties étant reliées respectivement à deux entrées du sous-ensemble propre à un abonné pour lui fournir les deux signaux vidéo souhaités par cet abonné. Les signaux BE sont transmis aux sous-ensembles 38,..., 39 sans transiter par le dispositif de commutation 35 car l'abonné ne réalise pas de sélection de ces signaux au niveau du centre de distribution. Dans cet exemple, chaque abonné peut sélectionner deux programmes de télévision parmi cinq et il reçoit en permanence l'ensemble des signaux BE appliqué à la borne d'entrée 40.Il est à noter que les signaux sonores des programmes de télévision sont insérés dans les signaux numériques transmettant les signaux vidéo V1 ,,..,vu V5 . Le sous-ensemble 38, par exemple, comporte deux désérialiseurs 36 et 37 et un dispositif de multiplexage 50. Les désérialiseurs 36 et 37 ont chacun une entrée constituant les entrées du sous-ensemble 38 et ont chacun une première sortie fournissant un mot binaire de quatre bits et une seconde sortie fournissant un signal d'horloge validant ce mot de quatre bits. La première et la seconde sortie du désérialiseur 36 sont reliées respectivement à des bornes d'entrées 44 et 45 du dispositif de multiplexage 50. La première et la seconde sortie du désérialiseur 37 sont reliées respectivement à des bornes d'entrées 46 et 47 du dispositif 50. Une sortie du dispositif de multiplexage 50 constitue la sortie du sousensemble 38. Les terminaux d'abonnés sont tous identiques. Par exemple le terminal 2 comporte: une borne d'entrée 65 reliée à la ligne de transmission 4, un dispositif de dé multiplexage 60, deux décodeurs vidéo 57 et 58, un décodeur de signaux BE 59, et trois bornes de sorties 61, 62, et 63 restituant respectivement deux signaux vidéo et un signal BE. Les signaux vidéo sont restitués par exemple sous forme de trois signaux analogiques de couleur et d'un signal de synchronisation. Les signaux BE sont restitués par exemple sous la forme de signaux analogiques audio.Le dispositif 60 possède: une entrée recevant une suite de bits multiplexés fournis par la borne d'entrée 65; une borne de sortie 52 fournissant une suite de mots binaires de quatre bits représentant le premier signal vidéo ; une borne de sortie 54 fournissant une suite de mots binaires de quatre bits représentant le second signal vidéo; une borne de sortie 53 fournissant un signal d'horloge validant ces mots binaires; une borne de sortie 55 fournissant une suite de bits représentant les signaux BE, et une borne de sortie 56 fournissant un signal d'horloge validant ces bits. Le décodeur vidéo 57 possède une entrée reliée à la borne de sortie 52, une entrée d'horloge reliée à la borne de sortie 53, et une sortie reliée à la borne de sortie 61. Le décodeur vidéo 58 possède une entrée reliée à la borne de sortie 54, une entrée d'horloge reliée à la borne de sortie 53, et une sortie reliée à la borne de sortie 62. Le décodeur 59 possède une entrée reliée à la borne de sortie 55, une entrée d'horloge reliée à la borne de sortie 56, et une sortie reliée à la borne de sortie 63. Le coût du système de distribution est déterminé, en ce qui concerne la partie électronique, principalement par les sous-ensembles 38, ..., 39 et par les terminaux 2,..., 3 dont le nombre est égal au nombre d'abonnés. Les éléments essentiels dans ces sous-ensembles et ces terminaux sont les dispositifs de multiplexage 50 et les dispositifs de démuitiplexage 60. Le procédé de multiplexage et de démultiplexage selon l'invention est mis en oeuvre par ces dispositifs et il a pour effet de réduire le coût de leur réalisation. Les figures 2 et 3 illustrent deux variantes du procédé selon l'invention. Chaque ligne de transmission 4, ..., 5 transmet une suite de bits multiplexés temporellement, cette suite étant constituée d'une suite de trames, dites trames multiplexes. Chaque trame multiplexe a une même structure. Les figures 2a et 3a représentent la structure de la trame multiplexe dans deux variantes du procédé. Ces trames multiplexes sont constituées de blocs de 9 bits. Dans chaque bloc, quatre premiers bits V1 ou W1 représentent le premier signal vidéo, quatre autres bits V2 ou W2 représentent le second signal vidéo, et un dernier bit appartient à un motif X, ..., X ou Z ... Z de synchronisation des trames multiplexes, ou bien représente les signaux BE. Dans ce dernier cas, il est noté M ou R. Le procédé selon l'invention est un procédé de multiplexage et de démultiplexage temporels synchrones, il impose donc des contraintes sur le débit des divers signaux. Dans cet exemple, les signaux vidéo sont disponibles chacun avec un débit de 80 Mbits/s. Les signaux BE sont disponibles avec un débit de 2,048 Mbits/s. Pour qu'il y ait synchronisme entre les signaux BE à 2,048 Mbits/s et un signal vidéo il faut que ce dernier soit ramené à un débit multiple de 2,048 Mbits/s. Ou bien, au contraire, il faut que les signaux BE soient ramenés à un débit multiple de la fréquence de lignes des signaux vidéo, c'est-à-dire multiple de 15,625 KHz. Dans le premier cas, les signaux vidéo doivent comporter des bits de bourrage et, dans le second cas, ce sont les signaux BE qui doivent comporter des bits de bourrage.Ces deux cas correspondent aux deux variantes du procédé selon l'invention. Dans l'exemple illustré sur les figures 2a et 2b la fréquence de transmission en série des bits multiplexés est de 182,25 MHz, c'est-à-dire un multiple de la fréquence de lignes des signaux vidéo. Chaque trame multiplexe comporte 9 blocs de 9 bits. Les blocs sont chacun constitués de quatre bits V1 représentant le premier signal vidéo, quatre bits V2 représentant le second signal Vidéo, et d'un bit X de synchronisation des trames multiplexes ou bien d'un bit M représentant les signaux BE avec bourrage. Chaque trame multiplexe est constituée de neuf blocs. Les bits M et X permettent de transmettre un débit de 182,25 Mbits/s x 1 20,25 Mbits/s pour la synchronisation et les signaux BE. Les huit bits X de chaque trame multiplexe constituent un motif X , ... , X de synchronisation des trames multiplexes. La trame multiplexe comporte au total 81 bits, ce qui est peu par rapport aux trames multiplexes classiques. Les signaux BE avec bourrage doivent avoir un débit de 182,25 Mbits/s = 2,25 Mbits/s pour s'insérer dans cette trame 81 multiplexe. Le débit doit donc être augmenté dans un rapport de 2,25 2,048 par le bourrage. La figure 2b représente la trame des signaux BE avec bourrage. Les bits de cette trame sont transmis successivement et constituent le bit noté M sur la figure 2a. La trame des signaux BE avec bourrage comporte 1125 bits parmi lesquels il y a 1024 bits de signaux BE. Le débit obtenu est ainsi augmenté dans le rapport 1125 qui est égal au rapport 22048 2,048 souhaité. La trame comporte 93 bits de bourrage et 8 bits constituant un motif S de synchronisation des signaux BE. Ce motif de synchronisation permettra, au moment du dé multiplexage, de repérer où sont les bits de bourrage et où sont les bits de signaux BE. La figure 3a représente la trame multiplexe dans un exemple de mise en oeuvre de la seconde variante du procédé selon l'invention. Le débit de la transmission série des bits multiplexés est de 184,32 Mbits/s, ce qui est un multiple entier du débit, 2,048 Mbits/s, des signaux BE. La trame multiplexe est formée de 10 blocs de 9 bits. Chaque bloc est formé d'un mot de quatre bits W1 correspondant à un premier signal vidéo, d'un mot de quatre bits W2 correspondant à un second signal vidéo, et d'un bit Z de synchronisation des trames multiplexes ou bien d'un bit R représentant les signaux BE. Les signaux vidéo comportent des bits de bourrage pour amener leur débit de 80,48 Mbits/s à une valeur multiple de 2,048 Mbits/s. Dans chaque trame multiplexe neuf bits Z constituent un motif Z... Z de synchronisation des trames multiplexes.Avant d'être découpés en mots de quatre bits W1 et W2 les deux signaux vidéo sont mis chacun sous la forme de trames comportant des bits de bourrage et comportant des bits de synchronisation. La figure 3b représente la trame du signal vidéo numéro 1 avec bourrage. Les bits de bourrage doivent ramener le débit à une valeur égale '40 à 90 fois le débit de la trame multiplexe, puisque celle-ci doit comporter 40 bits du premier signal vidéo pour un total de 90 bits. Le débit à 4 atteindre est donc de 184,32 x 9 = 81,92 Mbits/s, à partir d'un débit de 81,0 Mbits/s. Le débit doit donc être augmenté dans un rapport 81,92 81,00 est encore égal à 2025. Il suffit donc de rajouter 23 quadruplets de bourrage pour 2025 quadruplets de signal vidéo. On pourrait songer à mettre chaque signal vidéo sous la forme de trames comportant chacune 23 quadruplets de synchronisation et de bourrage, et 2025 quadruplets de signal vidéo. La fréquence de ces trames serait alors de 81,92 MHZ - 10 KHz. Cette fréquence n'est pas sous 2048 x 4 - multiple de la fréquence de lignes du signal vidéo (15,625 KHz). C'est un inconvénient en pratique. Il convient donc de constituer des trames plus longues, mais dont la fréquence soit un sous-multiple de la fréquence des lignes, dans un rapport q entier. La période T v de ces trames est alors un multiple de la période des lignes: 15,625 KHZ donc où q est un entier. D'autre part, ces trames doivent comporter un nombre entier de quadruplets, soit p ce nombre. Sachant que le débit des bits de ces quadruplets est de 81,92 MHZ la période T v des trames vérifie aussi la relation p et q doivent donc satisfaire la relation: sachant que 15625 = 56 et 81,92.106 = 213.104 217.54 on en déduit donc p = 215 et q = 52 = 25 Une trame de chaque signal vidéo avec bourrage doit donc avoir une durée Tv égale à 25 périodes de lignes dans cet exemple. Le nombre total de quadruplets par trame est p = 215, parmi lesquels il faut une proportion de 23 quadruplets de bourrage pour 2025 quadruplets. Il serait possible de constituer des trames comportant 23 215 x 2048 = 23 x 24 quadruplets de bourrage au début, pUi5 2025 215 x 2048 = 2025 x 24 quadruplets de signal vidéo. Pour simplifier la réalisation pratique du dispositif, notamment pour simplifier les compteurs de bits, il vaut mieux fractionner la trame en un nombre entier de blocs tous identiques et aussi petits que possibles. Le nombre de quadruplets de bourrage: 23 x 24, et le nombre des quadruplets de signal vidéo: 2025 x 24 ont comme plus grand diviseur commun 24. Il est donc possible de constituer des trames de 16 blocs identiques, comportant chacun 23 quadruplets de bourrage et 2025 quadruplets de signal vidéo. C'est l'exemple représenté sur la figure 3b. Naturellement le second signal vidéo est mis sous la forme de trames identiques à celles du premier signal vidéo. Il apparaît que dans ces deux variantes le procédé selon l'invention provoque une sensible augmentation de débit par rapport au procédé connu puisque, dans la première variante, un bit M des signaux BE est accompagné de huit bits X du motif de synchronisation; dans la seconde variante, un bit R des signaux BE est accompagné de neuf bits Z de synchronisation; et puisque la trame des signaux BE dans la première variante et la trame des signaux vidéo dans la seconde variante comportent une proportion non négligeable de bits de bourrage. Cependant cet inconvénient n'est pas gênant en pratique et est largement compensé par l'avantage consistant à traiter des mots de 4 bits au lieu de traiter des bits individualisés, la fréquence de traitement étant ainsi divisée par quatre.Cet avantage apparaîtra mieux dans la description des exemples de réalisation des dispositifs de multiplexage et de démultiplexage selon l'invention. Le procédé selon l'invention ne se limite pas aux exemples décrits ci-dessus. Il est aisé de l'adapter pour transmettre trois signaux vidéo par exemple. Dans ce cas, chaque bloc comporte trois mots de quatre bits correspondant à ces trois signaux vidéo. S'il est nécessaire d'augmenter le débit des signaux BE, il est possible de réduire le nombre de bits X ou Z constituant le motif de synchronisation et d'augmenter le nombre de bits M ou R des signaux BE. Par exemple, si le motif de synchronisation de chaque trame multiplexe est réduit à 4 bits, la suite de ces bits peut être: XXXXMXXXXMXXXXMXXXXM. Le débit des signaux BE est ainsi doublé, par rapport aux exemples décrits précédemment. Les motifs de synchronisation X... X, S, Z ... Z, Y peuvent être des motifs fixes ou variables. Ils peuvent être constitués, par exemple, de bits fonctions des bits les précédant. Ces diverses variantes restent dans le cadre de l'invention et sont à la portée de l'homme de l'art. La première variante du procédé de multiplexage temporel selon l'invention peut être définie d'une manière générale comme consistant à: - mettre chaque signal vidéo sous la forme d'une suite de mots binaires V1 ou V2 ou V3 ayant un intervalle constant T sous-multiple de la période de ligne des signaux vidéo; - mettre l'ensemble des signaux BE sous la forme d'une première suite de bits M ayant un intervalle constant n.T, n étant un nombre entier, en stockant ces bits au rythme où ils sont disponibles, c'est-à-dire avec une période inférieure à n.T, puis en les restituant avec une période n.T en insérant dans la suite de ces bits des bits de bourrage et des bits constituant un motif de synchronisation S des trames des signaux BE, le nombre de bits insérés étant tel que la suite des bits restitués M a un intervalle constant n.T; ; - constituer des motifs de synchronisation X... X sous la forme d'une seconde suite de bits ayant un intervalle T et ces motifs ayant un intervalle n.T; - constituer une troisième suite de bits X...XMX...XMX...XMX... ayant un intervalle T, en multiplexant temporellement la première et la seconde suite; - constituer une suite de trames multiplexes, chaque trame multiplexe ayant une durée n.T, et étant une suite de bits formée par une conversion parallèle-série de n blocs V1 - V2 - V3 - X ou V1 - V2 - V3 - M, formés chacun d'un mot de chaque signal vidéo et d'un bit X ou M de la troisième suite. Dans l'exemple de la figure 2, n = 9. Dans l'exemple où le débit des signaux BE est doublé n = 5. La seconde variante du procédé de multiplexage selon l'invention peut être définie d'une manière plus générale comme consistant à: - mettre chaque signal vidéo sous la forme d'une suite de mots de m bits, W1 ou W2 ou W3, ayant un intervalle T qui est n fois plus petit que l'intervalle n.T avec lequel les bits R des signaux BE sont disponibles, n étant un nombre entier, en stockant les mots représentant le signal vidéo au rythme où ces mots sont disponibles, ces mots ayant un intervalle supérieur à T, et en les restituant à un rythme supérieur, correspondant à un intervalle T, en insérant, avec une période Tv dans la suite de mots restitués, des mots de m bits constituant un motif Y de synchronisation et un bourrage, la période Tv étant choisie égale à un sous-multiple d'un multiple de la période de lignes des signaux vidéo et le nombre de ces mots insérés étant tel que la suite des mots restitués à un intervalle constant T; - constituer des motifs Z ... Z de synchronisation des trames multiplexes sous la forme d'une seconde suite de bits Z ayant un intervalle T; - constituer une suite de trames multiplexes, chaque trame multiplexe ayant une durée n.T et étant une suite de bits formée par une conversion parallèle-série de n blocs W1 - W2 - W3 - Z ou W1 - W2 - W3 R formés chacun d'un mot de chaque signal vidéo et d'un bit Z ou R de la troisième suite. Naturellement le dé multiplexage comporte deux variantes correspondant aux deux variantes du multiplexage. Le démultiplexage des trames représentées par les figures 2a et 2b consiste à: - détecter les motifs de synchronisation X ... X dans la suite des bits des trames multiplexes, pour distinguer chaque trame multiplexe, et pour distinguer chaque bloc V1 V2 - V3- X ou V1 - V2 - V3- M à l'intérieur de chaque trame multiplexe; - séparer dans chaque trame multiplexe le bit M des signaux BE et les mots binaires V1 , V2 et V3 correspondant à chaque signal vidéo, par une conversion série-parallèle de la suite des bits de chaque trame multiplexe;; - séparer dans chaque bloc, le bit M ou X appartenant à la troisième suite et les mots binaires V1 , V2, V3 représentant chaque signal vidéo, par une conversion série-parallèle de la suite des bits de chaque bloc; - séparer parmi les bits appartenant à la troisième suite, ceux M qui appartiennent à la première suite et ceux X qui appartiennent à la seconde suite, selon le bloc auquel ils appartiennent; - restituer les signaux BE en détectant parmi les bits M de la première suite les motifs S de synchronisation des signaux BE avec bourrage, en stockant les bits M qui ne constituent ni un motif de synchronisation S ni un bourrage, et en restituant avec une période constante les bits M stockés, ceux-ci représentant les signaux BE; - restituer chaque signal vidéo à partir de la suite des mots binaires V1 ou V2 le représentant. Le démultiplexage des trames représentées par les figures 3a et 3b consiste à: - détecter les motifs Z ... Z de synchronisation des trames multiplexes dans la suite des bits des trames multiplexes, pour distinguer chaque trame multiplexe et pour distinguer chaque bloc W1 - W2 - W3 - Z ou W1 - W2 - W3 - R à l'intérieur de chaque trame multiplexe; - séparer, dans chaque bloc le bit R ou Z appartenant à la troisième suite et les mots binaires W1 , W2, W3 représentant les signaux vidéo, par une conversion série-parallèle de la suite des bits de chaque bloc; - séparer parmi les bits appartenant à la troisième suite ceux R qui appartiennent à la première suite et ceux Z qui appartiennent à la seconde suite, selon le bloc auquel ils appartiennent; - restituer les signaux BE à partir des bits de la première suite;; - restituer chaque signal vidéo à partir de la suite des mots binaires W1 respectivement W2, W3, représentant chacun des signaux vidéo, en détectant dans la suite de mots binaires W1, respectivement W2, W3, les motifs Y de synchronisation des trames d'un premier signal vidéo avec bourrage, respectivement d'un second et d'un troisième signal vidéo avec bourrage; en stockant les mots binaires W1, respectivement W2, W3, qui ne constituent ni un motif Y de synchronisation ni un bourrage; et en restituant avec une période constante les mots binaires Wl, W2, W3 stockés, pour reconstituer chaque signal vidéo. Les figures 4 et 6 représentent les schémas synoptiques de deux exemples de réalisation du dispositif de multiplexage selon l'invention, correspondant aux deux variantes du procédé. Le dispositif représenté à la figure 4 correspond à la première variante. Il comporte: un dispositif 79 de remise en phase des signaux vidéo; un dispositif 85 de synchronisation des trames multiplexes ; un dispositif 86 de synchronisation et de bourrage des signaux BE ; un registre à décalage 84; et trois générateurs de signaux d'horloge 101, 102, et 103. Le dispositif de multiplexage reçoit un premier et un second signal vidéo sur des bornes d'entrées 44 et 46, sous la forme de mots binaires de quatre bits V1 et V2 qui sont appliqués respectivement à deux entrées du dispositif 79. Ces mots binaires sont validés par deux signaux d'horloge H11 et H12 ayant une fréquence de 20,25 MHZ et appliqués respectivement à deux entrées du dispositif 79 par deux bornes 45 et 47. Le dispositif de multiplexage possède en outre une berne d'entrée 48 recevant une suite de valeurs binaires représentant les signaux BE, et qui est validée par un signal d'horloge H2 de fréquence 2,048 MHz, appliqué à une borne d'entrée 49. Le dispositif de multiplexage possède une sortie constituée par une sortie série du registre à décalage 84 et reliée à une borne de sortie 64. Le dispositif 79 possède deux sorties fournissant chacune un mot binaire de quatre bits et reliées respectivement à huit entrées parallèles du registre à décalage 84. Le dispositif 85 possède une sortie fournissant une valeur binaire à une neuvième entrée parallèle du registre à décalage 84. Le dispositif 86 possède une sortie reliée à une entrée du dispositif 85. Le générateur de signal d'horloge 101 fournit un signal d'horloge Hb de fréquence 182,25 MHz constituant la fréquence de transmission des bits multiplexés, et il commande les générateurs de signaux d'horloge 102 et 103 qui sont des diviseurs de fréquences fournissant respectivement un signal d'horloge H3 de fréquence 20,25 MHz et un signal d'horloge H4 de fréquence 2,25 MHz. Le dispositif 79 a pour r6le de remettre en phase les mots binaires représentant les deux signaux vidéo, en les calant sur la phase de l'horloge H3. Il comporte quatre registres 70 à 73 pouvant stocker un mot binaire de quatre bits. La borne d'entrée 44 est reliée à une entrée du registre 70 et à une entrée du registre 71. La borne d'entrée 46 est reliée à une entrée du registre 72 et à une entrée du registre 73. Les registres 70 et 71 ont une sortie commune qui fournit un mot de quatre bits et qui constitue la première sortie du dispositif 79. Les registres 72 et 73 ont une sortie commune qui fournit un mot de quatre bits et qui constitue la seconde sortie du dispositif 79.Les sorties des registres 70 et 72 sont validées par le signal d'horloge H3 appliqué à des entrées, val, de ces registres alors que les sorties des registres 71 et 73 sont validées par un signal d'horloge H3 appliqué à des entrées, val, de ces registres et qui est en opposition de phase avec le signal d'horloge H3 . Le registre 70 possède une entrée d'horloge, h, reliée à la borne d'entrée 45, pour commander le stockage d'un mot de quatre bits sous l'action du signal d'horloge H11. Le registre 71 a une entrée d'horloge, h, reliée à une sortie d'un inverseur logique 74 inversant le signal d'horloge Hall, pour commander le stockage dans le registre 71 par un signal d'horloge H11 en opposition de phase avec Hall . Ainsi chaque mot binaire V1 représentant le premier signal vidéo est stocké dans le registre 70 ou le registre 71 sous l'action du signal d'horloge H11 puis est restitué en synchronisme avec le signal d'horloge H3.De même le registre 72 possède une entrée d'horloge, h, recevant le signal d'horloge H12 fourni par la borne d'entrée 47 et le registre 73 possède une entrée d'horloge, h, recevant un signal d'horloge H12 fourni par la sortie d'un inverseur logique 75 ayant une entrée reliée à la borne d'entrée 47. Le dispositif 86 de synchronisation et de bourrage des signaux BE possède une première entrée reliée à la borne d'entrée 48 pour recevoir les valeurs binaires des signaux BE et possède une seconde entrée reliée à la borne d'entrée 49 pour recevoir un signal d'horloge H2 de fréquence 2,048 MHz. Le dispositif 86 reçoit, par une entrée non représentée, le signal d'horloge H4 qui définit la fréquence à laquelle les bits des signaux BE sont transmis en synchronisme avec les mots des signaux vidéo. Le dispositif 86 comprend: un compteur 90; un décodeur 91 un générateur 92 de synchronisation et de bourrage des signaux BE ; un multiplexeur 93 à deux entrées et une sortie; et un dispositif 98 de régulation du débit des signaux BE. Le dispositif 98 comporte : une mémoire vive 94 constituée de deux moitiés utilisées alternativement en lecture et en écriture; un compteur de lecture 95 ; un compteur d'écriture 96 ; et une porte logique ET 97. La mémoire 94 possède une entrée et une sortie de données qui constituent respectivement une entrée et une sortie du dispositif 98 et qui sont reliées respectivement à la première entrée du dispositif 86 et à une première entrée du multiplexeur 93. Chaque moitié de la mémoire 94 a une capacité de 1024 bits. Une sortie du générateur 92 est reliée à une seconde entrée du multiplexeur 93. Une sortie de ce dernier constitue la sortie du dispositif 86. Une entrée d'horloge du générateur 92 reçoit le signal d'horloge H4. Une entrée de commande du générateur 92 est reliée à une première sortie du décodeur 91, qui est reliée aussi à une entrée de la porte 97 et à une entrée de commande du multiplexeur 93. Une entrée multiple du décodeur 91 est reliée à une sortie multiple du compteur 90. Une entrée d'horloge du compteur 90 reçoit le signal d'horloge H4. Une seconde sortie du décodeur 91 est reliée à une entrée de commande de la mémoire 94. La mémoire vive 94 joue le rôle de mémoire tampon. Elle stocke les valeurs binaires des signaux BE au rythme constant H2 où elles sont disponibles et elle les restitue à un rythme supérieur, H4 , pendant un intervalle de temps bien défini. Une entrée d'horloge d'écriture, de la mémoire 94, reçoit le signal d'horloge H2. Le compteur d'écriture 96 reçoit le signal d'horloge H2 et fournit à la mémoire 94 une suite d'adresses d'écriture. Les valeurs des signaux BE sont stockées à un rythme constant défini par le signal d'horloge H2. Le compteur de lecture 95 reçoit le signal d'horloge H4 par l'intermédiaire de la porte 97 et fournit à la mémoire vive 94 une suite d'adresses de lecture. Une entrée d'horloge de lecture de la mémoire 94 reçoit, elle aussi, le signal d'horloge H4 par l'intermédiaire de la porte 97. La porte 97 est validée par un signal logique fourni par la première sortie du décodeur 91. Ce même signal logique commande le générateur 92 et le multiplexeur 93. La seconde sortie du décodeur 91 fournit un second signal logique à la mémoire 94 pour commander alternativement la lecture et l'écriture dans chaque moitié de cette mémoire, à la fin de chaque trame des signaux BE avec bourrage. Le compteur 90 compte les impulsions du signal d'horloge H4, modulo 1125. Ce modulo correspond au nombre de bits de la trame des signaux BE avec bourrage, telle qu'elle est représentée sur la figure 2b. Pendant que le compteur 90 compte 101 premières impulsions, le décodeur 91 bloque la porte 97 et commande le générateur 92 pour fournir le motif S de synchronisation des signaux BE, comportant huit bits, puis fournir 93 bits de bourrage, au rythme H4. Il commande aussi le multiplexeur 93 pour transmettre les valeurs binaires fournies par la sortie du générateur 92 vers la sortie du dispositif 86. Pendant que le ième ieme compteur 90 compte de la 102ième à la 1125même impulsion, le décodeur 91 valide la porte 97 pour permettre de lire dans la mémoire vive 94 au rythme H4 , et commande le multiplexeur 93 pour transmettre les valeurs binaires lues dans la mémoire 94, vers la sortie du dispositif 86. Le dispositif 85 de synchronisation des trames multiplexes comporte: un compteur 80; un décodeur 81; un générateur 82 de synchronisation; et un multiplexeur 83 à deux entrées et une sortie. L'entrée du dispositif 85 est reliée à une première entrée du multiplexeur 83. Ce dernier possède une seconde entrée reliée à une sortie du générateur 82 et possède une sortie constituant la sortie du dispositif 85. Le compteur 80 possède une entrée d'horloge recevant le signal d'horloge H3 et possède une sortie multiple reliée à une entrée multiple du décodeur 81. Le décodeur 81 possède deux sorties reliées respectivement à une entrée de commande du multiplexeur 83 et à une entrée de commande du générateur 82. Ce dernier possède une entrée d'horloge recevant le signal d'horloge H3. Le compteur 80 a pour rôle de compter les mots vidéo V1 - V2. A la fin de chacun des huit premiers mots vidéo le générateur de synchronisation 82 est validé par le décodeur 81 pour générer un bit X de synchronisation des trames multiplexes. Ce bit est transmis par le multiplexeur 83. A la fin du 9ieme mot vidéo le générateur de synchronisation 82 n'est plus validé, par contre le multiplexeur 83 est commandé pour transmettre la valeur binaire M appliquée à l'entrée du dispositif 85 par le dispositif 86 de synchronisation et de bourrage des signaux BE. Cette valeur binaire M est soit une valeur des signaux BE soit une valeur de bourrage. Le registre à décalage 84 possède une entrée de commande de chargement, notée ch, recevant le signal d'horloge H3 . Le signal d'horloge H3 commande donc le chargement en parallèle d'un bloc de 9 bits constitué d'un mot représentant le premier signal vidéo, d'un mot- représentant le second signal vidéo, et d'un bit X ou M. Le registre 84 possède une entrée d'horloge, notée h, recevant le signal d'horloge Hb et commandant le décalage du contenu du registre vers la sortie série reliée à la borne de sortie 64. II est à remarquer que dans ce dispositif les seuls éléments fonctionnant à une fréquence très élevée sont le registre à décalage 84 et le générateur d'horloge 101 qui travaillent à la fréquence 182,25 MHz. I1 est à remarquer aussi que les compteurs 80 et 90 sont simples car ils ont un modulo peu élevé. Les figures 5 et 7 représentent les schémas synoptiques de deux exemples de réalisation du dispositif de démultiplexage selon l'invention, correspondant respectivement à la première et à la seconde variante du procédé. L'exemple de réalisation représenté sur la figure 5 comporte: un dispositif 110 de récupération du rythme des bits; un générateur 111 à asservissement de phase; un dispositif 112 de synchronisation des trames multiplexes; un registre à décalage 113; un dispositif 114 de synchronisation des signaux BE ; et un dispositif 115 de régulation du débit des signaux BE. Cet exemple de réalisation peut constituer le dispositif de démultiplexage 2 qui est représenté sur la figure 1.Il comporte une borne d'entrée 65 recevant une suite de valeurs binaires constituant le signal à démultiplexer, et des bornes de sorties 52 et 54 restituant chacune une suite de mots binaires de quatre bits, V1 , V2, représentant les deux signaux vidéo, une borne de sortie 55 fournissant une suite de valeurs binaires représentant les signaux BE, et deux bornes de sorties 53 et 56 fournissant respectivement des signaux d'horloge H'5 et H'2 validant les mots binaires fournis par les bornes de sorties 52, 54 et la borne de sortie 55. La borne d'entrée 65 est reliée respectivement à une entrée du dispositif 110, une entrée série du registre à décalage 113, et une entrée du dispositif 112. Une sortie du dispositif 110 fournit un signal d'horloge, de fréquence H'b = 182,25 MHz correspondant au rythme de transmission des bits multiplexés, qui est appliqué à une entrée du générateur 111, à une entrée non représentée du dispositif 112, et à une entrée d'horloge du registre à décalage 113. Le générateur à asservissement de phase 111 fournit un signal horloge, de fréquence H'2 = 2,048 MHz qui n'est pas un sous-multiple de la fréquence du signal d'horloge H'b, t qui est asservi en phase sur celui-ci. Le signal d'horloge H'2 est appliqué d'une part à la borne de sortie 56 et d'autre part à une entrée non représentée du dispositif 115. Le dispositif 112 possède une première et une seconde sortie fournissant respectivement un signal d'horloge de fréquence H'5 = 20,25 MHz et un signal d'horloge de fréquence H'4 = 2,25 MHz, respectivement à la borne de sortie 53 et à une première entrée du dispositif 114. Le registre à décalage 113 possède neuf sorties parallèles dont quatre premières sont reliées à la borne de sortie 52, quatre secondes sont reliées à la borne de sortie 54, et dont une neuvième sortie est reliée à une seconde entrée du dispositif 114 et à une première entrée du dispositif 115. Une première et une seconde sortie du dispositif 114 sont reliées respectivement à une seconde et à une troisième entrée du dispositif 115. Une sortie de ce dernier est reliée à la borne de sortie 55. Le dispositif 112 de synchronisation des trames multiplexes comporte: un registre à décalage 120 ; un dispositif 121 de détection du motif X .. X de synchronisation des trames multiplexes; un dispositif 122 de verrouillage; deux compteurs 123 et 124 et un décodeur 125. Le registre à décalage 120 a une capacité de 9 bits. Il possède une entrée série constituant l'entrée du dispositif 112 et reliée à la borne d'entrée 65 pour recevoir la suite des valeurs binaires multiplexées. Il possède aussi une entrée d'horloge, h, recevant le signal d'horloge H'5 qui est fourni par une sortie du décodeur 125, et une sortie correspondant au neuvième bit stocké. Cette sortie est reliée à une entrée du dispositif 121 de détection du motif de synchronisation. Le motif est constitué par exemple par la suite 01010101. Le registre 120 permet d'extraire un bit parmi neuf dans la suite des bits multiplexés. Le dispositif 121 permet de détecter l'absence ou la présence du motif de synchronisation dans la suite des bits fournis par la sortie du registre à décalage 120. Le dispositif 121 a une sortie reliée à une entrée de commande du compteur 123 et à une entrée de commande du compteur 124. Si le motif de synchronisation n'est pas détecté le dispositif 121 fournit un signal logique au dispositif de verrouillage 122 pour commander une incrémentation d'une unité du nombre compté par les compteurs 123 et 124 pendant chaque période de trame multiplexe. Les compteurs 123 et 124 sont des compteurs modulo 9 reliés en série. Le compteur 123 possède : une entrée d'horloge recevant le signal d'horloge H'b; des sorties parallèles reliées à des entrées parallèles du décodeur 125 ; et une sortie de retenue reliée à une entrée de retenue du compteur 124. Le compteur 124 possède des sorties parallèles reliées à des entrées parallèles du décodeur 125 et possède une sortie de dépassement qui constitue la seconde sortie du dispositif 112 et qui fournit le signal d'horloge H'4. Le compteur 123 compte les blocs de neuf bits constitués par le mot vidéo V1 - V2, plus un bit de synchronisation ou de signaux BE. Le compteur 124 compte le nombre de ces blocs de neuf bits, neuf blocs constituant la trame multiplexe de 81 bits telle qu'elle est représentée sur la figure 2a. Le signal d'horloge H'4, de fréquence 2,25 MHz, constitue un signal de validation pour reconnaître les bits M des signaux BE avec bourrage dans la suite des bits multiplexés. Ce signal d'horloge est appliqué au dispositif 114 de synchronisation des signaux BE qui permet de générer des signaux désignant parmi les bits des signaux BE avec bourrage ceux qui correspondent effectivement aux signaux BE. Le dispositif 114 comporte : un registre à décalage 130 ; un dispositif 131 de détection d'un motif de synchronisation; un dispositif 132 de verrouillage; un compteur 133 ; et un décodeur 134. La première entrée du dispositif 114 est reliée à une entrée d'horloge du registre à décalage 130 et à une entrée d'horloge du compteur 133. La seconde entrée du dispositif 114 est reliée à une entrée de données série du registre 130. Le registre 130 a une capacité correspondant à huit valeurs binaires et possède huit sorties parallèles reliées à huit entrées parallèles du dispositif 131. Ce dernier a pour rôle de détecter un motif S de synchronisation des signaux BE, motif constitué des valeurs 00001111 par exemple. Le dispositif 131 possède une sortie reliée à une entrée du dispositif de verrouillage 132 et commande celui-ci lorsque le motif n'est pas détecté. Le dispositif 132 possède une sortie reliée à une entrée du compteur 133. Le compteur 133 a un modulo de 1125, pour compter les bits de la trame des signaux BE avec bourrage. Le contenu du compteur 133 est incrémenté d'une unité au rythme des trames des signaux BE, sous la commande du dispositif de verrouillage 132 quand le motif de synchronisation n'est pas détecté. Le compteur 133 possède onze sorties parallèles reliées à onze entrées du décodeur 134 qui décode la valeur correspondant à la réception de 101 bits et la valeur correspondant à la réception de 1125 bits, les bits reçus dans l'intervalle étant les bits des signaux BE. Le décodeur 134 possède deux sorties constituant respectivement la première et la seconde sortie du dispositif 114. Le dispositif 115 de régulation du débit des signaux BE a pour rôle de stocker les bits de ces signaux, au rythme H'4 , pendant les intervalles de temps où ils sont disponibles sur la neuvième sortie du registre 113 puis de les restituer à un rythme constant H'2. Le dispositif 115 comporte une porte logique ET 137; un compteur d'écriture 138; un compteur de lecture 139; et une mémoire vive 140 constituée de deux parties identiques. La première et la seconde entrée du dispositif 115 sont reliées respectivement à une entrée de données de la mémoire vive 140 et à une première entrée de la porte 137. Une seconde entrée de la porte 137 reçoit le signal d'horloge H'4 fourni par la seconde sortie du dispositif 112, par une liaison non représentée. La sortie de la porte 137 est reliée à une entrée d'horloge du compteur 138 et à une entrée d'horloge d'écriture de la mémoire 140. Le compteur 138 possède une sortie multiple reliée à une entrée d'adresse d'écriture de la mémoire vive 140. Le compteur de lecture 139 possède une entrée d'horloge recevant le signal d'horloge H'2 fourni par le générateur 111, par une liaison non représentée, et possède une sortie multiple reliée à une entrée d'adresse de lecture de la mémoire vive 140. La mémoire vive 140 fourni par le générateur 111, par une liaison non représentée, et possède une sortie qui constitue la sortie du dispositif 115 et qui est reliée à la borne de sortie 55. La mémoire vive 140 possède en outre une entrée de commande constituant la troisième entrée du dispositif 115 et recevant un signal logique fourni par le décodeur 134 pour commander le fonctionnement en lecture ou en écriture des deux moitiés de la mémoire vive 140. Une moitié de la mémoire 140 fonctionne en écriture pendant que l'autre moitié fonctionne en lecture et leurs rôles sont inversés à la fin de chaque trame des signaux BE. Chaque moitié de la mémoire vive 140 peut stocker les 1024 bits des signaux BE contenus dans une trame des signaux BE avec bourrage. Pendant les intervalles de temps où le bit fourni par la ième sortie du registre 113 est un bit des signaux BE, la première sortie du dispositif 114 fournit un signal logique validant la porte 137 pour qu'elle transmette le signal d'horloge H'4 afin d'incrémenter le compteur 138 fournissant les adresses d'écriture et afin d'actionner l'entrée de l'horloge d'écriture de la mémoire vive 140. L'entrée d'horloge du compteur 139 et l'entrée d'horloge de lecture de la mémoire vive 140 reçoivent en permanence le signal d'horloge H'2 afin de restituer les bits des signaux BE à un rythme constant. Il est à remarquer que dans ce dispositif de démultiplexage les éléments fonctionnant à la fréquence Hb= 182,25 MHZ sont uniquement: le dispositif 110 de récupération du rythme des bits; le compteur 123 ; et le registre à décalage 113. Il est à remarquer aussi que le démultiplexage des deux signaux vidéo et des signaux BE avec bourrage est réalisé d'une manière extrêmement simple par le registre à décalage 113 qui comporte seulement neuf étages. La figure 6 représente le schéma synoptique d'un exemple de réalisation d'une première partie d'un dispositif de dé multiplexage selon l'invention, pour la mise en oeuvre de la seconde variante du procédé. Cet exemple de réalisation peut constituer le dispositif de multiplexage 50 du sous-ensemble 38 représenté sur la figure 1. Selon cette seconde variante la fréquence de transmission des bits multiplexés est un multiple de la fréquence à laquelle sont disponibles les bits des signaux BE. A priori, le rythme de transmission des bits multiplexés devrait être fourni par un générateur d'horloge à asservissement de phase ayant pour référence le signal d'horloge H2 = 2,048 MHZ qui valide les bits des signaux BE.En outre, ce générateur à asservissement de phase devrait être situé dans chaque sous-ensemble 38, ..., 39 propre à un abonné car la distribution d'un même signal à 184,32 MHz dans un grand nombre de ces sousensembles entraînerait des écarts de phase importants entre la fréquence d'horloge à 184,32 MHz et la fréquence d'horloge à 2,048 MHz reçue parallèlement par chacun de ces sous-ensembles. Pour éviter d'avoir à réaliser autant de générateurs à asservissement de phase qu'il y a de sous-ensembles d'abonné, la fréquence HB de transmission des bits multiplexés est générée indépendamment du rythme H2 des bits des signaux BE et un dispositif 187 est prévu dans chaque sousensemble d'abonné 38,..., 39 pour mettre en phase ces bits avec le signal d'horloge H5 obtenu à l'intérieur de ce sous-ensemble par une division de la fréquence du signal d'horloge HB . La réalisation de ce dispositif 187 de remise en phase est moins coûteuse que la réalisation d'un générateur à 184,32 MHz asservi en phase. Par ailleurs, selon la seconde variante du procédé, avant de représenter chaque signal vidéo par une suite de mots W1 ou W2 de quatre bits, chaque signal vidéo est mis sous la forme de trames telles que celle représentée sur la figure 3b, trame qui comporte des valeurs de bourrage et un motif de synchronisation. Dans une étape ultérieure du procédé, les trames du signal vidéo numéro 1 avec bourrage et les trames du signal vidéo numéro 2 avec bourrage sont découpées en mots de quatre bits W1 W2 pour constituer les mots vidéo W1 - W2 qui forment les blocs de la trame multiplexe avec les bits Z et R. La justification de chaque signal vidéo peut être réalisée par des moyens communs pour l'ensemble des abonnés. Ces moyens ne sont donc pas incorporés dans chaque sou ensemble 38, ..., 39 propre à un abonné, ils sont incorporés aux codeurs vidéo 25 à 29 représentés sur la figure 1. Ces moyens constituent une seconde partie du dispositif de multiplexage et seront décrits plus loin (figure 8). La première partie, représentée sur la figure 6, comporte: un dispositif 179 de remise en phase des signaux vidéo; un registre à décalage 184 ; un dispositif 186 de synchronisation des trames multiplexes; et deux générateurs d'horloge 104 et 105. Le générateur d'horloge 104 fournit le signal d'horloge de fréquence HB = 184,32 MHz qui fixe le rythme de transmission des bits multiplexés.Le générateur 104 a une sortie reliée à une entrée du générateur 105, lequel est constitué par un diviseur de fréquence par neuf, fournissant un signal d'horloge H6 de fréquence 20,48 MHz synchrone avec le signal d'horloge HB Cet exemple de réalisation comporte des bornes d'entrées 144 et 146 recevant le premier et le second signal vidéo sous la forme de deux suites de mots binaires de quatre bits, W1 et W2, validés respectivement par des signaux d'horloge H11 et H12 appliqués à des bornes d'entrées 145 et 147 et ayant une fréquence de 20,48 MHz. Par ailleurs, cet exemple de réalisation comporte une borne d'entrée 149 recevant une suite de bits représentant les valeurs des signaux BE, et une borne d'entrée 150 recevant le signal d'horloge H2 de fréquence 2,048 MHz validant ces bits. Le dispositif de remise en phase 179 est identique au dispositif de remise en phase 79, représenté à la figure 4 et décrit précédemment, à l'exception du signal d'horloge H3 qui est remplacé par le signal d'horloge H6 pour valider les registres. Deux sorties multiples du dispositif 179 fournissent chacune un mot binaire de quatre bits à des entrées parallèles ieme du registre à décalage 184. Ce dernier possède en outre: une 9 entrée parallèle reliée à une sortie du dispositif 186, une entrée de commande de chargement ch reliée à la sortie du générateur d'horloge 105 par une liaison non représentée, et une entrée d'horloge h reliée à la sortie du générateur d'horloge 104 par une liaison non représentée.Une sortie série du registre 184 constitue la sortie du dispositif de multiplexage et est reliée à une borne de sortie 164 destinée à être reliée à une ligne de transmission vers un abonné. Le dispositif 186 comporte : un dispositif 187 de remise en phase des signaux BE ; un compteur 190 ; un décodeur 191 un générateur 192 de synchronisation des signaux BE; et un multiplexeur 193 à deux entrées et une sortie. Le compteur 190 est un compteur modulo 10, recevant sur une entrée le signal d'horloge H6 , de fréquence 20,48 MHz. Le compteur 190 possède des sorties parallèles reliées respectivement à des entrées parallèles du décodeur 191. Le décodeur 191 fournit sur une première sortie un signal d'horloge H5 ayant une fréquence de 2,048 MHz synchrone avec le signal d'horloge H B et commandant le générateur 192 pour fournir un motif Z ... Z de synchronisation des trames multiplexes pendant la durée des bits marqués Z sur la figure 3a.Une entrée du générateur 192 reçoit le signal d'horloge H6 fourni par la sortie du générateur d'horloge 105. Une sortie du générateur 192 est reliée à une première entrée du multiplexeur 193. Une entrée de commande du multiplexeur 193 est reliée à la première sortie du décodeur 191. Le dispositif 187 est constitué d'un compteur de lecture 195, d'un compteur d'écriture 196, et d'une mémoire vive 194 comportant deux moitiés identiques. La première sortie du décodeur 191 est reliée à une entrée d'horloge du compteur de lecture95 et à une entrée d'horloge de lecture de la mémoire vive 194. La borne d'entrée 150 est reliée à une entrée d'horloge du compteur d'écriture 196 et à une entrée d'horloge d'écriture de la mémoire vive 194. Une seconde sortie du décodeur 191 est reliée à une entrée de commande de lecture et d'écriture de la mémoire 194. Une sortie de la mémoire 194 constitue la sortie du dispositif 187 et est reliée à une seconde entrée du multiplexeur 193. Les bits des signaux BE sont stockés dans la mémoire vive 194 au rythme de l'horloge H2 et sont lus dans cette mémoire au rythme de l'horloge H5, ces deux rythmes étant de 2,048 MHZ, mais H5 étant en phase avec HB. Les signaux d'horloge H2 et H5 incrémentent respectivement les compteurs 193 et 195 pour fournir une adresse d'écriture et une adresse de lecture à la mémoire vive 194. Cette dernière est constituée de deux moitiés ayant une capacité de neuf bits. La seconde sortie du décodeur 191 fournit un signal de commande pour faire fonctionner chaque moitié de la mémoire 194 alternativement en lecture et en écriture au rythme des trames multiplexes. Pendant la durée de neuf périodes du signal d'horloge H6 le décodeur 191 fournit sur sa première sortie un signal logique de niveau constant qui valide le générateur 192 et commande le multiplexeur 193 pour relier la sortie du générateur 192 à la sortie du dispositif 186. Pendant cette durée le générateur 192 fournit une suite de 9 bits constituant le motif Z ... Z, sous l'action du signal d'horloge H6. Puis pendant la durée d'une dizième période du signal d'horloge H6 , le décodeur 191 fournit une impulsion sur sa première sortie. Cette impulsion constitue le signal d'horloge H5 et a pour effet de bloquer le fonctionnement du générateur 192, de commander le multiplexeur 193 pour relier la sortie de la mémoire 194 à la sortie du dispositif 186, d'incrémenter le compteur de lecture 195, et de lire un bit R dans la mémoire 194. Le motif de synchronisation Z... Z peut être constitué, par exemple, des valeurs 010101010. Les mots binaires W1 et W2 sont chargés dans le registre à décalage 184 en parallèle avec le bit fourni par la sortie du dispositif 186, sous l'action du signal d'horloge H6.Puis ces 9 bits sont transmis sous forme série vers la sortie du registre à décalage 184 sous l'action du signal d'horloge HB. La figure 7 représente le schéma synoptique d'une première partie d'un exemple de réalisation d'un dispositif de démultiplexage selon l'invention, pour la mise en oeuvre de la seconde variante du procédé. Ce dispositif peut constituer le dispositif de dé multiplexage 60 représenté sur la figure 1. Il ne comprend pas les moyens pour extraire chacun des signaux vidéo à partir des trames des signaux vidéo avec bourrage. Ces moyens sont incorporés dans les décodeurs vidéo 57 et 58 représentés sur la figure 1, et ils seront décrits plus loin. Cet exemple de réalisation comporte: un dispositif 210 de récupération du rythme des bits; un dispositif 212 de synchronisation des trames multiplexes; un registre à décalage 213; et un registre 214.Une borne d'entrée 265 reçoit une suite de bits multiplexés et les applique à une entrée du dispositif 210, à une entrée de données série du registre 213, et à une entrée du dispositif 212. Le dispositif 212 possède une première sortie fournissant un signal d'horloge H'7 à une borne de sortie 253 du dispositif de démultiplexage. Le dispositif 212 possède une seconde sortie reliée à une entrée de commande du registre 214 et à une borne de sortie 256, fournissant un signal d'horloge H'8. Le registre à décalage 213 possède neuf sorties parallèles dont quatre sont reliées à une borne de sortie 252 pour fournir une suite de mots binaires de quatre bits W1 représentant le premier signal vidéo avec bourrage, dont quatre autres sont reliées à une borne de sortie 254 pour. fournir une suite de mots binaires de quatre bits W2 représentant le ième second signal vidéo avec bourrage, et dont une 9ieme et dernière sortie est reliée à une entrée de données du registre 214. Ce dernier possède une sortie reliée à une borne de sortie 255 et fournissant une suite de valeurs binaires représentant les signaux BE. Les signaux d'horloge H'7 et H'8 fournis respectivement par les bornes de sorties 253 et 256 valident respectivement les valeurs des signaux vidéo avec bourrage W1 et W2 et les valeurs des signaux BE. Le dispositif 210 de récupération du rythme des bits possède une sortie fournissant un signal d'horloge de fréquence H'B = 184,32 MH; à une entrée d'horloge du registre à décalage 213 et à une entrée du dispositif 212 par des liaisons non représentées. Ce signal d'horloge a pour effet de décaler les valeurs binaires stockées dans le registre 213. Ce dernier réalise simultanément le démultiplexage et la désérialisation de ces valeurs binaires. Le dispositif 212 de synchronisation des trames multiplexes comporte: un registre à décalage 220; un dispositif 221 de détection d'un motif de synchronisation Z ... Z; un dispositif de verrouillage 222; deux compteurs 223 et 224; et un décodeur 225. Le registre à décalage 220 possède une entrée de données série reliée à l'entrée du dispositif 212 pour recevoir les bits multiplexés, et possède une entrée d'horloge reliée à une première sortie du décodeur 225 fournissant le signal d'horloge H'; de fréquence 20,48 MHz. Le registre 220 comporte dix étages dont le IOme possède une sortie reliée à une entrée du dispositif 221. Cette sortie permet de prélever un bit sur dix dans la suite des bits multiplexés. Le dispositif 221 reçoit les bits ainsi prélevés et détecte la présence ou l'absence dans cette suite du motif Z ...Z constitué d'une alternance de 0 et 1. Le dispositif 221 fournit un signal logique au dispositif de verrouillage 222 quand le motif de synchronisation n'est pas détecté. Le dispositif de verrouillage 222 possède une sortie reliée à des entrées de commande des compteurs 223 et 224, pour incrémenter d'une unité le contenu de ces compteurs à chaque période du signal d'horloge H'7 quand le motif de synchronisation n'est pas détecté. Le compteur 223 est un compteur modulo 9 comptant les impulsions du signal d'horloge H'b pour compter les bits à l'intérieur de chaque bloc W1 - W2 - Z ou R. Une sortie de retenue du compteur 223 est reliée à une entrée de retenue du compteur 224. Ce dernier est un compteur modulo 10. L'ensemble des compteurs 223 et 224 permet de compter les 90 bits constituant chaque trame multiplexe. Le compteur 223 et le compteur 224 possèdent des sorties parallèles reliées à des entrées parallèles du décodeur 225.Une première sortie du décodeur 225 fournit le signal d'horloge H'7 dont la fréquence 20,48 MHz est celle des blocs et une seconde sortie du décodeur 225 fournit le signal d'horloge H'8 dont la fréquence : 2,048 MHz, est celle des bits des signaux BE. Les signaux d'horloge H'7 et H'8 sont verrouillés sur les trames multiplexes et permettent de désigner respectivement les mots vidéo W1 - W2 et les valeurs R des signaux BE. La figure 8 représente un dispositif de synchronisation et de bourrage d'un signal vidéo, par exemple le premier signal vidéo, pour le mettre sous la forme de trames telles que celle représentée sur la figure 3b. Ce dispositif fait partie du dispositif de multiplexage selon l'invention pour la mise en oeuvre de la seconde variante du procédé selon l'invention. Il est incorporé au codeur vidéo 25 représenté sur la figure 1. Il comporte un générateur 271 à asservissement de phase; un compteur 272; un décodeur 273 ; une porte logique ET 274 ; un compteur d'écriture 275; un compteur de lecture 276; une mémoire vive 277 comportant deux moitiés identiques; un multiplexeur 279 à deux entrées et une sortie, pour mots de quatre bits; et un générateur 278 de synchronisation et de bourrage. Le dispositif de synchronisation et de bourrage comporte en outre une borne de sortie 283 fournissant une suite de mots binaires de quatre bits, W1, > constituant le signal vidéo avec bourrage, et une borne de sortie 282 fournissant un signal d'horloge H11 validant les mots binaires W1 Une borne d'entrée 281 reçoit une suite de mots binaires de quatre bits V1 représentant les valeurs du signal vidéo. Une borne d'entrée 280 reçoit un signal d'horloge H8 de fréquence 20,25 MHz validant les mots binaires V1 . La borne d'entrée 281 est reliée à une entrée de données de la mémoire vive 277. La borne d'entrée 280 est reliée à une entrée du générateur 271, à une entrée d'horloge du compteur d'écriture 275 et à une entrée d'horloge d'écriture de la mémoire vive 277. Le générateur 271 à asservissement de phase fournit le signal d'horloge H11 , de fréquence 20,48 MHz, à la borne de sortie 282, à une première entrée de la porte 274, et à une entrée d'horloge du compteur 272. Le compteur 272 est un compteur modulo 2048 possèdant des sorties parallèles reliées à des entrées parallèles du décodeur 273. Le décodeur 273 possède une première sortie reliée à une entrée de commande de lecture et d'écriture de la mémoire vive 277, et possède une seconde sortie reliée à la seconde entrée de la porte 274, à une entrée de commande du multiplexeur 279, et à une entrée de commande du générateur 278 de synchronisation et de bourrage. La porte 274 possède une sortie reliée à une entrée d'horloge du compteur de lecture 276 et à une entrée d'horloge de lecture de la mémoire vive 277. Une sortie multiple du compteur d'écriture 275 et une sortie multiple du compteur de lecture 276 fournissent respectivement une adresse d'écriture et une adresse de lecture à deux entrées de la mémoire vive 277. Cette dernière possède une sortie fournissant un mot binaire de quatre bits à une première entrée du multiplexeur 279. Une seconde entrée du multiplexeur 279 est reliée à une sortie du générateur 278 de synchronisation et de bourrage. La sortie du multiplexeur 279 constitue la sortie du dispositif de synchronisation et de bourrage et est reliée à la borne de sortie 283. Le générateur 271 a pour rôle de fournir le signal d'horloge H11 définissant le rythme des quadruplets W1 de la trame du signal vidéo avec bourrage, à partir du signal H8 donnant le rythme des quadruplets V1 du signal vidéo sans bourrage. Le compteur 272 et le décodeur 273 comptent les 8192 bits constituant un bloc du signal vidéo avec bourrage, chaque bloc étant constitué de 23 quadruplets Y de bourrage et de synchronisation, et de 2025 quadruplets V1 de signal vidéo. La première sortie du décodeur 273 commande alternativement l'écriture et la lecture dans chaque moitié de la mémoire vive 277, à la fréquence de ces blocs. La seconde sortie du décodeur 273 valide la porte 274 pour transmettre le signal d'horloge H11 au compteur de lecture 276 et à l'entrée d'horloge de lecture de la mémoire vive 277 pendant l'intervalle de temps correspondant à la transmission des 2025 quadruplets V1 du signal vidéo. Elle commande aussi le multiplexeur 279 et le générateur 278. Pendant la durée des 23 premiers quadruplets d'un bloc, le multiplexeur 279 relie la sortie du générateur 278 à la borne de sortie 283. Le générateur 278 fournit alors, sous la commande du signal d'horloge Hall, 23 quadruplets successifs dont les deux premiers constituent un motif de synchronisation 00001111, et dont les 21 suivants constituent un bourrage, par exemple en ayant une valeur nulle.Pendant les 2025 quadruplets suivants la porte 274 est validée pour permettre une lecture dans une moitié de la mémoire vive 277 et le multiplexeur 279 est commandé de façon à relier la sortie de la mémoire vive 277 à la borne de sortie 283. Les quadruplets V1 représentant le premier signal vidéo sont appliquées à un rythme constant, défini par l'horloge H8 , à l'entrée de données de la mémoire 277. Le signal d'horloge H8 est appliqué en permanence à une entrée d'horloge du compteur d'écriture 275 pour déterminer une suite d'adresse d'écriture et à une entrée d'horloge d'écriture de la mémoire vive 277. Les quadruplets V1 sont ecrits alternativement dans chaque moitié de la mémoire vive 277 au rythme des blocs, sous la commande du signal fourni par la première sortie du décodeur 273. La capacité de la mémoire 277 est prévue pour deux blocs de 2025 quadruplets. La figure 9 représente le schérna synoptique d'un exemple de réalisation d'un dispositif de restitution d'un signal vidéo, par exemple le premier signal vidéo, à partir de la suite des trames de ce signal vidéo avec bourrage.Ce dispositif de restitution est incorporé dans chacun des décodeurs vidéo que comporte chaque terminal d'abonné. Par exemple, il est incorporé au décodeur vidéo 57 et au décodeur vidéo 58 du terminal d'abonné 2. II comporte: un générateur 292 à asservissement de phase ; un registre à décalage 301; un dispositif 302 de détection d'un motif de synchronisation; un dispositif de verrouillage 303 ; un compteur 295; un décodeur 294; une porte logique ET 293; un compteur d'écriture 296 ; un compteur de lecture 297 ; et une mémoire vive 298. Deux bornes d'entrées 288 et 287 reçoivent respectivement un signal vidéo avec bourrage et un signal d'horloge H'7 de fréquence 20,48 MHz. Le signal vidéo est constitué d'une suite de quadruplets W1 formant des trames telles que celle représentée sur la figure 3b. La borne d'entrée 288 est reliée à une entrée multiple du registre à décalage 301 qui a une capacité permettant de stocker deux quadruplets, et est reliée à une entrée de données de la mémoire vive 298. La borne d'entrée 287 est reliée à une entrée du générateur 292, à une entrée d'horloge du compteur 295, et à une première entrée de la porte 293. Le générateur 292 a une sortie fournissant un signal d'horloge H9 de fréquence 20,25 MHz à une borne de sortie 289 du dispositif de restitution, à une entrée d'horloge du compteur 297 et à une entrée d'horloge de lecture de la mémoire vive 298. Le registre à décalage 301 possède huit sorties parallèles correspondant aux huit bits des deux quadruplets qu'il stocke. Ces sorties sont reliées à huit entrées parallèles du dispositif 302 de détection d'un motif de synchronisation. Ce dernier possède une sortie reliée à une entrée du dispositif de verrouillage 303. Une sortie du dispositif 303 est reliée à une entrée de commande du compteur 295. Le compteur 295 possède des sorties parallèles reliées respectivement à des entrées du décodeur 294. Le décodeur 294 possède une première sortie reliée à une seconde entrée de la porte 293 et une seconde sortie reliée à une entrée de commande de la mémoire vive 298. La porte 293 a une sortie reliée à une entrée d'horloge du compteur 296 et à une entrée d'horloge d'écriture de la mémoire vive 298. Les compteurs 296 et 297 possèdent des sorties multiples reliées respectivement à une entrée d'adresse d'écriture et à une entrée d'adresse de lecture de la mémoire vive 298. La mémoire vive 298 possède une sortie de données reliée à une borne de sortie 290 du dispositif de restitution et fournissant un signal vidéo sans bourrage, sous la forme d'une suite de quadruplets V1 validés par le signal d'horloge M9 fourni par la borne de sortie 289. La mémoire vive 298 est constituée de deux moitiés identiques pouvant stocker un bloc de 2025 quadruplets chacune. Elle a pour r81e de stocker ceux des quadruplets W1 correspondant au signal vidéo sans bourrage, au rythme H7 auquel ils sont disponibles, et de les restituer au rythme constant de l'horloge H9 pour constituer la suite des quadruplets V 1 . Chaque moitié de la mémoire 298 travaille alternativement en écriture et en lecture avec une fréquence correspondant à celle des blocs c'est-à-dire correspondant à 2048 quadruplets W1 du signal vidéo avec bourrage. L'alternance des fonctions d'écriture et de lecture est commandée par le signal fourni par la seconde sortie du décodeur 294. Le générateur 292 à asservissement de phase fournit le signal d'horloge H9 de fréquence 20,25 MHz en asservissant sa phase sur le signal d'horloge H'7, de fréquence 20,48 MHz correspondant au rythme des trames du signal vidéo avec bourrage. Le signal d'horloge H9 commande la lecture dans la mémoire 298 à une adresse déterminée par le compteur de lecture 297. Le signal d'horloge H'7, lorsque la porte 297 est validée, commande des lectures dans la mémoire 298 en agissant sur l'entrée d'horloge d'écriture de cette mémoire et en incrémentant le compteur d'écriture 296 qui fournit une suite d'adresses d'écriture à cette mémoire. Le motif de synchronisation est constitué par les deux premiers quadruplets des 23 quadruplets de bourrage et de synchronisation, Y, de chaque bloc de la trame du signal vidéo. Lorsque ces deux premiers quadruplets sont contenus dans le registre à décalage 301 le dispositif 302 les détecte et fournit un signal de commande au dispositif de verrouillage 303. Tant que les deux quadruplets de synchronisation ne sont pas détectés le dispositif de verrouillage 303 commande le compteur 295 pour augmenter son contenu d'une unité au cours de l'intervalle de temps correspondant à un bloc c'est-à-dire 2048 quadruplets. Le compteur 295 est un compteur modulo 2048 pour compter les 2048 quadruplets de chaque bloc. Le décodeur 294 fournit sur sa première sortie un signal pendant la durée 24ieme quadruplet me allant du 24ieme quadruplet jusqu'au 2048ive quadruplet, pour valider la porte 293 et inscrire ces quadruplets dans la mémoire 298, et fournit sur sa seconde sortie un signal logique alternant le fonctionnement en lecture et en écriture de chaque moitié de la mémoire 298 à la fin de chaque bloc. Ainsi une première moitié de la mémoire est utilisée pour stocker 2025 quadruplets du signal vidéo pendant que l'autre moitié est utilisée pour restituer les 2025 quadruplets du bloc précédent. Le signal vidéo restitué par la borne de sortie 290 peut ensuite être converti sous la forme de trois signaux analogiques de couleurs par des moyens classiques. L'invention ne se limite pas aux exemples de réalisation décrits ci-dessus. De nombreuses variantes sont à la portée de l'homme de l'art, notamment pour constituer les trames multiplexes. Les dispositifs de récupération du rythme des bits: 110, 210, et les générateurs à asservissement de phase 111, 271, 292 sont classiques. Leur réalisation n'est pas décrite plus en détails car elle est à la portée de l'homme de l'art. L'invention peut être appliquée aux réseaux de distribution par fibres optiques mais elle peut tout aussi bien être appliquée aux réseaux de distribution par câbles conducteurs coaxiaux. REVENDICATIONS 1. Procédé de multiplexage et de démultiplexage temporels de signaux vidéo et de signaux à bande étroite, caractérisé en ce que le multiplexage consiste à: - mettre chaque signal vidéo sous la forme d'une suite de mots binaires (V1 , V2 ou W1 , W2) ayant un intervalle constant T - mettre l'ensemble des signaux à bande étroite sous la forme d'une première suite de bits (M ou R), ayant un intervalle constant n.T, n étant un entier; - constituer des premiers motifs de synchronisation (X ... X ou Z ...Z) sous la forme d'une seconde suite de bits (X ou Z) ayant un intervalle T, et ces motifs ayant un intervalle n.T; - constituer une troisième suite de bits ayant un intervalle T, en multiplexant temporellement la première et la seconde suite; - constituer une suite de trames multiplexes, chaque trame multiplexe ayant une durée n.T, et étant une suite de bits formée par une conversion parallèle-série de n blocs (V1 V2 - M, ou W1 - W2 - R) formés chacun d'un mot (V1, V2 ou W1, W2) de chaque signal vidéo et d'un bit (M ou X, R ou Z) de la troisième suite; et en ce que le démultiplexage consiste à: - détecter les premiers motifs de synchronisation (X ...X ou Z Z) dans la suite des bits des trames multiplexes, pour distinguer chaque trame multiplexe et pour distinguer chaque bloc (V1 V2 - M, ou W1 W2 - R) dans chaque trame multiplexe; - séparer, dans chaque bloc, le bit (M ou X, R ou Z) appartenant à la troisième suite et les mots binaires (V1, V2 ou W1 , W2) représentant chaque signal vidéo, par une conversion série-parallèle de la suite des bits de chaque bloc; - séparer parmi les bits appartenant à la troisième suite, ceux qui appartiennent à la première suite (M ou R) et ceux qui appartiennent à la seconde suite (X ou Z), selon le bloc auquel ils appartiennent;; - restituer les signaux à bande étroite à partir des bits (M ou R) de la première suite - restituer chaque signal vidéo à partir de la suite des mots binaires (V1 ou W1 , V2 ou W2) le représentant. 2. Procédé selon la revendication 1, caractérisé en ce que la période T est un sous-multiple de la période de lignes des signaux vidéo et en ce que, pour mettre l'ensemble des signaux à bande étroite sous la forme d'une première suite de bits (M) ayant un intervalle constant n.T, il consiste à stocker les bits de ces signaux au rythme où ils sont disponibles, puis à les restituer en insérant dans la suite de ces bits, des bits de bourrage et des bits constituant des seconds motifs de synchronisation 1S) le nombre des bits insérés étant tel que la suite restituée a un intervalle constant n.T; et en ce que, pour restituer les signaux à bande étroite à partir de la suite des bits (M) de la première suite, il consiste: à détecter dans cette suite les seconds motifs (S) de synchronisation, à stocker les bits (M) qui ne constituent ni un second motif de synchronisation (S) ni un bourrage, puis à restituer avec une période constante les bits (M) stockés, ces derniers étant les bits des signaux à bande étroite. 3. Procédé selon la revendication 1, caractérisé en ce que, l'ensemble des signaux à bande étroite étant disponible sous la forme d'une suite de bits (R) ayant un intervalle n.T, pour mettre chaque signal vidéo sous la forme d'une suite de mots binaires (W1 ou W2) de période T, chaque mot comportant m bits, il consiste à mettre chaque signal vidéo sous la forme d'une suite de mots binaires de m bits (V1 ou V2) et à stocker cette suite au rythme où ces mots sont disponibles, ces mots ayant un intervalle supérieur à T, puis à les restituer avec un intervalle T en insérant, avec une période Tv s dans la suite des mots restitués, des mots de m bits (Y) constituant des seconds motifs de synchronisation et constituant un bourrage, le nombre des mots insérés étant tel que la suite des mots restitués a un intervalle constant T, la période Tv étant choisie égale à un sous-multiple d'un multiple de la période de lignes des signaux vidéo; et en ce que, pour restituer chaque signal vidéo à partir de la suite des mots binaires (W1 ou W2) le représentant, il consiste: à détecter dans cette suite de mots binaires (W1 ou W2) les seconds motifs (Y) de synchronisation, à stocker les mots binaires (W1 ou W2) qui ne constituent ni un second motif (Y) de synchronisation ni un bourrage, et à restituer, avec une période constante, les mots binaires (W1 ou W2) stockés, pour reconstituer un signal vidéo. 4. Dispositif de multiplexage temporel de signaux vidéo et de signaux à bande étroite, pour la mise en oeuvre du procédé selon la revendication 1, caractérisé en ce qu'il comporte: - une horloge (101 ou 104) fournissant un signal d'horloge Hg)j - des premiers moyens (79, 102 ou 179, 105, 284) pour mettre chaque signal vidéo sous la forme d'une suite de mots binaires (V1 ou V2 W1 ou W2) à un rythme (H3 ou H6) sous-multiple de la fréquence d'horloge (Hb ou HB) - des seconds moyens (85, 86, 103 ou 186) pour mettre l'ensemble des signaux à bande étroite sous la forme d'une première suite de bits (M ou R) ayant un rythme (H2 ou H5) n fois inférieur au rythme (H3 ou H6) des suites de mots binaires (V1 ou V2, W1 ou W2) des signaux vidéo, n étant un entier ; fournir un premier signal de synchronisation dit de synchronisation des trames multiplexes constitué d'une seconde suite de bits constituée de motifs binaires (X... X ou Z ... Z), ces motifs ayant le même rythme (H3 ou H6) que les suites de mots binaires de signaux vidéo; et multiplexer temporellement la première et la seconde suite de bits sous la forme d'une troisième suite de bits constituée de trames ayant une durée fixée et dont les bits ont le même rythme (H3 ou H6) que les suites de mots binaires (V1 , V2 ou W1 ,W2) des signaux vidéo;; - un registre à décalage (84 ou 184) pour stocker en parallèle un bit de la troisième suite et un mot (V1, V2 ou W1 , W2) de chacun des signaux vidéo, et les restituer en série sous la forme d'une quatrième suite de bits constituée de blocs, chaque bloc comportant un mot de chaque signal vidéo et un bit de la troisième suite, le rythme de ces blocs étant égal au rythme (H3 ou H6) des mots binaires des signaux vidéo. 5. Dispositif de multiplexage selon la revendication 4, pour la mise en oeuvre du procédé selon la revendication 2, caractérisé en ce que: - la fréquence (Hb) du signal fourni par l'horloge (101) est un multiple de la fréquence de lignes des signaux vidéo; - le rythme (H3) de la suite de mots binaires de chaque signal vidéo est un sous-multiple de la fréquence d'horloge (Hb) et un multiple de la fréquence de lignes des signaux vidéo; - les seconds moyens (85, 86, 103) comportent des moyens (94 à 96, 103) pour stocker la suite des bits (M) représentant les signaux à bande étroite, au rythme (H2) où elle est disponible ; puis la restituer à un rythme (H4) n fois inférieur au rythme (H3) des mots binaires (V1 ou V2) des signaux vidéo; et comportent des moyens (90 à 93, 103) pour fournir un second signal de synchronisation (S), dit de synchronisation des signaux à bande étroite et constitué d'une suite de bits, et des bits de bourrage, et les insérer dans la suite restituée, au même rythme que les bits restitués. 6. Dispositif de multiplexage selon la revendication 4, pour la mise en oeuvre du procédé selon la revendication 3, caractérisé en ce que: - la fréquence (HB) du signal fourni par l'horloge (104) a une fréquence multiple du rythme (H2) des bits représentant les signaux à bande étroite - les premiers moyens comportent pour chaque signal vidéo:: -- des moyens (275 à 277) pour recevoir le signal vidéo sous la forme d'une suite de mots binaires (V1 ou V2), pour stocker ces mots au rythme (H8) où ils sont disponibles, et pour les restituer à un rythme supérieur (H11) qui est un sous-multiple de la fréquence du signal d'horloge (Hg) - des moyens (271 à 273, 278) pour fournir un second signal de synchronisation dit de synchronisation du signal vidéo, sous la forme d'une suite (Y) de mots binaires de même format que les mots binaires du signal vidéo et et pour fournir des mots de bourrage, au même rythme (H11) que celui auquel les mots sont restitués;; -- des moyens de multiplexage (271 à 273, 279) pour transmettre alternativement les mots binaires restitués du signal vidéo et les mots binaires du signal de synchronisation et les mots de bourrage, avec une période Tv égale à un sous-multiple d'un multiple de la période de lignes des signaux vidéo. 7. Dispositif de dé multiplexage temporel de signaux vidéo et de signaux à bande étroite, pour la mise en oeuvre du procédé selon la revendication 1, recevant une suite de bits à démultiplexer, caractérisé en ce qu'il comporte: - des premiers moyens (110 ou 210) pour fournir un premier signal d'horloge ayant un rythme (H'b ou H'B) égal à celui des bits à démulti plexer; - des seconds moyens (111, 112 ou 212) pour: reconnaître, dans la suite des bits à démultiplexer, des premiers motifs de synchronisation (X ... X ou Z ...Z) dit de synchronisation des trames multiplexes, ces motifs ayant un intervalle constant n.T et étant chacun constitué de n-l bits ayant un intervalle de durée T, n étant un nombre entier fixé; et fournir un second signal d'horloge (H'5 ou H'7) dit signal d'horloge des blocs, ayant une période T et un troisième signal d'horloge (H'4 ou H'8) dit signal d'horloge des trames multiplexes ayant une n.T, ces signaux d'horloge étant en phase avec le rythme des bits; - un registre à décalage (113 ou 213), recevant sur une entrée série les bits à démultiplexer et sur une entrée de commande le premier signal d'horloge (H'b ou H'B), et restituant sous la forme parallèle les bits à démultiplexer, le nombre de bits restitués en parallèle correspondant au nombre de bits à démultiplexer pendant une période T et constituant un bloc;; - des troisièmes moyens (114, 115 ou 214, 286) pour restituer en parallèle des signaux vidéo et des signaux à bande étroite, à partir des bits fournis en parallèle par le registre à décalage (113 ou 123) aux instants définis par le signal d'horloge des blocs (H'5 ou H'7) et par le signal d'horloge des trames multiplexes (H'4 ou H'8), ces bits en parallèle étant constitués par des mots binaires (V1 ou V2, Wl ou W2) représentant respectivement chaque signal vidéo, et par un bit isolé (M ou X, R ou Z) appartenant à un motif de synchronisation ou représentant des signaux à bande étroite, selon l'instant considéré. 8. Dispositif de démultiplexage selon la revendication 7, pour la mise en oeuvre du procédé selon la revendication 2, caractérisé en ce que les troisièmes moyens comportent: - des moyens (114) pour reconnaître les seconds motifs de synchronisation (S) dans une suite de bits constituée par les bits isolés fournis successivement par le registre à décalage (113) aux instants définis par le signal d'horloge des trames multiplexes (H'4), et pour générer un signal désignant parmi ces bits ceux qui représentent les signaux à bande étroite sans bourrage;; - des moyens (111, 115) pour stocker des bits isolés fournis successivement par le registre à décalage (113), au rythme du signal d'horloge des trames multiplexes (H'4) et sous la commande du signal désignant les bits qui représentent les signaux à bande étroite sans bourrage, et pour restituer à un rythme constant (H'2) les bits stockés, la suite restituée représentant les signaux à bande étroite sans bourrage. 9. Dispositif de dé multiplexage temporel de signaux vidéo et de signaux à bande étroite selon la revendication 7, pour la mise en oeuvre du procédé selon la revendication 3, caractérisé en ce que les troisièmes moyens comportent, pour chaque signal vidéo: - des moyens (286) pour reconnaître les seconds motifs de synchronisation (Y) dans une suite de mots binaires, chaque mot binaire étant constitué par des bits fournis en parallèle par le registre (213) à un instant défini par le signal d'horloge des trames multiplexes (H'7) et représentant le signal vidéo avec des bits de bourrage, et pour fournir un signal désignant parmi ces mots binaires ceux qui représentent le signal vidéo sans bourrage;; - des moyens (292 à 298) pour stocker la suite de ces mots binaires au rythme du signal d'horloge des blocs (H'7) et sous la commande du signal désignant les mots qui représentent le signal vidéo sans bourrage, et pour restituer ces mots à un rythme constant (ho), la suite des mots restitués représentant un signal vidéo sans bourrage; - un registre (214) pour stocker et restituer chaque bit isolé fourni par le registre à décalage (213), sous la commande du signal d'horloge des trames multiplexes (H'8), la suite des bits restitués représentant les signaux à bande étroite. 10. Dispositif de distribution de signaux vidéo et de signaux à bande étroite, comportant un centre de distribution (1) relié par des lignes de transmission (4, 5) à des terminaux d'abonnés (2, 3), le centre de distribution (1) comportant: - des moyens de sélection (30 à 37, 41) ayant des entrées respectivement couplées à une pluralité de sources de signaux vidéo et de signaux à bande étroite, et ayant des sorties fournissant une pluralité de signaux vidéo et de signaux à bande étroite sélectionnés indépendamment pour chaque abonné; - un dispositif de multiplexage (50) distinct pour chaque abonné, recevant en parallèle tous les signaux sélectionnés pour cet abonné par les moyens de sélection (30 à 37, 41) et fournissant en série une suite de bits à une ligne de transmission (4) reliée au terminal (2) de cet abonné et propre à cet abonné; et chaque terminal d'abonné (2) comportant un dispositif de démultiplexage (60) ayant une entrée (65) couplée à la ligne de transmission (4) et une pluralité de sortie (61 à 63) restituant en parallèle des signaux vidéo et des signaux à bande étroite; caractérisé en ce que les dispositifs de multiplexage (50) sont conformes à la revendication 4 et en ce que les dispositifs de démultiplexage (60) sont conformes à la revendication 7. 11. Dispositif selon la revendication 10, caractérisé en ce que les moyens de sélection (30 à 37, 41) comportent: - un dispositif sérialiseur (30, ..., 34) pour chaque signal vidéo, ayant une entrée multiple, recevant ce signal vidéo sous la forme d'une suite de mots binaires validés par un signal d'horloge, et ayant une sortie restituant ce signal vidéo sous la forme d'une suite de bits; - une pluralité de dispositifs désérialiseurs (36, 37) pour chaque abonné, leur nombre étant égal au nombre de signaux vidéo à transmettre simultanément vers chaque abonné, chaque dispositif désérialiseur (36, 37) ayant une entrée recevant un signal vidéo sous la forme d'une suite de bits et ayant une sortie restituant ce signal vidéo sous la forme d'une suite de mots binaires et d'un signal d'horloge; ; - un dispositif de commutation (35) ayant des entrées reliées respectivement aux sorties des dispositifs sérialiseurs (30 à 34), ayant des sorties reliées respectivement aux entrées des dispositifs désérialiseurs (36 à 37) de tous les abonnés, et ayant une entrée de commande; - des moyens de commande (41) actionnés par les abonnés en fonction des signaux vidéo qu'ils souhaitent recevoir, et reliés à l'entrée de commande du dispositif de commutation (35).