FR 2579792 A1 19861003 FR 8504651 A 19850328 La présente invention concerne un circuit d'interface pour terminaux asynchrones et synchrones. Un tel circuit est utilisable dans des réseaux locaux de transmission de données du type de celui décrit dans la demande de brevet français nO 82 16632 (2 533 789) déposée le 24 septembre 1982 par l'Etat français, représenté par le ministre des PTT (Centre National d'Etudes des Télécommunications) et Etablissement public de Diffusion dit "Télédiffusion de France" et intitulée : "Réseau local hybride de communication en modes circuit et paquet à boucle portant un multiplex temporel". Dans un tel type de réseau, on reçoit des données provenant de terminaux asynebrones avec des débits de 2 400 bit/s, 4 800 bit/s ou 9 600 bit/s et des données provenant de terminaux synchrones avec des débits de 2 400 bit/s, 4 800 bit/s , 9 600 bits, 48 kbit/s ou 64 kbit/s .De plus, les liaisons synchrones sur lesquelles sont transmises les donnees utilisent des multiplex temporels à 64 kbit/s avec un canal affecté à chacun des terminaux. Jusqu a aujourd'hui, ce genre d'échanges n'étant pas normalisé, il n'existe que des circuits d'interface répondant à des applications particulières, comme par exemple l'interface entre une jonction MIC et une liaison transportant les données en série provenant de terminaux asynchrones et les signaux d'horloge correspondants. Un des inconvénients de ces applications est de ne pouvoir émettre les données vers la liaison synchrone qu'à un débit correspondant à celui des terminaux asynchrones. L'objet de la présente invention est un circuit d'interface permettant de multiplexer les données reçues de m terminaux asynchrones et de n terminaux synchrones vers une liaison synchrone portant des supertrames de vingt trames d'au moins (m+n) canaux correspondant chacun à un terminal, après leur avoir fait subir une transformation huit bits/ six bits du type XSO, excepté dans le cas des terminaux synchrones à 64 kbit/s , où les huit bits utiles sont transmis sans transformation. De même, l'invention a pour objet de démultiplexer les données reçues de cette liaison synchrone vers les m terminaux asynchrones et les n terminaux synchrones, après leur avoir fait subir la transformation inverse. En fait, les données seront transmises sur la liaison synchrone sous forme d'octets de six bits utiles et deux bits placés en tête caractérisant l'information. Selon l'invention, on utilise un circuit relié, d'une part, à un bus système, transmettant les données des m terminaux asynchrones, et aux n terminaux synchrones directement, et, d'autre part, à une liaison synchrone, et composé - d'un circuit d'horloge déterminant des temps cycliques pendant lesquels sont effectuées les transformations huit bits/six bits ainsi que leur inverse, et déterminant de même des temps acycliques pendant lesquels sont effectués les transferts entre les terminaux asynchrones et synchrones et le circuit - d'une mémoire vive contenant 20(m+n) lignes d'un bit d'activation, chargée sous contrôle d'un processeur extérieur, et autorisant, ou non, pour chaque canal de la supertrame, le transfert d'une donnée reçue d'un terminal sur la liaison synchrone et inversement - d'une file d'attente réception et d'une file d'attente émission pour chacun des m terminaux asynchrones permettant respectivement de recevoir et d'émettre les données présentes sur le bus système ; et - de registres d'état de file d'attente et d'une logique interne, composée de circuits logiques, permettant de charger et de décharger les files d'attente et d'effectuer la transformation huit bits/ six bitset inversement. L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaitront à l'aide de la description ci-après et des dessins joints où - la figure 1 représente le multiplex temporel envoyé sur la liaison synchrone - la figure 2 représente le circuit d'interface pour terminaux asynchrones et synchrones dans son environnement - la figure 3 représente un schéma du circuit d'interface pour terminaux asynchrones et synchrones - la figure 4 représente le détail du circuit d'interface entre le bus système et le circuit d'interface pour terminaux asynchrones et synchrones - la figure 5 représente le déroulement dans le temps du rebouclage d'une donnée - les figures 6.a à 6.e représentent le contenu du circuit de mémoire de files d'attente et du circuit de mémoire d'automate du circuit d'interface pour terminaux asynchrones et synchrones ; - la figure 7 représente le partage en temps d'un canal - la figure 8 représente le détail du circuit de gestion de mémoire de files d'attente ; et - la figure 9 représente le détail du circuit d'automate de transfert. La figure 1 représente le multiplex temporel circulant sur la liaison synchrone. Ce multiplex temporel comporte une supertrame durant 2,5 ms laquelle est composée de vingt trames TRO à TR19 permettant d'obtenir des débits de 64 kbit/s , avec un octet de huit bits utiles par trame ; de 48 kbit/s, avec un octet de six bits utiles par trame ; de 9,6 kbit/s , avec un octet de six bits utiles toutes les cinq trames ; de 4,8 kbit/s , avec un octet de six bits utiles toutes les dix trames ; et de 2,4 kbit/s , avec un octet de six bits utiles toutes les vingt trames. Les trames TRO à TR19 d'une durée de 125 ps sont composées de trente-deux canaux CH0 à CH31 permettant ici d'affecter, par exemple, les quatre premiers canaux CH0 à CH3 à quatre terminaux synchrones et les vingt-huit canaux suivants CH4 à CH31 à vingt-huit terminaux asynchrones. La liaison synchrone sur laquelle est envoyé ce multiplex temporel est une jonction à 2 HHz transportant des données du type X50 où les octets transmis contiennent six bits d'informations et, dans cet exemple, deux bits caractérisant l'information placés au début de l'octet. Cependant, pour respecter le débit, dans le cas d'un terminal synchrone à 64 kbit, les huit bits utiles seront transmis sans transformation. La figure 2 représente le circuit d'interface pour terminaux asynchrones et synchrones ITS dans son environnement avec en amont - des contrôleurs de ligne de communication 22, 23 envoyant chacun, par un bus système BSYST, des octets de huit bits utiles provenant de plusieurs terminaux asynchrones - un processeur extérieur 21 gérant les transferts sur le bus système BSYST - quatre fils d'accès pour terminaux synchrones FATS transportant soit des octets de huit bits utiles soit des octets de six bits utiles provenant directement de quatre terminaux synchrones et en aval - une liaison synchrone LSYNC transportant le multiplex temporel décrit précédemment - des signaux d'horloge CLOCKS provenant de la boucle du réseau local dans lequel est utilisé le circuit d'interface pour terminaux asyn chrones et synchrones. Chaque contrôleur de ligne de communication 22, 23, peut recevoir plusieurs terminaux asynchrones et peut envoyer ou recevoir les octets de huit bits utiles correspondant à un terminal asynchrone par blocs de plusieurs octets. Les signaux d'horloge CLOCKS sont composés - d'un signal d'horloge à 8 MHz CL8 donnant le rythme de la boucle du réseau local ; - d'un signal d'horloge à 4 MHz CL4 et d'un autre à 2 MHz CL2 synchro nisés sur le signal d'horloge précédent ; et - d'un signal d'horloge de début de trame DEBTRAM. Le bus systeme BSYST est composé de vingt bits d'adresses et de huit bits de données ; il inclut, de plus, plusieurs bits de contrôle du processeur extérieur 21. La figure 3 représente le circuit d'interface ITS selon l'invention comportant un circuit d'interface d'isolation 32 relié au bus système BsYST, connecté à un circuit de commande de la mémoire d'automate 33 et à un circuit de commande de la mémoire de files d'attente 34. Ce circuit d'interface d'isolation 32 délivre un bus de données DAT, un bus de files d'attente DI, un bus d'automate DM et un bus synchrone DS. Le bus de données DAT est connecté à un circuit d'horloge programmable 310 et à des circuits contrôleurs multi-protocole série 312, 313, reliés aux fils d'acces pour terminaux synchrones FATS. Le bus synchrone 15 est connecté aux mêmes circuits que le bus de données DAT et à un circuit d'accès 311. Le bus d'automate DM est connecté à un circuit de mémoire d'automate 38, à un circuit d'automate de transfert 37, à un circuit d'interface de liaison 39, et au circuit d'accès 311. Le bus de files d'attente DI est connecté à un circuit d'automate de transfert 37, à un circuit de gestion de mémoire de files d'attente 35 et à un circuit de mémoire de files d'attente 36. Le circuit d'interface de liaison 39 délivre un bus de réception DR relié au circuit d'accès 311 et au circuit d'automate de transfert 37 ; il est connecté à la liaison synchrone LSYNC.Un circuit d'horloge 31,recevant les signaux d'horloge CLOCKS,delivre les signaux propres à rythmer le fonctionnement du circuit d'interface pour terminaux asynchrones et synchrones ITS. La figure 4 représente le détail du circuit d'interface d'isolation 32 où le bus de données du bus système BSYST est connecté à un circuit émetteur-récepteur 60, commandé par un signal de transfert TEN et un signal de lecture READ, auquel est relié le bus de données DAT. Ce bus de données DAT est connecté - au bus d'automate DM par l'intermédiaire d'une première interface à trois états 62 commandée par un premier signal de validation DMEN - au bus de files d'attente DI par l'intermédiaire d'une deuxième inter face à trois états 64 commandée par un deuxième signal de validation DIEN ; et - au bus synchrone DS par l'intermédiaire d'une troisième interface à trois états 66 commandée par un troisième signal de validation DSEN. Trois circuits de huit bascules de type D à sortie trois états 61, 63, 65, commandés respectivement chacun par un signal de transfert RDM, RDFST, RDS et un signal de lecture LECDM, LECDI, LECIO, ont leur entrée connectée respectivement au bus d'automate DM, au bus de files d'attente DI et au bus synchrone DS et leur sortie au bus due données DAT. Un circuit de décodage 67 reçoit le bus d'adresse et des bits de contrôle du processeur extérieur 21 par le bus système BSYST et adresse les différentes parties du circuit d'interface pour terminaux asynchrones et synchrones ITS.A partir des signaux fournis par le circuit de décodage 67, le circuit de commande de la mémoire d'automate 33 et le circuit de commande de la mémoire de files d'attente 34 fournissent les signaux de transfert TEN, RDM, RDFST, RDS, les signaux de lecture READ, LECDM, LECDI, LECIO et les signaux de validation DMEN, DIEN, DSEN au circuit d'interface d'isolation 32. La liste suivante donne les différents transferts effectués en fonction de la valeur de ces derniers signaux READ = 1 Les données du bus de données DAT sont transférées sur le bus système BSYST. READ = 1 TEN = 1 Les données sont validées sur le bus système BSYST. READ = O TEN = 1 Les données du bus système BSYST sont transférées sur le bus de données DAT. LECDM = I LECDI = 1 LECIO = 1 RDM = 1 RDFST = 1 RDS = 1 Ces signaux enregistrent les données présentes sur leur bus respectif. Ces signaux transfèrent les données mémorisées sur le bus de données DAT. Ainsi le processeur extérieur 21 peut lire les données fournies par le bus d'automate DM, de files d'attente DI ou synchrone DS même lorsqu'elles ne sont plus disponibles sur le bus en question. Les signaux de validation DMEN, DIEN, DSEN assurent le transfert des données du bus de données DAT vers leur bus respectif, ce qui permet au processeur extérieur 21 d'écrire les données sur un seul des bus d'automate DM, de files d'attente DI et synchrone DS. Le décodage des différents accès internes au circuit d'interface pour terminaux asynchrones et synchrones ITS est réalisé à l'aide de circuits logiques comme par exemple des réseaux logiques programmables PLA, de manière connue, à partir du bus d'adresse et des bits de contrôle du bus système BSYST. Le circuit d'interface de liaison 39 (figure 3) est composé d'un registre d'émission 390 dont l'entrée est connectée au bus d'automate DM et la sortie à un registre parallèle-série 391. La sortie de ce dernier est reliée au fil d'émission de la liaison synchrone LSYNC et à une entrée d'un multiplexeur 394 à deux entrées commandé par un bit de rebouclage LP dont la valeur est inscrite dans le circuit de mémoire d'automate 38 par le processeur extérieur 21. Le multiplexeur 394 reçoit sur son autre entrée le fil de réception de la liaison synchrone LSYNC et a sa sortie connectée à l'entrée d'un registre série-parallèle 393. Ce dernier registre est relié à l'entrée d'un registre réception 3g2 dont la sortie est connectée au bus de réception DR. La figure 5 représente le décalage égal à un canal existant entre l'horloge de la liaison synchrone HLSYNC et celle du circuit d'interface pour terminaux asynchrones et synchrones HITS. Ainsi la donnée à émettre sur le tième canal CHt de la liaison synchrone LSYNC est écrite dans le registre d'émission 390 puis chargée dans le registre parallèle-série 391 à la fin du (t-2)ième canal CHt-2 du circuit d'interface ITS. L'émission de la donnée se fait au rythme du signal d'horloge à 2 MHz CL2 dès le début du tième canal CHt de la liaison synchrone LSYNC. La réception d'une donnee se fait au rythme de la même horloge dans le registre série-parallèle 393 qui charge le registre réception 392 dès réception du dernier bit de l'octet, c'est-à-dire au début du canal correspondant du circuit d'interface pour terminaux asynchrones et synchrones ITS. Le bit de rebouclage LP provoque, s'il est au niveau logique 1, l'inhibition de l'émission et de la réception. Ce bit de rebouclage LP est positionné deux canaux avant le canal correspondant du circuit d'interface ITS. Ainsi, comme le représente la figure 5, le chargement CHE dans le registre émission 390 de la donnée destinée au tième canal CHt du circuit d'interface pour terminaux asynchrones et synchrones ITS débute à la fin du (t-2)ième canal CHt-2. L'écriture ECPS dans le registre parallèle série 391 s'effectue elle aussi avant la fin du (t-2)ième canal CHt-2. Grâce au rebouclage par le multiplexeur 394, l'écriture ECSP dans le registre série-parallèle 393 s'effectue dès le début du (tî)ième canal CHt-1. Le chargement CHR du registre réception 392 peut s'effectuer avant le début du tième canal CHt. Ainsi la donnée est présente pendant toute la durée du tième canal CHt du circuit d'interface pour terminaux asynchrones et synchrones ITS. Le contenu du circuit de mémoire d'automate 38 est représenté sur les figures 6.a à 6.d et il est composé de - six cent quarante lignes de mémoire d'activation, chaque ligne, comme représenté sur la figure 6.a, contenant un bit d'activation ACT et correspondant à un canal de la supertrame, ce bit indiquant si le canal est actif ou non, ctest-à-dire si les transferts entre les terminaux et la liaison synchrone doivent être réalisés ou non - trente-deuxlignes de mémoire de contrôle des canaux, chaque ligne, comme représenté sur la figure 6.b, correspondant à un canal de la trame et comprenant un bit de mise en service ES indiquant que le canal est en service ou non, le bit de rebouclage LP indiquant que l'octet transmis doit être retransmis ou non vers le terminal d'où il provient et un bit de transformation TR indiquant, dans le cas des terminaux synchrones, si la transformation de huit bits en six bits, et son inverse,doit être exécutée ou si les huit bits doivent être transmis tels quels ; - trente-deux lignes de mémoire accumulateur émission ACCE chacune attribuée à un canal, et trente-deux lignes de mémoire accumulateur réception ACCR, chaque ligne, comme représenté sur la figure 6.c, comportant six bits de données et deux bits de séquentiel SQ caracté risant l'information ; et - trente-deux lignes de mémoire tampon émission MTPE, chacune attribuee à un canal et comportant, comme représenté sur la figure 6.d, six bits de données et deux bits de code émission CE caractérisant l'informa tion ou huit bits de données dans le cas des transmissions de données sans transformation. Le contenu du circuit de mémoire de files d'attente 36 est composé de - deux cent vingt-quatre lignes de files d'attente émission recevant les données de huit bits utiles provenant des terminaux asynchrones, à chacun desquels sont affectées huit lignes de mémoire - deux cent vingt-quatre lignes de files d'attente réception émettantles données de huit bits utiles vers les terminaux asynchrones, à chacun desquels sont affectées huit lignes de mémoire - vingt-huit lignes formant chacune un registre d'état de la file d'attente émission STE, chaque ligne, comme représenté sur la figure 6.e, étant constituée d'un bit d'état ST, indiquant si la file d'attente émission peut être encore chargée avec un nombre défini d'octets (ici deux) ou non, d'un bit d'engorgement ENG indiquant que la file d'attente est pleine avec perte d'information, ou non, de trois bits d'index d'écriture INDEXW et de trois bits d'index de lecture INDEXR permettant de calculer la position de la donnée de huit bits à écrire ou à lire dans la file d'attente émission à laquelle ce registre d'état de la file d'attente émission STE est rattaché ; et - vingt-huit lignes formant chacune un registre d'état de la file d'attente réception STR, identique au registre d'état de la file d'attente émission STE, représenté sur la figure 6.e, mais où le bit d'état ST indique si la file d'attente réception est vide ou non. Le processeur extérieur 21 écrit dans le circuit de mémoire d'automate 38 les lignes de mémoire d'activation en mettant les bits d'activation ACT à 1 ou à O de façon à ce que la logique interne du circuit d'interface pour terminaux asynchrones et synchrones ITS exécute les transferts durant certains canaux de la supertrame fixant ainsi les débits de chaque terminal. Ainsi, quand la logique interne, qui lit cette mémoire cycliquement, rencontre un bit d'activation à I et si le bit de mise en service ES de la ligne correspondante de la memoire de controle des canaux, écrite elle aussi par le processeur extérieur 21, est au niveau logique 1, la logique interne effectue les transferts. Avant de décrire le fonctionnement des transferts entre le processeur extérieur 21 et le circuit d'interface pour terminaux asynchrones et synchrones ITS, nous allons décrire les signaux rythmant ces échanges. Le circuit d'horloge 31 définit, à partir des signaux d'horloge CLOCKS reçus, des signaux qui rythment le fonctionnement de la logique interne du circuit d'interface pour terminaux asynchrones et synchrones ITS. Le signal d'horloge de début de trame DEBTRAM sert à la synchronisation des trames du circuit d'interface pour terminaux asynchrones et synchrones ITS et de la liaison synchrone LSYNC.Le circuit d'horloge 31 délivre - quatre signaux de temps TO à T3,représentés figure 7,définissant seize moments MO à M15 dans un temps de canal de 3,9 ps, le signal d'horloge à 4 MHz CL4 permettant d'obtenir seize moments retardés NO à N15 ayant 122 ns de retard sur les moments MO à M15 ; - cinq signaux de canaux TCO à TC4 définissant trente-deux canaux CHO à CH31 dans une trame de 125 ps ; - cinq signaux de trames MTO à MT4 définissant vingt trames TRO à TR19 dans une supertrame de 2,5 ms ; et - un signal H4D pour l'enregistrement dans différents registres du circuit d'interface ITS, un signal TCS pour valider les données sur les bus internes au circuit d'interface ITS et un signal H4DR, qui est le signal H4D retardé de 30 ns, pour enregistrer les données en mémoire. De plus, le circuit d'horloge 31 reçoit des circuits de commande du circuit d'interface ITS les signaux suivants - le signal de canal synchrone TCSY signalant que le canal est réservé à un terminal synchrone ; - le signal d'activité synchrone ACTSY signalant que la mémoire d'entrée du circuit contrôleur multi-protocole série 312, 313 considéré a reçu deux octets des terminaux synchrones - le temps de lecture de l'index réception ACYLIR signalant le temps où est lu le registre d'état de la file d'attente réception STR - le temps de lecture du tampon réception LECTPR signalant le temps où est lue la file d'attente réception ; - le temps de lecture de l'index émission ACYLIE signalant le temps où est lu le registre d'état de la file d'attente émission STE ; et - le temps d'écriture du tampon émission ECRTPE signalant le temps où est écrite la file d'attente émission. A l'aide de combinaisons de ces signaux, le circuit d'horloge 31 fournit les multimoments MM1 à MM8, MM11 à MM17, MM19 dont les valeurs sont regroupées dans la liste suivante, ainsi que celles des multimoments RDI, CKSYNC, ACYSTEN, ACYFEN, ACYSEN, WRTP et WTP :: MM1 = M4 + M10 MM2 = M7 + M11 MM3 = M3 + M4 + M5 MM4 = M11 + M12 + M13 MM5 = M5 + M7 + M13 MM6 = ACT(M6 + M8 + M14) MM7 = MO + M2 + M4 + M10 + M12 MM8 = TCSY.M8 + M6 + M14 MM11 = ACTSY(M13 + M14 + M15) MM12 = ACTSY(M6 + M7) MM13 = ACTSY(M13 + M14) MM14 z (M5 + M6 + M7 + M8) + (M12 + M13 + M14 + M15) MM15 = ACTSY.M7 MM16 = ACTSY.M8 MM17 = (M3 + M4 + M5) + (M11 + M12 + M13) MM19 = ACT(M5 + M13) RDI = M3 + M11 + ACYLIE + ACYLIR CKSYNC = ACT.TCSY.M13 ACYSTEN = (N5 + N6 + N7 + N8 + N9) + (N13 + N14 + N15 + NO + Ni) ACYFEN = (N6 + N7) + (N13 + N14 + N15) ACYSEN = N8 + (N15 + NO + N1) WRTP = M4 + M12 + ECRTPE + LECTPR WTP = M12 + ECRTPE. Ces moments et multimoments sont utilisés par le circuit d'interface ITS en fonction de deux types d'accès - pour les transferts cycliques, durant lesquels la logique interne du circuit d'interface ITS fonctionne régulièrement et effectue d'une part les transferts de la file d'attente émission vers la liaison synchrone LSYNC et de la liaison synchrone LSYNC vers la file- d'attente réception et d'autre part les transferts entre les fils d'accès pour terminaux synchrones FATS et la liaison synchrone LSYNC. Ces transferts s'effectuent lorsque les bits de mise en service ES et d'activation ACT sont au niveau logique I ; et - pour les transferts acycliques, où les données sont échangees entre le bus système BSYST et les files d'attente émission et réception. Durant les transferts cycliques, les moments et multimoments utilisés sont - pour les terminaux asynchrones, les moments MO, M2, M3, M4, M7, M11, M12, M13, M15 et les multimoments MMI à NM8, QMM17, MM19, RDI ; et - pour les fils d'accès pour terminaux synchrones FATS, les multi moments WRTP, WTP, MM11 à MM16, CKSYNC. Durant les transferts acycliques, si le bit d'activation est à o, l'accès par le bus système BSYST se fait durant tout le temps canal sinon - l'accès aux files d'attente du circuit de mémoire de files d'attente35 se fait pendant le multimoment ACYFEN ; - l'accès aux registres d'état des files d'attente émission et réception STE, STR se fait pendant le multimoment ACYSTEN ; et - l'accès au bus synchrone DS pendant le multimoment ACYSEN. Pour l'accès du bus système BSYST en écriture ou en lecture, pris en compte au multimoment ACYFEN, le circuit de commande de la mémoire de files d'attente 34 délivre un séquentiel à trois temps retardés composé, pour la lecture - du temps de lecture de l'index réception ACYLIR ; - du temps de lecture du tampon réception LECTPR ; et - d'un temps de mise à jour de l'index réception ACYUPIR où est écrit le registre d'état de la file d'attente réception STR ; pour l'écriture - du temps de lecture de l'index émission ACYLIE - du temps d'écriture du tampon émission ECRTPE ; et - d'un temps de mise à jour de l'index émission ACYUPIE où est écrit le registre d'état de la file d'attente émission STE. Le processeur extérieur 21, pour la lecture de la file d'attente reception et pour l'écriture de la file d'attente émission, à chacun des trois temps correspondants, réagit respectivement selon les tableaux 1 et 2ci-après. TABLEAU 1 Cc BIT DETAT ST EGL A 1 Contenu du ~ registre BIT D'ETAT ST (file d'attente réception non vide) d'état EGAL A O index d'écriture \ ~ lndex d ecriture (file d'attente INDEXW j INDEXW = INDEXR + 1 réception vide) index de lecture Temps INDEXR + 1 lecture du registre d'état de la file d'attente ACYLIR réception STR pas de lecture lecture de la donnée après calcul, dans LECTPR de la donnée le circuit de gestion de mémoire de dans la file files d'attente 35, de sa position à d'attente l'aide de l'index de lecture INDEXR d' attente Iaic recopier le mettre 1 dans ST mettre O dans ST ACYUPIR registre d'état de mettre O dans ENG mettre O dans ENG la file d'attente incrémenter INDEXR incrémenter INDEXR réception STR recopier INDEXW recopier INDEXW Le bit d'engorgement ENG de la file d'attente émission ne peut être remis à zéro que par une mise hors service du canal concerné par le processeur extérieur 21, c'est-à-dire une mise au niveau logique O du bit de mise en service ES. Lorsqu'une donnée est lue ou écrite dans une file d'attente, le registre d'état est modifié. Le processeur extérieur et la logique interne peuvent lire le registre d'état et procéder à l'écriture ou la lecture de la file considérée suivant le contenu de celui-là. T A B L E A U 2 X X a! W a, WLrl I f eze n E (d HW dti BIT ST ECAt A O BIT &commat; u Q 6 a registre état (file non é Temps STE INDEXW v 2 w > INDEXW 2 = | INDEXW ,' INDEXE INDEXW - INDEXE a w ACYLIE du registre d'état de H Z Wv U C a a si écriture de la donnée après calcul écriture de ol u a Q a, 8 a de sa position à l'aide de INDEXW la de o H r( O c) I j mettre e dans ST mettre a i P; al 3 u incrémenter , incrémenter ww recopier INDEXW recopier INDEXR recopier n f H 8 ll w X ! e e H Z9i 01 C^4 Si Q H -1 l d lo r a} ~ 3 UF S $4 $4 E O S S X F Z , X S &commat; 4 X ZH $4 $ ~ E E 1:: d r g a r X E > Z ffi S X Z 4 1 ca X Z giX3 A H H o nl Id S H SR n Wr OlOlgR a &commat; w m/ B D / z H H ru La gestion des files d'attente émission et réception par la logique interne du circuit d'interface ITS est analogue à la gestion faite par le processeur extérieur 21 mais - le processeur extérieur 21 lit la file d'attente réception et écrit la file d'attente émission - la logique interne lit la file d'attente émission et écrit la file d'attente réception. Pour l'écriture de la file d'attente réception et la lecture de la file d'attente émission, la logique interne réagit respectivement selon les tableaux 3 et 4 ci-après. TABLEAU 3 Contenu du BIT D'ETAT ST BIT D'ETAT ST EGAL A 1 ;re EGAL A O (file d'attente réception non vide) X EGAL A O (file d'attente réception non vide) TR C réception (file INDEXW + INDEXR d'attente réception vide) INDEXW f INDEXE INDEXW = INDEXE premier lecture du registre d'état de la file d'attente temps réception STR écriture de la donnée après deuxième calcul de sa écriture de la pas d'écriture temps position donnée de la donnée à l'aide de INDEXW mettre 1 dans ST mettre 1 dans ST mettre 1 dans ST troisième mettre O dans ENG mettre O dans ENG mettre O dans ENG temps incrémenter INDEXW incrémenter INDEXW recopier INDEXW recopier INDEXR recopier INDEXR recopier INDEXR Le bit d'engorgement ENG de la file d'attente réception est remis à zéro par une lecture de cette file d'attente réception par le processeur extérieur 21. Plusieurs cas particuliers restent à préciser 1. Les cas où la logique interne teste le registre d'état de la file d'attente émission ou réception STE, STR, pendant les transferts cycliques sans avoir de données à lire ou à écrire ; dans ces deux cas, liés à la transformation huit bits/six bits, le registre d'état de la file attente émission ou réception STE, STR, est recopié sans changement 2. Le cas où la logique interne lit le registre d'état de la file d'attente émission STE dans laquelle le bit d'engorgement ENG est au niveau logique 1 ; dans ce cas le bit d'engorgement ENG est recopié au niveau logique 1. T A B L E A U 4 W Zs a V)LIWW m(n II f " H aa + a ol ol 6 rc sle mQa r3 du BIT D1ETÂT ST EGAL z O BIT D'ETAT fi EGAL A Q " .I: a crr d'état (file non d Temps STE INDEXW &num; INDEXE INDEXW O INDEXE INDEXW + H e cD P: r, c w ;s n vr cn X X X H U er lecture du registre d1état de la file d'attente Z n l-lv U C) 'daLI PP-U (d ri -I ol" s lecture de la pas de lecture de lecture de la donnée dans XS donnée dans la la dans la O W J U temps file la file 4 S X Z H .,i X O r Q O O gg mettre O dans ENG mettre O Z ffi r W I 6 m W temps incrémenter 4 au recopier sz4 X Z a) D M 4 a n z z H ~ JJ H H recopier X (d C-l n ll \G e S S O1 X -1 a oi l &commat; &commat; > S a Q H H H 4 X O H O X X t t 4 SW S O O W1 a} n ,i W 4 4 o o R Z 00 ED 4 3 Brl H tD H O 0 21 S o: r P O as i a a O > : X > z X 3 X aa Pe 4 H 4 ca X A3 Pe ~ H X o n n X n .,i n aJ to al tq wo Z n *l Z H Q a W a r H Z P ~t H r JJ H H r r t S1 1: :q s a) ~ X S S o) r ol ol sI O A D X 1 > 1 U a S S E o n t\ O ''I JJ 4 \U' O H 1 t W1 S S Ee, a h \ X X / S O 6 4J Si / a) gq g ox /&commat; o a / H v JX z .,4 z O / E e .S 6 X 6 t aJ X x Q} .,1 X / 6; S 4 = 4 S 4 / H .e 4J Avant de décrire par un exemple le déroulement d'un transfert durant un temps canal, nous allons décrire en détail les parties du circuit d'interface ITS permettant ce déroulement. La figure 8 représente le détail du circuit de gestion de mémoire de files d'attente 35. Il est composé d'un registre d'index 350, commandé par un signal de commande C1, dont les entrées sont connectées au bus de files d'attente DI ; d'un réseau logique de comparaison d'état 351 à onze entrées et six sorties ; d'un réseau logique de séquentiel de file 352 à douze entrées et six sorties ; d'un réseau logique de nouvel état 353 à onze entrées et sept sorties et d'un registre de nouvel index 354, commandé par un signal de commande C2, dont les sorties sont connectées au bus de files d'attente DI.Le réseau logique de comparaison d'état 351 a six premières entrées connectées, par l'intermédiaire du registre d'index 350, aux six bits de poids faible du bus de files d'attente DI qui lui délivre les index de lecture et d'écriture INDEXR, INDEXW, et il reçoit de plus le signal de poids faible TO des quatre signaux de temps, le signal de poids faible TCO des cinq signaux de canaux et les compléments des quator zième et dix-septième multimoments MM14, MM17 du circuit d'horloge 31, ainsi que le bit d'adresse de poids faible ADRO du bus système BSYST. Les six sorties délivrent trois signaux de décodage d'adresse ADRFO, ADRMO, MPAO respectivement connectées au circuit de mémoire de files d'attente 36, au circuit de mémoire d'automate 38 et aux deux circuits contrôleurs multi-protocole série 312, 313 ; elles délivrent de plus un premier, un deuxième et un troisième signal de condition W = R + 1 W + 1 = R et W + 2 = R. Le premier signal de condition W = R + 1 indique que l'index d'écriture INDEXW est égal à l'index de lecture INDEXR plus un. Le deuxième signal de condition W + 1 = R indique que l'index de lecture INDEXR est égal à l'index d'écriture INDEXW plus un. Le troisième signal de condition W + 2 = R indique que l'index de lecture INDEXR est égal à l'index d'écriture INDEXW plus deux.Le réseau logique de séquentiel de file 352 a trois entrées recevant les premier, deuxième et troisième signaux de condition W = R + 1, W + 1 = R, W + 2 = R et une entrée recevant un quatrième signal de condition W = R délivré par le réseau logique de nouvel état 353. Le quatrième signal de condition W = R indique que l'index de lecture INDEXR est égal à l'index d'écriture INDEXW. Ce réseau logique de séquentiel de file 352 a, de plus, deux entrées recevant, par l'intermédiaire du registre d'index 350, les deux bits de poids fort du bus de files d'attente DI qui lui délivre les bits d'état ST et d'engorgement ENG.Il reçoit enfin un signal de décodage de file d'attente émission ACYFE et un signal de décodage de file d'attente réception ACYFR, délivrés par le circuit de commande de la mémoire de files d'attente 34, le bit de mise en service ES, les compléments des troisième et quatrième multimoments MN3, MM4 et un signal de commande de chargement-déchargement de file d'attente CHF indiquant si la file d'attente réception doit être chargée par l'automate ou si la file d'attente émission doit être déchargée par l'automate.Les six sorties délivrent deux nouveaux bits d'état et d'engorgement NSTENG, indiquant la nouvelle valeur des bits d'état ST et d'engorgement ENG, deux bits de contrôle d'incrémentation d'index SELWR, indiquant si un des deux index doit être incrémenté, un bit de commande d'écriture en file d'attente CDEW envoyé au circuit de mémoire de files d'attente 36 et un bit de file d'attente émission Vide FEVI envoyé au circuit d'automate de transfert 37. Le réseau logique de nouvel état 353 reçoit, par l'intermédiaire du registre d'index 350, les six bits de poids faible du bus de files d'attente DI qui lui délivre les index de lecture et d'écriture INDEXR, INDEXW ; il reçoit de plus le bit de mise en service ES, les deux bits de controle d'incrémentation d'index SELWR et les multimoments WTP, WETP. Les sept sorties délivrent le nouvel index de lecture NINDEXR, le nouvel index d'écriture NINDEXW et le quatrième signal de condition W = R envoyé au réseau logique de séquentiel de file 352. Ainsi, au moment désigné par le signal de commande C1 du registre d'index 350 le registre d'état est transféré dans le circuit de gestion de mémoire de files d'attente 35. Celui-ci calcule, en fonction des signaux d'horloge et de commande, le nouveau registre d'état de la file d'attente émission STE ou de la file d'attente réception STR transmis au bus de files d'attente DI par l'intermédiaire du registre de nouvel index 354. Il fournit aussi des signaux de décodage d'adresse ADRFO, ADRMO, MPAO et des bits de commande CDEW, FEVI. La figure 9 représente le détail du circuit d'automate de transfert 37 chargé de la transformation des données selon les deux tableaux 5 et 6 ci-après. T A B L E A U 5 Nouveau contenu de la Contenu de la ligne Contenu de la ligne Contenu de la file ligne de mémoire de mémoire accumulateur de mémoire tampon d'attente émission accumulateur émission ACCE émission MTPE émission ACCE B07 ler octet B00 00 0-0 01 B07-B02 01 B05-B00 B17 2e octet B10 01 B07-B02 10 B17-B12 01 B13-B10 B07 B06 B27 3e octet B20 10 B17-B12 11 B27-B22 01 B21 B20 B17-B14 pas de déchargement de la file d'attente 11 B27-B22 émission 00 0-0 00 B27-B22 T A B L E A U 6 Nouveau contenu de la Données reçues de Contenu de la ligne de ligne de mémoire Contenu de la file la liaison mémoire accumulateur accumulateur d'attente réception synchrone LSYNC réception ACCR réception ACCR 01 B05-B00 00 0-0 pas de chargement de la 11 B05-B00 file d'attante réception 01 B13-B10 B07 B06 11 B05-B00 10 B13-B10 B07 B06 B07-B00 01 B21 B20 B17-B14 10 B13-B10 B07 B06 01 B21 B20 B17-B14 B17-B10 00 B27-B22 01 B21 B20 B17-B14 00 0-0 B27-B20 Dans le tableau 5, les trois octets de la file d'attente émission sont traités avec le calcul intermédiaire du traitement précédent et ce nouveau traitement donne : le nouveau calcul intermédiaire qui est rangé dans la ligne de mémoire accumulateur émission ACCE avec les six bits de données et les deux bits de séquentiel SQ donnant le nombre de paires de bits restant à émettre contenues dans la- ligne de mémoire accumulateur émission ACCE ; et le contenu de la ligne de mémoire tampon émission MTPE avec les six bits de données et les deux bits de code émission CE égals à 00 lorsque le nouveau contenu de la ligne de mémoire accumulateur est vide et à 01 dans le cas contraire.C'est ce dernier contenu qui est émis sur la liaison synchrone LSYNC à chaque trame. La lecture du contenu de la file d'attente émission et de la ligne de mémoire accumulateur émission ACCE s'effectue au cinquième moment M4 du temps canal, l'écriture de la nouvelle ligne de memoire accumulateur émission ACCE au septième moment M6, ltecriture de la ligne de mémoire tampon émission MTPE au neuvième moment M8. Dans le tableau 6, les données reçues de la liaison synchrone LSYNC sont traitées avec le calcul intermédiaire du traitement précédent et ce nouveau traitement donne : le nouveau calcul intermédiaire qui est rangé dans la ligne de mémoire accumulateur réception ACCR avec les six bits de données et les deux bits de séquentiel SQ donnant le nombre de paires de bits restant à recevoir contenues dans la ligne de mémoire accumulateur réception ACCR ; et le contenu de la file d'attente réception, sous forme d'octets de huit bits utiles. La lecture de la donnée reçue s'effectue au seizième moment M15 du temps canal précédent ; la lecture de la ligne de mémoire accumulateur réception ACCR au onzième moment M10 ; écriture de sa nouvelle valeur au quinzième moment M14 ; et l'écriture dans la file d'attente réception au treizième moment M12. Le circuit d'automate de transfert 37, représenté figure 9, est composé d'un registre accumulateur 370, commandé par un signal de commande C3, dont les entrées sont connectées au bus d'automate DM, d'un registre tampon émission 371, commandé par un signal de commande C4 dont les entrées sont reliées au bus de files d'attente DI, et d'un registre synchrone de réception 372, commandé par un signal de commande C5, dont les entrées sont connectées au bus de réception DR. Le circuit d'automate de transfert 37 se compose, en outre, d'un réseau logique de séquentiel d'automate 373 à quatorze entrées et quatre sorties ; d'un réseau logique de déplacement pair 374 et d'un réseau logique de déplacement impair 375 tous les deux à quatorze entrées et quatre sorties ; d'un registre de nouveau calcul 376, commandé par un signal de commande C6, dont les sorties sont connectées au bus d'automate DM et d'un registre tampon réception 377, commandé par un signal de commande c-7, dont les sorties sont reliées au bus de files d'attente DI.Le réseau logique de séquentiel d'automate 373 reçoit par l'intermédiaire du registre accumulateur 370, les quatre bits de poids fort du bus d'automate DM, qui transmet les lignes de mémoire accumulateur ; par l'intermédiaire du registre tampon émission 371 et du registre synchrone de réception 372, les deux bits de poids fort du bus de files d'attente DI, qui transmet les données de la file d'attente émission, et du bus de réception DR, qui transmet les données reçues de la liaison synchrone LSYNC ; le bit d'activation ACT ; les compléments du troisième et-quatrième multimoments MM3, MM4 ; le complément du huitième moment M7 ; le bit de mise en service ES ; le bit de file d'attente émission vide FEVI ; le signal de canal synchrone TCSY ; et un bit d'activité SYNDT, indiquant que le canal synchrone traité est en service et a été au moins une fois actif, envoyé par les circuits de commande du circuit d'interface ITS. Les quatre sorties délivrent : le signal d'activité synchrone ACTSY ; le signal de commande de chargementdéchargement de file d'attente CHF, envoyé au réseau logique de séquentiel de file 352 ; et un premier et un second bit de contrôle d'en-tête NAD6, NAD7 indiquant la nouvelle valeur du séquentiel SQ.Le réseau logique de déplacement pair 374 reçoit : par l'intermédiaire du registre accumulateur 370, le bit de poids fort et les bits d'ordre pair du bus d'automate DM ; par l'intermédiaire du registre tampon émission 371 et du registre synchrone de réception 372, les bits d'ordre pair des bus de files d'attente DI et de réception DR ; le premier bit de contrôle d'en-tête NAD6 ; les compléments du troisième multimoment MM3 et du quatorzième moment M13, le douzième moment M11, et le deuxième multimoment MM2. Ce réseau logique de déplacement pair 374 délivre les bits d'ordre pair du nouvel octet à six bits utiles.Le réseau logique de déplacement impair 375 reçoit : par l'intermédiaire du registre accumulateur 370, le bit d'ordre pair de poids fort et les bits d'ordre impair du bus d'automate DM ; par l'intermédiaire du registre tampon émission 371 et du registre synchrone de réception 372, les bits d'ordre impair des bus de files d'attente DI et de réception DR ; le second bit de contrôle d'en-tête NAD7 ; les compléments du troisième multimoment MM3 et du quatorzième moment M13, le douzième moment M11, et le deuxième multimoment MM2. Ce réseau logique de déplacement impair 375 délivre les bits d'ordre impair du nouvel octet à six bits utiles.Les bits du nouvel octet à six bits utiles sont envoyés au bus d'automate DM par l'intermédiaire du registre de nouveau calcul 376 et au bus de files d'attente DI par l'intermédiaire du registre tampon réception 377. Le registre d'état de la file d'attente émission STE est disponible à la logique interne du cinquième moment M4 au huitième moment M7 inclus, pendant les transferts cycliques. Le registre d'état de la file d'attente réception STR est disponible du treizième moment M12 au quinzième moment M14 inclus, pendant les transferts cycliques. Pour montrer le déroulement des transferts durant un temps canal, on a choisi un exemple de transmission asynchrone rebouclée au sixième canal CH5 de la deuxième trame TR1. C'est-à-dire que le bit de rebouclage LP de la ligne de mémoire de contrôle des canaux du quatrième canal CH3 est au niveau logique 1. Le bit d'activation ACT correspondant est au niveau logique 1 ainsi que le bit de mise en service ES de la ligne de mémoire de contrôle des canaux du sixième canal CH5. La préparation du premier octet à émettre se déroule comme suit 1. Au premier moment MO du sixième canal CH5, la logique interne lit le bit d'activation ACT et le mémorise dans un registre du circuit de mémoire d'automate 38 2. Au troisième moment M2, la logique interne lit le bit de-mise en service ES et le mémorise dans le registre du circuit de mémoire d'automate 38. Le transfert cyclique peut alors se dérouler. Pendant le troisième moment M2 du quatrième canal CH3, le bit de rebouclage LP est lu par la logique interne ; ainsi les données devant être émises vers la liaison synchrone LSYNC sont rebouclées par l'intermédiaire du registre parallèle-série 391, du multi plexeur 394 et du registre série-parallèle 393 pendant le cinquième canal CH4 et disponibles pour le transfert de la liaison synchrone LSYNC vers le bus système BSYST pendant le sixième canal CH5. Le processeur extérieur 21 écrit une donnée dans la file d'attente émission. Le transfert doit s'effectuer en deux octets étant donné la transformation d'un octet de huit bits utiles en deux octets de six bits utiles ; 3. Au quatrième moment M3 du sixième canal CH5 de la deuxième trame TR1, la logique interne lit le registre d'état de la file d'attente émission STE. Le contenu est écrit dans le registre d'index 350 ENG ST INDEXW INDEXR 0 0 001 000 4. Aux cinquième et sixième moments M4 et M5, comme l'index d'écriture INDEXW est différent de l'index de lecture INDEXR, le réseau logique de séquentiel de file 352 signale, par le bit de file d'attente émission vide FEVI, que la file d'attente émission n'est pas vide ; 5. Au cinquième moment M4, la logique interne lit, après calcul de la valeur du pointeur à partir de l'index de lecture INDEXR, la donnée dans la file d'attente émission.Le contenu est écrit dans le registre tampon émission 371 #D O N N E E S# f - i O i 0 i 1 1 i I~ ~ ~ ~ ~ ~ ~ ~ La logique interne lit la ligne de mémoire accumulateur émission ACCE correspondante.Le contenu est écrit dans le registre accumulateur 370 #SQ# #D O N N E E S# o o o 000 0 O La nouvelle ligne de mémoire accumulateur émission ACCE est calculée par les réseaux logiques de séquentiel d'automate, de déplacement pair et de déplacement impair 373, 37, 375 #SQ# #D O N N E E S# 0 1 1 0 1 0 1 1 Le nouveau registre d'état de la file d'attente émission STE est calculé par les réseaux logiques de séquentiel de file et de nouvel état 352, 353 ENG ST LNDEXW INDEXR 0 0 001 001 Dans ce cas, l'index de lecture a été incrémenté ; 6. Au sixième moment M5, le nouveau registre d'état de la file d'attente émission STE est écrit, par l'intermédiaire du registre de nouvel index 354 et du bus de files d'attente DI, dans le circuit de mémoire de files d'attente 36. La nouvelle ligne de mémoire accumulateur émission ACCE est écrite dans le registre de nouveau calcul 376 7. Au septième moment M6, la nouvelle ligne de mémoire accumulateur émission ACCE est écrite dans le circuit de mémoire d'automate 38 8. Au huitième moment M7, le nouveau code émission CE est calculé par le réseau logique de séquentiel d'automate 373. Les données du nouveau contenu de la mémoire tampon émission MTPE sont calculées par les réseaux logiques de déplacement pair et impair 374, 375. Le nouveau contenu de la mémoire tampon émission MTPE est écrit dans le registre de nouveau calcul 376 #CE# #D O N N E E S# 0 1 1 0 1 1 1 1 9. Au neuvième moment M8, le nouveau contenu de la mémoire tampon émission MTPE est écrit dans le circuit de mémoire d'automate 38. Le premier octet à six bits utiles est prêt à émettre, mais, comme nous l'avons vu figure 5, cet octet ne sera lu qu'au quatrième canal CH3 de la troisième trame TR2, c'est-à-dire à la trame suivante. Ainsi au quatrième canal CH3 de la troisième trame TR2, le contenu de la mémoire tampon émission MTPE du sixième canal CH5 est lu puis écrit dans le registre d'émission 390 au treizième moment M12, Au cinquième canal CH4 de la troisième trame TR2 et au seizième moment M15, la donnée est chargée dans le registre parallèle-série 391, puis grâce au rebouclage, dans le registre série-parallèle 393 ; la donnée est chargée dans le registre réeeption 392 et elle est disponible pendant toute la durée du sixième canal CH5 de la trame suivante, et des trames suivantes. Pendant le sixième canal CH5 de la trame active suivante, on a préparation du deuxième octet à émettre et réception du premier octet se déroulant comme suit 1. Au quatrième moment M3, la logique interne lit le registre d'état de la file d'attente émission STE. Le contenu est écrit dans le registre d'index 350 ENG ST INDEXW INDEXR 0 0 001 001 2. Aux cinquième et sixième moments M4 et M5, comme l'index d'écriture INDEXW est égal à l'index de lecture INDEXR, le réseau logique de séquentiel de file 352 signale, par le bit de file d'attente émission vide FEVI, que la file d'attente émission est vide ; 3. Au cinquième moment M4, la logique interne lit la donnee dans la file d'attente émission mais n'en tient pas compte. La logique interne lit la ligne de mémoire accumulateur émission ACCE correspondante. Le contenu est écrit dans le registre accumulateur 370 #SQ# #D O N N E E S# 0 1 1 0 1 0 1 1 La nouvelle ligne de mémoire accumulateur émission ACCE est calculée par les réseaux logiques de séquentiel d'automate, de déplacement pair et de déplacement impair 373, 374, 375 #SQ# #D O N N E E S# 0 0 X X X X X X Le nouveau registre d'état de la file d'attente émission STE est calculé par les réseaux logiques de séquentiel de file et de nouvel état 352, 353 ENG ST INDEXW INDEXR 0 0 001 001 Dans ce cas, puisque la file est vide, l'index de lecture reste inchangé 4. Au sixième moment M5, le même registre d'état de la file d'attente émission STE est écrit, par l'intermédiaire du registre de nouvel index 354 et du bus de files d'attente DI, dans le circuit de mémoire de files d'attente 36. La nouvelle ligne de mémoire accumulateur émission ACCE est écrite dans le registre de nouveau calcul 376. 5. Au septième moment M6, la nouvelle ligne de mémoire accumulateur émission ACCE est écrite dans le circuit de mémoire d'automate 38 6. Au huitième moment M7, le nouveau code émission CE est calculé par le réseau logique de séquentiel d'automate 373; les données du nouveau contenu de la mémoire tampon émission MTPE sont calculées par les réseaux logiques de déplacement pair et impair 374, 375 le nouveau contenu de la mémoire tampon émission MTPE est écrit dans le registre de nouveau calcul 376 ; CEw D O N N E E 0 0 X X X X 1 0 s B 7. Au neuvième moment M8, le nouveau contenu de la mémoire tampon émission MTPE est écrit dans le circuit de mémoire d'automate 38 8.Au onzième moment M10, la logique interne lit la ligne de mémoire accumulateur réception ACCR correspondante. Le contenu est écrit dans le registre accumulateur 370 #SQ# #D O N N E E S# 000 000 O 0 9. Au douzième moment M11, la logique interne lit le registre d'état de la file d'attente réception STR. Le contenu est écrit dans le registre d'index 350 ENG ST INDEXW INDEXR 0 0 000 000 Comme le séquentiel SQ est nul, les données écrites dans le registre tampon réception 377 après calcul par les réseaux logiques de déplacement pair et impair 374, 375 ne sont pas significatives ; 10.Au treizième moment M12, la file d'attente réception n'est pas écrite 11. Au quatorzième moment M13, les réseaux logiques de séquentiel de file et de nouvel état 352, 353 calculent le nouvel index d'écriture INDEXW de la file d'attente réception. Celui-ci reste inchangé puisque le nouveau séquentiel SQ est égal à 3. Les réseaux logiques de séquentiel d'automate, de déplacement pair et impair 373, 374, 375 calculent la nouvelle ligne de mémoire accumulateur réception ACCR correspondante. Le résultat est écrit dans le registre de nouveau calcul 376 #SQ# #D D O N N E E 1 1 1 0 1 1 1 1 w Le nouveau registre d'état de la file d'attente réception STR, inchangé par rapport à l'ancien, est écrit dans le circuit de mémoire de files d'attente 36 ; 12. Au quinzieme moment M14, la nouvelle ligne de mémoire accumulateur réception ACCR est écrite dans le circuit de mémoire d'automate 38. L'émission du deuxième octet a lieu dès la trame suivante où la mémoire tampon émission MTPE est lue au treizième moment M12 du quatrième canal CH3 et écrite dans le registre d'émission 390. Au cinquième canal CH4 les données sont rebouclées et écrites dans le registre réception 392. Elles sont ainsi disponibles du neuvième au seizième moments M8, M15 du sixième canal CH5 des trames suivantes et ce, jusqu a la trame active suivante. La file d'attente émission étant vide et le séquentiel SQ égal à 0, l'automate se contente de réceptionner le deuxième octet de la façon suivante 1. Au onzième moment M10, la logique interne lit le contenu de la ligne de mémoire accumulateur réception ACCR et l'écrit dans le registre accumulateur 370 #SQ# #D O N N E E S# 1 1 1 0 1 1 1 1 2. Au douzième moment M11, la logique interne lit le registre d'état de la file d'attente réception STR.Le contenu est écrit dans le registre d'index 350 ENG J ST I INDEXW I INDEXR 0 0 000 000 t~~ ~~ I ~~I Les réseaux logiques de déplacement pair et impair 374, 375 calculent l'octet de huit bits utiles à écrire dans la file d'attente réception. Le résultat est écrit dans le registre tampon réception 377 : ON . D O N N E E 1 0 1 0 1 1 1 1 3.Au treizième moment M12, l'octet de huit bits utiles est écrit dans la file d'attente réception du circuit de mémoire de files d'attente 36 ; 4. Au quatorzième moment M13, les réseaux logiques de séquentiel de file et de nouvel état 352, 353 calculent le nouveau registre d'état de la file d'attente réception STR.Le résultat est écrit dans le circuit de mémoire de files d'attente 36 ENG ST INDEXW INDEXR 0 1 001 000 Les réseaux logiques de séquentiel d'automate, de déplacement pair et impair 373, 374, 375 calculent, en fonction de l'octet reçu, la nouvelle ligne de mémoire accumulateur réception ACCR. Le résultat est écrit dans le registre de nouveau calcul 376 #SQ# #D O N N E E S# 0 0 X X X X 1 0 5. Au quinzième moment M14, la nouvelle ligne de mémoire accumulateur réception ACCR est écrite dans le circuit de mémoire d'automate 38. Le traitement de la file d'attente réception par la logique interne est terminé. Le processeur extérieur 21 lit - le contenu du registre d'état de la file d'attente émission STE ENG ST INDEXW INDEXR I I 0 0 001 001 - le contenu du registre d'état de la file d'attente réception STR : ENG ST INDEXW INDEXR 0 1 001 000 - le contenu de la file d'attente réception après calcul du pointeur #D O N N E E 1 0 1 0 1 1 1 1 Le contenu du registre d'état de la file d'attente réception STR devient alors, ENG ST INDEXW INDEXR 0 0 001 001 montrant que la file d'attente réception est vide. Le transfert des données d'un octet de six ou, exceptionnellement, huit bits utiles venant des n terminaux synchrones par les fils d'accès pour terminaux synchrones FATS vers la liaison synchrone LSYNC et inversement s'effectue à l'aide des circuits contrôleurs multiprotocole série 312, 313 tels que les circuits 8274 de la société INTEL. Le circuit d'horloge programmable 310 est composé de compteurs programmables tels que les circuits 8253-5-de la société INTEL. Le circuit d'accès 311 est composé de circuits logiques et reçoit le bit de transformation TR correspondant au canal synchrone traité et indiquant que les données transférées se présentent sous la forme d'octets de huit bits utiles ou de six bits utiles avec deux bits de code émission CE placés en tête de l'octet. Pour les calculs intermédiaires les circuits utilisent une ligne de mémoire accumulateur émission ACCE et une ligne de mémoire accumulateur réception ACCR du circuit de mémoire d'-automate 38, le séquentiel SQ étant géré par le réseau logique de séquentiel d'automate 373. L'accès au processeur extérieur 21 par le bus système BSYST et le bus synchrone DS, au circuit d'horloge programmable 310 et aux circuits contrôleurs multi-protocole série 312, 313 est pris en compte au multimoment ACYSEN. Le processeur extérieur 21 envoie à ces circuits les données permettant de sélectionner les signaux d'horloge appliqués aux circuits contrôleurs multi-protocole série 312, 313 et, pour chaque canal, un bit de test permettant de reboucier les entrées et sorties des circuits contrôleurs multi-protocole série 312, 313 en cas de test par un système extérieur. La logique interne contrôle l'accès des n terminaux synchrones aux circuits contrôleurs multi-protocole série 312, 313 de telle sorte qu'il y ait toujours dans leur mémoire d'entrée une donnée provenant du terminal synchrone considéré grâce au signal d'activation synchrone ACTSY. Le circuit d'accès 311 reçoit le bus de réception DR qui transmet les données à la mémoire tampon émission MTPE par le bus d'automate DM. Le circuit d'interface pour terminaux asynchrones et synchrones décrit précédemment permet de relier plusieurs terminaux asynchrones et synchrones à un bus synchrone composé de plusieurs liaisons synchrones dans un réseau local. Bien entendu, exemple de réalisation décrit n'est nullement limitatif de l'invention, en particulier on peut facilement faire varier le nombre de terminaux asynchrones ou synchrones. REVENDICATIONS 1. Circuit d'interface pour terminaux asynchrones et synchrones relié, d'une part, à un bus système transmettant des données provenant de m terminaux asynchrones sous contrôle d'un processeur et à n liaisons transmettant chacune des données d'un octet à six ou huit bits utiles provenant d'un terminal synchrone et, d'autre part, à un bus synchrone transmettant des signaux d'horloge et, par une liaison synchrone, des données d'un octet à six ou huit bits utiles sur des supertrames de vingt trames d'au moins (m+n) canaux correspondant chacun à un terminal, caractérisé en ce qu'il est composé - de premiers moyens (DM, 32, 33, 38) pour autoriser et caractériser, à chaque canal de la supertrame, les transferts de données du bus système (BSYST) à la liaison synchrone (LSYNC) et inversement - de deuxièmes moyens (DI, DR, 32, 34, 36, 39) pour recevoir ou émettre les données sur le bus système (BSYST) durant des temps acycliques de chaque canal et sur la liaison synchrone (LSYNC) durant des temps cycliques de chaque canal ; - de troisièmes moyens (DR, 37, 39) pour effectuer les transformations et les transferts de données entre lesdits deuxièmes moyens et la liaison synchrone (LSYNC) et inversement durant des temps cycliques de chaque canal ; - de quatrièmes moyens (35) pour gérer lesdits deuxièmes moyens ; - d'un circuit d'horloge (31) recevant les signaux d'horloge (CLOCKS) du bus synchrone et fournissant les temps cycliques et acycliques audit circuit d'interface pour terminaux asynchrones et synchrones (ITS) ; et - de circuits de contrôle (310, 312, 313) et d'un circuit d'accès (311) transmettant les données entre les n terminaux synchrones et la liaison synchrone (LSYNC) de manière connue, durant les temps cycliques de chaque canal synchrone. 2. Circuit d'interface pour terminaux asynchrones et synchrones selon la revendication 1, caractérisé en ce que lesdits premiers moyens (DM, 32, 33, 38) comprennent un circuit de mémoire d'automate (38) de 20(m+n) lignes de mémoire vive, contenant chacune un bit d'activation (ACT) indiquant que, durant le canal correspondant de la supertrame, les transferts peuvent, o.u non, être exécutés, et de (m+n) lignes de mémoire vive contenant chacune un bit de mise en service (ES) indiquant que le canal correspondant est, ou non, en service, un bit de rebouclage (LP) indiquant que les données envoyées par le terminal lui sont, ou non, renvoyées et un bit de transformation (TR) indiquant, dans le cas de terminaux synchrones, que les transferts avec la liaison synchrone (LSYNC) se font en octets de six ou huit bits utiles, ledit circuit de mémoire d'automate (38) étant chargé par le processeur à l'aide d'un bus automate (DM) recevant le contenu des lignes de mémoire vive du bus système (BSYST) par l'intermédiaire d'un circuit d'interface d'isolation (32) et d'un circuit de commande de la mémoire d'automate (33). 3. Circuit d'interface pour terminaux asynchrones et synchrones selon l'une des revendications 1 ou 2, caractérisé en ce que lesdits deuxièmes moyens (DI, DR, 32, 34, 36, 39) sont composés d'un circuit de mémoire de files d'attente (36), sous contrôle d'un circuit de commande de la mémoire de files d'attente (34), comprenant m files d'attente d'émission et m files d'attente de réception, permettant respectivement de recevoir ou d'émettre les données de huit bits de chaque terminal- asynchrone sur le bus système (BSYST) à l'aide d'un bus de files d'attente (DI), par l'intermédiaire d'un circuit d'interface d'isolation (32) et respectivement d'émettre ou de recevoir les données sur la liaison synchrone (LSYNC) à l'aide d'un bus de réception (DR), par l'intermédiaire d'un circuit d'interface liaison (39), et en ce que lesdits deuxièmes moyens sont composés de plus de registres d'état de la file d'attente émission (STE) et de registres d'état de la file d'attente réception (STR) représentant l'état des files d'attente auxquelles ils sont respectivement associés. 4. Circuit d'interface pour terminaux asynchrones et synchrones selon la revendication 3, caractérisé en ce que ledit registre d'état de la file d'attente émission (STE) contient - un bit d'état (ST) au niveau logique I s'il reste au moins deux octets libres dans la file d'attente émission ; - un bit d'engorgement (ENG) au niveau logique 1 si la file d'attente est pleine avec perte d'information ; - trois bits d'index de lecture (INDEXR) et trois bits d'index d'écriture (INDEXW) permettant de calculer la valeur des pointeurs de lecture et d'écriture de la file d'attente ; et en ce que ledit registre d'état de la file d'attente de réception (STR) est identique au registre d'état de la file d'attente émission (STE) excepté le bit d'état (ST) qui indique que la file d'attente est vide ou non. 5. Circuit d'interface pour terminaux asynchrones et synchrones selon l'une quelconque des revendications 1 à 4, caractérisé en ce que lesdits troisièmes moyens (DR, 37, 39) sont composés d'un circuit d'automate de transfert (37) comportant des circuits logiques assurant, si le bit d'activation (ACT) est au niveau logique 1, la transformation des données de huit bits utiles, venant des deuxièmes moyens par le bus de files d'attente (DI), en données de huit bits avec six bits utiles, allant vers la liaison synchrone (LSYNC) par l'intermédiaire du circuit d'interface liaison (39) et assurant la transformation inverse, les calculs intermédiaires étant stockés en mémoire et les données venant de la liaison synchrone (LSYNC) par le bus de réception (DR). 6. Circuit d'interface pour terminaux asynchrones et synchrones selon la revendication 5, caractérisé en ce que ledit circuit d'automate de transfert (37) est composé - d'un registre accumulateur (370) recevant le bus d'automate (DM) ; - d'un registre tampon émission (371) recevant le bus de files d'attente (DI) ; - d'un registre synchrone de réception (372) recevant le bus de réception (DR) ;; - d'un réseau logique de séquentiel d'automate (373) recevant des bits de poids fort desdits bus d'automate (DM), de files d'attente (DI) et de réception (DR), par l'intermédiaire desdits registres accumu lateur (370), tampon émission (371) et synchrone de réception (372), et des signaux de temps et de commande des circuits d'horloge (31) et de commande (33, 34), gérant les calculs intermédiaires des transferts et fournissant la commande de chargement ou de déchargement de files d'attente ; ; - d'un réseau logique de déplacement pair (374) et d'un réseau logique de déplacement impair (375) recevant les bus d'automate (DM), de files d'attente (DI) et de réception (DR), par l'intermédiaire desdits registres accumulateur (370), tampon émission (371) et synchrone de réception (372), des signaux de temps du circuit d'horloge (31), et un signal de gestion d'en-tête du réseau logique de séquentiel d'automate (373), et calculant la valeur de données intermédiaires et la valeur des données à émettre ou à recevoir ; et - d'un registre de nouveau calcul (376) et d'un registre tampon réception (377) reliés aux réseaux logiques de déplacement pair et impair (374, 375) et délivrant les résultats sur le bus d'automate (DM) et sur le bus de files d'attente (DI) respectivement. 7. Circuit d'interface pour terminaux asynchrones et synchrones selon l'une quelconque des revendications 1 à 6, caractérisé en ce que lesdits quatrièmes moyens (35) mettent à jour les registres d'état de la file d'attente émission (STE) et de la file d'attente réception (STR) par un circuit de gestion de mémoire de files d'attente (35) composé de circuits logiques, lors des transferts de données entre lesdits deuxièmes moyens et la liaison synchrone (LSYNC) et entre lesdits deuxièmes moyens et le bus système (BSYST). 8. Circuit d'interface pour terminaux asynchrones et synchrones selon la revendication 7, caractérisé en ce que ledit circuit de gestion de mémoire de files d'attente (35) est composé - d'un registre d'index (350) recevant le bus de files d'attente (DI) ; - d'un réseau logique de comparaison d'état (351), relié au bus de files d'attente (DI), par l'intermédiaire du registre d'index (350), recevant des signaux de temps et de commande des circuits d'horloge (31) et de commande (33, 34) et réalisant des comparaisons entre les index de lecture et d'écriture (INDEXR, INDEXW) et l'adressage des mémoires ;; - d'un réseau logique de séquentiel de file (352) recevant des bits de poids fort du bus de files d'attente (DI), par l'intermédiaire du registre d'index (350), des bits de comparaison d'index de lecture et d'écriture (INDEXR, INDEXW) et des signaux de temps et de commande, fournissant les signaux de commande de file d'attente émission vide, d'écriture de file d'attente et les nouveaux bits d'état (ST) et d'engorgement (ENG) et gérant le contenu des index de lecture et d'écriture (INDEXR, INDEXW) ; ; - d'un réseau logique de nouvel état (353) relié au bus de files d'attente (DI), par l'intermédiaire du registre d'index (350), recevant des signaux de gestion des index de lecture et d'écriture (INDEXR, INDEXW) du réseau logique de séquentiel de file (352) et des signaux de temps et de commande, réalisant une comparaison entre les index de lecture et d'écriture (INDEXR, INDEXW) et fournissant les nouveaux index de lecture et d'écriture (INDEXR, INDEXW) ; et - d'un registre de nouvel index (354) délivrant la valeur des nouveaux registres d'état de files d'attente émission et réception (STE, STR) sur le bus de files d'attente (Dl),