FR 2576727 A1 19860801 FR 8501182 A 19850129 La présente invention concerne un circuit électronique destiné à s'insérer dans le traitement et l'amplification d'un signal audiofréquence numérisé. Ce signal peut provenir de différentes sources : d'un support enregistré tel que compact-disque, bande magnétique ou aussi d'une génération par calculateur, pour une synthèse sonore par exemple. Préalablement à l'utilisation du dispositif décrit, le signal a été lu ou mis en forme, éventuellement décodé et rendu disponible sous forme d'un mot binaire. Le codage du mot est tel que son poids soit proportionnel au signal représenté. Les signaux audiofréquences numérisés destinés à être reproduits par un transducteur sonore, haut parleur ou casque le plus souvent, sont habituellement convertis en un signal analogique. Ce signal est éventuellement traité, puis amplifié dans des circuits linéaires classiques. La conversion numériqueanalogique requiert un convertisseur de haute résolution, 14 ou 16 bits le plus souvent. Ce circuit est délicat et coûteux et son intégration nécessite la maitrise de technologies complexes. L'amplification, traitée par des circuits linéaires, de classe A ou B ou leurs diverses variantes, a un rendement relativement médiocre, Pour des puissances moyennes, ce rendement accroit le volume de la source d'alimentation et conduit à utiliser des radiateurs exigeant un minimum de ventilation. L'invention consiste à effecteur un traitement logique du signal numérique afin de délivrer des signaux modulés en largeur et dont la valeur moyenne est proportionnelle au poids du mot binaire traité. Un amplificateur commandé par des signaux complémentaires, de signes opposés, de durée T1 et T2 et de période T, délivre une tension de valeur moyenne égale à T1 T2 Si les temps T1 et T2 varient linéairement avec T le poids p d'un mot binaire, la tension moyenne est elle-meme proportionnelle à ce poids p. Le circuit objet de l'invention génere les signaux nécessaires à la commande de l'amplificateur. Le mot binaire, représentant le signal audiofréquence est chargé dans un registre. Un compteur, préalablement remis à zéro est incrémenté par une horloge. Les contenus du registre et du compteur sont appliqués aux entrées d'un comparateur dont l'état change lorsque les contenus sont égaux. Les impulsions périodiques délivrées, synchrones de la source numérique, sont complémentaires et fonctions linéaires du poids du mot binaire d'entrée. Ces signaux sont appliqués à un amplificateur, dont la tension de sortie a une valeur moyenne proportionnelle au poids du mot binaire. Cette tension, apres un filtrage éventuel, est appliquée au transducteur sonore. Le circuit décrit permet l'utilisation d'une source audiofréquence numérisée, sans la conversion numérique-analogique habituelle. Le traitement fait appel à des circuits logiques simples, facilement intégrables. De plus, l'amplificateur de sortie, qu'il fonctionne en régime linéaire ou en régime bloqué-saturé, délivre un signal rectangulaire, favorable au rendement. Toutefois l'application de ce principe à un signal numérisé de haute qualité, celui d'un compact-disque par exemple, de fréquence 44 KHz et codé sur 16 bits, demande une résolution des circuits de l'ordre de 0,3 ns. Les premiers étages du compteur doivent faire appel à une technologie performante ; circuits intégrés silicium à gravure submicronique ou circuits intégrés AsGa. Cette exigence ne concerne que les signaux de haute qualité, un signal de fréquence 15 KHz et codé sur 14 bits ne nécessite plus qu'une résolution de 2 ns, plus facilement réalisable. La solution pour concilier qualité et technologie simple consiste à séparer le signal numérique, Les-n bits de poids forts, 10 par exemple, sont traités directement par la modulation de largeur décrite. Les 16 - n bits de poids faibles, 6 dans le même exemple, contrôlent la durée d'une impulsion délivrée par un circuit monostable. La durée de l'impulsion du monostable varie linéairement avec le poids des 6 bits convertis. Les signaux temporels, ayant pour origine les deux mots de 10 et 6 bits, sont générés consécutivement et additionnés pour être appliqués à l'amplificateur. La figure 1 donne un schéma-bloc du fonctionnement du dispositif, dans le cas général. La figure 2 schématise la solution de technologie plus simple. La figure 3 décrit les signaux délivrés par le circuit de génération des figures 1 ou 2 et donne la forme du signal de sortie de l'amplificateur. La description de l'exemple de fonctionnement -qui suit est basée sur la reproduction d'un compact-disque. Après la lecture du contenu du disque et son décodage, le signal numérisé disponible est un mot de 16 bits délivré à la fréquence de 44 056 Hz. Le codage est en binaire naturel, à zéro décalé : un signal nul est représenté-par un p oids égal à la moitié du poids maximum. L'effet stéréophonique requiert deux voies distinctes et un signal supplémentaire permet l'identification des voies. Le circuit comprend plusieurs blocs représentés sur la figure 1 une horloge H, un circuit de synchronisation S de l'ensemble9 piloté par l'horloge H, un registre à verrouillage R, un compteur binaire C et un comparateur CP, la génération G des signaux de sortie et les sorties S1 et S2. La figure 3 représente les signaux des sorties S1 et S2, de durées respectives T1 et Ti. Afin d'éviter des conductions simultanées des transistors de l'amplificateur, les niveaux actifs "haut" des signaux S1 et S2 sont séparés d'un temps de repos d'environ 200 ns. Pour permettre l'emploi de certains montages d'amplificateurs dits 'Ibootstrap" les signaux T1 et t2 ont une durée minimum de 200 ns.La modulation en largeur a une plage de variation-comprise entre un temps minimum de 200 ns et un temps maximum égal à la période de répétition du signal moins 2 fois la somme du temps de repos et du temps minimum, soit XZ--o3 = 22 698 ns - 2 x 200 ns - 2 x 200 ns = 21 898 ns Cette modulation se fait avec un nombre de pas de 216 = 65 536, soit 334 ps par pas. L'horloge H délivre au compteur une fréquence de 3 GHz. Cette horloge reçoit sur son entrée a un signal de synchronisationg en provenance du lecteur. Le circuit de synchronisation général S, piloté par l'horloge H, génère différents signaux pour autoriser le chargement et le verrouilla- ge du registre R, la remise å zéro du compteur, la génération des temps dans le circuit G et la validation des signaux de sortie. Ce circuit de synchronisation reçoit sur son entrée b un signal en provenance du circuit de l'autre voie (effet stéréophonique). Ce signal permet un stockage de l'information d'un canal pendant le chargement de l'autre canal dans un circuit identique. Ensuite les deux voies sont traitées simultanément de façon à éviter un déphasage. Le mot binaire est présenté à l'entrée du registre à verrouillage R, par les lignes E tandis qu'un signal appliqué sur l'entrée l'entrée c ou l'entrée d suivant le canal identifie le mot binaire présent sur les lignes E et autorise ou non son chargement dans R. Quand le contenu de R est présenté au conaparater CP, le circuit S autorise le comptage par C du signal d'horloge a C est un compteur baie à 16 étages. CP compare les 2 mots de 16 bics de R et de C. Au début de la période, le circuit S a généré un temps de repos de 200 ns pendant lequel les sorties Sl et S2 sont au niveau bas (inactif). Pendant ce temps également le registre R est chargé et le compteur C est mis à zéro. Le circuit génère ensuite le temps minimum de 200 ns pendant lequel S1 est à ltétat haut (actif). A la fin du comptage, le compteur voit, en provenance de R et C, les 2 mots égaux, il envoie un signal au générateur G qui remet au niveau bas la sortie Sl, puis génère un temps de repos de 200 ns, puis met la sortie S2 à l'état haut jusqu'au signal de fin de période en provenance de S. Pour éviter remploi de circuits très rapides, une alternative est décrite sur la figure 2 Ce schéma reprend le schéma de la figure 1. Les circuits S, C et H de la figure I sont représentés par un seul circuit SCH. Le mot en sortie du registre R est séparé en deux : les bits de poids forts sont traités comme sur la figure I par comparaison avec un compteur binaire, par contre les bits de poids faibles sont traités séparément. La séparation poids forts et poids faibles peut être de 10 et 6 bits, sans être impérative. Le traitement, par comparaison au comptage, du maximum de bits autorisé par la technologie, simplifie le traitement des bits de poids faibles. Les bits de poids faibles sont chargés dans un circuit monostable M.L'impulsion délivrée par ce circuit a une durée variable linéairement avec le poids des 6 bits. Les coefficients de modulation des largeurs d'impulsions sur les bits de poids forts et sur les bits de poids faibles sont compatibles, afin de permettre la sommation des deux impulsions et de retrouver une largeur d'impulsion fonction linéaire du poids du mot de 16 bits. Le monostable M peut être réalisé de différentes manières. Une possibilité est la mise en parallèle d'autant de condensateurs que de bits a convertir, avec une progression 1, 2, 4 ... jusque 32 dans le cas de 6 bits. Suivant l'état du bit, le condensateur est ou non ajouté et la durée de l'impulsion varie linéairement avec la capacité totale. Ces condensateurs sont de valeurs très faibles, donc facilement inté grables. Les capacités parasites ne sont pas gênantes car elles génèrent un temps constant et seule la variation de la largeur d'impulsion intervient. Le circuit de synchronIsation commande successivement le compteur pour délivrer l'impulsion par le comparateur, puis à la fin de celle-ci, le monostable est déclenché. De la sorte, les deux impulsions sont additionnées par un circuit "OU" dans le générateur de signaux G qui commande les sorties S1 et S2 comme sur la figure 1. L'amplificateur de sortie doit pouvoir passer des signaux carrés d'une fréquence égale à celle de la source numérisée, 44 KHz dans l'exemple du compact-disque. Ce circuit est réalisé de préférence avec des transistors MOS en vue d'améliorer les temps de commutation. L'am plificatéur est supposé avoir deux entrées complémentaires, si ce n'est pas le cas, tn des signaux Sl ou S2 est inversé. La figure 3 décrit les signaux S1 et S2, en provenance des circuits de la figure 1 ou de la figure 2 et le signal de sortie S de l'amplificateur. Ce signal varie entre + U et - U et il est affecté par les temps de commutation des transistors qui apparaissent en tl, t2, t3 et t4.La valeur moyenne Smoy de S, pendant une période est La rorme du signal de commande des transistors est inde pendante de la aurée des temps T1 et T2, de sorte que R est uneStension résiduelle constante et voisine de zéro dans la mesure où La composante continue du signal n'entre pas dans le spectre sonore et le signal alternatif est T1 et T2 sont liés au poids p du mot binaire par les relations où k est un coefficient de proportionnalité et n est le temps minimum généré La valeur moyenne de la composante alternative du signal de sortie est proportionnelle au poids du mot binaire. Le circuit décrit, objet de l'invention comprend la conversion mot binaire-modulation de largeur et se situe donc entre la source numérisée et l'amplification. Les principes retenus permettent une intégration de lsense-lble, de la figure I ou de la figure 2, dans un circuit intégré autorisant ainsi une réalisation particulièrement compacte et économique. L'amplificateur de sortie peut même être intégré dans le même circuit, pour des puissances faibles ou moyennes, en renforçant ainsi l'aspect portable des matériels. REVENDICATIONS 1) Le circuit est destiné à la conversion de signaux numériques d'une source audiofréquence pour la commande d'un amplificateur relié à un transducteur sonore. Le mot binaire d'entrée (E) peut provenir de toute source numérisée, quelle que soit sa fréquence, son nombre de bits et que son origine soit un enregistrement ou le résultat d'une élaboration. Ledit circuit est caractérisé en ce qu'il comporte un comparateur (CP) effectuant la comparaison entre le mot binaire (E) à convertir, chargé dans un registre (R) et le contenu d'un compteur binaire (C), commandé par une horloge 2) Le circuit selon la revendication 1 est caractérisé en ce que le mot binaire d'entrée (E) peut être separé à la sortie du registre (R) en deux mots appelés "bits de poids forts" et "bits de poids faibles' qui subissent des traitements différents. Le nombre de bits du mot "bits de poids faibles" peut être compris entre O et le nombre total de bits du mot d'entrée. 3) Le circuit selon les revendications 1 et 2, est caractérisé en ce que le circuit traite la séparation du mot binaire d'entrée en deux mots. Le traitement du mot "bits de poids forts" par comparaison dans (CP) avec le résultat d'un comptage et par la génération consécutive d'une impulsion délivrée par le circuit monostable (M), dont la largeur varie linéairement avec le poids du mot "bits de poids faibles". La somme des impulsions, mise en forme, délivre des signaux en (S1) et (S2) dont la valeur moyenne est proportionnelle au poids du mot binaire (E). 4) Le circuit selon les revendications 1, 2 et 3 est caractérisé en ce que le signaux des sorties t51) et (S2), mis en forme par le générateur (G) dans le circuit comportent des niveaux actifs pendant les temps T1 et T2, dont la valeur moyenne de la différence est propor tionnelle su mot binaire (E). Entre les temps T1 et T2, le signal peut etre au repos pour faciliter le fonctionnement du circuit amplificateur associé.