FR 2557751 A1 19850705 FR 8400034 A 19840103 ADAPTATEUR DE SIGNALISATION L'invention concerne principalement un adaptateur de signalisation. En téléphonie moderne, on essaie de faire passer un maximum d'informations dans les fils de télécommunication. Ainsi, par exemple pour augmenter la quantité d'informations utiles par fil, on utilise un dispositif de modulation par impulsions codées, appelé dans la suite de ce brevet MIC. En téléphonie, en plus des informations de phonie, on doit transmettre des informations, dites de signalisation, comme par exemple la prise de ligne, la libération de ligne, l'ordre de sonner, ou l'ordre d'émettre un signal "occupé". De tels signaux sont transmis, transcodés, multiplexés et démultiplexés par des adaptateurs de signalisation ou des groupes adaptateurs de signalisation, appelés GAS dans la suite de ce brevet. On constitue ainsi une interface entre la ligne téléphonique analogique et la transmission numérique. Il est connu, d'utiliser deux types de GAS: D'une part il est connu d'utiliser des GAS utilisant une logique câblée. C'est la solution la mieux adaptée à chaque cas particulier. Par contre les GAS à logique câblée présentent le très grave inconvénient d'être spécifiques à un type de signalisation. Ils sont donc souvent à refaire en fonction des signalisations adoptées par le client. D'autre part il est connu d'utiliser des CAS à microprocesseurs. L'adaptation aux signalisations du client s'effectue par modification, par exemple, du logiciel stocké dans une mémoire morte programmable (PROM en terminologie anglo-saxonne). Cette adaptation par logiciel n'est possible que pour des signalisations présentant les mêmes états électriques. Ce type de GAS est limité en performance par la vitesse de traitement du microprocesseur. Le GAS selon l'invention, comporte un microprocesseur assurant le traitement des données et une mémoire tampon participant à l'interface numérique. En effet la majorité des informations ne change pas d'un cycle d'émission au cycle suivant sur la liaison numérique. Ainsi il suffit que le microprocesseur calcule et corrige ces données à une vitesse nettement inférieure à celle de l'émission. De même en réception, l'analyse par le microprocesseur peut se faire à une vitesse plus faible que la vitesse de réception. L'invention a principalement pour objet un adaptateur de signalisation téléphonique susceptible d'émettre et de recevoir des signaux de signalisation sur une liaison numérique, caractérisé par le fait qu'au moins une partie desdits signaux de signalisation sont émis et reçus par une mémoire tampon ; un microprocesseur relié à ladite mémoire tampon assure le traitement de ces signaux et fournit à la mémoire tampon les signaux à émettre. L'invention sera mieux comprise au moyen de la description ciaprès et des figures annexées données comme des exemples non limitatifs, parmi lesquels: - la figure 1 est un schéma explicatif; - la figure 2 est un schéma général d'une carte RON TRON; - la figure 3 est un schéma d'un dispositif d'interface vers chaque liaison numérique; - la figure 4 est un schéma du dispositif de traitement selon l'invention. Sur les figures 1 à 4, on a utilisé les mêmes références pour désigner les mêmes éléments. Sur la figure 1, on peut voir une interface 60 assurant la liaison entre les lignes d'abonné 62 et la ligne numérique 61 assurant la transmission d'informations avec un grand débit, par exemple 2 Mbit/s. L'interface 60 comporte un MIC 50, associé à un GAS 51. Lesdits dispositifs sont reliés par des paires de lignes 15, 17, 18 et 19 transmettant les bits dits a, b, c et d. La communication entre le MIC et le GAS s'effectue par exemple à 64 kbit/s. Les informations ainsi transmises sont relatives par exemple aux relâchements de ligne, aux prises de ligne, aux impulsions de taxe ou de numérotation transmises entre centraux. Sur la figure 2, on peut voir un schéma général d'une carte de type RON TRON. Un bus 1 microprocesseur relié d'une part à une logique d'écriture 4 et d'autre part à une logique de lecture 5. La logique d'écriture 4 est reliée à par exemple vingt émetteurs de terre 6, eux-mêmes reliés à vingt dispositifs de protection 7. La logique de lecture 5 est reliée à vingt récepteurs de terre 16 euxmêmes reliés à vingt dispositifs de protection 7. Un tel dispositif signale par exemple, une prise de ligne par une mise à la terre d'un point de circuit porté à 48 volts, et le relâchement de ligne par l'ouverture de ce circuit. Sur la figure 3, on peut voir un dispositif 80 de jonction vers une ligne numérique. Une interface électrique 14 reçoit par une ligne 15 des impulsions d'horloge ainsi que les impulsions de synchronisation de réception, par la ligne 17 des données de réception; par une ligne 18, des impulsions d'horloge ainsi que la synchronisation émission et émet par une ligne 19 les données d'émission. L'interface électrique 14 émet vers un dispositif de transcodage logique 13 des impulsions positives d'horloge réception, par la ligne 20, des impulsions négatives d'horloge réception par la ligne 21, des données de réception par la ligne 22, des impulsions positives d'horloge émission par la ligne 23, des impulsions négatives d'horloge émission par la ligne 24.Le dispositif de transcodage logique 13 émet vers l'interface électrique 14 des données positives d'émission par la ligne 25 et des données négatives d'émission par la ligne 26. Le dispositif de transcodage logique 13 émet par la ligne 27 une alarme, dite alarme de service, vers le dispositif de lecture d'alarme 10. Le dispositif de transcodage logique 13 émet par la ligne 28 la synchronisation de réception vers une interface 12 d'une mémoire tampon. Le dispositif de transcodage logique 13 émet par une ligne 29 des impulsions d'horloge, de réception d'une part vers un dispositif 11 de détection d'alarme autre que l'alarme de service, et d'autre part vers l'interface 12.Le dispositif de transcodage logique 13 émet par une ligne 30 des données de réception d'une part vers le dispositif 1 1 de détection d'alarme autre que l'alarme de service et d'autre part vers l'interface 12. Le dispositif de transcodage 13 émet respectivement par les lignes 31 et 32 la synchronisation de l'émission et des impulsions d'horloge, d'émission vers l'interface 12. L'interface 12 émet vers le dispositif de transcodage 13 des données d'émission par une ligne 33. L'interface 12 est reliée par un bus 2 à une mémoire tampon non représentée sur la figure 3. Le dispositif de détection d'alarme 11 est relié au lecteur d'alarme 10 par une ligne 81. Le bus microprocesseur 1 est relié d'une part à un dispositif d'écriture de voyant d'alarme 9 et d'autre part au dispositif de lecture d'alarme 10.Le dispositif d'écriture de voyant d'alarme 9 est relié aux voyants d'alarme 8, par exemple des diodes électroluminescentes. Sur la figure 4, on peut voir un dispositif selon l'invention. Le bus microprocesseur 1 et le bus de la mémoire tampon 2 des figures 2, 3 et 4 sont interconnectées. Le dispositif comporte notamment des mémoires de programme et de données 35, un microprocesseur 34, des amplificateurs 37, une logique d'émission-réception 36, une mémoire tampon 41, un registre à décalage 38, un séquenceur 39 d'accès à la mémoire tampon 41 et au registre à décalage 38, un dispositif 40 d'aiguillage et de contrôle du registre à décalage 38 ainsi qu'un circuit 42 d'aiguillage des signaux de contrôle de la mémoire tampon 41. Le microprocesseur 34 est relié à la mémoire 35 et à la mémoire tampon 41 par un bus d'adresse 44. Le microprocesseur 34 est relié à la mémoire 35 au séquenceur 39 d'accès à la mémoire tampon 41 et au registre à décalage 38 ainsi qu'au circuit 40 d'aiguillage des signaux de contrôle du registre à décalage 38 par le bus de contrôle 43. Le microprocesseur 34 est relié à la mémoire 35, la mémoire tampon 41 au séquenceur 39 et au registre à décalage 38 par le bus de donnée du microprocesseur 48. Le circuit d'aiguillage 42 de signalisation de contrôle de la mémoire tampon est relié à la mémoire tampon 41 par le bus de contrôle de la mémoire tampon 46. La mémoire tampon 41 est reliée au registre à décalage 38 par une ligne 49 capable de transmettre des bits en série. Le circuit logique émission-réception 36 est relié au circuit d'aiguillage des signaux de contrôle de la mémoire tampon 42 par un bus 60. Le circuit 40 d'aiguillage des signaux de contrôle du registre à décalage est relié au registre à décalage 38 par un bus 47. Le séquenceur 39 d'accès mémoire tampon-registre à décalage est relié d'une part par le bus 45 au circuit 42 d'aiguillage de signalisation de contrôle de la mémoire tampon et d'autre part par le bus 450 au circuit 40 d'aiguillage de signalisation de contrôle du registre à décalage. Le bus de donnée 48 est relié au bus d'adresse 44 par un amplificateur 37. Le séquenceur 39 est relié à cet amplificateur 37 par une ligne de donnée.Le bus d'adresse 44, le bus de donnée 48 et la logique d'émission-réception 36 sont reliés au bus 2 de la mémoire tampon. Avantageusement la mémoire 35 comporte des mémoires vives (RAM en terminologie anglo-saxonne), destinées au traitement, et des mémoires mortes programmables (PROM en terminologie anglosaxonne), comportant le programme de fonctionnement du microprocesseur. Ce programme est adapté aux signalisations auxquelles le dispositif GAS doit être relié. L'utilisation des mémoires mortes programmables permet d'obtenir des petites séries à faible coût. Dans l'exemple de réalisation qui suit nous allons expliquer le fonctionnement du dispositif de la figure 4 associé aux huit dispositifs de la figure 3. Le dispositif de la figure 4 émet et reçoit par exemple une multitrame comportant 128 bits. La mémoire tampon 41 comporte par exemple une capacité de 2048 bits et un temps d'accès de 250 nanosecondes. La logique d'émission-réception 36 va balayer en réception et en émission tous les dispositifs de la figure 3 par l'intermédiaire du bus 2. La logique d'émission et de réception 36 commande les échanges entre la mémoire tampon 41 et les interfaces 12. Chaque dispositif interface de la figure 3 indique à la logique d'émission-réception 36 I'adresse, du bit reçu ou à émettre, dans les zones de la mémoire 41. La logique d'émission-réception 36 transmet cet état au dispositif 42 d'aiguillage de signaux et de contrôle de la mémoire tampon par l'intermédiaire du bus 60.Le circuit d'aiguillage de signalisation de contrôle de la mémoire tampon commande à la mémoire tampon 41 émission ou la réception par l'intermédiaire du bus 46. Certaines valeurs de la mémoire tampon 41 doivent être changées par exemple tous les 16 millisecondes. A ce moment là l'accès par le bus 2 à la mémoire tampon vers le dispositif d'adressage de la figure 3 est bloqué. Le microprocesseur 34 émet par le bus de commande 43 un ordre de lecture dans la mémoire 35. Cet ordre active aussi le séquenceur 39 d'accès mémoire tamponregistre à décalage. Le séquenceur 39 d'accès mémoire tamponregistre à décalage commande l'inscription à l'adresse lue en mémoire 35 de la mémoire tampon 41. Avantageusement, l'ordre de lecture multiple en mémoire 35 permet la lecture de plusieurs octets simultanément. Par exemple, en cas d'utilisation du microprocesseur 6809 produit par la firme Montorola on utilisera avantageusement l'ordre LDD provoquant la lecture successive de deux octets. En cas d'utilisation du microprocesseur Z80 on utilisera avantageusement l'ordre: CTIR. Cet ordre permet de comparer de façon répétitive les données à la valeur de l'accumulateur HL. Le nombre d'octets appelés est contenu dans le registre BC. Ainsi on peut appeler plusieurs octets avec un minimum d'instructions. Le séquenceur 39 est susceptible de recevoir les ordres multiples de lecture ou d'écriture. Le séquenceur 39 est par exemple programmable pour pouvoir recevoir des ordres multiples de lecture ou d'écriture en mémoire 35. L'organisation des informations des multitrames à émettre et à recevoir est adaptée au codage de la signalisation utilisée sur la ligne 61 de la figure 1. Cette organisation est, par exemple, l'organisation par voie téléphonique. Cette organisation ne facilite pas le traitement des informations par le microprocesseur. Le traitement par le microprocesseur est facilité, par exemple, par une organisation des informations des multitrames par fonction à effectuer. Avantageusement, la mémoire tampon 41 transmet et/ou reçoit bit å bit les informations au registre à décalage. Ainsi on peut changer l'ordre des informations dans les mots de n bits. Une fois le mot constitué dans le registre à décalage, il est possible de le transmettre au microprocesseur, par le bus 48 en une seule fois. Avantageusement on réorganise par programme, l'adressage des voies, côté numérique, de façon à s'adapter à l'adressage des câbles de voie du côté analogique. Le dispositif selon l'invention permet de gérer par exemple 240 voies RON TRON illustrées par la figure 2. Le dispositif selon l'invention gère diverses alarmes en cas de fonctionnement anormal, ou de non fonctionnement. REVENDICATIONS 1. Adaptateur de signalisation téléphonique susceptible d'émettre et de recevoir des signaux de signalisation sur une liaison numérique caractérisé par le fait qu'au moins une partie desdits signaux de signalisation sont émis et reçus par une mémoire tampon (41) sans commande d'un microprocesseur (34); le microprocesseur (34) relié à ladite mémoire tampon (41) assure le traitement de ces signaux et fournit à la mémoire tampon (41) les signaux à émettre. 2. Adaptateur de signalisation téléphonique selon la revendication 1, caractérisé par le fait qu'il comporte un séquenceur (39) et des mémoires (35); lors de l'émission par le microprocesseur (34) d'un ordre de lecture des mémoires (35), le séquenceur (39) est susceptible d'assurer l'écriture dans la mémoire tampon (41) des informations lues en mémoires (35). 3. Adaptateur de signalisation téléphonique selon la revendication 1 ou 2, caractérisé par le fait qu'au moins une partie des signaux de signalisation ne change pas d'un cycle d'émission au cycle suivant. 4. Adaptateur de signalisation téléphonique selon la revendication 1, 2 ou 3, caractérisé par le fait qu'il comporte une logique d'émission-réception (36) commandant les échanges d'informations entre la mémoire tampon (41) et des interfaces (12). 5. Adaptateur de signalisation téléphonique selon la revendication 2, 3 ou 4, caractérisé par le fait que l'ordre de lecture ou d'écriture des mémoires (35) est un ordre de lecture ou d'écriture multiple. 6. Adaptateur de signalisation téléphonique selon la revendication 5, caractérisé par le fait que le séquenceur (39) est program mable afin d'être susceptible de recevoir des ordres multiples de lecture ou d'écriture en mémoire (35). 7. Adaptateur de signalisation téléphonique selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comporte un registre à décalage (38), ledit registre à décalage (38) organise en mot de longueur adaptée au microprocesseur (34) utilisé les informations lues bit par bit en mémoire tampon (41). 8. Adaptateur de signalisation téléphonique selon l'une quelconque des revendications précédentes, caractérisé par le fait que le séquenceur (39) peut lire et/ou écrire dans un ordre quelconque les bits dans la mémoire tampon (41). 9. Adaptateur de signalisation téléphonique selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comporte des cartes (4, 5, 80) en logique câblée.