FR 2560409 A1 19850830 FR 8403068 A 19840228 UNITE ARITHMETIQUE POUR ADDITIONNER DES BITS PARALLELES La présente invention concerne une unité arithmerique pour additionner 2N-1 bits entrants parallèles b1 à bZ afin de fournir N bits sortants parallèles SN-1 SO d d'un mot binaire de somme resultant de' l'addition, N etant un nombre entier et SN I et SO etant le bit de poids fort et le bit de poids faible du mot de somme. Une telle unité arithmétique est utilisée dans les ordinateurs, calculateurs, 'nicroprocesseurs ou analogues chaque fois qu'une addition de bits est nécessaire. tes additions de bits sont effectuées pour des opérations élémentaires telles que multiplication notamment, a laquelle on se refermera dans la suite titre d1exemple. Dans les circuits d'opération connus. ,, les opérations d'addition de bits sont effectuées par des combinaisons de. portes logiques ET, OU et analogues qui ne traitent que des signas logiques n'ayant que deus tas stables Les états stables correspondent aux chiffres 0 et 1 utilisés dans la représentation binaire des nombres traités. Une opération d'addition nécessite ainsi un nombre élevé de portes logiques et par suite un nombre très élevé de transistors. Par exemple, un circuit logique pour multiplier deux nombres binaires ayant chacun huit bits comporte 1700 transistors approximativement. L'invention a pour but de fournir une unité arithmétique d'addition de bits ayant un nombre de transistors beaucoup plus faible que dans les unités d'addition selon la technique intérieure. Corollairement, la superficie occupée par l'unité arithmétique d'addition dans un circuit intégré est plus faible pour des performances en vitesse d'exécution d'opération comparables a celles selon la technique antérieure. A cette fin, une unité arithmétique telle que définie dans l'entrée en matière est caractérisée en ce qu'elle comprend des moyens d'entrée pour sommer les bits entrants b1 à b2N-1 en un courant de somme ou 10 est une constante, et des moyens de sortie comparant le courant de somme a au moins N niveaux de courant intermédiaires (2N-1)IO/2, ... (2N-n+1=1)IO/2, ... 1O/2 afin de fouroir les bits sortants SN-1 ä SO. Les moyens d'entrée et les moyens de sortie font ainsi appel a une technique déjà connue de codage et décodage utilisant des signaux à niveaux de courant multiples et incluant des transistors NOS. Le principe de la technique de codage et décodage est décrit dans la demande de brevet français FR--A-2 469 836. Les moyens d'entrée jouent le role d'un codeur selon la FR-A-2 469 836. Selon l'invention, les moyens d'entrée comprennent 2N-1 transistors NOS de type P identiques paralleles ayant des grilles recevant respectivement les bits entrants bi a b2N-1 à travers des inverseurs logiques, et des sources produisanr des courants 10 bl à IO b2N-1. la reliées entre elles a un conducteur parcouru par le courant de somme. Les moyens de sortie jouent le role d'un décodeur selon la FR-A-2 469 836 et peuvent être réalisés par une combinaison d'étages en parallèle ou en série restituant chacun un bit respectif 5 l à Selon une première réalisation relative a un décodeur parallèle, les moyens de sortie comprennent des moyens a transistor NOS pour redistribuer le courant de somme sur N sorties intermédiaires, et N étages parallèles pour fournir les bits sortants SN-1 à So, l'étage fournissant le bit sortant SN-n, avec 1 @ n 4 N, ayant une entrée reliée à l'une des sorties intermédiaires et comparant le courant de somme a un courant de référence Selon une seconde réalisation relative à un décodeur série,-- les moyens de sortie comprennent N étages en série pour fournir les bits sortants SN~1 à SO, ltétage fournissant le bit sortant SN-n, avec 1 @ n @ N, comprenant des moyens pour comparer un courant de somme intermédiaire entrant xn IO = 2 20 SO + 2N-n SN sortant de l'étage précédent à un courant de référence I'N-n = (2N-n-1 -i) 10/2 afin de produire le bit sortant SN-n' et l'étage fournissant le bit sortant SN-n' avec 1 # n # N-1, comprenant également des moyens pour produire un courant de somme intermédiaire de sortie xn+1 IO à l'entrée de l'étage suivant tel que x@@@ I@ @ x@ IO - 2N-n SN@@ 10 D'autres caractéristiques de l'invention apparaltront plus clairement à la lecture de la description suivante de plusieurs exemples de réalisation et a l'examen des dessins annexés correspondants dans lesquels - la Fig. 1 montre en détail une multiplication non signée de deux nombres binaires à cinq bits chacun ; - la Fig. 2 est un bloc-diagramme d'un circuit de multiplication non signée pour deux nombres binaires â cinq bits chacun, selon l'invention - la Fig. 3 montre un circuit de multiplication de deux bits selon l'invention - les Figs. 4 et 5 montrent chacune des moyens d'entrée d'une unité arithmétique d'addition pour sommer des bits entrants parallèles en un courant de somme à multiniveau selon invention - la Fig. 6 montre schématiquement des moyens de sortie d'une unité arithmétique d'addition sous la forme d'un décodeur parallèle selon 11 invention ; - la Fig. 7 est un circuit schématique d'un étage du décodeur parallèle ; - la Fig. 8 montre des transistors de référence de 11 étage de la Fig. 7 ; - la Fig. 9 montre des transistors de charge dans une porte à seuil de l'étage de la Fig. 7 ; - la Fig. 10 montre en détail un décodeur parallèle à trois bits selon l'invention ; - la Fig. il montre schématiquement des moyens de sortie d'une unité arithmétique d'addition sous la forme d'un décodeur série selon l'invention ; - la Fig. 12 montre des moyens pour produire un courant de somme intermédiaire dans un étage du décodeur série ; et - la Fig. 13 montre en détail un décodeur série à trois bits selon l'invention. A titre d'exemple, une multiplication non signée de deux nombres binaires A et B ayant chacun cinq bits est montrée a la Fig. l. Le multiplicande A de la multiplication possède cinq bits A5, A4, A3, A.2 Al, respectivement égaux à l,l,l,l,l. Le multiplicateur B de la multiplication possède cinq bits B5, B4, B3, B2, Bl respectivement égaux à 1,0,1,1,1. Les bits Al et B1 sont les bits de - poids faible du multiplicande et du multiplicateur. Les bits A5 et Bs sont les bits de poids fort du multiplicande et du multiplicateur. L'opération de multiplication A x B est effectuée d'une manière classique. En-dessous du multiplicateur B est écrite une matrice de produits partiels. La matrice comprend cinq lignes de nombres binaires ayant chacun cinq bits représentant chacun un produit de l'un des cinq bits du multiplicande par un meme bit de multiplicateur. La matrice de produits partiels possède 5 + (5-1) = 9 colonnes. Les lignes de la matrice sont numérotées selon l'ordre croissant de l à 5, de haut en bas. Les colonnes de la matrice sont numérotées selon l'ordre croissant de 1 à 9, de la gauche vers la droite. En-dessous de la matrice des produits partiels sont écrites une ligne de premiers bits de retenue S2l à S81, une ligne de seconds bits de retenue s32 à S une ligne de mots binaires de somme dans les colonnes et une ligne de bits de résultat de la multiplication R1 à 10.Un mot binaire de somme sous une colonne résulte de l'addirion des bits de produit dans la colonne et des bits de retenue reportés dans la colonne à partir de deux colonnes précédeates, Le bit d-e poids faible du mot de somma d'une colenne constitue un bit de résultat de la multiplication ayant un rang égal a celui de la colonne. Le second bit du mot de somme est reporté dons la ligne de premiers bits de retenue pour entre additionné auz bits dans ia premiere colonne suivante.Le greisième bit constituant le bie de poids for du mot de somme est xeporté dans la ligne de seconds bits de retenue pour être additonné au bits dans le seconda colonne suivante Ainsi pour l'exemple illustré a la Fig. 1, chaque mot de somme comprend au plus trois bits,- à savoir un bit de résultat et au plus deux bits de retenue Le mot de somme d'une colonne est le résultat de la somme d'au plus 5 + 2 @ 7 bits contenus dans la colonne, savoir au plus cinq bits de produit et nu plus deur bts de retenue provenant des deux colonnes précédentes.Le résultat R de la multiplication est un mot binaire ayant au plus 2 x 5 - 10 bits. Dans un circuit de multiplication parallèle-parallèle non signée selon l'invention, tel que le circuit montré à la Fig. 2. les différentes opérations partielles énumérées ci-dessus sont effectuées directement sans l'apport d'opérations intermédiaires supplémentaires. Ceci est possible principalement en raison du fait que dans chaque colonne est prévu un signal dont le niveau en courant est proportionnel au mot de somme de la colonne, et un décodeur de niveau qui restitue les bits du mot de somme en fonction du niveau dudit signal. Plus généralement, on suppose qu'un mot de somme d'une colonne de rang 1 d'une multiplication comprend N bits : S1(N-I), Si(N-2)' ... Sil, SiO. SiO et Si(N-1) désignent le bit de poids faible et le bit de poids fert du mot de somme de la colonne i. le bit SiO est le bit R. de rang i dans le mot de résultat de la multiplication. Les autres bits Sil à Si(N-1) sont des bits de retenue à reporter respectivement dans les colonnes suivantes (i+1), ... (i+N-1).Un tel mot de somme résulte au plus de l'addition de (2N-1) bits, prtai lesquels au plus (N-1) bits sont des bits de retenue provenant des mots de somme sous les (N-1) colonnes précédentes (i - (N-1)) à (i-1) et au plus (2N-1) - (N-i) bits sont des bits de produit dans la colonne i provenant des produits d'un bit de rang j du multiplicande A par un bit de rang k du multiplicateur B tels que j + k - 1 - i.Les bits A1 à As du multiplicande A, les bits B1 à Br. du multiplicateur B et les bits R1 à RJ+K du résultat sont numérotés selon l'ordre croissant à partir du bit de poids faible A1 > B1, R1. Ainsi pour des mots de somme ayant N bits, le multiplicateur comprend au plus Y = J + K - I + i bits. Les lignes de bits de retenue sont au nombre de (N-i). La Fig. 2 montre un circuit de multiplication non signée l selon l'invention pour lequel N = 3, J = K = 5 et I = 9. Les produits de la matrice sont obtenus dans J x K circuits de produit identiques, tels que le circuit 2jk effectuant le produit du bit Aj du multiplicande par le bit Bk du mulciplicateur et se trouvant au croisement de la colonne i = j f k - I et de la ligne k de la matrice. Dans la colonne i, les produits entre les bits A. et Bk tels que j + k - i = i sont additionnés aux (N-1) bits de retenue provenant des (N-1) colonnes précédentes (i - (N-1) à (i-1) dans un circuit de sommation 3.. La somme obtenue dans le circuit de sommation 3. est décodée en un mot de somme binaire à N = 3 bits dans un décodeur à multiniveau en courant D. Le circuit de multiplication 1 comporte ainsi J x K = 25 circuits de produit 211 à 255, I - i = 8 circuits de sommation 32 à 39 puisque dans la premiere colonne, aucune addition n'est à effectuer et puisque dans la dernière colonne, les bits de retenue sont des bits de résultat, et I = 9 décodeurs D1 à Dg. Les trois circuits 2jk, 31 et Bi sont maintenant décrits en détail. Les circuits font appel à la technique de codage et de décodage à multiniveau en courant déjà évoquée dans la FR-A-2 469 836. Dans tous les circuits décrits ci-après, les transistors utilisés sont des transistors NOS ayant un canal d'un premier type de conductivité P, ci-après désignés "transistors PMOS", et des transistors NOS ayant un canal d'un second type de conductivité N opposé au premier type de conductivité, ci-après désignés "transistors NMOS". Des transistors DMOS multidrains tels que décrits dans le brevet franchais FR-B-2 411 512 et dans le brevet européen EP-B-O 019 560 sont également utilisés. Dans la suite, on suppose que pour une technologie donnée, un transistor NOS élémentaire ayant un facteur de gain yo produit à l'état saturé un courant drain-source 10. Par exemple, pour un transistor élémentaire PESOS, le transistor est saturé lorsque sa grille est à un potentiel de référence ou masse correspondant à un bit de commande à l'état 11011 et lorsque son drain est à une tension de polarisation convenable VD. On rappelle que le facteur de gain est proportionnel au rapport vgjag de largeur sur longueur du canal du transistor. Dans la suite, les facteurs de gain de transistors sont définis par rapport au transistor élémentaire pour obténir des niveaux en courant.Ainsi, pour produire un niveau en courant xIO, le facteur de gain du transistor correspondant a un gain r = x &gamma;O. En général, la longueur des canaux est imposée par la technologie, et un transistor de gain r = x yo a ainsi une largeur W = x wg. Comme montré à la Fig. 3, le circuit produit 2 dans la colonne i = j + k - 1 de la matrice comprend deux transistors identiques PNOS 20 et 21 et deux inverseurs logiques 22 et 23. La grille du premier transistor 20 est reliée à travers le premier inverseur 22 à une entrée 10j du circuit de - multiplication 1. L'entrée 10J reçoit le bit A. de rang j du multiplicande A. La grille du second transistor 21 est reliée à travers le second inverseur 23 à une entrée il k du circuit de multiplication 1. L'entrée 11k reçoit le bit Bk de rang k du multiplicateur B, Le drain de l'un des transistors, tel que le premier transistor 20, est porté à la tension de polarisation VD tandis que la source de l'autre transistor, tel que le second transistor 21, est reliée à la sortie 24 du circuit 2. La source du transistor 20 est jk reliée au drain du transistor 21. Les facteurs de gain des transistors 20 et 21 sont égaux à 2 &gamma;O afin que le courant à la sortie 24jk du circuit 2jk soit directement proportionnel au produit AjBk.Le circuit 2i est ainsi équivalent à un transistor PMOS 20-21 ayant un facteur de gain &gamma;O et une grille recevant le produit A Bk à travers un inverseur logique j Bk En se référant à nouveau à la Fig. 2, le circuit de sommation dans la colonne i comprend (N-i) transistors PMOS identiques 30i1 à 30i(N-1) 1) ayant des grilles reliées respectivement à des sorties des décodeurs D 1 à Di-(N-1) sous les colonnes précédentes (i-1) à i-(N-l). Les sorties des décodeurs précédents transmettent des bits de retenue S(ib à (i-(N-1)) (N-i) des colonnes précédentes à reporter dans la colonne i.Ainsi, la grille du transistor 30il reçoit le bit de rang 2 du mot de somme binaire transmis par le décodeur 4i 1 et la grille du transistor 30i(N-1) 1) reçoit le bit de rang N du mot de somme binaire transmis par le décodeur 4i-(N-1) Les drains de tous les transistors dans les circuits de sommation sont portées à la tension de polarisation VD. Les sources des (N-1) tensions 30il à 30i(N-1) sont reliées à un conducteur 25 qui est relié à toutes les sources d'au plus (2N-1) - (N-1)1 transistors 21 dans les circuits de produit 2jk inclus dans l circuit de sommation 3i de la colonne i, tels que j + k -1 = i. Le courant dans le conducteur 25i a un niveau égal à la somme des courants de source des transistors 20-21 et 30 dans la colonne i.Tous les transistors 20-21 et 30 dans le circuit de sommation 3 ont un facteur de gain égal au facteur de gain yO du transistor équivalent aux deux transistors 20 et 21 inclus dans un circuit de produit 2jk, Dans ces conditions, le courant dans le conducteur 25i a un niveau proportionnel à la somme des bits de produit Aj. Bk pour j + k - 1 = i et des bits de retenue S(i-1) @ à S(i-(N-1))(N-I) entrant en parallèle dans le circuit de sommation 3,. Le principe de la sommation dans la colonne i est déduit du fonctionnement appliqué aux transistors C NOS du codeur décrit dans la FR-A-2 469 863. Comme montré à la Fig. 4, un circuit de sommation pour sommer 2N-1 bits entrants parallèles b1 à b2N-1 comprend 2N-1 transistors PMOS identiques parallèles T1 à T2N-1 et 2N-1 inverseurs logiques II à I2N-1. Les drains de tous les transistors T1 à T2N 1 sont portes à la tension de polarisation VD. Les sources de tous les transistors T1 à T2N 1 sont reliées à un conducteur commun C. Les grilles des transistors T1 à T,N. reçoivent les bits b1 à b2N@, à travers les inverseurs I, à I@N@, respectivement. Tous les transistors T1 à T2N-1 sont identiques, c'est-à-dire- présentent une même géométrie et donc un nême facteur de gain 0. Soit x un mot binaire constitué par les bits entrants parallèles b2N-1 à bl. On rappelle que 10 désigne l'intensité du courant de source d'un transistor PMOS saturé recevant à travers un inverseur un bit à l'état logique "1'. Alors l'intensité du courant dans le conducteur C est telle que puisque les sources des transistors T1 à T2N 1 produisent des courants 10 bl à IO b2N-1.Ici, du fait que les transistors T1 à T2N 1 Ont un meme facteur de gain y0, le courant en sortie sur le conducteur C est directement proportionnel à la somme des bits appliques aux entrées du circuit de sommation, alors que dans le codeur selon la FR-A-2 469 835, les facteurs de gain des transistors sont proportionnels aux poids des bits dans le mot binaire entrant, et le niveau de courant en sortie est représentatif du nombre décimal correspondant au mot binaire entrant. La relation précédente peut s'écrire où les bits SO à sont les bits du mot binaire représentatif de la somme des bits entrants b1 à b2N-1. Les bits SO à SN-1 sont obtenus dans un décodeur selon l'invention comme on le verra dans la suite. En se référant à nouveau à la Fig. 2, il apparatt que l'intensité du courant dans le conducteur 25i représente la somme des bits de produit Ai. Bk tels que j + k -1 = i et des bits de retenue S à S (@-@)2 (@-@@@)) (N-i) dans la colonne i, soit : x. I@ = I@ (# A. B. + # (S. ... 38 ) Le courant xiIo est appliqué à l'entrée du décodeur Di sous la colonne i dans le circuit de multiplication 1. On notera que selon une autre variante, un circuit de sommation dans une colonne peut être tel que le circuit montré à la Fig. 5. Ici, au lieu que le nombre binaire x varie entre 0 et 2N-1, le nombre x à ltentrée varie entre 1 et 2N Le circuit de sommation de la Fig. 5 comprend le circuit de sommation montrée à la Fig. 4 ainsi qu'un transistor supplémentaire PMOS Tg. Comme pour les autres transistors T1 à T2N-1, le drain du transistor TO est à la tension de polarisation VD, et la source du transistor TO est reliée au conducteur C. La grille du transistor TO est cependant à la masse afin de décaler d'une unité le résultat de la sommation.Dans ce cas, le courant dans le conducteur C montré à la Fig. 5 est Une première réalisation d'un décodeur à multiniveau en courant D selon l'invention, désigné ci-après par 4, est maintenant décrite. La première réalisation concerne un décodage dit décodage parallèle en raison du fait que le décodeur 4 comprend N étages 4N-1 à 40 en parallèle fournissant des bits SN 1 à SO à dessorties parallèles 41N 1 à 410 du décodeur 4.Le fonctionnement du décodeur parallèle 4 est d'abord expliqué en référence au bloc-diagramme schématique montré à la Fig. 6. Une entrée 40 du décodeur reçoit un courant xIO à mesurer, où x représente le numéro d'un niveau en courant égal au nombre en code décimal correspondant à un mot binaire S ayant N bits SO à SN-1 tel que x = 2O. S@ + 21.S@ + ... 2N-I.S@@ et x compris entre O et 2N-i SO et SN-1 sont le bit de poids faible et le bit de poids fort du mot binaire S.Le courant xIo présente donc 2N niveau en courant séparés par un écart constant égal à IO Sa chant qu'un courant IO est produit par la source d'un transistor PEOS ayant une grille au potentiel de référence et un facteur de gain égal à &gamma;, le courant xIO peut être supposé comme produit par la source d'un transistor PMOS ayant une grille au potentiel de référence ou masse et un facteur de gain y = Le décodage consiste à produire les bits SO à 5N-i du mot binaire S en sortie du décodeur en fonction du courant entrant xI@. En référence à la Fig. 6, le décodeur 4 comprend un transistor NHOS multidrain 42, N transistors PMOS 43O à 43N 1 et N portes inverseuses à seuil 44O à 44N-1. Le transistor multidrain 42 comporte N+1 drains 42DO à 42DN-1. Chaque drain 42DO à 42DN-1 est relié à la source du transistor respectif 430 à 43N 1 et à une entrée de commande 44GO à 44GN-1 de la porte inverseuse à seuil respective 44O à 44 dans l'étage respectif 40 à 4N-1 Le dernier drain 42DN est relie à l'entrée 40 et à la grille du transistor multidrain 42. La source du transistor multidrain 42 est reliée à la masse ou potentiel de référence. Dans ces conditions, le transistor 42 est stabilisé et redistribue le courant entrant xIO sur chacun des drains 42D@ à 42DN1 Les drains des transistors 430 à 43N 1 sont au potentiel de polarisation VD.Les grilles des transistors 430 à 43N 1 sont au potentiel de référence afin de comparer le courant xIO à N niveaux en courant représentatif des poids des bits SO à 5N-i dans le mot binaire S. Les sorties des portes 441 à 44N-1 sont reliées aux sorties 411 à 4 i 1 du décodeur 4 à travers des inverseurs logiques 45 à 45 1 respectivement. La sortie 410 de la porte 44O et les sorties des inverseurs 451 à 45N 1 sont destinées à transmettre un bit de résultat Su et les bits complémentaires de retenue #1 à #N-1 pour une colonne dans le circuit de multiplication. Dans l'étage 4N 1 la sortie de la porte 44N 1 restitue le bit de poids fort SN-1 qui est à l'état haut "1" lorsque le niveau du courant entrant xlo est supérieur à IN 1 = (2N -l)Io/2. Le bit SN-1 est à l'état bas "D" lorsque le niveau du courant entrant xIO est inférieur à IN-1.La porte à seuil 44N 1 doit donc changer d'état de part et d'autre d'une tension de seuil de commutation VRN-1 correspondant au courant de référence IN 1 Pour que le courant de référence IN 1 soit injecte par le transistor 43N 1s jouant le role de transistor de charge pour le drain 42DN-1 @, le facteur de gain r N-1 du transistor 43N-1 doit être égal à (2N-1) &gamma;;O/2. Dans ces conditions, la tension VGN-1 à l'entrée 44GN~1 de la porte 44N-l est telle que Si alors VGN-1 Dans l'étage suivant 4N-2' la sortie de la porte 44N-2 restitue le bit SN-2 qui est à l'état haut "1" lorsque le niveau du courant entrant tel. est tel ((2N-1-1)/2 + 2N-1@ IO SN-1 @ O. Les ccmparaisons précédentes sont équivalentes à comparer xIO à IN-2 = ((2N-1-1)/2 + 2N-1SN-1)IO Le transistor 43@@@ impose le courant de référence i 2 pour une tension de seuil correspondante VR@@@ de la porte 44N-2 lorsque le facteur de gain du transistor 43N 2 est choisi tel que = ((2N-1-1)/2 + 2N-1SN-1)&gamma;O La tension VGN-2 à l'entrée de la porte 44N-2 ayant pour seuil de commutation VRN-2 est telle que : si xIO > IN-2 alors VGN-2 SN-2 = 1 et si xIO VRN-2' ce qui implique N-2 8. Un raisonnement analogue conduit à déterminer pour l'étage 4N le facteur de gain IN-n du transistor 43 et la tension de seuil de commutation VRN-n de la porte inverseuse à seuil 44N n relative au bit SN-n de poids (N-n), pour 1 # n # N.Dans ce cas, xIO est comparé à : grâce à un facteur de gain #N-n du transistor 43N-n n tel que Si VRN-n est la valeur de la tension VGN-n a l'entrée 44GN-n de la porte 44N-n pour xIO = IN-n, on en déduit que pour xIO > IN-n, alors VGN-n VRN-n et S N-n = Une porte inverseuse à seuil 44N-1 à 440 comporte classiquement un transistor NsOS dit inverseur et une charge saturée constituée par un transistor PMOS. La porte inverseuse à seuil 44N-a de l'étage 4N-n est montrée schématiquement à la Fig. 7. La grille du transistor inverseur NMOS 440N-n de la porte 44N-n est reliée au drain 420N-n du transistor multidrain 42 et à la source du transistor 43N et constitue l'entrée 44GN-n de la porte 44N ns La source du transistor 440N-n est- au potentiel de référence ou masse. Le transistor de charge PMOS 441N-n de la porte 44N-n a un drain au potentiel de polarisation VD et une grille reliée au potentiel de référence. La source du transistor de charge 441N n et le drain du transistor inverseur 440 sont reliés à la sortie 41N n de 11 étage 4N n du décodeur 4 à travers l'inverseur logique 45N-n.Pour que la porte 44N-a aît une tension de seuil de commutation égale à VRN-n, le rapport des facteurs de gain r441(N-n) et @440(N-n) du transistor de charge PMOS 441N-n et du transistor inverseur NMOS 440N-n est égal au rapport des facteurs de gain TN-n et TD(N-n) du transistor PMOS 43N-n et du transistor élémentaire NMOS dans le transistor multidrain 42 relatif au drain 420N-n' soit : T441(N-n) / T440(N-n) = TN-n / TD(N-n) ou &gamma; = T441(N-n) / TN-n = T440(N-n) / TD(N-n) Les transistors de référence 43 I à 430 sont constitués par 1, 2, ...N transistors PNOS en parallele respectivement afin d'obtenir l'addition de courant correspondant à IN n. Le transistor de référence 43g est montre à la Fig. 8. On rappelle que le facteur de gain du transistor 43 n est : qui peut s'écrire Le transistor 43N-n est donc constitué de n transistors PMOS parallèles 43(N-n)l à 43(N-n)n ayant des facteurs de gain (N-n)l respectivement tels que T(N-n)1 = (2 -1) T(N-n)2 = 2 @&gamma;G O F@@@@ = @N-n+1 Les drains des transistors 43(N-n)I à 43fN-n)n sont au potentiel de polarisation VD. Les sources des transistors 43(N-n)l à 43(N-n)n sont reliées au drain 43DN-n du transistor multidrain et à la grille 44GN-n du transistor 440N-n de la porte à seuil 44N-n. La grille du premier transistor 43(N-n)1 est au potentiel de référence.Les grilles des autres transistors 43(N-n)2 a 43 sont reliées (N-n)n respectivement aux sorties 41(N-1) à 41N-n+1 des inverseurs logiques 45N-1 à 45N-n+1 dans les étages précédents 4N-1 à 4N-n+1 du décodeur 4. Les transistors de charge 441N à 441O dans les portes à seuil 44N 1 à 440 sont également constitués par 1, 2, ... N transistors PMOS en parallèle respectivement, en raison des relations F441(N-n) = rFn-n pour 1 # n # N Le transistor de charge 441 est montré à la Fig. 9 et est constitué de n transistors PMOS parallèles 441(N-n)1 à 441(N n)n ayant des facteurs de gain F441(N-N)1 à r441(N-n)n respectivement tels que : F441(N-n)1 = rI(N-n)1 = r(2N-n+1 &gamma;O/2 F441(N-n)2 = rF(N-n)2 = r. 2N-1. &gamma;O ..... F441(N-n)n = rr(N-n)n = r. 2N-n+1.&gamma;O Les drains des transistors 441(N-n)1 à 441(N-n)n sont au potentiel de polarisation VD. Les sources des transistors 43(N-n)1 à 43(N-n)n sont reliées au drain du transistor inverseur 440N-n La grille du premier transistor 441(n-n)1 est au potentiel de référence. Les grilles des autres transistors 44i n)2 à 4'41 n) sont reliées respectivement aux sorties 1) à 41E-n+1 des inverseurs logiques 45N-1 à 45N-n+1 les étrages précédents 4N-1 à 4N-n+1 du décodeur 4. La Fig. 10 montre un décodeur parallèle à 3 bits selon l'invention propre à être utilisé sous une colonne dans le circuit de multiplication I montré . la Fig. 2. Dans ce cas, comme déjà dit, le niveau de courant entrant représente la somme en code décimal des bits d'une colonne comprise entre O et 23 - 1 = 7. Les bits So > - #1 et S2 sux sorties 41a 411 et 41 du décodeur à trois bits sont un bit de résultat et deux bits complémentaires de retenue dans la colonne correspondante. Selon cet exemple 9 N est égal à 3 et n est compris entre 1 et 3. Des relations énoncées précédemment sont déduits les facteurs de gain des transistors de référence 4321, 4311 et 4312, 4301, 4302 et 4303 et les faeteurs de gain des transistors de charge 44121, 44111 et 44112, 44101, 44102 et 44103 des trois êtrages 42, 41 et 40 du décodeur parallèla à 3 bits. Les facteurs de gain sont fadiqués dans la Fig. 10.L'entrée 40i et les trois sorties 41i0, 41i1 et 41i2 d'un décodeur sous une colonne de rang i dans la Fig. 2 correspondent a l'entré3 40 et aux trois sorties 410, 4 1 et 412 dans la Fig. 10, respectivement Une seconde réalisation dans décodeur à multiniveau en courant D selon l'invention, désigné ci-apres par 5, est relative à un décodage dit décodage série. Au lieu d'ajuster des courants de référence par additions successives en fonction de résultats précédents, le décodage série consiste à modifier le courant à mesurer xIO = x1Io par soustractions successives en fonction de résultats précédents.On rappelle que le mot binaire x21 est 2N-1 x1 SN-1 = 20.S0 + 21.S1 + ... 2N-2@.SN-2 + Le décodage série se traduit par l'obtention de courants intermédiaires x2I0 à xNI0 ayant des niveau proportionnels à des nombres décimaux correspondants à des mots binaires obtenus à partir du mot binaire S en supprimant successivement les bits à partir du bit de poids fort SN-1. Las courants intermédiaires sont fonctions de x2 = 2O.SO + ... 2N-2. SN-2 = x1 - 2N-1. SN-1 ..... xn = 2O.SO + ... 2N-n.SN-n = xa-1 -N-n+1.S ..... xN = SO = xN-1 = 2S1 avec 1 # n # N Le bloc-diagramme schëmatique du décodeur série 5 est montré à la Fig. 11. Dans la suite, les repères numériques commençant par le chiffre 5 pour désigner des éléments du décodeur S sont terminés par des nombres identiques à ceux inclus à la fin des repères numériques désignant des éléments ayant des fonctions analogues dans le décodeur parallèle h, Le décodeur série 5 comprend N-i étages en série 5N-1 à 51 comprenant chacun des moyens pour produire e bit respectif SN-1 à S1 et des moyens pour produire le courant intermédiaire x2 à xN, et un un dernier étage 5 ne comprenant que des moyens pour produire le Fit de poids faible S, Dans chacun des étages 5N- i à 5O, les moyens pour produire le bit respectif SN-1 à So comprennent un transistor NMOS 52N 1 à 52A ayant au plus trois drains, un transistor de référence PMOS 53N-1 à 52O, un transistor de référence PMOS 53N-1 à 520 et une porte inverseuse 54N 1 à 54O à seuil VR'N-1 à VR'O.Un premier drain et la grille du transistor 52N 1 à 520 sont relies entre eux et constituent l'entrée 50 à 50O de l'étage 5N-1 à 50 reliée à la sortie des moyens pour produire un courant intermédiaire dans l'étage précédent. La source du transistor multidrain 52N-1 à 520 est au potentiel de référence ou masse. Un second drain du transistor 52 1 à 52O est relié à la source du transistor 53N 1 à et à l'entrée 54GN-1 54GO de la porte à seuil 54N-1 à Le Le drain et la grille du transistor de référence 53N-1 à 53O sont au potentiel de polarisation et au potentiel de référence respectivement. Les sorties des portes 54N-1 à 541 sont reliées à travers des inverseurs logiques 55N à a 551 pour transmettre les bits S 1 à S aux sorties Si à à 511 du décodeur 5, tandis que la sortie de la porte 54O est reliée directement à la sortie 51O du décodeur 5 pour transmettre le bit SO. Dans chaque étage 5N-1 à 5O, la porte à seuil 54N-1 à 540 ne commute que pour une seule tension de référence VR' N-1@ a VR'O puisque la comparaison en courant s'effectue par rapport au courant intermédiaire respectif et non par rapport au courant entrant x1IO comme dans le décodeur parallèle 4. Les courants de référence sont donc I'N-1 = (2N-1) IO/2 ..... I'N-n = (2N-n+1-1) IO/2 ..... I'O = IO/2 et sont produits par les transistors de référence 53N-1 à ayant des facteurs de gain respectifs I'N-1 = (2N-1) &gamma;O/2 ...... I'N-n = (2N-n+1-1) &gamma;O/2 ..... I'O = &gamma;O/2 Ainsi, pour une porte à seuil, telle que la porte 54-n' Si VR'N~n désigne la tension VG'N N-n à l'entrée 54 i n de la porte pour le courant de référence 1,W-n' on a : pour xn IO VR'N-n et SN-n = 0 et pour xn IO > I'N-n' VG'N-n La porte à seuil 54N n est simplement constituée d'un transistor inverseur NMOS 540N n et d'un transistor de charge PMOS 541 N-n dont les facteurs de gain F540(N-n) et @541(N-n) sont tels que :: @541(N-n) @540(N-n) = @'N-n / TD où TD est le facteur de gain d'un transistor élémentaire NMOS du transistor multidrain 52 relatif au drain relié à la porte 54N . De la relation précédente est déduit notamment le facteur de gain du transistor de charge 541@@@ : F541(N-1) = r'T'N-n = r'(2N-n+1-1) &gamma;O/2 et le facteur de gain du transistor inverseur 540 : F540(N-n) = r'TD La grille du transistor inverseur 540N-n est reliée à la source du transistor 53N-n et constitue 11 entrée 54GN n de la porte 541N-n La grille du transistor de charge 541N et la source du transistor inverseur 540N-n sont au potentiel de référence.Le drain du transistor 541N-n est au potentiel de polarisation VD. Le drain du transistor 540N-n et la source du transistor 541N-n constituent la sortie de la porte à seuil 54N-n Dans chaque étage 5N-1 à 51 du décodeur 5, les moyens pour produire le courant intermédiaire respectif x2 IO à xN lo à partir du courant intermédiaire xl IO à o IO entrant effectuent une soustraction de courant selon le procédé suivant décrit ci-après en référence à l'étage 5N n. On rappelle que pour l'étage 5N n on a : xn+1 IO - (xn - 2N-n SN-n) IO où xnIO est le courant à l'entrée 50N-n de l'6tage 5N-n et x@@@ IO = (AN@2 - X@) IO Xn+l 10 est le courant à la sortie de ltetage 5N n reliée à l'entrée 50N n 1 de l'étage suivant 5N-n-1 La relation précédente peut être écrite de la manière suivante : en posant : @IO = (2N-n.S@ @ + A@@) IO - x@ IO où est une constante.La relation précédente exprimant le courant XnIO est valable quel que soit l'état du bit SN-n' "1" ou "O", si la condition suivante est satisfaite 2 SN n + AN-n - Xn @ O La condition précédente est satisfaite a fortiori si AN > x Comme xn est toujours inférieur à 2N-n+1 quels que soient les états des bits SO à SN-1 la condition AN-n # xn est toujours satisfaite si AN 6 2N-n+1 Selon les exemples illustrés, AN-n est choisi égal à 2N-n+1 Ainsi les moyens pour produire le courant xn+1 IO comprennent des premiers moyens de soustraction de courant pour obtenir le courant XnIO puis des seconds moyens de soustraction de courant pour obtenir le courant xn+1 10. Chaque soustraction est réalisée au moyen dun transistor PMOS injecteur du courant élevé correspondant et d'un transistor NMOS à deux drains effectuant la soustraction du courant faible entrant correspondant x IO, Xn 10 au courant élevé correspondant (2N-n 5N-n + AN-n) IO, AN-n IO pour obtenir le résultat de soustraction XnIO, xn+1 IO. les premiers moyens de soustraction de courant comprennent un transistor PMOS -n 56 ayant un facteur de gain T56(N-n) @ (2N-n.SN-n + AN-u)&gamma;O, et un transistor 57N-n ayant deux drains. Les facteurs de gain des transistors multidraine sont tous égaux à T'D. Le transistor 56N-n est réalisé par deux transistors PMOS 560N-n et 561N-n en parallèle pour obtenir l'addition de courant norrespondante. O Les facteurs de gain des transistors 560N-n et 561N-n sont donc égauz à AN-n &gamma;O et 2H-@&gamma;O. Les guilles des transistors 560N-n et 561N-n reçoivent le potentiel de référence ou masse et le bit SN-n rappliqué par l'inverseur logique 55N-1 dans l'étage 5N-n (Fig. 11). Les drains des t-ransistors 560N-n et 56 i n sont au potentiel de polarisation VD Les sources des transistors 560N-2 et 561N-n sont reliées à un premier drain et à la source du transistor NMOS 57N-n qui reçoit le courant entrant xn IO via le troisième drain du transistor à trois drains 52N-n à l'entrée de l'étage 5N-n T.es seconds moyens de soustraction de courant comprennent un transistor PMOS 58N-n ayant un facteur de gain T58(N-n) = AN-n.&gamma;O et le transistor à trois drains 52N-n+1 à l'entrée de l'étage suivant 5N-n-1. La grille et le drain du transistor 58N-n sont respectivement au potentiel de référence et au potentiel de polarisation VD. La source du transistor 58N-n est reliée au premier drain et à la source du transistor 50g n 1 et au second drain du transistor 57 qui retransmet le courant XnIO résultant de la première soustraction. Un décodeur série à N = 3 bits selon l'invention est montré en détail à la Fig. 13. Le décodeur série à 3 bits est destiné à être inséré sous une colonne du circuit de multiplication 1 montré a la Fig. 2. L'entrée 40. et les trois sorties 5110' 40i1 et 4012 dans la Fig. 2 correspondent à l'entrée 50Z et aux trois sorties 51O, 511 et 512 dans la Big. 13 respectivement.Les facteurs de gain des transistors PMOS dans le décodeur série 1 3 bits sont déduits des relations énoncées précédemment et sort indiqués dans la Fig. 13 Selon autres variantes, le mot bi binaire à décoder peut être sous la forme suivante x = 1 + 2O SO + 21 S1 ... + @N-1 SN avec x compris entre 1 et 2N. Cette variante correspond au circuit de somiation montré la Fig. 5.Dans ce cas, le circuit du décodeur parallèle ou du décodeur série a une structure identique à celle précédamment décrite d l'exception que les facteurs de gain des circuits à transistors de référence et des circuits à transistors de charge dans les portes a seuil ayant des grilles au potentiel de référence ou masse sont modifiés, et y ajoutant 1. Dans le décodeur parallèle 4, le transistor de référence 43( n1 a pour facteur de gain (2Nn+1+1) y012 et le transistor de charge 441(N-n)1 dans la porte à seuil 44N-2 est proportionnel au facteur précédent (Figs. 8 et 9). De même, dans le décodeur série 5, le transistor de référence 53N-n a un facteur de gain égal à (2N-n+1+1) &gamma;O/2 et le facteur de gain du transistor de charge 541 n est proportionnel au facteur précédent (Fig 11). Un circuit de sommation et un décodeur constituant une unité arithmétique pour additionner des bits selon ltinvention sont utilisables pour d'autres opérations arithmétiques chaque fois qu'une addition de bits est nécessaire. Par exemples les circuits de sommation et les décodeurs peuvent être utilisés pour effectuer une addition de mots binaires signés, ou une multiplication de mots signés selon des algorithmes connus, tels que l'algorithme de Booth-Me Soerley. REVENDICATIONS 1 - Unité arithmétique pour additionner 2N 1 bits entrants parallèles b1 à b2N-1 afin de fournir N bits sortants parallèles SN-1 à SO d'un mot binaire de somme résultant da l'addition, N étant un nombre entier et S; 1 et SO étant le bit de poids fort et le bit de poids faible du mot de somme, caractérisée en ce qu'elle comprend des moyens d'entrée (T1 à T2N-1 ; 3) pour sommer les bits entrants b1 à b2N-1 en un courant de somme où IO est une constante, et des moyens de sortie (D ,4 g 5) comparant le courant de somme à au moins N niveaux en courant intermédiaires (2N-1)IO/2, ... (2N-n+1-1)IKO/2@ ...IO/2 afin de fournir les bits sortants SN-1 à 2 - Unité arithmétique conforme à la revendication I, caractérisés en ce que les moyens d'entrée comprennent 2N-1 transistors NOS de type P identiques parallèles (T T2N-1) ayant des grilles recevant respectivement les bits entrants b1 à b2N-1 à travers des inverseurs logiques (I1 à I2N-1). et des sources produisant des courants 10 b1 à 10 b2N-1, reliées entre elles à un conducteur (C) parcouru par le courant de somme. 3 - Unité arithmétique conforme à la revendication 2, caractérisée en ce que chaque transistor NOS (T1 à I2N-1) avec l'inverseur logique associé la à IN 1) recevant un bit respectif (b1 à b2N-1) est remplacé par deux transistors MOS en série (20, 21) ayant des grilles recevant à travers deux nverseurs (22, 23) deux bîts (Aj, B@) dont le produit est égal au bit respectif (b1 à b2N-1), l'un (21) desdits deux transistors en série ayant une source reliée au conducteur (C ; 251) parcouru par le courant de somme, et le facteur de gain de de chacun des deux transistors (20, 21) étant égal au double du facteur de gain (yO) du transistor remplacé (T1 à &gamma;,N,). 4 - Unité arithmétique conforme à l'une quelconque des revendications 1 à 3, caractérisée en ce que les moyens de sortie (4) comprennent des- moyens à transistor NOS (42) pour redistribuer le courant de somme (xTO) sur N sorties intermédiaires (420N-1) à 520O), et N étages parallèles (4N~1 à 40) pour fournir les bits sortants 5N-i à SO, l'étage (4N-n) fournissant le bit sortant S@@@, svec 1 # n # N, ayant une entrée (44GN@) reliée à l'une des sorties intermédiaires (420N-n) et comparant le courant de somme (xIO) à un courant de référence 5 - Unité arithmétique conforme à la revendication 4, caractérisée en ce que l'étage (4N-n) fournissant le bit sortant SN-n comprend un moyen à transistor NOS (42N-n) ayant un facteur de gain où &gamma;O est le facteur de gain d'un transistor NOS saturé pour un courant de source égal à IO, et une porte à seuil (44N-n) ayant un seuil de tension VRN-n) fonction de IN n tel que pour xIO # IN f la sortie de la porte à seuil produit SN n = 1 ou O, la source du moyen transistor NOS et l'entrée de la porte à seuil étant reliées à la sortie intermédiaire respective (420N@) ta - Unité arithmétique conforme à la revendication 4 ou 5, caractérisée en ce que l'étage (4N-n) fournissant le bit sortant SN n comprend un moyen à transistor MOS (43N-n) comprenant u transistors NOS de référence parallèles (43(N-n)I à 43(N-n)n) et une porte à seuil (44N-n), les n transistors de référence ayant des canaux d'un premier type de conductivité, des grilles respectivement à un potentiel de référence et reliées à des sorties (41N-1 à 41N-n+1) des (n-1) étages précédents (@N-1 à 4N-nél) fouraissant les bits SN-1 à SN-n+1, et des sources reliées à la sortie intermédiaire respective (420N-n), et ladite porte à seuil (44N-n) comprenant un transistor NOS inverseur (440N-n) ayant un canal d'un type de conductivite opposé au premier type de conductivité et une grille (44GN-n) reliée à la sortie intermédiaire (420N-n), et n transistors de charge MOS parallèles (441(N-n)1 à 441(N-n) ayant des canaux du premier type de conductivité, des grilles respectivement au potentiel de référence et reliées aux sorties (41N-1 à 41N-n+1) des (n-1) étages précédents (4@, à 4N@@@) fournissant les bits SN-1 SN 3N-n+i > et des sources reliées au drain du transistor inverseur pour produire le bit SN-n ainsi que > le cas échéants à l'entrée d'un inverseur logique (45N-n), 7 - Unité arithmétique conforme à la revendication 6, caractérisée en ce que les facteurs de gain des n transistors de référence (43(N-n)1 à 43(N-n)n) sont respectivement égaux à &gamma;O (2N-n+1-1)/2, &gamma;O 2N-1, ... &gamma;O 2N-n+1, où &gamma;O est le facteur de gain d'un transistor MOS saturé pour un courant de source égal à 103 et les facteurs de gains des n transistors de charge (441N-n)1 à 441(N-n)n) sont respectivement proportionnels aux facteurs de gain des transistors de référence dans un même rapport prédéterminé. 8 - Unité arithmétique conforme à l'une quelconque des revendications 4 à 7, caractérisée en ce que les moyens pour redistribuer le courant de somme comprennent un transistor multidrain (42) ayant un drain (42DN) relié à la grille du transistor multidrain pour recevoir le courant de somme (xI0) et N drains (42DN-1 à 4-2D) reliées aux entrées (44GN-1 à 44G0) des étages paralleles (4N-1 à 4o) respectivement. 9 - Unité arithmétique conforme aux revendications 7 et 8, caractérisée en ce que le transistor multidrain a un canal du type de conductivité opposé et a un facteur de gain proportionnel à chacun des transistors inverseurs (440N-1 à 440o) dans ledit rapport prédéterminé. 10 - Unité arithmétique conforme à l'une quelconque des revendications 1 à 3, caractérisée en ce que les moyens de sortie (5) comprennent N étages en série (5N-1 à 5 pour fournir les bits sortants (SN-1 à SO), l'étage (5N-n) fournissant le bit sortant SN-n avec 1 # n # N, comprenant des moyens (53N-n' 54N-n' 55N-n) pour comparer un courant de somme intermédiaire entrant xn IO = (2OSO + ... 2N-n.SN-n) IO sortant de l'étage précédent (5N-n+1) à un courant de référence N-n+1 @@@@ SN-n' (2-i) Io/2 afin de produire le bit sortant SN-n' et l'étage (5N-n) fournissant le bit sortant SN-n, avec 1 # n # N-1, comprenant également des moyens (56N-n à 58N-n) pour produire un courant de somme intermédiaire de sortie xn+l 10 à l'entrée (50N-n-1) de l'étage suivant (5N-n-1) tel que x@+1 Io = 10 Ho 5N-n 10. 11 - Unité arithmétique conforme à la revendication 10, caracterisée en ce que les moyens pour comparer dans l'étage (5N-n) fournissant le bit 5N-n comprennent un transistor MOS de référence (53N-n) ayant un facteur de gain égal à (2N-n+1-1) &gamma;O/2, où &gamma; ;O est une constante, et une porte à seuil (54N-n) ayant un seuil de tension (VR'N-n) fonction de 1,N-n tel que pour xn lo > (2N-n+1-1) IO/2, la sortie de la porte à seuil produit SN-n = 1 ou 0, la source du transistor de référence et l'entrée de la porte à seuil étant reliées pour recevoir le courant de somme intermédiaire entrant x IO 12 - Unité arithmétique conforme à la revendication 10 ou 11, caractérisée en ce que les moyens pour comparer dans l'étage (5N-n) fournissant le bit sortant 5N-n comprennent un transistor NOS de référence (53N ) et une porte à seuil (54N n) le transistor de référence ayant un canal d'un premier type de conductivité, une grille à un potentiel de référence, et une source reliée à l'entrée (54GN-n) de la porte à seuil, et la porte à seuil comprenant un transistor NOS inverseur (540N-n) ayant un canal d'un type de conductivité opposé au premier type de conductivité et une grille (54GN-n) reliée à la source du transistor de référence, et un transistor de charge (541N-n) ayant un canal du premier type de conductivité, une grille au potentiel de référence et une source reliée au drain du transistor inverseur (540N n) pour produire le bit 5N nf ainsi qu'à une entrée des moyens (56N-n à 58N-n) pour produire le courant xn+i lo > à travers un inverseur logique (55N-n). 13 -. Unité arithmétique conforme à la revendication 12, caractérisée en ce que le facteur de gain du transistor de référence (53@@) est égal à (2N-n+1-1) &gamma;O/2, où &gamma;@ est le facteur de gain d'un transistor NOS saturé ayant un courant de source égal à IO, et le facteur de gain du transistor de charge (541N ) est proportionnel au facteur de gain du transistor de référence dans un rapport prédéterminé. 14 - Unité arithmétique conforme à l'une quelconque des revendications 10 à 13, caractérisée en ce que l'étage (5N-n) fournissant le bit sortant 5N-n comprend un premier transistor multidrain (52N-n) ayant un drain relié à la grille du transistor multidrain pour recevoir le courant xn IO et deux drains reliés à des entrées des moyens pour comparer (53N-n' (54N-n) et des moyens (56, à 58N-n) pour produire le courant xn+1IO. 15 - Unité arithmétique conforme aux revendications 13 et 14, caractérisée en ce que le premier transistor multidrain (52 n) a un canal du type de conductivité opposé et un facteur de gain proportionnel au transistor inverseur (540N-n) dans ledit rapport prédéterminé. 16 - Unité arithmétique conforme à l'une quelconque des revendications 10 à 15, caractérisée en ce que les moyens pour produire le courant de somme intermédiaire de sortie xnil 10 dans l'étage (5N-n) fournissant le bit SN n comprennent des premiers moyens de soustraction (56 , 57 n3 pour produire un courant xnIO = (2N-n.SN-n + AN-n N-n) IO N-n - xn IO et des seconds moyens de soustraction (58N-n' 5 52N-n-1) pour produire le courant de somme intermédiaire Xnfl IO = AN-n n Io - Xn où A@@ est une constante telle que A@@@ # 2N-n+1 17 - Unité arithmétique conforme à la revendication 16, caractérisée en ce que les premiers moyens de soustraction comprennent deux transistors NOS parallèles (560N-n' 561 n3 ayant des canaux d'un premier type de conductivité et des grilles à un potentiel de référence et recevant le bit complémentaire SN n à partir des moyens pour comparer (53N-n' 54N-n' 55N-n), et un transistor à deux drains (57N-n) ayant un canal d'un type de conductivité opposé au premier type de conductivité, un premier drain relié à la grille du transistor à deux drains, aux sources des deux transistors parallèles (560N-n' 561N-n), et à un conducteur parcouru par le courant xn IO, et un second drain parcouru par le courant Xn IO, les facteurs de gain des deux transistors parallèles étant respectivement égaux à AN-n&gamma;O et @N-n @@@@ @@@@@ @@@@@@ @@@@@ @@@@@ @@@@@@ @@@@@ @@@@@ Y0, saturé pour un courant de source égal à 10. 18 - Unité arithmétique conforme à la revendication 16 ou 17, caractérisée en ce que les seconds moyens de soustraction de courant comprennent un transistor MOS (58N-n) ayant un canal d'un premier type de conductivité, un facteur de gain égal à AN n yg, où Y0 est le facteur de gain d'un transistor NOS saturé pour un courant de source égal à IO, et une grille à un potentiel de référence, et un transistor multidrain (52N-n-1) ayant un canal d'un type de conductivité opposé au premier type de conductivité, un premier drain relié à la grille du transistor multidrain, à la source dudit transistor NOS (58N n) et à un conducteur parcouru par le courant X Io, et deux autres drains transmettant le courant xn+1 IO dans l'étage suivant (5N-n-1)