FR 2568073 A1 19860124 FR 8411607 A 19840720 - 1 - DISPOSITIF DE PERTE El DE REPRISE DE VERROUILLAGE DE TRAME POUR LN SIGNAL NUMERIQUE La présente invention concerne, d'une manière générale, la perte et la reprise de verrouillage de trame à une extrémité de réception d'une ligne de transmission numérique telle qu'un démultiplexeur démultiplexant le signal numérique en des signaux composants. Plus particulièrement, l'invention a trait à un dispositif de perte et de reprise de verrouillage inclus dans l'extrémité de réception en vue de reconnaître le mot de verrouillage périodique convoyé par le signal numérique et ainsi synchroniser une base de temps élaborant divers signaux d'horloge nécessaires au démultiplexage. Dans les dispositifs connus, un registre à décalage reçoit le signal numérique sous la commande d'un signal d'horloge récupéré à la fréquence de rythme du signal numérique. Le registre à décalage comporte des étages en nombre N égal au nombre de bits du mot de verrouillage afin d'extraire à la cadence du signal d'horloge récupéré des mots à N bits. Chaque mot extrait à N bits est comparé dans uncomparateur logique au mot de verrouillage mémorisé dans une mémoire morte, afin de détecter le mot de verrouillage parmi les mots extraits. La détection du mot de verrouillage permet de synchroniser la base de temps avec la fréquence de trame du signal numérique et de bloquer et débloquer la base de temps en fonction de nombres prédétermines de mots de verrouillage détectés corrects ou incorrects définis suivant des taux d'erreurs prédéterminées. Actuellement, le temps de propagation de mémoires programmables et autres circuits logiques analogues est supérieur à l'intervalle de temps élémentaire correspondant à un bit d'un signal numérique ayant un débit élevé de l'ordre de plusieurs Mbit/s. Une reconnaissance du mot de verrouillage parmi des mots extraits du registre à décalage à la fréquence de rythme du signal numérique à débit élevé est donc incompatible avec les -2- mémoires usuelles, si on désire tolérer quelques erreurs sur le mot de verrouillage détecté. En effet, dans une mémoire uti-isee comme comparateur logique, le mot détecté est comparé bit à bit à chacun des mots de verrouillage erronés et tolérés. Par exemple, si le mot de verrouillage comporte N bits, le mot détecté est comparé à N mots de verrouillage ayant 1 bit erroné si on désire tolérer au plus une erreur. La dèrée de traitement du mot extrait est d'autant plus long que le nombre d'erreurs est grand. Les dispositifs connus utilisés pour des signaux numériques ayant un débit de l'ordre de quelques dizaines Mbits/s au plus font alors appel à -un circuit logique ne comparant chaque mot extrait qu'à un mot de verrouillage sans erreur et donc ne tolèrent aucun bit erroné dans le mot de verrouillage détecté. Cependant, une tolérance d'au moins une erreur dans le mot de verrouillage 15. permettrait de maintenir le verrouillage de trame lorsque l'erreur est fugitive, tel que par exemple une microcoupure ou un décalage d'un bit dans le signal en amont du démultiplexeur. L'invention vise à remédier aux inconvénients précédents, et plus précisément à fournir un dispositif de perte et de reprise de verrouillage de trame comprenant des circuits logiques, tels que mémoires, ayant un temps de propagation, dit également de transfert ou de transit, supérieur à la période élémentaire d'un bit d'un signal numérique à débit élevé supérieur à 10 Mbit/s. A cette fin, un dispositif de perte et de reprise de verrouillage tel que défini dans l'entrée en matière est caractérisé en ce que le registre à décalage comprend N+2 étages et en ce que le dispositif comprend des moyens pour extraire des mots ayant N+2 bits du registre à décalage à une fréquence égale au tiers de celle du signal d'horloge, des moyens pour comparer chaque mot extrait à des premier, second et troisième mots prédéterminés ayant chacun N+2 bits et contenant respectivement N derniers bits, N bits centraux et N premiers bits respectivement identiques aux bits du mot de verrouillage, et des moyens pour produire une impulsion de synchronisation de trame en phase avec le début d'un mot de verrouillage contenu dans un mot extrait -3- ayant des bits respectivement Ega:x à des bits de r-.2es rangs dans l'un desdits mots prédétermin=es. Les mots extraits du registre - décalage sont analysés, non plus à la fréquence de rythme du signal numérique, mais à une fréquence égale au tiers de celle-ci. La recherche périodique du mot de verrouillage peut alors s effectuer par des moyens de comparaison logiques, tels que memc-res PROM usuelles, ayant des temps de propagation de l'ordre 50 ns,- bien que le signal numérique ait un débit élevé, typDiquement de 34 Mbit/s. La comparaison de chaque mot extrait avec le mot de verrouillage s'effectue alors pendant au plus trois périodes élémentaires du signal numérique, ce qui permet d'effectuer de nombreuses comparaisons et donc-de tolérer typiquement une erreur ou-deux erreurs sur le mot de verrouillage. Par ailleurs, lorsque le sia-.l numérique est issu d'un démultiplexage par déjustification d'un signal à débit plus élevé, par exemple à 140 Mbit/s, le verrouillage de trame peut être maintenu lorsqu'il y a une erreur de déjustification. Une telle déjustification peut se traduire par l'absence ou la présence erronée d'un bit de justification et donc un décalage de 1 bit dans le signal numérique. La comparaison du mot extrait aux trois mots prédéterminés permet de détecter le mot de verrouillage malgré le décalage d'un bit, des moyens de synchronisation étant prévus pour-=-e-ettre en phase l'horloge de synchronisation de trame avec le début du mot de verrouillage détecté. D'autres avantages et caractéristiques de l'invention apparattront plus clairement à la lecture de la description suivante en référence aux dessins annexes correspondants dans lesquels: la Fig. 1 est un bloc-diagraz--e d'un circuit de perte et de reprise de verrouillage de trame selon l'invention, inclus dans un démultiplexeur à une extrézité de réception d'une ligne de transmission numérique; - 4 - La Fig. 2A montre un décalage de plus et moins un bit dans trois mots extraits du registre à décalage et contenant un mot de verrouillage; - la Fig. 2B est analogue à la Fig. 2A et correspond à un mot de verrouillage particulier à 12 bits; et - la Fig. 3 montre une caractéristique d'autocorrélation du mot de verrouillage selon la Fig. 2. En référence à la Fig. 1, une extrémité de réception 1 d'une ligne de transmission numérique 2 reçoit un signal numérique à un débit de 34 M'bit/s. Le signal à 34 Mbit/s est l'un de- quatre signaux plésiochrones obtenus par démultiplexage d'un signal numérique à débit élevé égal à 140 Mbit/s, dans un démultiplexeur constituant une extrémité de transmission de la ligne 2. Le signal à 34:.bit/s est composé de quatre signaux numériques multiplexés à un débit faible de 8 Mbit/s. L'extrémité de réception 1 constitue ainsi un démultiplexeur. Les multiplexage et démultiplexage précités sont effectués en mettant en oeuvre des procédés de justification et déjustification connus. Par exemple, le signal à 140 Mbit/s comprend des bits d'indication de justification indiquant la présence et l'absence de bits de justification relatifs respectivement aux quatre signaux plésiochrones à 34 fbit/s afin de les rendre synchrones avec un débit sensiblement plus élevé que leur débit nominal initial. Par ailleurs, comme il est connu, un signal numérique résultant d'un multiplexage est organisé en trames récurrentes signalées par un mot de verrouillage de trame prédéterminé. Le mot de verrouillage dans le signal numérique résultant à 34 Mbit/s comprend typiquement N = 12 bits consécutifs prédéterminés. En pratique, le signal numérique reçu à 34 Mbit/s est codé selon un code en ligne, tel qu'un code HDBn. Un circuit de transcodage et de récupération de rythme 3 décode le signal numérique reçu en un signal résultant R en code binaire. Une sortie 31 du circuit 3 applique le signal R à une entrée D d'un premier étage 41 d'un registre à décalage 41. Le registre 41 est inclus dans un circuit de perte et de reprise de verrouillage de trame 4 'propre à l'invention. Puis le signal -5rzsultant R est transmis par une sortie QN+I d'un dernier âzage 41N+1 du registre 41 vers une entrée DU d'un premier e:age d'un registre à décalage 51 ayant quatre étages. Des e -ràes d'horloge C de tous les étages des registres 41 et 51 reç:--:ent un signal d'horloge H récupéré par le circuit 3 et transmis par une sortie 32 de celui-ci à la fréquence de rythme de 34 '-z du signal résultant R. Le signal d'horloge H est également dé!i-re à une entrée 420 d'un diviseur de fréquence par 3, 42, contenu dans le circuit 4 et à une entrée 60 d'une base de temps 6. Le registre 51 est inclus dans un circuit de démultip-!eaage contenant quatre portes ET 520 à 523 ayant des enzrées reliées respectivement aux sorties Q des quatre étages du registre 51. Des entrées de commande des portes 520 à 52 sont reliées à une sortie 61 de la base de temps délivra_ un signal d'horloge à la fréquence de rythme FC des quatre sifzaux composants synchrones sO à s3 à 8 Mbit/s multiplexés da=s ie signal R. Le circuit 5 constitue ainsi un convertisseur série-parallèle. Des sorties 53 à 53 des portes 52_ à 0 3 52 transmettent respectivement les signaux sO a s quatre circuits de désynchronisation 70 à 73. Les cirzuits à 73 reçoivent à travers un bus 62 différents signaux d'horloge produits par division de fréquence dans la base de temps 6 en vue de déjustifier les signaux sO à s3 en des signaux correspondants plésiochrones à 8 Mbit/s. Les divers signaux d'horloge établis dans la base de temps 6 doivent être synchronisés avec le mot de verrouillage de trame MV dans le signal résultant R. Cette condition est nécessaire pour démultiplexer convenablement les signaux composants dans le circuit 5 et pour détecter et extraire dans les circuits 70 à 73 notamment les bits d'indication de justification et les bits de justification ayant des emplacements prédéterminés dans la trame du signal R à 34 Mbit/s. Le circuit de perte et de reprise de verrouillage 4 est destiné à détecter le mot de verroui!lage de trame MV dans le signal R afin que le mot MV constitue une référence temporelle pour l'élaboration des divers signaux d'horloge par la base de temps 6. Lorsque le mot de verrouillage de trame n'est p-. reconnu pensant plusieurs périodes de:r-ue consécutives, comme on le verra dans la suite, la base de ze=gs 6 est bloquée, car le signal reçu résultant R est perturbé. _lns ces conditions, l'information initialement supportée par les signaux composants sO à s est perdue puisque leur démultiplexage produirait des signaux dépourvus de toute signification. Une entrée de blocage 63 de la base de temps 6 reçoit alors un signal de blocage SB élaboré par le circuit 4 afin de maintenir le blocage de la base de temps tant qu'un mot de verrouillage ayant des caractéristiques définies dans la suite n'est pas détecté pendant une période de trame. Le blocage de la base de temps se traduit par celui de diviseurs de fréquence, tels que compteurs en anneau ou modulos, contenus dans la base de temps et remis à zéro dès que le signal de blocage est interrompu. Comme déjà dit, la reconnaissance du mot de verrouillate de la trame à 34 Mbit/s ne peut pas être effectuée au rythle du signal d'horloge H, c'està-dire du décalage d'un bit dans le resgistre 41, ce rythme de 34 Ez étant trop rapide par rapport au temps de propagation des circuits à mémoire et des circuits combinatoires logiques usuels, tels que mémoires mortes programmables PROM. Ces temps de propagation sont supérieurs, de l'ordre de deux à trois fois, à un intervalle élémentaire de ns environ occupé par un bit dans le signal à 34 Mbit/s. Selon l'invention, la recherche du mot de verrouillage de trame}4 est effectuée une période sur trois du signal d'horloge H, et le contenu du registre 41 est analysé tous les trois bits reçus du signal résultant R. Lorsqu'un mot de verrouillage MV ayant N bits apparait dans le registre 41, celui-ci peut être décalé de plus ou moins un bit puisqu'un signal d'horloge à la fréquence H/3 n'est pas a priori en phase avec le mot de verrouillage. Ces conditions impliquent que le registre à décalage doit contenir N+2 étages 410 à 41N+1, et qu'il existe trois mots prédéterminés M1, M2 et M3 contenant le mot de verrouillage ayant N+2 bits b à bN+l, susceptibles d'indiquer le début 0d'une trame pendant trois intervalles lmentaires conscutifs. d'une trame pendant trois intervalles élémentaires consécutifs. 7- Comme montra La Fig. 2A, le roo: de verrouillage MV - au- centre du m "2' et est décalé d'un bit dans les mots '. et M3 comparativement au mot M2. Dans les Figs. 2A et 21, des croix désignent des bits quelconques du signal R précédant:e met de verrouillage bal et succédant à celui-ci. Comme montré à la Fig. 1, la recherche du mc:- de verrouillage à la fréquence H/3 est effectuée au moyen d'un registre tampon 43 ayant N+2 étages 430 à 43N+1 Les étages des registres 41, 43 et 51 sont des bascules du type D. Des entrées D des étages 43 à 43N+1 sont reliées respectivement O N+1 à des sorties Q des étages 410 à 41N+1 du registre 4i. Le transfert du contenu du registre 41 dans le registre 43 est commandé par le signal d'horloge H/3 délivré par une sortie 421 du diviseur de fréquence par 3, 42, aux entrées d'horloge C des étages du registre 43. Des sorties parallèles Q des étages 43 à 43N+1 transmettent le contenu binaire b0 à bN+ du registre 41 extrait à la fréquence H/3- à un circuit de reconnaissance du mot de verrouillage 44 à travers un bus 431 ayant N+2 conducteurs. Le circuit 44 compare chaque mot tranmis par le bus 431 aux trois mots prédéterminés M1, M2 et M3 et indique si ltun 2 s3 des trois M. M2 et M a été détecté avec zéro, une, deux 2 3- ou plus de deux erreurs. Selon la réalisation illustrée, le circuit 44 comprend principalement deux mémoires PROM 441 et 442. Des entrées de-la première mémoire 441 sont reliées aux sorties Q des N-2 étages centraux 432 à 43N1 du registre 43 à- travers 2 N-i le bus 431. La mémoire 441 reçoit N-2 bits b à D - 2 N-1 appartenant normalement tous au mot de verrouillage de tra-e RV lorsque l'un des mots M1, M2 et M3 est détecté, comme montré à la Fig. 2A. En pratique, les bits extraits b b N-1 sont compares aux N-2 bits centraux des différentes compositions de chacun des mots M1, M2 et M ayant 0, 1 et I.= 2 bits 2 3 erronés. Lorsque les bits. b2 à bN -1 correspondent à ceux du mot M1, M2 ou M à au plus I = 2 erreurs près, la méemoire 2 3 441 délivre un mot d'adresse respectif ayant deux bits mr, m2 tel que 00, 01 ou 10 à travers un bus 443 vers la seconde rmmoire 8- 4 et un circuit de svnchronisation De trame 45. -Simultanément au o- d'adresse m1, m2, la mémoire 441 transmet un mot d'erreur ayant deux bits e1, e2 vers la mémoire 442 à travers un sus 445. Le mot e1e2 est égal à 00, 01 ou 10 lorsque les N-2 bits b2 à bN_1 analysés dans la mémoire 431 sont respectivement identiques ou identiques à un ou à I = 2 près aux N-2 bits centraux des mots M1, M, ou M3. Lorsqu'il y a au moins 1+1 = 3 erreurs, le mot extrait b0à bN+1 est réputé ne pas contenir le mot de verrouillage MV et le mot ele2 est égal à 11. Lorsqu'aucun des mots MI, M2 et M3 n'est reco-nu, les mots mlm2 et e e2 sont égaux à 11. La seconde mémoire 442 compare les bits extraits restants b0, I, bN et bN+ transmis par le bus 431 aux bits bo bl> N+l - M1 2 et - - correspondants des mots M1, M2 et M3.' En fait, la coma-raison s'effectue en fonction de l'adresse m 1m2 du mot M12 mi 2' M3 délivrée par le bus L43. Si mim2 est égal à 00, seuls les bits bN et bN+1 sont comparés aux bits correspondants du mot M1; si mlm2 est égal à 01, seuls les bits b1 et bN sont comparés aux bits correspondants du mot M2; enfin, si mlm2 est égal à 10, seuls les bits b et b sont comparés aux bits correspondants du mot M3. Par contre, aucune comparaison n'est accomplie dans la mémoire 442 lorscue le mot mlm2 est égal à 11 et correspond à un mot transmis par le bus 431 qui est différent des mots M1' M2 et M3 ou quelque peu différent de celui-ci avec au moins 1+1 = 3 bits erronés. La mémoire 442 additionne le nombre d'erreurs dans les.-2 bits b2 à bN_1 délivré sous la forme du mot ele2 par la mémoire 441 au nombre d'erreurs dans les bits bo0, bl, bNet bN_ 1 comparés dans le mémoire 442. Un signal d'erreurs SE est établi par la mémoire 442 et transmis à une entrée 460 d'un compteur 46 à travers un conducteur 446. Le signal SE indique que le nombre d'erreurs détectées est égal à zéro, ou est égal à une ou à I = 2 erreurs ou est strictement supérieur à I = 2. Selon la réalisation illustrée, le circuit 44 contient une mémoire PROM 441 ayant une capacité de 4 x 1024 bits et - une - 9 - mémoire PROM 442 ayant une capaci: de 2 x 256 bits. Cependant, selon une autre variante plus simple, les mémoires "41 et 442 peuvent être remplacées par une seule mémoire ayant une capacité de 4 x 16 kbits. Pour que les trois mots prédéterminés M1, M2 et M3 puissent être différenciés entre eux, c'est-à-dire être détectés sans ambiguité tout en tolérant sur chacun d'eux un nombre d'erreurs prédéterminé I, le mot de verrouillage MV doit présenter une propriété d'autocorrélation particulière déterminée choisie de sorte que le nombre de bits identiques ayant des mêmes rangs dans les mots M1, M2 et M3 soit le moins élevé possible. En d'autres termes, de nombreux bits des mots M1 et M3 différent des bits de mêmes rangs dans le mot M2, et également de nombreux bits du mot M différent des bits de mêmes rangs dans le mot M3. Les recherches ont montré que pour-un mot de verrouillage de trame ayant 12 bits, le nombre de bits "anticoincidants" en comparant deux à deux le mot de verrouillage MV et les deux mots correspondants décalés de plus et moins un bit peut être égal à 5 au maximum, ce qui permet de différencier les mots Mi1, M2 et M3 en tolérant au plus I = 2 erreurs sur chacun d'eux. Un tel mot de verrouillage à 12 bits est par exemple le mot 111000100101 qui constitue de préférence le mot de verrouillage de trame MV dans le signal R à 34 Mbit/s selon l'invention. La propriété d'autocorrélation de ce mot est présentée sous la forme de la caractéristique montrée à la Fig. 3. En référence à la Fig. 2B, la propriété d'autocorrelation est déduite des comparaisons bit à- bit du mot de verrouillage 111000100101 avec le mot X11100010010 correspondant aux bits b1 à bN du mot M1 et avec le mot 11000100101X correspondant aux bits b1 à bN du mot M 3. La zone hachurée dans la Fig. 3 représente les variations du nombre de coïncidences en fonction des bits X du champ d'information du signal numérique pour des décalages de 0 à 12 bits de part et d'autre du mot de verrouillage MV. Ainsi, le nombre de coïncidences possibles, qui sont entourées par des rectangles dans la Fig. 3, correspondant à des bits identiques ayant des - 10 - :1:s rangs parmi les b à bN du mot M9 et de l'un ds zots M et M est au _minu égal à 5 et au maximum égal à 6 I 3 en fonction des états X u bit b1 du mot 1M et du bit bN du mot M3. Pour un déca'.age de deux bits correspondant à la 3. comparaison des mots. et M3, le nombre de coïncidences possibles entre les mots M1 et M3 est au minimum égal à 5 et a maximum égal à 7. En ne tolérant aucune erreur sur la détection de tous les mots Mi, M2 et M3, il y a toujours une minimum de 5 anticoincidences entre eux. En tolérant une ou I = 2 erreurs sur la détection des mots Mi, M2 et M3, le nombre minimum d'anticoïncidences est égal à 3 et 1 respectivement, ce qui permet de distinguer les mots M1, M2 et M3 de façon certaine dans tous les cas et donc de déterminer de façon certaine la phase du signal d'horloge H/3 par rapport au mot de verrouillage détecté, comme on le verra dans la suite. Le mot de verrouillage de trame peut être également le mot V = 000111011010 complémentaire du mot MV = 111000100101, ou le mot MV = 10100100011 symétrique du mot MV et obtenu en permutant chacun des M/2 premiers bits de rang 1 à M/2 avec le bit de rang M à M/2, ou bien encore le mot MV = 010110111000 complémentaire du mot MV. En effet, les mots MV, MV et MV possèdent la propriété d'autocorrélation définie ci-dessus. Selon d'autres exemples, le mot à 7 bits "1110010" et les mots à Il bits "11100010010" et "10011101101" ainsi que leurs compléments, symétriques et compléments de symétrique, présentent des propriétés d'autocorrelation souhaitées. Le mot "1110010" ne permet de tolérer qu'une erreur avec un décalage de plus et moins 1 bit et donc de prévoir une fréquence d'extraction de H/3 au maximum. Le mot "11100010010" permet de tolérer une erreur avec une horloge d'extraction de H/5 au maximum ou deux erreurs avec une horloge d'extraction de H/3. Plusl généralement, si le mot de verrouillage MV a N bits, et s'il y a un minimum 21+1 anticoincidences entre les mots M1, M2,... MJ correspondant à J décalages successifs d'un bit, le mot de verrouillage 14V peut être détecté au rythme de H/J en tolérant I erreurs sur le mot de verrouillage. - il - En se reportantc à nouveau a _ Fig. 1, le circuit de syvrnchronisation de trame 45 recoit l!s signaux d'horloge H, H/3 et le mot d'adresse m 1m2. Le circuit 45 décode le mot mlm2 afin de générer une impulsion de trame IT en phase avec le début du mot de verrouillage détecté MV, en tenant compte d'un décalage possible d'un bit ou de deux bits au rythme de l'horloge Hdans les mots détectés M1, M2 et M2 par rapport--à la position effective -du mot de verrouillage. Les impulsions de trame IT sont transmises par une sortie 451 du circuit 45 à une entrée de synchronisation 64 de la base de temps 6. Elles servent de référence temporelle à la base de temps 6 afin que celle-ci élabore à partir du signal d'horloge H les divers signaux d'horloge déjà mentionnés transmis par le bus 61-62. Lorsque le mot n1m2 est égal à 00 et correspond à la détection du mot 1, le début du mot MV détecté est en phase avec le signal d'horloge H/3, et une impulsion de synchronisation de trame IT est délivrée par la sortie 451 du circuit 45 vers l'entrée de synchronisation 64 de la base de temps. Lorsque le mot mlm2 est égal à 01 ou 10 et correspond à la détection du mot M2 ou M3, une impulsion IT2 ou IT3 est retardée d'un intervalle élémentaire ou de deux intervalles élémentaires par rapport au signal d'horloge H/3 et est transmise par la sortie 451 du circuit 45. Si mlm2 est égal à 11,- la fréquence des impulsions de synchronisation de trame demeurent inchangée par rapport à la fréquence précédemment établie en dépendance du signal d'horloge H/3. Les impulsions IT sont ainsi recalées sur le mot de verrouillage à chaque décalage par rapport à l'horloge H/3 afin de permettre un nouveau décalage de plus-ou de moins 1 bit ultérieurement. Les impulsions de synchronisation reçues à l'entrée 64 de la. base de temps 6 suivent les variations d'au plus deux durées élémentaires de la période de trame dans le signal résultant R. De telles variations peuvent être dues à un défaut de déjustification dans le démultiplexeur au débit supérieur à 140 Mbit/s, impliquant qu'un bit de justification dans la trame à 140 Mbit/s n'a pas été extrait ou qu'un bit - 12 - d'informaticn a é extrait à tort, suite à une inversion du bit d'indication de justification correspondant. Le compteur 46 est de préférence un compteur à K+2 = 5 états qui est capable de changer d'état au rythme des impulsions de trame IT transmises par la sortie 451 du circuit de synchronisation 45. Le compteur 46 reçoit, en outre, le signal d'horloge E/3 afin de tenir compte du déphasage entre le signal H/3 et l'information transmise par le signal d'erreur SE, dû au temps de traitement du mot extrait dans le circuit 44. Un premier état du compteur 46 indique que le circuit 44 n'a pas reconnu depuis au moins K+1 périodes de trame successives un mot de verrouillage. En d'autres termes, lorsqu'après K = 3 impulsions de synchronisation IT, aucun mot de verrouillage ayant au plus I = 2 erreurs n'a été détecté, le verrouillage de trame est considéré comme perdu. Le compteur 46 est remis à zéro et maintient le blocage de la base de temps 6 par un état constant de l'entrée 63, tant qu'aucun mot de verrouillage, ou plus précisément tant qu'aucun des mots M1, M12 et M3 n'est détecté avec zéro erreur. Cette détection avec zéro erreur permet d'acquérir le verrouillage de trame en évitant tout verrouillage intempestif sur une imitation du mot de verrouillage, notamment dans le champ d'information du signal numérique R. Puis, dès que l'un des mots Mi, M2 et M3 est détecté avec zéro erreur, le compteur 46 passe à un second état. Le changement d'état est commandé par une impulsion du signal SE en correspondance avec une impulsion de trame IT. A ce second état, le compteur 46 débloque la base de temps 6 par changement d'état de l'entrée 63 et le verrouillage est réputé définitivement acquis. Tant qu'une impulsion SE est reçue par le compteur 46, en m9me temps qu'une impulsion IT, ce qui signifie la détection d'un mot de verrouillage avec au plus deux erreurs, le compteur 46 demeure à son second état. Si une impulsion SE n'est point reçue en réponse à une impulsion SI, le compteur passe à un troisième état. D'une manière analogue, le compteur passe à un quatrième état ou à un cinquième état lorsque deux ou trois ou K impulsions - 13 -- SE ne sont pas reçues en réponse à deux ou K = 3 i.-pulsions consécutives IT. Aux troisième, quatrième et cinquième état, la base de temps 6 est mairntenue débloquée par le compteur 46. Le compteur 46 bascule de nouveau au second état dès qu'une impulsion SE est reçue en même temps qu'une impulsion IT succédant au basculement du compteur au troisième, quatrième ou cinquième état. Par contre, après une période de trame succédant au passage du quatrième au cinquième état, si le compteur 46 ne reçoit pas une impulsion SE, le compteur 46 revient à nouveau au premier état et bloque la base de temps 6. Ainsi, le verrouillage est perdu dès que le mot de verrouillage de trame n'a pas été détecté avec au plus deux erreurs dans K = 4 mots extraits consécutifs ayant N+2 bits, qui peuvent être analogue à l'un des mots M1, M2 et M3. On notera que la reprise du verrouillage est acquise dès qu'un mot de verrouillage ayant zéro erreur est détecté. Cependant, selon d'autres variantes, le verrouillage peut être réputé acquis après la détection de k mots de verrouillage consécutifs ayant zéro erreur. Le démultiplexage du signal numérique résultant R à 34 Mbit/s en quatre signaux composants à 8 Mbit/s a été donné à titre d'exemple. Selon une variante, le signal à 34 Mbit/s est obtenu par multiplexage d'un signal composant à 32 Mbit/s, pour convoyer un signal vidéo de télévision, et d'un signal composant à 2 Mbit/s pour convoyer un signal son. R E V E N D i C A T I 0 N S 1 - Dispositif de perte et de reprise de verrouillage de trame (4) pour un signal numérique (R) convoyant un mot de verrouillage de trame périodique (iV) ayant un nombre N de bits prédéterminés, le dispositif comprenant un registre à décalage (4i) recevant en série le signal numérique sous la commande d'un signald'horloge (H), caractérisé en ce que le registre à décalage (41) comprend N+2 étages (410 à 41N+1) et en ce que le dispositif (4) comprend des moyens (42, 43) pour extraire des mots ayant N+2 bits (b0 à bN+1) du registre à décalage (41) à une fréquence (H/3) égale au tiers de celle du signal d'horloge (H), des moyens (44) pour comparer chaque mot extrait (b0 à b11i) à des premier, second et troisième mots prédéterminés (M1i 2' M3) ayant chacun N+2 bits et contenant respectivement N derniers bits, N bits centraux et N premiers bits respectivement identiques aux bits de verrouillage (MV), et des moyens (45) pour produire une impulsion de synchronisationde trame (IT) en phase avec le début d'un mot de verrouillage (MV) contenu dans un mot extrait (b0 à bN+1) ayant des bits respectivement égaux à des bits de mêmes rangs dans l'un desdits mots prédéterminés (M1, M2, M3). 2 - Dispositif conforme à la revendication 1, caractérisé en ce que les moyens pour extraire comprennent un diviseur de fréquence par trois (42) recevant le signal d'horloge (H) et un registre tampon (43) ayant N+2 étages (430 à 43N+1) recevant en parallèle les bits (b0 à bN+1) contenus dans le registre à décalage (41) sous la commande du diviseur de fréquence (42). 3 - Dispositif conforme à la revendication 1 ou 2, caractérisé en ce qu'un mot extrait (b0 à bN+1) est réputé contenir le mot de verrouillage (MV) lorsqu'au moins les N-2 bits centraux (b2 à bN_1) du mot extrait (correspondant à e1e2 = 00) sont respectivement identiques aux N-2 bits centraux de l'un desdits trois mots prédéterminés (M1, M2, 3) - 15 - 4 - Dispositif conforme à la revendicatio 1 ou 2, caractêrisj' en ce qu'un mot extrait (b0 à bN+l): est réputé contenir le mot de verrouillage (MV) lorsqu'au moins N-(I+2) bits parmi les N-2 bits centraux (b, à bN 1) du mot extrait - N-i (correspondant à ele 11) sont respectivement identiques à N-(I+2) bits de memes rangs de l'un desdits trois mots prédéterminés (Ml, M2, M3), l'entier I étant de preférence. égal à 2. - Dispositif conforme à la revendication 3 ou 4, caractérisé en ce que les moyens pour comparer (44) comprennent des premiers moyens (441) pour comparer respectivement les N-2 bits centraux (b2 à bN_) de chaque mot extrait aux N-2 bits centraux de chacun desdits trois mots prédéterminés (M1, M2, M3) en vue de délivrer un mot (m1m2) indiquant que le mot extrait est réputé contenir un mot de verrouillage (MV), vers les moyens (45) pour produire une impulsion de synchronisation de trame (IT). 6 - Dispositif conforme à l'une quelconque des revendications 1 à 5, comprenant des moyens (46) pour bloquer une base de temps (6) dès que K mots de verrouillage consécutifs erronés sont détectés dans le signal numérique (R) et pour débloquer la base de temps (6) dès que le 'premier mot de verrouillage de k mots de verrouillage consécutifs sans erreur sont détectés dans le signal numérique (R), caractérisé en ce que les moyens pour comparer (44) délivrent un signal d'erreur (SE) aux moyens pour bloquer et débloquer '(46) indiquant que le mot de verrouillage contenu dans le mot extrait réputé contenir le mot de verrouillage (}S) est incorrect lorsqu'au moins I+1 bits dudit- mot de verrouillage contenu sont erronés, l'entier k étant de préférence égal à 1 et l'entier I étant de préférence égal à 1 ou 2. 7 - Dispositif conforme aux revendications 5 et 6, caractérisé en ce que les premiers moyens pour comparer (441) délivrent un nombre d'erreurs (e1, e2) inférieur ou égal à I pour chaque mot extrait réputé contenir le mot de verrouillage (MV), et en ce que le dispositif (4) comprend des seconds moyens - 16 - (42) recevant ledit iombre d'erreurs (ei, a2) pour comparer respectivement les deux premiers bits (b0, bl) et les deux derniers bits (bN, bN+l) de chaque mot extrait réputé contenir le mot de verrouillage aux deux premiers bits et aux deux derniers bits de chacun desdits trois mots prédéterminés (M1, M2, M3) en vue de produire ledit signal d'erreur (SE). - 8 - Dispositif conforme à l'une quelconque des revendications 1 à 7, caractérisé en ce que le nombre de bits de mêmes rang qui diffèrent dans les trois mots prédéterminés (M1, M2, M3) pris deux à deux est au minimum égal à 3 ou 5. 9 - Dispositif conforme à l'une quelconque des revendications 1 à 8, caractérisé en ce que le mot de verrouillage (1IV) est tel qu'au moins N/2-1 bits (b2, b3, b5, b6, b9) parmi les N-1 bits entre les troisième et pénultième bits des premier et second mots prédéterminés (M1, M2) coïncident et est tel qu'au moins N/21 bits (b1, b2, b4, b5, b8) parmi les N-1i bits entre les second et antépénultième bits des second et troisième mots prédéterminés (M2, M3) coïncident. 10 - Dispositif conforme à la revendication 8 ou 9, caractérisé en ce que le mot de verrouillage (MV) est remplacé par son complément (V), son symétrique (EV*) ou le complément de son symétrique (MV). 11 - Dispositif conforme à l'une quelconque des revendications 8 à 10, caractérisé en ce que le mot de verrouillage (MV) est 111000100101.