FR 2555350 A1 19850524 FR 8318566 A 19831122 MEMOIRE INTEGREE A CAPACITE DE STOCKAGE ENTIERE OU REDUITE DE MOITIE La présente invention concerne les mémoires réalisées en circuits intégrés sur des puces semiconductrices. L'invention sera décrite en mentionnant à titre d'exemple une mémoire de type EPROM (mémoire permanente effaçable et programmable électriquement) de capacité maximale 128 kilobits, mais le type de mémoire et la capacité peuvent tout à fait être différents. Une des difficultés de la production de mémoires intégrées, et surtout de mémoires de grandes capacités, est 11 obtention d'un rendement de fabrication élevé. Or, un seul défaut sur la surface de la puce peut suffire à mettre au rebut le circuit, car il ne remplit plus complêtement la fonction prescrite au départ. Un des buts de l'invention est de permettre une récupération d'une puce affectée d'un défaut, en condamnant l'ul-tlisation de la partie de circuit comportant ce défaut et en aut~rlsant l'utilisation du reste du circuit. Dans le cas d'une mémoire ob la majeure partie de la surface du circuit est constituée par un réseau de points-memoire, on peut envisager de condamner par exemple une moitié du réseau parce qutelle contient un défaut, et de se servir de l'autre moitié seulement : on obtient ainsi une mémoire de capacité divisée par deux, ce qui est mieux que de jeter complètement le circuit affecté d'un défaut. Lors de l'examen des défauts, c'est à dire en pratique lors d'un test sur la tranche de semiconducteur (avant découpage en puces individuelles et avant encapsulation), on peut marquer d'une tache d'encre distinctive les circuits récupérables qui n'ont de défauts que dans une moitié bien définie du réseau de points-mémoire, de même qu'on marque habituellement les circuts à jeter. Ce procédé a plusieurs inconvénients : il faut prévoir une encre de couleur différente de la couleur correspondant aux pièces à mettre au rebut, et éventuellement plusieurs couleurs si on doit récupérer à la fois les pièces ayant des défauts seulement dans une moitié du réseau et les pièces ayant des défauts seulement dans l'autre moitié ; de plus, les puces ainsi colorées de diverses manières devront subir des traitements différents des puces sans défaut, notamment lors de l'encapsulation (redéfinition des*bornes d'accès en fonction des caractéristiques d'adressage de la mémoire de capacité réduite) ; une autre difficulté est le fait que les utilisateurs des circuits de capacité réduite ainsi récupérés trouveront, s'ils décortiquent le boîtier des circuits qu'ils achètent, des puces tachées d'encre évoquant directement la notion de pièce mise au rebut ; enfin, tout spécialement pour des mémoires EPROM destinées à être effacées par rayons ultraviolets, la tache d'encre risque de gêner l'effacement. Pour éviter tous ces inconvénients, la présente invention propose d'apporter à la structure de la mémoire intégrée, un perfectionnement qui facilite considérablement la récupération de pièces partiellement défectueuses. La mémoire selon l'invention est intégrée sur une puce semiconductrice enfermée dans un boîtier comportant entre autres n bornes d'entrées d'adressage; la puce comporte deux réseaux de 2n 1 mots de mémoire chacun, chaque mot pouvant être adressé au moyen d'une adresse appliquée à un circuit d'adressage ; une borne spécifique est réservée à la désignation de l'un ou l'autre des réseaux et les autres bornes permettent la désignation d'un mot choisi dans le réseau désigné ; de plus, la puce comporte quatre plages conductrices rapprochées accessibles individuellement par pointes lors d'un test sur tranche ; la première plage est reliée d'une part par un fil conducteur à la borne d'entrée spécifique et d'autre part, par un premier fusible intégré sur la puce, à la deuxième plage ; la deuxième plage est reliée au circuit d'adressage pour accomplir la fonction de désignation de l'un ou l'autre des réseaux en fonction du potentiel sur cette deuxième plage ; la troisième plage est reliée d'une part à un conducteur fournissant un niveau logique haut, et d'autre part, par un deuxième fusible intégré, à la deuxième plage ; la quatrième plage est reliée d'une part à un conducteur fournissant un niveau logique bas, et d'autre part, par un troisième fusible intégré, à la deuxième plage ; deux des trois fusibles intégrés sont brûlés (en circuit ouvert) lorsque la mémoire est prête à fonctionner. Par conséquent, le procédé de fabrication consiste, ayant prévu ces quatre plages d'accès, les trois fusibles correspondants, et les connexions au circuit d'adressage et aux conducteurs de niveaux logiques haut et bas, à effectuer le test sur tranche, à brûler deux fusibles parmi les trois selon le cas qui se présente (pas de défaut, des défauts seulement dans l'un des réseaux de 2n 1 mots, des défauts seulement dans l'autre réseau), ou à mettre la pièce au rebut si des défauts sont présents des deux côtés, à faire suivre le traitement normal à toutes les pièces non mises au rebut sans les trier (ce qui est très important pour le coût et la rapidité de fabrication), à encapsuler les pièces non triées en boitier fermé et à trier les mémoires de capacité maximale par rapport aux mémoires de capacité réduite, seulement en fin de fabrication, par application d'une tension appropriée entre la borne extérieure spécifique d'adressage et une borne extérieure d'alimentation ou de masse, et par lecture du courant qui circule entre ces bornes. En résumé, l'idée générale est de tester sur la tranche la présence ou l'absence de défauts dans l'un et l'autre de deux demi-plans de mémoire susceptibles d'être adressés par une borne spécifique d'adressage ; s'il y a un défaut on condamne au moyen d'un fusible cette borne et, au moyen d'au moins un autre fusible, on force le circuit d'adressage à adresser celui des demi-plans qui n'est pas affecté de défauts. D'autres caractéristiques et avantages de l'invention apparaitront à la lecture de la description détaillée qui suit et qui est faite en référence au dessin annexé dans lequel - la figure 1 représente une vue d'ensemble d'une mémoire EPROM intégrée de 128 kilobits - la figure 2 représente en détail la partie de puce spécialement conçue selon l'invention. La mémoire de la figure 1 est représentée schématiquement sous forme d'une puce carrée 10 découpée dans -une tranche semiconductrice, cette puce comportant un certain nombre de plages de contact, ici vingt-huit, reliées aux bornes extérieures du boîtier (non représenté) par des fils conducteurs soudés d'une part sur ces plages et d'autre part sur les extrémités des bornes. Les bornes sont, dans cet exemple, quatorze bornes d'entrée d'adressage AO à Kil3, huit bornes de données mémorisées DO à D7, et six bornes fonctionnelles BO à B5 parmi lesquelles on peut avoir par exemple trois bornes d'alimentation (BO pour une tention d'alimentation Vcc, B1 pour une masse à la tension Vss, B2 pour une tension de programmation Vpp) et trois bornes de commande B3 à BS, notamment pour la sélection du mode de fonctionnement de la mémoire. Le circuit intégré sur la puce 10 comprend entre autres, en dehors des plages de contact associées aux différentes bornes extérieures, un circuit d'adressage représenté sous forme d'un bloc 12 et deux réseaux de points-mémoire 14 et 16, en l'occurence un de chaque côté du ci#rcuit d'adressage 12 ; chaque réseau comporte 213 mots de huit bits. Le circuit d'adressage 12 est bien entendu relié directement ou indirectement aux entrées d'adressage AO à A13 et est relié aux réseaux 14 et 16 de points-mémoire. te niveau logique haut ou bas sur la borne de poids fort A13 détermine si le mot sélectionné est dans le réseau 14 ou le réseau 16 ; les autres bornes AO à A12 déterminent le mot sélectionné -dans le réseau ainsi désigné. Si un défaut se produit sur l'un ou l'autre des réseaux .14 et 16 sans affecter l'autre, on va, au lieu de jeter le circuit au rebut, l'utiliser comme mémoire de 64 kilobits (213 mots au lieu de 214 mots), dans laquelle la borne extérieure A13 restera inutilisée. La figure 2 représente en détail agrandi la disposition adoptée selon l'invention. On n'a représenté qu'une portion de la puce 10 et les extrémités des bornes A13, A12, BO, B1 mentionnées ci-dessus ; le circuit d'adressage 12 n'est pas représenté, ni les réseaux 14 et 16 de points-mémoire. La borne A13 est reliée de manière classique par un fil d'or 18 à une plage de contact conductrice 20 de la puce. De même, la borne BO est reliée par un fil métallique à une plage 22 et la borne B1 à une plage 24. Bien entendu, étant donné la complexité des circuits intégrés, on n'a pas cherché à représenter ici de manière réaliste les éléments intégrés qui peuvent être reliés à ces plages. Seuls ceux qui concernent spécifiquement l'invention ont été représentés, d'ailleurs de manière très schématique. Des plages de contact supplémentaires sont prévues ; elles ne sont cependant pas destinées à recevoir un fil métallique soudé mais elles doivent avoir une surface suffisante pour recevoir, lors de la phase de test sur tranche, des pointes d'acces destinées à leur appliquer des tensions diverses. Ces plages supplémentaires sont au nombre de trois : une plage 26 est reliée au circuit d'adressage 12 et le niveau logique haut ou bas présent sur cette plage détermine lequel des réseaux 14 et 16 doit être sélectionné ; une plage 28 est reliée, de pre#-#ï-ence par l'intermédiaire d'une résistance intégrée representée symboliquement sous la référence 30, à un conducteur pla- Vss. Enfin, un premier fusible intégré, représenté symboliquement sous la référence 36 est connecté entre les plages 20 et 26, un deuxième fusible intégré 38 entre les plages 28 et 26 et un troisième fusible intégré 40 entre les plages 32 et 26. Ces fusibles peuvent être métalliques ou semiconducteurs. Lorsque la fabrication de la mémoire est terminée, deux des fusibles sont brûlés en circuit ouvert. Ainsi, si les fusibles 38 et 40 sont brûlés, la borne d'adressage A13 est directement reliée à la plage 26 et le potentiel logique appliqué sur la borne A13 sélectionne l'un ou l'autre des réseaux 14 et 16 de mots de mémoire. La mémoire fonctionne comme une mémoire de capacité maximale utilisant toutes les entrées d'adressage. On brûlera donc les fusibles 38 et 40 lorsque la puce ne présentera pas de défaut. Si au contraire le fusible 36 est brûlé, la borne A13 se trouve alors déconnectée et ne peut plus être utilisée ; seules les bornes AO à A12 permettent d'adresser un mot parmi 213 au lieu d'un mot parmi 214. Si alors le fusible 40 est aussi brûlé, la plage 26 est forcée au niveau logique haut Vcc et le réseau 14 seulement sera sélectionné, l'autre étant inutilisé. On brûlera donc les fusibles 36 et 40 lorsque seul le réseau 16 sera affecté de défauts. Inversement, on brûlera les fusibles 36 et 38 pour forcer la plage 26 à Vss et désigner le réseau 16 lorsque seul le réseau 14 sera affecté de défauts. Dans ces deux cas, sans changer le processus de fabrication, on aura'réalisé une mémoire de 64 kilobits à partir d'une mémoire de 128 kilobits partiellement défectueuse. C'est lors du test des circuits sur une tranche non encore découpée en puces qu'on appliquera quatre pointes d'accès sur les plages 20, 26, 28 et 32 pour y appliquer des tensions et courants propres à faire fondre deux fusibles parmi trois, choisis en fonction du résultat du test. On notera que les résistances 30 et 34 sont prévues essentiellement pour forcer un état haut puis un état bas sur la plage 26 et ainsi tester la mémoire complète sans claquer aucun fusible lors du test sur tranche. Les tranches sont ensuite découpées et encapsulées sans distinction ; puis, lors d'un tri final, à partir des bornes extérieures d'accès au bolier, on déterminera si le fusible 36 est intact ou en circuit ouvert, ctest-à-dire si la mémoire est une mémoire de capacité maximale ou une mémoire de capacité divisée par deux dans laquelle la borne A13 n'a plus de fonction. A titre d'exemple, en technologie MOS, la plage 26 est connectée à des grilles isolées de transistors d'entrée du circuit d'adressage 12 et une jonction polarisée en inverse, entre la plage 26 et le potentiel de référence bas, est prévue pour protéger ces transistors notamment contre des claquages électrostatiques. On peut utiliser cette jonction lors du tri final, de la manière suivante : appliquant une tension positive sur la borne A13, on peut détecter un courant de fuite qui passe à travers la jonction si le fusible 36 est intact ; si le fusible 36 est brûlé, aucun courant ne passera. On peut même envisager d'appliquer une tension négative par rapport à Vss sur la borne A13, la jonction devient polarisée en direct et laisse passer un courant beaucoup plus important et plus facile à détecter lorsque le fusible 36 est intact. Pour la facilité de la réalisation, on a prévu ici que trois fusibles sont prévus, mais on peut envisager dans des cas très particuliers que deux fusibles seulement soient prévus, l'un servant lors du test sur tranche à isoler la borne spécifique A13 du circuit d'adressage, et l'autre servant, également lors du test sur tranche, à forcer le circuit d'adressage à adresser soit Irun soit l'autre des demi-plans de mémoire (celui qui n'est pas affecté de défauts) selon que ce fusible est brûlé ou intact. REVENDICATIONS. 1. Mémoire intégrée sur une puce semiconductrice enfermée dans un boîtier comportant entre autres n bornes d'entrées d'adressage CAO à A13), la puce comportant deux réseaux (14 et 16) de 2n 1 mots de mémoire chacun, chaque point pouvant être adressé au moyen d'une adresse appliquée à un circuit d'adressage (12) à travers les bornes d'entrées d'adressage, une borne d'entrée spécifique (A13) étant réservée à la désignation de l'un ou l'autre des réseaux et les autres bornes permettant la désignation d'un mot choisi dans le réseau désigné, caractérisée en ce que la puce comporte quatre plages conductrices rapprochées, accessibles individuellement par pointes lors d'un test sur tranche, la première plage (20) étant reliée d'une part par un fil conducteur (18) à la borne d'entrée spécifique (A13) et d'autre part, par un premier fusible (36) intégré sur la puce, à la deuxième plage reliée elle-même au circuit d'adressage (12) pour accomplir la fonction de désignation de l'un ou l'autre des réseaux en fonction du potentiel de cette deuxième plage- ; la troisième plage (28) étant reliée d'une part, éventuellement à travers une résistance (30), à un conducteur fournissant un niveau logique haut (Vcc) et d'autre part, par un deuxième fusible intégré (38), à la deuxième plage (26) ; la quatrième plage (32) étant reliée d'une part, éventuellement à travers une résistance (34), à un conducteur fournissant un niveau logique bas (Vss) et d'autre part, par un troisième fusible intégré (40), à la deuxième plage (26), deux des trois fusibles étant brûlés en circuit ouvert lorsque la mémoire est prête à fonctionner. 2. Mémoire intégrée selon la revendication 1, caractérisée en ce que la deuxième plage (26) est reliée à une jonction polarisée en inverse lorsque la mémoire est alimentée et fonctionne normalement. 3. Procédé pour la réalisation de mémoires intégrées comportant un circuit d'adressage (12) et deux demi-plans de mémoire (14 et 16) susceptibles d'être adressés au choix par une borne spécifique d'adressage (A13), ce procédé étant caractérisé par les étapes consistant à tester sur tranche la présence ou l'absence de défauts dans l'un et l'autre des deux demi-plans de la mémoire et à condamner la borne spécifique lors de ce test au moyen d'au moins un fusible au cas ob des défauts existeraient dans un seul demi-plan sans affecter l'autre demi-plan, tout en forçant le circuit d'adressage de la mémoire, au moyen d'au moins un autre fusible, à adresser le demi-plan non affecté de défauts