FR 2553558 A1 19850419 FR 8414337 A 19840919 La présente invention concerne une technique qui peut être efficacement adaptée à un semiconducteur et à d'autres dispositifs de mémoire, en particulier, il concerne une technique qui peut être utilisée avec efficacité par exem5 ple dans un dispositif de mémoire dynamique à semiconducteurs, qui comporte des lignes de transmission de bits réalisées selon un mode replié. Le brevet japonais, n de publication 39.073/1980 décrit une mémoire dynamique à accès direct ou aléa10 toire (désignéeci-après sous le terme abrégé DRAM) comportant des lignes de transmission de bits, repliées. Il a été proposé pour une mémoire DRAM un système, dans lequel les données sont lues à partir des cellules de mémoire en utilisant des cellules fictives (ou des cel15 lules de mémoire fictives) possédant une capacité égale à environ la moitié de celle des cellules de mémoire, c'est-à-dire en utilisant des cellules fictives (désignées ci-après sous le terme de cellules fictives de demi-taille) qui possèdent des condensateurs de référence possédant une capacité égale à 20 environ la moitié de celle des condensateurs utilisés pour le stockage des données. Avec un circuit de mémoire de ce type, une donnée formée de bits mémorisée dans la cellule de mémoire est détectée par un amplificateur de détection ou amplificateur de 25 lecture différentiel, qui compare des potentiels variant conformément à la quantité de charges électriques stockées dans la cellule de mémoire et dans la cellule fictive Mais conformément aux études effectuées par les auteurs à la base de la présente invention, on a trouvé qu'il est en réalité impossible de fa30 briquer des cellules fictives de demi-taille, en s'accommodant des mêmes variations d'écarts de processus que pour les cellules de mémoire, de sorte qu'il subsiste un problème concernant la précision D'autre part on a trouvé que les cellules fictives possédaient la même taille que les cellules de mémoire, c'est-à-dire que chacune des cellules fictives (désignées ci- après sous le terme de cellules fictives de taille complète) devrait être munie d'un condensateur de référence possédant une capacité essentiellement égale à celle du condensateur utilisée pour stocker des données dans une cellule de mémoire. 5 Il a été proposé différentes mémoires utilisant des cellules fictives de taille complète, mais ces dernières consomment des quantités importantes d'énergie pour la remise à l'état initial des cellules fictives et leur vitesse de détection est faible. Les auteurs à la base de la présente invention ont étudié ces problèmes et ont conçu un dispositif de mémoire utilisant des cellules fictives de taille complète, basées sur une idée tout à fait nouvelle. Un but de la présente invention est de four15 nir un dispositif de mémoire permettant un accroissement de la précision relative des capacités des cellules de mémoire et des cellules fictives de taille complète. Un autre but de la présente invention consiste à fournir un dispositif de mémoire qui consomme une quan20 tité réduite d'énergie. Un autre but-de la présente invention consiste à fournir un dispositif de mémoire à circuits intégrés, qui peut être aisément fabriqué. Un autre but de la présente invention con25 siste à fournir un dispositif de mémoire à circuits intégrés qui possède des cellules fictives de taille complète permettant de simplifier le câblage de la partie des cellules fictives du dispositif. Un autre but de la présente invention con30 siste à fournir un dispositif de mémoire à circuits intégrés qui possède des cellules fictives de taille complète et qui permet ce qu'on appelle un démarrage à froid sans qu'il soit nécessaire d'avoir les cycles de préparation (habituellement huit cycles) permettant de régler les conditions initiales lorsque le circuit de la source d'alimentation en énergie est fermé. Un autre but de la présente invention consiste à fournir un dispositif de mémoire à circuits intégrés qui réalise un fonctionnement de lecture à grande vitesse. Un autre but de la présente invention consiste à fournir un dispositif de mémoire à circuits intégrés qui possède des cellules de mémoire de taille complète permettant d'obtenir une conception ou un agencement aisé de la partie des cellules fictives du dispositif. Ces buts ainsi que d'autres bus ressortiront de la description qui va suivre prise en référence aux dessins annexés. On va décrire brièvement ci-après une forme de réalisation représentative de l'invention décrite dans la 15 description ultérieure. Deux cellules fictives sont court-circuitées de telle sorte qu'elles sont raccordées en parallèle l'une à l'autre Cela signifie que la charge électrique stockée dans les condensateurs de ces cellules fictives est incomplète et 20 divisée par deux, de sorte qu'il est par conséquent possible d'obtenir un dispositif de mémoire à circuits intégrés comportant des cellules fictives de taille complète, qui possèdent la même fonction que celle de cellules fictives classiques de demi-taille. De façon plus précise, selon un premier aspect de la présente invention, la mémoire dynamique est caractérisée en ce qu'elle comporte un couple formé d'une première et d'une seconde lignes de transmission de bits qui s'étendent parallèlement l'une à l'autre sur un substrat semi30 conducteur, une pluralité de cellules de mémoire raccordées auxdites première et seconde lignes de transmission de bits et dont chacune est munie d'un condensateur qui permet de stocker les données sous la forme d'une carge électrique, des première et seconde lignes de transmission de mots fictives qui s'éten35 dent sur ledit substrat semiconducteur suivant une direction intersectant lesdites première et seconde lignes de transmission de bits, l'une desdites première et seconde lignes de transmission de mots fictives étant sélectionnée selon un cadencement qui est essentiellement égal au cadencement servant 5 à sélectionner une des cellules de mémoire faisant partie de ladite pluralité de cellules de mémoire tandis que l'autre ligne de transmission de motsfictive est sélectionnée après que la ligne de transmission de mots indiquée a été sélectionnée, des premier et second condensateurs prévus entre ladite première ligne de transmission de mots fictive et ladite seconde ligne de transmission de mots fictive, un premier élément de commutation disposé entre ladite premièreligne de transmission de bits et ledit premier condensateur et dont l'opération de commutation est commandé par ladite première ligne de trans15 mission de mots fictive, un second élément de commutation placé entre ladite seconde ligne de transmission de bits et ledit second condensateur et dont l'opération de commutation est commandée par ladite seconde ligne de transmission de mots fictive, et un troisième élément de commutation placé sur ledit 20 substrat semiconducteur entre ledit premier condensateur et ledit second condensateur, et raccordé entre lesdits premier et second éléments de commutation de manière à court-circuiter ledit premier condensateur et ledit second condensateur, lorsqu'il est placé à l'état conducteur. Selon un second aspect de la présente invention il est prévu une mémoire dynamique caractérisée en ce qu'elle comporte des premiers condensateurs, entre les électrodes de chacun desquels est appliquée une première tension de référence pendant une première période en vue de réaliser le 30 stockage d'une charge électrique de référence à l'intérieur d'un tel condensateur, un premier organe de commutation qui est raccordé en série avec ledit premier condensateur et qui est placé à l'état conducteur pendant une seconde période intervenant à la suite de ladite première période et qui reste 35 à l'état conducteur pendant une troisième période s'étendant après la fin de ladite seconde période, un premier noeud qui reçoit, lorsque ledit premier élément de commutation est placé à l'état conducteur pendant ladite seconde période, un premier potentiel de référence correspondant à ladite charge électrique de référence, en provenance dudit premier condensateur, un second noeud qui constitue un couple avec ledit premier noeud et auquel est appliqué un potentiel qui doit être sélectionné pendant au moins ladite seconde période, un premier circuit qui applique des potentiels possédant des niveaux complémen10 taires auxdits premier et second noeuds pendant ladite troisième période, un second élément de commutation qui est raccordé en série avec ledit second noeud ainsi qu'avec ledit second condensateur et qui est placé à l'état conducteur pendant ladite troisième période, un troisième noeud auquel est 15 appliquée une seconde tension de référence qui est essentiellement égale à ladite première tension de référence, et un circuit de commutation qui est prévu entre lesdits premier et second condensateurs et ledit troisième noeud et qui raccorde lesdits premier et second condensateurs audit troisième 20 noeud pendant une quatrième période après la fin de ladite troisième période, les tensions entre lesdites électrodes desdits premier et second condensateurs étant réglées égales à ladite première tension de référence par suite de l'actionnement dudit circuit de commutation. Selon un troisième aspect de la présente invention, il est prévu une mémoire dynamique caractérisée en ce qu'elle comporte deux première et seconde lignes de transmission de bits qui s'étendent parallèlement l'une à l'autre sur un substrat semiconducteur, une pluralité de cellules de mémoire raccordées auxdites première et seconde lignesde transmission de bits dont chacune est munie d'un condensateur de stockage qui stocke les données sous la forme d'une charge électrique, des première et seconde lignes de sélection qui s'étendent sur ledit substrat semiconducteur suivant une di35 rection intersectant lesdites première et seconde lignes de transmission de bits et dont l'une atteint un niveau de sélection selon un cadencement qui est essentiellement égal au cadencement prévu pour la sélection d'une cellule de mémoire faisant partie de ladite pluralité de cellules de mémoire et 5 dont l'autre est sélectionnée après que ladite première ligne de sélection a été sélectionnée, une ligne appliquant un potentiel de référence et qui est prévue sur ledit substrat semiconducteur entre lesdites première et seconde lignes de sélection et à laquelle est appliqué un potentiel de référence 10 qui est supérieur au potentiel de masse du circuit, mais qui est inférieur au potentiel de la source d'alimentation en énergie dudit circuit, un premier condensateur prévu sur ledit substrat semiconducteur entre ladite première ligne de sélection et ladite ligne du potentiel de référence, un second con15 densateur-prévu sur ledit substrat semiconducteur entre ladite seconde ligne de sélection et ladite ligne de potentiel de référence, un premier élément de commutation prévu entre ladite première ligne de transmission de bits et une première électrode dudit premier condensateur et dont l'opération de commuta20 tion est commandée par ladite première ligne de sélection, un second élément de commutation prévu entre ladite seconde ligne de transmission de bits et une première électrode dudit second condensateur et dont l'opération de commutation est commandée par ladite seconde ligne de sélection, un troisième élément de 25 commutation prévu entre ladite première électrode dudit premier condensateur et ladite ligne de potentiel de référence et un quatrième élément de commutation prévu entre ladite première électrode dudit second condensateur et ladite ligne de potentiel de référence et dont l'opération de commutation est com30 mandée en synchronisme avec celle dudit troisième élément de commutation. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: 35 la figure 1 est le schéma d'un circuit de cellules de mémoire fictives selon une première forme de réalisation de la présente invention; la figure 2 est un schéma-bloc d'un réseau de mémoire et de circuits associés; la figure 3 est le schéma d'un circuit d'une forme de réalisation spécifique d'une cellule de mémoire, d'un amplificateur de lecture, d'un circuit de régénération active et d'un circuit de précharge; la figure 4 est un chronogramme relatif à 10 l'opération de lecture de la mémoire; la figure 5 est une vue en plan de l'agencement ou la configuration des cellules de mémoire fictives selon une première forme de réalisation de la présente invention; les figures 6 et 7 sont une vue en coupe de la cellule fictive, prise suivant la ligne A-A' de la figure 5 et une vue en coupe de la cellule fictive prise suivant la ligne B-B' de la figure 5; la figure 8 est le schéma du circuit de 20 cellules fictives selon une seconde forme de réalisation; et la figure 9 est une vue en plan de l'agencement ou de la configuration des cellules fictives selon cette seconde forme de réalisation. On va décrire ci-après les formes de réali25 sation préférées de l'invention. Forme de réalisation 1: Dans la description précédente, des transistors à effet de champ et à grille isolée (désignés ci-après sous le terme de transistors MOSFET) sont tous du type à enri30 chissement, sauf indications contraires Sur les dessins, les parties identiques ou correspondantes sont désignées par les mêmes symboles ou chiffres de référence. La figure 1 représente le schéma d'un circuit de cellules de mémoire fictives selon une première forme 35 de réalisation de la présente invention, sur laquelle les références BL 1 et BL 1 désignent un couple de ligne de transmission de bits complémentaires, DWL 1 et DWL 2 désignent des lignes de transmission de mots fictives, T 1 et T 2 désignent les transistors MOSFET à canal N servant à la lecture, T 3 désigne un 5 transistor MOSFET permettant de court-circuiter des condensateurs fictifs (cellules fictives), Cl et C 2 désignent les condensateurs constituant des cellules de mémoire fictives et A et B désignent des noeuds. Bien que la présente invention n'y soit pas 10 spécifiquement limitée, on utilise un système à lignes de transmission de bits repliées, qui est utilisé pour un réseau de mémoire MARY de la figure 2, qui sera décrit ultérieurement. Les deux lignes de transmission de bits BL 1 et BL 1 s'étendent parallèlement l'une à l'autre et sont 15 réalisées sous la forme d'une structure unitaire en association avec les lignes de transmission de bits du réseau de mémoire MARY. Une cellule de mémoire fictive D 51 raccordée à la ligne de transmission de bits BL 1 se compose du transis20 tor MOSFET T 1 et du condensateur C 1, et une cellule de mémoire fictive D 52 raccordée à la ligne de transmission de bits BL 1 -se compose du transistor MOSFET T 2 et du condensateur C 2. Les cellules de mémoire fictives D 51 et D 52 constituent un couple Les condensateurs C 1 et C 2 possèdent des capacités qui sont essentiellement identiques à celles des condensateurs constituant les cellules de mémoire Le circuit est représenté schématiquement sur la figure 1 Il faut comprendre que parmi les plaques des condensateurs C 1 et C 2, qui ne sont pas raccordées à des noeuds-A et B, par exemple les plaques P 2 et P 4 sont raccordées à un point de mise à la masse du circuit, comme représenté sur la figure 1, pour des raisons qui sont en rapport avec le fonctionnement du circuit Cependant la mise à la masse des plaques P 2 et P 4 signifie qu'elles sont maintenues à un potentiel constant prédéterminé Confor35 mément à une structure qui sera décrite ultérieurement en réfé- rence aux figures 5 à 7, les plaques P 2 et P 4 des condensateurs C 1 et C 2 sont maintenues au niveau de la tension de la source d'alimentation en énergie. Sur la figure 2 le réseau de mémoire MARY est constitué par plusieurs couples de lignes de transmission de bits BL 1 à BL 2, qui s'étendent parallèlement les unes aux autres, par une pluralité de lignes de transmission de mots WL 1 à WL 4 qui s'étendent perpendiculairement aux lignes de transmission de bits,et par une pluralité de cellules de mémoi10 re ML 1 à ML 8 Dans le réseau de mémoire MARY, qui possède une constitution à lignes de transmission de bits repliées, une ligne de transmission de mots, par exemple la ligne de transmission de mots WL 1, intersecte à la fois les deux lignes de transmission de bits, c'est-àdire qu'elle intersecte à la fois les deux lignes de transmission de bits BL 1 et BL 1 Une cellule de mémoire, par exemple la cellule de mémoire ML 1, est disposée au niveau de l'un des deux points d'intersection situés entre la ligne de transmission de mots WL 1 et le couple de lignesde transmission de bits BL 1 et BL 1 Bien qu'il ne faille y voir aucune limitation particulière, lorsque les lignes de transmission de bits sont constituées par des couches électriquement conductrices qui s'étendent sur des régions constituant des éléments dans la partie supérieure d'une pellicule isolante en vue de rendre maximales les zones de for25 mation des éléments sur le substrat semiconducteur ou de réduire la surface du substrat semiconducteur, les bornes d'entrée/de sortie des données de deux cellules de mémoire voisines sont réalisées en commun et sont raccordées à la ligne de transmission de données qui leur correspond C'est pourquoi 30 les cellules de mémoire sont disposées comme représenté sur la figure 2 Cette structure contribue à réduire le nombre des parties servant au contact nécessaire entre les cellules de mémoire et les lignes de transmission de données. Des nombres identiques de cellules de mémoi35 re sont raccordées à chacun des couples de lignes de transmis- sion de bits, afin d'obtenir la même capacité parasite pour les différentes lignes de transmission de bits C'est pourquoi lorsque l'on sélectionne une ligne de transmission de mots, les variations indésirables du potentiel ou un bruit parasite appli5 quées à chacune des lignes de transmission de bits par l'intermédiaire de la capacité parasite existant entre la ligne de transmission de mots sélectionnées et les lignes de transmission de bit qui intersectent cette ligne de transmission de mots, est maintenu au même niveau Dans une mémoire possédant 10 une constitution o les lignes de transmission de bits sont repliées, le bruit parasite appliqué aux couples des lignes de transmission de bits lors de la sélection d'uneligne de transmission de mot est réellement négligé par l'amplificateur de lecture étant donné que le bruit parasite est un bruit para15 site en mode commun. Des amplificateurs de lecture SA 1, SA 2, des circuits de régénération active(ou circuits d'élévation active) AR 1, AR 2 et des circuits de précharge PC 1 et PC 2 sont raccordés aux couples des lignes de transmission de bits BL 1, BL 1, BL 2 et BL 2 respectivement, comme cela est représenté sur la figure 2 Des commutateurs de colonnes CSW 1 et CSW 2 sont prévus entre les couptes de lignes de transmission de données et de lignes de transmission de bits communes CBL et CBL. Le circuit de la figure 2 est réalisé sur 25 un substrat semiconducteur ainsi que différents autres circuits qui ne sont pas représentés Une mémoire est ainsi réalisée sur le substrat semiconducteur. Bien qu'il ne faille y voir ici aucune limitation particulière, la mémoire conforme à la présente for30 me de réalisation est du type à multiplexage d'adresses C'est pourquoi en plus des circuits représentés sur la figure 2, le substrat semiconducteur porte également des tampons d'adresses, un décodeur d'adresses de lignes, un étage d'attaque de transmission de mots, qui revoit un signal de sortie provenant du 35 décodeur d'adresses de lignes et forme des signaux de sélec- tion de lignes de transmission de mots, qui sont envoyées aux lignes de transmission de mots WL 1 à WL 4, un décodeur d'adresses de colonnes qui forme des signaux de sélection qui sont envoyés auxcommutateurs de colonnes CW 1 et CW 2, un amplifica5 teur principal qui amplifie les signaux de données envoyés par l'intermédiaire des lignes de transmission de bits communes CBL et CBL, un tampon de sortie qui reçoit un signal de sortie provenant de l'amplificateur principal, des circuits de sélection des lignes de transmission de mots fictives, qui forment 10 des signaux de sélection des lignes de transmission de mots fictives qui sont envoyées aux lignes de transmission de mots fictives DWL 1 et DWL 2, et un générateur de cadencement qui reçoit un signal RAS (échantillonnage d'adresses de lignes), un signal CAS (échantillonnage d'adresses de colonnes) et un signal WE (validation d'enregistrement) et qui forme différents signaux de cadencement servant à commander les opérations ou fonctionnements de tous ces circuits La plupart de ces circuits peut être formée essentiellement de la même manière que ceux de la mémoire du système de multiplexage d'adresses bien 20 connu, de sorte que l'on ne donnera pas ici la description de constructions ou réalisations détaillées de ces circuits. Le cadencement de variations des signaux de sélection appliqués aux lignes de transmission de mots fictifs DWL 1, DWL 2 dans la présente forme de réalisation diffère légè25 rement de celui de l'art antérieur, comme cela ressortira à l'évidence du chronogramme de la figure 4 L'une des deux lignes de transmission de mots fictives DWL 1 et DWL 2 atteint un niveau de sélection au même moment o l'une des lignes de transmission de mots située dans le réseau de mémoire MARY atteint 30 le niveau de sélection, et l'autre ligne de transmission de mots fictive atteint le niveau de sélection après que les amplificateur de lecture SA 1 et SA 2 aient été actionnés par le signal de cadencement pa Les signaux de sélection de lignes de transmission de mots fictives peuvent être produits grâce à 35 une légère modification d'un circuit de retardement ou ligne à retard qui reçoit les signaux de cadencement pa, et moyennant une légère modification du circuit de sélection des lignes de transmission de mots fictives. La figure 3 représente le schéma d'un cir5 cuit d'un amplificateur de lecture spécifique et de cellules de mémoire spécifiques, qui sont utilisés pour réaliser la lecture de la mémoire conformémement à cette forme de réalisation, dans laquelle les références T 6 à T 15 désignent les transistors MOSFET à canal n, BL 1 et BL 1 désignent des lignes de 10 transmission de bits complémentaires, et CB 1 et CB 2 désignent des condensateurs servant à réaliser une auto-élévation ou une récupération dans les lignes de transmission de bits Le symbole ou la référence e PA désigne alors un signal de commande de l'amplificateur de lecture, O PC désigne un signal de pré15 charge, et eres désigne un signal de commande de régénération active compensant toute chute du niveau, due à la détection ou à la lecture, dans une ligne de transmission de bits au niveau haut. L'amplificateur de lecture S Al'est constitué 20 par deux transistors MOSFET T 6 et T 7 dont les grilles et les drains sont raccordés selon un montage à couplage croisé Le fonctionnement de l'amplificateur de lecture SA 1 est commandé par le transistor MOSFET T 15 qui est alimenté par le signal OPA de commande de l'amplificateur de lecture, au niveau de sa 25 grille. Le circuit de régénération active AR 1 est constitué par les transistors MOSFET T 8, T 9, Tll, T 13 et par les condensateurs autoélévateurs ou de récupération CB 1 et CB 2 Ces condensateurs autoélévateurs CB 1 et CB 2 sont réalisés 30 certainement de la même manière que les transistors MOSFET, de sorte que chacun des condensateurs autoélévateurs CB 1 et CB 2 possèdent une électrode (désignée ci-après sous le terme de première électrode) qui correspond à la grille d'un transistor MOSFET et une électrode (désignée ci-après sous le ter35 ma de seconde électrode), qui correspond aux électrodes de source et de drain d'un transistor MOSFET Les premières électrodes des condensateurs CB 1 et CB 2 sont raccordées aux transistors MOSFET T 8, Tll, T 9 et T 13, comme cela est représenté sur la figure 3. Etant donné que les condensateurs CB 1 et CB 2 sont constitués de la même manière que les transistors MOSFET, ces condensateurs agissent de façon effective en tant que condensateurs variables La capacité présente entre chaque première électrode et chaque seconde électrode est très faible 10 si la première électrode est située à un niveau bas proche de zéro Dans ce cas, étant donné que le couplage mutuel entre la première électrode et la seconde électrode est faible, le potentiel de la première électrode ne varie pas beaucoup même lorsque le signal de commande eres est appliqué à la seconde électrode La capacité entre la première électrode et la seconde électrode augmente en passant à une valeur relativement élevée si la première électrode est située à un potentiel qui est supérieur à une tension de seuil de ce potentiel Dans ce cas, le potentiel de la première électrode varie en réponse au si20 gnal de commande eres lorsqu'il est appliqué à la seconde électrode Ceci signifie qu'une tension élévatrice sélective peut être formée. Le circuit de précharge PC 1 est constitué par des transistors MOSFET de précharge T 12 et T 14 qui sont installés entre une borne Vcc reliée à la source d'alimentation en énergie et les lignes de transmission de bits BL 1, BL 1, et un transistor MOSFET d'égalisation T 10 est monté entre la ligne de transmission de bits BL 1 et la ligne de transmission de bits BL 1. Chacune des cellules de mémoire ML 1 et ML 3 est constituée par un transistor MOSFET QM à canal N servant à sélectionner l'adresse et par un condensateur CM servant à stocker ou mémoriser les données Les électrodes commandées par un signal de sélection ou électrodes de drain E 1 et E 2 des 35 transistors MOSFET de sélection d'adresses sont raccordées à la ligne de transmission de bits BL 1 ou BL 1, et les électrodes de grille sont raccordées à la ligne de transmission de mots WL 3 ou WL 1 Les électrodes de grille des transistors MOSFET de sélection d'adresses constituent des bornes de sélection des cellules de mémoire,et les électrodes E 1 et E 1 constituent des bornes d'entrée/sortie de données des cellules de mémoire. Dans cette forme de réalisation, le condensateur C 1 de la figure 1 et le condensateur CM situé dans la cellule de mémoire occupent approximativement la même surface de telle sorte qu'il possède approximativement la même capacité Le condensa-teur Cl situé dans la cellule de mémoire fictive et le condensateur CM situé dans la cellule de mémoire sont fabriqués au moyen des mêmes phases opératoires de fabrication que dans le cas d'une mémoire RAM dynamique classique Cette structure permet un degré élevé de précision relative entre les condensateurs C 1 et CM En effet, comme cela est bien connu, des condensateurs constitués sous la forme d'un circuit intégré sont obtenus au moyen de la répétition d'une technique de traitement sélectif mise en oeuvre unepluralité de fois, mo20 yennant l'utilisation d'une pellicule ou d'un film de masquage telle qu'une pellicule de résine photorésistante Dans ce cas cependant les surfaces réelles des électrodes descondensateurs C 1 et CM font l'objet de variations indésirables, qui dépendent d'erreurs dans l'alignement du masque Si la taille du conden25 sateur C 1 situé dans la cellule de mémoire fictive est inférieure à celle du condensateur CM, toute variation de la capacité du condensateur C 1 due à une erreur de masquage est supérieure à celle du condensateur CM, de sorte que la précision relative des condensateurs Cl et CM diminue D'autre part, lorsque les condensateurs C 1 et CM possèdent approximativement la même taille, toute variation de la capacité du condensateur Cl est approximativement égale à une variation semblable de la capacité du condensateur CM, de sorte que la précision relative des condensateurs C 1 et CM est augmentée de façon suffisan35 te. Lorsqu 'une donnée doit être lue hors de la cellule de mémoire dynamique constituée d'un transistor MOSFET par cellule, comme dans le cas de la présente forme de réalisation, le potentiel de l'un des couples de lignes de transmission de bits est réglé conformément à la donnée mémorisée dans la cellule de mémoire sélectionnée Le potentiel de la ligne de transmission de bits est déterminé par la distribution de la charge électrique entre le ligne de transmission de bits et la cellule de mémoire sélectionnée. Les lignes de transmission de bits de cette forme de réalisation possèdent une capacité parasite qui est nettement supérieure à la capacité des condensateurs CM des cellules de mémoire, tout comme dans le cas d'une mémoire RAM dynamique ordinaire C'est pourquoi la cellule de mémoire sélectionnée 15 applique seulement une très faible modification de potentiel présentant une très faible amplitude de tension de lecture la ligne de transmission de bits Afin d'établir une distinction entre les tensions à niveau haut et à niveau bas d'une telle amplitude faible, la cellule de mémoire fictive applique 20 une tension de référence à l'autre ligne de transmission de bits du couple des lignes de transmission de bits C'est pourquoi les deux lignes de transmission de bits sont préchargées par le fonctionnement initial du circuit de précharge permettant d'atteindre le même potentiel Ensuite, une faible ten25 sion correspondant à la donnée mémorisée dans la cellule de mémoire est appliquée entre les deux lignes de transmission de bits conformément au démarrage de la sélection de la cellule de mémoire et de la cellule de mémoire fictive, et cette faible tension est amplifiée par l'amplificateur de lecture. 30 La tension de référence est déterminée par la distribution de la charge électrique entre le condensateur situé dans la cellule fictive et une ligne de transmission de bits, à laquelle le condensateur est raccordé La tension de référence doit être aussi précise que possible afin que la différence du niveau du couple des lignes de transmission de bits puisse être amplifiée suffisamment, et la différence des niveaux des deux lignes de transmission de bits peut augmenter jusqu'à une différence de niveau prédéterminée en l'espace d'un bref intervalle de temps lorsque l'amplifica5 teur de lecture fonctionne, ou, en d'autres termes, de manière que la donnée puisse être lue sans erreur à une grande vitesse. C'est pourquoi la précision relative du condensateur situé dans la cellule de mémoire fictive et'du condensateur situé dans la cellule de mémoire doit être suffisam10 ment grande. La figure 4 représente un chronogramme du circuit de mémoire de la présente invention Le fonctionnement de la mémoire de cette forme de réalisation (se reporter aux figures 1, 2 et 3) va être décrit ci-après en référence au 15 chronogramme de la figure 4. Dans la description qui va suivre, on suppose à titre de commodité qu'un signal d'adresse sélectionnant la ligne de transmission de mots WL 1 est envoyé à la mémoire. En d'autres termes un signal d'adresse est envoyé à la cellule 20 de mémoire de sélection ML 1 raccordée à la ligne de transmission de bits BL 1 C'est pourquoi, lorsque cette ligne de transmission de mots est sélectionnée, la ligne de transmission de mots fictive WL 1 est sélectionnée de telle sorte que le potentiel de référence est appliqué à la ligne de transmission de 25 bits BL 1. Un signal de décharge (signal de courtcircuit de la cellule fictive) C augmente lorsque le signal RAS d'échantillonnage d'adresses de lignes augmente un niveau haut, qui est presque égal à la tension Vcc de la source d'a30 limentation en énergie, de sorte que le commutateur T 3 sur la figure 1 est placé à l'état conducteur Simultanément la charge stockée dans les condensateurs Cl, C 2 devient exactement égale à la moitié de celle stockée en réponse à la mémorisation correspondante d'une donnée" 1 " dans la cellule de mémoi35 re, comme cela sera décrit ultérieurement Le signal de pré- charge epc passe au niveau haut étant donné que le signal RAS se situe au niveau haut C'est pourquoi les circuits de précharge PC 1, PC 2 fonctionnent et que la ligne de transmission de bits BL 1 ou BL 2 est préchargée à un niveau haut, Vprc comme repréprc senté sur la figure 4 G Le niveau de précharge Vprc peut être considéré comme étant actuellement égal à Vcc (Vcc étant la tension de la source d'alimentation en énergie). Lorsque le signal RAS retombe, comme représenté sur la figure 4 A, le signal de précharge epc retombe de façon correspondante si bien que le fonctionnement des circuits de précharge PC 1, PC 2 s'arrête En d'autres termes les transistors MOSFET T 12, T 13, T 10 de la figure 3 sont placés à l'état bloqué. Le signal dc de court-circuit de la cellu15 le fictive retombe en synchronisme avec la retombée du signal RAS, comme représenté sur la figure 4 B, ce qui passe le transistor MOSFET de commutation T 3 à l'état bloqué. Un circuit (qui n'est pas représenté) de sélection des lignes de transmission de mots fictives commence 20 à fonctionner en synchronisme avec la retombée du signal RAS. Une partie du signal d'adresse est envoyée au circuit de sélection de lignes de transmission de mots fictives en tant que signal de discrimination pour la cellule de mémoire qui sera raccordée à un couple de lignes de transmission de bits C'est 25 pourquoi, lorsque le signal d'adresse spécifie la ligne de transmission de mots WL 1, le potentiel de la ligne de transmission de mots fictive DWL 1 augmente en synchronisme avec la retombée du signal RAS, comme cela est représenté sur la figure 4 C Etant donné que le transistor MOSFET de commutation T 1 30 est placé à l'état conducteur, le condensateur C 1 situé dans la cellule de mémoire fictive D 51 est raccordé à la ligne de transmission de bits BL 1 qui a été préchargée à un niveau haut Il en résulte que le potentiel de la ligne de transmission de bits BL 1 varie en passant du niveau de précharge Vprc à un niveau de potentiel de référence Vref comme représenté 35 à un niveau de potentiel de référence V ecomme représenté sur la figure 4 G. Le cadencement prévu pour la sélection de la ligne de transmission de mots WL 1 est réellement le même que le cadencement prévu pour la sélection de la ligne de transmission de mots fictive DWL 1 Par conséquent, lorsque la ligne de transmission de mots WL 1 passe à un niveau haut, le condensateur CM situé dans la cellule de mémoire correspondant à la ligne de transmission de données BL 1, dans laquelle doit être effectuée la lecture, est raccordé à la ligne de transmis10 sion de données BL 1 qui a été préchargée au niveau haut Vprc prc' Si le bit de donnée enregistré dans le condensateur CM de la cellule de mémoire ML 1 est " O ", une tension de lecture VR 1 appliquée à la ligne de transmission de bits BL 1 diminue ou chute lorsque la ligne de transmission de mots WL 1 est sélec15 tionnée, comme cela est représenté sur la figure 4 G Inversement, si le bit de données est " 1 ", le potentiel de la ligne de transmission de bits BL 1 ne varie pas beaucoup par rapport au niveau de précharge Vprc. Comme cela sera décrit ultérieurement, la 20 tension précédemment appliquée au condensateur Cl de la cellule de mémoire fictive D 51 est égale à VCC/2, de sorte que le potentiel de la référence Vref possède une valeur qui est située entre le niveau de précharge Vprc et la tension VR 1. Après que la ligne de transmission de mots 25 WL 1 et la ligne de transmission de mots fictive DWL 1 ont atteint un niveau haut, le signal de commande de l'amplificateur de lecture augmente comme représenté sur la figure 4 D Ceci place le commutateur T 15 d'alimentation en énergie de l'amplificateur de lecture de la figure 3 à l'état conducteur et l'am30 plificateur de lecture SA 1 commence son opération de détection ou de lecture Lorsque cette opération est déclenchée, la ligne de transmission de bits BL 1 chute rapidement au niveau bas comme représenté sur la figure 4 G, et le niveau de la ligne de transmission de données BL 1 chute légèrement en raison de la mise en oeuvre de l'opération initiale de lecture En d'autres termest bien que ceci ne soit pas essentiel pour la présente invention, aussitôt après le démarrage de l'opération de détection ou de lecture, les deux transistors MOSFET T 6 et T 7 constituant l'amplificateur de lecture SA 1 ne sont pas placés de façon nette à l'état conducteur et à l'état bloqué étant donné que la différence de potentiel entre les deux lignes de transmission de bits BL 1 et BL 1 n'a pas encore été accrue suffisamment C'est pourquoi la charge électrique présente dans la ligne de transmission de bits, qui devrait atteindre le niveau 10 haut,se décharge de façon indésirable à travers l'amplificateur de lecture SA 1 Cette décharge indésirable s'arrête lorsque les deux transistors MOSFET T 6 et T 7 sont placés nettement à l'état conducteur ou à l'état bloqué grâce à l'amplification de la différence de potentiel entre les deux lignes de transmission 15 de bits Le circuit de régénération active AR 1 est prévu de manière à compenser toute chute de tension indésirable dans les lignes de transmission de bits Les potentiels des lignes de transmission de bits BLI et BL 1 sont appliqués par l'intermédiaire de transistors MOSFET de coupure T 11 et T 13 aux conden20 sateuisauto-élévateurs CB 1 et CB 2 situés dans le circuit de régénération actif AR 1. Bien qu'il ne faille y voir aucune limitation particulière, le signal de régénération Ores et le niveau dans la ligne de transmission de mots fictif DWL 2 augmentent presque simultanément après que soit intervenue l'augmentation du signal OPA de commande de l'amplificateur de lecture, comme représenté sur les figures 4 F et 4 E. Le condensateur autoélévateur CB 1 réalise une fonction d'auto-élévation étant donné que sa première élec30 trode est au niveau haut en réponse à la montée du niveau dans la ligne de transmission de bits BL 1 C'est pourquoi, lorsque le signal de régénération res est produit, le potentiel de la première électrode du condensateur auto-élévateur CB 1 augmente en passant à un niveau haut qui est supérieur à la tension Vcc 35 de la source d'alimentation en énergie Le transistor MOSFET T 8 est placé suffisamment à l'état conducteur par la tension élevée appliquée par l'intermédiaire du condensateur autoélévateur CB 1, de sorte que le potentiel de la ligne de transmission de bits est régénéré ou rétabli à un niveau proche de la tension de la source d'alimentation en énergie, comme représenté sur la figure 4 G. D'autre part, le condensateur auto-élévateur CB 2 ne possède sensiblement aucune fonction d'auto-élévation étant donné que sa première électrode est au niveau bas en 10 réponse au niveau bas présent dans la ligne de transmission de bits BL 1 Le potentiel de grille du transistor MOSFET T 9 ne varie pas beaucoup même lorsque le signal de régénération ores est produit, mais reste à un niveau bas C'est pourquoi le potentiel de la ligne de transmission de bits BL 1 reste au 15 niveau bas, comme représenté sur la figure 4 G. Le transistor MOSFET T 2 situé dans la cellule de mémoire fictive D 52 est placé à l'état conducteur lorsque le niveau dans la ligne de transmission de mots fictive WL 2 augmente, comme représenté sur la figure 4 E, de sorte que 20 le condensateur C 2 situé dans la cellule de mémoire fictive D 52 est déchargé en réponse au niveau bas de la ligne de transmission de bits B Li, qui est proche de zéro volt Par conséquent le potentiel du condensateur C 2 (noeud B de la figure 1) varie comme cela est représenté sur la figure 4 I, et le poten25 tiel du condensateur C 1 (noeud A) varie comme cela est représenté sur la figure 4 H. La cellule de transmission de mots fictive DWL 1, le signal epa de commande de l'amplificateur de lecture, la ligne de transmission de mots fictive DWL 2, les lignes de 30 transmission de mots correspondant aux cellules de mémoire désirées et le signal de régénération bref chutent lorsque le signal RAS augmente comme cela est représenté sur la figure 4 A. Simultanément le signal de précharge O pc est accru de manière à le rendre prêt à mettre en oeuvre l'opération immédiatement 35 suivante de lecture ou de détection. Bien qu'il ne faille y voir aucune limitation particulière, le signal dc de court-circuit de la cellule fictive augmente en synchronisme avec la montée du signal RAS après la lecture de la donnée et après que le ni5 veau dans les lignes de transmission de mots fictive DWL 1 et DWL 2 ait chuté, comme représenté sur la figure 4 B Le transistor MOSFET de courtcircuit T 3 branché entre les cellules de mémoire fictives D 51 et D 52 est placé à l'état conducteur lorsque le signal O dc augmente, et en réponse à ce phénomène, 10 les condensateurs C 1 et C 2 situés dans les cellules de mémoire fictives D 51 et D 52 sont court-circuités Les condensateurs Cl et C 2 ont été chargés à un niveau haut, qui est proche de la tension Vcc de la source d'alimentation en énergie et à un niveau bas qui est proche du zéro conformément auxniveaux 15 des lignes de transmission de bits BL 1 et BL 1, pendant la période pendant laquelle les transistors MOSFET T 1 et T 2 étaient à l'état conducteur C'est pourquoi lorsque le transistor MOSFET T 3 est placé à l'état conducteur, une charge exactement égale à la valeur Vcc préchargée est stockée dans les conden20 sateurs C 1 et C 2. Une répétition de ce cycle garantit que les condensateurs fictifs stockent toujours une charge qui correspond à la moitié de la tension Vcc de la source d'alimentation en énergie, préchargée lors du cycle de lecture précédent En 25 d'autres termes le résultat est le même que lorsqu'une cellule de mémoire fictive possédant une capacité égale à la moitié de celle du condensateur de mémoire est préchargée à Vcc, c'est-à- dire que lorsqu'une cellule de mémoire fictive de demi-taille est préchargée à VCC. La figure 5 est un schéma qui illustre de façon spécifique la configuration ou l'agencement de la partie concernant la cellule fictive Les figures 6 et 7 sont respectivement une coupe prise suivant la ligne AA' de la figure 5 et une coupe prise suivant la ligne B-R' de la fi35 gure 5 Bien que la présente invention n 'y soit pas spécifi- quement limitée, le dispositif conforme à cette forme de réalisation est réalisé en utilisant les techniques de l'oxydation sélective et de l'auto-alignement utilisant des couches de silicium polycristallin. Sur les figures 5 d 7, les chiffres de référence la et lb désignent des lignes de transmission de mots fictives formées par une couche de silicium polycristallin située à un second niveau, la référence 2 désigne une pellicule d'oxydation LOCOS, la référence 3 désigne une cou10 che de silicium polycristallin situé à un premier niveau et qui constitue une électrode d'un condensateur, les références 4 a et 4 b désignent des couches d'aluminium qui constituent les lignes de transmission de données, la référence 5 désigne une couche de diffusion ou une région active, la référence 6 15 désigne des parties de contact entre la couche de diffusion ou couche diffusée et les lignes de transmission de données en aluminium, et la référence 7 désigne une couche de silicium polycristallin située à un second niveau et constituant l'électrode de grille du transistor MOSFET de court-circuit T 3. La pellicule d'oxyde de champ 2,qui possède une épaisseur relativement importante, est formée sur la surface principale d'un substrat semiconducteur 100 constitué par du silicium monocristallin de type p, dans lequel aucune région active 5 n'est formée Sur la figure 5, la configura25 tion de la région active 5 est repérée par des lignes en traits mixtes On forme une pellicule isolante simple possédant une faible épaisseur à la surface du substrat semiconducteur 100, aux endroits o la région active 5 doit être formée, de manière à réaliser une pellicule d'isolant de grille pour 30 les transistors MOSFET et une pellicule diélectrique pour les différents condensateurs On forme une couche de silicium polycristallin 3 située à un premier niveau et possédant une configuration indiquée par des lignes en traits mixtes constituées par une succession d'un trait et d'un point sur la 35 figure 5, sur la pellicule d'isolant de champ 2 et sur la pellicule isolante 101 On forme une pellicule d'oxyde mince 102 sur la surface de la couche de silicium polycristallin 3 au moyen d'une oxydation de cette dernière, de manière que cette pellicule d'oxyde mince serve de pellicule isolante. 5 On forme sur le substrat semiconducteur 100 des couches de silicium polycristallin la, lb et 7 situées à un second niveau et possédant des configurations repérées par les lignes en trait plein sur la figure 5 On forme des régions semiconductrices de type N 103 a à 103 d sur la surface du substrat semiconducteur 100 aux endroits o la région active doit être formée, mais en des emplacements qui ne sont pas recouverts par les couches en silicium polycristallin situées au premier et au second niveaux, de manière à former des régions de source et de drain pour les transistors MOSFET. Les régions semiconductrices de type N sont formées au moyen d'un procédé d'implantation d'ions d'impureté en utilisant les couches en silicium polycristallin situées au premier et au second niveaux en tant que masques pour l'introduction des impuretés. On forme également une pellicule d'oxyde de silicium 104, qui agira en tant que pellicule isolante intermédiaire, sur la surface principale du substrat semiconducteur Des couches de câblage en aluminium 4 a et 4 b possédant les configurations indiquées par les deux lignes formées d'al25 ternance de traits et de groupes de deux tirets sur la figure , sont formées sur la pellicule d'oxyde de silicium 104 On raccorde électriquement les couches de câblage en aluminium 4 a à 4 b aux régions semiconductrice de type N par l'intermédiaire de trous de contact 6 ménagés dans la pellicule d'oxyde 30 de silicium 104 et dans la pellicule d'oxyde 101. Dans la présente forme de réalisation, le condensateur situé dans chacune des cellules de mémoire fictives est constitué par la première couche de silicium polycristallin 3, par la pellicule d'oxyde mince 101 formée au35 dessous de ladite couche 3 et par une couche d'inversion (non représentée) qui est induite à la surface du support à semiconducteurs 100 lorsque la tension Vcc de la source d'alimentation en énergie est appliquée à la couche de silicium polycristallin 3 de la même manière que dans le condensateur située dans une cellule de mémoire. Forme de réalisation 2 La figure 8 est le schéma d'un circuit de cellules de mémoire fictives spécifiques situé dans un dispositif de mémoire dynamique conformément à une seconde forme 10 de réalisation de la présente invention, dans laquelle les références T 4 et T 5 désignent des transistors MOSFET à canal n de lecture et 2 VCC désigne une ligne d'alimentation qui applique un potentiel égal à la moitié de la tension Vcc de la source d'alimentation en énergie. Un circuit de court-circuit, qui est constitué par les transistors MOSFET T 4, T 5,est utilisé pour court-circuiter les cellules fictives D 51 et D 52, et par les condensateurs Cl et C 2 situés dans les cellules de mémoire fictives, a été agencé, conformément à la présente forme de 20 réalisation, de manière que la mémoire puisse être mise en marche à froid Un amplificateur de lecture (non représenté) est formé de la même manière que celui de la première forme de réalisation, de telle sorte que l'on peut se reporter aux figures 3 et 4 pour les détails concernant l'amplificateur 25 de lecture et le chronogramme. On va décrire ci-après le fonctionnement de la mémoire conforme à la présente invention en référence à ces figures Cependant le fonctionnement de cette forme de réalisation est presque le même que celle de la première for30 me de réalisation et c'est pourquoi on ne décrira de façon détaillée que les différences de fonctionnement Lorsque le circuit de la source d'alimentation en énergie est fermé, une tension est appliquée depuis la ligne d'alimentation délivrant i -;Vcc auxcondensateurs fictifs C 1, C 2 par l'intermédiaire de deux transistors MOSFET S 2 pars de court-circuits T 4 et T 5. deux transistors MOSFET séparés de court-circuits T 4 et T 5. L'opération de lecture est déclenchée en synchronisme avec la retombée du signal RAS Lors de la seconde opération de lecture et des opérations de lecture ultérieures, une charge électrique égale à la charge préchargée à 2 Vc a déjà été stockée dans les condensateurs fictifs Cl et C 2 de la figure 2, par suite de l'opération de lecture précédente C'est pourquoi en réalité aucun courant ne circule vers ces condensateurs à partir de la ligne d'alimentation délivrant 2 Vcc-. 2 CC' La tension de -Vcc délivrée à la ligne d'ai 2 CC limentation fournissant -Vcc est formée par un circuit générateur de tension non représenté, qui reçoit la tension VCC de la source d'alimentation en énergie. Bien qu'il ne faille y voir aucune limita15 tion particulière, le circuit générateur de tension est formé sur le substrat semiconducteur ainsi que les différents circuits décrits en référence à la forme de réalisation de la figure 1, de manière à empêcher un accroissement du nombre des bornes extérieures de la mémoire Le circuit générateur de tension peut être constitué par exemple par un diviseur de tension qui se compose d'éléments de résistance raccordés en série entre la borne de la source d'alimentation en énergie et la borne de masse, et d'un circuit convertisseur d'impédance constitué par un transistor MOSFET monté en source sui25 veuse et qui reçoit le signal de sortie du diviseur de tension. Lorsqu'une impédance de sortie suffisamment faible est requise pour le circuit générateur de tension, la taille du transistor MOSFET constituant le circuit convertisseur d'impédance doit être accrue de façon correspondante. Conformément à cette forme de réalisation, le niveau de précharge V Cc requis pour les cycles usuels de fonctionnement de la mémoire est obtenu essentiellement par court-circuitage des condensateurs fictifs Cl et C 2 et par des transistors MOSFET T 4 et T 5 Pendant les cycles usuels 35 de fonctionnement de la mémoire, le circuit générateur de tension ne doit par conséquent délivrer presqu'auc Une alimentation de commande Le circuit générateur de tension doit posséder une puissance de commande suffisante pour précharger les condensateurs fictifs au niveau Vcc pendant un interval5 le de temps relativement long entre le moment o le circuit de la source d'alimentation en énergie est fermé et le moment o la mémoire commence à fonctionner,de sorte que le circuit générateur de tension peut posséder une impédance de sortie relativement élevée En d'autres termes le transistor MOSFET 10 du circuit générateur de tension doit seulement posséder des dimensions relativement réduites. La figure 9 est une vue en plan de la configuration des cellules fictives, qui correspond à la figure 8 et dans lequel les chiffres de référence 1 à 7 désignent les 15 mêmes composants que ceux de la figure 3, et la référence 8 désigne une couche de diffusion ou couche diffusée qui agit en tant que câblage semiconducteur pour l'alimentation de la tension VccSur la figure 9, une région active 5 compor20 te une configuration telle que repéré par les lignes formées de tirets Des couches de silicium polycristallin 7 a et 7 b situées à un second niveau sont alimentées par le signal Odc de court-circuit des cellules fictives Les couches de silicium polycristallin 3 a et 3 b situées au premier niveau ne 25 sont pas formées sur la surface semiconductrice entre les couches de silicium polycristallin 7 a et 7 b de sorte que la couche semiconductrice de type N 8 est formée dans la région active 5 à la surface du substrat semiconducteur. Conformément à cette forme de réalisation, 30 les couches en aluminium 4 a, 4 b qui constituent les lignes de transmission de bits, sont continues à partir des couches en aluminium constituant les lignes de transmission de bits d'un réseau de mémoire (non représenté), et sont disposées selon un réseau possédant le même pas que celui de ces cou35 ches d'aluminium Comme cela est représenté sur la figure 9, les parties principales des condensateurs fictifs C 1 et C 2 possèdent une configuration ressemblant à la base d'un terrain de base-ball La configuration ou structure de ces parties principales est essentiellement la même et possède les 5 mmaes dimensions que celles des cellules de mémoire qui ne sont pas représentées. Effets Etant donné que les deux cellules fictives de taille complète raccordées auxlignes de transmission de bits complémentaires sont courtcircuitées, chaque condensateur de mémoire et chaque condensateur fictif peuvent être formes avec des tailles identiques C'est pourquoi toute erreur de capacité entre les deux condensateurs peut être réduite, indépendamment des variations intervenant dans le pro15 cédé de fabrication, si bien qu'il est possible de réaliser un dispositif de mémoire possédant une taille plus petite. La charge électrique stockée dans le condensateur de la cellule fictive pendant l'opération de lecture précédente est utilisée pour l'opération de précharge interve0 nant lors de l'opération suivante de lecture C'est pourquoi ce dispositif de mémoire consomme moins d'énergie que les dispositifs de mémoire, dans lesquels les lignes de transmission de bits sont préchargées à un niveau Vcc de manière à lire les données, puis les cellules de mémoire fictivessont toutes déchargées à un niveau 'Vcc 2 CC L' amplificateur de lecture répond sans retard étant donné que les lignes de transmission de bits sont préchargées à VCC' Par conséquent les données peuvent être lues à une vitesse plus grande que dans les dispositifs de mémoire dans lesquels les lignes de transmission de bits sont préchargées à I Vcc Etant donné que la cellule de mémoire et les cellules fictives possèdent essentiellement les mêmes dimensions, il est possible de déterminer une dimension type mini35 mum en utilisant les cellules de mémoire en tant que référence et l'on peut concevoir aisément une mémoire possédant un degré élevé d'intégration En d'autres termes, lorsque l'on utilise les cellules fictives de demi-taille et que l'on essaie d'obtenir des cellules fictives possédant une taille 5 analogue à celle des cellules de mémoire, la taille minimum est déterminée par les cellules fictivesC'est pourquoi les cellules de mémoire doivent posséder une taille importante, ce qui réduit le degré d'intégration La forme des cellules fictives est habituellement réglée à une taille minimum iden10 tique à la taille que l'on peut utiliser pour les cellules de mémoire En dépit de ce fait, il est très difficile d'obtenir, pendant le procédé de fabrication, les mêmes variations que celles affectant les cellules de mémoire. Etant donné que la capacité des cellules 15 fictives varie seulement légèrement, c'est-à-dire que toute différence de capacité par rapport à une cellule de mémoire est faible, il n'est pas besoin de prévoir une marge pour compenser des erreurs C'est pourquoi les données peuvent être lues à grande vitesse. Aucun intervalle de temps supplémentaire n'est requis étant donné que les cellules fictives de taille complète sont préchargées pendant la restauration ou régénération des cellules de mémoire qui sont au niveau " 1 ", c'està-dire que deux cellules fictives sont court-circuitées et 25 qu'une demi-charge est distribuée pendant la régénération des cellules de mémoire qui conserve un bit de données " 1 " C'est pourquoi il est possible de réaliser un dispositif de mémoire qui lit les données à grande vitesse. i Etant donné que la tension Vcc est toujours 30 appliquée aux cellules fictives, aucun cycle supplémentaire de lecture (cycle fictif) initialisant les cellules fictives n'est requis lorsque le circuit de la source d'alimentation en énergie est fermé, si bien que ce dispositif de mémoire dynamique fonctionne normalement et que le circuit de la 35 source d'alimentation en énergie est fermé. Les deux condensateurs fictifs accouplés aux couples de lignes de transmission de bits supplémentaires sont court-circuités de manière à former le niveau de préchar1 ge =Vcc, si bien que pendant les opérations effectives de lecture (le second cycle et les cycles ultérieurs de lecture après que le circuit de la source d'alimentation en énergie a été fermé), presqu'aucun courant n'aboutit à la ligne d'ali1 mentation délivrant 1 Vcc C'est pourquoi les surfaces occupées par le circuit d'alimentation et par son câblage peuvent être 10 réduites Pour les mêmes raisons, presqu'aucun courant ne circule pour régler les conditions initiales des cellules fictives, si bien que le dispositif de mémoire est exempt du problème de variations de potentiel dans la ligne de la source d'alimentation en énergie sous l'effet de courants inter15 mittents. Comme cela est représenté sur la figure 9, la configuration ou structure des cellules fictives peut être rendue presque identique à celle des cellules de mémoire de manière à réduire au minimum les variations intervenant lors 20 du processus de fabrication Dans la forme de réalisation de la figure 5, les cellules fictives correspondantes sont agencées en oblique pour des raisons d'agencement et de configuration, de sorte que leur forme est notablement différente de celle des cellules de mémoire. La présente invention a été décrite précédemment de façon détaillée en se reportant à des formes de réalisation Cependant la présente invention n'est en aucune manière limitée à de telles formes de réalisation et peut au contraire faire l'objet de variantes ou de modifications fai30 sant partie du cadre de l'invention Par exemple, l'invention peut être appliquée à une mémoire dynamique du type dans laquelle des gorges ou sillons sont formées dans les cellules de manière à utiliser la capacité MOS des surfaces latérales desdits sillons Afin de s'assurer que le dispositif de mémoi35 re n'est pas affecté par une quelconque variation lors du procédé de fabrication, il est souhaitable que les condensateurs Cl et C 2 situés dans chaque cellule fictive possèdent la même structure que le condensateur CM situé dans la cellule de mémoire correspondante Par exemple tous ces conden5 sateurs pourraient être des condensateurs MOS. La définition précédente a porté sur des formes de réalisation qui étaient adaptées à une mémoire dynamique à semiconducteurs MOS, en tant que base de réalisation de la présente invention Cependant la présente inven10 tion ne s'y trouve en aucune manière limitée et peut être appliquée par exemple à des filtres à condensateurs commutés. La présente invention peut être adaptée au moins à des dispositifs dans lesquels plusieurs condensateurs sont raccordés ensemble pour régler les conditions initiales de fonctionne15 ment. REVENDICATIONS 1 Mémoire dynamique caractérisée en ce qu'elle comporte: un couple formé d'une première et d'une seconde 5 lignes de transmission de bits (BL 1,BL 1) qui s'étendent parallèlement l'une à l'autre sur un substrat semiconducteur, une pluralité de cellules de mémoires (ML 1,o) raccordéesauxdites première et seconde lignes de transmission de bits et dont chacune est munie d'un condensateur qui mémo10 rise les données sous la forme d'une charge électrique, des première et seconde lignes de transmission de mots fictives (DWLI, DWL 2), qui s'étendent sur ledit substrat semiconducteur suivant une direction intersectant lesdites première et seconde lignes de transmission de bits, l'une des15 dites première et seconde lignes de transmission de mots étant sélectionnée selon un cadencement qui est essentiellement identique au cadencement servant à la sélection d'une cellule de mémoire d'une pluralité de cellules de mémoire, tandis que l'autre ligne de transmission de mots fictive est sélectionnée 20 après ladite première ligne de transmisssion de mots fictive a été sélectionnée, un premier et un second condensateurs (C 1 VC 2) prévu entre ladite première ligne de transmission de mots fictive et ladite seconde ligne de transmission de mots fictive, un premier clément de commutation (T 1) disposé entre ladite première ligne de transmission de bits (BL 1) et ledit premier condensateur (Cl) et dont l'opération de commutation est commandée par ladite première ligne de transmission de mots fictive, un second élément de commutation (T 2) disposé entre ladite seconde ligne de transmission de bits et ledit second condensateur (C 2) et dont l'opération est commandée par ladite seconde ligne de transmission fictive, et un troisième élément de commutation (T 3) placé sur ledit substrat semiconducteur entre ledit premier conden- sateur (C) et ledit second condensateur (C 2) et qui est branché entre lesdits premier et second éléments de commutation (T 1,T 2) de manière à court-circuiter ledit premier condensateur et ledit second condensateur lorsqu'il est placé à l'état conducteur. 2 Mémoire dynamique selon la revendication 1, caractérisée en ce que lesdits condensateurs situés dans lesdites cellules de mémoire et lesdits premier et second condensateurs (C 1,C 2) possèdent des capacités qui sont essentiellement 10 identiques les unes aux autres. 3 Mémoire dynamique selon la revendication 2, caractérisée en ce qu'il est prévu un amplificateur (SA) servant à produire un potentiel d'un niveau complémentaire, qui peut être enregistré dans lesdits premier et second con15 densateurs (C 1,C 2) lorsque lesdites première et seconde lignes de transmission de mots fictives (DWL 1,DWL 2) sont sélectionnées, et que ledit troisième élément de commutation (T 3) est placé à l'état conducteur une fois que ledit amplificateur a fonctionné. 4 Dispositif de mémoire caractérisé en ce qu'il comporte: des premier et second condensateurs (C 1,C 2), entre les électrodes de chacun desquels se trouve appliquée une première tension de référence pendant une première période en vue de réaliser le stockage d'une charge électrique de référence à l'intérieur d'un tel condensateur, un premier élément de commutation (T 1) branché en série avec ledit premier condensateur (C 1) et qui est placé à l'état conducteur pendant une seconde période venant à la suite de ladite première période et qui reste à l'état conducteur pendant une troisième période s'étendant après la fin de ladite seconde période, un premier noeud (BL 1) qui, lorsque ledit premier élément de commutation est placé à l'état conducteur pendant ladite seconde période, reçoit un premier potentiel de référence correspondant à ladite charge électrique de référence délivrée par ledit premier condensateur, un second noeud (BL-1) qui constitue un couple avec ledit premier noeud (BL 1) et auquel est appliqué un po5 tentiel qui doit être détecté pendant au moins ladite seconde période, un premier circuit (ST 1,) qui applique des potentiels possédant des niveaux complémentaires audit premier noeud et audit second noeud pendant ladite torisième période, 10 un second élément de commutation (T 2) qui esr raccordé en série avec ledit second noeud et avec ledit second condensateur (C 1) et qui est placé à l'état conducteur pendant ladite troisième période, un troisième noeud auquel est appliquée une ten15 sion de référence qui est essentiellement égale à ladite première tension de référence, et un élément de commutation qui est prévu entre lesdits premier et second condensateurs et ledit troisième noeud et qui raccorde lesdits premier et second condensateurs audit 20 troisième noeud pendant la quatrième période à la fin de ladite troisième période, les tensions entre lesdites électrodes desdits premier et second condensateurs étant réglées à la valeur de ladite première tension de référence sous l'effet du fonctionnement du circuit de commutation. 5 Dispositif de mémoire suivant la revendication 4, caractérisé en ce que il est prévu un circuit de précharge (PC 1) servant à précharger lesdits premier et second noeuds au même potentiel pendant ladite première période. 6 Mémoire dynamicue selon la revendication 5, caracté30 risée en ce que ledit premier élément de commutation est prévu entre ledit premier noeud et ledit premier commutateur et ledit second élément de commutation est prévu entre ledit second noeud et ledit second condensateur. 7 Mémoire dynamique selon la revendication 6, carac35 térisée en ce que ledit premier condensateur et ledit second condensateur possèdent les capacités qui sont essentiellement identiques. 8 Mémoire dynamique selon la revendication 5, caractérisée en ce qu'il est prévu une pluralité de cellules de mémoire (ML 1,) dont chacune est constituée par un troisième condensateur (CM) et par un troisième élément de commutation (QM) branché entre ledit troisième condensateur et ledit second noeud, un potentiel devant être détecté étant appliqué audit second noeud à partir de ladite cellule de mé10 moire. 9 Cellule de mémoire dynamique selon la revendication 8, caractérisée en ce que ledit premier circuit est constitué par un amplificateur de détection (SA 1,) qui amplifie la différence de potentiel entre ledit potentiel qui doit être détecté et ledit premier potentiel de référence qui est appliqué audit premier second noeud. Mémoire dynamique selon la revendication 9, caractérisée en ce que lesdits premier, second et troisième condensateurs possèdent des capacités qui sont essentiellement 20 identiques. 11 Mémoire dynamique selon la revendication 9, caractérisée en ce que lesdits premier, second et troisième éléments de commutation sont constitués par des transistors à effet de champ à grille isolée. 12 Mémoire dynamique selon la revendication 9, caractérisée en ce que ledit circuit de commutation comporte un quatrième élément de commutation monté entre ledit premier condensateur et ledit troisième noeud et un cinquième élément de commutation prévue entre ledit second condensateur et ledit 30 troisième noeud. 13 Mémoire dynamique selon la revendication 12, caractérisée en ce que ledit circuit de précharge (PC 1) comporte un sixième élément de commutation (T 12) prévu entre une borne formant sous alimentation en énergie et ledit pre35 mier noeud, et un septième élément de commutation (T 14) prévu entre ladite borne formant source d'alimentation en énergie et ledit second noeud. 14 Mémoire dynamique selon la revendication 13, caractérisée en ce que ledit circuit de précharge (PC 1,) comporte un huitième élément de commutation (T 10) prévu entre ledit premier noeud et ledit second noeud. Mémoire dynamique selon la revendication 12, caractérisée en ce qu'un circuit de régénération active (AR 1,) est raccordé entre ledit premier noeud et ledit second noeud. 10 16 Mémoire dynamique caractérisée en ce qu'elle comporte: un couple de première et seconde lignes de transmission de bits (BL 1 IB-1) qui s'étendent parallèlement l'une à l'autre sur un substrat semiconducteur, une pluralité de cellules de mémoire (ML 1,,) raccordées auxdites première et seconde lignes de transmission de bits et dont chacune est munie d'un condensateur de stockage qui mémorise les données sous la forme d'une charge électrique, des première et seconde lignes de sélection (DWL 1, DWL 2) qui s'étendent sur ledit substrat semiconducteur suivant une direction intersectant lesdites première et seconde ligne de transmission de bits,l'une desdites première et seconde lignes de sélection atteignant un niveau selon un cadencement qui est essentiellement identique au cadencement servant à sélectionner une cellule de mémoire faisant partie de ladite pluralité de cellules de mémoire, tandis que l'autre ligne de sélection est sélectionnée après que ladite première ligne de sélection a été sélectionnée, une ligne délivrant un potentiel de référence et qui est prévue sur ledit substrat semiconducteur entre ladite première ligne de sélection et ladite seconde ligne de sélection (DWL 1,DWL 2) et à laauelle est appliqué un potentiel de référence qui est supérieur au potentiel de masse du circuit mais est inférieur au potentiel de la source d'alimentation en énergie dudit circuit, un premier condensateur (C 1) prévu sur ledit substrat semiconducteur entre ladite première ligne de sélection (DWL 1) et ladite ligne délivrant le potentiel de réfé5 rence, un second condensateur (C 1) prévu sur ledit substrat semiconducteur entre ladite seconde ligne de sélection (DWL 2) et ladite ligne délivrant le potentiel de référence, un premier élément de commutation (T 1) prévu en10 tre ladite première ligne de transimission de bits (BL 1) et une première électrode dudit premier condensateur (Cl et dont l'opération de commutation est commandée par ladite première ligne de sélection (DWL 1), un second élément de commutation (T 2) prévu entre 15 ladite seconde ligne de transmission de bits (BL 1) et une première électrode dudit second condensateur (C 2) et dont l'opération de commutation est commandée par ladite seconde ligne de sélection, -.un troisième élémènt de commutation (T 4) prévu 20 entre ladite première électrode et le premier condensateur (C 1) et ladite ligne appliquant le potentiel de référence, et un quatrième élément de commutation (T 5) prévu entre ladite première électrode dudit second condensateur (C 2) et ladite ligne délivrant le potentiel de référence et dont l'opération de commutation est commandée en synchronisme avec celle dudit troisième élément de commutation.