FR 2559973 A1 19850823 FR 8402419 A 19840217 CIRCUIT AMPLIFICATEUP ANTIPHASE ET PROCEDE DE REALISATION D'IJ! TEL CIRCUIT L'invention concerne un circuit amplificateur antiphase, comprenant au moins un étaqe amplificateur différentiel, et trouve son application dans la réalisation d'étages d'entrée pour les circuits hyperfréquences tels que les amplificateurs "PUSH-PI)LL" ou les doubleurs ou tripleurs de fréquence en bande X, c'est-à-dire entre 8 et 12,4 GHz. Un amplificateur antiphase permet à partir d'un signal d'entrée hyperfréquence d'obtenir deux signaux de sortie amplifiés et de même module d'une part, et dont les phases sont en opposition d'autre part. Un tel circuit peut être appelé "Balun actif" (de l'anglais BALanced-UNbalanced) et peut remplacer l'anneau 1800 réalisé en technologie hybride habituellement utilisé comme étage d'entrée dans de telles applications hyperfréquences. Les avantages de l'amplificateur antiphase sur l'anneau hybride sont dus au fait que le premier est capable de procurer un gain entre les deux signaux de sortie et le signal d'entrée, qu'il fournit une meilleure précision sur le déphasage et que, selon le procédé de réalisation mis en oeuvre, il peut être entièrement intégrable. Un tel amplificateur antiphase est connu de l'art antérieur par la publication de Vladimir Sokolov et Ralph E. Williams dans "1980 IEEE" intitulée "Development of GaAs Monolithic Power Amplifiers in X-Band". Ce document décrit un dispositif d'amplificateur antiphase composé de trois transistors, d'inductances et de capacités formant un étage différentiel et une contre-réaction source de courant. Ce document fournit en outre un procédé de réalisation de ce dispositif, selon lequel, ce dernier est monolithiquement intégré sur un substrat en arséniure de gallium~(GaAs). Mais la structure de ce circuit semble avoir été déterminée empiriquement à partir d'un schéma connu et décrit par S. Seely dans "Electron Tube Circuits" chez MacGraw-Hill en 1958 (pages 519-520) mettant en oeuvre des tubes électroniques. La publication de V. Sokolov et R.E. Williams ne permet donc de définir ni les éléments du circuit qui ont la fonction d fournir t'equilibrae des zains sur chacune des voies ainsi que la précision sur le déphasage, ni ceux qui ont la fonction de fournir le gain entre les sorties et t'entrée. Or le circuit décrit ne procure que des résultats médiocres. La précision sur te déphasage, qui est de +200 autour de 1800 est très faible. La fréquence de fonctionnement, située entre 6,5 et 9 GHz, est trop basse pour Les applications en bande X envisaqées. Et, sur cette bande de fréquence, l'écart de gain entre les deux voies de sortie étant de +0,75 dB, le gain est de 3 dB à 8 GHz, ce qui représente un trop faible gain. L'ensemble de ces résultats ne permet donc pas un fonctionnement correct de ce circuit en déphaseur, et la publication citée n'enseigne ni quelle voie de recherche doit être suivie pour obtenir une amélioration des caractéristiques d'un tel circuit, ni quels éléments du circuit doivent être modifiés pour obtenir l'adaptation. C'est pourquoi la présente invention vise à pallier ces inconvénients en proposant un circuit amplificateur antiphase tel que défini dans Le préambule, remarquable en ce qu'il forme ainsi un circuit à deux branches composées l'une et t'autre de transistors appariés entre chaque branche et de réseaux d'adaptation, ces deux branches constituant respectivement deux quadripoles Q1 et Q2 actifs symétriques, reliés par une impédance de couplage ZC placée dans Leur plan de symétrie, dont le premier Q1 reçoit le signal d'entrée hyperfréquence E et fournit Le premier signal de sortie S1, et dont le second Q2 chargé sur une im pédance Z3 choisie de manière à conserver La symétrie des deux quadripoles fournit Le second signal de sortie S2 de même module que S1 et en opposition de phase avec ce dernier, en ce que L'impédance de couplaqe ZC est déterminée par un procédé mathématique dit calcul matriciel de répartition, basé sur Le fait que ce système de deux quadripoles Q1 et Q2 symétriques est La superposition en mode global, d'une part d'un quadripole Qp chargé sur une impédance 2 Z0, en mode pair, le plan de symétrie du système étant alors un circuit ouvert, et d'autre part d'un quadripole 0lMP' en mode impair, le plan de symétrie du système étant alors un court-circuit, calcul egalement basé sur te fait que, Ap étant le gain du système en mode pair et AIMp etant le gain du système en mode impair, la condition pour obtenir les deux ondes de sortie 51 et S2 en opposition de phase est que Le gain Ap soit nul ou negligeable, et en ce que la topologie des circuits d'adaptation est déterminée par ce même calcul en outre basé sur le fait que la condition pour obtenir le gain optimal entre les deux voies de sortie du système et son entrée est que le qain AIMp soit maximal. Dans ces conditions, Le problème technique posé par l'obten- tion d'une grande précision sur le déphasage et d'un gain identique sur chacune des deux voies est résolu par le choix d'une valeur appropriée de l'impédance de couplage des quadripoles Q1 et Q2' tandis que le problème technique posé par l'obtention d'un gain élevé entre les sorties et l'entrée du système est résolu par le choix, pour ces mêmes quadripoles, de topologiesd'adaptation appropriées. Dans une première réalisation, ce circuit amplificateur antiphase est remarquable en ce que Les transistors des étages différentiels sont couplés par des impédances dites de contre-réaction constituées par des éléments à constantes réparties, tels que des Lignes de transmission, dont les caractéristiques sont calculées pour répondre aux conditions imposées à l'impédance de couplage Z0. Dans cette première réalisation, ce circuit peut également être remarquable en ce qu'il comprend un réseau d'adaptation d'entrée, un réseau d'adaptation de sortie et éventuellement un ou plusieurs réseaux intermédiaires servant à relier les étages différentiels entre eux, ces réseaux étant constitués d'éléments à constantes réparties, tels que des lignes de transmission dont les caractéristiques sont calculées pour répondre aux conditions imposées aux circuits d'adaptation des quadripoles Q1 et Q2. Dans cette même première réalisation, ce circuit peut être aussi remarquable en ce qu'il comprend deux étages amplificateurs différentiels dont chaque branche est reliée respectivement par l'une des branches symétriques d'un réseau intermédiaire. Un circuit amplificateur antiphase à deux étages différentiels selon cette première réalisation de l'invention peut être remarquable en ce que le premier étage amplificateur différentiel est constitué de deux transistors à effet de champ à barrière Schottky appariés T1 et T2 dont les sources couplées sont reliées à l'impédance de contre-réaction réalisée par deux lignes court-circuitées L'1 et L"t identiques, dont les grilles respectives sont commandées à travers deux branches symétriques l'une de l'autre du réseau d'adaptation d'entrée par le signal d'entrée E en ce qui concerne T1, et par le signal de référence issu de l'impédance de charge Z3 constituée par la résistance R2 en ce qui concerne T2, en ce que le second étage amplificateur différentiel est constitué de deux transistors à effet de champ à barrière Schottky appariés T3 et T4 dont les sources couplées sont reliées à l'impédance de contre-réaction réalisée par deux lignes court-circuitées L'2 et L"2 identiques, dont les grilles respectives sont commandées à travers deux branches symétriques l'une de L'autre d'un réseau intermédiaire par les signaux issus respectivement des drains des transistors T1 et T2 du premier étage, dont les drains respectifs fournissent, par l'inter médiaire d'un réseau de sortie, les signaux de sortie 51 et 52 de même module amplifié par rapport au signal d'entrée E et en opposition de phase Ce circuit peut être également remarquable en ce que d'abord, La première des deux branches symétriques du réseau d'adaptation d'entrée est constituée par une ligne court-circuitée La à travers Laquelle se fait l'alimentation de grille du. transistor T1 du premier étage, et par deux lignes de transmission, en série, L3 et L7, l'une des extrémités de L3 étant reliée à l'entrée E de L'amplificateur paraphasé et à la ligne L1, et l'autre extrémité de L3 commune à une des extrémités de L7 étant reliée à une ligne ouverte L5, la seconde extrémité de L7 étant reliée à La grille du transistor T1, tandis que La seconde de ces branches est constituée par Les Lignes L2, L4, L6 et L8 dont les caractéristiques et Le montage sont identiques respectivement aux lignes L1, L3, L5 et L7 de la première branche, l'extrémité commune des lignes L2 et L4 étant reliée à La résistance de charge R2 et La seconde extrémité de L8 étant reliée à La grille du transistor T2, en ce que ensuite, la première branche du réseau infermédiàire qui relie le drain du transistor T1 à La grille du transistor T3 est constituée par une ligne court-circuitée L11 permettant l'alimentation du drain de T1 et une ligne court-circuitée L17 permettant L'alimentation de la grille de T3, par deux lignes de transmission L13 et L15 supportant La capacité d'isolation en continu C1, par une Ligne de transmission Lg dont une extrémité est reliée au drain de T1 et L'autre extrémité est reliée à L11 et L13, et par une Ligne de transmission L19 dont une extrémité est reliée à la grille du transistor T3 et L'autre extrémité est reliée à L17 et L15, tandis que La seconde branche de ce réseau interdiaire est constituée par les lignes L10, L12, L14, L 16' L18 et la capacité C2 dont les caractéristiques et le montage sont identiques respectivement à ceux des lignes L9, L11, L13, L15, L17 et C1, et en ce que enfin le réseau de sortie est constitué par deux lignes de transmission montées en série L21 et L25 entre le drain du tranistor T3 et la sortie 51 par deux lignes de transmission montées en série L22 et L26 entre le drain du transistor T4 et la sortie 52' par deux lignes de transmission montées en série L23 et L24 entre L'extrémité commune de 21 et L25 et l'extrémité commune de L22 et L26 et par une ligne ouverte L'3 montée au point commun entre L23 et L24. Dans une seconde réalisation, l'amplificateur antiphase selon la présente invention est remarquable en ce que Les transistors des étages différentiels sont couplés par des impédances dites de contre-réaction, constituées par des éléments localisés, tels que des inductances et des capacités dont les valeurs sont calculées pour répondre aux conditions imposées à l'impédance de couplage Z0. Dans cette seconde réalisation, ce circuit peut être remarquable en ce qu'il comprend un réseau d'adaptation d'entrée, un réseau d'adaptation de sortie et éventuellement un ou plusieurs réseaux intermédiaires, constitués d'éléments localisés tels que des inductances et des capacités, dont les valeurs sont calculées pour répondre aux conditions imposées aux circuits d'adaptation des quadripoles Q1 et Q2. Dans cette seconde réalisation, ce circuit peut être remarquable en ce qu'il comprend un seul étage amplificateur différentiel. Un circuit amplificateur antiphase à un étage selon cette seconde réalisation est remarquable en ce que cet étage différentiel est constitué de deux transistors à effet de champ à barrière Schottky appariés T1 et T2, d'une impédance de contre-réaction réalisée par deux capacités C'1 et C" et par deux inductances L'1 et L"1, disposées en parallèle et symétriquement les unes par rapport aux autres entre les grilles couplées des transistors et la masse, transistors dont les grilles respectives sont commandées à travers le réseau d'adaptation d'entrée, par le signal d'entrée hyperfréquence E en ce qui concerne T1, et par le signal de référence issu de l'impédance de charge Z3 en ce qui concerne T2. Ce circuit peut également être remarquable en ce que le transistor T1 reçoit le signal d'entrée hyperfréquence à travers le réseau d'adaptation d'ertrée formé à'une inductance L2 disposée entre l'entrée E reliée à la grille de T1, et la masse, e ce que l'impédance de charqe Z3 est constituée d'une inductance L5 montée en série avec une capacité C3 entre La grille de T2 et la masse et en ce que le circuit d'adaptation de sortie est formé de deux inductances L3 et L4 montées en série entre les drains respectifs de T1 et T2, une capacité C2 étant disposée entre les extrémités communes de L3 et L4 et la masse, et, se trouvant ainsi dans le plan de symétrie du système, étant calculée de manière à part ici per à l'amélioration de la réjection du mode pair, les sorties S1 et étant disponibles respectivement sur les drains de T1 et T2. Un procédé de réalisation d'un circuit amplificateur antiphase selon l'une et l'autre des deux variantes proposées est remarquable en ce que chaque couple de transistors appariés constituant chaque étage différentiel est formé par un transistor double composé de deux cellules qui présentent chacune une structure interdigitée à six doits de grille de 1 un de longueur et 100 un de largeur, ce transistor étant réalisé en arséniure de gallium. Un procédé de réalisation applicable à la première réalisation de l'amplificateur antiphase est remarquable en ce que l'ensemble des lignes de transmission et des capacités formant les circuits d'adaptation d'entrée sortie et intermédiaire est réalisé en technoloqie couche mince sur un substrat en alumine, d'épaisseur 250 pm par exemple: Un procédé de réalisation applicable à la seconde réalisation de L'amplificateur antiphase est remarquable en ce que l'ensemble des éléments localisés formant les circuits d'adaptation d'entrée, de sortie et intermédiaire est monolithiquement intégré sur un substrat en arséniure de gallium avec les transistors. Dans ces conditions une excellente précision sur le déphasaqe et sur l'équilibrage du gain entre chaque voie de sortie est obtenue, ainsi qu'un gain amélioré. De plus la seconde réalisation de l'amplificateur antiphase est entièrement intégrable. La description suivante, en se référant aux figures annexées fera mieux comprendre comment l'invention est réalisée. La figure 1 représente le schéma équivalent de l'amplifica- teur antiphase conformément à la présente invention. La figure 2 représente le schéma selon lequel l'amplificateur antiphase se décompose en mode pair d'une part, en mode impair d'autre part, conformément à la présente invention. La figure 3 représente un tel amplificateur antiphase réalisé à l'aide de transistors à effet de champ et de lignes de transmiss ion. La figure 4 représente un amplificateur antiphase selon l'invention réalisé à l'aide de transistors à effet de champ, dtinduc- tances et de capacités. La figure 5 représente un transistor double, vu du dessus tel qu'utilisé dans les procédés proposés pour la réalisation d'un amplificateur antiphase selon l'invention. Tel que représenté sur la figure i, l'amplificateur antiphase selon l'invention est formé d'un premier quadripole Q1 dont la porte 1 reçoit une onde al et réfléchit une onde b1, et dont la porte 2 reçoit une onde a2 et réfléchit une onde b2. il est formé en outre du second quadripole Q2' symétrique du premier, dont la porte 3 reçoit l'on- de a3 et réfléchit l'onde b3, et dont la porte 4 reçoit l'onde a4 et réfléchit L'onde b4. Ces deux quadripoles Q1 et Q2 sont couplés par une impédance ZC située dans Le plan de symétrie. Sur le plan pratique, sur La porte 1 est appliquée L'entrée E du système, la borne 2 fournissant la première sortie S1. Sur la porte 3 est appliquée une impédance notée Z3 permettant de conserver La symétrie des quadripôles Q1 et Q2. La porte 3 fournit La seconde sortie Les autres portes des quadripoles Q1 et Q2 sont portés à La masse et non représentées. Les sorties 51 et 52 doivent présenter un module amplifié par rapport à celui de l'entrée E et un déphasage de 1800 entre elles. Le problème ainsi posé peut être résolu par une méthode de calcul qui utilise Les matrices de répartition, l'amplificateur étant alors considéré comme un octopote actif symétrique. Ces calculs auront pour résultats de déterminer les différents éléments du dispositif. On pourra à ce sujet se reporter à L'article intitulé "Caractérisation automatique en hyperfréquence dû transistor à effet de champ" de M. BINET et alibi dans ACTA ELECTRONICA 23, 2, 1980 (p. 137-149). L'ana lyse peut être faite en considérant que le système défini plus haut est la superposition de deux nouveaux quadripoles Qp et OIMp tels que représentés figure 2.Le quadripole Op apparat en mode pair, c'est-à-dire lorsque les bornes 1 et 3 sont excitées par des ondes a1p et a3p de même module et en phase, ce qui se traduit par a1p = a3p a2p = a4p b1p = b3p b2p = b4p Pour ce mode pair, Le plan de symétrie est alors un circuit ouvert et l'impédance de couplage est 2ZC. Le quadripole QIMP (fig. 2b) apparaît en mode impair, c'est-à-dire lorsque les bornes 1 et 3 sont excites par des ondes a1 IMP et a3 IMP de même module mais en opposition de phase, ce qui se traduit par : a3 IMP = -a1 IMP a4 IMP = -a2 IMP b3 IMP = -b1 IMP b4 IMP = -b2 IMP Pour ce mode impair, le plan de symétrie est un court-circuit. En désignant par (SIMp) la matrice du quadripole en mode impair, par (Sp) la matrice du quadripole en mode pair, par (aIMP) et (bIMP) Les matrices respectives des ondes incidentes et des ondes réf lé- chies en mode impair, par (ap) et (bp) les matrices respectives des ondes incidentes et des ondes réfléchies en mode pair, les relations suivantes peuvent être écrites pour le mode impair (bIMP) = (sIMP) (aIMP) pour Le mode pair (bp) = (Sp) (ap) Par superposition du quadripole Qp et du quadripole QIMP, on peut obtenir la matrice S caractérisant l'octopole primitif Sp + SIMP Sp - SIMP S = # # Sp - SIM Sp + SIMP Par L'étude du mode global, les équations des ondes de sorties b2 et b4 sont obtenues dans lesquelles A "IP est le gain en mode impair et Ap est le gain en mode pair. La condition pour obtenir les deux-ondes de sorties b2 = -b4 c'est-a-dire en opposition de phase, est que Ap O c'est-à-dire que l'on ait réjection du mode pair. Dans ces conditions la première étape de la conception c'est-à-dire la première étape de ta détermination de la topologie des circuits constituant l'amplificateur antiphase consiste en la détermination de l'impédance de couplage Z0. Sa valeur optimale est celle qui rend Ap minimal. La seconde étape est l'étude de l'adaptation. La réjection du mode pair n'est parfaite qu'en théorie. Dans la pratique de la réalisation d'un circuit réel, elle ne l'est pas. Il faut donc, pour obtenir au mieux l'égalité des gains sur chacune des voies de sortie, adapter le quadripole en mode impair et le désadapter en mode pair. Or on a pu constater l'importance de l'impédance de couplage, son importance résultant du fait qu'elle se trouve dans le plan de symétrie des quadripoles Q1 et Q2. On en déduit l'importance de tous les éléments placés dans le plan de symétrie du circuit d'adaptation de l'amplificateur. Or,on a vu que l'impédance de couplage ZC fait partie du quadripole Qp en mode pair, alors qu'elle est absente du quadripole QlMp en mode impair. Il est par conséquent intéressant de conférer une propriété analogue aux éléments des circuits d'adaptation. Les circuits d'adaptation des deux modes seront donc différents. Ceci permettra de réaliser simultanément l'adaptation du mode impair et la désadaptation du mode pair. La réjection du mode pair se trouvera ainsi améliorée. Les topologies sont alors obtenues par calculs réalisés, par exemple, à l'aide de programmes d'optimisation de circuit sur ordinateur. A ce sujet, on pourra se reporter à une description de tels calculs dans l'article intitulé "Conception de circuits linéaires assistée par ordinateur" par A. Rabier dans ACTA ELECTRONICA 23,4,1980 (p.277-289) La porte 1 étant considérée comme entrée E, les portes 2 et 4 comme sortie S1 et 52' la porte 3 doit être reliée à une impédance déterminée de façon à a éliorer les performances du dispositif et notée Z3. On obtient alors un amplificateur antiphase tel que représenté à titre d'exemple sur la figure 3.Ce circuit est formé de deux étages d'amplificateurs différentiels constitués pour le premier étage des transistors à effet de champ appariés T1 et T2, et pour le second étage des transistors à effet de champ appariés T3 et T4. Pour des raisons de reproductibilité en fabrication et de facilité de réglage, il a été choisi, dans le premier exemple décrit ici, de réaliser les circuits en éléments à constantes réparties. Comme on l'a vu, les contre-réactions des étages différentiels doivent former un ensemble d'impédances propres à permettre la réjection du mode pair. Elles sont ici constituées de deux lignes court- circuitées appariées L'1 et L"1 pour le premier étage, L'2 et L"2 pour le second étage, ces lignes étant reliées aux sources couplées de T1 et T2, et de T3 et T4 respectivement. D'autre part, le circuit représenté figure 3 comprend en outre un réseau d'adaptation d'entrée, un réseau intermédiaire entre le premier et le second étage différentiels et un réseau d'adaptation de sortie. Ces réseaux sont constitués dans cet exemple de lignes de transmission et de capacités, dont la topologie, l'impédance et la longueur de chaque élément sont appropriées à répondre aux conditions imposées au circuit d'adaptation des quadripoles Q1 et Q2, c'est-à-dire à rendre l'adaptation du mode impair optimale ou à rendre le gain AiMp maximal. Ceci est réalisé du fait que d'abord les grilles des transistors T1 et T2 sont commandées à travers deux branches du réseau d'entrée symétriques l'une de l'autre par le signal d'entrée hyperfréquence E en ce qui concerne T1, et par le signal de référence issu de l'impédance de charge Z3 constituée par la résistance R2 en ce qui concerne T2. La première de ces branches du réseau d'entrée est constituée par une liqne court-circuit L1 à travers laquelle se fait l'alimentation de grille du transistor T1, et par deux lignes de transmission montées en série L3 et L7, l'une des extrémités de L3 étant reliée à l'entrée E et à la ligne L l'autre extrémité de L3 qui est commune à une extrémité de L7 étant reliée à une ligne ouverte L5 et la seconde extrémité de L7 étant reliée à la grille du transistor T1.La seconde branche du réseau d'entrée est constituée par les lignes L2, L4, L6 et L8 dont les caractéristiques et le montage sont identiques respectivement aux lignes L1, L3, L5 et L7 de la première branche, l'extrémité commune des lignes L2 et L4 étant reliée à la résistance de charge R2, et la seconde extrémité de L8 étant reliée à la grille du transistor T2. Ensuite, les grilles des transistors T3 et T4 du second étage différentiel sont commandées à travers les deux branches symétriques l'une de l'autre du réseau intermédiaire par les signaux issus respectivement des drains des transistors T1 et T2. La première branche qui relie le drain du transistor T1 à la grille du transistor T3 est constituée par une ligne court-circuit L11 permettant l'alimentation du drain de T1, et une ligne court-circuit L17 permettant l'alimentation de La grille de T3, elle est constituée en outre par deux lignes de transmission L13 et L15 supportant la capacité d'isolation en continu par une ligne de transmission Lg dont une extrémité est reliée au drain de T1 et l'autre extrémité est reliée à L1l et L13, et par une liqne de transmission L19 dont une extrémité est reliée à la grille du transistor T3 et l'autre extrémité à L17 et L15. La seconde branche de ce réseau intermédiaire est constituée par Les lignes Lt0, L12} L14 L16 L18 et la capacité C2 dont Les caractéristiques et Le montage sont respectivement identiques aux Lignes Lg, L11, L13, L17 et Ci. Enfin, le réseau de sortie fournit Les signaux de sortie et 52 de même module, ce module étant amplifié par rapport à celui du signal d'entrée E, et en opposition de phase l'un par rapport à l'autre. Ce réseau de sortie est constitué, dans l'exemple illustré par la figure 3, par deux lignes de transmission montées en série L21 et L25 entre le drain du transistor T3 et la sortie S1, par deux lignes de transmission montées en série L22 et L26 entre le drain du transistor T4 et la 22 26 et L sortie 52' par deux lignes de transmission montées en série L23 et L24 entre l'extrémité commune de L21 et L25, et L'extrémité commune de L22 et L26, et enfin par une Ligne ouverte L'3 montée au point commun entre L23 et L24. La ligne ouverte L'3, se trouvant dans le plan de symétrie du réseau de sortie, est calculée pour contribuer à améliorer la réjection du mode pair. Selon un procédé de réalisation décrit ici à titre d'exemple, chaque groupe de transistors T1 et T2 d'une part, et T3 et T4 d'autre part, est formé d'un transistor double à structure équilibrée, en arséniure de gallium, tel que représenté sur la figure 5, présentant deux cellules 1 et 2. Ce transistor est réalisé par une technique habituelle de masquage et de dépôt de couches permettant de réaliser les différents contacts d'électrodes. Les grilles G1 et G2 pour chaque cellule respectivement en forme de doigts sont de type Schottky réalisées par dépôt métallique sur une couche active de type N en arséniure de gallium monocristallin.Cette dernière est formée par exemple par implantation ionique de soufre, silicium ou sélénium dans le substrat en arséniure de gallium ou encore par formation sur un substrat semi-isolant en arséniure de gallium d'une couche épitaxiale dopée N au moyen de soufre ou sélénium. Les contacts de source 12 et 22, et de drain 13 et 23, sont du type ohmique réalisés par exemple par dépôt d'un eutectique or-germanium et réalisation de L'alliage à une température de l'ordre de 45000. La figure 5 montre la position de différents masques délimitant les électrodes. Par soucis de clarté, le nombre des masques représentés a été limité à deux par électrode. Par exemple les sources S sont ici délimitées par un masque extérieur représentant le contact ohmique et un masque intérieur représentant la connexion métallique. Il en est de même pour les drains D1 et D2 respectivement des cellules 1 et 2. Les grilles G1 et G2 quant à elles sont délimitées ici par un masque extérieur représentant La métallisation de grille et un masque intérieur représentant le plot de contact. Le masque C délimite la couche active. Le circuit amplificateur antiphase devant présenter une symétrie physique, une telle structure de transistor permet d'obtenir une similitude aussi grande que possible de chacune des branches. D'autre part la réalisation de ce transistor dans une technologie mettant en oeuvre l'arséniure de gallium est extrêmement favorable à l'élaboration d'un circuit hyperfréquence du fait de la grande mobilité électronique présentée par ce matériau.Ce transistor est formé de deux cellules qui présentent chacune une structure interdigitée à 6 doigts de grille dont La longueur est L = 0,8 i'm, ce qui correspond au chiffre 08 réalisé en circuit de masques à côté du transistor sur la figure 5, et dont la largeur est Q = 100 ut , chaque cellule du transistor double est polarisée en classe A à Ions/2 = 90mA pour une tension drain-source V05 = 6V Les réseaux d'adaptation d'entrée, de sortie et intermediainas sont, selon le procédé proposé, réalisés en technologie couche mince sur un substrat en alumine d'épaisseur 250 iun. Les valeurs des impédances Z de chacune des lignes de transmission ainsi que leur longueur Qsont rassemblées dans le tableau suivant Elément Impédance Z Dimension # L1, L2 77,8 # 2,969 mm L3, L4 38 # 1,573 mm L5, L6 75,4 # 2,364 mm L7, L8 76,6 # 0,713 mm L9, L10 75,4 # 2,361 mm L11, L12 83 # 2,14 mm L13, L14 31,5 # 0,7 mm L15, L16 31,5 # 1,948 mm L17, L18 66,8 # 3,49 mm L19, L20 76,9 # 0,802 mm L21, L22 80,8 # 0,514 mm L23, L24 76,6 # 1,183 mm L25, L26 80,8 # 0,478 mm L1', L1" 60,5 # 3,485 mm L2', L2" 81,5 # 3,507 mm L3' 42,1 # 1,819 mm Ce circuit amplificateur antiphase réalisé au moyen du procédé proposé a permis d'obtenir les résultats qui suivent : entre les deux voies de sorties S1 et S2, sur La bande 9-11 GHz, un écart de gain maximal de 0,3 dB, avec un gain de 10 dB à 10 GHz, ainsi qu'un déphasage de 180 #3 Dans un second exemple de réalisation de l'amplificateur antiphase selon la présente invention, les réseaux d'adaptation et intermédiaires peuvent être constitués d'éléments localisés, dont la topologie est également obtenue par calculs réalisés par exemple à l'aide ce pr.3ra r,es d'optimisation de circuits sur ordinateur. Dans la mise en oeuvre de ce second exemple, le circuit amplificateur antiphase est réalisé à l'aide d'un seul étage amplificateur différentiel comme il est montré sur la figure 4. Ce circuit est donc formé des transistors à effet de champ à barrière Schottky T1 et T2, dont ies sources couplées sont reliées à une impédance de contre-réaction propre à permettre la réjection du mode pair. Cette contre-réaction est formée de deux capacités C'1 et C"1 et de deux inductances L'1 et L" 1 disposées en parallèle et symétriquement entre les sources couplées de T1 et T2 et la masse. Les réseaux d'adaptation d'entrée et de sortie sont, comme il a été vu, propres à répondre aux conditions imposées à la topologie du circuit d'adaptation des quadripoles Q1 et Q2, c'est-à-dire à rendre l'adaptation du mode impair optimale. Le réseau d'adaptation d'entrée est constitué de deux branches symétriques dont la première est formée par une inductance L2 montée entre la masse et la grille du transistor T1, cette dernière recevant l'entrée E. La seconde branche de ce réseau d'adaptation d'entrée est formée par l'inductance L5 en série avec la capacité C3 entre la masse et la grille du transistor T2, constituant ainsi la charge de ce transistor. Le réseau d'adaptation de sortie est constitué par deux inductances L3 et L4 montées en série entre. les drains des transistors T1 et T2 sur lesquels se font respectivement les sorties et et S2.Une capacité C2,montée entre la masse et l'extrémité commune aux inductances L3 et L4, étant située dans le plan de symétrie du système est calculée de manière à améliorer la réjection du mode pair. Selon un procédé de réalisation également décrit à titre d'exemple, ce dernier circuit peut être intégré monolithiquement sur arséniure de gallium. Les transistors T1 et T2 appariés peuvent être réalisés par un transistor double à structure interdigitée, tel que décrit dans te premier procédé de réalisation proposé et de mêmes dimensions et polarisation. Les réseaux d'adaptation sont dans ce cas réalisés à l'aide des éléments présentant les valeurs rassemblées dans le tableau suivant Elément Impédance Z L' L 1 0,7 nH C1', C1" 0,43 pF L2 0,34 nH L5 0,31 nH L3, L4 0,8 nH C2 0,56 pF C3 3,8 pF Un circuit amplificateur antiphase réalisé au moyen du dernier procédé proposé a permis d'obtenir les résultats suivants : entre les deux voies de sortie sur la bande 8-12 GHz un déphasage de 1800 + 40 et un écart de gain maximal de 0,8 dB avec 5 dB à 10 GHz. Il est évident qu'un amplificateur antiphase à deux étages fournira dans ce cas des résultats encore meilleurs. Il est manifeste que d'une part l'application de l'invention aux domaines cites n'est pas limitative et que d'autre part, dans sa réalisation, de nombreuses variantes sont possibles, sans pour autant sortir du cadre de la présente invention tel que défini par les revendications ci-après annexées. REVENDICATIONS : 1. Circuit amplificateur antiphase, comprenant un ou plusieurs étages du type amplificateur différentiel, caractérisé en ce qu'il forme ainsi un circuit à deux branches composées L'une et l'autre de transistors appariés entre chaque branche et de réseaux d'adaptation, ces deux branches constituant respectivement deux quadripoles Q1 et 02 actifs symétriques, reliés par une impédance de couplage ZC, placée dans leur plan de symétrie, dont le premier Q1 reçoit le siqnal d'entrée hyperfréquence E et fournit le premier signal de sortie S1, et dont le second Q2' chargé sur une impédance Z3 choisie de manière à conserver la symétrie des deux quadripoles, fournit le second signal de sortie S2, de même module que S1 et en opposition de phase avec ce dernier, en ce que l'impédance de couplage ZC est déterminée par un procédé mathématique dit calcul matriciel de répartition, basé sur le fait que ce système de deux quadripoles Q1 et Q2 symétriques est la superposition en mode global, d'une part d'un quadripole Qp chargé sur une impédance 2Z0, en mode pair, le plan de symétrie du-système étant alors un circuit ouvert, et d'autre part d'un quadripole OIMp en mode impair, le plan de symétrie du système étant alors un court-circuit, calcul également basésur le fait que, Ap étant le gain du système en mode pair et AIMp étant le gain du système en mode impair, la condition pour obtenir les deux ondes de sortie S1 et 52 en opposition de phase est que le gain Ap soit nul ou négligeable, et en ce que la topologie des circuits d'adaptation est déterminée par ce même calcul en outre basé sur le fait que la condition pour obtenir le gain optimal entre les deux voies de sortie du système et son entrée est que le gain AIMp-soit maximal-. 2. Circuit amplificateur antiphase selon la revendication 1, caractérisé en ce que les transistors des étages différentiels sont couplés par des impédances dites de contre-réaction constituées par des éléments à constantes réparties; tels que des lignes de transmission, dont les caractéristiques sont calculées pour répondre aux conditions imposées à t'impédance de couplage Z0. 3. Circuit amplificateur antiphase selon l'une des revendications 1 ou 2, caractérisé en ce qu'il comprend un réseau d'adaptation d'entrée, un réseau d'adaptation de sortie et éventuellement un ou des réseaux intermédiaires servant à relier les étages différentiels entre eux, ces réseaux étant constitués d'éléments à constantes réparties tels que des tiges de trariSmiSSion dont les caractéristiques sont calculées pour répondre aux conditions imposées aux circuits d'adaptation des quadripoles Q1 et C2 4. Circuit amplificateur antiphase selon l'une des revendications 1 à 3, caractérisé en ce qu'il comprend deux étages amplificateurs différentiels dont caque branche est reliée respectivement par l'une des deux branches symétriques d'un réseau intermédiaire. 5. Circuit amplificateur antiphase selon la revendication 4, caractérisé en ce que le premier étage amplificateur différentiel est constitué de deux transistors à effet de champ à barrière Schottky appariés T1 et T2 dont les sources couplées sont reliées à l'impédance de contre-réaction réalisée par deux lignes court-circuitées L'1 et L1" identiques, dont les grilles respectives sont commandées à travers deux branches symétriques l'une de autre du réseau d'adaptation d'entrée par le signal d'entrée E de l'amplificateur antiphase en ce qui concerne T1, et par Le signal de référence issu de l'impédance de charge Z3 constituée par la résistance R2 en ce qui concerne T2, en ce que le second étage amplificateur différentiel est constitué de deux transistors à effet de champ à barrière Schottky appariés T3 et T4 dont Les sources couplées sont reliées à L'impédance de contre-réaction réalisée par deux lignes court-circuitées L'2 et L"2 identiques, dont les grilles respectives sont commandées à travers deux branches symétriques l'une de l'autre d'un réseau intermédiaire par les signaux issus respectivement dus drairs des transistors T1 et T2 du premier étaqe, dont Les drains respectifs fournissent, par l'intermédiaire d'un réseau de sortie, les signaux de sortie S1 et S2 de même module amplifié par rapport au signal d'entrée E et en opposition de phase. 6. Circuit amplificateur antiphase selon La revendication 4 ou 5, caractérisé en ce que d'abord, la première des deux branches symétriques du réseau d'adaptation d'entrée est constituée par une liqne court-circuitée L1 , à travers Laquelle se fait l'alimentation de grille du transistor T1 du premier étage, et par deux lignes de transmission, en série, L3 et L7, l'une des extrémités de L3 étant reliée à l'entrée E de l'amplificateur paraphasé et à La ligne L1, et l'autre extrémité de L3 commune à une des extrémités de L7 étant reliée à une Ligne ouverte L5, La seconde extrémité de L7 étant reliée à La grille du transistor T1, tandis que La seconde de ces branches est constituée par les lignes L2, L4, L6 et L8 dont Les caractéristiques et Le montage sont identiques respectivement aux lignes L1, L3, L5 et L7 de la première branche, l'extrémité commune des lignes L2 et L4 étant reliée à la résistance de charge R2 et la seconde extrémité de L8 étant reliée à la grille du transistor T2, en ce rue ensuite, la première des deux branches du réseau intermédiaire qui relie Le drain du transistor T1 à La grille du transistor T3 est constituée par une ligne court-circuitée L11 permettant L'ali- mentation du drain de T1 et une Ligne court-circuit L17 permettant l'alimentation de La grille de T3, par deux Lignes de transmission L13 et L15 supportant La capacité d'isolation en continu C1, par une ligne de transmission Lg dont une extrémité est reliée au drain de T1 et l'autre extrémité est reliée à L11 et L13, et par une ligne de transmission L19 dont une extrémité est reliée à la grille du transistor T3 et l'autre extrémité est reliée à L17 et L15, tandis que la seconde branche de ce réseau intermédiaire est constituée par les lignes L10 > L12, L14, L -16, L18 et la capacité C2 dont les caractéristiques et le montage sont identiques respectivement à ceux des lignes Lg, L11, L L13, L15 > L17 et Ci, et en ce que enfin le réseau de sortie est constitué par deux liqnes de transmission montées en série L21 et L25 entre le drain du transistor T3 et la sortie 51 par deux lignes de transmission montées en série L22 et L26 entre le drain du transistor T4 et la sortie 52' par deux lignes de transmission montées en série L23 et L24 entre l'extrémité commune de L21 et L25 et l'extrémité commune de L22 et L26 et par une liane ouverte L'3 @@ @@ @@ montée au point commun entre L23 et L24. 7. Circuit amplificateur antiphase selon la revendication 1, caractérisé en ce que les transistors des étages différentiels sont couplés par des impédances dites de contre-réaction constituées par des éléments localisés, tels que des inductances et des capacités, dont les valeurs sont calculées pour répondre aux conditions imposées à l'impédance de couplage Z0. 8. Circuit amplificateur antiphase selon L'une des revendications 1 ou 7, caractérisé en ce qu'il comprend un réseau d'adaptation d'entrée, un réseau d'adaptation de sortie et éventuellement un ou des réseaux intermédiaires constitués d'éléments localisés teLs que des inductances et des capacités dont les valeurs sont calculées pour répondre aux conditions imposées aux circuit d'adaptation des quadripoles Qt et Q2. 9. Circuit amplificateur antiphase selon'une des revendications 1, 7 ou 8 caractérisé en ce qu'il comprend un seul étage différentiel. 10. Circuit amplificateur antiphase selon la revendication 9, caractérisé en ce que l'étage amplificateur différentiel est constitué de deux transistors à effet de champ à barrière Schottky appariés T1 et T2, d'une impédance de contre-réaction réalisée par deux capacités C' et C"1 et par deux inductances L'1 e t L"1, disposées en parallèle et symétriquement Les unes par rapport aux autres entre les grilles couplées des transistors et la masse, transistors dont les grilles respectives sont commandées à travers le réseau d'adaptation d'entrée, par le signal d'entrée hyperfréquence E en ce qui concerne T1 et par le signal de référence issu de l'impédance de charge Z3 en ce qui concerne T2 11.Circuit amplificateur antiphase selon la revendication 9 ou 10, caractérisé en ce que le transistor T1 reçoit le signal d'entrée hyperfréquence E à travers le réseau d'adaptation d'entrée formé d'une inductance L2 disposée entre L'entrée E reliée à la grille de T1, et la masse, en ce que L'impédance de charge Z3 est constitué d'une inductance L5 montée en série avec une capacité C3 entre la grille de T2 et La masse, et en ce que Le circuit d'adaptation de sortie est formé de deux inductances L3 et L4 montées en série entre Les drains respectifs de T1 et T2, une capacité C2 étant disposée entre les extrémités communes de L3 et L4 et la masse, et, se trouvant ainsi dans le plan de symétrique, étant calculée de manière à participer à L'amélioration de La réjection du mode pair, Les sorties S1 et S2 étant disponibles respectivement sur Les drains de T1 et T2. 12. Procédé de réalisation du circuit amplificateur antiphase selon l'une des revendications 1 à 11, caractérisé en ce que chaque couple de transistors appariés constituant chaque étage différentiel est formé par un transistor double composé de deux cellules qui présentent chacune une structure interdigitée à six doigts de grille de 1 pm de longueur et 100 un de largeur, ce transistor étant réalisé en arséniure de gallium. 13. Procédé de réalisation selon la revendication 12, dans La mesure où cette dernière dépend elle-même des revendications 1 à 6, caractérisé en ce que l'ensemble des lignes de transmission et des capacités formant les circuits d'adaptation d'entrée, de sortie, et inter diaires, est réalisé en technologie couche mince, sur un substrat en alumine, d'épaisseur 250 un par exemple. 14. Procédé de réaLisation, selon la revendication 12, dans la mesure où cette dernière dépend elle-même des revendications 7 à 11, caractérisé en ce que L'ensemble des éléments tocalisés formant Les circuits d'adaptation d'entrée, de sortie et intermédiaires, est monolithiquement intégré sur un substrat en arséniure de gallium, avec les transistors.