FR 2569324 A1 19860221 FR 8412915 A 19840817 Procédé et dispositif de synchronisation de trame La présente invention concerne la synchronisation de trame dans un système de transmission de données binaires dans lequel les données sont transmises sous forme d'un train isochrone organisé en trames pourvues d'un mot de verrouillage formé de groupes de bits pouvant se réduire à un seul élément, répartis au sein de la trame. Un tel système de transmission est utilisé au niveau des lignes d'abonnés dans le cadre de la numérisation de réseau d'abonné avec intégration de services (RNIS). Dans ce cadre, les terminaux d'abonnés sont mis à l'étant de veille en l'absence de communication et activés au début de chaque communication. Leur activation qui doit être la plus rapide possible nécessite une synchronisation de trame la plus courte possible. La recherche d'un mot de verrouillage réparti dans une trame se fait le plus souvent à l'aide d'un registre à décalage mémorisant les données reçues sur la durée d'un mot de verrouillage avec des sorties parallèles disposées les unes par rapport aux autres de manière à faire apparaitre à certains instants tous les bits d'un mot de verrouillage, et à l'aide d'un décodeur connecté à ces sorties parallèles du registre à décalage identifiant le mot de verrouillage chaque fois qu'il se présente. Une telle recherche, très rapide, puisqu'elle dure au maximum un peut moins de deux trames consécutives, nécessite souvent un registre à décalage à très grand nombre d'étages car il n'est pas rare qu'un mot de verrouillage s'étende sur plus d'une centaine de bits d'une trame. Pour éviter cet inconvénient, il a été proposé de procéder à la recherche d'un mot de verrouillage par une suite de tests consistant à rechercher le premier bit reçu compatible avec la valeur du premier bit de mot de verrouillage, à adapter le découpage en trame lui correspondant et à vérifier un à un les bits suivants du mot de verrouillage déterminé par ce découpage, tout test négatif entraînant une reprise à l'origine de la procédure de synchronisation. Ce procédé présente l'avantage de ne plus nécessiter la mémorisation de toutes les données reçues sur la durée d'un mot de verrouillage mais il a l'inconvénient d'être lent. La présente invention a pour but un procédé de synchronisation de trame d'une mise en oeuvre simple tout en étant plus rapide que le dernier cité. Elle a pour objet un procédé de synchronisation de trame dans un système de transmission de données binaires dans lequel les données sont transmises sous forme d'un train isochrone organisé en trames pourvues chacune d'un mot de verrouillage à bits répartis au sein de la trame. Ce procédé consiste à :: - engendrer un signal d'horloge à partir d'une sélection des périodes du signal de rythme du train de données reproduisant un motif périodique formé par des emplacements relatifs de bits sur la durée d'une trame dont au moins certains sont distribués conformément à la répartition des bits du mot de verrouillage au sein d'une trame et qui forment de groupes de même importance répartis régulièrement sur la durée d'une trame, - sélectionner des données dans le train de données au moyen du signal d'horloge sur des durées au moins égales à celle de deux mots de verrouillage consécutifs, - faire défiler les données sélectionnées aux bornes d'un décodeur de mots de verrouillage et - déphaser le signal d'horloge d'au moins une période du signal de rythme du train de données entre deux sélections de données, tant que le décodeur ne reconnait pas de mot de verrouillage. Lorsque les emplacements de bits du mot de verrouillage ne sont pas distribués selon des groupes de même importance régulièrement répartis dans une trame, le motif est obtenu en les complétant par des emplacements de bits de données choisis de manière à obtenir cette propriété. Lorsque les emplacements de bits du mot de verrouillage sont distribués selon des groupes de même importance régulièrement répartis dans une trame, ils peuvent constituer à eux seuls le motif. Mais ils peuvent également être complétés par des emplacements de données pour augmenter le nombre des groupes et diminuer le temps de synchronisation. Les sélections des données sur des durées d'au moins deux mots de verrouillage consécutifs peuvent s'effectuer l'une après l'autre et se succéder à intervalles de temps ayant au minimum la durée de deux mots de verrouillage consécutifs ou s'effectuer de manière imbriquée et se succéder à intervalles de temps ayant au minimum la durée d'un mot de verrouillage ce qui augmente à la fois la complexité de réalisation et la rapidité de synchronisation. Par la sélection des données effectuée au moyen du signal d'horloge on réduit considérablement la quantité des données mémorisées car on peut espérer avoir un motif complété présentant une période plus courte par rapport à la durée d'une trame d'au moins un ordre de grandeur. En contre partie, la sélection opérée peut se révéler fausse, soit définitivement parce qu'elle ne permet pas d'extraire du train de données tous les bits du mot de verrouillage soit, provisoirement, le début de la sélection coïncidant aveo un ensemble de bits du mot de verrouillage qui n'est pas l'ensemble de départ. Le premier cas nécessite une nouvelle sélection obtenue en imposant un saut de phase au signal d'horloge et peut se présenter plusieurs fois consécutivement, moins toutefois que le nombre d'emplacements de données sur lequel s'étend une période du motif.Le deuxième cas se résoud en attendant qu'un mot de verrouillage complet se présente dans la sélection ce qui prend au maximum la durée de deux mots de verrouillage. L'invention a également pour objet un dispositif de mise en oeuvre du procédé précédent comportant - des moyens de cadencement engendrant un signal d'horloge à partir d'une sélection des périodes du signal de rythme du train de données reproduisant un motif périodiquement formé par des emplacements relatifs de bits sur la durée d'une trame dont au moins certains sont distribués conformément à la répartition des bits du mot de verrouillage au sein d'une trame et qui forment des groupes de même importance régulièrement répartis sur la durée d'une trame, - des moyens de déphasage permettant sur ordre, de faire effectuer au signal d'horloge un saut de phase d'une valeur égale à au moins une période du signal de rythme du train de données, - un registre à décalage à entrée série et sorties parallèles avec un nombre d'étages au moins égal à celui des emplacements de donnée retenus dans un motif, qui est cadencé par le signal d'horloge lui parvenant des moyens de cadencement et de déphasage, et sur l'entrée duquel est appliqué le train de données, - un décodeur de mot de verrouillage à entrées parallèles connectées aux sorties du registre à décalage correspondant dans un motif aux emplacement des bits d'un mot de verrouillage, - des moyens de commande de déphasage délivrant un ordre de déphasage à l'intention des moyens de déphasage lorsque le décodeur n'a pas reconnu de mot de verrouillage parmi les données mémorisées dans le registre à décalage sur une durée minimale de deux mots de verrouillage consécutifs. Selon le mode de réalisation le plus simple, le registre à décalage possède un nombre d'étages correspondant à celui des emplacements de donnée retenus dans un motif. Le moyen de commande de déphasage engendre des ordres de déphasage à intervalles réguliers de durée égale à celle de deux trames, au saut de phase imposé audit signal d'horloge près tant que le décodeur ne reconnatt pas de mot de verrouillage. Selon une variante préférée, le registre à décalage est formé de deux parties qui sélectionnent en parallèle des données, qui ont chacune un nombre d'étages égal à celui des emplacements de donnée retenus dans un motif et qui sont cadencées par deux versions déphasées entre elles du signal d'horloge. La première partie est cadencée par une première version du signal d'horloge et formée d'une suite d'étages à entrées de prépositionnement et sorties parallèles ayant une commande de prépositionnement contrôlée par les moyens de commande de déphasage et ses sorties parallèles connectées aux entrées du décodeur.La deuxième partie est cadencée par une deuxième version du signal d'horloge déphasée par rapport à la première version d'une valeur -égale au saut de phase que les moyens de déphasage engendrent en une fois, et formée d'une suite d'étages dont les sorties parallèles sont connectées aux entrées de prépositionnement des registres de la première partie. Le moyen de commande de déphasage délivre des ordres de déphasage et de chargement parallèle des étages de la première partie du registre à décalage à intervalles réguliers de durée égale à celle d'une trame, au saut de phase imposé audit signal d'horloge près, tant que le décodeur ne reconnatt pas le mot de verrouillage.Les étages de la deuxième partie du registre à décalage mémorisent des données conformément à la sélection qui sera obtenue à partir du prochain saut de phase imposé au signal d'horloge et permettent une mise à jour immédiate des étages de la première partie du registre à décalage dès ce prochain saut de phase effectué alors que sans eux, cette mise à jour aurait pris la durée d'un mot de verrouillage. Ce gain de temps permet de doubler la cadence des ordres de déphasage en l'absence de reconnaissance de mot de-verrouillage par le décodeur. D'autres caractéristiques et avantages de l'invention ressortiront de la description ci-après de plusieurs modes de mise en oeuvre donnés à titre d'exemple. Cette description sera faite en regard du dessin dans lequel les figures 1, 2, 3 et 4 sont des schémas de dispositifs de synchronisation de trame selon l'invention, et la figure 5 un schéma détaillant des circuits particuliers du dispositif représenté à la figure 4. La figure 1 représente le schéma d'un dispositif de synchronisation de trames prévu pour un système de transmission de données binaires dans lequel les données sont transmises sous la forme d'un train isochrone à 160 k bits/s organisé en trames constituées chacune de huit secteurs de vingt bits avec un mot de verrouillage de huit bits uniformément réparti ayant la valeur binaire 11010010 et occupant le premier emplacement de chaque secteur. Le dispositif comporte un circuit de récupération 10 du rythme à 160 k Hz du train de données appliqué à une entrée 1 du dispositif, un registre à décalage 1 1 à huit étages avec une entrée série et des sorties parallèles recevant le train de données, des moyens de cadencement avec des moyens de déphasage incorporés constitués d'un compteur diviseur par vingt ou vingt et un 12 opérant sur le rythme à 160 k Hz fourni par le circuit de récupération de rythme 10 et délivrant un signal d'horloge H1 cadençant le registre à décalage 11, un décodeur de mot de verrouillage formé d'une porte logique de type "et" 13 à huit entrées qui sont reliées aux sorties parallèles du registre à décalage 11 et dont certaines sont pourvues d'un inverseur tenant compte de la valeur 0 de certains bits du mot de verrouillage, et un circuit de commande de déphasage 14 déterminant en fonction du signal de sortie du décodeur le choix de la valeur vingt ou vingt et un, avec laquelle le diviseur 12 opère. Le circuit de récupération de rythme 10 est formé, de la manière habituelle, au moyen d'un oscillateur pourvu d'une boucle à verrouillage de phase qui le synchronise sur les transitions du train de données reçues appliqué sur l'entrée 1. Le registre à décalage 11 est du type à déclenchement sur les fronts montants de son signal d'horloge. Le signal d'horloge H1 appliqué au registre à décalage 11 est construit à partir d'une sélection des périodes du signal de rythme du train de données reproduisant les emplacements relatifs des bits des mots de verrouillage. Dans le cas présent, les bits du mot de verrouillage sont répartis un à un en tête de chaque secteur de trame c'est-àdire tous les vingt bits. Le signal d'horloge H1 peut donc être obtenu à partir d'une sélection d'une période sur vingt du signal de rythme du train de données. Le fait que seules les transitions montantes du signal d'horloge H1 importent pour le cadencement du registre à décalage permet de limiter la sélection à une simple divison du signal de rythme du train de données dans un rapport vingt. Le déphasage du signal d'holorge H1 est réalisé en remplaçant une période de division par vingt par une période de division par vingt et un. Cela revient à retarder la phase du signal d'horloge H1 par pas correspondant à une période du signal de rythme du train des données reçues. Le circuit de commande de déphasage 14 comporte - un compteur-diviseur par seize 140 recevant sur une entrée de comptage le signal d'horloge H1, - un décodeur 141 de l'état quinze du compteur-diviseur 140, - un inverseur 142 du signal d'horloge H1, - une première bascule de type D, 143 à déclenchement sur front montant, cadencée par le signal d'horloge H1 issu de l'inverseur 142 et dont l'entrée D est reliée à la sortie du décodeur 141, - un circuit d'aiguillage 144 à deux entrées et une sortie, dont l'une des entrées est connectée à la sortie du circuit 10 de récupération du rythme à 160 kHz du train de données et l'autre à une sortie du compteurdiviseur 140 fournissant un signal d'horloge à 1 k Hz, - une deuxième bascule de type D, 145, à déclenchement sur front montant, cadencée par le signal d'horloge délivré par le circuit d'aiguillage 144, préalablement inversé par un inverseur 146, dont l'entrée D est connectée à la sortie de la porte logique de type "et" 13 et dont le signal sur la sortie Q est appliqué à une entrée de remise à zéro de la bascule 143 ainsi qu'à une entrée de commande du circuit d'aiguillage 144, - ledit inverseur 146, et - un détecteur 147 des transitions montantes du signal sur la sortie Q de la bascule 145, commandant la remise à zéro du compteur-diviseur 140. Le décodeur 141 est constitué d'une porte logique de type "et" à quatre entrées reliées à quatre sorties de division par deux, quatre, huit et seize, respectivement, du compteur-diviseur 140. Il sert à engendrer une commande déphasage, correspondant à un niveau logique 1 sur sa sortie, au rythme de 500 Hz, c'est-à-dire avec une période de répétition de durée égale à celle de deux trames du train de données reçues. La bascule de type D 143 qui échantillonne le signal de sortie de la porte logique de type "et" 141 au rythme du signal d'horloge H1 préalablement inversé par l'inverseur 142, contrôle par sa sortie Q l'entrée de choix de la valeur vingt ou vingt et un avec laquelle opère le diviseur 12, entrée qui est supposée au niveau logique 0 pour une division par vingt et au niveau logique 1 pour une division par vingt et un. Cette bascule 143 assure le blocage ou la transmission au diviseur 12 des commandes de déphasage engendrées par la porte logique de type "et" 141 en fonction du niveau logique 1 ou 0 alors appliqué sur son entrée de remise à zéro et maintient à vingt la valeur de divison avec laquelle opère ce compteur-diviseur entre deux commandes de déphasage. Le circuit d'aiguillage 144 est commandé par la bascule 145 pour transmettre le signal d'horloge fourni par le circuit 10 ou le signal d'horloge à 1 k Hz disponible sur la sortie de division par huit du compteur-diviseur 140, en fonction du niveau logique 0 ou 1 du signal sur la sortie Q de cette bascule. La bascule 145 sert à mémoriser sur la durée d'une trame une indication de détection du mot de verrouillage trame fournie par la porte logique 13. Le signal sur sa sortie Q qui commande, comme mentionné ciavant, la bascule 143, le circuit d'aiguillage 144 ainsi que, par l'intermédiaire du détecteur 147, le compteur-diviseur 140, est appliqué par ailleurs a une sortie 2 du dispositif ; il traduit par le niveau logique 1 ou 0 que le signal d'horloge à 1 k Hz disponible sur la sortie de divison par huit du compteur-diviseur 140 et délivré sur une sortie 3 du dispositif est synchronisé sur le rythme trame. La commande de déphasage s'effectue au maximum avec une fréquence de répétition de 500 Hz c'est-à-dire toutes les deux trames du train de données reçues. Entre deux commandes de déphasage, le registre à décalage 11 cadencé à un rythme de 8 k Hz recopie une donnée sur vingt du train de données reçues. Si la sélection n'est pas bonne c'est-à-dire, si les données enregistrées ne concernent pas le mot de verrouillage, celui-ci n'est pas reconnu par la porte logique de type "et" 13. la commande de déphasage engendrée par la porte logique du type "et" 141 lorsque le compteur-diviseur 149 atteint l'état 15 est enregistrée par la bascule 143 et parvient au diviseur 12 qui l'exécute.La sélection suivante recule d'un pas par rapport aux rangs des données dans les trames et ainsi de suite (au plus dix neuf fois) jusqu'à ce qu'elle devienne correcte et intéresse les bits du mot de verrouillage trame. Le début d'une sélection correcte ne coincide pas nécessairement avec le début du mot de verrouillage trame qui commence en général, par apparattre tronqué. Il est nécessaire d'attendre le premier mot de verrouillage trame complet pour pouvoir le reconnattre ce qui se produit obligatoirement sur une durée de deux mots de verrouillage trame et par conséquent sur la durée de deux trames qui correspond à la période du rythme de 500 Hz de répétition des commandes de déphasage.La reconnaissance du mot de verrouillage par la porte logique de type "et" 13 du décodeur se traduit par un niveau logique sur la sortie Q de la bascule 145 qui sert de signal de synchronisation de trame appliqué en sortie 2 du dispositif, qui remet à zéro la bascule de type D 143 ainsi que, par son apparition, le compteur-diviseur 140 et qui positionne le circuit d'aiguillage 144 pour la transmission du signal d'horloge à 1 k Hz issu du compteur-diviseur 140 ; ce positionnement du circuit d'aiguillage 144 maintient le niveau logique 1 en sortie de la bascule 145 et, par suite, empêche l'enregistrement d'une commande de déphasage dans la bascule de type D 143 pendant la durée d'une période de ce signal d'horloge, c'està-dire pendant la durée d'une trame.Tant que la porte logique de type "et" 13 reconnatt le mot de verrouillage au rythme du signal d'horloge à 1 k Hz, la bascule de type D 143, maintenue à zéro, bloque toute commande de déphasage issue de la porte logique de type "et" 141. La perte du mot de verrouillage provoque la réapparition des commandes périodiques de déphasage et un nouveau processus de synchronisation. Bien entendu, le dispositif représenté peut être complété par tout circuit, non illustré, de mise en oeuvre de critères complémentaires d'acquisition ou perte de synchronisation permettant notamment de n'autoriser l'enclenchement d'un nouveau processus de synchronisation, par application du niveau logique 0 sur l'entrée de remise a' zéro de la bascule 143, que lorsqu'un ensemble prédéterminé de critères de perte de synchronisation sont satisfaits. La figure 2 représente une variante du dispositif de synchronisation de trames précédent qui permet une synchronisation deux fois plus rapide. Celle-ci comporte un circuit de récupération 20 du rythme à 160 k Hz du train de données reçues, un registre à décalage à deux parties parallèles 21, 22 recevant le train de données reçues appliqué sur l'en- trée 1 du dispositif, des moyens de cadencement avec des moyens de déphasage incorporés comportant un diviseur par vingt ou vingt et un 23 qui opère sur le rythme à 160 k Hz fourni par le circuit de récupération du rythme 20 et qui est à l'origine des signaux d'horloge fournis aux deux parties 21 et 22 du registre à décalage, un décodeur de mot de verrouillage formé d'une porte logique de type et 24 à huit entrées qui sont reliées aux sorties parallèles d'une partie 21 du registre à décalage et dont certaines sont munies d'inverseurs tenant compte de la valeur 0 de certains bits du mot de verrouillage, et un circuit de commande de déphasage 25 des signaux d'horloge du registre à décalage déterminant en fonction du signal de sortie du décodeur le choix de la valeur vingt ou vingt et un avec laquelle le diviseur 23 opère. Comme précédemment le circuit de récupération de rythme 10 le circuit de récupération de rythme 20 est formé d'un oscillateur pourvu d'une boucle à verrouillage de phase qui le synchronise sur les transitions du train de données reçues appliquées à l'entrée 1 du dispositif. Le registre à décalage présente deux parties parallèles 21, 22 du type à déclenchement sur les fronts montants du signal d'horloge. Elles ont chacune une entrée série sur laquelle est appliqué le train des données reçues et huit étages de registre à sorties parallèles, et sont cadencées par deux versions déphasées entre elles du signal d'horloge à 8 k Hz délivré par le diviseur par vingt ou vingt et un 23. La première partie 21 du registre à décalage est formée d'étages de registre pourvus d'entrées parallèles de prépôsitionnement qui sont reliées aux sorties parallèles des étages de registre de la deuxième partie 22 de rangs immédiatement inférieurs à l'exception de l'entrée parallèle de prépositionnement du premier étage qui est reliée à la sortie parallèle du dernier étage de registre de la deuxième partie 22. Cette première partie comporte une entrée de commande de prépositionnement P/S active au niveau logique 1 contrôlée par le circuit de commande de déphasage 25. Elle reçoit sur son entrée d'horloge CP le signal d'horloge délivré par le diviseur par vingt ou vingt et un 23. La deuxième partie 22 du registre à décalage a sur entrée horloge CP connectée à la sortie du diviseur par vingt ou vingt et un 23 par l'intermédiaire d'une bascule de type D 210 à déclenchement sur front montant qui est cadencée par le rythme à 160 k Hz délivré par le circuit de récupération de rythme et qui impose au signal d'horloge un retard égal à la durée d'une donnée reçue. Cette deuxième partie 22 effectue une sélection de données en retard d'un pas par rapport à celle faite par la première partie 21. Comme les sauts de phase sont obtenus, comme précédemment, en remplaçant dans le signal d'horloge une période de divison par vingt par une période de divison par vingt et un et correspondent à des retards d'un pas dans les trames du train de données, la sélection effectuée par la deuxième partie 22 du registre à décalage est celle qui sera effectuée par la première partie 21 du registre à décalage après exécution de la prochaine commande de déphasage. Le contenu de la deuxième partie 22 du registre à décalage permet donc une mise à jour immédiate du contenu de la première partie 21 après chaque saut de phase évitant une attente de la durée d'un mot de synchronisation.Comme le transfert des contenus des étages s'effectue au cours d'un temps d'horloge, il est tenu compte du décalage manqué par un décalage entre les rangs des entrées parallèles de prépositionnement des étages de registre de la première partie 21 et les rangs des sorties parallèles des étages de sortie de la deuxième partie 22 qui leur sont connectées. En variante, non illustrée, l'entrée de prépositionnement du premier étage de la première partie 21 du registre à décalage sera connectée à l'entrée 1 du dispositif, en parallèle avec les entrées série des deux parties du registre, la sortie du dernier étage de la deuxième partie 22 du registre n'étant plus alors utilisée. Le circuit de commande de déphasage comporte, comme précédemment : - un compteur-diviseur 250 recevant sur une entrée de comptage le signal d'horloge délivré par le diviseur 23, mais ce compteur-diviseur 250 ne divise plus que par huit pour tenir compte du gain de temps obtenue par la mise à jour parallèle de la première partie 21 du registre à décalage, - un décodeur 251 de l'état non plus quinze mais sept du compteurdiviseur 250, - un inverseur 252 du signal d'horloge délivré par le diviseur 23, - une première bascule de type D, 253, à déclenchement sur front montant, cadencée par le signal d'horloge issu de l'inverseur 252 et dont l'en- trée D est reliées à la sortie du décodeur 251, - un circuit d'aiguillage 254, à deux entrées et une sortie, dont l'une des entrées est connectée à la sortie du circuit 20 de récupération du rythme à 160 k Hz du train de données et l'autre à une sortie du compteur-diviseur 250 fournissant un signal d'horloge à 1 k Hz, - une deuxième bascule de type D 255 à déclenchement sur front montant, cadencée par le signal d'horloge délivré par le circuit d'aiguillage 254, préalablement inversé par un inverseur 256, dont l'entrée D est connectée à la sortie de la porte logique de type "et" 24 et dont le signal sur la sortie Q est appliqué à une entrée de remise à zéro de la bascule 253 ainsi qu'à une entrée de commande du circuit d'aiguillage 254, - ledit inverseur 256, et - un détecteur 257 des transitions montantes du signal sur la sortie Q de la bascule 255, commandant la remise à zéro du compteur-diviseur 250. Le décodeur 251 est constitué d'une porte logique de type "et" à trois entrées reliées à trois sorties de division par deux, quatre et huit, respectivement, du compteur-diviseur 250. il sert à engendrer une commande de déphasage, correspondant à un niveau logique 1 sur sa sortie, au rythme de 1 k Hz, o'est-à-dire avec une période de répétition de durée égale à celle d'une trame du train de données reçues. La bascule de type D 253, qui échantillonne le signal de sortie de la porte logique de type "et" 251 au rythme du signal d'horloge fourni par le diviseur 23 préalablement inversé par l'inverseur 252, contrôle par sa-sortie Q l'entrée de choix de la valeur vingt ou vingt et un avec laquelle opère le diviseur 23, entrée qui est supposée au niveau logique 0 pour une division par vingt et au niveau logique 1 pour une divison par vingt et un. Cette bascule 253 assure le blocage ou la transmission au diviseur 23 des commandes de déphasage engendrées par la porte logique de type "et" 251 en fonction du niveau logique 1 ou 0 alors appliqué sur son entrée de remise à zéro et maintient à vingt la valeur de divison avec laquelle opère ce compteur-diviseur entre deux commandes de déphasage.Le signal sur la sortie Q de la bascule 253 est appliqué par ailleurs à l'entrée de commande de prépositonnement P/S de la première partie 21 du registre à décalage pour commander le transfert des contenus des étages de la deuxième partie 22 du registre à décalage dans les étages de la première partie 21 de ce registre lors de l'introduction d'un déphasage dans le signal d'horloge délivré par le diviseur 23. Le circuit d'aiguillage 254 est commandé par la bascule 255 pour transmettre le signal d'horloge fourni par le circuit 20 ou le signal d'horloge à 1 k Hz disponible sur la sortie de division par huit du compteur-diviseur 250, en fonction du niveau logique 0 ou 1 du signal sur la sortie Q de cette bascule. La bascule 255 sert à mémoriser sur la durée d'une trame une indication de détection du mot de verrouillage trame fournie par la porte logique 24. Le signal sur sa sortie Q qui commande, comme mentionné ciavant, la bascule 253, le circuit d'aiguillage 254 ainsi que, par l'intermédiaire du détecteur 257, le compteur-diviseur 250, est appliqué par ailleurs à la sortie 2 du dispositif ; il traduit par le niveau logique 1 ou 0 que le signal d'horloge à 1 k Hz disponible sur la sortie de divison par huit du compteur-diviseur 250 et délivré sur la sortie 3 du dispositif est synchronisé sur le rythme trame. La commande de déphasage s'effectue au maximum avec un fréquence de répétition de 1 k Hz c'est-à-dire toutes les trames du train reçu. Entre deux commandes de déphasage, la première partie 21 du registre à décalage recopie la sélection des données faite par la deuxième partie 22 puis poursuit cette sélection tandis que la deuxième partie 22 du registre à décalage entame la prochaine sélection. Si la sélection de la première partie 21 du registre à décalage n'est pas la bonne, les données mémorisées n'appartenant pas au mot de verrouillage de trame, ce dernier n'est pas reconnu par le décodeur 24 qui n'annule pas la prochaine commande de déphasage engendrée par la porte logique de type "et" 251 cette commande de déphasage est enregistrée par la bascule de type D 253 pour être exécutée et provoquer un changement de sélection, et ainsi de suite (au plus dix neuf fois) jusqu'à une sélection correcte.Lorsqu'une sélection correcte se présente, le décodeur examine dès le départ une sélection des bits du mot de verrouillage transférée de la deuxième partie 22 du registre à décalage et formée, en général, de la juxtaposition de la fin d'un mot de verrouillage et du début du suivant. Au bout d'une durée égale au plus à celle d'un mot de verrouillage, le mot de verrouillage suivant est complété et reconnu par le décodeur 24 ce qui se traduit sur la sortie Q de la bascule 255 par un niveau logique 1 qui est utilisé comme signal de synchronisation de trame appliqué en sortie 2 du dispositif, qui remet à zéro la bascule de type D 253 ainsi que, par son apparition, le compteur-diviseur 250 et qui positionne le circuit d'aiguillage 254 pour la transmission du signal d'horloge à 1 k Hz issu du compteur-diviseur 250 ;; ce positionnement du circuit d'aiguillage 254 maintient le niveau loigique 1 en sortie de la bascule 255 et, par suite, empêche l'enregistrement d'une commande de déphasage dans la bascule de type D 253 pendant la durée d'une période de ce signal d'horloge, c'està-dire pendant la durée d'une trame. Tant que le décodeur 24 reconnait le mot de verrouillage au rythme du signal d'horloge à 1 k Hz, la bascule de type D 253, maintenue à zéro, bloque toute commande de déphasage issue de la porte logique de type "et " 251. La perte d'un mot de verrouillage provoque la réapparition de commandes périodiques de déphasage entraînant le déroulement d'un nouveau processus de synchronisation. Bien entendu, comme précédemment, le dispositif représenté peut être complété par tout circuit, non illustré, de mise en oeuvre de critères complémentaires d'acquisition ou perte de synchronisation per mettant notamment de n'autoriser l'enclenchement d'un nouveau processus de synchronisation, par application du niveau logique 0 sur l'entrée de remise à zéro de la bascule 253, que lorsqu'un ensemble prédéterminé de critères de perte de synchronisation sont satisfaits. La figure 3 représente une première adaptation du dispositif de synchronisation de la figure 2 à un mot de verrouillage non uniformément réparti dans une trame, le train de données isochrones à 160 k bit/s étant organisé en trames constituées chacune de quatre secteurs de quarante bits avec un mot de verrouillage de six bits 101010 répartis en un bit de valeur 1 en tête du premier secteur, un groupe de deux bits de valeurs 01 en tête du deuxième secteur, un bit de valeur 0 en tête du troisième secteur et un groupe de deux bits de valeurs 10 en tête du quatrième secteur. Pour engendrer le motif dont est tiré le signal d'horloge du registre à décalage, on complète mot de synchronisation de la manière suivante : 1 x 010 y 10, x et y étant les données figurant en deuxième position respectivement dans les premier et troisième secteurs. Cela permet d'en tirer un motif formé de quatre groupes de deux bits placés chacun en tête d'un secteur. On considère ensuite ce motif comme la juxtaposition de deux sous motifs de quatre bits 1001 et x I y O chacun uniformément répartis dans les trames et l'on engendre deux signaux d'horloge H'1 et H'2 correspondant respectivement à ces sous-motifs. Ces deux signaux d'horloge H'1 et H'2 sont formés ici de deux versions d'un signal à 4 k Hz déphasées entre elles d'une période du débit binaire du train de données reçu. Le circuit comporte à cet effet un circuit de récupération 30 du rythme à 160 k Hz du train de données binaires reçues appliqué à l'en- trée 1 du dispositif suivi d'un diviseur par quarante ou quarante et un 31 délivrant les signaux d'horloge H'1 et H'2, l'un H'1 directement et l'autre H'2 par l'intermédiaire d'un circuit à retard formé d'une bascule de type D 310 cadencée par le signal de rythme à 160 k Hz fourni par le circuit de récupération de rythme 30. Le registre à décalage a chacune de ses deux parties subdivisées en deux. La première partie du registre à décalage présente deux éléments 32, 33 en parallèle chacun à quatre étages de registre à entrée de données série, entrées parallèles de prépositionnement et sorties parallèles, dont les entrées de commande de prépositionnement sont mises en parallèle et dont les entrées d'horloge sont cadencées pour l'un 32 par le signal d'horloge H'1 et pour l'autre 33 par le signal d'horloge H'2. La deuxième partie du registre à décalage présente deux éléments 42, 43 en parallèle chacun à quatre étages de registre à entrée de données série et sorties parallèles. En variante, non illustrée, l'entrée de prépositionneent du premier étage de chacun des deux éléments 32 et 33 de la première partie du registre à décalage sera connectée à l'entrée 1 du dispositif, en parallèle avec les entrées série des quatre éléments 32, 33, 42, 43, les sorties des derniers étages des deux éléments 42 et 43 de la deuxième partie du registre à décalage n'étant plus alors utilisées. Le premier élément 42 de la deuxième partie du registre à décalage a les sorties parallèles de ses registres connectées aux entrées de prépositionnement des étages de registre de rangs immédiatement supérieurs du premier élément 32 de la première partie du registre à décalage à l'exception de la dernière sortie qui est connectée à la première entrée. Il reçoit le signal d'horloge H'2 en retard d'une période de rythme du train de données reçues par rapport à celui H'1 appliqué au premier élément 32 de la première partie du registre à décalage. Avec ce premier élément 32, il permet de rechercher dans les trames du train binaire reçu les éléments du sous motif 1001 du mot de verrouillage. Le deuxième élément 43 de la deuxième partie du registre à décalage a les sorties parallèles de ses étages de registre connectées aux entrées de prépositionnement des étages de registre de rangs immédiatement supérieurs du deuxième élément 33 de la première partie du registre à décalage à l'exception de la dernière sortie qui est connectée à la première entrée. Il reçoit un signal d'horloge en retard d'une période de rythme du train de données reçues sur celui H'2 appliqué au deuxième élément 33 de la première partie du registre à décalage, ce signal d'horloge reçu par le deuxième élément 43 étant obtenu à partir du signal d'horloge H'2 au moyen d'un circuit à retard formé d'une bascule de type D 311 cadencée par le rythme récupéré à 160 k Hz.Avec le deuxième élément 33, il permet de rechercher dans les trames du train binaire reçu les éléments du sous motif x 1 y O du mot de verrouillage. Le diviseur par quarante ou quarante et un 31 présente une entrée de choix de la valeur quarante ou quarante et un avec laquelle il opère, au niveau logique 1 lorsque la division se fait par quarante et un et au niveau logique O lorsqu'elle se fait par quarante. Cette entrée de choix est contrôlée par un circuit de commande de déphasage 34 de même constitution que celui 25 de la figure précédente à l'exception du compteur-diviseur 340 qui est un compteur-diviseur par quatre et non par huit et du décodeur 341 qui est constitué d'une porte logique de type "et" à deux entrées décodant l'état trois du compteur-diviseur 340 pour délivrer un signal à 1 k Hz définissant le rythme de répétition des commandes de déphasage en l'absence de reconnaissance du mot de verrouillage trame.Le circuit de commande de déphasage 34 contrôle également le choix du chargement parallèle ou série des deux éléments 32 et 33 de la première partie du registre à décalage dont les entrées de commande de prépositionnement reçoivent du circuit 34 le même signal que l'entrée de choix de la valeur de division du diviseur 31. Le décodeur 35 est constitué, comme précédemment le décodeur 24, d'une porte logique de type "et" à plusieurs entrées dont certaines sont précédées d'inverseurs. Mais ces entrées sont au nombre de six qui est celui des bits du nouveau mot de verrouillage considéré et les sorties parallèles des premiers éléments 32, 33 de la première partie du registre à décalage n'ont plus des rangs en correspondance directement inverse avec ceux des bits du mot de verrouillage trame qu'elles permettent de retrouver, les premier, deuxième, quatrième et cinquième bits du mot de verrouillage trame se retrouvant respectivement sur les quatrième, troisième, deuxième et première sorties du premier élément 32 de la première partie du registre à décalage, et les troisième et sixième bits du mot de verrouillage de trame se retrouvant respectivement sur la troisième et la première sorties du deuxième élément 33 de la première partie du registre à décalage. Le fonctionnement est tout à fait analogue à celui du dispositif précédemment décrit relativement à la figure 2. La figure 4 représente une autre adaptation du dispositif de synchronisation de la figure 2 à un système de transmission utilisant un train de données isochrones à 160 k bits/s organisé en trames constituées chacune de quatre secteurs de quarante bits avec, comme dans le cas précédent, un mot de verrouillage de six bits 101010 répartis en un bit de valeur 1 en tête du premier secteur, un groupe de deux bits de valeur 01 en tête du deuxième secteur, un bit de valeur 0 en tête du troisième secteur et un groupe de deux bits de valeur 10 en tête du quatrième secteur. Comme précédemment, on obtient le motif dont est tire le signal d'horloge du registre à décalage en complétant le mot de verrouillage de manière à le transformer en quatre groupes de deux bits régulièrement répartis dans une trame : 1 x 010 y 10, x et y étant les données figurant en deuxième position respectivement dans les premier et troisième secteurs. Par contre on considère le motif dans son entier et l'on engendre un signal d'horloge par sélection des périodes du signal de rythme des données reproduisant ce motif c'est-à-dire par une sélection de deux périodes consécutives du signal de rythme des données répétée à une cadence de 4 k Hz. Le circuit utilisé diffère peu de celui de la figure 2. Il comporte comme celui-ci un circuit de récupération 50 du rythme à 160 k Hz du train de données reçues appliqué à l'entrée 1 du circuit, un registre à décalage à deux parties parallèles 51, 52 recevant le train de données reçues, des moyens de cadencement avec des moyens de déphasage incorporés comportant un diviseur par quarante ou quarante et un 53, un décodeur de mot de verrouillage formé d'une porte logique de type "et" 54 à six entrées qui sont reliées à des sorties parallèles de la partie 51 du registre à décalage et dont certaines sont munies d'inverseurs tenant compte de la valeur O de certains bits du mot de verrouillage et un circuit de commande de déphasage 55 des signaux d'horloge du registre à décalage déterminant le choix de la valeur quarante ou quarante et un avec laquelle le diviseur 53 opère. Le diviseur par quarante ou quarante et un présente une entrée de choix de la valeur avec laquelle il opère, au niveau logique 1 lorsque la division se fait par quarante et un et au niveau logique 0 lorsqu'elle se fait par quarante. Cette entrée de choix est contrôlée par le circuit de commande de déphasage 55 de même constitution que celui 25 du circuit de la figure 2 à l'exception du compteur-diviseur 550 qui est un compteur-diviseur par quatre et non par huit et du décodeur 551 qui est constitué d'une porte logique de type "et" à deux entrées décodant l'état trois du compteur-diviseur 550 pour délivrer un signal à 1 k Hz définissant le rythme de répétition des commandes de déphasage en l'absence de reconnaissance de mot de synchronisation de trame. Les deux parties 51, 52 du registre à décalage sont identiques à celles 21, 22 du registre à décalage du circuit de la figure 2 et ont les même interconnexions, à ceci près que l'entrée de prépositionnement du premier étage de la première partie 51, qui peut être connectée soit à la sortie du dernier étage de la deuxième partie 52 soit en parallèle avec les entrées série des deux parties 51 et 52, a été représentée ici connectée en parallèle avec ces entrées série, mais elles ne sont pas cadencées de la même manière. La première partie 51 a son entrée d'horloge connectée à la sortie du diviseur par quarante ou quarante et un 53 par l'intermédiaire d'un premier circuit générateur de paires d'impulsions laissant passer la première et la deuxième période du signal de rythme des données reçues survenant après chaque front montant du signal à 4 k Hz délivré par le diviseur 53. Ce premier circuit générateur de paires d'impulsions comporte un circuit 56 recevant le signal à 4 k Hz délivré par le diviseur 53 ainsi que, d'une part directement et d'autre part à travers un inverseur 58, le signal de rythme des données reçues délivré par le circuit 50 pour engendrer à la suite de chaque front montant du signal à 4 k Hz délivré par le diviseur 53 un créneau au niveau logique 1 débutant une demi-période du signal de rythme des données reçues après ce front montant et s'éten- dant sur une durée égale à celle de deux périodes du signal de rythme des données reçues, et une porte logique de type "et" 57 commandée par ce circuit 56 et recevant par ailleurs le signal de rythme des données reçues. Cette première partie 51 a en outre sa commande de prépositionnement P/S connectée à la sortie Q de la première bascule de type D 553 du circuit de commande de déphasage 55 par l'intermédiaire d'un circuit 59 maintenant un niveau logique 0 sur l'entrée de commande de prépositionnement P/S pendant la deuxième impulsion de chaque paire engendrée par le premier circuit générateur de paires d'impulsions. La deuxième partie 52 du registre à décalage a son entrée d'horloge connectée à la sortie du diviseur 53 par l'intermédiaire d'un second générateur de paires d'impulsions laissant passer la deuxième et la troisième période du signal de rythme des données après chaque front montant du signal délivré par le diviseur 53. Ce second circuit générateur de paires d'impulsions comporte le circuit 56, qui est donc commun aux deux circuits générateurs de paires d'impulsions, une bascule de type D 60 cadencée par le signal de rythme des données reçues préalablement inversé par l'inverseur 58 et dont l'entrée D est connectée à la sortie du circuit 56, retardant ainsi de la durée d'une période du signal de rythme des données reçues les créneaux engendrés par le circuit 56, et une porte logique de type "et' 61 comman- dée par le signal sur la sortie Q de la bascule 60 et recevant par ailleurs le signal de rythme des données reçues. Le décodeur est constitué par une porte logique de type "et" 54 dont les six entrées sont connectées aux première, deuxième, quatrième, cinquième, sixième et huitième sorties parallèles de la première partie du registre à décalage sur lesquelles se retrouvent les bits du mot de verrouillage dans un ordre directement inverse. Les troisième et septième sorties sont ignorées car elles correspondent aux éléments y et x ayant servi à compléter le mot de synchronisation pour obtenir un motif régulier. La figure 5 détaille un mode de réalisation des cireuits 56 et 59. Le circuit 56 comporte trois bascules de type D, 560, 561 et 562, à déclenchement sur front montant et une porte logique de type "et" 563. La première et la seconde bascule, 560 et 561, sont montées en série et cadencées par le signal de rythme des données reçues, la première, 560, recevant sur son entrée D le signal à 4 k Hz délivré par le diviseur 53 elles retardent globalement le signal à 4 k Hz délivré par le diviseur 53 d'une durée égale à deux périodes du signal de rythme des données reçues. La porte 563 a deux entrées connectées l'une à la sortie du diviseur 53 et l'autre à la sortie Q de la bascule 561 ; elle engendre à chaque front montant du signal à 4 k Hz délivré par le diviseur 53 un créneau au niveau logique 1 débutant sur ce front montant et s'éteildant sur deux périodes du signal de rythme des données reçues.La troisième bascule, 562, dont la sortie Q constitue la sortie du circuit 56, est cadencée par le signal de rythme des données reçues préalablement inversé par l'inverseur 58 et à son entrée D connectée à la sortie de la porte 563 ; elle retarde les créneaux engendrés par cette porte d'une demi-période du signal de rythme des données reçues. Le circuit 59 comporte deux portes logiques de type "et" 590 et 591 et une bascule de type D 592 à déclenchement sur front montant. La première porte de type "et", 590, a deux entrées connectées l'une à la sortie du diviseur 53 et l'autre à la sortie Q de la bascule 560 du circuit 56 ; elle engendre à chaque front montant du signal à 4 k Hz délivré par le diviseur 53 un créneau au niveau logique 1 débutant sur ce front montant et s'étendant sur une -période du signal de rythme des données reçues. La bascule 592, cadencée par le signal de rythme des données reçues préalablement inversé par l'inverseur 58, a son entrée D connectée à la sortie de la porte 590 ; elle retarde les créneaux engendrés par cette porte d'une demi-période du signal de rythme des données reçues.La deuxième porte de type "et", 591, dont la sortie constitue celle du circuit 59, a deux entrées connectées l'une à la sortie Q de la bascule 592 et l'autre à la sortie du circuit de commande de déphasage 55 connectée à 11 entrée de choix de la valeur de division du diviseur 53 en présence d'une commande de déphasage qui constitue également une commande de prépositionnement pour la première partie 51 du registre à décalage, cette porte 591 laisse passer vers l'entrée de commande de prépositionnement P/S-de cette première partie 51 le créneau alors délivré par la bascule 592, créneau qui débute une demi-période du signal de rythme des données reçues avant la première impulsion de la paire d'impulsions alors engendrées par le premier circuit générateur de paire d'impulsions et se termine en même temps que cette première impulsion ; la première partie 51 du registre à décalage n'est ainsi prépositionnée que lors de cette première impulsion ; en l'absence de commande de prépositionnement, la porte 591 maintient un niveau logique O sur l'entrée de commande de prépositionnement P/S de la première partie 51 du registre à décalage. Dans les exemples de dispositifs de synchronisation décrits, le saut de phase que fait effectuer le diviseur à valeur de division variable au signal d'horloge qu'il délivre retarde ce signal d'horloge. On pourrait prévoir d'imposer un saut de phase qui avance ce signal d'horloge : dans le cas où les sélections de données se font de manière imbriquée avec un registre à décalage en deux parties, les entrées de prépositionnement de la première partie du registre à décalage seraient alors connectées aux sorties parallèles des étages de la deuxième partie de rangs immédiatement supérieur à l'exception de l'entrée du dernier étage qui serait connectée à la sortie du premier étage de la deuxième partie, et la version du signal d'horloge cadençant cette deuxième partie serait en avance sur celle cadençant la première ; dans ce même cas, on serait toutefois conduit à des réalisations plus complexes car le transfert vers la première partie du registre à décalage des données mémorisées dans la deuxième partie s'effectuerait non juste après chaque saut de phase du signal d'horloge, mais juste avant, la reconnaissance d'un mot de verrouillage par le décodeur pourrait donc intervenir soit lorsque c'est la version du signal d'horloge cadençant la deuxième partie du registre à décalage qui a la bonne phase, soit lorsque c'est celle cadençant la première partie qui l'a ; un circuit de levée de doute serait donc nécessaire. Dans les deux derniers exemples de dispositifs de synchronisation décrits relativement aux figures 3 et 4, on a adopté, pour définir le signal d'horloge du registre à décalage, le motif minimal permettant d'obtenir à partir du mot de verrouillage trame un ensemble de groupes de bits de même importance, régulièrement répartis dans la trame. Dans certains cas d'application, il peut être avantageux d'adopter un motif non minimal présentant des groupes de bits sans recouvrement avec les bits du mot de synchronisation dans le but d'augmenter la périodicité du motif et de diminuer ainsi le nombre maximal de sauts de phase unitaires à effectuer pour obtenir une sélection correcte. Ainsi, dans le cas précédent, où le motif adopté comportait quatre groupes de deux bits uniformément répartis dans les 160 bits d'une trame, le nombre maximal de sauts de phase unitaires à effectuer pour obtenir une sélection correcte est de trente neuf. Si l'on complète ce motif par quatre autres groupes de deux bits régulièrement répartis avec les quatre précédents dans une trame, le motif présentera un groupe de deux bits tous les vingt bits de trame et le nombre maximal de sauts unitaires de phase à effectuer pour obtenir une sélection correcte ne sera plus que de dix neuf. En contre partie, le doublement de la longueur du motif obligera au doublement de la longueur du registre à décalage. REVENDICATIONS 1/ Procédé de synchronisation de trame dans un système de transmission de données binaires dans lequel les données sont transmises sous forme d'un train isochrone organisé en trames pourvues chacune d'un mot de verrouillage à bits répartis au sein de la trame, caractérisé en ce qu'il consiste à - engendrer un signal d'horloge à partir d'une sélection des périodes du signal de rythme du train de données reproduisant un motif périodique formé par des emplacements relatifs de bits sur la durée d'une trame dont au moins certains sont distribués conformément à la répartition des bits du mot de verrouillage au sein d'une trame et qui forment des groupes de même importance régulièrement répartis sur la durée d'une trame, - sélectionner des données dans le train de données au moyen du signal d'horloge sur des durées au moins égales à celle de deux mots de verrouillage consécutifs, - faire défiler les données sélectionnées aux bornes d'un décodeur de mots de verrouillage - et déphaser le signal d'horloge d'au moins une période du signal de rythme du train de données, entre deux sélections de données, tant que le décodeur ne reconnaît pas le mot de verrouillage. 2/ Procédé selon la revendication 1, caractérisé en ce que lesdites sélections de données se font l'une après l'autre, l'intervalle de temps entre deux déphasages du signal d'horloge ayant, au minimun, la durée de deux mots de verrouillage consécutifs. 3/ Procédé selon la revendication 2, caractérisé en ce que lesdites sélections de données se font de manière imbriquée, la deuxième moitié d'une sélection s'effectuant simultanément avec la première moitié de la sélection suivante et l'intervalle de temps entre deux déphasages du signal d'horloge ayant au minimum la durée d'un mot de verrouillage. 4/ Dispositif de synchronisation de trame dans un système de transmission de données binaires dans lequel les données sont transmises sous la forme d'un train isochrone organisé en trames pourvues chacune d'un mot de verrouillage à bits répartis au sein de la trame, caractérisé en ce qu'il comporte - des moyens de cadencement (10, 12) engendrant un signal d'horloge à partir d'une sélection des périodes du signal de rythme du train de données reproduisant un motif périodique formé par des emplacements relatifs de bits sur la durée d'une trame dont au moins certains sont distribués conformément à la répartition des bits du mot de verrouillage au sein d'une trame et qui forment des groupes de même importance régulièrement répartis sur la durée d'une trame, - des moyens de déphasage permettant sur ordre, de faire effectuer au signal d'horloge un saut de phase au moins égal à une période du signal de rythme du train de données, - un registre à décalage à entrée série et sorties parallèles (11) avec un nombre d'étages au moins égal à celui des emplacements de données retenus dans un motif, qui est cadencé par le signal d'horloge lui parvenant des moyens de cadencement et de déphasage (10, 12) et sur l'entrée duquel est appliqué le train de données, - un décodeur de mot de verrouillage (13) à entrées parallèles connectées aux sorties du registre à décalage correspondant à la répartition relative des bits du mot de verrouillage dans un motif et - des moyens de commande de déphasage (14) délivrant un ordre de déphasage à l'intention des moyens de déphasage lorsque le décodeur (13) n'a pas reconnu de mots de verrouillage parmi les données mémorisées dans le registre à décalage (11) sur une durée minimale de deux mots de verrouillage consécutifs. 5/ Dispositif de synchronisation de trame dans un système de transmission de données binaires dans lequel les données sont transmises sous forme d'un train isochrone organisé en trames pourvues chacune d'un mot de verrouillage à bits répartis au sein de la trame, caractérisé en ce qu'il comporte : - des moyens de cadencement (20, 23) engendrant un signal d'horloge à partir d'une sélection des périodes du signal de rythme du train de données reproduisant un motif périodique formé par des emplacements relatifs de bits sur la durée d'une trame dont au moins certains sont distribués conformément à la répartition des bits du mot de verrouillage au sein d'une trame et qui forment des groupes de meme importance régulièrement répartis sur la durée d'une trame, - des moyens de déphasage permettant, sur ordre, de faire effectuer au signal d'horloge un saut de phase au moins égal à une période du signal de rythme du train de données, - un registre à décalage formé de deux parties parallèles (21, 22) à entrée série et sorties paralleles avec un nombre d'étages au moins égal à celui des emplacements de données retenus dans le motif, qui sont cadencées par deux versions déphasées entre elles du signal d'horloge et qui reçoivent en parallèle le train de données, la première partie (21) étant cadencée par une première version du signal d'horloge, constituée d'une suite d'étages à entrées de prépositionnement et pourvue d'une commande de prépositionnement (P/S) contrôlée par des moyens de commande de déphasage (25), la deuxième partie (22) étant cadencée par une deuxième version du signal d'horloge déphasée par rapport à la première d'une valeur. égale au saut de phase engendré en une fois par les moyens de déphasage et constituée d'une suite d'étages dont les sorties parallèles sont connectées aux entrées de prépositionnement des étages de la première partie (21), - un décodeur de mot de verrouillage (24) à entrées parallèles connectées aux sorties de la première partie (21) du registre à décalage correspondant à la répartition relative dans un motif des bits du mot de verrouillage et - lesdits moyens de commande de déphasage (25) délivrant un ordre de déphasage l'intention des moyens de déphasage et un ordre de chargement parallèle à l'intention de la première partie (21) du registre à décalage lorsque le décodeur (24) n'a pas reconnu de mots de verrouillage parmi les données mémorisées dans le registre à décalage sur une durée minimale d'un mot de verrouillage. 6/ Dispositif selon la revendication 5, caractérisé en ce que ledit saut de phase retarde ledit signal d'horloge et les entrées de prépositionnement des étages de la première partie (21) du registre à décalage sont connectées aux sorties parallèles des étages de rangs immédiatement inférieurs de la deuxième partie (22) du registre à décalage à l'exception de la première entrée qui est connectée à la sortie du dernier étage de la deuxième partie (22) du registre à décalage. 7/ Dispositif de synchronisation de trame dans un système de transmission de données binaires dans-lequel les données sont transmises sous forme d!un train isochrone organisé en trames pourvues chacune d'un mot de verrouillage à bits répartis au sein de la trame, caractérisé en ce qu'il comporte - des moyens de cadencement (50, 53, 56, 57) engendrant un signal d'horloge à partir d'une sélection des périodes du signal de rythme du train de données reproduisant un motif périodique formé par des emplacements relatifs de bits sur la durée d'une trame dont au moins certains sont distribués conformément à la répartition des bits du mot de verrouillage au sein d'une trame et qui forment des groupes de même importance régulièrement répartis sur la durée d'une trame, - des moyens de déphasage permettant, sur ordre, de faire effectuer au signal d'horloge un saut de phase au moins égal à une période du signal de rythme du train de données et retardant ce signal d'horloge, - un registre à décalage formé de deux parties parallèles (51, 52) à entrée série et sorties parallèles avec un nombre d'étages au moins égal à celui des emplacements de données retenus dans le motif, qui sont cadencées par deux versions déphasées entre elles du signal d'horloge et qui reçoivent en parallèle le train de données, la première partie (51) étant cadencée par une première version du signal d'horloge, constituée d'une suite d'étages à entrées de prépositionnement et pourvue d'une commande de prépositionnement (P/S) contrôlée par des moyens de commande de déphasage (55), la deuxième partie (52) étant cadencée par une deuxième version du signal d'horloge déphasée par rapport à la première d'une valeur égale au saut de phase engendré en une fois par les moyens de déphasage et constituée d'une suite d'étages dont les sorties parallèles à l'exception de celle du dernier étage sont connectées aux entrées de prépositionnement des étages de la première partie (51) de rangs immédiatement supérieurs, l'entrée de prépositionnement du premier étage de la première partie étant connectée en parallèle avec les entrées série des première et deuxième parties, - un décodeur de mot de verrouillage (54) à entrées parallèles connectées aux sorties de la première partie (51) du registre à décalage correspondant à la répartition relative dans un motif des bits du mot de verrouillage et - lesdits moyens de commande de déphasage (55) délivrant un ordre de déphasage à l'intention des moyens de déphasage et un ordre de chargement parallèle à l'intention de la première partie (51) du registre à décalage lorsque le décodeur (54) n'a pas reconnu de mots de verrouillage parmi les données mémorisées dans le registre à décalage sur une durée minimale d'un mot de verrouillage.