FR 2536883 A1 19840601 FR 8219925 A 19821126 PROCEDE ET DISPOSITIF DE COORDINATION DES TRANSFERTS D'INFORMATIONS NUMERIQUES ENTRE DES UNITES DE TRAITEMENT DE DONNEES EMETTRICE ET RECEPTRICE INTERCONNECTEES PAR UN CANAL DE TRANSMISSION ASYNCHRONE La présente invention concerne un procédé assurant la coordination des transferts d'informations numériques entre une unité émettrice et une unité réceptrice interconnectées par un canal de transmission asynchrone, plus particulièrement dans un système comportant des unités de traitement de données autonomes. L'invention concerne également le dispositif de mise en oeuvre du procédé. Dans le cadre de l'invention, le terme "unité de traitement de données" doit être entendu dans son acceptation la plus générale. Lesdites unités peuvent être des processeurs ou des unités périphériques telles que des mémoires de masse, des imprimantes, des lecteurs de cartes, des unités de bandes magnétiques, des tambours magnétiques, etc...La transmission d'informations d'une unité à une autre unité s'effectue généralement par l'intermédiaire d'un canal de transmission constitué d'un réseau de fils électriques commun auquel sont reliées - toutes les unités de traitement et désigné couramment "lignes omnibus" ou encore "bus" selon la terminologie anglo-s#axonne. L'invention autorise le dialogue entre processeurs ou entre un processeur et un périphérique; ou encore directement entre des périphé- riques associés aux processeurs. Par la suite, toutes les unités de traitement de données capables d'émettre etlou de recevoir des données numériques seront appelées plus simplement "unités". Dans les systèmes récents comprenant un nombre important d'unités autonomes, de nombreux critères doivent être satisfaits simultanément Le travail en parallèle d'unités spéçialisées ou l'accommodement entre elles d'unités de technologie etlou de familles différentes, en particulier ayant des cycles de travail différents les -uns des autres doivent être possibles Une autre condition importante à satisfaire est l'adaptation harmo nieuse de chaque unité à la charge globale de travail du système, tenant compte également de particularités locales. Un changement de la configuration du système, par exemple son extensibilité, doit également pouvoir être réalisé sans nécessiter de transformations importantes. Enfin, il est également très important que la fiabilité du système soit maximale. Le fonctionnement défectueux de l'une des unités ne doit pas influencer le fonctionnement des autres unités et notamment interdire l'accès à une ressource commune lorsque ces unités sont en compétition avec l'unité défectueuse. De façon plus générale, le fonctionnement du système doit être sûr et tous les blocages doivent être évités. Pour toutes ces raisons, bien que moins performantes en terme de rapidité, les procédures de transferts d'information de type asynchrone sont largement utilisées dans les systèmes modernes. L'asynchronisme peut être réalisé à deux niveaux. Tout d'abord, il est nécessaire de résoudre les conflits de priorité entre unités en compétition pour se voir attribuer la maitrise du bus commun et réaliser un transfert d'information. C'est la phase d'allocation de ressource, la ressource étant le bus commun. Ensuite le transfert d'informations proprement dit a lieu. Les premiers procédés connus permettaient une allocation des ressources en fonction de priorités réparties selon un schéma hiérarchique fixe ou encore selon une repartition temporelle cyclique, sous la commande de moyens entièrement centralisés. Dans le cadre des systèmes informatiques comportant des moyens de liaison entre les unités du type bus, des procédés d'allocation de ressources plus souples que ceux précédemment évoqués ont été proposés. Ces procédés mettent en jeu des procédures d'attribution dynamique de priorité ou encore des procédures d'échange d'une séquence de messages du type "demandevalidation et/ou acceptation", procédures plus connues sous la dénomination anglo-saxonne 'hand-shake". Des procédés de ce type soirt décrits dans les dem#andes de brevet français publiées sous les n0 FR-A-2 179 031 et FR-A2 376 464.Bien qu'introduisant un plus grand degré de décentralisation dans la prise de décision d'allocation du bus, il est encore nécessaire, selon ces procédés, de disposer d'un organe centralisé pour assurer un bon déroulement des procédures, que ce soit l'un des processeurs connectés au bus. ou une unité spécialisée connue sous différentes dénominations telles que "moniteur de bus" ou "arbitre de bus". Pour obvier à cet inconvénient1 il a été décrit dans une demande de brevet français n081 070#36 déposée le s avril 1981, un procédé d'allocation de ressources entièrement décentralisé. L'intitulé de cette demande de brevet est: "Procédé et dispositif d'allocation d'une ressource- dans un système comportant des unités de traitement de données autonomes". Selon ce procédé d'allocation, chaque unité de traitement de donnée d'un système est associée à un circuit'd'interface d'allocation de ressource standard et ces circuits d'interface sont. couplés entre eux à l'aide d'un bus véhiculant un premier signal binaire indiquant qu'au moins une unité demande l'accès à une ressource, un deuxième signal binaire indiquant qu'aucune unité n'utilise cette ressource et un troisième signal binaire d'une durée déterminée autorisant le départ de la -compétition entre unités demanderesses et 1'allocation de la ressource à une unité gagnante, un premier mot binaire indiquant le plus haut niveau de- priorité et un second mot binaire indiquant le-numéro de l'unité gagnante. L'invention concerne plus spécifiquement la. gestion des transferts d'informations numériques entre les unités une fois que l'allocation du bus a été attribuée à l'une des unités et un dispositif pour la mise en oeuvre du procédé. Il est en effet nécessaire,# pour cette tâche spécifique de mettre en oeuvre des procédés également souples et performants, de manière à ne pas compromettre les gains en souplesse et efficacité obtenus par la mise en oeuvre du procédé d'allocation précité. Pour cette tâche, les. procédures de type asynchrone sont également largement utilisées. Les échanges comportent en général plusieurs phases, typiquement une phase d'adressage suivie d'une phase d'échange de donnée. - La phase d'adressage se traduit concrètement par l'envoi d'un mot d'adresse sur le bus commun par une unité émettrice, c'est à dire celle à qui la maitrise de ce bus commun a été attribué, et sa reconnaissance p#ar une unité réceptrice, c'est à dire l'unité adressée. La #phase d'échange de données se traduit concrètement par la trans mission dans un sens ou l'autre selon qu'il s'agit d'écriture ou de lecture, d'un ou plusieurs mots successifs de données ou d'instructions à transférer. Sur les bus asynchrones, la logique de décodage d'adresses et d'instruc- tions doit être répartie dans toutes les unités réceptrices afin d'améliorer leur autonomie fonctionnelle vis à vis des autres éléments constitutifs du système. La procédure mise en oeuvre pour les transferts d'informations peut également être du type rappelé pour l'allocation de ressource en ce qui concerne la phase de transfert d'adresse' cycle demande (c'est à dire adressage)/validation-acceptation. Cette dernière opération se traduit par l'émission par l'unité adressée d'un signal ou d'un mot d'acquittement. Un dispositif travaillant-- selon cette procédure est décrit notamment dans la demande de brevet français n081 07 037 déppsée également le 8 avril 1981 et qui sera rappelé de façon plus détaillée dans ce qui suit. Le transfert de donnée après reconnaissance de l'adresse s'effectue également sur la base d'un #cycle demande-accep tation. Cependant, dans les systèmes actuels, notamment du fait des progrès de la miniaturisation des composants électroniques5 les mémoires associées à chaque unité peuvent être dotées d'une capacité très importante. Il s'ensuit que les mots d'adresse sont également de grande largeur, typique ment 32 bits et peuvent être transmis s-équentiellement par octets par exemple. Enfin les procédures de décodage d'adresse peuvent être très complexes: plusieurs niveaux par exemple, et très différentes d'une unité à l'autre selon la tâche spécifique à accomplir par cette unité, ce naturel lement indépendamment du fait des différences de technologies et/ou de familles déjà rappelées qui se traduisent également par des différences de temps de décodage pour une même procédure. Le signal (ou le mot) -d'acquittement émis par l'unité adressée peut donc être reçue par l'unité émettrice de l'adresse après un délai très bref suivant - ltémission de l'adresse ou au contraire très long selon l'unité particulière adressée. Dans des cas limites, le transfert de données suivant la phase de transfert d'adresse peut être terminé et une ou plusieurs autres nouvelles adresses pourraient être émises avant que le décodage de la première adresse soit terminée par l'unité la plus lente connectée au-bus communs ce qui peut se traduire par un fonctionnement défectueux. Dans l'état actuel de la technique, on impose que le temps de décodage s'accomplisse dans un temps constant nécessairement égal à celui de la plus lente des unités connectées au bus et l'émission d'une nouvelle adresse ne peut être effectuée, au mieux, qu'après ce temps constant. Cette contrainte diminue fortement l'avantage attendu de l'asynchro- nisme du bus commun. L'invention vise à pallier cet inconvénient en assurant un découplage total entre les protocoles des transferts d'information utilisés sur le bus commun et les protocoles organisant les transferts coté utilisateur, c'est à dire ceux associés à l'unité adressée L'invention propose un procédé de coordination des transferts d'informations qui permet de lever la contrainte de temps précitée et de garder en attente pour une unité réceptrice donnée un transfert qui lui est destiné tant que le cycle de- décodage d'adresse en cours n'est pas terminé. Le procédé permet à l'unité émettrice de considérer l'échange terminé lorsque l'unité réceptrice destinataire a répondu bien que d'autres unités réceptrices puissent être encore en phase de reconnaissance d'adresse, ce sans risque de fonctionnement erroné. Un avantage supplémentaire est que toute connexion nouvelle au -bus, retrait au bus ou modification d'une unité n'a aucune incidence sur le reste du système en ce qui concerne les chronologies à respecter. L'objet de l'invention est donc un procédé de coordination des transferts d'informations numériques dans un système de traitement d'infor- mations comprenant des unités autonomes fonctionnant selon des rythmes de travail distincts, associées chacune à un dispositif de gestion des transferts d'informations et interconnectées à un canal de transmissions bidirectionnelles asynchrone; les transferts s'effectuant entre une unité émettrice et une unité réceptrice~sélectionnée par l'intermédiaire dudit canal de transmissions et comprenant un nombre déterminé d'opérations éié'men?ai'res, ces opérations comportant au moins une première opération de transfert - d'adresse consistant en l'émission -d'un mot d'adresse par L'unité émettrice via ledit canal de transmissions reçu par toutes les unités du système et destiné à sélectionner une de ces unités; chaque opération élémentaire étant initiée sur ledit canal par l'émission par l'unité émettrice, à l'état actif,# d'un signal de validation ; caractérisé en ce qu'il comprend - une phase pendant laquelle chaque unité du système connectée audit canal détermine une première série et une seconde série de temps élémen taires; la première série étant constituée par des temps d'exécution assignés à chaque opération élémentaire nécessaires à leur exécution complète par cette unité et la seconde série étant constituée par des temps d'enchainement nécessaires à cette unité pour le passage d'une opération élémentaire à la suivante ; - et une phase de transfert d'informations comprenant au moins les étapes suivantes: a) dans chaque unité du système et son dispositif de gestion des transferts d'infôrmations associés:: - initialisation conditionnelle à l'opération de transfert d'adresse sur réception, à l'état actif, d'un signal de validation d'adresse émis par runité émettrice, par la génération d'un signal de demande de temps d'exécution de cette opération ~ - décodage de l'adresse transmise par ledit canal de transmissions; - génération d'un signal indiquant la fin du temps d'exécution de cette opération; ; b) génération d'un signal d'acquittement par l'unité réceptrice sélec tionnée par ladite adresse, lors de la génération dans cette unité dudit signal de fin d'exécution de l'opération de transfert d'adresse åchevant cette opération transmis à l'unité émettrice par ledit canal de transmissions et autorisant l'unité émettrice à initialiser sur ce canal une nouvelle opération élémentaire de transferts d'informations;; - c).et activation d'un signal interdisant les prises en compte ultérieures dudit signal de validation d'adresse dans les unités du système dans lesquel les le signal indiquant la fin du temps d'exécution de l'opération de transfert d'adresse n'a pas été généré et désactivation subséquente de ce signal d'interdiction lors de la génération du signal de fin de temps d'exécution de manière à ce que ladite initialisation conditionnelle ne soit effectuée qu'à la double condition de la réception à l'état actif du signal- de validation d'adresse et à l'état non-actif du signal d'interdiction. L'invention a encore pour objet un dispositif de mise en oeuvre de ce procédé. L'invention sera mieux comprise et d'autres avantages apparaitront à l'aide de la description qui suit, en référence aux figures annexées - la figure 1 représente schématiquement l'architecture d'un système de traitement de données de l'art connu dans le cadre de laquelle l'invention trouve son application; - la figure 2 représente de façon plus détaillée la configuration du bus commun de transfert d'informations utilisé dans ce système - la figure 3 représente de façon plus détaillée un interface de gestion des transferts d'informations utilisé dans ce système. - la figure 4 est un chronogra#mme illustrant le fonctionnement du système lors d'un transfert d'information selon un mode particulier. - la figure 5 est un chronogramme illustrant un point particulier du fonctionnement du système lors de l'adressage d'une des unités connectées. - la figure 6 représente schématiquement l'architecture d'un disposi#tif de gestion des transferts d'informations selon l'#nvention. - la figure 7 représente un exemple de réalisation concrète de ce dispositif. -'les figures 8 et '9 sont des chronogrammmes illustrant un aspect important du procédé de l'invention. - les figures 10 à 13 illustrent deux exemples d'application du procédé selon l'invention. Il est tout d'abord utile de rappeler brièvement l'architecture et le fonctionnement d'un système informatique fonctionnant de façon asynchrone. Pour fixer les idées, et de façon non limitative, un tel système peut être illustré de façon préférentielle par référence à celui décrit dans les deux demandes de brevets français précités déposées le 8 avril 19813 système dans lequel le procédé de l'invention trouvera application de façon avantageuse. Dans le cadre de ce système, les unités le composant peuvent être de cieux types principaux : des unités "maîtres" et des unités "esclaves". Il faut entendre par là que les unités "maîtres", indifféremment processeurs ou périphériques, peuvent se voir attribuer à tour de rôle la maitrise instantanée du bus de liaison commun par le procédé d'allocation de ressource précité et selon des procédures entièrement décentralisées. Les unités "esclaves" n'ont pas la possibilité d'obtenir la maîtrise du bus. Sur la figure 1, est représenté schématiquement une architecture de système S. Le système comporte plusieurs unités autonomes de traitement de données U1 à Un Ces unités peuvent être de tous types: processeurs ou unités périphériques. Ces unités sont de deux natures comme il a été antérieurement rappelé: des unités "maîtres" U1, U2, Un, et des unités "esclaves" dont une seule, Ux a été représentée sur la figure 1. Toutes ces unités sont reliées à un canal d'échange de données du type bus: "BUS". Ce canal constitue la ressource à allouer, pour laquelle les unités sont en compétition. Outre le dispositif d'allocation de ressource "DAR" qui a été évoqué et fait l'objet de la demande de brevet français précité, et qui comprend son propre bus "BAR", le système S comporte un canal de liaison "BDO" pour les transferts d'informations, ce transfert étant du type bidirectionnel. De manière habituelle, ce canal peut comprendre comme illustrée plus en détail sur la figure 2, un bus véhiculant des mots d'adresses "ADR", par exemple des mots de trente deux bits, un bus véhiculant des mots de données ou d'instructions "DON", par exemple des mots également de trente deux bits divisibles en octets et un bus véhiculant des signaux de services "SPE". Ces derniers comprennent généralement des signaux permettant des échanges sûrs tels que signaux d'horloges, de synchronisation etc...Ce bus peut également comprendre des liaisons de -masse électrique et des liaisons véhiculant les tensions nécessaire au fonctionnement des différentes unités qui lui sont connectées, selon la nature des technologies mises en oeuvre. Enfin, il comporte un quatrième bus "CNT" qui véhicule des signaux de commande et de gestion des transferts. Les unités U1 à Un peuvent communiquer avec le canal "BDO" à l'aide de bus particuliers "BUS1 à "BUSn" via des circuits d'interfaces 1D1 à IDn. Ces circuits ont pour rôle d'effectuer toutes les adaptations nécessaire permettant de connecter une unité particulière U. au canal "BDO", adaptations, comme il est connu, de nature- technologique ou logicielle. La procédure précise d'allocation de ressource peut être celle décrite dans la demande de brevet français précitée ou toute autre procédure de l'art connu appropriée. Cet aspect sort du cadre précis de l'invention qui concerne les transferts d'informations une fois que cet allocation a été réalisée. Comme il a déjà été décrit succinctement en relation avec la figure 2, un des éléments les plus importants du dispositif de transmission de données est le bus "BDO" auquel sont connectées via un interface IDi toutes les unités sans exception, qu'elles soient de type maître ou de type esclave. Ce bus assure quatre fonctions qui sont remplies dans un exemple préféré de réalisation par les quatre bus élémentaires ADR, DON, SPE et CNT: - fonction d'adressage (bus "ADR") - fonction de transfert de données (bus "DON") - fonction de gestion des transferts ("CNT") - et fonction de service (bus "SPE") Un exemple de réalisation concrète typique est le suivant Le bus adresse "ADR" est un bus véhiculant des mots d'adresse. Dans une variante préférée, il comporte un ensemble de 32 conducteurs. Il est organisé de façon à pouvoir travailler en asynchronisme sur des mots de 16 ou 32 bits. Le bus de données "DON" est un bus bidirectionnel transferts de mots de donnée comportant dans une variante préférée un faisceau de 32 conducteurs, utilisable pour des mots de 16 ou 32 bits Les transferts peuvent s'effectuer en mots scindés en 8, 16, 24 ou 32 bits suivants l'état de signaux particuliers de commande. Le bus de gestion des transferts "CNT" comportent un nombre déterminé de conducteurs véhiculant chacun un signal binaire de commande. Ces signaux de commande autorise deux types de transfert principaux: "transfert Maître-Esclave" et "transfert Maître à Maître" selon plusieurs modes et variantes. Ces transferts utilisent les bus adresses "ADR" et données "DON". Le premier type de transfert, "Maître à Esclave", est initié par le positionnement à un des états binaires, "0" par exemple, d'un premier signal de commande: "NAS" indiquant que l'adresse de destination des données à transmettre par l'unité de type maître ayant acquis la maîtrise du bus "BDO" est stable. Outre ce signal, l'unité émettrice positionne un signal de commande d'écriture-lecture: "NRWCB", un signal de validation des données: "NDS" et un signal de validation d'écriture de chacun des octets possible du mot véhiculé par le bus "DON": "BYT 0, BYT 8, BYT 16 et BYT 24". L'unité réceptrice, c'est à dire l'unité adressée, doit positionner également des signaux sur le bus "CNT": un signal acquittement d'adresse: "NAQAD", et un signal indiquant que la mémoire de l'unité réceptrice est prête : "NMRDY". Les définitons de ces signaux, ainsi que celles des signaux qui vont être ultérieurement discutés, sont rassemblées dans le TABLEAU I placé en fin de la présente description La lettre N en première position indique, selon la convention précédemment retenue, que le signal est actif à l'état bas ou zéro logique. Le second type de transfert "Maître à Maître" est initié par le positionnement deux autres signaux de commande: "NSERVB', "NDSM", jouant un rôle analogue aux signaux "NAS" et "NDS". Pour sa part, l'unité de type maître adressée, réceptrice des informations transférées, positionne les deux signaux d'acquittement précédemment évoqués :"NAQAD et NMRDY". Enfin le bus "SPE" véhicule des signaux de services pour assurer des fonctions spécifiques, telle qu'initialisation du système par exemple et éventuellement comprend des liaisons d'alimentation électrique. Ces signaux sont bien connus de l'homme de métier et sortent du cadre de l'invention. Ils dépendent également de la technologie mise en oeuvre. Les procédures et protocoles de transfert selon les deux types principaux vont maintenant être détaillés. Plusieurs modes et variantes sont permis par le procédé de gestion des transferts de l'invention. Les transferts peuvent s'effectuer par blocs ou mots selon des modes simultané ou décalé. Il faut entendre par là que, selon le premier mode, l'adresse de destination est transmise en même temps que les données à transmettre. Dans le second mode, décalé, les données sont transmises après la phase d'adressage permettant leur multiplexage sur les mêmes fils. Lorsqu'on effectue des transferts de données par mot, l'adresse est émise pendant la première partie du transfert et validée par le signal "NAS". L'unité réceptrice ainsi adresssée doit se reconnaître et valider le signal "NAQAD" pour informer l'unité émettrice de cette reconnaissance. Le signal "NDS" émis en même temps (mode simultané) ou #après (mode décalé) le signal "NAS", valide le transfert des données. L'unité réceptrice doit répondre par le signal "NMRDY"' dès qu'elle est capable d'émettre ou de recevoir des données. Le maître est responsable du signal "NDS" qui ne doit remonter qu'après réception du #signal "NMRDY". Lorsqu'on effectue des transferts de données par bloc, un signal "NBLOC" transmis par le bus de gestion des transferts "CNT", valide ce type de transfert. Le transfert est initialisé de la même manière que pour un transfert mot, l'adresse validée par le signal "NAS" est l'adresse de départ du bloc. Chaque nouveau transfert de données validé par le signal "NDS" incrémente l'adresse de l'unité réceptrice. Lorsqu'on effectue des transferls "maître-à-maître, la validation du signal "NSERV" indique qu'une adresse est valide sur le bus adresse "ADR". Les quatre bits, de poids forts par exemple, indiquent le numéro de l'unité appelée. Cette unité valide le signal NAQAD indiquant -qu'elle s'est reconnue. Le signal "NDSM" peut apparaître en même temps que le signal "NSERV". L'unité appelée doit répondre par le signal "NMRDY" pour accepter les données transmises et terminer le transfert. Outre le bus de couplage des unités#: "BDO", décrit précédemment, un des éléments importants du système est l'interface 1Di t dont sont munis toutes les unités U. raccordées au bus "BDO". Un exemple de réalisation concrète va maintenant être décrit de façon détaillée. La figure 3 illustre à titre d'exemple un dispositif de couplage d'une unité de type maître aux différents bus constituant le canal "BUS", incorporant le- dispositif d'allocation de ressource "DAR": interface 1Ai' et bus "BAR". L'interface de- transfert de données IDi comprend essentiellement trois blocs: un bloc de commande COM couplé au bus de gestion des transferts "CNT", et deux blocs AMP 1 et AMP 2, couplés respectivement- aux bus données "DON" et adresses - "ADR". Ces deux derniers blocs sont constitués essentiellement par des eircuits d'amplification et d'adaptation.: conversion de niveaux de tension des signaux logiques, par exemple. Ils sont en outre couplés par des bus internes, respectivement DONIi, et ADRIi à l'unité Ui. Les circuits émetteurs de signaux couplés aux - différents bus sont de préférence des éléments semisonducteursg du type dit à "collecteur ouvert" de manière à ce que le niveau bas ou zéro logique dans la convention adoptée soit prépondéran#t sur le niveau haut de manière à ce que le niveau logique résultant soit un zéro logique lorsqu'au' moins un des circuits émetteurs positionne un signai au niveau bas. Le bloc de commande COM est couplé sur une de ses faces avec le bus "CNT". Il reçoit et émet les signaux de commande qui ont été décrits précédemment: "NAS, NAQAD" etc... Chacun des signaux est véhiculé par une liaison monofil. Sur l'autre face, le bloc de commande reçoit et émet par un bus interne de gestion des transferts CNTI. des signaux de commande de l'unité Ui qui lui est associée, dans le cas présent une unité de type maître qui peut être, par exemple, un processeur ou un microprocesseur.Si on désire que tous les interfaces IDi soient standards, non seulement vis à vis des couplage. avec les différents bus, mais également vis à vis# des unités connectées Ui, ces unités peuvent comprendre un coupleur assurant toutes les compatibilités logiques et technologiques nécessaires, ce dans le cas ou les unités sont de familles et/ou de technologies différentes. Le bloc de commande COM, si l'unité couplée Ui est de type maître, communique en outre avec un interface d'allocation de ressource associée IAi à l'aide de signaux de commande et de synchronisation par les liaisons Syi. Celuici c#ommunique avec l'unité. Ui par un bus interne BAR1i. yi Enfin, le bloc de commande émet deux signaux internes à l'interface donnée IDi, de validation ou d'invalidation "NVINVD" et "NVINVA", qui sont transmis respectivement aux blocs AMP 1 et AMP 2. -Les signaux émis ou transmis à/ou de l'unité Ui associée à l'interface IDiX comprennent un signal d'indication de mode de séquencement "NSIM". L'état logique de ce signal conditionne le fonctionnement de l'interface IDi selon deux modes de chronologie de transfert sur le bus qui ont été précédemment évoqués - le mode simultané: les cycles d'adresse et de donnée sont exécutés en parallèle; - et le mode décalé: le cycle d'adresse précède obligatoirement un cycle de donnée. Ce mode implique que l'unité réceptrice mémorise l'adresse transmise par le bus 'ADR". Les autres signaux reçus ou émis de/ou vers l'unité associée U. dans la mesure où ils sont utiles à la compréhension de l'invention seront détaillés par la suite. Les bus "SPE" et les signaux- de service véhiculés par ce bus ne sont pas représentés sur la figure 3 dans un but de simplification car ils- sortent du cadre de l'invention et ne sont pas nécessaires à sa bonne compréhension. Le système qui vient d'être rappelé dans ses grandes lignes présente de nombreux avantages, liés notamment à l'architecture du bus et notamment les avantages suivants - il permet des interfaces (lui) standards, c'est à dire banalisés; - il autorise une grande modularité ~ - le nombre de lignes de chacun des bus élémentaires peut varier selon Mapplication particulière du système S; - lå gestion est totalement décentralisée et assure un haut degré de fiabilité. Il doit être rappelé, qu'en général, les bus de liaisons constituent un des points faibles d'un système d'informatique lorsqu'on évalue la fiabilité de ces systèmes.La possibilité d'avoir un système totalement défaillant est fortement diminuée par une distribution décentralisée des organes de commande dans toutes les unités de type "maître" du système Cependant, comme il a été rappelé, il doit être attribué à la phase de décodage d'adresse obligatoirement une durée de temps fixe, égale à celle nécessaire à la plus lente des unités connectées au bus commun via les interfaces IDi, même si en réalité l'unité réceptrice destinataire particulière a reconnue son adresse dans un intervalle de temps beaucoup plus court et a émis le signal d'acquittement, "NAQAD" par exemple, également bien avant l'écoulement de ladite durée de temps fixe.Dans les cas extrèmes, entre l'émission du signal d'acquittement par l'unité adressée et le temps de décodage le plus #lent, il peut s'écouler un intervalle de temps qui permet trait, s'il pouvait être utilisé pour les unités les plus rapides un ou même plusieurs cycles "adressage-échange de donnée" Pour éviter tout fonction nement erroné, il est nécessaire d'attendre au moins la fin de la phase de décodage de l'unité la plus lente, avant de valider une nouvelle adresse. Un exemple de cycle de transfert dans un mode particulier, dans le cadre du système qui vient d'être décrit, va tout d'abord être rappelé - de façon plus détaillée. Le diagramme de la figure 4 illustre un transfert de type "maître à -esclave", d'une unité Ui à une unité Ux en mode décalé par mot. Ce mode nécessite nécessairement la mémorisation des adresses dans l'unité récep trice. Le chargement d'adresse s'effectue sur le front de montée de "NAS". Un interface IDi permettant ce mode a été décrit en relation avec la figure 3. L'unité active Ui, c'est à dire qui a acquis la maitrise du bus, émet un signal "NVAD" vers l'interface IDi pour débuter une séquence de transfert. L'interface IDi émet le signal "NVINVA" vers l'unité Ui pour autoriser Couverture des amplificateurs d'adresse AMP 2, puis émet le - signal "NAS". Parallèlement l'unité Ui émet un signal "NVDO1, pour demander le transfert des données. L'interface Higi attend l'acquittement de l'adresse émis par le récepteur: retombée du signal "NAQAD" (Mode décalé). A la réception de ce signal, il ferme les amplificateurs d'adresse (par le signal "NVINVA") et relève le signal "NAS", puis émet un signal "NVINVD" vers l'unité Ul pour autoriser cette dernière à valider les données sur le bus "DON" en mode écriture et enfin émet le signal "NDS" sur le bus "CNT". Après satisfaction des temps d'accès, qui lui sont propres, le récepteur Ux répond en émettant le signal d'acquittement "NMRDY".L'interface 1Di' après réception de ce signal, émet vers l'unité Ui un signal "NDTACK" pour débloquer et terminer ce cycle de transfert. L'unité U. enlève alors les signaux "NYAD et NVDO" pour débloquer l'interface IDi avant un nouveau transfert. Sur la désactiva tion du dernier de ces deux signaux ("NvAD, - NVDO") l'interface IDi relève les signaux "NVINVD et NDS". Sur le front montant du signal "NDS", le récepteur Ux dépositionne le signal "NMRDY". Sur la #partie supérieure du-diagramme de la figure 4 est représenté un axe des temps qui a pour origine le temps t0, instant de retombée à zéro du signal "NVAD". A l'instant t1, le signal "NAS" devient actif (état "0"), à l'instant ti, le signal "NAQAD" devient actif (état "0") et à l'instant t3 le signal "NMRDY" devient-actif (état "0"). L'intervalle de temps T 1 = t2 - t1 est donc significatif du temps nécessaire au décodage de l'adresse émise par l'unité émettrice U. par l'unité réceptrice Ux A partir de l'instant t3, et même à partir de l'instant t2 si la donnée à transmettre pendant le cycle' suivant d'adressage-échange reste identique à elle-même, rien ne s'oppose plus théoriquement, l'unité adressée ayant reconnu son adresse et accepté les données à transférer dans le premier cas, à lancer un nouveau cycle de transfert Cependant cette procédure peut conduire à un fonctionnement erronné car d'autres unités plus lentes sont encore en phase de décodage d'adresse. Si l'on suppose que l'unité Ux est l'unité la plus rapide du système S et l'unité Uns l'unité la plus lente; le diagramme de la figure 5 illustre ce qui pourrait se passer si l'on n'attendait pas la fin de la période nécessaire au décodage, par l'unité Uns de l'adresse émise par l'unité Ui. L'unité Ui émet sur le bus "ADR", via l'interface IDi, une première adresse validée par la retombée à zéro au temps t1 du signal "NAS". provoquée également par l'unlté Ui toujours via l'interface IDiO Cette première adresse correspond à l'unité Ux La retombée du signal "NAS" (instant td) lance la phase de recon,nais- sance d'adresse dans toutes les unités connectées au bus commun "BUS't, notamment dans les unités Ux et Un. n L'unité Ux termine sa phase de décodage d'adresse à l'instant t2 et fo#rce, par son interface IDX, le signal "NAQAD" à zéro, puisque cette adresse lui est affectée. Au bout d'un intervalle de temps qui ne dépend que des carac#téris- tiques propres aux seules unités Ui et Ux, l'unité émettrice Ui pourrait, donc lancer un nouveau cycle de transfert et émettre une nouvelle adresse, ce dans l'hypothèse selon laquelle le lancement de ce nouveau cycle ne serait pas conditionné par la fin (instant t6) de l'intervalle de #temps nécessaire au décodage d'une adresse reçue par l'unité Un, soit T2 = t6 t1 Le nouveau cycle serait initié par la retombée- à zéro du signal "NAS" à l'instant t5 qui indiquerait que la nouvelle adresse serait stable sur le bus "ADR" et pourrait être prise en compte. Si l'intervalle de temps T 2 nécessaire au décodage de la première adresse par l'unité Un est plus grand que l'intervalle de temps t5 - tl s la retombée de RNBSR interviendrait pendant la phase de décodage de cette première adresse dans les circuits prévus à cet effet dans l'unité Un Ceci serait également vrai pour toutes les unités dont la phase de décodage d'adresse dure un temps plus long que (t5 - t1), ce qui risquerait d'entrainer un fonctionnement défectueux du système. La solution retenue dans l'Art Connu, comme il a été précédemment indiqué, est d'imposer une durée minimale pour la phase de décodage d'adresse égale à celle nécessaire à la plus lente# des unités connectée au bus commun, que ce soit pour des raisons technologique et/ou des raisons de complexités logiques liées à tâche assignée à l'unité en question Il s'ensuit également que la connexion au bus d'une nouvelle unité, - Si elle est encore plus lente que l'unité la plus lente déjà connectée, impose des adaptations de chronologie. L'invention se propose, tout en conservant les acquits de souplesse, d'adaptation et de facilité de mise en oeuvre des protocoles d'échanges de type asynchrone et en conservant, dans une variante préférée, l'architecture générale du système qui vient d'être décrit, d'en pallier les inconvénients résiduels. Selon la caractéristique principale de Pinvention, les protocoles respectifs gérant le fonctionnement du système lors du transfert d'informations sur le - bus et au niveau de l'unité utilisatrice sont rendus autonomes et ne communiquent entre eux que par des points de rendez-vous temporels organisés à l'initiative et au rythme propre de l'unité utilisatrice, c'est à dire l'unité réceptrice adressée. Pour ce faire, le cycle complet d'un échange d'informations est organisé en opérations élémentaires, comprenant au minimum une opération d'adressage comme première opération, auxquelles sont attribués par l'unité utilisatrice autant d'intervalles de temps élémentáires nécessaires pour leur achèvement. En outre, d'unité utilisatrice fixe également des intervalles de temps élémentaires permettant d'enchainer -les opérations élémentaires, c'est à dire les temps nécessaires pour passer d'une opération à la suivante. Certains de ces intervalles de temps élémentaires peuvent être omis, c'est à dire rendus égaux à zéro, être fixes quelque soit le type de transfert d'informations ou au contraire etre rendus variables, toujours à l'initiative de l'unité utilisatrice. Enfin, chaque intervalle élémentaire de temps peut être répété un nombre entier de fois par rebouclage sur lui-meme toujours à l'initiative de l'unité réceptrice. Selon un autre aspect important du procédé de l'invention, il est également mis en oeuvre une fonction d'inhibition interdisant la prise en compte par une unité d'un nouveau cycle de transfert d'informations tant que le traitement de la première phase du cycle précédant, n'est pas terminé dans cette unité particulière. L'architecture du dispositif de mise en oeuvre de ce procédé est illustré schématiquement sur la figure 6. Celuici comprend essentiellement un interface modulaire de gestion des transferts d'informations IGEST associé à chaque unité Ui comprenant des modules MG1 à MGD. Chaque module est chargé de la gestion d'une des opérations élémentaires (1 à p) nécessaires à la réalisation du cycle complet de transfert d'informations. Chaque module, MG1 à MGpy est relié, d'une part, au bus de gestion des transferts du système, CNT dans le cadre de l'architecture décrite en relation avec la figure 3, et, d'autre part, à l'unité U. par un bus interne CNTI. véhiculant également les signaux de gestion de transfert entre l'interface IGEST. et l'unité. L'interface IGEST. constitue un des éléments d'un interface plus général de gestion de transfert de données, 1Di - dans- le cadre précité, dont les autres éléments communs à l'art connu n'ont pas été représentés. L'interface IGEST. se substitue en grande partie aux circuits de commande COM de la figure 3. Selon une caractéristique fondamentale de l'invention, l'interface 'IGEST. communique en outre avec l'unité Ui par une suite de liaisons I I monofilaires uni-directionnelles véhiculant, d'une part, une suite de signaux de demande de temps de réalisation dune des opérations élémentaires transmise à l'unité U : signaux "NDT1" à "NDTp" ou de temps d'enchainement entre ces opérations: signaux "NDT12,, à 'NDT(p1)p"l et, d'autre part, une suite de signaux indiquant aux modules concernés que ces temps sont écoulés: signaux "NT1" à 'NTp" et "NT12,, à NT(p~l)po L'unité Ui comprend pour sa part un nombre équivalent de circuits à délais : T1 à Tp et T12 à T(p l)p qui peuvent être réalisés par tous moyens convenables: compteur, monostables etc... Ces délais peuvent également être réalisés par un logiciel interne à l'unité Ui ; notamment si ces délais doivent être ajustés en temps réel en fonction de la nature du transfert d'information. Enfin des liaisons optionnelles spécialisées S12 à S(p-1)p peuvent être prévues entre modules pour des besoins spécifiques, par exemple pour véhiculer des signaux de synchronisation des différentes tâches exécutées par les modules. Le premier module, MG1, dédicacé à la gestion du transfert d'adresse, c'est à dire à son décodage et à sa reconnaissance le cas échéant par l'unité Ui, est en outre pourvu, selon un aspect important de l'invention, d'un circuit assurant une fonction "inhibition" ou "interdit", bloquant la prise en compte d'un nouveau cycle de transfert d'informations débutant par l'envoi d'une nouvelle adresse validée, par la retombée du signal "NAS1, dans l'exemple choisi.Cette fonction va être détaillée dans ce qui suit. Si on se place dans le cadre précis d'un système d'informatique tel qutil a été décrit précédemment, le nombre d'opérations élémentaires est réduit en général à deux types d'opérations principales: gestion de la reconnaissance d'adresse et gestion du transfert d'une donnée (transfert par mot) ou de plusieurs données (transfert par bloc de mots). Il s'ensuit que le nombre d'intervalles de temps élémentaires est également réduit, typiquement à trois dans une version de base (transfert par mot): un intervalle de temps nécessaire au décodage d'adresse par l'unité Ui: "TDEC", un intervalle de temps nécessaire à l'accès aux données "TACC" ou enchainement avec l'opé!ation suivante de transfert de données et un intervalle de temps "TPG" respectant le temps de propagation, c'est à dire par exemple le temps nécessaire à une mémorisation d'un mot binaire transmis par le bus de données: bus DON, figure 3, qui n'a pas été représentée sur la figure 6 dans un but de simplification. Pour un transfert plus complexe, tel que le transfert par bloc de mots, un quatrième intervalle de temps doit -être fixé par l'unité U. que l'on appellera dans ce qui suit temps de comptage "TCPT" qui inclut le temps nécessaire pour accéder à la donnée suivante, par exemple le temps d'incrémentation d'adresse dans le cas d'une mémorisation dans une mémoire à accès aléatoire interne à l'unité U. Le nombre de modules se réduit donc corrélativement à deux, transfert par mot, ou à trois pour autoriser aussi les transferts par blocs. La figure 7 est un exemple de réalisation concrète, illustrant cette dernière configuration, de l'interface IGEST qui comprend trois modules: module MGTAD pour la gestion du transfert d'adresses, module MGTDO pour la gestion du transfert de données et #module MGTBL pour la gestion des transferts de données par blocs fonctionnant en tandem avec le second module. Le premier module MGTAD reçoit à chaque début de cycle de transfert d'informations une indication qu'une nouvelle adresse est stable, concrétisée par la retombée à zéro du signal "NAS" sur le bus# CNT et transmet à l'unité utilisatrice qui lui est associée une demande de décodage par l'envoi du signal de demande de temps de décodage "NDTDEC" qui de manière préférentielle est constitué par une impulsion de durée limitée dont l'état actif est le "0" logique, le signal étant au lt logique le reste du temps (état inactif).Cet envoi n'est transmis que si le décodage précédant d'adresse est terminé. #U#n circuit de synchronisation 70 est prévu à cet effet et génère un signal interne d'interdiction "lNT" dont le positionnement au "1" logique lorsque le décodage précédant n'est pas# terminé interdit l'envoi du signal "NDTDEC". Le lancement de ce signal est effectué par un élement logique 71 qui détecte la retombée du signal "NAS" et génère le signal "NDTDEC" si le signal "INT" n'est pas actif t"l'i logique). Cet élément logique 71 peut être constitué à partir d'une bascule monostable conditionnée par les signaux : "INT" et "NAS". Après le temps de décodage nécessaire ("TDEC") l'unité utilisatrice U. transmet au circuit de synchronisation 70 du module MGTAD un signal "NDEDEC" indiquant l'état du décodeur d'adresse dont elle est munie et un signal "NTDEC" également de type impulsionnel actif à l'état "0" et indiquant que le ternis de décodage d'adresse est écoulé. Les circuits de synchronisation repositionnen#t, sur la réception du signal '1NTDEC1', le signal d'interdiction "INT'! à l'état inactif ("0" logique) et génèrent un signal "NADEC" transmis à un circuit de contrôle de cycle 72 qui le mémorise.Ce signal est la recopie du signal indiquant l'état de décodage "NDEDEC" synchronisée sur la retombée à zéro du signal 11NTDEC". L'état logique "o" du signal "NDEDEC" indique-que l'unité a reconnu son adresse. Le circuit de contrôle de cycle 72 autorise alors le passage à l'operation suivante du cycle, qui sera le transfert d'au moins un mot de donnée.Pour ce faire, il émet vers l'unité associée, via le bus interne de gestion des transferts d'information CNTI, un signal de sélection MACART indiquant que l'unité et l'interface associée sont actif s. Ce signal reste à Pétat logique "1" pendant tout le transfert Il est également transmis aux modules- de IGEST en aval. Le module MGTAD émet vers le bus commun de contrôle de gestion des transferts d'information CNT le signai "NAQAD" dont la retombée à zéro est interprétée par l'unité émettrice de l'adresse en cours comme signal d'acquittement. Enfin le module MGTAD émet vers l'unité Ui une demande de temps d'accès par l'émission d'un signal impulsionnel "NDTACC" actif à Pétas "0" logique. A titre accessoire, de façon classique, le module MGTAD, reçoit également une indication sur le sens du transfert des données par le signal "NRWGB" indiquant une lecture ou une écriture, signal transmis- -égalemént au circuit de contrôle de cycle 72 qui le mémorise et le transmet via le bus -interne CNTI à l'unité utilisatrice associée sous la forme du signal "LNE" dont chacune des valeurs logiques "1"- ou "0" est associée à un -sens de transfert, écriture ou lecture. Le second module MGTDO comprend un circuit de validation des données 73 qui reçoit du bus CNT l'indication que les données présente sur le bus DON (figure 3) sont stables, par la retombée au "0" logique du sign#al "NDS", et le signal "MACART" du bus CNTI dont le positionnement au "1" logique autorise, par rémission d'un signal "NDSC" de validation de donnee transmis comme signal d'autorisation à un circuit de lancement de temps de propagation - 74 la demande de ce temps de propagation par ltémission d'un signal impulsionnel "NDTPG" actif à l'état "0" logique. Le signal "NDSC" est également transmis à l'unité associée via le bus interne CNTI. La génération effective du signal "NDTPG" est c#ependant conditionnée par la réception du signal impulsionnel "NTACC" (actif à l'état "0" logique) généré par l'unité associée indiquant que le temps d'accès est écoulé. Le module TPG transmet, après réception du signal "NDTPG", le signal "TPG". Le signal "NTPG" est- transmis à un circuit de contrôle de donnée 75 qui génère sur sa sortie, si le signal "NDSC" est actif, le signal "NMRDY" dont la retombée à zéro est interprétée comme acquittement du transfert de donnée par l'unité émettrice de l'adresse venant d'être décodée. Le circuit de validation de données reçoit également le signal "NBLOC" indiquant à l'état actif ("0") qu'il s'agit d'un transfert par bloc et. dans le cas contraire qu'il s'agit d'un transfert par mot. Dans ce dernier cas, à la désactivation du signal "NDS" (remontée au "1" logique), le circuit de validation de donnée 73 émet un signal indiquant la fin du transfert de donnée "FINDO" (état actif au "19' logique) transmis au circuit de contrôle du cycle 72 du module MGTAD. Sur réception de ce signal, le signal "MACART" est invalidé.Le signal "NDSC" recopie du signal "NDS" est aussi invalidé et via le circuit 75, également le signal "NMRDY" Le troisième module MGTBL comprend un circuit 76 de lancement de temps de comptage "TCPT1', ce temps étant par simplification le temps nécessaire pour passer du transfert d'une donnée au transfert de la donnée suivante.Le lancement effectif d'une demande de temps de comptage s'effectue par l'émission d'un signal impulsionnel "NDTCPT" (état actif "0" logique) par le circuit de lancement de temps de comptage 76, à la condition que l'on soit en mode de transfert d'informations par bloc de données (signal "NBLOC" actif), et naturellement que l'unité associée soit active (signal "MACART" actif). Enfin, ltenchainement entre les fonctionnements des deux modules MGTDO et MGTBL ne nécessitant pas de. temps d'attente (temps d'accès à l'opération suivante), le signal "NMRDY" est utilisé, sans délai, par le circuit 76 comme signal d'autorisation si les conditions précédemment énoncées sont satisfaites. Lorsque le temps de comptage "TCPT" est écoulé, l'unité associée génère un signal impulsionnel "NTCPT" (état actif "0" logique) transmis à un circuit d'autorisation de propagation 77 qui reçoit également de cette unité via le bus interne CNTI un signal "NDECPT'i indiquant que le mot suivant, c'est à dire après incrémentation de l'adresse interne de mémorisation, est compris dans le champ d'adresses disponibles dans l'unité. Le temps de comptage "TCPT" doit inclure les temps d'incrémentation d'adresse interne, de décodage et d'accès à une donnée. A ces conditions le circuit d'autorisation de propagation 77 transmet au circuit 74 du module de gestion de transfert de données MGTDO un signal "NPGCT" pour qu'il génère une nouvelle demande de temps de propagation à la condition que le signal "NBLOC" soit toujours validé (état logique "0"). A cette fin ce signal "NBLOC" est transmis également au circuit d'autorisation 76. Si la prochaine adresse dépasse le champ d'adresse disponible, un signal de rupture de bloc "RUBL" est transmis via le bus CNTI à l'unité associée. Enfin, lorsque le transfert de données est terminé: les signaux "NDS" et "NBLOC" désactivés, le circuit de validation de données du module MGTDO émet le signal "FINDO" (état actif "1' logique) indiquant cet état au circuit de contrôle de cycle 72 du module MGTDA, ce qui permet de désactiver le signal "MACART" à la fin du transfert de bloc. Naturellement seuls les signaux essentiels ou tout au moins importants pour la bonne compréhension de la présente invention ont été décrits. Notamment n'ont pas été décrits, les signaux communs à l'art connu tels que ceux indiquant les modes et types de transferts rappelés: maîtreesclave, maître-à-maître, mode simultané, mode décalé, sens du transfert.. etc. Les circuits logiques nécessaires pour la génération et la prise en compte des différents signaux énumérés conformément aux conditions logiques décrites sont à la portée de l'homme de métier. Ils peuvent être réalisés à partir de bascules bistables et monostables, et de portes logiques classiques. Tous les échanges élémentaires décrits précédemment sont donc parfaitement asynchrones et font apparaitre quatre points d'attente dépendant du protocole gérant l'unité utilisatrice: débuts des intervalles de temps "TDEC", "TACC", "TPG" et "TCPT". L'interface de gestion de transfert de données IGEST signale à l'unité associée son ~arrivée en ces points par renvoi des signaux "NTDEC", "NTACC" et "NTPG". Par cette procédure, l'unité utilisatrice règle la. gestion d'échanges selon la réalisation de sa propre logique et la technoiogie utilisée pour ses circuits, c'e#st à'dire au rythme qui lui est propre. A la réception des signaux de fins d'intervalles de temps "NTDEC" et "NTPG'!, l'interface IGEST émet les signaux d'acquittement respectifs "NAQAD" et "NMRDY" vers l'unité émettrice via le bus commun. En mode de-transfert par bloc de données, des opérations supplémentaires sont réalisées pour l'incrémentation des adresses dans l'unité adressée qui se traduisent par l'émission du signal "NDTCPT" et l'attente du signal "NTCPT". Le point de rendez-vous "TACC" a disparu après le premier transfert de donnée, il est dont nécessaire d'inclure le temps correspondant dans l'intervalle de temps "TCPT". Il y a donc quatre points .de rendez-vous avec le protocole de gestion des transferts d'informations propre au bus commun BUS s émission des signaux "NAS", "NAQAD" > "NDS", '.'NMRDY", deux étant à l'initiative de l'interface IGEST; et également quatre avec celui de l'unité utilisatrice émission des signaux "NTDEC", "NTACC:", "NTPG" et "NTCPT". En outre, l'unité utilisatrice. est toujours libre de reboucler les demandes de temps directement sur les entrées correspondantes de manière analogue à ce qui . est fait via le module MGTBL par. I'envoi . clu signal "NPCGT" au circuit de lancement de temps de propagation 74 du module MGTDO en mode bloc. Ce rebouclage peut être réalisé à l'aide d'un logiciel propre à l'unité associée à l'interface IGEST. La fonction "interdit", qui est toujours présente selon un aspect important du procédé de l'invention dans le premier module de l'interface IGEST, va maintenant être décrite de façon plus détaillée en relation avec les chronogrammes des figures 8 et 9. Le signal d'interdiction "INT" émis par le circuit de synchronisation du.~ module MGTAD est activé (état logique "l't) à chaque fois qu'un cycle d'adresse se termine (remontée au "1" logique du signal "NAS") alors que le temps de décodage "TDEC" n'est pas encore écoulé le signal "NDTDEC" transmis à l'unité U. et le signal "NTDEC" non reçu. La réception de ce dernier signal désactive le signal "INT". Si à ce moment, un cycle d'adres- sage est en cours (signal "NAS" à l'état bas), une nouvelle demande de décodage est effectuée: émission du signal "NDTDEC". Lorsque le signal "INT" est actif, Vétat du décodage représenté par le - signal "NDEDEC" n'est pas pris en compte période TI. La chronologie-des signaux est illustrée par le diagramme de la figure 8 sur lequel sont représentées les principales interdépendances entre ces signaux.Il est supposé que l'unité à laquelle correspond l'interface IGEST dont les signaux sont illustrés sur le diagramme de la figure 8, n'est pas adressée pendant le premier cycle, l'unité effectivement adressée étant plus rapide Il s'ensuit, dans l'exemple illustré, que le signal "NAS" remonte au "1" logique avant la réception du signal "NTDEC" par l'interface IGEST indiquant que le décodage d'adresse est terminée (temps de décodage égal à "TDEC"). Cette remontée entraine le positionnement du signal d'interdiction "INT" à l'état actif ("1" logique).On suppose, dans Pexemple, que le signal "NAS" redevient actif ("O" logique) avant l'écoulement du temps de décodage indiquant qu'un second cycle d'adressage est en cours Le signal "INT" reste actif tant que le signal 1,NTDEC" nlest pas reçu et interdit la prise en compte de ce nouveau cycle d'adressage pendant l'intervalle de temps "TINT". La réception du signal "NTDEC" à llinteriace IGEST repositionne le signal "INT" à l'état inactif son logique) et, le signal "NAS" étant actif, autorise une nouvelle demande de temps de décodage d'adresse: signal "NDTDEC". On suppose que pendant ce cycle l'unité associée à l'interface IGEST est adressée; Le signal "NDEDEC" va être rendu actif avant I'émission, toujours à la fin de l'intervalle de temps "TDEC", du signal "NTDEC". La fonction "interdit" est don#c essentielle pour permettre l'adaptation effective de chaque transfert au rythme du destinataire sans risque de fonctionnement erroné; Le diagramme de la figure 9 illustre de façon plus complète le rôle de cette fonction. On suppose# ici que l'unité U1 est adressée pendant le premier cycle d'adressage et l'unité U2 pendant le second cycle. En outre, l'unité U1 est plus rapide que l'unité U2. Les indices 1 et 2 des signaux représentés sont relatifs aux unités respectives 1 et 2. Pendant le premier cycle d'adressage (signal "NAS" au "0" logique) les signaux "INT1,, et "INT2" étant inactifs, les demandes de temps de décodages sont lancées dans les deux unités: sig#naux "NTDEC1,, et "NTDEC2,,, demandes qui aboutissent respectivement à la fin des temps "TDEC1,, et "TDEC2,,. La première unité étant adressée, le signal "NDEDEC 1"- est positionné à l'état actif avant l'émission du signal "NTDEC1" et le premier cycle d'adressage se termine par la remontée au "1" logique du signal "NAS". Le temps de décodage "TDEC2 > ' n'étant pas écoulé, le signal 'qNT2" est positionné à l'état actif, ce qui interdit la prise en compte de l'état du signal "NDEDEC2,, pendant l'intervalle de temps "TINT2". La réception du signal "NTDEC2" par l'interface IGEST2 repositionne le signal "INT2,' à l'état non actif ("0" logique). Dans l'exemple illustré, un nouveau cycle d'adressage n'étant pas en cours (signal "NAS" à l'état "1" logique), il n'y a pas de nouvelles demandes de temps de décodage dans l'interface IGEST2.Lorsque le signal "NAS" redevient actif des nouvelles demandes de temps de décodage sont lancées par les deux interfaces IGEST1 et IGEST2 qui aboutissent par le positionnement à l'état actif du signal "NDEDEC2" avant la réception du signal "TDEC2", l'unité U2 étant adressée pendant ce cycle. Aucun signal d'interdiction n'est rendu actif pendant ce cycle. Pour illustrer plus complètement le procédé de l'invention et la grande souplesse permise par celui-ci, deux exemples d'applications vont être décrits. Le premier concerne une unité chargée d'effectuer -une ou plusieurs tâches inconditionnellement dès qu'elle est adressée, par exemple fermer un relais électrique. Un seul intervalle de temps élémentaire est fixé par l'unité utilisatrice le temps de# décodage d'adresse: "TDEC". Cet exemple illustre le cas d'application le plus simple: décodage d'adresse à un niveau sans mémorisation. La figure 10 représente schématiquement l'architecture d'une unité U y et de son interface IGEST associée, unité destinée à sélectionner un boitier y de fonction, par exemple un relais électrique parmi les boitiers R1 à R à q l'aide des poids faibles du mot d'adresse transmis par le bus ADR lorsqu'elle est adressée par les poids fort de ce mot. S-ur la figure 10 sont représentés uniquement les éléments essentiels à la compréhension de cette application spécifique. L'unité U comprend un décodeur 100 des poids fort du mot d'adresse y véhiculé par le bus ADR, fonctionnant en permanence, et un décodeur 101 des poids faibles de ce même mot d'adresse, chargé de générer un signal de sélection SEL1 à SEL selon la configuration logique des poids faibles, activant l'un des boîtiers de fonction R1 à Rq L'interface IGEST peut être, soit un interface standard, soit un y interface simplifié ne comportant que le module MGTAD dans l'application décrite.Dans le premier cas, les intervalles de temps élémentaires TACC, TPG et TCPT sont rendus égaux à zéro en court-circuitant les liaisons véhiculant respectivement les signaux "NDTACC"-"NTACC", "NDTPG" "NTPG" et "NDTCPT"-"NTCPT". Le seul intervalle de temps à fixer par l'unité U est donc "TDEC ". y y Le signal 1,MACART " est transmis au décodeur 101 et sert de signal y d'autorisation d'émission de run des signaux de sélection SEL1 à SEL'. La chronologie du transfert d'adresse est illustré par le diagramme de la figure 11. Le cycle d'adressage est initié par la retombée' au zéro logique du signal "NAS" qui intervient lorsque le mot d'adresse émis sur le bus ADR est stable. Si l'opération de décodage d'adresse précédante est terminée (signal d'interdiction, non représenté, à l'état inactif) une demande de temps de décodage est émise: signal NDTDECy. Au bout du temps "TDECyll fixé y par l'unité Uy, le signal "NTDEC " est émis. Ce temps doit être tel que le y signal "NDEDEC" soit stable avant l'émission du signal "NTDECy".La sélection de l'un des boifiers de fonction R1 #à Rq est validée par l'émission du signal "MACART" qui est rendu actif à la réception du signal "NTDECyll. Simultanément l'interface IGEST émet sur le bus "CNT" un signal d'acquit y, tement d'adresse: forçage au zéro logique du signal "NAQAD", ce qui termine le cycle de transfert d'adresse et le cycle de transfert d'informations dans cet exemple d'application. Un second exemple d'application, plus complexe, est illustré par la figure 12. Il s'agit d'un décodage d'adresse à un niveau également mais avec comptage, en mode de transfert par bloc. L'unité - Uz comme précédemment est - chargée d'effectuer, via des boitiers de fonction R'1 à R'r, des tâches qui lui sont assignées lorsqu'elle est sélectionnée. Ltunité Uz est adressée par les poids forts du mot d'adresse transmis par le bus ADR. A cette fin, un déc#odeur 120, fonctionnant en permanence, rend actif le signal "NDEDEC " lorsque l'unité U est sélec z z tionnée. L'unité Uz comprend également un compteur binaire 121 chargé en parallèle par les poids faibles de l'adresse véhiculée par le bus ADR.Les sorties, également parallèles de ce compteur, sont couplées par un bus interne ADI aux entrées des circuits logiques de décodage 122 qui délivre sur une de ces sorties un signal SEL11 à SELQr de sélection d'un des boitiers de fonction R11 à R'r. Ces circuits logiques délivrent également sur une sortie le signal d'état de comptage: NDECPTz. Le compteur 121 et les circuits logiques de décodage 122 sont autorisés à fonctionner par l'état actif du signal "MACARTz" ("1" logique). z A la différence du dispositif précédemment décrit, en mode bloc, le compteur 121 est incrémenté à partir de l'adresse initiale constituée par les poids faibles du mot d'adresse transmis par le bus ADR. 'A cette fin, le signal de demande de temps de comptage est transmis a une entrée de comptage du compteur 121. L'unité utilisatrice Uz fixe le temps de décodage ''TDEC:y@S qui dépend notamment de la vitesse de fonctionnement du y décodeur 120 et du temps de comptage qui englobe le temps d'incrémenta tion du compteur 121 et la vitesse de fonctionnement des circuits logiques de décodage 122. Comme précédemment, l1interface lGESTz - peut être simplifiée ou standard. Dans le second cas, les temps d'accès et de propagation sont rendus nuls en courcircuitant les liaisons véhiculant les signaux "NDTACCz"-"NTACCz" et 1,NDTPG 11-"NTPG ". z z z La chronologie des principaux signaux est illustrée par le diagramme de la figure 13. Le cycle de transfert débute avec la retombée du signal "NAS" au zéro logique validant le mot d'adresse transmis par le bus ADR. Une demande de temps de décodage: signal "NDTDECz", est transmise par llinterface IGESTz à l'unité Uz. Le décodeur 120 qui scrute en permanence les poids forts du mot d'adresse véhiculé par le bus ADR détecte que l'unité U est z sélectionnée et en conséquence, active le signal "NDEDECz" qui est transmis à l'interface IGEST -. Le temps de décodage fixé par l'unité U doit z z être tel que le signal "NDEDECz" soit stable lorsque l'interface IGESTz reçoit le signal "NTDECz". A réception le signal "MACARTz" est validé (état "1" logique) et autorise le chargement du compteur 121 avec lès poids faibles du mot d'adresse.Ce signal est également transmis à une entrée d'autorisation de fonctionnement des circuits.logiques de décodage 122. En même temps que l'activation du signal "MACARTz", est' généré le signal d'acquittement d'adresse "NAQAD" (retombée à l'état 11011 logique) ainsi qu'une demande de temps d'accès: -signal NDTACC pour passer à. z llopération suivante, le transfert d'adresse étant effectué Comme il a été rappelé, le temps d'accès étant rendu nul, cette demande se traduit par la réception simultanée par l1interface IGESTz du signal 11NTACC;'. z On suppose que l'on travaille en mode de transfert simultané et que le signal "NDS" est actif en même temps que le signal "NAS" A la remontée du signal "NDS" l'état du signal "NBLOC" est pris en compte. Dans le cas du mode de transfert par bloc, le signai#"NBLOC" est actif ("0" logique). Il y a alors émission d'une demande de temps de comptage: signal "NDTPCTz" qui est transmis à l'entrée d'incrémentation du compteur 121. L'adresse en sortie de ce compteur sur le bus - ADI est incrémentée d'une unité et décodée par les circuits logiques de décodage 122 qui génère un signal "NDECPTz" (état -"0" logique). Le temps de comptage "TCPTz" fixé par l'unité Uz doit tenir compte du temps d'incrémentation (compteur 122) et de -décodage (circuits logiques 122) de manière à ce que ce signal soit stable lorsque le signal "NTCPTz " est reçu pàr l'interface IGEST qui z échantillonne alors l'état du signal "NDECPT- " z Ensuite, #lors d'une retombée au "0" logique du signal "NDS" (état actif), le processus va se renouveler par une nouvelle émission d'une demande de temps de'comptage, ce tant que le signal '1NBLOC est actif ("0" logique) et si l'adresse incrémentée ne dépasse pas le champ d'adresse permises, auquel cas le signal #"RUBL" non représenté serait activé. -A la description de ces deux exemples d'applications spécifiques, il peut être réalisé aisément que le procédé de l'invention et le dispositif de mise en oeuvre, remplit parfaitement le but assigné qui est de découpler entièrement les. protocoles gérant les transferts sur le bus commun, d'une part, et au niveau de l'unité utilisatrice, d'autre part, quelque soit la nature. de cette unité et la complexité des tâches qu'elle accomplit. Le procédé permet donc un asynchronisme total et en moyenne statistique une augrnen- tation de la vitesse de transfert d'informations puisque le temps de décodage d'adresse le plus long n'a plus à être respecté à chaque transfert. Le procédé de l'invention il' est cependant pas limité aux seuls exemples d'applications décrits dans un but d'illustration. En outre, bien que décrit dans.le cadre d'une architecture de système informatique préférée, il s'applique à tout système dans lequel les transferts d'informations s'effec- tuent par des liaisons de type asynchro#ne. TABLEAU 1 BYTOBYT8-BYTl6- BYT24: signaux de validation de chacun des octets pos- sibles du mot de donnée véhiculé par le bus DON. FINDO: signal interne à lGEST. indiquant que le transfert de données est terminé. Permet de désactiver MACART. INT: signal d'interdiction interne à IGEST1; INT est positionné à chaque fois qu'un cycle d'adresse se termine alors que le temps de décodage n'est pas encore écoulé. INT est dépositionné à la fin du temps de décodage. Si à ce moment, un cycle d'adresse est en cours, la logique émet à nouveau une demande de décodage (NDTDEC). Lorsque Interdit est posi tionné, la logique ne prend pas en compte l'état de NDEDEC. LNE: LNE est la mémorisation, sur le front de descente de NAS, du signal bus RNWGB. Il signifie à l'état haut que l'échange qui débute est une lecture. A l'état bas il indique une écriture. 'MACART: signal de Validation unité U1; sortie active durant tout l'échange, indique à l'état haut que l'unité U. est sélec tionnée. NADEC: recopie du signal NDEDEC échantillonnée par NTDEC. NAQAD : signal. d'acquittement d'adresse; ce signal de sortie est de type "collecteur ouvert". Il indique que l'adresse a été reçue et décodée comme existante. NAS: signal d'adresse stable ; il indique qu'une adresse est stable sur le bus ADR. L'adresse correspondra à l'adresse de référence pour les transferts jusqu'à la prochaine apparition de NAS. Les adresses doivent être mémorisées en mode décalé et en échange bloc. Ce signal est à en-trée de type à déclen chement ("trigger"). NBLOC : signal d'échanges rapides. par bloc; ce signal d'en trée à déclenchement ("trigger") est- utilisé pour réaliser une suite de transferts rapides de données 'économisant des trans ferts d'adresse. Il est validé durant un transfert et invalidé pendant ou-après le dernier transfert; Ce signal est actif à l'état bas. NDECPT: signal de décodage d'adresse en comptage ; - signal par lequel l'unité utilisatrice doit indiquer que l'adresse incré- mentée lui reste interne. NDECPT est échantillonné dans l'IGEST. sur le front de descente de NTCPT. NDEDEC: signal de décodage d'adresse; signal pour entrée à déclenchement ("trigger") sur laquelle l'unité- U. doit indiquer que l'adresse ~présente sur le bus ADR la sélectionne NDEDEC est échantillonné dans l'IGESTi sur le front de descente- de NTDEC. NDS: signal de données stables; signal déclenchant ef fectivement la procédure du transfert des informations. Il conclut la procédure sur le front arrière. En écriture il indique que les données sont stables et en lecture que les données peuvent être émises sur le bus. Ce signal est à entrée de type à déclenchement ("trigger"). NDSC: signal de données stables internes à -l'unité U. et à flGEST1 ; il recopie le signal NDS conditionné par la validation unité Ui (MACART). NDSM : signal identique à NDS lors d'un dialogue maître à maître. NDTACC: ~ signal de demande de temps accès impulsion émi se au début de la sélection de l'unité U.. Elle sert générale ment à celle-ci pour garantir le temps d'accès aux données par rapport à la fin du décodage d'adresse. NDTACK : signal émis par -une interface donnée 1Di vers l'unité Ui associée-pour lui indiquer que le transfert de donnée est réalise. NDTCPT: signal de demande de ,temps de comptage; impul sion émise en-mode bloc en début du cycle de comptage. Ce cycle débute en lecture sur le front montant de NDS et en écriture à l'émission de NMRDY. Le temps de comptage sert à garantir le temps d'accès aux données suivants. NDTDEC: .signal de demande de temps de décodage d'adres se; impulsion émise à laréception de NAS. Elle sert de repère à l'unité Ui pour calculer son temps de décodage. NMRDY: signal d'acquittement de transfert de données; signal de sortie "collecteur ouvert" émis en réponse au signal NDS. En écriture, son front avant rend compte que la donnée est mémorisée. Pour une lecture, il indique que la donnée est stable sur le bus DON. N'MRDY ne doit pas être désactivé avant l'invalidation de NDS. NPGCT: signal interne à IGEST. autorisant en mode de transfert par bloc le lancement d'une nouvelle demande de temps de propagåtion. NRWGB: signal de Lecture-Ecriture; signal définissant le sens de transfert des données, vu de l'unité émettrice. C'est une entrée à déclenchement ("trigger"). Le niveau bas indique une écriture, le niveau haut une#lecture. NSERV : identique à NAS dans un dialogue maître à maître NSIM: signal indiquant le mode de fonctionnement choisi pour l'utilisation de l'interface IDi. NSIM = 0 : mode simultané, les adresses sont envoyées et maintenues sur le bus ADR jusqu'à réception des données. NSlM = 1: mode décalé, les données ne doivent être envoyées qu'après réception de l'acquittement d'adresse signal (NAQAD). NTACC: signal de fin de temps d'accès ; impulsion émise par l'unité Ui en réponse à NDTACC. NTCPT: signal de fin de temps de comptage ; à la réception de cette impulsion un nouveau cycle peut se déclencher. NTDEC: signal de fin de décodage; ~ impulsion émise par l'unité Ui après le temps de décodage d'adresse en réponse à l'impulsion NDTDEC. NDTPG: signal de demande de temps de propagation; impulsion émise au début du cycle de données. Ce temps de propagation sert généralement à mémoriser les données en écriture et à assurer en lecture un temps de stabilisation des données sur le bus DON avant NMRDY. NTPG: signal de fin de temps de propagation; impulsion émise par l'unité Ui en réponse à NDTPG. NVAD : signal transmis à un interface IDi par l'unité U. associée; indique qu'une adresse est présente et stable en entrée des amplificateurs d'adresse AMP 2. NVDO: signal émis par une unité U. et reçu par son interface associée Igi; ~ initialise un transfert de donnée cor - respondant à une adresse déjà envoyée. NVINVA: signal activé par une interface IDi sur réception signal NVAD; doit être utilisé pour valider/invalider les amplificateurs d'adresse AMP 2 de l'unité émettrice. NVINVD : signal activé par une interface IDi sur réception du signal NYDO ; doit être utilisé pour validerjinvalider les -amplificateurs de donnée AMP 1 de l'unité émettrice. RUBL: signal de rupture Bloc. REVENDICATIONS 1. Procédé de coordination des transferts d'informations numériques dans un système (s) de traitement- d'informations comprenant des unités autonomes (Ul-Un) fonctionnant selon des rythmes de travail distincts, associées chacune à un dispositif de gestion des 'transferts d'informations -(IDl-IDn) et interconnectées à un canal de transmissions bidirectionnelles asynchrone (BUS);; les transferts steffectuant entre une unité émettrice et une unité réceptrice (U1) sélectionnée par l'intermédiaire dudit canal de transmissions et comprenant un nombre déterminé d'opérations élémentai res, ces opérations comportant au moins une première opération de transfert d'adresse consistant en.l'émission d'un .mot d'adresse par l'unité émettrice via ledit canal de transmissions reçu par toutes les unités du système et destiné à sélectionner une de ces unités; chaque opération élémentaire étant initiée sur ledit canal par l'émission par l'unité émettrice, à l'état actif, d'un signal de validation (NAS, NDS) ; caractérisé en ce qu'il com prend: - une phase pendant laquelle chaque unité du système connectée audit canal détermine une première série et une seconde série-de temps élémen taires; la première série étant constituée. par des temps d'exécution (T1 Tp; TDEC, TPG, TCPT) assignés a. chaque opération élémentaire néces saies à leur exécution complète par cette unité et la seconde série étant constituée par des temps d'enchainement (T12-Tp(p 1) S TACC) nécessaires à cette unité pour le passage d'une opération élémentaire à la suivante; - et une phase de transfert d'informations comprenant au moins les étapes suivantes:: ai dans chaque unité du système et son dispositif - de gestion des transferts d'informations associés: - initialisation conditionnelle de l'opération de transfert d'adresse sur réception, à l'état actif, d'un signal de validation d'adresse (NAS) émis par l'unité éméttrice,- par la génération d'un signal de demande de temps d'exécution de cette opérat#ion (NDTDEC); - décodage de l'adresse transmise par ledit canal de transmissions; - génération d'un signal (NTDEC) indiquant la fin du temps d'exécution (TDEC) de cette opération ;; b/ génération d'un signal d'acquittement (NAQAD) par l'unité réceptri#ce sélectionnée par ladite adresse, lors de la génération dans cette unité dudit signal de fin d'exécution de l'opération de transfert d'adresse achevant cette opération transmis à unité émettrice par ledit canal de transmissions et autorisant l'unité émettrice à initialiser sur ce canal une nouvelle opération élémentaire de transferts d'informations;; c/ et activation d'un signal (INT) interdisant les prises en compte ultérieures dudit signal de validation d'adresse (NAS) dans les unités du système dans lesquelles le signal indiquant la fin du temps d'execution de Opération de transfert d'adresse (NTDEC) n'a pas été généré et désactivation subséquente de ce signal d'interdiction (INT) lors de la génération du signal de fin de temps d'exécution (NTDEC) de manière à ce que ladite initialisation conditionnelle ne soit effectuée qu'à la double condition de la réception à l'état actif ("0") du signal de validation d'adresse (NAS) et à l'état non-actif ("0") du signal d'interdiction flN T). 2. Procédé selon la- revendication 19 caractérisé en ce qu'en outre il comprend, pendant la phase de transfert, dans l'unité réceptrice sélec~ion- née (Ui) et son dispositif de gestion des transferts (H6pC)9 les étapes supplémentaires suivantes :: - génération d'un signal -de demande de temps d'enchainement (NDTACC) de l'opération de transfert d'adresse à l'opération suivante à exécuter; - génération d'un signal (NTACC) indiquant la fin de cet enchainement; - initialisation de l'opération suivante par la génération d'un signal de demande de temps d'exécution (NDTPG), conditionnée par la réception d'un signal (NDS) de validation de ladite opération suivante à l'état actif ("0") émis par r l'unité émettrice, sur . ledit canal de transmissions et de la génération- du signal (NTACC) de fin d'enchainement ; - exécution de l'opération après génération effective dudit signal de demande de temps d'exécution (NDTPG);; - génération d'un signal (NTPG) indiquant la fin du temps d'exécution de l'opération en cours; - et génération d'un signal d'acquittement (NMRDY) indiquant l'achèvement de l'opération transmis par ledit canal de transmissions à l'unité émettrice l'autorisant à initialiser sur ce canal une nouvelle opération élémentaire de transfert d'informations. 3. Procédé selon la revendication 2, caractérisé en qu'il comprend une opération unique de transfert d'adresse suivie d'une opération unique de transfert d'un mot de donnée numérique, suivant un sens déterminé, par l'intermédiaire dudit canal de transmissions, entre l'unité émettrice et l'unité réceptrice sélectionnée (Ui); y et en ce que les temps élémentaires fixés par l'unité réceptrice sélectionnée sont un temps de décodage d'adresse (TDEC) pour assurer l'exécution de la première opération, un temps d'accès aux données (TACC) pour assurer l'enchainement entre les premièrè. et seconde opérations et un temps de propagation des données (TPG) pour assurer l'exécution de la seconde opération. 4. Procédé selon la revendication 2, caractérisé en ce qu'il comprend une opération de transfert d'adresse.suivie d'opérations de transfert d'un bloc de plusieurs mots de données numériques, suivant un sens déterminé, par l'intermédiaire dudit canal de transmissions, les opérations de transferts de mots de données numériques comprennent de façon itérative, pour chaque mot à transférer, une première opération consistant dans le transfert d'un mot de donnée numérique et comprenant les étapes du procédé selon la revendication 2 suivie d'une seconde opération consistant en -l'incrémentation d'adresses internes à ladite unité réceptrice sélectionnée et comprenant les étapes suivantes: : - initialisation sans délais, le temps d'enchainement étant rendu nul, après la génération dudit signal indiquant la fin du temps d'exécution de la première opération de transfert de mot de donnée numérique, de la seconde opération par la génération d'une demande de temps d'exécution (NDTCPT) de cette opération conditionnée par la réception, à l'état actif, d'un signal (NBLOC) émis par l'unité émettrice, indiquant que le transfert est un transfert par bloc de mots de données numériques, - exécution de l'opération après génération effective dudit signal de demande de temps d'exécution (NDTCPT) - génération d'un signal (NTCPT) indiquant que le temps d'exécution de la seconde opération est écoulée;; - génération d'un signal (NPGCT) d'autorisation de réinitialisation de la première opération conditionnée par la génération dudit signal (NTCPT) indiquant que le temps d'exécution de la seconde opération est écoulée et au maintien à l'état actif ("0") du signal (NBLOC) indiquant que le transfert est un transfert par bloc# de mots de données nurnériqúes 3 - et - -en ce que les .temps élémentaires fixés par l'unité réceptrice sélectionnée sont un temps de décodage d'adresse (TDEC) pour assurer l'exécution #de ltopération de décodage d'adresse, un temps d'accès au données (TACC) pour assurer l'enchainement entre l'opération de transfert d'adresse et la première' opération de transferts de données numériques, un temps de propagation des données (TPG) pour assurer l'exécution de cette opération et un temps d'incrémentation d'adresses internes (TCPT) incluant ledit temps d'accès au données (TACC) pour assurer l'exécution de ladite seconde opération. 5. Procédé selon la revendication 4, caractérisé en ce qu'en outre, pendant exécution de la seconde opération, il est procédé à une étape de test de la présence de l'adresse interne incrémentée dans un champ d'adresses disponibles associées à ladite unité réceptrice sélectionnée (UI) et à une étape conditionnelle de génération, à l'état actif, d'un signal (RUBL) bloquant les opérations de transferts de mots de données numériques lorsque ladite adresse interne incrémentée est en dehors de ce champ d'adresses disponibles. 6. Procédé selon l'une quelconque des revendications 3 à 5, caractérisé en ce qu'il comprend la génération d'un signal binaire (NRWGB) par l'unité émettrice, via ledit canal de transmissions indiquant le sens du transfert des mots de données numériques, un premier état logique étant associé.à une mémorisation dans l'unité réceptrice sélectionnée (Ui) de mots émis par l'unité émettrice et le second état logique étant associé à la lecture par cette unité de mots provenant de l'unité réceptrice sélectionnée (ut). 7. Procédé selon l'une quelconque-des revendications 1 à 6, caractérisé en ce que lesdits temps élémentaires sont fixes. 8. Procédé selon l'une quelconque des revendications I à 6, caractérisé en ce qu'au moins une. partie desdits temps élémentaires sont ajustables selon la nature du transfert dsinformations à effectuer. 9. Procédé selon la revendication 8, caractérisé en ce que l'ajustement des temps élémentaires est réalisé par incréments de même valeur en répétant un nombre entier de fois lesdit temps élémentaires. 10. Dispositif de coordination des transferts d'information numériques selon le procédé de l'une quelconque des revendications 1 à 99 dans un système (S) de traitement d'informations comprenant des unités autonomes (Ui-Un) fonctionnant selon des rythmes de travail distincts interconnectées par un canal de transmission, bidirectionneiles asynchrone (BUS); chaque unité comportant en outre un décodeur de mot d'adresse transmis par le canal;; caractérisé en ce qu'il comprend des premiers moyens constitués par un interface de gestion des transferts d'informations modulaire (IGEST.) associé à chacune des unités comprenant une suite de modules spécialisés (MGTAD, MGTDO, MGTBL) chargés chacun de la gestion de l'une desdites opérations élémentaires à exécuter par l'unité associée (uni) comprenant chacun au moins un premier circuit logique - (71,73-74,76) pour l'initialisation de l'opération à exécuter recevant un signal (NAS, NDS, NBLOC) par ledit canal de transmissions de validation de l'opération à initialiser et générant en réponse un signal de demande de temps d'exécution de cette opération (NDTDEC, NDTPG, NDTCPT); un second circuit logique (70-72,75,77) recevant un signal de fin d'exécution de l'opération (NTDEC, NTPG, NTCPT) et générant en réponse un signal de demande de temps d'enchainement (TACC) de manière à autoriser, à la fin de ce temps, le fonctionnement d'un autre desdits modules chargé de la gestion de ltexécution de l'opération élémentaire suivante; le premier desdits modules étant un module (MGTAD) chargé de la gestion du transfert d'une adresse transmise par ledit canal de transmissions destinée à sélectionner l'une (Ui) desdites unités du système (S), dans lequel en outre le second circuit.logique reçoit de l'unité associée (Ui) un signal- binaire (NDEDEC) indiquant l'état logique dudit décodeur d'adresse et génère un signal (INT) d'interdiction de prise en compte desdits signaux de validation (NAS) de nouvelles opérations de transfert d'adresse tant que l'opération en cours n'est pas terminée, signal transmis à une entrée d'inhibition du premier circuit logique (71) et un signal (MACART), en relation avec la valeur logique du signal d'état logique du décodeur (NDEDEC), transmis aux premiers circuits logiques (73,76) des autres modules (MDTDO, MGTBL)? indiquant que l'unité associée (Ui) est sélectionnée; ces premiers circuits logiques recevant en outre un signal (NTACC, NMRDY) généré par le module chargé de la gestion de l'opération élémentaire# précédante indiquant que le temps d'enchainement entre ces deux modules est achevé de manière à ne générer le signal de demande de temps d'exécution. (NDTPG, NDTCPT) qu'à la triple condition logique du positionnement simultané à des états logique déterminés du signal de validation de l'opération à initialiser (NDS, NBLOC) du signal indiquant la fin du temps denchainement (NTACC, NMRDY) et du signal d'autorisation (MACART) indiquant que l'unité associée (U.) est sélectionnée; et en ce qu'il comprend des deuxième et troisième moyens pour générer respectivement une première série de délais élémentaires correspondant aux temps d'exécution d'opération (TDEC, TPG, TCPT) et une seconde série de délais élémentaires correspondant aux temps d'enchainement entre opérations. 11. Dispositif selon la révendication 10, caractérisé .en ce que les premiers moyens comprennent, pour permettre le transfert d'informations numériques par mot de donnée numérique unique, un premier module (MGTAD) chargé de la gestion du transfert d'une adresse transmis par ledit canal de transmissions et un second module (MGTDO) chargé de la gestion du transfert, dans un sens déterminé, entre l'unité réceptrice associée (Ui) et l'unité émettrice de ladite adresse du mot de donnée numérique unique. 12. Dispositif selon la revendication Il, caractérisé en ce que, pour permettre le transfert d'informations numériques par bloc de plusieurs mots de do#nnées numériques consécutifs, les premiers moyens comprennent en outre un troisième module (MGTBL) destiné à initialiser une opération d'incrémentation d'une adresse interne à l'unité associée (Ui) et en ce que ce module reçoit, sur des entrées de son premier circuit logique (76) du second module un signal (NMRDY) indiquant que l'opération de transfert d'un mot de donnée numérique est achevée et, dudit canal de transmissions, un signal (NBLOC) validant le transfert par bloc et le signal (NDS) validant l'initiali sation de l'opération de transfert d'un mot de donnée numérique de manière à ne générer le signal de demande de temps d'exécution de l'opération d'incrémentation d'adresse interne qu'à la triple condition logique du posi tionnement simultané à des états logiques déterminés de ces trois signaux; 'et le second circuit (77) génère un signal (NPGCT) transmis au second module (MGTDO) de manière à autoriser une nouvelle demande de temps d'exécution de-l'opération de transfert d'un mot de donnée numérique. 13. Dispositif selon la revendication 12, caractérisé en ce que le second circuit (77) reçoit de l'unité associée (Ui) un signal (NDECPT) indiquant que l'adresse interne incrémentée dans l'unité associée (Ui) n'est pas disponible et en réponse bloque la génération dudit signal (NPGCT) transmis au second module (MGTDO) par le second-circuit (77) du troisième module (MGTBL). 14. Dispositif selon la revendication 10, caractérisé en ce que les - deuxième et troisième moyens sont constitués par des éléments logiques matériels comprenant des bascules monostables générant chacune une impulsion de durée égale à l'un desdits temps élémentaires d'exécution (TDEC, TPG, TCPT) ou d'enchainement (TBCC). 15. Dispositif selon la revendication 10, caractérisé en ce que les deuxième et troisième moyens sont constitués par des éléments logicielles générant par programme des délais égaux chacun à l'un desdits temps élémentaires d'exécution (TDEC, TPG, TCPT) ou d'enchainement (TACC).