FR 2538615 A1 19840629 FR 8221564 A 19821222 PROCEDE DE FABRICATION DE CIRCUITS INTEGRES BIPOLAIRES A ISOLATION DIELECTRIQUE ET CIRCUITS INTEGRES AINSI OBTENUS. L'invention concerne un procédé de fabrication de circuits intégrés bipolaires à isolation diélectrique comportant au moins un caisson dont les parois et le fond sont constitués par une couche d'oxyde de silicium, ledit caisson reposant sur un substrat constitué par du silicium et contenant du silicium monocristallin dopé d'un premier type de conduction dans lequel est fabri qué un composant selon la technologie bipolaire classique. L'invention concerne aussi des circuits intégrés obtenus par la mise en oeuvre du procédé. Dans la technique de réalisation de circuits intégrés bipolaires se pose le problème général d'isoler électriquement les divers composants du circuit réalisé sur une même plaquette de matériau semiconducteur, de silicium notamment. Pour obtenir cette isolation électrique, il existe deux moyens connus, qui sont l'isolement par jonction (jonction P-N polarisée en inverse) et l'isolement par diélectrique. Le premier moyen, bien que le plus généralement utilisé jusqu'à présent a l'inconvénient d'introduire des capacités parasites, de provoquer des courants de fuite parasites au substrat pour des transistors saturés ou le risque de déblocag#e de la jonction P-N normalement polarisée en inverse en cas de suroscillation dans le circuit par exemple. La technique d'isolation par diélectrique est plus efficace mais aussi plus complexe et donc plus chère à mettre en oeuvre.La technique dite EPIC proposée depuis quinze ans par la société américaine MOTOROLA et com mercialisée également par la société américaine HARRIS, consiste à disposer une couche de diélectrique, en l'occurrence de l'oxyde de silicium SiO2, autour de chaque composant sur toute la surface de la plaquette de façon à constituer des caissons parfaitement isolants. Pour ce faire, on part dtuneplaquette de type N dans laquelle on fait une gravure sélective qui définit les parois des caissons et l'on fait croltre une couche de SiO2 isolante. On procède ensuite à un dépôt par phase gazeuse de silicium polycristallin de plusieurs centaines de microns d'épaisseur qui n'a qu'un rôle de tenue mécanique. Puis, par abrasion, on use le silicium de type N, jusqu'à affleurer, dans les gorges, au silicium polycristallin.On voit, en retournant la plaquette, que l'on a créé des caissons isolés par diélectrique. La difficulté principale de cette technique réside dans le fait qu'elle nécessite des opérations sur les deux faces de la plaquette et qu'il est difficile d'obtenir un bon parallélisme entre la face rodée et le fond des caissons notamment. Cette technique, assez délicate à mettre au point et relativement coûteuse, n'est pas largement employée, malgré ses avantages certains au point de vue performances électriques. On notera par ailleurs qu'il n'est pas indispensable en général d'isoler par des caissons à parois diélectriques tous les composants d'un circuit disposés sur une même plaquette de circuit intégré mais seulement un certain nombre de ces composants (certains transistors NPN susceptibles d'entrer en saturation par exemple). On connait aussi un procédé dit Isoplanar, intermédiaire entre l'isolement par jonction et la technique EPIC :le fond du caisson correspond à un isolement par jonction polarisée en inverse et les parois sont isolées grâce à des murs d'oxyde. Un but de la présente invention est que la suite des opérations nécessaires à la mise en oeuvre du procédé s'effectue sur une même face de la plaquette de silicium, de façon à allier certains avantages des deux procédés connus décrits ci-dessus. Un autre but est de réaliser sur une plaquette de silicium des caissons entièrement isolés par diélectrique, par une succession d'oxydations localisées Encore un autre but est de pouvoir combiner sur une plaquette de silicium des caissons entièrement isolés par diélectrique, des caissons entièrement isolés par jonction et des cais sons dont les parois sont isolées par diélectrique et le fond isolé par jonction. Encore un autre but est de pouvoir réaliser sur une plaquette de silicium des transistors verticaux PNP et des transistors verticaux NPN, chaque transistor étant entièrement isolé par diélectrique. Ces buts sont atteints et les inconvénients précités de l'art antérieur sont atténués grâce au fait que le procédé défini en préambule est caractérisé par la suite d'opérations suivantes effectuées toutes sur une même face préalablement polie du substrat - Un substrat en silicium monocristallin du deuxième type de con duction est oxydé localement, selon la technologie LOCOS, sur une zone délimitée de façon'à constituer le fond dudit caisson. - On fait croître sur le substrat une couche épitaxiale de sili cium dopé du premier type de conduction. - On pratique une recristallisation de la couche épitaxiée par chauffage avec balayage. - On réalise au moyen de la technologie LOCOS les parois dudit caisson. Lors de la croissance de la couche épitaxiale, du silicium polycristallin se forme au-dessus de la zone oxydée destinée à constituer le fond du caisson, alors que du silicium monocristallin se forme ailleurs. La technique de chauffage avec balayage à la limite de la fusion du silicium comme pour la réalisation de transistors MOS selon la technologie SOI permet une recristallisation du silicium polycristallin, facilitée par la présence d'une certaine quantité de silicium monocristallin qui entoure la partie localisée de silicium polycristallin et qui sert ainsi de germe. Un premier mode de réalisation préféré du procédé selon l'invention est remarquable en ce que les parois dudit caisson sont réalisées en deux étapes après la réalisation du fond du caisson en oxyde de silicium - La première étape consiste à faire croltre sur le substrat une première couche épitaxiale mince de silicium dopé du premier type de conduction, à pratiquer une recristallisation de la couche épitaxiée par chauffage avec balayage et à réaliser au moyen de la technologie LOCOS la partie inférieure des parois dudit cais son. - La deuxième étape consiste à faire croître sur la première couche épitaxiée une deuxième couche épitaxiale de silicium- dopé du pre mier type de conduction d'épaisseur comprise entre 0,4 et 0,95 fois la profondeur du caisson, et à réaliser au moyen de la tech nologie LOCOS la partie supérieure des parois dudit caisson. En technologie bipolaire, la profondeur des caissons est de l'ordre de 10 pm et il peut être assez long, même avec la technique LOCOS, d'obtenir des couches d'oxyde de cette épaisseur pour la réalisation des parois du caisson. Par contre, si l'on procède en deux étapes comme indiqué ci-dessus, les épaisseurs à atteindre sont réduites sensiblement de moitié, pour la réalisation des parois, et deviennent ainsi habituelles pour la technique LOCOS, ce qui implique un gain de temps global par rapport au procédé qui consiste à réaliser les parois en une seule oxydation profonde.De plus, le procédé en deux étapes permet, si besoin est, de réaliser des transistors PNP verticaux, à supposer que le substrat soit de type P, comme c'est le cas en technologie bipolaire classique, en faisant une diffusion P au fond du caisson qui est préalablement constitué par une partie de la première couche épitaxiée de type N. Le fait de partir d'un substrat de type P permet en outre de marier la technologie bipolaire classique à isolement par jonction total ou partiel (les parois seules de certains caissons pouvant être réalisées sous forme de Sio2) au procédé d'isolement diélectrique proprement dit selon l'invention. La description qui suit, en regard des-dessins annexés le tout donné à titre d'exemple fera bien comprendre-com- ment l'invention peut être réalisée, toutes les figures représentant une coupe partielle d'une plaquette de circuit intégré. La figure 1 représente en a, b, c, d, e, cinq étapes successives pour la mise en oeuvre d'un premier mode de réalisation du procédé selon l'invention. La figure 2 représente un deuxième mode de realisation de l'invention. La figure 3 représente une variante du deuxième mode de réalisation de l'invention. La figure 4 représente, selon le deuxième mode de réalisation, différentes possibilités offertes par l'invention pour la réalisation de circuits intégrés. Sur les figures, les mêmes références désignent les mêmes éléments avec les mêmes fonctions. La figure la représente en 1 une plaquette de silicium monocristallin dopée d'un certain type de conduction faisant office de substrat. Pour fixer les idées, on suppose dans la suite du texte que le substrat est du type de conduction P ce qui est d'ailleurs habituel dans la technologie des circuits intégrés bipolaires. Le procédé selon l'invention vise à former un caisson dont les parois et le fond sont constitués par une couche d'oxyde de silicium par une suite d'opérations effectuées sur une même face du substrat. A cet effet, une face 2 du substrat 1 est polie de façon à obtenir un poli optique. Le fond de chaque caisson est ensuite réalisé, comme représenté à la figure lb, sous la forme d'une couche localisée d'oxyde de silicium dont la surface correspond à celle souhaitée pour le caisson et dont l'épaisseur est de l'ordre de quelques microns.Pour obtenir cette forte épaisseur, on utilise de préférence la technique connue sous le nom de LOCOS, utilisée notamment par la société française R.T.G. et plus généralement par la société hollandaise PHILIPS, surtout pour la réalisation de structures NOS. Cette technique consiste à déposer dans un premier temps une couche mince de nitrure,-Si3N4sur l'ensemble de la plaquette ; cette couche mince est alors photogravée avec précision aux endroits choisis pour les diffusions ; il est ensuite possible de faire croître des couches épaisses de SiO2 sur le silicium ainsi mis à nu et de faire disparaître les couches résiduelles de nitrure.Des perfectionnements ont été apportés à la technique LOCOS indiquée ci-dessus : pour obtenir une meilleure adhérence de la couche de nitrure, on peut prévoir de recouvrir le substrat, avant dépôt du nitrure, d'une très mince couche de silice. D'autre part, l'engendrement d'oxyde de silicium épais provoque un gonflement de la zone oxydée. Pour obtenir une bonne planéité finale de la surface traitée, un moyen consiste, après décapage de la couche de nitrure aux endroits à oxyder et avant l'oxydation, à graver à ces endroits le silicium sur une profondeur équivalant à 10 à 20. % de l'épaisseur de la couche d'oxyde à créer. La technique LOCOS est rendue possible par le fait qu'il existe des décapants sélectifs, certains attaquant le nitrure et pas l'oxyde, d'autres, au contraire, attaquant l'oxyde sans attaquer le nitrure.Par utilisation de cette technique, on obtient donc sur la face -2 de la plaquette des zones oxydées en des endroits prédéterminés comme représenté en 3 à la figure lb pour un caisson. L'oxydation se fait en général dans des fours à haute température à dès vitesses différentes selon le procédé utilisé. On peut utiliser un chauffage à sec avec apport d'oxygène ou opérer en phase humide, en présence de vapeur d'eau. On fait ensuite croître par épitaxie sur la face 2 de la plaquette une couche référencée 4, figure 1c, de silicium dopé d'un type de conduction opposé à celui du substrat soit, conformément à l'exemple choisi ci-dessus, une couche épitaxiale de type N. En prenant les précautions classiques habituelles en technologie bipolaire on peut ainsi obtenir une couche LI monocristalline de qualité au-dessus de la partie non oxydée de la face 2 du substrat. Au-dessus des zones oxydées 3, par contre, il peut se former des macles et, de façon générale, du silicium polycristallin, ce qui est indiqué par la zone 5 identifiée par des croix sur la figure lc. La zone 5 présente un décalage latéral dû à des lignes in elinées qui correspondent à l'orientation cristalline générale de la couche LI, Les zones 5 sont évidemment impropres à l'implantation d'un composant, par exemple d'un transistor pour lequel un matériau monocristallin est absolument nécessaire. Une caractéristique essentielle de l'invention est de reconvertir les zones 5 en silicium monocristallin, toutes choses égales par ailleurs, comme représenté à la figure îd. Un procédé connu pour obtenir ce résultat est décrit par exemple dans la publication "Electronics review" du 2 juin 1982 pages 115 et 46 dans deux articles, l'un de J.ROBERT LINEBACK, l'autre de RODERIC BERESFORD. Ce procédé, utilisé notamment par la firme américaine Texas Instruments Inc. est destiné à la fabrication de circuits intégrés C-MOS et connu sous le nom de procédé SOI (Silicon On Insulator en langue anglaise) appelé à concurrencer le procédé SOS (Silicon On Sapphire en langue anglaise).La première étape du procédé en question consiste à réaliser une plaquette de silicium mo- nocristallin dont une face est recouverte d'une couche d'oxyde de silicium à l'exception d'une bande au niveau des bords constituée par du silicium monocristallin, puis à recouvrir cette face d'une mince couche de silicium polycristallin d'une épaisseur de 0,5 pm environ. La plaquette ainsi réalisée est placée, sous atmosphère d'argon, dans un four dont la température est réglée légèrement en dessous de la température de fusion du silicium. Une bande chauffante, par exemple en graphite, balaye ensuite la surface de la plaquette à recristalliser à une distance faible prédéterminée audessus de cette dernière.Le léger complément de température apporté par la bande chauffante et le mouvement relatif entre la plaquette et la bande chauffante sont tels que la partie de la couche polycristalline située à l'aplomb de la bande chauffante est juste fondue, ce qui, à partir du germe constitué par les bords de la plaquette, permet une recristallisation progressive de toute lacouche polycristalline superficielle. D'autre part la partie fondue à un instant donné de cette couche de surface est suffisamment fine pour être maintenue en place par effet de tension superficielle vis à vis des parties avoisinantes de la plaquette restées ou redevenues solides. A la place de la bande chauffante en graphite, on peut aussi utiliser un dispositif à laser, à faisceau d'électrons ou à lampes. Le procédé de recristallisation décrit ci-dessus doit, pour la mise en oeuvre de l'invention, être adapté à des épais seurs de silicium polycristallin environ vingt fois plus grandes. Cette adaptation ne pose pas de problème particulier à l'homme du métier qui, en la matière, peut jouer sur plusieurs paramètres, tels la nature du chauffage additionnel et son éloignement de la plaquette, la vitesse de déplacement relatif et/ou ltintensité du moyen de chauffage additionnel et qui, par ailleurs, connaît les méthodes classiques d'étirage des cristaux de silicium et les mé- thodes mettant en oeuvre la fusion de zone utilisées pour la cristallisation d'un lingot de silicium polycristallin.- On notera que, par#tant d'une oxydation localisée du substrat comme c'est le cas selon la présente invention, la recristallisation de la couche polycristalline de surface est facilitée par la présence de nombreux germes de silicium monocristallin entre les différents caissons à créer dans la plaquette de silicium. On peut ainsi obtenir une couche épitaxiée 6, figure 1d, de silicium entièrement monocristallin sur la face 2 du substrat. La dernière opération du procédé selon l'invention consiste à engendrer des parois d'oxyde de silicium 7, figure le, de préférence au moyen de la technologie LOCOS. La façon de procéder décrite en référence à la figure 1 permet d'obtenir des caissons complètement entourés d'oxyde de silicium épais dans lesquels tout ce qui est rendu possible au moyen de la technique EPIC pour l'implantation de composants dans ces caissons l'est aussi en ltoc- currence. Les endroits de la plaquette qui ne comportent pas d'oxyde de silicium sont identiques aux supports habituels utilisés en technologie bipolaire (substrat monocristallin de type P recouvert d'une couche de silicium monocristallin de type N) et permettent donc l'implantation connue de composants isolés par jonction. Au cas ou il serait nécessaire d'implanter des couches enterrées, ceci est possible, par diffusion, juste avant le dépôt de la couche épitaxiale 4, figure 1c. Le procédé LOCOS permet d'obtenir des couches d'oxyde de silicium épaisses. Cependant la vitesse de l'oxydation décroît avec la profondeur à atteindre et il peut être long et donc coûteux d'obtenir des épaisseurs de l'ordre de 10 pm pour la réalisation des parois des caissons. Pour pallier cet inconvénient, un deuxième mode de réalisation de l'invention décrit ci-dessous en référence à la figure 2 consiste à bâtir les parois du caisson en deux étapes : la première étape est semblable en tout point au procédé de la figure 1, à la différence près que la couche épitaxiée de silicium, référencée 8 a une épaisseur réduite. La deuxième étape consiste à faire croitre, toujours du même côté de la plaquette, une deuxième couche épitaxiale 9 de même type de conduction que la première. Les seuls endroits de cette couche épitaxiée comportant du silicium polycristallin sont les zones 11 qui se situent au droit des parties oxydées de la couche 8, c'est-à-dire au droit du bord des caissons. Une recristallisation de la deuxième couche épitaxiée n'est donc pas indispensable et pour achever la construction des parois des caissons déjà amorcée en 12 dans la première couche épitaxiée, il suffit de pratiquer une deuxième oxydation profonde, dans les parties en silicium polycristallin 11 au moyen de la technologie LOCOS ou par implantation ionique en utilisant le même masque qui a servi à réaliser les parties oxydées 12 ou un masque équivalent, jusqu'à atteindre les parties 12. Le deuxième mode de réalisation présente d'autres avantages que celui d'une réalisation plus facile des parois des caissons par le procédé LOCOS.Il permet d'obtenir, de fa çon simple et d'ailleurs connue en soi, une couche enterrée de type N+ pour la réalisation de transistors NPN de qualité, moyennant de faire croître une première couche épitaxiale de type N+, comme représenté en 13 à la figure 3. Par ailleurs, les deux couches épitaxiales superposées peuvent être d'épaisseur inégale pourvu que la somme de ces épaisseurs soit égale à la profondeur désirée pour les caissons. On peut par exemple réaliser une première couche épitaxiale de faible épaisseur, de 0,5 vm par exemple, dans le but de faciliter la recristallisation du silicium polycristallin situé au-dessus de la zone oxydée 3. Le deuxième mode de réalisation et sa variante (figures 2 et 3) permettent en outre la réalisation de bons transistors PNP verticaux comme le montre en 111 la figure 4 : après dépôt par épitaxie de la couche 8 de type N, recristallisation et constitution de la partie inférieure des parois par le procédé LOCOS, le fond du caisson est transformé en une zone monocristalline 10 du type de conduction P par diffusion d'impuretés trivalentes, après quoi le procédé pour la constitution des caissons est poursuivi selon le deuxième mode de réalisation.Pour réaliser le transistor PNP vertical 14 il suffit de créer par diffusion une couche superficielle 16 de type P pour-ltémetteur (respectivement le collecteur) et, séparée dans le même caisson, une diffusion profonde 17 de type P qui pénètre dans la zone 10 pour obtenir une prise de collecteur (respectivement d'émetteur) constitué par la zone 10. On notera que la constitution de transistors PNP verticaux tels que 111 est compatible avec celle de transistors NPN verticaux classiques tels que 15. Pour réaliser le transistor 15 on peut, en option, diffuser une couche enterrée N+ au fond du caisson dans la couche épitaxiée 8 puis, lorsque le caisson est terminé, faire deux diffusions gigognes dans la deuxième couche épitaxiale 9, l'une de base 18 de type P, l'autre d'émetteur 19 de type N+.Le collecteur du transistor 15 est constitué par la partie inférieure de la couche 9, par la couche 8 éventuellement dopée N+ et peut comporter, pour faciliter la prise de contact une couche diffusée N+ dans la couche 9. Sur la figure 11 on a aussi représenté un caisson 21 à isolation par jonction dont les parois sont constituées par une diffusion profonde de silicium de type P, 22, et dans lequel peut être implanté un composant de façon tout à fait conforme à la technologie bipolaire classique, pour lequel on obtient les qualités d'isolation électrique habituelles avec cette technique. Il est aussi possible d'obtenir des caissons tels que 23 ressemblant en tout point à ceux que l'on obtient avec la technique isoplanar déjà évoquée ci-dessus Lors de la réalisation d'un circuit intégré sur une plaquette de silicium selon la figure 11, les composants qui risquent de poser un problème particulier d'isolation électrique sont élaborés de préférence dans les caissons entièrement isolés par de l'Oxyde de silicium, tels que ceux qui entourent les transistors 14 et 15. REVENDICATIONS : 1. Procédé de fabrication de circuits intégrés bipolaires à isolation diélectrique comportant au moins un caisson dont les parois et le fond sont constitués par une couche d'oxyde de silicium, ledit caisson reposant sur un substrat constitué par du silicium et contenant du silicium monocristallin dopé d'un premier type de conduction dans lequel est fabriqué un composant selon la technologie bipolaire classique, caractérisé par la suite d'opérations suivantes effectuées toutes sur une même face préalablement polie du substrat - un substrat en silicium monocristallin du deuxième type de con duction est oxydé localement, selon la technologie LOCOS sur une zone délimitée de façon à constituer le fond dudit caisson ;; - on fait croître sur le substrat une couche épitaxiale de silicium dopé du premier- type de conduction - on pratique une recristallisation de la couche épitaxiée. par chauffage avec balayage - on réalise au moyen de la technologie LOCOS les parois dudit caisson. 2. Procédé de fabrication de circuits intégrés bipolaires selon la revendication 1 caractérisé en ce que les parois dudit caisson sont réalisées en deux étapes après la réalisation du fond du caisson en oxyde de silicium - la première étape consiste à faire croître sur le substrat une première couche épitaxiale mince de silicium dopé du premier type de conduction, à pratiquer une recristallisation de la couche épitaxiée par chauffage avec balayage et à réaliser au moyen de la technologie LOCOS la partie inférieure des parois dudit cais son - la deuxième étape consiste à faire croître sur la première couche épitaxiée une deuxième couche épitaxiale de silicium dopé du pre mier type de conduction d'épaisseur comprise entre 0,11 et 0,95 fois la profondeur du caisson, et à réaliser au moyen dé la tech nologie LOCOS la partie supérieure des parois dudit caisson. 3. Procédé de fabrication de circuits intégrés bipolaires selon la revendication 2 caractérisé en ce qu'il comporte, au cours de la deuxième étape, l'opération supplémentaire consistant à pratiquer une recristallisation de ladite deuxième couche épitaxiale de silicium par chauffage avec balayage, juste avant ltopération qui consiste à réaliser au moyen de la technologie LOCOS la partie supérieure des parois dudit caisson. Procédé de fabrication de circuits intégrés bipolaires selon l'une des revendications 1 à 3 caractérisé en ce que ledit premier type de conduction est le type donneur N, ledit deuxième type de conduction étant le type accepteur P. 5. Procédé de fabrication de circuits intégrés bipolaires selon les revendications 2 et 4 prises ensemble ou 3 et 4 prises ensemble caractérisé en ce que ladite première couche épitaxiée est du type fortement dopé N+. 6. Procédé de fabrication de circuits intégrés bipolaires visant à réaliser au moins un transistor PNP vertical à l'intérieur dudit caisson selon les revendications 2 et 4 prises ensemble ou 3 et 11 prises ensemble caractérisé en ce qu'il comporte, entre lesdites première et deuxième étapes, l'opération supplémentaire consistant à créer par diffusion au fond dudit caisson une zone de type P, destiné à devenir l'émetteur (respectivement le collecteur) dudit transistor PNP, la base de ce transistor étant constituée par une partie de ladite deuxième couche épitaxiée de type N et le collecteur (respectivement 11 émetteur) par une diffusion restreinte à la surface dudit caisson dans la deuxième couche épitaxiée, au moins un autre caisson pour lequel on ne pratique pas la diffusion P profonde étant réservé à la réalisation d'un transistor NPN vertical. 7. Procédé de fabrication de circuits intégrés bipolaires selon l'une des revendications 1 à 6 caractérisé en ce qu'il combine sur une même plaquette de circuit intégré la technologie bipolaire à isolation par jonction avec la technologie bipolaire à isolation diélectrique. 8. Circuit intégré bipolaire obtenu par la mise en oeuvre du procédé selon l'une des revendications 1 à 7.