FR 2548486 A1 19850104 FR 8310731 A 19830629 La presente invention se rapporte à une horloge à deux phases, sans recouvrements, réalisable en circuit integré MOS, comportant deux oscillateurs couplés et destinée a être integree sur la même pastille que le circuit qu'elle commande de façon à fournir des signaux d'horloge de periode parfaitement adaptee ce circuit et dont les dérives dans le temps se passent de façon parfaitement identique. Une telle horloge trouve son application dans la commande de tout circuit intégré MOS ayant un fonctionnement dynamique. On connaît les registres à decalage dynamiques. Ils necessitent, pour leur fonctionnement, une horloge de commande à deux phases, sans recouvrements, la première phase commandant la lecture de l'infor- mat ion presente sur son entree et la seconde phase commandant son transfert, sans qutil puisse y avoir simultaneite entre ces deux operations. De plus, les élements à memoire utilisés etant de type dynamique, la période du signal d'horloge utilisee doit être parfaitement adapte -l leur temps de transfert de façon à ne pas perdre de temps tout en évitant le mélange des informations.Cependant, il existe des dispositifs plus sophistiques, tel le multiplieur parallèle decrit dans la demande de brevet français n0 83 01322 déposée le 28 janvier 1983 par la demanderesse et intitulée I:Multiplieur parallele en circuit intégré MOS du type pipe-line", pour lesquels l'adaptation de la période de l'horloge de commande est beaucoup plus critique et où il est nécessaire d'intégrer cette horloge de commande sur la meme pastille afin qu'elle subisse les mêmes dérives, d'évolution en température, de vieillissement, etc. que le circuit g commander et que la période de cette horloge puisse etre parfaitement adaptée aux temps de transfert de ce circuit. On connaît les oscillateurs integrés constitués d'un nombre impair de portes inverseuses connectées en cascade, la sortie de la derniere porte étant bouclée sur 11 entrée de la première. Cependant, ce type d'oscillateur fournit un signal d'horloge unique ayant plutôt la forme d'oscillations de relaxation, en particulier si le nombre de portes est faible, et ne comportant donc pas de fronts treks raides nécessaires à la commande correcte de circuits logiques. La période d'un tel oscillateur est cependant facile à adapter en ajoutant le nombre de portes inverseuses nécessaires. Ainsi, la présente invention se propose de fournir une horloge à deux phases 1 et 2 sans recouvrements, intégrable en circuit intégré MOS et dont la période peut être parfaitement adaptée au circuit quelle est destinée à commander. Selon l'invention, cette horloge comporte deux oscillateurs couplés comportant chacun une porte NON-OU à deux entrées et une première et une seconde ligne à retard connectées en cascade à la sortie de la porte NON-OU, la sortie de la première ligne à retard étant utilisée pour commander la seconde entrée de la porte NON-OU de l'autre oscillateur et les deux phases 1 et 2 étant respectivement fournies sur les sorties de la première et de la seconde porte NON-OU. L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description ci-après et des dessins joints où - la figure 1 représente un oscillateur à base de portes inverseuses; - la figure 2représente une des portes inverseuses utilisée dans l'oscillateur de la figure 1; - la figure 3 représente une schématisation de l'oscillateur représenté sur la figure 1; - la figure 4 représente la tension de sortie de porte inverseuse de l'oscillateur représenté sur la figure 1; - la figure 5 représente le schéma de principe de l'horloge à deux phases selon l'invention; - la figure 6 représente une réalisation particulière de l'horloge à deux phases selon la présente invention ; et - la figure 7 représente des diagrammes temporels utiles à la compré hension du fonctionnement de l'horloge à deux phases représentée sur les figures 5 et 6. Sur la figure 1, est représenté un oscillateur connu comportant un nombre impair d'inverseurs NI à N7 connectés en cascade, le dernier inverseur N7 ayant sa sortie connectée à l'entrée du premier inverseur N1. Ce type d'oscillateur est constitué de cellules inverseuses comme celle représentée sur la figure 2. Cette cellule comporte deux transistors T et T' montés en série entre l'alimentation et la masse. Le second de ces transistors T' est un transistor de type naturel, ayant sa grille reliée à sa source, utilisé de façon connue comme élément résistant. La grille du premier transistor T, qui a sa source reliée à la masse, constitue l'entrée de cet inverseur et reçoit la variable binaire d'entrée X. Le point commun entre ces deux transistors constitue la sortie de cette cellule inverseuse. Cette sortie fournit le complément X de la variable d'entrée X. Sur la figure 3, est représentée une schématisation de l'oscillateur de la figure 1. L'ensemble des cellules inverseuses est schématisé par une ligne à retard LR fournissant sur sa sortie le complément de la variable binaire reçue sur son entrée. Sa sortie est reliée à son entrée, le système étant évidemment instable. Sur la figure 4, est représentée une allure du signal de sortie fourni par le septième inverseur N7 de cette ligne à retard LR. Si le nombre d'inverseurs est faible comme c'est le cas sur la figure 1, les niveaux logiques n'ont pas le temps de s'établir et on obtient une courbe du type oscillateur à relaxation. Le retard d introduit est égal à la période du phénomène. Les pentes des courbes correspondant aux sorties 1 à 6 des inverseurs N1 à N6 ont été seules reportées pour ne pas encombrer la figure.On peut ainsi voir le déphasage apporté par chacune de ces cellules dont la sortie à la même allure que la sortie de la septième cellule. Sur la figure 5, est représentée l'horloge selon la présente invention et sur la figure 6 est représentée une réalisation particu lière de cette horloge. Les lignes à retard LR1 à LR4 sont constituées d'un nombre pair de cellules inverseuses et introduisent respectivement des retards d1 à d4 et pas d'inversion. On peut décomposer cette horloge en deux oscillateurs couplés. Le premier est constitué par la premiere boucle comportant la porte P1, de type NON-OU, la première ligne à retard LR1 et la seconde ligne à retard LR2, connectées en cascade. La boucle se referme sur l'entrée B de la porte P1. Si l'entrée C était maintenue au niveau logique O, la porte P1 réaliserait la fonction logique 1 = O+B soit 1 = B. Les lignes à retard IRI et LR2 placées en cascade ne réalisant pas d'inversion, le système est donc instable et son fonctionnement est semblable à celui de l'oscillateur représenté sur la figure 1. Le fonctionnement du second oscillateur est identique. Celui-ci comporte de façon symétrique au premier oscillateur une porte P2, de type NON-OU, une première ligne à retard LR3 et une seconde ligne à retard LR4, et la boucle se referme sur l'entrée D de la porte P2. L'entrée de commande est ici l'entrée A de la porte P2 qui doit être maintenue au niveau logique O si l'on ne veut pas bloquer le fonctionnement du second oscillateur. En fonctionnement en double oscillateur couplé, se sont la sortie de la première ligne à retard LR1 de la première boucle qui commande l'entrée A de commande du second. oscillateur et la sortie de la premiere ligne à retard LR3 de la seconde boucle qui commande l'entrez C de commande de la première boucle. Sur la figure 6, on retrouve les mêmes éléments P, LR1, LR2 et P2, LR3, LR4 plus un verrou P réalisant la fonction logique ET et qui peut être utilisé pour piloter cette horloge. On aura donc B = B1V. A l'arrêt, c'est-à-dire pour V = 0, l'état d'équilibre correspond à l'état # = 1 #2= 0 A =1 C = 0 B' = 1 D = O V = O avec B = B'V. (figure 7) Cet état correspond aux conditions initiales à l'instant où la variable de verrouillage Vpasse au niveau logique 1. La première porte P1 représentée sur la figure 6 est une porte NON-OU connue. Elle comporte trois transistors Ti, T2 et T3. Les deux premiers transistors T1 et T2 ont leur première borne reliée à la masse et leur deuxième borne reliée à la première borne du troisième transistor T3 qui fait office de résistance de limitation de courant et qui a sa deuxième borne reliée à l'alimentation. Ce sont les grilles des premier et second transistors T1 et T2 qui constituent les entrées B et C de cette porte. La sortie de cette porte fournit la première phase 1 et est constituée par le point commun entre ces trois transistors.La seconde porte P2 est identique à la première et utilise respectivement les transistors T4, T5 et T6 à la place des transistors T1, T2 et T3. Le fonctionnement de ces deux oscillateurs couplés peut être expliqué à l'aide des diagrammes a) à g) de la figure 7. Ces diagrammes représentent respectivement les variations dans le temps du niveau logique Au temps t = O , on a les conditions initiales précédemment données. Au temps t = O, la variable logique de verrouillage V passe au niveau logique 1.Au temps t = O , la variable logique B est passée au niveau logique 1 entraînant le basculement de la sortie 1 de la première porte qui se retrouve au niveau logique 0. La ligne à retard LR1 fournira donc au bout d'un intervalle de temps d1, sur sa sortie A, un niveau logique o. La première entre 1) de la seconde porte P2 ayant conservé son état initial 0, la sortie +2 de cette porte va donc basculer et passer au niveau logique 1, cependant que le cycle de la premiere boucle se poursuit et que, au bout d'un intervalle de temps d2, la deuxieme ligne à retard LR2 va transmettre un niveau logique O sur sa sortie B. Cette première boucle se trouve alors dans un état d'attente AT et ne basculera; sous la commande de la deuxième boucle, que quand son entrée de commande C sera retournée à l'état 0. Au bout d'un intervalle de temps d3, la troisieme ligne à retard transmettra le niveau logique ~ reçu, sur sa sortie C qui devra basculer avant que la sortie B de la seconde ligne à retard ne soit passée au niveau logique o. C'est la quatrieme ligne à retard LR4 qui transmettra ensuite ce niveau logique I sur l'entrez D de la seconde porte P2. Ce niveau logique I fait basculer la sortie 2 de cette seconde porte P2 qui se retrouve au niveau logique 0.Ce niveau logique O est ensuite transmis par la troisième ligne à retard LR3 vers l'entrée de commande C de la première porte P1 et entraîne le passage de la sortie 1 de cette porte au niveau logique 1. Le cycle de cette seconde boucle se poursuit ensuite jusqu'à la transmission, par la quatrième ligne à retard, d'un niveau logique O mettant la deuxieme porte dans un état d'attente AT tel qu'elle puisse basculer des que son entrée de commande A passera au niveau logique 0.Entre temps, la première ligne à retard a fourni un niveau logique I sur sa sortie A et ce niveau logique a été répercuté par la seconde ligne à retard sur sa sortie B, ce qui a entraîné le basculement de la premiere porte P1 dont la sortie 1 est retournée à l'état 0. Ce niveau logique O est transmis par la premiere ligne à retard LRI qui fournit sur sa sortie A le niveau logique O nécessaire au déblocage de la sortie 2 de la seconde porte qui se trouvait en attente. Ces deux cycles se poursuivent ainsi, alternativement, tant que l'on a V = 1. On voit, d'après ce qui précède, que pour obtenir un fonctionnement correct on doit avoir les conditions d2 > d3 d4 > d1 En effet1 si d3 > d2, l'entrée B de la première porte P1 passera du niveau logique 1 au niveau logique O, pour atteindre son état d'attente AT avant que l'entrée de commande C de cette porte soit passée au niveau logique I et il commandera donc directement le passage de la sortie d4 qui introduirait un petit créneau parasite sur la sortie +2 de la seconde porte P2.On voit en g) de la figure 7 que le retard d1 correspond à l'intervalle de temps entre le front descendant de la première phase 1 et le front montant de la seconde phase 2. De même, le retard d3 correspond à l'intervalle de temps entre le front descendant de la seconde phase 2 et le front montant de la première phase 1 Il est possible si les recouvrements des deux phases ne sont pas critiques de choisir d1 = O et d3 = O. La période des signaux fournis est égale à 2 d1 + d2 + 2 d3 + d4. La durée du créneau de la première phase Bien entendu, l'exemple de réalisation décrit n'est nullement limitatif de la présente invention ; en particulier, la seconde ligne à retard de chacun des oscillateurs pourrait etre connectée directement entre la sortie de la porte NON-OU et sa première entrée sans que le fonctionnement soit modifié, à condition de réadapter les retards introduits. REVENDICATIONS 1. Horloge à deux phases #1 et #2, sans recouvrements, inté- grable en circuit intégré MOS et dont la période peut être parfaitement adaptée au circuit qu'elle est destinée à commander, caractérisée en ce qu'elle comporte deux oscillateurs couplés (P1, LR1, LR2 et P2, LR3, LR4) comportant chacun une porte NON-OU (P1; P2) à deux entrées (B, C ; D, A), une première ligne à retard (LR1 ; LR3) et une seconde ligne à retard (LR2 ; LR4) connectées en cascade à la sortie de la porte NON OU (P1 ; P2), la sortie de la seconde ligne à retard étant reliée à la première entrée (B ;D) de la porte NON-OU correspondante, la sortie de la première ligne à retard étant utilisée pour commander la seconde entrée (A ; C) de la porte NON-OU de l'autre oscillateur et les deux phases #1 et et 2. Horloge à deux phases 3. Horloge à deux phases #1 et #2 selon l'une des revendications 1 ou 2, caractérisée en ce que chacune des portes NON-OU (P1 ; P2) a deux entrées (B, C ; D, A) comporte trois transistors MOS (T1, T2, T3 ; T4, T5, T6), les deux premiers transistors (T1, T2 ; T4, T5) ayant leur première borne reliée à la masse et leur deuxième borne connectée à la première borne du troisième transistor (T3 ; T6) pour former la sortie de cette porte NON-OU, ce troisième transistor (T3 ; T6) ayant d'autre part sa deuxieme borne reliée à l'alimentation et sa grille reliée à sa source et les entrées (B, C ; D, A) de cette porte NON-OU étant constituées par les grilles des deux premiers transistors (T1, T2 ; T4, T5). 4. Horloge à deux phases 1 et 2 selon l'une quelconque des revendications 1 à 3, caractérisée en ce que le premier oscillateur comporte un verrou (P), réalisant la fonction logique ET, dont la sortie commande la première entrée (B) de la première porte (P1), dont la première entrée reçoit la sortie de la seconde ligne à retard (LR2) et dont la seconde entrée reçoit la variable de commande (V).