FR 2540695 A1 19840810 FR 8401841 A 19840207 -1 La présente invention concerne la détection en transmission de signaux à réponse partielle et elle porte plus particulièrement sur la détection numérique en trans- mission de signaux à réponse partielle en Classe IV, dans l'enregistrement numérique sur bande à haute densité. La transmission de signaux à réponse partielle, encore appelée codage par corrélation, est une technique utilisée en télécommunication numérique pour parvenir à une densité de symboles élevée, c'est-à-dire pour approcher l'utilisation maximale d'une largeur de bande donnée Ceci est particulièrement important pour l'enregistrement numéri- que à densité ultra-élevée Une telle technique de trans- mission de signaux introduit un brouillage intersymbole déterminé, grâce à quoi on peut faire disparaître l'effet du brouillage connu Une classe particulière de transmission de signaux à réponse partielle-constitue ce qu'on appelle la transmission de signaux à réponse partielle en Classe IV, ou transmission de signaux duobinaire modifiée On l'appelle également transmission de signaux 1-D, du fait qu'elle uti- lise un filtre transversal dans lequel un avant-dernier sym- bole est soustrait du symbole présent. En transmission de signaux à réponse partielle en Classe IV, on effectue habituellement un pré-codage de données binaires avant l'enregistrement Un tel pré-codage consiste à transformer les données binaires en un train de données binaires pré-codées, dans lequel la transmission de type 1-D 2 introduit un brouillage intersymbole déterminé, d'une manière qui permet un décodage relativement simple tout en réduisant-la propagation d'erreurs. Dans l'enregistrement numérique sur bande du type auquel s'applique un mode de réalisation préféré de l'inven- tion, le train de données numériques binaires est pré-codé en un train de données binaires pré-codées, qui est enre- gistré sous forme binaire sur une bande magnétique Les don- nées sont pré-codées de façon que les sections de décodage puissent décoder des transitions dans un état ternaire comme des 1 binaires Les données sont ensuite lues sur la bande par une tête de lecture qui produit un signal analogique com- prenant nécessairement un certain niveau de bruit, produit essentiellement par la bande d'enregistrement, la tête de lecture et le préamplificateur Les données analogiques reçues sont ensuite transmises par un filtre de type 1-D 2 et sont échantillonnées à des intervalles particuliers pour produire un brouillage intersymbole déterminé Pour repro- duire des données qui ont été enregistrées avec une densité d'enregistrement linéaire élevée (environ 17,7 kbit/cm), le filtre à réponse partielle de la Classe IV se comporte, au premier ordre, comme un filtre adapté pour le processus d'enregistrement/reproduction, ce qui conduit à un rapport signal/bruit amélioré Ceci donne un train de données ter- naires dans lequel il y a trois niveaux de signal, couram- ment appelés + 1, O, -1 Le problème consiste en ce que le bruit et des variations de l'amplitude du signal font que les signaux échantillonnés ne sont pas exactement à chaque niveau On élimine aisément des variations d'amplitude du signal par une forme de normalisation, quelquefois appelée poursuite d'enveloppe On réduit l'effet du bruit en effec- tuant la détection conformément à une certaine procédure. Une procédure courante dans l'art antérieur consiste simple- ment à échantillonner de façon appropriée la réponse ternai- re analogique et à décoder un bit comme un O si la valeur absolue est inférieure à 0,5 et à décoder le bit comme un 1 si la valeur absolue est supérieure à 0,5 D'autres procédu- res font intervenir ce qu'on appelle la détection à vraisem- blance maximale. Ces techniques de transmission de signaux à réponse partielle en Classe IV, de pré-codage et de détection à vraisemblance maximale sont expliquées assez longuement dans la littérature technique, comme par exemple dans les docu- ments suivants: P Kabal et col, "Partial-Reponse Signal- ling," IEEE Transactions en Communications, Vol Com-23, no 9, septembre 1975, pages 921-934; S Pasupathy, "Correla- tive Coding, A Bandwidth-Efficient Signaling Scheme," IEEE Communications Society Magazine, juillet 1977, pages 4-11; H Kobayashi, "Correlative Level Coding and Maximum-Likeli- hood Decoding " IEEE Transactions on Information Theory, Vol IT-17, no 5, septembre 1971, pages 586-594; G D For- ney, Jr, "The Viterbi Algorithm," Proceedings of the IEEE, Vol 61, n 3, mars 1973, pages 268-278 Une technique de détection analogique est décrite dans le document suivant: A S Acampora et col, "Analog Viterbi Decoding for High Speed Digital Satellite Channels," IEEE Transactions on Communications, Vol Com-26, n 10, octobre 1978, pages 1463-1470. Dans certains cas dans lesquels les documents cités traitent du décodage, ils traitent de ce qu'on appelle ici la détection, car un mode de réalisation préféré de l'invention a été conçu pour être utilisé dans un système d'enregistrement sur bande qui est décrit de façon générale dans la demande de brevet française déposée le même jour par la demanderesse sous le titre "Vérificateur de codeur", et dans cette dernière demande, le composant qui est appelé décodeur constitue une autre partie du système, tandis que la présente invention est utilisable dans la section de détection d'un tel système. L'invention porte sur un détecteur rapide entière- ment numérique pour la transmission de signaux à réponse partielle en Classe IV, et en particulier sur un tel détec- teur dans lequel les signaux enregistrés sont pré-codés. L'invention est basée sur la reconnaissance du fait que des filtres 1-D 2 correspondent à une paire de filtres 1-D réa- gissant à des périodes de bit alternées Un détecteur con- forme à l'invention comprend un circuit de décision pour une estimation de séquence à vraisemblance maximale fonctionnant à une vitesse d'au moins 120 mégabits par seconde Un tel -2540695 détecteur prend des décisions en comparant un échantillon de signal courant Sn avec un échantillon de signal enregistré, ou de pointeur, S et avec l'état antérieur (TIN) du systè- me Lorsqu'une décision relative à un échantillon courant peut être prise, la décision est enregistrée en série dans une mémoire pour être lue ultérieurement dans le cadre d'un train complètement détecté Lorsqu'une décision concernant un échantillon courant ne peut pas être prise, l'échantillon courant est enregistré avec une indication de sa position dans le train de données Lorsqu'une décision ne peut pas être prise pour un échantillon courant, le détecteur peut prendre une décision concernant le dernier échantillon enregistré (avant qu'il soit remplacé par l'échantillon cou- rant), et cette décision est enregistrée en mémoire à la position indiquée précédemment, pour être lue ultérieurement, en séquence appropriée. Un but essentiel de l'invention est donc de procu- rer un détecteur capable de fonctionner à une vitesse très élevée, par exemple environ 120 mégabits par seconde On peut parvenir à de telles vitesses élevées en divisant le détecteur en deux parties et en employant un circuit de décision simple qui peut fonctionner plus rapidement que des circuits de détection de l'art antérieur. L'invention sera mieux comprise à la lecture de la description détaillée qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un filtre à réponse partielle en Classe IV de type 1D, utilisé pour produire des signaux codés de la sorte détectée par le détecteur de l'invention; La figure 2 est une représentation schématique des bases de décision au moment de la comparaison des signaux Sn et S La figure 3 est un schéma synoptique d'un détecteur numérique conforme à la présente invention Les figures 4 A, 4 B, 4 C sont des schémas des cir- cuits d'une phase du détecteur représenté sur la figure 3, et la figure 4 A montre un convertisseur analogique-numérique, la figure 4 B montre un circuit de décision faisant intervenir une comparaison de signaux Sn et Sp, et la figure 4 C repré- sente des circuits de mémoire; et La figure 5 est un diagramme d'états ternaires pour une réponse partielle de type 1-D. Comme indiqué ci-dessus, l'invention s'applique à la transmission de signaux à réponse partielle en Classe IV, dans laquelle on utilise des filtres 1-D La figure 1 repré- sente le circuit généralisé de tels filtres Des signaux binaires sous forme analogique provenant d'un enregistreur à bande magnétique sont appliqués sur une ligne d'entrée 10. Ces signaux sont appliqués-simultanément à un circuit sous- tracteur 12 et à une ligne à retard 14 qui retarde le signal de deux périodes de bit Le signal retardé est appliqué au circuit soustracteur 12, qui soustrait le signal retardé du signal courant, pour produire un signal de sortie égalisé, sous forme ternaire, conformément aux principes bien connus de la transmission de signaux à réponse partielle en Classe IV, indiqués dans les documents précités Un mode de réali- sation préféré de l'invention détecte ces signaux et émet des données binaires qui correspondent aux données binaires avant pré-codage. Il est évident, d'après le mode de fonctionnement du filtre 1-D, que les bits pairs et impairs ne sont pas corrélés En effet, si le bit courant est un bit impair, il en est de même du bit retardé de 2 périodes de bit avec lequel il est combiné, et si le bit courant est un bit pair, il en est de même du bit retardé avec lequel il est combiné. L'importance de ceci consiste en ce que le filtre 1-D 2 est équivalent à une paire de filtres 1-D entrelacés, chacun d'eux travaillant sur des bits de données alternés, à la moitié de la fréquence et avec un retard double, l'un tra- vaillant sur des bits de données impairs, ou de de phase 1 ( 01), et l'autre sur des bits de données pairs, ou de phase 2 ( 02). Comme indiqué ci-dessus, la détection conformément à l'invention est basée sur un prise de décision conformément à une estimation de séquence à vraisemblance maximale Les décisions sont basées sur un signal d'échantilon courant Sn' comparé à un signal de pointeur S et au système TIN de p I l'état antérieur Dans le mode de réalisation préféré repré- senté, le signal Sp est simplement un signal d'échantillon antérieur Les signaux d'échantillon sont prélevés à la sor- tie du filtre à réponse partielle en Classe IV aux instants particuliers, dans les cycles de signal respectifs qui pro- duisent un brouillage intersymbole déterminé On peut fixer cet instant en réglant de façon empirique la phase d'impul- sions d'horloge d'échantillonnage pour parvenir à la meilleu- re détection On peut déterminer ceci en observant l'oeil du signal ternaire sur un oscilloscope et en réglant la phase d'horloge de façon que l'impulsion d'horloge d'échantillonna- ge apparaisse à l'instant o l'oeil est le plus largement ouvert On se référera au document précité "Correlative Coding: A Bandwith-Efficient Signaling Scheme" pour une explication plus détaillée de l'oeil. La figure 2 est une représentation schématique de l'opération de prise de décision du mode de réalisation pré- féré de l'invention, représenté sur les figures 3 et 4 A, 4 B, 4 C La figure 2 montre toutes les valeurs possibles de l'échantillon de signal courant Sn, par rapport à un signal de pointeur enregistré précédemment, Sp, avec-une indication des données des signaux de sortie (D),de la mise à jour (U) et de l'état (TOUT) résultant des décisions prises De telles décisions sont prises sur la base de l'endroit auquel tombe le signal S par rapport à S p Comme le montre la figure 2, la relation du signal Sn par rapport au signal Sp présente deux régimes, A et B, correspondant aux deux états d'un diagramme d'états ternaires (figure 5) Dans le mode de réalisation particulier qui est représenté, le régime A con- cerne la condition dans laquelle Sp est positif et le régime B concerne la condition dans laquelle S est négatif Le P régime courant est identifié par un signal TIN, qui peut être produit de la manière décrite ci-après, TIN étant égal à O pour le régime A et à 1 pour le régime B Le régime A représente les valeurs possibles de Sn par rapport à Sp, lorsque Sp est positif, ou 0,0, TIN=O Le régime B représen- te les valeurs possibles de Sn par rapport à Sp lorsque-Sp est négatif, ou 0,0, TIN= 1 Le régime A est divisé à Sp et Sp-1,0 en trois régions: p A-I Sn > S np A-II Sp S Sn > Sp-1,0 A-III Sp-1,0 b S Le régime B est divisé à Sp et Sp+ 1,0 en trois régions: B-I Sp > Sn B-II S + 1,0 Sn Sp p N p B-III Sn, Sp+ 1,0 Pour des raisons qui apparaitront dans la suite de cette description, le détecteur de l'invention travaille seulement dans le cas o S tombe dans les régions de la figure 2 La détection est basée sur la comparaison de Sn et S et sur l'identité du régime dans lequel se trouve S à p p l'instant de décision, S étant mis à jour de temps en temps Du fait que Sp est changé de temps en temps dans un p régime donné et est commuté de temps en temps vers l'autre régime, d'une manière qu'on décrira ultérieurement, ce signal représente un "objectif" mobile avec lequel le signal d'échantillon courant Snest comparé Du fait que Sp repré- sente des signaux dans un code ternaire (+ 1, 0, -1), ses limites sont + 1,0 et -1,0, et il est compris entre 0,0 et + 1,0 dans le régime A et entre 0,0 et -1,0 dans le régime B. Le détecteur à estimation de séquence à vraisemblance maxima- le de l'invention prend des décisions et fournit les signaux de sortie indiqués dans les régions respectives, dans lesquelles D représente le signal de sortie de données, U un signal de mise à jour et T un signal de régime mis à OUT jour. Le détecteur prend la décision selon laquelle un signal courant Sn représente un 0 binaire chaque fois qu'il est égal à Sp ou diffère de Sp de moins de 1,0, dans la direction de 0,0 Ceci représente la condition dans laquelle Sn tombe dans la région II d'un régime ou de l'autre Un signal de sortie de données (D) égal à O (indiqué par D= O sur la figure 2) est alors enregistré en mémoire séquentielle à la position de la mémoire qui correspond au bit courant Le signal Sp est conservé inchangé; c'est-à-dire qu'il n'est pas mis à jour (ce qui est indiqué par U= 0) et que le régime n'est pas changé (ce qui est indiqué par To UT=TIN). Lorsque Sn diffère de Sp d'au moins 1,0, ce qui ne peut se produire que lorsque Sn est de signe opposé à Sp (régions A-I et B-I), le détecteur est incapable de prendre une décision en ce qui concerne le bit courant mais il est capable de décider pour la dernière indécision antérieure, c'est-à-dire pour le bit correspondant à S Le détecteur décide que l'échantillon enregistré représentait un 1 binai- re (D= 1), il met à jour le signal S pour le faire correspon- dre au signal Sn courant (U= 1) et il change les régimes (T -T) Au même instant de bit le détecteur marque le OUT -IN) point dans la séquence d'enregistrement en mémoire auquel les données ne peuvent pas être déterminées, et il écrit 1 en mémoire au point marqué précédemment pour la dernière détec- tion. Lorsque Sn diffère de Sp dans le même sens que Sp en étant plus positif que Sp dans la région A=III et plus négatif que Sp dans la région B=III, le détecteur est à nou- veau incapable de prendre une décision-concernant le bit courant mais il est capable de décider pour la dernière indécision antérieure Dans ces cas, le détecteur décide que l'échantillon enregistré représentait un O binaire (D=O), et il met à jour le signal Sp pour le faire correspondre au signal Sn courant (U= 1), mais il ne change pas les régimes (TOUT=TIN) qomme pour les régions A-I e't B-I, au même ins- tant de bit le détecteur marque le point dans la séquence d'enregistrement en mémoire auquel les données ne peuvent pas être déterminées, et il écrit O en mémoire au point mar- qué précédemment pour la détection. La mémoire est adressée séquentiellement et de façon cyclique, afin que les données soient lues dans les positions adressées courantes, après quoi les nouvelles don- nées sont écrites à ces mêmes positions, sauf dans le cas d'indécisions courantes, auquel cas la position courante est marquée pour l'insertion ultérieure d'un bit détecté, et le dernier bit détecté est écrit à la position marquée précé- demment La mémoire doit être suffisamment longue pour per- mettre la décision et l'introduction d'un bit détecté à une position marquée avant que soit venu le moment de la lire. La figure 3 représente sous forme de schéma synop- tique un détecteur numérique pour une transmission de signaux à réponse partielle en Classe IV, de type pré-codé, correspondant à une forme préférée de l'invention fonction- nant de la manière décrite ci-dessus Le détecteur est divisé en deux sections de détecteur 16 et 18, chacune d'elles tra- vaillant sur une moitié respective des échantillons d'entrée, constituant la phase 1 et la phase 2 La section 16 de la phase 1 est représentée de façon plus détaillée sur les figu- res 4 A, 4 B et 4 C La section 18 de la phase 2 lui est prati- quement identique Le détecteur comprend une section de pha- ses d'horloge 20 qui applique des impulsions d'horloge avec des phases appropriées pour la synchronisation et la valida- tion de divers éléments fonctionnels du détecteur, aux ins- tants désirés Cette section comprend des lignes à retard, des déphaseurs et des diviseurs appropriés Il existe égale- ? 540695 ment un compteur 22 et un multiplexeur 23 connectés aux deux sections de détecteur de la phase 1 et de la phase 2. Les données d'entrée du détecteur proviennent du filtre à réponse partielle en Classe IV, de type 1-D 2, sous la forme d'un signal analogique ternaire, et elles sont appliquées au convertisseur analogiquenumérique 24 dans chaque section 16, 18 Le train de données est égalisé et l'amplitude du signal fait l'objet d'une poursuite Des impulsions d'horloge, à une cadence de 116,8 M Hz dans l'exem- ple considéré, sont appliquées à la section d'horloge 20 en synchronisme avec le train de données La section d'horloge divise les impulsions d'horloge d'entrée par 2 et appli- que alternativement des impulsions aux convertisseurs analo- gique-numérique 24 des sections respectives 16, 18, de façon que le signal analogique soit échantillonné et conver- ti dans le convertisseur respectif à l'instant d'échantil- lonnage approprié Ceci sépare les signaux de bit d'entrée entre les deux phases On peut maintenant poursuivre l'expli- cation en ce qui concerne la section 16 de la phase 1, en sachant que la section 18 de la phase 2 a la même structure et fonctionne de façon similaire pour détecter les signaux de la phase 2. Comme le montre la figure 4 A, le convertisseur analogique-numérique 24 comprend une paire de convertisseurs analogique-numérique à 4 bits 25, du type SP 9754, connectés en convertisseur analogique-numérique à 5 bits La valeur analogique du bit de données à l'instant d'échantillonnage est ainsi convertie en un multiplet de signal de données numériques à 5 bits Le multiplet de signal de données cou- rant est le signal Sn* Le signal de données à 5 bits Sn courant est chargé par un signal d'horloge dans un réseau de bascules 26, représenté sur la figure 4 A par un réseau de 6 bascules D du type 100151, ayant pour effet de restaurer les conditions temporelles pour l'ensemble des 5 bits Le complément Sn du signal de données à 5 bits est alors chargé il sous l'effet d'un signal d'horloge dans un autre réseau de bascules 28, représenté sur la figure-4 A par un réseau de 6 bascules D du type 100151, ce qui a pour effet'de restau- rer les conditions temporelles pour l'ensemble des 5 bits. Le complément Sn du signal de données à 5 bits est alors chargé par un signal d'horloge' dans un autre réseau de bascu- les 28, représenté sur la figure 4 A sous la forme d'un réseau de 6 bascules D du type 100151 ? ce qui a pour effet de pré- senter en sortie à la fois le signal de données Sn à 5 bits et son complément Sn, en tant que signaux de sortie du con- vertisseur analogique-numérique 24. Une caractéristique du convertisseur analogique- numérique SP 9754 consiste en ce que lorsqu'un dépassement de capacité se produit dans la direction positive, les signaux de sortie de multiplet de données passent à O On prend en compte cette condition de la façon suivante: Un bit de report qui est transféré de la broche du convertisseur analogique-numérique 24 vers la broche 23 du réseau de bascules 26, lorsque le convertisseur analogique-numérique présente un dépassement de capacité, est chargé par un signal d'horloge dans le réseau de bascu- les 26 et il est transféré par un signal d'horloge, par la porte NON-OU 29, vers la borne de restauration générale (MR) du réseau de bascules 28, de façon à rendre sa sortie égale à la valeur analogique + 1,0, c'est-à-dire le maximum. Les signaux VR+ et VR sont appliqués au conver- tisseur analogique-numérique 24 pour normaliser la conver- sion Les signaux VR+ et VR sont produits en poursuivant l'enveloppe des signaux du filtre à réponse partielle en Classe IV, et on peut les appeler des signaux de normalisa- tion par poursuite d'enveloppe VR+ correspond à + 1,0 dans le signal ternaire et VR correspond à -1,0 Ces signaux normalisent la conversion du convertisseur analogique-numéri- que 24 de façon que les signaux soient compris de façon pra- tiquement exacte entre + 1,0 et -1,0 Ainsi, un signal de sor- tie égal à 11111 indique pratiquement la valeur analogique + 1,0 et un signal de sortie 00000 indique pratiquement la valeur analogique -1,0 Par conséquent, la valeur analogique 0,0 tombe entre 10000 et 01111 o Le signal complémentaire Sn est chargé dans un autre réseau de bascules, 30, à l'apparition d'un signal de mise à jour (U) Comme le montre la figure 4 B, le réseau de bascules 30 peut également consister en un réseau de six bascules D du type 100151 Par conséquent, jusqu'à la mis'e à jour (U) suivante, le réseau de bascules conserve un signal de complément de données à 5 bits qu'on peut appeler un signal de complément de données à 5 bits ancien, ou signal de complément de pointeur Sp le signal de pointeur étant Sp. p, Le signal de complément de pointeur Sp et le signal de données courant S sont appliqués à un additionneur 32 n qui, comme le montre la figure 4 B, peut consister en un addi- tionneur à 6 bits du type 100180 Un signal de régime TIN (avant décision), qui est produit de la manière expliquée ci-dessus, est appliqué à l'entrée de bit B O de l'addition- neur 32, en tant que bit de faible poids ajouté au signal Sp, et un 1 est appliqué à l'entrée de bit A O en tant que bit de faible poids ajouté au signal Sn Ceci est destiné à pren- dre en considération des situations dans les régimes A et B dans lesquelles Sn = Sp, et assure la symétrie de la déci- sion L'additionneur 32 calcule la différence numérique entre Sn et Sp et il produit deux signaux de sortie importants: ( 1) un signal de report G, G étant égal à 1 en cas de dépassement de capacité de l'additionneur, et ( 2) un signal de bit de fort poids F sur la borne de sortie F 5 Le bit de fort poids égal à 1 représente le nombre binaire à 5 bits 10000, qui correspond à une différence analogique de 1,0 Le signal de report G est appliqué au réseau de bascules 30 et il est enregistré pour représenter le bit de régime TIN et son com- plément TIN Ainsi, F est égal à 1 lorsque: Sn > S + 1,0 dans (B-III) n -p Sp > Sn Sp > Sn (B-I) Sp Sn > Sp 1,0 (A-II) - B-III est distinguée par un signal de report G=i, car le report implique Sn Sp B-I et A-II sont distinguées de B-III par un signal de report G=O, car l'absence de report implique S B-II et G=O implique A-III tandis que TIN= 1 implique B-II. On peut ainsi utiliser les signaux G, TIN et F pour identifier les régions respectives et donc pour prendre les décisions nécessaires pour déterminer D (données), U (mise à jour) et TOUT (régime mis à jour) On prend de telles décisions dans un circuit de décision 34 qui, comme le montre la figure 4 B, peut être constitué par un certain nombre de portes OU/NON-OU pour déterminer les régions et pour produire les signaux de sortie respectifs conformément au Tableau I: Tableau I Région G F TIN D U TOUT A-I 1 O O O O 1 O A-II O 1 O O O O A-III O O O 1 1 1 B-I O 1 1 O 1 1 B-II 1 O 10O 1 B-III 1 1 1 1 1 O O Le signal de sortie U, sous la forme de son com- plément U, est appliqué à une porte NON-OU 34 a, pour faire en sorte que l'impulsion d'horloge suivante de la phase appropriée charge Sp et TOUT dans le réseau de bascules 30, aprorie hage Sp e TOUT dn pour mettre à jour Sp et TIN' Les signaux t) et D sont chargés par un signal d'horloge dans un réseau de bascules 36, qui a également pour fonction de charger des bits similaires prove- nant de la section de détecteur 18 de la phase 2. Les signaux D et U sont ensuite appliqués aux cir- cuits de mémoire représentés sur la figure 4 C Comme le mon- tre la figure 4 C, des impulsions d'horloge sont appliquées au compteur à 8 bits 22 qui, comme représenté, peut compren- dre deux registres de comptage universels 100136 qui sont également utilisés pour le comptage relatif à la phase 2 On utilise le compteur pour produire des adresses séquentielles et cycliques, pour adresser une mémoire vive 38 à laquelle le bit de données D est appliqué La mémoire vive peut être une mémoire vive 256 xl, du type 100414 Les signaux de sor- tie d'adresse du compteur sont appliqués à la mémoire vive 38 par l'intermédiaire d'un multiplexeur 40, qui peut con- sister en une paire de quadruples multiplexeixoeàdeux entrées avec un réseau de bascules Les signaux de sortie d'adresse du compteur sont également appliqués à un réseau de bascules 42 qui peut être sous la forme d'un registre à décalage uni- versel à 8 bits du type 100141, dont les signaux de sortie sont également appliqués au multiplexeur 40. On utilise le signal U pour valider une porte OU/NON-OU 44, pour permettre à des impulsions d'horloge d'attaquer le réseau de bascules 42 et le multiplexeur 40. Lorsque U=O, l'impulsion d'horloge appliquée au multiplexeur choisit l'adresse de pointeur qui est enregistrée dans le réseau de bascules 42, puis elle actionne le réseau de bascu- les 42 pour mettre à jour l'adresse de pointeur. Le circuit de phases d'horloge 20 fournit des instructions de lecture/écriture aux instants appropriés pour lire les bits de données après un retard de 256 bits, avec les bits de données à décision retardée insérés aux emplace- ments appropriés dans la séquence Ces bits sont chargés par un signal d'horloge dans un réseau de bascules 46 dans un but de resynchronisation, pour produire des impulsions de données bien définies Le réseau de bascules 46 peut consis- ter en une triple basiule D de type 100131. Les données de sortie provenant de la section de la phase 1-sont multiplexées dans le multiplexeur 23 avec les données provenant de la section de la phase 2, ce qui a pour effet d'entrelacer les phases pour récupérer les données d'origine Le multiplexeur 23 peut être constitué par des portes NON-OU 50 et 52 qui sont validées alternative- ment par des impulsions d'horloge provenant-d'une porte OU/NON-OU 54, à la moitié de la cadence d'horloge Les signaux de sortie des portes NON-OU 50 et 52 sont combinés dans une porte OU câblée 56 et ils sont appliqués à une bas- cule D 58 par laquelle les données récupérées sont présen- tées en sortie sous l'effet d'un signal d'horloge. Des impulsions d'horloge sont également émises. On va maintenant résumer le fonctionnement du détecteur numérique représenté sur les figures 3 et 4 A, 4 B, 4 C Un signal ternaire analogique, élaboré par un filtre à réponse partielle en Classe IV, à partir d'un signal binaire pré-codé provenant d'un enregistrement sur bande, est échan- tillonné, et des échantillons alternés sont appliqués à des phases respectives du détecteur Dans chaque phase, le signal analogique est converti sous forme numérique et-le signal numérique est comparé à un signal antérieur enregis- tré, sur lequel une décision n'a pas été prise précédemment. * Sur la base d'une telle comparaison, on prend une décision concernant soit le signal courant soit le signal enregistré, et on enregistre le bit déterminé dans une mémoire qui est adressée séquentiellement et de façon cyclique. Si une décision est prise en ce qui concerne le signal courant, le résultat est écrit dans une position adressée courante et le signal enregistré Sp est conservé. Si une décision est prise pour le signal enregistré, le résultat est écrit dans la position correspondant au signal enregistré, et le signal courant devient alors le signal enregistré (ce qui comprend l'enregistrement de son complé- ment), qui demeure sans décision Simultanément, l'adresse courante est enregistrée de façon qu'au moment o une déci- sion est prise finalement pour le signal enregistré, le bit déterminé puisse être écrit dans la mémoire, en séquence appropriée Les bits de données sont lus séquentiellement et de façon cyclique dans la mémoire et des bits de données provenant des phases respectives sont entrelacés pour pro- duire les données récupérées. Le détecteur décrit est particulièrement rapide du fait que les opérations qu'il nécessite sont si simples et peu nombreuses qu'il ne demande pas beaucoup de temps d'exécution Fondamentalement, les décisions exigent unique- ment d'enregistrer un signal antérieur, son régime et son instant d'apparition, et de comparer un signal courant Sn avec le signal enregistré S ou avec une fonction simple de p celui-ci, par-exemple Sp-1,0 ou Sp + 1,0. Le détecteur décrit fait partie d'une classe de détecteurs pour la transmission de signaux à réponse partiel- le en Classe IV dans laquelle chacune des deux parties du détecteur travaille dans des périodes de bit alternées, comme s'il y avait deux filtres 1-D Les décisions dans un tel détecteur sont basées sur l'erreur au carré totale minimale et la figure 5 montre le diagramme d'états des signaux ter- naires produits par filtrage de type 1-D. Comme le montre la figure 5, un tel diagramme d'états ternaire comporte deux états: un Etat A correspon- dant à un bit 1 enregistré dans le circuit de retard d'un bit,. et l'autre Etat B correspondant à un bit O enregistré dans le circuit de retard d'un bit Si le système est dans l'Etat A, un bit binaire courant 1 produit un bit ternaire 0, et laisse le système dans l'Etat A Si le système est dans l'Etat B, un bit binaire courant 1 produit un bit ternaire + 1 et laisse le système dans l'Etat A Si le système est & 540695 dans l'Etat A, un bit binaire courant O produit un bit ter- naire -1 et laisse le système dans l'Etat B Si le système est dans l'Etat B, un bit courant O produit un bit ternaire 0 et laisse le système dans l'Etat B. En l'absence de bruit, il est assez facile d'effectuer la conversion de ternaire en binaire, du fait qu'il suffit de noter l'état dans lequel est le système et chaque changement d'état En présence de bruit, on ne sait pas toujours clairement s'il y a un changement d'état Pour prendre une décision en présence de bruit, un détecteur peut supposer que le système sera dans un état particulier, A ou B, après un bit courant, et déterminer ensuite à partir de l'erreur au carré totale minimale de quel état le système doit venir. La décision est basée sur la sélection en tant qu'état antérieur de l'état qui donnerait une erreur au carré totale minimale indépendamment de l'état vers lequel passe le système pour le bit présent Si on désigne par E At 1 l'erreur au carré totale antérieure si le système est dans l'Etat A au moment de l'arrivée de son bit courant, et si EA est l'erreur au carré totale si le bit courant laisse t le système dans l'Etat A, EB est l'erreur au carré totale t-i antérieure si le système est dans l'Etat B à l'arrivée du bit courant, E Bt est l'erreur au carré totale si le bit cou- rant laisse le système dans l'Etat B, et Sn est l'échantillon courant, les possibilités sont les suivantes: Si le système passe de l'Etat B à l'Etat A (valeur ternaire + 1): (BA) E At E Bti + ( 15 N)2 Si le système passe de l'Etat A à l'Etat A (valeur ternaire 0): (AA) EA = E Atî + (S)2 Si le système passe de l'Etat B à l'Etat B (valeur ternaire 0): (BB) E Bt = E Btî + (Sn)2 Si le système passe de l'Etat A à l'Etat B (valeur ternaire -1) (AB) E Bt =E Atî 1 + (-l-Sn) Si le nouvel état est l'Etat A, l'erreur au carré totale minimale est la plus petite des quantités BA et AA Si le nouvel état est l'Etat B, l'erreur au carré totale minimale est la plus petite des quantités BB et AB Si l'erreur au carré totale minimale est le résultat d'une transition à partir du même état, indépendamment du nouvel état, c'est-à- dire si AA et AB sont minimales ou si BA et BB sont minima- les, une décision est prise concernant l'état dans lequel était le système à la réception du bit courant En conser- vant la trace des états, on peut dire s'il y a eu ou non un changement d'état, auquel cas le détecteur émet la valeur binaire 1 (dans le cas contraire, il émet la valeur binaire 0), et il conserve l'identification de l'état nouvellement identifié en tant qu'identification de l'état antérieur. Les équations ci-dessus permettent de voir qu'on peut déterminer des minimums respectifs simplement à partir des relations entre Sp et Sn faisant intervenir une simple comparaison de Sn et d'une fonction linéaire de Sp, et-en conservant la trace de-l'état, ce qui peut être fait à par- tir du signal TIN' Bien qu'un mode de réalisation préféré de l'inven- tion ait été décrit de façon assez détaillé, diverses modi- fications peuvent lui être apportées sans sortir du cadre de l'invention Il faut noter que la nomenclature peut être inversée, lorsque c'est approprié; ainsi, les signaux men- tionnés peuvent être utilisés sous la forme de leurs complé- ments, par des éléments de circuit correspondants Les états binaires 1 et O en sortie peuvent ainsi quelquefois être inversés La normalisation du signal ternaire peut utiliser comme unité n'importe quelle valeur commode La conversion analogique-numérique peut être effectuée avec plus ou moins de 5 bits, avec pour conséquence un taux d'erreur légèrement inférieur ou supérieur. Dans le mode de réalisation particulier décrit ci-dessus, l'amplitude des échantillons d'entrée était limi- tée de façon abrupte à une valeur absolue inférieure ou égale à 1,0 On peut utiliser de plus grandes limites sur l'excur- sion des valeurs d'entrée, à condition d'apporter des change- ments appropriés dans la réalisation Il n'est pas obligatoi- re qu'une différence de 1,0 soit représentée par 10000, si on utilise une autre forme de réalisation en suivant les principes de l'invention. 9 ? 540695 REVENDICATIONS 1 Détecteur numérique comportant des moyens de détection doubles pour la transmission de signaux à réponse partielle en Classe IV, dans laquelle des données binaires pré-codées sont enregistrées, reproduites et égalisées puis filtrées en utilisant un filtre à réponse partielle en Classe IV pour placer les données sous la forme de valeurs ternaires analogiques successives, dans lesquelles toute transition entre des états ternaires dans les moyens de détection représente un bit binaire d'une première valeur, caractérisé en ce qu'il comprend: des moyens convertisseurs analogique-numérique ( 24) destinés à échantillonner les valeurs ternaires et à convertir les valeurs échantillonnées en signaux d'échantillon numériques à plusieurs bits respec- tifs, Sn, normalisées sous la forme (+ 1,0, 0,0, -1,0), avec des signaux d'échantillon numériques alternés divisés en trains de données respectifs; des premiers et seconds moyens de détection ( 16, 18), chacun d'eux réagissant à des signaux d'échantillon S de l'un respectif des trains de n données, chacun des premiers et seconds moyens de détection comprenant des moyens d'enregistrement de signal ( 26, 28) destinés à enregistrer l'un des signaux d'échantillon Sn en tant que signal d'échantillon enregistré respectif Sp, des moyens d'enregistrement d'état ( 30) destinés à enregistrer 'un signal d'état TIN à titre d'indication de l'état à l'ins- tant de l'enregistrement du signal d'échantillon Sp corres- pondant, des moyens de comparaison ( 34) destinés à comparer un signal d'échantillon courant Sn avec une fonction linéai- re prédéterminée et sélectionnée du signal d'échantillon enregistré Sp, cette fonction étant sélectionnée conformé- ment au signal TIN enregistré, ces moyens de comparaison ( 34) produisant un signal de sortie binaire ayant ladite première valeur lorsqu'il y a un changement de l'état ternai- re, et produisant dans le cas contraire un signal de sortie binaire ayant une seconde valeur, les moyens de comparaison produisant en outre un signal de mise à jour U et un signal d'état TOUT, des moyens de mémoire adressables ( 38), des moyens ( 22) destinés à adresser des positions de façon successive et cyclique dans les moyens de mémoire, des moyens destinés à lire des bits de données dans des posi- tions adressées successivement, des moyens destinés à écrire ensuite les signaux binaires de sortie dans des positions adressées des moyens de mémoire ( 38), des moyens d'enregis- trement d'adresse ( 42) connectés aux moyens d'adressage ( 22) et enregistrant, lorsqu'ils sont validés, les adresses prove- nant des moyens d'adressage, et des moyens ( 40) fonctionnant sous la dépendance du signal de mise à jour U de façon à mettre à jour le signal enregistré Sp en enregistrant le signal courant Sn, en enregistrant le signal d'état courant TOUT dans les moyens d'enregistrement d'état, et en connec- tant les moyens d'enregistrement d'adresse ( 42) aux moyens de mémoire ( 38), à la place des moyens ( 22) effectuant norma- lement l'adressage, lorsque les moyens d'écriture écrivent un bit de données, et en validant ensuite les moyens d'enregis- trement d'adresse ( 42) de façon qu'ils reçoivent une adresse mise à jour; et des moyens de multiplexage ( 23) destinés à entrelacer les bits de données qui sont lus dans les moyens de détection respectifs ( 16, 18). 2 Détecteur numérique selon la revendication 1, caractérisé en ce que la fonction de comparaison pour l'état ternaire A est la suivante I Sn > Sp n p> II Sp Sn > Sp 1,0 III S 1,O et pour l'état B I S > S p n II S+ 1,0 >S > S p n p III Sn Sp + 1,0; et les moyens de comparaison ( 34) comprennent des moyens pour la région A-I destinés à émettre un bit de données binaire ayant la seconde valeur et à produire un signal de mise à jour pour mettre à jour le signal enregistré Sp, des moyens pour la région A-II destinés à émettre un bit de don- nées binaire ayant la seconde valeur, des moyens pour la région A-III destinés à émettre un bit de données binaire ayant la première valeur, à produire un signal de mise à jour U pour mettre à jour le signal enregistré Sp, et à pro- duire un signal TOUT indiquant un changement d'état, des moyens pour la région B-I destinés à émettre un bit de don- nées binaire ayant la seconde valeur, et à produire un signal de mise à jour U pour mettre à jour le signal enregistré Sp, des moyens pour la région B-II destinés à émettre un bit de données binaire ayant la seconde valeur, et des moyens pour la région B-III destinés à émettre un bit de données binaire ayant la première valeur, à produire un signal de mise à jour U pour mettre à jour le signal enregistré Sp et à pro- duire un signal T indiquant un changement d'état. OUT 3 Détecteur numérique pour la transmission de signaux à réponse partielle en Classe IV, dans laquelle des données binaires pré-codées sont enregistrées, reproduites et égalisées, puis filtrées en utilisant un filtre à réponse partielle en Classe IV pour placer les données sous la forme de valeurs ternaires analogiques successives, caractérisé en ce qu'il comprend: des moyens convertisseurs analogique- numérique ( 24) destinés à échantillonner les valeurs ternai- res et à convertir les valeurs échantillonnées en signaux d'échantillon numériques à plusieurs bits respectifs Sn, nor- malisés sous la forme (+ 1,0, 0,0, -1,0), avec des signaux d'échantillon numériques alternés séparés en trains de données respectifs; des premiers et seconds moyens de détection ( 16, 18), chacun d'eux réagissant à des signaux d'échantillon numériques Sn de l'un respectif des trains de données, chacun des premiers et seconds moyens de détection ( 16, 18) compre- nant des moyens d'enregistrement de signal ( 26, 28) destinés à enregistrer l'un des signaux-d'échantillon Sn, en tant que signal d'échantillon enregistré respectif S, et des moyens de comparaison ( 34) destinés à comparer un signal d'échan- tillon courant Sn avec un signal d'échantillon enregistré Sp et à déterminer un bit comme étant un bit binaire d'une pre- mière valeur lorsque Sn diffère de Sp de plus de 1, et d'une seconde valeur lorsque Sn diffère de Sp de moins de 1. 4 Détecteur numérique selon la revendication 3, caractérisé en ce que les moyens de comparaison ( 34) compren- nent des moyens destinés à enregistrer le signal d'échantil- lon courant Sn dans les moyens d'enregistrement de signal ( 26, 28) lorsque Sn diffère de Sp de plus de 1 ou lorsque Sn est supérieur à S et de la même polarité. Détecteur numérique selon la revendication 4, caractérisé en ce qu'il comprend en outre des moyens de mémoire ( 38), des moyens ( 22, 40, 42) destinés à introduire les bits déterminés dans les moyens de mémoire, et des moyens destinés à lire ces bits dans les moyens de mémoire, dans la séquence des valeurs ternaires correspondantes. 6 Détecteur numérique pour la transmission de signaux à réponse partielle en Classe IV, dans laquelle des données binaires pré-codées sont enregistrées, reproduites et égalisées, puis-filtrées en utilisant un filtre à réponse partielle en Classe IV, pour placer les données sous la forme de valeurs ternaires analogiques-successives, caractérisé en ce qu'il comprend: des moyens de conversion analogique- numérique ( 24) destinés à échantillonner les valeurs ternaires et à convertir les valeurs échantillonnées en signaux d'échan- tillon numériques à plusieurs bits respectifs Sn, normalisés sous la forme (+ 1,0, 0,0, -1,0), avec des signaux d'échan- tillon numériques alternés séparés en trains de données res- pectifs; et des premiers et seconds moyens de détection ( 16, 18), chacun d'eux réagissant à des signaux d'échantillon numériques Sn de l'un respectif des trains de données, chacun des premiers et seconds moyen 5 de détection comprenant des moyens ( 34) destinés à déterminer l'état ternaire de chaque valeur ternaire à partir d'une erreur au carré totale minima- le, et à déterminer qu'un bit est un bit binaire d'une valeur lorsque l'erreur au carré totale minimale indique un change- ment d'état, et de l'autre valeur lorsque l'erreur au carré totale minimale n'indique pas de changement d'état.