FR 2545299 A1 19841102 FR 8307019 A 19830428 La presente invention se rapporte à un element tampon de puissance realise avec des transistors MOS et ayant un faible temps de reponse et une faible consommation. Les éléments tampon de puissance ("buffer") sont des dispo sitifs adaptateurs d'impédance permettant d'effectuer le transfert, d'un liement binaire, d'un dispositif à forte impédance de sortie vers un dispositif à faible impédance d'entrée. Ils sont connectés à la sortie de certains dispositifs logiques quand ces dispositifs logiques ne sont pas capables de fournir un courant suffisant a l'etage qui les suit, que ce soit de façon continue, ou de façon dynamique pour charger rapidement des capacités parasites d'entrée. Ces elements tampon sont particulièrement utiles dans les dispositifs intégrés, soit places a la sortie d'un dispositif logique pour attaquer un grand nombre d'autres dispositif s, internés sur la même pastille, connectes en parallèle et dont la capacite parasite totale peut être relativement importante, soit places a la sortie d'une pastille pour attaquer des dispositifs en technologique TTL qui ont une consommation importante, ou pour attaquer un BUS ou plus generalement des dispositifs dont l'eloignement nécessite un cablage, ee qui introduit des capacités parasites élevées. Ainsi, la présente invention a pour objet de fournir un élément tampon de puissance à transistors MOS comportant en sortie un premier transistor, du type d appauvrissement, et un deuxième transistor, du type a enrichissement, dont les canaux sont connectes en serie entre l'alimentation et la masse, le premier de ces transistors, connecte à l'alimentation, ayant sa grille commandee par le complement E de l'élément binaire d'entree E et le second de ces transistors, connecté à la masse, ayant sa grille commandée par cette variable binaire d'entrée E. Le point commun entre ces deux transistors constitue la sortie S de cet élément tampon de puissance.Le complement E de l'élément binaire d'entrée est obtenu, à partir de ltelément binaire d'entrée E, par un dispositif inverseur à deux transistors. Les éléments tampon de puissance connus utilisent comme dispositif inverseur de simples inverseurs à deux transistors MOS connectés entre l'alimentation et la masse. Ces inverseurs consomment de lténergie, d'une part, et d'autre part, ils introduisent un retard dû à leurs capacités parasites. Le complément E de l'element binaire d'entree sera donc retardé par rapport a cet élément binaire et le second transistor de 1'étage de sortie sera commande avant le premier transistor. Il résulte de ceci que l'information de sortie ne sera stable qu'après un certain retard. De plus, au cours de la transition 0 - 1, il existe un court intervalle de temps, sensiblement égal au retard introduit par cet inverseur, où les deux transistors de sortie sont conducteurs et où le courant absorbé est important. Il est donc nécessaire de réduire au maximum le temps de réponse du dispositif effectuant cette inversion. Selon la présente invention, dans l'élément tampon de puissance a transistors MOS, le troisième et le quatrieme transistors, du type a appauvrissement, ont leurs canaux connectes en se-rie, le troisième transistor ayant sa borne libre reliée à l'alimentation et le quatrième transistor ayant sa borne libre reliée à la borne de sortie de cet élément tampon. D'autre part, la grille du premier transistor est connectez au point commun entre ce troisième et ce quatrième transistors, la grille du troisième transistor est connectée à la borne de sortie et la grille du quatrieme transistor est connectée a l'entrée de cet element tampon pour recevoir l'element binaire E. L'inventisn sera mieux comprise et d'autres caractéristiques apparaîtront a l'aide de la description ci-après et des dessins joints où - la figure 1 represente un element tampon connu ; et - la figure 2 represente l'élément tampon selon la présente invention. Sur la figure 1, est represente un element tampon connu. Il est constitue d'un étage de sortie à deux transistors Ti et T2 et d'un inverseur classique comportant deux transistors T3 et T4 ayant leurs canaux connectes en serie entre l'alimentation et la masse. te quatrieme transistor T4 dont la grille est commande par l'élément binaire d'entree E a sa borne libre reliee à la masse et est du type a earichissement. Il ne conduit donc pas pour E = O. Le troisième transistor T3, dont la grille est reliee à sa source, a sa borne libre reliee a l'alimentation et est du type à appauvrissement. Il constitue, de façon connue, une résistance de limitation du courant.La sortie de cet inverseur est constituée par le point commun M entre ces deux transistors T3 et T4. L'étage de sortie comporte aussi deux transistors T1 et T2 ayant leurs canaux connectes en série entre l'alimentation et la masse. Le premier transistor Ti, dont la grille est commandez par l'element binaire E, a sa borne libre reliee à l'alimentation et est du type a appauvrissement. Le second transistor T2, dont la grille est commandee par l'élément binaire E, fourni à l'entree, a sa borne libre reliée à la masse et est du type a enrichissement. Il ne -conduit donc pas pour E = O. La sortie S de cet etage, et de l'element tampon, est constituee par le point commun entre ces deux transistors T1 et T2. Si à l'entrée on a E = 0, le transistor T2 est bloqué et le transistor Tl relie la sortie S a l'alimentation. Si a l'entrée on a s = 1, le transistor T1, a appauvrissement, est faiblement conducteur et le transistor T2 relie la sortie S a la masse. Les transistors Tl et T2 sont généralement surdimensionnés pour constituer, quand ils sont passants, des résistances faibles. Leurs dimensions sont calculées suivant les caractéristiques dynamiques et statiques du circuit qu'il est nécessaire d'alimenter.Par contre, les transistors T3 et T4 sont généralement de dimensions mini- males de façon limiter la consommation et pour obtenir des temps de réponse les plus faibles possible. Sur la figure 2, est représenté l'élément tampon selon la présente invention. Il est constitué d'un etage de sortie, a deux transistors Ti et T2, identique a l'étage de sortie de l'élément tampon connu représenté sur la figure 1. Il comporte aussi un dispositif inverseur deux transistors T3 et T4 pour commander la grille du premier transistor T1 de l'étage de sortie. Cependant, ce--dispositif inverseur selon la présente invention a un temps de re-ponse plus faible que l'inverseur connu. Ce troisième et ce quatrième transistors T3 et T4 out ici leurs canaux connectes en série entre l'alimentation et la sortie S de l'étage de sortie au lieu d'être connectes entre l'alimentation et la masse. C'est comme précédemment, à partir du point commun M entre ces deux transistors, qu'est effectuée la commande de la grille du premier transistor Ti. De meme, la grille du quatrième transistor T4 est encore commandée par l'élément binaire d'entrée E. Cependant, ce quatrième transistor T4 est ici du type à appauvrissement, alors qu'il etait précédemment du type à enrichissement. Le troisième transistor reste un transistor du type à appauvrissement, mais sa grille est ici reliée a la sortie S de l'étage de sortie au lieu d'être reliée à sa source. Au cours du passage de l'élément binaire d'entrée E d'un niveau logique o à un ni veau logique 1, le transistor T2, qui était bloqué, devient passant. Inversement, le transistor T1 était passant et va devenir faiblement conducteur. Cependant, il restera passant pendant le temps de réponse du dispositif inverseur. Il s'ensuit une consommation de courant importante pendant ce changement d'état. te temps de réponse du dispositif inverseur T3, T4 devra donc être minimisé. Ce temps de réponse est fonction des capacités parasites de cet inverseur et pour cela, on choisit des transistors T3 et T4 de dimensions minimales. C'est le cas de l'inverseur connu comme du dispositif inverseur selon la présente invention.Cependant, ces capacités parasites étant réduites au strict minimum, le dispositif inverseur selon la présente invention diminue encore le temps de réponse d'un passage Q - 1 en diminuant la charge de ces capacités. En effet, pour une entrée E au niveau logique 0, le transistor T2, du type d enrichissement, est bloque. Le transistor T4, du type à appauvrissement est aussi bloque. Suivant la valeur de son seuil, il pourrait aussi conduire, mais de toute façon aucun courant ne circule dans ee transistor T4 car aucun chemin n existe vers la masse, le transistor T2 étant le seul chemin possible.Le transistor T3, du type à appauvrissement, est conducteur, sa grille étant sensiblement au potentiel de sa source, et par suite la grille du transistor T1 est au potentiel de l'alimentation. Le transistor TI est donc conducteur. Quand le potentiel du point E s'élève, le transistor T2 est rapidement rendu conducteur. te potentiel du point- S s'abaisse et le courant a travers le transistor T4 s'accroît très rapidement. Sa résistance décroît très vite car on agit a la fois sur sa grille et sur sa source. Simultanément, le transistor T3 est rendu moins conducteur puisque le potentiel de sa grille, reliee a la sortie S, s'abaisse.Ainsi, le potentiel du point M, commandant la grille du transistor Ti, s'abaisse rapidement et ce transistor devient faiblement conducteur. Quantitativement, on agit donc sur la charge stockée dans le dispositif inverseur, en diminuant et pratiquement en annulant la tension sous laquelle sont chargées ces capacites parasites, ceci pour le cas où l'on a E = 0 à l'entrée. D'autre part, apres changement d'etat (E = 1), cette charge est réactivée au niveau du transistor T4 et surtout le transistor T3 voit rapidement sa resistamce s'accroître de façon très importante par rapport au cas de l'inverseur classique et il isole ainsi plus rapidement la grille du transistor TI, de l'alimentation. Bien entendu, l'exemple de realisation décrit n'est nullement limitatif de la présente invention. REVENDICATION Element tampon de puissance à transistors MOS comportant en sortie un premier transistor (T1), du type a appauvrissement, et un deuxième transistor (T2), du type à enrichissement, dont les canaux sont connectés en série entre l'alimentation et la masse, le premier de ces transistors (T1), connecté a l'alimentation, ayant sa grille commandée par le complément E de l' second de ces transistors (T2), connecte- à la masse, ayant sa grille commandée par cette variable binaire d'entrée E et le point commun entre ces deux transistors constituant la sortie (S) de cet élément binaire d'entrée E, le tampon de puissance, le complément E de l'élément binaire d'entrée étant obtenu, à partir de l'élément binaire d'entrée E, par un dispositif inverseur à deux transistors (T3, T4), caractérisé en ce que le troisième transistor (T3) et le quatrième transistor (T4), du type a appauvrissement, ont leurs canaux connectes en série, le troisième transistor (T3) ayant sa borne libre reliée à l'alimentation et le quatrième transistor (T4) ayant sa borne libre reliée à la borne de sortie de cet élément tampon, en ce que la grille du premier transistor (T1) est connectée au point commun entre ce troisieme et ce quatrième transistors, en ce que la grille du troisième transistor (T3) est connectée 8 la borne de sortie, et en ce que la grille du quatrième transistor (T4) est connectée à l'entrée de cet e-le-ment tampon pour recevoir l'élément binaire E.