FR 2549317 A1 19850118 FR 8311612 A 19830712 CIRCUIT DE REMISE SOUS TENSION POUR CIRCUIT LOGIQUE La présente invention concerne les circuits intégrés logiques réalisés en technologie MOS (Metal, Oxyde, Semiconducteur) et notamment les circuits logiques à transistors MOS complémentaires. Dans certains types de circuits intégrés, tout particulièrement ceux qui contiennent des bascules, il est important que certains points du circuit prennent un état logique bien défini lorsqu'on remet le circuit sous tension après une interruption de l'alimentation. I1 faut éviter en effet que des états logiques incertains ou erronés n'apparaissent durant la montée de la tension d'alimentation et ne se répercutent ensuite durant le fonctionnement du circuit. Or l'étant des noeuds d'un circuit logique ne peut véritablement prendre une valeur certaine que si la tension d'alimentation du circuit dépasse une valeur minimale. Pour une tension inférieure, les noeuds ont des potentiels variables, mal définis, et dépendant plus des couplages capacitifs (parasites ou non) du circuit que de données purement logiques. Ces potentiels variables peuvent notamment différer d'un circuit à l'autre dans une fabrication en série. Habituellement, on prévoit donc un circuit de temporisation, déclenché dès la remise sous tension, ce circuit ne transmettant la tension d'alimentation au circuit logique qu'au bout d'un certain temps, lorsqu'on estime que cette tension a eu le temps de prendre sa valeur définitive. On élimine ainsi les incertitudes sur ce qui se passe pendant la montée en tension. Mais cela nécessite une capacité importante pour réaliser une constante de temps suffisante. On prévoit parfois aussi un bouton de réinitialisation (remise à zéro manuelle), que lton doit actionner après chaque remise sous tension pour fixer l'état des circuits une fois que l'alimentation est stabilisée à sa valeur nominale ; on fait disparaître de la sorte les états erronnés qui ont pu s'installer durant la montée en tension. Mais cela nécessite une sortie spéciale de circuit, reliée à ce bouton de réinitialisation (sortie supplémentaire sur une puce de circuit intégré, ou sur une carte imprimée). Cette sortie est coûteuse en ce sens que le nombre de sorties étant forcément limité, utiliser une sortie pour la réinitialisation prive le circuit d'une autre possibilité de fonction pour laquelle on aurait besoin de cette sortie. La présente invention propose de réaliser un moyen de remise sous tension particulièrement simple, efficace, et ne présentant pas les inconvénients indiqués ci-dessus. Pour cela, on propose un circuit de remise sous tension: - qui est réalisé sur le même substrat semiconducteur que le circuit logique dont on veut assurer le bon démarrage - qui est réalisé essentiellement à partir de transistors MOS ayant les mêmes tensions de seuil que les transitors du circuit logique - qui reçoit la même tension d'alimentation que le circuit logique et qui possède une sortie destinée à interdire ou autoriser l'alimentation du circuit logique - dont la sortie prend une valeur de tension nulle tant que la tension d'alimentation reste au-dessous d'une première valeur minimale sensiblement égale à la somme des tensions de seuil positives de trois transistors du circuit de remise sous tension, puis prend la valeur de la tension d'alimentation lorsque celle-ci dépasse cette première valeur minimale, et enfin, tend a s'annuler lorsque la tension d'alimentation redescend au-dessous d'une deuxième valeur minimale égale à la somme des tensions de seuil positives de deux transistors du circuit de remise sous tension. Les tensions de seuil sont obtenues par des transistors du circuit de remise sous tension et l'invention part de l'idée qu'un circuit logique pourra le plus souvent fonctionner dès lors que sa tension d'alimentation dépassera la somme des tensions de seuil de deux transistors en série (notamment pour des étages tels que des inverseurs qui comportent deux transistors en série entre une borne d'alimentation et la masse). Si on utilise, pour définir ce minimum, la valeur des tensions de seuil de transistors formes sur le même substrat que le circuit logique, on peut fixer la valeur de ce minimum en éliminant le risque de dispersion importante qui existe sur les valeurs de tensions de seuil de transistors dans une fabrication en série. Le circuit de remise sous tension est alors, quoiqu'il arrive, exactement adapté au circuit logique dont il doit assurer le démarrage. Le choix d'une valeur minimale de trois tensions de seuil pour la montée en tension et de deux tensions de seuil pour la redescente est fait pour éliminer des interruptions de fonctionnement dues à des fluctuations possibles de la tension d'alimentation au cours de sa montée ou sa descente. De préférence, on prévoit que la première valeur minimale de tension d'alimentation est la somme des tensions de seuil de deux transistors complémentaires et d'un troisième transistor ; la deuxième valeur minimale peut etre réalisée par deux transistors de meme type. Un circuit particulièrement simple et efficace permettant la mise en oeuvre de cette invention comprend - une borne A recevant la tension d'alimentation Vcc, une borne de masse M, une borne de sortie S - un premier et un second transistors, complémentaires, chacun monté en résistance, en série entre la borne d'alimentation A et un noeud de circuit B, ces deux transistors ayant des tensions de seuil positives et ne conduisant donc un courant que si la tension aux bornes de l'ensemble en série dépasse la somme de leurs tensions de seuil - un troisième transistor à tension de seuil positive en parallèle sur cet ensemble en série, sa grille étant commandée par la sortie du circuit - un quatrième transistor, à tension de seuil négative, monté avec sa source et sa grille réunies à la masse, et son drain au noeud B pour être conducteur seulement lorsqu'une tension supérieure au seuil négatif apparaît entre sa source et son drain; - un cinquième transistor, à tension de seuil négative, ayant sa source reliée au noeud B, son drain à la sortie et sa grille à la masse - un sixième et un septième transistors, complémentares, montés en série entre la borne d'alimentation et la masse ; le sixième transistor, relié à la borne d'alimentation, a sa grille reliée à la sortie du circuit ; le septième transistor, relié à la masse, a sa grille reliée au noeud B et a une tension de seuil positive - enfin, un inverseur est prévu entre le point de jonction des sixième et septième transistors et la sortie S du circuit. L'essentiel du circuit est ainsi défini ; on peut y rajouter quelques capacités de très faible valeur, de découplage ou de démarrage dynamique, par exemple une capacité reliée entre la borne d'alimentation et l'entrée de l'inverseur pour faire basculer celui-ci dès le départ préférentiellement dans un état où sa sortie est à zéro. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence au dessin annexé dans lequel - la figure I représente un mode de réalisation préférentiel du circuit selon l'invention ; - la figure 2 représente des diagrammes de variation de tension en divers points du circuit. Sans reprendre le détail des liaisons entre transistors, indiqué ci-dessus, on peut simplement dire que les différents transistors sont désignés sur la figure 1, dans tordre, par Tl à T7 (premier au septième), que le premier et le sixième sont des transistors à canal p ( tension de seuil positive Vtp de préférence égale à environ 1 volt), le second, le troisième et le septième sont des transistors à canal n (tension de seuil positive Vtn de préférence égale à environ 1 volt), le quatrième et le cinquième sont des transistors à canal n dits "déplétés", c'est à dire à tension de seuil négative (de préférence environ -0,8 volt). Les grilles des transistors T1 et T2 sont réunies ; une capacité de découplage C2 est prévue aux bornes du transistor T4 et une autre C3 entre la borne de sortie S et la masse M. Une capacité C1 est prévue entre la borne d'alimentation et l'entrée (désignée par R) de l'inverseur. Cet inverseur est constitué par une paire de transistors complémentaires T8 (canal p) et T9 (canal n), en série entre la borne d'alimentation A et la masse M ; les grilles réunies de ces transistors constituent l'entrez R de l'inverseur ; les drains réunis constituent la sortie. Tous les transistors ont leur source reliée au substrat ou au caisson dans lequel ils sont formés, afin d'éviter les effets parasites dus à l'apparition d'une tension sur le substrat. Ainsi, les transistors T2, T3, T5 peuvent être formes dans un caisson commun (ils ont tous leur source reliée au noeud B) ; les transistors T4, T7 et T9 sont dans un autre caisson (source reliée à la masse) ; les transistors à canal p (T1, T6, T8) sont formés directement dans le substrat. Le fonctionnement du circuit va être décrit en référence également à la figure 2 qui représente a) les variations temporelles de la tension d'alimentation Vcc, dont on suppose qu'elle croit d'abord linéairement de zéro jusqu a une valeur nominale Vn, qu'elle reste ensuite stable à cette valeur, et qu'elle redécrort lineairement jusqu' zéro b) la variation de tension qui en résulte au noeud B c) la variation de tension à l'entrée R de l'inverseur (qui peut d'ailleurs constituer une deuxième sortie du circuit, complémentaire de la sortie normale S) d) la variation de tension à la sortie S du circuit. La tension de seuil des transistors à canal p (T1, T6, T8) est désignée par Vtp (environ 1 volt) ; celle des transistors à canal n normaux (T2, T3, T7, T9) par Vtn (environ 1 volt) ; et celle des transistors à canal n déplétés (T4, T5) par Vtnd (environ -0,8 volt). 10/ au départ Vcc est comprise entre 0 et Vtp ; le noeud B reste à 0 volt grâce au transistor déplété T4 qui est conduc teur ; il en est de même de la sortie S grâce au transistor déplété T5 qui est également conducteur ; le noeud R suit Vcc de manière dynamique grâce à la capacité C1 mais n'est pas fixée statiquement car les transistors T6 et T7 sont tous les deux bloqués (tension insuffisante aux bornes de l'ensemble en série T6, T7). 20/ Vcc atteint la valeur Vtp à l'instant tl et reste comprise entre Vtp et Vtp + Vtn jusqu' l'instant t2 ; le noeud B reste à 0 grâce au transistor dépléte T4 ; le noeud R suit maintenant Vcc de manière statique grâce à la mise en conduction du transistor T6 (source à Vcc et grille indirectement reliée à la masse, avec Vcc supérieure à la tension de seuil Vtp de T6) ; la sortie S reste à zéro par les transistors déplétés T5 et T4. 3 / Vcc atteint Vtn + Vtp et reste comprise entre Vtn + Vtp et 2Vtn + Vtp jusqu'à l'instant t3 ; le potentiel du noeud B se met à suivre Vcc-Vtn-Vtp car le couple de transistors en série T1, T2 se met à conduire dès que Vcc dépasse la somme des seuils Vtn + Vtp ; le transistor déplété T4 ne maintient plus le noeud B à la masse, à condition que la conduction de l'ensemble T1, T2 soit suffisamment supérieure à celle du transistor T4 ; le potentiel du noeud B monte donc ; le noeud R suit toujours Vcc grâce au transistor T6 maintenu conducteur ; le transistor T9 est donc également conducteur, de sorte que la sortie S reste à zéro et contribue à maintenir T6 conducteur. Cependant, le transistor déplété T5 tend à se bloquer à mesure que le potentiel de sa source (B) monte, sa grille étant à la masse et son drain à O volt. 4 / Vcc atteint et dépasse la valeur 2Vtn + Vtp (dite première valeur minimale) et se stabilise à sa valseur nominale ; le noeud B, qui suit toujours Vcc-Vtn-Vtp, dépasse Vtn, ce qui fait conduire le transistor T7, pour lequel on prévoit des dimensions telles qu'il soit plus conducteur que T6 ; le noeud R descend à zéro, la sortie S s'inverse et passe à Vcc ; le transistor T3 se met à conduire et le noeud B se met à suivre Vcc-Vtn; le transistor T6 se bloque et T7 devient encore plus conducteur T5 reste bloqué. La sortie S est donc restée à 0 jusqu'à ce que Vcc dépasse 2Vtn + Vtp, après quoi elle est passée brusquement à Vcc ; on se sert donc de cette sortie pour autoriser ou interdire l'alimentation des circuits logiques dont on veut assurer le démarrage. Lorsque la tension d'alimentation chute (coupure de l'alimentation), le circuit fonctionne de la manière suivante dès que Vcc passe au dessous de 2Vtn (instant t4), le potentiel du noeud B (qui suit Vcc - Vtn) passe au dessous de Vtni ce qui bloque le transistor T7 ; le potentiel du noeud R n'est plus fixé statiquement et il en est de même de celui de S qui décroît jusqu'à l'extinction de l'alimentation. Dans le cas ou Vcc varierait très rapidement lors de la montée en tension, il y a un risque que les capacités parasites (de croisement de conducteurs, ou de diffusion) forcent des nlveaux contraires à ceux que l'on recherche sur les divers noeuds. On s'affranchit de ce phénomène par les capacités C2 et C3, de faible valeur (de l'ordre du picofarad) mais néanmoins supérieures (de l'ordre de 10 fois) aux capacités parasites. En dehors des instants de commutation (t3), la consomr mation de ce circuit reste tres faible ; l'immunité au bruit est faible grâce à I'hystérésis prévue entre les deux valeurs minimales de Vcc entre lesquelles la sortie S est maintenue à Vcc. Le fonctionnement du circuit est indépendant du temps de montée de Vcc vers sa valeur nominale. REVENDICATIONS 1. Circuit de remise sous tension, pour assurer le démarrage d'un circuit logique intégré réalisé en technologie MOS sur un substrat semiconducteur, caractérisé en ce que - il est réalisé sur le même substrat que le circuit logique dont on veut assurer le' démarrage - il est réalisé essentiellement à partir de transistors MOS ayant les mêmes tensions de seuil (Vtn, Vtp) que les transistors du circuit logique - il reçoit la meme tension d'alimentation (Vcc) que le circuit logique et il possède une sortie (S) destinée à autoriser ou interdire l'alimentation du circuit logique ;; - cette sortie prend une valeur de tension nulle tant que la tension d'alimentation reste au-desous d'une premier valeur minimale sensiblement égale à la somme des tensions de seuil positives de trois transistors (T1, T2, T7) du circuit de remise sous tension, puis prend la valeur de la tension dtalimentation lorsque celle-ci dépasse la premiere valeur minimale, et enfin tend à s'annuler lorsque la tension d'alimentation redescend au-dessous d'une deuxième valeur minimale égale à la somme des tensions de seuil positives de deux transistors (T3 et T7) du circuit de remise sous tension. -2. Circuit selon la revendication 1, caractérisé en ce que la premier valeur minimale est la somme des tensions de seuil de deux transistors complémentaires (T1, T2) et de celle d'un troisième transistor (T7), et en ce que la deuxième valeur minimale est la somme des tensions de seuil de deux transistors de même type (T3, T7). 3. Circuit selon la revendication 2, caractérisé en ce qu'il comprend - une borne A recevant la tension d'alimentation Vcc, une borne de masse M, une borne de sortie S - un premier et un second transistors (T1, T2), complémentaires, chacun monté en résistance, en série entre la borne d'alimentation A et un noeud de circuit B, ces deux transistors ayant des tensions de seuil positives et ne conduisant donc un courant que si la tension aux bornes de l'ensemble en série dépasse la somme de leurs tensions de seuil - un troisième transistor (T3) à tension de seuil positive en parallèle sur cet ensemble en série, sa grille étant commandée par la sortie du circuit - un quatrième transistor (T4), à tension de seuil négative, monté avec sa source et sa grille réunies à la masse, et son drain au noeud B pour etre conducteur seulement lorsqu'une tension superieure au seuil négatif apparaît entre sa source et son drain - un cinquième transistor (T5), à tension de seuil négative, ayant sa source reliée au noeud B, son drain à la sortie et sa grille à la masse - un sixième et un septième transistors (T6, T7), complementaires, montés en série entre la borne d'alimentation et la masse ; le sixième transistor, relié à la borne d'alimentation, a sa grille reliée à la sortie du circuit ; le septième transistor, relié à la masse, a sa grille reliée au noeud B et a une tension de seuil positive - enfin, un inverseur (T8, T9) est prévu entre le point de jonction (R) des sixieme et septième transistors et la sortie S du circuit. 4. Circuit selon la revendication 3, caractérisé en ce qu'il comporte en outre une capacité (C2) entre le noeud B et la borne M, une autre (C1) entre le point de jonction (R) des sixième et septième transistors et la borne A, et une troisième (C3) entre la sortie S et la borne de masse M.