FR 2549673 A1 19850125 FR 8311898 A 19830719 La présente invention se rapporte à un commutateur élémentaire pour autocommutateur utilisant une technique de multiplexage asyn chrono. Dans un même roseau de télécommunications multissvice, des services de caractérIstiques très diverses comme le téléphone, la trans- mission dtimages animées empruntent les mêmes artères et les mêmes centraux. Les com munications ont des débits très différents, de quelques kilobits par seconde pour les données à quelques Mbits ou dizaines de Mbits pour la vidéo en passant par les soixante-quatre kbits/s ou trend deux kbits/s du téléphone. De manière à effectuer la commutation de ces informations au moyen d'un matériel unique, celles-ci doivent être véhiculées, au moins à l'intérieur de l'autocommutateur, sous forme de paquets comportant par exemple un en-tête repérant d'une manière ou dune autre le numéro de la com munication suivi de quelques octets dtinformaton. Dans le cas d'une com municatlon à débit constant (parie à soixante-quatre kbits par exemple) ces paquets se succèdent à un rythme récurrent dans les cpaanes constituant l'autocommutateur: ce rythme est d'autant plus élevé que le communication présente un fort débit. On connaît des circuits d'aiguillage de paquets, mais ces circuits sont de faible capacité et ne conviennent pas à la réalisation d'un autocom mutateur de grande capacité. La présente invention a pour objet des circuits com mutateurs élémentaires permettant de constituer un autocommutateur pour infor- mations transmises sous forme de paquets, la taille de cet a commutateur pouvant varier de façon très progressive, en utilisant à chaque fois le minimum possible de circuits com mutateurs élémentaires. Les circuits commutateurs élémentaires conformes à l'invention comportent des circuits de mémoire associés à des circuits d'entrée et/ou à des circuits de sotie, et des circuits de brassage, ces circuits de brasage comportant au mains un bus interne. La présente invention sera mieux commise à la lecture de la description détaillée de plusieurs modes de réalisation pris comme exemples non limitatifs et illustrés par le dessin annexé, sur lequel: - la figure 1 est une représentation schématique simplifiée d'un reseau de connexion d'autocom mutateur;; -la figure 2 est une représentation schématique dune partie dru réseau de la figure 1, au niveau d'un com mutateur élémentaire - les figures 3 à 6 sont des blocs-diagrammes mes slmplinés de quatre modes de réalisation différentes possibles d'architectures d'un com mutateur élé- m entaire confort e à l'invention - les figures 7 à 9 sont des blocs diagram mes détails des com mutateurs élémentaires des figure s figures 4 à 6 respectivement, et - la figure 10 est une vue en perspective simplifiée d'un exemple d'implantation dans un alvéole d'un commutateur conforme à l'invention. On sait que dans un autocommutateur l'ensemble des équipements chargés de véhiculer et d'aiguiller une communication prend le nom de réseau de connexion. Une partie 1 d'un tel réseau a été schématiquement représentée sur la figure 1. Son entrée est référencée 2, et sa sco:ie 3. Ce réseau 1 est formé par l'assemblage de commutateurs élémen- tares 4 ou noeuds reliés entre eux les uns aux autres par des câbles ou mailles 5. Comme représenté sur la figure 2, le circuit électrique 6 par lequel une com munication entre dans un noeud 4 est appelé porte d'entrée, le circuit électrique 7 par lequel elle sort de ce noeud est la porte de sortie. Le degré du noeud est le nombre de ses portes d'entrée (qui est égal au nombre de ses portes de sortie car le signal est en général bidirectionnel). Les mames 5 transportent rmvormation d'un noeud 4 à un autre tandis que les commutateurs aiguillent l'information d'une porte d'entrée 6 vers une pcrte de sortie 7. Dans le cas dun système utilisant le multiplexage par paquets, les formations véhiculées sur les mailles prennent la forme de paquets (définis ciXessus) séparés par des éléments binaires de bourrage. La technique du commutateur élémentaire consiste d'une part à fournir au paquet incident un chemin électrique entre une porte d'entrée et la porte de sortie sélectionnée, et d'autre part à résoudre le conflit qui peut nitre de l'arrivée simultanée de deux paquets par deux portes d'entrée différentes à destination de la même porte de sortie. A cet effet, le commutateur élémentaire dispose d'une mémoire permettant de stocker provisoire ment un paquet pendant qu'un autre est émis par la porte de sortie. Cette mémoire est utilisée comme une file d'attente des paquets en instance d'émission. Plus généralement, un commutateur comprend, comme représenté sur les figures 3 à 6 qui sont des blocs-diagrammes de quatre modes de réalisation différents d'un commutateur conforme à l'invention (respecti vementréférencés 4A à 4D): - des circuits d'entrée 8A à 8D, respectivement chargés de cadrer le paquet parmi les éléments binaires transportés par la maille, de l'extraire et de le convertir sous forme parasse (si la transmission a lieu en série surla maille) ensuite d'octets par exemple; - des circuits de sortie 9A à 9D respectivement, effectuant l'émission sur les mailles de sortie; - une ou Lusieurs mémoires 10A à 10D respectivement, de stockage, associées à leur logique de gestion;; - un dispositif de Wage 11A à 11D respectivement, permettant d'ache- miner les paquets des circuits d'entrée vers les mémoires et/ou des mémoires vers les circuits de sortie. Ce dispositif peut être réalisé sous la forme de miltiplexeurs ou de b Plusieurs architectures internes du commutateur élémentaire sont possibLes selon que les mémoires sont associées: A) - à un couple circuit d'entrée, circuit de sortie (figure 3); B) - à un circuit de sortie (figure 4) C)-à un circuit d'entrée (figure 5) D) - ou mises en commun pour lsensemble du commutateur (flgure 6). Compte tenu qu'un paquet qui traverse le noeud doit être mis en file d'attente puis extrait de cette file d'attente, le débit maximum commu- table par le noeud est le nombre de paquets qui traversent les mémoires chaque seconde. Soient T le temps d'accès des mémôires supposées formatées en octets, p le degré du noeud et D le débit de chaque maille. Toutes les 8 b sec ondes se présentent p octets dans les circuits d'entrée et p octets doivent être émis parles circuits de sortie, ce qui nécessite: - 2 Ts dans l'architecture A car les p octets traversent des mémoires distinctes ; - (p+1) TS dans l'architecture B carles p octets peuvent être écrits dans la même mémoire; - (1+p) TS dans l'architecture C car les p octets émis par les p portes peuvent provenir de la même mémoire; - 2 pTS dans l'architecture D. Les débits maximaux DA à DD des mailles sont donc respen- tivement: 8 = 8 DI 8 DA = 2# B = C = p+1# DD = 2pT Mais tout le débit des mailles n'est pas utilisable pour transporter les paquets. n est nécessaire,pour éviter l'engorgement des files d'attente qu'une fraction du débit reste inutilisée. La théorie des files d'attente appliquée à ce problème exprime le taux d'utilisation maximal des mailles (inférieur à 1) qui autorise un fonctionnement acceptable du noeud (c'est à dire avec une probabilité de débordement négligeable) compte-tenu de la taille mémoire allouée pour le stockage des paquets. Ce taux d'utilisation maximal diminue avec la taille mémoire et ceci d'autant plus que la mémoire est plus partitionnée. L'intérêt de l'architecture A) qui permet la plus grande rapidité de modulation sur les mailles est obéré par le coût en mémoires qu'entre nerait un taux d'activité élevé et par son manque de modularité de réalisation en fonction du degré du noeud. Les réalisations de commutateurs élémentaires décrites ci-après en référence aux figures 7 à 9 reprennent les architectures B, C et D qui: - autorisent un taux d'activité et donc un rendement élevé du matériel installé (surtout l'architecture D) - permettent une organisation autour de bus, ce qui apporte une grande souplesse pour la constitution de réseaux de connexion à degré variable. Le com mutateur 4B de la figure 7 comprend: - p circuits d'entrée 8B; - p circuits de sartle 9B; - p mémoires de stockage lOB, chacune étant associée à un circuit de sortie. Chaque mémaire est gérée en file d'attente à l'aide d'un circuit de gestion 12B ; - un bus 13B mettant en communication les circuits d'entrée 8B avec les mémoires 10B; - une mémoire de traduction 14B reliée au bus et à un microprocesseur 15B; - une logique de gestion du bus 16B reliée à la mémoire 14B,recevant-les demandes de transfert provenant des circuits d'entrée par les liaisons 17B reliant chacune un circuit 8B à la logique 16B. Le fonctionnement en estle suivant: Un paquet est transmis en serie surla maille 18B en provenance du com mutateur amont. Un dispositif de synchronisation (non représenté) situé dans le circuit d'entrée 8B permet de repérés de façon connue en soi le début de paquet (et de dWnguer le paquet des éléments binaires de bourse transmis dans;Lintervalle entre les paquets). Ce paquet est mémQsé dans le circuit d'entrée 8B tandis qu'une demande de transfert sur le bus 73B est effectuée parl'intermédiaire du fil 19B. Un "feu rouge" est renvoyé en arrière, vers le com mutateur amont, au m oyen du fil 20B, tant que le paquet n'a pas été transféré, empêchant ainsi la transmission du paquet suivant. Le gestionnaire du bus accorde le bus successivement aux différents circuits d'entrée qui le demandent en envoyant un signal approprié sur les ffls 21B. Un fil 19B et un fil 21B constituent une liaison 17B. Un fil 20B relie à chaque fois un circuit d'entrée d'un commutateur à un circuit de sortie correspondant d'un commutateur amont. Lorsque le circuit d'entrée 8B reçoit l'autorisation de transfert, il place successivement les octets constituant le paquet sur le bus 13B en commençant par un ou plusieurs octets de direction indiquant soit un numéro de communication qui, traduit, donnera le numéro de la porte de sortie par lequel le paquet doit sortir, so3t directement le numéro de porte de sortie. Ce premier octet est aiguillé dans la mémoire de traduction 14B qui en retour sélectionne la porte de sortie par l'intermédiaire des fus 14B1 reliant cette mémoire à chaque mémoire 10B et à aon circuit de gesS 12B. Les octets d'information sont ensuite directement transférés du circuit dentrée vers la mémoire de stockage 10B sélectionnée. Cette mémoire de stockage peut être organisée de diverses façons: soit par exemple sousla forme d'une fIle d'attente gérée par le circuit 12B et dans ce cas un élément binaire est routé à l'information pour repérer le début des paquets; elle peut aussi être divisée en cellules, chacune delle contenant un paquet, l'enchaînement de ces cellules étant géré par le circuit 12B. Le circuit de sortie 9B émet lets paquets en série surla maille aval lorsque le signal "feu rouge" (sur le fil 20B provenant du com mutateur aval n'est pas positionné. Les paquets sont extraits de la mémoire de stockage 10B associée qui contient la suite des paquets en instance d'émission. Un microprocesseur 15B permet de gérer le commutateur élémentaire, d'effectuerle marquage dela mémoire de traduction ou d'effectuer des tests de bon fonctionnement de l'ensemble. Il reçoit et émet des messages qui transitent comme les autres paquets dans le réseau de connexion. Pour ce faire le microprocesseur 15B est relié au bus 13B du commutateur de la même manière qu'une porte d'entrée 8B ou de sortie 9B. La gestion du bus décrite ici est du type "par interruption": un circuit d'entree 8B n'utilise le bus 13B que s'il a effectivement un paquet à transférer. L'intérêt de cette méthode par rapport à une scrutation cyclique des circuits d'entrée est qu'elle nécessite un fonctionnement du bus (et donc des mémoires) à une cadence plus faiblie. La contrepartie en est la nécessité d'une signalisation "feu rouge" entre le circuit d'entrée et le circuit de sortie du commutateur amont. Ce signal peut bien entendu être multiplexé dans le canal de retour dans le cas d'une exploitation bidirectionnelle des mailles. Dans la modélisation du com mutateur selon cette derrière caracté- ristique, I'aspect statistique de l'exploitation du bus fait apparcre une file d'attente des paquets présents dans les circuits d'entrée et qui attendent le transfert. Cette file d'attente, en série avec la file d'attente des paquets en instance d'émission par une maIlle introduit une augmentation de capacité de la mémoire de stockage nécessaire, mais cette augmentation est faible au regard dela file d'attente des paquets en cours d'émission carle temps de service d'un paquet surle bus est beaucoup plus faible que le temps de transmission de ce paquet le long de la maflie. Le commutateur 4C de la figure 8 comprend q mémoires 10C associées aux q portes d'entrée 8C. Des circuits de couplage 22C reliés chacun à un circuit d'entrée permettent aux informations stockées dans les mémoires d'hêtre injectées sur le bus interne 13C. A chaque circuit de sortie 9C est associée une mémoire 23C. Un paquet arrivant dans le circuit d'entrée 8C est immédiatement écrit en mémoire 10C. Le circuit de couplage 22C lit le premier paquet (dans tordre d'arrivée) présent dans la mémoire 10C et demande un cycle de traduction au gestionnaire du bus 16C parrintermédiaire du fil 19C. Le gestionnaire accorde le bus pour une traduction au moyen du fil 21 C. Le circuit 16C est relié à chacun des circuits de couplage 22C par trois fils teis que les fils 19C, 21C, 25C. Le circuit 16C est également relié à chaque circuit de sortie par un des fils d'état 24C, ainsi qu'à chacune des mémoires 23C. Le circuit de couplage jilace alors les octets de direction du paquet sur le bus 13C.La mémoire de traduction 14C reliée à chaque mémoire 23C traduit alors ces octets sous la forme d'un numéro de porte de sortie, sélectionne la mémoire 23C de cette porte de sortieset y écrit le numéro de la porte d'entrée demandant un transfert. Le gestionnaire du bus 16C, qui connaît l'état d'activité des circuits de sortie 9C par le canal des fils d'état 24C, consulte la mémoire 23C associée à un circuit de sortie 9C dès que celui -ci signe sa disponibilité. Le gestionnaire du bus 16C accorde ensuite le bus 13C pour un transfert de paquet au moyen du f1 25C. Ce paquet est transféré dans le circuit de sortie 9C disponible qui l'émet. L'architecture du commutateur 4D représentée en deuil sur la fifre 9 minimise la taille mémoire de stockage puisque celle-ci est concentrée au maximum et permet de ce fait un taux d'activité (c'es > a'- dire un rendement) élevé du matériel. En contre-partie la logique de gestion est plus complexe. Outre les r circuits d'entrée 8D et les r circuits de sortie 9D, le commutateur comporte un bus d'entrée 26D relié aux circuits 8D et un bus de sortie 27D relié aux circuits 9D, ces deux bus pouvant éventuellement etre multiplexés, une mémoire unique lOD reliée aux bus 26D et 27D et divisée en cd iles, à laquelle est associée une pfle de cellules libres 28D. A chaque pcrte de sortie 9D est associée une plle de cellules occupées 29D. Le fonctionnement du commutateur 4D est le suivant: lorsqu'un paquet est disponible dans le circuit d'entrée 8D, le nfeu rouge" est renvoyé en amont par le fli 20D et une demande de bus d'entrée est déposée com me précédemment auprès du gestionnaire 16D du bus d'entrée relié à chacun des circuits d'entrée. Le bus 26D est accordé au circuit d'entrée 8D demandeur qui place les premiers octets sur ce b Ces octets sont traduits en une adresse de porte de sortie 9D parla mémoire de traduction 14D qui est reliée au bus 26D, au gestionnaire 16D, et à chacune des piles de cellules occupées 29D par des fils 21D.La mémoire 14D sectionne une des piles de cellules occupées 29D au moyen des flls 21D. Pendant ce temps une adresse de cellule libre est extraite de la pile 28D et affichée sur le bus 30D, elle sert d'adresse d'écriture pour le paquet dans la mémoire 10D. Elle est recopiée dans la pile de cellules occupées 29D sélectionnée. Au cours des temps d'horloge suivants, la mémoire 10D 10D reçoit dans la cbLe libre adressée l'ensemble du paquet. Au fur et à mesure des arrivées de paquets à destination d'une porte de sortie 9D déterminée, sa pile de cellules occupées 29D reçoit la suite des adresses de cellules contenant les paquets à destination de cette porte de sortie. Le transfert de sortie s'effectue selon un principe analogue: lorsque le circuit de sortie 9D a terminé l'émission d'un paquet et si le "feu rouge" en provenance du com mutateur aval (fll 20D est inactif, n vérifie que la pile 29D qui lui est associée n'est pas vlde et demande un tr'nsfert au gestionnaire du bus de sortie 31D, qui est relié à chacun des circuits de sortie 9D et à la pille de cellules libres 28D. Larsque ce transfert est accordé, une adresse de cellule est extraite de la pSe des celllés occupées 29D et est placée sur le bus 32D, ce qui a pour conséquences de l'introduire dans la pille des cellules libres 28D et de l'afficher comme adresse de lecture de la mémoire 10D. Le contenu de la cellule ainsi adressée est extrait de cette mémoire 10D et transféré dans le circuit de sortie 9D qui émet le paquet sous forme série. Un intérêt important des dispositifs décrits ci-dessus réside dans l'organisation autour d'un bus qui permet l'utilisation du commutateur avec les mêmes performances quel que soit le nombre des portes rattachées (dans la limite bien entendu des possibilités matérieiles prévues au départ et pourvu que le débit exprimé en nombre de paquets injecté par le système soit compatible avec le débit du commutateur). Ainsi le système peut-il fonctionner avec trois mailles équipées et un taux d'utilisation de Y = 0,8 sur ces mailles aussi bien qu'avec six mames équipées avec un taux de Y = 0,4. Cette souplesse sera mise à profit dans le cas d'extension du réseau de connexion. L'implantation matérielle du com mutateur élémentaire respecte cette souplesse. La figre 10 représente très schématiquement une implantation pie. Le commutateur élémentaire 4 est implanté dans un alvéole 33. Sur le fond du panier 34 de cet alvéole sont disposés les bus du système et les différents file de logique. Les organes centraux du com mutateur (à savoir, les gestionnaires des bus, la mémaire de traduction, la mémoire dans l'architecture C sont situés sur une ou plusieurs cartes 35 et ont accès aux bus du système par un connecteur de fond de panier.Les différents organes associés à une porte d'entrée et/ou une porte de sortie, c'est dire les circuits d'entrée, de sortie, éventuellement la mémoire de rarchitecture B) sont placés par gmupes de plusieurs potes sur des cartes 36 recevant en face avant les mailles 37 concernées, ou sont connectés directement sur le bus de fond de panier au moyen d'un connecteur actif 38 renfermant les circuits électroniques et raccordé d'un côté au bus de fond de panier et de l'autre côté au câble 39 constituantla maille. Divers ganes comme le microprocesseur de contrôle du commu- tateur élémentaire peuvent être implantés directement sur la carte d'organes généraux, ou former une carte 40 qui est connectable sirle bus de fond de panier au même titre que les mailles. Ces organes sont adressable directement à travers le réseau de connexion de lBauto- commutateur au même titre que n'importe quelle maille puisqu'ils res- pectent le protocole d'acces au bus. REVENDICATIONS 1. Commutateur élémentaire pour autocommutateur utilisant une technique de mtiplexage asynchrone, caractérisé par le fait qu'il com pcrte des circuits de mémoire (10A à 10D) associés à des circuits d'entrée (8A à 8D) etfou à des circuits de sortie (9A à 9D), et à des circuits de brassage(11B à 11D), ces circuits de branage comportant au mains un bus intene (13B, 13C, 26D, 27D). 2. Commutateur élémentaire selon la revendication 1, caractérisé par le fait qu'il comprend: p mémoires de stockage (10B) associées chacune à un circuit de sortie (9B); un bus (13B) mettant en communication les p circuits d'entrée (8B) avec les p mémoires; une mémoire de traduction (14B) riée au bus, aux p mémoires (10B) et à un micro processeur (15B) ; une logique de gestion du bus (16B) riliée à la mémoire de traduction et aux circuits d'entrée par des liaisons de demande de transfert (17B) chaque circuit d'entrée d'un commutateur étant relié à un circuit de sortie coreespondant dun com mutateur am ont par un fil due "feu rouge" (20B) empochant la- transmission d'un paquet depuis ledit circuit de sortie correspondant tant que le paquet précédent n'a pas été transféré depuis ledit circuit d'entrée 3.Commutateur élémentaire selon la revendication 2, caractérisé par le fait que chaque mémoire de stockage (10B) est gérée en file d'attente par un circuit de gestion (12B); 4. Commutateur élémentaire selon la revendication 2, caractérisé parle fait que chaque mémoire de stockage (10B) est divisée en co es, chacune d'elles contenant un paquet, l'enchaînement de ces cellules étant géré par un circuit de gestion (12B). 5. Commutateur élémentaire selon la revendication 1, caractérisé par le fait qu'il comprend: q mémoires (10C) associées à q circuits d'entrée (8C), chaque mémoire étant reliée au bus interne (13C) par un circuit de couplage (22C); un circuit de gestion du bus (16C); une mémoire de traduction (14C) reliée au bus interne; q circuits de sertie (9C) rSiés au bus interne; q mémoires (23C) associées chacune à un circuit de sortie et reliées chacune à la mémoire de traduction ; le circuit de gestion étant relié à chaque circuit de couplage par un fil de demande de cycle de traduction (19C), par un fil d'accord de traduction (21 C) et par un fil d'accord de transfert de paquet (25C), ce circuit de gestion étant également relié à chaque circuit e sortie (24C) et à chacune des mémoires (23C) associées aux circuits de sortie. 6. Commutateur élémentaire siLon la revendication 1, caractérisé par le fait qu'il comprend: une mémoire unique (10D) reliée à un bus d'entrée (26D) et à un bus de sortie (27D), divisée en cellules et associée à une pile de cellules libres (28D); r circuits d'entrée (8D) reliés au bus d'entrée; r circuits de sortie (9D) reliés au bus de sortie et associés chacun à une pile de c es occupées (29D); une mémoire de traduction (14D) reliée au bus d'entrée et à chaque pile de cellules occupées; un gestionnaire de bus d'entrée (16D) relié à chacun des circuits d'entrée, à la mémoire de traduction, et à la pile de cellules libres ; et un gestionnaire de bus de sortie (31D) relié à chacun des circuits de sortie et à la pile de cellliles libres.