FR 2549995 A1 19850201 FR 8312420 A 19830727 DISPOSITIF PERMETTANT D'EMMAGASINER DES DONNEES A UN PREMIER RYTHME ET DE LES RESTITUER A UN DEUXIEME RYTHME L'invention concerne un dispositif permettant d'emmagasiner des données à un premier rythme et de les restituer à un delixi^ Un tel dispositif peut trouver d'importantes applications notamment pour comprimer ou pour étaler dans le temps des données; ceci s'impose dans les systèmes de transmission par éva- sion de fréquence (Frequency hopping systems). Dans ces systèmes on émet pendant des temps successifs dits "temps actifs" des données sur différentes fréquences, comme les changements de fréquences ne se produisent pas d'une manière instantanée on prévoit entre les temps actifs, des temps de garde pendant lesquels aucune infor maton n'est transmise; la transmission de données s'effectue alors de lanière hachée alors que les données à transmettre se présentent d'une manière continue et que les données transmises sont fournies aussi d'une manière continue à l'utilisateur.Pour qu'il n'y ait pas de pertes d'informations il y a lieu de comprimer dans le temps les données pour qu'elles soient transmises durant les temps actifs. D'aul;res applications peuvent etre envisagées pour des liaisons du type à#Accès Multiples par répartition dans le temps, - pour des multiplex par répartition dans le temps, - pour des transmissions par paquet. Un dispositif de ce genre est décrit dans le brevet des Etats-Unis d'Amérique n0 3 588 840. Ce dispositif est prévu pour scrrrer des blocs de données à partir de données fournies de manière continue, ces blocs sont ensuite enregistrés sur une bande magnétique. Les données sont d'abord enregistrées dans une unité de mémoire à certain rythme et sorties ensuite à un autre ryth me.Dans ce dispositif connu, les signaux pour l'écriture et les signaux pour la lecture sont liés dans le temps d'une manière ri goureuse puisqu'issus d'un même oscillateur principal: les signaux de lecture ne peuvent survenir que lorsque le signal de l'oscilla- teur principal est à un niveau logique et les signaux d'écriture ne peuvent survenir que lorsque le signal de l'oscillateur principal est à l'autre niveau logique, de cette façon l'écriture et la lecture ne peuvent intervenir qu'a des moments différents ce qui évite les conflits d'écriture et de lecture simultanée. Cependant, ce dispositif ne convient pas lorsque les signaux de demande de lecture et de demande d'écriture surviennent d'une manière asynchrone entre eux. L'invention propose donc un dispositif du genre mentionné dans le préambule pour lequel les signaux de demande de lecture et d'écriture sont asynchrones entre eux et avec lequel on n'est pas confronté avec les conflits d'écriture et de lecture simultanées. Pour cela, un dispositif permettant d'emmagasiner des données à un premier rythme et de les restituer à un deuxième rythme est remarquable en ce que le circuit de gestion comporte un générateur d'impulsions d'écriture comportant une entrée de déclenchement pour recevoir par l'intermédiaire d'un premier moyen d'inhibition le signal de demande d'écriture, un générateur d'impulsion de lecture comportant une entrée de déclenchement pour recevoir par l'intermédiaire d'un deuxième moyen d'inhibition et d'un organe de retard, le signal de demande de lecture, en ce que le premier moyen d'inhibition comporte une entrée de commande d'inhibition pour recevoir un signal rendu actif à partir de l'apparition du signal de demande de lecture et pendant une durée égale au retard apporté par ledit organe de retard ajouté à la durée de l'impulsion de lecture, en ce que le deuxième moyen d'inhibition comporte#une entrée de commande d'inhibition reliée à la sortie du générateur d'impulsion d'écriture, lesdites impulsions d'écriture et de lecture ainsi que le retard apporté par l'organe de retard ayant des durées courtes par rapport à la première durée et à la deuxième durée. Un avantage de l'invention est que le rythme de lecture peut être ou plus grand ou plus petit que le rythme d'écriture de sorte que dans le cadre de l'application envisagée en premier lieu, un tel dispositif conforme à l'invention peut servir tant pour la compression des données que pour transformer des blocs de données en flots continus de données. La description qui suit en regard des dessins annexés, le tout donné à titre d'exemple non limitatif, fera bien comprendre comment l'invention peut être réalisée. La figure 1 représente un dispositif permettant d'emmagasiner des données à un premier rythme et de les restituer à un deuxième rythme conforme à l'invention. La figure 2 représente un circuit de gestion convenant pour le dispositif montré à la figure 1. Les figures 3, 8 et 5 représentent des diagrammestemps nécessaires à l'explication du fonctionnement du dispositif de l'invention. Le dispositif de l'invention montré à la figure 1 comporte une borne 1 pour recevoir des données. Ces données se pre- sentent sous la forme d'une succession d'éléments binaires dont le rythme d'apparition est fixé par un signal d'horloge appliqué à une borne 2. Le dispositif fournit ces données à un autre rythme déterminé par des signaux d'horloge appliqués à une borne 5; les données apparaissent alors à une borne 6. Avant de passer à la borne 6, les données présentes à la borne 1 transitent dans une mémoire 10. Pour inscrire des données dans cette mémoire, on a prévu un circuit d'écriture 12 et pour prélever les données contenues dans celle-ci, un circuit de lecture 13. Le circuit d'écriture 12 fournit sur une ligne à huit fils 16, les données à inscrire dans la mémoire 10 sous la forme de huit éléments binaires en parallèle. La ligne 16 est raccordée au bus de données BUSD de la mémoire 10 par l'intermédiaire d'un ensemble d'amplificateurs à trois états 18. Le circuit d'écriture 12 fournit aussi sur une ligne à plusieurs fils 20 un code d'adresse pour ranger les données présentes sur la ligne 16. La ligne 20 est reliée au bus de codes d'adresse BUSA par l'intermédiaire d'un autre ensemble d'amplificateurs à trois états 22. Le code d'adresse présent sur la ligne 20 est élaboré par un compteur 24 qui compte les impulsions HW de sortie d'un diviseur de fréquence 26; ce diviseur de fréquence 26 divise par huit les signaux d'horloge présents à la borne 2.Le nombre huit correspond à la capacité d'un registre à décalage 28 qui reçoit les signaux de données de la borne 1 et qui est décalé par les signaux d'horloge de la borne 2. Ainsi à chaque impulsion HW le contenu du registre 28 est renouvelé. L'impulsion HW reste active pendant une première durée qui détermine la disponibilité des données sur la ligne 16 connectée aux sorties parallèles du registre 28, ces données étant accompagnées d'un code d'adresse fourni par le compteur 24. Le circuit de lecture 13 comporte une ligne de huit fils 31 pour recueillir les données issues de la mémoire 10. Pour cela cette ligne 31 est reliée au bus BUSD par l'intermédiaire d'un troisième ensemble d'amplificateurs à trois états 33. Ces données sont destinées à être transférées dans un registre à décalage 35 à huit positions dont la sortie constitue la borne 6. Les signaux d'horloge appliqués à la borne 5 fixent le rythme de décalage de ce registre 35. Un diviseur de fréquence 37 divise par huit les signaux d'horloge; l'impulsion de sortie HR de ce diviseur est appliquée à un compteur 39 qui fournit un code d'adresse sur une ligne 41 connectée au bus BUSA par l'intermédiaire d'un quatrième ensemble d'amplificateurs à trois états 43. L'impulsion HR, étant active pendant une deuxième durée, détermine le temps pendant lequel le code d'adresse est disponible et pendant lequel le registre 35 peut être chargé. Du fait que le rythme des signaux d'horloge appliqués aux bornes 2 et 5 sont asynchrones entre eux il convient de prendre des mesures pour éviter que la mémoire 10 soit sollicitée à la fois par une lecture et une écriture. Pour cela, on a prévu un circuit de gestion 50 qui, à partir des impulsions HW et HR, fournit un signal de commande d'écriture WE qui est appliqué, outre à la mé- moire 10, aux ensembles d'amplificateurs 18 et 22 pour les mettre à l'état passant et un signal de commande de lecture R qui est appliqué à la commande de chargement en parallèle du registre 35 un signal WE étant appliqué aux ensembles d'amplificateurs 33 et l44 pour les mettre à l'état passant. Ce signal WE est élaboré au moyen d'un inverseur de signal logique 52 inversant l'impulsion WE.Le circuit 50 est montré en détail à la figure 2. Conformément à l'invention le circuit de gestion 50 comporte un générateur d'impulsion d'écriture WE constitué dans cet exemple par un circuit monostable 54 comportant une en trée de déclenchement 55 pour recevoir par l'intermédiaire d'un premier moyen d'inhibition 56 le signal de demande d'écriture HW, un générateur d'impulsion de lecture R contitué aussi par un circuit monostable 60 comportant une entrée de déclenchement 61 pour recevoir par l'intermédiaire d'un deuxième moyen d'inhibition 63 et d'un organe de retard 65, le signal de demande de lecture HR.Le premier moyen d'inhibition 56 constitué par une porte ET comporte une commande d'inhibition (une entrée inverseuse 72) pour recevoir un signal AC rendu actif à partir de l'ap parition de l'impulsion WE et pendant une durée égale au retard apporté par l'organe 65 ajouté à la durée de l'impulsion R; le deuxième moyen d'inhibition 63 constitué par une porte ET comporte une commande d'inhibition (une entrée inverseuse 75) reliée à la sortie du générateur 54.Lesduréesdesditesimpulsions WE, Ret la durée du signal AC sont courtes par rapport aux durées des impulsions HR et WE. L'organe de retard 65 est constitué par un circuit monostable 80 suivi d'un inverseur de signaux logiques 82. Le signal AC est formé par une porte OU dont une entrée est reliée à la sortie du monostable 80 et l'autre à la sortie du générateur 60. D'une manière avantageuse l'ensemble des circuits 28 et 18 peut être formé par un circuit intégré unique du genre MC-14094B, de la même façon l'ensemble des circuits 33 et 35 par un circuit intégré unique MC-14014B et les ensembles des circuits 39 et 43 d'une part et 24 et 21 d'autre part par les circuits 54/74LS569. On explique maintenant à l'aide de la figure 3 le fonctionnement du dispositif de mémoire conforme à l'invention. La ligne a de la figure 3 représente une succession d'éléments binaires eb n0 i+l à eb n0 i+l6 qui se présente d'une manière continue à la borne 1. La ligne b représente l'allure des signaux d'horloge qui accompagnent cette succession d'éléments binaires ; au front montant de ces signaux correspond un nouvel élément binaire à la borne 1. Tous les huit fronts montants le diviseur 26 fournit une impulsion (ligne c) : le signal HW passe a l'état haut ; c'est pendant ce temps égal à une période du signal d'horloge que doivent être inscrits dans la mémoire 10 les huit éléments binaires contenus dans le registre 28 ; ceci arrive lorsque le signal WE passe à l'état haut (ligne f).Pour extraire les données du dispositif de mémoire on applique des signaux d'horloge à la borne 5 représentés à la ligne d les données arrivent donc sur la borne 6 (ligne h) ; ainsi avec huit coups d'horloge appliqués à la borne 5 on extrait les éléments binaires eb n0 j+l à eb n0 j+8. Le diviseur 37 fournit un signal HR qui passe à l'état haut (voir ligne e) tous les huit coups d'horloge; c'est pendant ce temps que doit être fournie l'impulsion R (ligne g) qui provoque le chargement du registre 35.Puis survient une autre série de huit coups d'horloge de sorte que sont émis sur la borne 6 successivement les éléments binaires eb n0 j+9 à eb n0 j+16. Ainsi les données qui sur la ligne a se présentaient d'une manière continue sont émises, après un certain laps de temps, par paquet de huit éléments binaires séparés par un temps de garde TG. La figure 4 se rapporte au cas où les signaux HW et HR passent à l'état haut simultanément à l'instant tO (lignes k et n). Les fronts montants de ces signaux déclenchent les monostables 54 et 80 (figure 2) de sorte que l'impulsion WE d'écriture est engendrée aussitôt (ligne 1) alors que l'impulsion R de lecture n'est engendrée (ligne ) qu'après un temps égal à la durée de basculement du monostable 80 (ligne n). La figure 5 se rapporte au cas où le front montant du signal HR (ligne s) survient à un instant tl un peu antérieurement à l'instant t2, c'est-à-dire l'instant où survient le front montant du signal HW (ligne q). Le front montant du signal HR fait basculer le monostable 80 (ligne u), le signal de sortie de ce circuit 80 est appliqué via la porte OU 85 à l'entrée inverseuse 72 de la porte 56 de sorte quelle circuit monostable 54 reste au repos. A la fin de la période de bascujement du circuit 80, le circuit monostable est déclenché et l'impulsion de lecture R est engendrée (ligne v). Cette impulsion bloque encore le signal HW. C'est à la fin de l'impulsion de lecture que le circuit monostable 54 fournit son impulsion d'écriture WE (ligne r). Pour résumer le fonctionnement du circuit de gestion on peut dire que ce circuit donne le privilège de l'écriture sur la lecture de façon à éviter qu'une lecture ne se produise lorsque l'écriture de la partie à lire n'a pas encore été achevée. Bien entendu si une opération de lecture est en cours celle-ci n'est pas interrompue par une demande d'écriture. Il convient de bien remarquer que le dispositif de l'invention fonctionne de la même manière si la fréquence des signaux aux bornes 1 et 2 est supérieure à la fréquence des signaux demandés aux bornes 5 et 6. Le dispositif de l'invention convient bien aux systèmes de transmission par évasion de fréquence déjà cités puisqu'ils sont utilisables tant pour l'émission que pour Iaréception. REVENDICATIONS : 1. Dispositif permettant d'emmagasiner des données à un premier rythme et de Les restituer à un deuxième rythme, dispositif constitué partir d'une mémoire (10) à Laquelle sont rat+achês un circuit d'écriture 2. Dispositif selon la revendication 1, caractérisé en ce que les générateurs d'impulsions d'écriture et de Lecture sont constitués par un premier et par un deuxième circuit monostable (54 et 60). 3. Dispositif selon La revendication 1, caractérisé en ce que L'organe de retard est constitué à partir d'un troisième circuit monostable (80). 4. Dispositif selon la revendication 3, caractérisé en ce que pour former le signal appliqué à la commande d'inhibition du premier moyen d'inhibition, il est prévu un circuit de combinaison (85) pour combiner le signal de sortie du troisième circuit monostable avec le signal de sortie du générateur X d'impuLsions de lecture. 5. Système de transmission par évasion de fréquence comportant un dispositif selon L'une des revendications 1 à 4. 6. Système de Liaison du type à accès multiple par répartition dans le temps comportant un dispositif selon L'une des revendications 1 à 4. 7. Système de multiplex à répartition dans le temps comportant un dispositif selon L'une des revendications 1 à 4. 8. Système de lecture et d'enregistrement de données sur bande magnétique comportant un dispositif selon L'une des revendications 1 à 4.