FR 2545255 A1 19841102 FR 8307018 A 19830428 ta presente invention concerne une bascule à verrouillage rapide, à transistors MOS, comportant à l'entrée un inverseur en cascade avec le canal d'un transistor dont la grille est commandes par le signal d'horloge. 4 Les bascules à verrouillage ("latch") permettent de mémoriser des informations binaires. Elles sont commandes par une horloge a deux phases ou forment elles-mêmes la deuxième phase d'horloge. La première phase d'horloge est plutôt associée a la lecture d'un élément binaire, par une bascule verrouillage donnée, et la deuxième phase d'horloge est plutôt associée a son écriture ou mémorisation.Après réception des deux temps de montée d'horloge, ou temps de montes de chacune des deux phases, ces bascules recopient sur leurs sorties l'élément binaire qui était présent sur leurs entrées a l'instant d'apparition du premier temps d'horloge. Ces bascules sont utilises dans les multiplieurs dits de type "pipe-line", en sortie de multiplieurs parallèles ou en sortie ttadditiouneurs oit elles peuvent être utilisées comme registres ou comme registres accumulateurs. Les bascules a verrouillage utilises dans des dispositifs intégrés complexes, comportant un grand nombre de fonctions binaires intégrées, comme par exemple les multiplieurs, doivent avoir une consommation aussi faible que possible, occuper une surface de silicium aussi réduite que possible et posséder des capacités parasites minimales, tant au niveau de ltentrée du signal d'horloge que de l'entrée des informations et sur chacun des stages. Ceci leur permet de répondre rapidement et de ne pas constituer des charges dynamiques trop importantes pour les générateurs d'entres. Ainsi, la présente invention se propose de fournir une bascule verrouillage rapide n'utilisant qu'un nombre limité de transistors, ayant une faible consommation et une faible capacité parasite au niveau de l'entrée du signal d'horloge. Cette bascule a verrouillage comporte de façon classique, sur son entrée, un inverseur en cascade avec le canal d'un transistor MOS dont la grille est commandée par le signal d'horloge. Cette rapidité et cette faible consommation sont obtenues par le fait que cette bascule comporte, connectee a la sortie du canal du transistor dont la grille est commandée par le signal d'horloge, une porte OU a deux entrées dont la seconde entrée est électriquement relies a la sortie de la bascule et dont la première entres, recevant l# information binaire à stocker, est relise à cette même sortie à travers un dispositif n'autorisant le passage du courant que dans le sens sortie vers entres. On évite ainsi d'utiliser une horloge a deux phases, la deuxième phase étant utilisée pour commander un transistor MOS réalisant ce transfert d'information.Cette deuxième phase est généralement obtenue a l'aide d'un inverseur qui n'est plus utile ici. On limite donc le nombre de transistors utilisés et la consommation. D'autre part, la capacité parasite, vus du générateur des signaux d'horloge, est réduite et la décharge rapide des capacités de sortie, par le dispositif unidirsc- tionnel, permet d'obtenir un gain en rapidité de l'ensemble. L'invention sera mieux comprise et d'autres caractéristiques apparattront a l'aide de la description ci aprds et des dessins joints ou - la figure 1 représente le schdma logique d'une bascule a verrouillage classique; - la figure 2 represente le schéma de la bascule a verrouillage selon la présente invention; - la figure 3 représente le schéma logique de la bascule a verrouillage représentée sur la figure 2; - la figure 4 représente le schéma d'une variante améliorée de la bascule a verrouillage selon la pressente invention ; et - la figure 5 represente le schéma logique de la bascule a verrouillage representee sur la figure 4. Sur la figure 1, est représente le schéma logique d'une bascule verrouillage classique pour circuit intégré MOS. Elle comporte a l'entrée une porte inverseuse PO suivie#par le canal d'un transistor Ti, de type MOS, dont la grille est commandes par le signal d'horloge H. Le dispositif de memorisation de l'information est constitue de deux portes inverseuses P3 et P4 en cascade. Il comporta en outre une porte inverseuse supplémentaire Ph permettant de former la deuxième phase d'horloge. Cette porte supplémentaire Ph reçoit le signal d'horloge u et commande la grille du transistor supplementaire de rdtro- couplage Th.Apres reception du front de montée du signal d'horloge, le signal d'entrée commence transiter à travers les portes P3 et P4 et se retrouve non complemente a la sortie de la quatrième porte P4. A l'instant de reception du front de descente de ce signal d'horloge, l'unique porte supplementaire Ph fournit un front de montes à la grille du transistor supplementaire Th. Ce transistor transmet alors, à l'entres du dispositif a memoire, l'information presente sur sa sortie. Cette information a déjà disparu de l'entres, mais le double temps de transit de ce dispositif permet de conserver, pendant un delai suffisant, l'information présente sur la sortie. L'information précédemment fournie est donc mémorisée. Le système est stable pour les deux états binaires possibles. La figure 2 représente le schéma de la bascule a verrouillage selon la présente invention, et la figure 3 représente le schema logique de cette bascule a verrouillage. Cette bascule comporte aussi a l'entres une porte inverseuse PO suivie par un transistor Tl de type MOS. Le dispositif de mémorisation comporte une porte Pi, de type NON-OU a deux entrees, en cascade avec une porte inverseuse P2. La premiers porte PI reçoit sur sa premiers entrée le signal a mémoriser et sur sa deuxième entrée la sortie de la seconde porte P2.Pour permettre les retours de la sortie au niveau logique O, une diode D est connectez entre la sortie et la premier entres de la porte PI. Les transistorsMOS utilisés sont gencralement de type n et la bascule sera decrite comme telle. La porte inverseuse d'entres PO est constitues de façon classique de deux transistors T et T', en série entre l'alimentation et la masse. Le premier transistor T, du type d enrichissement, reçoit sur sa grille le complément de l'information à memoriser. Le second transistor T', du type appauvrissement, a sa grille relise a son drain et fait office de résistance de limitation du courant. La premiers porte PI est une porte NON-OU comportant trois transistors T2, T3 et T4. Le transistor T2, du type a appauvrissement, a sa grille relies a son drain et par suite-est toujours conducteur. I1 fait, de façon connue, office de résistance de limitation du courant. Les transistors T3 et T4 sont du type a enrichissement et ne sont donc rendus conducteurs que pour des tensions de polarisation VGS supérieures au seuil (positives dans le cas de transistors MOS a canal n). Leurs sources sont reliées a la masse. Leurs drains sont relies a la source du transistor T2 et constituent la sortie de cette porte notes 4. Le drain du transistor T2 est lui relie a'l'alimentation. La grille du transistor T3 constitue la première entres de cette première porte et la grille du transistor T4 en constitue la deuxième entres. La seconde porte P2 est une porte inverseuse classique identique a la porte inverseuse d'entres PO. Elle est constitues d'un transistor T5, a appauvrissement, qui fait office de résistance de limitation du courant et d'un transistor T6, å enrichissement. La grille de ce transistor T6 constitue la borne d'entres de cette seconde porte. La sortie de cette porte, notes Q, est constitues par le point commun entre ces deux transistors. La premier entres A de la porte I'#N-OU, constitues par la grille du transistor T3, reçoit la variable binaire a memoriser et la seconde entrée, constituée par la grille du transistor T4, est relies 3 la sortie, notée Q, de la porte inverseuse P2 La sortie Q de cette bascule est reliée a l'entres du dispositif de mémorisation, soit la première entrée, ou entrée A, de la porte NON-OU, par un dispositif, telle une diode, ne conduisant le courant que dans le sens sortie Q vers entres A. Ce dispositif unidirectionnel permet d'obtenir une decharge rapide de la sortie Q vers la masse, d travers les transistors T1 et T. Cette décharge, obtenue pour le cas où lton effectue la mdmorisation d'un niveau logique O faisant suite a la memorisation d'un niveau logique 1, permet de gagner en rapidité par rapport à une bascule classique telle celle représentée sur la figure 1. L'element unidirec- tionnel, schématisé sur la figure 3 par une diode D, est constitue par un transistor MOS, du type naturel, ayant sa source relise a la sortie Q et a sa grille et son drain relis a la premiers entres A de la premiers porte Pi. Sur la figure 4, est representes une variante améliores de la bascule verrouillage représentée sur la figure 4 et sur la figure 5, est représenté le schema logique de cette bascule à verrouillage. Cette variante permet d'obtenir un temps de montes beaucoup plus faible, c'est-à-dire une memorisation d'un niveau logique 1, faisant suite a la memorisation d'un niveau logique O, qui se fasse de façon plus rapide. Ce gain en rapidite est obtenu en favorisant la charge des capacites parasites de la porte de sortie P2. Cette bascule verrouillage est identique celle representes sur la figure 2 en dehors du mode de commande de la grille du transistor T5. Cette grille est ici relies a l'entres A, du dispositif de memorisation, au lieu d'être relies a la source du transistor T5. On obtient ainsi une modulation, de la résistance de ce transistor T5, favorable à un bon fonctionnement de la porte de sortie. Cette résistance est diminuée dans le cas où il est nécessaire de charger les capacités parasites, vues de la sortie Q. Elle est augmentée dans le cas où il s'agit de décharger ces capacités parasites a travers la diode D. En effet, des ltapparition d'un niveau logique 1 sur l'entrée A, la sortie Q étant encore au niveau logique 0, on accroît la polarisation de la grills du transistor T5 et on diminue ainsi la résistance de son canal. Au cours du passage d'un niveau logique I a un niveau logique O, ce niveau 0 est transmis la grille du transistor T5 avant que la porte P1 n'ait eu le temps de commander le transistor T6. La résistance du canal du transistor T5 croit alors jusqu'a une valeur élevée isolant la sortie Q de l'alimentation et bloquant ltéventuel passage d'un courant, de cette alimentation vers la masse, a travers les transistors T5, T7, T1 et T et limitant la consommation de courant au cours du phénomène transitoire. Les transistors du type MOS naturel qui sont utilises ici sont, de façon connue, des transistors MOS a canal n dont le seuil est voisin de zdro volt. Dans les technologies actuelles, cette valeur de seuil est ajustée par implantation ionique. Cette qualification de "naturel" vient du fait que, dans ces transistors, on n'a pas réalise ce type d'implantation. Bien entendu, les exemples de réalisation décrits ne sont nullement limitatifs de la présente invention. REVENDICATIONS 1. Bascule à verrouillage rapide,# transistors MOS, comportant a l'entres un inverseur (PO) en cascade avec le canal d'un transistor (Tl) dont la grille est commandes par le signal d'horloge H, caractérisée en ce qu'elle comporte, connectée a la sortie du canal du transistor (Ti) commandé par l'horloge, une porte OU a deux entrées (P1, P2), dont la seconde entrée est électriquement relise à la sortie (Q) et dont la première entrée (A), recevant l'information binaire å stocker, est reliée a cette même sortie (Q) a travers-un dispositif (b) n'auto- risant le passage du courant que dans le sens sortie vers entrée. 2. Bascule A verrouillage rapide, à transistors MOS, selon la revendication 1, caractérisle en ce que la porte OU (P1, P2) est constituée d'une premiers porte (PI), realisant la fonction logique NON OU et comportant trois transistors MOS (T2, T3, T4), et d'une porte inverseuse (P2), comportant deux transistors MOS (T5, T6), en ce que les second et troisième transistors (T3, T4) de la premiers porte (Pi) ont leurs sources reliées la masse et leurs drains relies entre eux et relies a la source et a la grille du premier transistor (T2) de cette première porte pour constituer la sortie (Q) de cette porte, le premier transistor (T2) ayant son drain relié l'alimentation, en ce que le second transistor (T6) de la porte inverseuse (P2) a sa source reliée a la masse, son drain relie a la source du premier transistor (T5), de cette porte inverseuse, pour former la sortie (Q) de cet inverseur, ce premier transistor (T5) ayant, d'autre part, son drain relié a l'alimentation, et en ce que les premiers transistors (T2, T5) de chacune de ces deux portes font office de résistance de limitation de courant. 3. Bascule a verrouillage rapide, a transistors MOS, selon l'une des revendications 1 ou 2, caractérisée en ce que le dispositif (D) n'autorisant le passage du courant que de la sortie vers ltentrée est un transistor MOS, du type naturel, dont la source et la grille sont reliées a la sortie (Q) de la porte OU (P1, P2) et dont le drain est relie l'entrée (A) de cette porte. 4. Bascule å verrouillage rapide, a transistors MOS, selon l'une des revendications 2 ou 3, caractérisée en ce que la grille du premier transistor (T5) de la porte inverseuse (P2) est reliée a la source de ce transistor. 5. Bascule a verrouillage rapide, a transistors MOS, selon l'uns des revendications 2 ou 3, caractérisée en ce que la grille du premier transistor (T5) de la porte inverseuse (P2) est reliée la première entrée, notée (A), de la porte NON-OU (Pl).