FR 2535530 A1 19840504 FR 8218247 A 19821029 STRUCTURE PLANAIRE DE TRANSISTORS A EFFET DE CHAMP SUR SUBSTRAT ISOLANT La présente invention concerne les structures de circuits intégrés formés sur un substrat isolant, par exemple un substrat de corindon (variété d'alumine) sur lequel on a fait croitre une couche epitaxiale de silicium monocristallin. Les structures habituellement réalisées se présentent sous la forme visible aux figures I et 2 qui représentent respectivement une coupe verticale et une vue de dessus d'un circuit intégré sur substrat isolant, à une étape intermédiaire de sa fabrication. Le substrat isolant est désigné par la référence 10 ; la couche épitaxiale de silicium monocristallin 12 est divisée en ilots individuels séparés les uns des autres. Par exemple, les ilots correspondent chacun a un transistor à effet de champ à grille isolée (transistor MOS) ; sur la gauche de la figure 1, un transistor MOS est représenté en coupe longitudinale dans un flot 14 tandis que sur la droite de la figure 1, un autre transistor est vu en coupe transversale dans un îlot 16 Le transistor de l'îlot 14 comprend une région de source 18 de type N+, une région de drain 20 également de type N+, une région de canal 22 de type P et une grille 24 en silicium polycristallin reposant sur une couche mince d'oxyde de silicium 26 au dessus de la région de canal.Le transistor de l'îlot 16 comprend une région de source 19 et une région de drain 21 (fig 2), ces régions tétant pas visibles sur la figure 1 (la coupe est faite transversalement à travers la région de canal), une région de canal 28 et une grille 30 en silicium polycristallin reposant sur une couche. mince d'oxyde de silicium 32. Les électrodes reliées aux régions de source et de drain ne sont pas représentées. Elles viendraient en contact avec le silicium monocristallin dans ces régions. Les régions de source et de drain sont formées par diffusion ou implantation ionique après dépôt et gravure du silicium polycristallin qui sert de masque, et ceci implique que la grille s'étende transversalement sur toute la largeur de l'îlot, comme on le voit sur le transistor 16, pour bien masquer le canal pendant l'operation de diffusion ou implantation. C'est la raison pour laquelle on prévoit en fait que la grille déborde de part et d'autre de l'îlot sur lequel est constitué un transistor. Comme la hauteur de l'îlot est relativement importante (par exemple 0,6 micron), il est souhaitable de prévoir que les flancs de l'îlot soient obliques pour faciliter le passage du silicium polycristallin mais surtout de l'aluminium des électrodes de source et de drain au-dessus des marches constituées par les bords de l'îlot. On prévoit donc, lors de la gravure des îlots, d'attaquer spécialement le silicium monocristallin- selon une orientation cristalline (par exemple 111) oblique par rapport à celle de la surface de la couche dpitaxiale (par exemple 100). Cette attaque provoque une dégradation de la couche cristalline sur les flancs de l'îlot, surtout à proximité du substrat isolant. Il en résulte un piégeage local de charges électriques de surface, positives ou négatives, variables dans le temps; ces charges désignées par la référence 34, perturbent le fonctionnement des circuits parce qu'elles modifient les caractéristiques des transistors et notamment leur tension de seuil, du fait que les grilles passent à proximité d'elles. Celles qui perturbent le plus le fonctionnement sont celles qui sont à proximité immédiate de l'interface entre le silicium des îlots et le substrat isolant. Le but de l'invention est de proposer une nouvelle structure de circuits intégrés sur substrat isolant qui élimine les défauts de fonctionnement dus à des charges électriques piégées dans les défauts de structure cristalline sur les flancs des îlots de silicium et notamment à proximité de l'interface entre le silicium et le substrat isolant. Un autre but de l'invention est de proposer une structure sur substrat isolant qui soit réalisable sans traitement thermique de longue durée à température élevée, et notamment sans formation d'oxyde épais par oxydation thermique de silicium ; une telle oxydation engendrerait en effet également, pour une struc ture sur substrat isolant, un risque de piégeage de charges perturbatrices. Pour résoudre ce problème, la présente invention propose une structure de circuit intégré comportant un substrat isolant sur lequel sont déposés des îlots individuels de semiconducteur monocristallin, en vue de la formation de transistors à effet de champ à grille isolée. Dans cette structure, l'intervalle entre les tlots est entièrement comblé par une substance isolante, les îlots ont des flancs abrupts verticaux, et les grilles des transistors présentent au dessus des îlots une portion horizontale s'étendant sur toute la largeur de l'îlot et débordant également horizontalement de chaque cote de celui-ci en reposant sur la substance isolante sensiblement à la meme hauteur que l'îlot de silicium monocristallin. Les flancs des îlots étant abrupts et verticaux, alors que les grilles les surplombent horizontalement, les charges parasites piégées, et tout particulièrement celles de l'interface silicium-substrat > se trouvent loin des grilles des transistors et perturbent d'autant moins le fonctionnement. De plus, une technique de gravure verticale des flancs des îlots permet un dimensionnement de ces îlots plus petit que ne le permet une technique de gravure oblique comme dans l'art antérieur. En outre, cette structure a l'avantage de minimiser les irrégularités de niveau à la surface de la tranche de semiconducteur, ce qui facilite ensuite le dépôt de conducteurs tels que de l'aluminium, en évitant des cassures d'interconnexions que l'on risquait de trouver dans la technique antérieure. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels - les figures 1 et 2 déjà décrites représentent une structure intégrée de l'art antérieur à une étape intermédiaire de sa fabrication - la figure 3 représente en coupe la structure selon l'invention - les figures 4 à 13 représentent les diverses étapes d'un procédé de fabrication de la structure selon l'invention. Les dessins sont volontairement représentés avec des dimensions qui ne sont pas à ltéchelle, pour améliorer leur lisibilité. La figure 3 est représentée de la même maniere que la figure 1, avec les mêmes références pour les éléments correspondants. La structure de l'invention représentée sur cette figure 3 comprend un substrat isolant 10 en corindon (A1203), sur lequel on a fait croître une couche epitaxiale 12 de silicium monocristallin qu'on a ensuite gravée pour la diviser en îlots individuels à flancs verticaux. Par exemple, comme à la figure 1, on a représenté sur la gauche de la figure 3, un îlot 14 correspondant a un transistor à effet de champ à grille isolée (transistor MOS), vu en coupe longitudinale (à travers source, canal et drain), tandis que sur la droite, on a représenté un autre îlot 16 correspondant à un transistor MOS identique mais tourné de 90 degres donc vu en coupe transversale (à travers le canal).Le transistor de l'îlot 14, à canal de type N, comprend une région de source 18 de type N+ > une region de drain 20 également de type N+ > et, entre ces deux régions, une région 22 de type P ou éventuellement N-, dans laquelle se forme le canal, et une grille de silicium polycristallin 24 reposant sur une couche mince d'oxyde de silicium 26 au dessus de la région 22. De préférence, la région de source et la région de drain se décomposent chacune en deux régions adjacentes, l'une de faible profondeur se terminant juste à l'aplomb de la grille et l'autre, plus profonde (éventuellement occupant toute la hauteur de l'îlot de silicium monocristallin), s'étendant entre les flancs de l'îlot et la région de type Nt de faible profondeur. Une électrode de source 27, par exemple en aluminium, vient en contact avec la partie superficielle de la région de source 18 (dans sa partie la plus profonde), et de la même façon, une électrode de drain 29 vient en contact avec la région de drain 20. Le transistor de l'îlot 16 est constitué comme le transistor de l'flot 14 mais, du fait qu'il est vu selon une coupe transversale à travers le milieu du canal, on ne voit pas les régions de source et de drain et on n'a pas représenté les électrodes correspondantes. On voit essentiellement -une région de canal 28 de type P ou éventuellement N-, occupant toute la largeur de l'îlot, et surmontée d'une couche isolante mince 32 (en oxyde de silicium), elle-même recouverte par une grille 30 en silicium polycristallin. L'intervalle entre îlots est comblé par une substance isolante 36 (oxyde de silicium Si02). La grille 30 du transistor repose horizontalement sur la couche d'oxyde mince 32 au-dessus de l'îlot de silicium monocristallin et sur la substance isolante 36 en dehors de cet pilot. La grille 30 déborde en effet latéralement, toujours horizontalement, des deux côtés de l'îlots formant un surplomb en saillie de chaque côté. Les flancs des îlots sont verticaux et les charges électriques parasites 34 susceptibles d'être piégées dans les défauts de structure dus a cette gravure sont ainsi écartées autant que possible de la grille, surtout celles qui sont situees vers l'interface entre le substrat isolant 10 et le silicium monocristallin des îlots. La substance isolante 36 qui comble les intervalles entre îlots sert en même temps de couche de passivation recouvrant notamment les grilles 24 et 30. La structure ainsi réalisée a l'avantage de présenter, avant métallisation, une surface relativement plane, seul le silicium polycristallin des grilles formant des marches à franchir éventuellement par #les interconnexions métalliques déposées. Cette planéité est très importante pour éviter des cassures de ces interconnexions à l'endroit de ces marches. De telles cassures sont en effet actuellement une cause importante de chute des rendements de fabrication de ce type de circuits intégrés sur substrat isolant. On va maintenant décrire un procédé prférentiel d'obtention de la structure de circuit intégré selon l'invention. On part d'une plaquette constituée par un substrat isolant 10, par exemple en corindon, sur lequel on fait croître une couche épitaxiale 12 de silicium monocristallin de type P ou éventuellement N-, d'une épaisseur d'environ un micron, dans laquelle seront formées les diverses régions semiconductrices nécessaires à la constitution du circuit intégré et notamment des transistors MOS (Fig 4). On grave la couche de silicium 12 par un procédé de gravure anisotrope verticale, par exemple par un procédé de gravure ionique réactive, pour former des îlots individuels 14, 16 de silicium monocristallin présentant des flancs verticaux. Le motif de gravure est tel que l'on forme notamment des îlots individuels correspondant chacun à un transistor (Fig 5). On effectue ensuite un dépôt d'une couche-d'oxyde 15 de silicium Si02 en phase vapeur à basse pression et basse température, sur une épaisseur légèrement supérieure à la hauteur des îlots de silicium monocristallin (environ un micron). L'oxyde de silicium 15 recouvre alors toute la surface de la plaquette avec un relief correspondant globalement au relief des îlots mais fortement adouci (Fig 6). On dépose alors sur la plaquette une résine fluide 17 ayant la propriété de pouvoir être attaquée par un produit qui attaque également l'oxyde de silicium déposé à l'étape précédente, et ceci avec une vitesse de gravure verticale sensiblement identique pour la résine et pour oxyde. On peut choisir par exemple une résine positive que l'on peut graver selon un procédé de gravure ionique réactive avec comme produit d'attaque de l'hexafluorure de soufre (SF6). On peut, en modifiant les paramètres de courant et de pression du plasma réactif, trouver un point de fonctionnement pour lequel les vitesses de gravure de la résine et de l'oxyde sont identiques. Avant d'effectuer cette gravure, on s'arrange pour obtenir, grace à la fluidité de la résine 17 et par exemple au moyen d'une étape de centrifugation de la plaquette, une surface supérieure plane horizontale pour la plaquette, noyant dans la résine le relief de l'oxyde de silicium (Fig 7). On procède alors à la gravure uniforme de toute la plaquette sur une profondeur juste suffisante pour dénuder le silicium monocristallin. On peut d'ailleurs effectuer une détection de fin de gravure par des moyens classiques : analyse des composés de la reaction, de la couleur du plasma, de la variation de pression lorsque le produit de gravure commence à attaquer le silicium monocristallin. Lorsque la modification du paramètre correspondant intervient, on arrête la gravure et on se trouve en présence d'une plaquette à surface horizontale uniforme sur laquelle affleurent les îlots de silicium monocristallin (14, 16), l'espace entre les îlots étant entièrement comble par l'oxyde de silicium 15. La résine 17 a totalement etc éliminée (fig 8). L'étape suivante consiste à effectuer une oxydation thermique du silicium pour créer une couche mince d'oxyde Si02 destinée à servir d'isolant de grille des transistors MOS. La couche créée, 26 sur l'îlot 14 et 32 sur l'îlot 16, a une épaisseur de quelques dizaines à quelques centaines d'angströms et cette étape d'oxydation thermique a donc une durée relativement brève (qui n'a rien de comparable à la durée qui serait nécessaire pour créer par oxydation thermique une couche épaisse d'un micron). Cette étape d'oxydation mince est suivie d'un dépôt en phase vapeur d'une couche de silicium polycristallin 23, d'une épaisseur de quelques milliers d'angströms.A part le très léger relief qui peut résulter de l'étape d'oxydation mince, la surface de la plaquette est pratiquement plane après dépôt du silicium polycristallin (fig 9). S'il y a lieu, on ajuste le dopage du silicium polycristallin par implantation ou diffusion, par exemple de bore, puis on le grave selon un motif correspondant aux grilles de transistors MOS et éventuellement à des interconnexions entre transistors. La gravure des grilles est telle que dans le sens transversal la grille d'un transistor s'entende à travers toute la largeur de l'îlot en débordant des deux côtés par des portions qui reposent horizontalement sur la couche d'oxyde 15 qui remplit les espaces entre les îlots de silicium monocristallin. Ces portions qui débordent reposent horizontalement pratiquement à la même hauteur que la grille proprement dite. La grille du transistor de l'îlot 14, vu en coupe longitudinale, est désignée par la référence 24 ; celle du transistor de l'îlot 16, vu en coupe transversale, par la référence 30 (fig 10). On peut alors procéder à un dopage de la source et du drain en deux étapes. La première consiste à déposer une couche de résine 31 opaque vis à vis de l'implantation ionique d'impuretes de type Nt, et à la graver selon un motif correspondant au motif des grilles de silicium polycristallin mais légèrement dilaté. On procède alors à une première implantation ionique d'impuretés de type N (arsenic par exemple) pour former les régions de source 18 et de drain 20 dans le silicium monocristallin. Les zones s'étendant sous les grilles sont protégées par la résine, de même d'ailleurs que-leurs abords immédiats puisque la résine déborde autour des grilles. L'implantation se fait à travers la couche d'oxyde mince 26 qui recouvre le silicium monocristallin ; cette implantation peut se faire avec une énergie suffisante pour doper, avec une concentration élevée, le silicium monocristallin sur toute sa hauteur (fig 11). I1 est particulièrement intéressant de noter que durant cette implantation profonde et à forte concentration, les flancs des îlots à proximité immédiate de la grille sont protégés par la résine. On peut d'ailleurs prévoir que la résine 31 masque non seulement les abords immédiats de la grille mais aussi qu'elle masque les flancs des îlots sur toute leur longueur dans le sens longitudinal, pour éviter complètement la formation de transistors- parasites dits de flanc de caisson qui comprendraient le long de ces flancs longitudinaux une source, un drain et un canal parallèles aux source, drain, canal du transistor principal mais de caractéristiques perturbées par les défauts de structure des flancs verticaux des îlots. La formation des régions de source et de drain se poursuit par ltélimination de la résine 31 et, éventuellement après un recuit destiné à la restructuration du silicium, par une deuxième implantation ionique, à travers l'oxyde mince 26, d'une impureté de type N, mais avec une concentration et une profondeur beaucoup plus limitée que lors de la première implantation. Ici, c'est le silicium polycristallin des grilles qui sert de masque, pour que la région de type N créée soit exactement alignée à l'aplomb des grilles. La faible énergie d'implantation nécessaire fait que les flancs des îlots sont très peu affectés lors de cette opération puisqu'ils sont protégés par l'oxyde 15 (fig 12). On dépose alors une couche relativement épaisse 33 (environ un micron) d'oxyde de silicium de passivation, dans laquelle on ouvre, par gravure sélective à travers un masque approprié, des zones de contact, notamment au dessus des régions de source et/ou de drain 18 et 20. On dépose une couche de métal d'interconnexion 35 (aluminium) que l'on grave selon un motif de connexions métalliques à réaliser dans le ciruit et on effectue éventuellement un nouveau de pot d'oxyde de silicium de passivation (non représenté) que l'on élimine sélectivement sur des plages de contacts d'aluminium destinées aux connexions du circuit vers l'exterieur (fig 13). Un des avantages importants de la structure intégrée selon l'invention est qu'elle peut facilement être réalisée par le procédé décrit ci-dessus qui ne comporte pas d'étampe de traitement thermique de longue durée et qui de plus est tel que les flancs des îlots soient protégés par de l'oxyde épais avant les étapes d'implantation ionique qui sont génératrices de défauts de structure dans le silicium. REVENDICATIONS 1. Structure de circuit intégré comportant un substrat isolant (10) sur lequel sont déposés des îlots individuels (14, 16) de semiconducteur monocristallin, en vue de la formation de transistors à effet de champ à grille isolée, caractérisée en ce que l'intervalle entre les îlots est entièrement comblé par une substance isolante (36) en ce que les îlots ont des flancs abrupts verticaux, et en ce que les grilles des transistors (30) présentent au dessus des îlots une portion horizontale s'étendant sur toute la largeur de l'îlot et débordent également horizontalement de chaque côté de eelui-ci en reposant sur la substance isolante (36) à la même hauteur que l'îlot. 2. Structure selon la revendication 1, caractérisée en ce que la substance isolante recouvre au moins partiellement les grilles des transistors.