FR 2538619 A1 19840629 FR 8221863 A 19821228 CIRCUIT INTEGRE LOGIQUE CMOS PEEMUNI CONTRE DES SURTENSIONS APPARAISSANT SUR LE SUBSTRAT La présente invention concerne les circuits intégrés logiques, et plus spécialement ceux qui sont réalisés dans une technologie à transistors MOS (Metal Oxyde Semiconducteur) complémentaires (CMOS). Dans la recherche de circuits logiques à fonctions complexes, devant répondre à des spécifications strictes, par exemple pour des raisons de compatibilité avec d'autres circuits de type et de technologie différents, il est apparu à la demanderesse que l'on peut rencontrer une difficulté gênante lorsque le substrat semiconducteur sur lequel sont integrés ces circuits est susceptible d'etre porté à un potentiel variable. On peut en donner un exemple à partir d'un circuit intégré qui incorporerait sur un même substrat d'une part des fonctions logiques telles que des inverseurs ou des portes ET, NAND, etc., et d'autre part des -elements de mémoire non volatiles inscriptibles ou effaçables électriquement. Pour ces circuits, alimentés normalement par une basse tension de 1' ordure de 5 volts, on est amené à porter certains points du circuit à une tension momentanément plus élevée, par exemple de l'ordre de 20 volts, lors de l'effacement ou de l'inscription en mémoire. Que cette tension élevée soit appliquée directement au substrat ou non, il se trouve qu'elle a de toutes façons pour effet de monter le potentiel du substrat par rapport aux potentiels de certains éléments de circuit. Cette montée de potentiel amène des perturbations dans le reste du circuit, de sorte qu'on serait normalement amené à interdire le fonctionnement du reste du circuit pendant ltécriture ou l'effacement des mémoires. Le problème est particulièrement critique dans le cas ou les fonctions logiques du circuit doivent être sensibles à de faibles variations de tension. C'est le cas lorsque les entrees du circuit (par exemple des entrées sur des étages inverseurs ou des fonctions logiques booléennes simples) proviennent d'un circuit extérieur de technologie différente des technologies CMOS, par exemple une technologie bipolaire TTL (Transistor-Transistor Logic) où les différences entre les niveaux logiques de tension de sortie sont moins franches qu'en CMOS. Si on prend par exemple le cas d'un inverseur à deux transistors MOS complémentaires, T1 à canal P et T2 à canal N, represente à la figure 1, ou le- transistor T1 est formé directement dans un substrat 10 de type N (figure 2) et le transistor T2 est formé dans un caisson 12 de type de conductivité opposé à celui du substrat, on s'aperçoit que la montée temporaire du substrat à un potentiel anormalement élevé modifie la tension de seuil du transistor T1.Cette tension de seuil s'élève en valeur absolue et, si le niveau logique appliqué sur les grilles reliées des transistors T1 et T2 n'est pas assez bas (parce qu'il provient d'un circuit bipolaire TTL et qu'on nta pas prévu d'étage d'adaptation entre le circuit bipolaire et le circuit CMOS car on souhaite une compatibilité de couplage direct de ces circuits), ce niveau risque d'etre inapproprié pour débloquer le transistor T1 ou tout au moins pour le de bloquer suffisamment pour conduire un courant appréciable. La figure 3 montre une courbe A représentant le courant I susceptible de parcourir le transistor T1 en fonction de la tension Vgs appliquée entre sa source et sa grille ; Vcc est la tension d'alimentation normale (de l'ordre de 5 volts) du circuit Vtsp est la tension de seuil de ce transistor à canal P lorsque le substrat est à une tension normale egale à Vcc. La courbe B représente la courbe modifiée du fait de la montée du potentiel du substrat : V'tsp est la nouvelle tension de seuil. Si la tension d'entrée Ve appliquée à l'entrez du circuit sur les grilles des transistors, est telle que Vcc - Ve est relativement faible, on voit que le courant conduit par le transistor T1 peut etre tout à fait suffisant en fonctionnement normal mais insuffisant ou même nul lorsque la tension de seuil passe accidentellement à V'tsp. Un but de l'invention est de prévoir une possibilité d'autoriser un fonctionnement correct de l'ensemble du circuit logique même pendant l'ecriture et leffacement, y compris pour des étages tels que les étages d'entrée qui doivent être compatibles avec une technologie bipolaire. Selon l'invention, on prévoit, dans un étage comportant au moins deux transistors complémentaires, le premier transistor étant formé directement dans le substrat semiconducteur et le second étant forme dans un caisson de type de -conductivite oppose à celui du substrat, un ensemble en série de deux transistors supplémentaires tous deux de meme type que le -premier transistor, monté en parallèle entre drain et source de ce premier transistor, la grille de l'un des transistors supplémentaires étant reliée à la grille du premier transistor et la grille de l'autre étant reliée à un moyen de commande logique. Une commande est appliquée par ce moyen en fonction de la présence d'une tension exceptionnellement élevée entre le substrat et le reste du circuit. Par exemple, on établit à partir des impulsions de comr mande d'ecriture prévues sur le circuit, un signal logique qui est à Vcc (5 volts) en dehors des instants d'écriture ou d'effacement et qui passe à zéro pendant ces instants. Un tel circuit-de commande a pour effet de rendre conducteur ou de bloquer le transistor qu'il commande selon la présente ou l'absence sur le substrat d'une tension exceptionnellement élevée due à l'effacement ou à ltécritureen mémoire. L'ensemble en série des deux transistors supplémentaires apporte un complément de courant indispensable lors des montées de potentiel du substrat ; cet ensemble est ijnbibe en temps normal. D'autres caractéristiques et avantages de l'invention apparattront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels. - la figure 1 déjà décrite est un exemple classique d'étage d'entrée inverseur ; - la figure 2 déjà décrite représente la structure de cet inverseur dans le circuit intégré vu en coupe - la figure 3 deà décrite représente des courbes de conduction du transistor T1 dès figures 1 et 2 - la figure 4 et la figure 5 représentent des schémas de circuit selon l'invention. On prendra l'exemple d'un substrat de type N dans lequel sont formés des transitors à canal P, avec des caissons de type P dans lesquels sont formes des transistors à canal N, comme pour les figures 1 à 3. Il est bien entendu que les types de conductivité peuvent être globalement tous inversés. Pour éviter le risque d'une insuffisance de courant de sortie de l'étage inverseur de la figure 1 lorsque la présence d'une tension élevée sur le substrat a augmente en valeur absolue la tension de seuil du transistor T1, ceci pour un état logique de sortie correspondant à une circulation de courant dans le transistor T1 et à un blocage relatif du transistor T2, on prévoit l'adjonction des transistors T3 et T4 de la figure 4. Les transistors T3 et T4 sont des transistors MOS à canal P, formés directement dans le substrat. Ils sont en série et l'ensemble en série ainsi constitué est connecté en parallèle entre source et drain du transistor T1, donc entre la tension d-'alimentation positive Vcc (environ 5 volts) et la sortie de l'étage inverseur (point de jonction des transistors T1 et T2 qui forment également un ensemble en série). La grille du transistor T3 est reliée aux grilles des transistors T1 et T2 de manière que le transistor T3 tende à etre rendu conducteur en meme temps que le transistor Ti. Mais la grille du transistor T4 est commandée par un signal de commande W issu d'un circuit 14-. Ce signal W est tel qu'il tende a rendre conducteur le transistor T4 lorsqu'une tension élevée est présente sur le substrat ; par exemple, le signal est à O volt dans ce cas. Au contraire il bloque le transistor T4 lorsque la tension sur le substrat est normale ; par exemple le signal W est à 5 volts dans le cas normal. On prévoit ici que le circuit 14 engendre un signal logique W de O ou 5 volts en fonction dtune condition d'écriture ou d'effacement R/W apparaissant dans le circuit intégré ou a une entrée de celui-ci. La tension d'entrée de l'étage inverseur sur les grilles des transistors T1 et T2, est appelée Ve ; la tension de sortie est Vs. Lorsque Ve est à un niveau haut, le transistor T2 conduit et le transistor T1 est bloqué. Le transistor T2 conduit un courant normal et, du fait qu'il est dans un caisson de type P normalement mis à la masse, il n'est pas influencé par la présence sur le substrat d'une tension élevée dans un sens tendant à bloquer la jonction substrat-caisson. Lorsque Ve est à un niveau haut, le transistor T3 est d'ailleurs bloqué et l'ensemble en série T3, T4 n'apporte pas de courant à la sortie de l'étage. Au contraire, lorsque Ve est à un niveau bas, le transistor T2 est relativement bloqué et le transistor T1 est conducteur et conduit un courant normal si sa tension de seuil est normale. Dans ce cas ou le substrat est à une tension normale, le signal W est à un niveau haut, le transistor T4 est bloqué et la branche des transistors T3, T4 n'apporte pas de courant supplémentaire à la sortie. Mais,--Ve étant à un niveau bas, si le signal W est aussi a un niveau bas, c'est que le substrat est à un potentiel élevé qui modifie les conditions de fonctionnement du transistor T1 ; ce dernier ne conduit plus un courant suffisant. Cependant, les deux transistors T3 et T4 sont rendus conducteurs par les tensions Ve et W, et la branche T3, T4, dimensionnée convenablement par rapport aux transistors T1 et T2 en fonction de l'apport de courant nécessaire du fait de la perturbation engendrée, conduit vers la sortie le courant complémentaire nécessaire pour que la sortie de l'inverseur passe bien à un état logique haut. La figure 5 montre une variante de réalisation pratiquement identique à la figure 4 mais les commandes des transistors T3 et T4 sont inversés :T3 est commandé par le signal W et T4 par la tension d'entrée Ve. Le résultat est globalement le même, les transistors T3 et T4 devant etre tous deux conducteurs lorsque la fois W et Ve sont à un niveau bas. L'invention est applicable également dans le cas d'autres types d'étages d'entrée par exemple des portes ET, NAND, OU, NOR. REVENDICATIONS 1. Circuit intégre CMOS comportant au moins un étage logique à deux transistors complémentaires (T1, T2), le premier (T1) étant formé directement dans un substrat semiconducteur (10) et le deuxième (T2) dans un caisson (12) de type de conductivité opposé à celui du substrat, caractérisé en ce qu'il comporte, en parallèle entre source et drain du premier transistor (T1) un ensemble de deux transistors (T3, T4) en série, de meme type que le premier et également formés directement dans le substrat, la grille de l'un étant reliée à la grille du premier transistor et la grille de l'autre étant reliée à un circuit de commande (14) établissant un signal de commande W en fonction de la présence d'une tension exceptionnellement élevée entre le substrat et le reste du circuit. 2. Circuit selon la revendication 1, caractérisé par le fait que le circuit de commande (14) fournit deux niveaux logiques différents capables de rendre conducteur ou de bloquer le-tran- sistor qu'il commande selon la présence ou l'absence d'une tension anormalement élevée entre le substrat et le reste du circuit. 3. Circuit intégré selon l'une quelconque des revendications 1 et 2, caractérisé par le fait qu'il incorpore des fonctions logiques et des éléments de mémoire non volatile, et en ce que le circuit de commande (14) fournit un niveau logique correspondant à la mise en conduction du transistor qu'il commande lors de l'écriture ou l'effacement des éléments de mémoire non volatile.