FR 2540652 A1 19840810 FR 8318595 A 19831122 La présente invention concerne des ensembles de retenue de données et notamment des ensembles destins à mémoriser des données codées électriquement en l'absence d'énergie électrique transmise à l'ensemble de mémorisation. On connaît déjà la réalisation de microplaquettes de circuits intégrés comportant à la fois une mémoire à accès direct (RAM) et une mémoire passive programmable effasable électriquement (EEPROM). Des données permanentes peuvent être conservées dans la mémoire programmable et simultanément des données indépendantes peuvent être trouvées dans la mémoire à accès direct. Les données sont échangées entre la mémoire à accès direct et la mémoire passive programmable à l'aide de simples signaux de mémorisation et de rappel d'arrangement.En outre, le signal de mémorisation peut être créé au moment de la suppression d'alimentation du dispositif dans lequel la mémoire à accès direct et la mémoire programmable sont utilisées afin qu'une copie permanente de toutes les données de la mémoire à accès direct puisse être conservée dans-la mémoire passive programmable, sans que de l'énergie soit nécessaire lorsque le dispositif n'est plus alimenté. Il serait souhaitable d'utiliser un ensemble combiné à accès direct et à mémoire programmable effaçable électriquement avec un microprocesseur afin que le processeur ait un accès facile aux données contenues dans la mémoire à accès direct pendant les opérations normales et que la base de données soit conservée dans la mémoire passive programmable lorsque l'ensemble à mémoire ne reçoit plus d'énergie. Cependant, les fonctions du microprocesseur comprennent diverses opérations séquencées au cours du temps et un transfert de- données de la mémoire à accès direct à la mémoire passive programmable au cours d'une telle opération séquencée au cours du temps pourrait provoquer la présence d'une base de données incomplète, imprécise et dénaturée dans la mémoire passive programmable effaçable électriquement.Par exemple, si l'alimentation d'un circuit de données disparaît pendant que le microprocesseur exécute un programme d'inter ruption, le transfert des données de la mémoire à accès direct à la mémoire passive avant que le programme d'ihterrup- tion soit terminé peut provoquer la mémorisation d'une base de données sans signification dans la mémoire passive. En outre, il serait souhaitable que les registres du microprocesseur soient remis à zéro à la suite d'une panne initiale d'alimentation, mais une telle remise à zéro pendant que le processeur exécute un-programme d'interruption peut à nouveau provoquer la mémorisation d'une base de données imprécise dans la mémoire programmable. Un circuit électrique comprenant un processeur et un ensemble à mémoire qui déclenche le transfert des données de la mémoire à accès direct non permanente à une mémoire passive programmable effaçable électriquement et permanente et qui remet à zéro les registres du processeur au cours d'une séquence de disparition d'énergie transmise au circuit, tout en retardant le transfert des données de la mémoire à accès direct à la mémoire programmable et la remise à zéro des registres pendant que le processeur exécute un programme d'interruption, constitue un avantage considérable. Le problème ainsi décrit schématiquement est résolu en grande partie par mise en oeuvre du circuit de retenue de données selon la présente invention. Ainsi, le circuit de retenue de données selon l'invention comprend un processeur et une unité associée de mémoire qui transfère électriquement les données codées d'une mémoire à accès direct à une mémoire passive programmable effaçable électriquement lorsque le circuit n'est plus alimenté, mais qui retarde le transfert de la mémoire à accès direct à la mémoire programmable et retarde aussi le rétablissement du processeur lorsque celui est en cours d'exécution d'un programme d'interruption. Le circuit de retenue de données selon l'invention comprend de façon générale un processeur ayant une configuration de compteur permettant le comptage d'une série d'impulsions électriques et l'addition algébrique du nombre d'impulsions à un nombre déterminé antérieurement, une unité de mémoire de données destinée à conserver les résultats de la fonction de comptage du processeur, cette unité comprenant une mémoire à accès direct non permanente et une mémoire passive programmable effaçable électriquement de type permanent, un comparateur de tensions destiné à détecter le niveau de tension appliquée au circuit et à créer un signal de perte d'alimentation lorsque le niveau de tension tombe au-dessous d'une valeur prédéterminée, et un circuit électrique à porte destiné à transmettre le signal de perte d'alimentation à l'unité de mémoire uniquement lorsque le processeur n'exécute pas un programme d'interruption, si bien que les données contenues dans l'unité de mémoire ne sont transférées de la mémoire à accès direct à la mémoire programmable que lorsque le processeur n'exécute pas une fonction d'interruption. D'autres caractéristiques et avantages de l'in Invention ressortiront mieux de la description qui va suivre, faite en référence au dessin annexé sur lequel la figure unique est un diagramme synoptique d'un circuit de retenue de données selon llinveation. On se réfère au dessin qui représente un circuit 10 de retenue de données selon l'invention, sous forme d'un diagramme synoptique. Les trajets des signaux électriques correspondant à la circulation d'informations entre les modules fondamentaux sont représentés en traits pleins, représentant parfois plusieurs trajets parallèles multiples, les flèches indiquant le sens principal de circulation des signaux. Le circuit 10 de retenue de données comporte essentiellement un processeur 12, une unité 14 de mémoire, un circuit 16 de détection d'alimentation insuffisante, une porte 18 de transmission de signaux d'alimentation insuffisante, un circuit 20 d'excitation d'afficheur, et une unité d'affichage 22. Le processeur 12 peut etre avantageusement un microprocesseur à 8 bits du type 8748 fabriqué par INTEL Corporation.Le processeur 12 comporte une voie 24 destinée à recevoir l'énergie de fonctionnemente raccordée à une source d'énergie de tension régulée Vcc, une voie 26 de réception d'impulsions et une voie 28 de signe. La voie 26 de réception d'impulsions est raccordée, par une ligne 29, à une source d'impulsions électriques comme indiqué par la référence 30. La voie 28 de signe est raccordée par une ligne 32 à un commutateur 34 de commandé. Le processeur 12 comprend aussi plusieurs voies d'informations comprenant des voies de données 36, 38, 40, 42, 44, des voies d'adresses 46, 48, 50, et des voies de données-adresses 52, 54, 56, 58.Le processeur 12 comporte aussi une voie 60 de validation de rappel, une voie 62 de sélection de microplaquette, des voies 64, 66 de validation d'écriture, une voie 68 re présentative d'un programme d'interruption et une voie 70 de rétablissement. L'unité 14 de mémoire peut avantageusement être une mémoire à accès direct statique permanente du type X2210 64X4 fabriquée par XICOR Inc. L'unité 14 de mémoire comporte une partie 72 de commande, une partie 74 de mémoire à accès direct (RAM) et une partie 76 de mémoire passive programmable effaçable électriquement (EEpRON). L'unité 14 de mémoire comporte aussi un point 78 de connexion destiné à recevoir de l'énergie de fonctionnement et raccordé à la source d'énergie de tension régulée Vcc, un point 80 de connexion de validation de rappel raccordé à la voie 60 de rappel du processeur par une ligne 82, un point 84 de connexion de sélection de microplaquette raccordé à la voie 62 de sélection de microplaquette du processeur par une ligne 86, un point 88 de connexion de validation d'écriture connecté à la voie 64 de validation d'écriture du processeur par une ligne 90, et un point 92 de connexion de validation de mémoire Les points 94, 96, 98, 100 de connexion de données sont connectés aux voies 36, 38, 40, 42 de données du processeur par des lignes 102,- 104, 106, 108 respectivement. Des points 110, 112, 114, 116 de connexion d'adresses sont connectés aux voies 52, 54, 56, 58 d'adresses-données du processeur par des lignes 118, 120, 122, 124. Le circuit 16 de détection d'alimentation insuffisante comporte un comparateur 126 de tension qui peut être avantageusement un comparateur du type LM339 fabriqué par National Semi-Conductor Corporation. Le circuit de détection d'alimentation insuffisante comporte des résistances 128, 130, 132, 134 de division de tension, une résistance 136 de polarisation et une résistance 138 de réaction. Le point 140 du circuit commun aux résistances 130 et 136 est connecté à l'alimentation régulée en tension Vcc. La résistance 132 est connectée à une alimentation de tension non régulée V en un point 142 du circuit. Cette alimentation de tension V alimente aussi un régulateur de tension (non représenté) qui transmet l'énergie de fonctionnement à tension régulée Vcc au circuit 10. L'amplificateur opérationnel 126 a des points 144, 146 d'entrée et un point 148 de sortie. La porte 18 est une porte logique "ET" ayant une première entrée 150 connectée au point de sortie 148 du comparateur de tension par l'intermédiaire d'un circuit 152 d'inversion. La porte 18 peut être avantageusement du type SN74LS11 et le circuit 152 d'inversion peut être avantageusement du type SN74LS04, tous deux fabriqués par Texas Instruments, Inc. La porte 18 comporte aussi une seconde entrée 154 connectée à la voie 68 d'indication d'interruption du processeur par une ligne 156, et une sortie 158 couplée au point 92 de connexion de validation de mémoire de l'unité de mémoire et a la voie 70 de rétablissement du processeur par l'intermédiaire du circuit 160 d'inversion et de la ligne 162. Le circuit i60 d'inversion peut être avantageusement du type SN74LS04 fabriqué par Texas Instruments, Inc. Le circuit 20 d'excitation d'afficheur peut avantageusement être un ensemble universel d'excitation de diodes photoémis#sives à 8 chiffres du type ICM7218C fabriqué par Intersil Corporation. Ce circuit comporte des voies d'information 164, 166, 168, 170, 172, 174, 176 et 178 reliées par des lignes 118, 120, 122, 124 et 180 aux voies de donndées et d'adresses-données du processeur 44, 52, 54, 56, 58 et aux voies d'adresses du processeur 46, 48, 50 par des lignes 182, 184, 186. La voie 188 de validation d'écriture du circuit 20 est connectée à la voie 66 de validation d'écriture du processeur par une ligne 190. L'afficheur 22 comporte avantageusement six afficheurs à diodes photoémissives à sept batonnets. L'afficheur 22 est. relié au circuit 20 par une ligne commune 192 de sélection de diodes photoémissives, et par une ligne commune 194 de sélection de batonnets.On peut noter que l'ensemble universel d'excitation de diodes photoémissives ICM7218 comporte une mémoire incorporée afin que les six diodes photoémissives de l'afficheur 22 puissent présenter simultanément une information numérique. Lors du fonctionnement, le processeur 12 est programmé afin qu'il compte la série d'impulsions 30 reçue par la voie 26, et le nombre d'impulsions est ajouté algébriquement au nombre déterminé antérieurement et conservé dans l'unité 14 de mémoire afin que cette dernière et l'af fi- cheur 22 soit maintenus régulièrement à jour. Le nombre d'impulsions tiré du train 30 est traité soit comme quantité à ajouter soit comme quantité à soustraire selon la position du commutateur 34 et le signal correspondant transmis par le voie 28 de signe. Des données représentant le résultat-du fonctionnement du processeur sont transférées à l'unité 14 de mémoire par les lignes 102, 104, 106 et 108, et elles sont adressées dans l'unité de mémoire 14 par 1'intermédiaire des lignes 118, 120, 122 et 124.Simultanément, les données sont transférées au circuit 20 d'excitation d'afficheur et à l'afficheur 22 si bien que les résultats correspondant au nombre sont représentés visiblement. Les données sont transférées au circuit 20 d'excitation par les lignes 118, 1201 122, 124 et 180 et sont adressées par les lignes 182, 184, 186. On peut noter que l'information qui circule dans les lignes 118, 120, 122 et 124 doit être multiplexée entre l'unité 14 de mémoire et le circuit 20 d'excitation. L'information transférée entre le processeur 12 et l'unité 14 de mémoire et le circuit 20 d'excitation est sous la commande, de manière classique, d'une ligne 86 de sélection de microplaquette et de lignes 90 et 190 de validation d'écriture. Dans des conditions normales de fonctionnement, les données sont conservées dans la partie 74 de mémoire à accès direct de l'ensemble 14. Lorsque la tension de l'ali- mentation de tension non régulée tombe au-dessous d'un niveau prédéterminé, par rapport à la tension de l'alimentation de tension régulée Vcc à l'aide du comparateur 16 cependant, ce dernier crée un signal de sortie et le présente au point 148 du circuit. Ce signal d'alimentation insuffisante est supposé, à titre illustratif, être à un niveau logique zéro, et il est inversé à l'état un par le circuit 152 d'inversion afin qu'il parvienne à la première entrée 150 de la porte logique 118. Lorsque la seconde entrée 154 de cette porte 18 est aussi à l'état 1, un signal logique un apparaît à la sortie 158 de cette porte 18.Le circuit 160 d'inversion inverse cet état un en un état zéro, et le signal d'état zéro est transmis au point 92 de connexion de validation de mémoire de l'unité 14 -et-à la voie 70 de rétablissement du processeur 12 par l'intermédiaire de la ligne 162. La partie 172 de commande de l'unité 14 de mémoire est commandée par le signal de niveau logique zéro présenté au point 92 de connexion de validation de mémoire si bien que toute la base de données conservées dans la partie 74 de mémoire à accès direct est transférée à la partie 76 de mémoire passive programmable de l'unité de mémoire. Les données peuvent être conservées dans cette partie 76 de mémoire programmable de l'unité 14 de mémoire, en l'absence d'alimentation, d'une manière indéfinie. Il faut aussi se rappeler que le processeur est aussi utilisé par exemple pour l'exécution simultanée de fonctions en plus de celles qui sont directement reliées à l'invention et qui sont exécutées de manière classique par le processeur 12, sur une base commandée par des interruptions, d'une manière telle que les programmes préparés pour ces autres fonctions sont appelés de temps en temps à la suite de l#apparition des signaux correspondants d'interruption. La fonction de rétablissement du processeur 12 est mise en oeuvre lorsqu'un signal logique zéro est présenté à la voie 70 de rétablissement du microprocesseur 12. Etant donné le fonctionnement de la porte ET 18 comme décrit précédemment, un signal logique 0 n'est pas présenté à la voie 70 de rétablissement tant que la tension V de l'alimentation non régulée ne tombe pas au-dessous d'un niveau prédéterminé de tension, et que le microprocesseur n'exécute pas une fonction d'interruption. Plus précisément, un signal zéro n'est pas présenté à la voie 70 de rétablissement à moins que le comparateur 16 de tension indique la présence d'une tension insuffisante par présentation d'un signal logique un à la borne 150 de la porte 1 8w et que le processeur indique qu'il n'exécute pas un-programme d'interruption par présentation d'un signal de niveau logique 1 à la voie 68 d'indication d'un programme d'interruption, ce signal étant transmis à la seconde entrée de la porte 18 par la ligne 156. Un signal de. rappel de données est transmis au point 80. de connexion de validation de rappel de l'unité de mémoire. par le processeur 12 lorsque l'alimentation du circuit 10 est rétablie, et lorsque le processeur 12 a repris un état de fonctionnement permanent. Les données sont alors transférées de la partie de mémoire programmable 76 à la partie de mémoire à accès direct 74 de l'unité 14 de mémoire, les données pouvant être disponibles pour le processeur 12. REVENDICATIONS 1. Appareil destiné à exécuter une fonction de comptage et à conserver des données représentant les résultats du comptage, caractérisé en ce qu'il comprend un dispositif (12) de comptage d'une série d'impulsions électriques et d'addition algébrique du nombre d'impulsions à un nombre déterminé antérieurement, ce dispositif de comptage comprenant une voie destinée à recevoir de l'énergie de fonctionnement et à être couplée à une alimentation électrique, une voie de réception d'impulsions destinée à être reliée à une source d'impulsions à compter, une voie de signe destinée à être couplée à une source de commandes destinée à déterminer si le nombre d'impulsions représente une quantité à ajouter ou à soustraire, plusieurs voies d'information, et une voie d'indication destinée à la présentation d'un premier signal lorsque le dispositif de comptage est en cours d'exécution d'un programme d'interruption et à la présentation d'un second signal lorsque le dispositif de comptage n'exécute pas un programme d'interruption, un dispositif (14) dé mémorisation de données destiné à conserver des données représentant les résultats de la fonction de comptage et comprenant un dispositif (74) à mémoire non permanente, un dispositif (76) à mémoire permanente, un dispositif (72) de commande de la mémorisation des données dans les dispositifs à mémoire permanente et non permanente, plusieurs points de connexion d'information, un point de connexion destiné à recevoir l'énergie de fonctionnement et être couplé à l'alimentation, et un point de connexion de validation destiné à recevoir un signal de validation lui-même destiné à commander le transfert des données entre la mémoire non permanente et la mémoire permanente, un dispositif destiné à coupler les voies d'information et les points de connexion d'information lors du fonctionnement, un dispositif (126) destiné à détecter le niveau d'énergie électrique de fonctionnement disponible pour l'ap pareil et provenant de l'alimentation et comprenant un dispositif générateur d'un premier signal de sortie lorsque le niveau d'alimentation est supérieur à une valeur prédéterminée et un second signal de sortie lorsque le niveau d'alimentation est inférieur à cette valeur prédéterminée, et un point de circuit auquel les signaux de sortie sont présentés alternativement, un circuit porte (18) ayant une première borne couplée audit point de circuit du dispositif de détection, une seconde borne couplée à la voie d'indication et une troisième borne couplée au point de connexion de validation, le circuit porte (18) étant commandé par le premier et le second signal et par le premier et le second si gal de sortie et étant destiné à former le signal de validation et à le présenter à la troisième borne et ainsi à la voie de validation seulement lorsque le second signal de sortie est présenté à la première borne et le second signal de sortie est présenté à la seconde borne. si bien que le dispositif de commande (72) est validé et permet le transfert des données du dispositif (74) à mémoire non permanente au dispositif (72) à mémoire permanente lorsque le niveau d'alimentation tombe au-dessous de la valeur prédéterminée et lorsque le dispositif de comptage n'exécute pas un programme d'interruptin. 2. Appareil selon la revendication 1, caractérisé en ce que le dispositif de comptage (12) comporte une voie de rétablissement du dispositif de comptage lorsqu'un signal convenable de commande est appliqué à la voie de rétablissement, et l'appareil comporte un dispositif destiné à relier la troisième borne à la voie de rétablissement, Si bien que le signal de validation est aussi ap plaqué à la voie de rétablissement et rétablit le dispositif de comptage lorsque le niveau d'alimentation tombe audessous de la valeur prédéterminée et lorsque le dispositif de comptage n'exécute pas un programme d'interruption. 3. Appareil selon la revendication 1, caractérisé en ce que le dispositif de comptage (12) comporte une seconde voie d'indication destinée à la présentation d'un troi sième signal lorsque le dispositif de comptage atteint un état de régime permanent après que l'alimentation a transmis de l'énergie à l'appareil, le dispositif (14) de mémorisation de données comprenant un second point de connexion de validation couplé au second canal d'indication et destiné à recevoir le troisième signal, le dispositif de commande (72) étant commandé par le troisième signal et assurant alors le transfert des données du dispositif (76) à mémoire permanente au dispositif (74) à mémoire non permanente Si bien que les données sont transférées de cette manière lorsque le dispositif de comptage atteint un état de régime permanent. 4. Appareil selon la revendication 1, caractérisé en ce que le dispositif (14) de mémorisation de données comporte un circuit intégré de mémoire statique à accès direct de type permanent. 5. Appareil selon la revendication 1, caractérisé en ce que le dispositif de détection (126) comprend un comparateur de-tension. 6. Appareil selon la revendication 1, caractérisé en ce qu'il comporte en outre un dispositif (22) couplé au dispositif de comptage afin qu'il,affiche visiblement les données.