FR 2535556 A1 19840504 FR 8317152 A 19831027 La présente invention se réfère a un système de transmission qui prévoit l'envoi, sur un unique support physique en fibre optique, d'un flux de données principal, codifié selon des codes de lignes du type 1B/2B, ainsi qu'un ou plusieurs flux de données secondaires. Dans les systèmes de transmission, qu'ils soient sur porteur physique ou sur porteur Hertzien, il est demandé l'envoi au terminal lointain d'un flux de données principal ainsi que d'un flux de données secondaire ou de service, présentant des capacités inférieures a celles du flux principal. Le aux de données secondaire est en effet constitué par des données et par de la phonie dont la transmission est demandée pour permettre la gestion du système. Le flux de données secondaire est pourtant obtenu en multipliant le contenu d'un ou plusieurs canaux donnés, a travers lesquels sont envoyées des informations sur l'état de la ligne (p.e.taux d'erreur des régé nérateurs, présence d'alertes éventuelles, etc.) et le contenu dSun ou plusieurs canaux téléphoniques, à travers lesquels est possible l'entretien par le personnel mis a la tete de la gestion de la ligne. On connaît des solutions avec lesquelles il est possible de réaliser la transmission sur un support unique en fibre optique d"nn flux de données secondaire et d'un flux de données principal. Une première solution connue prévoit l'utilisation de la technique de la "bit insertion" qui permet de réaliser la multiplication du flux secondaire et du flux principal avec une augmentation conséquente de la vélocitéde chiffre du système. Par conséquent elle exige la présence d'appareils de multiplication et démultiplication pour l'accumulation et l'extraction des divers flux de données, dont l'encombrement et le coût augmentent sensiblement celui des terminals et des répétiteurs de ligne. Une deuxième solution est applicable lorsque le flux des données principal est codifié selon des codes de lignes du type IB/2B. Un tel type de codes prévoit la transmission de trois valeurs possibles du code d'origine et à travers deux bits. Considérant que d'habitude la transmission de trois valeurs possibles du code d'origine est demandée et que, travers deux bits, il est possible d'obtenir quatre configurations binaires, il s'ensuit que l'une de ces configurationsn'estpas utilisée par le code de ligne et par conséquent peut être utilisée pour la transmission des bits du flux de données secondaire. Cette deuxième solution prévoit la substitution de la configuration normalement utilisée pour la codification des bits "zéro" du code d'origine avec ladite configuration non utilisée -du code de ligne chaque fois qu'est demandée la transmission d'un bit "un" du flux de données secondaire. Afin de mieux comprendre la signification de tout ce qui a été traité auparavant, on considère comme exemple un terminal de ligne qui utilise comme code d'origine le code HDB3 et comme code de ligne le code HDB3/CMI. Le code HDB3/CMI prévoit la transmission de signaux exprimés encode HDB3 selon les règles suivantes - les bits "+1" du code H.DB3 sont transmis comme "1-1" - les bits "-1" du code HDB3 sont transmis comme "0-0" - les bits "O" du code HDB3 sont transmis comme "0-1" On peut remarquer que la configuration "l-O"n'estjamais utilisée par le code HDB3/CMI ainsi qu'elle peut être exploitée par la transmission du flux de données secondaire. Ladite deuxième solution prévoit que lorsque dans le flux de données secondaire est demandée la transmission d'un bit qui présente la valeur logique "un", le premier bit "zéro" du flux de données principal, ainsi que le front de montée du bit "un" du flux secondaire, ne sont pas transmis avec la configuration "0-1" normalement prévue; en ~flet une violation est introduite car ledit bit "zero" est transmis a travers ladite configuration non utilisée "1-O". Dans la section réceptrice du système de transmission, la reconstruction du flux de données secondaire est effectuée sur la base des relevés de la configuration non utilisée "1-O". Cette deuxième solution présente l'inconvénient que, dans des conditions particulières, la section émettrice du système émet une longue séquence de bits qui présentent la valeur logique "un" et par conséquent la possibilité d'émettre le flux de données secondaire est freinée. De telles conditions particulières se manifestent par exemple lorsqu'est transmis le signal AIS (Alarm Inibition Signal) a la suite du relèvement de conditions anormales, telles que la présence de pannes dans l'appareil de multiplication de hiérarchie supérieure, absence du signal en entré, etc. Le signal AIS est constitué par une séquence de bits "un" et consdquemment pendant tout le temps que dans la ligne est envoyée cette séquence, la possibilité est freinée de transmettre les bits du flux de données secondaire a cause de~l'absence de bit "zéro" pour introduire ladite violation. Le but de la préente- invention est la réalisation d'un système de transmission apte a consentir l'envoi du flux de données principal et du flux de données secondaire a travers une fibre optique sans accroire la vitesse de chiffre et apte aussi a garantir la transmission du flux de données secondaire même en présence des conditions sùrmentionnées (par exemple en présence de la transmission du signal AIS) Le système de transmission sur la base de la pressente invèn- tion prévoit lui-aussi l'utilisation de la configuration "1-0" non utilisée par le code de ligne pour transmettre le bit "un" du flux de données secondaire en introduisant ure violation dans la qQdification des bits du flux de données principal/ En particulier l'inyention prévoit l'introduction de la violation dans la codification des bits "un" du code d'origine au lieu que dans la codification des bits "zéro" comme prévu par cette deuxième solution connue En considErant que les bits "un" du code d'origine peu vent présenter soit le niveau "+1" w soit le niveau "-1", l'inven- tion prévoit une première et une deuxième formes de réalisation aptes a consentir la transmission du flux de données secondaire en introduisant une violation respectivement sur le niveau "+1" ou bien sur le niveau "-1" du code d'origine. Une forme ultérieure de réalisation de l'invention permet la transmission contemporaine de deux flux secondaires de données séparés, dont l'un est transmis en introduisant lesdites violations sur le bit "+1", tandis que l'autre est transmis en introduisant lesdites violations sur le bit "-1" du code d'origine. Les deux flux secondaires de données peuvent être soit prévus soit destinés a deux stations diverses. La disposition de circuit selon l'invention obvie à l'inconvénient exposé ci-dessus avec référence a ladite deuxième solution, car si le code d'origine est de type HDB3, on a la certitude qu'en n'importe quelle condition il est possible de transmettre un flux de données secondaire qui présente une vitesse de chiffre égale a 1/8 de la vitesse de chiffre du flux principal. Le code HDB3 est en effet apte à consentir un maximum de trois bits "zéro" conséquents, si la séquence de bits "zéro" a transmettre est de longueur supérieure a celle maintenant traitée, les appareils de codifications introduisent des modifications de niveau en transmettant des bits "un" en substitution de quelques bits "zéro". Sur la base de ce qui a été décrit, il devient évident qu'en opérant une violation dans la codification des bits "un" du flux principal, il est possible de transmettre dans n'importe quelle circonstance un flux secondaire de données présentant la vitesse de chiffre surmentionnée, que la violation soit introduite sur les bits "+1" soit sur les bits "-1". Si le codé d'origine est du type AMI, la garantie de l'envoi en ligne d'un flux de données secondaire présentant une vitesse de chiffre fonction de celle mise en évidence ne subsiste pas. D'autre part on doit tenir compte que les moyens de transmission digitales fonctionnent correctement si le signal envoyé sur la ligne présente un pourcentage moyen de bits "un" non inférieur a un bit "un" au moins chaque-dix bits "zéro". Pour cette raison, le signal transmis sur la ligne présente de lui-même une bonne densité de bits "un" qu-lque soit le type de code utilisé. En considérant le fait qu'il résulte en tous cas la garantie de la présence en ligne d'un bon pourcentage de bits "un" tandis qu'une telle garantie ne subsiste pas pour les bits "zéro", il résulte que le système de transmission a la base de la présente invention présente des avantages évidents par rapport ladite deuxième solutio-n connue. L'objet de la présente invention est donc un système de transmission qui prévoit l'envoi sur un unique support physique en fibre optique d'un flux de données secondaire en même temps qu'un flux de données principal codifié selon les codes de ligne du type 1B/2B. La station émettrice du système comprend une unité din- sertion qui prévoit la présence en combinaison des éléments caractéristiques suivants - premiers moyens aptes a convertir le flux de données principal, du code d'origine dans le code de ligne; - deuxièmes moyens aptes a émettre en sortie une impulsion en réponse a la présence d'un bit "un" dans le flux de données secondaire; troisièmes moyens aptes a substituer la configuration utilisée par les premiers moyens pour la codification du bit "un" d'une polarité prédéterminée, avec la configuration non utilisée par le code de ligne lorsqu'est présente une impulsion en sor tie dans les- deuxièmes moyens. La station réceptrice du système de transmission comprend une unité d'extraction qui prévoit la présence en combinaison des éléments caractéristiques suivants - quatrièmes moyens aptes 5 retarder d'une entité égale au temps de bit du code de ligne le flux de données reçu et aptes aussi a le convertir du code de ligne au code d'origine; - cinquièmes moyens aptes a émettre en sortie une impulsion en réponse a chaque relèvement de ladite configuration binaire non utilisée par le code de ligne, dans le flux de données reçu par les quatrièmes moyens;; - sixièmes moyens aptes a reconstruire le flux de données se secondaire sur la base des impulsions disponibles a la sortie des cinquièmes moyens. En considérant le fait que les bits "un" du code d'origine peuvent présenter un niveau "+1" ou bien "-1", il arrive que la substitution peut être effectuée sur les bits présentant à l'un ou l'autre niveau (ou en les deux niveaux) en atteignant les avantages surnommés. Des caractéristiques ultérieures de l'invention résulteront de la description qui suit relative à un exemple non limitatif de réalisation et accompagné des figures jointes où la figure 1 montre la structure d'un système de transmission sur support physique en fibre optique utilisant le principe a la base de la présente invention. La figure 2 montre en détail une première forme de réalisation de l'unité d'insertion UI de la figure 1, apte a introduire des violations dans la codification des bits "+1" du code d'origine. La figure 3 montre des formes d'onde relatives à la figure 2. La figure 4 montre en détail une première forme de réalisation de l'unité d'extraction UE de figure 1, apte être utilisée en combinaison avec l'unité d'insertion de la figure 2. Les figures 5 et 6 montrent des formes d'onde relatives a la figure 4. La figure 7 montre une deuxième forme de réalisation de l'unité d'insertion UI de la figure 1, apte a introduire des violations dans la codification des bits "-11' du code d'origine. La figure 8 montre des formes d'onde relatives à la figure 7. La figure 9 montre en détail une deuxième forme de réalisation de l'unité d'extraction UE de la figure 1, apte a être utilisée en combinaison avec l'unité d'insertion UI de la figure 7. Les figures 10 et 11 montrent des formes d'onde relatives a la figure 9. La figure 12 montre une forme ultérieure de réalisation de l'unité d'insertion UI de la figure 1, apte a introduire des violations soit dans'la codification des bits "+1" que dans la codification des bits "-1" du code d'origine. La figure 13 montre une forme ultérieure de réalisation de l'unité d'extraction UE de Ya figure 1, apte a être utilisée en combinaison avec l'unité UI de la figure 12. La figure 14 montre des formes d'onde relatives à la figure 13. Dans la figure 1 est illustré un système de transmission sur un support physique en fibre optique FO qui relie une station émettrice ST et une station réceptrice SR; la fibre optique FO est divisée en segments au bout de chacun desquels est installée une station de régénération RG1. La station émettrice ST prévoit la présence d'une multi plicité de sources de données SP lesquelles envoyent le même nombre de flux de données à un appareil de multiplication MX-. Cette unité s'occupe d'effectuer une opération d'accumulation ainsi qu'à effectuer une opération de conversion au code binaire dans ledit code HDB3. A la sortie de l'unité MX correspond pourtant le flux de données principal codifié dans le code HDB3 qui arrive en entrée a une unité d'insertion Ul. La station ST prévoit en plus la présence d'une- source de données secondaires SS a la sortie de laquelle correspond un flux de données secondaire comprenant par exemple soit la phonie , soit les données. Unité UI en l'absence de données du flux secondaire s'occupe de convertir le flux de données principal du code HDB3 en code HDB3/GMI et s'occupe aussi d'envoyer le flux de données ainsi converti à la station réceptrice par l'intermédiaire de la fibre optique FO. Comme- spécifié -auparavant le code HDB3/CMI prévoit la codification des bits "+un" et" -un" du code HDB3 par l'intermédiaire de la configuration "1-1" et respectivement "0-0" et ne prévoit pas l'utilisation de la configuration. "1-0". L'unité UI, en présence d'un bit "un" dans le flux secon daire, s'occupe d'effectuer une substitution -de la configuration 1-1, Si elle est réalisée sur la base d'une première forme de réalisation, ou bien de la configuration 6-0, si elle est réali sée sur la base d'une deuxième forme de réalisation, avec la configuration "1-O" comme mieux spécifié par la suite én relation aux figures 2 et 7. Dans la figure 12 est illustrée par contre une unité d'insertion Ul apte à effectuer ladite substitution soit sur la confi guration "1-1" soit sur la configuration "0-0". Le bit "zéro" du flux secondaire n'est pas transmis, mais il est extrait en réception de l'absence de la configuration "1-O" dans le temps de bit correspondant. La station réceptrice SR prévoit la présence d'une unité d'extraction UE laquelleest apte à transformer le flux de données qu'elle reçoit en entrée du code HDB3/CMI au code HDB3 et elle est aussi apte à reconstruire le flux de données secondaire sur la base des relevés de ladite configuration "1-O". Le flux de données secondaire est envoyé à un récepteur RS,tandis que le flux de données principal est envoyé à un démultiplicateur DM qui extrait les flux prévus et les envoie à des récepteurs RP après avoir effectué une opération de conversion du code HDB3 au code binaire. Dans la figure 2 est illustrée en détail une première forme de réalisation de l'unité UI de figure 1 réalisée selon l'invention, laquelle prévoit la présence des éléments caractéristiques suivants - premiers moyens M1 aptes à transformer le code HDB3 dans le code HDB3/CMI; - deuxièmes moyens M2 aptes à emettre en sortie une impulsion en réponse à la présence d'un bit "un" dans le flux de données se condaire; - troisièmes moyens M3 aptes à substituer la configuration "1-1" utilisée par les premiers moyens M1 pour la codification des bits "+1" du code HDB3 avec la configuration "1-0" non utili sée par le code CMI, lorsqu 'une impulsion en sortie est pré sente aux deuxièmes moyens M2. En se référant toujours à la figure 2 on peut observer que les premiers moyens M1 prévoient la présence d'un transformateur TR1 dont l'enroulement primaire présente un terminal auquel est appliqué le flux principal de données, codifié selon le code HDB3 et illustré dans le diagramme la de la figure 3a, et présente aussi l'autre terminal avec prise de terre. L'enroulement secondaire de l'unité TR1 est muni d'une prise centrale avec prise de terre et présente aussi les terminaux 2a et 3a connectés à un circuit respectif bistable du type-D indiqués avec DF1 et DF2. Sur ces terminaux sont marqués les signaux illustrés dans leur diagrammes respectif s de la figure 3 où on n'a pas reporté les impulsions négatives, car les circuits bistables DF1 et DF2 interprètent les niveaux negatifs comme niveau logique "zéro". Le signal en code HDB3 illustré dans le diagramme la parvient en outre a une unité d'extraction UE1 des impulsions de temporisation, à la sortie desquelles correspond le signal CK représenté dans le diagramme 4a. Ce dernier est appliqué en entrée à un circuit de retard CR1 qui rend disponible le signal CKt1 illustré dans le diagramme 5a. Les unités DF1 et DF2 reçoivent à l'entrée detemporisa- tion la séquence d'impulsion CKt1 a travers un circuit invertisseur IN1 a la sortie duquel correspond le signal illustré dans le diagramme 6a. L'unité DF1 rend disponible le signal représenté dans le diagramme 7a tandis que l'unité DF2 rend disponible à la sortie droite le signal représenté dans le diagramme 8a et à la sortie inversée le signal représenté dans le diagramme 9a. A cette dernière sortie est connectée une unité de produit logique Aiqui reçoit à sa deuxième entrée la séquence d'impulsion CKtl et rend disponible en sortie la séquence d'impulsion illustrée dans le diagramme lova. La sortie de l'unité DF1 et la sortie de l'unité A1 sont envoyés en entrée a une unité de OR logique 1 , la sortie de laquelle correspond le flux principal de données codifié-en code HDB3/CMI comme illustré dans le diagramme lla. Dans le diagramme 12a est illustrée par contre une impulsion exprimant un bit "un" du flux secondaire de données qui parvient en entrée à un circuit bistable du type DDF3 faisant partie des moyens M2. Cette dernière unité reçoit a l'entrée de temporisation la séquence d'impulsions CK et rend disponible en sortie l'impulsion illustrée dans le diagramme 13a. A la sortie de l'unité DF3 est connecte un circuit déri- vateur DR1 apte à rendre disponible en sortie une impulsion en correspondance de chaque front de montée des impulsions qui re çoit en entrée comme illustré dans le diagramme 14a. L'impulsion fournie par l'unité DR1 détermine la commutation dans 11 état ON d'un circuit bistable du type set-reset SR1 à la sortie duquel correspond l'impulsion illustrée dans le dia grane 15a. La sortie de unité SRl devient pourtant active lors qu'est demandée la tranamission d'un bit "un" dans le flux de données secondaire (voir diagramme 12a) et la transmission de cette impulsion sera effectuée quand dans le flux principal de données est présente la configuration "1-1". Dans le diagramme lla cette configuration a été marquée d'une ligne pointillée. L'impulsion en sortie a l'unité SR1 parvient en entrée à une unité A2 de produit logique du type NAND laquelle reçoit sur une deuxième entrée les impulsions positives du flux principal des données disponibles à la sortie 7a de l'unité DF1 et à une deuxième sortie la séquence d'impulsions de temporisation disponibles à la sortie de l'unité CR1. L'unité A2 rend disponible l'impulsion illustrée dans le diagramme 16a qui parvient en entrée à une deuxième unité de dérivation DR2 apte a rendre disponible en sortie une impulsion en correspondance de chaque front de montée sur le signal appliqué à son entrée comme illustré dans le diagramme 17a. La sortie de l'unité DR2 détermine la commutation dans l'état OFF de l'unité SR1 car la transmission du bit "un" du flux secondaire a été positive. La sortie de l'unité A2 est envoyée en entrée à une troisième unité de produit logique A3 qui reçoit a.. sa deuxième entrée le flux principal de données disponible à la sortie de l'unité 01. L'unité A3 a la fonction d'introduire une violation dans la configuration présentée par le flux principal de données lorsqu'on enregistre la désactivation de la sortie de l'unité A2 comme illustré dans le diagramme 18a : sur ce diagramme a été en effet marqué d'une ligne pointillée la violation précédente. En effet la configuration "1-1" marquée par la ligne pointillée dans le diagramme lla a été altérée dans le diagramme 18a avec la configuration "1-0" en réponse a la présence d'un bit "un" dans le flux secondaire de données (diagramme 12a). La séquence d'impulsions illustrée dans le diagramme 18a est pourtant relative a la transmission simultanée, dans l'intervalve de temps marqué par la ligne pointillée, d'un bit "un" du flux principal et d'un bit "un" du flux secondaire. La figure 4 montre en détail l'unité d'extraction UE de la figure 1, réalisée selon l'invention, laquelle prévoit la présence en combinaison des éléments caractéristiques suivants: - quatrièmes moyens M4 aptes a retarder d'une entité égale au temps d'un bit du code HDB3/CLI le flux de données reçu et aptes aussi à le convertir dn code HDB3/CMI en code HDB3; - cinquièmes moyens M5 aptes à émettre en sortie une impulsion en réponse à chaque- 'relèvemènt de ladite configuration binaire "1-O" non utilisée par le code HDB3/CMI; - sixièmes moyens M6 aptes à reconstruire le flux de données se-. condaire sur-la base des impulsions disponibles a la sortie des cinquièmes moyens M5. Tout en se référant.à la figure 4 on peut-observer que les quatrièmes moyens M4 prévoient la présence d'un circuit d'echan- tillonnage CC apte a recevoir le flux de données présent sur la ligne codifié en code HDB3/CMI. Dans le diagramme lb de la figure 5 on suppose qu'à l'unité CC parvient un flux de données présentant la valeur logique spé- cifiée. Dans le diagramme 2b est illustré le flux de données qui a été converti dans la station émettrice ST, du code HDB3 dans le code HDB3/CMI, avec la ligne pointillée a été marquée la configu- ration où on a opéré la violation pour consentir la transmission d'un bit "un" dans le flux secondaire de données. Le diagramme 3b montre au contraire le signal disponible a la sortienulle de l'unité CC. Cette dernière unité effectue l'échantillonnage sur la base d'une séquence-d'impulsions CK1 illustrée dans le diagramme 5b qui est disponible a la sortie d'une unité de dérivation DR3 fournie aussi avec des moyens aptes à redresser les impulsions négatives. L'unité DR3 reçoit en entrée la séquence d'impulsions CKp (illustrés dans le diagramme 4b) disponibles à la sortie d'une unité UE2 d!mxtraction des impulsions de temporisation du flux principal de données. A la sortie de l'unité CC est connecté un registre a fluage RS apte a retarder d'une entité égale a la période du signal HDB3/CMI les données d'entrée comme illustré dans le diagramme 6b et 7b. Les impulsions présentes a la sortie droite des unités CC et RS parviennent en entrée à une unité de produit logi- que Ad qui rend disponible en sortie les impulsions représentées dans le diagramme 8b Les impulsions présentes à la sortie inversée des unités CC et RS parviennent au contraire en entrée a une unité de produit logique A5 qui rend disponible en sortie le signal représenté dans le diagramme 9b. La sortie de l'unité A4 est connectée à la première entrée avec une unité de OR logique O2 qui reçoit à la deuxième entrée l'impulsion qui correspond à la sortie des cinquièmes moyens M5 illustrée dans le diagramme 17b. A la sortie de l'unité 02 correspondent les impulsions illustrées dans le diagramme 10b qui parviennent à 11 entrée des données d'un circuit bistable du type D DF4. Cette dernière unité reçoit à l'entrée de temporisation une séquence d'impulsions CK A la sortie de l'unité DF4 correspond le signal repré senté dans le diagramme 12b. La sortie de l'unité 5 parvient à l'entrée des données d'un circuit bistable du type D DF5 qui reçoit elle aussi à l'entrée de temporisation la séquence d'impulsions CKt1 et rend disponibles les impulsions illustrées dans le diagramme 13b. Les sorties des unités DF4 et DF5 parviennent en entrée au même nombre d'unités de produit logique A6 et A7 qui reçoivent a la deuxième entrée la séquence d'impulsions CKp illustrée dans le diagramme 4b et émettent les séquences d'impulsions représentées dans les diagrammes 14b et 15b. A la sortie des unités A6 et A7- est-connectée une unité fonctionnelle comprenant un couple de transistors et en plus un transformateur TR2 sur l'enroulement secondaire duquel est-disponible le flux de données principal en code HDB3, comme illustré dans le diagramme 16b. Ainsi que l'on peut observer les niveaux présents sur le signal 16b coïncident avec ia valeur des impulsions spécifiées dans le diagramme lb. La sortie inversée de l'unité CC et la sortie droite de l'unité RS parviennent aussi en entrée à une unité,de produit logique A8 et qui fait partie desdits cinquièmes moyens M5, qui re çoit en entrée aussi la séquence d'impulsions CKp à travers un circuit inverseur IN2. A la sortie de l'unité AS correspond l'impulsion- illus trée dans le diagramme 17b laquelle est indicatrice du fait que dans le flux de données reçu est présent un bit "un" du flux secondaire comme mieux illustré par la suite. La reconstruction du flux de données secondaire est en effet effectuée à travers lesdits sixièmes moyens M6 sur la base d'impulsions illustrées dans le diagramme 17b, fournies par lesdits cinquièmes moyens M5. Le fonctionnement des sixièmes moyens M6 est illustré a l'aide des formes d'onde de la figure 6 qui-montrent les impulsions du flux secondaire de données sur la base de lthypothèse qu'une impulsion du flux secondaire est transmise chaque vingt impulsions du flux principal. Dans le diagramme lc sont identifiés une pluralité d'intervalles temporels, ayant une durée égale au temps de bit du flux de données secondaire, et on suppose que ce flux présente la configuration ici représentée Dans le diagramme 2c est illustrée la séquence d'impulsions fournie par les cinquièmes moyens M5r sé quence qui répète a échelle réduite celle illustrée dans le diagramme 17b. Dans le diagramme 2c on suppose que le premier bit "un" soit transmis au cours de la première moitié du temps de bit, que le deuxième bit "un" soit transmis au début du temps de bit et que le troisième bit "un" soit transmis dans -la deuxième moitié du temps de bit. La séquence 2 parvient à l'entrée à un circuit bistable du temps set-reset SR2 ainsi qu'en entrée à une unité UE3 d'extraction des impulsions CK5 du flux secondaire qui rend disponible en sortie la séquence illustrée dans le diagramme 3c. L'unité SR2 reçoit à l'entrée de mise à zéro ladite sé- quence 3c et rend disponible en sortie la séquence d'impulsions représentée dans le diagramme 4c. Cette dernière séquence parvient à l'entrée des données d'un circuit bistabe du type D DF6 qui re çoit a l'entrée de temporisation la séquence 3c et rend disponible en sorte le flux secondaire reconstitué comme illustré dans le diagramme 5c où les niveaux logiques îa représentés expriment la configuration spécifiée dans le diagramme lc On va maintenant décri+e une deuxième forme de réalisation du système de transmission réalisé selon l'invention; cette deu- xième forme de réalisation prévoit en effet la transmission des bits 1,un" du flux secondaire en Antroduisant des violations dans la configuration utilisée pour la codification des bits "-1" du flux principal. Les bits "-1" du code HDB3 sont en effet normalement codifiés dans le code HDB3/CMI par la configuration "O-O". Cette deuxième forme de réalisation de l'invention prévoit une violation dans la codification chaque fois que la transmission d'un bit "un" du flux de données secondaire a été demandée auparavant.. En effet, en présence de la condition maintenant spécifiée, les bits "-1" du flux principal sont codifiés avec la configuration "1-O" au lieu qu'avec la configuration "O-O". Ainsi il est possible de reconstituer dans la station réceptrice le flux de données secondaire sur la base du relèvement des violations précédentes. Dans la figure 7 est montrée en détail l'unité d'insertion UI, prévue dans la station émettrice ST apte a introduire des violations dans la codification des bits "-1" du flux principal lorsque la transmission d'un bit "un" du flux secondaire est demandée. Comme on peut observer quelques-unes des unités présentes sous une telle forme de réalisation de l'unité d'insertion remplissent une fonction tout-a-fait analogue à celle des unités présentes dans la première forme de réalisation illustrée dans la figure 2 et par conséquent ces unités ont été marquées en utilisant les mêmes symboles. Dans la figure 8 on a illustré des formes d'onde relatives à cette deuxième forme de réalisation de l'unité d'insertion et, à cause de ladite corncidence partielle des circuits, les formes d'onde illustrées du diagramme ld au diagramme 15d coïncident avec les formes d'onde correspondantes de'la figure 3. Cette deuxième forme de réalisation diffère de la-pre- mière en ce qui concerne l'unité A2, dans la figure 7 indiquée avec A9, car dans la première forme elle reçoit en entrée la sortie du premier circuit bistable DF1 tandis que dans la deuxième forme elle reçoit en entrée la sortie du deuxième circuit bistable DF2* A la sortie de l'unité DF1 correspond en effet une impulsion en correspondance de chaque impulsion "+1" du signal HDB3, tandis qu'à la sortie de l'unité DF2 correspond une impulsion en correspondance de chaque impulsion "-1" du même signal. La deuxième forme de réalisation prévoit pourtant la connexion de ladite unité Ag a la sortie de unité DF2 et l'utilisation d'une unité de produit logique AND en substitution d'une unité NAND. A la sortie de l'unité A9, en présence d'un bit "un1' dans le flux secondaire de données correspond l'impulsion illustrée dans le diagramme 15d qui parvient en entrée à une unité de OR logique 93 apte à achever une fonction comparable à celle réalisée dans la figure 2 par l'unité A3. A la sortie de l'unité 03 correspond le flux de données illustré dans le diagramme 18d où par une ligne pointillée on a représenté l'impulsion qui exprime un bit "-1" du flux principal ainsi qu'un bit "un" du flux secondaire Un élément ultérieur de différence par rapport au schéma de la figure 2 est inhérent à l'unité DR2 qui, dans le schéma de la figure 7, rend disponible en sortie une impulsion en correspondance de chaque front négatif du signal qu'elle reçoit en entrée Dans la figure 9 est illustrée en détail la deuxième forme de réalisation de l'unit d'extraction UE de la figure 1 où la presque totalité des circuits ici illustrés réalisent une fonction comparable a celle des unités présentées dans la première forme de réalisation et par conséquent ont été marquées en employant les mêmes symboles. En particulier le seul élément de différentiation est constitué par l'unité Q2 qui, dans la figure 4, est connecté à la sortie de l'unité A4 tandis que, dans la figure 9, il est connecté à la sortie de l'unité A5. En effet cette unité a la fonction de reconstituer l'impulsion où on avait opéré la violation et la reconstitution est effectuée dans la figure 3 sur la branche lectri- que relative aux impulsions "+1" du code HDB3, tandis que dans la figure 9 la reconstitution est effectuée sur la branche électrique relative aux impulsions "-1" d'un tel code. Dans les figures 10 et ll sont illustrées des formes dlon- de relatives au- schéma de la figure 9 où, dans le diagramme lc, est illustrée lå succession de données parvenue à l'origine à l'unité d'insertion et qui a été convertie par une telle unitE-dans le code HDB3/CMI, comme illustré dans le diagramme 2e, et envoyée de la station émettrice à travers la fibre optique Foo Dans le diagramme 2e on a indiqué avec une ligne pointil lée l'impulsion où on a opéré ladite violation car, en absence d'un bit "un" dans le flux secondaire, elle aurait présenté la configura tion 0-0 tout en parvenant à l'unité d'extraction avec la configuration "1-O". En particulier l'unité d'extraction prévoit la présence d'un circuit d'échantillonnage CC à la sortie droite et nulle duquel correspondent les impulsions illustrées dans les diagrammes 2e et 3e. A la sortie du registre de fluage RS correspondent les impulsions représentées dans les diagrammes 6e et 7e et par conséquent à la sortie des unités A4 et A5 correspondent les impulsions illustrées dans les diagrammes 8e et 9e. On doit observer que dans le diagramme 9e est absente une impulsion due au fait que la configuration avec laquelle on a codifié un bit "-un" du flux principal de données a été altérée pour consentir la transmission d'un bit "un" du flux secondaire. L'unité 02 a la fonction d'ajouter une telle impulsion à la séquence émise par l'unité A5 comme illustré dans le diagramme 10e. Après avoir exécuté cette opération le fonctionnement des unités qui complètent la conversion du code HDB3/CMI en code HDB3 (voir diagramme 16e) coincide avec celle exposée en relation avec la figure 4 et par conséquent ne sera pas commentée dans les détails. De fanon analogue à ce qui a été dit en relation avec la figure 4 agissent aussi des moyens M6 dont les formes d'onde relatives sont illustrées à la figure -11. De tout cela il résulte que les deux formes de réalisation de la disposition du circuit selon l'invention permettent la transmission d'un flux secondaire de données même en présence des dites conditions de AIS en accord-avec le but énoncé, En plus la disposition de circuit selon l'invention permet la transmission simultanée de deux flux secondaires de données, Dans la figure 12 on suppose que les deux flux secondaires de données aient une origine dans la même station émettrice; toutefois leur introduction dans le flux principal peut être effectuée soit dans deux stations séparées ou dans deux unités de régénération RG séparées. Ainsi qu'on peut observer dans la figure 12, une unité UI apte à introduire deux flux secondaires de données dans un flux principal est obtenue par l'intermédiaire de l'association des unités illustrées dans les figures 2 et 7.. Aux moyens M1 sont en effet associés les moyens M2 et M2' Aux moyens M2 arrive un premier flux secondaire de données A qui est associé aux flux principal en introduisant des violations dans la codification des bits "+un" du code d'origine par l'intermédiaire des unités A2 et A3, Aux moyens M2, arrive au contraire un deuxième flux secondaire de données B, qui s'associe au flux principal en introduire sant des violations dans la codification des bits "-1" du code d'origine par l'intermédiaire des unités Ag et 03 A la sortie de l'unité 03 correspond pourtant le flux principal de données en code HDB3/CMI contenant des violations soit dans la codification des bits "+un" que dans la codification des bits "-un" relatives aux flux secondaires A et B respectivement. Dans la figure 13 est illustrée en détail une unité d'extraction UE apte a reconstruire le flux principal de données et à extraire le premier et le deuxieme flux secondaire de données A et B. L'unité dtextraction illustrée prévoit la présence de toutes les unités décrites auparavant en se référant aux figures 4 et 9 et prévoit aussi la présence de moyens M7 dont la fonction est celle de séparer les trois flux de données et dont le fonctionnement est maintenant illustré avec l'aide des formes d'onde de la figure 14. Dans le diagramme lg on suppose qu'à l'unité CC de la figure 13 parvienne un flux de donnees présentant la valeur logique spécifiée. Dans le diagramme 2g est illustr le flux de données qui a été converti dans la station émettrice ST et qui montre, mar tuées avec une ligne pointillée, les configurations qui ont été modifiées pour transmettre les flux secondaires des données A et B. Le fonctiofrnement des unités CC, RS, A4 A5 et As n'est pas illustré en détail, car il-coincide avec tout ce qui a été énoncé auparavant avec référence aux figures 4 et 9, Dans le diagramme 3g est illustrée la séquence d'impulsions de temporisation CKp extraite du flux de données reçu, tandis que dans les diagrammes 4g et 5g sont illustrées les impulsions qui correspondent à la sortie des unités A4 et A5 respectivement.Dans le diagramme 6g sont illustrées par contre les impulsions qui correspondent a la sortie de l'unité A8 lesquelles sont relatives aux violations opérées sur le flux principal de- données et indiquées dans le diagramme 1, La sortie des unités A4 et As parvient à une unité O2 et 2' faisant partie desdits septièmes moyens M7, à la sortie desquelles sont connectées autant d'unités de dérivation DR5 respectivement DR6 aptes à fournir une impulsion en correspondance de chaque front négatif des impulsions présentes à sa propre entrée comme illustré dans les diagrammes 7g et 8g. Les impulsions illustrées dans le diagramme 7g parviennent a l'entrée de reset d'un circuit bistable SR3 du type set-reset qui reçoit à l'entrée de set les impulsions illustrées dans le diagramme 8g. Aux sorties Q et Q de l'unité SR3 correspondent les impulsions illustrées dans les diagrammes 9g et 10g respectivement, lesquelles parviennent à la première entrée d'un circuit respectif porte Alo et A11 à la deuxième entrée desquelles parviennent les impulsions disponibles à la sortie de l'unité A8 (voir diagramme 6g). La sortie de l'unité Alo est connectée sur la deuxième entrée de l'unité 02 et aussi en entrée aux moyens M6 auxquels elle envoie l'impulsion illustrée dans le diagramme llg relatif aux flux secondaire de données A. La sortie de l'unité A11 est connectée sur la deuxième entrée de l'unité 02' et aussi en entrée aux moyens M6, auxquels elle envoie 11 impulsion illustrée dans le diagramme 12g relatif au flux secondaire de données B. Les impulsions illustrées dans les diagrammes llg et 12g sont utilisées par les moyens M6 et M6' respectivement pour reconstruire les flux secondaires de données relatifs de la même façon que celle illustrée en référence aux figures 4 et 7. A la sortie des unités 02 et 02' correspondent les impulsions illustrées dans les diagrammes 13g et 14g respectivement qui parviennent en entrée auxditea unités DF4 et DF5 faisant partie des moyens M4. La reconstruction du flux principal de données est donc effectuée de la même façon que celle spécifiée avec référence aux dites figures 4 et 9.. Les exemples de réalisation illustrés dans les figures se réfèrent à la transmission d'un flux principal dé données.co- difié selon un code de ligne du type lB/2B qui prévoit comme configuration non utilisée le couple de bits "1-O". Sans s'éloigner de ce qu'on a trouvé il est possible d'appliquer le principe à la base de la présente invention pour transmettre un ou plusieurs flux de données secondaires en exploitant la configuration non utilisée par ce code particulier, quelles que soient les autres possibles. - REVENDICATIONS 1.- Système de transmission, sur support physique en fibre optique, d'un flux principal de données codifié selon des codes de ligne du type 1B/2B et d'un ou plusieurs flux de données secondaires, caractérisé par le fait que la station émettrice du système de transmission comprend une unité d'insertion (UI) qui prévoit la présence en combinaison des éléments caractéristiques suivants - premiers moyens (M1) aptes a convertir le flux de données prin cipal du code d'origine en code de ligne; - deuxièmes moyens (M2) aptes a émettre en sortie une impulsion en réponse à la présence d'un bit "un" dans le flux de données se condaire;; - troisièmes moyens (M3) aptes a substituer la configuration uti lisée par les premiers moyens (M1) pour la codification des bits "un" d'une polarité prédéterminée, avec la configuration non utilisée par le code de ligne, lorsqu'une impulsion en sor tie est présente aux deuxièmes moyens (M2), caractérisé en outre par le fait que la station réceptrice du système de transmission comprend une unité d'extraction (UE) qui prévoit la présence en combinaison des éléments caractéristiques suivants - quatrièmes moyens (M4) aptes à retarder d'une entité égale au temps de bit du code de ligne le flux de données reçu et aptes aussi à le convertir du code de ligne en code d'origine;; - cinquièmes moyens (M5) aptes a émettre en sortie une impulsion en réponse à chaque relevé de ladite configuration binaire non utilisée par le code de ligne, dans le flux de données reçu par les quatrième moyens; - sixièmes moyens (M6) aptes à reconstruire le flux de données secondaire sur la base des impulsions disponbles à la sortie des cinquièmes moyens (M5). 2 - Système suivant la revendication 1 caractérisé par le fait que dans unité d'insertion (UI) lesdits premiers moyens (Mi) comprennent - un premier transformateur (TR1) dont l'enroulement primaire présente un terminal avec prise de terre et un terminal auquel est applique le flux principal de données et dont l'enroulement secondaire présente une prise centrale avec prise de terre:: - un premier et un deuxième circuit bistable (DF1 et DF2) du type D dont ltentree de donnees est connectée à un terminal respectif de l'enroulement secondaire du premier transformateur et dont à l'entrée de temporisation est appliquée une séquence d'impulsions de temporisation extraite du flux principal de donnees, retardée d'une entitE et inversée de polarité; - une première unité de produit logique (A1) dont la première entrée est connectée à la sortie inversée du deuxième circuit bistable (DF2) et dont la deuxième entrée reçoit ladite séquence d'im- pulsions de temporisation retardée;; - une premiere unité de OR logique (oui) dont la première entrée est connectée a la sortie du premier circuit bistable (DF1) et dont la deuxième entrée est connectée a la sortie de la première unité dé produit logique (Ai); caractérisé en plus du fait que les deuxiè mes moyens (M2) -comprennent - un troisième circuit bistable (DF3) du type D à l'entrée de données duquel est applique le flux secondaire de données et à l'entrée de temporisation duquel est appliquée ladite séquence diim- pulsions extraite du flux principal de données; - un premier circuit dérivateur (DR1) connecté à la sortie du troisième circuit bistable (DF3);; - un quatrième circuit bistable (SR1) du type "set-reset" dont l'entrée de set est connectée à la sortie du premier circuit dérivateur (DR1). 3.- Système suivant la revendication 2 caractérisé par le fait que dans l'unité d'insertion (UI) lesdits troisièmes moyens (M3) prévoient la présence en combinaison des éléments carac téristiques suivants - une deuxième unité de produit logique (A2) du type NARD, dont la première entrée est connectée a la sortie du premier circuit bistable (du1) dont la deuxième sortie reçoit ladite séquence dtimpulsions de temporisation retardée, et dont la troisième entrée est connectée a la sortie du quatrième circuit bistable, - un deuxième circuit dérivateur 11 entrée est connectée à la sortie de la deuxième unité de produit logique (A2) et dont la sortie est connectée à l'entrée du reset du quatrième circuit bistable (SR1);; - une troisième unité de produit logique (A3) dont la première entrée est connectée à la sortie de la première unité de OR logique (01) et dont la deuxième entrée est connectée a la sortie de la deuxième unité de produit logique (A2)* 4.- Système suivant la revendication 2 caractérisé par le fait que, dans l'unité d'insertion UI, lesdits troisièmes moyens (M3) prévoient la présence en combinaison des éléments caractéristiques suivants :: - une deuxième unité de produit logique (Ag) du type AND, dont la première entrée est connectée à la sortie du deuxième circuit bistable (DF2), dont la deuxième entrée reçoit ladite séquence d'impulsions de temporisation retardée et dont la troisième entrée est connectée à la sortie du quatrième circuit bistable (SR1); - un deuxième circuit dérivateur (DR2) dont l'entrée est connectée à la sortie de la deuxième unité dè produit logique (A2) et dont la sortie est connectée à l'entrée du reset du quatrième circuit bistable (SR1); - une deuxième unité de OR logique (03) dont la première entrée est connectée à la sortie de la première unité de OR logique (01) et dont la deuxième entrée est connectée à la sortie de la deuxième unité de produit logique (Ag). 5.- Système suivant la revendication 1, caractérisé par le fait que dans l'unité d'extraction (UE)lesdits quatrièmes moyens (M4) prévoient la présence en combinaison des éléments caractéristiques suivants,: - un circuit d'échantillonnage (CC) auquel est appliqué le signal provenant de la ligne; - un registre à fluage (RS) apte à retarder d'une entité égale au temps de bit du code de ligne le signal présent à la sortie du circuit d'échantillonnage (CC); - une quatrième et une c;nguikne unité de produit logique (A4 et A5) qui reçoivent a l'entrée la sortie, respectivement la sortie inversée, du registre a écoulement (RS);; - une troisième unité de OR logique (02) dont la première entrée est connectée a la sortie de l-a quatrième unité de produit logique (A4) et dont la deuxième entrée est connectée à la sortie des cinquièmes moyens (M5); - un cinquième et un- sixième circuit bistable (DF4, DF5) du type D dont l'entrée de données est connectée a la sortie de la troisième uniqué de OR logique (02), respectivement à la sortie de la cin quieme unité de produit logique (A5) et dont l'entrée de temporisa tion reçoit une séquence. d'impulsions de temporisation extraite des données reçus, retardée et dérivée;; - une sixième et une septième unité de produit logique (As et A7) dont la première entrée est connectée a la sortie du cinquième respectivement du sixième circuit bistable (DFe respectivement DF5) et dont à la deuxième entrée est appliquée ladite séquence d'impulsions extraite des données reçus;; - un deuxième transformateur (TR2) dont aux terminaux de l'en- roulement primaire est connectée respectivement ladite sixième et septième unité de produit logique (A6 respectivement A7) et dont au roulement secondaire est disponible le flux principal de données 6.- Système suivant la revendication 1, caractérisé par le fait que, dans l'unité d'extractlon (UE) lesdits quatrièmes moyens (M4) prévoient la présence en combinaison des éléments carac téristiques suivants - un circuit d'échantillonnage (CC) auquel est appliqué le signal provenant de la ligne;; - un registre à fluage (RS) apte à retarder d'une entité égale à un temps de bit du code de la ligne le signal présent a la sortie du circuit d'échantillonnage (CC); - une quatrième et une cinquième unité de produit logique (A4 et A5) qui redoivent à l'entrée la sortie, respectivement la sortie inversée, du circuit d'échantillonnage, ainsi que la sortie, res pectivement la sortie inversée, du registre à fluage; ; une troisième unité de OR logique (02) dont la première entrée est connectée à la sortie de la cinquième unité de produit logique Wg) et dont la deuxième entrée est connectée à la sortie des cinquièmes moyens (M5); - un cinquième et un sixième circuit bistable (DF4, DF5), du type D dont entrée de données est connectee à la sortie de la quatrième unité de produit logique (A4), respectivement à la sortie de la troisième unité de OR logique ( 2) et dont l'entrée de temporisation reçoit une séquence d'impulsions de temporisation extraite des données reçues, retardée et dérivée;; - une sixième et une septième unité de produit logique (A6 et A7) dont la première entrée est connectée à la sortie du cinquième, respectivement du sixième, circuit bistable (DF4 respectivement DF5) et dont a la deuxième entrée est appliquée ladite séquence d'impulsions extraite des données reçues; - un deuxième transformateur (TR2) dont aux terminaux de l'écou- lement primaire est connectée respectivement ladite sixième et septième unité de produit logique (A6 respectivement A7) et dont à l'enroulement secondaire est disponible le flux principal de données. 7.- Système suivant la revendication 5 ou 6 caractérisé par le fait que dans l'unité d'extraction (UE) lesdits cinquièmes moyens prévoient la présence d'une huitième unité de produit logique (A8) a la première entrée de laquelle est connectée la sortie du registre à écoulement (RS), à la deuxième entrée de laquelle parvient ladite séquence d'impulsions extraite des données reçues et inversées, et à la troisième entrée de laquelle est connectée la sortie inversée du circuit d'échantillonnage (CC); ultérieurement caractérisé par le fait que lesdits sixièmes moyens (M6) prévoient la présence en combinaison des éléments caractéristiques suivants :: - un septième circuit bistable (SR2) du type set-reset dont à l'entrée de set est connectée la sortie des cinquièmes moyens (M5), - un huitieme circuit bistable (DF6) du type D, dont l'entrée est connectee a la sortie du septième circuit bistable (SR2);; - une unité d'extraction des impulsions de temporisation (UE3) dont l'entrée est connectée à la sortie de reset et à l'entrée de temporisation respectivement du septième et huitième circuit bistable (SR2 et DF6), 8,- Système suivant la revendication 1 caractérisé par le fait que dans l'unité d'insertion (UI) les deuxièmes moyens et et M2w) sont doublés afin de recevoir un flux secondaire de données (A et B), du fait que les troisièmes moyens (M3) sont aptes à substituer la configuration utilisée par les premiers moyens (M1) pour la codification des bits "+un", respectivement celle utilisée pour la codification des bits "'-un", avec la conf i- guration non utilisée par le code de ligne lorsqu'une impulsion en sortie aux deuxièmes moyens respectifs (M2 et M2S) est présente; par le fait que, dans l'unité d'extraction (UE), aux quatrièmes moyens (z14) sont associés des septièmes moyens- (M7) aptes à fournir respectivement à une première et à une deuxième sortie les impulsions relatives au relèvement, effectué par les cinquièmes moyens (M5) desdites substitutions opérées respectivement sur les bits "+un" et sur les bits "-un", et par le fait que les sixièmes moyens (M6 et M6V) deviennent doubles et sont connectés à une sortie respective des septièmes moyens (M7). 9.- Système suivant la revendication 8 caractérisé par le fait que lesdits septièmes moyens (M7) prévoient la présence en combinaison des éléments caractéristiques suivants - ladite troisième unité d'OR logique (02) et une quatrième unité dgOR logique (OR2,) connectées respectivement a la sortie de la quatrième et de la cinquième unité de produit logique (A4 et - un troisième et un quatrième circuit dérivateur (DR5, DR6) connectés respectivement à la sortie de la deuxième et de la quatrieme unité d'OR logique (02et O2'), aptes à fournirez sortie une impulsion en correspondance de chacune des transitions négatives des impulsions qui parviennent a leur entrée; ; - un neuvième circuit bistable (SR3) du type set-reset dont à l'entrée de set et de reset parvient respectivement la sortie du quatrième et du troisième (DRs et DR5) circuit dérivateur; - une neuvieme et une dixième unité de produit logique (A10 et Aîî) dont la première entrée est connectée respectivement a la sortie et à la sortie inversée du neuvième circuit bistable (SR3), dont la deuxième entrée est connectée à la sortie des cinquièmes moyens (Mg) et dont la sortie est respectivement connectée à la deuxième entrée de ladite deuxième et quatrième unité dJQR logique ( 2 et