FR 2548432 A1 19850104 FR 8310908 A 19830630 METIOIRE MORTE PROGRAE?MABLE PAR MASQUAGE A UN NIVEAU TARDIF La présente invention concerne les mémoires mortes programmables réalisées en circuits intégrés de technologie MOS (Metal-Oxyde-Semiconducteur). Le problème que l'on se pose dans la réalisation de telles mémoires comporte de multiples aspects - obtention d'une surface aussi réduite que possible par élément de mémorisation ; - obtention d'un bon rendement de fabrication avec notamment une certitude élevée de pouvoir distinguer l'un de l'autre deux éléments mémorisant des états distincts, malgré les dispersions de fabrication - possibilité de programmer aussi tard que possible dans le processus de fabrication afin que l'on puisse faire. subir un grand nombre d'étapes de fabrication à des plaquettes de semiconducteurs, en anticipation des besoins des utilisateurs, sans avoir à se préoccuper immédiatement de leur programmation - possibilité d'éviter l'introduction d'étapes supplémentaires specifiques pour la programmation, étapes qui ne seraient pas nécessaires pour la réalisation de circuits éventuellement associés à la mémoire sur la même plaquette de semiconducteur. Pour résoudre au mieux ces différents impératifs, la présente invention propose une mémoire morte programmable réalisée de la façon suivante - les éléments de mémorisation d'un premier état sont des transistors ayant une première longueur de canal, qu'on appellera transistors à canal court, - les éléments de mémorisation d'un second état sont des transistors ayant une deuxième longueur de canal, qu'on appellera transistors à canal long, - les transistors à canal court ont une grille de commande de faible largeur (dans le sens de la longueur du canal) et les transistors à canal long ont une grille de plus grande largeur, - une zone diffusée, du même type de conductivité que la source et le drain s'étend sous une partie de la grille de chacun des transistors à partir de l'un des bords de la grille, cette zone ayant en moyenne la même largeur (dans le sens de la longueur du canal) pour les transistors à canal court et les transistors a canal long, de sorte qu'en moyenne le rapport de la longueur effective de canal des transistors à canal long à la longueur effective de canal des transistors à canal court est supérieur au rapport des largeurs de grille de ces transistors. On verra dans la description détaillée qui suit comment cette structure de mémoire résoud au mieux les problèmes mentionnés ci-dessus. La description est faite en référence aux dessins annexés dans lesquels - les figures la et lb représentent en coupe verticale et en vue de dessus, deux transistors susceptibles de représenter deux éléments de mémorisation d'états binaires distincts - les figures 2a et 2b représentent en coupe verticale et en vue de dessus, deux transistors conformes à l'invention. Sur la figure 1, on voit d'une part un premier transistor T1 qui constitue un point mémoire représentant un premier état de mémorisation, par exemple un état logique .0. d'une mémoire binaire, et d'autre part un deuxième transistor T2 qui constitue un autre point de mémoire représentant un second état de mémorisation, par exemple un état logique 1 . C'est la constitution même des transistors qui permet de distinguer l'état O de ltétat 1. Au lieu que les états de mémorisation O ou 1 se traduisent par exemple respectivement par la présence et l'absence d'un transistor complètement constitue, ici l'état O se distingue de l'état 1 par le fait que le transistor T1 représentant l'état O a une géométrie différente de celle du transistor T2 représentant l'état "1". Plus précisément, c'est le rapport Wl/Ll du transistor T1 qui est différent du rapport W2/L2 du transistor T2, où Wl et W2 sont les largeurs de canal respectives des transistors T1 et T2, et L1 et L2 les longueurs de canal de ces transistors. Sur la figure 1, on voit que le transistor T1 comporte une région de source 10, de type Nf par exemple pour un transistor à canal N, une région de drain 12 de même type de dopage, et, entre les deux, une région de canal 14 de type opposé. Une couche d'oxyde de silicium mince 16 et une grille de commande 18, par exemple en silicium polycristallin, surplombent la région de canal. La largeur de la grille est désignée par L1 et la longueur de canal est sensiblement la même dans le cas de la figure 1 où le canal s'arrête pratiquement à l'aplomb des bords de la grille. Sur la figure lb, on voit en outre, en vue de dessus, la largeur du canal qui est désignée par Wl. En pratique, le transistor T1 est formé dans une zone active rectangulaire, désignée par la référence 20 sur la figure lb, entourée de murs d'oxyde épais 22. ta source et le drain sont formés par diffusion ou implantation d'impuretés de type N+, mais après mise en place de la grille 18 en travers du rectangle 20 de sorte que le drain et la source se forment dans le rectangle 20 de part et d'autre de la grille tandis qu'une région de canal subsiste sous la grille qui forme un écran. La largeur W1 du canal est donc celle de la zone active 20, tandis que la longueur du canal est constituée par la largeur L1 de la grille. On conservera dans toute la description et les revendications ces désignations quelque peu paradoxales de longueurs de canal et de largeur de grille : elles recouvrent à la fois une habitude (on parle de longueur de canal par référence à une distance dans le sens de circulation du courant même si la longueur du canal est souvent beaucoup plus faible que sa largeur) et une réalité (la largeur de la grille est bien la largeur d'une bande allongée de silicium polycristallin). Sur la figure 1, L1 désigne donc à la fois la longueur du canal et la largeur de grille. Il est inutile de refaire la description du transistor T2 visible sur la partie droite des figures la et lb : cette description est la même que pour le transistor T1 et les références numériques désignant les mêmes éléments ont été conservées. On prévoit de préférence que la zone active 20 est identique pour tous les transistors, de sorte qu'en pratique W1 = W2. Au contraire les largeurs de grille sont différentes pour l'état O (largeur L1) et l'état 1 (largeur L2). Par exemple, on peut prévoir que W1 et W2 sont de l'ordre de 5 microns, que Il est environ égal à 2,5 microns et que 12 est environ égal à 3,5 microns. Les rapports Wl/Ll et W2/L2 sont donc différents et, dans un montage différentiel de mesure du courant passant à travers un transistor de la mémoire et un transistor de référence, on pourra détecter si un point mémoire représente l'état O ou l'état 1. Ce type de mémoire programmable présente l'avantage d'une programmation tardive (elle se fait seulement lors de la gravure des grilles). De plus elle ne nécessite pas d'étape technologique autre que ce qui est normalement prévu dans tout circuit de technologie MOS. Malheureusement, si les rapports Wl/Ll et W2/L2 sont théoriquement différents, ils sont quand même proches l'un de l'autre et les dispersions de fabrication sont telles que les rapports W1/L1 et W2/L2 peuvent varier notablement d'un point à un autre de la mémoire, à tel point que les zones de variation peuvent même se chevaucher dans le pire des cas ; alors, le contenu de la mémoire devient faux car un point à l'état 1 peut être pris pour un point à l'état 0 ou réciproquement. Typiquement, les largeurs de grille peuvent être dispersées de + 0,7 microns. Pour éliminer ce défaut, on pourrait réduire la largeur de grille Il et augmenter la largeur de grille L2 ; il y aurait moins de risque de chevauchement des zones de dispersion des rapports Wl/Ll et W2/L2 et donc une augmentation du rendement de fabrication ; mais la largeur de grille Il est limitée vers le bas par les possibilités technologiques et on la choisit en pratique à la plus petite valeur possible et fiable (ici aux alentours de 2,5 microns pour une grille qui est en silicium polycristallin); quant à L2, on pourrait l'augmenter indéfiniment, mais au prix d'une augmentation de la surface de tous les points mémoire (même les points à l'état O car dans le procédé de fabrication les zones actives 20 sont les mêmes pour tous les transistors, et sont bien entendu de dimension supérieure à L2, la programmation des points mémoire n'ayant lieu que lors de la gravure des grilles). On prévoit selon l'invention, comme on le voit aux figures 2a et 2b qui représentent les figures la et lb modifiées, une zone diffusée 24 de même type que la source et le drain, sous la grille, s'étendant à travers toute la largeur W1 ou W2 du canal mais seulement sous une partie de la largeur de la grille, à partir d'un bord de celle-ci. Cette zone diffusée 24, qui est en moyenne la même pour tous les points mémoires qu'ils soient à l'état O ou à l'état 1, part d'un bord de la grille et prolonge alors la source ou le drain sous la grille, mais elle nta pas besoin d'avoir une profondeur aussi importante que celle de la source ou du drain. Sur les figures 2a et 2b où on a représenté les transistors T1 et T2 modifiés, on a prévu que la position du bord de grille du côté de la source est la même, par rapport à la zone active 20, pour les transistors Tl et T2, tandis que la position de l'autre bord de grille (côté drain) varie ; dans ces conditions, il est nécessaire de placer la zone diffusée supplémentaire 24 du côté de la source. La largeur L de la zone diffusée est de préférence de l'ordre du quart ou du tiers ou même de la moitié de la largeur L1 de la grille la plus étroite. Le rôle de cette zone est de réduire la longueur de canal effective par rapport à la largeur de grille. Les rapports largeur sur longueur de canal deviennent alors Wl/Ll-L et W2/L2-L. L1-L devient nettement plus faible (de 25 à 50 % par exemple) que L1. Par contre L2 est moins modifié en valeur relative. De cette manière, il y a augmentation de l'encart entre les rapports de géométrie des canaux des deux transistors sans accroissement de la surface des points mémoire. Cette augmentation d'écart se traduit en fait par une augmentation du rendement de fabrication. Les zones diffusées 24 sont formées avant la grille, par exemple après formation des murs d'oxyde épais, par diffusion ou implantation d'impuretés du type de conductivité de la source et du drain à travers un masque délimitant précisément le bord d'arrêt de la zone 24 sous la grille (en pratique les ouvertures de ce masque recouvriront à la fois la région 10 prévue pour la source et la zone 24 sous une partie de l'emplacement prévu pour la grille). Dans un grand nombre de circuits intégrés de technologie MOS, il est prévu que certains transistors sont des transistors 'depletes > normalement conducteurs en l'absence de tension grille-source, c'est à dire des transistors à tension de seuil négative. Pour ces transistors, il est de toutes façons prévu une étape dtimplantation dans le canal d'impuretés du même type que celle de la source et du drain. Cette implantation est faible à travers un masque qui découvre les zones actives de transistors déplétés et qui protège les autres régions du circuit.Par conséquent, on peut utiliser cette même étape de masquage et d'implantation de déplétion pour réaliser les zones diffusées 24 dans les circuits intégrés incorporant à la fois une mémoire morte selon l'invention et des circuits nécessitant des transistors déplétés : il suffit de prévoir dans le masque d'implantation de déplétion des ouvertures supplémentaires correspondant à la zone 24 (en fait la région 10 et la zone 24) de chacun des transistors de la mémoire morte. Le procédé de fabrication sera donc pour l'essentiel le suivant a) formation des murs d'oxyde épais entourant les zones actives, par un procédé d'oxydation localisée (niveau 1 de masquage) ; b) formation de l'oxyde de grille des transistors c) formation des zones diffusées 24, éventuellement en même temps que l'implantation de déplétion (niveau 2 de masquage), à travers l'oxyde de grille ; formation éventuelle de zones d'implantation d'enrichissement, (niveau 3 de masquage) d) gravure de l'oxyde de grille (niveau 4 de masquage); e) dépôt du silicium polycristallin des grilles f) gravure du silicium polycristallin (niveau 5 de masquage) pour délimiter notamment les grilles des transistors de la mémoire.C'est à ce niveau que la mémoire est programmée par choix de la largeur de grille des différents points mémoire g) dopage des sources et drains h) dépôt d'oxyde de protection, ouverture de contacts et métallisation. Dans le circuit intégré final réalisé, il faut comprendre que, bien que la zone diffusée 24 ait théoriquement la même largeur L pour tous les transistors de la mémoire (transistors à canal court comme transistors à canal long), cette largeur s'étendant à partir d'un bord de la grille, il faut quand même noter que les dispersions de fabrication font que ce n'est qu'en moyenne que les largeurs L seront les mêmes. En effet, la largeur L sera faible et ne sera pas déterminée par autoalignement à partir du bord de la grille qui n'est réalisée qu'après. La dispersion intervient donc d'abord du fait de la précision de superposition de deux masques (masque d'implantation de déplétion et masque de définition des grilles). A titre d'exemple on peut prévoir une largeur L théorique de 0,7 microns mais la précision de superposition des masques pourra faire que la largeur réelle est exacte à 0,5 microns près ; ce n'est donc que la moyenne des largeurs réelles L sur la mémoire qui est de l'ordre de 25 a 50 % de la largeur de grille des transistors à canal court. De même, il faut préciser que le résultat de l'invention, qui est d'augmenter la différence entre les rapports de largeur à longueur de canal des deux types de transistors, est obtenu en moyenne pour l'ensemble des points mémoire mais pas forcément pour deux points-mémoire individuels quelconques. Finalement, on doit comprendre que, si l'invention propose de rajouter une zone diffusée 24 s'étendant à partir d'un bord de la grille, il est bien entendu que cette zone est une zone qui s'étend au delà de la zone de diffusion latérale naturelle de la source ou de drain. En effet, certains procédés de réalisation des zones de source et du drain sont tels qu'une diffusion latérale d'impuretés de source ou drain se produit sous la grille sur une distance parfois non négligeable. Cette diffusion naturelle est d'ailleurs symétrique pour la source et le drain, alors que la zone diffusée supplémentaire de l'invention n'existe que d'un seul coté. REVENDICATIONS 1. Mémoire morte programmable par masque, comprenant, en tant qu'élément de mémorisation d'un premier état, un transistor (T1) à canal court ayant une première longueur de canal et en tant qu'élément de mémorisation d'un second état, un transistor (T2) à canal long ayant une deuxième longueur de canal, caractérisée en ce que les transistors des deux types ont des grilles (18) de largeurs (Ll et L2) différentes (largeurs prises dans le sens de la longueur du canal) et en ce qu'il est prévu sous chacun des transistors des deux types une zone diffusée (24) du même type de conductivité que la source et le drain, s'étendant sous une partie de la grille à partir de l'un des bords de la grille, cette zone ayant en moyenne la même largeur (dans le sens de la longueur du canal) pour les transistors à canal court et les transistors à canal long. 2. Mémoire morte selon la revendication 1, caractérisée en ce que la largeur de la zone diffusée est en moyenne comprise entre 25 Z et 50 % de la largeur des grilles des transistors à canal court.