FR 2543324 A1 19840928 FR 8304821 A 19830324 L'invention se rapporte à une cellule d'addition binaire a trois entrées et deux sorties réalisable en technologie bipolaire et utilisable notamment dans des multiplieurs intégrés rapides. En génEra- lisant le principe utilisé, il est possible, en utilisant plusieurs cellules de ce type, de réaliser un additionneur à sept entrées et trois sorties utilisable aussi dans des multiplieurs intégrés rapides. Les cellules d'addition binaire à trois entrées et deux sorties sont utilisées comme cellules de base pour réaliser des additionneurs à propagation série ou des multiplieurs. Dans le cas d'un multiplieur, avant chaque cellule d'addition, il est nécessaire d'intro- duire un circuit supplémentaire, ou multiplieur ele#mentaire, permettant d'obtenir chacun des produits partiels du type X Y . Ainsi, de manière à pouvoir générer de façon simple ces produits partiels résultant de la multiplication d'un element binaire du multiplicande X par un éliment n binaire du multiplicateur Y#, , la demande de brevet français n0 82 11454 déposée par la demanderesse le 30 juin 1982 et intitulée "Cellule d'addition binaire notamment pour multiplieur intégré rapide" proposait une cellule d'addition comportant un premier sous-ensemble d'élabo- ration de la somme et un deuxième sous-ensemble d'élaboration de la retenue recevant, chacun, les trois variables binaires d'entrée A G B et C mais dans laquellela premiers variable d'entrée A était, au niveau de chacun de ces sous-ensembles, fournie sous la forme d'un courant. Ainsi, la présente invention se propose de fournir aussi une cellule d'addition binaire du type a trois entrées et deux sorties dans laquelle la premiers variable b-inaire A, ou variable produit partiel, est reçue sous la forme d'un courant d'entrée et où les deux autres variables binaires B et C sont fournies sous la forme de tensions d'entrée mais qui ne comporte qu'un seul sous-ensemble,. élaborant a la fois la variable somme et la variable retenue, et qui ne nécessita l'emploi que d'un seul multiplieur élémentaire et comporte un nombre moins important de transistors. Selon l'inveetion, la premiere entrée de cette cellule ainsi que les deux sorties sont doubles et possèdent chacune deux branches. La premiers entrée reçoit, sous la forme d'un courant, la premiers variable binaire d'entrée AI sur sa premiers branche et son complément AI sur sa deuxième branche. ta première sortie fournit, sous la forme d'un courant, la premiers variable binaire de sortie ou sortie somme SIsur sa premiers branches et son complément SI sur sa deuxieme branche. La deuxieme sortie fournit, sous la forme de courants, la deuxième variable binaire de sortie ou sortie de retenue R sur sa première branche, et son complément Ri sur sa deuxième branche. Le courant total entrant sur la première entrée se retrouve intégralement sur les sorties.Ladite cellule comprend des moyens d'aiguillage a paires différentielles de transistors bipolaires pour assurer la répartition du courant sur les différentes sorties. Cette répartition se fait sous la comr mande de seconde et troisième variables binaires d'entrée, quisout des variables "tension, et par comparaison a des niveaux de tension de réf érence différents. L'invention sera mieux comprise et d'autres earectéristiques apparaîtront è l'aide de la description ci-après et des dessins Joints où - la figure 1 représente une partie d'une structure classique de multi plieur parallèle utilisant des cellules d'addition Z, chacune associée a un multiplieur élémentaire P; - la figure 2 représente une cellule t'addition #, selon la présente invention, avec son multiplieur élémentaire associé et ses circuits d'adaptation des niveaux;; - la figure 3 représente la partie cellule d'addition proprement dite ZO, de la cellule d'addition #, selon le présente invention; - la figure 4 représente une schématisation par bloc de le partie #0 de la cellule Z représentée sur la figure 3 ; et - la figure 5 représente un multlplieat e sept entrées et trois sorties utilisant quatre de ces parties #0 de cellule d'addition binaire. La figure 1 représente une partie d'une structure classique de multiplieur, de type parallèle, utilisant des cellules d'addition Z du type a trois entrées et deux sorties. La première variable d'entrée Amn de la cellule #mn est réalisée par un multiplieur élémen- taire Pmn placé a la première entrée de cette cellule d'addition. Ce multiplieur reçoit la mième variable binaire X du multiplicande et ième la n variable binaire Y du multiplicateur respectivement de n poids 2m et 2n. Cette première variable d'entrée Amn représente donc les produits partiels de la multiplication du type SmY. Elle peut être fournie par une porte ET. Ce multiplieur élémentaire P# peut éventuel- lement fournir aussi le complément A de cette variable. cette cellule mn d'addition reçoit sur sa deuxième entrée une variable somme S fournie par l'une des cellules d'addition de mnme poids, ctest- -dire recevant une variable produit partiel XY de poids identique. Dans le cas de la figure, il s'agit de la cellule z +1 1 située, de façon diagonale, directement au-dessus, mais certaines structures particulières de multiplieur peuvent comporter des sauts (demande de brevet français n0 82 05083 déposée le 25 mars 1982 par la demanderesse et intitulée : "Structure de multiplieur rapide en circuit intégré MOS"). Cette cellule d'addition z reçoit d'autre part sur sa troisième entrée une variable de retenue R fournie par l'une des cellules de la même colonne, généralement la cellule immédiatement supérieure. Cette cellule d'addition fournit sur ses deux sorties respectivement la somme S et la retenue R. Certaines cellules fournissent la somme S ainsi que son complément S et la retenue R ainsi que son complément R. Elles comportent alors trois entrées doubles recevant respectivement la variable A et son complément A, la variable B et son complément B et la variable C et son complément C. Sur la figure 2, est représentée une cellule d'addition a trois entrées et deux sorties, selon la présente invention, ainsi que son multiplieur élémentaire associé P. Cette cellule d'addition Z est composée d'une cellule d'addition proprement dite ZO et de deux sousensembles d'adaptation des niveaux de sortie. Elle reçoit, de son multiplieur associé P, une première variable AI, ainsi que son complément AI, respectivement sous la forme d'un courant I et d'un courant complémen- taire I = IG - I. IG est ici le courant fourni par un générateur de courant ri, Ti constitué d'une résistance ri en série avec un transistor T1. Ce générateur fait partie du multiplieur élémentaire P. Cette cellule reçoit d'autre part, sous forme de tensions de commande, une seconde B et une troisième C variables d'entrée. Ce sont les sous ensembles d'adaptation des niveaux qui vont fournir a partir des variables somme S et retenue R obtenues aux bornes de cette cellule proprement dite ZO, les nouvelles variables somme S' et retenue R'. Cette adaptation a été réalisée dans le cas de la figure 2 pour des nouvelles variables somme S' et retenue R' destinées a attaquer, en tension, des entrées respectivement de type B et C. Ce type d'étagement des tensions des différents niveaux logiques est bien connu et est utilisé dans tous les systèmes dits a valeurs logiques multiples. Le multiplieur élémentaire associé P est destiné a recevoir l'un des éléments binaires X du multiplicande et l'un des éléments binaires Y du multiplicateur et è fournir, sous forme de courant I et I, la première variable d'entrée A, de la cellule Z, ainsi que son complément A. De façon a les différencier des autres variables binaires, les variables binaires, telles A et A, représentant un courant, seront ici notées respectivement AI et AI. Ce multiplieur élémentaire comporte un générateur de courant r1, Ti constitué d'une résistance rl, ayantune borne reliée è la masse, en série avec un transistor T1.Ce transistor est commandé par une tension de référence Vrefl permettant d'ajuster le courant IG fourni. Ce générateur de courant alimente une paire différentielle TIX, T2V de transistors, le premier commandé par la variable binaire X et le second par une deuxième tension de référence Vref2. Si la variable X est au niveau logique 1, c'est-à-dire à un potentiel supérieur à la première tension de référence, tout le courant IG sera aiguillé vers la paire différentielle TIY, T3V. C'est donc sous la forme d'un courant que l'on fournira à cette paire différentielle une variable logique.Si ce courant 1G est associé à une variable logique de niveau i, notée conventionnellement 11, le transistor TIX fournira donc une variable binaire 1IZIg soit XI, et le transistor T2V une variable binaire XI. De la même façon, la paire différentielle TIP, T3V, dont le premier transistor est commandé par la variable binaire Y et le deuxième transistor T3V est commandé par la troisième tension de référence Vref3, fournira une variable binaire AI = XIYI.Par suite, la deuxième sortie de ce multiplicateur élémentaire constituée par le point commun entre les transistors T2V et T3V, ici leurs collecteurs, réalise la fonction logique XI + XIYI, soit AI = XIYI. La cellule d'addition proprement dite ZO est constituée de douze transistors TIB à T3B, T4V è T4V'1, T1C à T3C et T5V a T5V" et alimente en courant deux résistances Ri et R2. Les majuscules B et C indiquent ici la variable de commande appliquée sur la base des transistors et les références 4V a 4V" ou 5V 5V" indiquent quelle est la tension de référence, Vref4 ou Vref5, appliquée sur la base. Les transistors TIB, T2B et T4V" ainsi que les transistors T3B, T4V' et T4V sont constitués en paires différentielles TIB,T2B - T4V"etT3B - T4V',T4V ayant chacune un transistor double, respectivement TIB, T2B et T4V', T4V. Ces paires différentielles fonctionnent de la façon suivante : si on considère par exemple la première paire, le transistor T4V" sera conducteur et les deux autres TIB et T2B seront bloques si la variable binaire B est au niveau logique O ; si la variable binaire B est au niveau logique 1, ce transistor T4V" sera alors bloqué et les deux transistors TIB et T2B seront conducteurs. Les transistors T1B et T2B étant identiques, dans le cadre d'un multiplieur intégré, le courant IG fourni se répartit alors de façon égale entre les deux branches conduc G trices. Un premier courant de valeur 2 va donc "descendre", de l'alimentation, par la première branche véhiculant la variable IG "courant" RI, etun deuxièmecourant de valeur 2 va alimenter la paire différentielle T3C - T5V".Cette paire différentielle T3C - T5V" recevra donc la variable binaire ALIBI. La première branche verra passer de la même façon, entre autre, un courant représentable par cette meme variable binaire AIBI. Le transistor T4V" transmettra, quand il sera conducteur, la variable binaire AIBI a la paire différentielle TIC,T2C - T5V' ,T5V. De la meme façon, la deuxième paire différentielle T3B - T4V', T4V recevant la variable binaire AI transmettra a la paire différentielle T1C,T2C - T5V',T5V une variable binaire AIBI, S la paire différentielle T3C - T5V" une variable binaire AIBI et à la quatrième branche, c'est-à-dire a la branche voyant passer un courant représente table, par la valeur logique RI, une variable logique AIBI. La troisième paire différentielle T3C - T5V" reçoit de la première paire un courant représentable par la variable binaire AIBI ou de la deuxième paire un courant représentable par la variable binaire AI BI. Elle reçoit donc, sous la forme d'un courant, la variable binaire AIBI + AIBI = AI + BI. On obtiendra donc sur le collecteur du transistor T5V" une variable binaire "courant" (AI#+BI) CI et sur le collecteur du transistor T3C une variable binaire "courant" (AI#BI) CI. La quatrième paire différentielle TlC,T2C - T5V',T5V est an fait une paire différentielle de transistors doubles TIC, T2C et T5V', T5V. Elle reçoit un courant IG de la première paire différentielle TIB, T2B - T4V" ou de la deuxième T3B - T4V',T4V. Elle fournira donc sur les collecteurs de l'un ou l'autre des transistors doubles deux courants 1G de valeur 2 Cette quatrième paire différentielle reçoit La variable AIBI + AIBI = AI # BI. Elle fournit donc sur les collecteurs collecteurs des transistors T5V' et T5V une variable binaire (AI # BI) CI. Si on effectue maintenant le bilan des courants aux derniers noeuds précédant la borne d'alimentation, on obtient, traduites en variables binaires, les expressions suivantes : la première branche, ou première branche de la sortie de retenue, fournit une variable binaire RI = AIBI + (AI # BI) Ca, soit RI = AIBI + AICI + BICI qui correspond bien à l'expression de la retenue cherchée ; la deuxième branche, ou première branche de la sortie somme, fournit une variable binaire SI 0+ -B1# C1 + (AI#BI) CIs soit SI = AI # BI # CI qui correspond bien è l'expression de la sonie cherchée ; la troisième branche, ou deuxième branche de la sortie somme, fournit une variable binaire CI (AI # BI) CI + (AI # BI) CI, soit SI = AI # BI # Ci qui correspond bien au complément de la somme cherchée ; et la quatrième branche, ou deuxième branche de la sortie de retenue, fournit une variable binaire RI = AIBI + (AI # BI) CI, soit RI = AIBI + AICI +BICI qui correspond bien au complément de la retenue cherchée. De façon obtenir des variables binaires "en tension'1 plutôt qu",en courant", une première résistance Rl a ete placée sur la troisième branche parcourue par un courant représenté par SI et une deuxième résistance R2 a été placée sur la quatrième branche parcourue par un courant représenté par RI. Ces résistances, par la chute de tension qu'elles engendrent, permettent d'obtenir des variables somme et différence S et R sous forme de variables "tension91. Le premier sous-ensemble d'adaptation des niveaux comporte an série è partir de la masse : une résistance r2 et un transistor T2, commandé par la première tension de référence Vref1,suivis par deux transistors T3S, T2S de chute de tension et par un transistor TIS commandé par la variable binaire S. On obtient la nouvelle variable somme S' sur l'émetteur du transistor T3S. Le deuxième sous-ensemble d'adaptation des niveaux comporte en série à partir de la masse : une résistance r3 et un transistor T3, commandé aussi par la première tension de référence Vref I, suivis par un transistor TIR commandé par la variable binaire R. On obtient la nouvelle variable de retenue R' sur l'émetteur du transistor TIB. Il serait possible ici, comme sur la cellule décrite dans la demande de brevet n 82 11454 citée, de fournir aussi le complément S de la somme S et le complément R de la retenue R en introduisant une résistance dans chacune des deux branches de sortie n'en comportant pas, soit la première et la seconde.Il serait alors nécessaire, comme dans cette demande de brevet, d'introduire deux nouveaux circuits d'adaptation des niveaux, ce qui augmenterait le nombre de transistors utilisés pour une cellule complète S. Cependant, grâce a ces variables complémentaires, il serait alors possible de supprimer la quatrième et la cinquième tension de référence Vref4 et Vref5 et ceci permettrait d'utiliser des niveaux logiques moins bien définis, conformément a la première demande de brevet citée n0 82 11454. Or, avec les nouvelles techniques de fabrication de circuits intégrés, ces niveaux logiques sont suffisamment bien définis pour que l'on soit assuré d'un fonctionnement correct de la cellule même avec des niveaux de commande, tels Vref4 et Vref5, constants. Ces tensions de référence étant, pour toutes les cellules, formées chacune sur un même circuit, on obtient alors, dans le cadre d'un multiplieur, une réduction substantielle du nombre de transistors utilisés. La figure 3 représente la cellule d'addition proprement dite recevant une variable binaire "courant" AI ainsi que son complément AI et deux variables binaires "tension" B et C. La figure 4 représente une schématisation par bloc de cette cellule d'addition, destinéeae#reuti- lisée dans des multiplieurs parallèles. Cette cellule reçoitdeuxvariables '1tension" Xb et Xc et une variable "courant" XIa ainsi que son complément Xîa Elle fournit une variable somme SI du type "courant", ainsi que son complément SI, et une variable de retenue RI du type "courant", ainsi que son complément R1. Deux tensions de référence refl et ref2 sont, d'autre part, fournies à cette cellule. Sur la figure 5, est représenté un additionneur à sept entrées et trois sorties utilisant quatre de ces cellules d'addition à trois entrées et deux sorties, telle celle représentée sur les figures 2 a 4. Cet additionneur comporte une première colonne de trois cellules Zi, 2, S3 destinées à recevoir les variables binaires d'entrée X11 et X2 à X7 et a fournir l'élément binaire de plus faible poids de l'addition ZO, ainsi que trois éléments binaires de retenue de poids 21. Cette colonne comporte en outre une paire différentielle TX - T2 destinée à transformer la variable binaire 11tension11 X1 en une variable binaire "courant" XII. Le premier transistor TX de cette paire est donc commandé par le premier élément binaire X1 et la base du deuxième transistor reçoit la deuxième tension de référence ref2 de cet additionneur. Cette paire différentielle et, par son intermédiaire, les cellules S1, S2, S3 de la première colonne sont alimentées en courant par un générateur de courant constitué d'une résistance r reliée a la masse en série avec un transistor T commandé par la première tension de référence ref I de cet additionneur. La première cellule d'addition Si reçoit donc de la paire différentielle TX - T2 la première variable binaire XI1 ainsi que son complément XI1. Elle reçoit, d'autre part, la deuxième X2 et la troisième X3 variable d'entrée ainsi que deux tensions de référence, la troisième ref3 et la quatrième ref4 de cet additionneur. Elle fournit sa sortie somme SI1 ainsi que son complément SII à la deuxième cellule #2 et sa sortie de retenue RI1 ainsi que son complément RI1 à la quatrième cellule #4. La deuxième cellule d'addition 52 reçoit donc de la première cellule sa variable somme SI1 ainsi que son complément SI1. Elle reçoit, d'autre part, la quatrième X4 et la cinquième X5 variable d'entrée, ainsi que deux tensions de référence, la cinquième ref5 et la sixième ref6 de cet additionneur. Elle fournit sa sortie somme SI2- ainsi que son complément S12 è la troisième cellule 53. Sa sortie de retenue est reliée directement è l'alimentation ou à une tension de référence quelconque, la plus proche au-dessus de la sixième tension de référence, par exemple la septième tension de référence ref7 fournie à la troisième cellule d'addition.L'entrée "variable courant" X1 de la quatrième cellule d'addition 54 étant déjà utilisée, on forme à partir de la variable de retenue complémentée RI2' du type ',courant", fournie par la deuxième cellule une variable de retenue R2, de type "tension". Pour cela, la sortie de retenue est reliée è l'alimentation ou à la septième tension de référence ref7, è travers une résistance RO La borne non reliée è cette référence de tension fournit alors cette variable R2 cherchée. La troisième cellule d'addition 53 reçoit de la seconde cellule sa variable somme SI2 ainsi que son complément SI2 Elle reçoit, d'autre part, la sixième6 et la septième X7 variable d'entrée ainsi que deux tensions de référence, la septième ref7 et la huitième ref8 de cet additionneur. Sa sortie somme SI3 est directement reliée è-l'alimen- tation.Sa sortie somme complémentée SI3 est reliée a l'alimentation è travers une résistance R3 de façon è la transformer en une sortie somme S3 du type "tension" qui constitue le premier élément binaire de sortie1, ou élément binaire de plus faible poids, de cet additionneur. Sa sortie de retenue RI3 est directement reliée è l'alimentation. Sa sortie de retenue complémentée RI3 est reliée à l'alimentation a travers une résistance R3' de façon à former une sortie de retenue R3 de type tension La quatrième cellule d'addition 54 reçoit deux tensions de référence, la huitième ref8 et la sixième ref6. Elle est alimentée en courant, ou en variable "courant", par la sortie de retenue Rivet la sortie de retenue compiémentée RI1 de la première cellule 51. Il est ici nécessaire de lui fournir la deuxième retenue R2 et la troisième retenue R3, de type "tension", fournies à partir des variables de retenue de la deuxieme et de la troisième cellule.Grâce à la technique d'étagement des tensions utilisée ici, ceci peut être obtenu à partir d'un générateur de courant unique alimentant deux transistors en série T6 et T8 reliés, d'autre part, à l'alimentation. Le premier de ces transistors T6 est commandé par la deuxième retenue R2 et le second de ces transistors T8 est commandé par la troisième retenue R3. Les potentiels représentatifs de ces variables binaires R2 et R3, correspondant aux tensions de référence ref6 et ref8 fournies è la quatrième cellule, sont alors obtenus respectivement sur l'émetteur et sur le collecteur du transistor T6 (cas d'une alimentation positive par rapport a la masse). La première sortie somme 5î4 et la première sortie de retenue R14 sont reliées à l'alimentation de façon directe La sortie somme complémentée SI4 est reliée è l'alimentation a travers une résis- tance R4. La sortie de retenue complémentée h 4 est reliée d l'alimentation è travers une résistance R4'. On obtient ainsi, entre les bornes non reliées a l'alimentation de ces résistances et la masse, les variables de type "tension" S4 et 24. Ces variables de sortie consti- tuent respectivement le second élément binaire de sortie Z1, ou élément binaire de poids 21 et le troisième élément binaire de sortie Z2 ou élément binaire de poids 22. Bien entendu, l'exemple de réalisation décrit 'est nullement limitatif de l'invention. REVENDICATIONS 1. Cellule d'addition binaire è trois entrées A, B et C et deux sorties S et R en circuit intégré bipolaire, dans laquelle la première entrée ainsi que les deux sorties sont doubles et possèdent deux branches chacune, dans laquelle la première entrée reçoit, sous la forme d'un courant, la première variable binaire d'entrée fi sur sa première branche et son complément AI sur sa deuxième branche, dans laquelle la première sortie fournit, sous la forme d'un courant, la première variable binaire de sortie, ou sortie somme SI, sur sa première branche et son complément SI sur sa deuxième branche et dans laquelle la deuxième sortie fournit, sous la forme d'un courant, la deuxième variable binaire de sortie, ou sortie de retenue R', sur sa première branche et son complément RI sur sa deuxième branche, ladite cellule étant caractérisée en ce que le courant total entrant sur la première entrée se retrouve intégralement sur les sorties et en ce que ladite cellule comprend des moyens d'aiguillage a paires différentielles de transistors bipolaires (TIB,T2B - T4V" ;T3B - T4V',T4V 9 T3C - T5V" ; TlC,T2C - T5V',T5V) pour assurer la répartition du courant sur les différentes sorties sous la commande d'une seconde (B) et d'une troi- sieme (C) variable binaire d'entrée qui sont des variables "tension", ayant des niveaux de tension de référence (Vref 4, Vref5) différents 2.Cellule d'addition binaire selon la revendication 1, carac- térisée en ce qu'elle comporte quatre paires différentielles de tran- sistors (TIB,T2B - T4V" ; T3~ - T4V';T4V ; T3C -T5V" g TiC,T2C - T5V', T5V), la première paire (TlB,T2B - T4r') comportant un transistor double (TIB, T2B) et recevant la première variable courant AI et la deuxième paire (T3B - T4V',T4V) comportant aussi un transistor double (T4V', T4V) et recevant le complément AI de la première variable "courant" le premier transistor (TIB) du transistor double de la première paire fournissant la variable "courant" AIBI à la première branche de la deuxième sortie, le second transistor (T2B) du transistor double de cette paire fournissant la variable "courant" AIBI à la troisième paire (T3C - T5V"), le troisième transistor (T4V") de cette paire fournissant la variable binaire AIBI è la quatrième paire (TlC,T2C T5V',T5V), le premier transistor (T3B) de la deuxième paire (T3B - T4V', T4V) fournissant la variable binaire "courant" NB1 è la quatrième paire (T1C,T2C - T5V',T5V), le premier transistor (T4V') du transistor double de cette deuxième paire fournissant la variable binaire ALIBI à la troisième paire et le deuxième transistor (T4V) dudit transistor double fournissant la variable binaire AIBI à la deuxième branche RI de la deuxième sortie, en ce que les collecteurs du premier transistor (T3C) de la troisième paire et du troisième transistor (T5V') de la quatrième paire,d'une part, du deuxième transistor (T5V") de cette troisième paire et du second transistor (T2C) de la quatrième paire, d'autre part, du premier transistor (TiC) de la quatrième paire pour une autre part et enfin du quatrième transistor de cette même paire sont reliés respectivement à la première et è la deuxième branche de la première sortie et a la première et a la deuxième branche de la deuxième sortie, fournissant respectivement les variables binaires SI, SI, RI et RI. 3. Additionneur a sept entrées et trois sorties utilisant quatre cellules d'addition selon l'une des revendications 1 ou 2, caractérisé en ce qu'il comporte trois premières cellules d'addition (Si, 52, S3) recevant chacune deux variables binaires d'entrée du type "tension" respectivement X2 et X3, X4 et X5, X6 et X7, et deux tensions de référence, associées chacune è une variable d'entrée, respectivement ref3 et ref4, ref5 et ref6, ref7 et ref8, la première cellule ~1) fournissant ses sorties somme SI1 et SI1 sur les entrées de type "courant" de la seconde cellule (52), cette seconde cellule fournissant ses sorties somme SI2 et SI2 sur les entrées de type "courant" de la troisième cellule (#3) et ses sorties de retenue RI2 et RI2 étant reliées è une référence de tension, de niveau supérieur è celui de la sixième tension de référence refo, respectivement de façon directe et ê travers une résistance de chute de tension (RO), et cette troisième cellule ayant sa première branche de sortie somme et sa première branche de sortie de retenue reliées directement à l'alimentation, sa deuxième branche de sortie somme et sa deuxième branche de sortie de retenue étant respec- tivement reliées à l'alimentation à travers une première (R3) et une seconde (R3') résistance de chute de tension, en ce qu'il comporte en outre une paire différentielle de transistors (TX, T2), alimentée par un premier générateur de courant (r, T), dont les transistors reçoivent respectivement une première variable d'entrée du type "tension" X1 et une tension de référence ref2 et fournissent des variables XI1 et X11 aux entrées du type "courant" de la première cellule (51), et une quatrième cellule d'addition (z4) recevant sur son entrée de type "courant" les variables de retenue RI1 et R11 fournies par la première cellule et sur sa première et sa deuxième entrée de type "tension" respectivement les variables de retenue R2 et R3, de type "tension" prises aux bornes de la résistance de chute de tension (RO) et de la seconde résistance de chute de tension (R3'), et adaptées, au point de vue niveau, par un circuit d'adaptation des niveaux constitué d'un second générateur de courant (r', T') en série avec un premier (T6) et un second (T8) transistor, ce premier et ce second transistor étant commandés respectivement par la deuxième R2 et la troisième R3 variable de retenue fournies par les résistances correspondantes de chute de tension (RO, R3'), et la première et la deuxième entrée de cette quatrième cellule étant reliées respectivement a l'émetteur et au collecteur du premier transistor (T6), cette quatrième cellule (z4) ayant ses premières branches de sortie somme et de retenuereliées directement a l'alimentation et ses secondes branches de sortie somme et de retenue reliées d lBalimentation à travers une troisième (R4) et une quatrième (R4') résistance de chute de tension et en ce que la première, la deuxième et la troisième variable binaire de sorties Z0, Z1 et Z2 sont obtenues respectivement aux bornes des première (R3), troisième (R4) et quatrième (R4') résis- tances de chute de tension.