FR 2548502 A1 19850104 FR 8310133 A 19830620 Terminal générateur de vidéo-signaux graphiques, à mémoire topographique directement adressable. L'invention concerne les dispositifs générateurs d'images. Le traitement d'images par ordinateur prend une importance croissante,qu'il stagisse du traitement d'images en général, ou d'applications plus particulières, comme la conception assistée par ordinateur de circuits intégrés à très grande échelle (VLSI) I1 s'est avéré souhaitable de débarrasser l'ordinateur martre", c'est-a-dire celui qui effectue le traitement d'images proprement dit, de l'ensemble des tâches de gestion destinées à permettre la visualisation desdites images. On a conçu à cet effet des appareils spécifiques, destinés donc à être interconnectés entre un ordinateur maître et un organe de visualisation, tels qu'un moniteur de télévision couleur. Ces appareils peuvent être appelés "terminaux générateurs de vidéo-signaux graphiques", puisqu'ils agissent en tant que terminal pour l'ordinateur martre, et engendrent des vidéo-signaux à destination du moniteur de télévision. Le mot "graphique" désigne une classe particulière de tels appareils, capables d'effectuer une visualisation à haute définition, point par point ou, selon une terminologie plus rdcente,pixel par pixel Ces terminaux graphiques sont à opposer aux appareils qui opèrent plutôt sur des plages pré établies de couleurs non ponctuelles, comme par exemple des appareils dits "VIDEOTEX". D'une manière générale, un terminal générateur de vidéosignaux graphiques comporte un circuit d'entrée destiné à être relié à l'ordinateur maire, une mémoire graphique propre à contenir des données numériques d'images, un circuit convertisseur vidéo, capable de produire, à partir de telles données numériques d'images, des vidéo-signaux analogiques propres à actionner ledit moniteur, et un dispositif logique de commande ou contrôleur agencé pour coordonner les accès à la mémoire graphique, selon qu'il s'agit de travailler à l'échange d'informations avec l'ordinateur maitre, ou au contraire à la visualisation d'images par l'intermédiaire du circuit convertisseur VidéO. On a déjà proposé de tels terminaux, dans lesquels le dispositif logique de commande se charge de l'ensemble du transfert des informations à l'égard de la mémoire graphique. Cette solution permet une certaine souplesse quant au type d'ordinateur que l'on pourra connecter au terminal. En revanche, elle nécessite l'échange d'un nombre considérable d'informations entre le terminal et cet ordinateur. Par contrecoup, la capacité admissible pour la mémoire graphique s'en est trouvée limitée, à performances constantes de l'unité de traitement incorporée au dispositif logique de commande (microprocesseur par exemple). La présente invention a notamment pour but d'apporter une solution à ce problème, en permettant, à des conditions économiques raisonnables, de prévoir une mémoire graphique qui peut être de taille importante, sans que cela ne s 'accom- pagne d'un dialogue compliqué avec l'ordinateur mattre. Un autre but de la présente invention est de permettre la réalisation sur commande de différentes configurations dans la mémoire graphique. Un autre but de la présente invention est de permettre la visualisation sur commande d'une ou plusieurs parties choisies du contenu en points images ou pixels de la mémoire graphique. La présente invention a encore pour but de permettre l'écriture simultanée dans la mémoire graphique de plusieurs pixels auxquels est associée la même information de couleur ou pseudo-couleur. Cela est particulièrement intéressant en conception assistée par ordinateur de circuits intégrés à très grande échelle. La présente invention vise aussi à permettre l'écriture sélective, dans la mémoire graphique, en certains des plans mémoires qui concernent le ou les pixels en cours d'écriture. Inversement, on peut aussi visualiser certains seulement des plans mémoires associés à chaque pixel qui se trouvent adressés aux fins de la visualisation. Le terminal générateur de vidéo-signaux graphiques proposé comporte une mémoire graphique propre à contenir des données d'images enregistrées, un circuit convertisseur vidéo, capable de produire, à partir de telles données numériques d'images enregistrées, des vidéo-signaux propres à actionner un moniteur de télévision en couleurs, et un dispositif logique de commande agencé pour établir à cadence prédé- terminée une lecture d'une partie choisie de la mémoire graphique, en direction du circuit convertisseur vidéo, afin de permettre l'entretien d'une image vidéo sur ledit moniteur, et agencé pour consacrer le reste du temps aux accès du processeur extérieur à la mémoire graphique. Selon un aspect de l'invention, ladite mémoire graphique est agencée en mémoire topographique à n plans mémoires adressables conjointement; elle est séparable en deux parties de n/2 plans mémoires chacune (sensiblement n/2 si n est impair). Un bus commun de données et d'adresses provenant du proces seur extérieur est relié d'une part au dispositif logique de commande et, d'autre part, au circuit convertisseur vidéo. Le dispositif logique de commande comporte dans son circuit d'entrée, un registre-tampon de données propre à intervertir les deux moitiés du bus de données en réponse au décodage de certaines informations d'adresses, tandis qu'une liaison de données est établie à partir de la sortie du circuit de tampon de données vers un bus de données à destination de la mémoire graphique, à travers un organe isolateur capable de couper, en réponse aux mêmes informations d'adresses décodées, une partie de la liaison. De son côté, le circuit convertisseur vidéo comporte, pour chaque couleur fondamentale, une mémoire formant table de correspondance, de capacité sensiblement égale à la moitié au moins du nombre de plans mémoires adressables conjointement, porté comme puissance de 2.Chacune de ces mémoires associées aux trois couleurs fondamentales est susceptible d'être préchargée par des informations de transcodage provenant du processeur extérieur à travers le bus commun de données et d'adresses précité. Ceci permet une visualisation entièrement définissable par le processeur extérieur1 et ce pour deux configurations différentes de la mémoire graphique. De préférence, les informations d'adresses envoyées depuis le dispositif logique de commande vers la mémoire graphique sont décalées d'un cran binaire, suivant que la mémoire graphique est utilisée sur l'ensemble des n plans, ou en deux parties possédant chacune n/2 plans mémoires. Très avantageusement, la mémoire graphique est en outre agencée en travées dans un sens transversal aux n plans mémoires, chaque travée comportant n bottiers de mémoire appartenant respectivement aux n plans mémoires. Les travées en question correspondent à des pixels consécutifs pour la visualisation, ces pixels sont lus en même temps, en réponse à un ordre de lecture produit par le dispositif logique de commande pour la visualisation par le moniteur de télévision en couleurs. Selon un autre aspect de l'invention, le dispositif logique de commande comporte un registre spécial, directement accessible pour le processeur extérieur, et permettant de définir un nombre compris entre 1 et p de pixels faisant l'objet d'une inscription identique en mémoire. Selon un autre aspect encore de la présente invention, il est prévu un autre registre formant masque d'écriture, directement accessible pour le processeur extérieur, et propre à contenir un mot masque n'autorisant sélectivement l'écriture que dans certains des plans mémoires pour le ou les pixels qui se trouvent adressés aux fins de l'écriture. Dans le même esprit, le circuit convertisseur vidéo comporte lui aussi un registre masque directement accessible pour le processeur extérieur, et permettant la sélection des plans mémoires effectivement visualisés pour le ou les pixels en cours. D'autres caractéristiques et avantages de l'invention appa raieront à ltexamen de la description détaillée qui va suivre, ainsi que des dessins annexés, sur lesquels la figure 1 représente le schéma général d'un terminal selon la présente invention; la figure 2 illustre le schéma de principe du dispositif logique de commande ou contrôleur graphique référencé 2 sur la figure 1; les figures 3 à 8 illustrent le schéma plus détaillé de certains éléments de la figure 2; les figures 9 et 10 illustrent le schéma de principe de l'une des quatre cartes mémoires formant la mémoire topo graphique, respectivement en ce qui concerne son adressage d'écriture, et l'écriture/lecture; et la figure 11 illustre le schéma de principe de la partie affectée à la couleur rouge de la carte vidéo référencée 3 sur la figure 2 Sur la figure 1, la référence numérique 1 désigne un processeur ou ordinateur extérieur, qui, dans le mode de réalisation préférentiel décrit, peut être le modèle SM 90 conçu par le Centre National d'Etude des Télécommunications, et fabriqué par la Société TELMAT, ou encore un processeur tel que le modèle 68000 de FORCE COMPUTER (bus VME). Le processeur extérieur 1 est relié à un bus 11 dit "bus ordinateur". Celui-ci alimente une carte contrôleur graphique 2 et une carte vidéo 3 (On utilise ici le mot carte pour désigner une unité fonctionnelle présente sur une même plaquette de circuit imprimé). La carte contrôleur graphique 2 est connectée à un bus graphique, qui est ici en deux parties 12 et 13 Ce bus graphique relie la carte 2 à quatre cartes de mémoire topographique, désignées respectivement par 5-1 à 5-4. Chaque carte de mémoire topographique possède une capacité de 1024 x 1024 x 4 bits. On voit immédiatement que l'ensemble des quatre cartes de mémoire topographique peut, notamment, définir 1024 x 1024 points ou pixels, pour chacun desquels sont disponibles 16 bits d'informations, qui en représentent la luminance et/ou la couleur.Comme on le verra plus loin, l'un des aspects de l'invention est de permettre une autre configuration à 8 bits par pixel. La carte vidéo 3 est reliée aux différentes cartes de la mémoire topographique, afin d'utiliser les informations présentes dans celle-ci, sous la supervision de la carte contrôleur graphique 2, dans le but d'exciter un moniteur de télévision en couleur, référencé 4, lequel va réaliser la visualisation d'une partie, choisie, des informations graphiques contenues dans les mémoires 5-1 à 5-4. D'une manière générale, le processeur extérieur va délivrer à la carte contrôleur graphique 2, de même qu'à la carte vidéo 3, des jeux couplés d'informations de données et d'adresses. Ces informations sont utilisées dans la carte contrôleur 2 pour inscrire des données correspondantes dans la mémoire topographique 5. Ces données peuvent être de véritables données graphiques destinées à la visualisation ou simplement des informations de programme dont le processeur extérieur peut avoir besoin. (On verra que la mémoire topographique est accessible de manière "transparente" pour le processeur extérieur, c'est-d-dire que celui-ci peut considérer la mémoire topographique comme faisant partie de son espace mémoire propre).Nonobstant l'application possible de la mémoire en stockage de programme, on l'appellera dans la suite mémoire graphique Par ailleurs, le bus ordinateur il est également relié à la carte vidéo 3. Cette liaison a pour but de permettre l'inscription dans celle-ci de données de transcodage qui vont caractériser l'interprétation entermes de couleurs des 16 ou 8 bits présents, pour chaque pixel, dans la mémoire graphique. De ce fait, les 16 bits ou 8 bits de données numériques relatifs à chaque pixel font d'abord l'objet d'un transcodage sur la carte vidéo 3, avant d'être convertis sous forme analogique, et appliqués au moniteur de télévision en couleurs 4. On se référera maintenant aux figures 9 et 10, pour la description de la mémoire topographique, ou plus exactement de l'une de ses quatre cartes. Cette mémoire est composée à partir de boitiers individuels qui possèdent une capacité de 64 kbits environ, chacun Une extension à 256 kbits par boStier est possible. La mémoire est agencée en "travées", identifiées individuellement par les suffixes 0 à 15. Il y a donc 16 travées. La figure 9 et la figure 10 font apparaître quatre boîtiers superposés, tels que 50-0 à 53-0, jusqu'à 50-15 à 53-15. Les travées précédemment définies sont démultipliées en quatre plans mémoires pour chaque carte telle qu'illustrée sur les figures 9 et 10. L'ensemble des quatre cartes-mémoires fournit donc 16 plans-mémoires et 16 travées. L'adressage des travées s'effectue par les lignes décodées BCASO0-25, qui arrivent par en haut sur la figure 9. Elles sont appliquées à des portes 66, validées par un signal de commande général de travées CASG. Dans chaque boiter, tel que 50-0, ou 50-15, par exemple, l'adressage s'effectue sous forme séquentielle, d'abord pour des rangées, et ensuite pour des colonnes. Sept lignes d'adresses sont prévues, BGA0-7, en combinaison avec un signal de sélection RAS. Lorsque le signal RAS possède une première valeur, ou plus exactement présente une transition dans un premier sens, les valeurs des bits BGA0-7 sont interprétées comme des adresses de rangées; pour les transitions dans l'autre sens, elles sont interprétées comme des adresses de colonnes. On dispose donc ainsi de 8 bits d'adresses de rangées et de 8 bits d'adresses de colonnes pour chaque bottier de mémoire, ce qui correspond bien à 64 kbits. La dernière ligne d'adresse BGA8 est prévue pour l'extension à 256 kbits, mentionnée plus haut. Les boîtiers de mémoires individuels sont par exemple le modèle 4164, qui sont des mémoires dynamiques à 64 kbits; l'extension ultérieure pourra se faire avec des modèles 41256. Conjointement, un jeu des informations d'adresses définies par BSA et RAS, et l'excitation de l'une des lignes BCAS définit l'adressage de 4 bits dans chaque carte-mémoire, soit 16 bits pour l'ensemble des quatre cartes-mémoires. On retrouve ainsi le fait qu'à chaque pixel sont associés 16 bits d'informations. Sur la figure 9, l'amplificateur multi-voies 68 reçoit donc les signaux CASG/BGA0-8 et RAS déjà mentionnés, d'un circuit 67, qui en assure le relais à partir de la carte contrôleur graphique 2,d'où ils viennent par la section 13 du bus graphique, en même temps que les signaux BCAS00-15 et ADRO-3. Le circuit 68 amplifie également des signaux BDW00-03, qui, sur cette carte, permettent la sélection de l'un des plansmémoires, aux fins, comme on le verra plus loin, d'un masquage d'écriture. Comme il y a en tout quatre cartes-némoires, les lignes de masquage d'écriture vont en tout de BDW00 à BDW15. Sur la figure 10, on retrouve le meme agencement des boîtiers de mémoires, mais cette figure s'intéresse aux entrées et sorties de données. Les entrées de données se font en bas et à gauche, sous la forme de bits de pixels validés notés VALPX1 à VALPX4 (les autres cartes-mémoires reçoivent VALPX5 à VALPX16). Les signaux en question sont appliqués à des portes 70à 73,sous le contrôle d'un signal de validation EMBWPX. La sélection de travées, pour l'écriture, est faite par le signal BCAS00-15 apparaissant sur la figure 9. L'adressage dans chaque boîtier se fait de même de la manière décrite sur la figure 9. Pour la lecture à destination des cartes vidéo et du moniteur de télévision, ou bien pour la lecture aux fins de rafrat- chissement, des registres 16 bits 90 à 93 sont connectés respectivement, chacun par l'un de leurs étages, aux plans de mémoire 50 à 53. En réponse à l'ordre de chargement LOAD, le registre 90, par exemple, enregistre les 16 bits délivrés par la mémoire 50-0 à 50-1 5, S'il s'agit d'un simple rafrat- chissement, qui s'effectue de façon connue en soi par une lecture à blanc de la mémoire, on en reste là. S'il s'agit d'une lecture à destination d'une visualisation, l'horloge CKPXOUT assure alors la délivrance des bits correspondants à chaque pixel, en série, pour les travées 0 à 15.Les signaux correspondants sont notés PXOUT1 à PXOUT4, en ce qui concerne les quatre plans-mémoires illustrés sur la figure 10. Reste le cas de la lecture à destination du processeur extérieur. Les sorties des boîtiers-mémoires pour la lecture sont alors appliquées, dans chaque plan de mémoire, tel que 50, à un sélecteur 1 parmi 16, tel que 80, L'adressage du sélecteur est assurée par le signal ENBRPX. Enfin, leur commande de sortie est assurée par le signal CKROUT qui est donc l'horloge de lecture à destination du processeur extérieur. Comme ils vont rejoindre le bus de données, les pixels sortants après relecture sont notés VALPX1 à VALPX4, comme les pixels entrants précédemment mentionnés, Les signaux ENBWPX, CKPXOUT, LOAD, EMBRPX, CKROUT, ADRO-3 et LATCH ADR proviennent également de la carte de contrôleur graphique 2, d'où ils sortent par le connecteur 13 pour aboutir au circuit 67 de la fiche 9 où ils sont convenablement amplifiés.On les retrouvera par la suite précédés du pré fixe BG, indiquant qu'ils transitent par le bus graphique. On se référera maintenant à la figure 2 qui illustre la carte contrôleur graphique. Sur celle-ci, le bus ordinateur arrive en bas et à gauche, pour aboutir à un connecteur réfé rencé il comme ce bus, Les branchements du connecteur vers l'intérieur de la carte 2 comportent 16 lignes de données référencées DA00-15, 23 lignes d'adresses référencées A01-23 et d'autres conducteurs individuels entrant et sortant.Les conducteurs individuels entrant par le connecteur il dans la carte 2 sont - un signal AS qui est une impulsion de validation d'adresse ("adress strobe"); - un signal MES qui est un signal d'adresse supplémentaire propre au processeur extérieur type SM 90; - un signal R/W qui signifie lecture s'il est à 1 et écriture s'il est à zéro, - un signal UDS qui indique la validation des données "supérieures" (octet pair), - un signal LDS qui valide les données "inférieures" (octet impair). Dans l'autre sens, le connecteur il renvoie vers l'ordinateur ou processeur extérieur un signal DTACK qui constitue un accusé de réception des données envoyées par le processeur extérieur. Les autres signaux sortant de la carte contrôleur graphique 2 par le connecteur 11 sont à destination de la carte vidéo 3 qu'ils rejoignent par le bus ordinateur 11. Ces signaux sont - CLKPX, qui représente l'horloge de transfert des pixels vers la carte vidéo; - NEC2048, qui indique à la carte vidéo comment visualiser les données, suivant qu'il s'agit du mode 16 bits ou du mode 8 bits; et - des signaux BVSYNC, BHSYNC, et BBLANK, qui définissent pour la carte vidéo respectivement les informations de synchronisation verticale, de synchronisation horizontale ainsi que le signal d'effacement du moniteur lors des retours lignes notamment. De manière classique, les signaux qui viennent d'être énumérés dans le sens entrant vers la carte 2 sont appliqués à un circuit 21 qui forme tampon pour ceux-ci, ainsi que pour les signaux d'adresses A01-33. Dans la présente description, les signaux ayant subi une opération de tampon ("buffer") gardent la même désignation, précédée de la lettre B. Le connecteur 11 est encore relié, du côté de ses lignes de données DA00-15, à un circuit tampon de données 22, lequel fournit en conséquence un bus interne de lignes de données "tamponnées" notées :BDA00-15. Le bus interne BDA00-15 est relié à un circuit 23 qui assure une isolation entre ce bus et la partie de données du bus graphique, à savoir les lignes BDAG00-15. Le bus BDA00-15 est également relié à un registre masque d'écriture référencé 24 qui délivre au bus graphique des lignes BDW00-15. L'ensemble des lignes BDAG00-15 et BDW00-15 forme la première partie du bus graphique, qui part du connecteur 12* Le bus interne de données BDA00-i5 est encore appliqué à un registre masque dit "CAS", référencé 25.Celui-ci fournit des lignes BCAS00-15, ainsi que ADRO-3, en direction d'un connecteur 13 d'où part la seconde partie du bus graphique. Enfin, le bus interne de données BDA00-15 va encore vers le circuit contrôleur graphique proprement dit, référencé 30, ainsi que vers un circuit d'horloge et de registres auxiliaires associés, noté 31. En utilisant également les lignes d'adresses internes BA01-23, ces circuits vont, en association avec un décaleur d'adresses 33 et un circuit de multiplexage 34, fournir le reste des signaux appliqués à la seconde partie du bus graphique par le conducteur 13. Il s'agit essentiellement de signaux bus d'adresses notés BGA0-8, ainsi que de signaux auxiliaires que l'on détaillera plus loin q De son côté, le bus interne d'adresses BA01-23 va tout d'abord vers un circuit de décodage des fonctions référencé 26, qui reçoit également du circuit tampon d'adresse 21 deux signaux BMES et BR/W. Ce circuit de décodage 26 fournit, à partir des signaux d'adresses et des deux signaux qui viennent d'être mentionnés, un ensemble de signaux de commande de fonctions décodés, utilisés à l'intérieur de la carte contrôleur graphique 2 L'animateur de la carte 2 est un circuit contrôleur graphique référencé 30, et construit à partir du dispositif NEC 7220, avec ses registres associés. Le contrôleur graphique 30 fournit directement des signaux d'adresses (ADM 00-15) à un circuit de multiplexage, lequel va réaliser un adressage fin dans la mémoire graphique, par des lignes BGAO-8.Le circuit multiplexeur 34 transmet, en complément, des signaux de commande dont la liste est la suivante q CKPXOUT, qui définît l'horloge à partir de laquelle les pixels vont sortir de la carte mémoire pour être visualisés; q LOAD, qui est un ordre de chargement de registres 16 bits de sortie de la carte-mémoire (référencés 9 à 93 sur la figure 10); . CKROUT, qui est l'horloge de lecture de la mémoire graphique pour le processeur extérieur; et . RAS qui est un signal de validation de l'adresse de rangée dans la mémoire graphique. Est encore prévu, entre la ligne d'adresse interne BA01-23 et la ligne d'adresse multiplexée 00-15, un décaleur d'adresses référencé 23. Les circuits mentionnés plus hauts vont maintenant être passés en revue, en décrivant plus en détail ceux qui jouent un rôle particulier dans la mise en oeuvre de la présente invent ion. Le circuit tampon d'adresses 21 est de structure classique, et n'est pas décrit en détail. Par contre, le circuit tampon de données 22 possède une structure spécifique, compte tenu de l'un des aspects importants de la présente invention, à savoir la possibilité de plusieurs configurations différentes pour la mémoire graphique. Sur la figure 3, le circuit tampon 22 comporte deux amplificateurs bidirectionnels 221 et 222. Le premier reçoit les poids supérieurs DA08-15 et le second les poids inférieurs DA00-07, délivrés par le connecteur 11. Le sens de fonctionnement des circuits 221 et 222 (lecture ou écriture) est défini par le signal BR/W, appliqué à leur entrée DIR, qui commande leur sens de fonctionnement. Des signaux MAPGRAPH et MAPPROG définissent respectivement que le processeur extérieur désire accéder à la mémoire graphique, soit pour y insérer des informations graphiques proprement dites, soit pour y insérer des informations de programme. Ces deux signaux sont réunis dans une porté OU 227. La sortie de celle-ci est donc vraie si l'un ou l'autre des accès est désiré, et cette sortie est appliquée à une porte OU 228, en même temps qu'un signal BAS (validation d'adresse, envoyée par le processeur extérieur). La sortie de la porte OU 228 représente donc le fait qu'un accès en mémoire est désiré. Elle est appliquée à deux portes OU 229A et 229B, qui reçoivent respectivement les signaux BUDS et BLDS, correspondant respectivement à l'octet impair ou supérieur, et à l'octet pair ou inférieur. La sortie des portes 229A et 229B commande alors respectivement les entrées de validation complémentées notées E des circuits 221 et 222. On gardera maintenant à l'esprit que la mémoire graphique peut fonctionner sur 1024 x 1024 pixels avec 16 plans par pixel (ou par adresse), ou au contraire dans une configuration différente, où elle est subdivisée en deux parties, de 8 plans chacune par pixel. Dans le premier cas, ou mode 16 bits, les lignes DA00-15 transitent purement et simplement, dans l'une ou l'autre direction, à travers les circuits 221 et 222, pour rejoindre respectivement les lignes BDA00-15. Cela est vrai également pour le mode dans lequel la mémoire graphique est utilisée pour des informations de programme. Pour le mode 8 bits, un autre circuit amplificateur bidirectionnel 223 à huit voies est monté entre les lignes BDA00-07 et les lignes BDA08-15, respectivement. Des signaux MAPGRAPH8L et MAPGRAPH8U sont engendrés. En mode graphique 8 bits, ils représentent le fait que l'on considère les 8 bits inférieurs ou l'octet impair, et les 8 bits supérieurs ou l'octet pair, respectivement. Le signal MAPGRAPH8L est appliqué à urne porte NI 224A, en même temps que le signal BUDS et BLDS. Inversement, une autre porte NI 224B reçoit les signaux MAPGRAPH8U et l'ensemble BUDS, et BLDS. Les sorties des deux portes NI 224A et 224B sont reliées à une autre porte Ni 225, dont la sortie commande l'entrée de validation complémentée E du circuit 223. L'entrée de direction de ce même circuit reçoit la sortie d'une porte OU EXCLUSIF 226, dont l'une des entrées est le signal BR/W, et dont l'autre entrée est la sortie de la porte NI 224B. En mode 8 bits, le fonctionnement de ce montage est le suivant: - Lorsqu'on est dans la première partie de la mémoire graphique (BUDS = BLDS = 0), l'octet inférieur ou impair traverse directement l'amplificateur bidirectionnel 222, pour passer sur la ligne BDA00-07. L'octet supérieur ou pair (pour lequel MAPGRAPH8U passe à 0) traverse l'amplificateur bidirectionnel 221, puis l'amplificateur bidirectionnel 223, pour rejoindre lui aussi les lignes BDA00-07. On remplit ainsi toute la mémoire (1024 x 1024 pixels) sur les huit premiers bits. - Lorsqu'on est dans la seconde partie de la mémoire (BUDS = BLDS = 0), c'est au contraire l'octet impair ou inférieur qui va passer par les amplificateurs bidirectionnels 222 et 223 pour rejoindre les lignes BDA08-15 (car MAPGRAPH8L passe à ob. Quant à lui, l'octet pair ou supérieur va traverser directement l'amplificateur bidirectionnel 221 pour rester sur les lignes de poids supérieur BDA08-15. Les huit derniers bits sont ainsi remplis. Les sens qui viennent d'être indiqués sont associés à l'écriture de données en direction de la mémoire. Les choses se passent de même, en sens inverse, lorsqu'il s'agit de lire en mémoire. On s'intéressera maintenant à la figure 4, qui illustre plus en détail l'isolateur 23, monté entre le bus de données internes BDA00-15 et le bus de données graphiques BDATOO-15. Sur cette figure apparaissent à nouveau deux amplificateurs bidirectionnels référencés 231 et 232. Ils sont montés respectivement au niveau des poids supérieurs 08-15 et inférieurs 00-07 de l'interconnexion entre les bus BDAG et BDA. Comme précédemment, la commande de direction DIR des circuits 23t et 232 est réalisée par le signal de lecture/écriture BR/W. Le signal MAPGRAPH est appliqué à deux portes OU 233 et 234, qui par ailleurs reçoivent respectivement des inhibitions par les signaux MAPGRAPH8L et MAPGRAPH8U, en mode 8 bits. Les sorties des portes 233 et 234 sont appliquées aux entrées de validation complémentées E des circuits 231 et 232. En mode 16 bits, les 16 lignes des bus BDAG et BDA sont en inter-communications respectives. En mode 8 bits, seules les huit lignes inférieures 00-07 ou les huit lignes supérieures 08-15 sont en interconnexion, suivant l'état des signaux MAPGRAPH8L et MAPGRAPH8U. On voit bien que les circuits qui viennent d'être décrits en référence aux figures 3 et 4 permettent un échange direct de données entre le processeur extérieur et le bus de la mémoire graphique, pour deux configurations différentes de c?lle-ci. On reviendra maintenant à la figure 2, pour s'intéresser au circuit de décodage de fonctions 26. Celui-ci reçoit les signaux déjà mentionnés, et est constitué essentiellement de mémoires mortes programmables, ou pROM, qui élaborent à partir de certains signaux d'adresses et de deux signaux auxiliaires BMES et BRW un certain nombre de signaux internes utilisés dans la carte 2. Il est considéré comme accessible à l'homme de l'art de faire un tel décodage de fonctions à partir d'une mémoire morte et on donnera donc simplement dans le tableau 1 figurant en annexe de la présente description la signification des différents signaux produits par le circuit 26. On va maintenant s'intéresser au registre masque d'écriture 24 de la figure 2. Celui-ci va répondre à certains ordres spéciaux provenant des lignes d'adresses du processeur extérieur, et convenablement décodés par le circuit 26. Le role du registre masque 24 est, en réponse à ces ordres spéciaux, de prendre en compte les données circulant sur le bus BDA00-15, de façon à les considérer comme un mot-masque, qui permettra, par les lignes BDW00-15, l'écriture (sélective) dans certains seulement des plans ou bits associés dans la mémoire à chaque pixel (16 ou 8 bits, suivant la configuration de la mémoire graphique) Sur la figure 5, les lignes BDA00-15 arrivent par en bas, et sont distribuées en deux parties, les poids supérieurs BDA08-15 allant vers un registre à huit bits 241A, tandis que les poids inférieurs BDA00-07 vont vers un registre 241B également à huit bits. L'ordre spécial d'enregistrement de ces données est WLATCHW. Cet ordre est appliqué à deux portes OU 242A et 242B, qui par ailleurs reçoivent respectivement BUSD et BLSD, de façon à commander l'inscription respective dans les registres 241A et 241B (avec 16 ou 8 bits suivant la configuration de mémoire) du mot de masquage se trouvant présent sur les lignes BDA00-15 en même temps que le signal WLATCHW. Inversement, le contenu de chacun des registres de mot-masque 241A et 241B peut être relu, en réponse à un ordre RMASKW. Le contenu du registre 241t peut être exploité en réponse à un signal EMASKWU, qui est appliqué à une porte OU 243A en même temps que le signal BAS. La sortie de la porte 243A commande donc la sortie du contenu du registre 241A sur des lignes DW08-15, qui vont rejoindre un jeu de portes logiques 246A, permettant la confirmation de cette lecture sous le contrôle d'un signal R Ce signal R, qui est engendré comme représentatif du mode lecture, va inhiber en conséquence le masque d'écriture afin de permettre inconditionnellement la lecture des 16 bits de chaque pixel. Les choses se passent de même avec le registre 241B, sauf que la porte 243B reçoit un signal EMASKWL, et que la porte de sortie 246B est commandée à travers une porte ET 247 soit par le signal R, soit par un signal EMASKW8, lorsqu'on est en configuration 8 bits de la mémoire graphique. Le même signal EMASKW8 est appliqué pour valider l'amplifidateur unidirectionnel 240, de façon à faire passer dans le même cas les lignes DW00-07 du côté des lignes DW08-15, ce qui correspond à un masquage de l'écriture pour les poids supérieurs ou octets pairs, dans la mémoire graphique, lors de la configuration 8 bits. Aussi bien pour les poids supérieurs que pour les poids inférieurs, d'autres inhibitions du masque d'écriture peuvent être réalisées par des circuits 244A et 244B, sous des conditions respectivement définies par les portes OU 245A et 245B. Celles-ci reçoivent en commun le signal BAS, et respectivement les signaux ERWU et ERWL. Quatre états différents d'inhibition sont possibles, suivant la valeur des signaux SRW, BUSD et BLSD. On les expliquera ci-après en référence à la figure 5. Les circuits 244A et 244B ne sont actifs que quand la mémoire graphique est lue par le processeur extérieur et seulement en écriture dans le cas où la mémoire est utilisée comme mémoire de programme Ceci se fait par les signaux ERWU et ERWL. Exemple sur un octet impair BLSD = 0 Action SRW BDWOO-07 Mémoire programme Lecture 0 i donc Lecture 1 1 0 donc Ecriture Mémoire Graph 16 Ecriture 0 1 Mémoire Graph 8 Lecture 0 1 On remarquera qu'en mode graphique obits (première partie; en mode 8 bits la mémoire est partagée en deux parties). une écriture se fait par recopie du masque contenu dans le registre 241B sur les lignes BDW00-07 (à une inversion près) et par contre sur les lignes BDW08-19 on trouvera à cet instant un niveau 1 généré par le circuit 244A correspondant à une lecture. En mode graphique 8 bits (deuxième partie) on retrouvera l'inverse, les lignes BDW00-07 sont forcées à 1 (lecture) par le signal EMASKW8 appliqué à la porte 247, et les lignes BDW08-15 reçoivent la recopie (à une inversion près) du contenu du registre 241A. On décrira maintenant, en référence à la figure 6, le circuit registre de travées "CAS"!noté 25 sur la figure 2. Là encore, l'entrée du circuit 25 est constituée par les lignes de données internes BDA00-15, qui sont distribuées sur deux registres à 8 bits 250A et 250B. Des portes 251A et 251B conditionnent respectivement l'écriture dans les deux registres, sous le contrôle global du signal WLATCHCAS, et en réponse respectivement aux signaux BLSD et BUSD, suivant qu'il s'agit du registre 250B ou 250A.La relecture du contenu de chacun des registres par le processeur extérieur est per mise par un signal RLATCHCAS, La sortie du contenu de chaque registre est commandée par un signal EMASKCAS Les sorties des deux registres 250A et 250B sont alors réunies pour former la ligne bus BCAS00-15,qui, comme l'indique la figure 2, va vers la partie adresse du bus graphique à travers le connecteur 13 Les quatre premières lignes du bus interne d'adresse BA01-23, c'est-à-dire les lignes BA01-04, entrent également dans le circuit 25, en meme temps que la ligne BUSD. Le rôle de ces entrées est de définir l'adressage normal, quant aux colonnes, dans la mémoire graphique, en l'absence de masque. A cet effet, les signaux précités sont appliqués à un décodeur 4 en 16, référencé 253. Celui-ci travaille spus le contrôle du signal de commande ECAS, qui pourra valider la sortie du décodeur, Un autre signal EBUSEXT actionne le décodeur 253 afin de forcer sur sa sortie la sélection globale de l'ensemble des lignes BCAS00-15, pour permettre une relecture globale du contenu de .la mémoire, globale signifiant ici sur toutes les travées. En mode graphique normal 16 bits, les quatre lignes BA0î à BA04 sont appliquées au décodeur, qui va donc travailler sur celles-ci Les mêmes lignes vont fournir les signaux ADRO-3, qui vont vers les cartes de mémoire graphique en même temps que les lignes BCAS00-15, les premières étant numériquement codées, tandis que les autres sont entièrement décodées. En mode graphique 8 bits, un signal MULTSELA fait changer d'état le circuit d'aiguillage logique 252, si bien que celuici applique maintenant les lignes BUSD et BA0î à BA03 comme quatre entrées au décodeur 253. On utilise alors seulement les trois premières lignes d'adresses BA0î et BA03, en ôom- binaison avec BUSD, pour déterminer les lignes d'adresses décodées BCAS00-15, aussi bien que pour définir les lignes d'adresses numériquement codées ADRO-3. L'intérêt de cette disposition est le suivant - Le contenu des registres 250A et 250B permettra d'adresser, d'un seul coup, jusqu'à 16 travées de la mémoire. Cela permettra d'écrire en même temps 16 pixels avec les mêmes 16 (ou 8) bits de données. Une telle caractéristique est très intéressante en conception assistée par ordinateur de circuits intégrés (remplissage rapide de surfaces). - D'un autre côté, on définit l'adressage des grandes travées de la mémoire par des signaux numériquement codés ADRO-3 qui proviennent soit de BA 01-04 en mode 16 bits, soit de BUSD et BA 01-03 en mode 8 bits. Cela a pour but de permettre, d'une manière simple, la subdivision des 16 plans mémoires de 1 bit en deux fois huit plans de 1 bit - les deux parties de la mémoire en mode 8 bits -. Et la sélection de l'une ou l'autre des deux parties se fait par le signal BUSD. On décrira maintenant, en référence à la figure 7, le circuit d'horloge et de registres auxiliaires noté 31 sur la figure 2. Le bloc 310 désigne une horloge de base, qui peut avantageusement comporter deux quartz commutables, l'un à 15 MHz, et l'autre à 20 MHz. La fréquence de base délivrée par l'horloge est notée f et elles est appliquée à un circuit 316 qui élabore à partir de celle-ci des signaux de commande chronologiques. Ceux-ci comprennent tout d'abord un signal 2xWCLK, et son complément, qui sont à un huitième de la fréquence de base, et sont destinés à servir d'horloge de commande pour le contrôleur graphique proprement dit 30. A l'aide d'un diviseur de fréquence, et d'une fonction logique intermédiaire faisant également intervenir les signaux ENECADM et READEXT, le circuit 316 élabore en outre les signaux CKBLANK, LOAD, CKROUT, et RAS. Plus précisément, le signal ENECADM indique qu'une validation d'adresse pour visualisation est en cours. Le signal READEXT signifie qu'une lecture vers le processeur extérieur est demandée. En sortie du circuit 316, le signal CKBLANK va servir d'horloge pour la période d'effacement des signaux vidéo du moniteur. Le signal LOAD est un ordre de chargement des registres 16 bits de sortie de chaque carte mémoire. Le signal CKROUT est l'horloge de lecture de la mémoire en direction du processeur extérieur. Enfin, le signal RAS est un signal de validation de l'adresse de rangée dans chaque boîtier mémoire ("Row Address Select"). En partie basse, la figure 7 reçoit les 8 bits de points supérieurs du bus de données internes BDA08-15. Ces lignes sont subdivisées en deux parties. La première BDA08-11 va vers un registre à quatre bits 311. La seconde BDA12-15 va vers un autre regitre à quatre bits 312. La prise en compte des informations présentes sur les lignes en question par les deux registres s'effectue sous le contrôle de deux cinq cuits semblables.Le premier est constitué de deux portes OU 3111 et 3112 qui reçoivent en commun le signal BUDS et respectivement les signaux NECRD et NECWR.La sortie de la porte 3112 commande la prise en compte par le registre 311 des informations présentes sur les lignes BDA08-11, tandis que la sortie de la porte 3111 commande, à l'inverse, la relecture de ces mêmes informations par les lignes en question, pour leur retour vers le processeur extérieur. La même disposition se retrouve à propos du registre 312. On observera incidemment que les signaux NECWR et NECRD sont utilisés ici pour commander l'écriture et la lecture du contenu des lignes BDA08-15 dans les deux registres 311 et 312. En même temps, ces signaux permettront au contrôleur graphique 30 de prendre en charge dans ses propres registres le contenu des lignes BDA00-07. On assure ainsi d'une manière très simple la transmission coordonnée d'informations entre le processeur extérieur et tous les éléments du terminal graphique selon l'invention, dans une sorte d'espace mémoire commun, dont chaque emplacement peut être adressé par le processeur extérieur. On revient maintenant à la figure 7, où l'on observera que le registre 311 possède trois sorties dont l'une définit la sélection du quartz utilisé dans l'horloge 310, et les deux autres définissent des informations de pages en mémoire notées PAG-0 et PAG-1. Ces signaux de pages vont rejoindre le circuit 34 de la figure 2. L'autre registre 312 sert à définir un facteur de zoom, utilisé au niveau de la visualisation du contenu de la mémoire graphique. Bien entendu, en même temps qu'il est transmis au registre 312, le facteur de zoom est transmis aussi au contrôleur graphique 30, de la manière qui vient d'être précédemment indiquée. Le contrôleur graphique 30 sait par construction répéter chaque pixel à afficher, et ce un nombre de fois correspondant au facteur de zoom adopté. Il reste à adapter la fréquence de sortie des informations, depuis la mémoire graphique, pour tenir compte de cette répé tition. Cela est effectué ici par le fait que les sorties du registre 312 sont appliqués à un compteur programmable 313, qui définit à travers un retard réglable 314 d'une part le signal CLKPXOUT qui définit la cadence de sortie des pixels depuis la carte mémoire et, d'autre part, le signal CLKPX, qui, compte tenu de l'inverseur 315, possède une phase opposée à CLKPXOUT, et un retard convenable par rapport à celui-ci. Le signal CLKPX est celui qui définit l'instant de prise en compte des informations sortant de la mémoire par la carte vidéo 3 de la figure 1. On décrira maintenant en référence à la figure 8 le circuit 32 de la figure 2. Au préalable, on notera que la fonction de base du contrôleur graphique 30 est d'établir périodiquement et prioritairement, à une cadence suffisamment rapide, un ordre de lecture de la mémoire, de manière à permettre en permanence la visualisation d'une image sur le moniteur 4. Un signal NECALE, produit par le contrôleur graphique 30, représente le fait que celui-ci est en train de demander un accès prioritaire à la mémoire. Ce signal est enregistré dans une bascule 320, de type D, dont la sortie Q est appliquée comme qua trième entrée A3 à une mémoire morte programmable ou pROM 323. Un registre 324 rafratchi à la cadence 2xWCLK, prend en compte cette information de sortie de la mémoire 323, ainsi que d'autres.Il produit en conséquence le signal ENECADM déjà cité, lequel va servir en outre à remettre à zéro la bascule 320, jusqu'à nouvelle réception d'un signal NECALE. Les entrées des circuits de la figure 8 sont pour le reste des signaux MAPGRAPH, BAS et MAPGRAPHFILL, ainsi que BR/W. Deux portes NI 321A et 321B reçoivent en commun le signal BAS provenant du circuit 21 et respectivement les signaux MAPGRAPH et MAPGRAPHFILL. Les sorties de ces deux portes sont appliquées à deux entrées d'un registre 322. La troisième entrée du registre 322 reçoit le signal BR/W. Le registre 322 est également rafraîchi à la cadence de l'horloge 2xWLCK, mais en opposition de phase par rapport au registre 324. Les trois sorties du registre 322 sont appliquées comme trois autres entrées Ag à A2 de la mémoire morte 323, qui, en fonction de ces signaux et du signal A3 déjà mentionné, produit non seulement le signal ENECADM déjà cité, mais aussi un certain nombre d'autres signaux que l'on énumérera maintenant, étant rappelé que la présence du signal ENECADM exclut tous les autres. Le signal READEXT vient autoriser la lecture d'un pixel. Le signal REFRESH vient autoriser le rafraîchissement de la mémoire graphique, qui s'effectue de manière connue en soi par une lecture "à blanc". Le signal ENBWPX, défini à travers un inverseur 325, autorise l'écriture d'un pixel dans la mémoire graphique.Son complé ment R indique qu'aucune écriture n'est en cours1 ce qui indique le mode lecture, et inhibe notamment le masque d'écriture comme on l'a déjà indiqué Le signal EMASKCAS représente le fait que l'on écrit consécutivement un certain nombre de pixels dans la mémoire. Lorsqu'il est à zéro, à cet effet, le signal R est naturellement de son côté à 1, puisqu'il s'agit du mode écriture. Lorsque le signal EMASKCAS est à zéro, le signal ECAS est à 1. Enfin, le signal EBUSEXT est à zéro pour l'écriture ou la lecture, lorsqu'il s'agit bien entendu d'opérations effectuées à destination du processeur extérieur. Le même signal EBUSEXT est appliqué à un circuit de retard réglable 326, dont la sortie est prise en charge par une bascule D 327. Cette bascule 327 est effacée par la sortie de la porte 321A, tandis qu'au contraire sa sortie Q vient effacer le contenu du registre 322. La sortie Q de la bascule 327 est appliquée à une porte inverseuse 329, pour définir le signal d'accusé de réception de données noté DTACK. Le même signal peut être produit par la combinaison dans une porte OU 328, des signaux BAS et RG. Cela représente le fait qu'une information provenant du processeur extérieur et à destination de l'un des registres individuels de la carte a bien été resue. Par construction, le circuit contrôleur graphique 30 est agencé pour établir périodiquement à cadence suffisamment rapide, un ordre de lecture de la mémoire pour permettre en permanence la visualisation d'une image sur le moniteur 4. A cet effet, le contrôleur graphique 30 établit des ordres d'adresses sur le bus ADMOO-15, et ces ordres d'adresses sont envoyés sur le circuit de multiplexage 34. Partant des 16 bits du bus ADM00-16, le circuit de multiplexage 34 utilise le signal RAS engendré par le circuit 31, pour envoyer les adresses sous forme multiplexée, c'est-à-dire d'abord l'adresse de rangées constituée par les 8 premiers bits ADM00-07, qui va, après la précédente et pour l'autre valeur du signal RAS, toujours sur la ligne BGA0-7. (les quatre adresses supplémentaires disponibles sur la base des signaux PAG-0 et PAG-1 sont utilisées,là encore sous forme multiplexée avec le signal RAS, pour produire la dernière ligne d'adresses BGA8 (utilisée seulement avec des mémoires 256 kbits. En présence d'un ordre de rafraîchissement REFRESH, le circuit de multiplexage 34 excite purement et simplement toutes les adresses de mémoires de type rangée dans la forme séquentielle qui vient d'être expliquée. Le circuit de multiplexage 34 assure encore l'amplification, la mise en forme et le transfert par le connecteur 13 sur le bus graphique des signaux CKPXOUT, LOAD, CASG, CKPXIN, et CKROUT. Ces fonctions ne nécessitent pas une description plus détaillée. En ce qui concerne les informations d'adresses reçues par le circuit de multiplexage 34, celles-ci peuvent venir non seulement du circuit contrôleur graphique 30 proprement dit, mais aussi d'un décaleur d'adresses 33, dont l'entrée est le bus d'adresses interne 01-20. Celui-ci reçoit comme entrées les signaux BUSD, EBUSEXT, ainsi que MULTSELA et MULTSELB. Le signal EBUSEXT vient valider ce décaleur d'adresses 33, dans la situation où l'adressage en mémoire èst requis par le processeur extérieur Le décalage d'adresses dépend de la configuration de la mémoire graphique. En mode 16 bits, pour lequel MULTSEL A = MULTSEL B = 0, les adresses BA01à BA04 sont occupées par le décodeur 4 en 16 CAS 253 (voir figure 6), et ce sont les adresses BA05 et BA20 qui vont être reliées respectivement aux lignes d'adresses non multiplexées ADMOO à ADM1S. En mode 8 bits, le décodeur 4 en 16 CAS 253 utilise comme adresses d'une part le signal BUSD, d'autre part, les lignes BA0î à BA03. Dans cette situation, pour laquelle MULTSEL A = 1, ce sont les lignes BA04 à BA19 qui vont être envoyées respectivement sur les lignes ADM00 à ADM1S. Le dispositif selon la présente invention est également prévu pour écrire la même information graphique sur une zone de pixels consécutifs pouvant aller de 1 à 16 pixels (les travées dans la structure de la mémoire). Dans ce cas d'écriture par zone en mode 16 bits (MULTSEL A = O, MULTSEL B = 1), ce sont les lignes d'adresses BA0î à BA16 qui vont respectivement être reliées aux lignes ADM00 à ADM15. Enfin, dans le mode d'écriture sur une zone entière, en configuration 8 bits, on a MULTSEL A = MULTSEL B = 1, la première ligne d'adresses BUSD sera appliquée à ADMOO. Les autres lignes BA1 à BA15 seront appliquées respectivement à ADMO1 jusqu'à ADM1S. Il reste à expliquer pourquoi le circuit contrôleur graphique proprement dit 30 reçoit comme ligne d'adresses unique la ligne BA01. Lorsque le processeur extérieur désire lire ou écrire dans le circuit contrôleur graphique 30, deux cas peuvent se présenter : il peut s'agir de commande, ou de paramètre.La ligne d'adresses unique BA0l allant vers le contrôleur graphique 30 permet, pour les fonctions déterminées par le circuit de décodage 26 comme comportant un dialogue entre le contrôleur graphique 30 et le processeur extérieur, d'indiquer au contrôleur graphique 30 s'il s'agit de commande ou de paramètre. On comprend mieux maintenant le fonctionnement général du dispositif selon la présente invention. La mémoire graphique est en accès entrelacés, entre d'une part les opérations de lecture nécessaires au maintien d'une visualisation continue, les opérations d'écriture etjou lecture à destination du processeur extérieur. Celui-ci peut utiliser la mémoire graphique de trois manières: - mode programme, une partie ou même la totalité des octets de la mémoire graphique peut entre utilisée comme une extension de la mémoire du processeur extérieur; - mode graphique 16 bits, dans ce mode, la mémoire est orga nisée en seize plans graphiques de 1024 x 1024. L'information de couleur est codée sur 16 bits, dont 5 bits par couleur fondamentale rouge, vert et bleu, le dernier bit servant à définir un plan en superposition; - mode graphique 8 bits (pseudo-couleur) la mémoire graphique est organisée en 8 plans de 1024 x 1024.L'information couleur est codée sur les 8 bits sortants de la mémoire graphique, à l'aide d'une table de transcodage à 256 entrées programmable, qui permet de fabriquer toute pseudo-couleur désirée, avec une définition de 8 bits par couleur fondamentale. Les plans visualisables peuvent entre filtrés à l'aide d'un registre masque de 8 bits, ce registre étant incorporé à la carte vidéo. En ce qui concerne l'écriture dans la mémoire graphique par le processeur extérieur, une fonction d'initialisation rapide de zone permet d'écrire des paquets de n pixels avec n variables de i à 16, de la même "couleur" en un seul accès à la mémoire graphique (soit une microseconde) Par ailleurs, un registre-masque, de 16 bits en mode graphique 16 plans ou 8 bits en mode graphique 8 plans, permet de sélectionner les plans actifs en écriture, les autres demeurant non modifiés. Par nature, le contrôleur graphique NEC 7229 utilisé permet la visualisation d'une fenêtre vidéo, choisie de manière programmable, et mesurant 768 x 575 lignes maximum, cette fenêtre se découpant dans la mémoire graphique. La fenêtre vidéo peut permettre de visualiser deux zones indépendantes de l'espèce mémoire graphique, avec entre ces deux zones une séparation horizontale. Par modification du contenu des registres incorporé au contrôleur graphique, la fenêtre vidéo peut se déplacer dans tout l'espace de la mémoire graphique, avec un incrément minimum de une ligne en vertical et de 16 pixels en horizontal On décrira maintenant la réalisation particulière de la carte vidéo 3 de la figure 1. Cette carte comporte trois parties respectivement associées aux trois couleurs fondamentales rouge, bleu et vert. On n'en décrira que la partie rouge Celle-ci est illustrée sur la figure 11. De manière analogue à ce qui a été décrit pour l'ensemble de la carte contrôleur graphique référencée 2, chaque partie de la carte vidéo 3 reçoit le bus d'adresses et le bus de données provenant de l'ordinateur ou processeur extérieur. Dans la partie rouge illustrée sur la figure 11, le bus d'adresses est appliqué à un circuit de décodage de fonctions 355, qui définit essentiellement trois ordres, écriture dans la mémoire de rouge WMR, relecture de la mémoire de rouge RMR, et un signal de validation E8R, qui autorisera un circuit isolateur 354 à transmettre les huit fils d'adresses BA01-08 vers les entrées d'adresses de la mémoire 350 chargée du transcodage dans le circuit "rouge. Sous le contrôle du signal WMR, cette mémoire peut se voir écrire des informations émanant des lignes de données BD00-07. Inversement, le contenu de la mémoire 350 aux emplacements adressés par la ligne BA01-08 peut être disponible sur la sortie de la mémoire pour être appliqué à un isolateur 352, qui, sous le contrôle du signal RMR, retransmet ledit contenu sur les lignes du bus de données BD00-07. Le processeur extérieur peut, de la sorte, inscrire 256 fois 8 bits de données dans la mémoire 350. Le contenu de cette mémoire,pour le transcodage, sera interprété différemment suivant qu'on est en mode graphique 16 bits ou en mode graphique 8 bits, comme on le verra maintenant. Les bus de données BD et d'adresses BA provenant du processeur extérieur sont également appliqués à une pluralité de registres notés dans leur ensemble 356. L'un de ceux-ci est un "registre mode" qui détermine, si l'on est en mode 16 bits, par un signal OUT15 ou en mode 8 bits par un signal BM8. On se rappellera qu'en mode graphique 16 bits, on dispose en tout de 16 bits pour définir les trois couleurs. Ces bits sont répartis en trois fois cinq bits pour les couleurs proprement dites, le seizième bit, noté PXOUT16, étant utilisé pour définir un plan "en superposition" susceptible de venir se rajouter à la visualisation. Pour le rouge,on va donc disposer de cinq bits notés PXOUT1-5 qui sont appliqués à cinq entrées correspondantes du registre 358, sous le contrôle de l'horloge CLKPX déjà mentionnée. Le registre 358 reçoit en même temps trois autres entrées, provenant d'informations établies par le processeur extérieur dans la partie "registre zone" du bloc 356. Ces trois informations sont appliquées à travers trois portes OU 357 au registre 358, les autres entrées des portes OU 357 recevant en commun le signal PXOUT16. La capacité de 256 fois 8 bits de la mémoire 350 permet d'y prévoir huit zones dif-férentes, correspondant à huit modes de transcodage différents des cinq bits PXOUTî-5. On peut réaliser ainsi huit jeux différents de correction de couleurs. En fait, on prévoit seulement sept zones dans la mémoire pour les corrections de couleurs, la huitième zone étant adressée de manière forcée par la présence du signal PXOUT16 appliqué aux portes 357. Au contraire, lorsqu'on est en mode graphique 8 bits, ce que représente le signal DM8, les huit bits délivrés pour chaque pixel par la mémoire graphique, notés PXOUT1-8, sont appliqués en commun aux trois sections de couleur rouge, verte ou bleue de la carte vidéo. Un "registre de commande de masque" (incorporé à 356) reçoit du processeur extérieur des informations qui lui permettent de délivrer à un circuit de masque proprement dit 359, constitué de portes logiques, des ordres de sélection de certains des huit bits d'entrée qui lui sont appliqués. La sortie du circuit 359 est appliquée à un isolateur 360 sous le contrôle du signal DM8 déjà mentionné, pour aller finalement exciter les adresses de la mémoire 350.Celle-ci peut alors engendrer, pour chacune des adresses que peuvent définir les huit bits d'entrée PXOUTl-8, huit bits de sortie qui vont définir une "pseudocouleur", établie à l'avance pour l'adresse correspondante par les informations de transcodage préalablement introduites par le processeur extérieur dans la mémoire 350. Finalement, qu'il s'agisse d'un fonctionnement en mode graphique aux vraies couleurs et des corrections sélectionnables au choix parmi sept possibilités, plus un éventuel plan graphique en superposition formant curseur, ou qu'il s'agisse du mode graphique à huit bits avec pseudo-couleurs, on obtient pour chaque jeu de signaux PXOUT en entrée, huit bits en sortie de la mémoire 350, qui sont appliqués à un convertisseur numérique/analogique 351, lequel commande des circuits d'adaptation vidéo 353, qui vont finalement exciter le moniteur 4. Le même processus se répète pour les autres couleurs. Le circuit contrôleur graphique.30 de la figure 2 produit en outre, de manière connue, des signaux de synchronisation verticale, horizontale, et effacement (ce dernier à partir de l'horloge d'effacement déjà mentionnée). Ces signaux sont appliqués au moniteur à travers la partie "verte" de la carte vidéo et ne sont donc pas représentés sur la figure 11. TABLEAU I (DECODAGE DE FONCTIONS26) ENTRANT BMES SIGNAL D'ADRESSE SUPPLEMENTAIRE (PROCESSEUR EXTERIEUR SM90) BR/W LECTURE/ECRITURE TAMPONNEE MAPGRAPH ACTIF POUR ACCES A MEMOIRE GRAPHIQUE MAPPROG ACTIF POUR USAGE MEMOIRE GRAPHIQUE POUR PROGRAMME MAPGRAPH16 ACTIF POUR MODE GRAPHIQUE 16 BITS MAPGRAPH8L ACTIF POUR MODE GRAPBIQUE 8 BITS "BAS" MAPGRAPH8H ACTIF POUR MODE GRAPHIQUE 8 BITS "HAUTS" MAPGRAPHFILL ACTIF POUR ACCES EN COOPERATION AVEC REGISTRE MASQUE CAS MULTSELB ACTIF POUR MODE EN COOPERATION AVEC REGISTRE MASQUE CAS MULTSELA MODE 8 BITS (SI VRAI) SRW ERWU ERWL EMASKWU VALIDE MASQUE ECRITURE POIDS SUPERIEURS EMASKWL VALIDE MASQUE ECRITURE POIDS INFERIEURS EMASKW8 ACTIF SI MODE 8 BITS RG ACTIF SI ACCES A L'UN DES REGISTRES, SERT A CREER "DTACK" TABLEAU I (suite) SORTANT WLATCHW ECRITURE REGISTRE MASQUE D'ECRITURE WLATCHCAS ECRITURE REGISTRE MASQUE "CAS" NECWR ECRITURE DANS LE CONTROLEUR "NEC 7220" NEC RD LECTURE DANS LE CONTROLEUR "NEC 7220" R LATCH W RELECTURE REGISTRE MASQUE D'ECRITURE R LATCH CAS RELECTURE REGISTRES MASQUE CAS ENBRPX VALIDE RELECTURE MEMOIRE GRAPHIQUE Revendications. 1. Terminal générateur de vidéo signaux graphiques, destiné à être interconnecté entre un ordinateur maître ou processeur extérieur et un organe de visualisation, tel qu'un moniteur de télévision couleurs, et comportant une mémoire graphique propre à contenir des données d'images enregistrées, un circuit convertisseur vidéo, capable de produire, à partir de telles données numériques d'images enregistrées, des vidéo-signaux analogiques propres à actionner ledit moniteur, et un dispositif logique de commande agencé pour établir à cadence prédéterminée une lecture d'une partie-choisie de la mémoire graphique, en direction du circuit convertisseur vidéo, afin de permettre-l'entretien d'une image vidéo sur ledit moniteur, et pour consacrer le reste du temps aux accès du processeur extérieur à la mémoire graphique, caractérisé en ce que ladite mémoire graphique est agencée en mémoire topographique à n plans-mémoires adressables conjointement, et séparable en deux parties de n/2 plansmémoires chacune, en ce qu'un bus commun de données et d'adresses provenant du processeur extérieur est relié d'une part au dispositif logique de commande (2) et, d'autre part, au circuit convertisseur vidéo (3), en ce que le dispositif de commande (2) comporte dans son circuit d'entrée un registre-tampon de données (22) propre à intervertir les deux moitiés du bus de données en réponse au décodage (26) de certaines informations d'adresses, tandis qu'une liaison de données est établie à partir de la sortie du circuit tampon de données (22) vers un bus de données (BDAG) à destination de la mémoire graphique (5), à travers un organe isolateur (23) capable de couper, en réponse aux mêmes informations d'adresses décodées (26), une partie de la liaison, et en ce que le circuit convertisseur vidéo (3) comporte,pour chaque couleur fondamentale, une mémoire (350) formant table de correspondance. de capacité sensiblement égale à la moitié au moins du nombre de plans-mémoires adressables conjointement, portée comme puissance de 2, chacune de ces mémoires associées aux trois couleurs fondamentales étant susceptible d'être préchargée par des informations de transcodage provenant du processeur extérieur à travers ledit bus commun de données et d'adresses (11), ce qui permet une visualisation entièrement définissable par le processeur extérieur, en deux configurations différentes de la mémoire graphique. 2. Terminal selon la revendication 1, caractérisé en ce que la mémoire graphique est de capacité largement supérieure au besoin d'affichage d'un moniteur de télévision, et en ce que le dispositif logique de commande y prélève une ou plusieurs fenêtres de pixels destinés à la visualisation. 3. Terminal selon l'une des revendications 1 et 2, caractérisé en ce que les informations d'adresses envoyées depuis le dispositif logique de commande (2) vers la mémoire graphique (5) sont décalées d'un cran binaire, suivant que la mémoire graphique est utilisée sur l'ensemble de ces n plans, ou en deux parties possédant chacune n/2 plans-mémoire. 4. Terminal selon l'une des revendications 1 à 3, caractérisé en ce que, au moins l'un des deux éléments comprenant le dispositif logique de commande et le circuit convertisseur vidéo comporte d'autres registres directement adressables pour le processeur extérieur, en présence d'un ordre d'adresses sélectivement associé. 5. Terminal selon l'une des revendications 1 à 4, caractérisé en ce que la mémoire graphique est en outre agencée en travées dans un sens transversal aux n plans-mémoires, chaque travée comportant n boîtiers de mémoire appartenant respec tivement aux n plans-mémoires, lesdites travées correspondant à des pixels consécutifs pour la visualisation, et ces pixels étant lus en même temps, en réponse audit ordre de lecture du dispositif de logique de commande en vue d'une visualisation par le moniteur. -6. Terminal selon la revendication 5, caractérisé en ce que le dispositif logique de commande comporte un registre spécial (25) directement accessible pour le processeur extérieur, et permettant de définir un nombre compris entre 1 et p de pixels faisant l'objet d'une inscription identique en mémoire. Terminal selon l'une des revendications 1 à 6, caractérisé en ce qu'il est prévu un autre registre (24) formant-masque d'écriture, directement accessible pour le processeur extérieur, et propre à contenir un mot masque n'autorisant sélectivement l'écriture que dans certains des plans-mémoires pour le ou les pixels en cours d'écriture. 8. Terminal selon l'une des revendications précédentes, caractérisé en ce que le circuit convertisseur vidéo comporte lui aussi registre masque directement accessible pour le processeur extérieur, et permettant la sélection des plans-mémoires effectivement visualisés. 9. Terminal selon l'une des revendications précédentes, caractérisé en ce que n égale 16. 10. Terminal selon la revendication 9, prise en combinaison avec la revendication 6, caractérisé en ce que p égale 16.