FR 2548408 A1 19850104 FR 8310050 A 19830617 La présente invention concerne un multiplieur de deux nombres binaires X et Y, réalisé en circuit intégré MOS, dans lequel, les N éléments binaires XO à XN I du multiplicande X sont fournis de façon parallèle et les M éléments binaires YO à v du multiplicateur Y sont fournis de façon serie, M étant pair et N quelconque. Son fonctionnement est du type séquentiel sous la commande de trois signaux d'horloge. Il fournit dans un premier temps, de façon série, tous les éléments binaires de plus faible poids et ensuite, toujours de façon série, tous les éléments binaires de plus fort poids. Les multiplieurs parallèles réalisés en circuit intégré MOS sont bien connus et sont largement decrits dans la littérature. Ils sont, en particulier, décrits dans un article du journal "Philips Journal of Research", volume 36, n0 3 de 1981, pages 173 à 194, inti tulé "Compact NMOS array multipliers with inverting full adders", de N.F. Benschop et L.C.M. Pfennings. Cependant, cet article propose de plus d'effectuer un "pipe-lining" de ce multiplieur, c' est-a-dire de gerer la progression des informations. Il s'agit, dans la version la plus sophistiquee decrite, de doter les cellules d'addition à trois entrees et deux sorties ("full adders") utilisées, de deux bascules a verrouillage ("latch") commandees par un signal d'horloge a double phase.Le transfert des informations, d'une ligne à la suivante, se fait alors sous la commande de cette horloge. Il est ainsi possible de realiser, simultanément, avec le même matériel, plusieurs multiplications. Les éléments binaires relatifs à chacune des opérations sont alors fournis les uns à la suite des autres avant que le résultat de chacune de ces opérations ne soit donné. Une telle pratique, bien qu'introduisant, au niveau de chaque cellule d'addition, des retards supplémentaires dus au mode de commande choisi, de type synchrone, et au temps de transit de chaque bascule à verrouillage, permet, avec un même matériel, d'obtenir une plus grande puissance de calcul. Cependant, cet avantage n'est exploité que s'il est vraiment nécessaire de réaliser successivement un grand nombre de multiplications. Un tel type de multiplieur nécessite l'adjonction, au multiplieur parallele classique, d'un grand nombre de bascules à verrouillage : en fait deux par cellule d'addition, une pour la sortie somme et une pour la sortie de retenue. La complexité du système et donc son coût en sont très sensiblement accrus. D'autre part, certains registres a décalage, dits de type dynamique, utilisent, pour contrôler le décalage des informations, des transistors MOS disposés le long du parcours que doit effectuer l'information binaire et commandés l'un par la première phase +1 et l'autre par la deuxième phase #2 d'une horloge de synchronisation à deux phases 1 et 2 sans recouvrement. L'information binaire est alors stockée de façon "dynamique" dans des inverseurs situés entre deux de ces transistors MOS successifs, commandés par des phases d'horloge différentes. C'est ainsi que la demande de brevet français n 83 01322 déposée le 28 janvier 1983 par la demanderesse et intitulée "Multiplieur parallèle en circuit intégré MOS du type pipe-line" propose de fournir un multiplieur à commande de type synchrone, et donc qui permette aussi d'effectuer le calcul simultané de plusieurs multiplications, mais qui ne nécessite pas l'introduction de bascules è verrouillage, et qui soit donc plus rapide et moins coûteux que le multiplieur décrit dans l'article cité, ce multiplieur utilisant, comme dans le cas des registres à décalage dynamique, des éléments è mémoire dynamique. Ce multiplieur parallèle, réalisable en circuit intégré MOS, est du type permettant de réaliser la multiplication d'un multiplicande X = XN -1 ... Xn ... X1 X0 parunmultiplicateurY= YM-1 ... Ym ... Y1 Y0 respecti- vement è N et M éléments binaires distribués sur respectivement N colonnes et M lignes de données. Il comporte MN multiplieurs élémen- taires Pmn, disposés suivant M lignes et N colonnes associées aux lignes et colonnes de données. Chaque ligne permet de réaliser les N multiplications partielles correspondant au produit partiel d'un élément binaire du multiplicateur par tous les éléments binaires du multiplicande. Chacun de ces multiplieurs élémentaires, sauf ceux de la première ligne recevant l'élément binaire v et ceux de la dernière colonne recevant l'élément binaire XN-1, ou son complément XN-1, est associé à une cellule d'addition è trois entrées et deux sorties #mn qui reçoit, de ce multiplieur élémentaire sa variable produit partiel Xn Ym, de la cellule d'addition z I n située directement audessus son élément binaire de retenue R et de la cellule d'addition diagonalement supérieure #m-1 n+l ou éventuellement, si m = O ou n=N-i, du multiplieur élémentaire diagonalement supérieur Pm-1 n+l son élément binaire de somme S, respectivement son produit partiel Xn-1 Ym-1. Ce multiplieur comporte de plus N-l cellules d'addition supplémentaires formant un additionneur série destiné è collecter les dernières retenues, recevant, de la dernière ligne, d'indice M-l, toutes les variables binaires fournies et fournissant les N éléments binaires de plus fort poids, le transfert des éléments binaires d'une cellule d'addition à la suivante se faisant sous la commande d'une horloge à deux phase 1 et sans recouvrement. Selon cette demande de brevet précitée, le fonctionnement de ce multiplieur reste un fonctionnement dynamique et le transfert de chacune des informations binaires transmises par une ligne à la suivante est réalisé à travers un unique transistor MOS, ces transistors étant commandés une ligne sur deux par la première phase fI de l'horloge de commande et une ligne sur deux par la deuxième phase #2 de cette horloge de commande. Cependant, un tel multiplieur nécessite encore un grand nombre de transistors, environ cinq mille pour un multiplieur 16 x 16. Ainsi, la présente invention se propose de fournir aussi un multiplieur parallèle, en circuit intégré MOS, fonctionnant de manière séquentielle à l'aide d'éléments a mémoire dynamique et permettant de réaliser la multiplication d'un multiplicande X = XN I ... X ... X X n i O par un multiplicateur Y = YM I ... Y ... Y1 YO, respectivement à N et M éléments binaires distribués sur des colonnes et des lignes de données, M étant pair et N quelconque.Ce multiplieur parallèle comporte un premier dispositif d'élaboration des éléments binaires de sortie de plus faible poids, constitué de ces lignes et de ces colonnes de données qui comporte en outre, à chaque intersection ligne et colonne de données, un multiplieur élémentaire pour réaliser une multiplication élémentaire du type X Y . Chacun de ces multiplieurs élémentaires, sauf ceux de la n m dernière colonne, est associé å une cellule d'addition à trois entrées et deux sorties recevant de ce multiplieur élémentaire, sa variable produit partiel Xn Y . Ce multiplieur parallèle comporte, d'autre part, m un second dispositif d'élaboration des éléments binaires de sortie de plus fort poids, collectant tous les éléments binaires de plus fort poids fournis par le premier dispositif et comportant une colonne supplémentaire de cellules d'addition à trois entrées et deux sorties. Selon 1 invention, le premier dispositif, de ce multiplieur parallèle, comporte N colonnes et seulement deux lignes de données. Ces N colonnes reçoivent, de façon parallèle, les N éléments binaires du multiplicande. La première ligne reçoit, de façon série, les éléments binaires du multiplicateur Ym qui ont un indice m = 2p pair. Et la seconde ligne reçoit, de façon série, les éléments binaires du multipli cateur Y ayant un indice m = 2p+l impair.Ce premier dispositif fournit, m de façon série, par sa première ligne de multiplieurs élémentaires et de cellules d'addition, les compléments P2p des éléments binaires de sortie de bas poids P2p ayant des indices pairs, et par sa seconde ligne de multiplieurs élémentaires et de cellules d'addition, les éléments binaires de sortie de bas poids P2p+1 ayant des indices impairs. Un tel multiplieur, de type dynamique, ne nécessite pas non plus de bascules à verrouillage et permet de réduire le nombre de transistors utilisés. Pour un multiplieur 16 x 16, le gain en surface et en consommation est environ de 4 par rapport au multiplieur décrit dans la demande de brevet précitée n0 83 01322. Un tel multiplieur est évidemment moins rapide que le multiplieur parallèle cité. Cependant, pour compenser cette rapidité, il est possible de faire fonctionner plusieurs de ces multiplieurs en parallèle. On gagne ainsi en rapidité ce que l'on perd en place occupée. Une telle configuration peut cependant etre utile dans le cas où la quantité d'informations traitées est irré gulière dans le temps. On peut alors rendre opérationnels les seuls multiplieurs nécessaires et gagner ainsi en consommation. L'invention sera mieux comprise et d'autres caractéristiques apparattront à l'aide de la description ci-après et des dessins joints ou: - la figure 1 représente un multiplieur parallèle à commande synchrone décrit dans l'art antérieur; - la figure 2 représente une cellule utilisée comme multiplieur élé mentaire dans le multiplieur parallèle représenté sur la figure 1; - la figure 3 représente une cellule NON-OU utilisée comme multiplieur élémentaire dans le multiplieur parallèle représenté sur la figure 1; - la figure 4 représente un schéma bloc du multiplieur selon la présente invention; - la figure 5 représente un schéma détaillé d'un multiplieur 4 x 4 selon la présente invention; - la figure 6 représente un premier type de cellule d'addition utili sable dans le multiplieur selon la présente invention;; - la figure 7 représente un deuxième type de cellule d'addition utili sable dans le multiplieur selon la présente invention; - la figure 8 représente des diagrammes temporels montrant le fonction nement d'un multiplieur 4 x 4 ; et - la figure 9 représente des diagrammes temporels montrant le fonction nement d'un multiplieur 8 x 8. Sur la figure 1, est représenté le multiplieur parallèle à commande synchrone décrit dans la demande de brevet français précitée n0 83 01322. Les multiplieurs de ce type permettent, de façon générale, de réaliser la multiplication d'un multiplicande X = XN 1 ... Xn ... X1 X0 par un multiplicateur Y = YM 1 Ym Y ... Y1 Y0 respectivement à N et M éléments binaires. Cependant, de façon à simplifier la représentation, le multiplieur décrit sur cette figure 1 a été limité à N = 4 et M = 4 éléments binaires d'entrée. Ces éléments binaires sont distribués sur respectivement quatre colonnes et quatre lignes de données. Ce multiplieur, dit de type 4 x 4, comporte seize multiplieurs élémentaires Pmn, m,n = 0 à 3, chacun associé à une intersection "ligne de données-colonne de données". Ces multiplieurs reçoivent de cette ligne de données sa variable Y et de cette colonne de données sa variable X .Cependant, il m n est possible,comme dans le multiplieur représenté sur la figure,d'utiliser alternativement des lignes de multiplieurs recevant des variables vraies X et Y et des lignes de multiplieurs recevant des variables n m complémentées X et Y . Cette dernière méthode est bien connue et permet n m d'utiliser des cellules d'addition plus rapides. Cependant, quelle que soit la méthode utilisée, ces multiplieurs élémentaires sont disposés suivant quatre lignes et quatre colonnes. Chaque ligne de multiplieurs élémentaires permet d'obtenir les quatre produits partiels constitués du produit d'un élément binaire du multiplicateur Y , ou Y , par chacun des éléments binaires du multiplicande Xo à X3, ou leurs compléments.Chacun de ces multiplieurs élémentaires, sauf ceux de la première ligne, recevant l'élément binaire Y0, et ceux de la dernière colonne, recevant l'élément binaire X3, est associé à une cellule d'addition à trois entrées et deux sorties Emn m = 1 à M-l et n = 0 à N-2. Les cellules d'addition utilisées ici sont des cellules d'addition dites inverseuses, c'est-àdire qui, si elles reçoivent des variables d'entrée vraies A, B, C, fournissent en sortie le complément S de la somme S et le complément R de la retenue R et qui, si elles reçoivent des variables complémentées ,B, C, fournissent des variables de sortie vraies S et R. Ces cellules d'addition permettent d'optimiser le nombre de transistors MOS utilisés et sont donc moins coûteuses mais aussi plus rapides que les cellules classiques. Les multiplieurs élémentaires utilisés sont d'une part la cellule NON-ET représentée sur la figure 2, qui permet d'obtenir des variables complémentées du type W = XY, et d'autre part la cellule NON OU représentée sur la figure 3, qui permet d'obtenir des variables non complémentées du type A = XY. Ces cellules sont bien connues. La première est constituée de deux transistors MOS T1 et T2 et d'un élément résistant T3 connectés en série entre l'alimentation et la masse. La grille du transistor T1 est commandée par la variable X et la grille du transistor T2 est commandée par la variable Y. On obtient à la sortie constituée par le point commun entre le transistor T2 et l'élément résistant T3, la variable XY.La seconde cellule, de type NON OU, est constituée de deux transistors MOS T1' et T2' connectés en parallèle et reliés en série avec un élément résistant T3', l'ensemble étant connecté entre l'alimentation et la masse. La grille du transistor T1' est commandée par la variable X et la grille du transistor T2' est commandée par la variable Y. On obtient à la sortie, constituée par le point commun entre les transistors T1' et T2' et l'élément résistant T3', la variable XY. Ce multiplieur comporte de plus N-l = 3 cellules d'addition supplémentaires S0 à S2 formant un additionneur série destiné à collecter les dernières retenues ainsi que les sorties somme de poids supérieur à M-l = 3. Ces cellules supplémentaires fournissent les N éléments binaires de sortie P4 à P7 de poids fort alors que les éléments binaires de sortie Po à P3 de poids faible, ou bas, sont fournis par la première colonne de cellules d'addition et de multiplieurs d'indices 00 à 30.Pour cela, le réseau de multiplieurs et de cellules d'addition sera nommé premier dispositif ou dispositif d'élaboration des éléments binaires de poids bas et le dispositif représenté en dessous et comportant les cellules d'addition supplémentaires sera appelé second dispositif ou dispositif d'élaboration des éléments binaires de sortie de poids fort. Dans un tel multiplieur parallèle, dit de type pipe-line, les multiplications sont rentrées les unes à la suite des autres sans attendre chaque fois que l'on ait sorti le résultat de la précédente. Cependant, pour éviter un mélange des éléments binaires relatifs à chacune de ces multiplications, il est nécessaire de contrôler ou de commander le transit de ces différentes informations. Dans le cas de l'article de N.F. Benschop et L.C.M. Pfennings cité, ceci est réalisé grâce à des bascules à verrouillage qui contrôlent tout transfert d'informations d'une ligne à la suivante. Ces bascules à verrouillage utilisées comme éléments à mémoire sont commandées par une horloge à deux phases 1 et 2 la première phase 1 commandant la lecture et la deuxième phase #2 commandant le verrouillage et la mise en mémoire. Dans le cas du multiplieur représenté sur la figure 1, on utilise des mémoires dynamiques constituées par des inverseurs ou par les cellules d'addition elles-memes. Le transfert des informations d'une ligne à l'autre est assuré par des transistors MOS dont la grille est commandée soit par la première soit par la deuxième phase d'horloge t1, La Lapériode d'horloge doit donc être parfaitement adaptée aux différents temps de transit. Le fonctionnement de ce multiplieur peut être décrit de la façon suivante. A chaque "top" d'horloge, correspondant au temps de montée de la première phase 1 une nouvelle multiplication est introduite. Les compléments des éléments binaires du multiplicande X0 à Xg, qui étaient présents chacun à la sortie d'un inverseur NR et les compléments des éléments binaires du multiplicateur YO à Y3, qui étaient présents chacun à la sortie d'un inverseur NE, traverseront chacun une porte de transfert T1 1 commandée par la première phase 1 du signal d'horloge. Cette porte de transfert est constituée par un unique transistor MOS. Chacun de ces compléments est ensuite fourni àun deuxième inverseur noté res- pectivement NR0 pour le multiplicande et Nez pour le multiplicateur. Les éléments binaires du multiplicande X0 à X3 et le premier élément binaire du multiplicateur Y0 sont alors fournis à leursmultiplieurs élémentaires de première ligne respectifs Les éléments binaires du multiplicande XO à X3 et les éléments binaires du multiplicateur d'indice supérieur ou égal à 1, Y1 à Y3, doivent alors traverser, dans l'ordre, une porte de transfert, ou transistor MOS de transfert T2 1 commandée par la deuxième phase 2 de l'horloge de commande, suivie par un inverseur NRI ou NE1.Les éléments binaires du multiplicande X0 à X3 et le deuxième élément binaire du multiplicateur Y1 sont alors fournis à leurs multiplieurs élémentaires respectifs de deuxième ligne. Les éléments binaires du multiplicande X0 à X3 et les éléments binaires du multiplicateur d'indice supérieur ou égal à 2, Y2 à Y3, sont alors de la même façon fournis vers les lignes de multiplieurs élémentaires suivantes. D'autre part, le transfert des produits partiels, fournis par les multiplieurs de première ligne vers les cellules d'addition de la deuxième ligne, se fait aussi, à travers des transistors T291' sous la commande de la la deuxième phase # 2 de l'horloge.Le transfert des résultats partiels fournis par les cellules d'addition, de deuxième ligne, ou par le multiplieur, vers les cellules d'addition de troisième ligne, se fait à travers des portes T1 2 sous la commande de la première phase 1 et ainsi de suite. Il n'y a pas ici d'élément à mémoire supplémentaire. L'information binaire est stockée à la sortie de l'élément multiplieur élémentaire ou cellule d'addition utilisé. Les transferts dtinformation sont provoqués par les basculements des phases 1 ou #2 de l'horloge. La période de ces basculements est adaptée aux temps de transfert les plus importants des différents étages. Dans une technologie choisie à titre d'exemple, le temps de transfert dans un inverseur est inférieur à deux nanosecondes, le temps de transfert dans une porte NON-ET est environ de trois à quatre nanosecondes et il avoisine les trois nanosecondes dans une porte NON-OU. Dans une cellule d'addition, par contre, il faut compter environ huit nanosecondes.Le temps de transfert le plus important intervenant dans cet exemple correspond donc à un multiplieur élémentaire et à sa cellule d'addition associée, disposés en cascade; ce qui donne environ douze nanosecondes. Il devra donc s'écouler au moins douze nanosecondes entre le transfert d'information, à travers les transistors T1 1 à T1,4, sous la commande de la première phase 1 et le transfert d'information, à travers les transistors T2 > 1 à T2 4 sous la commande de la deuxième phase 2 de horloge. A cause des dispersions de caractéristiques, cet intervalle de temps moyen devra encore être majoré de trente à cinquante pour cent.Cependant, le temps de transit réel est ici minimisé car il ne fait pas intervenir, dans la traversée d'une ligne, le temps de transit dans une bascule à verrouillage. Celui-ci est plus important que le temps de transit dans l'un des transistors MOS de transfert utilisé. D'autre part, on voit que l'introduction d'inverseurs n'intervient pratiquement pas dans la durée totale du calcul, puisque le temps de transit de ces inverseurs reste faible devant la période d'horloge, par exemple cinquante nanosecondes. L'introduction d'inverseurs comme éléments à mémoire dynamique, en coordination avec le type de commande du transfert des informations utilisé, nécessite l'utilisation de lignes alternées de multiplieurs élémentaires pouvant recevoir, soit deux variables vraies, soit deux variables complémentées D'autre part, amélioration apportée, au niveau cout et rapidité, par l'utilisation de cellules d'addition inverseuses, nécessite l'obtention de lignes de produits partiels alternativement vraies et complémentées. On pourra pour cela utiliser l'une des cellules représentées sur les figures 1 et 2. Suivant que l'on dispose de variables vraies ou complémentées, on utilisera donc des lignes de multiplieurs élémentaires constituées de cellules NON-ET ou de cellules NON-OU. La sortie de ces multiplieurs est de façon inverse complémentée ou vraie. Il est cependant nécessaire d'adapter les variables produits partiels fournies par la première ligne de multiplieurs, constituée dans le cas de la figure 1 de cellules NON-ET, et par la dernière colonne de multiplieurs, constituée alternativement de cellules NON-ET et NON-OU. Cette adaptation est réalisée par l'introduction d'un inverseur à la sortie de chacun de ces multiplieurs élémentaires. Si des variables complémentées X0 à X3 et Y0 à Y3 étaient fournies en entrée, la première ligne de multiplieurs élémentaires serait bien sûr constituée de cellules NON-OU. Le transfert de chacun des produits partiels, élaborés par la première ligne de multiplieurs élémentaires vers la ligne suivante, est réalisé par une porte T2 1 commandée par la deuxième phase 2 de l'horloge. Le transfert des éléments binaires de sortie des cellules d'addition de deuxième ligne S10 à #12 vers la ligne suivante est réalisé par une porte T1 2 commandée par la première phase 1 du signal d'horloge, et ainsi de suite. Les retenues R fournies par la dernière ligne doivent ensuite se propager dans les cellules d'addition S0 à s2 constituant l'additionneur à prévision de retenue. Cet additionneur est donc, dans le cadre de la figure 1, disposé suivant une colonne.Cet additionneur est destiné à collecter tous les éléments binaires fournis par la dernière ligne. Toutes les informations binaires, non utilisées par la première cellule supplémentaire et qui devront ensuite être transmises aux cellules d'addition suivantes, doivent donc être mémorisées sur le même niveau que cette première cellule supplémentaire avant d'être transmises vers les autres niveaux. On utilise encore pour effectuer cette mise en mémoire des inverseurs NS4, chacun traversé par les éléments binaires fournis par la dernière ligne. Comme ci-dessus, les éléments binaires de sortie de la dernière ligne sont donc transmis à la première cellule d'addition supplémentaire S0 et à ces inverseurs O supplémentaires NS4, chacun par une porte T1 3 commandée par la première phase #1 de l'horloge. Les éléments binaires fournis sont euxmêmes transmis, soit à la deuxième cellule supplémentaire S1 soit à des inverseurs supplémentaires NS5, à travers une porte T2,3 commandée par la deuxième phase 2 de l'horloge ; et ainsi de suite jusqu'au dernier niveau comportant le dernier additionneur supplémentaire S2. Ce dernier additionneur fournit, sur sa sortie retenue, l'élément binaire de sortie de plus fort poids P7 et, sur sa sortie somme, l'élément binaire de poids immédiatement inférieur P6. De façon à obtenir des éléments binaires de sortie PO à P7 qui soient fournis de manière simultanée, il est nécessaire de retarder l'élément binaire de plus faible poids PO de sept demi-temps d'horloge, de retarder l'élément binaire de poids directement supérieur, soit 21, de six demi-temps d'horloge, etc..Comme pour le reste du multiplieur, ceci est obtenu en introduisant des séries NSI, NS2, NS3, NS4, NS5 etNS6 d'inverseurs traversés par les éléments binaires de sortie PO à P5 fournis respectivement, sur leur sortie somme, par les cellules d'addition Z10 à 530 et f0 Si Le transit de ces informations binaires de sortie jusqu'à la sortie du multiplieur se fait encore ici à travers des portes T2,1' T1,2' T2,2 T1,3, T2 3 T1,4, T2 4 commandées par les phases +1 et #2 alternativement. Le premier indiceindique ici le numéro de la phase de commande. Sur la figure 4, est représenté le multiplieur selon la présente invention. Il comporte deux registres RT et RPS, un premier dispositif PB d'élaboration des éléments binaires de sortie ayant les plus bas poids, un second dispositif PF d'élaboration des éléments binaires de sortie ayant les plus forts poids et une horloge HOR pilotée par un signal de référence H. Le premier registre RT reçoit, de façon parallèle, les éléments binaires XO à XN -1 du multiplicande X et les stocke pendant un intervalle de temps suffisant pour que la multiplication puisse être effectuée. L'effacement et le stockage de nouvelles informations sont réalisés sous la commande du signal d'horloge Ho fourni par l'horloge HOR. Le registre RT est un registre tampon classique comportant N bascules à verrouillage, chacune associée à un élément binaire du multiplicande. De la même manière, le second registre RPS reçoit, de façon parallèle, les éléments binaires YO à YM 1 du multiplicateur Y et les stocke pendant un intervalle de temps suffisant pour que la multiplication puisse être effectuée. L'effacement et le stockage de nouvelles informations sont aussi réalisés sous la commande du signal d'horloge Ho; cependant, les éléments binaires stockés ne sont pas fournis, en sortie, de façon parallèle. En effet, ce registre tampon RPS comporte deux sorties série chacune associée à un dispositif de transformation parallèle-série.Le premier de ces dispositifs parallèle-série reçoit, en parallèle, tous les éléments binaires du multiplicateur Y = Y2p dont les indices sont pairs et les fournit, en série, sur sa sortie. Le second de ces dispositifs parallèle-série reçoit, en parallèle, tous les éléments binaires du multiplicateur Y = Y+1 dont les indices m 2p+1 sont impairs et les fournit, en série, sur sa sortie. C'est le signal d'horloge H1 qui commande le défilement des éléments binaires, par exemple par son temps de descente pour les éléments binaires d'indices pairs (figure 8) et par son temps de montée pour les éléments binaires d'indices impairs.Chacun de ces dispositifs de transformation parallèlesérie peut par exemple être constitué par un registre à décalage chargé, au début de chaque cycle, par ces éléments binaires, d'indices pairs ou impairs, et recevant sur son entrée d'horloge le signal H1 ou le signal H1. Le premier dispositif PB reçoit, en parallèle, les éléments binaires du multiplicande XO à XN 1 fournis par le premier registre tampon. Il reçoit, sur une première entrée série, les éléments binaires Y = Y d'indice m pair et il reçoit, sur une seconde entrée m 2p ~ série, les compléments Y des éléments binaires Y = Y +1 d'indice m m m 2p+l impair. Il fournit, en série, sur sa première sortie, les complementsP2p des éléments binaires de sortie de poids faible Pgp ayant un indice pair et il fournit, en série, sur sa deuxième sortie, les éléments binaires de sortie de poids faible F2p+1 ayant un indice impair.Il comporte un groupe de 2N-2 sorties fournissant les éléments binaires de poids fort qui sont destinés au second dispositif. Il est constitué de deux lignes de cellules d'addition 0O à Cg N-I et sio à 1 N 1 chacune associée à un multiplieur élémentaire. Son fonctionnement est de type dynamique et séquentiel sous la commande des signaux d'horloge Ho, H1 et H2. Le second dispositif PF reçoit, en parallèle, tous les éléments binaires de poids supérieur ou égal à 2M élaborés par le premier dispositif PB d'élaboration des éléments binaires de sortie de bas poids. Il comporte deux sorties, une sortie fournissant, en série, les compléments P2p+M des éléments binaires de sortie de poids fort ayant des indices pairs et une sortie fournissant, en série, les éléments binaires de sortie de poids fort P2p+M+1 ayant des indices impairs.Il est constitué d'une première cellule supplémentaire d'addition S0 ainsi que d'une première série de doubles bascules B01 à Bo N-2 comportant par exemple deux bascules RS ayant leur entrée d'effacement R reliée à leur entrée de mémorisation S à travers un inverseur et d'une seconde cellule supplémentaire d'addition ainsi que d'une seconde série de doubles bascules. On peut aussi remplacer ces bascules RS par de simples inverseurs utilisés en éléments à mémoire dynamique. Son fonctionnement est de type dynamique et séquentiel sous la commande des signaux d'horloge Hg, H1 et H2. L'horloge HOR est pilotée par un signal de référence H et c'est elle qui fournit les trois signaux d'horloge Hg, H1 et H2. Sur la figure 5, est représenté le schéma détaillé d'un multiplieur 4 x 4 selon la présente invention. Seuls les premier et second dispositifs PB et PF ont ici été représentés puisqu'ils contiennent seuls la partie inventive de cette demande de brevet. En effet, à partir de la définition des signaux d'horloge qui sont nécessaires au fonctionnement de ces deux dispositifs, et de la façon dont doivent lui être fournis les éléments binaires XO à XN~1 et YO à YM~1, il est facile, pour l'homme de l'art, de fournir les deux registres RT et RPS ainsi que l'horloge HOR. Le fonctionnement du multiplieur représenté sur la figure 5 est semblable à celui du multiplieur représenté sur la figure 1. Le premier dispositif PB de ce multiplieur comporte quatre colonnes de données recevant les éléments binaires XO à XN 1 du multiplicande et seulement deux lignes de données. La première de ces lignes de données reçoit, en série, les éléments binaires d'indice pair Y = Y2p du multi m 2p plicateur et la seconde de ces lignes reçoit en série les éléments binaires d'indice impair Y = Y de ce même multiplicateur. A chaque m 2p+1 intersection ligne-colonne, est associé un multiplieur élémentaire P00 à F03 et F10 à P13.A chacun de ces multiplieurs élémentaires, est associée une cellule d'addition S0O à 502 et S10 à S12 à trois entrées et deux sorties sauf pour la dernière colonne, recevant la variable X3, où les multiplieurs élémentaires F03 et P13 sont seuls et fournissent direc -tement leurs produits partiels à la colonne suivante. Ces multiplieurs sont respectivement constitués d'une cellule NON-ET et d'une cellule NON OU telles celles représentées sur les figures 2 et 3. Cependant, ils pourraient être constitués d'un multiplieur élémentaire et dlune cellule d'addition ayant ses entrées de types B et C à la masse. Sur les figures 6 et 7, sont représentés deux types de cellules s-P et 5-P' à trois entrées et deux sorties comportant un multiplieur élémentaire intégré P, P' et qui peuvent être utilisées dans le multiplieur selon la présente invention. Ces cellules sont connues. Elles sont constituées de deux sous-ensembles, l'un fournissant la variable de retenue R, ou son complément R, et l'autre fournissant la variable somme S, ou son complément S. Elles permettent par rapport à une cellule classique, plus un multiplieur élémentaire, de diminuer le nombre de transistors utilisés.On supprime en fait l'élément résistant T3, ou l'élément résistant T3', constitué par un transistor MOS ayant sa grille reliée à sa source. il est à noter que l'on supprime aussi de cette façon une inversion et que les éléments binaires d'entrée Xn et Ym, ou X et Y , seront inversés par rapport au multi n n m plieur de la figure 1. Ces deux cellules d'addition à multiplieur élémentaire intégré comportent quatre transistors TB1 et TB4 commandés par la variable binaire B, ou son complément B, quatre transistors TCl à TC4 commandés par la variable binaire C, ou par son complément C, trois transistors Txi à TX3 commandés par la variable binaire X, ou son complément X, et trois transistors Tyl à Ty3 commandés par la variable binaire Y, ou son complément Y. Sur la figure 6, est représentée une cellule d'addition recevant des variables d'entrée complémentées X, Y, B et Cet fournissant en sortie une variable de retenue R et une variable somme S. Elle est la transcription des expressions logiques où la variable d'entrée W d'une cellule classique est remplacée par l'expression (X+Y). Sur la figure 7, est représentée une cellule d'addition recevant des variables d'entrée réelles X, Y, B et C et fournissant en sortie une variable de retenue complémentée R et une variable somme complémentée S. Elle est la transcription des expressions logiques où la variable d'entrée A d'une cellule classique est remplacée par l'expression XY. Le fonctionnement du premier dispositif PB d'élaboration des éléments binaires de sortie YO à Y3, de poids bas, va maintenant être expliqué en relation avec la figure 8. Sur la figure 8, sont représentés des diagrammes temporels qui permettent de suivre le fonctionnement de ce multiplieur représenté sur la figure 5. Pendant I'intervalle de temps t0 {en c) de la figure 83, seul le premier signal d'horloge Ho {en a) de la figure 8} est au niveau logique 1. Le transistor de transfert Tho est donc rendu passant et la sortie paire du registre RPS, représentée en d) de la figure 8, fournit le premier élément binaire pair Y2p = Yg. Cette première impulsion du signal d'horloge Ho commande aussi les transistors de transfert Tg. Ainsi, toutes les entrées de types B et C des cellules d'addition C00 à 503 reçoivent une valeur binaire 0. Les entrées de types X et Y de ces cellules d'addition à multiplieur intégré reçoivent les éléments binaires d'entrée YO et X , n prenant une des valeurs 0 à 3, suivant l'indice de la cellule considérée. La sortie S de ces cellules, ainsi d'ailleurs que celle de la porte Po3 de type NON-ET, représente donc le complement YO Xn du produit partiel YO X . Pendant l'intervalle de temps t1 fen c) de la figure 83, seul le second signal d'horloge H1 fen c) de la figure 83 est au niveau logique 1. Les portes de transfert Tho et To sont donc refermées. Cependant, si la ligne d'entrée fournissant les éléments Ym d'indice pair était, au temps t0 > chargée, à un niveau logique a, les capacités parasites de cette ligne et des jonctions grille-substrat des transistors d'entrée, tels Tpl, Ty2 Ty3 de la figure 7, vont conserver en mémoire cette information. En fait, cette capacité parasite se décharge par les zones diffusées que constituent les sources des transistors Tho et Th2. Cependant, ces transistors sont des transistors de dimensions minimales et la constante de temps de décharge de ces capacités restera grande par rapport à l'intervalle de temps t1. Les entrées de types B et C ayant été reliées à la masse au temps t0 vont évidemment voir leurs capacités parasites rester déchargées. Ce second signal d'horloge H1 commande la grille du transistor de transfert Thl celui-ci est rendu passant et transmet donc sur la deuxième ligne le premier élément binaire impair Y2p+l Y1 {en e) de la figure 83. Ce second signal d'horloge H1 commande aussi les transistors T1 de transfert des éléments binaires fournis par la première ligne vers les entrées, de types B et C, des cellules d'addition de la deuxième ligne.On obtient ainsi sur la sortie paire complémentée, notée P2p {en f) de la figure 83, le complément P0 du premier élément binaire pair de sortie P0. On a donc P2p = P0. Pendant l'intervalle de temps t2, seul le troisième signal d'horloge H2 fen b) de la figure 8} est au niveau logique 1. Le transistor de transfert Th2 est donc rendu passant et transmet à la première ligne de données le second élément binaire pair d'entrée Y2p = Y2. Ce troisième signal d'horloge commande aussi les transistors T2 de transfert des éléments binaires fournis par la deuxième ligne vers les entrées, de types B et C, des cellules d'addition de la première ligne. On obtient aussi sur la sortie impaire, notée P2p+1 fen g) de la figure 8}, le premier élément binaire impair de sortie P1. On a donc P2p+1 = P1. Pendant l'intervalle de temps t3, seul le second signal d'horloge H1 est au niveau logique 1. Alors l'élément Y2 est conservé en mémoire sur la première ligne de données, l'élément Y3 est transmis, par le transistor de transfert Thl, sur la deuxième ligne de données, la sortie complémentée P2 est fournie sur la sortie paire complémentée, notée P2 s et l'élément binaire de sortie P1 d'indice pair est conservé en mémoire sur la sortie impaire, notée P2p+1. Pour obtenir cela, il est cependant nécessaire qu il y ait, vues de la borne de sortie, une capacité parasite importante et une résistance élevée. Pendant l'intervalle de temps t4, seul le premier signal d'horloge Ho est au niveau logique 1. il est alors introduit, par la première ligne de données, un élément binaire nouveau YO faisant partie de la multiplication suivante et tout se passe, à ce niveau, comme au cours de l'intervalle de temps to. Au cours de ce cinquième temps d'horloge, le transistor de transfert Thto est rendu passant et transmet sur la sortie impaire, notée P2 +1 le second élément binaire impair de sortie Pî. On aura donc P2p+1 = P3. Ce premier signal d'horloge commande aussi les transistors To' de transfert des éléments binaires de fort poids de la dernière ligne vers les 2N-2 entrées du second dispositif PF ou dispositif d'élaboration des poids forts de sortie. Le second dispositif PF fonctionne de façon semblable au dispositif PF de la figure 1, mais avec seulement deux cellules d'addition supplémentaires E0 et S1 Ces cellules d'addition sont des cellules d'addition inverseuses classiques, c'est-à-dire qu'elles fournissent des sorties de retenue R et de somme S réelles si on leur fournit des variables d'entrée W, B et C complémentées et qu'elles fournissent des sorties de retenue R et de somme S complémentées si on leur fournit des variables d'entrée A, B et C réelles.Ce sont des cellules identiques aux cellules représentées sur les figures 6 et 7 en dehors des couples de transistors TX1, TY1, TX2, TY2 et TX3, TY3 qui sont remplacées respectivement par des transistors TA1, TA2 et TA3 commandés par la même variable binaire A. Ce second dispositif PF comporte, de plus, quatre doubles bascules BOI, B02, B11 et B12 utilisées comme éléments à mémoire et qui remplacent les inver 12 seurs, notés NS4 et NS5, de la figure 1. Ce second dispositif est piloté par le second signal H1 et le troisième signal d'horloge H2 qui commandent respectivement les transistors de transfert T1a, Tlb, Tlc. Tlf et T2a, T2b, T2c' T2f. La seconde double bascule B02 a ses deux entrées reliées à la masse, chacune à travers un transistor T2c, et reliées respectivement à la sortie de retenue R de la cellule S 12 et à la sortie de la porte P13. La première double bascule B01 a ses deux entrées reliées respectivement aux sorties de la seconde double bascule B02 à travers un transistor MOS de transfert Tlb La première cellule d'addition So a son entrée B reliée à la première sortie de cette première bascule B01 à travers un transistor de transfert T2 et son entrée A reliée à la seconde sortie de cette première bascule B01 à travers un autre transistor de transfert T2a Son entrée B est, d'autre part, reliée à la sortie S de la cellule d'addition #11 à travers un transistor Tout. Son entrée C est reliée, d'une part, à la sortie de retenue R de la cellule d'addition #10 à travers un transistor de transfert Tol et, d'autre part, à la sortie de retenue R de la cellule d'addition # 1 à travers un transistor de transfert T2f commandé par le troisième signal d'horloge H2. Sa sortie de retenue R est reliée à l'entrée C de la cellule Si à travers un transistor de transfert T 1f commande par le second signal d'horloge H1. La troisième double bascule B11 et la quatrième double bascule B12 sont connectées comme la première et la seconde bascule en remplaçant chaque transistor T2a par un transistor Tla, chaque transistor T2b par un transistor T lb et chaque transistor T2c par un transistor T 1c La cellule d'addition Ç a sa sortie somme qui constitue la sortie paire, notée P2p+M, et la cellule d'addition #1 a sa sortie somme qui constitue la sortie impaire#, notée P2p+M+1, de ce deuxième dispositif PF. Pendant l'intervalle de temps t4 {en c) de la figure 8 où se fait le transfert des éléments binaires du dispositif PB au dispositif PF, la première cellule d'addition supplémentaire S0 reçoit sur ses entrées B et C, par l'intermédiaire de deux transistors de transfert T0', respectivement la sortie somme S de la cellule d'addition #11 et la sortie de retenue R de la cellule d'addition S10- Cette cellule supplémentaire S0 fournit alors le complément B4 de la première sortie paire de poids fort P4.On a donc P2p+M = P4 Pendant l'intervalle de temps t5 {en c) de la figure 8}, seul le second signal d'horloge H1 est au niveau logique 1. Le nouveau cycle, d'introduction des éléments binaires de la multiplication suivante, continue pour le premier dispositif PB : l'élément binaire YO est mémorisé et le premier élément binaire de sortie d'indice pair PO est fourni. Au niveau du dispositif d'élaboration des poids forts PF, les transistors de transfert T1a, Tlb et Tic ainsi que T1f sont rendus conducteurs. Les deux transistors Tic fournissent chacun, sur les deux entrées de la quatrième bascule B12 > un zéro logique.Les deux transistors T lb fournissent respectivement sur la première et sur la deuxième entrée de la première double bascule B01 les éléments binaires fournis au temps t4 respectivement par la cellule d'addition E12 et par la porte P13. Les deux transistors T la fournissent respectivement sur l'entrée B et sur l'entrée W de la deuxième cellule d'addition supplémentaire E1 les éléments binaires fournis au temps t4 respectivement par la sortie de retenue R de la cellule d'addition E11 et par la sortie somme S de la cellule d'addition S12 D'autre part, le transistor T1f fournit, sur l'entrée C de cette cellule E1 la sortie R de la première cellule E0 mémorisée dans la capacité parasite de sortie de cette cellule. Cette deuxième cellule d'addition supplémentaire S1 fournit sur sa sortie somme S le premier élément binaire de sortie de poids fort d'indice impair P5. On a donc P2p+M+1 = P5. Pendant l'intervalle de temps to, seul le troisième signal d'horloge H2 est au niveau logique 1. Ce sont donc les transistors de transfert T2a, T2b > Tgc ainsi que T2f qui sont rendus conducteurs. Les deux transistors T2c fournissent chacun sur les deux entrées de la seconde double bascule B02 un zéro logique. Les deux transistors T2b fournissent respectivement sur les deux entrées de la troisième bascule B11 chacun un zéro logique fourni par les sorties de la quatrième bascule B12.Les transistors T2a fournissent respectivement sur les entrées B et A de la première cellule supplémentaire S0 respectivement la sortie de retenue R de la cellule S12 et la sortie de la porte P13 fournies au temps t4 et mémorisées successivement dans la seconde bascule B02 puis dans la première bascule B01. Le transistor T2f transmet sur l'entrée C de cette cellule supplémentaire E0 la sortie de retenue R de la seconde cellule supplémentaire Z1. Cette première cellule Z0 fournit sur sa sortie somme complémentée S le complément P6 du deuxième élément binaire de sortie de poids fort d'indice pair P6. On a donc P2p+M P6 Pendant l'intervalle de temps t7, seul le second signal d'horloge H1 est au niveau logique 1. Ce sont donc les transistors de transfert T1a, Tlb > Tic et T1f qui sont donc rendus conducteurs. Seul le transistor T1f transmet effectivement une information binaire, de la sortie de retenue complémentée R, de la première cellule supplémentaire Cg, vers l'entrée complémentée C de la seconde. Cette seconde cellule fournit alors le second élément binaire de sortie d'indice impair P7. On a donc P2p+M-1 = P7. Les diagrammes a) à j) de la figure 9 représentent des diagrammes temporels identiques à ceux représentés en a) à j) de la figure 8, mais pour un multiplieur 8 x 8 au lieu d'un multiplieur 4 x 4. Le nombre d'intervalles de temps nécessaires à un calcul complet est doublé et on a ici besoin des intervalles de temps t0 à t15 notés 0 à 15. Le passage des figures 8 à 9 est évident. Cependant, la figure 9 fournit une meilleur généralisation de la gestion effectuée par les trois horloges. Bien entendu, l'exemple de réalisation décrit n'est nullement limitatif de la présente invention. REVENDICATIONS 1. Multiplieur parallèle, en circuit intégré MOS, fonctionnant de manière séquentielle à l'aide d'éléments à mémoire dynamique et permettant de réaliser la multiplication d'un multiplicande X = XN-1 ... X ... X1 x par un multiplicateur Y = YM-1 ... Ym ...Y Y1 YO, respecti n 10 m 10 vement à N et M éléments binaires distribués sur des colonnes et des lignes de données, M étant pair et N quelconque, ce multiplieur parallèle comportant un premier dispositif (PB), d'élaboration des éléments binaires de sortie de plus faible poids, constitué de ces lignes et de ces colonnes de données et comportant à chaque intersection ligne et colonne de données un multiplieur élémentaire (P ) pour réaliser une multiplication élémentaire du type X Y , chacun de ces multiplieurs élé n m mentaires, sauf ceux de la dernière colonne, étant associé à une cellule d'addition à trois entrées et deux sorties recevant, de ce multiplieur élémentaire, sa variable produit partiel X Y , ce multiplieur parallèle n m comportant d'autre part un second dispositif (PF), d'élaboration des éléments binaires de sortie de plus fort poids, collectant tous Les éléments binaires de plus fort poids fournis par le premier dispositif (PBJ et comportant une colonne supplémentaire de cellules d'addition à trois entrées et deux sorties, caractérisé en ce que le premier dispo itif (PB) comporte N colonnes et seulement deux lignes de données, ces N colonnes recevant, de façon parallèle, les N éléments binaires du multiplicande la première ligne recevant, de façon série, les éléments binaires du multiplicateur Ym ayant ur. indice in = 2p pair et la seconde ligne rece vant, de façon série, les éléments binaires du multiplicateur Y ayant m un indice m = 2p+1 impair, ce premier dispositif (pur) fournissent, de façon série, par la sortie de sa première ligne de multiplieurs élémen- taires (POO à Po3) et de cellules d'addition (#00 à Eo2) les compléments # 2p des éléments binaires de sortie de bas poids P2 ayant des indices pairs et par la sortie de se seconde ligne de multiplieurs élémentaires (P10 à P13) et de cellules d'addition (z10 à #12), les éléments binaires de sortie de bas poids P2 +;; ayant des indices impairs5 ce premier dispositif comportant de plus des transistors de transfert (ThO, h1) ThI > Th2, Tos T1, T0') permettant d'utiliser alternati- vement une ligne de cellules d'addition (z0O à #02 et #10 à #12#' et de multiplieurs élémentaires (P00 à P03 et P10 à P13), puis l'autre ligne et de transférer les informations élaborées par l'une de ces lignes vers l'autre ligne, chaque ligne fournissant alternativement, et dans l'ordre, les éléments binaires de sortie de bas poids PO à 2.Multiplieur parallèle, en circuit intégré MOS, selon la revendication 1, caractérisé en ce que le second dispositif (PF) collectant les éléments binaires de poids fort fournis par le premier dispositif (PB) comporte seulement deux cellules d'addition supplémen taires (#0, #1) dont les sorties somme constituent respectivement la première sortie (P2 +M) ou sortie du complément P2p+M des éléments binaires de sortie de poids fort P2p+M ayant des indices pairs et la seconde sortie (P2p+M+l) ou sortie des eléments binaires de sortie de poids fort P2p+M+1 ayant des indices impairs, et en ce qu'il comporte de plus N-2 doubles bascules (B à B0 N-2 ; Bol, B02) et 01 O (B11 à B1 N- #2 ;B11, B12) associées à chacune des cellules d'addition supplémentaires pour réceptionner et mémoriser les éléments binaires de poids fort fournis par le premier dispositif (PB). 3. Multiplieur parallèle, en circuit intégré MOS, selon l'une des revendications 1 ou 2, caractérisé en ce qu'il comporte une horloge (HOR) fournissant trois signaux d'horloge (H0, H1 et H2), en ce que le premier (Ho) de ces signaux d'horloge commande, au cours du premier intervalle de temps (t0), la grille d'un premier transistor de transfert (Tho) qui transmet, à la première ligne de données, le premier élément binaire d'indice pair YO du multiplicateur Y, et les grilles de la première série de transistors de transfert (To) qui inhibent la première ligne de cellules d'addition (S0O à E02), ce premier signal d'horloge (Ho) commandant, d'autre part, au cours du M+1ieme intervalle de temps (tM) un second transistor de transfert (Th'O) qui transmet vers la sortie impaire (P2p+1) le dernier élément binaire de sortie de bas poids PM 1 ayant un indice impair, et une seconde série de transistors de transfert (top) qui transmettent vers les 2 N-2 entrées du second dispositif (PF) les 2 N-2 éléments binaires de poids fort élaborés par la deuxième ligne de multiplieurs (P10 à P13) et de cellules d'addition (z10 à S12) du premier dispositif (PB), cette transmission, vers le second dispositif (PF), se faisant conjointement avec l'admission des éléments binaires Xn, Ym d'une nouvelle multiplication et par la m commande du premier transistor de transfert (Tho) et de la première série de transistors de transfert (T0), ence que le second signal d'horloge (H1) commande, au cours du second intervalle de temps (t1), la grille du troisième transistor de transfert (Thi), qui transmet, à la seconde ligne de données, le premier élément binaire d'indice impair Y1, et les grilles de la seconde série de transistors de transfert (T1), qui commandent le transit des éléments binaires fournis par la première ligne de multiplieurs élémentaires (P00 à P03) et la première ligne de cellules d'addition (z0O à S02) vers les cellules d'addition zéro à S12) de la deuxième ligne ainsi que la fourniture par la sortie paire complémentée de bas poids (P2 ) du complément PO du premier élément binaire de sortie de bas poids PO d'indice pair, en ce que le troisième signal d'horloge (H2) commande, au cours du troisième intervalle de temps (t2), la grille du quatrième transistor de transfert (Th2) > qui transmet à la première ligne de données le second élément binaire d'indice pair Y2 , et les grilles de la troisième série de transistors de transfert (T2), qui commandent le transit des éléments binaires fournis par la seconde ligne. 4. Multiplieur parallèle, en circuit intégré MOS, selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'au cours du M+1ième intervalle de temps (tM), le second dispositif (PF) reçoit tous les poids forts élaborés par le premier dispositif (PB), la première cellule d'addition (cl) recevant sur ses entrées (C et B) les deux éléments binaires de plus faible poids, fournis respectivement par la sortie de retenue (R) de la première cellule d'addition de deuxième ligne (z10) et la sortie somme (S) de la seconde cellule d'addition de deuxième ligne (z11) et fournissant la première sortie paire complémentée de fort poids P2p+M = PM, la première bascule (B11), associée a la seconde cellule d'addition supplémentaire (#1), recevant, sur chacune de ses deux entrées, les deux éléments binaires de poids immé- diatement supérieur fournis respectivement par la sortie de retenue (R) de la seconde cellule de deuxième ligne (z11) et par la sortie somme (S) de la troisième cellule de deuxième ligne (z12) la seconde bascule (B0d associée à la première cellule d'addition supplémentaire (#0) recevant les deux éléments binaires dont les poids suivent et qui sont fournis respectivement par la sortie de retenue (R) de la troisième cellule de deuxième ligne (z12) et par la sortie somme (S) de la quatrième cellule de deuxième ligne (z13) et ainsi de suite alternativement jusqu la dernière bascule (Bo N 2 si N est pair ou B1 N-2 Si N est impair), en ce qu'au cours des intervalles de temps suivants, les éléments binaires mémorisés sont transmis, vers les deux cellules d'addition supplémentaires (Eos S1) à travers des paires de transistors (#1b, T1 , T2b > T2C) connectés sur les entrées des doubles bascules et à travers deux paires de transistors (T1 a > T2a) connectés sur les entrées, de types A et B, de la première cellule (#0) et de la deuxième cellule (z1) supplé- mencaires, en ce que les N-1ièmes paires de transistors (t1c, T2c) sont connectées à la masse, en ce que les N-2iemes paires de transistors (T1b, T2b) sont connectées aux sorties des deux dernières bascules (B0 N 2 B1 N-2 ;B02, B12), en ce que les N-3ièmes paires suivantes sont connectées aux sorties des deux N-3ièmes bascules (Bo N 39 B1 N-3 ; B02, B12) et ainsi de suite jusqu'aux secondes paires de transistors (T1b, T2b), en ce que le premier groupe de transistors (T1a, Tib > T1c) est commandé par le second signal d'horloge (H1), en ce que le second groupe de transistors (T2a, T2b > T2c) est commande par le troisième signal d'horloge (H2), en ce que ces signaux d'horloge (H1 et H2) commandent, d'autre part, respectivement, le transistor (T1f) de transfert des éléments binaires fournis par la sortie de retenue de la première cellule vers l'entrée CC) de la deuxième cellule et le transistor (T2f) de transfert des éléments binaires de la sortie de retenue (R) de la deuxième cellule vers l'entrée (C) de la première cellule, et en ce que ces signaux d'horloge sont alternativement au niveau logique 1, pour que soient alternativement fournis les éléments binaires de sortie de poids fort d'indice pair et de poids fort d'indice impair.