FR 2543740 A1 19841005 FR 8305031 A 19830328 PROCEDE DE REALISATION DE TRANSISTORS PAR INTEGRATION MONOLITHIQUE EN TECHNOLOGIE ISOPLANAR ET CIRCUITS INTEGRES AINSI OBTENUS. L'invention concerne un procédé de réali- sation d'au moins un transistor à structure verticale de type PNP et/ou de type NPN, par intégration mono lithique sur un substrat de matériau semiconducteur monocristallin, mettant en oeuvre cinq couches adja centes de matériau semicdhduteur de type de conduc tion opposé en alternance parmi lesquelles le subs trat est compté comme première couche, selon lequel une métallisation relie les deuxième et troisième couches. L'invention concerne aussi les circuits intégrés obtenus par la mise en oeuvre de ce procédé. On connaît des structures monolithiques comportant des transistors dits verticaux de type NPN et/ou de type PNP, élaborés sur un même substrat de type P ou de type N, et munis chacun d1une région isolante de type opposé à celui du substrat. On peut se reporter par exemple à ce sujet a' ltouvrage "Handbook of Semiconductor Electronics", de LLOYD P. HUNTER, troisième édition, Mc-GRAW HILL BOOK Company. A la figure 5-6 (b), page 5-10, on trouve la représentation d'une structure comportant un transis tor PNP et un transistor NPN élaborés sur un substrat de type N, les explicatinns correspondantes étant fournies â la page 5-11. Dans cette structure connue, un transistor de type PNP réalisé par exemple sur un substrat de type N, comporte à partir du substrat, une couche de type P la plus profonde du transistor, qui constitue le collecteur du transistor et qui constitue en meme temps la région isolante, une couche de type N et une couche de type P qui constituent respectivement la base et l'émetteur du transistor. Un transistor de type NPN réalisé sur un substrat du même type N comporte une couche supplémentaire, c'est-à-dire à partir du substrat, une couche de type P qui constitue la région isolante, une couche de type N la plus profonde du transistor, qui constitue le collecteur du transistor, enfin une couche de type P et une couche de type N qui constituent respectivement la base et l'émetteur du transistor. Comme le remarque l'auteur de l'ouvrage précité à la fin du paragraphe 5-2c, dans une structure de ce genre, il se forme des transistors parasites et des circuits à quatre couches à fonction d'interrupteur sous certaines conditions de polarisation. Il peut en résulter des courants de fuite des transistors utiles vers le substrat, et donc un défaut d'isolement entre ces transistors, ce qui -limite l'emploi de cette technique. La présente invention a pour but de réaliser des transistors verticaux NPN ou PNP dont l'isolation électrique est améliorée par rapport à celle des transistors réalisés en technologie bipolaire classique Un autre but# de l'invention est de réaliser des transistors complémentaires NPN et PNP à isolation par jonction dont l'isolation électrique est améliorée par rapport à celle des transistors complémentaires réalisés en technologie bipolaire classique. On connaît, de la demande de brevet français enregistrée sous le numéro 82 w5 879 au nom de la demanderesse', un procédé de réalisation de transistor(s) à structure verticale par intégration monolithique sur un substrat de matériau semiconduc teur, selon lequel - chaque transistor est obtenu par l'insertion (diffu sion ou implantation ionique) dans un substrat de type de conductivité P ou N, d'un caisson consti tué de couches de matériau semiconducteur de con ductivités alternées, dont le nombre n est au moins égal à deux, la couche du caisson la plus éloignée du substrat constituant la couche de collecteur du transistor à partir de laquelle sont implantées les couches de base, puis d'émetteur - parmi ces n couches, on constitue au moins un cou ple de deux couches adjacentes entre lesquelles est élaborée une résistance de valeur faible ou quasiment nulle, des couples consécutifs utilisant des couches différentes. Le fait de relier électriquement deux des couches adjacentes du caisson, comprises entre le substrat et la base du transistor et dont les types de conduction-sont opposés revient à court-circuiter la base et l'émetteur d'un transistor parasite existe tant entre le transistor utile et le substrat, c'està-dire à inhiber le fonctionnement de ce transistor parasite et donc à empêcher tout courant de fuite vers le substrat, et cela quels que soient les po tentiels appliqués sur les électrodes du transistor utile, notamment dans le cas où ce dernier est porté à saturation. La présente invention vise à mettre en oeuvre la propriété électrique décrite au paragraphe précédent dans le cas le plus simple où deux couches seulement sont interposées entre le substrat et la base du transistor, en proposant une réalisation technique pre#cise. A cet effet, la présente invention est remarquable en ce que le procédé défini en préambule met en oeuvre la technologie iso planar et comporte au moins la succession chronologique des étapes suivantes - Ledit substrat d'un premier type de conduction re çoit sur une zone prévue pour l'emplacement dudit transistor des impuretés correspondant au deuxième type de conduction - On introduit de place en place un anneau de garde - On fait croître le monocristal en procédant à un dépôt monocristallin du premier type de conduction - On opère au moyen de la technologie LOCOS une oxy dation profonde qui rejoint le bord de ladite zone de façon à constituer une enceinte - On effectue à l'intérieur de ladite enceinte un do page profond du deuxième type de conduction forte ment dopé qui rejoint ladite zone - On effectue à l'intérieur de ladite enceinte, sépa rément dudit dopage profond, deux dopages gigognes de base puis d'émetteur - Les contacts métalliques constituant les électrodes dudit transistor sont établis en surface, l'électro- de de collecteur étant, à cette occasion, reliée audit dopage profond. En procédant de cette manière, l'isolation électrique latérale du transistor, notamment la suppression de courants de fuite latéraux est assurée par des parois d'oxyde épais et la suppression de courants de fuite verticaux est assurée par un courtcircuit établi entre les deux couches adjacentes du caisson dont l'une est le collecteur du transistor et l'autre une couche d'isolation interposée entre le collecteur et le substrat. Selon un premier mode de réalisation de l'invention, il est créé, à l'intérieur de ladite enceinte, une cheminée de silicium à parois d'oxyde à l'intérieur de laquelle est effectué ledit dopage profond. Selon un deuxième mode de réalisation de l'invention, il est créé, par gravure à l'intérieur de ladite enceinte, un puits de profondeur sensiblement moitié de celle de l'enceinte au fond duquel est effectué en même temps que le dopage de base ledit dopage profond puis en meme temps que le dopage d'émetteur et adjacent audit dopage profond, la prise de collecteur fortement dopée du premier type de conduction. Selon un mode de réalisation compatible avec les précédents, le procédé selon l'invention est remarquable en ce qu'outre ledit transistor on élabore sur ledit substrat au moins un deuxième transistor complémentaire dudit transistor à l'intérieur d'une deuxième enceinte construite de la même façon que ladite enceinte, dont l'émetteur est constitué par ladite zone du deuxième type de conduction relative à la deuxième enceinte, la base par la couche du premier type de conduction qui constitue l'intérieur de ladite deuxième enceinte et le collecteur par une couche du deuxième type de conduction créée dans ladite base. La description qui suit en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée. La figure i représente en coupe en a, b, c, d, e et f, 6 étapes successives pour la mise en oeuvre du procédé selon l'invention. Les figures 2a et 2b représentent en coupe un premier mode de réalisation préféré de l'invention. Les figures 3a et 3b représentent en coupe un deuxième mode de réalisation préféré de l'invention. La figure 4 représente en coupe un mode de réalisation de l'invention compatible avec les précédents. Sur les différentes figures les mêmes références désignent les mêmes éléments avec les mêmes fonctions. La figure la représente un morceau de substrat l d'un premier type de conduction représenté en blanc, qui peut être le type N (donneur) ou le type P (accepteur). Pour fixer les idées, on suppose dans la suite du texte que le premier type de conduction est le type N, le deuxième type de conduction, opposé au premier et représenté par des hachures espacées étant alors le type P. On se propose d'élaborer sur ce morceau de substrat un transistor à structure verticale par intégration monolithique, en mettant en oeuvre cinq couches de matériau semiconducteur de type de conduction opposé en alternance et en effectuant au plus deux dopages- gigognes. Dans ces conditions, le substrat est de type P pour un transistor PNP ou de type N pour un transistor NPN.Le deuxième cas est choisi ici à titre-d'exemple. Le substrat l étant une tranche monocristalline de type N (ou N - ), on apporte localement par un moyen conventionnel, par exemple par diffusion, des impuretés de type P dans une zone superficielle 2 destinée à devenir le fond d'un caisson d'isolement. Cet apport d'impuretés trivalentes peut consister en une implantation ionique ou une diffusion ; le masquage (premier masque) est fait par de la laque photosensible ; dans le cas où le procédé fait appel à une diffusion le masquage doit résister à une température élevée et il est généralement constitué d'oxyde. L'étape suivante consiste à créer des zones 18 situées autour de la zone 2, à faible distance de cette dernière mais sans contact avec elle.Il s'agit d'un cordon du premier type de conduction fortement dopé (N+ en l'occurrence), destiné à atténuer l'effet d'un transistor MOS parasite qui peut s'établir à ce niveau, en augmentant la tension de seuil de ce dernier. Comme décrit ci-dessous, des couches d'oxyde épais sont créées, dans une étape ultérieure, au-dessus du cordon 18. Ces oxydes, destinés à séparer le transistor d'autres éléments sont ainsi protégés par des anneaux de garde constitués par le cordon 18 non en contact avec la zone 2 et qui peut être discontinu, n'étant présent que de place en place, ce qui permet notamment une meilleure tenue en tension. Une étape optionnelle, réservée à la réalisation d'un transistor NPN est envisageable. Il s'agit de créer une zone N fortement dopée 3, logée à l'intérieur de la (des) zone(s) P, 2. Un deuxième masque est utilisé à cette fin ; ce masque doit être positinnné à l'intérieur des ouvertures du premier masque, de façon qu'en aucun cas la couche N+ ne puisse venir au contact du substrat 1 de type N. La zone 3 peut dure déposée en même temps que l'anneau de garde 18, à l'aide du même deuxième masque. L'étape suivante, figure lb, consiste à faire croître le cristal en procédant à un monocristallin de silicium 4 du premier type de conduction (type N), cette opération étant tout à fait classique dans la réalisation des circuits intégrés. Cette opération étant effectuée sur ltensemble-de la surface de la tranche (ou plaquette) de silicium n'empêche pas l'utilsation d'un masque spécifique. Le dopage' de cette couche ainsi que son épaisseur sont variables et dépendent grandement des performances de tenue en tension attendues sur le produit fini. Une caractéristique importante de l'invention consiste, en combinaison avec l'établis- sement de la zone 2, à réaliser autour du futur transistor une enceinte en oxyde de silicium épais qui rejoint les bords de la zone 2 et qui est référencée 5, figure lc et suivantes, ce qui revient à mettre en oeuvre la technologie isoplanar d'ailleurs connue en soi, pour assurer une bonne isolation électrique latérale et éviter ainsi tout courant de fuite latéral vers le substrat. Pour obtenir cette forte épaisseur d'oxyde qui doit être légèrement supérieure à celle de la couche épitaxiée 4, on utilise de préférence la technique connue sous le nom de LOCOS, utilisée notamment par la société française R.T.C. et plus généralement par la société hollandaise PHILIPS, surtout pour la réalisation de structures MOS.Cette technique consiste à déposer dans un premier temps une couche mince de nitrure, Si3N4 sur l'ensemble de la plaquette ; cette couche mince est alors photogravée avec précision aux endroits choisis pour les diffusions ; il est ensuite possible de faire croître des couches épaisses de Si4 sur sur le silicium ainsi mis à nu et de faire dispamStre les couches résiduelles de nitrure. Des perfectionnements ont été apportés à la technique LOCOS indiquée ci-dessus : pour obtenir une meilleure adhérence de la couche de nitrure, on peut prévoir de recouvrir le substrat, avant dépôt du nitrure, d'une très mince couche de silice. D'autre part, l'engendrement d'oxyde de silicium épais provoque un gonflement de la zone oxydée, Pour obtenir une bonne planéité finale de la surface traitée, un moyen consiste, après décapage de la couche de nitrure aux endroits à oxyder et avant l'oxydation, à graver à ces endroits le silicium sur une profondeur équivalant à 10 à 20 % de l'épaisseur de la couche d'oxyde à créer. La technique LOCOS est rendue possible par le fait qu'il existe des décapants sélectifs, certains attaquant le nitrure et pas l'oxyde, d'autres, au contraire, attaquant l'oxyde sans attaquer le nitrure. L'oxydation se fait en général dans des fours à haute température à des vitesses différentes selon le procédé utilisé. On peut utiliser un chauffage à sec avec apport d'oxygène ou opérer en phase humide, en présence de Vapeur d'eau.L'enceinte 5 est réalisée au moyen d'un troisième masque. On notera qu'il peut être intéressant d'effectuer les étapes successives épitaxie-oxydation en deux fois, quitte à utiliser à deux reprise le troisième masque. En effet, le procédé LOCOS permet d'obtenir des couches de silice épaisses. Cependant, la vitesse d'oxydation décroît avec la profondeur à atteindre et il peut être long et donc coûteux d'obtenir des épaisseurs de l'ordre de iO#um pour la réalisation# de l'enceinte. Le fait de répéter l'opération en ne traitant à chaque fois que la moitié environ de l'épaisseur finale désirée pour la couche 4 pallie donc cet inconvénient. On verra d'ailleurs ci-dessous que cette façon de procédé der est indispensable pour le deuxième mode de réale sation de l'invention. La figure id présente l'étape suivante qui consiste, au moyen d'un quatrième masque, à réaliser à l'intérieur de l'enceinte 5 un dopage profond du deuxième type de conduction (P ou de préférence P+, en l'occurrence dit DP ou DP+), par diffusion ou par implantation ionique. On crée ainsi une zone 6 qui rejoint la zone enterrée 2 à un endroit séparé de la zone 3, de façon à créer une prise de contact avec la zone 2 , ramenée à la surface. Cette étape constitue une phase supplémentaire dans la filière à oxyde localise (isoplanar). Dès lors, comme le montrent les figures le et if, le procédé devient entièrement conventionnel et conforme à la technologie bipolaire classique. Au minimum deux diffusions (ou implantations ioniques) sont encore nécessaires pour la réalisation du transistor à l'intérieur de l'enceinte : un dopage P de base créant la zone 7 au moyen d'un cinquième masque, et un dopage N (ou de préférence. N+) d'émetteur qui crée une zone 8 d'émetteur à l'intérieur de la zone 7 et une zone 9, séparée des zones 7 et 8 pour la prise de contact collecteur, le tout au moyen d'un sixième masque. Puis sont réalisés les contacts métalliques constituant les électrodes du transistor, qui nécessitent un septième et un huitième masque pour l'ouverture des contacts, et un neuvième masque de gravure d'aluminium.On obtient ainsi le transistor NPN de la figure if, recouvert d'une couche épaisse d'oxyde de silicium il à travers laquelle sont effectués les contacts d'émetteur 12 de base 13 et de collecteur 14, les parties métalliques (en aluminium de préférence) étant représentées par des hachures resserrées. Les filières faisant appel à la technique LOCOS comportent souvent, de façon non représentée, deux couches d'interconnexion, faisant appel à deux masques supplémentaires. De plus il peut être avantageux de réaliser un puits collecteur reliant la prise de collecteur 9 à la couche enterrée N+, 3, ce qui nécessite un masque supplémentaire. Cette dernière opération, non représentée, a lieu avant les diffusions de base et d'émetteur. Le transistor ainsi obtenu dit transistor utile, met en oeuvre, dans le sens vertical cinq couches de conductivités alternées qui sont du haut vers le bas sur la figure if l'émetteur, la base, un caisson constitué d'une part par l'essentiel de la couche épitaxiée N située dans l'enceinte 5 qui constitue le collecteur 15, et par les couches 3 et 9, d'autre part par la couche 2, et une cinquième couche constituée par le substrat 1. Dans les structures connues des transistors bipolaires verticaux avec région isolante, la couche de collecteur de type N est implantée directement sur un substrat de type P et l'on a l'inconvénient précité de courants de fuite vers le substrat, sous certaines conditions de polarisation du transistor utile, notamment celles qui le portent à saturation, du fait du transistor parasite que peut former le substrat avec les couches 15 et 7. Pour pallier cet inconvénient, la demande de brevet français numéro 82 15 879 déjà citée enseigne que l'on peut en premier lieu façonner pour le transistor utile un caisson constitué par n couches de conductivité alternées n étant supérieur ou égal à 2.Ceci est bien le cas sur la figure if où les deux couches du caisson sont référencées 2 et 15 ; il faut ensuite, pour obtenir l'isolation recherchée, constituer parmi les n couches du caisson au moins un couple de deux couches adjacentes entre lesquelles est élaborée une résistance de valeur faible ou quasiment nulle destinée à courtcircuiter pratiquement ces deux couches. Dans le cas de la présente invention il s'agit donc de court-circuiter les couches 2 et 15, ce qui est réalisé, sur la figure If au moyen du conducteur 14 qui est relié à la fois à la couche N, 15, par la zone N+, 9, et à la couche 2 par la zone P+, 6.Si l'on fait le schéma électronique de l'ensemble constitué par la figure If, on obtient essentiellement, en plus du transistor utile NPN 8,7,15 un premier transistor parasite PNP 7,15,2 et, disposé en série avec le transistor utile, un deuxième transistor parasite NPN 15,2,1 dont le substrat 1 constitue le collecteur. En court-circuitant la base 2 et l'émetteur 15 de ce deuxième transistor parasite, on supprime tout effet transistor et on réduit ainsi à une valeur négligeable le courant émetteur-collecteur de ce deuxième transistor parasite, qui s'identifie avec un courant de fuite au substrat. Il est clair que l'on peut réaliser de façon analogue un transistor PNP protégé contre les courants de fuite latéraux et/ou verticaux au substrat, en remplaçant, sur la figure 1, les zones N ou N+ par des zones P ou P+ et réciproquement. Dans ce cas cependant, l'étape optionnelle qui consiste à créer la couche 3 est supprimée. Dans la pratique, l'élaboraton du dopage 6 décrit ci-dessus en référence à la figure ld peut entraîner des inconvénients et notamment nécessiter trop de place à l'intérieur de lten- ceinte 5. Pour réduire ces inconvénients, deux modes de réalisation préférés sont décrits ci-dessous en référence aux figures 2 et 3 respectivement. Sur la figure 2a, une cheminée de silicium à parois d'oxyde épais est créée sur toute l'épaisseur de la couche épitaxiale 4. Pour ce faire, une cloison 16 en oxyde épais est ajoutée à l'enceinte 5, les extrémités latérales de la cloison 16 étant au contact de l'enceinte 5. La cloison 16 est réalisée au moyen du même masque qui sert pour l'enceinte 5 et sa partie inférieure entre ainsi en contact avec la couche profonde 2. Un dopage profond 17 du deuxième type de conduction est ensuite effectué au moyen du quatrième masque, à l'intérieur de la cheminée de forme quelconque, par exemple rectangulaire ainsi créée entre la paroi 16 et l'enceinte 5, qui délimite exactement la partie à doper et qui empêche une extension par diffusion indésirable de cette partie lors de traitements thermiques ultérieurs de la plaquette de circuit intégré. On notera, sur la figure 2a ainsi que sur les figures suivantes, la présence des zones 18 situées juste en dessous de l'enceinte 5 qui constituent un anneau de garde. Cet anneau de garde peut être déposé comme décrit ci-dessus en référence à la figure la. On peut aussi, après dépôt de la couche épitaxiée 4, réaliser, à l'aide d'un masque spécifique un dopage N+ en forme de cordon fermé à l'emplacement de la future enceinte. Lors de l'élaboration ultérieure de l'enceinte 5, ce cordon N+ est ensuite repoussé par l'oxyde et migre en direction du substrat jusqu'à occuper l'emplacement représenté sur les figures 2, 3 et 4. La suite des opérations, qui permet de passer de la figure 2a à la figure 2b représentant le transistor complet avec ses contacts est#la même que celle qui permet de passer de la figure le à la figure If. La figure 3 représente un deuxième mode de réalisation préféré de l'invention, selon lequel la prise de contact commune des couches 2 et 15 se fait dans une dépression ou puits créé par enlèvement de silicium dans la couche 15 située à l'intérieur de l'enceinte 5. La figure 3a met en évidence les premières étapes nécessaires à la formation de ce puits. Le dépôt de la couche épitaxiale et la constitution de l'enceinte sont ici effectués en deux temps. On fait d'abord cotre par épitaxie une couche N, 21, dont l'épaisseur est sensiblement moitié de la couche épitaxiée nécessaire à la filière. Cette opération étant effectuée sur l'ensemble de la plaquette de silicium, ne nécessite pas de masque. Puis, conformément à la technologie LOCOS, la couche 21 est recouverte d'une mince couche d'oxyde permettant l'accro chage et soumise ensuite à un dépôt de nitrure de silicium Si N . La formation des parties inférieures de l'enceinte est effectuée comme décrit ci-dessus en référence a la figure lc (troisième masque).On enlève ensuite la couche de nitrure de silicium restante par décapage à l'exception d'un emplacement (quatrième masque) qui correspond sensiblement à celui de la cheminée pour le premier mode de réalisation préféré (figure 2). On obtient ainsi une pastille de Si3N4, 23 située sensiblement contre enceinte à l'aplomb de la partie de la couche d'isolation 2 qui ne comporte pas la couche enterrée 3. On procède alors au dépôt d'une deuxième couche N épitaxiée 24 sur ltensemble de la surface de façon à obtenir l'épaisseur totale désirée pour la couche épitaxiée. La résistivité de cette couche 24 peut être la même ou différente de celle de la couche 21 sous-jacente. Si ce dépôt est fait avec le soin voulu, il peut être entièrement monocristallin.Toutefois, au-dessus de la partie inférieure 22 de l'enceinte et de la pastille 23, de nombreux défauts peuvent exister dans le réseau cristallin et il peut même arriver que l'on ait du silicium polycristallin. Or comme on le verra ci-dessous, il ne sera pas fait usage du silicium déposé au-dessus du nitrure 23 ni de la silice 22 pour conduire l'électricité et de ce fait la nature du silicium déposé n'a pas une très grosse importance. Lors de la croissance du monocristal, les macles auront tendance à s'étendre obliquement par rapport à une ligne perpendiculaire à la surface de la plaquette et il sera peut-être nécessaire d'en tenir compte dans la détermination des dimensions minimales de l'enceinte.De plus, au cas ou des défauts cristallins sfavèreraient faire trop baisser le rendement du transistor utile, des méthodes existent, décrites par ailleurs, basées sur des recuits ou des fusions localisées notamment, de façon à permettre de réduire le nombre de ces défauts, tel par exemple le procédé décrit dans la publication "Electronics Review" du 2 juin 1982, pages 45 et 46 dans deux articles, l'un de J. Robert LINEBACK, l'autre de Roderic BERESFORD. L'étape suivante consiste à réaliser la partie supérieure 25 de l'enceinte (cinquième masque) toujours au moyen de la technologie LOCOS, ce qui permet dVob- tenir une structure sensiblement identique à celle de la figure lc avec, en plus, la présence de la pastille de nitrure de silicium 23 à mi-épaisseur de la couche épitaxiée à l'intérieur de l'enceinte. On notera que les troisième et cinquième masques sont pratiquement identiques. A l'aide d'un sixième masque, on enlève par décapage le nitrure à l'endroit où l'on souhaite faire une gravure de silicium, ctest-à-dire au-dessus de la pastille 23. Le nitrure restant en surface est référencé 26, figure 3a. Puis, à l'aide d'un décapant sélectif, on fait une gravure chimique qui attaque le silicium seul, à l'exclusion de la silice 25 et du nitrure 26. Cette gravure est arrêtée en profondeur par la pastille de nitrure 23. Les couches 23 et 26 sont ensuite complètement enlevées par décapage et on oxyde la surface#entière de la plaquette, ces deux dernières opérations ntétant pas représentées. A l'aide d'un septième masque, on ouvre l'oxyde superficiel pour réaliser le dopage de base (P ou P+) 27, figure 3b et, simultanément, c'est-à-dire en utilisant le même masque, à l'empla- cement de la partie de l'ancienne pastille 23 située du côté de ltenceinte, on ouvre l'oxyde superficiel pour réaliser le dopage profond 28 destiné à la prise de contact avec la zone 2. En l'occurrence, ce dopage 28 a la même épaisseur que celle de la base 27, cette épaisseur étant nécessairement supérieure à celle de la couche épitaxiée 21.De façon analogue on fait ensuite un dopage d'émetteur, par un huitième masque, qui résult#e en une zone N+ d'émetteur 29 à l'intérieur de la zone 27 et en une zone N de prise collecteur, 31, adjacente à la #one 28 et dont l'épaisseur est inférieure à celle de la couche 21. Les prises de contacts d'émetteur 32, de base 33 et de collecteur 34 sont ensuite effectuées et, à cette occasion, il peut être nécessaire d'utiliser plus de deux masques pour le perçage de la couche superficielle de silice 35, dans le but de réaliser des ouvertures en gradins destinés à éviter des cassures ultérieures de l'aluminium qui sera ensuite déposé dans ces ouvertures. La constitution de gradins est particulièrement recommandée pour réaliser la prise de contact collecteur 34 qui est la plus profonde et donc la plus exposée à cassures. Le contact métallique commun aux couches 2 et 15, 34, est ici réalisé simplement à travers un perçage unique de la couche superficielle d'oxyde étant donné que les zones de prise de contact de ces deux couches, 28 et 31 respectivement, sont adjacentes. La création simultanée de dopages du silicium à quelques microns de distance l'un de l'autre dans le sens vertical, c'est-à-dire sur des surfaces non rigoureusement planes (zones 27 et 28 ou 29 et 31) peut poser quelques difficultés d'ordre technologique relatives à la netteté de l'image formée sur la plaquette. Cependant, l'homme de métier dispose de plusieurs méthodes pour l'insolation de la plaquette à travers le masque et peut facilement résoudre ces difficultés en tirant profit des tolérances permises par chacune de ces méthodes. De plus, au cas on la netteté souhaitée pour la formation des zones 28 et 31 ne serait pas optimale; il est toujours possible d'agrandir la zone de la pastille 23 et d'augmenter ainsi les tolérances spatiales latérales quitte à agrandir légèrement l'enceinte du transistor. A la figure 4 sont représentés deux transistors complémentaires, à raison d'un transistor NPN vertical 36 sur la partie droite de la figure et d'un transistor PNP vertical 37 sur la partie gauche de la figure. Pour le transistor 36, on a choisi la représentation de la figure if, mais il peut aussi s'agir du transistor selon la figure 2b ou du transistor selon la figure 3b. Pour réaliser le transistor 37, les premières étapes sont identiques à celles décrites ci-dessus en référence aux figures la à ld, à cela près que la couche 3 n'existe pas dans ce cas. Ensuite, une zone de type P 38 analogue à la zone 7 est implantée (diffusée) dans la couche 4.La zone 38 sera l'émetteur, res- pectivement le collecteur du transistor 37, la zone 39, analogue à la zone profonde 2 et élaborée au moyen du même masque sera le collecteur, respectivement l'émetteur, et la zone intermédiaires de type N, 41, la base du transistor 37. Les prises de contact 42, 43, 44 des zones 38, 41 et 39 sont réalisées comme aux figures if ou 2b pour le transistor NPN mais dans ce cas, il n'existe pas de contact commun entre deux couches adjacentes de types de conductions opposes, chacune des trois électrodes 42, 43 et 44 étant reliée à une seule des zones 38, 41, 39. On notera que le dopage P 45 pour la prise de contact avec la couche 39 peut aussi être réalisé comme décrit ci-dessus en 17 en référence à la figure 2.On obtient ainsi un transistor PNP vertical 37 dont les performances sont moins bonnes que celles du transistor NPN 369 mais meilleures cependant que celles d'un transistor PNP latéral comme on en realise couramment en technologie isoplanar ou que celles d'un transistor PNP vertical dans un circuit intégré classique à quatre couches pour lequel le substrat lui-même fait office d'émetteur ou de collecteur, ce qui implique l'existence d'un courant de substrat et la mise au même potentiel - celui du substrat - d'électrodes homologues de tous les transistors PNP ainsi réalisés sur un substrat commun. La présente invention se propose de réaliser des transistors complémentaires en évitant tout courant de fuite au substrat. On notera que le transistor 37 de la figure 4 pourrait provoquer un courant de fuite au substrat sous certaines conditions particulières de polarisation de ses électrodes, c'est-à-dire si son émetteur était constitué par la zone 38 et si il était porté à saturation, ce qui entraînerait le déblocage du transistor NPN parasite qui existe entre le transistor utile PNP et le substrat. Pour éviter cela, les transistors tels que 37 sont polarisés de façon que la zone 39 constitue l'émetteur, la zone 38 étant alors le collecteur. De plus, les schémas des circuits électroniques à réaliser par circuits intégrés qui nécessitent des transistors complémentaires peuvent être conçus de façon telle qu'il n'y ait qu'un type de transistors, les transistors NPN de préférence, qui soit susceptible d'être porté à saturation. Lorsque les transistors NPN sont réalisés selon l'invention comme décrit ci-dessus en référence aux figures if, 2b ou 3b, on est alors assuré qu'ils ne peuvent pas être la cause d'un courant de fuite au substrat. Afin de diminuer encore tout risque de courant de substrat, un branchement particulier des circuits doit être réalisé : le substrat de type N doit être relié au point le plus positif du montage, c'est-à-dire en général à la tension d'alimentation la plus positive appui quée au circuit. Il va de soi qu'entre les transistors réalisés comme décrit ci-dessus il est possible pour obtenir tout circuit intégré souhaité de réaliser en même temps sur une même plaquette de silicium d'autres composants tels que diodes ou résistances par exemple, de la même façon qu'en technologie isoplanar ou, plus généralement en technologie bipolaire classique. Par ailleurs, on a décrit ci-dessus en référence aux figures 1 à 4 les modes de réalisation préférés de l'invention. On notera à ce sujet qu'il est aussi possible de réaliser des circuits intégrés conformes a' l'invention en inversant les types de dopages indiqués pour les figures 1 à 4, c'est-à-dire en rempla çant les régions de type N par des régions de type P et inversement. REVENDICATIONS : 1. Procédé de réalisation d'au moins un transistor à structure verticale de type PNP et/ou de type NPN, par intégratinn monolithique sur un substrat de matériau semiconducteur monocristallin, mettant en oeuvre cinq couches adjacentes de matériau semiconducteur de type de conduction opposé en alternance parmi lesquelles le substrat est compté comme première couche, selon lequel une métallisation relie les deuxième et troisième couches, caractérisé en ce qu'il met en oeuvre la technologie isoplanar et comporte au moins la succession chronologique des étapes suivantes - ledit substrat d'un premier type de conduction re croit sur une zone prévue pour l'emplacement dudit transistor des impuretés correspondant au deuxième type de conduction - on introduit de place en place un anneau de garde - on fait croître le monocristal en procédant à un dépôt monocristallin du premier type de conduction - on opère au moyen de la technologie LOCOS une oxy dation profonde qui rejoint le bord de ladite zone de façon--à constituer une enceinte - on effectue à l'intérieur de ladite enceinte un dopage profond du deuxième type de conduction fortement dopé qui rejoint ladite zone - on effectue à l'intérieur de ladite enceinte, sépa rément dudit dopage profond, deux dopages gigognes de base puis d'émetteur - les contacts métalliques constituant les électrodes dudit transistor sont établis en surface, ltélec- trode de collecteur étant, à cette occasion, reliée audit dopage profond. 2. Procédé de réalisation de transistor(s) à structure verticale selon la revendication 1, caractérisé en ce que ledit matériau semiconducteur est du silicium et que ledit premier type de conduction est le type de conduction N. 3. Procédé de réalisation de transistor(s) à structure verticale selon la revendication 1 ou 2 caractérisé en ce qu'il est créé à l'intérieur de ladite enceinte une cheminée de silicium à parois d'oxyde à l'intérieur de laquelle est effectué ledit dopage profond. 4. Procédé de réalisation de transistor(s) à structure verticale selon la revendication 1 ou 2 caractérisé en ce qu'il est créé par gravure à l'intérieur de ladite enceinte un puits de profondeur sensiblement moitié de celle de l'enceinte au fond duquel est effectué en même temps que le dopage de base ledit dopage profond puis en même temps que le dopage d'émetteur et adjacent audit dopage profond, la prise de collecteur fortement dopée du premier type de conduction. 5. Procédé de réalisation de transistor(s) à structure verticale selon l'une des revendications 1 à 4 caractérisé en ce qu'on élabore sur ledit substrat au moins un deuxième transistor complémentaire dudit transistor à l'intérieur d'une deuxième enceinte construite de la même façon que ladite enceinte, dont l'émetteur est constitué par ladite zone du deuxième type de conduction relative à la deuxième enceinte, la base par la couche, du premier type de conduction qui constitue l'intérieur de ladite deuxième enceinte et le collecteur par une couche du deuxième type de conduction créée dans ladite base. 6. Circuit intégré en technologie isoplanar obtenu-par la mise en oeuvre du procédé selon l'une des revendications 1 à 5.