FR 2549273 A1 19850118 FR 8311611 A 19830712 PROCEDE POUR DIMINUER LE BRUIT DE PRECHARGE D'UNE CAPACITE MOS La présente invention concerne un procédé pour diminuer le bruit de précharge d'une capacité MOS. Elle concerne plus particulièrement les capacités MOS utilisées comme organes de stockage temporaire de charges dans le cas où la capacité est réinitialisée périodiquement à une tension de remise à niveau avant de recevoir les charges. Cette précharge d'une capacité MOS est utilisée notament avec certains étages de sortie de dispositifs à transfert de charge, en particulier, lorsque l'on réalise une lecture destructive sur diode flottante ou une lecture en tension. Ces différents types de lecture sont bien connus de l'homme de l'art et ils sont décrits en particulier dans l'article intitulé "Les dispositifs à transfert de charge" paru dans la revue technique THOMSON-CSF numéro 1, volume 12 de mars 1980. Conformément au procédé actuellement utilisé pour réinitialiser une capacité MOS à une tension de remise à niveau, on met périodiquement la capacité MOS en contact avec une source de tension par l'intermédiaire d'un interrupteur. Toutefois, même si la source de tension n'apporte aucun bruit, on obtient cependant un bruit sur la tension aux bornes de la capacité MOS qui est du au bruit de l'interrupteur lorsqu'il est dans l'état passant. Toutefois, comme démontré par exemple dans l'article "Introduction à l'étude du bruit dans les dispositifs à couplage de charge" note technique numéro 90-C.N.E.S. DCAS 02 583, le bruit efficace Qb sur la capacité est donné par l'équation suivante Qb dans laquelle q = constante de BOLTZMANN = 1,38.10 T = température en Kelvins C = capacité en Farads. On remarque que ni la tension de bruit ni la fréquence de réinitialisation n'interviennent sur le bruit efficace et que, pour modifier ce bruit, on ne peut agir que sur la température ou la capacité. La présente invention a en conséquence pour but de proposer un procédé permettant de diminuer le bruit de précharge d'une capacité MOS en agissant sur la valeur de cette capacité. En conséquence, la présente invention a pour objet un procédé pour diminuer le bruit de précharge d'une capacité MOS lorsque la précharge de la capacité MOS est réalisée en la mettant en contact avec une source de tension de remise à niveau par l'intermédiaire d'un interrupteur caractérisé en ce que la tension de remise à niveau est supérieure à la valeur maximale du potentiel de surface dans la capacité MOS. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description faite ci-après avec référence aux dessins ci-annexés dans lesquels: - les figures l(a) à (c) sont des représentations schématiques d'un étage de sortie d'un dispositif à transfert de charge et des potentiels de surface dans le substrat sur lequel est intégré l'étage de lecture dans le cas d'une précharge réalisée conformément au procédé de l'art antérieur - les figures 2(a) à (c) sont des vues semblables à celles des figures l(a) à (c) dans le cas d'une précharge réalisée conformément au procédé de la présente invention;; - la figure 3 est une courbe représentant la variation de tension de l'étage de sortie en fonction de la charge - les figures 4(a) à (d) sont des représentations schématiques d'un étage de sortie d'un dispositif à transfert de charge et des potentiels de surface dans le substrat sur lequel est intégré l'étage de lecture dans le cas où l'on utilise en plus un procédé de correction de la non-linéarité de la courbe de la figure 3. Sur les différentes figures les mêmes références désignent les mêmes éléments mais pour des raisons de clarté les cotes et proportions des divers éléments ne sont pas respectées. Pour décrire le procédé de précharge d'une capacité MOS selon l'art antérieur ainsi que le procédé pour diminuer le bruit de précharge d'une capacité MOS selon la présente invention, on utilisera, à titre d'exemple, l'étage de sortie d'un dispositif à transfert de charge dans lequel on réalise une lecture destructive sur diode flottante. Sur les figures l(a), 2(a) et 4(a) on a représenté schématiquement en coupe les éléments essentiels de l'étage de sortie du dispositif à transfert de charge. Ces différents éléments sont réalisés sur un substrat 1 qui, de préférence, est en silicium de type P. Toutefois, il est évident pour l'homme de l'art que le substrat pourrait aussi être réalisé en silicium de type N, en arséniure de gallium ou en tout autre matériau équivalent. Sur ces figures, la référence G01 désigne l'électrode de stockage du dernier étage du dispositif à transfert de charge. Cette électrode de stockage est connectée en amont à une électrode de transfert G'ol disposée, dans le mode de réalisation représenté, sur une surépaisseur d'oxyde. L'électrode de transfert G'01 et l'électrode de stockage G01 sont toutes deux reliées au même potentiel Sh1. Entre l'électrode de stockage G01 et l'entrée de l'étage de sortie proprement dit est prévue une électrode de transfert GT reliée au potentiel ~2 Les potentiels ~1 et #2 sont constitués, par exemple, par des tensions en créneaux en opposition de phases. On a choisi à titre d'exemple un dispositif à transfert de charge à deux phases de commande avec des surépaisseurs d'oxyde pour le transfert unilatéral. Il est évident pour l'homme de l'art que l'invention peut s'appliquer à d'autres types de dispositifs à transfert de charge. L'étage de sortie comporte principalement une capacité MOS CGS constituée de manière connue par le substrat 1, un isolant réalisé par l'épaisseur d'oxyde et une électrode G5 réalisée par exemple en silicium polycristallin ou en aluminium ainsi qu'une diode D réalisée par une diffusion de type N référencé N+1. Comme représenté sur les figures 1 et 2, la diffusion N est connectée à un étage de lecture qui peut être constitue, par exemple, par un transistor MOS monté en suiveur symbolisé par l'amplificateur A sur les figures (pour simplifier l'exposé, on supposera que le gain de l'amplificateur A est égal à I).De plus, l'électrode de stockage G5 est portée à une tension continue VGS de manière à créer sous cette électrode formant la capacité MOS un puit de potentiel susceptible de recevoir les charges. D'autre part, l'étage de sortie comporte aussi un transistor MOS de remise à niveau constitué par la grille G2 polarisée par le potentiel #RAN Le drain du transistor MOS est réalisé par une diffusion de type N référence N+2 connectée à une tension de + polarisation VRAN et la source est constituée par la diffusion N On expliquera maintenant avec référence aux potentiels de surface représentés aux figures l(b) et (c), la précharge dé la capacité MOS CGS conformément au procédé de l'art antérieur. Comme représenté sur la figure l(b), la- capacité MOS sous l'électrode GS a été préalablement préchargée à une tension VRAN inférieure au potentiel de surface maximal jS sous ladite capacité. JORAN se trouve à un niveau bas et le potentiel de la diode D est aligné sur le potentiel VRAN. Lorsque 2 passe au niveau haut, les charges stockées sous l'électrode de stockage G01 s'écoulent vers la capacité réalisée sous la grille GS ainsi que dans la diode D réalisée par la diffusion N+1. Le paquet de charges Q n crée en arrivant dans la capacité une variation de tension 4 V qui est lue par l'amplificateur suiveur A et qui constitue l'information en sortie du dispositif à transfert de charge. Une fois cette information lue, le potentiel #RAN est posi tionné à un niveau haut pour effectuer l'évacuation des charges Qn lues et la remise à niveau de la capacité MOS et de la diode, à savoir une nouvelle précharge avant l'arrivée du paquet de charges suivant. Comme représenté sur la figure l(c), lorsque RAN est au niveau haut, le potentiel dans la diffusion N+1 et sous l'électrode GS s'aligne sur le potentiel de la diode N+ à savoir s'aligne sur VRAN. Pendant ce temps, #2 est au niveau bas et @1 est au niveau haut, de ce fait le paquet de charges Qn + 1 est transféré sous la grille de stockage G01 en vue d'être lu ultérieurement. On décrira maintenant avec référence aux figures 2(b) et 2(c), le procédé utilisé pour diminuer le bruit de précharge de la capacité MOS CGS réalisée sous la grille de stockage G5 conformément à la présente invention. Dans ce cas, comme représenté sur les figures, la tension de remise à niveau VRAN est choisie de manière à être supérieure à la valeur maximale du potentiel Xs qui peut être atteinte dans la capacité MOS sous la grille GS et qui est fixée par la tension continue VGS appliquée sur cette grille Gs. De ce fait, comme représenté sur la figure l(c), lors de la précharge de ltétage de sortie, la tension de la diode D s'aligne sur la tension de la diffusion N+2, à savoir VRAN tandis que la tension sous la grille de stockage G5, c'est-à-dire de la capacité MOS, reste au niveau du potentiel de surface maximum à savoir StS De ce fait, lorsqu'une quantité de charge Q n est transférée de la grille de stockage G01 vers la capacité de stockage CGS sous l'électrode GS et dans la diffusion N1, une partie des charges correspondant à la différence de potentielA V1 est transférée dans la diffusion N+1 alors que les autres charges se répartissent entre la diffusion N+1 et le puit de potentiel de la capacité de stockage CGS comme représenté de manière détaillée à la figure 2(b). Pour mieux comprendre la présente invention on donnera ciaprès, à titre d'exemple, des ordres de grandeur des principales tensions et capacités décrites cidessus: VRAN =15 V VGS = 18 V (figure 1) ou 14 V (figure 2) XS =16 V (figure 1) ou 12 V (figure 2) t V1 = 1 à 5 V capacité sous G5 : 0,5 pF capacité de N+1 : 0,1 pF capacité de A 0,4 pF On démontrera maintenant en utilisant l'équation donnant la charge de bruit Qb qu'on obtient avec le procédé de la présente invention une diminution du bruit de précharge de la capacité MOS. La capacité C1 qui intervient au moment de la remise à niveau dans le cas des figures l(a) à (c) est constituée par la somme de trois capacités à savoir C1 = CGS + CDS + CA dans laquelle: - CGS est la capacité MOS sous la grille Gs, - CDS la capacité de la diffusion N+1 adjacente CA la capacité d'entrée de l'amplificateur suiveur A. Dans ce cas la charge de bruit est donnée par l'expression suivante: Qbl =VkT (CGS + CDS + CA)~ La capacité C2 qui intervient maintenant au moment de la remise à niveau conformément au procédé de la présente invention comme représenté sur les figures 2(a) à (c) est constituée par la somme de deux capacités à savoir: C2 = CDS + CA. On obtient donc pour la charge de bruit l'expression suivante Qb2 ~ kT (CDS + En examinant l'expression de Qbl et Qb2 il est évident que: Qb2 On obtient donc avec le procédé de la présente invention une diminution du bruit de précharge de la capacité MOS CGS. En examinant la courbe de la figure 3 représentant l'excursion de tension en sortie AV en fonction de la charge Q transportée par le dispositif à transfert de charge, on observe une rupture de pente qui se produit pour la tension \ V1 correspondant à la différence de tension entre la tension de remise à niveau VRAN et le potentiel de surface maximal. sous la grille Gs comme représenté à la figure l(b). Il en résulte que la conversion charge-tension n'est pas linéaire. Toutefois cette non-linéarité n'est pas gênante dans la plupart des cas. Ainsi dans le cas de l'infrarouge, notamment lorsque lton utilise le principe de l'injection directe en courant, les paquets de charges Q n ont toujours une valeure supérieure à une valeur Q0 dûe en particulier au fond thermique, valeur Q0 que l'on peut connaître. Il faut donc simplement choisir la tension de remise à niveau VRAN et la tension de commande VGS de la grille GS telles que l'on ait #0 > Qmin Q min étant la quantité de charge correspondant à # V1.De ce fait on travaillera toujours dans la deuxième partie de la courbe et la nonlinéarité n'apparaitra jamais. Toutefois, en appliquant sur la grille G3 une tension VGS en créneaux choisie de telle sorte que les deux valeurs du potentiel de surface maximal soient telles que #S1 VRAN pendant la précharge et VRAN Ainsi comme représenté sur la figure 4(b), pendant la précharg#e de la diode D, la tension VGS appliquée sur la grille G3 est à un niveau bas tel que le potentiel de surface maximal XS1 sous la grille GS soit inférieur à la tension de remise à niveau VRAN sur laquelle s'aligne la tension de la diode D. La figure 4 (b) correspond donc à la figure 2(4 # et de ce fait, la capacité sous la grille GS n'intervient pas dans le bruit de remise à niveau. Ensuite, comme représenté sur la figure 4(c), la tension VGS étant toujours à un niveau bas, le potentiel #RAN est amené à un niveau bas fixant le potentiel de la diode D à VRAN. Puis, de façon préférentielle avant que la charge Q n stockée sous la grille de stockage G01 n'arrive sous la grille GS de la capacité MOS, on applique sur la grille GS une tension VGS à un niveau haut tel que le potentiel de surface maximal ~S2 soit supérieur à la tension de remise à niveau VRAN. On obtient alors, comme représenté sur la figure 4(d) un fond de charge sous la grille Gs. Dans ce cas, lorsque la charge Q n arrive sous la grille Gg elle est stockée en parallèle sur la capacité MOS CGS, sur la capacité de N+1 et sur la capacité de l'amplificateur suiveur A. Il n'y a donc plus de non-linéarité. De plus, selon un mode de réalisation particulier, la grille GS peut être reliée au même potentiel #2 que la grille de transfert Le procédé décrit cidessus permet donc de précharger une capacité C tout en ayant un bruit de précharge qui correspond à la précharge d'une capacité plus faible. D'autre part, la présente invention a été décrite en se référant à l'étage de sortie d'un dispositif de sortie à transfert de charge, toutefois il est évident que la présente invention peut être utilisée dans tous les circuits intégrés MOS ou dispositifs à transfert de charge dans lesquels on désire précharger une capacité destinée à recevoir une charge. REVENDICATIONS 1. Un procédé pour diminuer le bruit de précharge d'une capacité MOS (CGS) lorsque la précharge de la capacité MOS est réalisée en la mettant en contact avec une source de tension de remise à niveau (VRAN) par l'intermédiaire d'un interrupteur (G2, Q)RAN) caractérisé en ce que la tension de remise à niveau (VRAN) est supérieure à la valeur maximale du potentiel de surface (#S) dans la capacité MOS. 2. Un procédé selon la revendication 1, caractérisé en ce que, lorsque les paquets de charge Qn reçus par la capacité MOS (CGS) ont une valeur supérieure à une valeur de référence Q0, la tension de remise à niveau (VRAN) et la tension de commande (VGS) de la grille de la capacité MOS sont choisies de telle sorte que Q9 > Qmin min étant la quantité de charges correspondant à la différence entre la tension de remise à niveau Iv (VRAN) et la valeur maximale du potentiel de surface 3.Un procédé selon la revendication 1 caractérisé en ce que la tension de commande (VGS) de la grille de la capacité MOS est une tension en créneau choisie de telle sorte que Qlsl VRAN : : la valeur du potentiel de surface maximal dans la capacité MOS pendant la précharge ~S2 :la valeur du potentiel de surface maximal dans la capacité MOS pendant l'intégration des charges VRAN : la tension de remise à niveau. 4. Un procédé selon la revendication 3 caractérisé en ce que, dans le cas où la capacité MOS constitue l'élément d'entréedel'étage de lecture d'un dispositif à transfert de charge, la tension de commande (VGS) de la grille de la capacité MOS est constituée par la tension de commande (j2) de la grille de transfert entre le dispositif à transfert de charge et l'étage de lecture.