FR 2547151 A1 19841207 FR 8408712 A 19840604 La présente invention a pour objet un système de commutation numérique. Divers types de systèmes de commutation ont été proposés de façon à assurer La commutation d'un circuit. 5 Dans ces systèmes, la commutation du circuit est assurée en réponse à La demande de service et une ligne de transmission transparente est assurée Lorsqu'un appel de La demande de service est établi Par suite, divers types de réalisations ont été utilisés dans des systèmes de commuta10 tion numériques d'un circuit de commutation du type d'appel de façon à transmettre une grande quantité de données dans un délai de transmission prédéterminée le plus court possible En général, on utilise une mémoire à vitesse éLevée et faible capacité dans une section d'un réseau de 15 commutation d'un tel système Un exemple typique est décrit dans L'article "Digital Data Switching Network" (réseau de commutation de données numériques) T ARITA et al, vol 28 n 5 6, Pages 328-337 1980 NIPPON TELEGRAPH AND TELEPHONE PUBLIC CORPORATION MUSASHINO 20 ELECTRICAL COMMUNICATION LABORATORY. Selon le développement récent de nouveaux systèmes de transmission de données tels que télex et télétex, un système de commutation s'est développé de façon à utiliser effectivement la ligne de transmission lorsque 25 la densité des données transmises est faible Dans ce système, un message est découpé en petits segments ou paquets en vue de leur transmission sur la ligne en un réseau de commutation en paquets Ce système de commutations en paquets est un exemple d'un système de stockage30 et-avance, de sorte qu'un canal de message doit avoir une large capacité de stockage. De façon classique, de manière à réaliser la commutation des paquets aussi bien dans un système de commutation de circuit, un système de commutation de 35 paquets doit être prévu en même temps qu'un système de commutation de circuit Cependant, lorsque des systèmes différents (c'est- à-dire un système de commutation de circuit et un système de message ou stockage-et-avance te L qu'un système de commutation en paquets) sont utilisés, le nombre des composants utilisés est augmenté, ce qui entraîne des prix élevés En outre, Lorsque les conditions du trafic changent, le service disponible est confiné dans les limites de chaque système Un système de commutation totale comportant différents types de systèmes ne peut ainsi assurer la souplesse des opérations. Par suite, un objet principal de la présente invention, est de prévoir un système de commutation numérique 10 unique capable de réaliser effectivement différents types d'appels. Un autre objet de la présente invention est de prévoir un système de commutation numérique simple comportant un nombre plus petitde composants dans un réseau de 15 commutation que le nombre de composants utilisés dans un réseau conventionnel. Un autre objet encore de la présente invention est de prévoir un système de commutation numérique susceptible d'assurer un service souple en fonction de l'état du tra20 fic. De façon à atteindre les objets ci-dessus mentionnés de la présente invention, on utilise un stockage hiérarchisé comportant une mémoire à vitesse élevée et faible capacité, une mémoire à vitesse lente et grande capacité, 25 et une mémoire de dépôt pour former une mémoire de canal de message (normalement dénommée mémoire de trajet de conversation) Le cycle d'accès de la mémoire à vitesse éLevée est divisé en un cycle d'écriture/lecture de circuit et de données d'appel de commutation en paquets et en un 30 cycle de programme de commutation De cette manière, un système à mémoire unique ou système de stockage peut être communément utilisé pour l'appel de commutation du circuit requérant un accès à vitesse éLevée des données d'écriture/ lecture, l'appel de commutation des paquets requérant le stockage d'une grande quantité de données, et le programme de commutation Par suite, conformément à un aspect de la présente invention, on prévoit un système de commutation numérique comprenant: un stockage hiérarchisé relié aux lignes-de transmission d'entrée et de sortie servant comme lignes de transmission multiplex en temps partagé, et une section de contrôle pour contrôler une opéra5 tion du stockage hiérarchisé, le stockage hiérarchisé comprenant au moins une mémoire à vitesse éLevée et faible capacité, et une mémoire à vitesse lente et grande capacité, la section de contrô 1 e étant disposée de façon que 10 la mémoire à vitesse élevée soit accessible de façon à effectuer immédiatement la commutation pour l'une des lignes de transmission de sortie lorsque les états des lignes de transmission d'entrée indiquent un appel de commutation de circuit, et de façon que la mémoire à vitesse élevée soit 15 accessible de façon à stocker temporairement Les données dans la mémoire à vitesse élevée et que les données stockées dans la mémoire à vitesse élevée soient expédiées à l'une desdites lignes de transmission de sortie, ou bien que les mémoires à vitesse élevée et lente soient accessibles de façon à stocker les données dans la mémoire à vitesse lente via la mémoire à vitesse élevée de façon à assurer la commutation pour l'une des lignes de transmission de sortie lorsque les états des lignes de transmission d'entrée indiquent un appel de commutation de paquet. L'invention apparaîtra plus clairement à l'aide de la description qui va quivre faite en référence aux dessins annexés dans lesquels: la figure 1 est un diagramme synoptique montrant la configuration du système de base d'un système de commu30 tation numérique conforme à la présente invention; La figure 2, est un diagramme montrant la composition d'un signal utilisé dans le système illustré à la figure 1; 2547151 14 Les figures 3 A et 3 B montrent respectivement un diagramme de circulation et un intervalle de temps permettant d'expliquer le fonctionnement de base du système illustré à La figure 1; La figure 4, est un diagramme illustrant La relation entre les cycles de cache et les intervalles de temps de La ligne de multiplexage I/O (entrée/sortie) correspondant aux appels de commutation en paquets et du circuit de façon à expliquer Le fonctionnement en-re Lation avec 10 les figures 3 A et 3 B; La figure 5, est un diagramme montrant l'état de la mémoire utilisée en conformité avec L'appel de commutation en paquets ou du circuit La figure 6, est un diagramme synoptique montrant 15 les fonctions détaillées d'une section de contrôle (figure 1) et sa disposition périphérique; La figure 7, est un diagramme de circulation expliquant Le fonctionnement d'un bloc (T) de gestion de mémoire illustré à la figure 6; La figure 8, est un diagramme montrant un système d'espace d'adresse; La figure 9, est un diagramme montrant la correspondance entre une mémoire de cache, une mémoire principale et Le système d'espace d'adresse; La figure 10, est un diagramme synoptique d'un bloc de désignation de cycle de cache montré à la figure 6; La figure 11, est un diagramme synoptique d'un générateur d'adresse d'appel de commutation de circuit illustré à la figure 6; La figure 12, est un diagramme synoptique d'un générateur d'adresse d'appel de commutation de paquet illustré à la figure 6; La figure 13, est un diagramme relatif à un b Loc de fixation inter-cache d'un bloc de mémoire de commutation 35 de circuit; et Les figures 14 A, 14 B et 14 C sont respectivement des diagrammes montrant une section d'un bloc CII) de direction de mémoire constituant un élément caractéristique de la présente invention. On décrira maintenant un système de commutation numérique conforme à un mode de réalisation de la présente invention en faisant référence aux dessins annexés L'appel de commutation de circuit et l'appel de commutation de stockage-et-avance (appel de commutation de paquet) seront définis ci-après. L'appel de commutation de circuit représente ici un appel requérant un service de commutation dans un mode de 10 commutation d'un circuit classique Dans ce réseau de commutation, lorsque l'appel de commutation de circuit est établi, une ligne de transmission transparente est ainsi assignée ou désignée de sorte que le délai de transmission est constant Le système de commutation de circuit est approprié pour la transmission d'une grande quantité de données. D'autre part, l'appel de commutation de stockage-etavance ou l'appel de commutation de messages représente ici un appel requérant un service de commutation opérant 20 en mode de commutation en paquet et on le dénommera appel de commutation en paquet Dans un tel réseau de commutation, étant donné qu'un stockage temporaire des données à L'intérieur du réseau est requis, le délai de transmission n'est pas constant Cependant, le système de 25 commutation en paquet peut-être approprié pour des opérations de communication sophistiquées telles que contrêles d'erreurs et communications établies entre des terminaux ayant des cadences de bits différentes En outre, étant donné qu'il n'y a pas nécessité de maintien pendant la pério30 de de commutation du paquet, l'appel de commutation en paquet est approprié pour des communications de trafic à basse densité. La figure 1, montre un système de commutation numérique conforme à un mode de réalisation de l'invention. 35 En se référant à cette figure, un système de commutation numérique 10 comprend une mémoire 11 à vitesse élevée et faible capacité dénommée cache, une mémoire 12 à vitesse 2547151 '6 Lente et grande capacité et une mémoire de dépôt 13. Les mémoires 11, 12 et 13 constituent un stockage hiérarchisé SH La mémoire 11 à vitesse élevée et faible capacité commute le circuit et les appels de commutation en paquet provenant des lignes TDM (multiplexage en temps partagé) d'entrée (I) et de sortie ( 0) 15 et 16 et provoque la mise en route du programme de commutation La mémoire 11 à vitesse élevée et faible capacité comprend un silo 11 a d'appel de commutation de circuit, un silo 11 b d'appel de 10 commutation de paquet et une mémoire 11 c de programme de commutation La mémoire 12 à vitesse élevée et grande capacité comprend un silo 12 a d'appel de commutation de paquet et une mémoire 12 b de programme de commutation La mémoire de dépôt 13 comprend un silo 13 a d'appel de commutation de 15 paquet et une mémoire 13 b de programme de commutation. L'exécution du programme de commutation peut être effectuée de telle manière que les instructions stockées dans la mémoire 11 à vitesse élevée et faible capacité sont lues et traitées par un processeur Lorsque l'informa20 tion requise (instructions ou données) n'est pas stockée dans la mémoire 11 à vitesse élevée et faible capacité, un bloc de données comprenant des données de noyau est amené de la mémoire 12 à vitesse lente et grande capacité et est stocké dans la mémoire 11 à vitesse éLevée et faible 25 capacité de façon à exécuter le traitement suivant comme dans un système de calculateur général comportant un cache. Cependant, lorsque la donnée désirée n'est pas storkée dans la mémoire 12 à vitesse lente et grande capacité, ou bien la donnée est transférée à partir de la mémoire de 30 dépôt 13 vers la mémoire 12 à vitesse lente et grande capacité, et le bloc désiré est alors lu dans la mémoire 12 et transféré vers la mémoire Il à vitesse élevée et faible capacité de façon à exécuter l'opération suivante. En outre, le système de commutation numérique 10 35 comporte: un circuit 17 R de réception de signal qui reçoit un signal provenant d'un terminal T à travers un multiplexeur M et les lignes d'entrée 15 et produisant un signal d'avance ou de contrôle de commutation; et une section de contrôle 14 pour contrôler la mémoire 11 à vitesse élevée et faible capacité, la mémoire 12 à vitesse Lente et grande capacité, la mémoire 13 de dépôt et un circuit 17 T de transmission de signal en réponse au signal de contrôle de commutation provenant du circuit de réception de signal 17 R sous le contrôle d'un processeur 18. Dans la configuration du système ci- dessus décrit, lorsqu'un appel est transmis à partir du multiplexeur vers un intervalle de temps prédéterminé des lignes d'entrée telles que les Lignes de transmission TDM illustrées à la figure 1, Le système de commutation numérique 10 extrait des données de contrôle à partir du signal de canal de contrô15 le commun reçu via le circuit de réception de signal 17 R. La section de contrôle 14 assure La commutation ou l'exécution du programme en réponse au signal de contrôle sous Le contrôle du processeur 18. La composition ou "format" du signa L de canal commun 20 dans ce mode de réalisation est illustrée à la figure 2. Un indicateur de service A assure la discrimination entre un appel de commutation de circuit et un appel de commutation de paquet La partie appelante spécifie Le mode d'appel au terminal d'émission Un indicateur de terminal B qui fait suite à L'indicateur de service A fait la discrimination entre le type de terminal en mode d'appel de commutation de paquet ou de circuit Les terminaux comprennent des systèmes tels que fac-similé , télex et télétex Un indicateur de signal C fait suite à l'indicateur de terminal B. 30 L'indicateur de signal C comprend des signaux de supervision tels qu'un signal d'origine, un signal de déconnexion et un signal de décrochemento Un indicateur de cadence ou de vitesse D fait suite à l'indicateur de signal C L'indicateur de cadence D comprend des données de vitesse de transmission et fait la discrimination d'une vitesse donnée de transmission telle par exemple que 300 baud ou 1 200 baud. Une donnée de sélection E fait suite à l'indicateur de vitesse DD La donnée de sélection E comprend un signal de 4547151 l numérotation ou un signal correspondant. Cette composition de signal à l'exclusion de l'indicateur A de service est communément utilisée comme composition de transmission sur une ligne de transmission TDM Le signal de contrôle comportant la composition designal décrite ci-dessus est fourni à la section 14 de contrôle via le circuit de réception de signal 17 R et est transféré par ce circuit Le matériel de transfert peut être disposé de telle sorte qu'une fonction de déco10 dage pour décoder les codes d'indicateur de service est ajoutée au processeur de signal conventionnel (ayant habituellement des fonctions telles que contrôle de synchronisation, contrôle d'erreur, traitement du signal d'adresse et traitement du signal de numérotation/décroche15 ment. L'opération d'accès de base de la section de contrôle 14 après réception du signal de contrôle par rapport à la mémoire à vitesse élevée ou cache 11 sera maintenant décrite enfaisantréférencesauxfigres 3 A, 3 B et 4 dans le cas d'opéra20 tions pour l'appel de commutation de circuits l'appel de commutation de paquet et l'exécution du programme de commutation. Les cycles de cache dans cette réalisation sont clairement illustrés à la figure 4 Le signal de contrôle 25 sur le canal de contrôle de signalisation commun est omis à la figure 4, et seulement la donnée du signal y est illustrée En se référant à la figure 4, deux cycles d'accès de cache correspondent à un intervalle de temps de la ligne I/O (entrée, sortie) Un cycle d'accès de cache est utilisé 30 pour la commutation (circuit ou paquet), et l'autre cycle d'accès de cache est utilisé pour l'exécution du programme. Lorsqu'il y a un cycle de commutation vide et une demande d'accès de programme, le cycle de commutation peut être utilisé pour l'exécution du programme Comme illustré à la 35 figure 3 A, ceci est obtenu après exécution de l'étape 103 pour déterminer si le cycle de cache donné est un cycle de commutation ou un cycle de programme et l'étape 105 pour déterminer s'il y a ou non une demande d'accès engendrée c 547151 à partir du processeur lorsque le cycle de cache donné est détecté comme cycle d'exécution de programme Il doit être noté que dans un exemple d'application, trois ou un plus grand nombre de cycles de cache peuvent correspondre à un intervalle de temps de La ligne I/0 La teneur de chaque cycle de cache est déterminée dans l'étape 104 pour décider si un cycle de cache donné indique un appel de commutation de circuit ou de paquet lorsque le cycle de cache donné est détecté comme cycle de commutation à l'étape 103. 10 Lorsque le cycle de commutation indique l'appel de commutation de circuit, une adresse d'appel de commutation de circuit est engendrée à l'étape 106 et un accès de cache est immédiatement exécuté à l'étape 110 Cependant, lorsque le cycle de commutation indique l'appel de commutation de 15 paquet, une adresse d'appel de commutation de paquet est engendrée à l'étape 107, une adresse virtuelle est convertie en adresse réelle à l'étape 108, et l'adresse réelle est convertie en une adresse de cache à l'étape 109 Ensuite, l'opération d'accès de cache est exécutée à l'étape 20 110 Cependant, lorsque le cycle de cache est détecté à l'étape 103 comme étant un cycle d'exécution de programme et que la demande d'accès est détectée à l'étape 105 de façon à être engendrée par le processeur, les étapes 108, 109 et 110 sont exécutées de la même manière que pour l'appe 25 de commutation de paquet, sauf que pour l'étape 107, dans laquelle est engendrée l'adresse d'appel de commutation de paquet. Lorsqu'un appel est établi ou est rompu, le canal de signal de contrôle commun détecte sa demande Le processeur 30 18 vérifie s'il existe un intervalle de temps asssigné au canal de contrôle Diverses opérations de mise en route et la décision de libre/occupé peuvent être exécutées. A cet effet, tes étapes 100, 101 et 102 sont exécutées Plus particulièrement, le processeur 18 vérifie à l'étape 100 35 si les données fournies à chaque intervalle de temps des lignes d'entrée 15 à travers la section de contrôle 14 sont des données générales ou un signal de contrôle Lorsque la donnée est déterminée à l'étape 100 comme étant une 2547151 ' donnée générale, on se déplace à l'étape 103 Le processeur 18 vérifie alors à l'étape 103 si le cycle de cache est un cycle de commutation ou un cycle de programme Cependant, lorsque le processeur 18 détecte que la donnée est un signal de contrôle à l'étape 100, on se déplace vers l'étape 101 Le processeur 18 vérifie à l'étape 101 si le signal de contrôle comprend une information d'établissement d'appel ou une information de déconnexion Si le processeur 18 détecte qu'aucune information n'est contenue 10 dans le signal de contrôle (c'est-à-dire si l'on trouve NO à l'étape 101), on se déplace vers l'étape 103 Cependant, si l'on trouve YES à l'étape 101, (OUI), on se déplace vers l'étape 102 dans laquelle diverses opérations de mise en route ainsi que de décision de libre/occupé sont effectuées On se déplace alors jusqu' à l'étape 103. Les étapes 103 à 110 sont exécutées comme décrit ci-dessus. Il doit être noté que les étapes 100 à 110 sont exécutées pour chaque intervalle de temps de chaque ligne d'entrée et que les étapes 103 à 110 sont exécutées pour chaque 20 cycle de cache. Dans le traitement de la figure 3 A, lorsque les étapes 103 à 110 ne peuvent être exécutées avec un seul cycle de cache par suite de la vitesse de traitement, et des spécifications des composants, L'appareillage permet25 tant d'exécuter les étapes respectives peut être contrôlé à la manière d'une tuyauterie Dans ce cas, l'accès au cache effectif est obtenu lorsque deux ou un plus grand nombre de périodes de cycles de cache s'est écoulé Dans cette réalisation, le contrôLe en tuyauterie n'est pas 30 exécuté dans un but de simplification Cependant, un système en tuyauterie peut aisément être disposé si l'on utilise différents types de silos Dans cette réalisation, le système de stockage virtuel est employé Cependant, la configuration de la réalisation décrite peut être aisé35 ment réalisée conformément au système de direction de dépôt classique au lieu d'utiliser un système de stockage virtuel. Dans ce cas, l'étape 108 peut être omise dans la figure 3 A et l'étape 102 doit être modifiée. 2 r 47151 I Il 1 41 La figure 3 B indique la séquence opératoire dans laquelle un intervalle de-temps de la ligne d'entrée/sortie (I/0) correspond à deux cycles de cache Les opérations 0 à 2 sont exécutées pendant le premier cycle de cache, et les opérations I à 2 sont exécutées pendant le second cycle de cache Les étapes 100 à 102 sont exécutées simultanément avec l'étape 103 et les étapes suivantes. En se référant aux intervalles de cycle de cache il Lustrés à La figure 4, les cases blanches représentent 10 des intervalles d'appel de commutation de circuit et les cases hachurées représentent les intervalles d'appel de commutation de paquet, les cases blanches représentent respectivement des intervalles vides ou programmes (L'opération lecture/écriture (R/lt) peut être effectuée à tra15 vers la ligne TDMA). Sur la figure 4, on a marqué ACP et ACC respectivement les appels de commutation en paquet et Les appels de commutation de circuit. La figure 5, est un diagramme montrant L'état d'uti20 lisation des intervalles de temps entrée/sortie en correspondance avec l'état d'utilisation des lignes d'entrée et de sortie et en conformité avec Les appels de commutation de circuit et de-paquet Selon un appel 1 de commutation du circuit aux figures 4 et 5 (ACC), les données devant être 25 commutées sont amenées par une Ligne d'entrée A dans le cache Il durant un cycle de cache Il La donnée correspondante est lue à partir du cache Il vers une Ligne de sortie C durant un cycle de cache 04 Lors d'un appel de commutation de paquet 1, La donnée devant être commutée est amenée 30 depuis une ligne d'entrée B vers le cache 11 pendant un cycle de cache 13 et est stockée dans un silo-1 d'appel de commutation de paquet dans la mémoire de dépôt 13 à travers la mémoire à vitesse lente et grande capacité 12 (ci-après dénommée mémoire principale), La donnée (devant 35 être commutée) d'un appel de commutation de circuit 2 est stockée à partir de la ligne d'entrée C vers le cache 11 durant un cycle de cache I 5 et est lue à partir du cache 11 vers la ligne de sortie A durant le cycle de cache 00. 254715 1 l' Un appel 2 de commutation de paquet est écrit comme donnée (devant être commuté) depuis une Ligne d'entrée D *vers le cache 11 durant un cycle de cache I 7 et est stocké dans le silo 2 d'appel de commutation de paquet dans la mémoire de dépôt 13 à travers la mémoire principale 12 Lors d'un appel 3 de commutation de paquet, la donnée à commuter est écrite à partir de La ligne d'entrée E vers le cache 11 durant un cycle de cache I 9 et est stockée dans le silo 3 d'appel de commutation de paquet à travers la mémoire principale 12 L'appel 3 de commutation de paquet représente une commutation stockage-et-avance de courte période. Les données stockées sont lues à partir du silo correspondant sur la ligne de sortie H durant un cycle de cache 014 tandis que le silo correspondant stocke les données d'entrée Les opérations respectives des composants du système de commutation numérique 10 seront décrites en détail ci-après. La figure 6, est un diagramme synoptique fonctionnel de la section de contrôle 14 illustrée à la figure 1 En se référant à la figure 6, un bloc (X) de direction de mémoire 401 exécute des opérations correspondant aux étapes 100 à 102 de La figure 3 A Un bloc 402 d'assignation de cycle de cache exécute les opération correspondant aux étapes 103 à 105 de la figure 3 A Un générateur 403 d'adresse 25 d'appel de commutation de circuit exécute une opération correspondant à l'étape 106 de la figure 3 A Un générateur 404 d'adresse d'appel de commutation de paquet exécute une opération correspondant à l'étape 107 de La figure 3 A. Un bloc II de direction de mémoire 405 exécute une opéra30 tion correspondant à l'étape 108 de la figure 3 A Finalement, un bloc 406 de direction d'accès de cache exécute une opération correspondant à l'étape 109 de la figure 3 A. Le bloc I 401 de direction de mémoire et le bloc II 405 de direction de mémoire doivent être contrôlés par le pro35 cesseur 18 La requête d'accès de mémoire de programme sous le contrôle du processeur 18 est réalisée à travers le bloc 402 d'assignation de cycle de cache durant un laps de temps correspondant aux intervalles de temps du programme E 47151 (figure 4) entre les intervalles d'appel de commutation de paquet et de circuit. Un signal 51 provenant du processeur 18 représente un accès à La mémoire du processeur, un signal 52 repré5 sente diverses parties d'informations de contrôle, et un signal 53 provenant du bloc t 401 de direction de mémoire représente le signal libre/occupé Comme montré à la figure 6, la flèche vide indique une adresse virtuelle (ou logique), les flèches hachurées indiquent une adresse 10 réelle, et les flèches en pointillés indiquent une adresse de cache. Comme décrit ci-dessus, le bloc I 401 de direction de mémoire exécute les opérations correspondant aux étapes 100 à 102 de la figure 3 A Le bloc de direction de mémoire 15 I 401 reçoit le signal $ 1 de contrôle de mise en route à partir du processeur 18 et une demande d'appel/déconnexior à partir du circuit de réception de signal 17 R A réception de la demande d'appel/déconnexion, le bloc de direction de mémoire I 401 exécute l'opération correspondant à l'étape 20 102 de la figure 3 A et délivre un signal libre/occupé au circuit 17 T de transmission de signal Simultanément, le bloc de direction de mémoire I 401 délivre un signal de contrôle de mise en route et la donnée de contrôle de circuit au b Loc 402 d'assignement du cycle de cache, le signal de contr 6 le de mise en route au générateur 403 d'adresse d'appel de commutation de circuit et au générateur 404 d'adresse d'appel de commutation de paquet, et un signal de mise à jour du tableau de direction de la mémoire au bloc de direction de mémoire CI) 405. A droite sur la figure 6, on a repéré respectivement 12 a, 12 d et 12 e le silo d'appel de commutation de paquet, le programme d'appel de commutation de circuit et le programme d'appel de commutation de paquet de la mémoire principale 12 De même, on a repéré 13 a, 13 d et 13 e respectivement le silo d'appel de commutation de paquet, le programme d'appel de commutation de circuit et le programme d'appel de commutation de paquet de la mémoire de dépôt 13 Enfin, on a repéré 1 ia, 11 b, 11 c, 11 d L 547151 1 ' respectivement le sito d'appel de commutation de circuit, Le silo d'appel de commutation de paquet, Le programme d'appel de commutation de circuit et le programme d'appel de commutation de paquet du cache 11. La figure 7, est un diagramme de circulation expliquant les opérations en association avec une opération d'appel/déconnexion au moyen du bloc de direction de mémoire I 401 de la figure 6. Les fonctions du bloc 1 de direction de mémoire 10 401 sont: A désignation(ou assignement) de la région d'appel correspondant à l'espace d'adresse virtuel en association avec l'appel de commutation de circuit, l'appel de commutation de paquet ou leur déconnexion et le rétablissement 15 de cette désignation; B le chargement et le déchargement d'un programme et de données par rapport à l'espace d'adresse virtuel, sur demandeprovenant du processeur 18; C la direction de la région de mémoire et du cycle de cache en association avec les fonctions A et B ci- dessus; D l'émission de données à jour du tableau dans le bloc 402 de désignation de cycle de cache en association avec la fonction C; E l'émission de données à jour du tableauddu générateur 403 d'adresse d'appel de commutation de circuit en association avec la fonction C; et F la mise en route des générateurs 403 et 404 d'adresse d'appel de commutation de paquet et de circuit en association avec la fonction C Toute ces fonctions, à l'exception de la fonction B, sont prévues seulement dans la présente invention. En faisant référence à la figure 7, le bloc I 401 de direction de mémoire vérifieàL'étape 101 si le mode d'appel ou le mode de déconnexion est établi. A l'étape 111, le bloc de direction de mémoire I 401 vérifie alors si l'intervalle de temps correspondant est présent Si la réponse est NO, à l'étape 111, le bloc I 401 fournit un signal d'occupation au circuit de E 47151 l ::' transmission de signal 17 T Cependantt si à l'étape 111, la réponse est OUI, on avance jusqu'à l'étape 112 A cette étape, un signal de mise à-jour d'entrée du tableau de désignation du cycle de cache est fourniautableau 4020 (figure 10) du bloc 402 de désignation du cycle de cache Ensuite, à l'étape 113, un signal d'accès d'adresse de commutation de circuit est fourni au générateur 403 d'adresse d'appel de commutation de circuit, mettant ainsi à jour le contenu en conformité avec le signal d'adresse. D'autre part, si L'appel de commutation de paquet est établi, le bloc I 401 de direction de mémoire vérifie à l'étape 121 si OUI ou NON un espace virtuel comporte un volume libre disponible Cependant, s'il est détecté que l'espace virtuel est occupé, le signal d'occupation 15 est délivré au circuit 17 T de transmission du signal Si une partie Libre est présente dans L'espace virtuel, le bloc i 401 vérifie à l'étape 122 s'il existe ou non un intervalle de temps correspondant Si la réponse à L'étape 122 est non, te bloc I 401 délivre un signa L d'occupation 20 au circuit 17 T comme dans le cas o la réponse est NON à L'étape 111 Cependant, si à l'étape 122, la réponse est OUI, La région d'appel correspondante est définie dans l'espace virtuel à L'étape 123 Ensui-te, la table de direction de 25 mémoire incorporée dans le bloc de direction de mémoire I 401 est mise à jour et les données du signal de contrôle requises pour la mise en route sont introduites. Par exemple, les données du signal de contrôle comprennent les données indiquant le nombre d'interval Les de temps quand le nombre d'intervalles de temps devant être assuré sur la ligne de transmission et les nombres d'intervalles de-temps en plus d'un indicateur de service, d'un indicateur de terminal et d'un indicateur de signal, etc Ensuite, à l'étape 125, le traitement du tableau de désignation du cycle de cache (le même qu'à l'étape 112) est exécuté Le bloc I 401 fournit les signaux des données de mise en route, les signaux d'adresse de mise en route et ainsi de suite au générateur 404 d'adresse d'appel de commutation de paquet de façon à réaliser diverses opérations de mise en route à l'étape 126, Il doit être noté que Les étapes 123 à 126 n'ont pas besoin d'être exécutées dans l'ordre indiqué mais peuvent être exécutées simultanément. Si une demande de déconnexion d'appel est détectée à L'étape 101, on vérifie à l'étape 131 si l'appel est un appel de commutation de paquet (- ACP) ou un appel de commutation de circuit (ACC) Lorsque le bloc I 401 détecte que l'appel est un appel de commutation de circuit, on se dép Lace vers l'étape 136; à cette étape, Les données concernant l'appel de commutation de circuit sont soustraites du tableau de désignation de cycle de cache dans le bloc 402 de désignation de cycle de cache A l'étape 137, les données de mise en route du générateur 403 d'adresse d'appel de commutation de circuit sont effacées Cependant, s'il est détecté à L'étape 131 que L'appel est un appel de commutation de paquet, l'espace virtuel défini à l'étape 123 est ramené à l'étape 132 e Le tableau de direc20 tion de mémoire dans le bloc X 401 de direction de mémoire est mis à jour à l'étape 133 En outre, les données correspondantes du tableau de désignation du cycle de cache dans le bloc 402 de désignation de cycle de cache sont effacées à l'étape 134 A l'étape 135 e les données pré25 établies dans le générateur 404 d'adresse d'appel de commutation de paquet sont effacées, Il doit être noté que L'oprétion ci-dessus peut être effectuée par un programme exécuté par la direction de La mémoire virtuelle sous le contrôle du processeur 18. Le bloc 402 de désignation de cycle de cache reçoit le signal 51 de contrôle d'accès de la mémoire provenant du processeur 18 en réponse à une impulsion de mise à l'heure de sortie (c'est-à-dire une impulsion d'horloge) engendrée par un générateur d'impulsion d'horloge 408 qui 35 est actionnée par l'extraction d'un signal de synchronisation provenant du signal d'intervalle de temps de la ligne de transmission TDM Lorsque l'accès de La mémoire est ú 5471511 destiné à un accès de programme, un ordre d'accès de cycle de programme est fourni au bloc de direction de mémoire II 405 Cependant, lorsque l'accès de mémoire est destiné à un accès de commutation, le bloc de désigna5 tion de cycle de cache 402 reçoit les données LD de contrôle de circuit (ou de ligne) à partir du bloc de direction de mémoire I 401 de manière à vérifier le contenu de la demande d'appel de commutation de paquet/commutation de circuit Lorsqu'on détecte que la demande est un appel de commutation de circuit, un ordre d'accès de cycle d'appel de commutation de circuit est délivré au générateur 403 d'adresse d'appel de commutation de circuit Cependant, lorsqu'on détecte que la demande est un appel de commutation de paquet, un ordre d'accès de cycle d'appel de commutation 15 de paquet est fourni au générateur 404 d'adresse d'appel de commutation de paquet Le générateur 403 d'adresse de commutation de circuit fournit alors une adresse de cache comme signal d'adresse réelle à la mémoire 11 de cache de façon à accéder directement à la -mémoire I 1 de cache, et 20 le générateur 404 d'adresse de demande de commutation de paquet fournit une adresse virtuelle de données de commutation de paquet au bloc II 405 de direction de mémoire. La figure 8 montre un espace de système de la mémoire de dépôt 13 utilisé dans ce mode de réalisation. L'espace d'adresse du système (c'est-à-dire l'espace virtuel) est désigné par les régions d'appel de commutation de circuit f O à # N, les régions d'appel de commutation de paquet faisant suite aux régions d'appel de commutation de circuit, après quoi, on trouve les régions de données diverses, de programme et le noyau de programme de contrôle pour un programme de contrôle tel qu'un système de mise en oeuvre. La figure 9, montre la correspondance parmi la mémoire de cache, la mémoire principale et la mémoire 13 35 de dépôt de l'espace d'adresse du système. En se reportant à la figure 9, les adresses de la région de commutation de circuit (ACC) correspondent une à une ( 1/1) aux adresses du système, ce qui permet d'obtenir un accès des caches à vitesse élevée D'autre part, la région d'appel de commutation de paquet (ACP) est divisée en régions de données A,B,C, et présente un "format" qui correspond avec le système de page des segments ou analogues de façon à tracer l'espace d'adresse virtuel (espace d'adresse du système) avec L'espace d'adresse réel (mémoire principale) La région d'appel de commutation de paquet (ACP) présente également un format en concordance avec le système associatif appliqué de façon 10 à tracer l'adresse réelle (mémoire principale) avec l'adresse de cache (mémoire de cache) Sur la figure 9, les abréviations CPN indiquent le noyau du programme de contrôle, RP, la région P, et la lettre N correspond au noyau A l'extrême droite de La figure, sont indiquées 15 les régions d'appel de commutation de circuit (ACC), d'appel de commutation de paquet (ACP) et de programme ou données diverses (Pr/DD). La figure 10, montre une disposition détaillée du bloc 402 de désignation de cycle de cache illustré à la figure 6 Le bloc 402 est principalement constitué avec des rangées 4020 de registre ayant des données d'entrée correspondant au cycle des caches respectifs repérés sur la figure à gauche par le signe f et la lettre I affectée d'un chiffre pour les cycles d'écriture 25 d'entrée et la lettre O affectée d'un chiffre pour les cycles de lecture de sortie. Lorsqu'une impulsion d'horloge provenant d'impulsion d'horloge 408 est reçue par le bloc 402 de désignation de cycle de cache, les données LD de contrôle de 30 ligne provenant du bloc de direction de mémoire I 401 sont amenées dans un décodeur 4021 à travers un sélecteur 4022 Le décodeur 4021 engendre une adresse d'entrée EA Le bloc 402 de désignation de cycle de cache désigne alors le cycle de cache correspondant à l'appel de commu35 tation de circuit ACC, l'appel de commutation de paquet ACP ou l'exécution de programme Pr en fonction avec une combinaison du contenu des données d'entrée et d'un signal présence/absence de demande d'accès provenant du processeur 2547151 I. 18 Les données d'entrée comprennent un drapeau pour déterminer L'opération d'écriture/lecture (R/W) ou l'opération de commutation circuit/paquet, ou un cycle libre (indiquant que le cycle peut être utilisé pour l'exécution d'un programme) et d'identification (ID) de l'appel de commutation de paquet ou de circuit (ACP/ACC). Ce signal d'identification ID est utilisé comme adresse d'entrée EA pour les rangées du registre dans la disposition détaillée du générateur 403 ou 404 d'adresse d'appel 10 de commutation de paquet ou de circuit i- llustré aux figures il ou 12 Lorsque l'appel est établi, ou est déconnecté, le décodeur 4021 répondant à la donnée LD de contrôle de Ligne provenant du bloc de direction de mémoire 401 engendre l'adresse d'entrée EA correspondant 15 au cycle d'appel de commutation de paquet ou de circuit utilisé ou qui sera utilisé Le contenu de l'adresse d'entrée est mis à jour en réponse à la mise en route de la donnée INL fournie par le bloc de direction de mémoire 401. Une demande d'accès de mémoire du processeur M'AC est fournie par le processeur 18 à une porte ET 4024 Une adresse écriture/tecture (R/W AD) est fournie a travers une porte ET 4025 Ces entrées sont respectivement fournies comme ordre d'accès de cycle de programme 25 (Pr) au bloc (II) 405 de direction de mémoire De façon analogue, un ordre d'accès de cycle de cache pour l'appel de commutation de paquet (ACP) est fourni au générateur 404 d'adresse d'appel de commutation de paquet, et un ordre d'accès de cycle de cache pour l'appel de commutation de circuit (ACC) est délivré au générateur 403 d'adresse d'appel de commutation de circuit. La figure 11, montre la disposition détaillée du générateur 403 d'adresse d'appel de commutation de circuit ('.CC) illustré à la figure 6 Lorsque l'identification (ID) 35 d'appel de commutation de circuit (ACC) est délivrée à un décodeur 4031 à travers un sélecteur 4032, l'une des entrées dans une rangée 4030 d'un registre est choisie L'adresse de cache d'appel de commutation de circuit correspondante est stockée dans chaque entrée La mise en route du contenu de L'entrée est réalisée par le bloc (I) 401 de direction de mémoire En d'autres termes, la mise en route de la donnée INL provenant du bloc de direction de mémoire (I) 401 est fournie au générateur 403 d'adresse d'appel de commutation de circuit Simultanément, la mise en route d'une adresse (INLAD) est fournie au décodeur 4031 à travers le sélecteur 4032 de façon qu'une adresse d'entrée de registre (REA) soit engendrée La donnée de mise en route (adresse de cache) (INL) est appliquée à l'adresse d'entrée (REA) Une adresse de cache (CAD) est fournie à la mémoire de cache 11 au moment de l'accès. La figure 12 montre la disposition détaillée du générateur 404 d'adresse d'appel de commutation de paquet 15 (ACP) de la figure 6 Le générateur 404 d'adresse d'appel de commutation de paquet comprend des rangées d'un registre 4040 dont l'entrée est choisie en réponse à l'identification (ID) d'appel de commutation de paquet fournie à un décodeur 4046 à travers un sélecteur 4045 Chaque donnée d'entrée 20 a une adresse'de système d'appel de commutation de paquet correspondante (adresse virtuelle), une valeur d'incrément (INC) et une valeur de compte La valeur d'incrément est utilisée pour calculer l'adresse de départ (start) de la donnée à laquelle il sera accédé dans le cycle suivant qui 25 sera stocké dans la région d'appel de commutation de paquet correspondante La vateur d'incrément est ajoutée par l'additionneur 4041 à l'adresse de l'entrée courante pour chaque accès, et la somme vient en remplacement de l'adresse ancienne et est stockée à l'intérieur de la même entrée de la rangée du registre 4040, La valeur de compte sert à empêcher une erreur de page lors du traitement de l'appel de commutation du paquet, ou à empêcher une erreur de frappe de cache et un emballement/ralentissement des données d'appel de commutation de paquet La valeur de compte est également 35 utilisée pour fournir une alarme au bloc (Il) 405 de direction de mémoire et effectuer un accès factice de la page ou du bloc précédent ú 5471511 Par exemple, le compteur compte jusqu'à une valeur inférieure de quelques dizaines de mots au nombre de mots stockés dans la rangée du registre 4040, et la faute de page ou l'erreur de frappe de cache est détectée lorsque l'opération d'accès correspondant au comptage du compteur est effectuée A cet effet, le compte est décrémenté d'une unité (par l'appareil formant le bloc 4042) pour chaque accès Ensuite, les blocs 4043 et 4044 détectent si la frontière est une frontière de bloc telle que l'ensemble de 10 direction à L'intérieur du cache ou d'une page frontière. Lorsque les blocs 4043 et 4044 détectent que la frontière est un bloc frontière, une demande d'accès factice de bloc est engendrée Cependant, lorsque Les blocs 4043 et 4044 détectent que la frontière est une page frontière, une de15 mande d'accès de page factice est fournie au bloc (II) 405 de direction de mémoire de façon à permettre un accès factice. Entretemps, les données correspondantes sont extraites. L'opération de mise en route des rangées du registre 4040 du générateur 404 d'adresse de commutation de paquet 20 est effectuée par le bloc de direction de mémoire (I) 401. La donnée de mise en route (INL) est fournie à partir du bloc de direction de mémoire (I) 401 en direction des rangées du registre 4040 L'adresse de mise en route (INLAD) est fournie au décodeur 4046 à travers le sélecteur 4045. Le décodeur 4046 engendre les adresses d'entrée du registre (REA) de façon que les données de mise en route (adresse de cache) (INL) soient appliquées à l'adresse d'entrée (REA). L'adresse de cache (CAD) est appliquée à la mémoire de cache 11 au moment de L'accès. Le bloc de direction de mémoire (II) 405 comporte les blocs suivants pour réaliser les fonctions suivantes: A Un bloc pour réaliser une conversion dynamique d'une adresse virtuelle en une adresse réelle en utilisant une segmentation, une pagination ou analogue; B Un bloc d'appareillage (silos) tel que (TLB) (silo de transfert de mise à l'écart) pour une conversion d'adresse à vitesse élevée; et C un bloc d'appareillage de prévention évitant l'embal- 2547151 ' lement ou le ralentissement provoqué par une erreur de page ou une erreur de frappe de cache (au moyen d'un accès à page précédente à un bloc précédent et à un accès factice) pour les données d'appel de commutation de paquet. Aucune fonction C n'est proposée par les systèmes de mémoire virtuelle conventionnels et il s'agit d'un aspect caractéristique de la présente invention Les fonctions A et B peuvent être réalisées par des techniques conventionnelles appareillage/logiciel. Le bloc de direction de mémoire (II) 405 sera décrit en détail De façon classique, lors d'une opération séquentielle écriture/lecture d'une donnée de transmission par rapport à l'espace d'adresse du système, cette opération doit être interrompue lorsque les adresses atteignent une 15 page frontière, étant donné que le chargement de la page correspondante à partir de la mémoire de dépôt doit être effectué Pour cette raison, des emballements ou ralentissements apparaissent inévitablement dans l'opération d'écriture ou de lecture des données de la ligne de transmission Cependant, considérant le fait que les données de transmission accèdent séquentiellement (écriture/ lecture) aux espaces d'adresse du système, comme montré à la figure 14 A, un point de démarrage d'accès préalable de la page précédente au point Q à une adresse précédant 25 c adresses une adresse P frontière de page peut être ménagé Comme montré à la figure 14 B, le chargement des données provenant de la mémoire de dépôt est démarré simultanément à l'opération d'écriture/lecture (W/R) de la donnée de transmission lorsque la période d'accès de 30 la donnée de transmission a dépassé le point Q, et le chargement est terminé avant que l'on ait accès effectivement à la page correspondante Par suite, même si le temps d'acccès des données de transmission a atteint la page frontière, l'accès peut être continué, de sorte qu'on évite une interruption de l'opération d'écriture/lecture des données de la ligne de transmission A la figure 14 B, on a figuré par (AMD) l'accès à la mémoire de dépôt. La constitution du bloc permettant cette opération est illustrée à la figure 14 C. En se référant à la figure 14 C, le bloc comprend un registre d'adresse 5010 pour contenir Les adresses de La mémoire provenant du processeur 18 après accès à La mémoire, un registre 5020 pour maintenir La valeur précédente de l'accès précédent de façon à avoir une comparaison avec l'accès séquentiel, la valeur précédente étant susceptib Le d'être arbitrairement préétablie par le système, unadditionneur 5030, un registre 5040 pour maintenir une 10 valeur d'adresse frontière de page qui indique une fron-ière de page à l'intérieur du cache, et un comparateur 5050 pour comparer une somme obtenue par addition de l'adresse d'accès séquentiel et de La valeur précédente retenue par le registre 5020 avec La valeur frontière 15 retenue par le registre 5040 Par suite, Le contenu du registre 5010 augmenté du contenu du registre 5020 est comparé avec le contenu du registre 5040 par le comparateur 5050 dans l'appareillage illustré synoptiquement à La figure 14 C Lorsque L'adresse d'accès de mémoire augmentée de e devient égale à l'adresse de frontière de pageun signa L de démarrage d'accès à la page précédente est engendré de façon à empêcher par avance l'emballement ou le ralentissement des données de la ligne de transmission. Le bloc 406 de direction d'accès de cache a Les 25 fonctions suivantes: A Conversion de L'adresse réelle de la mémoire principale en adresse de cache (de façon à réaliser l'établissement du système associatif); B Remplacement de l'algorithme (par exemple LRU 30 = le moindre récemment utilisé) des blocs de cache; et C Fixation des blocs d'appel de commutation de circuit à L'intérieur du cache par la mise en place du drapeau d'empêchement de remplacement" La fonction C constitue une caractéristique de la présente invention Les 35 fonctions A et B peuvent être constituées par un bloc de direction d'accès de cache d'un système de calculateur conventionnel. 2547151 ' La figure 13, montre la disposition détaillée de l'appareillage de fixation inter-cache du bloc de données d'appel de commutation de circuits Les drapeaux 21 de prévention de remplacement des blocs de données sont dis5 posés de façon à correspondre aucblocs respectifs de la mémoire de cache 11 Ces drapeaux 21 sont utilisés avec des drapeaux 22 d'ordre de remplacement de bloc pour la mise en place de l'algorithme de remplacement du bloc. Même si le drapeau d'ordre est placé de façon à remplacer 10 le bloc de données d'appel de commutation de circuits le drapeau de prévention est utilisé pour déterminer te remplacement du bloc de données de L'ordre suivant. En se référant à la figure 13, lorsque le drapeau d'ordre de remplacement du bloc -0 dans la colonne 1 est placé comme étant un " 4 ", Le bloc 0: dans La colonne 1 est susceptible d'être remplacé, étant donné que le bloc ayant la valeur maximale à l'intérieur-d'une colonne donnée est sujet à être remp Lacé Cependant, tant que le drapeau de prévention de remplacement de b Loc est placé 20 ou déterminé comme étant un " 1 "', une donnée "zéro" est délivrée à un discriminateur 23 de valeur maximale, de sorte que le bloc 2 ayant un drapeau d'ordre de valeur " 3 " est susceptible d'être remplacé Lorsqu'un bloc compris dans une partie "Y" (entouré par des Lignes hachurées) dans la mémoire principale 12 est prêt à être transféré, le bloc 2 (qui est utilisé pour L'appel de commutation de paquet A entouré par des lignes hachurées) dans le cache 11 est remplacé à la place du bloc O (qui est utilisé pour l'appel O de commutation de circuit) 30 dans le cache 11 Le bloc de direction d'accès de cache excluant La fonction de fixation inter-cache est le même que le bloc de direction d'accès de cache conventionnel et peut être obtenu par les mêmes techniques d'appareillageque celles utilisées pour les blocs de direc35 tion d'accès de cache conventionnel. Comme illustré à la figure 13, RO à R 4 à l'intérieur du cache 11 sont des blocs de données pour des appels de commutation de circuit O à 4; et A et C sont des blocs ú 547151 de données pour des appels de commutation de paquet A et C, respectivement Le drapeau 22 d'ordre de remplacement des blocs de données est utilisé pour désigner le bloc de remplacement ayant la valeur d'ordre maximale. D'autre part, le drapeau 21 de prévention de remplacement est fixé à " 1 " pour les blocs objet du remplacement Le drapeau d'ordre de remplacement et le drapeau de prévention de remplacement sont réunis à une même porte et comparés au moyen d'un discriminateur 23 de va Leur maxima10 le Lorsqu'un bloc, avec le drapeau 21 de prévention de remplacement, qui est susceptible d'être remplacé du fait que la valeur maximale correspondante du drapeau 22 d'ordre de remplacement de bloc est placée comme étant " 1 ",le bloc comportant le second ordre Le plus élevé du dra15 peau 22 d'ordre de remplacement dont le drapeau de bloc n'est pas placé comme étant "" est sélectionné de façon à être remplacé Cependant, Lorsque le bloc est déterminé comme étant " O ", le discriminateur 23 de valeur maximale fournit un signal de désignation de remplacement de bloc à la mémoire de cache 11 L'un des signaux est maintenu sur ON. Les avantages de la présente invention seront résumés comme suit. 1 Les appels de commutation de paquet et de circuil 25 peuvent être traités à partir des composants d'un seul et même appareillage. 2 La commutation de l'appareillage peut avoir une configuration sans discrimination entre la section du canal de message et la section de contrôle 3 Le rapport des appels de commutation de circuit aux appels de commutation depaquet peut être arbitrairement choisi en modifiant la désignation des adresses. 4 Etant donné que la mémoire des programmes est intégralement formée avec la mémoire du canal des messages, 35 des applications de maintenance, telles que entrée d' ordre de service, pilotage du trafic, transmission des données de chargement, commutation des fichiers, entrée de réseau, peuvent être aisément effectuées par Les lignes de transmis 2547151 l, sion. Des connexions de réponse audio et de tonalités diverses peuvent être substituées en utilisant les réseaux de tonalité vocales aux adresses spécifiques de la mémoire. En outre, la mise à jour des réseaux peut être aisément réalisée. 6 Un réseau souple peut être construit de façon à satisfaire à n'importe quel état de trafic en conformité avec les avantages mentionnés sous 1 2 et 3. 7 Un pilotage et une maintenance concentrés peuvent être obtenus à partir d'un emplacement éloigné en relation avec les avantages mentionnés sous 4 et 5. Selon le mode de réalisation décrit, le stockage hiérarchisé comprend le cache, la mémoire principale et la 15 mémoire de dépôt Cependant, le stockage hiérarchisé n'est pas limité à une telle disposition. Conformément à La présente invention, comme décrit ci-dessus, la mémoire de canal de message est disposée de façon hiérarchique, et les cycles d'accès de la mémoire à 20 vitesse élevée sont communément utilisés pour les appels de commutation de circuit, Les appels de commutation de paquet et l'exécution du programme Par suite, un seul jeu de composants d'appareillages peut être utilisé pour réaliser les appels de commutation de paquet et de circuit. En outre, l'appareillage peut présenter une configuration telle qu'il n'y a pas de discrimination entre la section de canal de message et la section de contrôle, grâce à quoi, on obtient un service souple s'adaptant à l'état donné du trafic Etant donné que des;composants communs peuvent être 30 utilisés, le nombre de composants dans le système peut être réduit, ce qui abaisse le prix de revient. La présente invention n'est pas limitée au mode particulier de réalisation décrit Diverses modifications et variantes peuvent être apportées sans sortir du cadre de 35 l'invention. REVENDICATIONS 1, Un système de commutation numérique caractérisé en ce qu'il comprend: un stockage hierarchisé SH connecté à des lignes de transmission d'entrée ( 15) et de sortie ( 16) servant de ligne de transmission multiplex en temps partagé, et un section de contrôle 14 pour contrôler une opération dudit stockage hierarchisé, ledit stockage hierarchisé SH comprenant au moins une mémoire ( 11) à vitesse élevée et faible capacité et une 10 mémoire ( 12) à vitesse lente et grande capacité, = ladite section de contrôle ( 14) étant disposée de telle manière qu'on accède à Ladite mémoire ( 11) à vitesse élevée immédiatement de façon à réaliser la commutation pour l'une desdites lignes de transmission de sortie ( 16) lorsque 15 les états des lignes de transmission d'entrée ( 15) indiquent un appel de commutation de circuit, et que l'on accède à ladite mémoire ( 11) à vitesse éLevée de façon à stocker temporairement les données dans ladite mémoire ( 11) à vi'tesse éLevée et les données stockées dans ladite mémoire-à vitesse élevée sont envoyées à L'une desdites lignes de transmission de sortie ( 16), ou bien l'on accède auxdites mémoires à vitesse lente et élevée de façon à stocker les données dans ladite mémoire ( 12) à vitesse lente à travers ladite mémoire ( 11) à vitesse élevée de façon à effectuer la commutation pour l'une desdites lignes de transmission de sortie ( 16) lorsque les états desdites lignes de transmission d'entrée ( 15) indiquent un appel de commutation de paqueto Système selon la revendication 1 caractérisé en ce que ledit stockage hierarchisé SH comprend en outre une mémoire de dépôt ( 13) pour le stockage des données de commutation de paquet correspondant à des appels de commutation de paquet. 3 e Système selon la revendication i caractérisé en ce que ledit stockage hierarchisé SH est communément utilisé pour une commutation de programme en même temps que les appels de commutation de paquet et de circuit O 2547151 1 4 Système selon la revendication 1 caractérisé en ce que les signaux des appels de commutation de paquet et de circuit sont transmis auxdites lignes de transmission multiplex en temps partagé en conformité avec un système de contrôle de signalisation commun. Système selon la revendication 1 caractérisé en ce que ladite mémoire( 11 l) à vitesse élevée comporte des cycles d'accès qui comprennent des cycles d'appel de commutation de paquet ou de circuit, et un cycle de programme de commutation, une seule mémoire étant communément utilisée dans les cycles d'appel de commutation de paquet et de circuit et dans le cycle de programme de commutation. 6 Système selon la revendication I caractérisé en ce que ladite section de contrôle ( 14) reçoit à travers un circuit de transmission/réception de signal ( 17 R) un signal de contrôle provenant d'un intervalle de temps commun sur lesdites lignes de transmission multiplex en temps partagé. 7 Système selon la revendication 6 caractérisé en ce que le signal de contrôle a un format comprenant les données 20 d'indicateur de service pour discriminer l'appel de commutation de service et l'appel de commutation de paquet. 8 Système selon la revendication 6 caractérisé en ce que la section de contrôle ( 14) effectue un cycle de programme à la place d'un cycle d'écriture/lecture par rapport 25 à ladite mémoire ( 11) à vitesse élevée lorsque les données à commuter ne sont pas présentessur lesdites lignes de transmission multiplex en temps partagé. 9 Système selon la revendication 1 caractérisé en ce que la section de contrôle ( 14) comprend des moyens pour empêcher l'accès d'une région de ladite mémoire ( 11) à vitesse élevée laquelle est assignée aux appels de commutation de circuit. Système selon la revendication 1 caractérisé en ce que ladite section de contrôle ( 14) comprend des moyens pour empêcher l'interruption d'une opération d'écriture/lecture de données transmises à travers lesdites lignes de transmission multiplex en temps partagé.