FR 2545957 A1 19841116 FR 8307793 A 19830510 TÇLTIPLIEUR BINAIRE A DEBIT ELEVE La présente invention concerne les multiplieurs binaires. Le principe de la multiplication de nombres binaires est classique : le multiplicande est multiplie par le chiffre de poids le plus faible du multiplicateur, puis par le chiffre de poids im- mediatement superieur, et ainsi de suite jusqu'au poids le plus fort ; il en résulte-à chaque fois un produit partiel, et les dif férents produits partiels sont additionnes avec un décalage lateral d'un chiffre vers la gauche entreqehaque produit partiel et le suivant. La somme de tous les produits partiels progressivement décalés, constitue le résultat de la multiplication. On cherche de plus en plus à trouver des solutions pour accélérer 11 obtention de ce resultat alors que le nombre d'operations erementaires à effectuer est d'autant plus long que le nomr bre de bits du multiplicande et du multiplicateur est élevé (16 bits pour chacun constitue actuellement un chiffre courant pour des circuits avancés). De nombreuses solutions ont été envisage os jusqu'a maintenant, pour augmenter la vitesse de travail, soit en réduisant le temps d'addition des produits partiels, soit on réduisant le nombre de ces produits partiels. Le temps d'addition peut être rouit graco à l'utilisation d'additionneurs perfectionnés tels que : - des additionneurs à sauvegarde de retenue où les retenues des additions élémentaires des chiffres d'un nombre ne sont pas propagées d'un chiffre au suivant sais sont conservées pour être additionne os globalement ; - des additionneurs à retenue anticipée, dans lesquels on prévoit la valeur de la retenue en fonction des entrées au lieu d'attendre sa propagation. Le nombre de produits partiels à additionner peut, quant à lui, être réduit grâce à un décodage approprie des bits du mul tiplicateur : l'algorithme de Booth et des variantes de cet algorithme permettent de ne générer que n/2 produits partiels au lieu de n pour un multiplicateur a n chiffres, chacun de ces produits partiels ayant comme valeurs possibles non pas simplement O ou X (X étant le multiplicande) mais 0, Xç -X, 2X et éventuellement -2X. La présente invention propose une solution différente qui n'exclut d'ailleurs pas l'utilisation des solutions décrites ci-dessus, pour accélérer liobtentlon du résultat de la multiplication lorsqu'on a besoin d'effectuer des multiplications successives avec un grand débit. Cette nouvelle solution stinspire de l'idée de traite ment numérique en pipeline : si le traitement à faire subir à un nombre consiste à le faire passer dans des opérateurs connectes on cascade les s derrière les autres et non rebouclés les uns sur les autres, il est possible d'introduire des nombres successifs à traiter à l'ontree, à un débit plus rapide que la vitesse du traitement global d'un nombre : on n'attend pas la fin du traitement d'un nombre pour introduire de nouveaux nombres à traiter.Le débit des résultats à la sortie peut otre beaucoup plus rapide que si on introduisait un nombre à la fois en attendant la fin du traitement pour introduire le nombre suivant. Une telle solution suppose - que les nombres ne repassent pas plusieurs fois dans le même opérateur, ou, s'ils y repassent, que les passages successifs s'effectuent et se terminent tous avant l'arrivée du nombre suivant dans cet opérateur - et que des variables modifiant le traitement ne soient pas introduites alors que plusieurs nombres sont en cours de traitement, car alors on ne saurait pas exactement à partir de quel moment les nombres traites prennent en compte la modification. Dans le cas d'un multiplieur numérique, la structure gé nérale se présente sous forme de lignes successives d'additionneurs, chaque ligne recevant comme entrées à additionner notamment les sorties de la ligne précédente ; c'est donc d'une certaine ma- nière une structure en cascade et, si des multiplications succes sives nombreuses doivent être effectuées toujours avec le même multiplicateur Y, il peut être intéressant de faire fonctionner le multiplieur avec une structure en pipeline : un premier multiplicande Xl est introduit ; il subit une multiplication par les bits de poids le plus faible du multiplicateur ; il en résulte des premiers produits partiels qui sont additionnés entre eux dans une première ligne d'additionneurs ; puis, le multiplicande est multiplié par des bits de poids un peu plus elovo et il en résulte d'autres produits partiels additionnés au résultat de l'addition précédente dans une autre ligne d'additionneur ; pendant ce-temps, on peut, à condition de garder en mémoire la valeur du multiplicande X1, introduire un autre multiplicande X2 qui peut déjà subir une multiplication par les bits de poids faible du multiplicateur Y et une addition dans la première ligne d'additionneurs, car celle-ci s'est libérée à la fin de son opération sur X1. Cependant, si le multiplicateur Y doit changer après-une une série de multiplications, il faut interrompre l'introduction régulière de multiplicandes X et terminer toutes les multiplications sur les multiplicandes deji introduits avant de modifier Y et d'introduire à nouveau un premier multiplicande puis un deux#e- me, etc. Si on ne le faisait pas, le résultat de la multiplication n'aurait plus aucun sens, un multiplicande X pouvant être multiplié par un nombre fictif qui serait compose des premiers bits d'un multiplicateur Y1 et des derniers bits d'autres multiplicateurs Y2, Y3, etc.. Il ne s'agit donc pas alors d'une veritable structure en pipeline car la regularito du déroulement des opérations doit ttre interrompue à chaque modification du multiplicateur. Si X et Y doivent varier aussi souvent l'un que l'autre, le fonctionnement en pipeline dans ces conditions n'a évidemment plus aucun intérêt. La présente invention propose une nouvelle structure de multiplieur capable de fonctionner effectivement en pipeline même lorsque le multiplicateur varie et en particulier lorsqu'il peut varier aussi souvent que le multiplicande. Le multiplieur comprend un étage d'entrée de bits de multiplicande (X), compose de bascules de verrouillage des bits du multiplicande, ces bascules étant actionnées par une horloge générale, un étage d'entrée de bits du multiplicateur (Y), composé de bascules de verrouillage des bits du multiplicateur, actionnées par la même horloge générale, et des moyens de formation de produits partiels et d'addition entre eux de ces produits partiels, ces moyens recevant d'une part les bits du multiplicande, et d'autre part les bits du multiplicateur ; il est prévu selon l'invention des bascules de verrouillage supplémentaires, en cascade en aval des bascules d'entrée de bit du. multiplicateur, actionnées par l'horloge générale, le nombre de bascules en cascade pour chaque bit allant en croissant par paliers, à mesure que le rang des bits du multiplicateur augmente ; il est prévu aussi plusieurs bascules de verrouillage en cascade naval de chaque entrée de bit du multiplicande, ces bascules etant-encore actionnées par l'horloge générale ; les moyens de formation et d'addition de produits partiels sont agencés pour former un produit partiel de rang déterminé à partir des sorties de n bascules en cascade en aval des entrées du multiplicande et de n bascules en cascade en aval des entrées du multiplicateur, n croissant par paliers avec le rang du produit partiel i former. La structure la plus habituelle d'un multiplieur binaire comprend, en sortie de l'otage de bascules de verrouillage des bits du multiplicateur, un étage de décodeurs des bits du multiplicateur, et, de plus, les moyens de formation et d'addition de produits partiels sont agencés en réseau de plusieurs lignes d'additionneurs élémentaires et de plusieurs lignes d'aiguillages élémentaires, chaque additionneur recevant des sorties d'aiguillages et des sorties d'autres additionneurs de lignes précédentesj les aiguillages recevant comme -signaux à aiguiller des bits du multiplicande, et comme signaux de commande d'aiguillage des signaux issus des décodeurs ; dans ces conditions, les décodeurs sont répartis en groupes correspondant également à une répartition en groupes de lignes d'additionneurs et d'aiguillages, chaque groupe correspondant à un ou plusieurs décodeurs, aux aiguillages commandés par ces décodeurs et aux additionneurs recevant les sorties de ces aiguillages, le premier groupe correspondant aux décodeurs des bits de poids le plus faible du multiplicateur, le second groupe à des bits de rang immédiatement supérieur, etc., jusqu'au dernier groupe correspondant aux poids les plus forts ; les entrées de signaux à aiguiller sur les aiguillages du noème groupe reçoivent des signaux correspondant à ceux qui sont reçus sur les entrées correspondantes des aiguillages du (n - 1)ième groupe, mais chacun à travers une bascule de verrouillage actionnée par l'horloge gé normale ; les entrées d'additionneurs du nième groupe, recevant des signaux issus d'additionneurs du (n - 1)ième groupe, reçoivent chacun de ces signaux à travers une bascule do verrouillage respective actionnée par l'horloge générale p les entrées de commande d'aiguillage du nièce groupe reçoivent les sorties des décodeurs du nieme groupe, chacune i travers une se rie de bascules de ver rouillage en cascade, le nombre de ces bascules en se rie croissant d'une unité quand on passe d'un groupe au suivant D'autres caractéristiques et avantages de l'invention apparaitront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexes dans lesquels - la figure 1 représente une structure schématique de multiplieurs sans le perfectionnement selon l'invention - la figure 2 représente une structure de multiplieur avec le perfectionnement selon l'invention. La structure de multiplieur à 16 bits qui est schémati- quement représentée à la figure 1 repose sur un algorithme mottant en Jeu quatre produits partiels 0, X, -X, 2X, X 2X,étant le multiplicande à 16 chiffres x0 à x15. Cet algorithme consiste à examiner deux à deux les bits yO à y15 du multiplicateur (sauf yQ et y15) et à engendrer pour chaque groupe de deux bits consécutifs un produit partiel qui peut être 0, X, -X, ou 2X. Le décodage, qui détermine, pour un groupe de deux bits, lequel de ces produits partiels est à obtenir, tient compte non seulement de la valeur des deux bits, mais aussi d'une indications analogue à une retenue d'addition, issue du décodage du groupe de deux bits immédiatement précédent. Plus précisément, si un groupe de deux bits a les va leurs suivantes 00, 01, 10, 11, on voit que les produits partiels à engendrer sont respectivement 09 X, 2X, 3X ; en fait, on fera 0, X, 2X et (-X + 4X), ce dernier terme se décomposant en -X pour le produit partiel considéré, et 4X qui est équivalent à +X sur le produit partiel de rang immédiatement supérieur (correspondant au groupe de deux bits de rang immédiatement supérieur). On engendre donc, dans ce decodage de deux bits un choix entre quatre produits partiels 0, X, 2X, -X et une retenue 0 ou +X sur le do codage de rang supérieur. S'il y a retenue X, le décodage de rang supérieur don nera, pour les deux bits correspondants les produits partiels suivants : X+0, X+X, X+2X, X+3X, soit X, 2X, 3X, 4X selon que les bits ont les valeurs 00, 01, 10, 11.Là encore, 3X peut s'écrire -X, +4X ; pour les deux derniers cas, on remplace 4X par X sur le produit partiel de rang supérieur 9 on engendre donc encore une retenue X, ce qui signifie qu'il y a propagation possible de la retenue d'un groupe de bits au suivant Les produits partiels sus ceptibles d'etre réalisés en présence d'une retenue venant du rang inférieur seront donc X, 2x, -X ou 0 avec production d'une nouvelle retenue pour les deux derniers cas. Les produits partiels réalisés sont additionnés successivement ; on élabore le premier produit partiel (qui est yO.X, donc 0 ou X), puis le deuxième (qui est O ou X ou 2X ou -X selon les valeurs des bits y2 et yl) et on l'additionne au premier ; le troisième (qui est O ou X ou 2X ou -X) est additionne au résultat de la première addition, et ainsi de suite jusqu'au dernier produit partiel. Au résultat d'une addition quelconque, on voit qu'il faudra ajouter soit 0, soit X, soit 2X, soit -X, c'est-à-dire que pour un bit de rang i du résultat de l'addition, il faudra ajouter soit 0, soit le bit xi du multiplicande, soit le bit xi-1, soit le complément xi* du bit xi. L'addition du bit xi-1 pour le rang i correspond à l'équivalent d'un décalage i gaucho du multiplicande avant l'addition, donc à l'addition de 2X au lieu de X. L'addition du complément xi* correspond essentiellement l'addition du terme -X. De cet ensemble de particularités découle la structure de multiplieur schématisée à la figure 1, sur laquelle on a représenté essentiellement quelques motifs élémentaires du réseau d'éléments destinés à l'accomplissement des opérations de formation et d'addition des produits partiels successifs. Le multiplieur comprend un premier étage d'entrée 10 recevant les bits xO à x15 du multiplicande X et un deuxième otage d'entrée 12 recevant les bits yO à y15 du multiplicateur. Ces étages sont constitués essentiellement chacun d'une rangée de bascules de verrouillage, une pour chaque bit de multiplicande ou multiplicateur, actionnées par une horloge commune 14 de sorte qu a la sortie de ces étages on retrouve les bits du multiplicande et du multiplicateur bloqués à des valeurs qui sont figées pendant toute une période de l'horloge. A la période suivant, si de nouvelles valeurs de X et Y ont eté appliquées aux entrées, ces valeurs sont transmises aux sorties des bascules de verrouillage des étapes d'entrée pour effectuer une nouvelle multiplication X.Y. Les sorties des étages d'entrée, fournissant les valeurs verrouillées des bits xO à x15 et yO à y15, sont appliquées au réseau de formation et d'addition de produits partiels de la manière suivante Les bits du multiplicateur sont appliqués deux à deux à des décodeurs qui contrôlent chacun la formation d'un produit partiel et l'addition aux produits partiels précédent. Un décodeur 16j, de rang j reçoit les bits Y2j-1 et Y2j ainsi que la retenue du décodeur de rang immodiatomont inférieur. De même, un décodeur 16 > +1 reçoit les bits Y2jt1 et Y2j+2 ainsi que la retenue du décodeur 16j. Pour les bits yO et y15 le décodage est différent ou éliminé compte tenu de l'algorithme indique plus haut. Chaque décodeur possède quatre sorties de commande destinées à contrôler une rangée d'aiguillages repérés par la référence 18 affectée d'indices indiquant leur position en colonne (i) et leur position en ligne (j). Ainsi, l'aiguillage 18i,j reçoit comme signaux de commande les sorties du décodeur de rang j, et comme signaux d'entrée à aiguiller les bits Xi-1 et Xi du multiplicande X. La sortie de l'aiguillage 18i,j fournit soit 0, soit xi, soit le complément xi*, soit xi#l selon l'état des commandes issues du décodeur de rang j. Cette sortie est appliquée à une entrée d'un additionneur 20i j qui reçoit par ailleurs sur une autre entrée la sortie de somme de l'additionneur 20i+2,j-1, c'est-à-dire d'un addition neur de rang i+2 de la rangée précédente de rang j-l ; enfin, l'additionneur 20i,; reçoit sur une entrée de retenue la sortie de retenue d'un additionneur 20 1 c'est-a-dire d'un additionneur de rang 1+1 de la rangée précédente de rang j-l. L'additionneur 20i j a deux sorties ; l'une est la sortie somme (résultat de l'addition des niveaux logiques présents sur les trois entrées de l'additionneur) et l'autre une sortie retenue (retenue de cette addition). La sortie somme est appliquée à l'entée de l'additionneur 20i-2,j+1 ; la sortie retenue est appliquée à l'entrée de l'additionneur 20i-1,j+1. Le motif essentiel des moyens de formation des produits partiels a ainsi etc décrit. Bien entendu, ce motif doit être adapté pour les rangs extrêmes O et 7 puisque les bits yO et y15 ne subissent pas un décodage de la même manière que les autres. La modification apportée selon l'invention est représentée à la figure 2 : le réseau d'aiguillages et d'additionneurs est décomposé en plusieurs groupes. Par exemple, chaque groupe comporte trois rangées d'aiguillages et d'additionneurs. On a représenté sur la figure 2 la dernière rangée d'aiguillages et d'additionneurs d'un groupe, cette rangée correspondant à un produit partiel de rang j, ainsi que les deux premières rangées d'aiguillages et d'additionneurs du groupe immédiatement consécutif, ces deux premières rangées correspondant à des produits partiels de rang j+1 et j+2. La limite entre les deux groupes est désignée par une ligne pointillée. Les éléments communs à ceux de la figure 1 sont désignés par la même référence. Les éléments rajoutés sont des bascules de verrouillage de type D, toutes actionnées par l'horloge commune 14 (dont la fréquence est plus élevée que dans le cas de la figure 1). Une bascule de verrouillage 22 est interposee entre chacune des entrées de signaux à aiguiller des aiguillages 18 du dernier rang (j) d'un groupe et les entrées correspondantes des aiguillages du premier rang (j+1) du groupe suivant (les entrées correspondantes sont celles qui doivent recevoir les mêmes bits du multiplicande). Par conséquent, un aiguillage de la premiers rangée du groupe (par exemple l'aiguillage 18i,j+1), reçoit sur ses entrées les mêmes signaux que l'aiguillage correspondant (18i,j) de la dernière range du groupe précédent (c'est-à-dire les bits xi et xi-1), mais a travers des bascules de verrouillage respectives (22i,j+l et 22î#î,j+î) qui les retardent d'une période d'horloge. Les aiguillages correspondants (même indice i) des autres rangées d'un même groupe reçoivent les mêmes signaux, non retardés, que les aiguillages de la première rangée de ce groupe, car, à l'intérieur d'un groupe, la structure est essentiellement la même qu'à la figure 1 comme le montrent les connexions entre aiguillages et additionneurs des rangs j+1 et f+2 de la figure 2. La sortie d'un aiguillage de rang quelconque est reliez directement à une première entrée de l'additionneur de meme rang. Par ailleurs, on prevoit, on amont do la seconde entrée, ainsi qu'en amont de l'entre de retenue, d'un additionneur de la première range d'un groupe (par exemple la rangée de rang j+1), des bascules de verrouillage respectives 24 et 26, toujours de type D, actionnées par l'horloge principale 14. Autrement dit, des bascules 24 et 26 sont interposées entre les sorties d'additionneurs de la dernière rangée d'un groupe et les entrées d'additionneurs de la première rangée du groupe suivant. Mais il n'y a pas de bascule interposée entre des sorties d'additionneurs et des entrées d'autres additiouneurs du même groupe. La bascule interposée entre la sortie de l'additionneur 20i, j et la seconde entrée de l'additionneur 20i-2, j+1, est désignée par 24i-2,j+1. Celle qui est interposez entre la sortie de retenue de l'additionneur 20i,j et l'entrée de retenue de l'additionneur 20i-1, j+1, est désignée par 26i-1,j+1. En ce qui concerne les bits du multiplicateur Y, ils subissent quant a eux non pas un retard progressif simultané pour tous les bits à mesure de la progression de la multiplication, mais un retard qui augmente d'un groupe de bits au groupe suivant (un groupe de bits étant défini comme l'ensemble des bits servant à commander les aiguillages d'un groupe d'aiguillages et d'additionneurs tel que défini précédemment). Ainsi, dans l'exemple représenté on peut dire que les bits #2j-l et Y2j (qui commandent le#decodeur 169 de rang j) sont les derniers bits d'un groupe, et que les bits Y2j+1 et Y2j+2 sont les premiers bits du groupe suivant. Les bits de multiplicateur t'un groupe sont retardés, par une série de bascules 28 an cascade, d'autant de périodes d'horloge que les bits de multiplicande parvenant aux entrées des aiguillages du momie groupe, c'est-i-dire des aiguillages commandes à partir de ces bits du multiplicateur. En fait, on retardera non pas les bits du multiplicateur eux-mêmes mais plutôt les quatre sorties de chaque décodeur (sorties qui sont appliquées aux entrées de commande des aiguillages). En particulier, si n bascules de verrouillage 28 sont en cascade en sortie du décodeur 16j (dernier décodeur d'un groupe), alors, d'une part n bascules seront en cascade en sortie des autres décodeurs en cascade-du même groupe, et d'autre part n+l bascules seront en cascade en sortie du décodeur l6j+î, premier décodeur du groupe suivant, ainsi d'ailleurs qu'en sortie des autres décodeurs de ce groupe suivant (s'il y a plusieurs décodeurs par groupe). Pour ne pas alourdir le schéma de la figure 2, on n'a pas représenté des bascules sur chacune des quatre sorties des décodeurs mais une bascule unique pour quatre sorties, qui symbolise la transmission des signaux de sortie du de codeur avec un retard d'une période d'horloge (ou de n s'il y a n bascules en cascade). De toute façon, il faut comprendre que la figure 2 ne représente qu'un exemple particulier de réalisation et que les décodeurs pourraient très bien avoir un nombre de sorties différent de quatre. Grâce à la structure ainsi décrite, on peut introduire simultanément un premier multiplicande X et un premier multiplicateur Y au front de montée d'une première période d'horloge. Si les bits yO à y4 du multiplicateur définissent trois produits partiels à effectuer dans un premier groupe, ces produits sont effectués et cumulés à partir du front de descente de cette première période d'horloge ; les bits x8 à x15 et yO à y4 parviennent en effet aux aiguillages après ee front de descente. Lors du front de montée de la seconde période d'horloge, au cours de laquelle sont par ailleurs introduits dans les étages d'entrée un nouveau multiplicande X' et un nouveau multiplicateur Y', on a - d'une part, stockage des résultats des cumuls partiels (sorties des additionneurs du dernier rang de chaque groupe) dans les bascules 24 et 26 placées en sortie de ces additionneurs, - d'autre part, stockage dans les bascules 22 des valeurs de bits xi ayant servi aux cumuls partiels effectues durant la première période, - enfin stockage, dans les bascules 28 connectées en sortie des décodeurs 16, des signaux do commande d'aiguillages ayant servi aux calculs de produits partiels effectués durant la premier période, et bien entendu stockage dans les autres bascules 28 (en cascade avec ces premières bascules) du contenu de la bascule immédiatement en amont. Lors du front de descente de la seconde période d'horloge, tous les signaux qui viennent d'être stockés dans les bascules sont transmis aux sorties de ces bascules et des calculs de produits partiels et cumuls de produits partiels sont effectués dans chaque groupe à partir de ces signaux. Dans chaque groupe on ne multiplie les bits d'un multiplicande X qu'avec des bits d'un multiplicateur Y introduit dans l'otage d'entrée en même temps que ce multiplicande X, et on peut obtenir l'equivalent d'une structure en pipeline permettant une augmentation importante du rythme d'introduction de données i multiplier et du débit des résultats à la sortie. Bien entendu, ce qui vient d'être décrit pour une structure particulière de multiplieur est adaptable à d'autres structures, mais il faut prévoir la position des bascules de verrouillage en fonction des nécessités de concordance temporelle entre les différents signaux utilisés dans un groupe d'additionneurs et d'aiguillages. REVENDICATIONS 1. Multiplieur binaire comprenant un otage d'entrée (10) de bits de multiplicande (X), compose de bascules de verrouillage des bits du multiplicande, ces bascules étant actionne os par une horloge générale (14), un otage d'entrée (12) do bits du multiplicateur (Y), compose de bascules de verrouillage des bits du multiplicateur, actionnées par la même horloge générale, et des moyens de formation de produits partiels et d'addition entre eux de ces produits partiels, ces moyens recevant d'une part les bits du multiplicande, et d'autre part {es bits du multiplicateur, caracterisé en ce qu'il comporte en outre des bascules de verrouillage supplementaires (28) D en cascade en aval des bascules d'entrée de bit du multiplicateur actionnées par l'horloge générale, le nombre de bascules en cascade pou chaque bit allant en croissant par paliers, a mesure que le rang des bits du multiplicateur augmente, - plusieurs bascules de verrouillage (22) en cascade en aval de chaque entrée de bit du multiplicande, ces bascules o tant encore actionnées par l'horloge générale, - les moyens de formation et d'addition des produits partiels étant agences pour former un produit partiel de rang déterminé à partir des sorties de n bascules on cascade en aval des entrées du multiplicande et de n bascules en cascade en aval des entrées du multiplicateur, n croissant par paliers avec le rang du produit partiel à former. 2. Multiplieur binaire selon la revendication 1 dans lequel il est prévu un étage de décodeurs (16) des bits du multiplicateur, les moyens de formation et d'addition des produits partiels étant agencés en réseau de lignes d'aiguillages élémentaires (18) et d'additionneurs élémentaires (20), chaque additionneur recevant des sorties d'aiguillage et des sorties d'autres additionneurs des lignes précédentes, les aiguillages recevant comme signaux à aiguiller des bits du multiplicande et comme signaux de commando d'aiguillage des signaux issus des décodeurs, caractérisé en ce que les décodeurs sont répartis en groupes correspondant également à une répartition en groupes de lignes d'additionneurs et d'aiguillages, chaque groupe correspondant à un ou plusieurs docodours, aux aiguillages commandés par ces décodeurs et aux additionneurs recevant les sorties de ces aiguillages, le premier groupe correspondant aux décodeurs des bits de poids le plus faible du multiplicateur, le second groupe à des bits de rang immédiatement supérieur, etc., jusqu'au dernier groupe correspondant aux poids les plus forts, en ce que les entrees de signaux à aiguiller sur les aiguillages du nième groupe reçoivent des signaux correspondants à ceux qui sont reçus sur les entrées correspondantes des aiguillages du (n - 1)ième groupe, mais chacun à travers une bascule de verrouillage actionnée par l'horloge générale, en ce que les entrées d'additionneurs du nième groupe, recevant des signaux issus d'additionneurs du (n 1)ième groupe, reçoivent chacun de ces signaux à travers une bascule de verrouillage respective actionnée par l'horloge générale, et enfin en ce que les entrées de commande d'aiguillage du nième groupe reçoivent les sorties des décodeurs du nième groupe, chacune à travers une série de bascules de verrouillage en cascade, le nombre de ces bascules en série croissant d'une unité quand on passe aucun groupe au suivant.