FR 2530107 A1 19840113 FR 8212106 A 19820709 PROCEDE DE RECONNAISSANCE D'INFORMATIONS DE GRANDE LONGUEUR FINIE INCLUSES DANS UN SIGNAL INCIDENT POUVANT ETRE PERTURBE ET DISPOSITIF DE MISE EN OEUVRE La présente invention se rapporte à un procédé de reconnaissance d'informations de grande longueur finie incluses dans un signal incident pouvant être perturbé et à un dispositif de mise en oeuvre. Les centraux téléphoniques numériques aptes à recevoir des signaux de signalisation multifréquence comportent à cet effet un récepteur dit récepteur multifréquence. Ce récepteur est chargé de détecter, parmi les signaux incidents, chaque signal de numérotation d'appel qui est composé, pour chaque chiffre, de deux fréquences basses formant une combinaison de code représentative de ce chiffre.Cependant, à ce signal multifréquence se superposent différentes perturbations tels que bruit blanc, bruit impulsif, fréquences parasites, etc... On connaît différents dispositifs permettant de réduire l'influence de ces perturbateurs, mais lorsque le niveau de ces perturbateurs est élevé et/ou lorsque des fréquences parasites voisines de celles de ladite combinaison de code sont présentes dans le signal arrivant au récepteur, I'efficacité de tels dispositifs est réduite, ce qui peut entraîner de nombreux faux appels. En outre, un récepteur multifréquence doit pouvoir être facilement utilisable pour un grand nombre de codes multifréquence différents pour lesquels les critères de reconnaissance sont différents suivants les pays. De tels problèmes peuvent également être rencontrés dans la reconnaissance d'autres genres de signaux de longueur finie dont la forme doit entrer dans un certain gabarit, c'est-à-dire que cette forme doit répondre aux exigences d'un cahier des charges. La présente invention a pour objet un procédé permettant de reconnaître, dans des signaux incidents, des informations de longueur finie, pouvant être perturbées, et elle a aussi pour objet un dispositif de mise en oeuvre de ce procédé, en particulier un dispositif permettant d'accroître l'immunité aux perturbateurs d'un récepteur multifréquence, même lorsque ces perturbateurs ont un niveau élevé et/ou sont nombreux et/ou que de nombreuses fréquences parasites voisines de celles de la combinaison de code à détecter font partie de ces perturbateurs. Le procédé de l'invention consiste, après avoir défini des états caractérisant les différentes positions que peut occuper un signal incident par rapport aux contraintes imposées par le (s) cahier (s) des charges,. à découper le modèle du signal de longueur finie à reconnaître en tronçons successifs dont la longueur est imposée par l'écart entre deux fréquences adjacentes du signal à reconnaître et/ou a longueur moyenne des signaux susceptibles de le perturber, ces tronçons étant groupés en tranches successives comportant chacune, de préférence, le même nombre de tronçons, à déterminer pour chacun de ces tronçons l'état ou les états que peut avoir le signal à l'intérieur du tronçon considéré, à analyser des tronçons successifs du signal incident, tronçons de longueur égale à celle des tronçons précités du modèle du signal à reconnaître et groupés de la même façon en tranches successives de même longueur, à caractériser chacun de ces tronçons du signal incident par l'état correspondant déduit de son analyse, à comparer la configuration d'états de la première (plus ancienne) tranche du signal incident avec la ou les configurations de la tranche correspondante du modèle, à produire un signal élémentaire de validation si cette comparaison révèle une identité de configurations, à décaler le contenu de ladite première tranche de façon à éliminer l'état le plus ancien et à remplir la place laissée vide après le décalage de l'état le plus récent de cette tranche par l'état le plus ancien de la tranche suivante, à comparer la nouvelle configuration ainsi obtenue avec la ou les configurations de ladite tranche du modèle, décalée de la même façon, à produire un signal de confirmation dudit signal élémentaire de validation si cette comparaison révèle une identité de configuration, ou à produire un signal d'annulation dudit signal élémentaire de validation dans le cas contraire, à effectuer d'autres décalages similaires, dans le même sens, du contenu de ladite première tranche du signal incident jusqu'à ce qu'il ne reste plus dans cette première tranche que l'état le plus récent, à comparer à chaque fois les configurations obtenues avec la ou les configurations de ladite tranche du modèle, décalée de la même façon, et à produire à chaque fois un signal de confirmation ou d'annulation dudit signal élémentaire de validation selon que la comparaison révèle une identité de configuration ou non, puis à procéder de même avec toutes les tranches suivantes du signal incident en produisant à chaque fois, le cas échéant, un signal élémentaire de validation, le contenu de la tranche la plus récente du signal incident ne subissant pas de décalages et son éventuel signal élémentaire de validation n'ayant pas à être confirmé, et à produire un signal général de validation si tous les signaux élémentaires de validation sont présents. Le dispositif de mise en oeuvre du procédé de l'invention est relié à la sortie d'un circuit effectuant l'analyse de tronçons successifs du signal incident et fournissant un par un les états successifs d'une série d'états caractérisant les différentes valeurs de chacun de ces tronçons successifs par rapport aux contraintes imposées par le (s) cahier (s) des charges et comporte un circuit de groupage- d'états relié à un circuit de transcodage qui est relié à un circuit de validation sur la borne de sortie duquel apparaît, le cas échéant, un signal de validation du signal incident. La présente invention sera mieux comprise à la lecture de la description détaillée d'un mode de réalisation pris comme exemple non limitatif et illustré par le dessin annexé dont la figure unique est un blocdiagramme de ce mode de réalisation. Le dispositif de décision représenté sur le dessin est destiné à être placé dans un récepteur multifréquence d'un central téléphonique, et afin que ce récepteur soit le plus universel possible, le dispositif de décision est prévu pour accepter jusqu'à trente-deux codes et variantes de codes différents de numérotation multifréquence. Toutefois, il est bien entendu que le dispositif de l'invention n'est pas limité à une telle application, et peut être adapté à de nombreux cas d'utilisation où l'on doit déterminer si les composantes d'un signal de longueur finie répondent ou non à certains critères. La borne d'entrée 1 du dispositif de décision de l'invention est connectée à la sortie d'un circuit échantillonneur-codeur (non représenté) recevant d'un abonné le signal de numérotation multifréquence, que l'on appellera signal incident. La borne 1 est reliée à l'entrée d'un circuit de filtrage 2 délivrant, sur un bus 3, des valeurs de niveau pour chacune des composantes du code de la numérotation reçue. Un microprocesseur 4, coopérant avec une mémoire de programme 5, est relié au bus 3 et range dans une mémoire vive 6 également reliée au bus 3, les valeurs issues du circuit de filtrage 2. Les éléments 3 à 6 constituent ce que l'on appellera le circuit de codage 7. Le bus 3 est également relié à un circuit d'interface 8 délivrant les différents chiffres de numérotation d'appel dont la sortie est référencée 9, et à un circuit 10 de groupage d'états. Le circuit 10 comprend dans le cas présent un registre 11 de conversion parallèle-série à deux entrées reliées au bus 3. La sortie série du registre 11 est reliée à l'entrée d'un registre 12 de conversion série-parallèle à six sorties reliées à un circuit 13 de transcodage. Dans le présent exemple, le circuit 13 comporte une mémoire morte reprogrammable à treize entrées d'adressage. Une autre entrée d'adressage de la mémoire 13 est reliée à une borne 14 sur laquelle est envoyé un signal, produit de façon connue en soi, d'établissement et de retombée de signal incident.Cinq autres entrées d'adressage de la mémoire 13 sont reliées à un groupe d'entrées 15 sur lesquelles l'unité de traitement (non représentée) du récepteur multifréquence envoie un signal codé de sélection correspondant au code multifréquence des signaux de numérotation à détecter. Le dispositif de l'invention peut ainsi accepter jusqu'à trente deux codes et variantes de codes multifréquence différents, ainsi que des codes de test interne. Une dernière entrée de la mémoire 13 est reliée à une borne 16 sur laquelle est envoyé un signal de selection de page mémoire par ledit dispositif séquenceur. Le circuit de transcodage 13 est relié à un circuit 17 de validation. Dans le présent exemple, le circuit 18 comprend trois bascules bistables 18, 19, 20 dont les entrées de données sont reliées à trois premières sorties SO, S1 et S2 de la mémoire 13, les sorties de ces trois bascules étant reliées à des entrées d'une porte "NON-ET" 21 à cinq entrées dont la sortie constitue la sortie du circuit de validation 17. Une autre entrée de la porte 21 est reliée à une quatrième sortie S3 de la mémoire 13. Le circuit 17 comprend également trois portes "NON-ET" à deux entrées chacune référencées 22 à 24 respectivement. Les premières entrées des portes 22 à 24 sont respectivement reliées à des sorties S0', S1', S2' de la mémoire 13.Les secondes entrées des portes 22 à 24 sont reliées à trois sorties d'un dispositif séquenceur (non représenté) délivrant des signaux d'effacement respectivement référencés CET, m et CL7. Les sorties des portes 22 à 24 sont respectivement reliées aux entrées de remise à zéro des bascules 18 à 20. La sortie de la porte 21 est reliée à l'entrée de validation du circuit d'interface 8. L'entrée de chargement et l'entrée de signaux d'horloge du registre 1 1 sont reliées, de façon non représentée, audit dispositif séquenceur et reçoivent des signaux respectivement référencés CK4 et LD. L'entrée de signaux d'horloge du registre 12 est également reliée audit séquenceur et reçoit le signal référencé CK5. La cinquième entrée de la porte 21 est également reliée audit séquenceur et reçoit le signal référencé CK6. Les entrées de signaux d'horloge des bascules 18 à 20 sont aussi reliées audit séquenceur et reçoivent les signaux respectivement référencés CK 1, CK2 et CK3. Les filtres 2 effectuent l'analyse du signal incident sur des fenêtres d'observation. Cette analyse étant bien connue en soi, ne sera pas expliquée plus en détail. A partir de chaque résultat de mesures, le circuit de codage 7 fournit un code d'état caractérisant le signal incident, qui est ici un signal multifréquence. Dans le présent exemple, le circuit 7 peut fournir quatre codes d'états qui sont les suivants: - état "A" ou état d'absence: toutes les composantes du signal incident sont en-dessous d'un seuil d'absence donné; - état "E" ou état énergie: une ou plusieurs composantes sont audessus du seuil d'absence, et/ou une ou plusieurs contraintes du cahier des charges (par exemple: exactitude de la fréquence, différence de niveau entre fréquences composantes, etc. . .) ne sont pas vérifiées; - état P, ou état présence: deux composantes au moins sont audessus d'un seuil de présence donné, toutes les contraintes du cahier des charges sont vérifiées, et il y a continuité spectrale avec la mesure précédente; - état Q: comme l'état P, mais sans la continuité spectrale, c'est-àdire un état de transition. Bien entendu, il est possible de définir d'autres états en fonction des diverses contraintes imposées par le cahier des charges, selon la nature du signal à reconnaître. Dans le cas du signal de numérotation téléphonique multifréquence, par exemple tel que quarante millisecondes d'absence au moins précèdent cinquante millisecondes de présence, le récepteur devant reconnaître l'établissement du signal en quarante millisecondes au maximum, chaque mesure du signal incident durant dix millisecondes, la reconnaissance de la présence du signal exigerait l'analyse d'environ neuf états consécutifs. Une telle analyse pourrait être réalisée à l'aide d'une mémoire morte: on mémoriserait la suite d'états et/ou on l'enverrait aux entrées d'adressage de la mémoire dans laquelle on aurait inscrit la ou les différentes configurations de suites d'états produisant à la sortie de cette mémoire une information de reconnaissance de signal incident. Toutefois, si le même circuit de reconnaissance de signal doit être rendu universel (c'està-dire qu'il doit accepter un grand nombre de codes et variantes de codes multifréquence différents et le cas échéant des codes de test interne, par exemple jusqu'à 32), ou si ce circuit doit, dans une autre application, analyser une série comportant un plus grand nombre d'états, on ne peut pas ie réaliser matériellement car les mémoires mortes actuellement disponibles n'ont pas une capacité d'adressage suffisante. Le procédé de l'invention permet de contourner cet obtacle technologique, grâce à l'analyse successive de petites tranches adjacentes, par exemple de même longueur, de ladite série d'états, chacune de ces petites tranches étant d'abord analysée telle quelle, puis le contenu de chaque tranche est décalé vers la tranche suivante, toujours dans le même sens, d'un état à la fois, et ce autant de fois qu'il y a d'états moins un dans chaque tranche, les différents résultats partiels d'analyse obtenus à la suite de chacun de ces décalages devant venir confirmer le résultat de la première analyse de la tranche considérée. On va d'abord expliquer à l'aide d'un exemple simplifié comment le procédé de l'invention permet, à l'aide de ces processus de décalage, d'éviter les fausses reconnaissances. Supposons que chaque tranche comporte trois états et que deux configurations différentes de six états successifs soient considérées comme autorisant la reconnaissance du signal incident, à savoir les configurations ..xxAAAQPPxx.. et xxAAEPPPxx.., les valeurs x des autres états de la série étant indifférentes. Si l'on se contentait d'examiner séparément chaque tranche de trois états, on risquerait de reconnaître des configurations non prévues. En effet, dans une des tranches, les configurations /AAA/ et /AAEI seraient reconnues valables, et dans la tranche suivante les configurations /QPP/ et /PPP/seraient reconnues valables, ce qui ferait que la configuration ../AAA/PPP/xx.. ou la configuration . . /AAE/QPP/xx.., non prévues, seraient reconnues valables.Or, si on effectue après l'examen partiel ci-dessus un autre examen partiel en décalant d'un état, par exemple vers la gauche, les contenus des tranches, on ne valide que les configurations prévues. En effet, pour pouvoir effectuer la reconnaissance des tranches après décalage, on reconnaît comme valables pour la première tranche les configurations /AAQ/ et /AEP/, et pour la tranche suivante les configurations /PPx/ et PPx/. On vérifie que les configurations . . xx A/AAQ/PPx/x... et xx A/AEP/PPx/x .. sont alors reconnues comme valables, tandis que les configurations non prévues. . . xx A/AAP/PPx/x . .et . . xx A/AEQ/PPx/x . . ne sont pas reconnues valables. Dans l'exemple simple ci-dessus exposé, on a vu qu'il suffisait d'un décalage pour éviter une fausse reconnaissance de code. On a vérifié - qu'en général, (N- 1) décalages par tranche de N états suffisaient à éviter les fausses reconnaissances. Dans l'exemple de réalisation illustré par le dessin annexé, le dispositif de codage 7 stocke dans la mémoire vive 6, sous contrôle du microprocesseur 4, les valeurs d'états déterminées par les filtres 2 et délivre à chaque niveau actif du signal LD un état, en commençant par le plus ancien et en allant dans l'ordre vers le plus récent. Etant donné qu'il y a, comme précisé ci-dessus, quatre états possibles, chaque état est déterminé sur deux éléments binaires qui sont envoyés au registre 11. Les éléments binaires de chaque état introduit dans le registre 11 en ressortent en série à chaque front actif du signal CK4 et - sont envoyés au registre 12 à six cellules, qui contient donc la valeur de l'état qui vient de lui être envoyé depuis le registre - il ainsi que les valeurs des deux états précédents.Bien entendu, à l'initialisation du dispositif, on envoie à la suite les trois états les plus anciens stockés dans la mémoire vive 6. On suppose qu'une série d'états, nécessaire et largement suffisante dans tous les cas pour reconnaître un numéro d'appel de code multifréquence, comporte douze états. Cette série d'états est divisée en quatre tranches de trois états chacune, référencés TO, T1, T2, T3, et comportant dans l'ordre les états depuis le plus ancien jusqu'au plus récent; On suppose qu'à un instant donné les trois états de la tranche TO sont présents dans le registre 12. Les six éléments binaires correspondants sont présentés aux six prernières entrées d'adressage de la mémoire 13. Les sept autres entrées d'adressage de la mémoire 13 reçoivent des bornes 14 à 16 respectivement un élément binaire d'information d'établissement ou de retombée du signal incident, cinq éléments binaires caractérisant le code multifréquence à reconnattre,- et un élément binaire de sélection qui est dans un premier état, par exemple "0", pendant l'analyse d'une tranche telle quelle et après un premier décalage, et dans un second état après le second décalage. A l'adresse de la mémoire 13 définie par ces treize éléments binaires d'adressage correspond une première information de sortie précisant si la configuration des trois états présents dans le registre 12 est valable ou non pour chacune des quatre tranches considérées, les sorties S0 et S'Q étant affectées à TO, les sorties S1 et S'1 à T1, les sorties S2 et S'2 à T2 et la sortie S3 à T3. Dans la première étape examinée, seule la sortie S0 est à considérer, et c'est pour cela qu'une impulsion d'horloge de CK 1 seulement est appliqué par le dispositif séquenceur à la bascule 18 pour lui faire mémoriser le niveau de la sortie S0 dès que le troisième état de TO est arrivé dans le registre 12.Etant donné qu'aucune impulsion ntest envoyée sur CK2, CK3 ou CK6 et que (, Ct et m sont à "O", les informations produites par S1, 52, S3, S'0, S'1 et S'2 ne peuvent être prises en compte. Bien entendu, les bascules 18 à 20 sont forcées à zéro avant le début de l'analyse. Si la configuration des trois états de TO est reconnue valable, un "1" est présent sur SO et est mémorisé dans la bascule 18 au front actif de CK 1. A l'étape suivante, un niveau actif de LD charge dans le registre 11 l'état le plus ancien de T1, et un front actif de CK4 le présente en sortie. Puis deux fronts actifs successifs de CK5 introduisent les deux éléments binaires de cet état dans le registre 12. Le registre 12 contient alors les deux états les plus récents de TO et l'état le plus ancien de T1. Les éléments binaires présents auparavant sur les bornes 14 à 16 restant inchangés, la configuration d'éléments binaires d'adressage de la mémoire 13 détermine une seconde information de sortie de la mémoire 13 correspondant à ce premier décalage. Dès que cette seconde information de sortie est disponible, le dispositif séquenceur envoie une impuslion positive CET à la porte 22. Si la configuration d'états présentée par le registre 12 à la mémoire 13 à la suite dudit premier décalage est reconnue valable, la mémoire 13 fournit, en particulier sur sa sortie S'O un niveau "0". Par conséquent, à l'arrivée du niveau "1" de CIT, la sortie de la porte 22, qui était au niveau "1" jusqu'alors, reste au niveau 1 et ne provoque pas de remise à zéro de la bascule 18. Dans le cas contraire, un "I" est présent à la sortie S'0 et l'arrivée du niveau "1" de CET provoque la remise à zéro de la bascule 18. Par conséquent, si la configuration TO a été reconnue valable, ledit premier décalage permet de confirmer ou d'infirmer TO. Ensuite, un autre niveau actif de LD charge dans le registre 11 le second état de Ti (c'est-à-dire celui qui est entre le plus ancien et le plus récent), et un front actif de CK4 le présente en sortie. Puis deux fronts actifs successifs de CK5 introduisent les deux éléments binaires de ce second état dans le registre 12. Le registre 12 contient alors l'état le plus récent de TO et les deux états les plus anciens de T1. Ensuite, le disposif séquenceur envoie sur la borne 16 un niveau "1", puis il envoie une autre impuslion positive CET, le niveau "1" persistant sur la borne 16 jusqu'à ce que l'impulsion CET ait pu, le cas échéant, effectuer la remise à zéro de la bascule 18. Si la mémoire 13 a reconnu la configuration d'états présentée alors par le registre 12 comme valable, un "0" est présent sur sa sortie S'0, la sortie de la porte 22 reste à "1" et la bascule 18 n'est pas remise à zéro. Ce deuxième décalage permet donc de confirmer une nouvelle fois la configuration TO. On remarquera que le signal de sélection envoyé sur la borne 16 permet d'obtenir sur la même sortie S'0 deux résultats indépendants l'un de l'autre puisque correspondant à deux configurations d'adressage forcément différentes de la mémoire 13. Ensuite, un autre niveau actif de LD charge dans le registre 11 le troisième état (le plus récent) de T1, et un front actif de CK4 la présente en sortie, puis deux fronts actifs successifs de CK5 introduisent les deux éléments binaires de ce troisième état dans le registre 12 qui contient alors T1. Il y a alors, pour T1, répétition du même processus que pour TO, c'est-à-dire mémorisation de T1 dans la bascule 19, puis deux décalages de confirmation. Ce processus se répète aussi pour T2. Après les deux décalages de confirmation de T2, l'état le plus récent de T3, et donc l'état le plus récent de la série considérée de douze états, est introduit dans le registre 12 qui contient alors T3. La mémoire 13 présente alors sur sa sortie S3 en particulier un niveau "1" si T3 est reconnue valable, et une impulsion positive (passant à "1" pendant sa durée active) est envoyée en CK6. Si les tranches TO, T1 et T2 ont auparavant été reconnues valables, des "1" sont présents sur les sorties des bascules 18 à 20, et la sortie de la porte 21 passe à "0", ce qui permet de valider l'interface 8. Lorsqu'une série d'états a été analysée, le circuit 7 présente la série suivante, état par état, à l'entrée du circuit 10 pour recommencer le cycle de traitement tel que décrit ci-dessus, cette série suivante résultant de la série venant d'être traitée par décalage de l'ensemble des états de façon à éliminer l'état le plus ancien et à introduire un nouvel état devant celui qui était le plus récent. REVENDICATIONS 1. Procédé de reconnaissance d'informations de grande longueur finie incluses dans un signal incident pouvant être perturbé, selon lequel on définit des états caractérisant les différentes positions que peut occuper le signal incident par rapport aux contraintes imposées par le (s) cahier (s) des charges, caractérisé par le fait qu'il consiste à découper le modèle du signal de longueur finie a' reconnaître en tronçons successifs dont la longueur est imposée par l'écart entre deux fréquences adjacentes du signal à reconnaître et/ou la longueur moyenne des signaux susceptibles de le perturber, ces tronçons étant groupés en tranches successives comportant chacune, de préférence, le même nombre de tronçons, à déterminer pour chacun de ces tronçons l'état ou les états que peut avoir le signal à l'intérieur du tronçon considéré, à analyser des tronçons du signal incident, tronçons de longueur égale à celle des tronçons précités du modèle du signal à reconnaître et groupés de la même façon en tranches successives de même longueur, à caractériser chacun de ces tronçons du signal incident par l'état correspondant déduit de son analyse, à comparer la configuration d'états de la première (plus ancienne) tranche du signal incident avec la ou les configurations de la tranche correspondante du modèle, à produire un signal élémentaire de validation si cette comparaison rélèle une identité de configurations, à décaler le contenu de ladite première tranche de façon à éliminer l'état le plus ancien et à remplir la place laissée vide après le décalage de l'état le plus récent de cette tranche par l'état le plus ancien de la tranche suivante, à comparer la nouvelle configuration ainsi obtenue avec la ou les configurations de ladite tranche du modèle, décalée de la même façon, à produire un signal de confirmation dudit signal élémentaire de validation si cette comparaison révèle une identité de configuration, ou à produire un signal d'annulation dudit signal élémentaire de validation dans le cas contraire, à effectuer d'autres décalages similaires, dans le même sens, du contenu de ladite première tranche du signal incident jusqu'à ce qu'il ne reste plus dans cet-te première tranche que l'état le plus récent, à comparer à chaque fois les configurations obtenues avec la ou les configurations de ladite tranche du modèle, décalée de la même façon, et à produire à chaque fois un signal de confirmation ou d'annulation du dit signal élémentaire de validation selon que la comparaison révèle une identité de configuration ou non, puis à procéder de même avec toutes les tranches suivantes du signal incident en produisant à chaque fois, le cas échéant, un signal élémentaire de validation, le contenu de la tranche la plus récente du signal incident ne subissant pas de décalage et son éventuel signal élémentaire de validation n'ayant pas à être confirmé, et à produire un signal général de validation si tous les signaux élémentaires de validation sont présents. 2. Dispositif de mise en oeuvre du procédé selon la revendication 1, relié à la sortie d'un circuit (7) effectuant l'analyse de tronçons successifs du signal incident et fournissant un par un les états successifs d'une série d'états caractérisant les différentes valeurs de chacune de ces tronçons successifs par rapport aux contraintes imposées par le (s) cahier (s) des charges, caractérisé par le fait qu'il comporte un circuit de groupage d'états (10) relié à un circuit de transcodage (13) qui est relié à un circuit de validation (17) sur la borne de sortie duquel (21) apparaît, le cas échéant, un signal de validation du signal incident. 3. Dispositif selon la revendication 2, caractérisé par le fait que le circuit de groupage d'états comporte un registre (11) de conversion parallèle-série relié à un registre (12) de conversion série-parallèle. 4. Dispositif selon l'une quelconque des revendications 2 ou 3, caractérisé par le fait que le circuit de transcodage comporte une mémoire morte dont une première série d'entrées est reliée à la sortie du circuit de groupage d'états et dont d'autres entrées sont reliées à une borne (14) recevant une information d'établissement ou de retombée de signal incident et/ou à une borne (15) recevant une information de sélection de code et/ou à une borne (16) recevant un signal de sélection de page mémoire. 5. Dispositif selon la revendication 4, caractérisé par le fait que ladite borne (15) recevant une information de sélection de code peut recevoir une information de sélection de code de test interne. 6. Dispositif selon l'une quelconque des revendications 2 à 5, caractérisé par le fait que le circuit de validation comporte trois bascules bistables (18 à 20) dont les entrées de données sont reliées à une première série de sorties (S0 à S2) du circuit de transcodage, dont les sorties sont reliées à des entrées d'une porte à fonction ET (21), et dont les entrées de remise à zéro sont reliées à des sorties de portes NON-ET (22 à 24) dont les entrées sont reliées d'une part à une seconde série de sorties (S'0 à S'2) du circuit de transcodage, et d'autre part à un circuit de production de signaux de remise à zéro (m à CL3), la dernière sortie (S3) de ladite première série de sorties du circuit de transcodage étant directement reliée à ladite porte à fonction ET, dont une autre entrée reçoit un signal de validation générale (CK6).