FR 2533395 A1 19840323 FR 8215780 A 19820920 L'invention concerne les traitements des vidéo signaux analogiques, plus particu#ièrement leur conversion sous forme numérique. Les traitements numériques d'image prennent maintenant une importance considérable, en particulier en reconnaissance des formes. Ils supposent, souvent, un minimum de prétraitement d'image pour en éliminer le bruit, les bavures, les points aberrants, en améliorer le contraste, et plus généralement pour "nettoyer" l'image. La difficulté principale est d'acquérir limage et de la numériser, en temps réel, et ce à des conditions économiques raisonnables, tout en maintenant une qualité d'informations numériques d'image suffisante pour les besoins de la reconnaissance des. formes et de la séparation d'objets, notamment La présente invention vient fournir un procédé et un dispositif qui résolvent élégamment cette difficulté. Le procédé réalise une conversion numérique et un transfert en temps réel de vidéo signaux analogiques comportant un signal de luminance et des signaux de synchronisation de ligne et de trame ; ce procédé comprend les étapes suivantes comparer de manière sensiblement continue le signal analogique de luminance à une valeur de seuil choisie, en délivrant un signal binaire évoluant en continu selon cette comparaison, - pour chaque trame, engendrer en relation temporelle avec les signaux de synchronisation de ligne une succession de commandes d'échantillonnage à raison de C par ligne sur L lignes par trame, ainsi qu'une succession cor respondante ordres d'adresse à raison d'un ordre d'adresse pour un nombre fixé p d'ordres dUéchantil- lonnage, p étant sous-multiple de C, dchantillonner le signal binaire continu à chaque commande d'échantillonnage, écrire en mémoire numérique, à l'adresse définie par l'ordre correspondant, chaque groupe de p échantillons binaires successifs, et sur commande, interrompre l'écriture en mémoire au début d'une nouvelle trame, et extraire séquentiel lement de la mémoire les groupes de p échantillons binaires qu'elle contient. Le dispositif proposé est un interface de numérisation en temps réel de vidéo signaux analogiques il comporte, en combinaison un circuit d'entrée, pour recevoir les vidéo signaux et mettre en forme les signaux de synchronisation de trame et de ligne, ainsi que pour comparer sensiblement en continu le signal analogique.de luminance à une valeur de seuil ajustable, en délivrant un signal binaire évoluant en continu selon cette comparaison, des moyens logiques et numériques rapides aptes, pour chaque trame, à effectuer, en relation temporelle avec les signaux de synchronisation de ligne, une succession d'échantillonnages du signal binaire continu à raison de C par ligne , sur L lignes par trame, ainsi qu'à engendrer une succession correspondante d'ordres d'adresse, à raison d'un ordre d'adresse pour un nombre fixé p d'échantillonnages, p étant sous multiple de C, une mémoire numérique de capacité au moins L x C mots de p bits, avec des lignes de données, des lignes d'adresse, et une ligne de commande d'écriture, un dispositif logique de transfert comprenant un port d'entrée/sortie, ainsi que des lignes de données et d'adresse, - un multiplexeur d'entrée/sortie de données relié aux lignes de données de la mémoire et capable sur com mande de les connecter soit aux lignes de sortie d'échantillons des moyens -logiques et numériques rapides, soit aux lignes de données du dispositif logique de transfert, - un multiplexeur d'adresse relié aux lignes d'adresse de la mémoire et capable sur la même commande de les connecter soit aux lignes d'adresse des moyens logiques et numériques rapides, soit à celles du dispositif logique de transfert, - le dispositif de transfert étant apte à engendrer un ordre d'acquisition durant lequel les multiplexeurs sont connectés au dispositif logique et numérique rapide, lequel produit une commande d'écriture en mémoire, ainsi qu'un état de transfert, après la fin de lgacquisitione pendant lequel l'écriture en mémoire est interrompue et les informations numériques contenues en mémoire sont transférées à l'extérieur par ledit port d'entrée/sortie. Dans un mode de réalisation particifier, on fait L = C = 256 et p = 8. Dans de nombreux cas, le vidéo signal reçu est un vidéo signal composite ; le circuit d'entrée est alors apte à en extraire séparément les signaux de synchronisation de ligne d'une part et de trame d'autre part. Selon un autre aspect de l'invention, les moyens logiques et numériques rapides comprennent - une logique de commande d'acquisition apte à engendrer à chaque trame un premier signal d'autorisation cou vrant au moins L lignes consécutives, - une logique de validation de ligne pour engendrer en présence du premier signal d'autorisation, et. à chaque ligne, un second signal d'autorisation couvrant C échantillons consécutifs sur la ligne, bien alignés d'une ligne à l'autre, et - une logique principale pour stocker les échantillons et les regrouper en mots de p bits, tout en produisant pour chaque mot un ordre d'adresse et un ordre d'écri ture, ainsi qu'une information de fin d'acquisition en fin de trame. De son côté, le dispositif logique de transfert comprend préférentiellement, outre le port d'entrée/ sortie, un microprocesseur et au moins une mémoire de programme. Très avantageusement, le dispositif logique de transfert comprend en outre une mémoire de travail, qui coopère avec le microprocesseur et la mémoire de programme pour effectuer un prétraitement des données numériques d'image. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui va suivre, ainsi que sur les dessins annexés, sur lesquels - la figure 1 représente le schéma électrique de principe de l'interface selon la présente invention ; - la figure 2 illustre un schéma plus détaillé du circuit de séparation et seuil vidéo CVLT de la figure 1 - la figure 3 illustre le schéma par bloc de la logique de commande décrite sur mémoire LCEM de la figure 1 ; - la figure 4 illustre le schéma détaillé de la logique de commande d'acquisition 4 de la figure 3, tandis que la figure 4A donne des chronogrammes correspondants; - la figure 5 illustre le schéma de principe détaillé de la logique de validation de ligne 5 de la figure 3, tandis que la figure SA donne des chronogrammes cor respondants ; et - la figure 6 illustre le schéma détaillé de la logique principale 6 de la figure 3. Le procédé et le dispositif de la présente invention s'appliquent à partir des signaux vidéo analogiques fournis par exemple par une caméra de télévision. Ces vidéo signaux peuvent être fournis soit sous forme composite, réunissant en un seul signal le signal de luminance et les signaux de synchronisation de ligne et de trame, de manière connue en elles-mêmes. Certaines caméras fournissent aussi séparément d'une part le signal de luminance, d'autre part les signaux de synchronisation ligne, d'autre part enfin les signaux de synchronisation trame, et éventuellement d'autres signaux. Dans l'hypothèse de signaux vidéo séparés, la présente invention préconise d'en effectuer une simple mise en forme, assortie d'une comparaison du signal analogique de luminance à une valeur de seuil choisie Z cette comparaison s' effectue de manière sensiblement continue, en délivrant un signal binaire évoluant en continu selon le résultat de ladite comparaison. L'expression 'sensiblement continue" signifie que la comparaison peut éventuellement etre interrompue pendant l'intervalle de temps où le signal de luminance est non signifiant. Dans le mode de réalisation décrit ici, on suppose que le signal d'entrée est un signal vidéo composite, noté CSV. Dans ce cas, le circuit de- sépa- ration et de seuil vidéo CVLT de la figure 1 va d'abord séparer et mettre en forme les signaux de synchronisation de trame et de ligne, tout en effectuant l'opération précitée de comparaison continue. La figure 2 illustre le dispositif détaillé qui effectue ces opérations. Le signal CSV est appliqué à un premier amplificateur comparateur rapide 21, qui reçoit sur son autre entrée une tension de référence ajustable par un potentiomètre,20 accessible à l'extérieur de la surface. On voit immédiatement que la sortie du comparateur 21 est un signal binaire c'est-à-dire à un état choisi parmi deux états possibles, qui évolue en continu suivant le résultat de la comparaison du signal de luminance d'entrée à la valeur de seuil. On se rappellera que les signaux de synÇhroni- sation sont de sens opposé à celui du signal de luminance, et ne vont donc par interférer dans la comparaison. La sortie du comparateur 21 est appliquée à une porte OU EXCLUSIF 24, dont l'autre entrée reçoit normalement un signal à + 5 Volts à travers une résistance 240.Dans ce cas, on obtient un signal binaire direct, adapté en logique TTL, et noté TSV. La seconde entrée de la porte 24 peut être également reliée à la masse par l'interrupteur 241. Lorsque celui-ci est fermé la polarité de la sortie de la porte 24 est inversée, ce qui réalise une inversion du signal binaire vidéo TSV. L'inverseur 241 est également accessible à liext6- rieur de l'interface. En ce qui concerne les signaux de synchroni- sation, le signal composite CSV est appliqué à une entrée d'un comparateur rapide 22 dont l'autre entrée reçoit une tension de référence ajustée une fois pour toute à l'aide d'un potentiomdtre 23. Avec une valeur convenable du seuil, on isole sélectivement les impulsions de synchronisation ligne, ainsi que les impulsions de synchronisation trame.La sortie du comparateur 22 est appliquée à une porte OU EXCLUSIF 25 dont l'autre entrée est à la masse, et dont la sortie délivre un signal de synchronisation de ligne complu mentée, noté SL/ (dans la présente description, la complémentation est illustrée par une barre oblique qui suit le nom du signal, tandis que dans les dessins la représentation est classiquement effectuée par une barre placée au-dessus du nom du signal). On notera que le signal SL/ conserve l'-indi-- cation des impulsions de trame, ce qui n'est pas gênant pour la mise en oeuvre de la présente invention. La sortie du comparateur 22 est également appliquée à une autre porte OU EXCLUSIF 26, qui reçoit sur son autre entrée un signal au niveau logique UN défini par + 5 V. La sortie de cette porte 26 est ap pliquée à une entrée de commande d'un compteur 28 à une décade. Une horloge d 5 MHZ, signal noté H, est produite d'une manière que l'on décrira plus loin. Cette horloge est appliquée à un autre compteur 27, également à décade, qui tourne en permanence, et fournit donc en sortie un signal à 500 kHz, de période 2 millisecondes. Ce même signal est appliqué à l'entrée d'horloge du compteur 28 déjà cité. Ce compteur 28 ne va compter que pendant la durée d'une impulsion fournie en sortie de la porte 26. Il est automatiquement remis à zéro d ia fin de l'impulsion. La sortie de débordement du compteur 28 est appliquée à une dernière porte OU EXCLUSIF 29, dont l'autre. entrée reçoit un signal au niveau logique UN de + 5 V, et dont la sortie fournit le signal de synchronisation de trame ST/. L'isolation des impulsions de synchronisation trame s'effectue donc par une comparaison temporelle le-compteur 28 examine si la durée de l'impulsion disponible en sortie de la porte 26 est supérieure à 20 millisecondes, auquel cas cette impulsion est considérée comme une impulsion de trame. Dans le cas contraire, le compteur ne va pas déborder, et sera donc remis à zéro en attente de la prochaine impulsion à analyser. On dispose donc en sortie du circuit CVLT de la figure 1 d'un signal vidéo binarisé, adapté à la logique TTL, ainsi que d'impulsions de ligne et de trame complémentées SL/ et ST/. On reviendra maintenant à la figure 1 Les trois signaux qui viennent d'être décrits sont appliqués à la logique de commande et d'écriture mémoire LCEM. On voit que celle-ci fournit l'horloge à 5 NHz au circuit CVLT déjà décrié. Cette logique LCEM fournit également des ordres d'adresse, ainsi que des données à deux multiplexeurs notés respectivement MXA et MXD. Les multiplexeurs MXA et MXD sont respectivement connectés aux lignes d'adresses et de données d'un bloc formant mémoire numérique d'image, notée MI. L'entrée de commande décri-. ture du bloc mémoire MI,reçoit un ordre d'écriture WR/ provenant également de la logique de commande d'écriture mémoire LCEM. Par ailleurs, l'interface proposé comporte un port d'interface noté ICA, et adapté pour être connecté à un calculateur associé qui fera par exemple les opérations de reconnaissance des formes ou de séparation d'objets mentionnée plus haut. La figure 1 comporte encore un microprocesseur MP, qui comporte lui aussi des lignes d'adresses et des lignes de données respectivement connectées aux multiplexeurs tEA et m D dEjd cités, ainsi qu'au port d'interface ICA, et à un bloc de mémoire MPT qui comprend au moins une mémoire de programme, et de préférence en outre une mémoire de travail. Sous le contrôle éventuel du calculateur associé, non représenté, le microprocesseur MP fournit un ordre de commande d'acquisition d'image, notée CA. Cet ordre transite par exemple par le port d'interface ICA, pour aller vers la logique de commande d'écriture mémoire LCEM, ainsi que vers les deux multiplexeurs MXA et MXD. En retour, la logique de commande d'écri- ture mémoire LCEM fournit une information de fin d racquin sition d'image, notée FA, qui va en retour vers le port d'interface, pour informer le microprocesseur NP et éventuellement le calculateur associé de la fin d'acquisition d'une trame. Les deux multiplexeurs MXA et MXD reçoivent l'ordre CA. En présence d'une commande d'acquisition, ces multiplexeurs connectent les lignes de données et d'adresses du bloc mémoire MI aux lignes correspondantes de la logique de commande d'écriture mémoire LCEM. Dans le cas contraire, les multiplexeurs en question connectent leurs lignes respectives de données et d'adresses sur le bus donnés t le bus adresses qui est commun au microprocesseur MP au port d'interface ICA et au bloc de mémoire numérique MPT Des lignes illustrées en trait tireté au voisinage du microprocesseur MP montrent que les signaux CA et FA peuvent transiter directement jusqu'à ce microprocesseur, au lieu de passer par le port d'interface ICA. On décrira maintenant en référence aux figures 3 et suivantes la constitution détaillée de la logique de commande d'écriture mémoire LCEM. Sur le schéma par bloc de la figure 3, il aEpamait que cette logique comprend quatre éléments, à savoir - une logique de commande d'acquisition 4, qui reçoit les signaux ST/ et CA déjà cités,' ainsi que le signal FA/ produit de façon interne par la logique de com mande- d'écriture mémoire, pour élaborer un signal SLCA - une horloge à 5 MHz, notée 3, fournit un signal H. Cette horloge est considérée- comme interne à la logique LCEM, mais pourrait également être située séparément. - une logique de validation de ligne 5 reçoit l'horloge, le signal SLCA ddjà cité, ainsi que le signal SL/o Il s'y ajoute un signal FL en provenance du bloc 6, et à l'aide de tous ces signaux, le bloc 5 fournit un signal de validation de ligne noté SVL. A partir de ce signal, une logique principale 6 va échantillonner le signal vidéo binaire TSV, #pour fournir des mots de 8 bits ainsi que des adresses correspondantes et des ordres d'écriture en direction du bloc de mémoire image MI de la figure 1. La logique principale utilise en outre à cet effet les signaux d'horloge H, ainsi que SLCA et CA. Cette même logique produit les signaux FA ainsi que son complément FA/, et FL. La figure 4 illustre le schéma du bloc 4 de la figure 3, qui constitue une logique de commande d'acquisition. Cette logique part du signal de synchronisation de trame inversée ST/,ainsi que du signal d'acquisition CA. Une bascule monostable 41 reçoit le signal ST/ et fournir un signal SMT/, dont la durée est de 1,7 à 2 millisecondes environ. Cette durée est ajustable au moyen d'un potentiomètre 411 branché entre le niveau + 5 V et le condensateur 410 du circuit monostable 41. Le signal SMT/ est appliqué à l'entrée d'horloge d'une bascule mémoire 42 dont l'entrée D reçoit le signal CA, et dont l'entrée CLEAR reçoit le signal FA/. La sortie Q de cette bascule fournit un signal noté SLCA. Les cinq lignes du chronogramme de la figure 4A représentent respectivement les signaux CA, ST/, SMT/, FA/ et SLCA. Les deuxième et troisième lignes montrent qu'à partir du signal ST/, on produit un signal SMT/ d'une durée d'environ 2 ms. Sous réserve que le signal CA soit au niveau UN, de même que le signal FA/, et ce pendant toute la durée de SMT/, la sortie Q de la bascule 42 va passer au niveau UN lors du front de remontée du signal SMT/, produisant ainsi le début du signal SLCA. La fin du signal SLCA est produite de manière forcée par le retour à zéro du signal 8, dont la production sera décrite plus loin. Le signal SLCA ainsi obtenu est donc un créneau d'environ 16,4 ms, correspondant à 256 lignes consécutives d'une trame d'un signal vidéo aux normes CCITT (625 lignes par image, soit 312 lignes et demi par trame, compte tenu de l'entrelacement normalement réalisé). La figure 5 illustre le circuit logique de validation de ligne. Une bascule mémoire 50 possède son entrée D reliée au niveau logique 1 en permanence, et reçoit sur son entréeCLEAR le signal SLCA. La sortie Q de la bascule 50 est donc forcée au niveau zéro tant que le signal SLCA fourni par le circuit 4 n'est pas au niveau 1 . Pendant le créneau où ce même signal est au niveau 1 t l'entrée d'horloge de la bascule 50 reçoit les impulsions de synchronisation de ligne inversée SL/, et va donc passer au niveau 1 au début de la première ligne apparaissant pendant ce créneau SLCA La sortie Q de la bascule 50 autorise une porte ET 51 qui reçoit également le signal SL/, ainsi qu'un signal RC/ dont on supposera pour le moment qu'il est au niveau i. Dans ces conditions, la sortie de la porte ET 51 est appliquée à l'entrée CLEAR d'une bascule mémoire 42, pour remettre cette bascule à zéro à chaque nouvelle impulsion de ligne. La bascule 52 reçoit sur son entrée d'horloge le signal H à 5 MHz déjà cité. La sortie Q/ de cette bascule est appliquée à son entrée Do Sa sortie Q fournit un signal noté Hc. Une bascule montée de la sorte fonctionne en diviseur de fréquence par 2, et le signal Hc aura donc une fréquence de 2,5 MHz, soit une période de 0,4 ms. Ce signal Hc est appliqué à un compteur à décade 53, dont l'entrée CLEAR reçoit leim- pulsion SL/, réalisant ainsi une remise à zéro du compteur à chaque début de ligne. La sortie du compteur 53 est alors un signal RC qui va passer au niveau 1 au bout de 4ms.On ampute ainsi le début d'une ligne de 4ms, de manière à pouvoir réduire la ligne à 256 points, comme on le verra par la suite. Lorsque le signal RC est passé au niveau 1, le signal RC/ est à zéro et vient inhiber la porte 51 jusqu'à ce qu'une nouvelle impulsion de ligne SL/ vienne remettre à zéro le compteur 53 et faire donc repasser au niveau logique 1 le signal RC. Enfin, le signal RC est appliqué à l'entrée d'horloge d'une bascule mémoire 55 dont l'entrée D est au niveau 1. La bascule est supposée initialement remise à zéro. Sa sortie Q va donc passer à 1, fournissant le début d'un signal SVL, au moment où le signal RC passe lui aussi à 1. La remise à zéro de la bascule 55 s'effectue tout d'abord de manière forcée tant que le signa de commande d'acquisition est au niveau zéro, indiquant qu'au cune acquisition d'image n'est désirée. A cet effet, le signal SLCA est appliqué à une entrée d'une porte ET 58 qui commande à l'entrée CLEAR de la bascule 55. Par ail leurs, une autre bascule mémoire 57 reçoit sur son entrée de prépositionnement le signal d'impulsion de ligne S'ai, qui a pour effet de forcer la sortie Q de la bascule 57 au niveau logique 1 à chaque début de ligne. Cette bascule 57 possède une entrée D reliée au niveau zéro, et une entrée d'horloge qui reçoit un signal FL à travers une porte inverseuse 56. On verra plus loin que le signal FL est un créneau défini par comptage, qui va passer à 1 en cours de ligne, et retourner à zéro un temps prédéterminé avant la fin de la ligne. Lorsque ce signal retourne à zéro, l'entrée d'horloge de la bascule 57 a vu une impulsion d'horloge complète, et sa sortie Q va donc passer à zéro, venant ainsi remettre à zéro de façon for~ cée la bascule 55. Il apparaît maintenant que le signal de validation de ligne SVL est un créneau dont le début et la fin sont définis très précisément, relativement aux impulsions de ligne, ici par un comptage de l'horloge d'échantillonnage. Le début est défini par le signal RC, environ 4 As après le début de ligne, et une fin définie par le signal FL, qui est engendré dgalement environ 4 sss avant la fin de la ligne. il reste alors environ 51,2 sss dans la partie utile de la ligne pour y échantillonner 256 points d'image, compte tenu d'une cadence d'échantillonnage de 200 ns. On se rappellera que la durée d'une ligne à 625 lignes par image et avec trame entrelacée est d'environ 64 sss, d'où il convient de retrancher la durée de l'impulsion de synchronisation qui est elle d'environ'4,8 sss. La figure SA illustre sur 8 lignes les chronogrammes respectifs des signaux SLCA, SL/, ECLR, Hc, RC, CSLV, FL et SVL, pour permettre de mieux comprendre le fonctionnement du circuit de la figure 5. On se référera maintenant à la figure 6. Sur celle-ci, une porte ET 60 reçoit le signal SVL produit par le circuit de la figure 5, ainsi que le signal d'horloge H à 5 MHz, se répètent à une période de 200 ns. La sortie de la porte ET 60 est un signal CKRD, qui produit un ordre d'échantillonnage toutes les 200 ns tant que le signal SVL est au niveau 1 Ce signal CKRD est appliqué à l'entrée d'horloge d'un premier registre à décalage 61, qui reçoit sur son entrée de données le signal vidéo binaire TSV produit par le circuit de la figure 2.Le registre à décalage 61 a une capacité de 8 bits et va donc emmagasiner 8 échantillons binaires consécutifs pris à la cadence de 200 ns pendant le signal SVLO En même temps, le signal d'horloge H est également appliqué à l'entrée d'horloge d'un compteur 63, diviseur par 8, dont la sortie modulo 8, notée forme un signal SCC, appliqué à un inverseur 64, ainsi qu'd une porte ET 66. La sortie SCC/ de l'inverseur 64 vient former ordre de mise en mémoire parallèle pour un second registre à décalage 62, qui forme mémoire verrou. Le second registre 62 possède également une capacité de 8 bits, ses entrées étant reliées aux sorties du registre 61, tandis que ses sorties constituent 8 lignes de données binaires qui vont vers le bloc mémoire MI de la figure 1.Par l'inversion du signal SCC en SCC/ au moyen de l'inverseur 64, on assure que les 8 échantillons binaires seront prélevés en sortie du registre 61 avant qu'un nouvel échantillon ne soit pris en compte par celui-ci pour être disponible sur ses sorties, sous l'effet de la poursuite de l'échantillonnage par le signal CKRD de la porte ET 60. Le synchronisme correct de fonctionnement entre les deux registres 61 et 62 et le compteur 63 est assuré par le fait que ce dernier est remis à zéro sous l'effet du signal SVL, appliqué à son entrée CLEAR. Le signal SVL est encore appliqué à l'entrée D ainsi qu'à l'entrée CLEAR d'une bascule mémoire 65 dont l'entrée d'horloge reçoit le signal SCC/. On remarquera maintenant que le signal SCC définit une horloge divisée par 8 par rapport au signal H, et que le signal SCC/ définit la même horloge, mais de polarité inversée. Dans ces conditions, la sortie Q de la bascule 65 va passer au niveau 1 , fournissant un signal SVL retardé, noté SVLR, au terme d'un intervalle de temps de 1,6 Fs après le début du signal#SVL. Ce temps correspond exactement au temps nécessaire pour emmagasiner les 8 premiers échantillons dans le registre 62. Et ce signal SVLR va servir d valider la porte ET 66, qui reçoit le signal SCC ou horloge divisée par 8, pour produire un signal d'horloge d'octet, noté Hoc, qui servira à la production des ordres d'adresses. Avant de décrire cette production des ordres d'adresses, on remarquera que l'horloge d'octet, Hoc, le signal SVLR, ainsi que la sortie 0b du compteur 63 sont appliqués à une porte NON-ET 67 qui fournit un signal d'ordres d'écriture complémentée notée wR/. La sortie Qb du compteur 63 passe au niveau 1 après 6 impulsions d'hor- loge consécutivement au signal de validation de ligne SVL, et sert donc simplement d l'autorisation générale d'écriture. Un.ordre d'écriture ne pourra être produit qu'après le passage au niveau 1 du signal retardé SVLR, et, en fait, à la cadence de l'horloge d'octet Hoc. En même temps, le signal Hoc est appliqué à l'entrée d'horloge d'un compteur d'adresses 68, possédant 14 étages. Le compteur d'adresses 68 est forcé à zéro à chaque début de trame, jusque apparition du signal SLCA de la logique de commande d'acquisition, après quoi le compteur est libéré pour répondre aux impulsions d'horloge Hoc Il va donc produire un ordre d'adresses qui s'incrémente de zéro à 8 1928 utilisant donc 13 bits. On remarquera au passage que 8 192 mots de 8 bits font 65 536 bits,# ce. qui correspond à la définition d'une image carrée de 256 lignes possédant chacune 256 points. La cinquième sortie AS du compteur 68 définit le signal FL déjà cité, qui va donc changer d'état après l'acquisition de 32 mots de 8 bits chacun. Cela correspond exactement au prélèvement de 256 échantilloùs par ligne. De la sorte, on comprendra maintenant que le signal FL puisse être utilisé pour définir la fin du signal de validation de ligne SVL, comme cela a déjà été décrit en référence aux figures 5 et SA. La dernière sortie A13 du compteur 68 n'est pas utilisée pour définir l'adresse, mais au contraire pour produire un.signal de fin d'acquisition. A cet effet, cette sortie A13 est-reliée à l'entrée d'horloge d'une bascule mémoire 69 dont l'entrée Reçoit le niveau logique 9, et dont l'entrée CLEAR est sollicitée par le signal de commande d'acquisition CA. La bascule 69 aura passé au niveau faux lorsque le signal CA était au niveau zéro, préalablement à l'acquisition, et elle le demeurera par la suite. A l'état faux, la bascule délivre sur sa sortie Q un signal FA à l'étatfaux, et sur sa sortie Q/ un signal FA/ à l'état vrai.Ce signal FA/ est utilisé de façon interne dans la logique de commande d'écriture mémoire LCEM, comme on l'a vu en référence aux figures 3 à 5. A la fin de l'acquisition, la sortie A13 du compteur 68 aura enregistré un changement d'état complet, ce qui va permettre la prise en compte du niveau logique 1 appliqué sur 11 entrée D, pour faire passer la bascule 69 à l'état vrai. Le signal FA passe alors à l'état vrai, et le signal FA/ à 11 état faux. Ce signal FA à l'état vrai est utilisé pour indiquer la fin de l'acquisition au microprocesseur MP de la figure 1, ainsi qu'au port d'interface ICA, le cas échéant. On a maintenant enregistré une image complète avec une définition de 256 lignes et 256 points par ligne dans le bloc de mémoire image MI de la figure 1. En l'absence de demande de transfert d'image par le calculateur associé, un nouvel ordre CA de commande d'acquisition va être émis par le microprocesseur MP, et une nouvelle image est donc enregistrée, de la même manière que précédemment, les éléments de cette nouvelle image venant s'inscrire progressivement dans le bloc mémoire d'image, adresse par adresse, en remplacement des informations correspondant à l'image précédente. Le processus va s'établir de façon obligatoire jusqu'S la fin de la nouvelle image, et ainsi de suite. Lorsqu'au contraire le calculateur associé demande la transmission de l'ensemble des informations numériques relatives à une image, le signal CA va alors passer au niveau zéro pendant toute la durée de cette opération, ce qui a pour effet d'empêcher le renouvellement du contenu du bloc de mémoire image MI, et de modifier 1'état des multiplexeurs MXD et MXA pour que ceux-ci relient maintenant les lignes de données et d'adresses du bloc de mémoire image MI aux bus de données et d'adresses interconnectant les microprocesseurs MP, le port d'interface ICA et les mémoires de programme et de travail MPT. Le microprocesseur MP va alors obéir au programme enregistré dans sa mémoire de programme de façon à extraire les informations limage du bloc de mémoire MI, et à les présenter à travers le port d'interface ICA au calculateur associé, suivant le format désiré par celui-ci, et connu à l'avance On remarquera que l'acquisition et la mémorisation des images sont exécutées à la cadence du balayage vidéo, c'est-à-dire en temps réel, si bien que toutes les trames paires et impaires sont acquises et mémorisées par le dispositif de l'invention, en présence d'une caméra utilisant un balayage entrelacé Le transfert des images vers le microcalculateur s'exécute sous le contrôle du programme implanté dans la mémoire de programme, tandis que le microprocesseur MP peut Changer des signaux de service avec le port ICA La cadence des transferts des informations du bloc de mémoire image MI vers le calculateur associé n'est limitée que par les performances des entrées de données du calculateur en question Dans le mode de réalisation le plus simple de l'invention, à réception d'une commande de transfert d'image depuis le calculateur associé, le microprocesseur MP laisse se terminer leacquisition de la trame image en cours de balayage, puis effectue immédiatement le transfert vers la mémoire des microcalculateurs Dans une Variante intéressante, qui nécessite la présence d'une mémoire de travail dans le bloc MPT, le microprocesseur peut effectuer des opérations de prétraitement d'image sur les informations contenues dans le bloc de mémoire d'image MI. De tels prétraitements sont connus, et on pourrait comme précédemment indiqué de procéder à un "nettoyage" de l'image. La présente invention a été mise en oeuvre avec une caméra de télévision noir et blanc modèle AVC 3250 de la société SONY. Le microprocesseur MP de la figure 1 est le modèle 6809 de la société MOTOROLA, avec les mémoires de programme et de travail associées. Le port d'interface peut être constitué par le modèle 6821 de la société MOTOROLA. Les multiplexeurs MXA et MXD sont par exemple les modèles à trois états 74 LS 157 pour les adresses, et 74 LS 244 pour les données, vendus par TEXAS INSTRUMENTS. Les autres éléments sont définis en référence aux figures 2 à 6. Dans la figure 2, les comparateurs 21 et 22 sont les modèles 72810 de TEXAS INSTRUMENTS. Les portes OU EXCLUSIF 24, 25, 26 et 29 sont constituées par les quatre éléments d'un circuit 7486 également de TEXAS INSTRUMENTS. Enfin, les compteurs 27 et 28 sont encore les modèles 74 160 de TEXAS INSTRUMENTS. Sur la figure 4, le monostable 41 est un circuit LS 122 de la société TEXAS INSTRUMENTS. tandis que la bascule 42 est constituée par la moitié d'un circuit LS 74 du même constructeur. Sur la figure 5, les bascules mémoire 50, 52, 55 et 57 sont également constituées par des moitiés de circuit LS 74. Les portes 51 et 58 sont des circuits Lys 11, tandis que les inverseurs 54 et 56 sont des circuits LS 04. Enfin, le compteur 53 est un circuit LS 160. Sur la figure 6, les portes 60, 66 et 67 sont des circuits LS 10. L'inverseur 64 est un circuit LS 04. Le registre à décalage 61 est un circuit LS 64. Le registre 62 est un circuit LS 273. Le compteur 63 est un circuit LS 161. Les bascules 65 et 69 sont des moitiés de circuit LS 74. Enfin, le compteur d'adresse 68 est défini à l'aide des quatre boîtiers. de comptage LS 161. L'invention a été mise en oeuvre avec comme calculateur associé le modèle EXORCET de MOTOROLA. Bien entendu, la présente invention n'est pas limitée par le mode de réalisation décrit en détail, et s'étend à toute variante comprise dans le cadre des revendications ci-apr & . Les signaux d'entrée peuvent notamment être fournis par un magnétoscop#. REVENDICATIONS 1. Procédé de conversion numérique et de transfert en temps réel de vidéo signaux analogiques comportant un signal de luminance et des signaux de synchronisation de ligne et de trame, caractérisé par les étapes suivantes : - comparer de manière sensiblement continue le signal analogique de luminance (CSV) à une valeur de seuil choisie, en délivrant un signal binaire évoluant en continu selon cette comparaison, - pour chaque trame, engendrer en relation temporelle avec les signaux de synchronisation ligne une suc cession de commandes d'échantillonnage à raison de (C) par ligne, sur lignes par trame, ainsi qu'une succession correspondante d'ordres d'adresses, à raison d'un ordre d'adresse pour un nombre fixe (p) d'ordres d'échantillonnage, (p) étant sous-multiple de (C), - échantillonner le signal binaire continu à chaque com mande d'échantillonnage, - écrire en mémoire numérique, à l'adresse définie par l'ordre correspondant, chaque groupe de (p) échantil lons binaires successifs, et - sur commande, interrompre l'écriture en mémoire au début d'une nouvelle trame, et extraire séquentiellement de la mémoire les groupes de (p) échantillons binaires qu'elle contient. 2. Procédé selon la revendication 1, caracté- risé par le fait que L = C = 256 et p = 8. 3. Interface de numérisation en temps réel de vidéo signaux analogiques, caractérisé par le fait qu'il comporte, en combinaison un circuit d'entrée, pour recevoir les vidéo signaux et mettre en forme les signaux de synchronisation de trame et de ligne, ainsi que pour comparer sensible ment en continu le signal analogique de luminance à une valeur de seuil ajustable, en délivrant un signal binaire évoluant en continu selon cette comparaison, des moyens logiques et numériques rapides aptes, pour chaque trame, à effectuer, en relation temporelle avec les signaux de synchronisation ligne, une suc cession d'échantillonnages du signal binaire continu à raison de (C) par ligne, sur (L) lignes par trame, ainsi qu'à engendrer une succession correspondante d'ordres d'adresses, à raison d'un ordre d'adresse pour un nombre fixé (p) d'échantillonnages, (Pt étant sous-multiple de (e), une mémoire numérique de capacité au moins 4Z x C) mots de (p) bits, avec des lignes de données, des lignes d'adresses, et une ligne de commande d'écriture, un dispositif logique de transfert comprenant un port d'entrée/sortie, ainsi que des lignes de données et d'adresses, un multiplexeur d#entrée/sortie de données relié aux lignes de données de la mémoire et capable sur commande de les connecter soit aux lignes de sortie d6chantil- lons des moyens logiques et numériques rapides, soit aux lignes de données du dispositif logique de trans fert, un multiplexeur d'adresse relié aux lignes d'adresses de la mémoire et capable sur, la même commande de les connecter soit aux lignes d'adresses des moyens logi ques et numériques rapides, soit à celles du dispositif logique de transfert, - le dispositif de transfert étant apte à engendrer un ordre d'acquisition durant lequel les multiplexeurs sont connectés au dispositif logique et numérique rapide, lequel produit une commande d'écriture en mémoire, ainsi qu'un état de transfert, après la fin de l'acquisition, pendant lequel l'écriture en mémoire est interrompue et les informations numériques contenues en mémoire sont transférées à l'extdrieur par ledit port d'entrée/sortie. 4. Interface selon la revendication 3, caractérisé par le fait que L = C = 256 et p = 8. 5. Interface selon l'une des revendications 3 et 4, dans lequel le vidéo signal reçu est un vidéo signal composite, caractérisé par le fait que le circuit d'entrée est apte à en extraire séparément les signaux de synchronisation de ligne d'une part et de trame d'autre part. 6. Interface selon l'une des revendications 3 à 5, caractérisé par le fait que les moyens logiques et numériques rapides comprennent - une logique de commande dtasquisition apte à engendrer à chaque trame un premier signal d'autorisation cou vrant au moins (L) lignes consécutives, - une logique de validation de ligne pour engendrer en présence du premier signal d'autorisation, et à chaque ligne, un second sgnal d'autorisation couvrant (C) échantillons consécutifs sur la ligne, sensiblement alignés d'une ligne à l'autre, et - une logique principale pour stocker les échantillons et les regrouper en mots de (p) bits, tout en pro duisant pour chaque mot un ordre d'adresse et un ordre d'écriture, ainsi qu'une information de fin d'acquisi- tion en fin de trame. 7. Interface selon l'une des revendications 3 à 6, caractérisé par le fait que le dispositif logique de transfert comprend, outre le port d'entrde/sortieg un microprocesseur et au rnpin-s une mémoire de programme. 8. Interface selon la revendication 7, caraco térisé par le fait que le dispositif logique de transfert comprend en outre une mémoire de travail, qui coopère avec le microprocesseur et la mémoire de programme pour effectuer un prétraitement des données numériques d'image.