FR 2534097 A1 19840406 FR 8216622 A 19821004 INTERFACE POUR TERMINAUX DE RESEAUX DE COMMUTATION INTEGRANT LE TELEPHONE ET LES DONNEES La présente invention concerne d'une façon générale une interface pour les terminaux des réseaux de commutation intégrant le téléphone et les données. Ces terminaux sont soit des postes téléphoniques soit des terminaux d'émission et de réception de données. Cette interface permet aux terminaux d'accéder au réseau à un débit global utile prédéterminé, se subdivisant en deux canaux "circuits" et en un canal "paquets". En admettant un débit de 64 kbjs par canal circuit et un débit de 16 kb/s pour le canal paquets, le débit global est de 144 kb/s. Une installation d'abonnie peut comprendre plus de deux postes téléphoniques et plus d'un terminal de données Dans ce cas la ligne d'abonné qui, dans les réseaux intégrant le téléphone et les données, est un bus passif à quatre fils, sur lequel postes téléphoniques et terminaux sont connectés en parallèle, doit être écoutée avant d'entre prise selon le principe connu "Carrier Sense Multiple Accès s (CSMA)". Le problème du double accès aux canaux circuits est facilité par le fait que ces canaux circuits sont assignés appel par appel. Le problème de double accès au canal paquets est plus difficile à résoudre car les terminaux de données étant connectés en parallèle au bus passif, le système de prévention des doubles connexions doit être distribué entre les terminaux. On connaft des systèmes d'accèa à un bus qui évitent les accès simultanés. Ces bus ont un canal d'émission réception de données et un fil d'occupation. Dès que le fil d'occupation indique que le canal d'émission réception est libre, les terminaux appelants le saisissent mais avec un délai sur l'instant de libération du fil d'occupation qui est différent selon les terminaux.- Pour éviter les inégalités de traitement des terminaux, les délais avec lesquels ils réagissent sont tirés au sort à une certaine cadence. Ces systèmes de contention des doubles accès exige un bus ayant un fil d'occupation. Dans la pressente invention, le problème de la contention des accès multiples est résolu sur la base d'un code binaire particulier. Dans le système de l'invention chaque terminal écoute le canal paquets avant d'émettre . Celui-ci étant exploité en HDLC, la présence de 7 | consécutifs permet de déterminer si le canal est libre Au cas où deux terminaux ayant déterminé que le canal était libre décident de commencer à émettre en meme temps le contrôle de ce qui est émis effectivement sur le bus a la propriété du "ou" logique ce qui permet de déterminer qu'il y a collision. Les règles de procédure prévoient quel est celui des terminaux qui se retire. La portée du bus passif devant être de 100 à 150 m, il ne peut être quéstion d'utiliser une simple technologie à collecteur ouvert. Le code utilisé à l'interface doit etre tel (1) qu'il permette de réaliser l'équivalent du "ou" cablé, c'est-à-dire qu'un état prédomine sur l'autre ce qui revient à poser par exemple où n est le nombre de terminaux connectés au bus (2) qu'il ne possède pas d'énergie à la fréquence zéro pour permettre la téléalimentation (3) que la façon d'émettre ut bit ne dépende pas du bit précédent; (4) qu'il transporte le signal d'horloge. De plus, toutes les informations à l'interface étant transmises en série sous forme d'une trame, le code doit etre tel qu'il permette de réaliser aisément le signe de début de trame. Ce dernier a une forme d'onde particulière. Dans le code de l'invention, le chiffre binaire "1" est représenté par un signal nul ou ainsi qu'on le verra par un signal constant pendant un temps bit et d'amplitude inférieure à une certaine limite et le chiffre binaire lloll est représenté par une forme onde d'une certaine polarité + V pendant un demi-temps bit et de l'autre polarité -V pendant l'autre demi-temps bit, les amplitudes pendant les deux demi-temps étant égales et opposées. Un tel signal n'a donc pas de composante continue. Les signaux émis en même temps s'ajoutent analogiquement sur le bus. Deux ou trois bits "0" ajoutés donnent la forme d'onde du "0" mais avec une amplitude deux fois + 2V,trois fois + 3V,plus grande que celle du bit 0. Afin que plusieurs zéros additionnés soient lus comme un zéro, le décodeur comprend un écreteur ayant un seuil A0 inférieur à l'amplitude du zé-ro. Par exemple A0 = V/2 On a vu que de préférence, le bit "1" était un signal nul.Toutefois si le nombre de terminaux est n et si le "1" a une-amplitude constante mais non nulle-A1 pendant un temps bit, lXamplitude de deux, trois "1" additionnés sera deux fois, trois fois, llamplitude du "1". Si l'on écrête le signal formés par les uns additionnés à un niveau plus grand que n A1 ces uns additionnés seront lus comme un un. I1 faut donc que nA1 A0. Le signal de début de trame est un signal qui pendant un demitemps bit est nul et pendant l'autre demi-temps bit a une amplitude =V. L'invention va etre maintenant décrite en détail en relation avec les dessins annexés dans lesquels - les Figs. la et lb représentent les formes d'onde des signaux de code représentant respectivement le zéro -binaire, le un binaire et le signal de début de trame; - la Fig. 2 represente sous la forme d'un diagramme de blocs l'interface 1,codeur-émetteur" et décodeur conforme à l'invention - la Fig. 3 représente le codeur; - la Fig. 4 représente l'émetteur - la Fig. 5 représente le décodeur; et - les Figs 6a et 6b représentent le chronogramme de décodage Les signaux du code Ra2 sont représentés sur la Fig. 1. Sur la ligne a de cette figure on a représenté le signal d horloge bit H en désignant par T la durée d'un bit. Sur la ligne b, on a représenté en code NRZ conventionnel la séquence 0, 1, 0, 1, 1 Sur la ligne c on a représenté les formes d'onde du "0,' et du "1" du code Ra2. Le "1" est un signal nul 101 ne correspondant à aucun envoi d'énergie en ligne. Le "0" est un signal comportant une partie positive 102 durant un demi-temps bit et une partie négative 103 durant le demi-temps bit suivant. Au milieu du temps bit il y a une transition 104 "positif-négatif". Pendant le temps bit, le "0" ne vient jamais au niveau zéro. Les conditions (1), (2), et (3) précédemment posées sontmanifestement satisfaites. Le respect de la condition (4) dépend de la proportion entre les "1" et les "0". Pour permettre la récupération de l'horloge bit, au moins un des bits du mot de verrouillage de trame, par exemple le premier bit F de ce mot est codé d'une façon particulière qui constitue un viol du code précédent. Le bit F est converti dans les deux signaux F1 et F2 qui comprennent chacun un demi-temps bit nul et un demi-temps positif ou négatif. Dans F1 le demi-temps nul est en tete ; dans F2 la demitemps nul est en queue. Le codeur élabore deux signaux A et B (lignes d et e de la Fig. 1) qui sont additionnés dans un émetteur. Le signal A est la partie positive du signal de la ligne c ; le signal B est sa partie négative. L'émetteur additionne A et B en faisant coincider leurs niveaux nuls de référence. 101 et 105. La Fig. - 2 représente un diagramme de blocsde l'interface. Le bus passif 10 est constitué de quatre fils, 11-12 pour la direction terminal - equipement d'abonné et 13 - 14 pour la direction équipement d'abonné - terminal. A ce bus sont directement relies d'une part l'équipement d'abonné 15 et d'autre part en parallèle l'ensemble codeur émetteur 20 - 30 et le décodeur 50. La liaison au bus de l'émetteur et du décodeur se fait à travers des transformateurs 16 et 17 qui permettent la télé -alimentation de l'interlace à partir de l'équipement d'abonné. Le codeur 20 est représenté dans la Fig. 3. I1 possède trois entrées 1, 2 et 3 auxquelles sont appliquées respectivement les signaux d'horloge - bit, H, le premier bit de la trame F et les données D en code conventionnel représentés sur les lignes a et b de la Fig. 1. Le codeur convertit ces signaux dans les signaux A et B des lignes d et e de la Fig. 1. Les équations logiques lient H, F1, F2, D à A et B soit A = (D F1 + D F2) B = H + DF1 + DF2 En se référant à la Fig. 3, la bascule 21 décale F d'un temps bit. Les portes ET 22 et 23 effectuant les produits DF1 et DF . Les portes ET 24 et 25 effectuent les produits F2 D et F2 D. Les portes OU 26 et 27 effectuent les sommes DF1 SDF 2 DF1 + DF2 DF1 + DF2 La porte OU 28 ajoute H à la première expression précédente. Enfin la porte OU 29 et les deux inTPe-rseur6 29' et 29" multiplient par H la seconde expression précédente. On obtient ainsi aux bornes 4 et 5 respectivement les signaux A et B. L'émetteur 30 est représenté sur la Fig. 4. I1 comprend essentiellement un amplificateur opérationnel 31 et un transistor 32 monté en base commune à la sortie de cet amplificateur. Le circuit d'émetteur de ce transistor est monté en contre-réaction sur l'amplificateur opérationnel. L'entrée iee de l'amplificateur est reliée aux bornes de sortie 4 et 5 du codeur et l'entrée non inverseuse est reliée à la terre à travers une diode de Zener 33 fournissant une tension de référence Vr. Le potentiel de l'émetteur du transistor 32 est tel que V = a1 Vr + a 2 (v + v ) émetteur 5 les coefficients a &alpha;1 et eut 2 étant fonction de la valeur des résistances d'entrée 34 et 35 et de la résistance de contre-réaction 36 La tension d'entrée V4 et V5 peuvent prendre deux valeurs par exemple 0 et 5 volts, la tension de 1' émetteur du transistor 31 peut prendre trois valeurs &alpha;1 Vr r &alpha;1 Vr &alpha;1 Vr - 5&alpha;2 &alpha;1 Vr + 10 &alpha;2 r 2 A ces trois valeurs correspondent trois valeurs de courant du transistor.Le collecteur du transistor est relié aux fils 11 et 12 du bus 10 par l'intermédiaire du transformateur 16 On voit donc que l'émetteur réalise les fonctions suivantes si A = B = 1, l'émetteur émet - V si A = 1 et B = 0 ou A = 0 et B = 1, l'émetteur émet 0 volt si A = B = 0, 1:émetteur émet + V La sortie de l'émetteur 30 étant constituée par le collecteur 37 du transistor 32, elle est à haute impédance. On recueille donc sur le collecteur la somme des signaux émis sur le bus. Supposons que trois émetteurs se connectent simultanément au bus 10 et émettent sur ce dernier les séquences représentées respectivement sur les lignes a, b, c de la Fig. lb 1010 1010 0110 Ces signaux s'additionnent sur le bus et fournissent le signal somme de la ligne d de la Fig. 1b. On voit que les zéros dont les formes d'onde s'additionnent analogiquement, ont des amplitudes de -, +2V et + 3V Le signal somme est écreté par les amplificateurs opérationnels 38 et 38' montés en écreteurs et les sorties 39 et 39' de ces écreteurs sont connectées à un circuit 40 de détection de bus libre. Ce circuit reçoit également le signal lu sur les fils de réception du bus qui lui sont appliqués par les bornes 59 et 59'.Si les signaux lus et transmis ne sont pas identiques, le circuit 40 inhibe la transmission comme il est connu en matière de "Carrier Service Multiple Access". Les signaux de ligne écretés S1 et S2 (lignes bl et b2 de la Fig. 6) sont synchronisés sur l'horloge rapide grâce aux bascules 51. Les signaux synchronisés sont désignés par S1 e et S2 0 (lignes dl et d2 de la Fig. 6) d2 1,0 2,O (lignes d1 dela Fig. 6) Etant donné que tout début de temps bit se traduit par une transition de 0 à +V si le "0" fait suite à un "1" ou de -V à +V si le "0" fait suite à un "0" on peut détecter l'existence de ce début de temps bit en décalant le signal S1 , ou S2 0 d'une période d'horloge rapide dans le circuit de décalage 52. On obtient à sortie de ce circuit de décalage un signal S1 1 (ligne e de la Fig. 6) et on effectue la fonction de début de temps bit S1,0 .S1,-1 dans la porte ET 53 qui reçoit de 51 le signal S1 , 0 et de 52 le signal S1,-1, inversé à l'entrée de ladite porte. On peut évidemment déduire le signal de début de temps bit de S2,0 et S2,-1, la fonction de temps bit étant alors S2,0.S2, - 1 ce qui seréalise encore avec une porte ET et un inverseur. Le signal de l'horloge rapide est appliqué à un compteur 54 qui fournit au décodeur 55 des nombrés binaires de 0 à n. Ces nombres sont décodés par le décodeur 55 déclenché parle signal de sortie g (ligne fl de la fig. 6) de la porte 53. Le décodeur 55 fournit un signal h7 (ligne h1) et un signal h18 (ligne h ) servant à l'échantillonnage des signaux de ligne synchronisés, un signal 2 d'horloge bit récupérée et un signal g' de remise à zéro. Dans l'exemple décrit le signal g' est le signal h21. Le décodeur 55 est donc remis à à zéro par g' à moins qu'il ne l'ait été auparavant par g Le décodeur 55 fournit le signal d'horloge bit en délivrant un zéro aux instants ho à 10 0 inclus et un un de h11 à h21 inclus. Si au lieu dartre impair, n était pair, égal à 22 par exemple, le décodeur fournirait un zéro de ho à h10 et un un h12 à h22. D'autre part, les signaux S1,0 et S2,0 sont échantillonnés respects vement dans les bascules de type D 56 et 57 aux temps h7 et h18 de l'horloge rapide, ou plus généralement à deux instants situés respectivement dans la première et dans la deuxième demi-période d'un temps bit. Les signaux kl et k2 (lignes kl et k2 de la Fig. 6) sortant respectivement des bascules 56 et 57 sont appliqués à un décodeur 58 qui délivre trois signaux F1, -1, F2, -1, D-1. Ces signaux sont obtenus par les fonctions suivantes F1, -1 = k = k1 . k2 2, - 1 1 2 D kl =k1. k2 Ces signaux sont délivrés avec un retard d'un temps bit.Ils sont enfin synchronisés avec l'horloge bit récupérée dans le dispositif de synchronisation 58! La Fig. 6 montre le chronogramme de décodage. Sur la ligne a, on a représenté une suite de signaux en ligne. Cette suite comprend un signal (F1 - F2) de verrouillage de trame suivi des signaux de code représentant la séquence 1, 0, 0, 1. Les lignes bl et b2 représentent les deux signaux S1 et S2 dans lesquels se transforme le signal de ligne quand on l'écrête dans le sens positif et dans le sens négatif. La ligne c, représente les tops de l'horloge rapide. Les lignes d1 et d2 représentent les signaux S1,0 et S2,0 déduits des signaux S1 et S2 des lignes bl et b2 par synchronisation sur l'horloge rapide. La ligne e représente le signal S1,0 retardé d'une période de l'horloge 1,0 rapide pour former le signal S1, - 1. Les lignes fI et f2 représentent le signal de début de bit g ou g' tels qu'ils sont fournis respectivement à la sortie de la porte 53 ou par l'horloge rapide (h21). La ligne g représente le signal g + g' qui sert à remettre à zéro et à redeclencher le compteur 54; Les lignes h1 et h2 représentent les impulsions d'échantillonnage des demi-temps de bit, h7 et h18 > fournis par le décodeur 55 La ligne j représente l'horloge bit récupérée La ligne k1 représente le signal S1,0 de la ligne dl échantillonné par le signal h7 de la ligne h1. La ligne k2 représente le signal S2,0 de la ligne d2 échantilloné par le signal h18 de la ligne h2. Les lignes 1, m, n représentent respectivement les signaux F1 et F2 de verrouillage de trame décodés et les données D décodées. Dans ce qui précède ona décrit des formes d'ondes de signaux représentant respectivement le "0" et le "1" binaire. Bien entendu, ces formes d'onde au lieu de représenter le 0 et le 1 pourraient représenter le "1" et le "0". Bien que l'on ait supposé que le circuit de détection du bus libre 40 inhibait l'émission du terminal auquel il est associé, on pourrait également faire en sorte que ce circuit 40 commande le codeur de façon à lui faire émettre une suite de "1" qui ne perturbe pas l'émission en cours. Revendications. 1. Installation d'abonné dans un réseau de commutation intégrant le téléphone et les données comprenant un bus passif (10) à quatre fils, des terminaux d'émission-réception de données connectés en parallèle audit bus et comprenant chacun un codeur émetteur (20-30) et un décodeur (50),des moyens (40) de comparer les bits émis sur'le bus par un codeur-émetteur donné aux bits émis par un autre codeur-émetteur, et des moyens d'inhiber un des deux codeurs-émetteurs, caractériséeen ce que l'un des chiffres binaires est représenté par un signal constant pendant un temps bit et d'amplitude inférieure à une certaine limite et l'autre chiffre binaire est représenté par une forme d'onde d'une certaine polarité +V pendant un demi temps bit et de l'autre polarité -V pendant l'autre demi-temps bit, les les amplitudes pendant les deux demi-temps étant égales et opposées. 2. Installation d'abonné conforme à la revendication 1, caractérisé en ce que l'un des chiffres binaires est représenté par un signal nul. 3. Installation d'abonné conforme à la revendication 1 caractérisé en ce que ltémetteur (30) comprend un étage de sortie composé d'un transistor (32) à collecteur de haute impédance relié aux fils de transmission (11-12) du bus (10), ledit collecteur recevant les bits circulant sur lesdits fils et deux écrêteurs (38 - 38') écretant lesdites bits à des niveaux + V inférieurs à l'amplitude de celui des bits représentés par une forme d'onde à deux polarités. 4. Installation d'abonné conforme à la revendication 1 dans laquelle les bits sont transmis en trame par le codeur-émetteur, caractérisé en ce que les signaux de début de trame ont une forme d'onde ayant une partie à amplitude constante nulle pendant la durée d'un demi-temps bit, une partie d'amplitude positive pendant la durée d'un demi-temps bit, une partie d'amplitude négative pendant la durée d'un demi-temps bit et une partie à amplitude constante nulle pendant la durée d'un demi-temps bit.