FR 2534045 A1 19840406 FR 8315550 A 19830929 La présente invention se rapporte à un circuit additionneur numérique et plus particulièrement à un perfectionnement à la"chaine de report de Manchester". Dans l'addition de deux nombres, A et B, le kème chiffre significatif de la somme S dépend de la valeur des kèmes chiffres du cumulateur Ak et du cumulande Bk et également du report du (k-1)ème chiffre Lorsque l'on ajoute deuxnombresbinaires, il faut prévoir du temps pour que l'indication du report se propage de la position du chiffre binaire (bit) de faible poids à la position du bit de poids fort Comme les bits utilisés pour accomplir une addition numérique binaire n'ont électroniquement que deux valeurs " 1 " ou " O ", la durée de propagation de l'indi- cation du report peut-être écourtée en utilisant ce qui est devenu connu sous le nom de 'chaîne de report de Manchester" Ce circuit est décrit dans l'article " Parallel Addition In Digital Computers: A New Fast Carry Circuit", décrit par T Kilburn et autres, Proc IEE, volume 106 ( 1959) Pt.B, aux pages 464-466 En écourtant la durée de propaga- tion du report cela diminue le temps total requis pour ajouter les deux nombres à N bits. Si les kèmes bits Ak et Bk sont tous deux " O " ou tous deux " 1 ", la kème sortie de report sera " O " et " 1 " respectivement, quelle que soit la (k-1)ème sortie de report Par ailleurs, si les valeurs de Ak et B sont " 1 " k et " O " ou " O " et " 1 " respectivement, la kème sortie de report sera égale à la (k-1)ème sortie de report. La "chaîne de report de Manchester" de base comprend N-1 groupes en cascade commutateurs pour un additionneur à N bits, et un circuit logique répondant aux N bits cumulateurs et cumulandes pour contrôler les commutateurs Chaque groupe de commutateurs comprend un commutateur en série connecté entre la sortie de report de la position du bit adjacent de moindre poids et l'entrée de report de la position du bit adjacent de poids fort. De plus, un second commutateur est connecté entre la borne de sortie de report de la position du bit immédiat et le 2 2534045 potentiel d'alimentation en " 1 " logique et un troisième commutateur est connecté entre la borne de sortie de report de la position du bit immédiat et le potentiel d'alimentation en "O" logique Selon que les valeurs d'entrée du cumulateur et du cumulande pour la position du bit particulier sont toutes deux " 1 " ou toutes deux "O", le second ou le troisième commutateur est respectivement fermé Par ailleurs, si les valeurs respectives des bits sont "O" et " 1 " ou " 1 " 11 et "O", le commutateur en série est fermé pour laisser passer sans changement ou propager le signal de report de la position du bit adjacent de moindre poids à la borne de sortie de report. La logique de commande de commutation de report répondra aux entrées plus rapidement que la logique d'addition, ainsi l'indication du report est disponible à la position du bit de poids fort de l'additionneur en bien moins de temps que s'il était nécessaire d'accomplir la somme et le report de chaque position du bit de moindre poids avant d'ajouter les valeurs de la position du bit de poids fort suivant. Typiquement, les circuits additionneurs sont construits sous une forme de circuit intégré, auquel cas les commutateurs d'une chaîne de report de Manchester sont réalisés avec les trajets principaux de conduction des transistors Les circuits de commande des commutateurs sont désignés par des portes logiques combinatoires, comme une porte ET et une porte NON-OU, chacune répondant aux valeurs de Ak et Bk pour commander respectivement les second et troisième commutateurs Le commutateur en série est normalement contrôlé par la sortie d'un demi-additionneur répondant aux valeurs de Ak et Bk. Selon les principes de la présente invention, un circuit produit un signal de report à partir d'un étage additionneur binaire L'étage additionneur a des bornes pour une entrée de report et deux entrées de chiffres binaires Le signal de report est produit à une borne de sortie de report Un premier moyen commutateur relie la borne d'entrée de report à la borne de sortie de report quand les deux entrées de chiffres binaires sont à des niveaux logiques différents Deux transistors en série sont couplés entre laborne de sortie de report et une source de potentiel positif d'alimentation et leurs électrodes de commande sont couplées aux entrées respectives de chiffres binaires Deux autres transistors en série sont couplés entre la borne de sortie de report et une source de potentiel négatif d'alimentation, et leurs électrodes de commande sont couplées aux entrées respectives de chiffres binaires. La présente invention est une simplification du circuit de la configuration des second et troisième commutateurs et de la logique de commande dans* une chaîne de report de Manchester La réalisation en CMOS (métal-oxyde- semi-conducteur complémentaire) du circuit simplifié comprend des premier et second transistors à effet de champ (FET) du type P dont les trajets de conduction drain-source sont connectés en série entre un potentiel relativement positif d'alimentation et la borne de sortie de report de position de bit Les trajets de conduction drain-source de troisième et quatrième FET du type N sont connectés en série entre la borne de sortie de report de position de bit et un potentiel d'alimentation relativement négatif Les électrodes de commande des premier et troisième FET sont connectées pour leur appliquer l'un des bits cumulateurs (Ak) et les électrodes de commande des second et quatrième transistors-sont connectées pour appliquer le bit cumulande (Bk) Cet agencement remplace une porte NON-ET et une porte NON-OU par un transistor du type P et un transistor du type N effectuant une économie de pièces, de dissipation de puissance et de temps de propagation des signaux. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 est un schéma d'un étage additionneur complet selon l'art antérieur employant une "chatne de report de Manchester"; la figure 2 est un schéma d'un étage addition- neur complet CMOS selon les principes de la présente invention; et les figures 3 A et 3 B montrent un schéma d'un étage additionneur complet réalisé avec un procédé de transistorsà une seule conductivité comme NFET et selon les principes de la présente invention. En se référant à la figure 1, une porte OU exclusif (XOR) 12 a ses première-et seconde connexions d'entrée de chiffres binaires (bits) agencées pour applica- tion du kème bit significatif d'un cumulateur binaire A et du kème bit significatif d'un cumulande binaire B. La connexion de sortie 9 de la XOR 12 est la somme Ok de Ak et Bk et elle est représentée par l'équation Booléenne O k = Ak Q Bk o le symbole Q représente l'opération conventionnelle OU exclusif La XOR 12 est généralement connue comme demiadditionneur Une seconde porte XOR 10 a ses première et seconde connexions d'entrée reliées à la connexion 9 et l'entrée de report Ck,1 du circuit additionneur opérant sur les bits adjacents de moindre poids du cumulateur A et du cumulande B La 4 * sortie Sk de la porte XOR 10 est donnée par l'équation Booléenne: Sk = Ck-1 Ok = Ck-1 Q (Ak Bk) ( 1) XOR 10 fonctionne comme un second demi-additionneur et la combinaison en cascade de XOR 10 et XOR 12 forme un additionneur complet pour les bits Ak, Bk et l'entrée de report Ck_ 1 Le signal Sk représenté par l'équation ( 1) est en accord avec la définition de l'addition binaire. 2534045 Un additionneur complet entier doit également produire un signal de sortie de report Ck Cette fonction est produite par le restant du circuit de la figure 1. Comme on l'a décrit ci-dessus, si Ak et Bk sont tous deux au niveau logique " 1 ", quelle que soit la valeur du signal d'entrée de report Ck_ 1, la sortie de report Ck doit être un " 1 " logique Inversement, si Ak et Bk sont tous deux des "O" logiques, le report Ck doit être un "O" logique. Par ailleurs, si les états de Ak et Bk sont respectivement soit "O" et " 1 " ou " 1 " et "O", alors la sortie de report Ck dépend de la valeur logique de Ck_ 1; c'est-à-dire que si Ck_ 1 est un,11 " ou l'0 ", la valeur de Ck est respectivement " 1 " ou "O", respectivement Par conséquent, si les états de Ak et Bk sont respectivement "O" et " 1 " ou " 1 " et "O", la valeur du report Ck est la même que le report Ck_ 1 - La borne 11 de sortie de report Ck est connectée par trois commutateurs N 1, N 2 et Pl à la borne d'entrée de report Ck_ 1, un signal logique "O" et un signal logique " 1 " respectivement En fermant l'un des commutateurs à l'exclusion des autres une valeur de sortie de report Ck 1 ' " 1 " logique ou "O" logique peut être produite à la borne 11 de sortie de report Ck Les commutateurs N 1 et N 2 sont fermés quand un " 1 " logique est appliqué-à leurs électrodes respectives de commande Le commutateur Pl est fermé quand un "O" logique est appliqué à son électrode de commande L'électrode de commande du commutateur NI répond à l'état de sortie de la XOR-12 La sortie d'une porte NON-ET logique 14 ayant des première et seconde bornes d'entrée répondant aux bits respectifs Ak et Bk, commande l'électrode de commande du commutateur P 1 La sortie d'une porte NON-OU logique 16 ayant des première et seconde bornes d'entrée répondant aux bits respectifs Ak et Bk, commande l'électrode de commande du commutateur N 2 Comme le montre le tableau 1 ci-dessous, les commutateurs N 1, N 2 et Pl sont fermés à l'exclusion des autres commutateurs Le tableau 1 montre également que Ck R 1, " 1 " logique " 110 " logique sont 6 2534045 appliqués de façon appropriée à la borne de sortie de report 11 selon la valeur des bits cumulateur et cumulande Ak et Bk TABLEAU 1 (Ck: XOR 10 en fonction de Ak, Bk,Ck_ 1) Ak Bk Ck-1 XOR 12 NON-ET 14 NONou 16 XOR 10 Ck O O O O I I O O O O 1 O I I I O 0 I O I 1 O I O 0 I I 1 I O O 1 I O O I I O 1 O 1 O I I I O O 1 I I O O O O O 1 151 1 1 O O O 1 1 La figure 2 montre une amélioration par rapport au circuit de la figure I en ce qui concerne la simplicité du circuit et sa vitesse Des éléments du circuit de la figure 2 désignés par des chiffres de référence identiques aux éléments de la figure I sont semblables et fonctionnent d'une façon semblable Le circuit de la figure 2 produit un signal de report Ck qui est complémentaire du signal de report Ck produit par le circuit de la figure I pour des valeurs identiques de Ak et Bk Cela impose la contrainte que le second demi-additionneur 18 soit une porte NON-OU exclusif (XNOR) La sortie Sk de la XNOR 18 est: Sk = (Ak Bk) Ck-1 ( 2) et est égale au signal de somme représenté dans l'équation ( 1) La raison en est que la XNOR opérant sur le complément du report Ck-1 compense l'inversion du signal. L'utilisation d'une porte NON-OU exclusif ne doit ajouter aucune complexité au circuit car les portes XNOR et XOR peuvent être conçues avec le même nombre de transistors (voir par exemple les feuilles de donnée de RCA Corporation, circuit intégré CD 4070 XOR et circuit intégré CD 4077 XNOR publiées dans RCA Solid State COS/MOS Integrated Circuit SSD 250 B Data Book, Septembre 1980). Le transistor N 1 du type N fonctionne comme un commutateur en série répondant à la sortie de la XOR 12 comme sur la figure I pour laisser passer le signal de report Ck_ 1 quand les bits d'entrée Ak et Bk sont respec- tivement soit "O" et " 1 " ou " 1 " et " O " Les transistors du type P en série Pli et PO 10, répondant aux valeurs d'entrée des bits Bk et Ak respectivement,-se trouvent entre la borne d'alimentation positive VD et la borne de sortie du report 110 et ils fonctionnent comme un second commutateur pour appliquer un " 1 " logique à la borne 110 à la condition que Bk et Ak soient tous deux " O " logique. Le second commutateur Pl de la figure 1 par ailleurs, applique un " 1 " logique à la borne de sortie de report 11 à la condition que Bk et Ak soient tous deux des " 1 " logiques La raison de l'inversion du signal de sortie de report entre lescircuitsde la figure 1 et de la figure 2 est l'interposition de la porte NON-ET de commande 14 qui inverse, entre les entrées Ak et Bk et l'électrode de commande du commutateur. Des transistors en série N 11 et N 12 du type N placés entre le potentiel relativement négatif d'alimen- tation VS et la borne de sortie de report 110 et répondant aux valeurs des signaux d'entrée Bk et Ak respectivement, fonctionnent comme un troisième commutateur pour appliquer un " O " logique à la borne 110 uniquement à la condition que les chiffres d'entrée Ak et Bk soient tous deux des " 1 " logiques Il faut noter que le troisième commutateur N 2 de la figure 1 applique un "O" logique à la borne de sortie de report 11 à la condition que Ak et Bk soient tous deux des "O" logiques du fait de la réponse inverse de la porte NON-OU 16 qui est interposée entre les bornes d'entrée de chiffres et l'électrode de commande de commutateur L'absence des portes de décodage qui inversent 14 et 16 dans le circuit de la figure 2 a pour résultat que le circuit de la figure 2 produit des signaux complémen- taires de report par rapport aux signaux de report produits par le circuit de la figure I pour des valeurs semblables Ak et Bk de bits à l'entrée. Le transistor Nll du type N et le transistor Pll du type P ont tous deux leurs électrodes de commande qui sont connectées au bit d'entrée Bk et étant des dispositifs de type complémentaire, l'un conducteur à l'exclusion de l'autre En effet, si la valeur de Bk est un " 1 " logique, Nll est conducteur tandis que Pll est hors circuit et si Bk est un " O " logique, Pll est conducteur tandis que Nll est hors circuit De même, les transistors complémentaires P 10 et N 12, tous deux répondant à la valeur de l'entrée Ak sont chacun conducteurs à l'exclusion de l'autre Ainsi, on peut voir que les premier (N 1), second(Po 10, Pll) et troisième (N 11, N 12) commutateurs sont chacun conducteurs à l'exclusion des deux autres Le tableau 2 illustre les états d'entrée et de sortie du circuit de la figure 2. TABLEAU 2 (k XNOR 18 s Ak Bk ' k-1 A B C_ 5 _ XOR 12 XNOR 18 Ck A k k-i k-i C 0 O 0 I OO 1 O 1 0 0 1 1 0 1 O I 1 1 1 0 1 1 0 1 O O I O O I I I 1 I O 1 I 1 O O 1 1 O 1 O O O 1 1 1 0 0 1 0 Une comparaison des tableaux 1 et 2 révèle que les sommes Sk, c'est-àdire XOR 10 sur le tableau 1 et XNOR 18 sur le tableau 2 sont égales pour des valeurs identiques de Ak, Bk et la valeur réelle de Ck_ 1 ainsi les circuits des figures 1 et 2 accomplissent des fonctions ident Le circuit de la figure 2 élimine la nécessité de la porte NON-ET 14 et de la porte NON-OU 16 du circuit de la figure 1 Normalement, dans la technologie CMOS, chacune des portes est construite avec quatre transistors. Par conséquent, le circuit de la figure 2 permet d'écono- miser six transistors par étage additionneur ou 48 transis- tors pour un additionneur à huit bits De plus, la charge capacitive sur les connexions d'entrée des bits Ak et Bk sera normalement réduite, améliorant ainsi la vitesse de fonctionnement du circuit. La figure 3 A est un circuit à transistors d'un seul type de conductivité, analogue au, circuit à transis- tors complémentaires de la figure 2 o les transistors des seconds commutateurs (N 22, N 23) sont-d'un type de conduc- tivité identique aux transistors du troisième commutateur (N 20, N 21) La fermeture des second et troisième. commutateurs est rendue mutuellement exclusive par l'in- corporation dés circuits inverseurs 28 et 29 pour attaquer les électrodes de commande des transistors 23 et 22, respectivement Normalement, l'économie des transistors pour la configuration de la figure 3 A par rapport à un circuit à transistors d'une seule conductivité analogue au circuit de la figure 1 est moins importante que les économies réalisées dans le circuit CMOS de la figure 2. Cependant, si la porte NON-OU 30 et le transistor N 25 de la figure 3 B remplacent les inverseurs 28, 29 et le transistor N 22, N 23, respectivement de la figure 3 A, on peut réaliser une économie nominale de quatre transistors par étage additionneur O Les circuits des figures 1, 2 et 3 sont conçus pour traiter des signaux logiques positifs, c'est-à- dire un " 1 " logique étant représenté par un potentiel relati- vement positif d'entrée Le circuit de la figure 1 peut être agencé pour traiter des signaux logiques négatifs en remplaçant la porte XOR 12 par une porte XNOR Les circuits des figures 2 et 3 peuvent être agencés pour traiter des signaux logiques négatifs en remplaçant XNOR 18 et XNOR 26 par des portes XOR respectives. R E V E N D I C A T I O N S 1. Circuit de production d'un signal de report d'un étage additionneur binaire ayant une borne d'entrée de report, une borne de sortie de report et des première et seconde bornes d'entrée de chiffres binaires du type comprenant: un premier moyen de commutation pour connecter sélectivement la borne d'entrée de report à la borne de sortie de report en réponse aux valeurs aux première et seconde bornes d'entrée de chiffres binaires à des niveaux logiques différents; des premier et second transistors ayant chacun des électrodes respectives de commande et des trajets conducteurs principaux respectifs, caractérisé par: des troisième (P 11) et quatrième (N 11) transis- tors, chacun ayant des électrodes respectives de commande et des trajets conducteurs principaux respectifs; un moyen pour connecter en série les trajets conducteurs principaux des premier (P 10) et troisième (P 11) transistors entre la borne de sortie de report ( 7 k) et une source de potentiel relativement positif d'alimentation (VD); un moyen pour connecter en série les trajets conducteurs principaux des second (N 12) et quatrième (N 11) transistors entre la borne de sortie de report et une source de potentiel relativement négative d'alimentation T (V s); des moyens respectifs pour connecter les électrodes de commande des premier et second transistors à la première borne d'entrée de chiffres binaires (Ak); et des moyens respectifs pour connecter les électrodes de commande des troisième et quatrième transis- tors à la seconde borne d'entrée de chiffres binaires (Bk). 2. Circuit selon la revendication 1, caractérisé en ce que les premier (P 10) et troisième (P 11) transistors l 1 sont d'un premier type de conductivité (P) complémentaire -du type de conductivité (N) des second (N 12) et -quatrième (N 11) transistors. 3. Circuit selon l'une quelconque des revendications I ou 2, caractérisé-en ce que les moyens respectifs pour connecter les électrodes de commande des second (N 12) et quatrième (Nil) transistors aux première (Ak) et seconde (Bk) bornes d'entrée des chiffres binaires respectivement, sont des connexions directes. 4 Circuit selon la revendication 1, caractérisé en ce que les moyens respectifs pour connecter les électrodes de commande des premier (N 22) et troisième (N 23) transistors aux première (Ak) et seconde (Bk) bornes d'entrée de chiffres binaires comprennent: un premier circuit inverseur ( 29) ayant une borne d'entrée connectée à la première borne d'entrée de chiffres binaires et une borne de sortie connectée à l'électrode de commande du premier transistor; et un second circuit inverseur ( 28) ayant une borne d'entrée connectée à la seconde borne d'entrée de chiffres binaires et une borne de sortie connectée à l'électrode de commande du troisième trans Istor - 5. Circuit selon la revendication 2, caractérisé en ce que les moyens respectifs pour connecter les électrodes de commande des premier (P 10 l) et troisième (Pli) transistors aux première (Ak) et seconde (Bk) bornes d'entrée de chiffres binaires sont des connexions directes respectives. 6. Circuit selon la revendication 1, du type comprenant de plus: une borne de sortie de la somme (Sk); et une porte OU exclusif ayant des première et seconde bornes d'entrée connectées aux première et seconde bornes d'entrée de chiffres binaires respectivement et ayant une borne de sortie; caractérisé par une porte NON-OU exclusif ( 18) ayant des première et seconde bornes d'entrée connectées respectivement à la borne d'entrée de report (Uk_ 1) et à la borne de sortie ( 9) de la porte OU exclusif et ayant une sortie couplée à ladite borne de sortie de la somme; et le premier moyen de commutation (NI) comprenant un autre transistor ayant un trajet conducteur principal connecté entre les bornes d'entrée de report et de sortie de report (Uk) et ayant une électrode de commande connectée à la borne de sortie de la porte OU exclusif.