FR 2527867 A1 19831202 FR 8209390 A 19820528 Circuit analogique inverseur à transistor à effet de champ La présente invention a pour objet un circuit analogique inverseur, c'est-à-dire un circuit capable de fournir un signal analogique de sortie présentant, avec un signal d'entrée, une relation du type y = tlx. il existe déjà des circuits réalisant la fonction d'inversion y = llx et associant, dans une boucle de rétroaction, un amplificateur opérationnel et un multiplicateur, l'ensemble étant réalisable sous forme monolithique. Un tel circuit utilise généralement la forme exponentielle de la relation qui lie le courant et la tension dans une jonction. Il faut éviter d'arriver à une valeur si basse que la sortie soit saturée. Les caractéristiques varient avec la température, ce qui oblige à prévoir des compensations. La présence d'une boucle de rétroaction limite l'utilisation de ce circuit aux signaux de basse fréquence. Le circuit est complexe, donc exige une surface de semiconducteur importante. L'invention vise à fournir un circuit analogique inverseur permettant de remplir avec une précision élevée la fonction y = l/x, ayant une constitution simple, n'occupant qu'une surface de semiconducteur réduite, capable d'être encapsulé en boîtier de façon économique. Des structures IG-FET qui présentent une structure a grille résistive allongée ont déjà été proposées pour être utilisées comme mélangeurs. Mais ces structures sont à enrichissement et leur utilisation est prévue avec des polarisations qui se placent de part et d'autre de la tension de seuil. Ces deux caractéristiques sont contradictoires avec une utilisation en tant qu'inverseur. Au contraire, l'invention propose un circuit analogique inverseur à transistor à effet de champ à appauvrissement, les régions étant en forme de bandes allongées, la grille, en semiconducteur présentant un taux de dopage lui donnant une résistivité appréciable, étant munie de deux contacts ohmiques terminaux dont le premier constitue l'entrée du circuit destinée à recevoir un signal de tension de valeur supérieure à la tension de pincement et donc le second est porté à un potentiel fixe, typiquement celui de la source; une électrode de sortie est reliée au drain pour fournir un courant de sortie inversement proportionnel à la tension de la grille. Naturellement, il est possible d'appliquer à l'entrée une tension inférieure à la tension de pincement V p Mais l'inversion n'est alors pas obtenue et il faut remarquer qu'il n'y a pas de ce fait de saturation. Cette remarque est importante, car elle montre que la limite du domaine de fonctionnement suivant l'invention n'est pas la saturation, régime de fonctionnement préjudiciable à la vitesse que l'on trouve dans les circuits classiques. On peut en principe réaliser un tel circuit aussi bien à l'aide d'un transistor à jonction (J-FET) que d'un transistor à grille isolée (IG-FET). Toutefois, liutilisation d'un J-FET sera généralement de beaucoup préférable. En effet, la plage de fonctionnement en inverseur du circuit est limitée aux tensions d'entrée comprises entre la tension de pincement V et la tension de claquage Vb. Il est donc souhaitable que Vp soit faible et Vb élevée. Il est difficile de remplir simultanément les deux conditions dans le cas d'un IG-FET, car on ne peut abaisser la tension de pincement Vb jusqu'aux valeurs souhaitables (1 à 2 volts) que par réduction de l'épaisseur de la couche d'oxyde, qui doit donc être très faible (de l'ordre de 50 nm) et extrêmement régulière.Pour augmenter la tension de claquage entre grille et canal, une grande attention doit être portée au dessin du circuit et aux niveaux de dopage. Le courant circulant dans la grille doit être maintenu à une valeur faible, ce qui implique que la grille soit suffisamment résistive, comme cela est indiqué plus haut. Dans le cas d'un J-FET, ce résultat sera atteint en adoptant un dopage modéré de la grille supérieure, réalisé par implantation (dopage en général compris entre 1 et 5.1013 at/cm2). Il faudra également limiter la con ductivité de la grille inférieure, constituée par le substrat : dans la pratique, cette dernière condition pourra être atteinte en faisant remplir le rôle de grille inférieure par le caisson épitaxié classiquement utilisé en technologie bipolaire et en prohibant la semelle enterrée qui est pourtant utilisée dans les J-FET classiques. Dans le cas d'un IG-FET, on pourra obtenir une résistivité satisfaisante de grille en la constituant en silicium polycristallin peu ou non dopé, au lieu de la constituer par un métal tel que l'aluminium. Le transistor utilisé doit être du type à déplétion ou appauvrissement pour que la contribution en courant des zones où la tension dépasse V p soit nulle. Quel que soit le mode de réalisation adopté, on dispose ainsi d'un circuit facile à encapsuler en boîtier transistor puisqu'il comporte simplement trois électrodes, mais également réalisable sous forme de composant de circuits intégrés, répondant à de nombreux besoins de la technique. Par exemple, un tel circuit permet d'afficher de façon simple et économique, avec une précision élevée lorsqu'on utilise un J-FET, l'inverse d'une grandeur mesurée. Par exemple, on peut afficher la période à partir de la fréquence ou le temps de pose à partir d'une intensité lumineuse dans un posemètre photographique à lecture directe. Toutefois, pour que la caractéristique y = lix soit respectée de façon précise, il faut que la tension drainsource Vds soit constante. Si cette condition est remplie en cas d'emploi du circuit en métrologie, elle ne l'est pas dans la plupart des autres cas. Il faut donc dans ce cas adjoindre, au transistor muni d'un inverseur, une source de courant ou un puits de courant dont il existe des réalisations nombreuses et éprouvées. Suivant un autre aspect de l'invention, celle-ci propose un circuit analogique à transistor J-FET et à appauvrissement utilisable en inverseur, comprenant, dans une zone d'un substrat ayant un premier type de conductivité, des régions de drain et de source présentant une conductivité de type opposé à celui de ladite zone pour constituer des jonctions p-n et une région de grille située entre les régions de drain et de source. Les trois régions sont en forme de bandes allongées et sont disposées parallèlement dans la direction de leur grande dimension. La grille, en semiconducteur présentant un taux de dopage lui donnant une résistivité appréciable (typiquement entre 13 et 5.1013 at/cm2), est munie de deux contacts ohmiques terminaux dont l'un constitue une entrée pour le circuit dont l'électrode de sortie est reliée à la région de drain. Le second contact ohmique terminal de la grille sera généralement relié a la source. Le circuit est aisément réalisable par les technologies bipolaires classiques, qu'il se limite à un transistor FET ou qu'il lui associe des transistors destinés à constituer source ou puits de courant. L'invention sera mieux comprise à la lecture de la description qui suit de modes particuliers de réalisation, donnés à titre d'exemples non limitatifs. La description se réfère aux dessins qui l'accompagnent, dans lesquels - la figure 1 est un schéma de principe en perspective montrant la répartition des contacts d'un circuit suivant l'invention, en surface d'un substrat ; - les figures 2a et 2b sont des vues en coupe suivant les lignes A et B de la figure 1 - les figures 3 à 6 sont des schémas de principe montrant l'association du transistor inverseur à des transistors formant source ou puits de courant dans des circuits inverseurs constituant des variantes de réalisation de l'invention. Le transistor 10 à effet de champ représenté schématiquement en figures 1, 2A et 2B sera supposé du type à jonction. Il comporte des régions de source et de drain 11 et 12 de forme allongée, disposées parallèlement. Ces régions sont munies de contacts ohmiques 13 et 14, constitués par des plots métalliques déposés, généralement en aluminium. La zone située entre les régions 11 et 12 constitue canal 15, dont la zone médiane est occupée par une grille 16. Cette grille comporte deux contacts terminaux 17 et 18, surmontés de plots de contact métalliques. Le transistor est du type à déplétion, caractérisé par une tension de pincement Vp. Si maintenant on suppose que le contact 18 est relié à la masse, et que le potentiel le long de la grille varie linéairement depuis la tension VG à laquelle est porté le contact 17, chaque tranche de canal de longueur dx laisse passer un courant dID qui est dID = dx f [Vg(x)] pour les zones où VG Dans les formules ci-dessus, W est la longueur totale de la grille et V g (x) est le potentiel du point de la grille d'ordonnée x. Le courant total de drain est défini par l'intégration des éléments de courant dID sur toute la longueur x. En se plaçant dans le cas d'un transistor à canal p, la tension de pincement est positive et, dans le cas où VG est supérieure à Vp, ce qui est la condition nécessaire pour le fonctionnement en inverseur, il est inutile d'effectuer l'intégration au-delà du point où Vg atteint Vp. On a donc On voit que la dernière intégrale ne dépend plus de VG et que la relation entre le courant de drain et la tension de grille est une relation d'inversion, pour une polarisation de drain VDS donnée. On voit que le résultat est atteint par des moyens de constitution simple, limités à un transistor à déplétion présentant des régions de forme allongée, le courant dans la grille et le courant dans le canal étant dirigés perpendiculairement l'un à l'autre. Pour que le dispositif soit pratiquement utilisable, plusieurs conditions doivent être remplies. Le transistor doit être du type à déplétion. La tension de pincement doit être faible. La tension de claquage entre grille et canal doit être élevée. Le courant circulant dans la grille ne doit pas être trop important. Dans le cas où on utilise un J-FET, l'obtention d'une tension de pincement et d'un courant de grille faibles (cette dernière condition imposant une grille résistive) conduit à réaliser la portion supérieure de la grille par implantation ionique et à limiter la conductivité du substrat qui forme la grille inférieure. Dans le mode de réalisation montré en figures 2A et 2B, on utilise un substrat de type P dont le niveau de dopage est peu critique (silicium P ayant une résistivitss de l'ordre de 1 ohm.cm par exemple). On constitue dans ce substrat un caisson 19 par croissance épitaxiale. avec une résistivité qui sera par exemple de l'ordre de 0,5 ohra.cm. Ce caisson 19 pourra être isolé par deux zones P 20 et 21 obtenues par diffusion profonde. La portion supérieure 16 de la grille sera obtenue par implantation d'une impureté de type N, à une dose typiquement de 1 à 5.1013at/cm2, le canal 15 ayant un taux d'impureté plus faible, par exemple de 1 à 5.1012/cm2. La largeur W du canal pourra être de l'ordre de 6 pm, une largeur plus faible pouvant toutefois être adoptée. Le rapport W/L (largeur /longueur) sera généralement de l'ordre de 20, le taux de dopage devant correspondre à une tension de pincement faible et contrôlable. Les régions de source et de drain 11 et 12 auront des taux de dopage habituels en technologie bipolaire. La couche d'oxyde de silicium d'isolement et les régions de source et de drain seront réalisées par les techniques habituelles. Il faut remarquer sur la figure 1 qu'il est nécessaire de prolonger légèrement la grille 16 pour pouvoir lui raccorder les contacts 17 et 18. Aussi, lorsque la tension augmente, les lignes de courant sont de plus en plus confinées vers le contact 18 où, par apparition d'un effet de coin, le transistor perd de son efficacité, de sorte que le courant effectivement obtenu est inférieur à la valeur théorique donnée par les formules indiquées plus haut. Mais cet écart par rapport à la loi théorique est dans la pratique compensé, du moins dans le cas d'un J-FET : en effet, les zones désertées par les porteurs s'étendent dans la grille d'autant plus que la tension de cette grille est élevée, si bien que la région efficace de grille (pour laquelle il y a contribution ou courant est légèrement plus longue. que celle que prévoit la théorie. L'efficacité de cet effet peut être ajustée en agissant sur le dopage de la partie supérieure 16 de la grille de façon à amener une compensation presque parfaite. On donnera maintenant, à titre d'exemple, les caractéristiques de deux circuits inverseurs utilisant des transistors J-FET, réalisables dans un circuit intégré par technologie bipolaire ECL. Les caractéristiques communes aux deux circuits sont les suivantes substrat : silicium p dopé au bore, zone épitaxiée 19 : dopage N à l'arsenic sur une épaisseur de 3,5 microns pour donner une résistivité de 0,6 ohm/cm. contacts 11 et 12 : dopage P+ au bore, pour obtenir une résistivité de 100 ohm.cm, contacts 17 et 18 : dopage N+ au phosphore, résistivité de 17 ohm.cm. Canal 15 : dopage p par implantation d'ions de bore 11 sous 160 KeV, grille 16 : dopage N par implantation d'ions de pbos- phore 31, Les implantations et masquages ont été effectués par des processus classiques. Les différences entre les deux transistors réalisés, désignés T1 et T2 apparaissent sur le tableau ci-dessous, qui donne les conditions d'implantation et de recuit. T1 T2 Dopage du canal 4.1012cm-2 3 1012cm-2 Dopage de la grille 15 31p - 100 KeV 31p - 180 KeV 5.10 13cm2 2,5.1013cm-2 Implantation à travers non oui une couche d'oxyde Recuit 900 C atmosphère de 880 C (20 mn en atmosphère de N2) Contacts 13,14,22 Aluminium Dans le cas de T2, l'implantation s'effectue à travers une couche d'oxyde de 0,1 m environ. Dans les deux cas, la surface utilisée est de 8.10'3 mm2. L'essai de ces circuits a fait apparaître une linéarité de 0,756 pour T1 et de 0,1% pour T2 sur une décade complète, la précision élevée que permet le transi s tor T2 semblant être due à la compensation mentionnée plus haut. Dans la plupart des cas, il sera nécessaire d'associer le transistor FET 10 à des transistors bipolaires de façon à le faire travailler à tension VDS constante. Les figures 3 à 6 montrent diverses solutions, susceptibles d'être réalisées aisément dans un montage intégré en technologie bipolaire. Sur tous les schémas, l'entrée et la sortie sont respectivement désignées par E et S et les éléments correspondants sont désignés par le même numéro de référence. Dans le montage de la figure 3, la source et le contact à potentiel fixe de la grille sont reliés à un plan 23 porté à un potentiel de référence, par exemple la masse. Entre le drain et la sortie S est interposé un transistor bipolaire 24 constituant source de courant. La base du transistor 24 est portée à une tension constante -V p à laquelle la tension VDS reste sensiblement égale. Le courant de sortie de ce circuit est égal au courant de drain du transistor FET 10, au facteur 1/8 près (ss étant caractéristique du transistor 24). Ce montage permet de soustraire pratiquement la tension VDS aux variations de la tension de sortie. Les montages des figures 4, 5 et 6 associent un puits de courant au transistor FET 10. Dans le cas de la figure 4, ce puits est constitué de deux transistors 25 et 26 qui constituent un miroir de courant s'ils sont identiques, ce qui est facilement réalisable dans un montage intégré. Là encore VDS reste sensiblement égal à VP. Le courant de sortie IC est égal à ID à 2/8 près. Le circuit de la figure 5 se différencie de celui de la figure 4 par l'adjonction d'un transistor 27 de façon à constituer un miroir de courant plus précis que celui de la figure 4. Le courant de sortie IC est cette fois égal à ID à 2/82 près (à supposer que le coefficient ss soit le même pour tous les transistors bipolaires). Le circuit de la figure 6 ajoute, comme celui de la figure 5, un transistor 27 au montage de la figure 4. Le miroir de courant réalisé est particulièrement précis et, de plus, il a une impédance de sortie très élevée. Les transistors 25, 26 et 27 étant identiques, 2 IC est égal à ID à 1/ss 2 près. REVENDICATIONS 1. Circuit analogique inverseur, caractérisé en ce qu'il comprend un transistor à effet de champ à appauvrissement dont les régions de source et de drain (11, 12) sont en forme de bandes allongées, la grille étant en semiconducteur présentant un taux de dopage lui donnant une résistivité appréciable et étant munie de deux contacts terminaux (17, 18) dont le premier constitue l'entrée du circuit destinée à recevoir un signal de tension de valeur supérieure à la tension de pincement (V p) ; et une électrode de sortie (14) étant reliée au drain pour fournir un courant de sortie inversement proportionnel à la tension appliquée au premier contact de la grille (16) 2. Circuit suivant la revendication 1, caractérisé en ce que le second contact est relié à la source (11) du transistor et à la masse. 3. Circuit suivant la revendication 1 ou 2, caractérisé en ce que le transistor est un IG-FET dont la couche d'oxyde isolante a une épaisseur de l'ordre de 50 Pm et dont la grille est en silicium polycristallin. 4. Circuit suivant la revendication 1 ou 2, caractérisé en ce que le transistor est un J-FET, comportant une grille ayant une partie supérieure (16) implantée et une partie inférieure (19) constituée par une zone (19) de faible conductivité du substrat. 5. Circuit analogique à transistor J-FET et à appauvrissement utilisable en inverseur, comprenant, dans une zone d'un substrat ayant un premier type de conductivité, des régions de drain et de source (11, 13) présentant une conductivité de type opposé à celui de la zone pour constituer des jonctions p-n et une région de grille (15, 19) située entre les régions de drain et de source, caractérisé en ce que les trois régions sont en forme de bandes allongées et disposées parallèlement dans la direction de leur grande dimension et en ce que la grille en semiconducteur présentant un taux de dopage lui donnant une résistivité appréciable, est munie de deux contacts terminaux (17, 18) dont l'un (17) constitue une entrée pour le circuit, dont la sortie est reliée à la région de drain. 6. Circuit suivant la revendication 5, caractérisé en ce que la grille comprend, en plus de ladite bande (16) qui est réalisée par implantation, ladite zone du substrat, formée par un caisson épitaxié. 7. Circuit suivant la revendication 6, caractérisé en ce que les régions de drain et de source (11, 12) sont constituées par diffusion d'impuretés dans le caisson et en ce que le canal (15) est réalisé par implantation d'impuretés dans le caisson entre les régions de source et de drain. 8. Circuit suivant l'une quelconque des revendica tions 1 et 3 à 7, caractérisé en ce que la bande de grille et le canal présentent respectivement une concentration en impuretés comprise entre 1.1013 et 5.1013at/cm2 et entre 1.1012 et 5,1012 at/cm2. 9. Circuit suivant l'une quelconque des revendications précédentes, caractérisé en ce que le transistor à effet de champ est associé à une source ou à un puits de courant lui permettant de travailler à tension VDS constante.