FR 2525818 A1 19831028 FR 8207064 A 19820423 TRANSISTOR NPN A DETECTION DE SATURATION ET CIRCUITS LOGIQUES COMPRENANT UN TEL TRANSISTOR. La présente invention concerne le domaine des circuits intégrés bipolaires dans lesquels des composants élémentaires sont disposés à l'intérieur de régions isolées les unes des autres par jonction. La figure 1A est une vue en coupe d'une portion de circuit intégré illustrant un mode de réalisation de transistor NPN classique. Ce circuit est élaboré sur un substrat 1 de semiconducteur de type P au-dessus duquel est formée une couche épitaxiée 2 de type N. Une région 3 de cette couche épitaxiée 2 est isolée latéralement par jonction au moyen de murs d'isolement 4 formés par exemple par diffusion d'un dopant de même type de conductivité P que le substrat. Au niveau de la région 3, l'interface entre le substrat 1 et la couche épitaxiée 2 est occupée par une couche enterrée 5 de type 5+, résultant généralement d'une diffusion ou d'une implantation/diffusion formée dans le substrat avant croissance de la couche épitaxiale 2.Le transistor NPN formé dans la région 3 comprend une zone de base 6 de type P dans laquelle est formée une zone d'émetteur 7 de type N fortement dopé. De même, en dehors de la zone 6 est prévue une région 8 de type N fortement dopé pour permettre de prendre un contact de collecteur. Sur la figure 1A, on a également représenté par des hachures des métallisations respectivement désignées par C, B et E de collecteur, de base et d'émetteur du transistor NPN. La figure 1B représente un schéma équivalent à celui du transistor NPN, T, illustré en figure 1A. On y retrouve le transistor T avec ses bornes B, C et E. Il apparait en outre un transistor parasite T' dit transistor PNP substrat et ayant des bornes respectives d'émetteur, de base et de collecteur, E', B' et C'. Comme cela est également indiqué sur la figure IA, la borne E' correspond à la borne de base B du transistor principal, la borne B' à la borne de collecteur C du transistor principal et la borne C' au substrat et aux murs d'isolement. Ainsi, de façon générale, cette borne C' est connectée à un potentiel de référence, que l'on peut considérer comme étant la masse.Quand le courant dans le transistor principal devient important et que ce transistor se sature, le transistor parasite T' devient conducteur et dérive vers le substrat et la masse la majeure partie du courant de base 1B Il en résulte une consommation parasite et un échauffement du circuit intégré. Un objet de la présente invention est de prévoir un transistor NPN modifié dans lequel le courant du transistor parasite puisse être canalisé. Un autre objet de la présente invention est d'appliquer ce courant canalisé, ou bien à nouveau dans le circuit collecteur émetteur du transistor, ou bien vers une borne externe pour permettre une détection de l'état de saturation du transistor NPN. Un autre objet de l'invention est d'appliquer ce dispositif à la réalisation de circuits logiques pour lesquels l'état logique, lié à la saturation ou la non saturation d'un transistor NPN, est déterminé précisément par la présence ou l'absence de ce courant canalisé. Pour atteindre ces objets ainsi que d'autres, la présente invention prévoit un transistor NPN à détection de saturation formé dans une région isolée par jonction d'un circuit intégré comprenant un substrat de type P recouvert d'une couche épitaxiale de type N, l'interface entre ces deux couches étant occupée au niveau de ladite région par une couche enterrée de type 5+, la surface de la région comprenant une zone de base de type P dans laquelle est formée une zone d'émetteur de type Nt, une zone de type Nf disjointe de la région de base servant de reprise de collecteur. Dans ce transistor, la zone de base est entourée d'une zone annulaire de même type de conductivité P recouverte au moins partiellement d'une métallisation supplémentaire.Cette métallisation supplémentaire peut être connectée à la métallisation d'émetteur, à la métallisation de collecteur ou à une borne externe d'indication d'état de saturation. Ces objets, caractéristiques et avantages ainsi que diverses applications de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles - les figures 1A et 1B utiles à l'expose de l'art antérieur ont été décrites précédemment, - la figure 2A représente une vue en coupe d'un transistor NPN selon l'invention, - la figure 2B représente le schéma équivalent du transistor de la figure 2A, - la figure 2C indique un mode de représentation symbolique d'un transistor selon l'invention, - la figure 3 représente un transistor selon l'invention disposé dans un circuit électrique particulier, - la figure 4 représente une bascule mattre-esclave câblée en diviseur par 2 dont les deux signaux de sorties complémentaires Q et Q* sont prélevés par détection de saturation suivant l'invention, - la figure 5 représente la même bascule mais montée en bascule D", - la figure 6 représente toujours la même bascule mais montée en pas de registre à décalage, - la figure 7 représente un point mémoire ou latch qui peut être commandé par les bascules du registre à décalage de la figure 6 et dont le signal de sortie est obtenu par détection de saturation suivant l'invention. Conformément à l'usage dans le domaine de la représentation des semiconducteurs, les vues en coupe des figures lA et 2A ne sont absolument pas tracées à l'échelle, mais bien au contraire les diverses portions de couches sont arbitrairement dilatées ou rétrécies latéralement et longitudinalement pour améliorer la lisibilité de la figure. En figure 2A, on retrouve toutes les couches, zones et régions désignées par les références 1 à 8 en figure 1, ces différentes couches, zones et régions ayant les mêmes fonctions dans ces deux figures. Selon l'invention, il est prévu une zone annulaire supplémentaire 10 de type P pénétrant dans la région 2 de type N et entourant sans la toucher la région de base 6, le zontaet S de collecteur étant externe ou interne au périmètre de la région anntlaire 10. La présence de cet anneau périphérique 10 ne perturbe pas le fonctionnement normal dans l'état non saturé du transistor NPN principal pour lequel le trajet normal de cheminement des porteurs va de l'émetteur 7 à travers la base 6 vers la couche enterrée 5 à fort niveau de conductivité et de là vers le contact de collecteur 8 (dans des modes de réalisation particuiiers, la couche 3 de contact de collecteur peut être un puits de diffusion profonde allant jusqu'à la couche enterrée 5). '#is, quand le transistor NPI principal arrive dans un état de saturation, et que sa jonction base/collecteur est polarisée.en direct, la zone annulaire 10 se conduit comme un deuxième collecteur C2 pour le transistor parasite PNP décrit précédemment.En d'autres termes, au lieu d'avoir un transistor parasite PNP comprenant les couches 6, 2 et 1-4, on retrouve un transistor PNP sensiblement horizontal ou latéral comprenant les couches 5, 2 et 10 servant respectivement d'émetteur, de base et de collecteur. Ce transistor latéral résultant de la présence de la couche 10, de gain sensiblement égal à 50, permet de rendre pratiquement négligeable le gain du transistor parasite PNP substrat qui, autrement, aurait un gain de l'ordre de 10. Ainsi, le courant parasite est collecté essentiellement par ce collecteur 10 et, contrairement au cas ou il va se perdre dans le substrat, ce courant peut être réinfecté en un emplacement choisi Par exemple on peut relier une métallisation formée sur la couche 10 à la métallisation d'émetteur ou de collecteur du transistor principal. Néanmoins, on verra que dans de nombreux cas on a intérêt a prévoir de connecter la métallisation supplémentaire sur la zone annulaire 10 à une borne externe S pour obtenir une détection de l'état de saturation du transistor principal. La figure 2C illustre une représentation symbolique d'un transistor selon la présente invention comprenant les bornes principales de base, de collecteur et d'émetteur B, C et E et une borne supplémentaire ou borne de saturation S. La figure 3 illustre une application d'un circuit selon la présente invention à la farmåtion de signaux de relaxation. Un condensateur C est chargé par une source de courant I et peut être déchargé par un transistor T selon la présente invention. La mise en conduction périodique de ce transistor T est assurée par un courant 1B fourni par un circuit logique L recevant un signal de commande A.Une fois que le signal de commande A et l'arrivée du courant 1B ont déterminé la mise en court-circuit du condensateur C, c'est-à-dire la décharge de celui-ci par l'intermédiaire du transistor T et après que la décharge est achevée, on voit apparattre à la borne S un courant i indiquant l'instant ou le transistor se met en saturation et où il convient d'arrêter la fourniture du courant 1B On détermine ainsi de façon simple et liée au fonctionnement du circuit, la durée de fermeture du transistor T. Des transistors selon la présente invention peuvent également être utilisés comme transistors principaux d'une bascule. Il n'est alors plus nécessaire de prévoir un montage différentiel entre les collecteurs des transistors principaux de cette bascule pour déterminer son état. Il suffit d'examiner le signal aux bornes de sortie supplémentaires S de ces transistors pour voir lequel des transistors est en état de saturation et lequel ne l'est pas. Ceci amène à simplifier certains schémas de bascules. Ainsi dans certains circuits intégrés bipolaires, il est nécessaire de réaliser simultanément des fonctions logiques et analogiques. Les fonctions logiques telles que bascules de type D, registres, etc... compatibles avec des fonctions linéaires, notamment haute tension sont couramment réalisées dans des technologies qui sont, soit dispendieuses en surface de silicium (telles l'ECL ou le T2L Schottky), soit complexes à mettre en oeuvre (telle l'12L). Par ailleurs, les fonctions logiques à réaliser simultanément avec des fonctions linéaires n'ont souvent pas d'exigence particulière de rapidité : une fréquence d'horloge de quelques centaines de kHz est souvent très suffisante. Il est alors possible d'utiliser des transistors en régime de saturation. Les bascules représentées en figures 4, 5 et 6 présentent l'avantage d'un faible encombrement qui est do, pour une part, à la possibilité de réaliser des caissons communs pour les transistors (Tl, T7), (T2, T8), (T3, T5), (T6, T4) qui ont le collecteur commun et, pour une autre part, au fait que seulement quatre sources de courants Il à 14 sont nécessaires pour les alimenter. Ces sources de courant égales peuvent être réalisées avantageusement par un transistor PNP latéral multicollecteur qui peut ainsi alimenter plusieurs bascules. On peut aussi remplacer ces sources de courant par des résistances. Ces bascules sont constituées de deux points mémoire : le point mémoire martre constitué des transistors T3, T5, T4, T6 et le point mémoire esclave constitué des transistors Tl et T2 selon la présente invention . Le couplage de l'esclave au martre est assuré par des transistors T7 et T8 câblés en diodes. On va décrire maintenant plus précisément les connexions entre les divers transistors Tl à T8. Dans cette description, les bornes d'émetteur, de collecteur et de base de chacun des transistors seront désignées par les lettres E, C et B, affectées du même indice que celui du transistor correspondant, même si ces références n'apparaissent pas dans les figures. ta bascule esclave comprend les transistors T1 et T2 à détection de saturation selon l'invention, la base de l'un étant connectée au collecteur de l'autre. Les collecteurs des transistors T1 et T2 sont reliés aux sources de courant Il et I4 et les émetteurs des transistors Tl et T2 sont interconnectés et reliés a la masse par l'intermédiaire d'une diode Dl qui peut être commune à plusieurs bascules et assure un décalage de tension par rapport à cette masse. Les sorties complémentaires Q et Q* de la bascule correspondent aux bornes Si et 52 de détection de saturation des transistors Tl et T2. La bascule esclave comprend les transistors T3 et T4 dont les bases B3 et B4 sont interconnectées, dont les émetteurs E3 et E4 constituent les bornes d'entrée de la bascule naître, et dont les collecteurs C3 et C4 sont reliés aux collecteurs C5 et C6 des transistors T5 et T6 et aux bornes de sources de courant I2 et I3. Les émetteurs des transistors T5 et T6 sont interconnectés et reliés aux bases des transistors T3 et T4. La base du transistor T5 est reliée au collecteur du transistor T6 et celle du transistor T6 au collecteur du transistor T5.Les bornes de collecteur des transistors T3 et T5, d'une part, et des transistors T4 et T6, d'autre part, sont reliées respectivement aux collecteurs des transistors T1 et T2 par l'intermédiaire de transistors respectifs montés en diodes T7 et T8. Un signal dthorloge est également appliqué à la bascule maître, par exemple au point de connexion des émetteurs des transistors T5 et T6 et des bases des transistors T3 et T4. Ce signal d'horloge peut être appliqué par l'intermédiaire d'un transistor T9 qui est soit à un état bloqué (signal d'horloge H = 1), soit à un état saturé (H = 0). Pour simplifier la représentation graphique, dans les figures 5 et 6, l'ensemble 10 encadré de pointillés dans la figure 4 et comprenant essentiellement la bascule maître, est représenté seulement sous forme de bloc désigné par la référence 10 et prenant des bornes d'accès de signal d'entrée E3 et E4, de signal d'horloge H, et de couplage à la bascule esclave C7 et C8. La figure 4 représente une connexion de la bascule maître esclave en diviseur par deux. En ce cas, les entrées E3 et E4 de la bascule maître sont reliées respectivement aux collecteurs des transistors T2 et T1 (c > est-à-dire également aux bases des transistors T1 et T2). Dans le cas de la figure 5, l'élément maître esclave est couplé en bascule de type D. Ainsi, l'entrée E3 est reliée à une borne de signal logique D par l'intermédiaire d'un transistor TlO alors que l'entrée E4 est couplée à un potentiel constant, par exemple par l'intermédiaire d'une diode D2 connectée aux émetteurs communs des transistors T1 et T2. Dans un troisième cas, représenté en figure 6, les entrées E3 et E4 sont connectées aux collecteurs respectifs des transistors T2 et T1 d'une bascule précédente. L'élément maître esclave constitue alors un pas de registre à décalage. Le fonctionnement du circuit va être détaillé dans le cas du diviseur par deux de la figure 4. Quand le transistor T9 est bloqué (H = 1), les courants I7, 13 d'alimentation du maître ne peuvent se refermer vers la masse qu'a travers les transistors Tl et T2 de l'esclave car les diodes T7 et T8 sont bloquées ce qui impose que l'état logique de l'esclave est transféré dans le maître. Ainsi, l'état où le transistor Il est bloqué et le transistor T2 saturé, impose que les transistors T3, T5 soient conducteurs et les transistors T6, T4 bloqués. Quand le transistor T9 est saturé (H = O), les transistors T3 et T4 sont bloqués, bloquant ainsi le transfert. esclave vers martre et ltétat de la bascule maître est transféré dans la bascule esclave par la conduction directe de l'une des diodes T7, T8 ce qui bloque le transistor correspondant T1 ou T2. Ce blocage est rendu possible car les émetteurs des transistors Tl et T2 sont décalés de la masse d'un potentiel égal a un seuil direct de diode (diode D1). Le sens du couplage entre maître et esclave est tel que chaque point mémoire change alternativement d'état a chaque transition d'horloge ; il faudra donc deux périodes d'horloge pour obtenir un changement du niveau de sortie (pris sur I'esclave), conformément au principe connu des diviseurs par deux utilisant des bascules maître esclave. Dans le fonctionnement en bascule D (figure 5), le niveau logique du maître quand l'horloge est haute {transistor T9 bloqué) n'est plus déterminé par l'esclave mais par l'entrée "D", c'est-a-dire la saturation (0) ou le blocage (1) du transistor T10. Les. courants I2 et I3 se referment en effet soit par le collecteur du transistor T10 (transistor T10 saturé), soit par la diode D2 (transistor T10 bloque), ce qui entraîne soit la mémorisation avec la conduction des transistors T3, T5, soit la mémorisation avec la conduction des transistors T4, T6. Le fonctionnement du circuit de la figure 6 se comprend bien à partir du fonctionnement des circuits des figures 4 et 5. Les bornes d'entrée E3 et E4 d'un étage n+l du registre sont connectées aux bornes de sortie An et Bn du registre précédent. Les signaux d'horloge sont appliqués simultanément à tous les registres par l'intermédiaire de transistors T9 distincts et propres à chaque circuit. Ceci constitue un inconvénient et l'on peut envisager l'utilisation d'un transistor unique à condition de modifier légèrement l'élément maître illustré en figure 4. La borne H au lieu d'être appliquée à la liaison commune des émetteurs des transistors T5 et T6 et des bases des transistors T3 et T4 est appliquée à la connexion commune entre des seconds émetteurs des transistors T5 et T6. On peut alors utiliser un transistor de commande d'horloge T9 unique pour tous les étages du registre. Dans un registre, tel que celui de la figure 6, il est avantageux de pouvoir faire simultanément l'opération de lecture avec une opération de chargement. On utilise alors des points mémoire supplémentaires (latch) dont le couplage à chacun des pas du registre est déterminé par un signal logique de commande de latch (CL). La figure 7 montre un circuit particulièrement avantageux pour effectuer cette fonction. Le point mémoire "latch est constitué par deux caissons comportant les transistors Tell, T13 et T12, T14 et des sources de courant 15 et I6. Les émetteurs des transistors sont connectés aiix points An et Bn des bascules d'un pas de registre 20 repéré en figure 6. Les collecteurs des transistors T11 et T13 et la base du transistor T12 sont interconnectés, de même que les collecteurs des transistors T12 et T14 et la base du transistor Tell. Les bases des transistors T11 et T14 sont reliées entre elles et aux émetteurs des transistors Tll et T12 ainsi qu a une borne d'entrée CL par l'intermédiaire d'un transistor T15. Les transistors Tll et T12 sont des transistors selon la présente invention comprenant une borne de détection de saturation. La borne Sil est reliée à la base d'un transistor T16 et la borne S12 à la base d'un transistor T17. Le transistor T17 fournit un signal de sortie sur son collecteur.L'émetteur du transistor T17 est relié à la masse ainsi que le collecteur du transistor T16. L'émetteur du Lran- sistor Tlh est relié à la base du transistor T17. Le signal de sortie est amplifié par le transistor T17 qui est mis en saturation par la détection de saturation sur le transistor T12 et bloqué par la détection de saturation sur le transistor T11 par l'intermédiaire du transistor T16 monté en inverse. La commande de latch est assurée par le transistor T15. Si le transistor T15 est saturé (L = O), les points mémoire sont isolés du registre ; on peut charger celui-ci. Si le transistor T15 est bloqué (L = 1), les points mémoire se positionnent sur les niveaux logiques présents sur les collecteurs An et Bm des transistors T2 et T1 des bascules du registre. Comme précédemment, pour ne pas répéter autant de fois le transistor T15 qu'il y a de pas de registre, il est possible de faire une ligne de commande de latch commune en diffusant un deuxième émetteur sur les transistors Tll et T12 et en connectant les seconds émetteurs au signal CL par l'intermediaire d'un transistor T15 commun à tous les étages. La présente invention n'est pas limitée aux modes de réalisations précédemment décrits ; elle en englobe au contraire les diverses variantes et généralisations incluses dans le domaine des revendications ci-après. REVENDICATIONS. 1. Transistor NPN à détection de saturation formé dans une région (3) isolée par jonction d'un circuit intégré comprenant un substrat (1) de type P recouvert d'une couche épitaxiale (2) de type N > N, interface entre ces deux couches étant occupée au niveau de ladite région (3) par une couche enterrée (5) de type N+, la surface de la région comprenant une zone de base (6) de type P dans laquelle est formée une zone d'émetteur (7) de type N+, une zone (8) de type N+, disjointe de la zone de base, servant de reprise de collecteur, caractérisé en ce que la zone de base est entourée d'une zone annulaire (10) de même type de conductivité P recouverte au moins partiellement d'une métallisation supplémen- taire. 2. Transistor selon la revendication 1, caractérisé en ce que la métallisation supplémentaire est reliée à la métallisation d'émetteur. 3. Transistor selon la revendication 1, caractérisé en ce que la métallisation supplémentaire est reliée à la métallisation de collecteur. 4. Transistor selon la revendication 1, caractérisé en ce que la métallisation supplémentaire est reliée à une borne d'indication d'état de saturation. 5. Bascule du type maître esclave, caractérisée en ce qu'elle comprend comme élément esclave, deux transistors à détection de saturation (Tl et T2) selon la revendication 1, le collecteur de l'un étant connecté à la base de l'autre, les sorties de saturation (S1 et S2) de ces transistors (T1 et T2) constituant les sorties complémentaires Q et Q* de la bascule. 6. Bascule suivant la revendication 5, caractérisée en ce que l'élément esclave comprend - des troisième et quatrième transistors (T3 et T4) dont les bases sont interconnectées et dont les émetteurs constituent les bornes d'entrée, - des cinquième et sixième transistors (T5 et T6) dont les émetteurs sont interconaectés entre eux et aux bases des troisiene et quatrième transistors (T3 et T4), le collecteur de chacun de ces cinquième et sixième transistors étant connecté à la base de l'autre et aux collecteurs des troisième et quatrième transistors, - des éléments de diodes (T7 et T3) reliant les collecteurs des troisième et cinquième transistors, d'une part, et, des quatrième et sixième transistors, d'autre part, respectivement au collecteur du premier transistor à détection de saturation et au collecteur de deuxième transistor à détection de saturation, - des sources de courant (I1, I2, I3 et I4) respectivement reliées aux collecteurs des premier, troisième et cinquième, quatrième et sixième, et second transistors. 7. Bascule selon la revendication 6, caractérisée en ce qu'un signal d'horloge est appliqué a la connexion commune de base des troisième et quatrième transistors et d'émetteur des cinquième et sixième transistors. 8. Bascule selon la revendication 6, caractérisée en ce que les cinquième et sixième transistors comprennent des seconds émetteurs auxquels est appliqué le signal d'horloge. 9. Bascule selon la revendication 6 constituant un pas de registre à décalage, caractérisée en ce qu'elle comprend en outre un point mémoire supplémentaire permettant de réaliser dans ce pas simultanément des opérations de lecture et de chargement, ce point mémoire supplémentaire comprenant des onzième (tel), douzième-(T12), treizième (T13) et quatorzième (T14) transistors interconnectés comme les cinquième (T5), sixième (T6) > troisième (T3) et quatrième (T4) transistors, les onzième et douzième transistors étant du type à détection de saturation, les émetteurs des treizième et quatorzième transistors (T13 et T14) étant connectés aux bornes de sortie (An > Bn) de la bascule connectée en étage de registre, et un signal de commande de némorisatio étant appliqué au point d'interconnexion des bases des treizième et quatorzième transistors ainsi qu'aux émetteurs des onzième et douzième transistors. 10. Bascule selon la revendication 9, caractérisée en ce que les onzième et douzième transistors comprennent un deuxièmc émetteur recevant le signal de commande de mémorisation.