FR 2516309 A1 19830513 FR 8120838 A 19811106 La présente invention a pour objet un procédé de fabrication d'un inverseur CMOS formé de deux transistors empilés et auto-alignés par rapport à la grille de l'inverseur. Elle s'applique notamment dans le domaine de la fabrication de circuits intégrés. Les inverseurs CMOS sont généralement constitués d'un transistor MOS à canal P et d'un transistor MOS à canal N branchés en série. La liaison électrique entre ces deux transistors est généralement réalisée au niveau de leurs drains. Afin d'obtenir une bonne intégration de ce type d'inverseur, les deux transistors MOS peuvent être empilés, c'est-à-dire disposés l'un au dessus de l'autre. En général, lorsque les deux transistors MOS sont empilés, le transistor supérieur est le transistor MOS à canal N et le transistor inférieur est le transistor MOS à canal P. Un procédé de fabrication d'un tel inverseur CMOS a été décrit dans un article intitulé "One-gatewide CMOS inverter on laser-recrystallized polysilicon" de J.F. Gibbons et K.F. Lee paru dans I.E.E.E. Electron Device Letters, vol. EDL-1 n06, Juin 1980. Ces inverseurs CMOS présentent malheureusement d'importantes capacités parasites affectant les caractéristiques électriques de ces inverseurs. L'invention a justement pour objet un procédé de fabrication d'un inverseur CMOS, formé de deux transistors, l'un à canal N l'autre à canal P, empilés, permettant de remédier à cet inconvénient. Le procédé selon l'invention comprend les étapes successives suivantes - recouvrement d'un substrat en silicium de type P d'une première couche de silice - réalisation sur la première couche de silice, dans une première couche de polysilicium de type N+, de la grille de l'inverseur - recouvrement de ladite première couche de polysili cium d'une seconde couche de silice ; - réalisation sur la seconde couche de silice, dans une seconde couche de polysilicium de type N-, du transistor MOS à canal P, puis réalisation, dans le substrat en silicium de type P, du transistor MOS à canal N de façon que les sources et les drains des deux transistors MOS soient auto-alignés par rapport à la grille de l'inverseur ; et, - réalisation des différents contacts et connexions électriques de l'inverseur. La réalisation d'un inverseur CMOS, formé d'un transistor MOS à canal P et d'un transistor MOS à canal N auto-alignés par rapport à la grille de l'inverseur, permet de diminuer considérablement les capacités parasites de cet inverseur par rapport aux inverseurs de l'art antérieur. Selon un mode préféré de mise en oeuvre du procédé de l'invention, avant de réaliser le transistor MOS à canal P dans la seconde couche de polysilicium de type N-, on dépose sur cette couche de polysilicium une troisième couche de silice dopé au phosphore et, intercalée entre une couche supérieure et une couche inférieure de nitrure de silicium. Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, l'étape de réalisation du transistor MOS à canal P se décompose de la façon suivante - après avoir disposé un masque sur la région centrale de la couche supérieure de nitrure de silicium, at taque des deux couches de nitrure de silicium et de la troisième couche de silice ; - implantation d'ions électro-accepteurs dans la se conde couche de polysilicium de type N- de façon à définir la source et le drain de ce transistor ; - recuit de la seconde couche de polysilicium implan tée de façon à #dre difQiser latéralement les #ns électro-ac cepteurs dans ladite couche de pOlvSiliFim Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, l'étape de réalisation du transistor MOS à canal N se décompose de la façon suivante :: - attaque des deux couches de polysilicium ainsi que de la première et de la seconde couches de silice ; - implantation d'ions électro-donneurs dans le subs trat en silicium de type P de façon à définir la source et le drain de ce transistor ; - recuit du substrat implanté de façon à faire diffu ser les ions électro-donneurs dans ledit substrat ; et, - recouvrement de la source et du drain dudit transis tor d'une quatrième couche de silice. Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, les ions électro-donneurs sont des ions de phosphore et les ions électroaccepteurs sont des ions de bore. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures annexées, sur lesquel les - les figures 1 à 6 représentent schématiquement les différentes étapes du procédé de fabrication d'un inverseur CMOS, conformément à l'invention ; les figures 1 à 4a et 6 représentent des coupes trans versales, et, les figures 4b et 5 des coupes longitudinales ; et, - la figure 7 représente, en perspective, l'inverseur CMOS obtenu avec le procédé de fabrication selon l'invention. De façon connue, la première étape du procédé de fabrication d'un inverseur CMOS, formé d'un transistor MOS à canal P et d'un transistor MOS à ca nal N empilés, consiste à réaliser les oxydes de champ de l'ivnerseur selon une technologie appelée technologie LOCOS. Cette première étape consiste à recouvrir d'une couche de nitrure de silicium un substrat en silicium, par exemple de type P, dans lequel va être réalisé l'inverseur CMOS. Cette couche de nitrure de silicium est déposée uniquement sur la région du substrat sur laquelle sera réalisé l'inverseur CMOS. Ensuite, de part et d'autre de cette couche de nitrure de silicium, on fait diffuser dans le substrat des ions électro-accepteurs tels que des ions de bore afin de définir deux régions de type P++ puis, on fait croire à partir de ces régions P++ une couche de silice.Après croissance de cette couche de silice, la couche de nitrure de silicium peut être enlevée, par exemple par attaque chimique. Afin de simplifier la description ainsi que les figures illustrant le procédé de fabrication de l'inverseur CMOS, conformément à l'invention, les oxydes de champ ne seront pas repris lors de la description du procédé. Après réalisation de ces oxydes de champ, le substrat en silicium peut être dopé à l'aide d'ions électro-accepteurs tels que des ions de bore à une énergie de 60 keV et à une dose de 2.1011 atomes/cm2 afin d'ajuster la tension de seuil du transistor MOS à canal N qui sera réalisé ultérieurement dans ledit substrat. Selon l'invention, l'étape suivante du procédé de fabrication de l'inverseur CMOS consiste à comme schématisé sur la figure 1 représentant une coupe transversale de la structure, recouvrir le substrat en silicium de type P portant la référence 2 d'une première couche de silice 4. Cette couche de silice 4, généralement obtenue par croissance à partir du subs trat en silicium, présente par exemple une épaisseur o de 600 A. Sur cette première couche de silice 4 est ensuite déposée une première couche de polysilicium 6, par exemple de 2000 A, que l'on dope fortement ail moyen d'ions électro-donneurs tels que des ions de phosphore de façon à obtenir une couche de polysilicium de type N+. Cette première couche de polysilicium 6 de type N+ correspond à la grille de l'inverseur CMOS. L'étape suivante consiste à recouvrir cette première couche de polysilicium 6 de type N+ d'une o seconde couche de silice 8, par exemple de 1000 A, en effectuant une croissance à partir de la première couche de polysilicium 6. Sur cette seconde couche de silice 8 est ensuite déposée une seconde couche de polysilicium, par exemple de 5000 A, portant la référence 10, que l'on dope au moyen d'ions électro-donneurs tels que des ions de phosphore, par exemple à une dose comprise entre 5.1010 et 5.1012 atomes/cm2 et à une énergie de 120 keV afin de définir une couche de polysilicium de type N-. Cette seconde couche de polysilicium 10 de type N- est ensuite recuite de façon que la structure cristalline de cette couche 10 se rapproche le plus possible d'une structure monocristalline de silicium. Ce recuit peut être effectué au moyen d'un faisceau laser ou d'un faisceau d'électrons, par exemple. La réalisation du transistor MOS à canal P constituant l'inverseur CMOS sera effectuée ultérieurement dans cette deuxième couche de polysilicium de type N-. L'étape suivante consiste à déposer, sur la seconde couche de polysilicium 10, une couche inférieure de nitrure de silicium 12 par exemple de 430 A, puis à déposer sur cette couche inférieure de nitrure de silicium 12 une troisième couche de silice 14 dopée par exemple au phosphore. Sur cette couche de silice 14, présentant par exemple une épaisseur de 5000 A, est ensuite déposée une couche supérieure de nitrure de silicium 16, présentant par exemple une épaisseur o de 430 A. Après dépôt d'une couche de résine (non re- présentée) et d'un premier masque 18 sur la région centrale de la couche supérieure de nitrure de silicium 16, la réalisation du transistor MOS à canal P dans la seconde couche de polysilicium 10 de type Npeut avoir lieu. La réalisation du transistor MOS à canal P, conformément à l'invention, consiste tout d'abord à attaquer, par exemple au moyen d'un plasma, les deux couches de nitrure de silicium 12 et 16 ainsi que la troisième couche de silice 14. La structure obtenue, à la suite de cette attaque par plasma, est schématisée sur la figure 2 représentant une coupe transversale de la structure. Après cette attaque puis décapage de la couche de résine servant à protéger le reste de la structure de cette attaque, on implante des ions électro-accepteurs dans la seconde couche de polysilicium 10 de type N- de façon à définir la source et le drain du transistor MOS à canal P. Cette implantation peut être effectuée par exemple avec des ions de bore avec une énergie de 120 keV et une dose de 5.1015 atomes/cm2.Cette implantation d'ions électro-accepteurs est ensuite suivie d'une étape de recuit permettant de faire diffuser latéralement les ions plantés dans la couche de polysilicium 10. La diffusion thermique des ions éîectro-ac- cepteurs permet d'obtenir deux régions latérales de type P+ 20 et 22 correspondant respectivement à la source et au drain du transistor MOS à canal P. Cette diffusion des ions électro-accepteurs, se faisant de façon identique de part et d'autre de la troisième couche de silice 14 et notamment sous ladite couche 14, permet d'obtenir un auto-alignement de la source et du drain de ce transistor par rapport à la grille de l'inverseur, réalisée dans la première couche de polysilicium 6 de type N+, c'est-à-dire que la région 24 de type N- de la deuxième couche de polysilicium 10, dans laquelle il n'y a pas eu diffusion des ions électro-accepteurs, se trouve située au milieu de la structure de l'inverseur CMOS.Cet auto-alignement du transistor à canal P permet de diminuer de façon considérable les capacités parasites de l'inverseur CMOS constitué notamment de ce transistor. Les étapes suivantes, concernant la réalisation du transistor MOS à canal N dans le substrat en silicium 2 de type P, sont effectuées à l'aide du même masque 18 afin d'obtenir, conformément à l'invention, l'auto-alignement de la source et du drain de ce transistor MOS à canal N par rapport à la grille de 1 'in- verseur CMOS. La première étape de réalisation de ce transistor MOS à canal N consiste à attaquer, par exemple au moyen d'un plasma, la seconde couche de polysilicium 10 puis à attaquer, par exemple de façon chimique, la première et la seconde couches de silice respectivement 4 et 8 ainsi que la première couche de polysilicium 6. L'attaque de ces différentes couches est ensuite suivie d'une implantation d'ions électrodonneurs dans le substrat en silicium.2 de façon à définir la source et le drain du transistor MOS à canal N.Cette implantation peut être effectuée avec des ions de phosphore avec une energede l20keV et une dose de5.î0'5atomes/cm2. Le substrat en silicium 2 implanté est ensuite recuit de façon à faire diffuser les ions électro-donneurs dans ledit substrat 2. La diffusion thermique des ions électrodonneurs permet d'obtenir deux régions latérales de type N+ 26 et 28 correspondant respectivement à la source et au drain du transistor MOS à canal N. Cette diffusion thermique des ions électro-donneurs ainsi que l'utilisation du même masque 18 permet l'auto-alignement de la source et du drain de ce transistor par rapport à la grille de l'inverseur, réalisée dans la première couche de polysilicium 6. La structure obtenue après la réalisation du transistor MOS à canal N est représentée sur la figure 3. Il est à noter que contrairement aux inverseurs CMOS empilés de l'art antérieur, le transistor MOS à canal P est le transistor supérieur et le transistor à canal N le transistor inférieur. Par ailleurs la réalisation du transistor supérieur selon l'invention à lieu avant celle du transistor inférieur, contrairement à l'art antérieur. Comme schématisé que la figure 4a représentant une coupe transversale de la structure, la réalisation du transistor MOS à canal N est ensuite suivie d'une étape consistant à recourvrir d'une quatrième couche de silice 30 le substrat en silicium 2 de type P. Cette quatrième couche de silice, présentant par exemple une épaisseur de 1000 A, peut être par exemple réalisée par oxydation du substrat en silicium 2. De même, les cotés latéraux des première et seconde couches de polysilicium respectivement 6 et 10 sont recouverts d'une petite pellicule de silice 32 obtenue par oxydation de ces couches afin de permettre l'isolation électrique du transistor MOS à canal P, réali sée dans la seconde couche de polysilicium 10, et la grille de l'inverseur CMOS, réalisée dans la première couche de polysilicium 6. Comme représenté sur cette figure 4a, la couche supérieure de nitrure de silicium .16 est ensuite enlevée, par exemple au moyen d'une attaque chimique après avoir enlevé le masque 18 La troisième couche de silice 14 subit une attaque latérale, lors des différentes attaques précitées, ce qui lui donne des dimensions telles qu'illustrées sur la figure 4a. L'attaque chimique de cette couche de silice 14 permet d'avoir accès, de façon auto-alignée, à la source 26 et au drain 28 du transistor MOS à canal P réalisés dans la couche de polysilicium 10. Les étapes suivantes concernent principalement la réalisation des contacts et des connexions électriques de l'inverseur CMOS. Après avoir déposé une couche de résine 36, constituant un deuxième masque, sur la troisième couche de silice 14, comme schématisé sur la figure 4b qui représente la même structure que celle représentée sur la figure 4a mais en coupe longitudinale, on attaque, par exemple de façon chimique, la troisième couche de silice 14, la couche inférieure de nitrure de silicium 12 ainsi que la seconde couche de polysilicium 10 de type N-. L'utilisation de ce deuxième masque permet de protéger le transistor MOS à canal P ainsi que la grille de l'inverseur CMOS de cette attaque chimique. Après cette attaque chimique, le masque 36 peut être enlevé par un simple décapage. La structure ainsi obtenue est représentée sur la figure 5. L'étape suivante consiste à déposer un nouveau masque sur la surface de la structure permettant de réaliser les contacts de la grille de l'inverseur ainsi que ceux de la source et du drain du transistor MOS à canal N. Après réalisation de ces contacts, l'ensemble de l'inverseur est recouvert comme schématisé sur la figure 6 d'une couche métallique 38 par exemple en aluminium qui est ensuite gravée. Le dépôt de cette couche métallique permet notamment de mettre en contact les drains 28 et 22 des deux transistors. La réalisation de l'inverseur CMOS se termine en recuisant l'ensemble par exemple à une température de l'ordre de 4650C. La structure de l'inverseur CMOS obtenue selon le procédé de l'invention tel que décrit précédemment, est représentée en perspective sur la figure 7. Sur cette figure, la référence 40 représente les oxydes de champ de l'inverseur CMOS et la référence 42 représente les régions du substrat dans laquelle ont été diffusés des ions de bore, conformément à la technologie LOCOS. Par ailleurs, les différentes flèches portant la référence 44 correspondent aux différents contacts électriques de l'inverseur CMOS. En vue d'une simplification de ce schéma, la couche de métallisation 38 n'a pas été représentée. REVENDICATIONS 1. Procédé de fabrication d'un inverseur CMOS, formé d'un transistor MOS à canal N et d'un transistor MOS à canal P empilés, caractérisé en ce qu'il comprend les étapes successives suivantes - recouvrement d'un substrat en silicium de type P (2) d'une première couche de silice (4) ; - réalisation sur la première couche de silice (4), dans une première couche de polysilicium de type N+ (6), de la grille de l'inverseur - recouvrement de ladite première couche de polysili cium (6) d'une seconde couche de silice (8) ;; - réalisation sur la seconde couche de silice (8), dans une seconde couche de polysilicium de type N (10), du transistor MOS à canal P, puis réalisation, dans le substrat en silicium de type P (2), du tran sistor MOS à canal N de façon que les sources (20, 26) et les drains (22, 28) des deux transistors MOS soient auto-alignés par rapport à la grille de l'in verseur ; et, - réalisation des différents contacts (44) et conne xions électriques de l'inverseur. 2. Procédé de fabrication selon la revendication 1, caractérisé en ce que, avant de réaliser le transistor MOS à canal P dans la seconde couche de polysilicium de type N- (10), on dépose sur cette couche de polysilicium une troisième couche de silice (14) dopé au phosphore et intercalée entre une couche supérieure (12) et une couche inférieure (16) de nitrure de silicium. 3. Procédé de fabrication selon la revendication 2, caractérisé en ce que l'étape de réalisation du transistor MOS à canal P se décompose de la façon suivante - après avoir disposé un masque (18) sur la région centrale de la couche supérieure de nitrure de sili cium, attaque des deux couches de nitrure de sili cium (12, 16) et de la troisième couche de silice (14) ; - implantation d'ions électro-accepteurs dans la se conde couche de polysilicium de type N- (10) de façon à définir la source (20) et le drain de ce transistor (22) - recuit de la seconde couche de polysilicium implan tée (10) de façon a faire diffuser latéralement les ions électro accepteurs dans ladite couche de polysilicium. 4. Procédé de fabrication selon la revendication 3, caractérisé en ce que l'étape de réalisation du transistor MOS à canal N se décompose de la façon suivante : - attaque des deux couches de polysilicium (6, 10) ainsi que de la première et de la seconde couches de silice (12, 16) ; - implantation d'ions électro-donneurs dans le subs trat en silicium de type P (2) de façon à définir la source (26) et le drain (28) de ce transistor ; - recuit du substrat (2) implanté de façon à faire diffuser les ions électro-donneurs dans ledit subs trat ; et, - recouvrement de la source et du drain dudit transis tor d'une quatrième couche de silice (30). 5. Procédé de fabrication selon la revendication 4, caractérisé en ce que l'on enlève le masque 118) puis la couche de nitrure supérieure (10). 6. Procédé de fabrication selon la revendication 5, caractérisé en ce que l'étape de réalisation des contacts et des connexions électriques de l'inverseur se décompose de la façon suivante - après avoir disposé un deuxième masque (36), sur la troisième couche de silice (14) afin de protéger le transistor MOS à canal P et la grille de l'inver seur, attaque de la troisième couche de silice (14), de la couche inférieure de nitrure de silicium (12) et de la seconde couche de polysilicium (10) ; - réalisation des contacts de la grille de l'inverseur et des contacts de la source et du drain du transis tor MOS à canal N, après avoir remplacé le deuxième masque (36) par un troisième masque approprié ; - dépôt sur toute la surface de l'inverseur d'une cou che métallique (38) ; et, - réalisation d'une gravure de ladite couche métalli que. 7. Procédé de fabrication selon la revendication 3, caractérisé en ce que les ions électro-accepteurs sont des ions de bore. 8. Procédé de fabrication selon la revendication 4, caractérisé en ce que les ions électro-donneurs sont des ions de phosphore. 9. Procédé de fabrication selon la revendication 6, caractérisé en ce que la couche métallique (38) est une couche d'aluminium.