FR 2525368 A1 19831021 FR 8206756 A 19820420 CORRELATEUR ANALOGIQUE-NUMERIQUE A COEFFICIENTS PROGRAMMABLES DE VALEURS + 1, -1 OU 0. La présente invention concerne un corrélateur analogique- numérique à coefficients programmables de valeurs + 1, -1 ou 0. Les corrélateurs analogique-numérique à coefficients programmables de valeurs + 1, -1 ou O trouvent de nombreuses applications, telles que le filtrage adapté, l'identification de processus, le traitement de signaux dans de nombreux domaines, tels que ceux du radar, du sonar, des communications ou du traitement de données. Le corrélateur selon l'invention comporte un registre à décalages à transfert de charge recevant des échantillons du signal analogique d'entrée à corréler; des moyens d'annulation du signal pris à la sortie de chaque étage du registre à transfert de charge; des moyens de multiplication par + 1 ou -1 du signal de sortie de chaque étage du registre à transfert de charge qui n'a pas été annulé par les moyens d'annulation; deux registres à décalages à sorties numériques program- mables, de valeurs O ou 1, commandant l'un les moyens d'annulation et l'autre les moyens de multiplication par l'intermédiaire de mémoires reliées à chaque sortie de ces deux registres; des moyens de sommation algébrique des signaux de sortie des moyens de multiplication, et des moyens de lecture des charges de façon à obtenir un signal électrique de sortie du corrélateur. D'autres objets, caractéristiques et résultats de l'invention ressortiront de la description suivante, donnée à titres d'exemple non limitatif et illustrée par les figures annexées qui représentent les figures 1 et 2, deux schémas illustrant le principe du corrélateur selon l'invention; la figure 3, un mode de réalisation du corrélateur selon l'invention; les figures 4 a, b, et c, des schémas expliquant le fonction- nement du corrélateur de la figure 3; la figure 5, une mémoire utilisée dans le corrélateur selon l'invention; les figures 6 a, b et c, les signaux d'hologe appliqués à la mémoire de la figure 5; la figure 7, des courbes expliquant le fonctionnement de la mémoire de la figure 5. Sur les différentes figures, les mêmes repères désignent les mêmes éléments, mais, pour des raisons de clarté, les cotes et proportions de divers éléments ne sont pas respectées. La figure I est un schéma illustrant le principe du corrélateur selon l'invention. Ce corrélateur comporte un registre à décalages à transfert de charge I qui reçoit des échantillons du signal analogique d'entrée E à corréler Chaque échantillon est transféré d'un étage du registre au suivant avec un retard T Sur la figure, on a symbolisé les étages e 1 à e N du registre à décalages par des carrés portant la mention T. A la sortie de chaque étage du registre analogique 1, sont reliés des moyens d'annulation 2 du signal de sortie de l'étage Sur la figure, ces moyens sont représentés de façon symbolique par des cercles portant une croix Ces moyens d'annulation 2 sont commandés par un registre à décalages 4 à sorties numériques programmables de valeurs O ou + 1, par l'intermédiaire de mémoires m Chaque sortie du registre 4 à sorties numériques passe dans une mémoire m et commande l'un des moyens d'annulation 2. Selon l'information sous forme de O ou de 1 en provenance du registre 4 à sorties numériques, le signal de sortie E (t k T) pris à la sortie de l'étage ek du registre I est multiplié par un coefficient (h a) k dont la valeur est O ou + 1. Sur la figure 1, on voit que les signaux issus des moyens d'annulation 2 entrent dans des moyens 3, qui sont également représentés de façon symbolique par des cercles portant une croix. Les moyens 3 multiplient par + 1 ou par -I le signal de sortie de chaque étage du registre analogique qui n'a pas été annulé par les moyens d'annulation 2. Comme les moyens d'annulation, les moyens de multiplication par + 1 ou -1 sont commandés par un registre à décalages 5 à sorties numériques programmables de valeurs O ou + 1, par l'intermédiaire de mémoires M Chaque sortie du registre 5 à sorties numériques passe dans une mémoire M et commande l'un des moyens 3 de multi- plication par + 1 ou -1. Ainsi selon l'information en provenance du registre 5 à sorties numériques, le signal de sortie E (t k T) de l'étage ek du registre, qui est déjà multiplié par le coefficient (ha) k, se trouve multiplié par un coefficient (h)k dont la valeur est + 1 ou -1. m Les signaux de sortie des moyens de multiplication 3 entrent ensuite dans des moyens de sommation algébrique 6 et dans des moyens de lecture 7 des charges de façon à obtenir un signal électrique de sortie du corrélateur S. Ce signal de sortie S s'écrit: S = t (ha) k (hm) k E (t k T), o k désigne le rang de l'étage du coefficient. On constate donc que l'invention permet bien de réaliser la corrélation entre un signal analogique d'entrée E échantillonné et des coefficients programmables de valeurs + 1, -1 ou 0. On peut modifier sans problème l'information sous forme de O ou de 1, envoyée à l'entrée des registres 4 et S à sorties numériques, et stockée dans les mémoires m et M Il est donc possible pour un étage ek donné du registre analogique 1 de donner au coefficient (h) k la valeur O ou la valeur 1, et de donner au coefficient (h) k a M la valeur + 1 ou la valeur -1 Le produit (ha) k W(hm) k peut donc prendre les valeurs + 1, -1 ou 0. * La figure 2 est un schéma illustrant de façon plus détaillée que le figure 1 le principe du corrélateur selon l'invention. On retrouve au milieu de la figure 2 le registre analogique 1 en haut et en bas de la figure, sont représentés les registres à décalages 4 et 5 à sorties numériques Sur cette figure, ces registres sont représentés par une suite de carrés symbolisant les étages et portant la mentions,, 1 étant le temps nécessaire pour transférer l'information d'un étage au suivant. Les moyens d'annulation 2 sont constitués par au moins un interrupteur électronique, il à i IN, qui est relié entre la sortie dé chaque étage du registre analogique 1 et un potentiel de reférence VR Ces interrupteurs sont commandés par les signaux R 1 à RN issus des mémoires m reliées à la sortie de chaque étage du registre 4 à sorties numériques. Sur la figure, la commande des interrupteurs par les sorties des mémoires est symbolisée par des pointillés. Selon l'information présente à la sortie des mémoires m, les interrupteurs i 11 à i IN sont ouverts ou fermés. On a représenté à droite sur la figure 2, l'interrupteur 1 IN de l'étage e N à l'état fermé La lecture des charges à la sortie de l'étage e N du registre 1 est bloquée à cause de l'application du potentiel de référence VR à la sortie de cet étage Le coefficient (ha) N est égal à 0 Sur la figure 2, on a représenté par une flèche en trait épais le trajet des charges provenant de la sortie de l'étage e N. Ces charges vont de la sortie du registre analogique e N vers le potentiel de référence Sur l'étage e N, la corrélation a lieu entre le signal de sortie de cet étage et le coefficient 0, comme cela est indiqué en haut de la figure 2. Les moyens de multiplication par + 1 ou -l sont constitués de deux voies de lecture des charges en parallèle V+ et V_ Ces deux voies sont reliées à la sortie de chaque étage du registre 1 Chaque voie comporte au moins un interrupteur On désigne ces inter- rupteurs par les référence i 21 à i 2 N pour les interrupteurs des voies V et par les références i 31 à i 3 N pour les interrupteurs des voies V Chacun de ces interrupteurs est relié entre la sortie d'un étage du registre 1 et des moyens de sommation algébrique 6 et dé lecture 7, symbolisés par dés rectangles, qui sont reliée soit à l'entrée positive d'un amplificateur différentiel 8 si cet interrupteur fait partie d'une voie V+, soit à l'entrée négative de l'amplificateur différentiel, si cet interrupteur fait partie d'une voie V_. Cet amplificateur différentiel peut être un amplificateur opérationnel ou un amplificateur différentiel à capacités commutées tel que celui décrit dans la demande de brevet N O 78 27505, déposée le 26 Septembre 1978, au nom de THOMSON-CSF. Les interrupteurs i 2 l à i 2 N et i 3 l à i 3 N sont commandés par des mémoires M reliées aux sorties des étages du registre 5. On voit sur la figure 2 que les mémoires M possèdent deux sorties complémentaires U 1 et Ul, U 2 et U 2 UN et UN. Pour chaque mémoire, l'une des sorties commande l'inter- rupteur de la voie V + et l'autre celui de la voie V_. A gauche sur la figure 2, on a représenté l'interrupteur i 21 de l'étage e 1 à l'état ouvert et l'interrupteur i 31 du même étage à l'état fermé Le coefficient (h) 1 est égal à -1 L'interrupteur il, des moyens d'annulation étant ouvert, la lecture des charges prises à la sortie du premier étage e 1 est possible et le coeficient (ha) 1 est égal à 1 La flèche en trait épais de la figure 2 indique que les charges provenant de la sortie du premier étage e 1 traversent l'interrupteur i 31 pour arriver à l'entrée négative de l'amplificateur différentiel 8 Il y a corrélation du signal de sortie de l'étage e 1 avec un coefficient de valeur -1, comme cela est indiqué en haut de la figure 2. On a représenté sur la figure 2 les interrupteurs i 12 et i 32 de l'étage e 2 à l'état ouvert et l'interrupteur i 22, qui est relié à l'entrée positive de l'amplificateur différentiel, à l'état fermé Il y a donc corrélation entre le signal de sortie de l'étage e 2 et un coefficient + 1. Le corrélateur selon l'invention présente l'avantage de ne nécessiter que deux registres à sorties numériques pour élaborer trois sortes de coefficients + 1, -1 et 0. La figure 3 représente un mode de réalisation du corrélateur selon l'invention, et les figures 4 a b, et c représentent des schémas expliquant le fonctionnement du corrélateur de la figure 3. Dans ce mode de réalisation, le registre analogique I fonc- tionne en monophasé Ce registre est représenté, vu en coupe logitudinale, selon le sens de transfert des charges indiqué par une flèche sur la figure 4 a, côté gauche Ce registre comporte des couples d'électrodes constituées d'une électrode de transfert e T et d'une électrode de stockage es Chaque étage du registre comporte deux couples d'électrodes Un couple de l'étage reçoit un signal d'horloge l qui varie périodiquement entre un niveau bas et un niveau haut VY référence qui est souvent choisie égale à V(/2. Sur la figure 4 a, les électrodes de transfert et de stockage sont coplanaires Ce sont donc des implantations d'impuretés, dans le substrat semi-conducteur 9 qui assurent un transfert unidirec- tionnel des charges Ce transfert unidirectionnel pourrait également être obtenu en utilisant des surépaisseurs d'oxyde. Sur la figure 3, le registre analogique 1 est représenté vu de dessus Pour des raisons de clarté, les électrodes de transfert ne sont pas représentées, mais seules sont représentées, les électrodes de stockage e S recevant le signal d'horloge i, qui portent l'indi- cation ct, et les électrodes de lecture e L. Les figures 4 b et c sont des diagrammes représentant l'évo- lution des potentiels de canal dans le substrat semi-conducteur 9. Les zones hachurées indiquent la présence de porteurs minoritaires. Sur la figure 4 b, côté gauche, on voit que lorsque le signal d'horloge C est au niveau haut, les quantités de charges à lire QS sont sous les électrodes de stockage, alors que sur la figure 4 c, côté gauche, on voit que lorsque le signal d'horloge O passe au niveau bas, une quantité de charges QS arrive sous l'électrode de lecture e LI. Le potentiel de canal sous le couple d'électrodes reliées à V /2 et aux moyens de lecture ne bouge pratiquement pas lorsque O passe du niveau haut au niveau bas, et vice-versa. Sur la figure 3, on retrouve les registres 4 et 5 à sorties numériques et les mémoires m et M Les électrodes de lecture e L du registre analogique 1 sont reliées à quatre transistors MOS: des transistors MOS i 1 l à i IN qui constituent les inter- rupteurs électroniques des moyens d'annulation Ces transistors sont reliés par leur drain et leur source entre une électrode de lecture et le potentiel de référence VR Leur grille est commandée par les signaux de sortie R 1 à RN des mémoires m Dans toute la descri- ption on choisit le type des transistors MOS-à déplétion ou à enrichissement et leur polarisation pour que, par exemple, lorsque le signal de sortie des mémoires est au niveau logique 1, les transistors soient passants et pour qu'ils soient bloqués inversement lorsque le signal de sortie est au niveau logique O; des transistors MOS Q 11 à QIN' connectés par leur drain et leur source, entre une électrode de lecture et le potentiel de référence VR Ces transistors sont commandés par le signal d'horloge O appliqué sur leur grille Ils font partie des moyens de lecture; -des transistors Q 21 à Q 2 N sur les voies V+ et des transistors Q 31 à Q 3 N sur les voies V_ Ces transistors constituent les inter- rupteurs i 21 à i 2 N et i 31 à 13 N des moyens de muliplication Ils sont reliés par leur drain et leur source entre une électrode de lecture et soit l'entrée positive, soit l'entrée négative de l'amplificateur diffé- rentiel 8, commun à tout le corrélateur L'une des grilles de ces transistors est commandée par les signaux issus des mémoires M. Dans le mode de réalisation de la figure 3, les transistors Q 21 à Q 2 N et Q 31 à Q 3 N sont des transistors MOS double grille A la place d'un transistor MOS double grille, on peut utiliser deux transistors MOS en série, l'un faisant partie des moyens de multiplication et commandé par les sorties des mémoires M et l'autre faisant partie des moyens dé lecture et commandé par un potentiel de référence V O Dans le mode de réalisation de la figure 3, c'est la deuxième grille des transistors Q 21 à Q 2 N et Q 31 à Q 2 N qui reçoit le potentiel de référence V 0. On voit sur la figure 3 que l'entrée positive point A+ et l'entrée négative point A-, de l'amplificateur différentiel sont reliées à des capacités C 1 et C 2, également connectées à la masse, et à des transistors MOS Q 1 et Q 2 qui sont connectés par leur drain et leur source entre les points A+ et A et un potentiel de référence V Ces transistors reçoivent sur leur grille le signal d'horloge O Les capacités C 1 et C 2 et les transistors Q 1 et Q 2 font partie des moyens de lecture du corrélateur Il serait bien entendu possible d'utiliser un autre circuit de commande remplissant la même fonction que ces transistors Q 1 et Q 2. On va maintenant expliquer le fonctionnement du corrélateur de la figure 3 en utilisant notamment les figures 4 b et c, côté droit, qui montrent l'évolution des potentiels de surface dans le substrat semi-conducteur des transistors Q 11, Q 21 et Q 2. L'électrode de lecture e LI de l'étage el, prise comme exemple, est reliée en un point B aux transistors Q 11, Q 21, i 1 et Q 31 Seuls les transistors Q 11 et Q 21 sont représentés vus en coupe longitudinale sur la figure 4 a. La figure 4 b représente les potentiels de surface dans le substrat à un instant o le signal d'horloge O est au niveau haut. On voit sur la figure 4 b côté gauche que les quantités de charges signal QS se trouvent sous les électrode de stockage reliées à On voit sur la figure 4 b côté droit que la diode D 1 du transistor Q 11 qui est reliée à VR impose le potentiél VR sous la grille du transistor Q 11 et sous la diode D 2 reliée au point B et commune aux transistors Qll' Q 21, i 11 et Q 31 Ce potentiel est également imposé sous l'une des grilles G 1 du transistor Q 21 qui est relié à la sortie Ul d'une mémoire M Cette sortie est à l'état 1, et un niveau haut est imposé à la grille de Q 21 Le transistor Q 31 dont l'une des grilles est commandée par la sortie U 1 à l'état O est bloqué De même, le -transistor i 11 est commandé par la sortie R 1 à ;' l'état O d'une mémoire m, et se trouve aussi bloqué. L'autre grille G 2 du transistor MOS double grille Q 21 reçoit le potentiel de référence V Le potentiel de canal sous cette grille égale: V O VT, o VT est la tension de seuil du transistor Q 21 On doit avoir: V O VT très légèrement inférieur à VR pour que le point B soit isolé de la partie droite du dispositif de lecture alors que le signal d'horloge 1 est au niveau haut. On peut choisir le potentiel de référence V O pour que V,V -VT = V 1 i O Ainsi, le potentiel appliqué sur les deux électrodes du couple électrode de transfert-électrode de lecture est sensiblement le même. Le signal d'horloge c est appliqué à la grille de Q 2 qui reçoit sur sa diode D 4 le potentiel V, alors que sa diode D 3 est reliée au point A à la capacité C 2 Sur la figure 4, on a choisi V > V faire fonctionner ce transistor Q 2 en triode. Le potentiel V VT de la diode D est bien supérieur au potentiel V 0/2 des grilles G 1 et G 2 de Q 21 et de la diode D 2 Le transistor Q 21 se trouve polarisé en saturation. La figure 4 c représente les potentiels de canal dans le substrat à un instant o le signal d'horloge c est au niveau bas. On voit sur la figure 4 c -côté gauche que la quantité de charges à lire QS arrive sous l'électrode de lecture e Ll. La grille de Q 11 reçoit le signal O au niveau bas et vient isoler la diode D, reliée à VR du reste des moyens de lecture Le transistor Q 21 est toujours polarisé en saturation La quantité de charges Q 5 qui arrive sous l'électrode de lecture e LI de la figure 4 c -partie gauche provoque au point B une diminution du potentiel de surface Le potentiel du point B est assitôt rétabli à V /2 =V V par la grille G 2 Une quantité de charges QS est transmise au point A et vient décharger la capacité C 2, car le passage de Oàu niveau bas a bloqué le transistor Q 2. L'entrée négative de l'amplificateur différentiel est reliée à la capacité C 2 dont la charge a été modifiée par l'arrivée de la quantité de charges QS sous l'électrode de lecture e LI Ainsi est réalisée la lecture des charges arrivant sous l'électrode de lecture e Ll, et dans l'exemple choisi, la corrélation par le coefficient -1. Il faut que lorsque la quantité de charges d S arrive au point B le transistor Q 11 soit déjà bloqué Le transfert des charges vers l'électrode e Ll a lieu seulement lorsque O a diminué jusqu'à la valeur VóJ 2 Or le transistor Q 1, se bloque pour V VT =$ 12 et O = VO/2 + VT, o VT est la tension de seuil du transistor Q 11 On constate donc que le transistor QI 1 se bloque pour i = Vo/2 i+ VT et çe n'est que lorsque O égale Vq/ 2 que les charges arrivent sous l'électrode e LI, D'une façon plus générale, il faut choisir notamment les diverses tensions de référence, la tension de seuil de transistors QI, et l'amplitude du signal d'horloge 1 pour que QS arrive au point B alors que le transistor Q 11 est bloqué. Si l'on conserve l'exemple de l'électrode de lecture e Lî, on voit que pour qu'il y ait corrélation par le coefficient + 1, il suffit d'avoir U 1 = O et U 1 = 1 en sortie de la mémoire M, en conservant R 1 = O en sortie de la mémoire m Dans ce cas, Q 21 est bloqué et la quantité de charges QS passe par le transistor Q 31 relié à l'entrée positive de l'amplificateur différentiel. Pour que la corrélation ait lieu avec le coefficient O, il -suffit d'avoir R 1 = 1 en sortie de la mémoire m Dans ce cas, le transistor ill est conducteur, que c 5 soit à l'état haut ou à l'état bas Le potentiel V Ry auquel est relié i 11, est imposé en permanence au point B; la lecture des charges est alors bloquée Lors de l'arrivée de la quantité de charges Q 5 sous l'électrode e LI, il n'y a plus de variation de potentiel au point B, dont le potentiel est fixe Il n'y a donc pas de lecture de la quantité de charges QS La charge des capacités C 1 et C 2 ne varie pas Il y a corrélation par un coefficient nul. Il est bien entendu que le corrélateur selon l'invention peut également comporter un registre analogique 1 fonctionnant, non plus en monophasé, mais en biphasé ou en triphasé, par exemple. Le fonctionnement en monophasé présente l'avantage de réduire le nombre de signaux d'horloge et permet de fonctionner à des fréquences élevées. Le registre 1 peut fonctionner en biphasé avec deux signaux d'horloge 01 et j 2 en opposition de phase avec recouvrement au niveau haut Le signal 01 est appliqué aux couples électrode de transfert-électrode de stockage et le signal 02 aux électrodes de transfert faisant partie du couple électrode de transfert-électrode de lecture On applique alors sur la grille G 2 de Q 21 un signal d'horloge 03 qui est en retard de phase par rapport à b, La diode D de Q 11 est reliée à la masse et la grille de QI 1 reçoit un signal d'horloge %RAZ qui est au niveau haut entre l'instant o 02 passe sur niveau bas et l'instant o 03 passe au niveau haut. Les registres à sorties numériques 4 et 5 peuvent être cons- titués de transistors MOS Ils peuvent aussi être constitués de registres à tranfert de charge dans lesquels l'absence de charges représente une O et la présence de charges représente un 1, par exemple Dans ce cas, les mémoires m et M peuvent être constitués par un dispositif à transfert de charge, comme cela est décrit dans la demande de brevet N O 78 26552, du 15 Septembre 1978 au nom de THOMSON-CSF Dans le cas des mémoires M, pour disposer de sorties complémentaires, on utilise un inverseur, qui peut aussi être constitué par un dispositif à transfert de charge. La figure 5 représente le schéma d'une mémoire qui pourrait être utilisée dans le corrélateur selon l'invention Cette mémoire présente l'avantage d'avoir deux sorties complémentaires U et U. Cette mémoire comporte deux inverseurs en série Chaque inverseur est constituée par deux transistors MOS en série qui sont reliés à deux tensions de référence VDD et V 55 Les TMOS T 1 et T 3 reliés à VDD sont des TMOS à déplétion dont la grille est également reliée à VDD Les TMOS T 2 et T 4 reliés à VSS sont des TMOS à enrichissement L'entrée D du premier inverseur se fait sur la grille de T 2 et sa sortie U au point commun à T 1 et T 2 Cette sortie est reliée à la grille de T 4 et la sortie U des deux inverseurs en série se fait au point commun à T 3 et T 4. Un TMOS à enrichissement T 5 est relié par son drain et sa source entre l'entrée D et la sortie U des deux inverseurs en série. Sa grille est commandée par un signal d'horloge IL Au point D sont également reliés: une capacité CD entre le point D et la masse; un transistor MOS à enrichissement T 6 qui est également relié à un potentiel de référence VI et dont la grille est commandée par un signal d'horloge cj; une grille G reliée à la sortie d'un étage de l'un des registres 4 ou 5 et commandée par un signal d'horloge Op Cette grille est représentée symboliquement par un interrupteur. Sur la figure 7, on a représenté en trait discontinu la courbe de réponse a, donnant la tension de sortie en fonction de la tension d'entrée, pour chaque inverseur On a aussi représenté, en trait continu, la courbe de réponse b des deux inverseurs en série et en traits pointillés plus espacés la bissectrice c pour laquelle V 5 = VE. Les courbes a et b présentent chacune deux états stables séparés par une zone de transition. Pour obtenir un fonctionnement correct, il faut que la courbe b présente un gain supérieur à 1 dans la zone de transition, c'est-à- dire qu'elle coupe la bissectrice c en trois points L'un de ces points M est situé dans la zone de transition, et les deux autres B et H, sont situés sur les états stables, respectivement de niveau bas et de niveau haut. Cette condition peut encore s'exprimer de la façon suivante Si l'on désigne par L 1, la longeur du canal des TMOS, T 2 et T 4 (c'est-à- dire la distance séparant les deux diffusions constituant le drain et la source de ces transistors), par L 2 et W 2 respectivement la longueur et la largeur du canal des transistors T 1 et T 3, par B 1, le rapport WI/Ll et par B 2, le rapport W 2/L 2, il faut que I 1 soit très supérieur à B 2. 2 ' La bissectrice c délimite deux zones sur la courbe b une première zone o Vs est supérieur à VE, c'est-à-dire o (VS/VE) 1 est positif, et une seconde zone o Vs est inférieur à VE, c'est-a- dire o (Vs/VE) -1 est négatif. On va maintenant expliquer le fonctionnement de cette mémoire en utilisant les figures 6 a, b et c qui représentent les signaux d'horloge XL' I et gp. Ces signaux d'horloge n'interviennent que pour mémoriser de nouvelles données numériques Après l'instant t 6, O L est au niveau haut, 1 t et Op sont au niveau bas On a fait intervenir six instants successifs, t 1 à t 6 De t 1 à t 6, L est au niveau bas Alors que (d est au niveau haut de t 2 à t 3 et Op, de t 4 à t 5. A l'instant tl, le passage de XL au niveau bas bloque le TMOS T 5 L'entrée D est déconnectée de la sortie U. Au temps t 2 le passage de l au niveau haut rend T 6 conducteur et provoque la charge de la capacité CD au potentiel V 1. Le potentiel V 1 doit être tel que le point de fonctionnement sur la courbe b soit dans la zone o VS VE ou dans la zone o Vs VE suivant que les charges détecter sont des électrons ou des trous. Sur la figure 7, on a représenté le cas o les charges à détecter sont des électrons On a appelé J le point de fonction- nement situé dans la zone de la courbe b o Vs > VE, c'est-à-dire dans celle qui est au-dessus de la courbe c. Au temps t 3, c I passe au niveau bas et le potentiel de la capacité CD devient flottant. Au temps t 4, Op passe au niveau haut La charge est introduite à l'entrée des mémoires m ou M. Si cet étage contient une quantité de charges QO, la charge de la capacité CD diminue du fait de l'arrivée de cette quantité de charges au point D. Le point de fonctionnement sur la coube b passe de J en K o VS Si cet étage ne contient pas de quantité de charges, la charge de CD ne varie pas et le point de fonctionnement reste en-J Au temps t 5, O p passe au niveau bas. Au temps t 6, OL passe au niveau haut Le transistor T 5 conduit et relie l'entrée D à la sortie U. Comme la sortie U et l'entrée D sont respectivement à basse et haute impédance, la sortie U impose son potentiel à l'entrée D. Ainsi, si le point de fonctionnement est en K o Vs se déplace et se stabilise au point B, puisque le point de fonction- nement se situe alors nécessairement sur la bissectrice c. Si le point de fonctionnement est en J o V s> VE, VE a tendance à augmenter et le point de fonctionnement passe en H. Selon que l'étage du registre 4 ou 5 de la figure 2 contient ou non une quantité de charges QO, la mémoire délivre à la sortie U deux tensions d'amrplitude très différentes, correspondant à un état O ou à un état l. Le résultat complémentaire est disponible sur la sortie U. La capacité CD peut être seulement constituée par les capacités parasites de diffusion drain et source des transistors T 5 et T 6 reliés au point D. REVENDICATIONS 1 Corrélateur analogique-numérique à coefficients program- mables de valeurs +I, -1 ou O, caractérisé en ce qu'il comporte: un registre à décalages à transfert de charge ( 1) recevant des échantillons du signal analogique d'entrée (E) à corréler; S des moyens d'annulation ( 2) du signal pris à la sortie de chaque étage du registre analogique ( 1); des moyens de multiplication ( 3) par + 1 ou -1 du signal de sortie de chaque étage du registre analogique ( 1) qui n'a pas été annulé par les moyens d'annulation ( 2); deux registres à décalages ( 4, 5) à sorties numériques programmables, de valeurs O ou 1, commandant l'un ( 4) les moyens d'annulation ( 2) et l'autre ( 5) les moyens de multiplication ( 3) , par l'intermédiaire de mémoires (m et M) reliées à chaque sortie de ces deux registres; des moyens ( 6) de sommation algébrique des signaux de sortie des moyens de multiplication, et des moyens de lecture ( 7) des charges de façon à obtenir un signal électrique de sortie du corrélateur (S). 2 Corrélateur selon la revendication 1, caractérisé en ce que les moyens d'annulation ( 2) sont constitués par au moins un inter- rupteur électronique (iil à i IN) relié à la sortie de chaque étage du registre analogique ( 1) et qui bloque la lecture des charges, et en ce que les moyens de multiplication par + 1 ou -1 ( 3) sont constitués de deux voies de lecture des charges en parallèle (V+, V-), comportant chacune au moins un interrupteur électronique ( signaux complémentaires. 3 Corrélateur selon l'une des revendications I ou 2, carac- térisé en ce que les moyens de lecture sont constitués par: un premier groupe de transistors MOS (Q 21 à Q 2 N et Q 31 à Q 3 N) reliés, sur chaque voie de lecture (V+, VY) d'une part, à l'électrode de lecture de chaque étage du registe analogique ( 1) et d'autre part, à l'une des entrées de l'amplificateur différentiel ( 8); une capacité (C 1, C 2) reliée entre chaque entrée de l'ampli- ficateur différentiel ( 8) et la masse; un circuit de commande (Q 1, Q 2), reliée à chacune des entrées de l'amplificateur différentiel ( 8) qui assure la charge de la capacité (C 1, C 2) et la mise à l'état saturé des transistors MOS du premier groupe, avant l'arrivée des charges à lire sous les électrodes de lecture (e L), le potentiel de la capacité étant laissé flottant lors de l'arrivée des charges; un second groupe de transistors MOS (Q 11 à QIN) reliés entre l'électrode de lecture de chaque étage du registre analogique ( 1) et un potentiel de référence (VR) , ces transistors bloquant la lecture pendant les intervalles o les quantités de charges à lire (QS) ne se trouvent pas sous les électrodes de lecture (e LI>. 4 Corrélateur selon la revendication 3, caractérisé en ce que les moyens d'annulation sont constitués par un troisième groupe de transistors MOS reliés par leur drain et leur source entre l'électrode de lecture (i 1 à i N) de chaque étage du registre à décalages à transfert de charge et le potentiel de référence (VR), ces transistors étant commandés par les signaux issus des mémoires (m) reliées à l'un des registres à sorties numériques ( 4). Corrélateur selon l'une des revendications 3 ou 4, carac- térisé en ce que les moyens de multiplication par + 1 ou -1 ( 3) sont, constitués d'un quatrième groupe de transistors MOS en série par leur drain et leur source avec les transistors MOS du prémier groupe et dont les-grilles sont commandées par les signaux (U 1, U 1, U 2, issus des mémoires (M) reliées à l'un des registres à sorties numériques ( 5). *,: 6 Corrélateur selon la revendication 5, caractérisé en ce que des transistors MOS à double grille (Q 21 à Q 2 N et Q 31 à Q 3 N) remplacent chaque transistor MOS du premier groupe en série avec un transistor MOS du quatrième groupe. 7 Corrélateur selon l'une des revendications 3 à 6, caractérisé en ce que: le registre à transfert de charges qui reçoit le signal d'entrée fonctionne en monophasé, c'est-à-dire qu'il comporte des couples constitués d'une électrode de transfert (e T) et d'une électrode de stockage (es), un couple sur deux reçevant un signal d'horloge (O), alors que dans les couples intermédiaires l'électrode de stockage dite électrode de lecture (e L) est reliée au moyens de lecture et l'électrode de transfert (e T) est reliée à une première tension de référence (Vo I 2) ; 1 S les transistors MOS du second groupe (Q 11 à QIN) reçoivent sur leurs grilles ledit signal d'horloge ((); les transistors MOS du premier groupe (Q 21 à Q 2 N et Q 31 à Q 3 N> reçoivent sur leurs grilles une seconde tension de référence (V 0), et les tensions de référence (V Ry Vo/2), l'amplitude du signal d'horloge (V& 2 et la tension de seuil (VT) des transistors MOS du premier groupe étant choisis pour que les transistors du second groupe soient bloqués avant l'arrivé des charges ou les électrodes de lecture (e LI). 8 Corrélateur selon l'une des revendication 1 à 7, caractérisé en ce que les registres à sorties numériques programmables ( 4, 5) sont des registres à transfert de charge. 9 Corrélateur selon l'une des revendications 1 à 7, caractérisé en ce que les registres à sorties numériques programmables ( 4 et 5) sont constitués de transistors MOS. 10 Corrélateur selon l'une des revendications 1 à 9, carac- térisé en ce que chaque mémoires (m, M) reliée à l'une des sorties d'un registre à décalages à sorties numériques programmables comporte: une capacité (CD); un premier et un deuxième inverseurs en série, l'entrée (D) du premier inverseur étant reliée à l'une des bornes de la capacité (CD) dont l'autre borne est reliée à la masse, la sortie du premier et du deuxième inverseur (U et U) constituant deux sorties complé- mentaires de la mémoire, l'entrée (D) du premier inverseur étant haute impédance et la sortie (U) du deuxième inverseur étant basse impédance, la sortie du deuxième inverseur pouvant prendre deux états stables et la courbe de réponse (b) de ces deux inverseurs en série présentant un gain supérieur à 1 dans la zone de transition entre les deux états stables; un transistor MOS (T 6) relié par son drain et sa source entre une tension de référence (Vy) et la capacité (CD), et recevant sur sa grille un signal d'horloge (ô) qui rend ce transistor passant pendant un premier temps de manière à avoir un point de fonctionnement (J) situé dans une première zone de la courbe de réponse V 5 (VE) des deux inverseurs o VS/VE -1 a un premier signe et qui bloque ce transistor en dehors de ce premier temps; des moyens (G, OP) pour pendant un deuxième temps, appliquer sur l'entrée (D) des deux inverseurs une sortie d'un registre à décalages à sorties numériques programmables ( 4, 5) pour selon que cette sortie est à O ou 1 amener le point de fonctionnement dans une deuxième zone de la courbe de réponse Vs (VE) (b) des deux inverseurs (K) ou à le maintenir dans la première zone ( J); un transistor MOS (T 5) relié par son drain et sa source entre l'entrée (D) et la sortie (U) des deux inverseurs en série et recevant sur sa grille ( 5 L) un signal de commande qui le rend passant pendant un troisième temps, la sortie des deux inverseurs se situant sur l'état stable de la courbe de réponse Vs (VE) correspondant à la deuxième (B) ou à la première (H) zone selon que la sortie du registre est à O ouà 11 Corrélateur selon la revendication 10, caractérisé en ce que la capacité (CD) est constitué par la capacité parasite des diffusions drain et source des deux transistors MOS T 5 et T 6. 12 Corrélateur selon l'une des revendications 10 ou 11, caractérisé en ce que la sortie et la sortie complémentaire (U, U) de chaque mémoire (M) commandent les grilles de deux transistors MOS du quatrième groupe (Q 21 et Q 31) faisant partie des moyens de multiplications par + 1 ou -1, et situés sur deux voies de lecture en prallèle de la même électrode de lecture.