FR 2527880 A1 19831202 FR 8308594 A 19830525 La présente invention concerne de manière générale des dispositifs d'écriture pour circuit mémoire et elle se rapporte plus particulièrement à un dispositif-d'écri- ture pour circuit mémoire qui inscrit des données d'infor- mation à l'intérieur d'un signal numérique qui est trans- mis en incluant une composante de fluctuation de la base de temps (composante d'instabilité) dans un circuit mémoire, l'inscription étant réalisée avec une périodicité d'écri- ture d'au moins deux à l'intérieur d'une période de trans- mission correspondant à un bloc donné (un ensemble) du signal numérique. On utilise maintenant de manière générale des dispo- sitifs permettant d'enregistrer et de reproduire des signaux d'information sur un support d'enregistrement tour- nant (ci-après simplement disque) Dans de tels dispo- sitifs, un signal d'information analogique, tel qu'un signal vidéo et un signal audio, est soumis à une modulation par impulsion numérique telle qu'une modulation par im- pulsion et codage (MIC), le signal d'information numérique étant enregistré sur le disque sous la forme de variations de configuration géométrique comprenant des rangées de creux intermittents Le signal enregistré est reproduit à partir de ce disque en détectant les variations dans l'intensité de la lumière réfléchie par le disque ou en détectant des variations de capacitance électro-statique entre le disque et un élément de lecture Lorsque dans de tels dispositifs on reproduit le signal enregistré sur le disque, le signal numérique reproduit à partir du disque comprend en général une composante de fluctuation de la base de temps (composante d'instabilité) due à une rotation irrégulière du disque, par exemple. D'autre part, si des erreurs sont introduites dans les données lors de la transmission du signal numérique ci-dessus, il devient nécessaire de corriger l'erreur et de restaurer les données Un bloc donné (un ensemble) du signal numérique ci-dessus est ainsi constitué par un signal multiplexé séquentiellement dans le temps compre- nant des codes de correction d'erreurs, des codes de détection d'erreurs, et des signaux de synchronisation permettant d'indiquer le début des signaux, outre les mots de données qui sont divisés en section prédéterminées. Le signal numérique est ainsi enregistré et reproduit en termes de tels blocs Il devient, par conséquent, nécessaire de prévoir un circuit mémoire dans le dispo- sitif de reproduction afin d'emmagasiner les mots de données ainsi que les codes de correction d'erreurs Du fait que le signal numérique est reproduit en incluant la composante de fluctuation de base de temps cidessus, même si la période de fluctuation minimum de la composante de fluctuation de base de temps est suffisamment importante par rapport à la période d'un bloc du signal numérique (la période d'un bloc du signal numérique est en général égale à un multiple entier de l'inverse de la fréquence d'échan- tillonnage, et cette période d'un bloc donné est appelée ci-après "période de bloc"), la période de bloc d'écriture avec laquelle l'écriture est effectuée par rapport au circuit mémoire et la période de bloc de lecture avec laquelle la lecture est effectuée par rapport au circuit mémoire ne sont pas en synchronisme. De manière connue, en tant que procédé d'écriture des mots de données et des codes de correction d'erreurs à l'intérieur du signal numérique qui comprend la composante de fluctuation de base de temps ci-dessus dans le circuit mémoire, il existe un procédé selon lequel un certain nom- bre de "drapeaux" correspondant au nombre de mots de don- nées et de code de correction d'erreurs à l'intérieur d'un bloc est établi, et dans lequel l'écriture est effectuée en accord avec la composante de fluctuation de base de temps en supprimant les "drapeaux" un par un à chaque fois quele mot de données ou le code de correction d'erreurs est inscrit dans les éléments mémoires à partir d'un ou de plusieurs verrous asservis qui sont prévus Toutefois, selon ce procédé connu, il était impossible d'écrire en même temps les mots de données et les codes de cor- rection d'erreurs à l'intérieur d'un bloc donné à une adresse unique dans le circuit mémoire, et l'écriture de ces mots de données et code de correction d'erreurs à l'intérieur du bloc donné devait être effectuée par parties Les "drapeaux" décrits ci-dessus étaient en conséquence nécessaire pour déterminer l'état d'écriture du signal numérique, c'est-à- dire pour discriminer quelle partie ou quelles parties du bloc donné du signal numérique devait être écrite dans le circuit mémoire Il était en conséquence nécessaire, selon ce procédé connu, de prévoir un nombre considérable d'adresses dans le circuit mémoire. Le procédé connu ci-dessus présentait par conséquent un inconvénient en ce que la commande du circuit mémoire était compliquée du fait de la complexité des opérations impliquées pour déterminer quel type de signal est enre- gistré et quelle adresse contient un tel signal. En général, la période minimale de la composante de fluctuation de base de temps comprise à l'intérieur du signal numérique qui est, reproduit à partir du disque par le dispositif de reproduction est suffisamment impor- tante par rapport à la période de bloc Enoutre, la composante de fluctuation de base de temps du signal numérique reproduit n'est pas particulièrement importante. La présente invention a été conçue à partir notamment des faits ci-dessus. La présente invention a ainsi pour objet un dispositif d'écriture pour circuit mémoire qui est nouveau et particulièrement utile et dans lequel les inconvénients ci-dessus ont été éliminés 1 un dispositif d'écriture pour circuit mémoire dans lequel un bloc d'un signal numérique est constitué par au moins un signal de synchronisation et des données d'information, et dans lequel un circuit mémoire qui inscrit et lit le signal numérique comprenant une compo- sante de fluctuation de base de temups en termes de blocs à une première fréquence de répétition est commandé ou contrôlé par un signal ne comprenant aucune composante de fluctuation de base de temps et présentant une seconde fréquence de répétition qui est choisie à une valeur sensiblement égale au double de la première fréquence de répétition afin d'écrire les données d'information dans le circuit mémoire avec une périodicité d'écriture d'au moins deux à l'intérieur d'une période de transmis- sion correspondant à un bloc du signal numérique. Diverses autres caractéristiques de l'invention ressortent d'ailleurs de la description détaillée qui suit. Une forme de réalisation de l'objet de l'invention est représentée, à titre d'exemple non limitatif, au dessin annexé. La fig 1 est un schéma synoptique général d'une partie essentielle d'un appareil de lecture de disque pouvant recevoir un dispositif d'écriture pour circuit mémoire conforme à la présente invention. La fig 2 est un schéma synoptique d'une forme de réalisation du dispositif d'écriture de mémoire conforme à la présente invention et utilisé dans un décodeur du schéma synoptique de la fig 1. La fig 3 illustre schématiquement un exemple de format de signal numérique. Les fig 4 (A) à 4 (E) sont des diagrammes en fonction du temps illustrant, chacun, des signaux permettant d'expliquer le fonctionnement du dispositif représenté de manière synoptique à la fig 2. A la fig 1, un signal numérique obtenu à l'aide d'une modulation par impulsions numériques est enregistré sur un disque 11 Le disque 11 est entraîné en rotation par un moteur 12, le signal enregistré sur le disque il étant reproduit par un dispositif de lecture 13 Le dispositif de lecture 13 peut être un dispositif de lecture du type à capacitance électrostatique qui lit le signal sous la forme de variations de capacitance électrostatique, ou il peut être un dispositif de lecture dit optique qui lit le signal par l'utilisation d'un faisceau laser. Le signal ainsi lu par le dispositif de lecture 13 est appliqué à un démodulateur de fréquence 15 par l'intermédiaire d'un circuit de lecture 14 qui comprend un pré-amplificateur La fréquence du signal lu est ainsi démodulée par le démodulateur de fréquence 15, le signal numérique démodulé étant appliqué à un décodeur 16. Un traitement prédéterminé du signal tel qu'une compen- sation d'instabilité et une correction d'erreurs qui sont décrites plus loin est effectué dans le décodeur 16. Un signal numérique provenant du décodeur 16 est trans- formé en un signal analogique dans un convertisseur numé- rique-analogique (N/A) 17, le signal analogique étant obtenu sur une borne de sortie 18. Le signal numérique ainsi reproduit qui est appliqué au décodeur 16 présente le format illustré à la fig 3. La fig 3 montre un bloc (c'est-à-dire un ensemble) du signal numérique reproduit Comme cela est illustré, un bloc comprend 130 éléments d'information numérique ou bits A la fig 3, les bits du signal de synchronisation, présentant un motif fixe à huit bits permettant d'indiquer le début d'un bloc, sont indiqués par SYNC Des signaux d'information numérique de quatre canaux à 16 bits sont respectivement indiqués par Can-1 à Can-4 Can-1 à Can-4 indiquent une position multiplexée d'un mot du signal de chaque canal, o 3 (ou 2) canaux contiennent des signaux audio numériques et 1 (ou 2) canal contient un signal vidéo numérique, les quatre canaux contiennent deux sortes de signaux audio numériques à deux canaux, ou les quatre canaux contiennent un signal audio numérique à quatre canaux, par exemple En outre, des codes de co- rection d'erreurs à 16 bits sont indiqués par P et Q. Ces codes de correction d'erreurs sont produits à partir des données à 16 bits provenant de chacun des quatre canaux Can-1 à Can-4 selon des relations de formation prédéterminées Un code de détection d'erreurs à 23 bits est indiqué par CDE Le code de détection d'erreurs CDE est un reste à 23 bits obtenu lorsque chacune des données (ci-après appelée "données d'information") des canaux Can-1 à Can-4 et les codes de correction d'erreurs P et Q qui correspondent aux 9 ème à 104 ème bits de la fig 3 sont divisés par un polynome de formation par exemple, X 23 + x 5 + x 4 + x + 1 On détecte qu'il n'existe aucune erreur lorsque le reste est égal à zéro En outre, un bit Adr correspond à un bit d'un signal de commande à 196 bits qui est utilisé pour des opérations telles qu'un accès sélectif et un tel signal de commande à 196 bits est transmis par 196 blocs du signal numérique En outre, deux bits indiqués par U à la fig 3 correspondent aux bits dits d'utilisateurs qui sont réservés pour une utilisation future éventuelle. Un bloc du signal numérique décrit ci-dessus, com- prenant un total de 130 bits depuis les bits de synchro- nisation SYNC jusqu'aux bits d'utilisateurs U, présente une fréquence de répétition de 44,1 k Hz qui est égale à la fréquence d'échantillonnage, par exemple Le signal numérique est enregistré sur le disque 11 en série en termes de blocs avec une cadence de bits de transmission de 5,733 Mbit/sec En conséquence, si la vitesse de rotation du disque 11 est réglée à 900 tours par minute, 2 940 blocs du signal numérique seront enregistrés pour un tour du disque 11, et le signal de commande à 196 bits 7. décrit précédemment sera enregistré quinze fois pour un tour donné du disque. Le signal numérique reproduit à partir du disque 11 comprend une composante de fluctuaction de base de temps (composante d'instabilité) due à une rotation irrégulière du disque 11 par exemple Une telle composante de fluc- tuation de base de temps est relativement faible, et la période minimale de la composante de fluctuation de base de temps est suffisamment grande par rapport à la période de bloc décrite précédemment En outre, du fait que le signal numérique reproduit présente une période en termes du bloc donné ci-dessus, le signal numérique reproduit comprend une première fréquence de répétition qui est égale à l'inverse de la période de bloc. Le décodeur 16 illustré à la fig 1 comprend un dispositif représenté de manière synoptique à la fig 2 pour mettre en oeuvre la présente invention Le signal numérique reproduit présentant chacun de ces blocs cons- titué par les 130 bits ci-dessus et qui est obtenu à partir du démodulateur de fréquence 15 est appliqué à un circuit 22 de détection de signal de synchronisation par l'intermédiaire d'une borne d'entrée 21 (fig 2). Le signal de synchronisation SYNC est détecté dans le circuit 22 de détection du signal de synchronisation, et le signal de synchronisation SYNC ainsi détecté est appliqué à un circuit 24 de formation du signal de syn- chronisation Par ailleurs, le signal numérique reproduit qui a traversé le circuit 22 de détection du signal de synchronisation est appliqué à un registre à décalage 23 dans lequel le signal est soumis à une conversion série-parallèle Le circuit 22 de détection du signal de synchronisation n'est pas synchronisé avec les données d'information et les codes de détection d'erreurs qui contiennent le même diagramme de signal que le signal de synchronisation; il ne détecte que le signal de com- mande vrai multiplexé à la position indiquée par SYNC à la fig 3. Du fait que le signal de synchronisation est enre- gistré avec la période de bloc de 130 bits, si un signal de synchronisation qui serait originalement obtenu avec une période sensiblement égale à la période de bloc manque, du fait d'une perte de signal par exemple, le circuit 24 de formation du signal de synchronisation forme un signal de synchronisation qui était produit indépendamment au moment o la perte du signal a eu lieu En conséquence, même si le signal de-synchronisation manque, du fait d'une perte de signal par exemple, ou si un diagramme de signal identique à celui du signal de synchronisation existe dans les données d'information par exemple, le circuit 22 de détection du signal de synchronisation ne détecte constamment que le signal de synchronisation vrai Par ailleurs, le circuit 24 de formation de signal de synchronisation forme le signal de synchronisation par une détection du signal de syn- chronisation vrai effectuée dans le circuit 22 de détection du signal de synchronisation, et il forme le signal de synchronisation présentant une période sensiblement égale à la période de bloc en compensant la perte du signal comme décrit précédemment Par exemple, le circuit 24 de formation du signal de synchronisation comprend un compteur à 130 qui prend une valeur égale à zéro chaque fois que sont comptés 130 signaux d'horloge, et il est remis à l'état initial par le signal de sortie du circuit de détection du signal de synchronisation. Un signal de synchronisation a, illustré à la fig 4 (A) et qui est obtenu à la sortie du circuit 24 de formation du signal de synchronisation, comprend la composante de fluctuation de base de temps introduite lors de la repro- duction Un tel signal de synchronisation a est appliqué à un verrou principal 25 pour verrouiller les données d'information sortant en parallèle du registre à décalage 23 Par ailleurs, le signal de synchronisation a est appliqué à une borne de consigne S d'une bascule 26 afin de positionner celle-ci Lorsque la bascule 26 est positionnée, le signal de sortie de la bascule 26 est appliqué à une borne d'entrée d'une porte ET 27. Par ailleurs, si la fréquence d'un bloc est désignée par fs, un maître oscillateur 28 produit un signal de référence présentant une fréquence de 140 fs Le signal oscillant de sortie du maître oscillateur 28 est appliqué à un compteur à 140 référencé 29 qui prend une valeur égale à zéro à chaque fois que 140 signaux d'entrée sont comptés La sortie du compteur 29 est appliquée à une mémoire morte (ROM) 30 Un signal de discrimination de période d'écriture c illustré à la fig 4 (C) est obtenu sur une certaine ligne de sortie de la ROM 30 et il est appliqué à l'autre borne d'entrée de la porte ET 27 Du fait que le signal de discrimination de période d'écriture c est produit conformément au signal de sortie du maître oscillateur 28, le signal de discrimination de période d'écriture c ne comprend pas une composante de fluctuation de base de temps comme cela peut facilement se comprendre La porte ET 27 est ouverte par le signal de sortie de la bascule 26 lorsque cette dernière est à l'état de consigne afin de faire passer le signal de discrimination c et d'appliquer le signal de discrimina- tion c à une borne de consigne S d'une bascule 32. Le signal de sortie de la bascule 32 est appliqué à un circuit de verrouillage 33 et il est verrouillé Le circuit de verrouillage 33 effectue l'opération de ver- rouillage en accord avec un signal de verrouillage f L obtenu sur une autre ligne de sortie de la ROM 30 Un tel signal de verrouillage f L est sensiblement égal à un signal obtenu en divisant la fréquence du signal de sortie du maître oscillateur 28 dans un rapport 1/N, o N est un 1 O nombre naturel supérieur ou égal à 2, et la période du signal est réglée à un intervalle inférieur à 1/2 l'in- tervalle d'impulsion minimum du signal de discrimination de période d'écriture c Le signal de discrimination de période d'écriture c et le signal de verrouillage f L obtenus respectivement à la sortie de la ROM 30 sont en synchronisme l'un avec l'autre Ainsi, une impulsion d illustrée à la fig 4 (D) et présentant une largeur d'impulsion constante est toujours obtenue à la sortie du circuit de verrouillage 33. L'impulsion de sortie d du circuit de verrouillage 33 est appliquée à des bornes respectives de remise à zéro R des bascules 26 et 32 afin de remettre ces bascules à l'état initial En outre, l'impulsion de sortie d du circuit de verrouillage 33 est appliquée à un verrou asservi 34 dans lequel les données d'information de sortie en parallèle du verrou principal 25 sont verrouil- lés. On suppose le cas o la bascule 32 et le circuit de verrouillage 33 ne sont pas prévus, le signal de sortie de la porte ET 27 étant appliqué directement en même temps au verrou asservi 34 et à la borne de remise à zéro R de la bascule 26 Dans un tel cas, le signal de sortie de la bascule 26 comprend la composante de fluc- tuation de base de temps; toutefois, le signal de dis- crimination de période d'écriture c ne comprend pas la composante de fluctuation de base de temps Ainsi, les signaux appliqués à la porte ET 27 ne sont pas en syn- chronisme l'un avec l'autre, et la largeur d'impulsion du signal de sortie de la porte ET 27 peut devenir plus étroite que la largeur d'impulsion du signal de discrimi- nation de période d'écriture c Dans un-tel cas o la largeur d'impulsion du signal de sortie de la porte ET 27 est plus étroite que la largeur d'impulsion du signal de discrimination de période d'écriture c, le fonctionnement du circuit n'est pas réellement obtenu En conséquence, dans le présent mode de réalisation illustré à la fig 2, la bascule 32 et le circuit de verrouillage 33 sont pré- vus pour obtenir l'impulsion d qui présente la largeur d'impulsion constante plus grande que la largeur d'impul- sion du signal de discrimination de période d'écriture c En prévoyant la bascule 32 et le circuit de verrouil- lage 33 ci-dessus, le fonctionnement du circuit est réellement obtenu. L'impulsion de sortie d du circuit de verrouillage 33 est appliquée à un compteur 35 dans lequel l'impulsion d est comptée La valeur sortant du compteur 35 est ap- pliquée à une mémoire vive (RAM) 36 et elle est utilisée en tant que signal d'adresse d'écriture Dans le présent mode de réalisation, on suppose que les adresses d'écri- ture sont des nombres ou des adresses consécutives afin de simplifier l'explication Cependant, dans la plupart des cas, les données d'information sont entrelacées et ensuite enregistrées, le dispositif de reproduction ef- fectuant une opération de désentrelacement, lors de la reproductionafin de restaurer le signal reproduit à sa séquence d'origine Ceci signifie qu'en pratique, une constante correspondant à la longueur (unité) d'entre- lacement, par exemple, est ajoutée à l'adresse d'écriture et utilisée en tant qu'adresse d'écriture pour la RAM 36. Un signal obtenu sur une ligne de sortie de la ROM est appliqué à la RAM 36 par l'intermédiaire d'une borne 37 en tant que signal d'autorisation d'écriture. La RAM 36 écrit les informations de données provenant du verrou asservi 34 au niveau d'une adresse de cette RAM désignée par le compteur 35 En outre, la RAM 36 lit les données d'information emmagasinées avec une période de bloc de lecture constante Les données d'information lues à partir de la RAM 36 sont appliquées à un circuit de correction d'erreurs 38 L'adresse dans la RAM 36 qui est désignée par le compteur 35 change avec chaque impulsion d'entrée d comme illustré par les références Al, A 2, à la fig 4 (E). Dans le présent mode de réalisation, le signal de discrimination de période d'écriture c est formé deux fois comme illustré à la fig 4 (C) à l'intérieur de la période de bloc de lecture constante T (T = 1/f S) illus- trée à la fig 4 (B) En conséquence, la période d'écri- ture de la RAM 36 existe deux fois à l'intérieur de la période de bloc de lecture T comme illustré par des hachures à la fig 4 La RAM 36 est ainsi commandée de telle manière que les données d'information à l'intérieur du signal numérique qui est transmis avec la première fréquence de répétition d'environ 44,1 k Hz soit écrite avec une seconde fréquence de répétition qui est sensi- blement le double de la première fréquence de répétition, c'est-à-dire 88,2 k Hz. On donne ci-après une description plus détaillée des fig 4 (B) et 4 (E) Pendant une période de lecture b 1 indiquée en hachures à la fig 4 (B), les données d'infor- mation sont écrites à l'adresse Ai illustrée à la fig 4 (E). Par ailleurs, pendant les périodes d'écriture b 2, b 3 et b 4, les mêmes données d'information sont écrites à la même adresse A 2 Ainsi, du fait que le signal numérique d'un même bloc est obtenu pendant un intervalle compris entre un instant o le signal de synchronisation a est formé et un instant o un signal de synchronisation ultérieur- est formé, dans le présent mode de réalisation, l'adresse d'écriture dans la RAM 36 est modifiée conformément au signal de discrimination de période d'écriture c obtenu immédiatement après que le signal de synchronisation a soit obtenu Ainsi, en changeant l'adresse d'écriture selon la composante de fluctuation de base de temps du signal numérique reproduit comme illustré à la fig 4 (E), les mêmes données d'information sont écrites de manière répétée à l'adresse A 2 pendant les périodes d'écriture b 2, b 3 et b 4. De manière analogue, pendant des périodes d'écriture b 5 et b 6, les mêmes données d'information, c'est-à-dire les données d'information suivant les données d'infor- mation emmagasinées à l'adresse A 2, sont écrites à l'adresse A 3 Des données d'information suivant les don- nées d'information emmagasinées à l'adresse A 3 sont écrites de manière répétée à l'adresse A 4 pendant des périodes d'écriture b 7 et b 8 Ainsi, les données d'infor- mation comprenant la composante de fluctuation de base de temps sont écrites successivement dans des adresses consécutives de la RAM 36, sans perdre les données d'in- formation ou emmagasiner les mêmes données d'information à des adresses différentes Selon le présent mode de réalisation, les mêmes données d'information peuvent être écrites de manière répétée à la même adresse pendant des périodes d'écriture qui se suivent; toutefois, les mêmes données d'information ne seront pas emmagasinées à des adresses différentes A la fig 4 (B), la lecture est effectuée dans des intervalles autres que les périodes d'écriture Du fait que la lecture est effectuée selon un signal de commande de lecture produit à partir du maître oscillateur 28, les données d'information sont lues avec élimination de la composante de fluctuation de base de temps. Les données d'information lues à partir de la RAM 36 sont appliquées à un circuit 38 de correction d'erreurs. Par ailleurs, le signal numérique reproduit qui a traversé le circuit 22 de détection de signal de synchronisation est appliqué à un circuit 39 de détection d'erreurs Le circuit 39 de détection d'erreursdivise le signal corres- pondant au 9 ème bit jusqu'au 127 ème bit illustrés à la fig 3 par le polynome x 23 + x 5 + x 4 + x + 1, et discri- mine que les données d'information à l'intérieur du signal de ce bloc ne contiennent pas d'erreur lorsque le reste obtenu en résultat de la division est nul. Lorsque ce reste n'est pas nul, le circuit 39 de détec- tion d'erreurs discrimine que les données d'information, à l'intérieur du signal de ce bloc contiennent une er- reur, et il amène le circuit 38 de correction d'erreurs à corriger l'erreur dans les données d'information qui sont lues à partir de la RAM 36 Le circuit 38 de correc- tion d'erreurs utilise le code P de correction d'erreurs et/ou le code Q de correction d'erreurs et effectue une addition modulo-2 par rapport à chaque bit des quatre mots de données des canaux Can-1 à Can-4 afin de corriger l'erreur et de restaurer les données d'infor- mation Lorsqu'il n'existe aucune erreur dans les données d'information, le circuit 38 de correction d'erreurs laisse passer les données d'information telles quelles. Le circuit 38 de correction d'erreurs applique les don- nées d'information ne contenant pas d'erreur, ou les données d'information qui ont été corrigées et restaurées, au convertisseur N/A 17 par l'intermédiaire d'une borne de sortie 40 La séquence selon laquelle l'erreur dans l'information est corrigée et les données d'information sont restaurées peut être effectuée de manière précise car le signal de sortie de la RAM 36 ne comprend pas de composante de fluctuation de base de temps Les données d'information sont soumises à une conversion numérique- analogique dans le convertisseur N/A 17, et des signaux d'information analogiques à quatre canaux sont produits sur la borne de sortie 18. L'invention n'est pas limitée aux exemples de réali- sation représentés et décrits en détail car diverses modifications peuvent y être apportées sans sortir de son cadre. REVENDICATIONS 1 Dispositif d'écriture pour circuit mémoire com- prenant des moyens d'amenée ( 11-15, 21) fournissant un signal numérique comprenant une composante de fluctuation de base de temps, un bloc dudit signal numérique étant constitué par au moins un signal de synchronisation et des données d'information, le signal numérique présentant une première fréquence de répétition avec une période d'un bloc du signal numérique, et un circuit mémoire ( 23, 25, 34, 36) permettant d'y écrire et d'en lire le signal numérique fourni par les moyens d'amenée, caractérisé en ce que l'on prévoit en outre des moyens d'application ( 28-30, 32, 33, 35) permettant d'appliquer un signal de commande d'écriture audit circuit mémoire ( 23, 25, 34, 36), ledit signal de commande d'écriture ne comprenant pas de composante de fluctuation de base de temps et présen- tant une seconde fréquence de répétition sensiblement égale à ladite première fréquence de répétition, le cir- cuit mémoire étant commandé par ledit signal de commande d'écriture de telle manière que l'écriture dudit signal numérique soit effectuée avec une périodicité d'écriture d'au moins deux à l'intérieur de la période d'un bloc du signal numérique. 2 Dispositif d'écriture pour circuit mémoire selon la revendication 1, caractérisé en ce que les moyens d'application comprennent des moyens de formation de signal de synchronisation ( 22, 24) permettant de former un signal de synchronisation en synchronisme avec le signal de synchronisation se trouvant dans le signal numérique provenant des moyens d'amenée ( 11-15, 21) une première bascule ( 26) qui est positionnée par le signal de synchronisation de sortie des moyens de formation du signal de synchronisation; un maître oscil- lateur ( 28), un circuit ( 29, 30) permettant de former un signal de discrimination de période d'écriture présen- tant la période d'un bloc, une impulsion de verrouillage dont la période est inférieure à 1/2 l'intervalle d'im- pulsion minimum dudit signal de discrimination de période d'écriture, et un signal de validation d'écriture, à partir d'un signal de sortie du maître oscillateur; un circuit à porte ( 27) recevant un signal de sortie de la première bascule et ledit signal de discrimination de période d'écriture afin de produire le signal de discri- mination de période d'écriture lorsque la première bascule est dans un état de positionnement ou de consigne; une seconde bascule ( 32) qui est positionnée par le signal de discrimination de période d'écriture sortant du circuit à porte; un circuit de verrouillage ( 33) permettant de verrouiller un signal de sortie de la seconde bascule par l'intermédiaire dudit signal de verrouillage et de remettre à l'état initial lesdites première et seconde bascules par l'intermédiaire d'une impulsion de sortie de ces dernières, ledit circuit de verrouillage produisant une impulsion en synchronisme de phase avec ledit signal de discrimination de période d'écriture obtenu immédia- tement après que le signal de synchronisation de sortie des moyens de formation du signal de synchronisation soit obtenu et présentant une largeur d'impulsion constante, en tant que signal de commande d'écriture. 3 Dispositif d'écriture pour circuit mémoire selon la revendication 1, caractérisé en ce que le circuit mémoire comprend un registre à décalage ( 23) recevant le signal numérique provenant des moyens d'amenée ( 11-15, 21) afin de soumettre le signal numérique à une conversion sérieparallèle; un verrou principal ( 25 > permettant de verrouiller les données d'information à l'intérieur d'un bloc parmi des signaux de sortie en parallèle du registre à décalage; un verrou asservi ( 34) permettant de verrouil- ler des signaux de sortie en parallèle du verrou principal par le signal de commande d'écriture; un compteur ( 35) permettant de compter le signal de commande d'écriture et produisant une adresse d'écriture; ainsi qu'une mémoire vive ( 36) permettant d'y inscrire des données d'information sortant du verrou asservi au niveau de l'adresse d'écriture désignée par ledit compteur avec une cadence d'au moins deux à l'intérieur d'une période de bloc de lecture constante. 4 Dispositif d'écriture pour circuit mémoire selon la revendication 1, caractérisé en ce que le signal de discrimination de période d'écriture est un signal qui est formé deux fois à l'intérieur d'une période de bloc de lecture constante du circuit mémoire. Dispositif d'écriture de circuit mémoire selon la revendication 2, caractérisé en ce que le circuit permettant de former le signal de discrimination de période d'écriture, l'impulsion de verrouillage et le signal de validation, d'écriture comprend un compteur ( 29) permettant de diviser la fréquence du signal de sortie du maître oscillateur et de produire un signal avec une période de bloc donnée, ainsi qu'une mémoire morte ( 30) recevant le signal de sortie dudit compteur en tant que signal de commande de lecture, ladite mémoire morte produisant le signal de discrimination de période d'écri- ture, l'impulsion de verrouillage et le signal de vali- dation d'écriture sur des lignes de sortie mutuellement différentes de cette mémoire.