FR 2509889 A1 19830121 FR 8114128 A 19810717 INSTALLATION DE COLLECTE DE DONNEES La présente invention concerne une installation de collecte de données, du type comportant une unité centrale pouvant interroger l'une quelconque de plusieurs unités périphériques. A cet effet, chaque unité périphérique possède une adresse particulière, et l'unité centrale envoie à toutes les unités périphériques un signal d'interrogation contenant une information d'adresse. L'unité périphérique dont l'adresse correspond à cette information d'adresse réagit au signal d'interrogation en envoyant a son tour à l'unité centrale des données que cette unité périphérique possède. Une telle installation nécessite des moyens pour la transmission du signal d'interrogation depuis l'unité centrale vers les unités périphériques, des moyens pour la transmission du signal contenant lesdites données, depuis une unité périphérique jusqu'à l'unité centrale, et des moyens pour l'alimentation électrique de l'unité centrale et de chacune des unités périphériques. Un des buts de l'invention consiste à simplifier l'installation en utilisant les mêmes moyens pour la transmission du signal d'interrogation et pour l'alimentation électrique de chaque unité périphérique à partir de l'unité centrale. A cet effet, conformément à l'invention, le signal d'interrogation est formé d'au moins deux signaux de tension électrique superposés : l'un de ces signaux est un signal de tension continue d'amplitude constante au moins égale à la tension nominale d'alimentation des unités périphériques; l'autre de ces signaux est un signal de tension logique contenant l'information d'adresse. Chaque unité périphérique est équipée d'un circuit pour séparer lesdits signaux l'un de l'autre. La tension d'alimentation de chaque unité périphérique est extraite du signal de tension continue d'amplitude constante; cette tension d'alimentation est appliquée sur les bornes d'alimentation de ladite unité périphérique, tandis que l'autre signal - le signal logique - est appliqué à l'entrée d'un circuit de reconnaissance d'adresses. Selon un mode de réalisation préféré, les données disponibles dans chaque unité périphérique sont transmises vers l'unité centrale au moyen d'une modulation du courant circulant dans un bus unique bi-filaire reliant l'unité centrale aux unités périphériques et servant déjà à véhiculer le signal d'interrogation. Chaque unité périphérique possède, d'une part, un circuit pour générer un signal logique séquentiel contenant lesdites données, et, d'autre part des moyens répondant audit signal logique séquentiel en branchant ou en ne branchant pas une résistance électrique entre les conducteurs du bus, selon l'état dudit signal logique. La valeur de ladite résistance électrique est choisie de telle sorte que chaque branchement de cette résistance entre les conducteurs du bus provoque une variation notable du courant circulant dans ce bus. Ainsi, grâce à l'invention, un bus bi-filaire unique sert, à la fois, à la transmission du signal d'interrogation, à celle du signal de données, ainsi qu'à celle de la tension d'alimentation des unités périphériques, ces trois transmissions pouvant etre effectuées simultanément. Ceci entratne une simplification considérable de l'installation de collecte de données. Par ailleurs, il est possible de réaliser des installations de collecte de données de façon très économique en utilisant les réseaux de branchement bi-filaire déjà existants. Les caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un exemple de réalisation, description faite en référence aux dessins annexés dans lesquels : - la figure 1 est un schéma général d'une installation selon l'invention; - la figure 2 est un schéma synoptique montrant les différents éléments fonctionnels de l'unité centrale et d'une unité périphérique, selon un mode de réalisation de l'invention; - la figure 3 est un schéma montrant, avec plus de détails, une partie de l'unité centrale représentée sur la figure 2; - la figure 4 est un schéma du circuit électronique de la partie restante de l'unité centrale de la figure 2; - la figure 5 est un schéma électrique d'une première partie de l'unité périphérique de la figure 2; - la figure 6 est un schéma synoptique d'une autre partie de l'unité périphérique de la figure 2; et - la figure 7 représente, en correspondance temporelle, les diagrammes de signaux présents en divers points de l'installation représentée sur les figures 2 à 6. L'installation de collecte de données représentée sur la figure 1 comprend une unité centrale 1 et plusieurs unités périphériques 2 qui sont toutes reliées à l'unité centrale 1 au moyen d'un même bus bi-filaire 3a, 3b sur lequel lesdites unités périphériques 2 sont branchées en anneaux. Dans le sens allant de l'unité centrale 1 aux unités périphériques 2, le bus 3a, 3b transmet la tension d'alimentation desdites unités périphériques, une fréquence fixe F1, et une information constituée par l'adresse de l'unité périphérique 2 qui doit être interrogée. A cet effet, l'unité centrale 1 est conçue pour produire entre ses bornes de sortie la, lb un signal de tension U(t) dont le diagramme est représenté sur la figure la. Comme on peut le voir sur cette figure, le signal U(t) est formé d'une succession de périodes P1,P2,Pi..., de durées égales à T, à l'intérieur de chacune desquelles le signal U(t) prend successivement des valeurs fixes U2 et U1. Si on désigne par ti le temps pendant lequel le signal U(t) est égal à U2 durant la période Pi, on note sur la figure la que ti peut prendre seulement deux valeurs discrètes : respectivement un quart et trois quarts de T. Si l'on associe une valeur logique binaire "O" ou "1" à chacune de ces deux valeurs différentes de ti, on conçoit que le signal U(t) peut représenter une série de bits. La valeur de tension la plus faible U1 est choisie au moins égale à la valeur nominale Va de la tension d'alimentation des unités périphériques 2. Comme cela sera expliqué plus loin, chaque unité périphérique 2 réagit à la réception d'un signal U(t) contenant une information correspondant à son adresse propre, en provoquant une modulation du courant I(t) circulant sur les conducteurs 3a, 3b du bus, cette modulation de courant permettant la transmission des données que possède ladite unité périphérique. Selon l'exemple représenté sur la figure 2, l'unité centrale 1 comprend - un micro-processeur 4 pouvant fournir par son bus de données 4a (figure 3) les bits d'adresse AO,..., A7, d'une unité périphérique particulière devant être interrogée, - un circuit convertisseur parallèle-série 5, réagissant aux signaux représentant les bits d'adresse AO,...,A7, ainsi qu'à un signal d'écriture WR, en produisant un signal SA contenant la séquence des bits d'adresse AO,... ,A7, associée à des bits de protocole, - un circuit logique 6 transformant le signal SA en un signal logique SAM ayant la forme d'un signal analogue au signal U(t) mais dans lequel U1 est égal à 0, - un circuit 7 fournissant, à partir du signal SAM, le signal U(t) ne pouvant prendre que deux valeurs réglées précisément sur les valeurs U2 et U1, et - un circuit 8 branché par ses entrées 8a, 8b aux bornes d'une résistance 9 parcourue par le courant I(t) circulant le long des conducteurs 3a, 3b du bus. Le circuit 8 répond à la tension existant aux bornes de la résistance 9 en fournissant, sur sa sortie 8c, un signal logique SD, contenant sous forme séquentielle les bits de données fournies par l'unité périphérique 2 interrogée. Chaque unité périphérique 2 comprend : - un pont de GRAETZ 10 (figure 5) ayant deux entrées 10a, 10b reliées aux entrées 2a resp. 2b de l'unité périphérique 2, - un circuit 11 (figure 5) extrayant la tension d'alimentation Va de l'unité périphérique 2, de la tension présente entre les bornes de sortie 10c, 10d du pont de GREATZ 10, - un circuit 12 (figure 5) réagissant à un signal logique SD en branchant ou en ne branchant pas entre les bornes 2a et 2b, une résistance électrique 13, selon l'état dudit signal SD, - un circuit 14 transformant le signal de tension U(t) présent entre les bornes 2a et 2b en un signal SAM' de forme identique au signal SAM décrit ci-dessus, - un circuit 15 élaborant, à partir dudit signal SAM', d'une part un signal d'horloge F1' ayant une période égale T, et, d'autre part, un signal logique DA prenant, à chaque période Pi du signal SAM', la valeur O ou la valeur 1 selon que la durée ti est égale à un quart respectivement trois quarts de T. Comme cela sera expliqué plus loin, le signal DA comporte une série de bits correspondant à l'information d'adresse émise par l'unité centrale 1. Chaque unité périphérique 2 comprend en outre un circuit de reconnaissance d'adresse pour comparer l'adresse contenue dans le signal DA avec l'adresse propre BO,...B7 de ladite unité périphérique, et pour réagir à une coqncidence entre lesdites adresses en provoquant l'émission, par un circuit de mémoire à verrou 16, du signal SD qui contient une série de bits correspondant aux données se trouvant dans l'unité périphérique 2. Comme on peut le voir sur les figures 2 et 6, le circuit de reconnaissance d'adresse comprend - un convertisseur série-parallèle 17 recevant sur une entrée 17a le signal DA, - une mémoire à sorties parallèles 18 fournissant en permanence, sur sept de ses sorties, les bits BO,. ..B7 correspondant à l'adresse propre de l'unité périphérique 2, et - un comparateur 19 comparant deux à deux chaque bit Q1,...Q12 du signal DA avec la série de bits suivants : 0,O,BO...B7,Bp,1, délivrés sous forme parallèle par la mémoire 18. Lorsqu'il y a coTncidence entre chaque bit Qi et le bit correspondant de la série de bits délivrés sous forme parallèle par la mémoire 18, le comparateur 19 émet un signal de chargement LD qui est appliqué sur l'entrée-de chargement 16a du circuit 16. Ce dernier circuit reçoit en permanence sur huit de ses entrées 162 à 169, un bit respec-tif D1,...D8 fourni par un dispositif 20 pouvant être un capteur à sortie numérique de mesure d'un paramètre quelconque, par exemple un capteur de température. Sur une première entrée 161, le circuit 16 reçoit le signal logique 1, tandis que sur ses deux dernières entrées 161l et 1612, ce circuit 16 reçoit le signal logique 0.Enfin sur une dixième entrée 1610, le circuit 16 reçoit un bit de parité Dp élaboré par un circuit connu en soi 21, à partir des bits D1...D8 reçus de façon parallèle par ce circuit 21. Selon l'exemple représenté sur la figure 3, le circuit 4 est un micro-processeur commercialisé par la société INTEL sous le numéro de référence 8085 et le circuit convertisseur parallèle-série 5 est un circuit commercialisé par cette même société sous le numéro 8251. L'unité centrale 1 est, en outre, munie d'un circuit 22 fournissant un signal d'horloge F1 identique au signal F1' décrit ci-dessus, et un deuxième signal d'horloge, de fréquence double, FO. Le circuit 22 comprend (figure 3) un générateur de fréquence, tel qu'un oscillateur, 22a fournissant le signal FO, et un diviseur par 2, 22b fournissant le signal F1 à partir du signal FO. Le circuit 6 comprend (figure 3) une première porte NON-ET 6a ayant deux entrées recevant respectivement les signaux FO et F1, une deuxième porte NON-ET 6b ayant deux entrées recevant respecti vement le signal FO et le signal SA, une troisième porte NON-ET 6c ayant deux entrées recevant respectivement le signal SA et le signal F1. La sortie de la porte NON-ET 6a est reliée à deux bornes RxC et TxC du circuit 5. Une porte ET 6d a trois entrées reliées chacune à la sortie d'une porte NON-ET 6a, 6b, 6c respective. La sortie de- la porte ET 6d constitue la sortie du circuit 6, sur laquelle est présent le signal SAM. Comme on peut le voir sur la figure 4, le circuit 7 comprend un premier transistor NPN 7b dont la base est reliée, via une résistance 7x, à la borne d'entrée 7a du circuit 7, une première diode Zener 7c de tension nominale U1 qui est branchée en série avec une résistance 7d entre une borne d'alimentation +V et le collecteur du transistor 7b, une deuxième diode Zener 7e de tension nominale U2, qui est branchée entre une masse GRD et la base d'un deuxième transistor 7f. La borne la est reliée à l'émetteur du transistor 7f tandis que la borne lb est reliée à la masse GRD et à l'émetteur du premier transistor 7b. Enfin, le collecteur du second transistor 7f est relié, via la résistance 9, à la borne d'alimen tati-on +V. Selon l'exemple représenté sur la figure 4, le circuit 8 comprend un amplificateur différentiel 8d branché par ses entrées 8a et 8b entre les bornes de la résistance 9, un circuit 8e pour supprimer la composante continue du signal fourni par l'amplifica teur 8d et pour redresser ce signal, et un circuit comparateur 8f pour mettre sous forme binaire le signal fourni par le circuit 8e. Selon la figure 5, le circuit 11 comprend une diode Zener lia de tension nominale VA, branchée en série avec une résistance iib, entre les bornes 10c, 10d du pont de GRAETZ 10. Le circuit 12 comprend un transistor 12a dont la base est reliée a la borne de commande 12b du circuit 12, borne de commande recevant le signal SD fourni par le circuit 16. Le trajet émet teur-collecteur du transistor 12a est branché en série avec la résistance 13 entre la masse GRD et la borne 10c du pont de GRAETZ 10. Le circuit 14 comprend une diode Zener 14a de tension nominale égale à 1/2(U1+U2-Va), branchées en série avec une résistance 14b, entre les bornes 10c et 10d. Une bascule de SCHMITT 14c est reliée par son entrée, au point de jonction 14d entre la résistance 14b et la diode 14a. Le fonctionnement de l'installation de collecte de données représenté sur les dessins est le suivant: Lorsque le micro-processeur 4 veut interroger une unité périphérique particulière 2, il transmet au circuit 5 l'adresse AO,...A7 de cette unité périphérique par l'intermédiaire du bus de données 4a, et il applique en outre sur le circuit 5 un signal d'écriture WR. Le circuit 5 transforme les données d'adresses AO,...A7 reçues en parallèle, en un signal logique séquentiel constitué par la série des bits d'adresse AO,...A7, précédées d'un bit de démarrage (en anglais "start bit") et suivie d'un bit de parité Ap et de deux bits d'arrêt (stop bits). Cette succession de bits, qui constitue le signal SA dont le diagramme est représenté sur la figure 7, est émise à la fréquence du signal d'horloge F1 produit par le circuit 22 de l'unité centrale 1. Le signal SA est transmis au circuit 6 que l'on peut appeler "modulateur de rapport cyclique". Le circuit 6 produit, à partir du signal SA, le signal SAM de la façon suivante : pour chaque période Pi du signal d'horloge F1 le signal SAM prend la valeur "1" pendant une durée ti égale à 1/4 ou 3/4 de T selon que SA est à I'état O ou respectivement. Le signal SAM sert à piloter le circuit 7 que l'on peut appeler "source de tension corlmandée". Ce circuit 7 associe les tensions fixes U1 et U2 aux "O" et "1" logiques, respectivement, du signal SAM. Chaque unité périphérique 2 peut être branchée indifféremment dans un sens ou dans l'autre, entre les conducteurs 3a, 3b du bus unique. Cette indifférence de sens de branchement est obtenue par le pont de GRAETZ 10. Le circuit 11 extrait du signal U(t) la tension Va nécessaire à l'alimentation électrique de l'unité périphérique 2. Chaque unité périphérique 2 extrait également la composante logique du signal composite U(t) grâce aux circuits 14 et 15. Comme on peut le voir sur la figure 6, le circuit 15 comprend une bascule D, 15a dont l'entrée D reçoit le signal SAM, et dont la sortie Q est reliée à l'entrée 17a du circuit 17. Le circuit 15 comprend en outre un monostable 15b dont l'entrée B reçoit le signal SAM, et dont la sortie Q est reliée à l'entrée d'horloge CL de la bascule 15a. Le monostable 15b a une constante de temps égale à T/2. Ainsi, le circuit 15 extrait du signal SAM, le signal F1' présent à la sortie Q du monostable 15b, le signal d'horloge complémentaire 1 présent à la sortie Q du monostable 15b, ainsi que un signal DA identique au signal SA contenant les informations d'adresses émises par le circuit 5 de l'unité centrale. La séquence d'adresse "O", AO,...A7, Au,"1","1" est appliquée au rythme de F1 sur l'entrée 17a du convertisseur serie-parallèle 17. Lorsque le bit de démarrage, qui est dans cet exemple le bit "O", arrive en douzième position du circuit 17, ce dernier est automatiquement remis à zéro par une bascule D, 23, afin d'être prêt à recevoir la séquence d'adresse suivante. L'entrée D de la bascule23 est reliée à-la sortie de rang 12, Q12 du circuit 17; la sortie Q de cette bascule est reliée à l'entrée de remise à zéro 17b du circuit 17, et l'entrée d'horloge CL de la bascule 23 reçoit le signal F1 émis par la sortie Q du monostable 15b. Si, juste avant cette opération de remise à zéro du circuit 17, il y a concordance entre le contenu du message d'adresses DA et le message d'adresse pré-programmé dans la mémoire 18, un signal de chargement LD est émis par le comparateur 19 et-il est appliqué sur l'entrée de chargement 16a du circuit convertisseur parallele-serie 16. Ce circuit 16 répond au signal LD en admettant, par ses entrées parallèles, un message de données constitué par une suite de données D1,...D8 présentes sur les bornes de sortie du dispositif 20. Le convertisseur parallèle-série 16 émet sur sa sortie 16b, au rythme de la fréquence du signal d'horloge F1, une série de bits formée de la série de bits de données D1,...D8, précédée d'un bit de démarrage qui, dans l'exemple représenté, est le bit "1", e suivie d'un bit de parité Bp fourni par le circuit 21 et de deu: bits d'arrêt qui, dans l'exemple représenté, sont les bits "O". C message de données constitue le signal SD. Ce signal SD est utilisé pour moduler le courant I(t) circu lant sur les conducteurs 3a, 3b du bus unique. Cette modulation es effectuée par le circuit 12 en synchronisme avec la fréquence dt signal d'horloge F1, de la façon suivante : selon que le signal S[ est à l'état "O" ou "1", le transistor 12a est, respectivement, l'état bloqué ou à l'état passant, ce qui se traduit par le non-branchement respectivement le branchement de la résistance 1 entre les bornes 10c et 10d. Chaque branchement de la résistance 1: entre lesdites bornes 10c et 10d entratne une augmentation db courant I(t). Les variations du courant I(t) sont détectées par le circuit 8 qui fournit sur sa sortie 8c un signal logique SD' identique au signal SD fourni par le circuit 16. Comme le montre la figure 3, le signal SD' est appliqué sur la borne RxD du circuit 5. Ce dernier circuit débarrasse le signal SD du protocole constitué par le bit de démarrage, le bit de parité et les bits d'arrêt, et il est capable de transmettre au micro-processeur 4, sous forme parallèle, la série de bits de données D1,...D8, extraits du signal SD', lorsque ledit circuit 5 reçoit un signal de lecture R émis par ce meme micro-processeur 4. L'installation qui vient d'être décrite trouve notamment application dans la réalisation d'une installat.on de gestion des données fournies par plusieurs capteurs de température à signal de sortie numérique, ces capteurs étant, par exemple, placés en divers endroits d'un bâtiment d'habitation. On peut avantageusement utiliser des capteurs de température nécessitant pour leur fonctionnement, une fréquence fixe de référence qui peut être précisément la fréquence F1 transmise par l'unité centrale 1 à chaque unité périphérique 2, au moyen du signal d'interrogation U(t). Ces capteurs température peuvent être du type à quartz oscillant. REVENDICATIONS 1. Installation-de collecte de données, du type comportant - une unité centrale (1) ayant un circuit (4,5,6,7,22) pour fournir un signal d'interrogation (U(t)) contenant une adresse quelconque (AO,...A7) choisie parmi un ensemble d'adresses; - plusieurs unités périphériques (2) associée chacune à une adresse particulière (BO,...B7), chaque unité périphérique compre nant : (a) un circuit de reconnaissance d'adresses (14,15,17 à 19) répondant audit signal d'interrogation (U(t)) pour réagir à l'iden tité entre ladite adresse émise (AO,...A7) et ladite adresse parti culière (BO,...B7) en émettant un signal de commande (LD), (b) un circuit (16,12) réagissant audit signal de commande (LD) en four nissant un signal (I(t)) contenant des informations de données (DO,...D8) se trouvant dans ladite unité périphérique, et (c) des moyens d'alimentation électrique de ladite unité périphérique (2);; et - un bus de liaison comprenant plusieurs conducteurs (3a,3b) pour transmettre le signal d'interrogation (U(t)) aux unités péri phériques (2) et le signal de données (I(t)) à l'unité centrale (1), caractérisé en ce que ledit signal d'interrogation (U(t)) comprend au moins un premier et un second signal superposés, le premier signal étant un signal de tension continue d'amplitude constante (U1), et le second signal étant un signal de tension logique conte nant l'information de ladite adresse quelconque (AO,...A7), et en ce que lesdits moyens d'alimentation électrique de chaque unité périphérique comprennent un circuit (11) pour extraire du signal d'interrogation U(t) une tension continue (Va). 2. Installation selon la revendication 1, caractérisé en ce que le circuit fournissant le signal de données comprend un circuit (16) répondant au signal de commande (LD) en fournissant un signal logique séquentielle (sud) contenant ladite information de données (DO,...D8), et un circuit (12) comprenant une résistance électrique (13) et des moyens de commutation (12a) réagissant audit signal logique séquentielle (SD) en branchant ou en ne branchant pas entre des conducteurs (3a,3b) du bus de liaison, ladite résistance (13), et en ce que l'unité centrale (1) comprend des moyens (8,9) pour mesurer les variations du courant (I(t)) circulant dans lesdits conducteurs (3a,3b) du bus de liaison. 3. Installation selon l'une des revendications 1 et 2, caractérisé en ce que le bus de liaison est constitué par deux conducteurs (3a,3b). 4. Installation selon l'une des revendications 1 à 3, caractérisé en ce que un circuit de redressement à deux alternances (10) est prévu à l'entrée de chaque unité périphérique (2).