FR 2496956 A1 19820625 FR 8124238 A 19811224 La présente invention est relative à un circuit de détection pour cellule de mémoire morte à plusieurs bits. Des techniques d'intégration poussée ont abouti à la construction d'importants réseaux d'éléments de mémoire binaire sur une seule pastille de silicium. Ces cellules de mémoire qui utilisent en particulier la technologie MOS, consistent en des circuits à composants multiples de configuration bistable classique. De tels dispositifs de mémoire à semi-conducteur présentant une forte densité, ainsi que les faibles exigences en énergie de telles cellules de mémoire, présentent de nombreux avantages. Dans les mémoires mortes binaires à transistors à effet de champ de la technique antérieure, plusieurs lignes d'entrée d'adresses et des lignes de sélection forment une matrice avec des régions d'un substrat semiconducteur. Des informations binaires sont emmagasinées en des emplacements entre des régions semi-conductrices adjacentes, par la présence ou l'absence de transistors à effet de champ à cet emplacement. Des régions semiconductrices alternées sont connectées sélectivement à une référence de tension et les régions restantes se trouvant entre elles sont connectées sélectivement à une sortie commune par sélection d'un transistor à effet de champ en série avec chaque région.Des signaux de sélection appliques aux transistors de sélection d'une paire adjacente de régions connectent une région à la référence de tension et l'autre région à une sortie pour délivrer un signal de sortie binaire qui est fonction des données emmagasinées à un emplacement de mémoire ayant une adresse particulière. Avec le développement de la technologie des dispositifs de mémoire semi-conducteurs, il a été nécessaire d'accroître le nombre de dispositifs de mémoire par unité de surface sur la pastille semi-conductrice. Une capacité d'emmagasinage accrue réduit le coût de fabrication d'une mémoire à semi-conducteur. Au cours de l'évolution de l'industrie des semi-conducteurs, la technique d'implantation d'ions dans la région de canal d'un dispositif à transistors à effet de champ a été développée pour ajuster la tension de seuil du dispositif, de maniere que la tension de grille à laquelle le dispositif doit commuter puisse être adaptée.Outre l'utilisation de l'implantation d'ions, on a utilisé dans les cellules de mémoire, des transistors à effet de champ présentant des tensions de seuil différentes, nécessitant des circuits de détection pour déterminer les niveaux de tension emmagasinés dans ces cellules de mémoire. Un circuit de détection de ce type est décrit au brevet US n0 4.202.044 intitulé "Mémoire morte à transistor à effet de champ quaternaire Un besoin s'est donc fait sentir de disposer d'un circuit de détection pour cellule de mémoire morte à plusieurs bits, destiné à être utilisé avec des dispositifs de mémoire morte utilisant l'implantation d'ions à plusieurs niveaux pour établir des niveaux de tension à plusieurs valeurs de seuil dans les dispositifs de mémoire. Un tel circuit de détection doit être d'une construction et d'un fonctionnement simples pour compléter les avan- tages des cellules de mémoire morte à plusieurs bits. L'invention a donc pour objet un circuit de détection destiné à être utilisé avec une cellule de mémoire morte à plusieurs bits. Suivant l'invention, il est prévu une mémoire morte à plusieurs bits comprenant plusieurs transistors d'emmagasinage, qui comportent chacun des bornes de drain, de source et de grille > etqui sont agences pour former des lignes et des colonnes. Chacun des transistors d'em magasinage présente une tension de seuil permanente defi- nie à l'avance. Les bornes de grille d'une ligne de la série de transistors d'emmagasinage sont connectées chacune à une entrée de ligne de mots commune. Les bornes de source d'une colonne de la série de transistors d'emmagasinage sont connectées chacune à une ligne de bit commune. Les bornes de drain de la série de transistors d'emmagasinage sont connectées à une source commune de tension de référence. Il est prévu une série de transistors de référence qui comportent chacun des bornes de drain, de source et de grille, et qui sont agencés en lignes et en colonnes. Chacun des transistors de la série de transistors de référence présente une tension de seuil permanente définie à l'avance. Les bornes de grille d'une ligne de la série de transistors de référence sont connectées chacune à l'une des lignes de mots Communes associée à une ligne de la série de transistors d'emmagasinage.Les bornes de source d'une colonne de la série de transistors de référence sont connectées à une alimentation de tension de source, et les bornes de drain de la série de transistors de référence sont connectées à une source de tension de référence commune. Un circuit est en outre prévu pour comparer sélectivement la tension de sortie de certains de la série de transistors de référence à la tension de sortie de la série de transistors d'emmagasinage, de façon à déterminer ainsi le niveau de tension emmagasinée dans chacun des transistors de la série de transistors d'emmagasinage. D'autres caractéristiques de l'invention apparaîtront au cours de la description qui va suivre, faite en référence aux dessins annexés, donnés uniquement à titre d'exemple et sur lesquels - la Fig. 1 est une vue schématique du circuit de détection pour cellule de mémoire morte à plusieurs bits suivant l'invention; et - la Fig. 2 est un graphique montrant les formes d'ondes des signaux qui illustrent le fonctionnement du circuit de détection pour cellule de mémoire morte suivant l'invention. En se référant à la Fig. 1, le circuit de détection pour cellule de mémoire morte suivant l'invention est désigne par la référence numérique générale 10. Le circuit de détection 10 est illustré à la Fig.l en tant qu'une partie seulement d'un réseau d'un grand nombre de cellules de mémoire morte de ce type, agencéesen lignes et en colonnes de manière classique pour former une mémoire morte. La mémoire morte ainsi formée en utilisant le circuit de détection 10 suivant l'invention peut être fabriquée sur une seule pastille semi-conductrice et elle est principalement destinée à une fabrication de ce genre en utilisant la technologie métal-oxyde-semi-conducteur. Lorsqu'elles sont disposées en un réseau de cellules de mémoire, celles-ci sont placées en colonnes et connectées à des lignes de bit 20 et 22, et de colonnes 24 et 26. Etant donné que les cellules de mémoire sont, par exemple, disposées en lignes séparées d'une mémoire morte, les lignes sont adressées ou validées par des lignes de mots séparées, telles que la ligne de mots 28. La ligne de mots 28 valide toutes les cellules de mémoire se trouvant dans une ligne de la mémoire morte. A la ligne de mots 28 sont connectés des transistors d'emmagasinage 30, 32, 34 et 36 qui comportent chacun des bornes de grille, de drain et de source et formant cellules de mémoire. Les transistors d'emmagasinage 30, 32, 34 et 36 sont représentatifs de nombreux autres transistors d'emmagasinage de ce type interconneçtés avec la ligne de mots 28. Les bornes de grille des transistors d'emmagasinage 30, 32, 34 et 36 sont connectées chacune à la ligne de mots 28. Les bornes de source correspondantes sont connectées à l'une des lignes de bit 20 ou 22. Les bornes de drain correspondantes sont connectées à l'une des lignes de colonnes 24 ou 26. Chacun des transistors d'emmagasinage 30, 32, 34 et 36 est capable de présenter des implantations d'ion différentes pour établir des niveaux de seuil de, par exemple, 0,5, 2,5, 5 et 8 volts. Chaque cellule de mémoire de la mémoire morte présente, par conséquent, une capacité d'emmagasinage de données à plusieurs niveaux ou à plusieurs bits à l'inte- rieur d'une seule cellule de mémoire. Le circuit de détection pour déterminer le niveau de tension emmagasinée dans les cellules formées par les transistors d'emmagasinage 30, 32, 34 et 36, comprend des transistors de référence 40, 42 et 44 qui présentent chacun des bornes de grille, de source et de drain. Les transistors de référence 40, 42 et 44 sont prévus pour chaque ligne de mots de la mémoire morte et, comme représenté à la Fig. 1, ils sont prévus pour la ligne de mots 28. De façon similaire, un groupe de cellules de référence est prévu pour chaque ligne de mots de la mémoire morte utilisant le circuit de détection 10 suivant l'invention. La borne de source du transistor de référence 40 est interconnectée à une ligne de donnée de référence 48. La borne de drain du transistor de référence 40 est interconnectée avec une ligne de colonne de référence 50 au potentiel de la masse. La borne de drain du transistor de référence 42 est interconnectée avec une ligne de colonne de référence 52. La borne de source du transistor de référence 42 et la borne de source du transistor de référence 44 sont interconnectées avec une ligne de donnée de référence 54. La borne de drain du transistor de référence 44 est interconnectée avec une ligne de colonne de référence 56. Les niveaux de seuil des transistors de référence 40, 42 et 44 peuvent être établis à, par exemple, 0,5, 2,5 et 5 volts respectivement. L'alimentation de tension de source, Vcc, est ap pliquee pour précharger les transistors 60, 62, 64, 66, 68, 70, 72 et 74. Les grilles des transistors de-pre- charge 60, 62, 64, 66, 68, 70, 72 et 74 reçoivent un signal de précharge PC, qui sera décrit ultérieurement en référence à la Fig. 2. Le transistor de précharge 60 pre- charge la ligne de donnée de référence 48. Le transistor de précharge 68 précharge la ligne de colonne de référence 52. Le transistor de précharge 64 précharge la ligne de donnée de référence 54. Le transistor de précharge 66 précharge la ligne de colonne de référence 56.Le transistor de précharge 68 recharge la ligne de bit 20. Le transistor de précharge 70 précharge la ligne de colonne 24. Le transistor de précharge 72 précharge la ligne de bit 22. Le transistor de précharge 74 précharge la ligne de colonne 26. Toutes les lignes de bit, les lignes de colonne, les lignes de colonne de référence et les lignes de donnée de référence sont préchargées à une valeur Vcc moins un seuil. Les lignes de colonne de référence 52 et 56 sont rendues actives pour fournir un potentiel à la masse aux drains des transistors de référence 42 et 44 par déclenchement de transistors 80 et 82. La grille du transistor 80 est rendue active par un changement d'adresse appliqué à la mémoire morte au moyen de la détection d'une modification d'un bit de l'adresse. Cette modification d'un bit, désigné comme le bit le plus significatif (BPS), est ap pliquée dans l'un de deux états, BPS et BPS aux transistors 80 et 82, respectivement. Le bit d'adresse BPS commande également le niveau de tension sur la ligne de mots 28. Lorsque BPS se trouve à un niveau logique haut, la tension sur la ligne de mots 28 est placée à une valeur supérieure à Vcc, de 8 volts par exemple.Lorsque BPS se trouve au niveau logique bas, la tension sur la ligne de mots 28 est à Vcc, 5 volts par exemple. Un aspect important du circuit de détection 10 de l'invention réside dans l'utilisation de ce schéma d'adressage de lignes de mots à plusieurs niveaux pour déterminer la valeur des données emmagasinées dans les transistors d'emmagasinage 30, 32, 34 et 36. Le circuit de détection 10 fonctionne pour comparer chacun des niveaux de tension de seuil emmagasinée dans les cellules de référence formées par les transis tors de référence 40, 42 et 44 à ceux de chacune des cellules formées par les transistors d'emmagasinage 30, 32, 34 et 36. Quatre niveaux de tension de seuil peuvent être déterminés en utilisant un nombre minimal de trois cellules de référence 40, 42 et 44. Cette comparaison est réalisée par une paire d'amplificateurs différentiels associés à chaque transistor d'emmagasinage 30, 32, 34 et 36. Dans un but de simplification, on a représenté sur la Fig. 1 deux paires de ce type d'amplificateursdiff6- rentiels associés aux transistors d'emmagasinage 30 et 32. Au transistor d'emmagasinage 30 sont associés deux amplificateurs différentiels 100 et 102.Au transistor d'emmagasinage 32 sont associés les amplificateurs différentiels 104 et 106. On comprendra que,d'une manière similaire,au transistor d'emmagasinage 34 sont associés des amplificateurs différentiels semblables 100 et 102, tandis qu'au transistor d'emmagasinage 36 sont également associés des amplificateurs différentiels semblables 104 et 106. Chaque amplificateur différentiel 100, 102, 104 et 106 comporte trois transistors identifiés par le suffixe "a", "b" et "c". Les amplificateurs différentiels 100 et 102 sont connectés en parallèle aux bornes du transistor d'emmagasinage 30,tandis que les amplificateurs différentiels 104 et 106 sont connectés en parallèle aux bornes du transistor d'emmagasinage 32.On peut donc constater que seulement deux amplificateurs différentiels pour chaque transistor d'emmagasinage sont nécessaires dans le circuit de détection 10 de l'invention. La borne de source du transistor d'emmagasinage 30 est interconnectée avec les bornes de grille des transistors 100a et 102a. La borne de drain du-transistor d'emmagasinage 30 et la borne de drain du transistor d'emmagasinage 32 sont connectées par la ligne de colonne 24 -aux bornes de drain des transistors 100c, 102c, 104c et 106c. L'entrée différentielle de l'amplificateur différentiel 100 est appliquée à la borne de grille du transistor 100b par l'intermédiaire de la ligne de donnée de référence 54. L'entrée différentielle de l'amplificateur différentiel 102 est appliquée à la borne de grille du transistor 102b par l'intermédiaire de la ligne de donnée de référence 48. De manière similaire, l'entrée différentielle de l'amplificateur différentiel 104 est appliquée à la borne de grille du transistor 104b à partir de la ligne de donnée de référence 54.L'entrée différentielle de l'amplificateur différentiel 106 est appliquée à la borne de grille du transistor 106b par l'intermédiaire de la ligne de donnée de référence 48. Les sorties de l'amplificateur différentiel PO sont appliquées à partir de la borne de source du transistor 100a par l'intermédiaire d'une ligne de sortie D1, 110, et à partir de la borne de source du transistor 100b par l'intermédiaire d'une ligne de sortie D1, 112. Les sorties de l'amplificateur différentiel 102 sont appli quées à partir de la borne de source du transistor 102a par l'intermédiaire d'une ligne de sortie DI', 114, et à partir de la borne de source du transistor 102b par l'intermédiaire d'une ligne de sortie D1', 116. Les sorties de l'amplificateur différentiel 104 sont appliquées à partir de la borne de source du transistor 104a à une ligne de sortie D2, 118, et à partir de la borne de source du transistor 104b par l'intermédiaire d'une ligne de sortie 22, 120. Les sorties de l'amplificateur différentiel 106 sont appliquées à partir de la borne de source du transistor 106a par l'intermédiaire d'une ligne de sortie D2', 122, et à partir de la borne de source du transistor 106b par l'intermédiaire d'une ligne de sortie D2', 124. Les sorties de l'amplificateur différentiel 100 sont appliquées par l'intermédiaire de lignes de sortie 110 et 112 à un circuit basculeur 130. Les sorties de l'amplificateur différentiel 102 sont appliquées par l'intermédiaire de lignes 114 et 116 à un circuit basculeur 132. De manière similaire, les sorties des amplificateurs différentiels 104 et 106 sont appliquées par l'intermédiaire de lignes de sorties 118 et 120, et de lignes de sorties 122 et 124 à des circuits basculeurs (non représentés) semblables aux circuits basculeurs 130 et 132. Les sorties des amplificateurs différentiels 100 et 102, D1 et D1', identifient les niveaux de seuil de tension des données emmagasinées dans le transistor d'emmagasinage 30. La sortie du circuit basculeur 130, D1, est appliquée par l'intermédiaire de la ligne de signaux 134 à un circuit NI 136 qui engendre le signal DATA. Le signal DATA représente la sortie décodée des amplific#ateurs différentiels 100 et l02 pour fournir une valeur de donnée emmagasinée dans un transistor d'emmagasinage 30 particulier. La sortie du circuit basculeur 132, D1', est ap pliquée à un circuit ET 138 qui reçoit également le bit le plus significatif BPS de l'adresse de la mémoire à accès aléatoire. La sortie du circuit ET 138 est appliquée à un circuit NI 136. A la ligne de colonne 24 est appliqué, par l'intermédiaire d'un transistor 150, un signal CD qui, comme on le décrira par la suite en référence à la Fig. 2, fournit un potentiel de masse à la ligne de colonne 24. Aux lignes de données de référence 48 et 54 sont connectés des condensateurs 152 et 154 qui fournissent un retard à l'application des signaux des lignes de donnée de référence 48 et 54 aux amplificateurs différentiels 102, 106 et 100, 104, respectivement. Lors du fonctionnement du circuit de détection 10 suivant l'invention, la valeur de la tension de seuil des transistors de référence 40 et 42 ou des transistors de référence 40 et 44 est comparée au niveau de tension emmagasinée dans chacun des transistors d'emmagasinage 30, 32, 34 et 36 pour déterminer la valeur emmagasinée à ce moment dans ces cellules de mémoire. La sortie du transistor de référence 40 est toujours appliquée aux amplificateurs différentiels 102 et 106. La détermination du fait que la sortie des cellules de référence 42 ou 44 doit être appliquée aux amplificateurs différentiels 100 et 104 par l'intermédiaire de la ligne de donnée de référence 54 est assurée par l'état de l'adresse de la mémoire morte en changeant le BPS.La présence de BPS appliqué à la borne de grille du transistor 80 applique la sortie du transistor de référence 42 par 11 intermédiaire de la li- gne de donnée de référence 54 aux amplificateurs différentiels 100 et 104. En revanche, la présence du signal BPS provenant de l'adresse de la mémoire morte, appliqué à la borne de grille du transistor 82 permet à la sortie du transistor de référence 44 d'être retardée par le condensateur 154 et appliquée par l'intermédiaire de la ligne de donnée de référence 54 aux amplificateurs différentiels 100 et 104. De cette façon, l'adresse peut determiner laquelle des deux cellules de référence 42 et 44 fournit une entrée différentielle aux amplificateurs différentiels 100 et 104. L'entrée différentielle des amplificateurs différentiels 100 et 102 est appliquée à partir du transistor d'emmagasinage 30 en fournissant une tension de référence de masse à la borne de drain du transistor d'emmagasinage 30 par l'intermédiaire de la ligne de colonne 24. Cette tension de référence de masse est également appliquée au noeud formé entre les transistors 100c et 104c des amplificateurs différentiels 100 et 104 et au noeud formé entre les transistors 102c et 106c des amplificateurs différentiels 102 et 106. Le transistor d'emmagasinage 30 fournira ensuite, à son tour, des données sur la ligne de bit 20 en vue de leur application aux amplificateurs différentiels 100 et 102.Du fait que la ligne de colonne 24 est partagée entre les transistors d'emmagasinage 30 et 32, le transistor d'emmagasinage 32 fournit ses données sur une ligne de bit 22 en vue de leur application aux amplificateurs différentiels 104 et 106. On peut donc constater que les transistors d'emmagasinage 30 et 32 sont lus simultanément de manière à lire ainsi deux cellules de mémoire à la fois. La fréquence à laquelle les entrées différentielles sont appliquées à chacun des amplificateurs différentiels 100, 102, 104 et 106 détermine l'état du signal de sortie de chacun de ces amplificateurs, signal qui représente la valeur VT d ' un transistor de mémorisation. Ces signaux de sortie sont appliqués par l'intermédiaire de basculeurs bistables 130 et 132 au circuit NI 136 et au circuit ET 138 qui décodent les sorties différentielles afin de fournir des valeurs des tensions mémorisées dans les cellules de mémoire 30, 32, 34 et 36. Le circuit de détection 10 fonctionne dans un mode à deux niveaux de telle façon que deux niveaux de données peuvent être mémorisés dans chaque transistor de mémoire 30, 32, 34 et 36. Dans le mode de premier niveau, le signal BPS présente un niveau logique bas pour porter la ligne 28 de mots au niveau de la tension Vcc qui est de 5 volts par exemple.Les sorties logiques des amplificateurs différentiels 100 et 102, à savoir les signaux D1 et D1', et le signal DATA qui représentent la valeur mémorisée dans le transistor 30 pour chacun des quatre niveaux possibles VT des transistors de mémoire 30, 32, 34 et 36 sont indiqués dans le tableau I ci-dessous. TABLEAU I Niveau V T (Volts) 0,5 2,5 5 8 Signal de sortie logique D1 1 1 0 0 D1' 1 0 0 0 DATA 1 1 0 0 Dans le mode à deux niveaux, la ligne de mots 28 est amorcée de telle sorte que le niveau de tension sur cette ligne est porté au-dessus de la tension VCc lorsque le signal BPS est au niveau haut. Les sorties logiques des amplificateurs différentiels 100 et 102, c'est-à-dire les signaux D1 et D1' et le signal DATA pour le fonctionnement dans le mode de deuxième niveau sont indiquées dans le tableau 2 ci-dessous. TABLEAU 2 Niveau VT (Volts) 0,5 2,5 5 8 signal de sortie logique D1 1 1 1 0 D1' 1 0 0 0 DATA 0 1 1 0 Le schéma de codage pour chaque niveau de tension VT des quatre niveaux possibles de cette tension pour les modes de fonctionnement de premier et de second niveaux est représenté dans le tableau 3 ci-dessous. TABLEAU 3 Niveau VT (Volts) 0,5 2,5 5 8 données de niveau Niveau 1 1 1 0 0 Niveau 2 0 1 1 0 On constate donc que deux niveaux de données peuvent être mémorisés dans chaque transistor de mémorisation 30 et être lus en utilisant le schéma d'adressage à niveaux multiples de la ligne de mots de l'invention. Par exemple, à un niveau de tension VT de 0,5 volts, les données mémo risées dans le transistor 30 sont un 1 logique pour le premier niveau et un 0 logique pour le second niveau. Pour mieux comprendre le fonctionnement du circuit de détection 10, on se référera aux formes d'ondes de la figure 2 dans laquelle le graphique a représente le niveau de tension du signal de précharge PC, le graphique b représente la forme d'onde de tension présente sur les lignes de colonne 24 et 26; le graphique c représente le niveau de tension du signal CD; le graphique d montre le niveau de tension de la ligne de mots 28 et le graphique e représente la forme d'onde de tension qui est présente sur les lignes de bit 20 et 22. Initialement, les lignes de bit 20 et 22 sont plus chargées par le signal PC (graphique a) jusqu'au niveau de tension élevé de V moins un niveau (graphique e). Oc Les lignes de colonne 24 et 26 (graphique b) sont également préchargées par le signal PC (graphique a) appliqué aux lignes de colonne 24 et 26 jusqu'à la valeur Vcc moins un niveau. Cette recharge garantit que les lignes de bit 20 et 22 et les lignes de colonne 24 et 26 sont bien portées à une valeur élevée lorsque le signal PC prend un niveau bas. Après achèvement de la précharge, les transistors de mémorisation 30, 32, 34 et 36 peuvent être lus grâce à l'applicåtion du signal CD de décodage de colonne (graphique c). Lorsque ce signal prend le niveau haut, (référence 160) les lignes de colonne 24 et 26 prennent le niveau de la masse (référence 162).Le graphique c montre que le signal CD prend le niveau haut à la fin du cycle de précharge (graphique a) ce qui est indiqué par la référence 164. Lorsque la ligne de colonne 24 est mise à la masse, elle applique une tension de masse aux amplificateurs différentiels 100, 102, 104 et 106 et également aux transistors de mémorisation 30 et 32. En réponse au signal d'adressage appliqué à la mémoire morte, c'est-à-dire lorsque la ligne de colonne 24 prend le niveau bas, la tension sur la ligne de mots 28 augmente. A l'instant correspondant à la ligne de référence 166, une tension de masse est appliquée aux transistors de mémorisation 30 et 32 de telle sorte qu'ils peuvent être lus. Comme la ligne de colonne 24 est à la masse et que la tension sur la ligne de mots 28 continue à augmenter, un seul de ces transistors 30 et 32 est éventuellement atteint en fonction du niveau de tension qui est mémorisé . A cet instant, ces transistors deviennent conducteurs et leurs sorties respectives sont appliquées sur les lignes de bit 20 et 22. La tension sur ces lignes commence à diminuer à partir du niveau élevé précédemment préchargé vers un ni veau;#nsfaib1e comme représenté sur le graphique e ou elle reste à un niveau élevé suivant que le- niveau de seuil des transistors de mémorisation 30, 32, 34 ou 36 est en dessous ou ausdessus de la tension de comemde de grille qui est fournie par la ligne de mots 28. Par exemple, si la valeur de seuil du transistor 30 est de 0,5 volts, alors dès que la tension de la ligne de mots 28 atteint 0,5 volts, le transistor 30 commence à conduire-et le niveau de tension sur la ligne de bit 20 commence à décroître. A cet instant, aucun des transistor de référence 40, 42 ou 44 n'est conducteur.La capacité qui est fournie par le condensateur 152 monté dans la ligne de données de référence 48 fait en sorte que la tension appliquée à l'amplificateur différentiel 102 à partir du transistor de référence 40 est appliquée à une vitesse plus faible que l'entrée fournie par le transistor 30 aux amplificateurs différentiels 100 et 102. Le condensateur 152 fait en sorte que la vitesse de décroissance de la tension sur la ligne de bit 20 est supérieure à la vitesse de décroissance de la tension sur la ligne de données de références 48 lorsque le seuil de tension du transistor 30 est de 0,5 volts. Cependant, si le niveau de seuil de tension du transistor 30 est de 2,5 volts, le niveau de tension sur la ligne 48 décroîtra à une vitesse nettement plus grande que le niveau de tension sur la ligne de bit 20. De cette manière, une comparaison est réalisée entre la sortie de la cellule de référence et la sortie de la cellule de mémorisation par les amplificateurs différentiels 100 et 102 pour le transistor de mémorisation 30. Lorsque les comparaisons entre les sorties des transistors de référence 40 et 42 et la sortie du transistor 30 sont achevées, le montage exécute les comparaisons entre les sorties des transistors de référence 40 et 44 et-la sortie du transistor 30. On peut donc constater que le circuit de détection 10 suivant l'invention permet d'explorer une cellule de mémoire morte qui présenteun aniiquatre niveaux de seuils inhérents et qui fonctionne dans un mode à deux niveaux dans lequel deux bits par cellule peuvent être mémorisés. Deux amplificateurs différentiels sont utilisés pour chaque cellule de mémoire morte. Tout d'abord, une comparaison est réalisée entre la valeur mémorisée dans une cellule chargée par rapport à un premier groupe de valeurs de références afin de déterminer si la valeur mémorisée par la cellule de mémoire morte correspond à l'un parmi deux états de tension de la cellule chargée. Une comparaison est réalisée par rapport à une seconde référence pour déterminer si une valeur mémorisée dans la cellule de mémoire morte estran parmi deux autres états ou niveaux de bits. La sortie des amplificateurs différentiels fournit deux bits pour chacune des deux comparaisons qui sont réalisées et ces deux bits sont ensuite décodés pour identifier la valeur mémorisée dans une cellule de mémoire de la memoire morte. Une sélection de mode de niveau est réalisée en utilisant le schéma d'adressage à niveaux multiples sur la ligne de mots de la mémoire morte. REVENDICATIONS 1. Mémoire morte à plusieurs bits, caractérisée en ce qu'elle comprend plusieurs transistors de mémorisation (30 à 36) destinés à la mémorisation de données et comportant chacun un drain, une source et une grille, ces transistors étant disposes dans une rangée et présentant chacun un niveau de tension de seuil permanent et prédéterminé pour engendrer une tension de sortie lorsqu'il est actionné; une ligne de mots(28) destinée à recevoir un signal d'entrée, la grille de chacun des transistors de mémorisation 30 à 36) étant connectée respectivement à cette ligne de mots(28), les sources des transistors étant reliées à une ligne de bits commune (20,22) tandis que les drains sont reliés à une source de tension de référence (masse), la mémoire comporte en outre plusieurs transistors de référence (40,42,44) présentant chacun un drain, une source et une grille, tout en étant disposés selon une rangée et présentant un niveau de tension de seuil prédéterminé et permanent pour engendrer une tension de sortie lorsqu'il est actionné, la grille de chacun des transistors de référence (40,42,44) étant reliée à la ligne de mots(28), la source étant connectée à un dispositif d'alimentation en tension de source (Vcc), le drain étant relié à une source de tension de référence commune (masse) et un dispositif (100 à 106) destiné à comparer sélectivement la tension de sortie de certains des transistors de référence (40,42,44) à la tension de sortie de chacun des transistors de mémorisation (30 à 36) afin de déterminer le niveau de tension mémorisé dans chacun de ces transistors de mémorisation. 2. Mémoire suivant la revendication 1, caractérisée en ce que le dispositif de comparaison comprend un premier dispositif amplificateur différentiel (100,102,104, 106) connecté auxtransistors de mémorisation (30,32,34,36) pour recevoir la tension de sortie engendrée par ces transistors et pour recevoir également la tension de sortie engendrée par les transistors de référence (40,42,44) afin d'engendrer un signal de sortie représentant le niveau de tension mémorisé dans chacun des transistors de mémorisation (30,32,34,36). 3. Mémoire suivant la revendication 2, caractérisée en ce qu'elle comprend en outre un dispositif pour décoder le signal de sortie dudit dispositif amplificateur différentiel (100,102,104,106) pour déterminer la valeur des données mémorisées dans l'un des transistors de mémorisation (30,32,34,36). 4. Mémoire suivant la revendication 2, caractérisée en ce que ledit dispositif amplificateur différentiel comprend des premiers (100,102) et seconds (104,106) moyens amplificateurs connectés chacun en parallèle à chacun des transistors de mémorisation (30,32,34,36) afin de recevoir la tension de sortie engendrée par ces transistors, les premiers moyens amplificateurs (100,102) étant reliés de manière à recevoir une tension de sortie de l'un des transistors de référence (40,42,44) tandis que les seconds moyens amplificateurs sont reliés de manière à recevoir une tension de sortie d'un autre des transistors de référence (40,42,44). 5. Mémoire suivant la revendication 1, caractérisée en ce qu'elle comprend en outre un dispositif (152,154) pour retarder l'application des tensions de sortie des transistors de référence (40,42,44) au premier (100,102) et second (104,106) amplificateurs. 6. Mémoire suivant la revendication 1, caractérisée en ce que les transistors de référence (40,42,44) comprennent des premier, second,et troisième transistors de référence présentant des premier, second et troisième niveaux de tension de seuil permanents et prédéterminés. 7. Mémoire suivant la revendication 6, caractérisée en ce que les niveaux de tension de seuil permanents et prédéterminés des transistors de mémorisation (30,32,34,36) comprennent des premier, second, troisième et quatrième niveaux de tension de seuil. 8. Mémoire suivant la revendication 1, caractérisée en ce que le signal d'entrée reçu par la ligne de mot (28) comprend des premier et second niveaux de tension pour déterminer deux niveaux de tension mémorisés dans chacun des transistors de mémorisation (30,32,34,36). 9. Mémoire morte à plusieurs bits, caractérisée en ce qu'elle comprend plusieurs transistors de mémorisation (30,32,34,36) pour mémoriser des données et comprenant chacun un drain, une source et une grille, ces transistors étant agencés selon une rangée et présentant chacun des premier, second, troisième et quatrième niveaux de tension de seuil permanents et prédéterminés pour engendrer une tension de sortie lorsqu'ils sont actionnés, une ligne de mots (28) destinée à recevoir un signal d'entrée, les grilles des transistors de mémorisation (30,32,34,36) étant connectées chacune à la ligne de mots(28), les sources de ces transistors étant reliées à une ligne de bits commune (20, 22), les drains étant reliés à une source de tension de référence (Vcc), des premier, second et troisième transistors de référence (40,42,44) ayant un drain, une source et une grille et étant agencés selon une rangée, ces transistors présentant respectivement des premier, second et troisième niveaux de tension de seuil permanents et prédéterminés pour engendrer une tension de sortie lorsqu'ils sont actionnés, les grilles des premier, second et troisième transistors de référence (40,42 et 44) étant reliées à ladite ligne de mots(28), les sources de ces transistors étant reliées à un dispositif d'alimentation de tension de source et les drains étant reliés à une source de tension commune (masse), ladite mémoire comportant en outre un dispositif amplificateur différentiel (100,102, 104,106) relié austransistors de mémorisation (30,32,34,36) et aux premier, second et troisième transistors de référence (40,42,44) pour recevoir les tensions de sortie de ces transistors pour comparer sélectivement la tension de sortie de certains des premier, second et troisième transistors de référence (40,42,44) à la tension de sortie de chacun des transistors de mémorisation (30,32,34,36) de manière à déterminer le niveau de tension emmagasiné dans ces transistors de mémorisation (30,32,34, 36). 10. Mémoire suivant#la revendication 9, caractérisée en ce qu'elle comprend en outre un dispositif (130, 132) pour décoder le signal de sortie du dispositif amplificateur différentiel (100,102,104,106) afin de déterminer la valeur de données mémorisée dans l'un des transistors de mémorisation (30,32,34,36). 11. Mémoire suivant la revendication 9, caractérisée en ce que le dispositif amplificateur différentiel (100,102,104,106) comprend des premiers (100,102) et seconds (104,106) moyens amplificateurs qui sont reliés respectivement en parallèle à chacun des transistors de mémorisation (30,32,34,36) pour recevoir la tension de sortie engendrée par l'un de ces transistors, les premiers moyens amplificateurs (100,102) étant reliés de manière à recevoir une tension de sortie du premier transistor de référence (40) et le second dispositif amplificateur étant relié de manière à recevoir une tension de sortie des second et troisième transistors de référence (42 et 44). 12. Mémoire suivant la revendication 11, carac térisée en ce qu'elle comprend en outre un dispositif (152, 154) pour retarder l'application des tensions de sortie provenant des premier, second et troisième transistors de référence (40,42,44) aux premiers (100,102) et seconds (104, 106) moyens amplificateurs. 13. Mémoire suivant la revendication 9, caractérisée en ce que le signal d'entrée appliqué à la ligne de mot (28) comprend des premier et second niveaux de tension pour déterminer deux niveaux de tension mémorisés dans chacun des transistors de mémorisation (30,32,34,36). 14. Procédé de lecture d'une cellule de mémoire morte à plusieurs bits comprenant plusieurs transistors de mémorisation (30,32,34,36) et plusieurs transistors de référence (40,42,44) connectés à une ligne de mots commune (28), ce procédé étant caractérisé en ce qu'il consiste à appliquer une première tension à ladite ligne de mots(28), à actionner sélectivement chacun des transistors de référence (40,42,44), à engendrer un signal de sortie provenant des transistors de référence (40,42 et 44) lorsqu'ils sont actionnés, à comparer sélectivement la sortie d'un transistor de mémorisation actionné (30,32,34,36) à l'un des signaux de sortie des transistors de référence (40,42,44) afin d'engendrer un premier signal de référence représentant le niveau de tension dans le transistor de mémorisation actionné, et à décoder le signal de référence pour fournir un premier signal de données représentant un premier bit de données mémorisé dans le transistor de mémorisation actionne. 15. Procédé suivant la revendication 14, caractérisé en ce qu'il consiste en outre à appliquer une seconde tension à la ligne de mots(28), à actionner sélectivement chacun des transistors de référence (40,42,44), à engendrer un signal de sortie provenant des transistors de référence (40,42,44) lorsqu'ils sont actionnés, à comparer sélectivement la sortie d'un transistor de mémorisation actionné (30,32,34,36) à l'un des signaux de sortie des transistors de référence (40,42,44) pour engendrer un second signal de référence représentant le niveau de tension mémorisé dans le transistor de mémorisation actionné et à décoder le signal de référence pour fournir un second signal de données représentant un second bit de données mémorisé dans le transistor de mémorisation actionné.