FR 2506989 A1 19821203 FR 8209135 A 19820526 La présente invention concerne un dispositif de mémoire a semcionducteurs et plus particulièrement une mémoire dynamique a accès direct ou aléatoire (désignée ci-après sous le terme abrégé de mémoire "D-RAM"). Afin de réaliser un dispositif de mémoire à semiconducteurs du type MIS (métal-isolant-semiconducteur-# possédant une grande vitesse de fonctionnement et une haute densité d'intégration ou une haute densité d'assemblage, il a été envisagé d'utiliser un métal à point de fusion élevé, tel que du molybdène (Mo), du tantale (Ta) et du tungstène (W), comme matériau constitutif des électrodes de grille du dispositif de mémoire. De tels métaux présentent comme avantage le fait qu'ils possèdent une résistivité inférieure au silicium polycristallin, etc., et que lors de la formation des régions de source et de drain, ils peuvent être autoalignés de la même manière que le silicium polycristallin. C'est pourquoi ils présentent une grande efficacité pour l'obtention d'une vitesse élevée de fonctionnement et d'une haute densité d'intégration ou d'assemblage du dispositif de mémoire à semiconducteurs. En particulier on demande expressément à une mémoire D-RAM qu'elle possède une vitesse élevée de fonctionnement et une haute densité d'intégration. Une mémoire D-RAM utilisant l'un des métaux mentionnés ci-dessus est décrite par exemple dans la revue "IEEE Transactions on Electron Devices, Vol. ED-27, No. 8, aout 1980", pp. 1602 à 1606. Conformément à cet article de la littérature, une couche de silicium polycristallin, qui forme une première couche de câblage, est utilisée pour former une élechSdç de grille de chacun des transistors à effet de champ du type à grille isolée (transistors désignés ci-après sous le terme abrégé de "MISFET") d'un circuit périphérique servant à faire fonctionner une cellule de mémoire, et pour constituer l'une des électrodes du condensateur de stockage de charges de la cellule de mémoire, et une couche de molybdène, qui constitue une seconde couche de câblage, est utilisée en tant qu'électrode de grille d'un transistor MISFET situé dans la cellule de mémoire, c'est-à-dire pour former une ligne de transmission de mots. Par conséquent la couche de molybdène est utilisée uniquement à l'intérieur du réseau de mémoire, qui est constitué de plusieurs cellules de mémoire. Dans le cas de l'utilisation d'un tel métal à point de fusion élevé, on se trouve en présence des problèmes latents suivants La pellicule de métal à point de fusion élevé fournit une moins bonne adhérence intime qu'une pellicule de SiO2, etc. Des impuretés telles que des ions de sodium, qui se mélangent à cette pellicule au cours du processus de fabricatlon, sont susceptibles de traverser la pellicule mé gallique et elles atteignent l'interface entre le Si et le S102 en modifiant une tension de seuil (Vth), de sorte que l'on ne peut pas obtenir un transistor MISFET possédant des caractéristiques stables.En particulier dans le cas d'un transistor MISFET, qui constitue un circuit périphérique tel qu'un amplificateur de détection ou de lecture, qui doit assurer une amplification fiable d'un signal faible, contrairement à un transistor MISFET situé à l'intérieur d'une cellule de mémoire, il ne convient pas d'utiliser seulement le métal à point de fusion élevé en tant qu'électrode de grille du transistor MISFET. En outre, nonobstant le fait qu'une couche de câblage constituée par le métal à point de fusion élevé est formée sur une pellicule d'isolant de champ ayant été formée par application de la technique dite L0oeS (provenant de l'anglais Local Oxidation of Silicon, signifiant oxydation locale du silicium), qui fournit un étagement modéré, on utilise le même métal à point de fusion élevé pour constituer la seconde couche de câblage et par conséquent une rupture est susceptible de se produire à l'emplacement od la seconde couche de câblage croise la première couche de câblage. La présente invention est basée sur la connaissance des problèmes latents décrits précédemment. C'est pourquoi un but de la présente invention est de fournir un dispositif de mémoire à semiconducteurs qui soit d'un fonctionnement rapide et d'une fiabilité élevée. Un autre but de la présente invention est de fournir une mémoire dynamique qui soit d'un fonctionnement rapide et d'une haute fiabilité. Selon une forme de réalisation de la présente invention dans une mémoire dynamique, comportant un réseau de cellules de mémoire dans laquelle plusieurs cellules de mémoire contiennent chacune un condensateur et un transistor à effet de champ du type à grille isolée, qui sont formés sur un corps semiconducteur unique en étant disposés suivant des lignes et des colonnes, et comportant un circuit périphérique qui est disposé en liaison avec ledit réseau de cellules de mémoire et qui est constitue par des transistors à effet de champ du type à grille isolée réalisés sur ledit corps semiconducteur, l'électrode de plaque d'un condensateur de stockage de charges situé dans une cellule de mémoire est constituée par une première couche de silicium et l'électrode de grille d'un transistor MISFET est constituée par une pellicule conductrice possédant une structure a co - ches multiples comprenant une seconde couche de silicium qui est formée par un processus différent du processus de formation de la première couche de silicium, et par une couche d'un métal à point de fusion élevé,tel que du molybdène, du tungstène ou du tantale, qui contient du silicium. Selon une autre caractéristique de la présente invention, l'électrode de grille d'un transistor MISFET, qui constitue un circuit périphérique, tel qu'un amplificateur de lecture ou de détection et un décodeur, disposé en association avec un réseau de cellules de mémoire est également constituée par une pellicule conductrice formée par la structure à couches multiples, qui comprend la seconde couche de silicium et la couche métallique point de fusion élevé contenant du silicium. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels la figure 1A est une vue en coupe partielle montrant la structure d'une cellule de mémoire située dans le réseau de mémoire d'un dispositif de mémoire à semiconducteurs conforme à la présente invention la figure 1B est une vue en coupe partielle montrant la structure d'un transistor MISFET qui est réalisé dans la périphérie du réseau de mémoire du dispositif de mémoire à semiconducteurs selon la présente invention la figure 1C est une vue en coupe partielle d'une partie, dans laquelle une première couche de câblage et une seconde couche de câblage se croisent à l'intérieur du réseau de mémoire du dispositif de mémoire à semiconducteurs selon la présente invention ;; la figure 2 est le schéma-bloc d'une mémoire D-RAM à 64 kbits conforme à la présente invention ; la figure 3 est une vue en plan de la puce ou microplaquette à circuits intégrés de la mémoire D-RAM à 64 kbits conforme à la présente invention ; la figure 4 est une vue en perspective en coupe partielle d'une cellule de mémoire conforme à la présente invention ; ; la figure 5 est une vue en perspective en coupe partielle d'une cellule fictive conforme à la présente invention la figure 6 est une vue en perspective en coupe partielle d'un dispositif à semiconducteurs, qui constitue un circuit périphérique conforme à la présente invention la figure 7 est une vue en plan du réseau de mémoire et du réseau fictif conformes à la présente invention la figure 8 est une vue en plan montrant la forme d'agencement de base d'une pellicule d'isolant de champ située à l'intérieur du réseau de mémoire conforme à la présente invention , la figure 9 est une vue en plan montrant la forme d'agencement de base d'une première couche de silicium polycristallin située à l'intérieur du réseau de mémoire condom me à la présente invention ;; la figure 10 est une vue en plan du dispositif à semiconducteurs, qui constitue le circuit périphérique conforme à la présente invention ; et les figures 11 à 26 sont des vues en coupe de la mémoire D-RAM à 64 kbits de la présente invention, au cours de différentes phases opératoires du processus de fabrication de cette mémoire. Ci-après, on va décrire la présente invention en référence à des formes de réalisation possibles. Dans les formes de réalisation décrites ci-après, la présente invention est appliquée à une mémoire D-RAM à 64 kbits du type à cellules formées d'un dispositif unique. Tout d'abord on se réfèrera aux figures 1A et 1B. La figure 1A est une vue en coupe partielle montrant la structure d'une cellule de mémoire située à l'intérieur d'un réseau de mémoire, tandis que la figure 1B est une vue en coupe partielle montrant la structure d'un transistor MISFET, qui est réalisé dans la périphérie du réseau de mémoire. En se référant à la figure 1A, on voit que deux cellules de mémoire sont formées sur un substrat en silicium de type P 101. De façon plus spécifique, une pellicule 105 d'oxyde de silicium de champ Si02 servant à réaliser une isolation de champ est formée sur le substrat 101 et les cellules de mémoire M-CEL1 et M-CEL2 sont formées respectivement dans les parties de surface supérieures du substrat 101 entouré par la pellicule 105 en Sio, d'isolant de champ. La cellule de mémoire M-CEL1 est constituée par un transistor MISFET, dont les régions de source et de drain sont des régions du type N+ 119 et 120 formées respectivement dans les parties sélectionnées du substrat 101, et dont l'électrode de grille est une pellicule conductrice formée d'une structure à couches multiples constituée par une couche de silicium polycristallin 114 et une couche 129 de molybdène contenant du silicium, ces couches étant formées au moyen d'une pellicule 129 d'isolant Si02 de grille sur la surface du substrat 101 entre les régions de type 119 et 120, et par un condensateur de stockage de charges, dont une électrode (électrode de plaque) est une couche de silicium polycristallin 108, dont la couche diélectrique est une pellicule de Si3N4 106 et dont l'autre électrode est une couche d'inversion de type N (non représentée), qui est induite au-dessous de la pellicule de SiO2 de grille 106. D'autre part la cellule de mémoire M-CEL2 est constituée par un transistor MISFET, dont les régions de source et de drain sont des régions de type N+ 121 et 122 formées respectivement dans les parties sélectionnées du substrat 101 et dont l'électrode de grille est une pellicule conductrice formée par une structure à couches multiples comprenant une couche de silicium polycristallin 114 et une couche de molybdène contenant du silicium 129, ces deux couches étant formées au moyen d'unepellicule de 5102 de grille 109 sur la surface du substrat 101 entre les régions de type N 121 et 122, et par un condensateur de stockage de charges, dont une électrode (électrode de plaque) est la couche de silicium polycristallin 108, dont la couche diélectrique est la pellicule de Si3N4 106 et dont l'autre électrode est la couche d'inversion de type N induite au-dessous de la pellicule de Si02 de grille 106. Comme cela ressort de la figure, la couche de silicium polycristallin 108 sert d'électrode commune aux condensateurs situés dans toutes les cellules de mémoire. La couche d'inversion de type N est induite par application d'une tension d'alimentation VCC à cette couche de silicium polycristallin 108. Bien que l'électrode commune des condensateurs soit constituée par une couche de silicium polycristallin possédant une résistivité relativement élevée, ceci n'affecte absolument pas la vitesse de fonctionnement de la mémoire D-RAM étant donné que la tension fixe (tension d'alimentation VCC) y est normalement appliquée. La pellicule conductrice possédant une structure à couches multiples (114, 129) constitue l'electrode de grille du transistor MISFET et est également une couche de câblage dénommée "ligne de transmission de mots". Sur la pellicule conductrice formée d'une structure à couches multiples (114, 129) se trouve disposée une pellicule d'isolant inter-couches, une pellicule 118 de verre au phosphosilicate (PSG), qui est recouverte par une ligne de transmission de données DL constituée en aluminium et qui est raccordée aux régions de type N+ 119 et 122. En se référant à la figure 1B, on voit qu'un transistor MISFET unique est formé sur le substrat en silicium de type P 101. A titre d'exemple, la région de source, la région de drain, la pellicule d'isolant de grille et l'électrode de grille de ce transistor MISFET sont constituées respectivement par une région de type N+ 123, une région de type N+ 124, une pellicule 109 de 8102 de grille et une pellicule conductrice possédant une structure fonnée de plusieurs couches comprenant une couche de silicium polycristallin 114, une couche de molybdène contenant du silicium 129.La même pellicule conductrice possédant une structure à couches multiples (114, 129) que celle de l'électrode de grille est raccordée à la région de type N+ 123, tandis qu'une pellicule conductrice (couche de câblage) 127 réalisée en aluminium est raccordée à la région de type N+ 124. Le transistor MISFET d'une telle structure constitue un circuit périphérique, par exemple un amplificateur de lecture ou de détection. Ci-après on va décrire les effets que l'on obtient grâce à la réalisation de la présente invention. (1) La ligne de transmission de mots et l'électrode de grille du transistor MISFET située dans le circuit péri phérique peuvent résister suffisamment à la température de diffusion d'une impureté servant à former les régions de source et de drain, et leur composant principal est le métal à point de fusion élesépossédant une faible résistivité. Par conséquent il est possible de réaliser les régions de source et de drain dans les parties choisies en utilisant les électrodes de grille en tant que masque, de sorte que la surface occupée par les transistors MISFET devient faible. Par conséquent il est possible d'obtenir une mémoire D-RAM à haute densité d'intégration ou d'assemblage. En outre la vitesse de fonctionnement devient plus importante que dans le cas d'une mémoire D-RAM, dans laquelle on utilise du silicium cristallin pour constituer les lignes de transmission de mots, etc. De façon plus spécifique, la résistivité de la pellicule conductrice formée par une structure à couches multiples est égale à une valeur comprise entre 80 et 150 pn.cm, ce qui est environ d'un ordre de grandeur inférieur à la résistivité du silicium polycristallin utilisé dans la mémoire D-RAM de l'art antérieur. Par conséquent il est possible d'obtenir une mémoire D-RAM dont le temps de retard des signaux est plus bref que dans la mémoire D RAM de l'art antérieur. (2) En tant que ligne de transmission de mots, on utilise la pellicule conductrice possédant la structure à couches multiples comprenant la couche de silicium polycristallin et la couche métallique à point de fusion élevé formée sur la couche précédente. C'est-à-dire que la pellicule conductrice inférieure de la ligne de transmission de mots est constituée par la couche de silicium polycristallin, qui est bonne pour le recouvrement de l'étagemént et pour l'adhérence intime à une pellicule isolante, en particulier une pellicule de SiO2.Par conséquent, même lorsque la pellicule isolante inter-couches située entre l'électrode de plaque du condensateur formant la première couche et la ligne de transmission de mots constituant la seconde couche est formée de manière à être épaisse en vue de réduire la capacité entre ces lignes, une rupture de la ligne de transmis sion de mots peut se produire difficilement, c'est-à-dire que même lorsque l'échelon ou la dénivellation S entre la surface de la pellicule de Silo2 de grille 109 et la surface de la pellicule isolante inter-couches 110 prend une valeur importante comme cela est représenté sur la figure 1C, la pellicule conductrice possédant une structure à couches multiples (114, 129) utilisée en tant que ligne de transmission de mots peut se rompre difficilement.Par conséquent on peut donner à la pellicule isolante inter-couches 110 une épaisseur suffisante par exemple au moyen du processus de dépôt chimique en phase vapeur, sans compter sur l'oxydation de la couche de silicium polycristallin 108 utilisée en tant qu'électrode de plaque. Par conséquent la capacité présente entre les lignes devient faible de sorte que la constante de temps de la ligne de transmission de mots devient faible et que le retard de propagation des signaux est abrégé de façon suffisante. D'autre part dans le cas où la pellicule conductrice constituée uniquement par le métal à haut point de fusion est utilisée en tant que ligne de transmission de mots, comme cela est décrit dans la littérature mentionnée précédemment, il se pose le problème selon lequel la ligne de transir.ission de mots se rompt dans la partie dans laquelle l'électrode de plaque du condensateur et la ligne de transmission de mots se croisent. La raison en est que la pellicule conductrice doit être formée par pulvérisation ou analogue , de sorte que le recouvrement de l'étagement de la ligne de transmission de mots est faible.En outre la pellicule conductrice ne permet pas une adhérence intime à la pellicule de SiO2. C'est pourquoi la pellicule isolante inter-couches située entre l'électrode de plaque et la ligne de transmission de mots ne peut pas être rendue plus épaisse. Par conséquent même si l'on donne une valeur faible à la résistance de la ligne de transmission de mots en raison de l'utilisation du métal à point de fusion élevé, la capacité entre les lignes devient importante et la constante de temps de la ligne de transmission de mots n'est alors pas suffisamment faible. C'est pourquoi le retard de propagation des signaux n'est pas suffisamment réduit. (3) La couche de métal à point de fusion élevé (la couche de molybdène), qui est la couche supérieure de la pellicule conductrice possédant une structure à couches multiples, contient le semiconducteur (silicium) qui est le même matériau que celui de la couche inférieure. C'est la présence de ce semiconducteur qui garantit l'adhérence intime entre le métal à point de fusion élevé de la couche supérieure et le semiconducteur constituant la couche inférieure. Afin d'empêcher que ces deux couches ne soient séparées par un quelconque traitement thermique, par exemple par suite d'une diffusion thermique, après la formation de la pellicule conductrice comportant une structure à couches multiples, la teneur en Si de la couche semiconductrice doit être de préférence égale à environ 40 % en poids ou plus. (4) On utilise du Si3N4 (nitrure de silicium) en tant que diélectrique pour le condensateur de stockage de charges. L'inductivité spécifique du Si3N4 est égale environ au double de celle du SiO2, que l'on utilise habituellement pour constituer le diélectrique d'un condensateur. C'est pourquoi la capacité par surface unité du condensateur utilisant du Si3N4 est élevée. Il en résulte que la surface occupée par les condensateurs peut être réduite et que l'on peut obtenir une mémoire D-RAM possédant une densité élevée d'intégration ou d'assemblage. (5) Etant donné que la seconde couche de câblage de la structure à couches multiples recouvre la souche de silicium polycristallin, elle peut contacter directement les régions semiconductrices formées dans le substrat semiconducteur. Par conséquent l'agencement de la seconde couche de câblage peut être varié. Ci-aprèson va décrire de façon plus concrète la mémoire D-RAM à 64 kbits de la présente invention. La figure 2 montre le schéma-bloc de la mémoire DOB RAM à 64 kbits conforme à la présente invention. Les parties principales de cette mémoire D-RAM sont un réseau de mémoire M-ARY, qui se compose de plusieurs cellules de mémoire M-CEL, et du circuit périphérique, c'est-à-dire un amplificateur de lecture ou de détection SA1, un réseau fictif D-ARY, un commutateur de colonnes C-SW1, un décodeur de lignes et un décodeur de colonnes RC-DCR, un tampon d'adresses ADB, un tampon d'entrée de données DIB et un tampon de sortie des données DOB. Le réseau M-ARY est une zone dans laquelle les cellules de mémoire M-CEL, dont chacune est une unité permettant de stocker un ensemble d'informations, et les circuits périphériques effectuent des fonctions telles que la sélection d'une cellule de mémoire M-CEL et la lecture, l'amplification et la délivrance de l'information. De façon plus spé- cifique, le tampon ADB convertit les signaux d'adresses A0- Ai et Ai+i -A. introduits depuis l'extérieur d'un circuit 3 intégré, en des signaux appropriés, puis transmet les signaux convertis au décodeur RC-DCR.A partir# de ces signaux, le décodeur RC-DCR sélectionne une ligne de transmission de mots, par exemple WL1-2 et un couple de lignes de transmission de données Du1,1 et DL correspondant au commutateur de colonnes. Il en résulte qu'une cellule M-CEL est sélec tionnée. La cellule M-CEL mémorise l'information sous la forme de la présence ou de l'absence de charges dans un condensateur de stockage de charges Cs. Lorsqu'un transistor MISFET de commande QM est placé à l'êtat"conducteur" ou ~passant" par le signal appliqué à la ligne de transmission de mots ziL1-2, l'information est lue dans la ligne de transmission de données DL1 1 sous la forme sous laquelle les charges présentes dans le condensateur C5 sont dechargées.L'amplificateur SA amplifie l'information lue et cette l'information amplifiée est délivrée par l'intermddiaire du tampon du sortie DOB. Ci-après-on va décrire, en référence à la figure 3, le schéma général d'agencement du circuit de mémoire D-RAM à 64 kbits représenté sur la figure 2. Les réseaux de mémoire M-ARY1 et M-ARY2 constitués chacun par plusieurs cellules de mémoire M-CEL, sont disposés au centre d'une microplaquette. Ils occupent environ 60 % de la surface de cette dernière. Dans les zones périphériques des réseaux de mémoire se trouvent disposés, comme sur la figure, les circuits périphériques représentés sur la figure 2, à savoir les amplificateurs de lecture ou de détection SA1 et SA2, les décodeurs de lignes R-DCR1 et R-DCR2, les commutateurs de colonnes C-SW1 et C-SW2 et les réseaux fictifs D-ARY1 et D-ARY2 qui correspondent aux réseaux respectifs de mémoire, et un tampon d'adresses ADB, un décodeur de colonnes C-DCR, un tampon d'entrée de données DIB et un tampon de sortie de données DOB, qui est commun aux deux réseaux de mémoire. Comme cela est représenté sur la figure 2, par exemple dans le réseau de mémoire M-ARY1, 256 lignes de transmission de mots WL partant du décodeur R-DCR1 intersectent 256 lignes de transmission de données DL qui s'étendent à partir du décodeur C-DCR et passent par les commutateurs C-SW1 et traversent le réseau D-ARY1 de manière à être orthogonales aux lignes de transmission de mots WL. Une cellule M-CEL est disposée de façon correspondante à chaque point d'intersection. Comme représenté sur la figure 3, la ligne de transmission de mots WL est beaucoup plus longue que la ligne de transmission de données DL.Par conséquent il est indispensable, pour que la mémoire D-RAM ait un fonctionnement rapide, de réduire le retard de propagation d'un signal dans la ligne de transmission de mots WL.- Outre les circuits mentionnés ci-dessus, il existe d'autres circuits disposés comme représenté sur la figure qui sont : un générateur de signaux de lecture/enregistrement R/W-SG, un générateur RAS-SG de signaux RAS (adresses de ranyées), un générateur SG1 de signaux du système RAS, un générateur CAS-SG de signaux CAS (adresses de colonnes), un générateur SG2 de signaux du système CAS, un amplifica teur principal MA et un générateur VBB -G délivrant une tension VBB. Le long du bord supérieur et du bord inférieur de la microplaquette, des plots de connexion P-RAS, P-WE, P-Dentrée P-VS5, P-CAS, P Dsortie' P-VCC et P-Ao à P-A7 permettant l'introduction de signaux d'entrée provenant de l'extérieur du circuit intégré de la mémoire D-RAM dans la plaquette à circuits intégrés, sont disposés comme cela est représenté sur la figure. Ci-après on va décrire des structures d'aménagements possibles dans la mémoire D-RAM à 64 kbits, en référence aux vues en perspective en coupe partielle des figures 4, 5 et 6. (Structure du dispositif d'une cellule de mémoire). La figure 4 est une vue en perspective en coupe partielle montrant la structure du dispositif d'une cellule de mémoire unique M-CEL. La référence 1 désigne un substrat semiconducteur de type P, la référence 2 une pellicule isolante relativement épaisse (ci-après désignée sous le terme de "pellicule d'isolant de champ") constituée par du Six2, la référence 3 une pellicule isolante relativement mince (désignée ci-après sous le terme de "seconde pellicule d' isolant de grille") constituée par du SiC2, la référence 37 une pellicule isolante à couches multiples (de signée ciaprès sous le terme de "première pellicule d'isolant de grille") constituée par une pellicule de SiC2 et par une pellicule de Si3N4 la recouvrant, les références 4 et 5 des régions semiconductrices de type N , la référence 6 une première couche de silicium polycristallin, la référence 7 une couche d'inversion de surface de type N, la référence 8 une seconde couche de silicium polycristallin, la référence 30 une couche de molybdène contenant du silicium, la référence 9 une couche de PSG (verre au phosphosilicate ), et la référence 10 une couche d'aluminium. Le substrat, la région de source, la région de drain, la pellicule d'isolant de grille et l'électrode de grille du transistor MISFET QM situé dans l'unique cellule de mémoire M-CEL sont constitués par les éléments mentionnés précédemment, à savoir le substrat semiconducteur de type P 1, la région semiconductrice de type N+ 4, la région semiconductrice de type N+ 5, la seconde pellicule d'isolant de grille 3 et une électrode à couches multiples comprenant la seconde couche de silicium polycristallin 8 et la couche de molybdène contenant du silicium 30. L'électrode formée de couches multiples est utilisée par exemple comme ligne de transmission de mots WL1 2 représentée sur la figure 2.La couche d'aluminium 10 raccordée à la région semiconductrice de type N+ 5 est utilisée par exemple en tant que ligne de transmission de données DL1 1 représentée sur la figure 2. D'autre part une électrode, la couche diélectrique et l'autre électrode du condensateur servant au stockage (condensateur de stockage des informations) C5 situé dans la cellule de mémoire M-CEL sont constituées respectivement par la première couche de silicium polycristallin 6, la première pellicule d'isolant de grille 37 et la couche d'inversion de surface de type N 7. Etant donné que la tension d'alimentation en énergie Vcc est appliquée à la première couche de silicium polycristallin 6, elle induit la couche d'inversion de surface de type N 7, dans la surface du substrat semiconducteur de type P 1 par suite de l'effet de champ à travers la première pellicule d'isolant de grille 37. (Structure du dispositif d'une cellule fictive) La figure 5 représente une vue en perspective en coupe partielle montrant la structure du dispositif d'une cellule fictive unique D-CEL. Sur la figure 5, de façon spécifique les références 11 à 14 désignent des régions semiconductrices de type N+, la référence 15 une première couche de silicium polycristallin, la référence 38 une première pellicule d'isolant de grille à couches multiples comprenant une pellicule de Si02 et une pellicule de Si3N4 recouvrant cette dernière, la référence 16 une couche d'inversion de surface du type N, les références 17 et 18 des secondes couches de silicium polycristallin, les références 31 et 32 des couches de molybdène contenant du silicium et la ré férence 19 une couche d'aluminium. Le substrat, la région de drain, la région de source, la pellicule d'isolant de grille et l'électrode de grille d'un transistor MISFET Q131 situé dans la cellule fictive unique D-CEL sont constitués respectivement par le substrat semiconducteur de type P 1, la région semiconductrice de type N+ 11, la région semiconductrice de type 12, la seconde pellicule d'isolant de grille 3 et une électrode à couches multiples constituée par la seconde couche de silicium polycristallin 17 et la couche de molybdène 31 contenant du silicium. Cette électrode formée de couches multiples s'étend sur le substrat semiconducteur de type P 1 pour constituer par exemple une ligne de transmission de mots fictive DOL1 2 représentée sur la figure 2.La couche d'aluminium 19 raccordée à la région semiconducss trice de type N+ 11 s'étend sur le substrat semiconducteur de type P 1 pour constituer par exemple la ligne fictive de transmission de données DL1 1 représentée sur la figure 2. Le substrat, la région de drain, la région de source, la pellicule d'isolant de grille et l?éiectrode de grille d'un transistor MISFET QD2 situé dans la cellule fictive D-CEL sont constitués respectivement par le substrat semiconducteur de type P 1, la région semiconductrice de type N+ 13, la région semiconductrice de type N+ 14, la seconde pellicule d'isolant de grille 3 et une électrode à couches multiples comprenant la seconde couche de silicium polycristallin 18 et la couche de molybdène 32 contenant du silicium Cette électrode formée de couches multiples est alimentée par un signal de décharge ~dc qui est représenté par exemple dans la cellule fictive D-CEL de la figure 2. Une électrode, la couche diélectrique, l'autre électrode d'un condensateur Cds situé dans la cellule fictive D-CEL sont constituées respectivement par la première couche de silicium polycristallin 15, la première pellicule d'isolant de grille 38 et la couche d'inversion de surface de type N 16. Etant donné que la tension d'alimentation Vcc est appliquée à la première couche de silicium polycristallin 15, elle induit une couche d'inversion de surface du type N 16 dans la surface du substrat semiconducteur de type P 1 par suite de l'effet de champ à travers la première pellicule d'isolant de grille 38. La figure 6 est une vue en perspective en coupe partielle représentant les structures de certains dispositifs contenus dans le circuit périphérique, qui est situé à la périphérie du réseau de mémoire M-ARY de la mémoire D-RAM conforme à la présente invention, à savoir par exemple un circuit ce régénération actif ARI qui est représenté sur la figure 2. Sur la figure 6, de façon spécifique, les références 20 à 23 désignent des régions semiconductrices de type N+, les références 24 à 27 des secondes couches de silicium polycristallin, les références 33 à 36 des couches de molybdène contenant du silicium et la référence 28 une couche d'aluminium. Le substrat, la région de source, la région de drain, la pellicule d'isolant de grille et l'électrode de grille d'un transistor MISFrs QS6 situé dans le régénérateur actif AR1 représenté sur la figure 2 sont constitués respectivement par le substrat semiconducteur de type P 1, la région semiconductrice de type N+ 10, la région semiconductrice de type N+ 21, la seconde pellicule d'isolant de grille 3 et une électrode formée de couches multiples comprenant la seconde couche de silicium polycristallin 24 et la couche de molybdène 33 contenant du silicium. Le substrat, la région de source, la région de drain, la pellicule d'isolant de grille et l'électrode de grille d'un transistor MISFET QSI situé dans le régénérateur actif AR1 sont constitués respectivement par le substrat semiconducteur de type P 1, la région semiconductrice de type N+ 22, la région semiconductrice de type N+ 23, la seconde pellicule d'isolant de grille 3 et une électrode à couches multiples comprenant la seconde couche de silicium polycristallin 27 et la couche de molybdène 36 contenant du silicium. Cette électrode à couches multiples est alimentée par un signal de de commande du régénérateur actif, représenté sur la figure 2. Une électrode et la couche diélectrique d'un condensateur CBll situé dans le régénérateur actif AR1 sont constituées par une électrode à couches multiples comprenant la seconde couche de silicium polycristallin 25 et la couche de molybdène 34 contenant du silicium, et la seconde pellicule d'isolant de grille 3. L'êlectrode formée de couches multiples est raccordée de façon continue à l'électro- de à couches multiples déjà mentionnée, qui est utilisée en tant qu'électrode de grille du transistor MISFET QSX Une partie 25a de la seconde couche de silicium polycristallin 25 constituant l'électrode à couches multiples indiquée cidessus est raccordée directement à la région semiconductrice de type N+ 22 du transistor MISFET QS4 La raison en est que, lorsque la seconde couche de silicium polycristallin 25 et la région semiconductrice de type N 22 sont raccordées par l'intermllediaire d'une couche de câblage en aluminium, la surface de contact entre la seconde couche Se silicium polycristallin 25 et la couche de câblage en aluminium est nécessaire, de sorte que la densité de câblage ne peut pas être améliorée. Par conséquent les moyens de raccordement indiqués ci-dessus sont adoptés en vue d'accroître cette densité de câblage. L'autre électrode du condensateur mentionné précédemment CBll est constituée par une couche d'inversion qui est formée dans la surface du substrat semiconducteur 1. Cette couche d'inversion est réalisée au moyen d'une tension appliquée à l'électrode à couches multiples. La couche d'inversion est contenue avis une région semiconductrice de type N+ qui est formée dans le substrat semiconducteur 1 et à laquelle est appliqué le signal ~rs de commande du régénérateur actif, représenté sur la figure 2, ladite région n'étant cependant pas représentée sur la figure 6. Une électrode à couches multiples constituée par la seconde couche de silicium polycristallin 26 et par la couche de molybdène 35 contenant du silicium forme une électro- de d'un condensateur CB12 représentée sur la figure 2. Une partie de l'électrode à couches multiples est raccordée directement à la région de source d'un transistor MISFET QS5 représenté sur la figure 2, tout comme le condensateur Cl11' tandis que l'autre partie est raccordée de façon continue à l'électrode de grille d'un transistor MISFET QS7 En se référant maintenant aux figures 7, 8, 9 et 10, on va décrire les formes d'agencement présentes dans la mémoire D-RAM à 64 kbits. (Formes d'agencement du réseau de mémoire et du réseau fictif). Les formes d'agencement du réseau de mémoire M-ARY et du réseau fictif D-ARY vont être décrites en référence à la figure 7. Le réseau de mémoire M-ARY représenté sur la figure 7 est tel que plusieurs cellules de mémoire M-CEL, telles que représentées sur la figure 4, sont disposées selon un réseau sur le substrat semiconducteur 1. D'autre part le réseau fictif D-ARY représenté sur la figure 7 est tel que plusieurs cellules fictives D-CEL, telles que représentées sur la figure 5, sont disposées selon un réseau sur le substrat semiconducteur 1. Tout d'abord le réseau de mémoire M-ARY représenté sur la figure 7 est constitué de la manière qui va être décrite ci-après. Afin d'isoler les unes par rapport aux autres les différentes cellules de mémoire M-CEL, dont chacune est constituée par le transistor MISFET QM et le condensateur de stockage Cs, dans la surface du substrat semiconducteur 1, on forme la pellicule d'isolant de champ 2 de manière à obtenir une forme ou configuration de base représentée sur la figure 8. Contrairement à une telle loi de configuration de base, une pellicule d'isolant de grille 2a est exceptionnellement disposée au-dessous d'un trou de contact CHO pour l'application de la tension d'alimentation VCC à la première couche de silicium polycristallin 6. C'est pourquoi il est possible d'empêcher le défaut selon lequel un alliage d'aluminium-silicium, du type produit en raison de la réaction entre la couche d'aluminium et la couche de silicium polycristallin à proximité du trou de contact CHO, pénètre à travers la pellicule isolante située directement au-dessous du trou de contact CII, et atteigne, de façon indésirable, la surface du substrat semiconducteur 1. Sur la pellicule d'isolant de champ 2 et sur la première pellicule d'isolant de grille 37, on forme la première couche de silicium polycristallin 6, qui est utilisée pour former une électrode du condensateur de stockage Cs située dans la cellule de mémoire M-CEL, de manière qu'elle possède une forme ou configuration de base telle que représentée sur la figure 9. En outre sur la première couche de silicium polycristallin 6, des lignes de transmission de mots WL1#1 à WL1,6r dont chacune est constituée par le câblage G ccuches mul-tiples comprenant la seconde couche de silicium polycristallin 8 et la couche de molybdène 30 contenant du silicium sur la figure 4, s'étendent suivant la direction verticale de la figure 7 En outre une ligne d'alimentation en énergie VCc-L servant à appliquer la tension d'alimentation VCC par l'intermédiaire du trou de contact CHO à la couche de silicium polycristallin 6 constituant une électrode du condensateur de stockage Cs, s'étend suivant la direction transversale de la figure 7. D'autre part les lignes de transmission de données DL1~l et Li,1, dont chacune est constituée par la couche d'aluminium 10 sur la figure 4, s'étendent essentiellement parallèlement à la ligne d'alimentation en énergie VCc-L, comme cela est représenté sur la figure 7. La ligne de transmission de données Du1~1 est raccordée à la région de drain du transistor MISFET 0M situé dans la cellule de mémoire M CEL par l'intermédiaire d'un trou de contact CH1, tandis que la ligne de transmission de données DL1 1 est raccordée à la région de drain du transistor MISFET QM située dans une autre cellule de mémoire M-CEL par l'intermédiaire d'un trou de contact CH2.Tout comme les lignes de transmission de données DL1 1 et DL1#1, les lignes de transmission de données et 2 etDL 2 s'étendent suivant la direction transversale I-r 1-2 de la figure 7 et, dans des parties prédéterminées de cette dernière, sont raccordées aux régions de drain des transistors MISFET QM situés dans les cellules de mémoire M-CEL par l'intermédiaire de trous de contact. En second lieu, le réseau fictif D-ARY représenté sur la figure 7 possède la constitution qui va être indiquée ci-après. La pellicule d'isolant de champ 2 est formée sur une partie de la surface du substrat semiconducteur 1, tandis que la première et la seconde pellicules d'isolant de grille 38 et 3 sont réalisées sur l'autre partie de la surface du substrat semiconducteur 1. Sur la pellicule d'isolant de champ 2 et sur la pellicule d'isolant de grille 38, les premières couches de silicium polycristallin 15a et 15b s'étendent suivant la direction verticale comme représenté sur la figure 7, et ce de manière à être distantes l'une de l'autre. La largeur de chacune des premières couches de silicium polycristallin 15a et 15b est très importante du point de vue de la détermination de la capacité du condensateur Cds situé dans la cellule fictive D-CEL. La région semiconductrice de type N+ 14 représentée sur la figure 5 est située entre ces pre mières couches de silicium polycristallin 15a et 15b. La région semiconductrice de type N+ 14 est utilisée en tant que ligne de terre commune pour plusieurs cellules fictives D-CEL. En outre la ligne fictive de transmission de mots DWL1#1, qui est formée par l'électrode à couches multiples constituée par la seconde couche de silicium polycristallin 17 et par la couche de molybdène 31 contenant du silicium sur la figure 5 s'étend sur la première couche de silicium polycristallin 15a. Cette ligne fictive de transmission de mots DWL1-1 constitue l'électrode de grille du transistor MISFET QD1 située dans la cellule fictive D-CEL.D'autre part une ligne de transmission de signaux de commande ~dc- L1 qui est constituée par l'électrode à couches multiples se composant de la seconde couche de silicium polycristallin 18 et de la couche de molybdène contenant du silicium 32 sur la figure 5 et qui sert à appliquer le signal de commande de décharge ~dc représenté sur la figure 2, est distante de la ligne fictive de transmission de mots DWL1 1 et s'étend parallèlement à cette dernière. Cette ligne de transmission de signaux de commande ~dc L2 constitue l'électrode de grille du transistor MISFET QD2 située dans la cellule fictive D-CEL. De façcn similaire la ligne fictive de transmission de mots DWL 1-2 et la ligne de transmission de signaux de commande ~dc-L2 s'étendent parallèlement à la ligne fictive de transmission de mots sW11-l et à la ligne de transmission de signaux de commande ~dc-Ll En outre les lignes de transmission de données DL1#1, DL1#1, DL1 2 et DL1 2 étendent à partir du réseau de mémoi re M-ARY, comme cela est représenté sur la figure 7.La ligne DL 1-1 est raccordée à la région de drain du transistor MISFET QD1 de la cellule fictive D-CEL par l'intermédiaire d'un trou de contact CH3, et la ligne DL1 2 est, de façon similaire, raccordée à la région de drain du transistor MISFET QD1 située dans l'autre cellule D-CEL par l'intermédiaire d'un trou de contact CH4. (Forme d'agencement du circuit périphérique). La forme ou configuration de l'agencement d'une partie du circuit périphérique, par exemple l'amplificateur de lecture ou de détection SA représenté sur la figure 2, est représentée sur la figure 10. Sur la figure 10, la référence AR désigne une partie de régénération active et la référence PC désigne une partie de circuit servant à réaliser la précharge des lignes de transmission de données. Deux régénérateurs actifs AR1 tels que représentés sur la figure 2 sont disposés dans la partie de régénération active AR, c'est-à-dire qu'un régénérateur actif est réalisé sur le côté de la flèche A représentée sur la figure 10, tandis que l'autre régénérateur actif est situé du côté de la flèche B. Dans la partie de régénération active AR, les lignes ~rg-L et frs-L de transmission de signaux de commande de régénération active et une ligne de tension d'alimentation Vcc L' qui sont communes aux régénérateurs actifs respectifs, sont disposées de la manière représentée sur la figure 10. D'autre part, dans la partie PC du circuit de précharge se trouvent disposés deux circuits de précharge des deux lignes de transmission de données correspondant aux deux régénérateurs actifs. Dans la partie PC des circuits de précharge, une ligne d'application de potentiel VDp L' une ligne #PC-L de transmission de signaux de commande de précharge et les lignes de transmission de données DL1~l, DL1#1, DL1 2 et DL1 2 qui s'étendent en direction du réseau de mémoire M-ARY représenté sur la figure 7,sont disposées comme représenté sur la figure 10. Les transistors MISFET Q à Q57 et les condensateurs CB1l et CB12 de la figure 2 sont disposés comme représenté sur la figure 10. On va maintenant décrire le procédé de fabrication de la mémoire D-RAM à 64 kbits en se référant aux figures 11 à 26. Sur chacune de ces figures, la référence X1 désigne la phase de mise en oeuvre du processus dans une coupe X1 X1 du réseau de mémoire M-ARY représente sur la figure 7, X2 représente la phase de mise en oeuvre du procédé dans une coupe X2-X2 de la partie de régénération active AR représentee sur la figure 10 et X3 représente une phase de mise en oeuvre du procédé dans une coupe X3-X3 de la partie AR de régénération active représentée sur la figure 10. (Phases opératoires de formation d'une pellicule d'oxyde et d'une pellicule résistant à l'oxydation). Comme représenté sur la figure 11, on forme à la surface du substrat semiconducteur 101 une pellicule d'oxyde 102 et une pellicule isolante qui ne laisse pas passer l'oxygène à travers elle, c'est-à-dire une pellicule 103 résistant à l'oxydation. Comme matériaux concrets appropriés pour le substrat semiconducteur 101, la pellicule d'oxyde 102 et la pellicule 103 résistant à l'oxydation, on utilise respectivement un substrat en silicium (Si) monocristallin de type P possédant ltorientation cristalline (100), une pellicule de bioxyde de silicium (Si02) et une pellicule de nitrure de silicium (Si3N4). La pellicule de Si02 102 est formée sur une épaisseur d'environ 50 nanomètres par oxydation superficielle du substrat en Si 101, et ce pour la raison indiquée ci-après. Dans le cas où la pellicule de Si3N4 103 serait formée directement sur la surface du substrat en Si 101, il se développerait à la surface du substrat en Si 101 une distorsion thermique en raison de la différence entre les coefficients de dilatation thermique du substrat en Si 101 et de la pellicule de Si3N4 103. Ceci entraînerait l'apparition de défauts cristallins dans la surface du substrat en Si 101. Afin d'éviter ces inconvénients, on forme la pellicule de Silo2 102 à la surface du substrat en Si 101 avant de former la pellicule de Si3N4 103. D'autre part, la pellicule de Si3N4 103 est réalisée suivant une épaisseur d'environ 140 nanomètres moyennant par exemple l'utilisation du processus de dépôt chimique en phase vapeur, étant donné que cette pellicule est utilisée en tant que masque pour l'oxydation sélective du substrat en Si 101, comme cela sera décrit de façon détaillée ci-après. (Phases opératoires de l'enlèvement sélectif de la pellicule résistant à l'oxydation et de l'implantation d'ions). Afin d'éliminer les parties sélectionnées de la pellicule de Si3N4 103, qui recouvrent les zones de la surface du substrat en Si 101, où une pellicule isolante relativement épaisse ou une pellicule d'isolant de champ doit être formée, on forme tout d'abord une pellicule de résine photosensible 104 sur des zones sélectionnées de la surface de la pellicule de Si3N4 103, pour servir de masque d'attaque chimique. Dans cet état, les parties à nu de la pellicule de Si3N4 103 sont éliminées par exemple par attaque ou corrosion plasmatique, ce qui permet une attaque de très grande précision. Ultérieurement, afin d'empêcher la formation de ce qu'on appelle la couche d'inversion ou d'une couche possédant le type de conductivité opposé à celui du substrat en Si 101, dans la surface du substrat, dans laquelle la pellicule d'isolant de champ est formée, on introduit dans le substrat une impureté possédant le même type de conductivité que celui du substrat en Si 101 ou une impureté du Lype P à l'intérieur du substrat à travers la pellicule de SiO2 102 dégagée dans les conditions dans lesquelles on laisse subsister la pellicule de résine photosensible 104 comme représenté sur la figure 12. L'implantation d'ions est appropriée comme méthode d'introduction de l'impureté de type P. A titre d'exemple on implante des ions de bore constituant l'impureté de type P à l'intérieur du substrat en Si 101, en utilisant une énergie d'implantation de 75 keV. On utilise alors une dose d'ions de 3 x 1012 atomes/cm2. (Phase opératoire de formation de la pellicule d'isolant de champ). La pellicule d'isolant de champ 105 est formée sur les régions sélectionnées de la surface du substrat en Si 101. Comme cela est représenté sur la figure 13, après élimination de la pellicule de résine photosensible 104, on oxyde les zones sélectionnées de la surface du substrat en Si 101 au moyen d'une oxydation thermique en utilisant la pellicule de Si3N4 103 comme masque, de manière à former ainsi la pellicule de Si02 105 (désignée ci-après sous le terme de "pellicule de Si02 de champ"), qui possède une épaisseur égale approximativement à 950 nanomètres. pendant la formation de la pellicule de Si02 de champ 105, les ions implantés de bore sont introduits dans le substrat en Si 101 selon le procédé de diffusion pénétrante, et une couche (non représentée) empêchant l'inversion, de type P et possédant une profondeur prédéterminée est formée directement au-dessous de la pellicule de Sioî de champ 105. (Phases opératoires d'élimination de la pellicule résistant à l'oxydation et de la pellicule d'oxyde). Afin de mettre à nu les zones de la surface du substrat en Si 101, où la pellicule de Si02 de champ 105 n'est pas formée, on élimine la pellicule de Si3N4 103 en utilisant par exemple une solution d'acide phosphorique chaud (H3P04). Ultérieurement on élimine la pellicule de Si02 102 en utilisant une solution d'acide fluorhydrique (HF). Ensuite on met à nu les zones sélectionnées de la surface du substrat en Si 101 comme représenté sur la figure 14. (Phase opératoire de formation de la première pellicule d'isolant de grille). Afin de réaliser les couches diélectriques des condensateurs C5 et Cds dans les cellules de mémoire M-CEL et dans les cellules fictives D-CEL, on forme une première pellicule d'isolant de grille 106 sur les zones dégagées ou nues de la surface du substrat en Si 101, comme représenté sur la figure 15. Tout d'abord on forme une pellicule de SiO2 possédant une épaisseur d'environ 15 nanomètres, par oxydation thermique des zones nues de la surface du substrat en Si 101, à la suite de quoi on forme une pellicule de Si3N4 d'une épaisseur d'environ 20 nanomètres sur l'ensemble de la surface, en utilisant le procédé de dépôt chimique en phase vapeur. Par conséquent la première pellicule d'isolant de grille 106 est une pellicule à couches multiples comprenant la pellicule de SiO2 et la pellicule de Si3N4 située sur la précédente. La raison, pour laquelle on utilise délibérément la pellicule de Si3N4 comme première pellicule d'isolant de grille 106 de cette manière, est que l'inductivité spécifique du Si3N4 est égale approximativement au double de celle du Si02, comme cela a été indiqué précédemment, c'est-à-dire que, même lorsque l'on donne une faible valeur aux surfaces occupées par les condensateurs C5 et Cds en formant les couches diélectriques de ces derniers moyennant l'utilisation du matériau fournissant l'inductivité spécifique la plus grande, on obtient des quantités suffisantes de stockage de charges. La raison pour laquelle, on forme la pellicule mince de Silo2 avant la pellicule de Si3N4, est que la formation de cette pellicule de Si3N4 directement sur le substrat en Si 101 présente un inconvénient, comme cela a déjà été décrit. (Phase opératoire de dépôt de la première pellicule conductrice). Afin de l'utiliser pour constituer une électrode de chacun des condensateurs situés dans les cellules de mémoire et dans les cellules fictives, on forme une première pellicule conductrice 107 sur l'ensemble de la surface du substrat en Si 101, comme représenté sur la figure 16. De façon plus spécifique, on forme par exemple une pellicule de silicium polycristallin 107 sur l'ensemble de la surface du substrat en Si 101, en tant que première pellicule conductrice 107, en utilisant le procédé de dépôt chimique en phase vapeur. L'épaisseur de la pellicule de silicium polycristallin 107 est d'environ 400 nanomètres. Ultérieurement, afin de réduire la résistance de cette pellicule de silicium polycristallin 107, on introduit une impureté de type N, par exemple du phosphore, dans la pellicule de silicium polycristallin 107 en utilisant le processus de diffusion. Il en résulte que la résistance de la pellicule de silicium polycristallin 107 prend approximativement la valeur de 30 n/o (Phase opératoire d'élimination de parties choisies de la première pellicule conductrice). Afin de donner une configuration d'électrode prédéterminée à la première pellicule conductrice ou à la première pellicule de silicium polycristallin 107, on élimine les parties choisies ou sélectionnées de la première pellicule de silicium polycristallin 107 en utilisant le procédé d'attaque chimique photosensible, comme représenté sur la figure 17, de manière à former des électrodes 108. L'attaque ou corrosion plasmatique, permettant une attaque de grande précision, convient en tant que méthode d'élimination sélective de la première pellicule de silicium polycristallin 107. Ultérieurement, dans le cas où on laisse entièrement subsister la première pellicule d'isolant de grille 106 ou la pellicule de Si3N4 et la pellicule de Silo2, on oxyde la surface de l'électrode 108 formée par la pellicule de silicium polycristallin 107 en utilisant un traitement thermique de manière à former une pellicule de Si02 110 possédant une épaisseur égale à environ 220 nanomètres. Cette pellicule 110 de Si02 assure la fonction d'isolement inter-couches entre l'électrode 108 et l'électrode constituée par une seconde pellicule de silicium polycristallin, comme indiqué plus loin. A ce moment-la, une région recouverte par la pellicule de Si3N4 ou toute autre région que la surface de l'électrode 108 n'est pas oxydée étant donné que la pellicule de Si3N4 est la pellicule isolante imperméable à l'oxyg & ne ou la pellicule résistant à l'oxydation, comme cela a déjà été décrit. (Phase opératoire de formation d'une seconde pellicule d'isolant de grille). Afin de réaliser les pellicules d'isolant de grille des transistors MISFET situés dans le réseau de mémoire M ARY, dans le réseau fictif D-ARY et dans la partie de circuit périphérique, on forme une seconde pellicule d'isolant de grille 109 comme représenté sur la figure 18. Tout d'abord on élimine les parties à nu de la première pellicule d'isolant de grille 106 ou de la pellicule de Si3N4 ainsi que la pellicule de SiO2 de manière à mettre à nu les parties correspondantes de la surface du substrat en Si 101. On élimine la pellicule de Si3N4 en utilisant par exemple une solution d'acide phosphorique chaud (H3P04) et on utilise comme masque une pellicule de SiO2 110, à la suite de quoi on élimine la pellicule de Si02 constituant la première pellicule d'isolant de grille mise à nu, à l'aide d'une solution d'acide fluorhydrique (HF). Etant donné que le masque servant lors de l'élimination de la pellicule de Si3N4 est la pellicule de Si02 110, la pellicule de Si3N4 s'étend au voisinage de la partie terminale de la pellicule d'oxyde 110.A ce moment-là, la pellicule de Si3N4 subit une légère attaque chimique latérale à partir de la.partie terminale de la pellicule d'oxyde 108. Cependant étant donné que la pellicule possède seulement une épaisseur de 20 nanomètres, on peut à peine dire qu'il apparait une partie en surplomb ou en saillie. D'autre part lors de l'élimination de la pellicule de SiO2 qui est la première pellicule d'isolant de grille, cette opération est effectuée moyennant une légère attaque chimique de l'ensemble de la surface sans l'utilisation d'aucun masque. Alors se produit une légère attaque chimique latérale à partir de la partie terminale de la pellicule de Si3N4, mais il apparaît à peine une partie en saillie ou en surplomb étant donné que l'épaisseur n'est que de 15 nanomètres. Ultérieurement, les zones nues ou dégagées de la surface du substrat en Si 101 sont oxydées thermiquement, ce qui permet la formation, sur la surface du substrat, de la seconde pellicule d'isolant de grille 109 sur une épaisseur d'environ 50 nanomètres. Par conséquent la seconde pellicule d'isolant de grille 109 est constituée par du SiO2. En même temps que la formation de la seconde pellicule d'isolant de grille ou seconde pellicule de SiO2 de grille 109, la pellicule de Si02 110 est à nouveau légèrement oxydée. A ce moment-là la partie très légèrement en saillie ou en surplomb est éliminée. (Phase opératoire de l'implantation d'ions pour la commande des tensions de seuil basses). Afin de régler les tensions de seuil bas des transistors MISFET Q51, QS3' QS6 et QS7 représentés sur la figure 2, on introduit une impureté de type P dans la surface du substrat à travers la seconde pellicule de Si02 de grille 109 en utilisant le processus d'implantation ionique, comme représenté sur la figure 19. On utilise par exemple du bore en tant qu'impureté de type P. De préférence l'énergie d'implantation est de 75 keV et la dose d'ions est égale à 2,4 x 101l atomes/cm2. Etant donné que l'implantation d'ions s'effectue alors sans aucun masque sélectif, le bore est également introduit dans les parties de la surface du substrat, dans lesquelles d'autres transistors MISFET, par exemple QMT QD1' QD2 QS4 et QS5 doivent être formés. (Phase opératoire de l'implantation d'ions pour la commande des tensions de seuil élevées). Afin de régler les tensions de seuil des transistors MISFET possédant des tensions de seuil supérieures à celles des transistors MISFET QS1-QS3 QS6 et QS7 représentés sur la figure 2, par exemple les transistors MISFET QM situés dans les cellules de mémoire, les transistors MISFET QD1 et Q92 situés dans les cellules fictives ou les transistors MISFET QS4 et QS5 situés dans les régénérateurs actifs, on forme un masque pour l'implantation ionique ou une pellicule de résine photosensible 111 sur les parties de la seconde pellicule de Silo2 de grille 109 correspondant aux régions des canaux des transistors MISFET QS1-QS3' QS6 et QS7 comme représenté sur la figure 20, et on n'en forme pas sur les régions des canaux des transistors MISFET 0M' QD1' QD2' QS4 et 055. On implante des ions de bore dans ces conditions. De préférence l'énergie d'implantation est égale à 75 keV et la dose d'ions est égale à 1 x 1011 atomes/cm2. Par conséquent les concentrations d'impuretés dans les parties de la surface du substrat, où les transistors MISFET 0M' QD1' QD2' QS4 et QS5 doivent être formés, sont rehaussées en supplément de sorte que ces transistors MISFET possèdent des valeurs de seuil élevées. (Phase opératoire de formation d'un trou de contact direCt). Le trou de contact dénommé trou de contact direct CH100 ou le trou de contact servant au raccordement direct d'une électrode 25 du condensateur CB11 à la région semiconductrice de type N 22 du transistor MISFET QSI comme cela a été expliqué en référence à la figure 6, est formé au moyen d'une attaque chimique sélective de la seconde pellicule de Sio de grille 109 et moyennant l'utilisation d'une 2 pellicule de résine photosensible 112 comme masque, comme cela est représenté sur la figure 21. (Phase opératoire de dépôt d'une seconde pellicule conductrice). On forme la seconde pellicule conductrice sur l'ensemble de la surface du substrat en Si 101 de manière à l'utiliser pour former les électrodes de grille de tous les transistors MISFET et de la couche de câblage. De façon plus spécifique, comme représenté sur la figure 22, on forme sur l'ensemble de la surface du substrat en Si 101, pour servir de seconde pellicule conductrice, une pellicule conductrice formée par une structure à couches multiples comprenant par exemple une couche de silicium polycristallin 113 et une couche de molybdène contenant du silicium 128. La pellicule conductrice possédant une structure a couches multiples est formée comme indiqué ci-après. Tout d'abord on forme sur l'ensemble de la surface du substrat en Si 101 la couche de silicium polycristallin 113 en utilisant le procédé de dépôt chimique en phase vapeur. L'épaisseur de cette couche de silicium polycristallin 113 est égale à environ 200 nanomètres. Ultérieurement, afin de réduire la résistance, on dope la couche de silicium polycristallin 113 au moyen d'une impureté de type N, par exemple du phosphore, en utilisant le processus de diffusion. Il en résulte que la résistance de la couche de silicium polycristallin 113 prend une valeur égale approximativement à 30 n/#. Au cours de cette diffusion du phosphore, l'impureté de phosphore est introduite à l'intérieur du substrat en Si 101 à travers le trou de contact direct CH100. Ensuite on forme la couche de molybdène contenant du silicium 128 sur l'ensemble de la surface de la couche de silicium polycristallin 113, avec une épaisseur d'environ 300 nanomètres, en utilisant par exemple le procédé de pulvérisation conjointe. La teneur en silicium doit être alors égale de préférence à au moins 40 e en poids, comme indiqué précédemment. La résistivité de la pellicule conductrice possédant une structure à couches multiples, ainsi obtenue, est com- prise entre 80 et 150 pn.cm. (Phase opératoire d'élimination de parties sélec tionnées de la seconde pellicule conductrice). On élimine de façon sélective la seconde pellicule conductrice ou la pellicule conductrice comportait une structure à couches multiples composée de la seconde couche de silicium polycristallin 113 et dé la couche de molybdène contenant du silicium 128, pour obtenir des formes prédéterminées d'électrodes ou de câblage, en utilisant une attaque plasmatique.Comme cela est représenté sur la figure 23, après l'attaque, la pellicule conductrice possédant une structure à couches multiples forme les lignes de transmission de mots WL1 1 à WL1~6, les lignes fictives de transmission de mots DWL1 1 et Dol1~2 et les lignes de transmission de signaux de commande #dc-L1 et ~dc-L2' représentées sur la figure 7, et également la ligne ~rg-L de transmission de signaux de commande de la partie de régénération active, les électrodes des condensateurs CB11 et CB12 et les électrodes de grille des transistors MISFET QS1 à QS3 représentés sur la figure 10. (Phase opératoire de formation des régions de source et de drain). Afin de former les régions de source et de drain des transistors MISFET dans les parties sélectionnées du substrat en Si 101, on introduit une impureté de type N, par exemple de l'arsenic, dans le substrat en Si 101 à travers la seconde pellicule d'isolant de grille ou pellicule de SiO2 109, comme représenté sur la figure 24. L'implantation d'ions est une méthode favorable d'introduction de l'impureté de type N. A titre d'exemple on implante des ions d'arsenic dans le substrat en Si 101 avec une énergie d'implantation de 80 keV. La dose d'ions est alors de 1.1016 atomes/cm2. (Phase opératoire de formation de la pellicule isolante inter-couches). On forme une pellicule isolante inter-couches sur l'ensemble de la surface du substrat en Si 101. De façon plus spécifique on forme une pellicule isolante inter-couches 118, par exemple une pellicule de verre au phosphosilicate (PSG), sur une épaisseur d'environ 800 nanomètres, sur l'ensemble de la surface du substrat en Si 101, comme cela est représenté sur la figure 25. La pellicule de PSG 118 sert également de getter pour des ions de sodium qui affectent les caractéristiques des transistors MISFET. (Phase opératoire de formation des trous de contact). On forme des trous de contact dans la pellicule de PSG 118 et dans la seconde pellicule de SiO2 de grille 109 pour établir les connexions entre une troisième pellicule conductrice et la pellicule conductrice formée d'une structure à couches multiples comprenant la seconde couche de silicium polycristallin et la couche de molybdène contenant du silicium, et entre les régions de source et de drain et la troisième pellicule conductrice.C'est-à-dire que, comme représenté sur la figure 25, on soumet à une attaque sélective la pellicule de PSG 118 et la seconde pellicule de SiO2 de grille 109, de manière à former des trous de contact CH101 à CH104 Ultérieurement, afin d'aplatir la pellicule de PSG 118, on soumet cette pellicule à un traitement thermique à une température d'environ 1000 C. Ce traitement thermique provoque alors une diffusion pénétrante de l'impureté d'arsenic introduite par implantation ionique, et les régions semiconductrices de type N+ 119 à 126 possédant une profondeur prédéterminée sont formées. Ces régions semiconductrices de type N+ 119 à 126 forment les régions de source et de drain. (Phase opératoire de formation d'une troisième pellicule conductrice). Afin de former la ligne d'alimentation en énergie Vcc L et les lignes de transmission de données DL1#1, DL1#1, DL1-2 et DL1-2 représentées sur la figure 7, on forme tout d'abord la première pellicule conductrice, par exemple une couche d'aluminium possédant une épaisseur de 1200 nanomètres, sur l'ensemble de la surface du substrat en Si 101. Ensuite, on soumet à une attaque sélective cette couche d'aluminium de manière à former la ligne d'alimentation en énergie Vcc~L, la ligne de transmission de données Du1,1 et la couche de câblage 127, comme représenté sur la figure 26. La mémoire D-RAM à 64 kbits est réalisée en mettant en oeuvre le procédé explicité ci-dessus. Comme cela ressort du procédé indiqué précédemment, les électrodes de grille (pellicule conductrice possédant une structure à couches multiples) de tous les transistors MISFET situés dans la mémoire D-RAM sont formées simultanément. Par conséquent il est aisé de rendre uniformes les caractéristiques électriques, par exemple les tensions de seuil Vth, des transistors MISFET respectifs. Comme cela a été indiqué précédemment, la pellicule conductrice possédant la structure à couches multiples ne provoquant aucune séparation est utilisée pour former les électrodes de grille des transistors MISFET. Par conséquent même lorsque des circuits tels que notamment l'amplificateur de détection réalisant une amplification des signaux faible, sont constitués par des transistors MISFET possédant de telles électrodes de grille, il ne se pose aucun problème. Il est possible de modifier le procédé indiqué précédemment, comme indiqué ci-dessous. Sur la figure 23, après avoir réalisé l'élimination sélective de la couche de silicium polycristallin 113 et la couche de molybdène contenant du silicium 128, on continue éliminer en supplément les parties à nu de la seconde pellicule d'isolant de grille 109, lors de l'attaque réalisée, de manière à mettre à nu les parties de la surface du substrat 101. Ensuite on oxyde thermiquement les parties à nu de la surface du substrat en Si 101 de manière à former une pellicule de Si02 possédant une épaisseur d'environ 10 nanomètres, de manière que les parties de la surface destinées à former les régions de source et de drain du transistor MISFE-1 ne puissent pas être contaminées. En mer.le temps que la formation de la pellicule de SiO2, les surfaces de la couche de silicium polycristallin 113 et de la couche de molybène contenant du silicium 128, qui constituent la pellicule conductrice indiquée ci-dessus possédant une structure à couches multiples, sont également formées avec une pellicule de Si02 possédant une épaisseur d'environ 30 nanomètres. La pellicule de SiO2 est formée de telle manière que le silicium contenu dans la couche de molybdène contenant du silicium 128 précipite. Compte tenu de cette précipitation du silicium, la teneur en silicium devient inférieure à 40 % en poids et la résistivité de la couche de molybdène contenant du silicium 128 diminue. Par conséquent on obtient une mémoire D-RAM dont la vitesse de fonctionnement est supérieure à celle de la forme de réalisation précédente. A titre d'exemple, la teneur en silicium est tombée audessous de 40 % en poids après la formation de la pellicule de Six2, mais une séparation, etc. associée à un traitement thermique s'est produite difficilement. Comme cela ressort à l'évidence de la description précédente, dans le dispositif de mémoire à semiconducteurs de la présente invention, les électrodes de grille des transistors MISFET constituant les cellules de mémoire et les transistors MISFET constituant les circuits périphériques, sont formés par la seconde pellicule conductrice possédant une structure à couches multiples constituée de la couche de silicium polycristallin et de la couche de molybdène conte riant du silicium. D autre part les électrodes des condensateurs constituant les cellules de mémoire sont formées par la première couche de silicium polycristallin. La présente invention décrite précédemment est également applicable à une mémoire D-RAM à 256 kbits qui requiert une densité d'assemblage ou d'intégration supérieure et une vitesse de fonctionnement supérieure. Outre le molybdène on peut également utiliser du tantale, du tungstène et du titane comme métal à point de fusion élevé. REVENDICATIONS 1. Dispositif de mémoire à semiconducteurs comportant un réseau de cellules de mémoire (M-ARY), dans lequel plusieurs cellules de mémoire (M-CEL) comportant chacun un condensateur (ces) et un transistor à effet de champ du type à grille isolée (QM) qui sont formés sur un corps semiconducteur unique (101), sont disposées suivant des lignes et des colonnes, et comportant un montage périphérique (SA1, D-ARY, C-SW1, RC-DCR, ADB, DIB, DOB), qui est disposé en association avec ledit réseau de cellules de mémoire (M-ARY) et qui est constitué par des transistors à effet de champ du type à grille isolée formés sur le corps semiconducteur, caractérisé en ce qu'une électrode de chacun des condensateurs (C5) est constituée par une première couche de silicium polycristallin (6) qui est formée sur une pellicule isolante (37) réalisée sur le corps semiconducteur (101), et qu'une électrode de grille de chacun des transistors à effet de champ du type à grille isolée (QM) desdites cellules de mémoire et du montage périphérique est constituée par une seconde pellicule possédant une structure à couches multiples (8, 30), qui est formée sur une pellicule isolante (3) réalisée sur le corps semiconducteur (101) et qui se compose d'une ccuche inférieure de silicium polycristallin (8) et d'une couche supérieure (30) constituée en un métal à point de fusion élevé contenant du silicium. 2. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que la teneur en silicium de la couche supérieure (30) de la seconde pellicule (8, 30) possédant une structure à couches multiples est égale au moins à 40 % en poids. 3. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que le métal à point de fusion élevé de ladite couche supérieure (8) est du molyb dène. 4. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que le métal à point de fusion élevé de ladite couche supérieure (8) est du tungstène. 5. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que le métal à point de fusion élevé de ladite couche supérieure (8) est du tantale. 6. Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que le métal à point de fusion élevé de ladite couche supérieure (8) est du titane. 7. Dispositif de mémoire à semiconducteurs selon l'une quelconque des revendications 1 à 6, caractérisé en ce que la seconde pellicule (8, 30) possède une couche d'oxyde réalisée par voie thermique à sa surface. 8. Dispositif de mémoire à semiconducteurs selon l'une quelconque des revendications 1 à 6, caractérisé en ce que les secondes pellicules (8, 30) des transistors à effet de champ du type à grille isolée respectifs (QM) disposées selon un réseau dans chaque colonne du réseau de cellules de mémoire (M-ARY) sont réalisées d'un seul tenant commun et servent de ligne de transmission de mots (WL) dudit réseau de cellules de mémoire (M-ARY).