FR 2497033 A1 19820625 FR 8027039 A 19801219 Atténuateur pour signal électrique La présente invention concerne un dispositif de réglage de niveaux généralement nécessaire dans les équipements électroniques et tout particulièrement dans les équipements de transmission téléphonique lesquels disposent en général à leurs entrées et/ou sorties de lignes d'affaiblissement qui permettent d'optimiser le fonctionnement global de ltéquipement par rapport au réseau de transmission. I1 est bien connu que dans les équipements électroniques classiques, l'ajustage des niveaux est essentiellement assuré par des lignes d'affaiblissement constituées généralement de résistances et/ou de condensateurs dont les valeurs déterminent les affatblis- sements proprement dits. Dans le cas d'équipements de transmission, lors de la mise en exploitation de ces équipements, l'ajustage des niveaux s'effectue par l'intermédiaire de ces lignes d'affaiblissement lesquelles nécessitent soit des soudures, soit la mise en place de straps, ou encore, dans certains cas, la manoeuvre de petits commutateurs, mais dans l'ensemble, l'ajustage de ces réseaux est assez peu pratique, voire même délicat ou difficile compte tenu des précisions habituellement requises.Le plus souvent, on fait appel à des lignes pré-réglées ajustables par bonds que l'on peut mettre ou non hors service indépendamment les unes des autres. Très fréquemment l'affaiblissement est ajustable par bonds, par exemple, par pas de 1, 2, 4, 8 dB correspondant en gros à des variations comparables à celles données par une boîte de poids. Les inconvénients de telles méthodes sont bien connus. Le temps de mise en/ou hors service de chaque réseau est relativement important et dépend du nombre de points de réglage, connexions soudées ou enfichées. De plus, le coût est en général assez élevé du fait de la précision souhaitée et du nombre nécessaire de composants. Le but de la présente invention est de réaliser la fonction d'affaiblissement, d'une part, à un coût intéressant et d'autre part, d'en simplifier ltexploitation tout particulièrement dans le cas des systèmes utilisant le principe de ltéchantillonnage tels que les systèmes MIC. Elle a pour objet un atténuateur pour signal électrique comportant : - une capacité mémoire, - des moyens de charge permettant la charge de la capacité mémoire à partir du signal électrique à affaiblir, - des moyens de décharge de la capacité mémoire, - un séquenceur activant périodiquement, à une cadence d'échantillonnage, les moyens de charge et de décharge de la capacité mémoire de manière à obtenir périodiquement pour la capacité mémoire un état de charge partielle suivi d'un état de décharge complète et - des moyens de lecture des tensions développées aux bornes de la capacité mémoire lorsqu'elle est dans son état de charge partielle, lesdites tensions constituant un échantillonnage du signal atténué. Selon un mode préféré de réalisation l'atténuateur comporte des moyens de charge rapide et des moyens de décharge rapide et lente. Le séquenceur assure successivement au cours d'une périods d'échantillonnage : une activation des moyens de charge rapide sur une durée suffisante pour que la capacité mémoire atteigne pratiquement sa charge complète, un déblocage des moyens de décharge lente sur une durée insuffisante pour une décharge complète de la capacité mémoire, une activation des moyens de lecture puis un déblocage des moyens de décharge rapide Aur une durée suffisante pour une décharge pratiquement complète de la capacité mémoire. Avantageusement, les moyens de charge sont constitués par un premier interrupteur commandé connecté en série avee la capacité mémoire aux bornes de la source engendrant le signal électrique à affaiblir, les moyens de décharge lente par un deuxième interrupteur commandé connecté en série avec une résistance aux bornes de la capacité mémoire, et les moyens de décharge rapide par un troisième interrupteur commandé connecté en parallèle sur les bornes de la capacité mémoire. Le séquenceur assure pendant une période d'échantillonnage la fermeture successive du troisième, premier et deuxième interrupteurs pendant des durées calibrées. L'affaiblissements exprimé en décibel, obtenu avec le mode de réalisation préféré est pratiquement une fonction linéaire de la durée du temps de fermeture du deuxième interrupteur commandé Il peut très facilement se régler en Jouant sur cette durée, par exemple en la faisant varier de manière discrète ce qui peut s'obtenir, dans un séquenceur numérique par un décomptage d'impulsions programmable par l'intermédiaire de simples interrupteurs. D'autres caractéristiques et avantages de l'invention ressortiront des revendications Jointes et de la description ci-après faite en regard du dessin dans lequel : - la figure 1 est un schéma partiel d'un atténuateur selon l'invention, - la figure 2 est un ensemble de diagrammes explicitant le fonctionnement de l'atténuateur de la figure 1, - la figure 3 est un schéma partiel d'un autre atténuateur selon l'invention, - la figure 4 est un ensemble de diagrammes explicitant le fonctionnement de l'atténuateur de la figure 3, - la figure 5 représente partiellement un atténuateur selon l'invention du genre de celui représenté à la figure 3, destiné à précéder un codeur individuel de vote téléphonique pour système MIC - et la figure 6 représente le schéma d'un circuit séquenceur prévu pour l'atténuateur de la figure 5. Dans les atténuateurs selon l'invention l'affaiblissement est obtenu par un échantillonnage du signal à affaiblir au moyen d'un condensateur mémoire porté à un état de charge partielle. Pour obtenir cet état de charge partielle la capacité mémoire C peut être connectée comme représentée à la figure 1. Elle est alors reliée par l'intermédiaire d'un interrupteur commandé 10 aux bornes de la source engendrant le signal à affaiblir représentée par son générateur de tension équivalent E en série avec sa résistance interne R . Elle est connectée par un autre interrupteur commandé 11 e à Entrée d'un filtre passe-bas F qui délivre le signal atténué et ses bornes sont reliées par un interrupteur commandé 12. Un séquenceur non représenté contrôle les interrupteurs commandés 10, 11, 12. Ses signaux de commande de fermeture ainsi que d'ailleurs les signaux disponibles en divers points du circuit de la figure 1 sont représentés dans les diagrammes en fonction du temps de la figure 2. Le signal indexé par Pd correspond aux impulsions de commande de fermeture de l'interrupteur commandé 12 assurant la décharge de la capacité mémoire C. Ces impulsions sont délivrées au début de chaque cycle d'échantillonnage. Elles servent à initialiser le circuit. La durée de chacune d'elles est suffisante pour permettre une décharge complète de la capacité mémoire C à travers la résistance passante de l'interrupteur commandé 12. Le signal indexé par P correspond aux impulsions de commande c de fermeture de l'interrupteur commandé 10 assurant la charge de la capacité mémoire C. Ces impulsions sont à durée réglable fonction de l'affaiblissement recherché. Chacune d'elles apparait, au cours d'un cycle d'échantillonnage après que la capacité mémoire C ait été déchargée. Elles permettent la charge partielle, à intervalle de temps constant, de la capacité mémoire C par la source de tension E au travers de la résistance R . La tension mémorisée dans c la capacité mémoire C dépend de la tension e(t) de la source E, de la valeur de la résistance R et de la durée de fermeture de c l'interrupteur commandé 10. La résistance R a une valeur beaucoup c plus élevée que la résistance passante de l'interrupteur commandé 12. C'est la résistance interne de la source délivrant le signal à atténuer mais elle peut être au besoin complétée par une résistance additionnelle, cela de manière à n'avoir une charge complète que pour la durée maximale possible (représentée en pointillé) des impulsions de commande de fermeture de l'interrupteur commandé 10. Le signal indexé par P correspond aux impulsions de commande e de fermeture de l'interrupteur commandé 11 assurant la lecture de la tension de charge partielle de la capacité mémoire C et son application à l'entrée du filtre F qui élimine le hachage du signal dû à l'échantillonnage et délivre le signal atténué. Chacune de ces impulsions apparat en fin d'un cycle daéchantillonnage après les impulsions de commande des interrupteurs commandés 12 et 10. Le signal indexé par e(t) est supposé être la tension à affaiblir délivrée par la source E. Le signal indexé par C est la tension qui en résulte aux bornes de la capacité mémoire C. Son prolongement en pointillé correspond à des impulsions de fermeture de durée maximale pour l'interrupteur commandé 10. Le signal indexé par ef est celui appliqué à l'entrée du filtre F et le signal indexé par Sf le signal à la sortie du filtre F. Avec la structure de la figure 1, il est facile de voir que l'affaiblissement A f procuré varie selon la loi 'tc Af (dB) = - 20 log (1 - e s ) (1) ou tc est le temps de conduction de l'interrupteur commandé 10 est la constante de temps définie par le réseau C, Rc et la résistance interne (en position passante) de l'inter rupteur commandé 10. Il ntest pas une fonction linéaire du temps t c ce qui est un inconvénient pour certaines utilisations. L'atténuateur qui vient d'être décrit se comporte comme un réseau RC de type passe-bas avec une constante de temps s , cela en raison de la capacité mémoire C et de la résistance R c de son circuit de charge. Il a une fréquence de coupure relativement basse car la constante de temps 1; doit être choisie pour l'affalblis- sement maximum recherché alors qu'elle est, d'après la relation 1, d'autant plus grande que l'affaiblissement recherché est grand, le temps minimum de charge de la capacité mémoire C étant limité par les possibilités de l'interrupteur commandé 10. En outre le signal de sortie de cet atténuateur présente un déphasage par rapport au signal d'entrée qui augmente avec l'affaiblissement obtenu. Tout se passe en effet comme si l'instant d'échantillonnage était retardé jusqu'à l'ouverture de l'interrupteur commandé 10 qui contrôle la charge de la capacité mémoire C et dont la durée de fermeture décrott avec l'affaiblissement. Pour remédier en partie à ces défauts, on peut obtenir la charge partielle de la capacité mémoire C en procédant différemment, en la chargeant très rapidement à la valeur instantanée du signal de la source E, comme dans un échantillonnage classique, et en la déchargeant lentement pendant un temps plus ou moins long grâce à des moyens de décharge lente. Pour cela, il faut compléter le circuit de la figure 1 par un circuit de décharge lente formé d'une résistance Rd connectée en série avec un interrupteur commandé 13 aux bornes de la capacité mémoire C. La figure 3 représente le circuit de la figure 1 ainsi complété.Les signaux de commande de fermeture des interrupteurs commandés 10, 11, 12, 13 nécessaires au fonctionnement du circuit de la figure3 en atténuateur ainsi d'ailleurs que les signaux disponibles en divers points de ce circuit sont représentés dans les diagrammes en fonction du temps de la figure 4. Le signal indexé par Pd correspondant aux impulsions de commande de l'interrupteur commandé 12 assurant la décharge complète du condensateur mémoire C a la même forme que pour le circuit de la figure 1. Il comporte toujours une impulsion en début de cycle d'échantillonnage qui sert à initialiser le circuit. Le signal indexé par Pc correspondant aux impulsions de commande de l'interrupteur commandé 10 assurant la charge rapide du condensateur mémoire C est formé d'une impulsion calibrée apparaissant au cours de chaque cycle d'échantillonnage après la décharge complète de la capacité mémoire. Cette impulsion est de faible durée mais néanmoins suffisante pour permettre une charge complète de la capacité mémoire C. Au besoin un étage abaisseur d'impédance est intercalé devant l'interrupteur commandé 10 pour accélérer la charge de la capacité C. Le signal indexé par PX correspond aux impulsions de commande de fermeture de l'interrupteur commandé 13 effectuant la décharge partielle de la capacité mémoire C. Ces impulsions sont à durée réglable en fonction de l'affaiblissement recherché. Chacune d'elles apparaît au cours d'un cycle d'échantillonnage après que la capacité mémoire ait été chargée à la tension instantanée de la source E. Elles permettent la décharge partielle à intervalle de temps constant de la capacité mémoire C au travers de la résistance Rd dont la valeur est choisie de manière à ne permettre une décharge complète que pour la durée maximale des impulsions représentée en pointillé. Le signal indexé par e correspondant aux impulsions de commande de l'interrupteur commandé 11 assurant la lecture de la tension de charge partielle de la capacité mémoire Ca a la même forme que pour le circuit de la figure 1 et se compose d'une impulsion de fermeture apparaissant en fin de chaque cycle d'échantillonnage après les impulsions de commande de fermeture des interrupteurs commandés 12, 10 et 13. Le signal indexé par e(t) est la tension à affaiblir délivrée par la source E. Le signal indexé par C est la tension qui en résulte aux bornes de la capacité mémoire C. Le signal indexé par e f est celui appliqué à l'entrée du filtre F et le signal indexé par Sf le signal de sortie de ce même filtre F. Il est facile de voir que l'affaiblissement Af procuré par ce deuxième circuit varie selon la relation t - a Af (dB) = - 20 log (e f ) = kta (2) ou t est le temps de conduction de l'interrupteur commandé 13 a f est la constante de temps définie par "C" et la résistance Rd (comprenant évidemment celle de l'interrupteur commandé 13 à l'état fermé k est une constante Cette relation (2) montre que, théoriquement, l'affaiblissement obtenu, exprimé en décibel, est proportionnel au temps de fermeture t de l'interrupteur commandé 13. Cependant dans la pratique, cette loi n'est pas rigoureusement linéaire car un interrupteur commandé met un certain temps à basculer et présente, pendant ses instants de transitions, une impédance assez mal connue.Elle se rapproche plutôt d'une loi de la forme : Af (dB) : kta + q ou q est une quantité qui dépend des caractéristiques d'ouverture et de fermeture de l'interrupteur commandé 13 dans des conditions données. En toute rigueur la quantité q n'est pas rigoureusement indépendante du temps mais peut être assimilée dans des conditions données à une valeur sensiblement constante. La valeur de l'affaiblissement se trouve donc déterminée par deux grandeurs. - celle du temps de fermeture de l'interrupteur commandé 13 - celle de la constante équivalente à q Le réglage de l'atténuation s'opère ainsi par action sur chacune des deux grandeurs. Il peut être simplifié en opérant par incrément d'atténuation élémentaire et en répétant autant de fois que nécessaire cet incrément d'atténuation.Pour ce faire il suffit de déterminer la durée t d'une impulsion élémentaire de commande de fermeture de l'interrupteur commandé 13 aboutissant à un incrément d'atténuation fixe donné, de 1db par exemple, la valeur de cette durée pouvant être ajustée par le choix de la résistance Rd, et de délivrer à l'interrupteur commandé 13, au cours de chaque cycle d'échantillonnage, une suite d'impulsions de fermeture en nombre égal, dans le cas pris comme exemple, à la valeur de l2affaiblsse- ment souhaité exprimée en dB. Cet atténuateur se comporte encore comme un réseau RC du type passe-bas en raison de la charge de la capacité mémoire mais il nty a plus de limitation due à la diminution de la constante de temps de ce réseau qui soit spécifique à la fonction d'atténuation mais seulement les limitations classiques rencontrées avec les échantillonneurs. Il en résulte une augmentation importante de la fréquence de coupure haute. Le déphasage entre les signaux de sortie et d'entrée de lsatté- nuateur est fixe et ne dépend plus de l'affaiblissement sounaité car il est dû au retard fixe entre l'échantillonnage (charge de la capacité mémoire à la tension instantanée de la source E) et la lecture de la tension de charge partielle de cette capacité. Dans certaines applications où les temps de décharge et de charge complètes, ainsi que de décharge partielle de la capacité mémoire C sont très petits par rapport à la durée d'un cycle d'échantillonnage, il est possible de supprimer l'interrupteur commandé li et de lire constamment la capacité mémoire C, un simple filtre passe-bas arrêtant les variations rapides de tension se produisant aux bornes de la capacité mémoire C pendant sa décharge et sa charge complètes ainsi que pendant sa charge partielle. La figure 5 représente un schéma pratique de connexion de la capacité mémoire C d'un atténuateur utilisé sur une voie téléphonique 300 - 3.400 Hz à l'entrée d'un codeur MIC avec une fréquence d'échantillonnage de 8kHz synchronisée sur celle du codeur. On distingue sur cette figure 5 les principaux éléments de la figure 3 à l'exception de l'interrupteur commandé 11 et du filtre F devenus inutiles en raison de l'échantillonnage effectué par le codeur MIC sur le signal de sortie de l'atténuateur. L'interrupteur commandé 10 contrôlant la prise d'échantillon par le condensateur mémoire C est précédé, en entrée de l'atténuateur, par un amplificateur différentiel 20 monté en abaisseur d'impédance et par un filtre de bande 300 - 3.400Hz indexé par 21. Un autre amplificateur différentiel 22 est connecté en étage séparateur à la sortie de l'atténuateur. Le filtre passe-bande 21 élimine du spectre du signal d'entrée de l'atténuateur toutes les fréquences comprises entre la fréquence d'échantillonnage 8 KHz et la moitié de cette dernière, cela pour éviter qu'elles se superposent, lors de l'échantillonnage effectué par l'interrupteur commandé 10, aux fréquences comprises entre O et la moitié de la fréquence d'échantillonnage. Ce filtre passebande 21 peut se situer plus avant dans le système de transmission notamment si le signal est déjà échantillonné en amont de l'atténuateur. L'amplificateur différentiel 20 monté en abaisseur d'impédance permet d'amplifier le signal d'entrée de l'atténuateur et surtout d'abaisser I'impédance à travers laquelle se charge la capacité mémoire pour diminuer son temps de charge complète. L'amplificateur différentiel 22 monté en séparateur permet de lire la tension se développant aux bornes de la capacité mémoire C sans affecter sa charge. Comme dans le circuit de la figure 3 la charge, respectivement la décharge partielle et la décharge complète de la capacité mémoire C est contrôlée par l'interrupteur commandé 10 respectivement 13 et 12. Les interrupteurs commandés, l'amplificateur différentiel 20 et les valeurs de la capacité mémoire C et de la résistance de décharge Rd sont choisis de manière à permettre une décharge complète de la capacité mémoire C en moins de quatre microsecondes, une charge complète de cette meme capacité en moins de huit microsecondes et une décharge partielle correspondant à un décibel d'affaiblissement en une microseconde ou plus exactement en une demi-période de 512 kHz La figure 6 représente le schéma d'un séquenceur délivrant des signaux de commande Pd, P0, Pa pour les interrupteurs commandés du circuit de la figure 5, ces derniers étant supposés nécessiter des signaux de commande à l'état logique O pour leur blocage et à l'état logique 1 pour leur mise en conduction.Ce séquenceur comporte - un oscillateur 30 délivrant un signal à 512 kHz nultiple de la fréquence d'échantillonnage à 8 kHz d'un signal MIC, - un circuit de sélection 31 qui est connecté à la suite de l'oscillateur 30 et qui délivre une période du signal à 512 kHz tous les 125 e s pour former une impulsion de largeur voisine de une microseconde avec une fréquence de répétition de 8 k Hz marquant le début d'un cycle d'échantillonnage, - un diviseur par deux, quatre, huit et seize indexé par 32 et connecté par son entrée d'horloge CP à l'oscillateur 30 et par son entrée de remise à zéro générale MR à la sortie du circuit de sélection 31, ce diviseur délivrant en parallèle des signaux à 256, 128, 64 et 32 kHz avec pour les trois premiers des demipériodes voisines de deux, quatre et huit microsecondes utilisées pour définir respectivement les durées d'une décharge partielle élémentaire de la capacité mémoire C de l'atténuateur, d'une décharge complète de cette même capacité et d'une charge complète de cette dernière, - un premier circuit monostable 33 qui est actionné par les signaux à 128 et 64 kHz du diviseur 32 et réarmé par le circuit de sélection 31 et qui ne laisse passer qu'une période du signal à 128 kHz après chacun de ses réarmements, ladite période constituant le signal de commande Pd de l'interrupteur commandé 12 assurant la décharge complète de la capacité mémoire C de l'atténuateur, - un deuxième circuit monostable 34 qui est actionné par les signaux à 64 et 32 kHz du diviseur 32 et réarmé par le circuit de sélection 31 et qui ne laisse passer qu'une période du signal à 64 kHz après chacun de ses réarmements, ladite période constituant le signal de commande P de l'interrupteur commandé 10 assurant c la charge complète de la capacité mémoire C de l'atténuateur, - une porte logique "et" 35 intercalée entre la sortie de signal à 256 kHz du diviseur 32 et la commande de l'interrupteur commandé 13 contrôlant la décharge partielle de la capacité mémoire C de l'atténuateur, le signal de commande P de cet interrupteur a commandé 13 étant constitué d'une suite d'impulsions de durée calibrée tirées du signal à 256 kHz du diviseur 32, - un décompteur programmable 36 contrôlant le nombre d'impulsions franchissant la porte logique "et" 35 - et un circuit bistable 37 commandant la porte logique "et" 35 à partir des signaux fournis par le deuxième monostable 311 et le décompteur programmable 36 de manière à éviter de tronquer des impulsions (demi-période à l'état logique 1 du signal à 256 kHz du diviseur 32). Le circuit de sélection 31 peut être constitué, comme représenté, d'un compteur par soixante quatre dont la sortie à six bits parallèles est connectée aux entrées d'une porte logique "non ou" passant à l'état logique 1 lorsque le compteur passe par son état 0, de ladite porte logique "non ou" et d'une porte logique "et" à deux entrées connectées l'une à la sortie de lfoscillateur 30, l'autre à la sortie de la porte logique "non ou". Cette dernière porte logique "et" ne laisse passer qu'une période parmi soixante quatre du signal de l'oscillateur 30 et passe à l'état logique un pendant environ une microseconde toutes les cent vingt cinq microsecondes. L'impulsion d'une microseconde qu'elle délivre avec une fréquence de répétition de 8 KHz marque le début d'un cycle d'échantillonnage ELle sert à la remise à zéro des différents étages du diviseur 32 et aux réarmements des premier et deuxième monostables 33 et 34. Elle est aussi utilisée pour synchroniser le codeur MIC qui est connecté derrière l'atténuateur. Le circuit diviseur 32 par deux, quatre, huit et seize fonctionne sur les transitions positives du signal de l'oscillateur 30. Les deux circuits monostables 33 et 34 peuvent être constitués chacun de deux bascules de type RS interconnectées. L'une des bascules RS délivre sur sa sortie Q le signal de sortie du monostable ; elle a son entrée R de remise à zéro connectée directement à une sortie d'un étage du diviseur 32, son entrée S de remise à un connectée à la sortie de l-'étage précédent du diviseur 32 par l'intermédiaire d'une porte logique "et" à deux entrées qui permet de l'inhiber et dont la deuxième entrée est connectée à la sortie Q de l'autre bascule RS, et sa sortie Q connectée à l'entrée R de remise à zéro de l'autre bascule RS dont l'entrée S de remise à un est connectée à la sortie du circuit de sélection 31.Après l'émission d'une impulsion par le circuit de sélection 31, le diviseur 32 a toutes ses sorties à l'état logique O de même que les premier et deuxième monostables 33 et 34 ce qui entrain les blocages des interrupteurs commandés contrôlant la décharge et la charge complètes de la capacité mémoire C de l'atténuateur. Les premier et deuxième monostables 33 et 34 sont en outre réarmés, la bascule RS engendrant le signal de sortie de chacun deux ayant son entrée S de remise à un débloquée par un état logique un engendré par l'autre bascule RS. Le diviseur 32 progresse alors sous la commande de l'oscillateur 30. Sa sortie signal à 256 kHz est la première à passer à l'état logique 1.Son rebasculement environ deux microsecondes après coïncide avec le passage à l'état logique 1 de la sortie à 128 kHz du diviseur 32. Ce passage déclenche le premier monostable 33 et par voie de conséquence l'inhibition de entrée S de remise à un de la bascule RS délivrant le signal de sortie de ce dernier, inhibition qui interdit tout redéclenchement ultérieur du premier monostable 33 en l'absence d'un réarmement par une impulsion du circuit de sélection 31. Le premier monostable 33 qui délivre le signal de commande Pd de l'interrupteur commandé 12 provoque la fermeture de ce dernier et le début d'une décharge rapide de la capacité mémoire C de l'atténuateur. Environ quatre microsecondes après, la sortie à 128 kHz du diviseur 32 revient à l'état logique O et la sortie à 69 kHz de ce même diviseur 32 passe à l'état logique 1 entraînant le retour au repos du premier monostable 33 qui arrête la décharge rapide de la capacité mémoire C de l'atténuateur et le déclenchement du deuxième monostable 34. Le déclenchement du deuxième monostable 34 entraîne d'une part l'inhibition de l'entrée S de remise à un de la bascule RS qui délivre son signal de sortie, inhibition qui interdit tout redéclenchement ultérieur du deuxième monostable 34 en l'absence d'un réarmement par une impulsion du circuit de sélection 31, et d'autre part, le passage à l'état logique 1 du signal P de commande de l'inter c rupteur commandé 10 provoquant la fermeture de ce dernier et le début de la charge rapide de la capacité mémoire C de l'atténuateur. Environ huit microsecondes après, la sortie à 64 kHz du diviseur 32 revient à l'état logique 0 tandis que, simultanément, la sortie à 32 kHz de ce même diviseur passe à l'état logique 1 entrafnant le retour au repos du deuxième monostable 34 qui arrête la charge rapide de la capacité mémoire C de l'atténuateur. Le circuit bistable 37 a pour rôle de synchroniser les ordres de blocage et de déblocage de la porte logique "et" 35 avec les demi-périodes à l'état logique O de la sortie à 256 kHz du diviseur 32 pour que ces ordres interviennent en dehors des périodes de conduction de l'interrupteur commandé 13 et n'en modifient pas la durée élémentaire. Il peut être constitué, comme représenté de deux bascules de type D basculant sur une transition positive de leur signal d'horloge. La première a alors son entrée D portée constamment à l'état logique +1 et son entrée d'horloge CP connectée à une sortie complémentée Q du deuxième monostable 311 délivrant le signal de commande P . Sa c sortie Q passe à l'état logique 1 à la fin de chaque charge rapide de la capacité mémoire C de l'atténuateur, fin qui correspond à une transition négative du signal de la sortie à 256 kHz du diviseur 32. La deuxième bascule de type D a son entrée D connectée à la sortie Q de la première, son entrée d'horloge CP connectée par l'intermédiaire d'un inverseur à la sortie de l'oscillateur 30 et sa sortie Q connectée à une entrée de la porte logique "et" 35. Elle débloque la porte logique "et" 35 sur une transition négative du signal de sortie de l'oscillateur 30 coincidant avec le milieu de la première demi-période à l'état logique O du signal de la sortie à 256 kHz du diviseur 32 suivant la fin d'une charge rapide de la capacité mémoire C de i'atténuateur. Le rebasculement du circuit bistable 37 pour le blocage de la porte logique "et" 35 est provoqué par l'action de la sortie TCD de retenue négative du décompteur 36 sur les entrées de remise à zéro des bascules de type D. Cette action s'effectue au travers d'une porte logique "et" à deux entrées dont la deuxième entrée est connectée à la sortie à 256 kHz du diviseur 32 par l'intermédiaire d'un inverseur et qui inhibe les entrées R de remise à zéro des bascules de type D pendant les demi-périodes à l'état logique 1 du signal à 256 kHz du diviseur 32. Un réseau de résistances et de commutateurs permet d'afficher en binaire, sur les entrées de programmation PO, P1 P2, P3 du décompteur 36 un nombre déterminé. Le décompteur 36 reçoit sur son entrée PL de validation de ses entrées de programmation, le signal P de commande de charge rapide de la capacité mémoire C c de l'atténuateur de sorte qu'il est porté à l'état de comptage préprogrammé sur ses entrées de programmation Po, P1, P2, P3 pendant les huit microsecondes consacrées à la charge rapide de la capacité mémoire C de l'atténuateur.Comme on l'a vu précédemment, la fin de cette charge rapide débloque la porte logique "et" 35 au milieu de la première demi-période consécutive, à l'état logique O du signal à 256 kHz du diviseur 32. Cette porte logique "et" 35 laisse alors passer le signal à 256 kHz du diviseur 32 sans avoir tronqué ses demi-périodes à l'état logique 1 qui constituent, dans le signal de commande Pa, les impulsions provoquant la mise en conduction de l'interrupteur commandé 13 contrôlant la décharge partielle de la capacité mémoire C de l'atténuateur. Le signal de sortie de la porte logique "et" 35 est également appliqué à l'entrée d'horloge CP du décompteur 36 qui décompte, à partir du nombre préprogrammé, le nombre d'impulsions délivrées.Arrivé à son état O, il envoie par sa sortie TCD de retenue négative un signal de blocage de la porte logique "et" 35 qui n'est pris en compte par le circuit bistable 37 qu'à la fin de l'impulsion en cours. La capacité mémoire C de l'atténuateur après avoir été complètement déchargée puis chargée subit, au cours d'un cycle d'échantillonnage, une décharge lente et incomplète sur un intervalle de temps constant déterminé par le nombre d'impulsions affiché à l'entrée de programmation du décompteur 36. Comme la résistance Rd du circuit de décharge lente a été choisie conjointement avec la durée d'une impulsion pour que cette dernière corresponde à un affaiblissement de un décibel, le réglage de l'atténuateur se réduit à l'affichage sur l'entrée de programmation du décompteur 36 du nombre de décibels d'affaiblissement désiré. Une fois la décharge partielle terminée, la tension aux bornes de la capacité mémoire C de l'atténuateur est lue par le codeur MIC à la sortie de l'amplificateur séparateur (22 figure 5). Cela nécessite une synchronisation du codeur MIC sur l'atténuateur qui peut être tirée, comme indiqué précédemment, du signal de sortie du circuit de sélection 31. Il se peut également que l'atténuateur et le codeur MIC soient de conception intégrée et que le signal à 512 kHz ainsi que l'impulsion marquant le début d'un cycle d'échantillonnage ne soient plus engendrés par un oscillateur et un circuit de sélection particulier mais par la base de temps du codeur MIC. On peut, sans sortir du cadre de l'invention modifier certaines dispositions ou remplacer certains moyens par des moyens équivalents. REVENDICATIONS 1/ Atténuateur pour signal électrique caractérisé en ce qu'il comporte - une capacité mémoire (C), - des moyens de charge (10) de la capacité mémoire (C) en fonction du signal à atténuer, - des moyens de décharge (12, 13) de la capacité mémoire (C), - un séquenceur commandant les moyens de charge (10) et de décharge (12, 13) pour obtenir périodiquement un état de charge partielle de la capacité mémoire (C) suivi d'une décharge complète et - des moyens de lecture (11) dudit état de charge partielle fournissant un échantillonnage du signal atténue. 2/ Atténuateur selon la revendication 1, caractérisé en ce que le séquenceur assure périodiquement une activation des moyens de charge (10) sur une durée constante insuffisante pour une charge complète de la capacité mémoire (C) à la tension instantanée du signal à atténuer, suivi d'une activation des moyens de lecture (11) puis des moyens de décharge (12) qui laissent la capacité mémoire (C) entièrement déchargée. 3/ Atténuateur selon la revendication 1, caractérisé en ce que le séquenceur assure périodiquement une activation des moyens de charge (10) sur une durée suffisante pour une charge complète de la capacité mémoire (C) à la tension instantanée du signal à atténuer, suivi d'un premier déblocage des moyens de décharge (13) sur une durée constante insuffisante pour une décharge complète de la capacité mémoire (C), d'une activation des moyens de lecture (11) pus d'an deuxième déblocage des moyens de décharge (13) aboutissant à une décharge complète de la capacité mémoire (C). h/ Atténuateur selon la revendication 2, caractérisé en ce que les moyens de charge comportent un interrupteur ccmmandé (10) connecté en série avec la capacité mémoire (C) aux bornes d'entrée de l1atténua- teur et en ce que le circuit décharge de la capacité mémoire (C) présente lorsque ledit interrupteur commandé (10) est à l'état conducteur, une résistance formée de la résistance interne (Rc) de la source fournissant le signal à atténuer éventuellement complétée par une résistance additionnelle. 5/ Atténuateur selon la revendication 3, caractérisé en ce que les moyens de charge comportent un amplificateur abaisseur d'impédance (20) et un interrupteur commandé (10) connectés en série avec la capacité mémoire (C) aux bornes d'entrée de l'atténuateur. 6/ Atténuateur selon la revendication 2,-caractérisé en ce que les moyens de décharge comportent un interrupteur commandé (12) connecté en parallèle sur la capacité mémoire (C). 7/ Atténuateur selon la revendication 3, caractérisé en ce que les moyens de décharge comportent deux interrupteurs commandés l'un (13), connecté en série avec une résistance (Rd) aux bornes de la capacité mémoire (C), constituant un moyen de décharge lente actionné lors dudit premier déblocage, l'autre 12, connecté directement aux bornes de la capacité mémoire (C), constituant un moyen de décharge rapide actionné lors du deuxième déblocage. 8/ Atténuateur selon la revendication 3, caractérisé en ce que le premier déblocage des moyens de décharge sur une durée constante est fractionné en une suite de déblocages sur des intervalles de temps égaux correspondant chacun à un affaiblissement unitaire, le réglage de l'atténuateur se réduisant alors au choix du nombre desdits intervalles de temps.