FR 2485832 A1 19811231 FR 8013964 A 19800624 L'invention concerne un inverseur logique rapide, à source unique d'alimentation, utilisant un transistor à effet de champ à faible tension de seuil dit "quasi-normalement bloqué". Elle concerne aussi les opérateurs logiques à plusieurs sorties, construits à partir de cet inverseur, et réalisant des fonctions logiques plus ou moins complexes. Elle est réalisable en circuits intégrés. On connait de façon classique les transistors à effet de champ dits normalement conducteurs ("normally on" en anglais) et les transistors normalement bloqués ("normally off" en anglais). Les premiers sont bloqués par déplétion, nécessitant une alimentation à double polarité et présentant en outre l'inconvénient d'une consommation de courant électrique à l'état de repos. Les seconds laissent passer le courant quand on applique une tension appropriée à la grille de commande: ils ne nécessitent pas une alimentation à double polarité et sont plus économiques, mais par contre difficiles à réaliser, à cause de la très faible épaisseur du canal de conduction en donnant lieu à un grand nombre de déchets de fabrication. Une troisième catégorie de transistors à effet de champ, qui est intermédiaire entre les deux précédentes tout en se rapprochant de la deuxième, est constituée par les transistors quasi-normalement bloqués: ils sont bloqués pour une tension de seuil VT qui peut être positive ou négative, ce qui signifie que l'on admet une certaine dispersion dans la fabrication collective de ces transistors qui est par exemple la suivante: - 0,4 Cette dernière catégorie est plus facile à fabriquer que la deuxième, mais plus difficile à utiliser. On sait réaliser notamment par la technique exposée dans la demande de brevet N0 79 03 639 déposée le 13 Février 1979 par la Demanderesse, des transistors à faible tension de seuil et un inverseur logique d'utilisation. Dans cette technique, on creuse, par érosion ionique, une tranchée entre la source et le drain, ce qui constitue une résistance saturable à très faible consommation, que l'on peut transformer en tran- sistor à effet de champ en déposant une métallisation dans le fond de la tranchée à l'emplacement de la grille de commande et pour en remplir la fonction. Toutefois, les charges réalisées par cette technologie présentent une certaine dispersion et donc, certains inconvénients. En outre en raison de la dispersion des caractéristiques, la tension de seuil est tantôt positive, tantôt négative; dans le cas o elle est négative, le transistor d'entrée n'est pas bloqué, ce qui présente une diminution d'entrance, interdisant notam- ment la constitution d'entrées multiples. La réalisation de portes logiques à plusieurs entrées, accomplissant les fonctions logiques complexes, et dans lesquelles le temps de propagation des signaux logiques n'est pas plus grand que dans l'inverseur logique de base décrit dans la demande de brevet précitée, à transistor du type "quasi- normalement bloqué", est décrite dans la demande de brevet N0 80 Il 550 déposée le 23 Mai 1980 par la Demanderesse. Or les structures de ces portes répondent à une organisation du type purement "convergent", c'est à dire comportant plusieurs entrées et une seule sortie. Pour obtenir des portes à une entrée et plusieurs sorties indépendantes (logique dite "divergente"), pouvant être câblées avec d'autres portes sans interaction mutuelle gênante, on a recours à des transistors bipolaires d'une technique particulière, par exemple la technique dite "I21". Or, en logique ultra-rapide sur arséniure de gallium, on est pratiquement obligé d'utiliser le transistor à effet de champ, et en outre du type "quasi-normalement bloqué" si l'on veut n'avoir qu'une seule source d'alimentation. Mais la famille d'opérateurs logiques dérivés de l'inverseur logique de base, dans cette technique, est uniquement convergente, comme on peut le constater dans la deuxième demande de brevet précitée. L'inverseur de base ne se prête pas à la réalisation d'opérateurs à plusieurs sorties indépendan- tes. L'invention a pour but de créer une nouvelle famille d'opérateurs logiques présentant, ou susceptible de présenter, plusieurs entrées et égale- ment plusieurs sorties indépendantes, c'est à dire de réaliser une logique "convergente-divergente". L'inverseur logique selon l'invention utilise deux transistors à effet de charge du type quasi-normalement bloqué. Il est caractérisé en ce qu'il comprend une borne d'entrée destinée à être excitée par des signaux logiques appliqués entre cette borne et un pôle de la source unique d'alimentation, source dont l'autre pôle est à la masse et qu'il comprend en outre - une branche d'entrée comportant en série une diode et une première charge résistive dont une borne est à la masse; une branche médiane, comprenant une deuxième charge résistive dont une borne est connectée audit pôle et un premier transistor dont la source est à la masse, le drain connecté à la deuxième charge résistive et la grille connectée au point situé entre la diode et la première charge résistive; une branche de sortie comprenant un deuxième transistor dont le drain est connecté audit pôle, la source à la borne de sortie de l'inverseur et la grille au point situé entre le drain du premier transistor et la deuxième charge résistive, les signaux logiques étant recueillis entre la borne de sortie et la masse. Selon une variante de l'invention, dans un inverseur logique utilisant deux transistors à effet de champ du type quasi-normalement bloqué, on trouve une borne d'entrée destinée à être excitée par des signaux logiques appliqués entre cette borne et la masse. On y trouve en outre une branche d'entrée comprenant: - soit une charge résistive branchée entre cette borne et un pôle de la source d'alimentation non raccordée à la masse; soit une diode en série avec une première charge résistive branchée entre cette borne et un pôle de la source d'alimentation non raccordé à la masse, la diode étant passante dans le sens allant de la masse vers la borne d'entrée. De plus il comporte une branche médiane comprenant en série une deuxième charge résistive dont une borne est reliée à la masse, une diode complétée par une diode supplémentaire en série dans le cas o la branche d'entrée comporte elle-même une diode, et un transistor ayant son drain connecté audit pôle, sa source connectée à une diode de la branche médiane, sa grille connectée à la borne de la première charge résistive non connectée audit p8le. Enfin, il comporte une branche de sortie comprenant un transistor ayant sa source à la masse, sa grille connectée à la borne de la deuxième charge résistive non connectée à la masse et son drain connecté à une borne de sortie destinée à délivrer des signaux logiques entre cette borne et ledit pôle, la ou le(s) diode(s) de la. branche médiane étant passante(s) dans le sens allant dudit pôle à la masse. L'invention sera mieux comprise, et d'autres caractéristiques apparai- tront, au moyen de la description qui suit, et des dessins qui l'accompagnent, parmi lesquels: la figure 1 représente un inverseur logique de type connu; la figure 2 représente une chaîne d'inverseurs du même type; les figures 3 à 5 représentent des variantes de l'inverseur selon l'invention; la figure 6 représente un opérateur logique dérivé du schéma de la figure 5; la figure 7 est un schéma logique équivalent à celui de la figure 6; les figures 8, 10, 12, 13, 16, 19 et 22 représentent d'autres opérateurs selon l'invention; les figures 9, 11, 14, 15, 17, 18, 20 et 21 sont des schémas logiques équivalents; les figures 23 et 24 représentent des structures de circuit intégré. Sur la figure 1, on a représenté un inverseur logique dont l'entrée A est connectée à la grille d'un transistor T1 qui est du type quasinormalement bloqué. Ce transistor a sa source à la masse, son drain connecté à un point I connecté lui-même au point chaud correspondant à un pôle (positif dans cet exemple) d'une source VDD à travers une charge résistive CS1. L'exemple choisi correspond au cas du transistor à canal n. Pour un canal p les polarités doivent être inversées. Le point I est connecté à la grille d'un transistor T2 du même type que T1. Le transistor T2 a son drain connecté au pôle + VDD, sa source a une diode DS, passante dans le sens allant de + VDD à la masse. Le retour à la masse s'effectue à travers une charge résistive CS2. La sortie A de l'inverseur est prise entre DS et CS2. On rappelle brièvement les règles de fonctionnement de l'inverseur. Lorsque l'entrée A est à l'état "0" (potentiel nul ou légèrement négatif) le transistor Tl est bloqué ou quasi-bloqué. Le potentiel au point I est voisin de celui du pôle + VDD. La jonction grille-source du transistor T2 étant polarisée en direct, le potentiel de la source tend à monter, de même que la sortie A, mais avec un décalage de tension dû à la diode. On a l'état "1" de la sortie, dont le potentiel est positif grâce à la présence de la charge résistive CS2. Lorsque l'entrée A est à l'état "1" (par exemple au voisinage de 0,8 volt) le potentiel du point I est bas, de l'ordre de la tension de déchet du transistor T1, et le transistor T2 est par conséquent bloqué par sa grille. On montre que, grâce à la présence de la diode D, le potentiel de la sortie A est voisin de la masse (état "0). On montre facilement que le fonctionnement de l'inverseur est correct si la tension de seuil est comprise entre les limites: - 0,4 V On montre également que, si l'on ajoute une entrée en utilisant un transistor T1 à deux grilles, réalisant ainsi une porte du type "ET NON" à deux entrées, le fonctionnement reste satisfaisant, et présente une certaine marge de bon fonctionnement en présence de bruit dans le signal d'entrée. Dans la famille d'opérateurs logiques à plusieurs entrées décrite dans la demande de brevet citée en second lieu, on évite de mettre en parallèle plus de deux grilles sur un même transistor, en vue de conserver une marge de fonctionnement acceptable en présence de bruit. De même on évite de mettre en parallèle dans une même branche de tels opérateurs logiques, plus de deux transistors du type quasi-normalement bloqué. A la base de la présente invention, on trouve la définition d'inverseur dérivés de l'inverseur de la figure 1, en réorganisant une chaîne de tels inverseurs. On a représenté figure 2 une telle chaîne, dans laquelle la sortie d'un inverseur est branchée sur l'entrée de l'inverseur suivant. Grâce à la propriété de cet inverseur d'être compatible on doit trouver le signal d'entrée ou son complément, sans distorsion et sans dérive des tensions de niveau 1 ou 0, à la sortie de l'inverseur suivant et de ses successeurs dans la chaîne. On conçoit donc que l'on puisse découper arbitrairement la chaîne en une suite d'opérateurs dont les bornes d'entrée et/ou de sortie sont localisés en des points différents du schéma de la figure 1. A titre d'exemple, si le contour fermé 21 délimite l'inverseur de la figure 1, avec ses bornes El et SI désignant les bornes A et A, du schéma de cet inverseur de base, le contour fermé 22 délimite un inverseur dérivé de l'inverseur de base, de bornes E2 (d'entrée) et S2 (de sorite). On a représenté figure 3 cet inverseur dérivé. Dans cette figure on a utilisé les mêmes repères pour désigner les mêmes organes par rapport à la figure 1. On a ici un inverseur qui correspond à celui qui a été défini plus haut comme une variante de l'invention, à savoir l'inverseur qui ne possède pas de diode dans la branche ou demi-branche d'entrée. On trouve en effet une borne d'entrée E2 avec l'indication d'une tension d'entrée VE du signal qui est appliquée entre E2 et la masse. Les charges résistives CS1 et CS2, le transistor T2, la diode DS occupent des places qui sont les homologues de celles de la figure 1. Par contre, dans une demi-branche de sortie on trouve le transistor T1. Cet inverseur sera désigné ci-après comme "inverseur à sortie sur drain ouvert" en raison de l'emplacement de la sortie S2. On doit recueillir les signaux de sortie de tension Vs entre S2 et pôle + VDD. On peut voir facilement que cet inverseur possède les mêmes proprié- tés de compatibilité que l'inverseur de base, c'est à dire qu'il est susceptible de former comme l'inverseur de la figure 1, une chaîne d'opérateurs qui ne se différencie de la chaîne de la figure 2 que par les conditions d'entrée et de sortie. En effet aux points E2 et S2, il suffit de respecter les niveaux logiques observables dans la chaîne de la figure 2, pour obtenir une succession de signaux compatibles. A titre d'exemple, on considère encore le contour fermé 23 de la figure 2, délimitant un inverseur d'entrée E3 et de sortie S3e qui se différencie de l'inverseur de la figure 1, par une disposition inverse des branches d'entrée et de sortie. Cet inverseur est utilisable dans la construc- tion d'opérateurs logiques à plusieurs entrées décrits dans la demande de brevet précitée. Enfin le contour fermé 24 dé la figure 2 délimite un inverseur de base selon la définition de l'invention donnée ci-avant. Comme dans la figure 3, on a utilisé les repères des organes de la figure 1 pour désigner ceux de cet inverseur, d'entrée E4 et de sortie S4, (fig. 4) appelé ci-après "inverseur à sortie sur source ouverte" en raison de la position de la borne de sortie sur la source du transistor de sortie. Cet inverseur de base comporte une entrée dans laquelle les signaux sont appliqués entre la borne E4 et le pôle + VDD, une branche d'entrée avec une diode D, une charge résistive désignée par CS2 par analogie avec le schéma de la figure 1, une branche médiane avec une autre charge résistive, ici CS1, et un transistor T1, enfin une branche de sortie avec un transistor T2, dont la source est séparée de la masse pour constituer une borne de sortie S4. Une variante de l'inverseur de la figure 3 est représentée à la figure 5 qui se déduit du schéma de la figure 3 en insérant deux diodes supplémentai- res, l'une entre l'entrée, désignée par E5, et le point I du schéma-type (figure 1), l'autre D52 étant en série entre la diode DS du schéma de la figure 3 et la source du transistor T2. On voit facilement que l'inverseur de la figure 5 est "compatible". La diode D51 étant ajoutée pour créer une fonction du type "ET" à l'entrée de l'opérateur logique, la diode D52 n'est ajoutée que pour compenser le décalage du niveau d'entrée apporté par la diode D51. Toutefois l'alimenta- tion de cet inverseur nécessite une alimentation de tension un peu plus élevée par suite de la présence de la diode. On décrit ci-après des exemples dopérateurs représentant des organi- sations logiques dérivées des inverseurs des figures 3 à 5. Il s'agit notam- ment de circuits réalisables en structures intégrées en arséniure de gallium, les diodes étant du type Schottky. Premier Exemple: On obtient un opérateur à trois niveaux de logique à partir de l'inverseur "à sortie sur source ouverte" de la figure 4, de la façon suivante (fig.6): ) Pour chaque charge résistive de branche d'entrée, ces branches X étant elles-mêmes doublées (ou quadruplées au total), on a deux entrées avec diode DS, réalisant une fonction OU dans chaque demi-branche d'entrée. ) Pour chaque transistor (T1, T'1) de branche d'entrée, on adopte un transistor à deux grilles, réalisant une fonction ET. Sur chaque grille on trouve une branche d'entrée avec une charge résistive qui lui est propre (CS21, CS22,)S'21, S'22), réalisant ainsi une fonction "OU NON". ) Les transistors T1 et T'1 ont drain et source commune, la charge CS1 étant unique pour l'opérateur. 40) On monte n transistors de sortie (T21, T22.... T2n) avec un drain commun au pôle + VDD, une grille commune reliée au drain de T1, et n sources pour constituer autant de sorties indépendantes. La figure 23 représente, vues par dessus, les métallisations d'électrodes d'un circuit intégré à 4 sorties. La figure 7 donne le schéma logique équivalent de l'opérateur de la figure 6: OU - ET - OU NON (OR - AND - NOR) à n sorties indépendantes. Deuxième Exemple: On obtient un opérateur à trois niveaux de logique à partir de l'inverseur "à sortie sur drain ouvert" de la figure 5, de la façon suivante (figure 8): ) On constitue deux portions de circuit comprenant chacune la branche d'entrée et la branche médiane de l'inverseur de la figure 5, abstraction faite de la demi-branche de sortie, et, en outre, en mettant en parallèle deux transistors de type T2, soit T21 et T'21 pour une portion et T22, r22 pour l'autre portion. 2 ) De plus, ces portions de circuit sont complétées de part et d'autre: a) du côté "sortie", on monte une série de transistors à deux grilles T11, T12... TIn avec une source commune à la masse, n drains pour constituer des sorties indépendantes, et deux grilles communes reliées respectivement aux points J et Y' des branches médianes des portions de circuit signalées plus haut. La figure 24 représente, vues par dessus les métallisations d'électrodes d'un circuit intégré à 4 sorties; b) du côté "entrée", on double les branches d'entrée en raccordant chacune d'entre elles à chacun des transistors de type T1 montés en parallèle et on double les demi-branches diodes du type D51 en les montant en anode commune sur le point I du schéma de base. La figure 9 donne le schéma logique équivalent à l'opérateur de la figure 8: ET - OU - ET NON (AND - OR - NAND). Troisième Exemple: On obtient (figure 10) un opérateur logique à 16 entrées et à plusieurs sorties d'un type composite, présentant des fonctions différentes selon la sortie utilisée, en combinant deux opérateurs logiques du type de la figure 6. En effet, en câblant les sorties Si et S2 de chacun de ces opérateurs sur un point de connexion commun Z, on ajoute une fonction du type "OU- câblée" dans le schéma logique équivalent. La figure Il donne le schéma logique équivalent de cet opérateur. On voit que, suivant la sortie utilisée, on a dans le cas de sorties S'1 et S'2 non câblées, la fonction complexe à trois niveaux: OU-ET-OU NON (OR-AND-NOR) alors qu'entre le point Z et la masse on a la fonction à quatre niveaux: OU-ET-OUNON-OU câblé (OR - AND - NOR - wired-OR). On a figuré en Pc le début d'une porte logique dont l'entrée est raccordée à la sortie Z. Cette porte ne sert qu'à illustrer le fait que la charge doit être branchée entre la borne de sortie sur source ouverte et la masse. Il est important de souligner que la réponse sur les sorties Z, S'1 et S'2 est obtenue après traversée par les signaux logiques du même nombre d'éléments semiconducteurs que dans l'inverseur de base, soit une diode Schottky et deux jonctions grille-source de transistor. Par conséquent la réponse de la porte composite de la figure 10 est obtenue en un seul temps de traversée, ce qui signifie que l'accroissement des possibilités logiques de l'opérateur s'est faite sans perte de performance dynamique autre que celle, à priori du second ordre, résultant de l'augmentation des capacités parasites nodales. En outre, chacune des sorties indépendantes peut être adaptée en dimension à la charge capacitive qu'elle commande, donc selon la sortance. Cet avantage est important pour optimiser les performances globales dans un circuit complexe. Quatrième Exemple: On obtient (figure 12) un opérateur logique composite, résultant de la combinaison de deux opérateurs du type de la figure 8. Cet opérateur analogue au précédent, comporte également 16 entrées, des sorties S'1 et S'2 indépendantes et des sorties S1 et S2 câblées en un point Z. Toutefois les fonctions logiques réalisées sont ici, pour les sorties non câblées: ET-OU-ET NON(AND-OR-NAND) et pour la sortie Z, sur une porte P'c branchée entre Z et + VDD, ET-OU-ETNON-ET(AND-OR-NAND-AND). On peut faire des remarques analogues à celles de l'exemple précédent en ce qui concerne la rapidité de ces -opérateurs logiques. Les structures des troisième et quatrième exemples peuvent être simplifiées pour obtenir des portes à nombre d'entrées réduit et/ou à fonctions logiques plus simples. Les exemples suivants en font état. Cinquième Exemple: On obtient un opérateur logique (non représenté) déduit de l'opérateur de la figure 12 en supprimant les diodes d'entrée ainsi qu'une des deux diodes de la branche médiane. On voit facilement que les fonctions réalisées par cet opérateur sont les suivantes, sur la sortie câblée Z: OU - ET - OU NON(OR-AND-NOR). Cet opérateur présente une compatibilité d'alimentation avec celui de la figure 10 et un même nombre d'éléments à traverser (une diode et deux jonctions grille-source) donc une rapidité du même ordre. Sixième Exemple: On obtient, figure 13, un opérateur logique analogue sur certains points à celui de la figure 10, notamment en ce qui concerne les demi- branches d'entrée et l'ensemble des sorties désignées comme sur la figure , mais en différant par le remplacement des transistors bigrilles de la figure 10 par des transistors à une seule grille, ce qui entraîne corrélati- vement: ) Une réduction de moitié du nombre d'entrées, celui-ci passant de 16 à 8. 2 ) Une réduction du nombre de fonctions logiques accomplies; on peut voir facilement que celles-ci sont les suivantes: OU - ET NON (OR-NAND) pour la sortie Z OU NON (NOR) pour les sorties S' (homologues de celles de la figure 12), Z obtenue, comme à la figure 10, par câblage des sorties S2 et il Les figures 14 et 15 donnent les schémas logiques équivalents de l'opérateur de la figure 13. Septième Exemple: On obtient, figure 16, un opérateur logique analogue sur certains points à celui de la figure 12, notamment en ce qui concerne les portions de circuit dont les sorties sont connectées aux grilles des transistors bigrilles, mais qui en diffèrent parce que ces transistors sont remplacés par des transistors à une seule grille, ce qui entraîne corrélativement les différences suivantes: 1 ) Une réduction de moitié du nombre d'entrées, celui-ci passant de 16à8. 2 ) Une réduction du nombre de fonctions logiques, celles-ci étant alors: ET - OU NON (AND - NOR) pour la sortie Z de la porte à 8 entrées et pour les sorties S'1 et S'2 (des portes à quatre entrées). Les figures 17 et 18 donnent les schémas logiques équivalents de l'opérateur de la figure 16. Huitième Exemple: On veut obtenir un opérateur logique, pouvant réaliser, dans des conditions précises d'alimentation en signaux logiques A et B ainsi que par leurs compléments A et B, arrivant respectivement sur quatre entrées repérées de 1 à 4, les fonctions logiques: S=A@DB (1) S = AQ3B (2) réalisant ainsi la fonction "OU exclusif" ou la même fonction complémentée. Cet opérateur a été construit, figure 19, à partir de deux inverseurs du type représenté figure 4, d'entrées 1 et 2 d'une part, 3 et 4 d'autre part, dont les sorties sont réunies pour constituer une sortie unique S. On a désigné par CS'1 et CS" 1 les charges résistives homologues des deux inverseurs, et de même pour les transistors T1 (T'1, T"1) et T2 (T'2, T'2) , ces derniers ayant leurs sources connectées entre elles pour constituer la sortie S. On réalise ainsi un "OU câblé". Les figures 20 et 21 donnent des schémas logiques équivalents qui se différencient selon la façon d'alimenter les entrées 1, 2, 3 et 4 par les signaux A et B ou leurs compléments. En résumé: ) Si les deux entrées d'un même inverseur sont alimentés par des signaux logiques A et B respectivement, et si les deux entrées de l'autre inverseur sont alimentés par les compléments de ces signaux, on recueille le signal résultant de l'équation logique (2), ce qui signifie qu'on obtient la fonction complémentaire du "OU exclusif". 2 ) Si les deux entrées d'un même inverseur sont alimentés par des signaux logiques A et Brespectivement, et si les deux entrées de l'autre inverseur sont alimentées par les compléments de ces signaux, on recueille la fonction "OU exclusif" (équation 1). Neuvième Exemple: On constitue un additionneur complet, figure 22, en utilisant des opérateurs logiques identiques à celui du dernier exemple (01 et 03) ou analogues (O2) à celui-ci. Soient X n Yn et Rn-1 les entrées de l'additionneur dont les sorties Sn et Rn sont, de manière classique, en identifiant les désignations des repères et les valeurs des signaux logiques: n nV n n-I R = Xn.Yn(X(Xn(Dyn)-Rn.- L'opérateur 02 diffère de celui de la figure 19 par le fait que dans l'inverseur de cette figure on ajoute un transistor ayant son drain au pôle + VDD, sa source ouverte (sortie de type S') et sa grille connectée à celle de l'un des transistors de sortie de l'opérateur. En outre on trouve dans l'additionneur: - des inverseurs 221, 222, et 223 à raison d'un par entrée, inverseur qui est par exemple du type de celui de la figure 1 - un opérateur 04 qui correspond à l'un des inverseurs à deux entrées qui constituent ensemble l'opérateur de la figure 19. Le "OU câblé" de cet opérateur est purement symbolique, le circuit électrique ne comportant qu'une simple connexion entre la sortie S' de l'opérateur 2 et la sortie de l'inverseur de l'opérateur 04. Le fonctionnement d'un tel additionneur se lit sans peine sur le schéma équivalent de la figure 22. REVENDICATIONS 1. Inverseur logique, (Figure 4) du type utilisant deux transistors à effet de champ (Tl, T2) du type quasi-normalement bloqué, caractérisé en ce qu'il comprend une borne d'entrée (E4) destinée à être excitée par des signaux logiques appliqués entre cette borne et un pâle (+ VDD) d'une source unique d'alimentation, dont l'autre pôle est à la masse et qu'il comprend en outre: - une branche d'entrée comportant en série une diode (DS) et une première charge résistive (CS1) dont une borne est à la masse; -une branche médiane comprenant une deuxième charge résistive (CS1) dont une borne est connectée audit pôle et un premier transistor (T1) dont la source est à la masse, le drain connecté à la deuxième charge résistive (CS1) et la grille connectée au point situé entre la diode (DS) et la première charge résistive (CS2); - une branche de sortie comprenant un deuxième transistor (T2) dont le drain est connecté audit pôle (+ VDD), la source à la borne de sortie (S4) de l'inverseur et la grille au point situé entre le drain du premier transistor (T1) et la deuxième charge résistive (CS1), les signaux logiques étant recueillis entre la borne de sortie (S4) et la masse. 2. Inverseur logique (Figs. 3 ou 5) du type utilisant deux transistors à effet de champ du type quasi-normalement bloqué et dans lequel une borne d'entrée est destinée à être excitée par des signaux logiques appliqués entre cette borne et la masse, caractérisé en ce qu'il comporte en outre: - soit une charge résistive (CS1) branchée entre cette borne (E2) et un pâle (+ VDD) de la source d'alimentation non raccordée à la masse; - soit une diode (D51) et une première charge résistive (CS1) branchées en série entre cette borne (E5) et un pôle (+ VDD) de la source d'alimenta- tion non raccordé à la masse, la diode étant passante dans le sens allant vers la borne d'entrée (E5), qu'il comporte en outre une branche médiane comprenant en série une deuxième charge résistive (CS2) dont une borne est reliée à la masse, une diode (DS), cette diode étant complétée par une diode supplémentaire (D52) en série dans le cas o la branche d'entrée comporte elle-même une diode (D51), et un transistor (T2) ayant son drain connecté audit pôle, sa source connectée à la deuxième borne de la deuxième charge médiane, sa grille connectée à la borne de la première charge résistive (CS1) non connectée audit pâle, et qu'il comporte enfin une branche de sortie comprenant un transistor (T1) ayant sa source à la masse, sa grille connectée à la borne de la deuxième charge résistive (CS2) non connectée à la masse et son drain connecté à une borne de sortie (S2 ou S5) destinée à délivrer des signaux logiques entre cette borne et ledit pâle, la ou le(s) diode(s) (DS, D52) de la branche médiane étant passante(s) dans le sens allant dudit pâle à la masse. 3. Opérateur logique (Fig.6) comportant au moins un inverseur selon la revendication 1, caractérisé en ce qu'il comprend dans sa branche de sortie au moins un transistor supplémentaire (T22) ayant son drain connecté audit pôle, sa grille connectée à la grille du transistor initial (T21) de ladite branche, et sa source connectée à une borne supplémentaire de sortie (5 destinée à délivrer des signaux entre cette borne et la masse. 4. Opérateur logique selon la revendication 3, caractérisé en ce que la branche médiane comprend au moins deux transistors (T1, T'1) à deux grilles chacune des grilles étant connectée à une branche d'entrée distincte.- 5. Opérateur logique (Fig. 8) selon la revendication 3, caractérisé en ce que la branche médiane comprend au moins deux transistors en parallèle (T21,T'21), la grille de chacun de ces transistors étant reliée à une branche d'entrée distincte. 6. Opérateur logique selon l'une des revendications 4 et 5, caractérisé en ce qu'au moins une des branches d'entrée distinctes comporte deux diodes (A, B) d'entrée dont les électrodes distinctes des bornes d'entrée sont mutuellement connectées. 7. Opérateur logique (Fig.10) comportant au moins un inverseur selon la revendication 2, caractérisé en ce qu'il comprend dans sa branche de sortie au moins un transistor supplémentaire ayant sa source à la masse, sa grille connectée à la grille du transistor initial, et son drain connecté à une borne supplémentaire de sortie destinée à délivrer des signaux entre cette borne et ledit pâle. 8. Opérateur logique selon la revendication 7, caractérisé en ce que le transistor initial de la branche de sortie et le transistor supplémentaire de la même branche, comportent chacun deux grilles reliées deux à deux, et qu'il comporte en outre deux portions d'inverseur constitués chacun par une branche d'entrée et une branche médiane, le point situé sur chaque branche médiane entre diode et charge résistive étant relié à l'une des grilles du transistor initial de la branche de sortie. 9. Opérateur logique (Fig.12) selon la revendication 8, caractérisé en ce que chaque branche médiane comprend au moins deux transistors à une ou deux grilles, ayant source et drain communs, et dont les grilles sont respectivement reliées à des branches d'entrée distinctes. 10. Opérateur logique (Fig.12) selon la revendication 9, caractérisé en 1a ce qu'une au moins des branches d'entrée comporte deux diodes d'entrée (A2, B2)dont les électrodes distinctes des électrodes d'entrée sont mutuellement connectées. 11. Opérateur logique (Fig. 13) comportant deux opérateurs logiques selon l'une des revendications 3 à 10, caractérisé en ce qu'au moins deux bornes de sorties (S1, S2) appartenant à des opérateurs distincts sont connectés pour constituer une borne de sortie unique (Z). 12. Opérateur logique (Fig.16) comportant deux inverseurs selon la revendication 1, caractérisé en ce que, sur la branche d'entrée de chaque inverseur on a monté deux diodes (A1, B1) ayant respectivement une électrode reliée une borne d'entrée distincte et une électrode commune, et en outre en ce que les transistors des branches de sortie ont leurs drains communs et leurs sources connectées à une borne de sortie commune (Z). 13. Additionneur logique (Fig.22), comportant au moins deux opéra- teurs logiques selon ia revendication 12, caractérisé en ce que, en vue de réaliser les fonctions logiques: Sn Xn + Yn + Rn-i Rn = nYn + (Xn + yn) Rn-i pour lesquelles on dispose d'entrées Xn, Yn et Rn-I et de sorties Sn et Rn, on utilise trois inverseurs à raison d'un par entrée, un premier opérateur logique ( 1) réalisant la fonction: Xn+Yn Xn +yn un deuxième opérateur logique (02) réalisant la fonction: Xn + yn ce dernier comportant une sortie supplémentaire indépendante, connectée à la sortie d'un troisième opérateur logique (04) accomplissant la fonction: (X + Y) R n n n-i pour donner la sortie R., les sorties des premier et deuxième opérateurs étant connectées aux entrées d'un quatrième opérateur (03) du même type que le premier, dont la sortie donne Sn.