FR 2488007 A1 19820205 FR 8016921 A 19800731 La présente invention se rapporte à un procédé d'arbitration accélérée de plusieurs unités de traitement ainsi qu a un dispositif d'arbitration pour un système multiprocesseur. On connaît d'après l'article des pages 154 a 158 du numéro d'avril 1978 de la revue "Computer Design" un procédé d'arbitration et un dispositif d'arbitration pourun système multiprocesseur comportant plusieurs unités de traitement identiques toutes reliées au même bus. Cet arbitreur connu, du type synchrone, permet d'établir une priorité tournante entre les différentes unités de traitement afin qu'aucune d'entre elles ne monopolise le bus, et afin que le traitement réalisé par le système multiprocesseur soit le plus rapide possible. L'arbitreur connu comporte essentiellement une mémoire morte dans laquelle sont programmées toutes les configurations possibles de demandes de réservation du bus et d'états correspondants. Ce dispositif connu nécessite un grand nombre de fils de liaison entre le dispositif arbitreur et les différentes unités de traitement, ce qui peut être gênant lorsque le nombre d'unités de traitement est élevé. De plus, la taille de la mémoire morte utilisée dans l'arbitreur connu est fonction du nombre d'unités de traitement coopérant avec elle. Si le nombre d'unités de traitement est peu élevé, la capacité de la mémoire morte nécessaire pour réaliser l'arbitreur est correlativement faible, et l'arbitreur est donc peu onéreux et facile à réaliser. Par contre, si le nombre d'unités de traitement est élevé, il faut utiliser plusieurs mémoires de grande capacité, et la réalisation de l'arbitreur devient complexe et onéreuse. La présente invention a pour objet un procédé d'arbitration de plusieurs unités de traitement permettant une détermination simple et rapide des priorités, même pour un nombre élevé d'unités de traitement, et permettant d'accélérer cette détermination lorsqu'une seule unité réclame la priorité. La présente invention a également pour objet un dispositif d'arbitration ne présentant pas les inconvenients du dispositif connu, qui soit facile à réaliser et peu onéreux. Le procédé d'arbitration conforme à la présente invention consiste, après avoir réparti les unités de traitement en plusieurs groupes ou "niveaux" comportant, de préférence, le même nombre d'unités de traitement chacun, à réserver à chacun de ces niveaux une seule ou plusieurs priorités qui sont attribuées au cours d'un cycle principal, à réserver à chacune des unités de traitement à l'in térieur de chaque niveau une seule ou plusieurs priorités qui sont attribuées selon des cycles secondaires, la durée d'un cycle secondaire étant égale à celle de plusieurs cycles principaux, et a déterminer pour chaque unité de traitement ayant émis une demande de réservation du bus, en premier lieu, l'instant où la priorité revient au niveau dont elle fait partie, et en second lieu, l'instant où la priorité revient à cette unité de traitement à l'intrieur de ce niveau, et Si une seule unité de traitement réclame la priorité, on la lui accorde aussitôt sans entamer de cycles. Selon un aspect préféré du procédé de la présente invention, on réserve, pour le cycle principal, une seule priorité à chacun des niveaux, et ce selon un ordre déterminé fixé à l'avance, et on réserve, pour les cycles secondaires, dans chaque niveau, une seule priorité à chacune des unités de traitement, et ce selon un autre ordre déterminé, fixé à l'avance. Selon un autre aspect du procédé de l'invention, on répartit, dans chaque niveau ou dans certains d'entre eux, les unités de traitement en plusieurs sous-niveaux, on réserve à chacun des niveaux une seule ou plusieurs priorités, qui sont attribuées au cours d'un cycle principal, on réserve à chacun des sous-niveaux une seule ou plusieurs priorités qui sont attribuées au cours de cycles secondaires, et on réserve à chacune des unités de traitement à l'intérieur de chaque sous-niveau une seule ou plusieurs priorités qui sont attribuées au cours de cycles tertiaires, la durée d'un cycle secondaire étant égale à celle de plusieurs cycles principaux, et la durée d'un cycle tertiaire étant égale à celle de plusieurs cycles secondaires, et on détermine pour chaque unité de traitement, en premier lieu l'instant où la priorité revient au niveau dont elle fait partie, en second lieu l'instant où la priorité revient au sous-niveau dont elle fait partie, et en troisième lieu l'instant où la priorité lui revient à l'intérieur de son sous-niveau. Le dispositif d'arbitration conforme a la présente invention, et appliqué à p.n unités de traitement réparties en g niveaux comprenant chacun n unités de traitement, comporte, dans chaque unité de traitement, une unité d'arbitration, les unités d'arbitration étant reliées, dans un m morne niveau, à une liaison commune de demande d'attribution de priorité de niveau, des liaisons de demande d'attribution de priorité reliant à chaque fois une sortie de demande d'attribution d'une unité d'arbitration à des entrées de prise en compte de demande d'attribution de priorité de toutes les autres unités d'arbitration du même niveau, chaque liaison commune de demandes d'attribution de priorité de niveau étant reliée à une entrée correspondante de prise en compte de demande d'attribution de priorité de niveau de chacune de toutes les unités d'arbitration. Selon une caractéristique du mode de réalisation préféré de l'invention, toutes les unités d'arbitration sont identiques et comportent chacune : un premier arbitreur élémentaire connu en soi dont les entrées sont reliées aux entrées correspondantes de prise en compte de demande d'attribution de priorité de l'unité d'arbi tration considérée, et dont la sortie, correspondant au rang de l'arbitreur élémentaire considéré, est reliée à une première entrée d'un premier circuit ET à deux entrées ; un second arbitreur élémen- taire dont les entrées sont reliées aux entrées correspondantes de prise en compte de demandes d'attribution de priorité de niveau de l'unité d'arbitration considérée, et dont la sortie, correspondant au rang du niveau dans lequel est située l'unité d'arbitration considérée, est reliée à la deuxième entrée dudit premier circuit ET; un premier circuit OU dont le nombre d'entrées correspond au nombre d'unités d'arbitration du niveau considéré, chacune des entrées de ce circuit OU étant reliée à une entrée de prise en compte de demande d'attribution de priorité de l'unité d'arbitration considérée, et la sortie de ce circuit OU étant reliée à l'entrée correspondante de prise en compte de demande d'attribution de priorité de niveau correspondant au rang du niveau de l'unité d'arbitration considérée ; et un circuit d'accélération comportant un second circuit ET dont le nombre d'entrées est égal à la somme du nombre d'unités de traitement dans le niveau considéré et du nombre de niveaux moins un, une première entrée de ce circuit ET étant directement reliée à la sortie de demande d'attribution de priorité de l'unité de traitement considérée, les autres entrées de ce second circuit ET étant à chaque fois reliées par l'intermédiaire d'un inverseur logique d'une part aux sorties de demande d'attribution de priorité de toutes les autres unités de traitement du même niveau que celui de l'unité considérée, et d'autre part aux liaisons communes de demandes d'attribution de priorité de niveau de tous les niveaux autres que celui considéré ; ce circuit d'accélération comportant également un second circuit OU à deux entrées dont une entrée est reliée à la sortie dudit premier circuit ET à deux entrée et dont l'autre entrée est reliée à la sortie dudit second circuit ET, la sortie de ce second circuit OU étant reliée par l'intermédiaire d'une bascule bistable de type D à l'entrée d'autorisation d'utilisation de bus de l'unité d'arbitration considérée. Selon une autre caractéristique du dispositif de l'invention, pour banaliser les cartes à circuit imprimé comportant chacune une unité de traitement avec son unité d'arbitration, ainsi qu'une première partie de connecteur solidaire de ces cartes et coopérant par enfichage avec une seconde partie de connecteur solidaire du châssis recevant toutes les cartes du système, on relie à la première partie du connecteur de chaque carte, et de la même façon pour toutes les cartes : la sortie de demande d'attribution de priorité ; la sortie dudit permier circuit OU ; toutes les sorties du premier arbitreur élémentaire ; toutes les sorties du second arbitreur élémentaire ; les deux entrées dudit premier circuit ET et chaque fois par l'intermédiaire d'un inverseur logique toutes les entrées, sauf la première, dudit second circuit ET ; et on relie par câblage, dans la deuxième partie de connecteur : la sortie de demande d'attribution de priorité à l'entrée de prise en compte correspondante ; la sortie du premier circuit OU à l'entrée correspondante de prise en compte de demande d'attribution de priorité de niveau ; la première entrée du premier circuit ET à la sortie correspondante du premier arbitreur élémentaire ; la seconde entrée du premier circuit ET à la sortie correspondante du second arbitreur élémentaire ; et on relie par câblage les bornes de la deuxième partie de connecteur d'une part à toutes les entrées de prise en compte de demande d'attribution de priorité sauf à celle correspondant à l'unité de traitement considérée, et d'autre part à toutes les entrées de prise en compte de demande d'attribution de priorité de niveau sauf à celle correspondant à l'unité de traitement considérée. La présente invention sera mieux comprise à la lecture de la description détaillée d'un mode de réalisation pris comme exemple non limitatif et illustre par le dessin annexé, sur lequel - la figure I est un schéma synoptique d'un système multiprocesseur comportant un dispositif d'arbitration conforme à la présente invention, et, - la figure 2 est un schéma d'une unité d'arbitration du dispositif d'arbitration de la figure 1. Le système multiprocesseur représenté partiellement sur la figure 1 comporte p.n unités de traitement identiques réparties en p niveaux, chaque niveau comportant n unités de traitement. De préférence, si le nombre (p.n) est un carré parfait, on choisit p 5 n, et dans le cas contraire, on choisit 2 le plus voisin possible de n, p pouvant être supérieur ou inférieur à n. Dans le cas représenté sur la figure 1, les unités de traitement sont réfé rencées UT 1.1 à UT pour le premier niveau, UT2.1 à UT2 pour le deuxième niveau, et ainsi de suite jusqu'au niveau de rang p pour lequel les unités de traitement sont référencées UT I à p. 1 UT p.n, les niveaux de rang l à p étant respectivement référencés Nl à Np.Chacune des unités de traitement UTl.l à UTp. n comporte un circuit individuel d'arbitration, respectivement référencé CAl.l à CAp. n . Toutes les unités de traitement UT l.l à UTp. n sont reliées à un bus commun (non représenté). Chacun des circuits individuels d'arbitration CAI I à CA p.n comporte :une sortie SB de demande de bus ou demande d'attribution de priorité individuelle, une sortie SN de demande d'attribution de priorité au niveau dont elle fait partie, plusieurs entrées E B de prise en compte de demande d'attribution de priorité individuelle et plusieurs entrées E de prise en compte de demande d'attribution n de priorité de niveau. Chaque entrée E B d'un circuit individuel d'arbitration est reliée à à une sortie SB correspondante de tous les autres circuits individuels d'arbitration du même niveau. Par conséquent, dans le cas présent, chaque circuit individuel d'arbitration comporte (n-l) entrée EB, et sa sortie SB est reliée à une entrée EB de tous les autres circuits individuels du même niveau. En outre, comme on l'expliquera ci-dessous en référence à la figure 2, la sortie de demande de bus de chaque circuit individuel d'arbitration doit être reliée à sa propre entrée de prise en compte de demande de bus.Cette liaison peut se faire de façon interne dans chacun des circuits individuels, conne c'est le cas pour la figure 1 dans laquelle cette liaison n'a pas été représentée. Dans un but d'interchangeabilité des cartes de circuits individuels, comme expliqué ci-dessous en référence à la figure 2, cette liaison peut également se faire au niveau des connecteurs des cartes, et dans ce cas chaque circuit individuel comporte n entrées E B dont l'une est reliée extérieurement à sa propre sortie SB. Toutes les sorties SN des circuits indivuduels d'arbitration d'un même niveau sont reliées par l'intermédiaire d'un circuit OU, par exemple un OU câblé (non représenté), à une liaison de niveau commune référencée LNI à LNp pour les niveaux NI à Np respectivement. Chacune des entrées EN de chacun des circuits individuels est reliée à une liaison de niveau différente.Chaque circuit individuel d'arbitration comporte donc dans le cas présent p entrées E n On va maintenant décrire en référence à la figure 2 un mode de réalisation préféré d'un circuit individuel d'arbitration, à savoir le circuit CAl.m' c'est-à-dire le circuit de rang m dans le niveau de rang 1. Dans l'exemple représenté sur la figure 2, Q = 2 et m = 3, et le circuit représenté est le circuit Cas 3. Par hypothèse (p.n) = 16, et on choisit de préférence p = n s 4. Toutefois, il est bien entendu que l'invention s'applique à un système multiprocesseur ayant un nombre (p.n) d'unités de traitement quelconque. Ce nombre peut meme être premier, les niveaux NI à Np ayant alors des nombres différents d'unités de traitement. Le circuit CA2 3 comporte essentiellement deux arbitreurs élémentaires 1, 2 respectivement, de type connu en soi d'après l'article précité de "Computer Design". Ces arbitreurs élémentaires comportent chacun un registre à huit bascules bistables de type D, référencé 3, 4 respectivement, dont les huit sorties sont reliées aux huit entrées d'adressage d'un#e mémoire morte à quatre sorties référencée 5, 6 respectivement.Les quatre premières entrées des registres 3 et 4 sont reliées à des connecteurs, référencés 7 et 8 respectivement, solidaires de la carte 9 de circuit imprimé supportant les composants du circuit d'arbitrage CA, et le cas échéant l'unité de traitement correspondante (non représentée et qui serait référencée UT2.3) Les quatre sorties des mémoires mortes 5 et 6 sont reliées, d'une part à des connecteurs respectivement référencés 10 et 11, et d'autre part aux quatre autres entrées des registres 3 et 4 respectivement. Les quatre premières entrées du registre 3 sont également reliées aux quatre entrées d'un circuit 12 à fonction OU dont la sortie est reliée à un connecteur 13 solidaire de la carte 9. Le circuit CA2 3 comporte également une porte 14 à fonction ET et à deux entrées. Les deux entrées de la porte ET 14 sont reliées à un connecteur 15, et sa sortie est reliée à une première entrée d'une porte 16 à fonction OU dont la sortie est reliée à une bascule bistable 17 de type D. La sortie de la bascule 17 est reliée à une borne 17a, elle-m#me reliée, de façon non représentée, à l'entrée d'autorisation d'utilisation de bus de l'unité de traitement UTZ 3 Les entrées de signaux d'horloge des bascules 3 et 4 sont reliées à des bornes 18 et 19 respectivement, elles-mèmes reliées ensemble, de façon non représentée, et à une sortie d'un générateur de signaux d'horloge approprié (non représenté). L'entrée de signaux d'horloge de la bascule 17 est reliée à une borne 20, ellemême reliée à ladite sortie du générateur de signaux d'horloge. Les bornes telles que les bornes 18, 19 et 20 de tous les circuits individuels d'arbitration sont reliées ensemble à la même dite sortie du générateur de signaux d'horloge. La sortie (non représentée) de demande de bus de l'unité de traitement UT2.3 est reliée à une borne 21 disposée sur la carte 9 et reliée à un connecteur 22 solidaire de cette même carte 9 (dans le cas où les composants de l'unité de traitement UT2 3 sont montés sur la carte 9. Dans le cas contraire, on supprime la borne 21 et le connecteur 22). Ladite sortie de demande de bus de l'unité UT2 3 est également reliée à une première entrée d'une porte ET 21a à sept entrées dont la sortie est reliée à la seconde entrée de la porte OU 16. On monte également sur la carte 9 un connecteur 7a à six bornes qui sont reliées chacune à une entrée correspondante de la porte ET 21a par l'intermédiaire d'un inverseur logique, ces six inverseurs logiques pouvant être intégrés à la porte 21a. Bien entendu, pour des raisons de simplicité de réalisation, les connecteurs 7a, 7, 8, 10, 11, 13, 15 et 22 peuvent être réunis en un seul connecteur multiple. Les huit connecteurs 7a, 7, 8, 10, 11, 13, 15 et 22, solidaires de la carte 9, cooperent avec des connecteurs complémentaires correspondants fixés sur le bâti ou châssis (non représenté) supportant les autres éléments du système multiprocesseur dont fait partie le circuit Ca2.3. Ces connecteurs complémentaires correspondants sont respectivement référencés 23a et 23 à 29, et peuvent également être réunis en un seul connecteur multiple. Pour la commodité de la description et des explications, on suppose que les quatre premières entrées des registres 3 et 4 et que les quatre sorties des mémoires 5 et 6 correspondent, dans l'ordre dessiné, de haut en bas, au rang des circuits d'arbitration à l'intérieur des niveaux, ou au rang des niveaux, selon le cas. Ainsi, les quatre broches du connecteur 23, qui sont reliées, du côte de la carte 9, par l'intermédiare du connecteur 7, aux quatre premières entrées du registre 3, sont reliées extérieurement à la carte 9, aux sorties Sg des autre circuits CA2.1 à CA2.4 respecti-CA2.4 vement. Seule la liaison 30 à la sortie SB du circuit CA2.1 à CA2.3 a été représentée : cette sortie SB est en fait la broche de raccordement extérieur du connecteur 29.Du fait que seul le circuit CA2 3 a été représenté, on n'a pas représenté les liaisons de la sortie SB du circuit Cl, 3 aux entrées EB3 des autres circuits c4 1 CA2 2 et CA2 4, ni les liaisons des sorties 5B de ces autres circuits aux bornes EB1, EB2 et EB4 respectivement. Le circuit CA2 3 se trouvant dans le niveau 2, sa sortie SN, qui est en fait la broche de raccordement extérieur du connecteur 27, est reliée par la liaison LN2 à son entrée EN2,.L'entrée EN2 est en fait la seconde broche de raccordement extérieur du connecteur 24, et cette broche est reliée, par l'intermédiaire du connecteur 8, à la seconde entrée du registre 4. Les autres liaisons de SN et de EN1, EN3 et EN4 aux entrées et sorties correspondantes de tous les autres circuits d'arbitration n'ont pas non plus été représentées. Les trois premières broches de raccordement extérieur du connecteur 23a sont respectivement reliées aux bornes EB1, EB2, et EB4. Les trois autres broches de raccordement extérieur du connecteur 23a sont respectivement reliées aux bornes EN1, EN3 et EN4. Les quatre sorties de la mémoire 5 ou mémoire d'autorisation individuelle sont reliées par l'intermédiaire du connecteur 10 aux quatre broches de raccordement extérieur du connecteur 25, qui constituent quatre bornes de sortie d'autorisation individuelle, respectivement référencées 5AI1 à SAI4. Les quatre sorties de la mémoire 6 ou mémoire d'autorisation de niveau sont reliées, par l'intermé diaire du connecteur 11 aux quatre broches de raccordement extérieur du connecteur 26, qui constituent quatre bornes de sortie d'autorisation de niveau, respectivement référencées SAN1 à SAIN4. Les deux broches de raccordement extérieur du connecteur 28, qui constituent les bornes d'entrée d'autorisation individuelle et d'autorisation de niveau, sont respectivement référencées E AI et EAN.Etant donne que le circuit représenté sur la figure 2 est le troisième circuit du deuxième niveau, on relie par le fil de connexion 31 la broche SAI3 du conducteur 25 à la broche E AI du connecteur 28, et on relie par un fil de connexion 32 la broche SAN2 du connecteur 26 à la broche EAN du connecteur 28. Nous allons maintenant expliquer le fonctionnement du dispositif décrit ci-dessus, en référence au cas où p = n = 4. Dans ce dispositif, les mémoires 5 et 6 des arbitreurs élémentaires 1 et 2 de chacun des circuits individuels d'arbitration sont programmées de façon analogue à celle indiquée dans le susdit article de la revue "Computer Design".Toutefois à la différence du procédé connu, et comme expliqué plus en détail ci-dessous, conformément au procédé de la présente invention, l'attribution des priorités est effectuée d'abord selon un cycle principal au cours duquel la priorité est distribuée suivant un ordre déterminé, de préférence une seule fois au cours d'un cycle, à chacun des niveaux en faisant la demande, et, ensuite, selon des cycles secondaires pour chacun des niveaux, la priorité étant distribuée, pour chacun des niveaux, selon un ordre déterminé, de préférence une seule fois au cours d'un cycle, à chacune des unités de traitement du même niveau qui en fait la demande. En outre, il faut noter que la détermination des états présent et futur de chacune des unités de traitement ou de chacun des niveaux peut se faire de différentes façons.Dans le cas le plus simple,onn' envisageque deux états, à savoir : maître du bus ou non. On peut aussi envisager, comme c'est le cas pour le mode de réalisation représenté sur la figure 2, quatre états différents, à savoir : au repos, maître du bus, en réserve (c'est-à-dire devant être maître du bus au cours du cycle principal ou secondaire subséquent) et en attente (c'est-à-diredevant être maître du bus au cours de l'un des cycles principaux ou secondaires suivant ledit cycle subséquent). il est également possible de prévoir soit trois états (en supprimant l'état "en attente") ou cinq états ou plus (en ordonnant le ou les états "en attente"). Pour le raisonnement qui suit, on va tout d'abord ignorer le rôle de la porte 21a, comme si sa sortie n'était pas reliée à la deuxième entrée du circuit OU 16. Des qu'une demande d'attribution de bus est émise par une unité de traitement, par exemple l'unité de traitement UT2 3, sous forme d'un "1" logique, ce signal apparaît sur la sortie SB de cette unité de traitement. La sortie SB du circuit Cl, 3 de l'unité UT2 3 étant reliée aux entrées Egî de tous les circuits d'arbitration des unités de traitement du niveau 2, chacun de ces circuits sait, grâce à l'adressage correspondant de sa mémoire 5, que le circuit c4 3 a demandé l'attribution du bus, et ce que dès qu'un front actif du signal d'horloge est appliqué sur les bornes 18 et 19. En plus, un "1" apparaît à la sortie du OU 12 du circuit CA2 3, et est transmis aux entrées EN2 de tous les circuits individuels d'arbitration. Dès que ledit front actif du signal d'horloge est appliqué sur les bornes 18 et 19, chacun des circuits individuels d'arbitration, et en particulier ceux des niveaux NI, N3 et N4, sait, grâce à l'adressage correspondant de sa mémoire 6, qu'une demande d'attribution du bus émane de l'un au moins des circuits du niveau N2.Par conséquent, si aucune- autre demande n'est émise par les circuits individuels d'abitration des niveaux NI, N3 et N4, la mémoire 6 du circuit Cl, 3 produit un "1" sur la sortie En outre, si dans le niveau N2 aucune autre unité de traitement n'émet de demande, la mémoire 5 du circuit Cl, 3 prod#uit un "1" sur la sortie SATI3 La porte ET 14 reçoit donc un "1" sur chacune de ses deux entrées, et, produit un 1 sur sa sortie. Dès qu'un second front actif du signal d'horloge est appliqué sur la borne 20 de la bascule 17, un "1" apparaît sur la borne 17a, et l'unité de traitement UT, 3 est autorisée à utiliser le bus auquel elle est raccordée. On va maintenant examiner ce qui se passe dans le même cas (seule l'unité de traitement UT23 demande la priorité) en tenant compte de la porte 21a. Dès que l'unité de traitement UT2 3 demande la priorité, c'est-à-dire dès qu'un "1" apparaît sur la borne 21, la porte 21a a un "1" sur sa première entrée, et également des "1" sur ses six autres entrées. En effet, puisqu'aucune autre unité de traitement ne demande l'utilisation du bus, des "O" sont présents sur les bornes EBI, EB2, EB4 et ENî, EN3# EN4, donc des "1" sont présents aux sorties des inverseurs reliés aux six autres entrées de la porte 21a. Par conséquent, un "1" apparaît à la sortie de la porte 21a et donc à la sortie de la porte 16.Des qu'un premier front actif du signal d'horloge est produit, la bascule 17, en particulier, est activée, et un "1" apparaît sur sa borne de sortie 17a et l'unité de traitement UT est aussitôt autorisée à utiliser le bus. En plus de ceci, ledit premier front actif du signal d'horloge active les registres 3 et 4, et les mémoires 5 et 6 sont donc adressées comme expliqué ci-dessus et produisent un "1" sur les sorties S et SAI3 et SAN3, donc un "1" à la sortie de 14 et de 16. Le second front actif du signal d'horloge active en particulier la bascule 17 et un "1" apparaît sur sa sortie 17a, ce "1" confirmant le "1" dû au premier front actif du signal d'horloge et apparu précédemment sur la borne 17a. Bien entendu, si une autre unité de traitement réclame l'utilisation du bus entre le premier et le second fronts actifs du signal d'horloge, le second front actif modifie l'adressage des mémoires des circuits individuels d'arbitration correspondants, et un "O" apparaît sur la sortie SA B. Ainsi, l'unité UT 3 aura effectué une 2.3 opération élémentaire entre le premier et le second fronts actifs du signal d'horloge grâce au "1" produit par la porte 21a, et une autre opération élémentaire entre le second et le troisième fronts actifs de ce signal d'horloge grâce au "1" produit par la mémoire 5 lors de son adressage par le premier front actif , puis entre le troisième et le quatrième fronts actifs ladite autre unité de traitement effectue une opération élémentaire.On voit donc que le circuit comprenant la porte ET 21a est un circuit d'accélération d'attribution de priorité permettant d'avancer d'une période du signal d'horloge le début du traitement effectué par l'unité de traitement en question, sans attendre le second front actif de ce signal d'horloge. Dans tous les autres cas, c' est-a-dire lorsque plusieurs unités de traitement réclament simultanément l'utilisation du bus, un "O" est présent à la sortie de la porte ET 21a, et elle est donc inactive. Par conséquent, dans la suite des explications, traitant de ces autres cas, on ne tiendra pas compte de la porte 21a. Si, dans le niveau N2 seulement, deux ou plusieurs unités de traitement demandent simultanément l'utilisation du bus, seule la mémoire d'autorisation individuelle de l'unité de traitement la plus prioritaire à cet instant émet un "1" sur la sortie d'autorisasion individuelle correspondante. D'autre part, toutes les mémoires d'autorisation de niveau des circuits d'arbitration du niveau N2 produisent un "1" sur la sortie SAN2 de chacun de ces circuits. Par conséquent, seule la porte ET du circuit individuel d'arbitration de l'unité de traitement la plus prioritaire reçoit un "1" sur chacune de ses deux entrées, et seule cette unité de traitement reçoit l'autorisation d'utiliser le bus.Dès que cette unité de traitement a effectué une opération élémentaire (lecture ou inscription d'un mot par exemple), la priorité passe à l'unité de traitement suivante dans l'ordre de priorité et ayant émis une demande. Ce processus se poursuit pour toutes les unités du niveau N2 ayant émis une demande, et chacune de ces unités effectue une opération élémentaire. Si à la fin de ce premier cycle d'attribution de priorité, une ou plusieurs unité de traitement ont encore d'autres opérations élémentaires à effectuer, d'autres cycles d'attribution de priorité ont lieu, jusqu a épuisement des demandes. Si, à un instant donné, au cours d'un cycle d'attribution de priorité aux unités de traitement du niveau N2, des unités de traitement faisant partie d'autres niveaux émettent des demandes d'attribution du bus, la priorité est retirée au niveau 2 aussitôt après achèvement de l'opération élémentaire effectuéeaudit instant donné. En effet, un "1" apparaît sur chacune des liaisons de niveau communes LN1, LN3 ou LN4 correspondant aux niveaux dans lesquels se sont produites ces demandes, et ces "1" se retrouvent sur les entrées correspondantes EN1, EN3 ou EN4 de tous les circuits individuels d'arbitration, et en particulier de ceux du niveau N2. Les mémoires d'autorisation de niveau des circuits individuels du niveau N2 reçoivent donc une nouvelle configuration d'adressage dès l'application , juste après ledit instant donné, d'un front actif du signal d'horloge sur les bornes telles que 19. Cette nouvelle configuration produit en particulier un "0" sur les sorties SAN2 de tous les circuits individuels du niveau N2, ce qui retire la priorité au niveau N2. Par ailleurs, les mémoires d'autorisation de niveau des circuits individuels du niveau ayant émis au moins une demande et étant le plus prioritaire après le niveau N2, par exemple le niveau N3, produisent alors un "1" sur les sorties SAN3 correspondantes. Dans ce niveau N3, l'unité de traitement la plus prioritaire reçoit l'autorisation d'utiliser le bus pour une seule opération élémentaire. La priorité passe aussitôt après au niveau suivant dans l'ordre des priorités et ayant émis une demande, et l'unité de traitement la plus prioritaire de ce niveau reçoit également l'auto risation d'utiliser le bus pour une seule opération élémentaire. Dès que tous les niveaux ayant émis des demandes ont reçu la priorité pour que leur unité de traitement la plus prioritaire puisse effectuer une opération élémentaire* c'est-à-dire à la fin d'un premier cycle principal, la priorité revient au niveau N2, et un second cycle principal commence. Au cours de ce second cycle principal, la priorité est attribuée une seule fois à chacun des niveaux où il subsiste au moins une demande, et dans chacun des niveaux, la priorité est attribuée à l'unité de traitement suivant, dans l'ordre des priorités à l'intérieur du niveau considéré, celle venant d'avoir la priorité au cours du premier cycle principal. Après l'achèvement du second cycle principal, d'autres cycles principaux ont lieu tant qu'il subsiste des demandes, ces cycles principaux pouvant être différents, s'il ne subsiste plus de demandes dans l'un ou plusieurs des niveaux après achèvement d'un cycle principal, et/ou s'il apparaît des demandes dans un niveau où il nty en avait pas précédemment. Pour chacun des niveaux où se présentent plusieurs demandes, la priorité est attribuée selon un cycle secondaire. Si n unités de traitement d' un même niveau donné demandent l'utilisation du bus, il faut n cycles principaux pour accomplir un seul cycle secondaire de ce niveau donné.A la lecture des explications ci-dessus, et connaissant l'article de "Computer Design" l'homme de l'art peut programmer très facilement les mémoires telles que les mémoires 5 et 6. Dans le cas du mode de réalisation préféré de la figure 2, tous les circuits indivisuels d'arbitration CAl.l à CAp.n sont identiques au circuit CA2.3 et toutes leurs mémoires sont programmées exactement comme les mémoires 5 et 6 respectivement. Seules les connexions LN2, 30, 31 et 32, et celles du connecteur 23a, extérieures aux cartes de circuit imprimé comportant les composants des circuits individuels, sont réalisées de façon spécifique à chaque unité de traitement. Par consequent, les cartes de circuit imprimé comportant les circuits individuels d'arbitration et, le cas échéant, les unités de traitement correspondantes, sont toutes interchangeables, ce qui facilite la maintenance du système-multi- processeur conforme à l'invention. La répartition des unités de traitement en plusieurs niveaux ou même sous-niveaux permet d'avoir des circuits individuels d'arbitration relativement simples et faciles à réaliser, même lorsque le nombre d'unités de traitement du système multiprocesseur est très élevé. Les mémoires mortes telles que les mémoires 5 et 6 sont très faciles à programmer du fait de leur relativement faible capacité : dans le cas, qui peut être considéré comme très complexe, d'un système multiprocesseur à seize unités de traitement, les mémoires 5 et 6 sont identiques et sont du type très courant à 256 x 4 éléments binaires. Dans le cadre de l'invention, il est également possible de modifier à tout moment l'ordre des priorités par exemple en remplaçant l'une ou plusieurs des mémoires mortes des circuits individuels d'arbitration par d'autres mémoires programmées différemment. Ces autres mémoires peuvent être commutées par tout dispositif approprié commandé manuellememnt ou par le système multiprocesseur lui-même. il est également possible d'utiliser des mémoires vives au lieu de mémoires mortes, le contenu de ces mémoires vives étant modifié par des moyens appropriés connus. D'autres part, les niveaux peuvent être subdivisés en sousniveaux, l'arbitreur élémentaire 2 devenant l'arbitreur de sousniveaux, et un arbitreur élémentaire supplémentaire étant disposé dans chaque circuit individuel d'arbitration, le branchement de cet arbitreur supplémentaire étant similaire à celui de l'arbitreur 2, son entrée étant reliée à la sortie d'une autre porte OU dont les entrées seraient en parallèle avec les entrées de l'arbitreur élémentaire 2, et la sortie appropriée de cet arbitreur étant reliée à une troisième entrée de la porte ET 14 prévue en conséquence. Enfin, il est bien entendu que l'invention n'est pas limitée à l'application à un système multiprocesseur mais peut s'appliquer à tout système dans lequel il faut arbitrer entre plusieurs sousensembles utilisant une voie de communication commune. REVENDICATIONS 1. Procédé d'arbitration accélérée de plusieurs unités de traitement d'un système multiprocesseur selon lequel, après avoir réparti les unités de traitement en plusieurs groupes ou "niveaux" comportant, de préférence, le même nombre d'unités de traitement chacun, on réserve à chacun de ces niveaux une seule ou plusieurs priorites qui sont attribuées au cours d'un cycle principal, on réserve à chacune des unités de traitement à l'intérieur de chaque niveau une seule ou plusieurs priorités qui sont attribuées selon des cycles secondaires, la durée d'un cycle secondaire étantégale à celle de plusieurs cycles principaux, et l'on détermine, pour chaque unité de traitement ayant émis une demande de réservation du bus, en premier lieu, l'instant où la priorité revient au niveau dont elle fait partie, et en second lieu, l'instant où la priorité revient à cette unité de traitement à l'intérieur de ce niveau, caractérisé par le fait que si une seule unité de traitement réclame la priorité, on la lui accorde aussitôt sans entamer de cycles. 2. Dispositif d'arbitration pour la mise en oeuvre du procédé selon la revendication 1 et appliqué à p.n unités de traitement (UT1#1.. UT ) réparties en niveaux (N1.. N ) comprenant chacun n unités de traitement, ce dispositif comportant, dans chaque unité de traitement, une unité d'arbitration (CA1 1 - CA ), les unités d'arbitration étant reliées, dans un même niveau, à une liaison commune de demande d'attribution de priorité de niveau (LN1..LN des liaisons de demande d'atttibution de priorité reliant à chaque fois une sortie de demande d'attribution de priorité (SB) d'une unité d'arbitration à des entrées de prise en compte de demande d'attribution de priorité (EB) de 'toutes les autres unités d'arbitration du même niveau, chaque liaison commune de demande d'attribution de priorité de niveau étant reliée à une entrée correspondante de prise en compte dé demande dìwktribution de priorité de niveau (EN1.. ENp) de chacune de toutes les unités d'arbitration, caractérisé par le fait que toutes les unités d'arbitration sont identiques et comportent chacune -::un premier arbitreur élémentaire (1) connu en soi dont les entr-eeX sont reliées aux entrées correspondantes (EB) de prise en compte de demande d'attribution de priorité de unité d'arbitration considérée, et dont la sortie (SA), correspondant au rang de l'arbitreur élémentaire considéré, est reliée à une première entrée d'un premier circuit ET à deux entrées (14) ; un second arbitreur élémentaire (2) dont les entrées sont reliées aux entrées correspondantes (EN) de prise en compte de demande d'attribution de priorité de niveau de l'unité d'arbitration considérée, et dont la sortie (SAN), correspondant au rang du niveau dans lequel est située l'unité d'arbitration considérée, est reliée à la deuxième entrée dudit premier circuit ET, un premier circuit OU (12) dont le nombre d'entrées correspond au nombre d'unités d'arbitration du niveau considéré, chacune des entrées de ce circuit OU étant reliée à une entrée de prise en compte de demande d'attribution de priorité de l'unité d'arbitration considérée, et la sortie (SN) de ce circuit OU étant reliée à l'entrée correspondante de prise en compte de demande d'attribution de priorité de niveau correspondant au rang du niveau de l'unité d'arbitration considérée ; et un circuit d'accélération comportant: un second circuit ET (21 ) dont le nombre d'entrées est égal à la somme du nombre d'unités de traitement dans le niveau considéré et du nombre de niveaux moins un, une première entrée de ce circuit ET étant directement reliée à la sortie (21) de demande d'attribution de priorité de l'unité de traitement considérée, les autres entrée de ce second circuit ET étant à chaque fois reliées par l'intermédiaire d'un inverseur logique d'une part aux sorties de demande d'attribution de priorité de toutes les autres unités de traitement du même niveau que celui de l'unité considérée, et d'autre part aux liaisons communes de demande d'attribution de priorité de niveau de tous les niveaux autres que celui considéré ; ce circuit d'accélération comportant également un second circuit OU (16) à deux entrées dont une entrée est reliée à la sortie dudit premier circuit ET à deux entrées, et dont l'autre entrée est reliée à la sortie dudit second circuit ET, la sortie de ce second circuit OU étant reliée par l'intermédiaire d'une bascule bistable de type D (17) à l'entrée (17a) d'autorisation d'utilisation de bus de l'unité d'arbitration considérée. 3. Dispositif selon la revendication 2, caractérisé par le fait que pour banaliser les cartes à circuit imprimé comportant chacune une unité de traitement avec son unité d'arbitration, ainsi qu'une première partie de connecteur solidaire de ces cartes et coopérant par enfichage avec une seconde partie de connecteur solidaire du châssis recevant toutes les cartes du système, on relie à la première partie du connecteur de chaque carte, et de la même façon pour toutes les cartes : la sortie de demande d'attribution de priorité ; la sortie dudit premier circuit OU ; toutes les sorties du premier arbitreur élémentaire ; toutes les sorties du second arbitreur élémentaire ; les deux entrées dudit premier circuit ET et chaque fois parl'intermédiaire d'un inverseur logique toutes les entrées, sauf la première, dudit second circuit ET ; et on relie par câblage, dans la deuxième partie des connecteurs : la sortie de demande d'attribution de priorité l'entrée de prise en compte correspondante (29 - 30 - 23) ; la sortie du circuit OU l'entrée correspondante de prise en compte de demande d'attribution de priorité de niveau (27 - LN2 - 24) ; la premiere entrée du circuit ET à la sortie correspondante du premier arbitreur élémentaire (25 - 31 - 28) ; et la seconde entrée du premier circuit ET la sortie correspondante du second arbitreur élémentaire (26 32 - 28) ; et on relie par câblage les bornes de la deuxième partie de connecteur, correspondant aux bornes de la première partie de connecteur reliées à un inverseur logique, d'une part a toutes les entrées de prise en compte de demande d'attribution de priorité, sauf celle correspondant l'unité de traitement considérée, et d'autre part toutes les entrées de prise en compte de demande d'attribution de priorité de niveau sauf à celle correpondant l'unité de traitement considérée (23 - 23a et 24 - 23a).