FR 2493076 A1 19820430 FR 8022884 A 19801024 Perfectionnements aux portes logiques à structure intégrée MOS La présente invention-concerne les portes logiques à structure intégrée MOS et elle trouve une application particulièrement importante, bien que non exclusive, dans la réalisation de circuits logiques intégrés à très grande échelle, dont la complexité est telle que leur dessin implique pratiquement la mise en oeuvre de techniques de conception assistée par ordinateur. On connait déjà de nombreuses configurations de portes logiques comprenant un transistor de charge dont la source est reliée à la grille de plusieurs transistors de commande, tous les transistors étant à structure intégrée MOS monocanal. On trouvera par exemple une description de telles portes dans la demande de brevet n0 77 36720, à laquelle on pourra se reporter, On connait par ailleurs de nombreuses techniques de conception de masques à partir d'une bibliothèque tenue à jour et constituée de descriptions graphiques de toutes les cellules logiques nécessaires, dont chacune est dessinée dans tous ses détails.Chaque cellule est éventuellement modifIée lors de son utilisation pour l'adapter à l'environnement de la fonction où elle s'insere. Dans cette technique traditionnelle, le nombre de cellules constituant la bibliothèque est forcément très important, puisque chaque circuit requiert l'élaboration d'une cellule particulière. Le travail de conception est donc long et laborieux, me me avec un système interactif puissant et il exige un spécialiste ayant des connaissances technologiques poussées. On peut attribuer ces difficultés notamment au fait que les techniques traditionnelles reviennent à travailler au niveau des transistors élémentaires. Pour échapper à cette contrainte, la demande de brevet nt 77 36720 déjà mentionnée propose déjà de travailler non plus au niveau du transistor élémentaire, mais avec des modèles graphiques d'opérateurs logiques, chaque cellule étant définie par des informations caractéristiques du schéma logique de la cellule et de ses interconnexions.Dans ce but, la demande n0 77 36720 propose une porte logique à transistors MOS multidrains qui se prete parfaitement à la modélisation graphique, sans dégradation des pèrformances intrinsèques de la technologie MOS A partir de telles portes, on peut réaliser des masques en utilisant les techniques habituelles de conception assistée par ordinateur, telles que par exemple celle décrite dans "ELECTRONICS" juin 1980, pages La présente invention vise a fournil une porte logique à transistors I Dans ce but, l'invention propose notamment une porte logique universelle, comprenant un transistor de charge dont la source est reliée à la grille de plusieurs transistors de commande, tous les transistors étant à structure intégrée MOS monocanal, caractérisée en ce que les sources et les drains des transistors sont ménagés à un premier niveau diimplantation sur un substrat semiconducteur, en ce que les grilles des transistors inverseurs constituent, avec la grille du transistor de charge, une zone unique située à un second niveau d'implantation séparé par une couche isolante mince du premier niveau, et en ce qu'un contact ohmique est ménagé du premier au second niveau entre la arille et la source du transistor de charge dont la grille est constituée par une partie terminale de ladite zone unique. Une telle porte logique est susceptible d'assurer, entre autres, les fonctions OU-NON, ET-NON, INVERSION et COMMUTATION, suivant ses branchements. L'invention sera mieux comprise à la lecture de la description qui suit d'une porte logique suivant l'invention, donnée à titre d'exemple non limitatif, et de la comparaison qui en est faite avec des portes logiques connues. La description se réfère aux dessins qui l'accompagnent, dans lesquels - Les Fig. la et lb représentent le schéma électrique d'une porte ET-NON et d'une porte OU-NON classiques, en technologie MOS, respectivement - Les Fig. 2a et 2b sont respectivement des schémas des masques de réalisation des portes des Fig. la et lb 7 - La Fig. 3 donne l'image symbolique de l'opérateur ET-NON obtenu à l'aide des masques de la Fig. 2a - La Fig. 4 représente le schéma électrique d'une porte à transistors inverseurs multidrains - Les Fig. 5 et 6, similaires aux Fig. 2a et 3, correspondent à la porte de la Fig. 4 ;; - La Fig. 7 représente le schéma électrique d'une porte universelle suivant l'invention ; - Les Fig. 8a et 9a montrent respectivement les masques de réalisation de la porte de la Fig. 7 lorsque B = O,et l'image symbolique de l'opérateur obtenu ; - Les Fig. 8b et 9b, similaires aux Fig. 8a et 9a, correspondent au cas où B constitue une entrée de la porte - Les Fig. lOa et lOb, similaires aux Fig. 8a et 9a, correspondent au cas d'une porte de transfert (fonction commutation) ; - Les Fig. lla et lib montrent le schéma synoptique et la représentation d'un circuit OU EXCLUSIF réalisé en portes suivant l'invention ;; - La Fig. 12 montre schématiquement les masques d'une porte à trois transistors de commande, similaires à ceux de la figure 8b, et les coupes suivant A-A, B-B, et C-C de la porte obtenue. Pour mieux faire apparaitre les originalités de l'invention et le progrès qu'elle apporte, il peut être utile de rappeler brièvement des constitutions connues de portes ainsi que leurs avantages et inconvénients. Une description plus complète de ces portes connues pourra ètre trouvée en se reportant à la demande de brevet FR 77 36720 déjà mentionnée. Les figures la et lb montrent deux portes logiques de type classique en technologie MOS à structure intégrée monocanal assurant les fonctions logiques de base ET-NON et OU-NON, respectivement. Ces portes comprennent chacune un élément de charge 10, constitué par un transistor MOS à appauvrissement dont la grille 14 est connectée à la source 13. Chaque porte comprend également plusieurs transistors inverseurs MOS il à enrichissement, connectés en série dans le cas de la porte ET-NON, en parallèle dans le cas de la porte OU-NON. Les grilles 12 des transistors il constituent les entrées de la porte logique dont la sortie est constituée par la source 13 du transistor à appauvrissement 10. Les portes montrées en figures la et lb peuvent respectivement être réalisées à l'aide des masques schématisés en figures 2a et 2b. Sur ces figures, où les chiffres de référence déjà montrés en figures la et lb désignent les mêmes composants, le domaine 20 est constitué par le niveau de désoxydation(en technologie MOS canal N à grille silicium), le domaine 21 désigne le niveau de grille silicium et le domaine 22 désigne le niveau de contact silicium-diffusion. Sur les figures 1 et 2, VDD et Vss désignent respectivement la jonction du drain avec la borne positive de la source de tension d'alimentation et la jonction de source des transistors inverseurs(ou d'un d'entre eux) avec le potentiel de référence, généralement la masse.L'examen des figures 2a et 2b montre que la modélisation graphique ne peut s'appliquer qu'à l'opérateur ET-NON de la figure 2a. En effet, elle entraine, pour l'opérateur OU-NON, une dégradation de la densité d'intégration (inverse de la surface occupée par la porte) incompatible avec la réalisation de circuits très complexes. Cette impossibilité pratique ressort du tableau cidessous, qui correspond å une modélisation avec la technologie MOS canal N à résolution de 6, m. Nombre 1 2 3 4 d'entrées Densité ET-NON 380 310 260 220 d'intégra tison maxi- mum en 2 OU-NON 220 170 140 portes/mm2 La figure 3 montre l'image symbolique du modèle graphique de la porte ET-NON dont le masque est schématisé en figure 2a, chaque élément caractéristique de la porte étant séparé des autres d'un nombre entier de pas, zgal å 18 pm dans l'exemple donné paus haut. Les symboles utilises sont ceux couramment utilisés pour désigner les sites des contacts et les extrémités des liaisons, chaque site étant centré sur un noeud du réseau ou pas élémentaire. On trouve successivement les niveaux de jonction VDD des niveaux de la sortie 13, les niveaux des entrées 12 et le niveau de jonction avec la tension de référence Vss La densité d'intégration est évidemment fonction du nombre d'entrées à réaliser et de la largeur occupee par les transistors 11. Pour un nombre d'entrées donné, cette largeur W est fonction du courant I fourni par le transistor de charge 10. Le courant I est relié au temps de propagation t p et à la charge CL par une relation qui est, pour VDD =5 volts : tpd # 2 .CL I Le calcul montre que, pour des valeurs acceptables des divers paramètres, on arrive à des performances limitées qui, pour une interconnexion de 300 pm, peuvent être résumées dans le tableau suivant Nombre Densité Rapidité Facteur de mérite (temps de d'entrées propagation x consommation) 1 380 5 ns 2 310 11 ns 3 260 18 ns 1,25 pi 4 220 25 ns Lorsqu'on cherche à diminuer les temps de propagation au-delà des valeurs données ci-dessus, la densité d'intégration se dégrade notablement, ce qui limite pratiquement la rapidité à 20 ns pour des entrances supérieures à 2. Lorsque le nombre d'entrées dépasse 4, ce qui est fréquent lorsque le circuit doit réaliser des fonctions de décodage, la porte schématisée en figures 2a et 3 n'est plus utilisable, sauf en basse fréquence, et doit être remplacée par un opéra teur OU-NON, au détriment de la densité d'intégration. De plus, la jonction Vss et-les contacts entre aluminium et silicium polycristallin qui sont inévitables pour interconnecter les entrées et sorties dégradent de manière importante la densité d'intégration maximale. Les contraintes ci-dessus sont écartées lorsqu'on utilise la porte logique à transistor MOS multidrains objet de la demande de brevet n0 77 36720. Cette porte, schématisée en figure 4, comporte, comme les portes des figures la et lb, un élément de charge constitué par un transistor MOS à appauvrissement 30. La grille 31 du transistor 30 est encore connectée à sa source 32. Elle est de plus connectée à la grille 33 d'un transistor unique 34. La source du transistor 34 est connectée en V55 à la tension de référence. Le transistor 34 est à plusieurs drains 35 constituant chacun une sortie de la porte tandis que l'entrée de l'opérateur est sur la grille 33. On voit que la sortance est égale au nombre de drains. On pourra se reporter aux figures 5b et 6b de la demande 77 36720 pour ce qui est de la réalisation des fonctions ET-NON et OU-NON à l'aide d'une telle porte, ainsi que pour trouver une description de son procédé de fabrication par des techniques de masquage et de photolithographie classiques.Les figures 5 et 6 montrent respectivement des masques permettant de réaliser une telle porte (avec une topographie légèrement différente de celle donnée à titre d'exemple dans la demande de brevet 77 36720) et l'image symbolique de la modélisation de cette meme porte à transistor multidrains. Les représentations adoptées sont similaires à celles des figures 2a et 3. Les domaines hachurés correspondent à des zones d'oxyde mince. Les temps de propagation minimum que l'on peut obtenir avec une porte à transistor inverseur multidrains sont donnés par le tableau suivant, pour une interconnexion de 300 Um de longueur et une entrance de 3, les densités d'intégration étant les mêmes que pour une porte classique :: Sortance Densité Temps de propagation d'intégration minimum 1 380 3,0 ns 2 310 3,4 ns 3 260 3,9 ns 4 220 4,4 ns On voit que la porte à transistor inverseur multidrains améliore la densité d'intégration de façon importante pour des rapidités élevées, mais cette amélioration se fait malheureusement aux dépens du facteur de mérite, affecté par l'augmentation de la capacité de charge due à la présence de zones perdsites d'oxyde mince. Comme déjà indiqué, le modèle graphique de porte logique suivant l'invention vise à conserver les avantaqes de l'opérateur à transistor de commande multidrains, notamment le degré d'intégration élevé qu'il peut obtenir, tout en écartant ses inconvénients et en permettant de réduire le nombre d'éléments nécessaire à la constitution de circuits complexes grâce à son caractère universel. Pour cela, le modèle graphique est prévu pour réaliser une porte dans laquelle le transistor MOS multidrains de la figure 4 est remplacé par des transistors MOS élémentaires. Le schéma électrique de la porte correspondante est montré en traits pleins sur la figure 7 : elle comporte, comme les précédentes, un élément de charge. Cet élément est constitué par un transistor MOS 40 à appauvrissement qui charge les grilles des transistors de commande 41 dont le nombre est fonction de la sortance de la porte. Les grilles 43 des transistors 41 sont connectées à l'entrée ou une entrée 42 de la porte. Leurs sources 441 442,... sont connectées au même potentiel, dont on verra qu'il peut etre une alimentation ou un signal logique d'entrée. L'information délivrée par la porte est présente sur chacun des drains 451 452' '' Si on désigne par A le signal logique appliqué sur l'entrée 42 et par B le signal logique appliqué sur les sources 441 442''''' le signal de sortie S disponible sur chaque drain 451 452 est égal à S=A+B Lorsque B est égal à zéro (potentiel de la masse), c'est-à-dire que les liaisons sont celles indiquées en tirets, on retrouve la fonction INVERSION de la porte de la figure îbmais avec des performances accrues. Lorsqu'au contraire B est un signal d'entrée qui peut prendre les valeurs 0 et 1, c'est-à-dire que les connexions sont celles indiquées en traits mixtes, on réalise la fonction OU entre A et B. La porte représentée en figure 7 fera l'objet de deux configurations correspondant respectivement au cas où B = 0 et où B est une variable d'entrée. Mais ces deux configurations seront entièrement compatibles lorsqu'elles seront réalisées suivant le meme modèle graphique qui a été défini plus haut, qui permet de calculer en conception assistée par ordinateur les vecteurs des masques technologiques à utiliser. Dans le cas où B = 0, les sources 441 442'''' des transistors de commande 41 sont connectées à la masse. Les masques élaborés par le modèle et qui dépendent naturellement de la position des entrées et des sorties sont représentés en figure 8a où 51 représente le niveau de désoxydation, 52 le niveau de précontact et 53 le niveau de silicium polycristallai. L'image symbolique correspondante est donnée en figure 9a. Ce modèle permet d'obtenir une densité d'intégration, un facteur de mérite et une alimentation VSS meilleure que dans le cas précédent. La densité d'intégration est améliorée du fait que les grilles des transistors MOS sont droites. L'encombrement est donc réduit. A titre d'exemple, on peut indiquer que la valeur du pas suivant la direction x, pour une technologie à règle de dessin de 6 Um, est alors égale à 16 pm. L'amélioration du facteur de mérite est due à la réduction de la surface du drain et de la grille et à l'absence de capacité parasite. L'alimentation V55 est améliorée du fait que la résistance du substrat superficiel dopé N+, par laquelle est transmise l'alimentation Vss à l'intérieur d'un opérateur logique complet, est réduite de 50 %.Enfin, l'analyse du fonctionnement montre que les temps de propagation sont tout à fait comparables à ceux obtenus avec les portes antérieures, comme le montre le tableau ciaprès, qui correspond à une interconnexion de 300 pm de longueur et une entrance de 3. Sortante Densité Temps de propaga d'intégration tion minimum 1 484 4,2 ns 2 347 4,8 ns 3 290 5,2 ns 4 248 5,6 ns Quant au facteur de mérite, il atteint 1,3 pJ. Le tableau ci-dessus montre l'intérêt du modèle suivant l'invention, puisqu' on conserve les avantages de la porte à transistor de commande multidrains, tout en ayant un gain de consomlation élevé grâce au facteur de mérite obtenu Lorsque l'on veut réaliser la fonction OU, la porte sera réalisée à partir des masaues schémm- tisés en figure 8b, élaborés par le modèle graphique suivant l'invention, et l'image symbolique de la porte sera celle donnée en figure Sb. Grâce à la possibilité. de réaliser la fonction OU, la porte suivant l'invention permet de réduire de manière importante le nombre de portes nécessaire à la réalisation d'une fonction logique complexe, ce qui se traduit, en général, pour une fonction donnée, par une réduction imnortante de la consommation et de la surface occupée sur la microplaquette de silicium. Les figures 8 et-9 correspondent au cas de portes à deux transistors de commande. Ce nombre n'est évidemment pas limitatif. Il faut de plus remarquer que la porte suivant l'invention se prête à la réalisation de la fonction COMMUTATION. Dans ce cas, il suffit de programmer l'opérateur avec un seul drain sur lequel on applique-la valeur logique B, sans injecteur : la constitution est alors celle schématisée en figures 10a et 10b, parfaitement compatible avec celles des figures. précédentes. A titre d'exemple de réalisation de fonction complète, on a montré sur les figures lla et llb la réalisation d'un circuit OU EXCLUSIF A 6 B = (A + B) . FA + B) On voit que la réalisation de ce circuit est possible avec deux portes ou opérateurs suivant 1' in- vention seulement et une seule couche logique. Par comparaison, il faudrait quatre opérateurs et trois couches logiques avec des opérateurs ET-NON classiques ou des portes à MOS de commande multidrains. On voit que l'intérêt de la porte suivant l'invention pour la réalisation de fonctions arithmétiques complexes est manifeste : il y a à la fois un gain sur le nombre d'opérateurs et sur le nombre de couches, donc sur la rapidité et sur la puissance consommée. Ce gain est d'autant plus marqué que l'on peut incorporer a des circuits complexes des portes de transfert constituées par un transistor MOS fonctionnant en interrupteur. Les portes suivant l'invention sont réalisables de façon simple par les techniques habituelles de photolithographie. La figure 12 montre, à titre d'exemple, des masques similaires à ceux de la figure 8b et des coupes de la porte obtenue suivant A, B et C. Cette figuré fait apparaitre que: -les sources 441v442, 443 et les drains 452 453 des transistors sont ménagés à un premier niveau d'implantation sur un substrat semiconducteur:: - les grilles 43 des transistors inverseurs de commande constituent, avec la grille du transistor de charge 40, une zone unique située à un second niveau d'implantation séparé, par une couche isolante mince d'oxyde de silicium 55, du premier niveau; -et un contact ohmique est ménagé par une courbe de silicium polycristallin délimitée par le masque 53 du premier au second niveau entre la grille et la source du transistor de charge 40 dont la grille est constituée par une partie terminale de la zone unique 43. Sur la figure 12, le tracé en tirets correspond au masque limitant les zones de désoxydation de l'oxyde épais formé par voie thermique au cours d'une première étape de fabrication; l'ensemble de la zone 44, incorporant les sources et drains des transistors, est formé par diffusion d'impuretés N (coupes A, B et C): le tracé en tirets 57 délimite la zone d'implantation ionique d'impuretés N à travers l'oxyde mince 55 pour constituer le transistor de charge 40; le tracé en tirets 52 correspond au contact entre silicium polycristallin et zone à diffusion; enfin les carrés en traits pleins sur la figure 12 correspondent aux masques permettant, après dépôt d'une couche-épaisse 58 d'oxyde de protection, de réaliser des plots métalliques (typiquement en aluminium) de contact avec le silicium ou une zone diffusée. De gauche à droite, ces plots sont reliés: à la zone 44 (regroupant les sources 441t 442 443)7 aux drains 453, 452 451; à len- semble des grilles 43, des transistors de commande, et de la source du transistor de charge 40; et au drain du transistor de charge 40. La porte suivant l'invention permet, au même titre que la porte à transistor multidrains de la demande de brevet n0 77 36720, de réaliser des circuits complexes en conception assistée par ordinateur, avec l'avantage supplémentaire d'une réduction du nombre de transistors et de couches logiques pour un circuit complexe donné. Revendications 1. Porte logique universelle, comprenant un transistor de charge dont la source est reliée à la grille de plusieurs transistors de commande, tous les transistors étant à structure intégrée MOS monocanal, caractérisée en ce que les sources (44) et les drains (45) des transistors sont ménagés à un premier niveau d'implantation sur un substrat semiconducteur, en ce que les grilles (43) des transistors inverseurs constituent, avec la grille du transistor de charge (40), une zone unique située à un second niveau d'implantation séparé par une couche isolante mince du nremier niveau, et en ce qu'un contact ohmique est ménagé du premier au second niveau entre la grille et la source du transistor de charge (40) dont la grille est constituée par une partie terminale de ladite zone unique 2.Porte logique suivant la revendication 1 assurant la fonction INVERSION, earactérisée en ce que la zone unique située au second niveau d'implantation comporte, entre deux régions où ladite zone correspond aux canaux de deux transistors de commande adjacents, une zone munie d'un contact constituant l'entrée unique (42) de la porte. 3. Porte logique suivant la revendication 1 assurant la fonction A + B, caractérisée en ce que ladite zone unique comprend un contact d'entrée (42) et en ce qu'une zone du premier niveau d'implantation regroupant les sources de tous les transistors de commande est munie d'un contact d'entrée (441 442) 4. Porte logique suivant la revendication 1 ou 2, caractérisée en ce qu'elle est réalisée à partir des masques présentant la configuration montrée en figure 8a. 5. Porte suivant la revendication 1 ou 3, caractérisée en ce qu'elle est réalisée à partir des masques montrés en figure 8b 6. Circuit logique constitué en portes logiques suivant l'une quelconque des revendications précédentes. 7. Circuit suivant la revendication 6, caractérisé en ce qu'il comprend de plus des portes de transfert à un seul transistor MOS monocanal.