FR 2491653 A1 19820409 FR 8021432 A 19801007 La présente invention se rapporte à des analyseurs différentiels numériques (DDA) et elle a trait plus particulièrement à un analyseur différentiel numérique qui est connecté, par l'intermédiaire d'un bus d'accès direct en mémoire, à un processeur de service de manière à recevoir un paramètre définissant une opération arithmétique et des données en provenance de processeur de service et à traiter une analyse différentielle comme une opération numérique. L'analyseur différentiel numérique reçoit à son entrée des variables sous une forme numérique dans laquelle des tensions et des intensités utilisées dans des calculateurs analogiques sont converties, ledit analyseur produisant à sa sortie un signal numérique quantifié constitué d'incréments finis et qui est produit lors du changement des variables d'entrée, sur la base d'une quadrature sectionnelle. En général, le calcul de l'expression suivante est approximativement déterminé sous la forme par application de la quadrature sectionnelle à son contenu géométrique. En conséquence, l'opération équivalant à l'équation (2) peut être effectuée pour le signal numérique mentionné ci-dessus par la transformation numérique de toutes les combinaisons. Pour obtenir un agencement simple et économique, il est prévu une série de circuits arithmétiques fondamentaux et les résultats de l'opération sont obtenus sous la forme d'un incrément constant à partir du groupe de circuits, lesdits résultats étant écritS dans une mémoire de résultats d'opérations qui est appelée la mémoire ss Z. Le groupe de circuits arithmétiques est formé de différents éléments opérationnels et il est commandé par une commande de mode opératoire. Les entrées des éléments opérationnels reçoivent les contenus de la mémoire AZ et les résultats d'opérations effectuées dans lesdits éléments sont à nouveau emmagasinés dans la mémoire h Z.En conséquence il est approprié d'effec- tuer une opération d'accès à des données entre les éléments opérationnels par l'intermédiaire de la mémoire a Z. Dans ce but, l'analyseur différentiel numérique utilise un groupe de circuits arithmétiques dont la fonction est spécifiée lorsqutune fonction opérationnelle nécessaire est demandée à chaque stade d'une séquence d'opérations. Les résultats d'une opération effectuée dans le stade précédent sont utilisés comme une entrée d'opération et en conséquence le groupe de circuits arithmétiques est utilisé en partage de temps, ou d'une manière-série. Pour le fonctionnement de l'analyseur différentiel numérique, il est nécessaire de spécifier des éléments opérationnels prédéterminés, ou bien des intégrateurs, des multiplicateurs, des additionneurs, etc., et de déterminer comment les entrées et les sorties des éléments opérationnels sont interconnectées. On utilise le clavier à touches prévu dans l'analyseur différentiel numérique, ou bien on utilise le processeur de service connecté par l'intermédiaire du bus d'accès direct en mémoire (DMA), afin de spécifier les fonctions des éléments opérationnels à chaque stade d'une opération. Les informations pour l'interconnexion des éléments opérationnels sont appliquées à l'analyseur différentiel numérique et elles sont mémorisées dans la mémoire prévue à l'intérieur de l'analyseur.Ces informations mémorisées sont utilisées en vue d'une exécution séquentielle de l'opération arithmétique. Dans ce système où l'analyseur différentiel numérique est commandé par le processeur, ce processeur et l'analyseur DDA sont interconnectés par l'intermédiaire du bus DMA et l'analyseur DDA comprend une partie matérielle intervenant seulement pour l'opération arithmétique ou bien un processeur DDA. Le processeur de service assure d'abord le transfert d'un paramètre, servant à définir l'opération arithmétique au processeur DDA en vue de commencer l'opération. Le processeur DDA, lorsqu'il a terminé l'opération arithmétique de DDA, interrompt le processeur de service et transmet sa solution par la commande d'entrée-sortie et par l'intermédiaire du bus DMA. Dans le système classique, le processeur de service est obligé de transmettre un paramètre d'opération et des données de solution à chaque opération et de commander le démarrage du processeur DDA. Puisque le programme logiciel du processeur de service est fréquemment exécuté, le degré de charge du processeur et du bus DMA est augmenté et la vitesse de réponse est diminuée. En particulier dans une application où plusieurs opérations DDA doivent être traitées à un certain moment et à une grande vitesse, il est nécessaire de prévoir plusieurs analyseurs DDA, ce qui n'est pas économique. En outre, une sous-routine complexe comportant plusieurs traitements d'opérations DDA, ou d'opérations semblables, diminue notablement le temps de réponse En conséquence, l'invention a pour but de fournir un analyseur différentiel numérique DDA qui soit capable de réduire la quantité de données à transférer entre le processeur de service et le processeur DDA ainsi que la quantité de programmes à traiter dans le processeur de service, et également d'améliorer la vitesse de traitement de l'opération DDA. Conformément à la présente invention, il est prévu un analyseur différentiel numérique DDA dont le processeur DDA comprend un processeur arithmétique servant à exécuter seulement le traitement arithmétique d'une opération DDA, ainsi qu'un processeur de commande autorisant ce processeur arithmétique à effectuer une opération DDA arbitraire et à transférer des données vers ou à partir du processeur de service et en outre à traiter et à transmettre une erreur, c'est à dire seulement pour le traitement de données, les deux processeurs précités opérant en parallèle. Une fois que le processeur de service fait démarrer le processeur de commande, ce processeur agit directement pour accéder à la mémoire indépendamment du traitement d'un programme dans le processeur de service ( ce qui est appelé l'accès direct en mémoire ) et il extrait un paramètre pour une opération DDA afin de permettre au processeur arithmétique d'effectuer le traitement arithmétique d'une opération DDA, les résultats de ladite opération étant transférés dans le processeur de service De cette manière, les processeurs respectifs effectuent de la meilleure manière possible leur traitement arithmétique et leur traitement de données en parallèle, ou bien simultanément, en vue d'atteindre l'objectif défini ci-dessus. Selon une autre caractéristique de l'invention, les paramètres de plusieurs équations intervenant dans une opération DDA, et les résultats concernant le mode opératoire, sont mémorisés dans une mémoire de données à laquelle chaque processeur peut accéder et en outre les différentes équations intervenant dans une opération DDA sont calculées en partage de temps, les résultats obtenus au cours du traitement de l'opération étant transmis au processeur de service. Selon encore une autre caractéristique de l'invention, le processeur arithmétique est commandé en fonction d'un microprogramme qui peut être lu ou écrit par le processeur de service. En conséquence on peut incorporer un microprogramme approprié pour chaque application, ce qui permet d'obtenir un analyseur différentiel numérique très souple, D'autres avantages et caractéristiques de 15inven- tion seront mis en évidence dans la suite de la description, donnée à titre d'exemple non limitatifs en référence aux dessins annexés dans lesquels la fig. 1 est un schéma synoptique d'ensemble de l'analyseur différentiel numérique DDA conforme à l'invention, la fig. 2 est un schéma synoptique d'un exemple de réalisas tion du processeur de commande intervenant dans l'analyseur de la fig. 1, la fige 3 est un schéma synoptique d0un exemple de réalisa- tion de l'unité de commande de microprogramme de la fig 2, la fig. 4 est un schéma synoptique d'un exemple de réalisa- tion de la mémoire de données intervenant dans l'analyseur de la fig. 1, la fig. 5 est un schéma synoptique d'un exemple de réalisas tion du processeur arithmétique intervenant dans l'analyseur de la fig. 1, la fig. 6 est un schéma synoptique d'un exemple de réalisa tion de l'unité arithmétique de la fig. 5, la fig. 7 montre un agencement de base de l'intégrateur, permettant d'expliquer le fonctionnement de l'unité arithmétique de la fig. 6, la fig. 8 est un schéma de circuit d'un exemple de réalisation du détecteur de fin de routine de traitement d'opération DDA qui est utilisé dans le processeur arithmétique, et la fig. 9 est un organigramme montrant le traitement simultané et en parallèle de deux opérations différentes. La fig. 1 est un schéma synoptique d'un mode de réalisation de la présente invention. On a représenté un analyseur différentiel numérique DDA 12 qui comprend un processeur de commande 16, un processeur arithmétique 17, une mémoire de données 18 et un circuit d'interface de service 13. Ces éléments sont connectés à un bus DMA 15, par l'intermédiaire duquel des données sont transmises aux différents éléments. Le processeur de commande 16 et le processeur arithmétique 17 sont interconnectés par une ligne 19 de transmission de signaux de commande de processeur arithmétique de façon que le processeur de commande 16 assure la commande du processeur arithmétique 17 et que le processeur arithmétique 17 applique une information d'état et d'interruption au processeur de commande 16. Le circuit d'interface de service 13 est connecté à un bus DMA 14 d'un processeur de service 11, en permettant ainsi la transmission de données entre le processeur de service 11 et l'analyseur DDA 12. La fig. 2 est un schéma synoptique d'un exemple de réalisation du processeur de commande 16. Le processeur de commande 16 comporte un circuit d'interface de bus DMA 31, une unité de commande par microprogramme 32, un fichier à registre 36, une unité arithmétique 37, un circuit de commande de synchronisation 35 et une unité de commande de processeur arithmétique 38. Ces éléments sont reliés à un bus de sortie de données 40 et à un bus d'entrée de données 41 prévus à l'intérieur du processeur de commande 16 et par l'intermédiaire desquels des données sont transférées entre les différents éléments. Le circuit d'interface de bus 31 est connecté au bus DMA 15, par l'intermédiaire duquel des données sont transférées entre le circuit d'interface de bus 31, le processeur de service 11, la mémoire de données 18 et le processeur arithmétique 17. L'unité de commande par microprogramme 32 comprend une mémoire de microprogramme 33, un registre de microprogram me 34 et un circuit de commande d'adresse de microprogramme 42, en vue de commander ainsi l'ensemble du processeur de commande 16. Le fichier à registre 36 et l'unité arithmétique 37 sont commandés par l'unité de commande par microprogramme 32 en vue de calculer l'adresse de départ du processeur arithmétique 17. Le circuit de commande de synchronisation 35 assure la commande de la synchronisation du fonctionnement de l'ensemble du processeur de commande 16 et il assure également la commande de la synchronisation du fonctionnement du processeur arithmétique 17 par l'intermédiaire de l'unité de commande de processeur arithmétique 38. L'unité de commande de processeur arithmétique 38 fournit au processeur arithmétique 17 une adresse de départ de microprogramme 48 provenant d'un registre 39, un signal d'enclenchement de processeur arithmétique 43 et un signal de synchronisation de processeur arithmétique 46, en vue de commander ainsi le processeur arithmétique 17, tandis que l'unité 38 reçoit un signal d'interruption de fonctionnement de processeur arithmétique 44 ainsi qu'un signal d'état de processeur arithmétique 45 et elle envoLe différents signaux d'interruption et d'état 47 à l'unité de commande par microprogramme 32. La fig. 3 représente un exemple spécifique de l'unité de commande par microprogramme 32. Une mémoire de microprogramme 56 comporte une mémoire fixe IPL ROM 53 servant à mémoriser le programme au moment du démarrage ainsi qu'une mémoire de microprogramme 54 ayant une capacité de lecture et d'écriture et dans laquelle des informations provenant du processeur de service 11 sont écrites quand le système commence à opérer ou bien lorsque l'analyseur DDA est en fonctionnement, ou bien pour chaque tâche. Puisque la longueur de bits de la mémoire de microprogramme 56 est généralement importante, le transfert des données à partir du processeur de service 11 est effectué séparément dans plusieurs sections pour un mot du microprogramme. La sortie de la mémoire de microprogramme 56 est connectée au bus d'entrée de données 41 par l'intermédiaire du registre de microprogramme 34 et d'une interface de bus de données de microprogramme (MDBI) 55. Le signal de sortie du registre de microprogramme 34 est utilisé pour commander le processeur de commande 16 de façon qu'il opère de différentes manières. Une adresse de la mémoire de microprogramme 56 est spécifiée par un registre d'adresse de microprogramme 52 tandis qu'un multiplexeur 51 est utilisé pour spécifier les contenus dans le bus de sortie de données 40 ou bien le signal de sortie, désigné par 42-A, du circuit de commande d'adresse de microprogramme 42. Le circuit de commande d'adresse de microprogramme (MAC) 42 agit de façon à contrôler différents signaux d'interruption et d'état 47 et à réagir à l'interruption d'opération arithmétique, ou à un signal semblable, provenant du processeur arithmétique i7 afin de permettre de passer du microprogramme sur une routine de traitement d'interruption. On va maintenant décrire le fonctionnement du processeur de commande 16. En premier lieu, le processeur de commande 16 reçoit une instruction et des données provenant du processeur de service ll par l'intermêd iaire du bus DMA 14, du circuit d'interface de service 13 et du bus DMA 15, puis il décode l'instruction et assure l'activation du registre d'adresse de départ de microprogramme 39 en vue de produire ainsi le signal de démarrage de processeur arithmétique 43 servant à faire démarrer le processeur arithmétique 17. Le processeur arithmétique 17 effectue ensuite une opération DDA constante et il applique le signal d'interruption d'opération arithmétique 44 au processeur de commande 16, ce signal constituant une information de fin d'opération. Ensuite le processeur de commande 16 introduit l'adresse de départ de microprogramme suivante dans le registre 39 et il enclenche le processeur arithmétique 17. Lorsque l'exécution de l'instruction est terminée, le résultat d'opération et l'information d'état provenant du processeur se trouvant à l'intérieur de l'analyseur DDA 12 sont appliqués au processeur de service 11. En outre le processeur de commande 16 effectue, pendant que le processeur 17 est en fonctionnement, le transfert de données ( les données précédemment traitées ) dans le processeur de service ll et il-effectue en outre le réagencemènt des données ainsi que le traitement ( virgule fixe -#p virgule flottante ) des données en vue du traitement d'opération DDA ou du transfert par bus DMA.En outre, le processeur de commande 16 effectue un traitement complexe de la combinaison de certaines opérations DDA fondamentales, en vue de réduire ainsi la charge du processeur de service 11 et d'augmenter le rendement du processeur arithmétique 17. La réduction du degré de transfert pour chaque traitement d'opération DDA permet un fonctionnement efficace du processeur arithmétique, un multitraitement en temps réel et en ligne, et une simulation d'une analyse temporelle. Il est également possible d'effectuer simultanément un traitement en parallèle qui permet dfaccepter une demande de traitement d'opérations DDA correspondant aux différentes tâches à remplir par le processeur de service 11. La fig. 9 est un organigramme mettant en évidence un traitement simultané et en parallèle de deux opérations DDA différentes. La fig. 4 est un schéma synoptique d'un exemple de réalisation de la mémoire de données 18. La mémoire de données 18 comprend une unité de mémorisation 22 et un circuit d'interface DMA 21 et elle est reliée au bus DMA 15, par l'intermédiaire duquel il est possible de transférer des données vers ou à partir du circuit d'interface de service 13, du processeur de commande 16 et du processeur arithmétique 17. Cette mémoire de données 18 est capable de mémori ser des données transférées à partir du processeur de service 11, des données communes au processeur de commande 16 et au processeur arithmétique 17, des données transférées entre le processeur de commande 16 et le processeur arithmétique 17, et les résultats intermédiaires d'opérations effectuées dans le processeur de commande 16 et dans le processeur arithmétique 17. Lorsque la fréquence d'accès à la mémoire de données 18 est élevée et lorsque la charge exercée sur le bus DMA 15 est excessivement grande, il est souhaitable que chacun des processeurs constitués par le processeur de commande 16 et le processeur arithmétique 17 soit relié à une mémoire appropriée de manière que seule la quantité minimale de données nécessaires soit mémorisée dans la mémoire de données 18. La fig. 5 est un schéma synoptique d'un exemple de réalisation du processeur arithmétique 17. Ce processeur 17 comprend une unité de commande par microprogramme 61, une unité arithmétique 622 un circuit de commande de synchronisation 63 et un circuit de commande d'état 64. L'unité de commande par microprogramme 61 comprend une mémoire de microprogramme 72 contenant une mémoire de microprogramme IPL 68 du type fixe (ROM) servant à mémoriser le programme au démarrage, ainsi qu'une mémoire de microprogramme 69 ayant une capacité d'écriture et de lecture et servant à mémoriser différentes routines de traitement d'opérations DDA lors de l'enclenchement du système ou bien pour chaque tâche. Les adresses intervenant dans le microprogramme sont spécifiées par un registre d'adresse de microprogramme 66 et il est possible de faire intervenir trois moyens d'adressage en utilisant un multiplexeur 65. Lorsqu'un programme est exécuté dans le processeur arithmétique 17, l'adressage est effectué par un circuit de commande d'adresse de microprogramme 67. Lorsqu'une information est mémorisée, à partir du processeur de service 11 et par l'intermédiaire du bus DMA 15, dans la mémoire de microprogramme 69 ayant une capacité de lecture et d'écriture, une information d'adresse transmise par le bus DMA 15 est sélectionnée et, lorsque le processeur arithmétique 17 est enclenché, l'adresse de début de microprogramme 48 est sélectionnée.La sortie de la mémoire de microprogramme 72 est incorporée dans un microprogramme 71, dont la sortie est utilisée pour commander différentes opérations dans le processeur arithmétique 17 La sortie de la mémoire de microprogramme 72 est connectée, par l'intermédiaire d'une interface de bus de données de microprogramme (MDBI) 70 au bus DMA 15 de façon que les contenus de la mémoire de microprogramme 72 puissent être lus dans le processeur de service 11. Cependant, puisque la longueur de bits du microprogramme est importante, chaque mot du microprogramme est écrit et lu dans plusieurs sections. Le circuit de commande de synchronisation 63 reçoit le signal de synchronisation 46 provenant du processeur de commande 16 et il produit différents signaux de synchronisation dans le processeur arithmétique 17. Le circuit de commande d'état 64 reçoit un signal de détection de fin de routine de traitement d'opération DDA 74 provenant du circuit de commande d'adresse de microprogramme 67, un signal d'état de résultat arithrnétique DDA 75 et d'autres signaux et il produit le signal d'interruption d'opération 44 et le signal d'état 45, qui sont ensuite appliqués au processeur de commande 16. La fig. 6 est un schéma synoptique d'un exemple de réalisation de l'unité arithmétique 62. Cette unité arithmé tique 62 comprend une mémoire & Z 82, une mémoire Y 83, une mémoire R 86, des additionneurs 84 et 85 et un générateur NZ 87. Avant la description du fonctionnement de l'unité arithmétique 62 représentée sur la fig. 6, on va d'abord décrire le fonctionnement d'un intégrateur, qui constitue le#compo- sant fondamental intervenant dans une opération DDA. La fig. 7 montre l'agencement fondamental de l'intégrateur, qui comprend des additionneurs 76 et 79, un registre Y 77 servant à mémoriser les résultats des opérations effectuées par l'additionneur 76, un multiplicateur 78 et un registre R 80 servant à mémoriser les résultats des opérations de l'additionneur 79. Sur la fig. 7, ss Y1 à 8 Yn représentent de très petits incréments de n variables d'entrée. A la i-ième opération, le registre Y 77 mémorise une fonction intégrée Yi, qui est définie par l'équation (3) Yi = Yi-1 + #Y1i + # Y2i + ... + #Yni = Yi-1 + # Yki ........ (3) où l'indice i indique le résultat de la i-ième opération et où lsindice 1-1 indique le résultat de l'opération précédente. L'équation (3) montre que le registre Y 77 mémorise la somme accumulée des incréments des variables d'entrée sous la forme de la fonction intégrée #Y. L'intégration I de la fonction Y par rapport à une variable indépendante x est déterminée par la méthode de quadrature sectionnelle qui est bien connue et qui correspond aux formules suivantes = Ii-1 + Yi.#xi ~~~~~~~~~ (4) où li représente la i-ième quadrature sectionnelle tandis que Yi. #xi représente le résultat de quadrature de la i-ième section. On peut obtenir une valeur d'intégration avec une précision élevée en pratique en faisant intervenir une valeur suffisamment petite de # x dans l'équation (4). Dans ce cas, lorsque # représente l'unité maximale de quantification de la variable x indépendamment de l'intégration et lorsque #x est défini par #xi = 1 pour une augmentation de x de la valeur # , #xi = 0 pour une augmentation de x d'une valeur inférieure à # et # xi=1 pour une réduction de x de la valeur # , il est alors possible de réécrire l'équation (4) sous la forme suivante li = 11+1 + Yi X pour xi +1 Ii = Ii-1 , pour xi = 0 Ii = Ii-1 - Y1 , pour xi = -1 ..... (5) En conséquence, il est possible d'omettre le multiplicateur pour le calcul de Yi.B xi dans l'équation (4), la valeur #xi représentant alors une impulsion de commande servant à la commande d'opération. La résolution de l'équation (5) est effectuée dans l'additionneur 79 de la fig. 7 à l'aide de l'impulsion de commande #xi. La valeur d'intégration I. est i i mémorisée, sous la forme de Pi, dans le registre R 80. Cependant, le registre R déborde du fait de sa capacité limitée. En conséquence, la gamme de Yi est définie par la relation -1# yi ri-1 + Yi#.1 -- > #Zi = +1 0#ri-1 + Yi #Zi = 0 -1# ri-1 + Yi #Zi = -1 En d'autres termes, quand la valeur, ri@1 + Yi, à mémoriser dans le registre R 80 est égaie ou supérieure à 1, on obtient pour # Zi la valeur +1, et le surplus qui déborde a partir du niveau +1 est mémorisé sous la forme r dans le registre R. Lorsque la valeur ri1 + Yi devient négative, on obtient pour # Zi la valeur ol et l'écart par lequel la valeur ri 1 + Yi diffère supérieurement de la valeur -1, c'est à dire la valeur de ri 1 + Yi + 1; 0 > est mémorisée sous la forme ri dans le registre R 80. L'élément # Zi est une impulsion repré- sentant l'incrément quantifié et elle a le poids de # . Cette impulsion est utilisée comme les données diincrément d'entrée #xi, #Yki d'autres unités arithmétIques DDA. Les éléments intervenant dans l'agencement de la fig. 6 correspondent à ceux de la fig. 7 de la façon suivante. La mémoire AZ 82 de la fig 6 correspond aux entrées # Y1 à # Yn de l'additionneur 76 de la fig. 7 tandis que l'additionneur 84 correspond à l'additionneur 76. De même la mémoire Y 83 correspond au registre Y 77, l'additionneur 85 correspond à l'additionneur 79, la mémoire R 86 correspond au registre R 80 et le générateur X Z 87 correspond au débordement ss Z. Sur la fig. 6, l'adresse de tête de la séquence d'opérations DDA à exécuter est prédéfinie dans le registre d'adresse de microprogramme 66. Après le démarrage de la séquence d'opérations, l'adresse est augmentée de +1 à chaque itération et elle est transmise sous la forme d'une information d'adressage à la mémoire de microprogramme 72 dans laquelle est mémorisé le programme micro-codé d'opérations DDA. En conséquence le programme d'opérations DDA, qui spécifie l'opération DDA, est lu séquentiellement et exécuté. La mémoire 8 Z 82, la mémoire Y 83 et la mémoire R 86 sont connectées au bus DMA 15 de manière que des données puissent être écrites ou lues dans le processeur de service 11, comme pour la mémoire de microprogramme 72. En conséquence il est possible d'établir des paramètres spécifiant l'opération DDA ou bien de se référer à des résultats concernant le mode opératoire à partir du processeur de service 11. La fig. 8 représente un exemple de réalisation du détecteur de fin de routine de traitement DDA. Un bit particulier A d'un microprogramme 100 est défini de façon à constituer un bit de fin de routine de traitement DDA, qui est " activé " quand la routine de traitement DDA est finie et qui est " désactivé " quand la routine n'est pas finie. La sortie 106 du bit et un signal de détection d'erreur 101 sont appliqués à une porte OU 103. Une porte NON ET 104 et une bascule 105 sont également connectées de manière que le signal de détection de fin de routine de traitement DDA 74 soit produit au moment de l'application d'un signal de synchronisation 102. En conséquence, le signal d'interruption d'opération 44 est produit et il est appliqué au processeur de commande 16, qui reçoit alors les résultats d'opération et qui effectue la tâche suivante. Lorsqu'il se produit une erreur, le signal d'état de processeur opérationnel 45 est appliqué, en même temps que l'information d'erreur, au processeur de commande 16, qui reçoit également le signal d'interruption d'opératisn 44. Bien entendu l'invention n'est pas limitée aux exemples de réalisation ci-dessus décrits et représentes, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour cela sortir du cadre de l'invention. REVENDICATIONS 1. Analyseur différentiel numérique (DDA) (12), connecté par l'intermédiaire d'un bus d'accès direct en mémoire à un processeur de service de manière à recevoir un paramètre définissant une opération, ainsi que des données, et à traiter une analyse différentielle comme une opération numérique, analyseur caractérisé en ce qu'il comprend (a) un circuit d'interface de service (13) remplissant une fonction d'accès direct en mémoire (DMA) et qui est connecté, par l'intermédiaire d'un premier bus d'accès direct en mémoire (bus DMA) (14) au processeur de service (11) (b) un second bus DMA (15) connecté audit circuit d'interface de service (19) (c) un processeur arithmétique (17) connecté audit second bus DMA de manière à effectuer une opération DDA (d) un processeur de commande (16) connecté audit second bus DMA de façon à effectuer une commande concernant DMA pour le processeur de service et également à commander le début et la fin d'une opération DDA pour le processeur arithmétique ; et des lignes de transmission de signaux de commande (19) utilisées pour la commande du début et de la fin de l'opération DDA que ledit processeur de commande (16) effectue pour le processeur arithmétique (17), lesdites lignes (19) assurant la liaison dudit processeur de commande avec ledit processeur arithmétique. 2. Analyseur différentiel numérique selon la revendication 1, caractérisé en ce que ledit second bus DMA est connecté à une mémoire de données (18) remplissant une fonction DMA pour la mémorisation des résultats intermédiaires d'une opération DDA que le processeur arithmétique (17) effectue. 3. Analyseur différentiel numérique selon l'une des revendications 1 ou 2, caractérisé en ce que ledit processeur arithmétique comprend (a) une mémoire de microprogramme (69) dans laquelle est mémorisé un microprogramme servant à l'exécution de plusieurs opérations DDA fondamentales, et (b) un moyen (64) qui produit, lorsqu'un microprogramme lu dans ladite mémoire de microprogramme (69) présente un modèle spécifique, un signal de fin d'opération DDA représentant la fin de chaque opération DDA fondamentale, ledit signal étant appliqué par l'intermédiaire des lignes de transmission de signaux de commande (19) audit processeur de commande (16). 4. Analyseur différentiel numérique selon la revendication 3, caractérisé en ce que ledit processeur de commande (16) comprend une unité de commande de processeur arithmétique (38) qui fournit une adresse de tête du microprogramme correspondant à chaque opération DDA fondamentale en vue d'enclencher ainsi le processeur arithmétique (17), et qui reçoit le signal de fin d'opération DDA afin de permettre audit processeur arithmétique (17) d'effectuer l'opération DDA fondamentale suivante. 5. Analyseur différentiel numérique selon la revendication 3, caractérisé en ce que ladite mémoire de microprogramme (69) remplit une fonction DMA lui permettant d'exécuter des opérations de lecture et d'écriture et en ce qu'ainsi le processeur de service (il) peut lire et écrire dans la mémoire du microprogramme par l'intermédiaire du premier bus DMA, du circuit d'interface de service et du second bus DMA, de sorte qu'un microprogramme est ainsi défini pour l'exécution d'une opération DDA fondamentale 6. Analyseur différentiel numérique selon la revendication 3, caractérisé en ce que ledit processeur arithmétique (17) comporte plusieurs mémoires (69) servant à mémorisé ser des paramètres opérationnels, lesdites mémoires ayant une capacité de lecture/écriture du fait de la fonction DMA