FR 2493635 A1 19820507 FR 8023318 A 19801031 La présente invention concerne les circuits de détection permettant de détecter et de séparer des impulsions de synchronisation d'un signal composite cons titué d'impulsions de synchronisationalternant avec des signaux numériques et/ou analogiques. I1 existe de nombreux domaines dans lesquels il est indispensable de pouvoir séparer de façon sûre des impulsions de synchronisation d'un signal composite. C'est en particulier le cas dans les systèmes de télé- texte tels que, par exemple, le systeme Antiope dans lequel des données numériques sont transmises sur un canal de télévision dans les lignes libres du signal d'image. Lors de la démodulation de ce signal composite, il est nécessaire, pour pouvoir extraire les données numériques du signal vidéo, de disposer d'un bon circuit de synchronisation, c'est-a-dire un circuit présentant une immunité élevée au bruit, une faible instabilité de la base de temps, et un niveau adaptatif, même dans le cas d'un faible rapport signal/bruit,d'impulsions de synchronisation peu marquées et d'une modulation a basse fréquence superposée au signal composite. De manière plus générale, le problème de la séparation des impulsions de synchronisation d'un signal composite se pose chaque fois que l'on rencontre les conditions défavorables précitées et que le niveau continu du signal peut varier dans un très large plage. Le but de l'invention est de résoudre ce problème et, a cet effet, elle a pour objet un circuit de détection d'impulsions de synchronisation dans un signal composite constitué d'impulsions de synchronisation alternant avec des signaux numériques et/ou analogiques, carac térisé en ce qu'il comprend un premier détecteur auquel est appliqué le signal composite et qui mémorise la valeur crête des impulsions de synchronisation, un second détecteur auquel est également appliqué le signal composite et qui suit la crête de même sens que les impulsions de syn chronisation du signal composite et notamment le fond de 1' impulsion de synchronisation, et un. caerateur aux deux entrées duquel sont appliquées respectivement lesdites valeurs mémorisées et dont la sortie prend un premier état lorsque la différence entre lesdites valeurs mémorisées est superieure à une valeur prédéterminée et un second état lorsque la différence entre lesdites valeurs mémorisées est inférieure à ladite valeur prédéterminée. Suivant une caractéristique de l'invention, ladite valeur prédéterminée est la tension de faux zéro du comparateur. Suivant une autre caractéristique de l'invention, lesdits premier et second détecteurs sont constitués chacun d'un transistor et d'un circuit capacitif, le circuit capacitif du premier détecteur ayant une constante de temps supérieure à celle du circuit capacitif du second détecteur. Suivant une autre caractéristique de l'invention, la constante de temps du circuit capacitif du premier détecteur est élevée comparativement à la période séparant deux impulsions de synchronisation consécutives. Suivant une autre caractéristique de l'invention, le transistor et le circuit capacitif de chaque détecteur sont montés en série, lesdits premier et second détecteurs étant montés en parallèle l'un avec l'autre aux bornes d'une source de tension continue, l'une des entrées du comparateur étant connectée à la jonction du circuit capacitif et du transistor du premier détecteur et 1' autre entrée du comparateur étant connectée à la jonction du circuit capacitif et du transistor du deuxième détecteur. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre d'un exemple de sa réalisation donné uniquement à titre d'exemple et illustré par les dessins annexés, sur lesquels - la Fig.l est un schéma électrique d'un circuit de détection suivant l'invention; et - les Fig.2A à 2G constituent ensemble un chronogramme montrant la forme des signaux présents en différents points du circuit de la Fig.l. En se reportant tout d'abord à la Fig.l, le circuit de détection suivant l'invention comprend un circuit amplificateur 1 dont l'entrée E est attaquée par le signal composite dont il faut extraire des impulsions de synchronisation et dont la sortie est connectée aux entrées respectives de deux détecteurs 2 et 3. Les sorties des détecteurs 2 et 3 sont connectés respectivement aux deux entrées d'un comparateur 4 dont le signal de sortie est mis en forme par un circuit de mise en forme 5. La sortie du circuit de mise en forme 5 attaque l'entrée d'un circuit a déclenchement 6 qui produit des impulsions calibrées synchrones avec les impulsions de synchronisation du signal composite appliqué à l'entrée E et qui est associé à un circuit de verrouillage 7 dont le rôle sera expliqué dans la suite de la description. Le circuit amplificateur 1 comprend un amplificateur opérationnel 2 dont l'entrée non inverseuse constitue l'entrée E du circuit de détection et dont l'entrée inverseuse est connectée au point de jonction entre deux résistances R1 et R2 connectées en série entre la sortie de l'amplificateur opérationnel 2 et la masse. La sortie de l'amplificateur opérationnel 2 est connectée par l'intermédiaire d'une résistance R3 à la base d'un transistor PNP T1, qui constitue l'entrée du détecteur 2. Ce détecteur 2 est complété par un circuit capacitif constitué d'un condensateur C1 monté en parallèle avec une résistance R4 entre la borne positive d'une source d'alimentation continue (non représentée) et l'émetteur du transistor Tlwdont le collecteur est par ailleurs connecté à la borne d'alimentation négative de la source d'alimentation continue. La sortie de l'amplificateur opérationnel 2 est également connectée à la base d'un transistor T2 par l'intermédiaire d'une ré sistance , qui constitue 1' entrée du détecteur 3. Ce dernier com- prend également un circuit capacitif constitué d'un condensa tellr C .aQntO en parallèle avec une résistance R5 entre la borne positive de la source d'alimentation continue et l'émetteur du transistor T2,dont le collecteur est connecté à la borne négative de la source d'alimentation continue. Les émetteurs des transistors T1 et T2 sont connectés respectivement aux entrées du comparateur 4. Comme représenté, celui-ci peut être constitué par un amplificateur opérationnel dont l'entrée inverseuse est connectée à l'émetteur du transistor Tlet l'entrée non inverseuse à l'émetteur du transistor T2. Le comparateur 4 comporte deux sorties corclémentaires de polarités op posées S1 et S, qui commandent respectivement deux sour ces de courant 9 et 10 montées en opposition entre les bornes négative et positive de la source de tension continue. Les sources de courant 9 et 10 débitent dans une résistance de sommation R6 connectée entre le point de jonction des sources de courant 9 et 10 et la masse. La tension développée aux bornes de la résistance de sommation R6 est appliquée à l'entrée non inverseuse d'un comparateur Il à I'entrée inverseuse duquel est appliquée une tension de référence VREF La sortie du comparateur 11, qui est également celle du circuit de mise en forme 5, est connectée à l'entrée de commande du circuit à dé clenchement 6 constitué, par exemple, par un monostable délivrant des impulsions calibrées de faible durée à sa sortie S3. Cette dernière est également connectée à l'en trée du circuit de verrouillage 7 dont la sortie est connectée à une entrée d'inhibition du circuit à déclenchement 6. Les circuits capacitif s des detecteurs 2 et 3 présentent des constantes de temps sensiblement diffé rentes l'une de l'autre pour des raisons qui seront expli quées ci-après à propos du fonctionnement du circuit de détection suivant l'invention. Le gain de boucle de l'amplificateur 1 est ajusté par les résistances R1 et R2 pour produire un signal composite de niveau approprié pour les détecteurs 2 et 3 et qui est représenté à la Fig.2A. Comme le montre cette figure, ce signal composite est constitue 'impulsions de synchronisation IS qui, dans l'exemple représenté, alternent avec des données numériques DN et des signaux vidéo SV. Bien entendu, il doit être compris que l'invention n'est pas limitée au cas d'un signal composite comportant à la fois des données numériques et des signaux vidéo et que, au contraire, la partie significative du signal composite pourrait être constituée,soit uniquement de données numériques, soit uniquement de signaux analogiques. Le signai de la Fig.2A est appliqué par l'intermédiaire de la résistance R3 à l'entrée du détecteur 2 qui constitue un détecteur de crête des impulsions de synchronisation Is. A cet effet, le circuit capacitif C1, R4 du détecteur 2 présente une constante de temps très grande comparativemcnt à la période de récurrence des impulsions de synchronisation IS de telle sorte que, entre deux impulsions de synchronisation IS consécuti- ves, le détecteur 2 mémorise la valeur de crête des impulsions de synchronisation Is, ce qui se traduit par la formation et l'application à l'entrée inverseuse du comparateur 4 du signal 12 représenté à la Fig.2B. De son coté, le circuit capacitif C2,R5 du détecteur 3 présente une constante de temps considérablemenL inférieure à celle du circuit capacitif C1,R4 de manière à mémoriser l'enveloppe de meme sens gle les impul- sions de synchronisation du signal composite appliqué à la base du transistor T2 et à appliquer le signal 13 reprêsentatif de cette enveloppe à l'entrée non inverseuse du comparateur 4. Le comparateur 4 présente un gain en boucle ouverte très élevé et une tension de faux zéro qui peut être par exemple de 20 mV, de sort que ses sorties et S2 prennent un premier état lorsque la différence 2 entre les tensions des signaux 13 et 12 est supérieure à la tension de faux zéro et un second état lorsque cette différence est inférieure à la tension de faux zéro. Ainsi, à l'instant to, lorsqu' apparaît le flac avant d'une impulsion de synchronisation Is, les signaux 12 et 13 présents aux entrées du comparateur 4, dont la différence des valeurs de tension était préalablement supérieure à la tension de faux zéro du comparateur 4, passent brusquement et simultanément à une valeur représentative de la valeur crête de l'ImpulsIon de synchronisation Ils. Cette transition se fait extrêmement rapidement du fait que, comme le montre la Fig.l, les détecteurs 2 et 3 fonctionnement en mode suiveur.Lorsque, au cours de cette transition, la différence entre les tensions des signaux 12 et 13 revient inférieure à la tension de faux zéro du comparateur 4, les sorties S2 et S1 de celui-ci s'inversent et prennent les états E1 et E'1 des signaux 14 et 15 respectivement ( Fig.2C et 2D). Les sorties S2 et S1 restent dans les états E1 et E'1 jusqu'à l'apparition au temps tl du flanc arrière de l'impulsion de synchronisation.En raison des constantes de temps très différentes des détecteurs 2 et 3, la dif férence entre les valeurs des tensions des signaux 13 et 12 devient alors très rapidement supérieure à la tension de faux zéro de sorte que les sorties S2 et S1 du comparateur passent brusquement aux états E2 et E' 2 des signaux 14 et 15. Ceux-ci restent alors dans leurs états E2 et E'2 jusqu'à l'instant t où apparaît le flanc 2 avant d'une nouvelle impulsion de synchronisation et où le cycle décrit précédemment se reproduit. Les signaux compléirentaires 14 et 15 des sorties et et S1 du comparateur 4 commandent les générateurs de courant 10 et 9 montés en opposition et, grâce à cet agencement, les parties positives de ces signaux sont rendues sensiblement non significatives tandis que les parties négatives sont doublées, engendrant ainsi à l'entrée non inverseuse du comparateur 11 le signal 16 représenté à la Fig.2E. Le signal 16 est comparé dans le comparateur 11 à la tension de référence VREF pour produire à la sortie de celui-ci un signal commandant le déclenchement du monostable 6.Ce dernier produit à sa sortie S3 un signal 17 constitué d'impulsions calibrées dont le flanc avant est synchrone avec le flanc avant des impulsions de synchronisation IS du signal composite et dont la durée dl, fixée par le monostable 6, est fonction des caractéristiques du circuit aval auquel ces impulsions sont appliquées. Le front avant des impulsions du signal 17 a en outre pour effet de provoquer l'application par le monostable 7 d'un créneau de durée d2 faiblement inférieureà la période de récurrence des impulsions de synchronisation IS pour inhiber le monostable 6 afin d'empêcher tout déclenchement de ce dernier entre deux impulsions de synchronisation IS consécutives.En particulier, dans le cas où les impulsions de synchronisation sont des impulsions de synchronisation lignes d'un signal vidéo de télévision, le verrouillage assuré par le monostable 7 permet d'éliminer les impulsions de moitié de ligne pendant les impulsions de retour de trame. On remarquera que le circuit de détection qui vient d'être décrit présente une immunité très élevée auxbruits parasites. En effet, les constantes de temps des circuits capacitifs des détecteurs 2 et 3 sont choisies suffisamment élevées pour filtrer le bruit présent sur les flancs avant et arrière ainsi que sur la crête des impulsions de synchronisation, tout en n'étant néanmoins pas trop longues de manière à permettre la détection du signal si une modulation à basse fréquence est présente sur le signal vidéo. I1 en résulte que le bruit résiduel des signaux 12 et 13 appliqués aux entrées du comparateur 14 est déjà considérablement atténué. En ou tre, en choisissant le gain de celui-ci pour qu' il travaille toujours en saturation, ce bruit résiduel est réduit à une valeur insignifiante aux sorties du comparateur. Enfin, la présence du mono stable 6 à la sortie du circuit de détection permet de produire des impulsions dont les flancs avant et arrière sont débarrassés de tous bruits résiduels. I1 est à noter que l'invention n'est pas limitée au cas où la modulation du signal composite est positive comme c'est le cas dans la description ci-dessus, mais également à celui dans lequel cette modulation est négative (système NTSC, par exemple). REVENDICATIONS 1. Circuit de détection d'impulsions de synchronisation dans un signal composite constitué d'impuls-ons de synchronisation alternant avec des signaux numériques et/ou analogiques, caractérisé en ce qu'il comprend un premier détecteur (2) auquel est appliqué le signal composite et qui mémorise la valeur crête des impulsions de synchronisation (Is), un second détecteur (3) auquel est également appliqué le signal composite et qui suit la crê- te de même sens que les impulsions de synchronisation du signal composite et-notamment le fond de l'inpulsion::de synchronisation, et un comparateur (4) aux deux entrées duquel sont appliquées respectivement lesdites valeurs mémorisées (12,13) et dont la sortie prend un premier état (E1,E'lE lorsque la différence entre lesdites valeurs mémorisées est inférieure à une valeur prédéterminée et un second état (E2,E'2) lorsque la différence entre lesdites valeurs mémorisées (12,13) est supérieure à ladite valeur prédéterminée. 2. Circuit suivant la revendication 1, caractérisé en ce que ladite valeur prédéterminée est la tension de faux zéro du comparateur. 3. Circuit suivant l'une quelconque des revendications 1 et 2, caractérisé en ce que lesdits premier et second détecteurs (2,3) sont constitués chacun d'un transistor (T1, T2) et d'un circuit capacitif (C1,R4; C2,R5), le circuit capacitif (C1,R4) du premier détecteur (2) ayant une constante de temps supérieure à celle du circuit capacitif (C2,R5) du second détecteur (3). 4. Circuit suivant la revendication 3, caractérisé en ce que la constante de temps du circuit capacitif (C1 ,P4) du premier détecteur (2) est élevée comparativement à la période séparant deux impulsions de synchronisation (Is) consécutives. 5. Circuit suivant l'une quelconque des revendications 3 et 4, caractérisé en ce que le transistor (T1, T2) et le circuit capacitif (C1,-R4; C2,R5)dechaquedétec- teur (2,3) sont montés en série, lesdits premier et second détecteurs étant montés en parallèle l'un avec l'autre aux bornes d'une source de tension continue, l'une (-) des entrées du comparateur (4) étant connectée à la jonction du circuit capacitif (C1,R4) et du transistor (T1) du premier détecteur (2, et l'autre entrée (+) du comparateur (4) étant connectée à la jonction du circuit capacitif (C2,R5) et du transistor (T2) du deuxième détecteur (3). 6. Circuit suivant la revendication 5, caractérisé en ce que lesdits premier et second circuits capacitifs sont constitués chacun d'un condensateur (C1,C2) monté en parallèle avec une résistance (R4,R5). 7. Circuit suivant l'une quelconque des reven dictions 1 à 6, caractérisé en ce qu'il comprend un circuit à déclenchement (6) commandé par la sortie dudit comparateur (4) et produisant des impulsions calibrées synchrones avec lesdites impulsions de synchronisation 8. Circuit suivant la revendication 7, carac térisé en ce qutil comprend un circuit de verrouillage (7) qui, en reponse a l'application à son entrée desdites impulsions calibrées, applique audit circuit à déclenchement (6) des signaux d'inhibition 9. Circuit suivant la revendication 8, caractérisé en ce que ledit circuit à déclenchement (6) et ledit circuit de verrouillage (7) sont constitués chacun par un monostable. 10. Circuit suivant l'une quelconque des revendications 7 à 9, caractérisé en ce qu'il comprend un circuit de mise en forme (5) connecté entre ledit comparateur (4) et ledit circuit de déclenchement (6). 11. Circuit suivant la revendication10, carac térisé en ce que, dans le cas où ledit comparateur (4) comprend deux sorties complémentaires (S1,S2) de polarités opposées, ledit circuit de mise en forme (5) comprend deux sources de courant (9,10) montées en opposition aux bornes de ladite source de tension continue et commandées respectivemcnt par les deux sorties (S ,S ) du compara 2 5T teur, lesdites sources de courant débitant dans une résistance de sommation (R6). 12. Circuit suivant la revendication 11, carac térisé en ce qu'il comprend un second comparateur (11) dont l'une des entrées (+) est attaquée par le signal présent aux bornes de la résistance de sommation (R6) et dont l'autre entre (-) est attaquée par une tension de référence (BREF), la sortie dudit second comparateur attaquant l'entrée de commande dudit circuit à déclenchement (6).