FR 2462065 A1 19810206 FR 7919082 A 19790724 La présente invention concerne les dispositifs de commutation d'équipements de transmission de signaux numériques et en particulier les dispositifs de commutation du raccordement de entrée de circuits d'utilisation avec la sortie des équipements de réception de l'un ou l'autre de deux circuits de transmission notamment dans les faisceaux hertziens numériques comportant de tels dispositifs. Les faisceaux hertziens comportent généralement, entre deux localités à desservir, plusieurs voies de transmission bilatérales en parallèle, sur lesquelles sont réparties les informations à transmettre. Jusqu'à 7 voies sont ainsi frequemment utilisées, auxquelles est ajoutée une voie supplementaire de secours utilisable pour l?une quelconque de ces 7 voies lorsque sa qualité devient insuffisante. Pour ce faire, il est connu d'utiliser des dispositifs de commutation ayant pour fonction de surveiller en permanence la valeur de certains paramètres représentatifs de la qualité de chacune de ces liaisons et de générer un signal indicatif caractéristique de l'abaissement de ces paramètres audessous d'un seuil donné, de transmettre des informations à charge de la voie défaillante en parallèle sur la voie de secours, et enfin de commuter rapidement le raccordement des circuits d'utilisation de la sortie des équipements récepteurs de la voie défaillante sur celle de la voie de secours, ou inversement, après retour de la voie défaillante à une qualité normale. Les dispositifs de commutation modernes connus effectuent ces opérations avec fiabilité et rapidité, assurant une disponibilité constante des informations transmises. Mais dans le cas de transmissions numériques modernes à haut débit, 140 Mbits/sec par exemple, les différences entre les temps de propagation de groupe entre les différentes voies en parallèle peuvent atteindre, lors de l'acte de commutation final, des valeurs suffisantes pour altérer la qualité de transmission, susceptibles de provoquer, en particulier, un saut de phase de horloge, voir une répétition ou une suppression d'un ou meme plusieurs bits selon l'importance et le signe de ces différences de temps de propagation, avec toutes les conséquences que cela implique sur le fonctionnement des organes utilisateurs en aval du dispositif de commutation. La présente invention a pour objet de pallier ces inconvénients. Selon l'invention, un un dispositif de commutation automatique du raccordement de l'entrée d'un circuit utilisateur de signaux numériques avec la sortie des équipements de réception de l'un ou ltautre de deux circuits de transmission transmettant chacun la meme information, mais selon des conditions de propagation différentes, est caractérisé en ce qu'il comporte des moyens de mise en phase du rythme, et de mise en synchronisme des éléments d'information, avant commutation, des signaux numériques issus des équipements devant & re raccordés, après commutation, à l'entrée du circuit utilisateur, afin de commuter d'équipement à un instant compris à l'intérieur de l'intervalle de temps correspondant à la présence d'un élément d'information identique transmis simultanément par chacun des deux équipements. L'invention sera mieux comprise et d'autres caractéristiques apparatront à l'aide de la description ci-après et des dessins s'y rapportant sur lesquels - la figure 1 représente un exemple d'un schéma du dispositif de commutation automatique selon l'invention concernant la commutation des sorties de deux équipements réception de faisceaux hertziens ; - les figures 2 à 4 représentent un mode de réalisation organes de la figure 1. Sur la figure 1 un ensemble de circuits 1 représente les organes de traitement de commutation relatifs à une des voies de transmission normales d'un faisceau hertzien et à sa voie de secours à laquelle correspond des organes de traitement et de commutation représentés par l'ensemble de circuits 2, ainsi qu'un détecteur de confidence 3, organes communs aux autres voies. Cette représentation du dispositif est faite en prenant comme exemple le sens de commutation de la voie normale sur la voie de secours. Dans ce but, et afin de rendre plus claire la description, les circuits logiques d'aiguillage entre les différentes voies de transmission, qui ne font pas partie de l'invention, ont été schématisés en bonne partie par des interrupteurs ou des inverseurs, répartis dans les organes de commutation, dont le raccordement est spécifique du cas du passage voie normale voie secours. L'ensemble 1 comporte un circuit à mémoire tampon, 4, ayant quatre entrées 41 à 44 respectivement connectées : à une borne N, destinée à recevoir le train binaire transmis par une voie de transmission normale, à une borne d'entrée H H destinée à recevoir le signal d'horloge de ce meme train binaire, à la sortie 53 d'une boucle d'asservissement en phase 5 et, à travers un interrupteur 11, à la sortie 31 du détecteur 3 qui alimente également toutes les autres voies de transmission normale à travers la ligne DC; ses sorties 46 et 47 sont respectivement connectées à une première entrée 51 de la boucle 5, à travers le circuit a d'un commutateur 6, et à la borne de sortie N' restituant, à travers le circuit a du commutateur 7, les données appliquées à la borne N.Une deuxième entrée 52 de la boucle 5 est connectée, à travers un inverseur 12, soit à l'en- trée 42 du circuit 4, soit à la ligne de distribution du signal d'horloge HS en provenance de l'ensemble 2. La sortie 53 de la boucle 5 fournit le signal d'horloge H' en sortie de l'ensemble 1 qui est appliqué également, à travers un interrupteur 8, à la ligne de distribution de meme repère, à destination de la voie de secours, ainsi qutà une première entrée de chacun des circuits de sélection de bits 9 et 10 dont les secondes entrées correspondantes 92 et 102 sont connectées respectivement à la sortie 47 du circuit 4 et à la ligne de distribution S' du signal de sortie de meme repère en provenance de l'ensemble 2. Les sorties 91 et 101 sont connectées, à travers le double interrupteur 13, aux li N' 5' gnes de distribution 4 et 4 aboutissant respectivement aux entrées 32 et 33 du détecteur 3. La borne d'entrée C0, destinée à recevoir le signal caractéristique de l'état de la voie de transmission normale considérée, est connectée à entrée de commande des interrupteurs 8 et 13 et de l'inverseur 12. Elle est également reliée à l'entrée 14 du circuit logique 15 et couplée à une ligne de distribution C du signal correspondant aboutissant à l'entrée 21 de l'ensemble 2. Le circuit logique 15 comporte également : - une seconde entrée 16, connectée à la ligne de distribution FT ayant pour origine la sortie 34 du module 3, - une première sortie 17, connectée à l'entrée de commande de l'inverseur 6 dont le positionnement sur un second circuit 6b permet de relier l'entrée 51 de la boucle 5 à la sortie 46 du circuit 4 de l'ensemble 2 à travers la ligne de distribution RC, - et une deuxième sortie 18 connectée à entrée de commande de l'inverseur 7 associé à un interrupteur 7' connectant un générateur de "1" logique 19 à l'entrée de commande de l'interrupteur Il et le couplant à la ligne de distribution EC aboutissant à une entrée 22 de l'ensemble 2. Cet ensemble 2 comporte un circuit à mémoire tampon 4 identique à celui de l'ensemble 1 et ayant des accès identi quement repérés. Ses quatre entrées 41 à 44 sont respectivement connectées : à une borne d'entrée S destinée à recevoir le train binaire transmis par la voie de secours, à une borne d'entrée H8 destinée à recevoir le signal d'horloge de ce mê- me train binaire, à la sortie d'un inverseur 23 fournissant un signal d'horloge appliqué également à la borne de sortie H'5 et enfin à la ligne de distribution DC à travers un interrupteur 24; ses sorties 46 et 47 sont respectivement con nectées au point de départ de la ligne de distribution RC, et, à travers un inverseur 25, soit à la borne de sortie S' à travers son circuit a , soit au point de départ de la ligne de distribution S' à travers son circuit b. En outre, la bor ne de sortie H' est connectée à une troisième entrée 35 du S détecteur 3 ainsi qu'au point d'arrivée de la ligne H' à travers le circuit a de l'inverseur 23 ou, à travers son circuit b , à la borne d'entrée H de l'ensemble 2 ainsi au J point de départ de la ligne de distribution H5.Enfin un circuit logique 26 comporte deux entrées respectivement connectées aux entrées 21 et 22 de l'ensemble 2, une première sortie 28 fournissant un signal de commande de l'interrupteur 24 et une deuxième sortie 27 reliée à une quatrieme entrée 36 du détecteur 3 ainsi qu'aux entrées de commande des inverseurs 23 et 25. Le fonctionnement du dispositif sera décrit en partant d'un état de fonctionnement normal des équipements qui se caractérise en particulier par la mise à la valeur logique "1" du signal C0, entraînant la position telle que représentée sur la figure, de l'inverseur 12 et des interrupteurs 8 et 13. Ce signal est couplé à ses homologues en provenance des autres voies à travers une porte logique ET à sortie complémentée de manière à fournir un "0" logique à l'entrée 21 du circuit logique 26 lorsque toutes les voies sont en état (et "1" dès que l'une d'entre elles est en défaut). Tant que le signal CO est à "1", le circuit 17 laisse dans la position de repos-représentée sur la figure, les com mutateurs 6 et 7. Dans cet état le signal binaire apparaissant sur la borne N et inscrit dans la mémoire du circuit 4 à l'aide du signal d'horloge H, se trouve lu par cette même horloge ayant traversé la boucle d'asservissement 5. Ainsi les bornes de sortie N' et H' du dispositif fournissent des signaux identi ques et en phase avec ceux appliqués respectivement aux entrées N et H. En effet la boucle d'asservissement 5, dont un mode de réalisation sera décrit ci-après, n'intervient pasen état de fonctionnement normal.Son rôle est de lisser, gr- ce à son inertie, les sauts de phase éventuels et de décaler la phase du signal qu'elle reçoit sur ordre reçu par son entrée 51, de la part du circuit 4, dont un mode de réalisation sera également décrit ci-après, et qui comporte un comparateur de phase de ses horloges internes d'inscription et de lecture fournissant, sur la sortie 46, un signal de calage qui ne peut être que nul, en l'état normal, puisque ces horloges sont alors identiques. L'inverseur 7 a pour rôle de réaliser la commutation effective sur secours de la voie considérée, sa position est recopiée par l'inverseur 7' qui, en cas de commutation, transmet un "1 " logique sur la ligne EC informant de l'état du dispositif de commutation, et dans le cas présent, interrompt le circuit ce qui correspond à un 1101!. Le couplage de cette information avec ses homologues en présence des autres voies est effectué par un circuit "OU" dont la sortie est connectée à l'entrée 22 du circuit logique 26 qui reçoit donc un "1" dès que le dispositif d'une des voies normales commute, et un "0" dans le cas présent.Le circuit 26 recevant un "0" sur chacune de ses entrées, laisse dans la position repos, représentée sur la figure, les inverseurs 23, 25 et l'interrupteur 24, et n'envoie pas d'ordre sur l'entrée 36 du détecteur de coincidence 30, dont un mode de réalisation sera décrit ci-après, ce détecteur ne recevant d'ailleurs pas de signaux à comparer par suite de l'état de coupure des interrupteurs 13. Dans ces conditions, le circuit à mémoire 4 de la voie de secours inscrit et lit les informations reçues sur la borne S avec la même horloge H5, qui se retrouvent toutes deux respectivement sur les sorties St et H'5. Les informations transmises en service normal par la voie de secours sont généralement celles déjà transmises par une des voies normales considérées comme prioritaires, habituellement celle transmettant également les voies de service, télésignalisations etc... Dès qu'une voie normale quelconque est en défaut, son débit d'information se substitue immédiatement à celui de cette voie prioritaire. Supposons que ce soit le cas de la voie normale représentée sur la figure. L'objet du dispositif selon l'invention est de réaliser avant commutation la mise en phase des horloges et la mise en synchronisme des débits binaires des signaux, normalement identiques, appliqués à chacune des voies, mais ayant subi des conditions de propagation distinctes Le processus commence avec la mise à "0" du signal C , qui change de position, directement, les inverseurs 12, 13 et l'interrupteur 8 du système 1, et, par l'intermédiaire -du circuit 26 qui reçoit maintenant un "1" sur son entrée 21, les inverseurs 23 et 25. De plus, par l'intermédiaire du circuit logique 15, l'inverseur 6 est mis en position intermédiaire de coupure. Les résultats sont les suivants La lecture du circuit 4 se fait alors avec la même horloge, H8, dans les deux voies, ce qui entraîne une mise en phase de fait sans provoquer de perturbation grâce à l'inertie de la boucle 5. Le train de données délivré par l'ensemble 2 est aiguillé à travers la ligne S', sur l'inverseur 7, prêt à commuter. Le détecteur 3 reçoit, par son entrée 36, l'ordre d'effectuer la détection des coincidences entre les signaux qutil reçoit maintenant sur ses entrées 32 et 33, c'est-à-dire un bit sur quatre, sélectionné par les circuits 9 et 10, de chacun des trains binaires reçus. Cette solution a pour but d'éviter de faire travailler à un rythme trop rapide les compara teurs du détecteur qui divise par ailleurs par 4 l'horloge correspondante reçue sur sa borne 35. A chaque mesure du com parateur, si la coincidence n'est pas constatée, le détecteur envoie sur sa sortie 31, un ordre de décalage qui est reçu seulement par le circuit 4 de'via voie de secours.Dès que la coincidence est reconnue, ce qui signifie que les deux trains binaires sont en synchronisme, ou à défaut, au bout d'un certain temps, si la qualité du signal transmis par la voie normale est trop mauvaise, un signal de fin de test est émis sur la sortie 34 et appliquée à l'entrée 16 du circuit logique 15 qui provoque la commutation effective des trains binaires à la sortie N'. Ceci est accompagné de l'envoi d'un "1" logique sur la ligne EC (par l'interrupteur 7') qui ferme l'interrupteur 11 mais ouvre l'interrupteur 24 par l'intermédiaire du du circuit logique 26, afin de permettre dorénavant la réception des signaux de décalage seulement par le circuit 4 de la voie normale. Enfin le circuit logique 15, à réception de ce même signal de fin de test, envoie l'ordre de placer le commutateur 6 sur le circuit b afin que le décalage de phase, introduit entre les horloges d'écriture et de lecture du circuit 4 de la voie de service au moment de la mise en synchronisme, soit annulé par un décalage de phase commandé sur l'entrée 51 de la boucle 5 par le signal de sortie d'un comparateur de la phase de ces deux horloges, issu de la sortie 46 du circuit 4 de l'ensemble 2. De cette manière la mémoire tampon du circuit 4 se trouve recentrée après la commutation et pourra de nouveau etre éventuellement décalée lors d'une nouvelle commutation dans le même sens qui pourrait se présenter ultérieurement. L'état ainsi obtenu se caractérise par des signaux aux accès 21 et 22 du circuit 26 donnés respectivement par EC = 1 et C = 1 . Il se maintiendra tant que la voie normale sera déficiente. Dès qu'elle retrouvera un fonctionnement normal, soit naturellement, s'il s'agissait de conditions exceptionnelles de fading par exemple, soit à la suite de la réparation d'un défaut, il sera obtenu EC = 1 et C = 0 qui cor respondra, pour le circuit logique 26 à un ordre de commutation de la voie de secours sur la voie normale, qui interviendra après mise en phase des trains binaires par substitution de l'horloge H à l'horloge H5 (retour en position normale de l'inverseur 12) et mise en synchronisme obtenue par le détecteur 3 qui commande les décalages de bits nécessaires opérés sur la mémoire tampon du circuit 4 de la voie normale (à travers linterrupteur 11 en continuité). Dès la commutation effectuée, l'état correspondant est représenté par EC = 0 et C = 0, qui caractérise le retour au fonctionnement normal. Un dispositif de blocage (non représenté) assure le maintien permanent de cet état afin de permettre un usage indépendant, aux fins de maintenance par exemple, de la voie de secours, ce qui correspond à la position bloquée de l'inverseur 25 sur le circuit a et de l'inverseur 23 sur le circuit b. La figure suivante montre un mode de réalisation du circuit à mémoire 4. Sur la figure 2, où les mimes repères que sur la figure 1 concernent des organes identiques, un registre à décalage à 4 étages, 60, a des entrées de signal et horloge respectivement connectées aux bornes 41 et 42.Quatre bascules tampons 611 à 614 ont leurs entrées de signal respectivement connectées aux sorties de chacun des 4 étages du registre 60 et leurs entrées de commande d'inscription connectées en parallèle à la borne 42 à travers un diviseur par 4, 62, et un commutateur 63 ainsi qu'à une -des deux entrées 641 d'un comparateur de phase 64.Quatre autres bascules tampon, 651 à 654, dont les entrées de signal sont respectivement connectées aux sorties de signal des bascules 611 à 614 ont leurs entrées de commande de lecture connectées en parallèle à la deuxième entrée 642 du comparateur 64 ainsi qu'à la borne 43 à travers un diviseur par 4, 66. Enfin les sorties de signal des bascules 651 à 654 sont respectivement connec tées aux quatre étages d'un registre 67 dont l'entrée d'hor loge est connectée à la borne 43 et la sortie de signal à la borne 47. Un tel circuit se comporte comme un démultiplexeur série-parallèle suivi d'un multiplexeur parallèle-série par paquets de 4 bits à un rythme dtinscription, dans les bascules tampons 611 à 614, et de lecture dans les bascules tampons 651 à 654, égal respectivement au quart des rythmes des horloges des registres à décalage 60 et 67. Le diviseur par 4, 62, délivre une horloge d'inscrit tion qui peut etre retardée au plus de 1 période par bonds de 90 , pour permettre un décalage, bit par bit du train-binaire inscrit. Il est à noter que chaque saut de phase provoque, selon le sens dans lequel il est effectué, soit la redondance soit la suppression d'un bit d'information mais cette opération de décalage est effectuée sur la voie non encore utilisée pour le trafic, comme expliqué ci-avant. Le déphasage ainsi introduit entre les horloges d'inscription et de lecture est mesuré par le comparateur 64 qui commande la boucle d'asservissement 5 (figure 1) en vue de recentrer le circuit 4. Un exemple de réalisation de cette boucle 5 appliqué à un débit de 140 Mbits/seconde est montré sur la figure suivante. Sur la figure 3, où les mimes repères que sur la figure 1 concernent des organes identiques, la borne d'entrée 52 est connectée à la borne de sortie 53 à travers un diviseur de fréquence par 2, 70, un commutateur à quatre positions 71, un diviseur par quatre, 72, un filtre passe bande 73 et un multiplicateur par 8, 74, connectés en série. La borne d'entrée 51 est destinée à recevoir un signal de commande du positionnement du commutateur 71. Le diviseur par 2, 70, fournit la fréquence moitié du signal d'horloge qu'il reçoit avec quatre phases différentes espacées de zTg , choisies à l'aide du commutateur 71 en vue 2' d'effectuer le recentrage du circuit 4 auquel il est couplé. Le filtre passe bande 73 est un filtre très étroit qui a pour but de lisser les sauts de phase provoqués par le changement de position du commutateur 71 ou les commutations d'horloge pouvant intervenir en amont de la borne 52. Le choix du rang du diviseur 4 a été choisi pour obtenir une inertie maximale du filtre 73 qui a donc dans l'exemple choisi une fréquence centrale de 17,5 MHz. Le rang de multiplication du multiplicateur 74 est déterminé de manière à fournir en sortie un signal d'horloge de même fréquence que celle appliquée à l'entrée de la boucle d'asservissement 5. La figure suivante montre un exemple de réalisation du détecteur de coincidence 3. Sur la figure 4, où les mêmes repères que sur la figure 2 concernent des organes identiques, un comparateur 80 comporte deux entrées de signaux à comparer, 32 et 33, une entrée de commande 36 et 3 sorties connectées respectivement aux entrées d'un compteur de bits successifs 81, d'un compteur de non co ìncidence 82 et d'un compteur de coincidence 83, ce dernier possède une entrée de commande de remise à zéro 831 , connectée a l'entrée du compteur 82, une entrée de commande d'immobilisation 832, connectée à la sortie du compteur 81, et une sortie connectée à une première sortie 34 du détecteur 3 qui comporte en outre un circuit monostable 84 dont l'entrée, et la sortie sont respectivement connectées à l'entrée 36 et la sortie 34 du détecteur 3, cette dernière étant an outre connectée à la sortie du compteur 83. Enfin les 3 compteurs 81 à 83 reçoivent le signal d'horloge h appliqué à la borne d'entrée 35. Le compteur 82 fournit un ordre de décalage des bits sur sa borne de sortie 31 dès qu'il a compté plus d'un nombre donné de non coincidences constaté par le comparateur 80. Le compteur 83 compte les coincidences, mais il est remis à zéro à chaque apparition d'unenon coincidence, sur son entrée 831 et il est stoppé par son entrée 832 tant que le compteur 82 fait le plein de bits successifs identiques, qui ne permettent pas d'apprécier le synchronisme des trains de données. Un délai maximal est imparti à ce détecteur pour fournir le signal de fin de test qui caractérise l'obtention d'un nombre donné de coincidences, à partir de l'ordre de test reçu sur l'entrée 36.Au délà de ce délai, il est considéré que la qualité de la liaison à commuter est trop mauvaise pour réaliser le synchronisme des trains de bits et le circuit monostable 84 délivre lui-même un signal de fin de test qui provoquera la commutation. Dans le cas, pris en exemple, de la transmission d'un débit de données binaires de 140 Mbits/seconde, et d'un bit sur quatre testé au point de vue coincidence, il y a plus de 34000 tests possibles en 1 milliseconde ce qui est largementsuffisant si la mise en phase est effectivement réalisable et si le train binaire est un tant soit peu aléatoire. Bien entendu de nombreuses vairantes sont possibles par rapport aux exemples décrits dans la mise en oeuvre des principes de base de l'invention. En particulier le choix d'un bit sur quatre pour le test de coincidence en même temps que celui d'un groupement par quatre des bits dans le multiplexage démultiplexage, s'il présente l'avantage de mettre en commun, par exemple, un diviseur horloge par 4 pour le circuit à mémoire 4 et le sélecteur de bits 9, ne sont pas les seuls possibles et des facteurs différents dans l'un et l'autre cas sont possibles en fonction du débit des trains de données concernés et des performances souhaitées. De meme le choix d'un décalage de phase par saut de 2 peut entre augmenté ou diminué pour les mimes raisons. Enfin le lissage des sauts de phase peut entre, par exemple, réaliser à l'aide d'une boucle à verrouillage de phase classique si cela apparait plus économique ou plus aisé à réaliser que le filtre à grande sélectivité 73. REVENDICATIONS 1. Dispositif de commutation automatique du raccordement de l'entrée d'un circuit utilisateur de signaux nume - riques avec la sortie des équipements de réception de l'un ou l'autre de deux circuits de transmission transmettant chacun la même information mais selon des conditions de propagation différentes, caractérisé en ce qu?il comporte des moyens de mise en phase du rythme, et de mise en synchronisme des éléments d'information, avant commutation, des signaux numériques issus des équipements devant entre raccordés, après commutation, à l'entrée du circuit utilisateur, afin de commuter ltéquipe- ment à un instant compris à l'intérieur de l'intervalle de temps correspondant à la présence d'un élément d'information identique transmis simultanément par chacun des deux équipements. 2. Dispositif de commutation automatique selon la revendication 1, caractérisé en ce qu?il comporte, inséré en série sur chacun des deux circuits de transmission, un circuit à mémoire comprenant une horloge d'inscription et une horloge de lecture, les moyens de mise en phase comportant un dispositif de lissage des sauts de phase et un circuit de commutation substituant à horloge de lecture du circuit de transmission devant être mis en réserve, celle du circuit de transmission à mettre en exploitation à travers le dispositif de lissage. 3. Dispositif de commutation automatique selon la revendication 2, caractérisé en ce que les moyens de mise en synchronisme comportent un détecteur de coincidence de bits des trains binaires fournis par l'un et l'autre circuit de transmission, chaque circuit à mémoire comprenant un dispositif de décalage de la phase de l'horloge d'inscription commandé par le détecteur de confidence qui délivre un signal de fin de test affranchissant l'exécution de la commutation dès que la coincidence est constatée sur un nombre prédéterminé de bits successifs ou dès qu'un temps prédéterminé s'est écoulé après le début de la mise en synchronisme. 4. Dispositif de commutation automatique selon la revendication 3, caractérisé en ce que chaque circuit à mémoire comporte un comparateur de phase des horloges dtinscrip- tion et de lecture et en ce que le dispositif de lissage des sauts de phase est précédé d'un dispositif supplémentaire de décalage de la phase du signal appliqué au dispositif de lissage, ce dispositif supplémentaire ayant une entrée de commande couplée à la sortie du comparateur de phase de l'un ou l'autre des circuits à mémoire. 5. Faisceau hertzien caractérisé en ce qu?il comporte au moins un dispositif de commutation automatique selon l'une des revendications précédentes.