FR 2466919 A1 19810410 FR 7930189 A 19791210 La présente invention a trait aux réseaux de rétablissement d'horloge pour modems QPSIC. Les réseaux a rétablissement d'horloge utilisés dans les modems peuvent être classés en deux type-s principaux, le type basse fréquence et le type haute fréquence. La figure 1 represente un réseau de rétablissement d'horloge à haute fréquence qui est utilisé largement dans les modems. La fréquence intermédiaire IF est injectée dans un transformateur differentiel 10 qui découpe le signal en deux sorties. Une sortie est injectée directement dans un mélan- geur 1.2 tandis que l'autre sortie est injectée dans le même mélangeur par l'intermédiaire d'un élément à retard 14 d'un demi bit. La sortie du mélangeur 12 est alors injectée dans un circuit d'horloge 16 qui délivre un siqnal d'horloge à la cadence de baud. Ce type de système de rétablissement d'horloge fonctioniie de façon satisfaisante tant que l'élé- ment à retard d'un demi bit 14 a une dimension physique acceptable.Cependant, aux basses fréquences, telles que par exemple 1M bit par seconde, la dimension nécessaire pour l'élément à retard 14 devient excessive. En outre, Si ce type de technique de retablissem,ent d'horloge est utilisé dans un système QPSK, l'horloge rétablie est à la cadence de baud et afin d'obtenir une horloge à la cadence de bit, une sortie du circuit de rétablissement 16 doit être injectée dans un circuit 18 où elle est multipliée par 2. Il en résulte une dégradation de S/N d'environ 6 dB. Du fait qu'il n'est pas pratique d'utiliser pour les basses fréquences les circuits de rétablissement d'horloge à haute fréquence connus, on a conçu un certain nombre de réseaux de rétablissement qui sont applicables spécifi quement dans le domaine des basses fréquences. Un tel réseau de rétablissement d'horloge à basse fréquence est représenté sur la figure 2. Dans ce type de système, la cadence de baud est injectée à un doubleur de fréquence 20 dont la sortie est envoyée comme entrée dans un multivibrateur monostable 22 (one shot : OS). La sortie du monostable 22 a un état haut relativement court, légèrement inférieur à la moitié d'un temps de symbole, et détermine le départ du cycle de boucle d'accrochage de phase (phase lock loop : PLL).La sortie du doubleur de fréquence 20 est simultanément envoyée comme entrée au monostable 24 qui a un état haut légèrement supérieur au temps de symbole. Les sorties des mono stables 22 et 24 sont envoyées à un circuit de détection de phase 26 ayant une sortie qui est une fonction de la différence de temps entre le temps de branchement du monostable 22 et le temps de coupure du monostable 24. La sortie du détecteur de phase est envoyée à travers un filtre actif 28 à la sortie de commande d'un oscillateur à cristal commandé par tension 30 (VCXO), -dont la sortie est envoyée à travers Un circuit "divise par 2" 32 à l'entrée du monostable 34. Le monostable 34 comporte un ajustement dé phase RC 36 et la sortie du monostable 34 est envoyée à travers le monostable 38 pour commander le temps de coupure du monostable 34. La boucle d'accrochage de phase devient bloquée quand la phase d'horloge VCXO est correcterrent synchronisée avec les transitions de sianal. Chacun des nonostables 22, 24, 34 et 38 a des commandes qui doivent autre ajustées à chaaue mise en route du système, puisque le VCXO et le signal peuvent être à toute phase relative l'un par rapport à l'autre. Ces ajustements doivent ainsi être répétés chaque fois que l'accrochage de phase est perdu. Ainsi, les ajustements peuvent devenir fastidieux et il peut être difficile de réaliser la temporisation correcte et la régulation de phase des différents monostables. Pour cette raison, le système est souvent non pratique et non fiable. La présente invention a pour objet un réseau de rétablissement d'horloge qui peut etre utilisé efficacement à haute ou à basse fréquencé. L'invention a encore pour objet un réseau de rétablissement d'horloge qui dérive une impulsion d'horloge à cadence de bit à partir d'une cadence de baud sans qu'il soit nécessaire de multiplier une horloae dérivée à cadence de baud et ainsi dégrader la cadence S/N. L'invention a encore pour objet un réseau de rétablissement d'horloge qui peut être utilisé à basse fréquence sans utiliser d'élément à retard de dimension excessive. L'invention a encore pour objet un réseau de rétablissement d'horloge qui peut être utilisé à basse fréquence sans qu'il soit nécessaire d'ajuster continuellement plusieurs éléments de commande. Brièvement, ces objets ainsi que d'autres sont obtenus conformément à la présente invention par un réseau de rétablissement d'horloge comprenant essentiellement un réseau formant une impulsion, un réseau déterminant une amplitude et une largeur d'impulsion, un oscillateur et un comparateur. Le réseau de formation d'impulsions reçoit des données en cadence de baud et délivre un train d'impulsions relativement étroites à la cadence de baud. Le réseau déterminant l'amplitude et la largeur d'impulsion reçoit ce train d'impulsions et ajuste l'amplitude et la largeur des impulsions et délivre ces impulsions ajustées comme impulsions de synchronisation à la base d'un oscillateur Colpitt.L'oscillateur est accordé sur une fréquence centrale voisine de la fréquence d'horloge à dériver, soit à la cadence de bit, soit à la cadence de baud, et les impulsions de synchronisation synchronisent positivement la sortie d'oscillateur sur les données entrant à cadence de baud. La sortie d'oscillateur est délivrée à un comparateur de seuil dont la sortie est le signal d'horloge rétabli. L'oscillateur comporte des réactions supplémentaires positives et négatives qui améliorent la régénération et la stabilité de l'oscillateur de façon que la dérive soit maintenue à un minimum pendant de longues périodes étendues de zéros ou de uns ininterrompues. La description qui va suivre, en regard des dessins annexés, donnée S titre d'exemple non limitatif, fera bien comprendre comment lgirlvention peut être réalisée. Les figure 1 et 2 sont des réseaux de rétablis se- ment d'horloge classiques à haute et basse fréquence respec tivement, décrits brièvement ci-dessus; la figure 3 est un schéma-bloc simplifié des constituants essentiels du réseau de rétablissement d'horloge conforme à la présente invention; la figure 4 est un schéma-bloc d'un exemple de réseau de rétablissement d'horloge représenté sur la figure 3; les figures 5A à 5E forment-un chronogramme représentant les signaux présents aux points A à E respectivement, sur la figure 4; la figure 6 est une photographie du signal d'horloge à la base de l'oscillateur et du-signal d'horloge rétabli divisé par 2;; la figure 7 est un schéma de circuit dtune seconde forme de réalisation de réseau de rétablissement d'horloge selon la présente invention; et la figure 8 est un graphique des courbes des cadences d'erreur de bit, théorique et effectif, pour le réseau de rétablissement d'horloge de la figure 7. La présente invention utilise le principe de base dit de l'entratnement de fréquence décrit par -Van der Pol dans "Forced Oscillation in a circuit with a non linear resistance", publié dans "Philosophical Magazine", Vol. 3, page 65, janvier 1927 et Vasil Uzunoglu dans "Analysis and Design of Digital Système" Cordon and Breech, 1974, chap. 8. Cependant, la présente invention diffère de façon significative de la technique décrite, à la fois dans sa fonction et dans sa mise en application. D'abord la synchronisation de l'oscillateur dans la présente invention est obtenue par des impulsions et non par des ondes sinusoldales. Ensuite, l'horloge cadence de bit dans la présente invention est rétablie directement à partir de la cadence de baud qui a un taux de répétition de la moitié de celui de l'horloge à cadence de bit.Finalement, la donnée sélective utilisée pour engendrer les impulsions de synchronisation dans le circuit de rétablissement d'horloge dans la présente invention peut avoir des uns ou des zéros sans interruption pendant plusieurs périodes d'horloge, laissant ainsi l'entrée de l'oscillateur pendant ce temps sans aucune impulsion de synchronisation. On se reporte maintenant à la figure 3 qui représente un schéma-bloc simplifié du réseau de rétablissement d'horloge conforme à la présente invention. Le système comprend un réseau 40 de formation d'impulsions qui reçoit l'information à cadence de baud et délivre à sa sortie un train d'impulsions relativement étroites à la cadence de baud. Ce train d'impulsions relativement étroites est injecté dans un réseau 42 déterminant l'amplitude et la largeur de l'impulsion dans lequel l'amplitude et la largeur des impulsions sont ajustées pour maximiser la plage d'alignement et de sensibilité du réseau de rétablissement d'horloge. Le train d'impulsions ajustées est injecté à-un oscillateur 44 qui est accordé pour avoir une fréquence centrale voisine de la fréquence d'horloge à rétablir.Les impulsions synchronisent l'oscillateur à la cadence de baud entrant, et la sortie de l'oscillateur est injectée à un cOmparateUr de seuil 46 qui délivre à sa sortie un signal d'horloge entièrement retabli. La figure 4 est un schéma d' un etcs le du réseau de rétablissement d'horloge représenté sur la figure 3 avec la fréquence centrale de l'oscillateur accorde à 1,5470 MHz. Le réseau de formation d'impulsions 40 comporte une porte D ET (NAND) (7407)48, qui reçoit le signal à cadence de baud et délivre une entrée à une porte NON-OU (NOR 7402) 50. Le sianal à cadence de baud est simultanément injecté à l'autre entrée de la porte NON-OU 50 à travers un réseau RC comprenant une résistance 52 et une capacité 54. La sortie de la porte 50 est un train d'impulsions à la cadence de baud et les valeurs de la résistance 52 et de la capacité 54 sont choisis de façon que les impulsions à la sortie de la porte 50 soient suffisaDnent étroites. Le train d'impulsions étroites est injecté au potentiomètre 56 qui détermine l'amplitude de l'impulsion de synchronisation a appliquer l'oscillateur. La largeur et la forme de l'impulsion est déterminée par 1 capacité 58.Les capacités 60 et 62 forment un filtre passebande pour améliorer le rapport sìgnal/bruit et réduire l'instabilité de l'impulsion appliquée à l'oscillateur. L'oscillateur 44 peut être un oscillateur standard Colpitt avec deux réactions additionnelles positive et négative. Les capacités 64 et 66 constituent les voies de réaction additionnelles positives qui améliorent la régénération, qui à son tour améliore la stabilité Q de l'oscillateur. La résistance 68 et la capacité 70 améliorent la stabilité de fréquence et d'amplitude du réseau de rétablissement d'horloge en désensibilisant l'étage oscillateur aux variations d'entré et de température. Le circuit d'oscillateur accordé doit être isolé d l'entrée autant que possible. Dans ce but, il peut être opportun de connecter un amplificateur entre le potentiomètre 56 et la capacité 58. Comme il est possible d'avoir à l'entrée des uns ou des zéros de façon prolongée, les oscillateurs instables peuvent dériver d'une quantité suffisante pour affecter défavorablement le taux d'erreur de bit. Ainsi, le Q et la stabilité de fréquence du système sont essentiels. Ils peuvent être encore améliorés en utilisant un réseau à décalage de phase sans minimum comme élément d'accord, dans lequel Db/D est grand. Les figures 5A' 5E forment un chronogramme représentant des formes d'onde des signaux existant aux points correspondants A à E sur la figure 4. La forme d'onde 70 sur la figure 6 est une photographie du signal effectif existant au point C représentant le signal d'horloge à la base de l'oscillateur sur lequel est superposé l'impulsion d'entraînement externe à chaque autre cycle.La forme d'onde 74 sur la figure 6 est une photographie d'un signal d'horloge à cadence de baud qui est réalisée en injectant le signal de sortie de la figure 5E dans un simple circuit divise par 2" (non représenté) Des essais ont été effectués avec le réseau cidessus en utilisant un courant de signaux pseudo sélectifs de longueur 215 au point C avec des variations d'amplitude de 1,2 - 3,9 volts et des variations de largeur d'impulsion de 20 - 60 ns. Les plages d'alignement et de sensibilité étaient assez stables dans les variations ci-dessus.Les résultats suivants ont été obtenus Fréquence centrale de l'oscillateur 1,5470 MHZ (horloge & cadence de baud) Plage d'alignement 1,3573 - 1,6573 MHz Signal d'entrée Plage de sensibilité 1,5270 - 070 MHz à cadence de baud Plage d'alignement 1,5190 - 1,5990 Signal d'entrée à 1/2 cadence de baud ou Plage de sensibilité i,5330 - 1,5770 0,7595 - 0,7985 0,7665 - 017885 Les résultats montrent que le système a des plages d'alignement et de sensibilité plus larges quand l'entrée est à cadence de baud plutôt qu'à demi-cadence de baud, comme on s'y attend. Le même type général de réseau de rétablissement d'horloge a été essayé dans un modem universel pour déterminer le taux d'erreur de bit à différents niveaux de bruits. Pendant ces essais, la fréquence d'horloge était 1,0227 MHz et l'horloge à cadence de bit a été rétablie directement à partir du signal à cadence de baud Pour accroître la plage d'alignement du roseau de rétablissement d'horloge, un doubleur d'impulsions a été introduit à l'entrée du réseau. Un schéma du réseau du rétablissement d'horloge à cadence de bit modifié est représenté sur la figure 7. Le signal à cadence de baud est injecté à l'entrée au point A et les portes ET 76 et 78 en coopération avec la porte 80 OU-exclusif double la cadence d'impulsions. Le train d'impulsions à la sortie de la porte 80 est injecté à un monostable (74123; ; 82 qui réduit l'instabilité et ajuste la largeur des impulsions La sortie du monostable 82 est ensuite injectée à un potentiomètre 84 pour l'ajustement de l'amplitude, lu forme et 9a largeur des impulsions de synchronisation injectée injectées à l' scillateur étant encore déter- minées par la capacité 58 Les capacités de contournement 60 et forment encore un filtre passe-bande qui évitera l'instabilité à haute fréquence et le bruit. Le circuit oscillateur 44 est le même que celui représenté sur la figure 4 sauf que la sortie est prise- sur l'émetteur au lieu du collecteur. On a constaté que le circuit de rétablissement représenté sur la figure 7 présente une plage d'alignement entre + 40,5 KHz et - 39,5 KHz. Le système a été essayé pendant plusieurs heures dans des conditions d'absence de bruit à différentes fréquences, à l'intérieur de la plage d'alignement et aucune erreur n'a été observée. La courbe du taux d'erreur de bit pour le réseau de rétablissement d'horloge de la figure 7 est representée sur la figure 8. Les filtres utilisés au modulateur et au démodulateur étaient loin d'être idéals, car le système a été conçu comme un modem universel couvrant toutes les fréquences entre 1 mbit/ -sec et 60 mbit/sec. Par exemple, la largeur de bande du filtre IF récepteur en fonctionnement à 1 mbit/sec. était 2,5 MHz avec aucune correction. Les filtres d'émission avaient les mêmes caractéristiques. Comme il ressort de la description ci-dessus, le réseau de rétablissement d'horloge selon la présente invention peut rétablir soit une horloge à cadence de bit, soit une horloge à cadence;de baud, directement à-partir du signal à cadence de baud en fonction de la fréquence centrale de l'oscillateur accordé. En outre, il rétablit l'horloge à cadence de bit ou à cadence de baud même si aucune impulsion de synchronisation n'est présente pendant les périodes d'horloge étendues avec des uns ou des zéros ininterrompus. Les résultats d'essai montrent que la simplicité, la fiabilité et les propriétés fonctionnelles du réseau de rétablissement d'horloge selon la présente invention sont supérieures.à tout réseau de rétablissement d'horloge basse fréquence existant et un avantage supplémentaire du réseau de rétablissement d'horloge de la présente invention est qu'il n'a virtuellement aucune limitation de fréquence. En d'autres termes, il peut fonctionner efficacement entre quelques bits et plusieurs centaines de Mégabits. La synchronisation est assure de façon dynamique avec des signaux plutôt qu'à travers une tension continue dérivée des signaux, et le retablissement n'a pas d'étape intermédiaire comme dans les boucles d'accrochage de phase. En outre, comme l'horloge à cadence de bit est rétablie directement à partir du signal à cadence de baud, le doublement de fréquence en vue d'obtenir une horloge à cadence de bit est éliminé et ainsi la dégradation de S/N est évitée. On comprendra que le réseau de rétablissement d'horloge selon la présente invention peut être utilisé pour doubler ou quadrupler les fréquences d'entrée et qu'il peut aussi être utilisé dans un réseau de rétablissement de porteuse de systèmes QPSE dans lesquels le signal IF, après avoir été multiplié et divisé par 4, peut aligner la variation IF dans une plage de fréquence plus large que les boucles AFC disponibles. On a constaté que des variations de fréquence IF de 70 MHz + 100 KHz peuvent être alignées facilement dans une large plage d'amplitude et de changement de température. Il va de soi que les modes de réalisation décrits ne sont que des exemples et qu'il serait possible de les modifier, notamment par substitution d'équivalents techniques, sans sortir pour cela du cadre de l'invention. REVENDICATION Réseau de rétablissement d'horloge pour recevoir un courant de signal d'entrée, et dériver de ce courant de s-ignal d'entrée un signal d'horloge synchronisé avec le courant de signal d'entrée, ce réseau de rétablissement d'horloge comprenant - des moyens de formation d'impulsions pour recevoir le courant de signal d'entrée et engendrer un train d'impulsiosn synchronisé sur le courant de signal; - des moyens de détermination d'amplitude et de larqeur d'impulsion pour recevoir ce train d'impulsions et engendrer un train d'impulsions de synchronisation d'amplitude et de largeur désirés; - des moyens d'oscillateur pour recevoir le train d'impulsions de synchronisation et engendrer un signal d'oscillateur synchronisé sur les impulsions de synchronisation; et - des moyens de comparateur pour recevoir le si- gnal d'oscillateur, comparer ce signal d'oscillateur à une valeur de seuil et engendrer un signal d'horloge synchronisé avec le courant de signal d'entrée.