FR 2457601 A1 19801219 FR 7913131 A 19790523 La présente invention appartient au domaine du calcul numérique et a notamment pour objet un convertisseur analogique-numérique. L'invention peut être utilisée dans la conception et la construction des instruments de mesure numériques et des ordinateurs. I1 existe des convertisseurs analogiques-numériques à codage rang à rang comportant un convertisseur numérique-analoggpequi a sa sortie raccordée à l'une des entrées d'un comparateur dont une autre entrée constitue celle du convertisseur analogique-numérique destinée à recevoir la valeur analogique à convertir. La sortie du comparateur est raccordée à l'une des entrées d'un codeur servant à commander la conversion analogique-numérique. L'entrée de commande à bits multiples du codeur est reliée à la sortie d'une horloge, sa sortie à bits multiples qui délivre des signaux sous forme de combinaisons de codage à bits multiples étant raccordée à l'entrée de code à bits multiples du convertisseur numérique - analogique. Toutefois, dans un tel convertisseur analogique-numérique, le contrôle métrologique de la valeur de l'erreur systématique dDe àl'éartertrelespiEs des bits du convertisseur numérique - analogique et leurs valeurs nominales, est compliqué. La présente invention vise par conséquent un convertisseur analogique-numérique permettant, grâce à l'adjonction d'un bloc d'évaluation d'erreur, d'intégrer le contrôle métrologique à l'opération de conversion principale et d'évaluer l'erreur systématique d'après la forme de la combinaison de codage à la sortie du convertisseur analogique-numérique. Ce problème est résolu du fait que le convertisseur analogique-numérique du type comportant un convertisseur numérique-analogique à n bits dont la sortie est raccordée à l'une des entrées d'un comparateur, un codeur destiné à commander la conversion analogique-numérique et qui a son entrée d'information raccordée à la sortie du comparateur, et sa sortie, à l'entrée du convertisseur numérique-analogique, et une horloge dont la sortie est raccordée à l'entrée de commande du codeur, est caractérisé, selon l'invention, en ce qu'il comporte un détecteur de code de l'erreur de conversion qui a son entrée de commande reliée à la sortie de l'horloge, et son entrée d'information, à la sortie du comparateur, le poids du brème bit du convertisseur numérique-analogique à n bits étant adopté (à partir de # = p+1) égal à la somme des poids des (#-1)ème et (#-p-1)ème bits, P étant le nombre naturel, et t = 0,1,2,...,n-1. L'adjonction au convertisseur analogique-numérique d'un détecteur code de l'erreur de conversion permet, pour les poids donnes des bits du convertisseur numérique-analogique, de réaliser le contrôle metrologique de l'erreur systématique du convertisseur analogique-numérique a partir de la combinaison de codage apparaissant à la sortie du comparateur, ce qui résulte de certaines relations existant entre les poids des #ème, (#-1)ème et (#-p-1)ème bits des codes p utilisés par le convertisseur analogique-numérqiue proposé. I1 est raisonnable que dans le convertisseur analogique-numérique selon l'invention le détecteur de code de l'erreur de conversion comport@ retardateur d'impulsions de p périodes d'horloge, ayant su soins une soe raccordée à l'une des entrées d'un élément logique-ET iront la sortie esi raccordée à l'entrée "1" d'une bascule ayant sa sortie "1" reliée à l'ui des entrées d'un autre élément logique ET, que les autres entrées des t éléments logiques ET soient raccordées à l'entrée du retardateur d'im de p périodes d'horloge, que la sortie de l'autre élément logique ET s raccordée à l'entrée d'information d'un bloc de portes ayant sa sortie raccordée à l'entrée d'un registre destiné au stockage du code d'erreur conversion, que l'entrée du retardateur d'impulsions constitue l'entrée d'information du détecteur de code de l'erreur de conversion, que l'ent à bits multiples du bloc de portes forme l'entrée de commande du détect de code de l'erreur de conversion, et que la sortie å bits multiples du registre constitue la sortie de code de l'erreur de conversion du déte Ainsi conçu, le détecteur d'erreur de conversion est capable de traduire les valeurs analogiques en codes numériques pour p=l. I1 est préférable que dans le convertisseur ana-logique-numérique selon l'invention le détecteur de code de l'erreur de conversion contez un élément logique ET de contrôle et une bascule de contrôle, que son retardateur d'impulsions de p périodes d'horloge ait deux sorties dont correspondant au retard d'impulsions de (p-1) périodes d'horloge, soit raccordée à l'une des entrées de l'élément OU de contrôle, ayant son a entrée raccordée à l'entrée du retardateur d'impulsions de p périodes d'horloge, et sa sortie, à l'entrée "1" de la bascule de contrôle et à l'autre entrée "1" de la première bascule, et que la sortie "l" de la bascule de contrôle représente la sortie d'erreur de conversion grossi du détecteur de code de l'erreur de conversion. Dans ce mode de réalisation, le détecteur de code de l'erreur de conversion, outre qu'il permet la traduction analogique-numérique pour p=2, offre la possibilité de mettre en évidence l'erreur de conversion grossière. I1 est admissible que dans le convertisseur analogique-numérique selon l'invention le détecteur de code de l'erreur de conversion possède un retardateur d'impulsions à p sorties, qu'un élément logique OU de contrôle ait (p-l) entrées raccordées aux (p-l) sorties du retardateur d'impulsions de p périodes d'horloge, que la sortie de l'élément logique ET de contrôle soit raccordée à l'une des entrées de l'élément logique ET de contrôle, ayant son autre entrée raccordée à l'entrée du retardateur d'impulsions dep périodes d'horloge, et sa sortie, à l'entrée "1" de la bascule de contrôle et à la deuxième entrée "1" de la première bascule, et que la sortie "1" de la bascule de contrôle forme la sortie d'erreur de conversion grossière du détecteur de code de l'erreur de conversion. En l'occurence, le détecteur de code de l'erreur de conversion fournit le code d'erreurs de conversion pour p=3 et met en évidence l'erreur grossière survenant lors de la représentation codée des valeurs analogiques. I1 est raisonnable que dans le convertisseur analogique-numérique selon l'invention le codeur possède encore une sortie destinée à la lecture des combinaisons de codage du nombre et raccordée à l'entrée d'information à bits multiples du détecteur de code de l'erreur de conversion comportant un premier bloc d'éléments logiques ET ayant leurs premières entrées réunies à l'entrée d'information du détecteur de code de l'erreur de conversion, leurs autres entrées étant réunies à l'entrée de commande du détecteur de code de l'erreur de conversion, que la sortie de chacun des éléments logiques ET du premier bloc d'éléments logiques ET soit raccordée à l'une des entrées de chaque élément logique ET d'un deuxième bloc d'éléments logiques ET, que les autres entrées desdits éléments logiques ET aient un point commun relié à la sortie "1" d'une bascule dont l'entrée "1" est raccordée à la sortie d'un élément logique OU, que les entrées de l'élément logique OU soient reliées aux sorties des éléments logiques ET d'un troisième bloc d'éléments logiques ET, ayant leurs entrées raccordées à l'entrée d'information à bits multiples du détecteur de code de l'erreur de conversion, et que les sorties des éléments logiques ET du-deuxième bloc d'éléments logiques ET soient raccordées aux entrées d'un registre dont la sortie à bits multiples constitue la sortie de code de l'erreur de conversion du détecteur de de l'erreur de conversion. L'invention sera mieux comprise et d'autres buts, détails et ava de celle-ci apparaitront mieux à la lumière de la description explicat qui va suivre de différents modes de réalisation donnés uniquement à t d'exemples non limitatifs avec références aux dessins non limitatifs annexés dans lesquels - la figure 1 représente le schéma fonctionnel d'un convertisse analogique-numérique conforme à l'invention ; - la figure 2 est le schéma fonctionnel du détecteur de code de l'erreur de conversion, pour p=l, selon l'invention ;; - la figure 3 est le schéma fonctionnel d'un autre mode de réal du détecteur de code de l'erreur de conversion, pour p=2, selon l'inv - la figure 4 est le schéma fonctionnel d'un troisième mode de réalisation du détecteur de code de l'erreur de conversion, pour p) selon l'invention - la figure 5 est le schéma fonctionnel d'encore un autre mode réalisation du convertisseur analogique-numerique conforme à l'invent Le convertisseur analogique-numérique representé sur la figure comporte un convertisseur numérique-analogique 1 ayant sa sortie raco à l'une des entrées d'un comparateur 2 dont l'autre entrée 3 constitu du convertisseur analogique-numérique qui reçoit la valeur analogique à convertir, La sortie du comparateur 2 est raccordée à l'entrée d'in d'un codeur 4 servant à commander la conversion analogique-numérique. codeur 4 a son entrée de commande à bits multiples 5 raccordée à la s de l'horloge 6, et sa sortie à bits multiples 7, à l'entrée à bits multiples du convertisseur numérique-analogique 1. te convertisseur analogique-numérique contient de plus un détecteur de code de I'erreu de conversion 8 qui a son entrée d'information 9 raccordée à la sorti du comparateur 2, et son entrée de commande à bits multiples 10, à la sortie del'horloge 6. La sortie à bits multiples du détecteur de code d'erreur 8 constitue la sortie 11 du convertisseur analogique-numériq destinée à la lecture du code d'erreur de conversion. Le convertisseur analogique-numérique de la figure 1 a encore c de particulier que le poids du #ème bit du convertisseur numérique-an 1 à n bits est égal, à partir de g p+l, à la somme des poids des et (#-p-1)ème bits, p étant le nombre naturel donné, et 2 = 0,1,2,3...,n-1. Or, cette condition est satisfaite par les poids des chiffres dans les nombres p de Fibonacci lpour ,e= 0,1,2...p-1, p tPp =iPp( I) +'?p (t ~ p - 1) (1) pour p+l et par les poids des chiffres représentant les puissances successives de la proportion pd "or". &alpha;n, &alpha;n-1, ... , &alpha;#, &alpha;#-1, ... &alpha;p, ... , &alpha; , P P PP P P où0 Xp+1 ~ XP ~ 1 = 0 (2) De l'équation (2) on tire la propriété fondamentale suivante de la proportion p d"'or" &alpha;# = &alpha;#-1+&alpha;#-p-1 p p p La figure 2 représente le schéma fonctionnel du détecteur de code de l'erreur de conversion 8 pour p=l.Le détecteur 8 comporte un retardateur d'impulsions de p périodes d'horloge (en l'occurrence, d'une seule) 12 dont l'entrée forme l'entrée d'information 9 du détecteur 8. Le retardateur d'impulsions 12 a sa sortie retardée de p périodes d'horloge (en l'occurrence d'une seule période d'horloge) raccordée à l'une des entrées d'un élément logique ET 13 dont une autre entrée est réunie à l'entrée d'information 9 du détecteur 8. La sortie de l'élément logique ET 13 est raccordée à l'entrée "1" 14 d'une bascule 15 qui a sa sortie "1" reliée à l'une des entrées d'un autre élément logique ET 16. L'autre entrée de l'élément logique ET 16 est réunie à l'entrée du retardateur d'impulsions 12.La sortie de l'élément logique ET 16 est raccordée à l'entrée d'un blocde portes 17 dont une autre entrée à bits multiples constitue l'entrée de commande 10 du détecteur de code d'erreur 8. La sortie à bits multiples du bloc de portes 17 est raccordée à l'entrée à bits multiples d'un registre 18 destiné au stockage du code d'erreur de conversion et dont la sortie à bits multiples forme la sortie 11 du convertisseur analogique-numérique servant à la lecture du d'erreur de conversion. La figure 3 montre le schéma fonctionnel du détecteur de code de l'erreur de conversion 8 pour le cas où p=2. La distinction entre le détecteur de la figure 3 et celui de la figure 2 réside dans le fait qu a un élément logique ET 19 supplémentaire dont l'une des entrées est raccordée à l'entrée du retardateur d'impulsions de p (c'est-à-dire de deux) périodes d'horloge. Le retardateur d'impulsions 12 possède encore sortie 20, retardée d'une seule période d'horloge et raccordée à l'entr restante de l'élément logique ET 19, la sortie du retardateur 12 retard de p périodes d'horloge (c'est-à-dire de deux) étant reliée à l'une des entrées de l'élément logique ET 13, comme c'est le cas sur la figure 1. sortie de l'élément logique ET 19 est raccordée à une autre entrée "1" de la bascule 15 et à l'entrée 1 d'une autre bascule 22 dont la sortie forme une sortie 23 du convertisseur analogique-numérique délivrant le signal d'erreur de conversion grossière. La figure 4 représente le schéma fonctionnel du détecteur de codc de l'erreur de conversion pour p ) 3. Comparé au détecteur 8 de la figure 2, celui de la figure 4 a ce de particulier qu'il contient un élément logique OU 24 supplémentaire (p-l) entrées raccordées à p-l) sorties du retardateur d'impulsions 1 de p périodes d'horloge assurant un retard d'impulsion de 1 à (p-l) pé d'horloge. L'élément logique OU 24 a sa sortie raccordée à l'une des e de l'élément logique ET 19 dont l'entrée restante est reliée à l'entré retardateur d'impulsions 12. La sortie de l'élément logique ET 19 est raccordée, comme sur la figure 3, à l'entrée "1" 21 de la bascule 15 f l'entrée "1" de l'autre bascule 22 dont la sortie "1" constitue la SOI 23 du convertisseur analogique-numérique délivrant le signal d'erreur conversion grossière. La figure 5 donne le schéma fonctionnel d'un autre mode de réal: du convertisseur analogique-numérique. Le convertisseur analogique-nu de la figure 5 diffère de celui de la figure 1 par le fait que pour le codeur 4 possède encore une sortie à bits multiples, raccordée à u entrée d'information à bits multiples 25 du détecteur de code de l'er de conversion 8. Le détecteur 8 contient un premier bloc 26 d'élément logiques ET dont les premières entrées ont un poindcommun constituant l'entrée d'information 9 du détecteur 8, raccordée à la sortie du comparateur 2. D'autres entrées des éléments logiques ET formant le bloc 26 constituent l'entrée de commande à bits multiples 10 du détecteur 8, raccordée à la sortie de l'horloge 6.Les sorties du bloc 26 d'éléments logiques ET sont raccordées aux entrées respectives des éléments, logiques ET d'un deuxième bloc 27 ; le reste des entrées desdits éléments logiques ET sont réunies en un point commun raccordé à la sortie 1 d'une bascule 28 dont l'entrée 1 29 est reliée à la sortie d'un élément logique OU 30. Les entrées de l'élément logique OU 30 sont raccordées aux sorties d'un troisième bloc 31 d'éléments logiques ET 251 à 25n qui ont leurs entrées reliées à la deuxième sortie à bits multiples du codeur 4 de manière que l'une des entrées de chaque #ème élément logique ET 25 # soit reliée au #ème bit de la sortie à bits multiples du codeur 4 et que l'entrée restante dudit #ème élément ET 25 # soit reliée au (#+1)ème bit de la sortie à bits multiples du codeur 4.Le détecteur 8 comporte de plus un registre 32 qui a ses entrées raccordées aux sorties du bloc 27 d'éléments logiques ET. Les sorties du registre 32 forment la sortie à bits multiples 11 du convertisseur analogique-numérique servant à la lecture du code d'erreur de conversion. Le fonctionnement du convertisseur analogique-numérique à n bits représenté sur la figure 1 s'effectue de la façon suivante. La valeur x à convertir arrive à l'entrée 3 du comparateur 2. La valeur de x est limitée à celle du nème nombre p de Fibonacci #p (n) pour le cas où les bits du convertisseur numérique-analogique ont les poids de la foromule (1), c'est-à-dire que #p (0), #p(1), ..., #p(n-1) (pour p=1, la série a la forme : 1, 1, 2, 3, 5, 8, 13, ...) ; Or lorsque les poids des bits du convertisseur numérique-analogique 1 sont adoptés égaux aux puissances de la proportion p d"'or", soit &alpha;po, &alpha;p1, ... &alpha;pn-1 (pour p=l cette série devient la valeur de x ne dépasse pas &alpha;pn.A l'application des impulsions d'horloge de l'horloge 6 à l'entrée de commande à bits multiples 5 du codeur 4, ce dernier traduit la suite des impulsions d'horloge en code binaire, qui est appliqué à l'entrée à bits multiples du convertisseuj numérique-analogique 1, dont les poids des bits sont conformes, comme l'a dit précédemment, soit aux nombres p de Fibonacci, soit aux puise de la proportion p d"'or". I1 en résulte que le convertisseur numérique-analogique 1 délivre une valeur analogique proportionnelle auxdits nombres à la deuxième entrée du comparateur 2 Le comparateur 2 effectue la comparaison bit par bit de la valeur analogique d'entrée aux poids des bits du convertisseur numérique-ana 1 à partir du poids le plus fort çp(n-l) (ou pn 1).La suite binair p p apparaissant à la sortie du comparateur 2 représente le code p de Fib (ou celui de la proportion p d"'or") de la valeur x. La propriété des nombres p de Fibonacci définie par la relation de récurrence (1) et c de la proportion p d"'or" donnée par l'expression (3)imposent certain restrictions à la forme des combinaisons de codage à la sortie du comparateur 2 ; or c'est la forme de ces combinaisons de codage qui p d'évaluer l'erreur systématique du convertisseur analogique-numérique à l'écart entre les poids des bits du convertisseur numérique-analogi et leurs valeurs nominales, ce qui en définitive permet d'atteindre 1 principal de l'invention, qui est la simplification du contrôle métrc que.Le détecteur de code de l'erreur de conversion 8 analyse les combinaisons de codage sous forme d'une suite binaire sortant du comF 2 et, à l'aide d'impulsions d'horloge appliquées à son entrée 10, dét le code d'erreur de conversion apparaissant à la sortie 11. On va maintenant examiner le fonctionnement du convertisseur analogique-numérique' dans le cas de trois valeurs de p (p=l, p=2, p=: On supposera que, dans tous les cas, la conversion analogique-numéris intéresse la valeur x=#p(n-1) ou x=&alpha;pn-1 et on analysera le compori du convertisseur analogique-numérique aux trois niveaux d'idéalis mathématique, lorsque toutes les opérations dans le convertisseur analogique-numérique s'effectuent avec une précision absolue, physique admet une erreur due à des contraintes physiques (fluctuations thermr miques, relations de la physique des quanta), et technique qui admet exemple, un écart + ## des poids du eème bit. Compte tenu de la relation de Fibonacci (1) et de la relation la proportion p d"'or", il est facile de démontrer que pour une val p > O donnée au niveau d'idéalisation mathématique le comparateur 2 ne peut délivrer que des suites binaires dans lesquelles tout 1 doit être suivi d'au moins p O. Dans le cas particulier du codage de la valeur x =#p(n-1), la suite considérée prend la forme n-l n-2 n-3 ... n-p-l. n-p-2.. .0 numéro du chiffre 1 0 0 O p O ......0 code En traitant le convertisseur analogique-numérique au niveau de l'idéalisation physique, on aura à la sortie du comparateur 2, pour une valeur x=#p(n-1) (ou x=&alpha;pn-1) à mettre en code, les seules suites binaires de la forme suivante p=1 : numéros de n-l n-2 n-3 n-4 n-5 n-6 n-7 ... 1 0 chiffres 1 0 0 O O O O ... O O 0 1 1 0 0 0 0 ... 0 0 codes 0 1 0 1 1 0 0 ... 0 0 0 1 0 1 0 1 1 ... 0 0 p=2 : numéros de n-l n-2 n-3 n-4 n-5 n-6 n-7 ... 1 0 chiffres 1 0 0 0 0 0 0 0 ... 0 0 O 1 O + 0 ... O O codes 0 1 0 O 1 O' 1 ... O O p=3 : numéros de n-l n-2 n-3 n-4 n-5 n-6 n-7 ... O 0 chiffres 1 0 0 0 0 0 0 0 ... 0 0 codes O 1 0 0 O 0 0 ... 0 0 Ainsi, au niveau de l'idéalisation physique, il ne peut y avoir a la sortie du comparateur 2 que des suites binaires telles, qu'ou bien chaque 1 est suivi d'au moins p O, ou bien il n'y a qu'un seul groupe de bits en 1 séparés entre eux par une distance p (c'est-à-dire que ce sont les pème et (#-p)ème bits qui valent 1) ; dans ce cas, tous les bits compris dans le groupe détecté (soit les (#-1)ème, (#-2)ème..., (#-p+I)ème bits) doivent être en O et de plus, la totalité des bits consécutifs au bit de plus petit poids (le(#-p)ème) dudit groupe doivent, eux aussi, être en 0. Soit p=l. On va maintenant supposer que le poids du (n-2)ème bit #1 (n-2) (ou&alpha;1n-2) a subi une erreur négative, c'est-à-dire qu'il est éga à #1 (n-2)-# (ou bien à&alpha;1n-2 - #), le reste des bits étant exacts.Si 1 résultat de la comparaison de la valeur -l #@ (n-l) (ou x=&alpha;@n @ ) au poids plus fort #1 (n-1) (ou&alpha;1n-1) est un 0, les deux comparaisons suivantes (dans la (n-2)ème et la (n-3)ème périodes de comparaison) auront obligatoirement pour résultat des 1, car x > #1 (n-2)-# +#1 (n-3)= =#1 (n-1)-# ; il faut avoir en vue qu'à cause de l'erreur # certains résultats de comparaison consécutifs aux deux 1 peuvent ne pas hêtre nuls que la somme des poids des bits en 1 venaniaprès le groupe détecté formé deux bits en 1 est égale en valeur absolue à l'erreur # On peut ainsi constater la propriété suivante du convertisseur analogique-numérique proposé : la suite binaire à la sortie du comparate permet d'apprécier l'erreur de conversion due à l'écart des poids des bi du convertisseur numérique-analogique 1 par rapport à leurs valeurs nomi I1 suffit pour cela de mettre en evidence dans la suite binaire sortant comparateur 2 le premier groupe de "1" : la suite des codes traduisant 1 résultats de comparaison qui viennent après représente le code de la vai absolue de l'erreur de conversion due à l'écart entre les poids des bit du convertisseur numérique-analogique 1 et leurs valeurs nominales. Or, ladite propriété de fonctionnement du convertisseur analogiqu numérique selon l'invention est prise en compte dans la conception du détecteur de code d'erreur 8, dont le schéma fonctionnel est donné à la figure 2. Le fonctionnement du détecteur 9 s'effectue comme suit. Au re la bascule 15 et le registre 18 sont à l'état 0. Un signal en provenanc comparateur 2 arrive à l'entrée du retardateur d'impulsions de p(p=l) périodes d'horloge et sur les entrées respectives des éléments logiques et 16. Tant que l'entrée d'information 9 ne reçoit pas deux "1" de suit les éléments du détecteur 8 ne changent pas d'état.Or, si la compara@ dans les #ème et (#+1)ème périodes donne des "1", dans la (#+1)ème pé@ d'horloge le retardateur 12 aura à sa sortie un "l", qui est le résultat de comparaison dans la lème période, différé d'une période d'horloge. @@ retardé résultant de la lème période de comparaison est appliqué à l'une des entrées de l'élément logique ET 13, en même temps que le "1" résul la comparaison dans la (t+l)ème période d'horloge se présente à l'aura entrée du même élément logique ET 13, ce qui fait apparaitre un 1 à sortie.Ce "1" met la bascule 15 à l'état "1" (autorisation), de sorte que tous les nouveaux résultats de comparaison en "1" consécutifs au premier groupe composé de deux résultats de comparaison en "1" juxtaposés passent à travers l'élément logique ET 16 sur l'entrée à bit unique du bloc de portes 17. Sur les impulsions d'horloge arrivant à entrée de commande à bits multiples du bloc de portes 17, ce dernier fait entrer les 1 résultant de la comparaison dans les cellules respectives du registre 18, où ils sont stockés jusqu'à la lecture. La suite des résultats de comparaison inscrite dans le registre 18 représente le code d'erreur de conversion. On va maintenant considérer le fonctionnement du convertisseur analogique-numérique au niveau de l'idéalisation physique pour p=2. Comme le poids du #ème bit est lié aux poids des (#-1)ème et (#-3)ème bits par la relation @2 (@) - @2 (@ - @) + @2 (@ - @) (ou &alpha;2#=&alpha;2#-1 + &alpha;2#-3), seules des combinaisons de la forme suivante peuvent apparaître à la sortie du comparateur 2 lors de la conversion de la valeur analogique x=#2(n-1) (ou x=&alpha;2n-1) : n-l n-2 n-3 n-4 n-5 n-6 n-7 ... 1 0 O 0 O g O O O ...O O o 1 o 1 0 0 0 ... o o 0 1 0 0 1 0 1 ... 0 0 Considéré au niveau d'idéalisation technique, le convertisseur analogique-numérique peut également produire, à cause de l'écart entre les poids des bits et leurs valeurs nominales, des suites binaires autres que celles indiquées ci-dessus. Dans ce cas, la combinaison de codage traduisant les résultats de comparaison et consécutive au premier groupe de résultats de comparaison en 1 distants de p bits (p=2) sera représentative de l'erreur de conversion. Or, si un "1" résultant de la comparaison est suivi d'un "1" donné-par la comparaison dans la période d'horloge suivante, cela témoigne de l'apparition d'une erreur de conversion grossière due à un incident ou à un écart prohibitif des poids des bits du convertisseur numérique-analogique de leurs valeurs nominales. Le détecteur de code de l'erreur de conversion 8 de la figure 3 e conçu de manière à s'adapter à ladite propriété du convertisseur analogique-numérique pour p=2. Le comportement du retardateur d'impulsions de p(p=2) périodes d'horloge 12, de l'élément logique ET 13, de la bascule 15, de l'élémer logique ET 16, du bloc de portes 17 et du registre 18 est le même que celui des mêmes éléments dans le détecteur de code d'erreur 8 de la fic c'est-à-dire qu'après l'apparition des "1" dans les gème et (#+2)ème pi de comparaison, le registre 18 reçoit le code d'erreur de conversion. un "1" résultant de la comparaison dans la #ème période d'horloge, est @ d'un 1 dû à la comparaison dans la (#+1)ème période d'horloge, l'élémer logique ET 19 délivre dans- la même période d'horloge un "1" qui met à l'état "1" les bascules 15 et 22, ce qui a pour effet l'écriture du coc d'erreur dans le registre 18 et l'apparition à la sortie 23 d'un "1" témoignant d'une erreur de conversion grossière. On va maintenant examiner le fonctionnement du convertisseur ème analogique-numérique pour p > 3. Comme le poids du n bit vérifie la relation (1) (ou bien la relation (2)), la conversion de la valeur x=#p(n-1) (ou x=&alpha;pn-1) au niveau de l'idéalisation mathématique ne po@ donner à la sortie du comparateur 2 que des suites binaires dans lesqui après chaque 1 il y a au moins p zéros. Au niveau de l'idéalisation ph est admise l'apparition d'un seul groupe de bits en "1", séparés entre de p bits. Au niveau de l'idéalisation technique, la présence d'un "1" distant du "1" précédent d'un nombre de bits inférieur à p est indicat: d'une erreur de conversion grossière.Or le détecteur de code de l'erre de conversion de la figure 4 est conçu de façon à s'adapter à ladite propriété de fonctionnement du convertisseur analogique-numérique pour p ) 3. Le retardateur d'impulsions de p périodes d'horloge 12, l'élément logique ET 13, la bascule 15, l'élément logique ET 16, le bloc de port et le registre 18 se comportent comme décrit plus haut. Si un "1" resu. de la comparaison dans la #è me période d'horloge est suivi d'un "1" do par la comparaison ne serait-ce que dans une période d'horloge allant la (#-1)ème à la (#-p-1)ème, le retardateur 12 aura des "1" aux sortie respectives raccordées à l'élément logique OU 24, ce qui engendre des à la sortie de celui-ci et à la sortie de l'élément logique ET 19. Le apparu à la sortie de l'élément logique ET 19 met à l'état "1" les bascules 15 et 22, ce qui assure l'écriture du code d'erreur de conversion dans le registre 18 et l'apparition à la sortie 23 d'un "1" témoignant de l'erreur de conversion grossière. Le convertisseur analogique-numérique représenté à la figure 5 réalise la conversion pour le cas où p=l. La première sortie de commande à bits multiples 7 du codeur 4 délivre les signaux qui commandent le fonctionnement du convertisseur numérique-analogique 1, et son autre sortie à bits multiples, raccordée à l'entrée à bits multiples 25 du détecteur de code de Iterreur de conversion 8, fournit séquentiellement\le code de la valeur à convertir représentant la combinaison de codage des résultats de comparaison.Dès que, lors de la comparaison analogique-numérique, cette sortie à bits multiples du codeur 4 délivre le premier groupe composé de deux bits en "1" juxtaposés, un "1" apparalt à la sortie de l'élément logique ET respectif du bloc 31 qui, à travers l'élément logique OU 30, est appliqué à l'entrée "1" 29 de la bascule 28 pour la mettre à l'état "1", ce qui engendre un signal d'autorisation à l'une des sorties de chacun des éléments logiques ET du bloc 27. Comme l'entrée d'information 9 reçoit deux "1" de suite et qu'une impulsion d'horloge se trouve à l'entrée de commande 10 (qui est lui aussi un "1"), les éléments logiques ET du bloc 26 délivrent des "I" qui, lorsque la bascule 28 est à l'état "1", passent à travers les éléments logiques ET du bloc 27.Ensuite, la suite des codes d'erreur de conversion est inscrite dans le registre 32. La présence du détecteur de code de l'erreur de conversion 8 simplifie considérablement le contrôle métrologique du convertisseur analogiquenumérique, tout comme son réglage et sa mise au point tant en construction qu'en exploitation.Le contrôle métrologique complet s'obtient par la vérification du fonctionnement du convertisseur analogique-numérique aux points suivant de l'échelle :: #p (#) 2 # + # (ou &alpha; P 2 où tse est l'incrément d'échantillonnage Qe # 0,1,2, ... , n-l Lorsque la conversion analogique-numérique a pour résultat des équivalents de code de #@(#) (ou B), qu'à la sortie 11 apparaissen p, codes dont la valeur ne dépasse pas, les valeurs admissibles, et qu'il r a aucun "1" à la sortie 23 (figures 3, 4), le convertisseur analogiquenumérique remplit les exigences métrologiques. Pour un contrôle métrologique du rapport entre les poids des bits peut faire appel à la procédure suivante, qui évite l'application du si de référence à l'entrée 3 du convertisseur analogique-numérique. I1 suf pour cela de faire varier progressivement le signal analogique d'entrée d'observer les signaux aux sorties 11 et 23. Dans ce cas, comme décrit haut, la sortie 23 ne doit délivrer aucun signal et les valeurs des ccd à la sortie 11 ne doivent pas dépasser les valeurs admissibles. Le détecteur de code de l'erreur de conversion 8 est également utilisable pour améliorer la tenue aux parasites du convertisseur analo numérique et pour le diagnostic de pannes. Bien entendu, l'invention n'est nullement limitée aux modes de réalisation décrits et représentés qui n'ont été donnés qu'à titre d'ex En particulier, elle comprend tous les moyens constituant des équivalent techniques des moyens décrits ainsi que leurs combinaisons, si celles-c sont exécutées suivant son esprit et mises en oeuvre dans le cadre des revendications qui suivent. REVENDICATIONS 1. Convertisseur analogique-numérique comportant un convertisseur numérique-analogique à n bits dont la sortie est raccordée à l'une des entrées d'un comparateur, un codeur destiné à la commande de la conversion analogique-numérique et qui a son entrée d'information raccordée à la sortie du comparateur, et sa sortie à bits multiples, à l'entrée du convertisseur numérique-analogique, une horloge dont la sortie est raccordée à l'entrée de commande du codeur, caractérisé en ce qu'il comporte un détecteur de code de l'erreur de conversion, qui a son entrée de commande raccordée à la sortie de l'horloge, et son entrée d'information, à la sortie du comparateur, le poids du terme bit du convertisseur numérique-analogique à n bits (à partir de g = p+l) étant adopté égal à la somme des poids des (t l)ème et (ep,l)eme bits, p étant un nombre naturel donné, et 9 = 0,1,2,...,n-1. 2. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que le détecteur de code de l'erreur de conversion comporte un retardateur d'impulsions de p périodes d'horloge, possédant au moins une sortie raccordée à l'une des entrées d'un élément logique ET qui à sa sortie raccordée à l'entrée B d'une bascule dont le sortie "1" est raccordée à l'une des entrées d'un autre élément logique ET, que les autres entrées des deux éléments logiques ET sont reliées à l'entrée du retardateur d'impulsions de p périodes d'horloge, que la sortie de l'autre élément logique ET est raccordée à l'entrée d'information-d'un bloc de portes qui a sa sortie raccordée à l'entrée d'un registre servant au stockage du code d'erreur de conversion, l'entrée du retardateur d'impulsions constituant l'entrée d'information du détecteur de code de l'erreur de conversion, l'entrée à bits multiples du bloc de portes formant l'entrée de commande du détecteur de code de l'erreur de conversion, et la sortie à bits multiples du registre constituant la sortie de code d ' erreur de conversion du convertisseur analogique-numérique. 3. Convertisseur analogique-numérique selon l'une des revendications 1 et 2, caractérise en ce que le retardateur d'impulsions de p périodes d'horloge possède deux sorties, dont l'une, celle correspondant au retard de l'impulsion d'une seule période d'horloge, est raccordée à l'une des entrées d'un élément logique ET de contrôle qui a son autre entrée reliée à l'entrée du retardateur d'impulsions de p périodes d'horloge, et sa sortie, à l'entrée 1 d'une bascule de contrôle et à l'autre entrée "1" de la première bascule, la sortie "1" de la bascule de contrôle constituant la sortie de signal d'erreur de conversion grossière du détecteur de code de l'erreu de conversion. 4. Convertisseur analogique-numérique selon l'une des rendicati 1 et 2, caractérisé en ce que le détecteur de code de l'erreur de conve comporte un retardateur d'impulsions à p sorties, un élément logique DE contrôle à (p-l) entrées raccordées à (p-l) sorties du retardateur d'impulsions de p périodes d'horloge, que la sortie de 1'élément logiq@ de contrôle est raccordée à l'une des entrées d'un élément logique ET bascule et à la deuxième entrée "1" de la première bascule, la sortie "1" de l' bascule constituant la sortie de signal d'erreur de conversion grossit du détecteur de code de l'erreur de conversion. 5. Convertisseur analogique-numérique selon l'une des reyendicat; 1,2,3 et 4, caractérisé en ce que le codeur possède encore une sortie, destinée à la lecture des combinaisons de codage du nombre et raccordé à l'entrée d'information à bits multiples du détecteur de code de l'er:: de conversion comportant un premier bloc d'éléments logiques ET qui on leurs premières entrées reliées à l'entrée d'information du détecteur code de l'erreur de conversion, leurs autres entrées, à l'entrée de co du détecteur de code de l'erreur de conversion, la sortie de chacun de éléments logiques ET du premier bloc d'éléments logiques ET étant racc à l'une des entrées de chaque élément logique ET d'un deuxième bloc d'éléments logiques ET, que les autres entrées desdits éléments logiqu sont réunies entre elles en un point commun raccordé à la sortie "1" d bascule dont l'entrée "l" est raccordée à la sortie d'un élément logiq que les entrées de l'élément logique OU sont raccordées aux sorties de éléments logiques ET d'un troisième bloc d'éléments logiques ET, que 1 éléments logiques ET du troisième bloc d'éléments logiques ET ont leur entrées reliées à l'entrée d'information à bits multiples du détecteur code de l'erreur de conversion, et que les sorties des éléments logique du deuxième bloc d'éléments logiques-ETsont raccordées aux entrèes d' registre dont la sortie à bits multiples forme la sortie de code d'en de conversion du détecteur de code de l'erreur de conversion.