FR 2434428 A1 19800321 FR 7824705 A 19780825 L'invention concerne le domaine des moyens de calcul et de mesure et a notamment pour objet un dispositif de traitement d'informations. 11 invention peut etre utilisée pour automatiser le processus de comparaison logique de quatre nombres enregistrés successivement et pour obtenir la certitude que des conditions déterminées quant au rapport de leurs valeurs sont remplies. En particulier, l'invention peut être utilisée pour automatiser le traitement d'informations de mesure des sollicitations auxquelles sont soumis les éléments de construction durant leur exploitation, afin de déterminer la valeur de leur détérioration due à la fatigue. Les données les plus véridiques sur la valeur de la détérioration due à la fatigue accumulée dans un élément de construction sous l'action de contraintes aléatoires peuvent être obtenues l'orsquton dispose d'informations complètes sur les processus de sollicitation. Or, l'enregistrement continu des processus, suivi d'un traitement, exige une très grande capacité de la mémoire du dispositif enregistreur Afin de réduire la capacité de la mémoire du dispositif d'enregistrement, on n'enregistre que les valeurs d'extrémum locales du processus aléatoire de sollicitation. L'étape suivante visant la réduction de la capacité nécessaire de la mémoire est le traitement des informations de mesure durant la sollicitation et la présentation des informations de sortie sous la forme de données statistiques concernant les valeurs d'extrémum locales. Les données les plus véridiques sur la valeur de la détérioration due à la fatigue sont obtenues lorsque les données statistiques apparaissent comme le résultat du traitement d'une séquence chronologique des valeurs d'extrémum locales par la méthode des cycles complets. La difficulté du traitement par la méthode des cycles complets réside dans le fait qu'il est nécessaire de réaliser, d'après un algorithme donné, une comparaison de quatre valeurs d'extrémum locales disposées au voisinage l'une de l'autre. On doit analyser toute la séquence chronologique des valeurs d'extrémum locales. En cas d'accomplissement des conditions prédéterminées, deux valeurs d'extremum voisines sont considérées en tant que parametres d'un cycle de sollicitation complet. Après l'enregistrement des valeurs de cette paire de valeurs d'extrémum, ils peuvent être supprimés de la séquence chronologique, ce qui permet de réduire la capacité de la mémoire. Après la suppression de deux extrémums du cycle complet il faut pre server la continuité de la séquence chronologique des valeurs d'extrémum, mais sans perturber l'ordre de leur enregistrement. Il est impossible d'enregistrer de nouvelles valeurs a l'endroit de deux valeurs d'extrémum supprimées, et en même temps, ces endroits ne peuvent pas rester libres. Afin de remplir la condition ci-dessus, il faut réaliser un décalage de toutes les valeurs d'extrémum qui suivent celles supprimées.Par exemple, avant la suppression, les nombres enregistrés se disposaient dans la séquence suivante: XI s X2 '#"r ...., x. Xi+I 'Xi+2 ' Xi+3 - n où i est le numéro d'ordre du nombre. #Supposons que les nombres xi+I et xi 2 constituent un cycle complet. après leur suppression, les nombres qui restent ne doivent se disposer que dans la séquence suivante: XI, x2, ..., xi, xi+3 , ..., xn En cas de sollicitation prolongée de la construction, entraînant l'enregistrement d'un grand nombre de valeurs d'extrémum, ainsi que dans le cas où on doit obtenir des données sur les détériorations dues a la fatigue de la construction immédiatement après la fin de la sollicitation, surtout s'il s'agit d'une sollicitation a haute fréquence, l'homme-opérateur n'arrive pas à résoudre le problème de traitement d'informations posé, d'où la nécessité d'automatiser le processus. Il existe un dispositif de traitement de l'information, qui comporte un premier commutateur, deux blocs mémoires monocellules quasistatiques servant à stocker les nombres, un deuxième commutateur, un deuxième bloc mémoire multicellule quasistatique servant à stocker les nombres. Le dispositif connu comporte également un bloc de commande servant à produire des impulsions de rythme, à commander le décalage des informations dans les blocs mémoires quasistatiques, à élaborer les signaux de commande des commutateurs, à réaliser l'analyse du contenu des cellules d'entrée et de sortie du bloc mémoire multicellule et l'analyse du contenu du bloc mémoire monocellule, à remettre les blocs mémoires à l'état initial.La sortie d'impulsions de rythme du bloc de commande est reliée aux entrées d'impulsions de rythme des blocs mémoires, les sorties commandant les commutateurs sont reliées aux entrées de commande de ces commutateurs, la sortie multibit de mot fonctionnel est reliée a l'entrée multibit du premier commutateur, les entrées du bloc de commande sont reliées aux sorties des blocs mémoires, alors que la dernière sortie du bloc mémoire multicellule est également reliée aux entrées des premier et deuxième commutateurs. Le dispositif connu permet de supprimer automatiquement de la séquence chronologique un ou plusieurs nombres et de rétablir la continuité des nombres qui restent après le processus de suppression. Mais il ne permet pas de détecter automatiquement l'accomplissement d'une condition déterminée sur le rapport des valeurs de quatre nombres enregistrés l'un après l'autre. L'invention vise à mettre au point un dispositif de traitement d'informations dont le montage permettrait d'automatiser la détection de l'accot plissement de conditions déterminées sur le rapport des valeurs de quatre nombres enregistrés l'un après l'autre. Ce problème est résolu à l'aide d'un dispositif de traitement d'informations qui comporte, mis en série, un premier commutateur, un premier-bloc mémoire quasistatique servant à stocker deux nombres parmi quatre nombres à analyser, un deuxième commutateur, un deuxième bloc mémoire quasistatique servant à stocker la séquence de nombres à traiter y compris les deux nomr bres restants des quatre nombres à analyser, et qui comporte également un bloc de commande servant à produire des impulsions de rythme, à commander le décalage des informations dans les blocs mémoires quasistatiques, à produire les sigaux de commande des commutateurs, à réaliser l'analyse du contenu du premier bloc mémoire, à réaliser l'analyse du contenu des première et dernière cellules du deuxième bloc mémoire, à remettre les blocs mémoires à l'état initial, et la sortie d'impulsions de rythme du bloc de commande est reliée aux entrées d'impulsions de rythme des deux blocs mémoires quasistatiques, les sorties commandant les commutateurs sont reliées aux entrées de commande des commutateurs, la sortie multiple de mot fonctionnel est reliée à l'entrée multiple du premier commutateur, quatre entrées du bloc de commande sont respectivement reliées aux sorties du premier bloc mémoire et aux première et dernière sorties du deuxième bloc mémoire, la dernière sortie du deuxième bloc mémoire étant également reliée aux entrées des premier et deuxième commutateurs, ledit dispositif de traitement d'informations étant caractérisé, suivant l'invention, en ce qu'il comporte un bloc d'entrée servant à réaliser une correction automatique des nombres reçus, dont l'entrée est reliée à une liaison commune d'entrée, ou "bus" d'entrée, et la sortie, à une-entrée du premier commutateur, trois blocs de comparaison dont chacun sert à comparer deux nombres, les premières entrées multibits des deux premiers blocs de comparaison étant reliées à une première sortie du premier bloc mémoire, reliée à une liaison commune de sortie, ou "bus" de sortie, une première entrée du troisième bloc de comparaison étant reliée à la dernière sortie du deuxième bloc mémoire, une deuxième entrée du premier bloc de comparaison étant reliée à une première sortie du deuxième bloc-mémoire, tandis que les deuxièmes entrées des deux derniers blocs de comparaison sont reliées à une deuxième sortie du premier bloc mémoire, reliée à la liaison commune de sortie, un bloc d'analyse servant à réaliser une analyse logique des résultats de comparaison et à former une instruction à l'intention du bloc de commande, les huit entrées du bloc-d'analyse étant divisées en trois groupes reliés aux sorties des blocs mémoires respectifs, tandis que sa sortie est reliée à I'en- trée de commande du bloc de commande, une sortie isolée duquel est reliée à la liaison commune de sortie. Il est utile que le bloc d'entrée comporte des circuits ET-NON et OU-NON ayant n entrées dont chacune correspond à un seul bit du signal d'entrée, les n entrées des circuits ET-NON et OU-NON étant réunies entre elles et reliées aux bits correspondants de la liaison commune d'entrée, tandis que les n-I entrées qui correspondent aux bits supérieurs du signal d'entrée sont reliées aux n-I sorties du bloc d'entrée, reliées à la première entrée du premier commutateur, ainsi qu'un circuit OU dont une première entrée est reliée à une première entrée du circuit ET-NON, et dont une deuxième entrée est branchée sur la sortie du circuit OU-NON, et un circuit ET dont une première entrée est reliée à la sortie du circuit ET-NON, une deuxième entrée, à la sortie du circuit OU, la sortie du circuit ET étant branchée sur l'entrée du premier commutateur correspondant au bit inférieur du signal d'entrée. Il est également utile que le bloc d'analyse comporte cinq circuits OU, les premières entrées d'une première paire de ces circuits OU étant réunies et branchées sur une des sorties du premier bloc de comparaison, à deux autres sorties duquel sont reliées les deuxièmes entrées de cette première paire de circuits OU, tandis que les premières entrées d'une deuxième paire de circuits OU sont réunies et branchées sur une des sorties du troisième bloc de comparaison, à deux autres sorties duquel sont reliées les deuxièmes entrées de la deuxième paire de circuits OU, ledit bloc d'analyse comprenant en outre deux circuits ET, les entrées du premier circuit ET étant reliées aux sorties du premier et troisième circuits OU et à une des sorties du deuxième bloc de comparaison, tandis que les entrées de l'autre circuit ET sont reliées aux sorties des deuxième et quatrième circuits OU et à l'autre sortie du deuxième bloc de comparaison, les en trées du cinquième circuit OU étant reliées aux sorties des circuits ET et sa sortie étant branchée sur l'entrée de commande du bloc de commande. L'invention ressortira plus clairement de la description suivante d'un exemple de réalisation concret mais non limitatif schématisé sur les dessins annexés, dans lesquels: - la figure I représente un schéma synoptique du dispositif de traitement d'informations conforme à l'invention; - la figure 2 représente un schéma fonctionnel du bloc d'entrée, selon l'invention; - la figure 3 représente un schéma fonctionnel du bloc d'analyse, selon l'invention. Le dispositif de traitement d'informations comporte un bloc d'entrée I (figure I) dont l'entrée multibit 2 est reliée à une liaison commune d'entrée, ou "bus" d'entrée multibit 3, ainsi qu'un commutateur 4, un bloc mémoire quasistatique 5, un commutateur 6, un bloc mémoire 7 reliés entre eux en série. Le dispositif de traitement d'informations comporte également un bloc de commande 8. Une sortie d'impulsions de rythme 9 du bloc 8 est reliée aux entrées d'impulsions de rythme des blocs mémoires 5 et 7, tandis que ses sorties IO et Il de commande des commutateurs sont reliées aux en trées de commande des commutateurs, respectivement, 6 et 4.Quatre entrées du bloc de commande 8 sont respectivement reliées aux sorties I2 et I3 du bloc mémoire 5 et aux sorties I4 et I5 du bloc mémoire 7. Une sortie multibit I5 du bloc mémoire 7 est reliée à l'entrée multibit du commutateur 4 et à l'entrée multibit du commutateur 6. Une sortie de mot fonctionnel I6 du bloc 8 est reliée à l'entrée multibit du commutateur 4, à une autre entrée multibit duquel est reliée la sortie I7 du bloc d'entrée I. Le dispositif de traitement d'informations comporte également des blocs de comparaison I8, I9, 20. Les premières entrées multibits des blocs I8 et 19 sont reliées à la sortie I2 du bloc mémoire 5 et à une liaison commune de sortie, ou "bus" de sortie, 21. Une première entrée du bloc de comparaison 20 est reliée à la sortie I5 du bloc mémoire 7. Une deuxième entrée du bloc I8 est reliée à la sortie I4 du bloc 7, les deuxièmes entrées des blocs I9 et 20 sont reliées à la sortie I3 du bloc 5 et à une liaison commune de sortie, ou "bus" de sortie, 22. Le dispositif comporte un bloc d'analyse 23 branché sur des sorties 24, 25, 26, 27, 28, 29, 30, 31, respectivement, des blocs de comparaison 18, I9, 20 par ses entrées 24', 25', 26'; 27', 28', 29', 30', 3I' divisées en trois groupes. Une sortie 32 du bloc 23 est reliée à l'entrée de commande du bloc de commande 8. Une sortie isolée 32' du bloc de commande 8 est reliée à une liaison commune de sortie, ou "bus" de sortie, 32". Le bloc d'entrée I comporte des circuits ET-NON 33 (figure 2), des circuits OU-NON 34 ayant chacun n entrées, chaque entrée correspondant à un bit du signal d'entrée, et les n entrées des circuits ET-NON 33 et OU-NON 34, respectivement, sont réunies entre elles et sont branchées sur les-bits correspondants de la liaison commune d'entrée 3, et les n-I entrées correspondant aux bits supérieurs du signal d'entrée sont branchées sur l'entrée du commutateur 4. Le bloc d'entrée I comporte également un circuit OU 35 dont la première entrée est reliée à la première entrée du circuit ET-NON 33, et sa deuxième entrée, à la sortie du circuit OU-NON 34. Le bloc d'entrée I comporte également un circuit ET 36 dont la première entrée est reliée à la sortie du circuit ET-NON 33, et la deuxième entrée, à la sortie du circuit OU 35. La sortie du circuit ET 36 est branchée sur l'entrée du commutateur 4 qui correspond au bit inférieur. Le bloc d'analyse 23 comporte des circuits OU 37 (figure 3), 38, 39, 40. Les premières entrées des circuits OU 37, 38 sont réunies et branchées sur la sortie 25 du bloc de comparaison I8, aux sorties 24, 26 duquel sont reliées les deuxièmes entrées des circuits OU 37, 38. Les entrées des circuits OU 39 et 40 sont réunies et branchées sur la sortie 30 du bloc de comparaison 20, aux deux autres sorties 29 et 31 duquel sont reliées les deuxièmes entrées des circuits OU 39,40. Le bloc d'analyse 23 comporte deux circuits ET 41, 42, les entrées du circuit ET 41 sont reliées aux sorties des circuits OU 37 et 39 et à la sortie 28 du bloc de comparaison I9. Les entrées du circuit ET 42 sont reliées aux sorties des circuits OU 38, 40 et à la sortie 27 du bloc de comparaison I9. Le bloc d'analyse 23 comporte aussi un circuit OU 43. Les entrées du circuit OU 43 sont reliées aux sorties des circuits ET 41, 42, et sa sortie constitue la sortie 32 du bloc d'analyse 23. Le dispositif fonctionne de la façon suivante. Au début du travail, les sorties IO (figure I) et Il du bloc de commande 8 fournissent des signaux de commande aux commutateurs 6 et 4, et un mot fonctionnel dont tous les bits contiennent "0" est transmis de la sortie I6 du bloc de com- mande 8, par l'intermédiaire du commutateur 4, au bloc mémoire 5, et ensuite, par l'interniédiaire du commutateur 6, au bloc mémoire 7 jusqu'au moment où ce mot fonctionnel se trouve enregistré dans toutes les cellules des blocs 5 et 7 grâce au décalage de li information sur le signal fourni par la sortie d'impulsions de rythme 9.Ensuite, à la sortie I6 du bloc 8 se forme un mot marqueur qui contient "I" dans tous les bits et qui, par l'intermédiaire du commutateur 4, est appliqué au bloc mémoire 5 pour être enregistré dans sa première cellule. Après cela, le commutateur 4 débranche la sortie I6 de I'entrée du bloc mémoire 5. Après le décalage du mot marqueur vers la deuxième cellule du bloc mémoire 5, le dispositif est prêt à enregistrer les nombres a analyser en provenance de la liaison commune d'entrée 3. Le bloc de commande 8 reçoit un signal sur la présence du nombre sur la liaison commune d'entrée 3 (cette liaison n'est pas montrée sur la figure I), et à sa sortie Il apparait un signal qui, appliqué au commutateur 4, assure la connexion de la sortie I7 du bloc d'entrée I à l'entrée du bloc mémoire 5. Le nombre présent à la sortie I7 est enregistré dans la première cellule du bloc mémoire 5. Après l'enregistrement, le nombre présent sur la liaison commune d'entrée 3 est effacé par le signal du bloc de commande 8 (cette liaison n'est pas montrée sur la figure I). Ensuite, sur un signal fourni par la sortie Il du bloc de commande 8, le commutateur 4 branche sur l'entrée du bloc mémoire 5 la sortie 15 du bloc mémoire 7, et par conséquent, le nombre enregistré commence à circuler par le circuit forme par les blocs mémoires 5 et 7. Ensuite, le dispositif fonctionne de la façon suivante. Le bloc de commande 8, après avoir reçu le signal sur la présence du nombre à enregistrer sur la liaison commune d'entrée 3, analyse les signaux venus des sorties I2 et I3 du bloc mémoire 5 et des sorties I4 et I5 du bloc mémoire7 Si la dernière cellule du bloc mémoire 7 ne contient pas de nombres enre gistrés précédemment, et que la première cellule du bloc mémoire 5 contient un tel nombre, le commutateur 4, sur un signal fourni par la sortie II du bloc de commande 8, branche l'entrée du bloc mémoire 5 sur la sortie I7 du bloc d'entrée 1 et le nombre est enregistré comme décrit plus haut. Si les conditions ci-dessus ne sont pa#s remplies, la commutation n'a pas lieu. La commutation et l'enregistrement de nombres ne se font que si les conditions ci-dessus sont remplies grâce à la circulation des nombres. Pour faire une distinction entre l'information d'entrée et l'information fonctionnelle, le bloc d'entrée I augmente d'une unité de bit inférieur le nombre d'entrée s'il contient "0" dans tous les bits, et diminue ledit nombre -d'une unité de bit inférieur si ce nombre d'entrée contient "I" dans tous les bits. Parallèlement à l'enregistrement des nombres, s'effectue l'analyse des nombres enregistrés dans les cellules du bloc mémoire 5 et dans les première et dernière cellules du bloc mémoire 7, afin de détecter une paire de nombres qui correspondent aux conditions prédéterminées. On va maintenant examiner un exemple de conditions prédéterminées. On désigne par x. le nombre stocké dans la dernière cellule du bloc mémoire 7, par xi + I, le nombre stocké dans la première cellule du bloc mémoire 5, par xi + 2 le nombre stocké dans la deuxième cellule du même bloc mémoire 5, et par xi + 3, le nombre stocké dans la première cellule du bloc mémoire 7.On suppose qu'il faut savoir si ces quatre nombres répondent à l'une des huit conditions déterminées suivantes (conditions de cycle complet): I) 2) xi > xi+2 3) xi = xi+2 4) xi = xi+2 xi+I > xi+3 xi+I= i+3 xi+I xi+I Xi+I i i+2 6) x. = x i i+2 i i+2 xi+I xi+I > Xi+2 Xi+I > Xi+2 Xi+I > Xi+2 xi+I > xi+2 Pour analyser si l'une des huit conditions données est remplie, les nombres fournis par les sorties I2 et I3 du bloc 5 et par les sorties I4 et I5 du bloc 7 arrivent aux entrées des blocs de comparaison 18,19, 20. Les résultats de la comparaison des nombres sont fournis sous la forme d'un signal qui apparait à l'une des sorties desdits blocs de comparaison. Les signaux issus des sorties 24 et 31 des blocs de comparaison I8, I9, 20 attaquent les entrées 24' à 31' du bloc 23. Le bloc 23 analyse l'information reçue, et si les conditions prédéterminées sont remplies, sa sortie 32 fournit un signal qui attaque le bloc de commande 8. Sur ce signal, la sortie 32' du bloc de commande 8 envoie à la liaison commune de sortie 32" un signal qui autorise la lecture des nombres depuis les liaisons communes 21 et 22. Lorsque la lecture est terminée, la sortie IO du bloc 8 envoie au commutateur 6 un signal, et celui-ci débranche l'entrée du bloc mémoire 7 de la sortie I3 du bloc mémoire 5 et branche cette entrée sur la sortie 15 du bloc mémoire 7. Grâce à cela, l'information contenue dans le bloc mémoire 7 circule entre la sortie du bloc 7 et son entrée sans se modifier. En même temps, sur un signal venu de la sortie Il du bloc de commande 8, le commutateur 4 branche l'entrée du bloc mémoire 5 sur la sortie I6 du bloc de commande 8. La sortie I6 fournit des mots fonctionnels contenant "O" dans tous les bits. Ces mots sont enregistrés dans les cellules du bloc mémoire 5 au lieu des nombres enregistrés précédemment, ce qui, par la suite, permettra d'inscrire à leur place de nouvelles informations. Le dispositif se trouve dans cet état jusqu'au moment où le mot marqueur apparait à la sortie I5 du bloc mémoire 7. A ce moment, la sortie IO du bloc de commande 8 fournit un signal au commutateur 6, qui débranche alors l'entrée du bloc mémoire 7 de la sortie 15 du même bloc et la branche sur la sortie I3 du bloc mémoire 5. En même temps, sur un signal fourni par la sortie Il du bloc de commande 8, le commutateur 4 débranche l'entrée du# bloc mémoire 5 de la sortie I6 du bloc de commande 8. En conséquence, l'information restante ne comporte pas d'espaces entre les nombres et l'ordre chronologique des nombres enregistrés précédemment est conservé. Le bloc de commande 8 comporte également un circuit non représenté qui bloque la délivrance d'un signal de la sortie 32' et de signaux des sorties IO et II, si l'un des signaux venant des sorties I2 et I3 du bloc mémoire 5 et des sorties I4 et I5 du bloc mémoire 7 correspond au mot fonctionnel ou au mot marqueur. Le bloc de commande 8 comporte également un circuit non représenté qui bloque l'enregistrement de nombres depuis la sortie I7 du bloc d'entrée 1 pendant tout le temps où la sortie 13 du bloc mémoire 5 est débranchée de 11 entrée du bloc mémoire 7, pour éviter l'inscription de mots fonctionnels entre les nombres déj#à enregistrés et les nombres qu'on enregistre. Si les nombres comparés ne répondent pas aux conditions ci-dessus, il nty a pas de signal à la sortie 32 du bloc 23. Donc, le bus de sortie 32' ne reçoit pas de signal autorisant la lecture des nombres depuis les liaisons communes 21 et 22. La circulation de l'information continue jusqu'au moment où l'une des conditions données se trouve remplie. Le bloc d'entrée I (figure 2) fonctionne de la façon suivante. Tous les bits du nombre d'entrée sont appliqués aux n entrées du circuit ET-NON 33 et aux n-I entrées du circuit OU-NON 34,les n-I bits supérieurs du nombre d'entrée étant appliqués sans aucun traitement à la sortie du bloc 1. Si le nombre d'entrée contient "0" dans tous les n bits, la sortie du circuit ET-NON 33 fournit un "I" et à la sortie du circuit OU-NON 34 apparait également un "I". La première entrée du circuit OU 35 reçoit le "O" du bit inférieur du nombre d'entrée, et la deuxième entrée reçoit le "I". A la sortie du circuit OU 35 il se forme un La première entrée du circuit OU 36 reçoit le "I" depuis la sortie du circuit ET-NON 33, la deuxième entrée du circuit OU 36 reçoit le "I" depuis la sortie du circuit OU 35. A la sortie du circuit ET 36 apparatt "I". La sortie du circu#it ET 36 forme le contenu du bit inférieur du nombre de sortie de façon qù'à la sortie du bloc d'entrée I il se forme un nombre contenant "I" dans le bit inférieur et "0" dans n-I bits supérieurs, ce qui le différencie du mot fonctionnel. Si le nombre d'entrée contient le "I" dans tous les n bits, à la sortie du circuit ET-NON 33 apparalt "0", qui est appliqué à la première entrée du circuit-ET 36, et à sa sortie apparatt "0". Ainsi, dans ce cas, la sortie du bloc I fournit un nombre contenant 11011 dans le bit inférieur et "I" dans les n-I bits supérieurs, ce qui le différencie du mot marqueur. Si l'entrée du bloc 1 reçoit un nombre contenant un "I" dans le bit inférieur et une combinaison arbitraire des "0" et "I" dans les n-I bits supérieurs, la sortie du circuit ET-NON 33 fournit un "I", la sortie du circuit OU-NON 34 fournit un "0". La première entrée du circuit OU 35 reçoit le "I" du bit inférieur du nombre d'entrée, la deuxième entrée re çoit le "0" depuis la sortie du circuit OU-NON 34. A la sortie du circuit OU 35 il se forme un "I" . La première entrée du circuit ET 36 reçoit le "I" depuis la sortie du circuit ET-NON 33, la deuxième entrée reçoit le l'I" depuis la sortie du circuit OU 35. A la sortie du circuit ET 36 apparait "I". Dans ce cas, le "I" contenu dans le bit inférieur du nombre d'entrée est présent dans le bit inférieur du nombre de sortie; ainsi, le nombre d'entrée ne charge pas après le traitement dans le bloc I. Si l'entrée du bloc I reçoit un nombre qui contient le "O" dans le bit inférieur et une combinaison aléatoire de "O" et "I" dans n-I bits supérieurs, à la sortie du circuit ET-NON 33 apparait un "I", et à la sortie du circuit OU-NON -34, un "O". La première entrée du circuit OU 35 reçoit le "O" du bit inférieur du nombre d'entrée, la deuxième entrée re çoit le "0" depuis la sortie du circuit OU 35. A la sortie du circuit OU 35 apparaît un "O". Le "0" fourni par la sortie du circuit OU 35 arrive à la deuxième entrée du circuit ET 36, à la sortie duquel il se forme un "ouf'. Dans ce cas, le "O" contenu dans le bit inférieur du nombre d'entrée est présent dans le bit inférieur du nombre de sortie; ainsi, le nombre d'entrée ne change pas après. le traitement dans le bloc I. On va maintenant examiner d'une façon plus détaillée le fonctionnement du bloc d'analyse 23 On suppose que les valeurs des nombres xi, x#+i, xi+2, xi+3 sont telles que ladite première condition se trouve remplie. Alors, à la sortie 24 (figure 1) du bloc de comparaison I8 apparaît un signal "supérieur à", à la sortie 28 du bloc de comparaison I9, un signal "inférieur à", et à la sortie 29 du bloc de comparaison 20, un signal supérieur a Ces signaux attaquent les entrées 24', 28', 29' du bloc d'analyse 23. On désigne conventionnellement par "I" la présence du signal à 11 entrée du bloc 23, et par "0", son absence. Dans le cas examiné, le rt est présent aux entrées 24', 28', 29'. Le "O" est présent aux autres entrées. Le "I" de I'entrée 24' passe par le circuit OU 37 et arrive à entrée du circuit ET 41. La deuxième entrée du circuit ET 41 reçoit le "I" depuis l'entrée 28'. Enfin, le "I" de l'entrée 29' passe par le circuit OU 39 et arrive à la troisième entrée du circuit ET 41. A la sortie du circuit ET 41 apparait également le "I". Le "I" fourni par la sortie du circuit ET 41 est transmis par le circuit OU 43 à la sortie 32 du bloc 23. La présence du I à la sortie 32 signifie que le nombre analysé répond aux conditions prédéterminées. Pour rendre ltexpose plus clair, on examine ci-dessous encore un exemple, celui où les nombres analysés ne répondent pas aux conditions données. Soit les valeurs des nombres: x# > Xi+2 Xi+r) Xi+3 x1+i > ) i+2 Dans ce cas, le "I" est présent aux entrées 24', 27' et 29'. Le "O" à l'entrez 28' bloque les entrées du circuit ET 41, et à sa sortie apparaît "O". A la sortie du circuit OU 38, dont les entrées sont reliées aux en trées 25' et 26', apparait "O". Le "O" fourni par la sortie du circuit OU 38 bloque les entrées du circuit ET 42, et à sa sortie il se forme "0". Dans ce cas, à la sortie du circuit OU 43, dont les entrées sont reliées aux sorties des circuits ET 41 et 42, il se forme également un "O". La présence du olf à la sortie 32 du bloc d'analyse 23 signifie que les nombres analysés ne répondent pas aux conditions données et qu'on doit procéder à l'analyse du groupe suivant de nombres. Comme le dispositif rend automatique le processus de détection d'une paire de nombres qui répondent aux-conditions du cycle complet, l'intervention d'un homme-opér#teur n'est plus nécessaire. L'automatisation complète permet d'accélérer notablement le processus de traitement de l'information. Outre cela, le dispositif peut fonctionner dans des conditions où la présence d'un homme-opérateur est impossible. Bien entendu, l'invention n'est nullement limitée au mode de réalisation décrit et représente qui nta été donné qu'à titre d'exemple. En parti culier, elle comprend tous les moyens constituant des équivalents techniques des moyens décrits ainsi que leurs combinaisons, si celles-ci sont exécutées suivant son esprit et mises en oeuvre dans le cadre des revendications qui suivent. REVENDICATIONS 1. Dispositif de traitement d'informations, du type comportant, reliés entre eux en série, un premier commutateur, un premier bloc mémoire quasi statique servant à stocker deux nombres parmi quatre nombres à analyser, un deuxième commutateur, un deuxième bloc mémoire quasistatique servant à stocker la séquence de nombres à traiter, y compris les deux nombres restants desdits quatre nombres à analyser, ledit dispositif comportant en outre un bloc de commande servant à produire des impulsions de rythme, à commander le décalage des informations dans les bocs mémoires quasistatiques, à produire des signaux de commande des commutateurs, à réaliser l'analyse du contenu du premier bloc mémoire, ainsi que du contenu des première et dernière cellules du deuxième bloc mémoire, à remettre les blocs mémoires à l'état initial, la sortie d'impulsions de rythme dudit bloc de commande étant reliée aux entrées d'impulsions de rythme des deux blocs mémoires quasistatiques, ses sorties commandant les commutateurs étant reliées aux entrées de commande de ceux-ci, et sa sortie multibit de mot fonctionnel étant reliée à l'entrée multibit du premier commutateur, tandis que quatre entrées dudit bloc de commande sont reliées respectivement aux sorties du premier bloc mémoire et aux première et dernière sorties du deuxième bloc mémoire, et que la dernière sortie du deuxième bloc mémoire est elle aussi reliée aux entrées des premier et deuxième commutateurs, ledit dispositif de traitement d'informations étant caractérisé en ce qu'il comporte un bloc d'entrée servant à la correction automatique des nombres qui lui sont fournis, et dont l'entrée est reliée à une liaison commune d'entrée, et sa sortie, à une entrée du premier commutateur, trois blocs de comparaison dont chacun sert à comparer deux nombres, les premières entrées multibits des deux premiers blocs de comparaison étant reliées à la première sortie du premier bloc mémoire, raccordée à une liaisdn commune de sortie, une première entrée du troisième bloc de comparaisqn étant reliée à la dernière sortie du deuxième bloc mémoire, une deuxième#ent#é e du premier bloc de comparaison étant reliée à la première sortie dt deuxième bloc mémoire, tandis que les deuxièmes entrées des deux derniers blocs de comparaison sont reliées à la deuxième sprtie du premier bloc mempíre, raccordée à une liaison commune de sortie; un bloc d'analyse servait réaliser une analyse logique des résultats de la comparaison et à fc Jrnir un. ordre au bloc de commande, les huit entrées dudit bloc d'analyse é tant divisées en trois groupes reliés aux sorties des bloc##Ç#oiresre#P actifs, et la sortie dudit bloc d'analyse étant reliée à ltentre e commande du bloc de commande, une sortie isolée duquel est reliée à une liaison commune de sortie. 2. Dispositif de traitement dtinformations conforme à la revendication I, caractérisé en ce que le bloc d'entrée comporte des circuits ET NON et OU-NON ayant n entrées dont chacune correspond à un bit du signal d'entrée, les n entrées desdis circuits ET-NON et OU-NON étant réunies entre elles et reliées aux bits correspondants de la liaison commune d'entrée, tandis que les n-I entrées correspondant aux bits supérieurs du signal d'entrée sont reliées aux n-I sorties du bloc d'entrée, reliées à la première entrée du premier commutateur, ledit dispositif comportant en outre un circuit OU dont la première entrée est reliée à la première entrée du circuit ET-NON, et la deuxième entrée à la sortie du circuit OU-NON, ainsi qu un circuit ET dont la première entrée est reliée à la sortie du circuit ET-NON, et dont la deuxième entrée est reliée à la sortie du circuit OU, tandis que la sortie du circuit ET est reliée à l'entrée, correspondant au bit inférieur du signal d'entrée, dudit premier commutateur. 3. Dispositif de traitement d'informations conforme à l'une des revendications I et 2, caractérisé en ce que le bloc d'analyse comporte cinq circuits OU, les premières entrées d'une première paire de circuits OU sont réunies entre elles et reliées à l'une des sorties du premier bloc de comparaison, dont deux autres sorties sont reliées aux deuxièmes entrées de ladite première paire de circuits OU, tandis que les premières entrées d'une deuxième paire de circuits OU sont réunies entre elles et reliées à l'une des sorties du troisième bloc de comparaison, à deux autres sorties duquel sont reliées les deuxièmes entrées de ladite deuxième paire de circuits OU, ledit bloc d'analyse comportant en outre deux circuits ET, les entrées du premier circuit ET étant reliées aux sorties des premier et troisième circuits OU et à l'une des sorties du deuxième bloc de comparaison, les entrées de l'autre circuit ET étant reliées aux sorties des deuxième et quatrième circuits OU et à l'autre sortie du deuxième bloc de comparaison, et les entrées du cinquième circuit OU étant reliées aux sorties des circuits ET, et sa sortie, à I'entrée de commande du bloc de commande.