FR 2447659 A1 19800822 FR 7901791 A 19790124 La présente invention concerne un dispositif de resynchronisation de données numériques reçues sur une jonction entrante, organisées en trames de n éléments binaires qui comportent alternativement un intervalle de temps de synchronisation pair et un intervalle de temps de synchronisation impair, de rang fixe. Un tel dispositif peut être utilisé dans un équipement servant d'interface entre une jonction entrante et les organes de commutation d'un central téléphonique temporel, lorsque les données numériques reçues sur la jonction entrante sont conformes aux normes définies dans l'avis G 732 du C.C.I.T.T. Selon ces normes, les données numériques reçues sur la jonction entrante sont organisées en trames de 256 éléments binaires répartis en 32 intervalles de temps de huit éléments binaires chacun notés ITo a In31. L'intervalle de temps de rang O, ITo, a alternativement la configuration "X0011011", l'intervalle de temps de rang O étant alors dit intervalle de temps de synchronisation pair et la trame correspondante étant dite trame paire, et la configuration "X1XXXXXt", l'intervalle de temps de rang O étant alors dit intervalle de temps de synchronisation impair et la trame correspondante étant dite trame impaire. Le symbole "X" signifie que la valeur de ltélément binaire est indifférente. Selon ces mêmes normes, la synchronisation est dite perdue lorsque des premières conditions sont réalisées, à savoir lorsque trois intervalles de temps de rang O appartenant à trois trames paires reçues successivement sur la jonction entrante 'ont pas été reconnus conformes à l'intervalle de temps de synchronisation pair. Et la synchronisation est dite retrouvée lorsque des deuxièmes conditions sont realisées, à savoir lorsque, pour un premier, un deuxième et un troisième octet de même rang appartenant à trois trames reçues successivement sur la jonction entrante, le premier et le troisième octet ont été reconnus conformes à l'intervalle de temps de synchronisation pair et le deuxième octet a été reconnu conforme à l'intervalle de temps de synchronisation impair.La différence entre une trame et un groupe de 256 éléments binaires réside dans le fait qu'une trame débute obligatoirement par un intervalle de temps de synchronisation alors qu'un groupe de 256 éléments binaires peut comporter des octets appartenant à deux trames successives et donc débuter par un octet autre qu'un intervalle de temps de synchronisation. Il en est de même pour la différence entre un intervalle de temps et un octet. Ils comportent tous deux huit éléments binaires mais un octet peut comporter des éléments binaires appartenant à deux intervalles de temps successifs. On connaît des dispositifs de resynchronisation de données numériques qui comportent une mémoire de 512 mots de un élément binaire, destinée à stocker les éléments binaires de deux groupes de 256 éléments binaires reçus successivement sur la jonction entrante, un registre série-parallèle connecté en sortie de cette mémoire, destiné à reconstituer les octets, un circuit de supervision de synchronisation connecté aux sorties du registre sérieparallèle, apte à détecter une perte de synchronisation, et un circuit de recherche de synchronisation connecté également aux sorties du registre série-parallèle, apte à retrouver la synchronisation lorsque celle-ci est perdue. Dans ces dispositifs, le temps de recherche de synchronisation est assez long du fait que le circuit de recherche de synchronisation examine un seul octet à la fois. Ainsi, une fois que le circuit de recherche de synchronisation a détecté la présence d'un premier octet conforme à l'intervalle de temps de synchronisation pair lors d'un premier test exigé par les deuxièmes conditions, il doit attendre une durée au moins égale à la durée de réception de deux trames pour pouvoir effectuer les deux tests supplémentaires exigés par les deuxièmes conditions précitées et relatifs au deuxième et au troisième octet avant de déclarer la synchronisation retrouvée. Cette durée est supérieure à la durée de réception de deux trames dans le cas où on a eu affaire à une imitation de l'intervalle de temps de synchronisation pair lors du premier test.Ceci se produit notamment lorsque le premier octet comporte des informations de parole ayant la même configuration que l'intervalle de temps de synchronisation pair. La présente invention a pour but de remédier à cet inconvénient en proposant un dispositif de resynchronisation de données numériques dans lequel le temps de recherche de synchronisation est réduit. Selon une caractéristique de l'invention, le circuit de recherche de synchronisation comporte des moyens de restitution pour restituer simultanément un premier, un deuxième, un troisième et un quatrième octet de même rang appartenant respectivement à un premier, à un deuxième, à un troisième et à un quatrième groupe de n éléments binaires reçus successivement sur la jonction entrante et des moyens de test pour vérifier si les octets restitués simultanément vérifient les deuxièmes conditions. Les objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels - la figure 1 montre un schéma synoptique d'un dispositif de resynchronisation conforme à l'invention et de son environnement - la figure 2 montre un premier exemple de réalisation d'un circuit de recherche de resynchronisation conforme à l'invention ;; - la figure 3 montre un deuxième exemple de réalisation d'un circuit de recherche de synchronisation conforme à l'invention - la figure 4 montre un troisième exemple de réalisation d'un circuit de recherche de synchronisation conforme à l'invention - la figure 5 est un schéma du circuit de supervision de synchronisation faisant partie du dispositif de resynchronisation selon l'invention. La figure 1 montre que le dispositif de resynchronisation de données numériques 1 comporte un circuit de supervision de synchronisation 2 et un circuit de recherche de synchronisation 3. Le circuit de supervision de synchronisation 2 reçoit les données numériques IFE sur une jonction entrante 4 au rythme d'un signal d'horloge distante HD disponible sur un fil 5.Les données numériques IFE sont organisées en trames de 256 éléments binaires répartis en 32 intervalles de temps de huit éléments binaires chacun, notés ITo à IT31. L'intervalle de temps de rang 0, ITo, est alternativement un intervalle de temps de synchronisation pair, de configuration "X0011O11", et un intervalle de temps de synchronisation impair, de configuration "X1XXXXXX". Le circuit de supervision de synchronisation 2 fournit un signal de perte de synchronisation PS qui est actif lorsque les premières conditions précitées sont réalisées. Conformément à l'invention, le dispositif de recherche de synchronisation 3 comporte des moyens de restitution 6 et des moyens de test 7. Les moyens de restitution 6 reçoivent les données numériques IFE et le signal d'horloge distante ED et fournissent simultanément un premier octet OCTI, un deuxième octet OCT2, un troisième octet OCT3 et un quatrième octet OCT4, dits octets restitués. Ces quatre octets sont quatre octets de même rang appartenant respectivement à un premier, à un deuxième, à un troisième et à un quatrième groupe de 256 éléments binaires reçus successivement sur la jonction entrante 4. Les moyens de test 7 sont destinés à vérifier si les octets restitués vérifient les deuxièmes conditions précitées et fournissent un signal de récupération de synchronisation RS qui est actif lorsque ces deuxièmes conditions sont vérifiées. Le signal RS est utilisé pour commander le circuit d'adressage 8 d'une mémoire de trame 9 destinée à stocker les éléments binaires reçus sur la jonction entrante, par trames et non par groupes de 256 éléments binaires, de manière à les rendre utilisables par les organes de commutation du central téléphonique sous la forme de données numériques resynchronisées IFS. Pour cela le signal RS force le signal d'adresse écriture AE fourni par le circuit d'adressage de la mémoire de trame à une valeur prédéterminée, lorsque la synchronisation est retrouvée. Le circuit d'adressage 8 fonctionne également sous la commande du signal d'horloge distante HD, pour l'adressage en écriture, et sous la commande d'un signal d'horloge locale HL fourni par une horloge locale 10, pour l'adressage en lecture, le signal d'adresse lecture de la mémoire de trame étant désigné par AL. Par ailleurs, le signal RS est utilisé pour commander le circuit de supervision de synchronisation de manière à rendre le signal PS inopérant lorsque la synchronisation est retrouvée. Le signal AE est utilisé également pour commander le circuit de supervision de synchronisation de manière à effectuer les tests exigés par les premières conditions lorsque l'adresse d'écriture de la mémoire de trame correspond à l'adresse de l'intervalle de temps de synchronisation pair. Sur la figure 2, les moyens de restitution 6 comportent un premier registre à décalage série-parallèle Il dont l'entrée série est reliée à la jonction entrante 4 et qui est activé par les transitions d'un premier sens du signal d'horloge distante HD. Si chaque élément binaire transmis sur la jonction entrante est transmis entre deux transitions montantes du signal d'horloge distante, le registre Il doit être activé par les transitions montantes du signal HD.Si chaque élément binaire transmis sur la jonction entrante est transmis entre deux transitions descendantes du signal d'horloge distante, le registre 11 doit être activé par les transitions descendantes du signal HI). A chaque transition d'un premier sens du signal HD, le registre il fournit sur ses sorties parallèle un premier octet OCT1 ayant une nouvelle configuration et composé des éléments binaires ebl1 à eb81. Les moyens de restitution 6 comportent également une mémoire 12 de 256 mots de un élément binaire qui a son entrée de données reliée à la jonction entrante 4 et ses entrées d'adressage reliées aux sorties de poids les plus faibles AI > o à AD.7 d'un compteur 13 à dix éléments binaires, "modulo 768", activé par les transitions d'un premier sens du signal HD. L'entrée de validation de lecture-écriture de la mémoire 12 reçoit le signal HD de sorte que cette mémoire est validée en lecture par les transitions d'un premier sens du signal HD et en écriture par les transitions d'un deuxième sens du signal HD. Ainsi, pour une adresse donnée présente sur les entrées d'adressage de la mémoire 12 à un instant t on lit l'élément binaire présent à cette adresse, c'est-à-dire l'élément binaire reçu sur la jonction entrante à l'instant t - 256 (où f est la fréquence du signal HI)) avant d'écrire à la même adresse l'élément binaire reçu sur la jonction entrante à l'instant t. La sortie de données de la mémoire 12 est reliée à l'entrée série d'un deuxième registre "série-parallèle" 14 qui est activé par les transitions d'un premier sens du signal HD.Les sorties parallèle du registre 14 fournissent les éléments binaires eb12 à eb82 qui constituent le deuxième octet OCT2. Les moyens de restitution 6 comportent également une mémoire 15 de 512 mots de un élément binaire qui a son entrée de données reliée à la jonction entrante 4, et ses entrées d'adressage reliées aux sorties ADo à ADg du compteur 13, l'entrée d'adressage de poids le plus fort de la mémoire 15 recevant le signal AD8. L'entrée de validation de lecture-écriture de la mémoire 15 reçoit le signal HD de sorte que cette mémoire est activée en lecture par les transitions d'un premier sens du signal HD et en écriture par les transitions d'un deuxième sens du signal HI). Ainsi, pour une adresse donnée présente sur les entrées d'adressage de la mémoire 15 à un instant t, on lit l'élément binaire présent à cet adresse, c'est-à-dire l'élément 512 binaire reçu à l'instant t - 5f2 sur la jonction entrante avant d'écrire à la meme adresse l'élément binaire reçu sur la jonction entrante à l'instant t. La sortie de données de la mémoire 15 est reliée à l'entrée série d'un troisième registre "série-parallèle" 18 activé par les transitions d'un premier sens du signal HD. Les sorties parallèle du registre 18 fournissent les éléments binaires eb13 à e 3 qui constituent le troisième octet OCT3. Les moyens de restitution 6 comportent également un' mémoire 19 de 768 mots de un élément binaire qui a son entrée de données reliée à la jonction entrante 4 et ses entrées d'adressage reliées aux sorties ADo à AD9 du compteur 13, l1entrée d'adressage de poids le plus fort de la mémoire 19 recevant le signal AD9. L'entrée de validation de lecture-écriture de la mémoire 19 reçoit le signal ED de sorte que cette mémoire est activée en lecture par les transitions d'un premier sens du signal HD et en écriture par les transitions d1un deuxième sens du signal HI). Ainsi, pour une adresse donnée présente sur les entrées d'adressage de la mémoire 19 à un instant t, on lit l'élément binaire présent à cet adresse, c'est-à-dire l'élément binaire reçu à l'instant t - 768 sur la jonction entrante avant d'écrire à f la même adresse l'élément binaire reçu sur la jonction entrante à l'instant t. La sortie de données de la mémoire 19 est reliée à l'entrée série d'un quatrième registre série-parallèle 20 qui est activé par les transitions d'un premier sens du signal HD. Les sorties parallèle du registre 20 fournissent les éléments binaires eb14 à eb84 qui constituent le quatrième octet OCT4. A chaque transition d'un premier sens du signal HD, on obtient à la sortie des registres 11, 14, 18 et 20, un premier, un deuxième, un troisième et un quatrième octet de même rang appartenant respectivement à quatre groupes de 256 éléments binaires reçus successivement sur la jonction entrante. Ces quatre octets constituent les signaux d'entrée des moyens de test 7. Les moyens de test 7 comportent un circuit 21 de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair, constitué par une porte "ET" 22 et par trois inverseurs 23, 24 et 25. La porte "ET" 22 est une porte "ET" à sept entrées dont une première entrée reçoit l'élément binaire eb21 inversé au moyen de l'inverseur 23, une deuxième entrée reçoit l'élément binaire eb31 inversé au moyen de l'inverseur 24, une troisième entrée reçoit l'élément binaire eb41, une quatrième entrée reçoit l'élément binaire eb51, une cinquième entrée reçoit l'élément binaire eb61 inversé au moyen de l'inverseur 25, une sixième entrée reçoit l'élément binaire eb71 et une septième entrée reçoit l'élément binaire eb81.Le signal R1 de sortie de la porte "ET" 22 a un niveau logique haut uniquement lorsque le premier octet a même configuration que l'intervalle de temps de synchronisation pair, à savoir "X0011011". Les moyens de test 7 comportent également un circuit de détection d'identité entre le premier octet et l'invervalle de temps de synchronisation impair, constitué ici par un simple fil 26 connecté à la sortie du registre il qui fournit l'élément binaire eb21. On voit en effet qu'il suffit de vérifier Si l'élément binaire eb21 a un niveau logique haut pour détecter une identité entre le premier octet et l'intervalle de temps de synchronisation impair puisque celui-ci a pour configuration "X1XXXXXX". Les moyens de test 7 comportent également un circuit de détection d'identité entre le deuxième octet et l'intervalle de temps de synchronisation pair, constitué par un circuit 27 identique au circuit 21, qui reçoit de la même façon les éléments binaires eb22 à eb82 et qui fournit un signal de sortie R2. Les moyens de test 7 comportent également un circuit de détection d'identité entre le deuxième octet et l'intervalle de temps de synchronisation impair, constitué par un fil 28 relié à la sortie du registre 14 qui fournit l'élément binaire eb22. Les moyens de test comportent également un circuit de détection d'identité entre le troisième octet et l'intervalle de temps de synchronisation pair, constitué par un circuit 29 identique au circuit 21,qui reçoit de la même façon les éléments binaires eb23 à eb83 et qui fournit un signal de sortie R3.Les moyens de test comportent également un circuit de détection d'identité entre le troisième octet et l'intervalle de temps de synchronisation impair constitué par un fil 30 relié à la sortie du registre 18 qui fournit l'élément binaire eb23. Les moyens de test 7 comportent également un circuit de détection d'identité entre le quatrième octet et l'intervalle de temps de synchronisation pair, constitué par un circuit 31 identique au circuit 21, qui reçoit de la même façon les éléments binaires eb24 à eb84 et qui fourmi t un signal de sortie R4. Les moyens de test 7 comportent également un circuit de détection d'identité entre le quatrième octet et l'intervalle de temps de synchronisation impair, constitué par un fil 32 relié à la sortie du registre 20 qui fournit l'élément binaire eb24. Les moyens de test 7 comportent également un circuit de détection de co1ncidence entre les signaux de sortie des circuits 21, 28, 29 et 32, constitué par une porte "ET" 33 à quatre entrées dont une reçoit le signal R1, une autre le signal R3 > une autre l'élément binaire eb22 et une autre l'élément binaire eb24, et qui fournit un signal rsp. Le~signal RSP de récupération de synchronisation pair est obtenu à la sortie d'une porte "ET" 34 à deux entrées dont l'une reçoit le signal rsp et l'autre le signal de perte de synchronisation PS.La porte 'gT" 34 a pour but de prendre en compte le signal rsp uniquement lorsqu'il y a eu une perte de synchronisation, c'est-adire lorsque le signal PS est actif (c'est- -dire encore ici lorsque le signal PS a un niveau logique haut), de manière a agir sur le circuit d'adressage 8 de la mémoire de trame 9 uniquement dans ce cas. Les moyens de test 7 comportent également un circuit de détection de coincidence entre les signaux de sortie des circuits 26, 27, 30 et 31, constitué par une porte "ET" 36 à quatre entrées dont une reçoit le signal R2, une autre le signal P., une autre l'élément binaire eb21 et une autre l'élément binaire eb23 et qui fournit un signal rsi. Le signal RSI de récupération de synchronisation impair est obtenu à la sortie d'une porte "ET" 36 à deux entrées dont l'une reçoit la signal rsi et l'autre le signal PS. Les moyens de test 7 comportent enfin une porte "OU" 37 à deux entrées dont l'une reçoit le signal RSP, l'autre le signal RSI et qui fournit le signal RS de récupération de synchronisation. La figure 3 montre un deuxième exemple de réalisation du circuit de recherche de synchronisation. Sur cette figure, les moyens de restitution 6 sont identiques au circuit 16 de la figure 2 et comportent de la même façon un premier registre série-parallèle 11', une mémoire 12' de 256 mots de un élément binaire, un deuxième registre série-parallèle 14', une mémoire 15' de 512 mots de un élément binaire, un troisième registre série-parallèle 18', et un compteur 13'. Les moyens de restitution 6 sont identiques au circuit 16 de la figure.2 à ceci près que le compteur 13' est un compteur à neuf éléments binaires alors que le compteur 13 est un compteur à dix éléments binaires. Le premier, le deuxième et le troisième octet fournis respectivement par les registres 11', 14' et 18' constituent les signaux d'entrée des moyens de test 7. Les moyens de test 7 comportent un circuit 21' de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair identique au circuit 21 de la figure 2, qui reçoit de la même façon les éléments binaires eb21 à eb81 et qui fournit un signal R1. Les moyens de test 7 comportent également un circuit 27' de détection d'identité entre le deuxième octet et l'intervalle de temps de synchronisation pair, identique au circuit 27 de la figure 2, qui reçoit de la même façon les éléments binaires eb22 à eb82 et qui fournit un signal R2. Les moyens de test 7 comportent également un circuit 29' de détection d'identité entre le troisième octet et l'intervalle de temps de synchronisation pair, identique au circuit 29 de la figure 2, qui reçoit de la même façon les éléments binaires eb23 à eb83 et qui fournit un signal R3. Les moyens de test 7 comportent également un circuit de détection de coincidence entre les signaux R1, R2 et R3 > constitué par une porte "ET" 30' à trois entrées dont une reçoit le signal R1, une autre le signai R2 et une autre le signal R3, et dont la sortie fournit un signal rs. Le signal RS de récupération de synchronisation est obtenu à la sortie d'une porte "ET" 31' à deux entrées dont l'une reçoit le signal rs et l'autre le signal PS, la porte "ET" 31' ayant la même fonction que les portes "ET" 34 et 36 visibles sur la figure 2. La figure 4 montre un troisième exemple de réalisation du circuit de recherche de synchronisation. Sur cette figure, les moyens de restitution 6 comportent un premier registre "série-parallèle" 38 à huit éléments binaires, dont l'entrée série est reliées la jonction entrante 4 et qui est activé par les transitions d'un premier sens du signal d'horloge distante HD. Le registre 38 fournit sur ses sorties parallèle les éléments binaires eb à eb81 qui constituent 1e premier octet OCT1. Les moyens de restitution 6 comportent également une mémoire 39 de 512 mots de un élément binaire qui a son entrée de données reliée à la jonction entrante 4 et ses entrées d'adressage reliées aux sorties ad0 à ad8 d'un compteur 40 à neuf éléments binaires, "modulo 512", activé par les transitions d'un premier sens du signal HD. L'entrée de validation de lecture-écriture de la mémoire 39 reçoit le signal HD de sorte que cette mémoire est validée en lecture par les transitions d'un premier sens du signal HD et en écriture par les transitions d'un deuxième sens du signal HD. Ainsi, pour une adresse donnée présente sur les entrées d'adressage de la mémoire 39 à un instant t, on lit l'élément binaire présent à cette adresse, c'est-à-dire l'élément binaire reçu sur la jonction entrante à l'instant t ~ adresse , avant d'écrire à cette adresse l'élément binaire reçu à l'instant t sur la jonction entrante. Les moyens de restitution 6 comportent enfin un troisième registre "série-parallèle" 41 , à huit éléments binaires, qui a son entrée série reliée à la sortie de données de la mémoire 39 et qui est activé par les transitions d'un premier sens du signal HD. Les sorties parallèle du registre 41 fournissent les éléments binaires eb13 à eb83 qui constituent le troisième octet OCT3. A chaque transition d'un premier sens du signal d'horloge distante, les registres 38 et 41 fournissent respectivement un premier et un troisième octet de même rang appartenant respectivement à un premier et à un troisième groupe de-256 éléments binaires reçus sur la jonction entrante et distants de 256 éléments binaires. Les octets OCT1 et OCT3 constituent les signaux d'entrée des moyens de test 7. Les moyens de test 7 comportent un circuit de détection d'identité entre le premier octet, le troisième octet et l'intervalle de temps de synchronisation pair comportant lui-même un circuit 42 de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair, un circuit 43 de détection d'identité entre le troisième octet et l'intervalle de temps de synchronisation pair et une porte "ET" 44 entre les signaux R1 et R3 de sortie des circuits 42 et 43 Le circuit 42 est identique au circuit 21 et reçoit de la même façon les éléments binaires eb21 à eb81. Le circuit 43 est identique au circuit 21 et reçoit de la même façon les éléments binaires eb23 à eb83.Le signal de sortie de la porte '%T" 44, Z;, dit signal d'identité pair, a un niveau logique haut à conditicn que le premier et le troisième octet aient même configuratiou que l'interJalle de temps de synchronisation pair. Les moyens de test comportent également un circuit de détection d'identité entre le premier octet, le troisième octet et l'intervalle de tempe de synchronisation impair, comportant lui-meme un circuit 45 de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation impair, un circuit 46 de détection identité entre le troisième octet et l'intervalle de synchronisation impair et une porta "ET1, 47. Le circuit 45 est constitué par un fil relié à la sortie du registre 38 qui fournit ltélément binaire eb et le circuit 46 par un fil relié à la sortie du registre 41 qui fournit l'élément binaire eb23.La porte "ET" 47 est une porte "ET" à deux entrées dont l'une reçoit l'élément binaire eb21 > l'autre l'élément binaire eb23, et qui fournit un signal d'identité impair qui a un niveau logique haut à condition que le premier et le troisième octet aient la même configuration que l'intervalle de temps de synchronisation impair. Les moyens de test 7 comportent également un circuit de mémorisation des signaux d'identité pair et impair, constitué par une mémoire 48 de 256 mots de un élément binaire, dite mémoire de signaux d'identité pairs, qui a son entrée de données reliée à la sortie de la porte 'BT" 44, et par une mémoire 49 de 256 mots de un élément binaire, dite mémoire de signaux d'identité impairs, qui a son entrée de données reliée à la sortie de la porte "ET" 47. Les entrées d'adressage des mémoires 48 et 49 reçoivent les signaux de poids les plus faibles ad0 à ad7 de sortie du compteur 40. L'entrée de validation de lecture-écriture des mémoires 48 et 49 reçoit le signal HD de sorte que ces mémoires sont validées en lecture par les transitions d'un premier sens du signal HD et en écriture par les transitions d'un deuxième sens du signal HD. Lorsque les circuits de détection d'identité fournissent un signal d'identité pair et un signal d'identité impair relatifs à un premier et à un troisième octet, les mémoires 48 et 49 fournissent un résultat d'identité pair et un résultat d'identité impair relatifs à un deuxième et à un quatrième octet, le premier, le deuxième, le troisième et le quatrième octet représentant quatre octets de même rang appartenant à quatre groupes de 256 éléments binaires reçus successivement sur la jonction entrante. Les moyens de test 7 comportent enfin un circuit de comparaison des signaux d'identité pair et impair relatifs au premier et au troisième octet avec les signaux d'identité pair et impair relatifs au deuxième et au quatrième octet. Ce circuit de comparaison comprend une porte "ET" 53 à quatre entrées dont une est reliée à la sortie de la mémoire 49, qui fournit le signal d'identité impair relatif au deuxième et au quatrième octet, une autre est reliée à la sortie de la porte "ET" 47, qui fournit le signal d'identité impair relatif au premier et au troisieme octet, par l'intermédiaire d'un inverseur 54, une autre est reliée à la sortie de la porte "ET" 44, qui fournit le signal d'identité pair relatif au premier et au troisième octet, une autre est reliée à la sortie de la mémoire 48, qui fournit le signal d'identité impair relatif au deuxième et quatrième octet, par l'intermédiaire d'un inverseur 55.Le signal rsp de sortie de la porte "ET" 53 a un niveau logique haut à condition, d'une part, que le premier et le troisième octet soient identiques à l'octet de synchronisation pair, d'autre part, que le deuxième et le quatrième octet soient identiques à l'octet de synchronition impair. Le circuit de comparaison comprend également une porte "ET" 56 à quatre entrées dont une est reliée à la sortie de la mémoire 49 par l'intermédiaire d'un inverseur 57, une autre est reliée à la sortie de la porte "ET" 47, une autre est reliée à la sortie de la porte "ET" 44 par l'intermédiaire d'un inverseur 58, une autre est reliée à la sortie de la mémoire 48. Le signal de sortie rsi de la porte "ET" 56 a un niveau logique haut à condition, d'une part, que le premier et le troisième octet soient identiques à l'octet de synchronisation impair, d'autre part, que le deuxième et le quatrième octet soient identiques à l'octet de synchronisation pair. Le circuit de comparaison comporte enfin une porte "ET" 59 à deux entrées dont l'une reçoit le signal rsp et l'autre le signal PS, une porte "ET" 60 à deux entrées dont l'une reçoit le signal rsi et l'autre le signal PS et une porte "OU" 61. Les portes "ET" 59 et 60 permettent de prendre en compte les signaux rsp et rsi uniquement lorsqu'il y a eu une perte de synchronisation, c'est-à-dire ici lorsque le signal PS est à un niveau logique haut, de manière à agir sur le circuit d'adressage de la mémoire de trame uniquement dans ce cas.La porte "ET" 59 fournit un signal RSP de récupération de synchronisation pair et la porte 'gT" 60 un signal RSI de récupération de synchronisation impair La porte "OU" 61 est une porte "OU" à deux entrées dont l'une reçoit le signal RSP, l'autre le signal RSI et qui fournit le signal RS de récupération de synchronisation. Si l'on considère maintenant les trois exemples de réalisation décrits précédemment en relation avec les figures 2, 3 et 4, on voit que le temps de recherche de synchronisation est réduit dans tous les cas puisque les moyens de test examinent toujours pzur d'un octet à la fois. Dans l'exemple décrit à la figure 1, le temps de recherche maximal est égal à la durée d'une trame. Dans les exemples décrits aux figures 3 et 4, le temps de recherche maximal est égal à la durée de deux trames. Si l'on se réfère ma'tenant à la figure 5, on voit que le circuit de supervision de synchronisation est constitué par un compteur 65 à quatre éléments binaires. Pour pouvoir vérifier les premières conditions précitées, il suffit d'observer les sorties Q1 et Q2 de poids les plus faibles de ce compteur. En effet, selon ces premières conditions, la synchronisation est perdue lorsque trois intervalles de temps de rang O appartenant à trois trames paires consécutives n'ont pas été reconnus conformes à l'intervalle de temps de synchronisation pair. Pour cela, le signal de perte de synchronisation PS est obtenu à la sortie d'un circuit de décodage de la valeur "trois", constitué par une porte "ET" 66 ayant une entrée reliée à la sortie Q1 et une entrée reliée à la sortie Q2.Les entrées de chargement du compteur 65 sont mises à la valeur binaire "zéro". Le compteur 65 est activé, comme le circuit de recherche de synchronisation, par le signal d'horloge distante HD. L'entrée EN de commande de comptage du compteur 65 est reliée à la sortie d'un circuit de commande de comptage constitué par un décodeur d'adresse 67, par une porte "ET" 68 et par deux inverseurs 69 et 70. Le décodeur d'adresse 67 décode la valeur de l'adresse d'écriture AE de la mémoire de trame correspondant à l'adresse de l'intervalle de temps de synchronisation pair dans la mémoire de trame 9. Le signal de sortie du décodeur 67 est appliqué à une entrée de la porte "ET" 68, qui reçoit sur une autre entrée le signal de perte de synchronisation PS inversé au moyen de l'inverseur 69 et sur une autre entrée le signal R1 visible sur les figures 2 et 3) inversé au moyen de l'inverseur 70.Ainsi le compteur 65 n'est autorisé à compter qu'à condition que le premier octet (qui est inscrit au même moment à l'adresse précitée dans la mémoire de trame) soit différent de l'intervalle de temps de synchronisation pair, alors que la synchronisation n'est pas encore perdue. L'entrée LD de commande de chargement du compteur 65 est reliée à la sortie d'un circuit de commande de chargement constitué par une porte "OU" 71, par deux portes "ET" 72 et 73 et par un inverseur 74. La porte "ET" 72 est une porte "ET" à deux entrées dont l'une reçoit le signal de perte de synchronisation PS, et l'autre le signal de récupération de synchronisation RS. La porte "ET" 73 est une porte "ET" à deux entrées dont l'une reçoit le signal R1, et l'autre le signal PS inversé au moyen de l'inverseur 74. La porte "OU" 71 est une porte "OU" à deux entrées dont l'une est reliée à la sortie de la porte 'gT" 72, et l'autre à la sortie de la porte "ET" 73, &commat;t et qui fournit le signal applique à l'entrée de commande de char- gemment du compteur 65. Ainsi le compteur 65 est chargé par la valeur "zéro" appliquée à ses entrées de chargement dans deux cas. Un premier cas correspondant au cas ou la synchronisation vient d'être retrouvée, c'est-à-dire où le signal RS est actif alors que le signal PS est encore actif. Un deuxième cas correspond au cas cû le signal R1 est actif (c'est-à-dire ou le premier octet est identique à l'intervalle de temps de synchronisation pair) alors que la synchronisation n'est pas encore perdue. La description a été faite dans le cas d'une seule jonction entrante. Mais il est bien évident qu'un tel dispositif de resynchronisation pourrait être utilisé en temps partagé pour plusieurs jonctions entrantes. D'autre part, il faut remarquer que la mémoire de 512 mots de un élément binaire qui fournit le troisième octet peut être avantageusement confondue avec la mémoire de trame, à condition d'être adressée comme la mémoire de trame. Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec des exemples particuliers de réalisation, on comprendra clairement que ladite description est faite uniquement à titre d'exemple et ne limite pas la portée de l'inventions REVENDICATIONS 1. Dispositif de resynchronisation de données numériques reçues sur une jonction entrante, organisées en trames de n éléments binaires qui comportent alternativement un intervalle de temps de synchronisation pair et un intervalle de temps de synchronisation impair, de rang fixe, dispositif comportant un circuit de supervision de synchronisation apte à fournir un signal de perte de synchronisation lorsque des premières conditions sont réalisées et un circuit de recherche de synchronisation apte à fournir un signal de récupération de synchronisation lorsque des deuxièmes conditions sont réalisées, caractérisé en ce que le circuit de recherche de synchronisation comporte des moyens de restitution pour restituer simultanément un premier, un deuxième, un troisième et un quatrième octet de même rang appartenant respectivement à un premier, à un deuxième, à un troisième et à un quatrième groupe de n éléments binaires reçus successivement sur la jonction entrante et des moyens de test pour vérifier Si les octets restitués simultanément vérifient les deuxièmes conditions, aptes à fournir le signal de récupération de synchronisation lorsque ces deuxièmes conditions sont verifiees. 2. Dispositif selon la revendication 1, dans lequel les données numériques sont reçues sous forme série au rythme d'un signal d'horloge distante, caractérisé en ce que les moyens de restitution comportent d'une part une mémoire de n mots de un élément binaire, une mémoire de 2n mots de un élément binaire et une mémoire de 3n mots de un élément binaire, adresses respectivement par un compteur "modulo n", par un compteur "modulo 2n" et par un compteur "modulo 3n" activés par les transitions d'un premier sens du signal d'horloge distante, validées en lecture par les transitions d'un premier sens du signal d'horloge distante et en écriture par les transitions d'un deuxième sens du signal d'horloge distante et ayant leur entrée de donnees reliée à la jonction entrante, d'autre part un premier, un deuxième, un troisième et un quatrième registre série-parallèle, activés par les transitions d'un premier sens du signal d'horloge distante, ayant leur entrée série reliée respectivement à la jonction entrante, à la sortie de la memoire de n mots de un élément binaire, à la sortie de la mémoire de 2n mots de un élément binaire et à la sortie de la mémoire de 3n mots de un élément binaire, et dont les sorties parallèle fournissent respectivement le premier, le deuxième, le troisième et le quatrième octet. 3. Dispositif selon les revendications 1 et 2, caractérisé en ce que les moyens de test comportent - un circuit de détection d'identité entre le premier octet et l'octet de synchronisation pair, un circuit de detection d'identité entre le deuxième octet et l'octet de syncllronisation pair, un circuit de détection d'identité entre le troisième octet et l'octet de synchronisation pair, un circuit de détection d'identité entre le quatrième octet et l'octet de synchronisation pair - un circuit de détection d'identité entre le premier octet et l'octet de synchronisation impair, un circuit de détection d'identité entre le deuxième octet et l'octet de synchronisation impair, un circuit de détection d'identité entre le troisième octet et l'octet de synchronisation impair, un circuit de détection d'identité entre le quatrième octet et l'octet de synchronisation impair ; - un circuit de détection de coincidence entre les signaux fournis par le circuit de détection d'identité entre le premier octet et l'octet de synchro nisation pair, par le circuit de détection d'identité entre le troisième octet et l'octet de synchronisation pair, par le circuit de détection d'identité entre le deuxième octet et l'octet de synchronisation impair et par le circuit de détection d'identité entre le quatrième octet et l'octet de synchronisation impair, qui fournit un signal de récupération de synchronisation pair - un circuit de détection de coincidence entre les signaux fournis par le circuit de détection d'identité entre le deuxième octet et l'octet de synchronisation pair, par le circuit de détection d'identité entre le quatrième octet et l'octet de synchronisation pair, par le circuit de détection d'identité entre le premier octet et l'octet de synchronisation impair et par le circuit de détection d'identité entre le troisième octet et l'octet de synchronisation impair, qui fournit un signal de récupération de synchronisation impair ; - une porte "OU" entre les signaux de récupération de synchronisation pair et impair, qui fournit le signal de récupération de synchronisation. 4. Dispositif selon les revendications I et 2, dans lequel les moyens de restitution comportent uniquement le premier, le deuxième et le troisième registre série-parallèle, la mémoire de n mots de un élément binaire et la mémoire de 2n mots de un élément binaire, caractérisé en ce que les moyens de test comportent - un circuit de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair - un circuit de détection d'identité entre le deuxième octet et l'intervalle de temps de synchronisation impair - un circuit de détection d'identité entre le troisième octet et l'intervalle de temps de synchronisation pair - un circuit de détection de coincidence entre les signaux fournis par ces trois circuits de détection d'identité, qui fournit le signal de récupé ration de synchronisation. 5. Dispositif selon les revendications 1 et 2, dans lequel le circuit de restitution comporte uniquement le premier registre série-parallèle, la mémoire de 2n mots de un élément binaire et le troisième registre série parallèle, caractérisé en ce que les moyens de test comportent - un circuit de détection d'identité entre le premier octet, le troisième octet et l'intervalle de temps de synchronisation pair, qui fournit un signal d'identité pair ; - un circuit de détection d'identité entre le premier octet, le troisième octet et l'intervalle de temps de synchronisation impair, qui fournit un signal d'identité impair ; - un circuit de mémorisation des signaux d'identité pair et impair, apte à fournir les signaux d'identité pair et impair relatifs au deuxième et au quatrième octet ;; - un circuit de comparaison des signaux d'identité pair et impair relatifs au premier et au troisième octet avec les signaux d'identité pair et impair relatifs au deuxième et ; quatrième octet, qu fournit le signal de récu- pération de synchronisation. 6. Dispositif selon la reneadieatiorq 5, caractérisé en ce que le circuit de mémorisation des signaux d'identité pair et impair comporte une mémoire de signaux d'identité pciruet tr une m-aDire de signaux d'identité impairs, de n mots de un élément binaire, adressées par un compteur "modulo n" activé par les transitions d'un premier sens du signal d'horloge distante, validées en lecture par les transit1ans d'un premier sens du signal d'horloge distante et en écriture par les transitions d'un deuxième sens du signal d'horloge distante. 7. Dispositif selon la revendication 5, caractérisé en ce que le circuit de comparaison comporte - une première porte 0'ET" ayant une entrée reliée à la sortie de la mémoire de signaux d'identité iwpairst une entrée reliée à la sortie du circuit de détection d'identité entre le premier octet) le troisième octet et l';nter- valle de temps de synchronisation impair, via un inverseur, une entrée reliée à la sortie de la mémoire de signaux d'identité pairs et une entrée reliée à la sortie du circuit de détection d'identité entre le premier octet, le troisième octet et l'intervalle de temps de synchronisation pair, via un inverseur ; ; - une deuxième porte "ET" ayant une entrée reliée à la sortie de la mémoire de signaux d'identité impairs, via un inverseur une entrée reliée à la sortie du circuit de détection d'identité entre le premier octet, le troisième octet et l'octet de synchronisation impair, une entrée reliée à la sortie du circuit de détection d'identité entre le premier octet, le troisième octet et l'octet de synchronisation pair, via un inverseur et une entrée reliée à la sortie de la mémoire de signaux d'identité pairs - une porte "OU" ayant une entrée reliée à la sortie de la première porte "ET", une entrée reliée à la sortie de la deuxième porte "ET" et une sortie qui fournit le signal de récupération de synchronisation. 8. Dispositif selon la revendication 1, caractérisé en ce que le circuit de supervision de synchronisation comporte un compteur à au moins deux éléments binaires, activé par le signal d'horloge distante, muni d'un circuit de commande de comptage, d'un circuit de commande de chargement à la valeur "zero" et d'un circuit de décodage de la valeur "trois" de la sortie de ce compteur, ce circuit de décodage fournissant le signal de perte de synchronisation. 9. Dispositif selon la revendication 8, dans lequel les données numériques resynchronisées sont stockées dans une mémoire de trame, caractérisé en ce que le circuit de commande de comptage comporte une porte "ET" dont une entrée reçoit le signal de sortie d'un décodeur de l'adresse de l'intervalle de temps de synchronisation pair dans la mémoire de trame, une autre entrée reçoit le signal de perte de synchronisation inversé au moyen d'un inverseur et une autre entrée reçoit le signal de sortie du circuit de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair inversé au moyen d'un inverseur. 10. Dispositif selon la revendication 8, caractérisé en ce que le circuit de commande de chargement comporte une porte "OU", une premiere entrée de cette porte "OU" étant reliée à la sortie d'une porte "ET" dont une entrée reçoit le signal de récupération de synchronisation et une autre entrée reçoit le signal de perte de synchronisation, une autre entrée de cette porte "OU" étant reliée à la sortie d'une porte "ET" dont une entrée reçoit le signal de sortie du circuit de détection d'identité entre le premier octet et l'intervalle de temps de synchronisation pair et une autre entrée reçoit le signal de perte de synchronisation inversé au moyen d'un inverseur.