FR 2441214 A1 19800606 FR 7831939 A 19781113 La présente invention concerne un additionneur de n mots, en série, de m éléments binaires et s'appliqueplus particulièrement à un additionneur qui.utilise des dispositifs à couplage de charges. Un additionneur utilisant des dispositifs à couplage de charges a déjà été décrit dans l'article "Digital charge#coupled logic" de T.A." Zimmerman, R.A. Allen et R.W. Jacobs paru dans la revue américaine IEEE Journal of solid-state circuits, volume SC-12, nb 5, d'octobre 1977. L'additionneur qui y est représenté réalise l'addition de deux mots appliques en parallèle de seize éléments binaires ; il comprend seize additionneurs élémentaires effec , . . . . tuant chacun la somme de deux elements binaires d'un rang donné et de l'élément binaire qui représente le#report de l'addition des deux éléments binaires du rang précédent. Or, on a souvent besoin de réaliser la somme de plusieurs mots binaires transmis en série comme c'est le cas avec les dispositifs de filtrage numérique. Un objet de la présente invention est un additionneur numérique pour effectuer la somme de n mots, en série, de m éléments binaires. Un autre objet da l'invention est un additionneur numérique utilisant des dispositifs à couplage de charges. Selon l'invention, l'additionneur numérique, prévu. pour effectuer la somme de n mots, reçus en série, de m éléments binaires et comportant m circuits recevant respectivement les m éléments binaires de chaque mot, constitués par m+2 cellules de registre à décalages et par un circuit addi âme tionneur et tels que le p circuit comprend en série p cellules de registre à décalages, un circuit additionneur et m+p-l cellules de registre à décalages, est caractérisé en ce qu'il comporte en outre - un registre de commande constitué par m+2 cellules de registre à décalages et recevant un élément binaire à 1 sur son entrée en même temps que lesdits m circuits reçoivent. les éléments binaires du premier mot à additionner, et - un circuit supplémentaire constitué par un circuit additionneur et une cellule de registre à décalages en ce qu'à chaque circuit additionneur est associé un circuit de commutation commandé par ledit registre de commande, le circuit de commutation du âme circuit étant commandé âme p circuit étant commandé par l'état de la sortie de la p cellule dudit registre de commande, et permettant soit d'appliquer un élément binaire O sur une entrée du circuit additionneur correspondant et de transférer l'élément binaire de sortie dudit circuit additionneur vers la cellule aval de registre à décalages, soit de réappliquer sur l'entrée précédente ledit élément binaire de sortie dudit circuit additionneur ; et en ce que chaque circuit additionneur comporte une sortie de report reliée à une entrée du circuit additionneur de rang suivant. Selon une autre caractéristique de la présente invention, les circuits additionneurs du circuit de rang 1 et dudit circuit supplémentaire sont des circuits additionneurs à deux entrées alors que les circuits addition fleurs des circuits de rang 2 à m sont des circuits additionneurs à trois entrées. D'autres objets, caractéristiques et avantages de la présente invention apparaitront plus clairement à la lecture de la description suivante d'un exemple de réalisation particulier, ladite description étant faite à titre purement illustratif et en relation avec les dessins joints dans lesquels - la figure 1 montre un additionneur pour n mots de quatre éléments binaires en accord avec les principes de l'invention - la figure 2 est un tableau montrant l'évolution au cours du temps des si gnaux de commande et des signaux de sortie de chaque additionneur du circuit de la figure 1 lorsque celui-ci est prévu pour réaliser l'addition de trois mots de quatre éléments binaires. Le circuit additionneur représenté à la figure 1 est prévu pour réaliser l'addition de n mots de quatre éléments binaires. Il comporte, de manière connue, un certain nombre de cellules de registre à décalages telles RI1, RI2, ..., RI4, et des additionneurs tel DAdl. Selon une caractéristique de l'invention, il comporte en outre un registre à décalages de commande à six cellules, telle Cl, qui fournit les signaux de commande Q1 à Q6 en succession temporelle.Selon une autre caractéristique de l'invention, les additionneurs sont soit des additionneurs dits complets tels Ad2, Ad3 et Ad4, soit des demi-additionneurs tels DAdl et DAd5, et des circuits de commutation associés à chacun d'eux et commandés par lesdits signaux de commande Ql à Q6 sont prévus de telle manière que chaque additionneur puisse traiter plusieurs éléments binaires de même rang reçus en série. Les quatre entrées Il à 14 reçoivent simultanément les quatre éléments binaires ttun mot donné, et les différents mots à additionner sont appliqués séquentiellement. En meme temps que le premier mot, un élément binaire à 1 est appliqué sur l'entrée IC.Ce registre supplémentaire comportant la cellule RC1 et les suivantes sert à produire des signaux de commande Ql à Q6, qui sont décalés dans le temps à des intervalles réguliers. Les différents signaux de commande sont nécessaires au fonctionnement des circuits de commutation associés aux additionneurs. Ces derniers sont dits demi-additionneurs lorsqu'ils ne comportent que deux entrées et ils sont dits additionneurs complets lorsqu'ils comportent trois entrées.Les circuits de commutation sont représentés sur la figure 1 avec des transistors MOS (abréviation pour "Metal Oxide Semiconductor") et ils sont commandés par un signal Qp qui, lorsqutil est à 1, permet d'appliquer un élément binaire 0 sur une entrée de l'additionneur correspondant et de transférer l'élément binaire Sp de sortie de l'additionneur vers les cellules aval de registre à décalages et, lorsqu'il est à 0, permet de reboucler la sortie Sp sur l'une des entrées.On peut donc dire que, lorsque Qp est à 1, cela correspond au début de l'addition des éléments binaires de rang "p" de la nouvelle série de m mots ou encore au stockage dans l'additionneur Adp de l'élément binaire de rang "p" du premier mot et cela correspond également au transfert vers le registre aval de l'élément binaire de rang "p" de la somme des m éléments binaires de la série précédente de m mots. Le fonctionnement du circuit de la figure 1 sera mieux compris à l'aide du tableau de la figure 2 décrivant l'évolution au cours du temps des sorties Sp et Cp de chaque additionneur dans le cas de l'addition de trois mots de quatre éléments binaires. Les trois mots Ml, M2 et M3 de la série considérée comportent, dans un ordre croissant, les éléments binaires mll, m12, m13 et m14, m21, m22, m23 et m24, et m31, m32, m33 et m34 respectivement. Les trois mots Ml à M3 sont appliqués en série sur l'entrée de l'additionneur et un élément binaire 1 est appliqué sur l'entrée IC simultanément à l'application des éléments binaires du premier mot, mll à m14 sur les entrées Il à I4 respectivement. Le tableau de la figure 2 montre également l'état des signaux de commande Q1 à Q6.Ces signaux de commande sont décalés d'un cycle élémentaire et ont une période égale à trois cycles élémentaires dans l'exemple considéré de l'addition de trois mots. Les cycles élémentaires sont référencés TO à T7. Le cycle élémentaire TO correspond à l'introduction des éléments binaires du premier mot dans les premières cellules. Au cycle T1, l'élément binaire mll est introduit dans l'additionneur DAdl qui effectue la somme mol+0, (l'élément binaire O étant introduit par le transistor Tell). Simultanément à cette addition, l'élément binaire S1, correspondant à la somme des éléments binaires de rang 1 des trois mots de la série précédente, est transféré dans la cellule aval par l'intermédiaire du transistor T31. Au cycle T2, le signal de commande Q2 passe en 1 et les mêmes opérations que ci-dessus sont exécutées au niveau de l'additionneur Ad2 qui effectue la somme m12+O+0, (le premier élément binaire O étant introduit par le transistor T12 et le deuxième élément binaire O étant dû au report Cl de l'addition précédemment effectuée par l'additionneur DAdl). Comme le signal Q1 est alors à o, le transistor T21 applique la sortie S1 sur l'entrée de l'additionneur DAdl qui effectue l'addition mll+m21. Cette addition fournit éventuellement un élément binaire Cll différent de 0 sur la sortie Cl, (lorsque les deux entrées de l'additionneur sont à 1).On a représenté ci-dessous les tables de vérité des additionneurs tel DAdl à deux entrées El, E2 et des additionneurs tel Ad2 à trois entrées E'1, E'2, E'3. Entrées Sorties Entrées Sorties El E2 Sp Cp E'1 E'2 E'3 S'p C'p 0 O 0 0 0 0 O O 0 0 1 1 0 0 0 1 1. O 1 1 O 1 O. 1 O 1 1 1 1' 1 1 Au cycle T3, le signal de commande Q3 passe en 1 et les mêmes opérations sont exécutées au niveau de l'additionneur Ad3 qui effectue la somme m13+0+0 .L'additionneur Ad2 effectue la somme ml2+m22+Cll et délivre un élément binaire C21 sur la sortie C2 tandis que l'additionneur DAdl effectue la somme (mll+m21)+m31 et délivre un élément binaire C12 sur la sortie Cl. On peut vérifier sur le tableau de la figure 2 que de proche en proche chaque additionneur effectue la somme des éléments binaires du rang correspondant des trois mots considérés et des éléments binaires qui correspondent aux reports des additions successives effectuées par l'additionneur des éléments binaires du rang précédent. Nous avons vu que la période des signaux est égale à trois cycles élémentaires dans le cas de l'addition de trois mots. Ainsi chaque signal de commande Qp passe en 1 tous les quatre cycles élémentaires, permettant ainsi le transfert de l'élément binaire de sortie de chaque additionneur vers le registre aval. La sortie Sî est donc transférée au cycle T4, la sortie S2 est transférée au cycle T5 et ainsi de suite.Le nombre de cellules aval de chaque additionneur est tel que tous les éléments binaires de la somme sont disponibles simultanément sur les sorties 01 àO5. La sortie OS fournit l'élément binaire de report résultant des reports des additions successives effectuées dans Ad4. Le signal de commande Q6 de la dernière cellule du registre de commande est utilisé pour valider les différentes sorties 01 à 05. Dans le schéma de la figure 1, les additionneurs complets ou les demi-additionneurs ont été représentés par des blocs. Leur réalisation est du domaine de l'homme de l'art et ils peuvent être tels que décrits dans l'article précité ou dans ta revue Electronics du 31 mars 1977 aux pages 97 à 103. L'ensemble du circuit de l'invention peut, par exemple, être réalisé en technologie MOS à canal N. Le circuit proposé peut avantageusement être utilisé dans des filtres numériques d'ordre élevé dans lesquels les additions de mots en série doivent être effectuées plusieurs fois. Bien que la présente invention ait été décrite dans le cadre d'un exemple de réalisation particulier, il est clair cependant, qu'elle n'est pas limitée audit exemple et qu'elle est susceptible de modifications ou de variantes sans sortir de son domaine. REVENDICATIONS 1. Additionneur numérique prévu pour effectuer la somme de n mots, reçus en série, de m éléments binaires et comportant m circuits recevant respectivement les m éléments binaires de chaque mot, constitués par m+2 cellules de registre à décalages et par un circuit additionneur et tels que le âme p circuit comprend en série p cellules de registre à décalages, un circuit additionneur et m+p-l cellules de registre à décalages, ledit additionneur étant caractérisé en ce qu'il comporte en outre - un registre de commande constitué par m+2 cellules de registre à décalages et recevant un élément binaire à 1 sur son entrée en même temps que lesdits m circuits reçoivent les éléments binaires du premier mot à additionner, et - un circuit supplémentaire constitué par un circuit additionneur et une cellule de registre à décalages en ce qu'à chaque circuit additionneur est associé un circuit de commutation âme commandé par ledit registre de commande, le circuit de commutation du p cir âme cuit étant commandé par l'état de la sortie de la p m cellule dudit registre de commande, et permettant soit d'appliquer un élément binaire O sur une entrée du circuit additionneur correspondant et de transférer îtélément binaire de sortie dudit circuit additionneur vers la cellule aval de registre à décalages, soit de réappliquer sur l'entrée précédente ledit élément binaire de sortie dudit circuit additionneur ; et en ce que chaque circuit additionneur comporte une sortie de report reliée à une entrée du circuit additionneur de rang suivant. 2. Additionneur numérique selon la revendication 1, caractérisé en ce que les circuits additionneurs du circuit de rang 1 et dudit circuit supplémentaire sont des circuits additionneurs à deux entrées alors que les circuits additionneurs des circuits de rang 2 à m sont des circuits additionneurs à trois entrées. 3. Additionneur numérique selon la revendication 2, caractérisé en ce que la période de chaque signal de commande est égale à m cycles élémentaires. 4. Additionneur numérique selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il utilise des dispositifs à couplage de charges. 5. Additionneur numérique selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est réalisé en technologie MOS à canal N.