FR 2444317 A1 19800711 FR 7835125 A 19781213 La présente invention se rapporte d'une façon générale à des circuits électroniques utilisés dans les unités de traitement de données numériques et elle a trait plus particulièrement à des circuits utilisant une logique à commutation de courant (CML) à faible saturation. Lors de l'évolution des circuits électroniques numériques, on a mis au point de nombreux types de familles logiques dif- férentes afin d'augmenter les temps de commutation et le rendement des appareils de traitement numérique. Ces familles, telles que diode-transistor, résistance-transistor et transistor-transistor etc, contconstitué des pierres d'achoppement dans l'évolution de conception des systèmes numériques. Â l'heure actuelle, la logique â commutation de courant (CML) permet d'obtenir le meilleur rapport économique entre le coût et les caractéristiques de conception et de fabrication.Ainsi que les brevets US 3 925 652, 3 955 177, 3 925 651, 3 958 112 et 3 967 101 l'indiquent, la pre mièvre génération de la famille CML existe depuis un certain temps. L'étape suivante dans le processus d'évolution, dont la présente invention fait partie, concerne des perfectionnements apportés à la consommation d'énergie, aux vitesses de commutation, à l'efficacité de distribution et au degré d'intégration. La mise au point de la seconde génération de circuits logiques de type CML a permis d'améliorer les performances des systèmes calculateurs et de réduire gi- multanément le rapport colit/performances d'un processeur numérique de données. Pour que cette seconde génération de dispositifd CML puisse permettre d'obtenir la meilleure amélioration possible de capacité, il est nécessaire que les tecbniciens d'utilisation puissent disposer d'un grand choix de circuits de ce genre. C'est pourquoi on a fait appel à une seconde génération de circuits CML. On va maintenant résumer la présente invention. Le registre de cinq bits, de matre/esclave, à commande par front d'impulsion et à commande sélective par circuits ou portes l-sur-4 agencé selon l'invention, comporte une diversité de circuits (CML) de base qui sont configurés de manière à permettre d'avoir un registre à sélection de données suivant le mode l-sur-4, à entrée et sortie de données en parallèle avec une possibilité de remise à zéro. Le registre peut également être agencé sous la forme d'un registre à d6- calage-série de 5 bits avec des moyens d'inversion entre les positions consécutives de bit.La fonction de décalage-série a été con e de façon à augmenter les possibilités de test du registre luime aussi bien que du système de traitement de données en génO- 1. Le dispositif est agencé de manière que, lors de l'arriie du front décroissant du signal d'horloge, c'est-à-dire lorsque signal d'horloge passe d'un état logique "O" à un état logique " (en utilisant la convention de logique négative) le registre st activé et, en fonction de l'état de ses cinq entrées de si iaux de commande, il maintient les bits de sortie dans le m8me é Le, remet à zéro les signaux de sortie, affiche le complément des signaux de sortie des étages précédents ou bien sélectionne une ,s quatre entrées de données pour l'affichage.Le transfert des onnées dans le registre est réalisé par l'interiédiaire de la ection d'entrée, suivie par un verrou de mattre/esclave lui-même elié à une sortie dotée d'un tampon. Lorsque le signal d'horloge aître/esclave se trouve à l'état logique "0", le verrou-esclave st validé comme l'est la porte du sélecteur de données. La valiation de la porte du sélecteur de données fait apparattre la don Se sélectionnée à la sortie du verrou de autre, ce qui assure en lit un pré-conditionnement da verrou avant le verrouillage de la porte du sélecteur de données qui se produit lors de l'arrivée du lanc décroissant du signal d'horloge.Tant que le signal d'horloge s trouve dans son état logique "1", le signal de sortie du verrou e martre préconditionne le verrou-esclave de manière que, lorsque D signal d'horloge revient à l'état logique "O", le verrou de aître soit invalidé et que le verrou d'esclave conserve le der Ler état du verrou de maître Jusqu'au moment ù se produit le ront décroissant suivant du signal d'horloge. Une caractéristique supplémentaire du registre concerne an mode de fonctionnement hybride. Des signaux d'entrée et de ortie établissent une différence de 0,5 volt (en courant continu) tre un état logique "O" et un état logique "1", c'est-à-dire qu' - 1 état logique "0" est égal à 0,0 volt et qu'un état logique "1" st égal à -0,5 volt (en courant continu), tandis que les signaux, ae fois mis en mémoire-tampon par la section d'entrée, sont utili Fus dans un mode différentiel en vue d'améliorer les caractéristi ties de commutation des signaux.Cette amélioration de performance st rendue possible par le fait que, dans le mode différentiel, u e commutation se produit seulement lors d'une variation de tenion de 0,25 volt (en courant continu). Cette diminution du rapport dv/dt nécessaire pour une communication inter-circuits permet d'améliorer la caractéristique de vitesse de commutation tout en maint tenant- simultanément la même immunité contre les parasites, qui est généralement établie par une variation de 0,5 volt en courant continu des signaux d'entrée- et de sortie.Les signaux d'entrée varient de 0,5 volt en passant de l'état logique "O" à l'état logique "1", ou inversement1 et la tension de référence interne applique aux portes recevant ces signaux est établie à un niveau de -0,26 volt au-dessous de l'état logique "O" de sorte que la différente de potentiel entre les bases des transistors de commutation est toujours approximativement de 0,26 volt. Dans la présente invention, cette différence de 0,26 volt est maintenue en éliminant l'utilisation d'une tension de référence et en appliquant la tension différentielle de sortie des circuits logiques internes. L'invention a en conséquence pour but de fournir un registre de 5 bits, de maitre/esclave, à commande par front d'impulsion et à commande sélective l-sur-4, ce registre comportant des sorties dotées de tampon. L'invention a également pour but de mettre en oeuvre le registre de 5 bits et à commande sélective l-sur-4 dans une partie logique CML. L'invention a en outre pour but d'augmenter au maximum les caractéristiques de commutation sans altérer d'autres paramètres du circuit en utilisant des sorties de circuits internes dans les modes différentiels. L'invention a également pour but de permettre un test non fonctionnel du registre. D'autres avantages et caractéristiques de l'invention seront mis en évidence dans la suite de la description, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels les fig. 1A, 1B et 1C représentent des schémas de la pré- sente invention; les fig. 2 à 13 représentent des schémas de circuits électriques correspondant aux différentes parties CML intervenant dans la présente invention. En ce qui concerne le mode préféré de réalisation de 1'invention qui va être décrit dans la suite, il est important de noter que le système selon l'invention utilise une convention logique négative, c'est-à-dire qu'un état logique "O" est représenté par une tension plus positive qu'un état logique "1". Il est éga lutent important de noter que les circuits utilisés dans le systè- me selon l'invention sont d'une nature hybride.Alors que toutes les entrées et sorties de sources externes utilisent une tension de 0,0 volt pour définir un état logique "0" et une tension de -0,5 volt (en courant continu) pour définir un état logique "1", la plupart des circuits internes utilisent le fonctionnement à mo- de différentiel dans lequel un état logique nlt ou "O" est représenté par une tension différentielle entre deux points de 0s25 volt (en courant continu), la polarité de cette tension différentielle indiquant si un état logique "O" ou "1" est en train d'être transmis par la source de signaux. En tenant compte de ce principe, on va décrire dans la suite les différents blocs représentés sur les fig. 2 à 13 afin de faciliter la compréhension d'ensemble du schéma de registre indiqué sur la fig. 1. L'émetteur-suiveur des fig. 2A et 2B permet une mise en mémoire-tampon des signaux de sortie des circuits tout en produisant une translation de tension d'environ 0,8 volt en continu. Un avantage supplémentaire obtenu avec l'émetteur-suiveur consiste en ce que les sorties des différents émetteurs-suiveurs peuvent Stre cabales de façon à faire une intersection logique (c'est-à-dire u oe fonction logique ),et permettent par conséquent de fournir une fonction logique supplémentaire sans avoir à prévoir d'autres circuits. Les fig. 3A et 3B représentent une porte à niveau bas typique qui n'est pas commandée différentiellement. L'entrée À est ommandée par le signal de sortie d'un émetteur-suiveur pour lequel un état logique "O" est représenté par une tension de -0,8 volt (en courant continu) et un état logique "1" par une tension ie -1,3 volt en continu.Lorsque l'entrée A se trouve à l'état logique "1", un transistor Q2,dont la base est alimentée par une tension de référence d'environ -1,05 volt, devient conducteur et me source de courant est établie par l'intermédiaire de la sortie ,. Lorsque l'entrée À se trouve à l'état logique "0", un transis ;or Q1 est polarisé en direct et constitue une source de courant à ;ravers la sortie B. Une seule des deux sorties peut constituer u Le source de courant à un moment donné mais cependant au moins une les deux sorties est toujours active. Les fig. 4A et 4B donnent des schémas logique et élec- rique d'une porte de niveau haut à une seule entrée. À désigne l'entrée de signal et B est reliée à une source de courant telle que celle produite aux sorties des fig. 3A et 33. Les sorties C et D sont obtenues par intersection logique de la sortie logique de l'entrée À avec la source de courant B. Dans ce cas, le dispositif peut fonctionner seulement lorsqu'une source de courant active est reliée à B. Si la source de courant B n'est pas active, les deux sorties C et D se trouvent à l'état logique "0", quelque soit la tension de l'entrée A.Lorsqu'une source de courant active est reliée à la sortie B, D se trouve à l'état logique "1" lorsque À est à l'état logique îl et lorsque C se trouve à l'état logique "on. Quand A se trouve à l'état logique fl0N D se trouve à l'état logique "0" et C à l'état logique "1". Les fig. SA et 5B représentent une porte de niveau supérieur à double entrée qui est semblable à celle indiquée sur les fig. 4A et 4B, excepté que les transistors Q1 et Q2 sont branchés en parallèle. Cette configuration permet d'effectuer la fonction ET aux deux entrées et, comme indiqué dans la description des fig. 4A et 43, une source de courant active doit être présente au point C de la fig. 5 pour qu'un état logique différent de UOw apparaisse aux sorties E ou D. La sortie E représente la combinaison logique E! des entrées A et B et de la source de courant tandis que la sortie D représente la fonction complémentaire de À.3 combinée avec la source de courant C. Les fig. 6A et 63 représentent l'agencement du verrou de wattre/esclave qui est utilisé dans la présente invention. Bien qu'une description détaillée du fonctionnement des deux types de circuits différents soit donnée en référence aux fig. lIA, 113 t 12k, 123, il est à noter que, dans cette configuration, les types de circuits sont légèrement modifiés, c'est-à-dire qu'alors que normalement les deux portes de niveau différentiel-supérieur com- portent des résistances de sortie distinctes, on a mis en évidence sur la fig. 6B que les résistances RI et R2 sont partagées par les deux portes de niveau différentiel supérieur. Cette modification est nécessaire du fait que les sorties de deux portes différentes sont reliées ensemble par câblage. Lorsqu'il n'est pas nécessaire de partager une résistance commune, la résistance de sortie de chaque porte est reliée en parallèle à la résistance de sortie des autres circuits en créant ainsi une résistance effective qui est inférieure à celle qui est nécessaire pour établir la tension correcte. En cours de fonctionnement, la tension différentielle établie tre A et B rend conducteur l'un des transistors Qi ou Q2.Lorsue la tension appliquée à A est positive par rapport à B, Q1 esaie de devenir conducteur et, si l'entrée E est positive par rap > rt à F, Q3 devient également conducteur en formant une source de Durant par l'intermédiaire de Q1, Q3 et Ri en vue d'induire une ension négative à H. Le potentiel de G prend une valeur de 0,0 olt puisqu'il n'existe aucun trajet de courant aboutissant à la source de courant, les transistors Q2, Q4, Q5 et Q6 étant dans un état an conducteur.D'autre part, si la tension en B est positive par apport à celle de À, Q2 devient conducteur en permettant à C de evenir une source de courant et en permettant également à l'un des transistors Q5 ou Q6 de devenir conducteur en fonction des tensions récédentes existant aux entrées G et H. La porte de niveau inférieur mixte représentée sur les ig. 7A et 7B constitue un dispositif hybride qui possède la proriété de source de courant d'une porte de niveau inférieur et la ortie logique d'une porte de niveau supérieur. Comme indiqué sur a fig. 7B, lorsque A est positif par rapport à la tension de réf é- ence, c'est-à-dire lorsque A se trouve à l'état logique O", le ransistor QI est conducteur et constitue une source de courant reiée à la sortie B tandis que le transistor Q2 est mis hors circuit t qu'une tension de 0,0 volt correspondant à l'état logique "0" pparaît à C.Lorsque À est négatif par rapport à la référence, C'- st-à-dire lors de l'établissement d'un état logique "1", Qi est is hors circuit et Q2 devient conducteur en faisant apparaitre ue tension de sortie de -0a5 volt en continu, correspondant à l'é- at logique "1", à C. Les fig. 8A et 8B représentent une porte de complément rai qui Joue le rôle d'une mémoire tampon pour le signal d'entrée et qui fournit sa sortie complémentaire. Lorsque A se trouve à 'état logique "O", le transistor Q1 est conducteur et un état loique "1" apparat à la sortie B tandis que le transistor Q2 qui st bloqué fait apparaître un signal de sortie à l'état logique "0" C. Lorsque À se trouve à l'état logique "1", le transistor Q1 est lon conducteur, Q2 est conducteur et un état logique "1" apparat C, la sortie B passant à l'état logique "0". Les fig. 9A et 9B représentent uncircuit de mémorisa- tion différentielle de sortie pour des signaux correspondant au mo Le différentiel. La tension différentielle entre les sorties À et 3 produit une tension différentielle proportionnelle entre les sor- ties C et D, la grandeur de cette tension différentielle étant réglée par le choix des résistances R1 et 22. Lorsque À est positif par rapport à B, le transistor Q1 est conducteur et le transistor Q2 est mis hors circuit, ce qui fait apparattre une tension négative à D et un signal de 0,0 volt à C.Lorsque 3 est positif par rapport à À, le transistor Q2 est conducteur, le transistor Q1 est bloqué et du courant passe dans Q2 et 32 de façon à produire une tension négative à C tandis que D est maintenu à un potentiel de 0,0 volt. les fig. 10A et 103 représentent un circuit inverseur qui établit le complément du signal logique A à B. Lorsque 11 entrée À se trouve à l'état logique on, 41 devient conducteur et la tension de sortie apparaissant à B prend l'état logique "1". Lorsque À se trouve à l'état logique "1", Q1 est bloqué, Q2 devient conducteur et il en résulte l'application d'un signal de 0,0 volt à B. Les fig. lIA et 113 représentent une porte à niveau supérieur différentiel qui est activée par une source de courant reliée à l'entrée E. Lorsque la tension différentielle entre À et B est positive par rapport à B, le transistor Q1 devient conducteur et du courant passe dans ce transistor Qi et dans la résistance R1 en assurant l'application d'une tension négative à D et d'un signal de 0,0 volt à C. Lorsque B est positif par rapport à A, le transistor Qi est mis hors circuit, le transistor Q2 est conducteur et du courant passe dans le transistor Q2 et la résistance 32 en assurant l'application d'une tension négative à C et d'un signal de 0,0 volt à D. Les fig. 12A et 12B représentent une porte à niveau inférieur différentiel. La sortie D constitue une source de courant actif lorsque l'entrée À est positive par rapport à B tandis que la sortie C constitue une source de courant actif lorsque l'entrée B est positive par rapport à A. Lorsque l'une des sorties C ou D est validée, 11 autre sortie constitue un circuit ouvert pour la porte à laquelle elle est reliée. Les fig. 138 et 13B représentent une porte ET à deux entrées qui entre en action pour des signaux de 0,0 volt et -0,5 volt. Lorsque les deux entrées À et B se trouvent à l'état logique "1", le transistor Q3 est conducteur et un état logique "1" apparat à la sortie C tandis qu'un état logique "0" apparaît à la sortie D. Lorsque l'une ou l'autre ou bien les deux entrées A, B se trouvent à i l'état logique 0", l'un ou bien les deux transistors Qi, Q2 de viennent conducteurs et un état logique "1" apparat à D tandis qu'un état logique "0" apparait à C. Après la description des blocs fondamentaux intervenant dans une structure CML comme décrit ci-dessus, on peut mieux comprendre la description de l'invention qui a été représentée sur les fig. M, 1B et 1C. Comme indiqué sur les fig. 1a à 1C, le circuit à 5 bits de sélection de porte l-sur-4 est composé de sept blocs principaux, à savoir le circuit de commande représenté sur la fig. 1C, l'horloge représentée sur la fig. 1B et cinq étages de tonnées dont deux sont mis en évidence sur les fig. 1A et 1B. Ces étages de données sont identiques, excepté de petits écarts concernant le premier et le cinquième étage.Le premier étage de données représenté sur la fig 1A diffère des quatre autres bits du registre en ce que la porte désignée par 1001 est constituée par une porte à niveau supérieur à une seule entrée qui opère sur un signal d'entré unilatéral avec oscillation de 0,5 volt. La porte correspondante du second au cinquième étage de données est une porte à niveau supérieur différentiel qui opère sur la sortie différentiel Le de l'étage de données précédent.Le cinquième étage de données représenté sur la fig. 1B diffère des étages précédents en ce que le signal de sortie du cinquième étage est inversé et converti en un signal de sortie unilatéral qui est utilisé pour des techniques le contrôle non fonctionnel Il sera utile, pour mieux comprendre la description débaillée des fig. 1A à 1C qui va 8tre donnée dans la suite, de se référer à la liste suivante d'équations et de tableaux d'état. EQUATIONS LOGIQUES. i = 0, 1, 2, 3, 4 (Sélecteur/donnée) DSi = (Di0.S2.S1) + Di1.S2.S1 + Di2.S2.S1 + Di3.S2.S1). (NFTR.NFTS) + (QS(i-1.)NFTS (Maître/donnée) QMi = #.QM##.QMi + (#.QM##).DSi (Maître/##) QM## = #.QM## + #. (## + NFTR + NFTS) (Esclave) QSi = (#.QM##).QSi + #.QM##.QMi) (Tampon) Zi = QSi (NFT) NFTOUT = QS4 TABLEAU D'ETATS. SIGNAUX DE COMMANDE ETAT SUIVANT DE # ## NFTR NFTS S2 S1 QSi QSi # 1 0 0 X X QSi QSi # o 0 0 0 0 D10 Dio o O O O 1 Dil Dil # 0 O O O 1 0 Di2 Di2 0 0 0 1 1 Di3 Di3 I sc x O x : O 1 X X 1 X X QS(i-1) QS(i-1) En tenant compte de ce qui a été indiqué ci-dessus, on va maintenant décrire le fonctionnement de chaque section du registre de cinq bits de sélection par portes, suivant le mode l-sur-4 en commençant par la section de commande représentée sur la fig. 1C. Les portes à niveau supérieur et à simple entrée 1601 et 1608 produisent, en coopération avec les signaux de commande S1, 52, NFTR et NFTS, les signaux nécessaires de commande correspondant à la table d'états indiquée ci-dessus. Un signal NFTS d'état logique "1" produit à la sortie de la porte de niveau inférieur mixte 1615 un état logique "1" qui est inversé par l'inverseur 1617 de façon à fournir un signal d'état logique "0" à l'émetteur-suiveur 1618. La sortie de cet émetteur-suiveur 1618 est reliée à des transistors 1409, 1309, 1209, 1109 et 1009 de façon à valider les portes d'entrée NFT dans chacun des étages de données respectifs.Lors- que le signal NFTS a l'état logique "0" et le signal NFTR l'état logique 9 la porte de niveau supérieur à simple entrée 1611 est validée par l'intermédiaire de la source de courant constituée par la porte 1615 et un état logique "1" apparaît à la sortie YZ de la porte 1611.Cet état logique "1" est inversé par l'inverseur 1616 en formant une sortie E-F d'état logique "O" qui est appliquée à l'émetteur-suiver 1619 de maniere à rendre conducteurs les transistors 1420, 1320, 1220, 1120 et 1020 qui font apparaître un état logique "O" à l'entrée du verrou de maître/esclave DSi. lorsque les signaux NFTR et NFTS sont tous deux à l'état logique "0", la commande de la donnée sélectionnée pour une présentation au verrou de maître/esclave est assurée par les signaux de commande S1 et 32. Lorsque les deux signaux de commande S1 et 52 ont l'état logique "0", la porte de niveau supérieur à simple entrée 1601 est validée ar la porte de niveau inférieur 1608 et un état logique "1" appa ait à la sortie YZ de la porte 1601 en vue de la fourniture d'un ignal d'entrée correspondant à la porte NON ET 1602.Chacune des ortes ET 1602, 16052 1609 et 1612 est validée par un signal d'é at logique "1" provenant de la sortie YZ de la porte 16L1, qui ait passer la sortie de 1602 à l'état logique "0" et qui, après ransformation par l'émetteur-suiver 1603, est appliqué aux tran istors de validation 1411, 1311, 1211, 1111 et 1011 en vue de sa ;ransmisssion aux portes d'entrée reliées aux entrées de données Di0.Lorsque le signal de commande 82 se trouve à l'état logique 0" et S1 à l'état logique "1", la porte NON ET 1605 applique in ignal de sortie d'état logique "0" à l'émetteur-suiveur 1606 qui est à son tour relié aux transistors de validation 1415 1315, 215, 1115 et 1015 qui valident les portes de niveau inférieur à ample entrée qui sont reliées aux entrées de données Dii. D'une lanière semblable, le signal de sortie de la porte NON ET 1609 vaide les portes d'entrée Di2 lorsque le signal de commande S2 se ;;rouve à l'états logique "1" et lorsque S1 se trouve à l'état logi lue "O". La porte NON ET 1612 valide les entrées de données Di3 Lorsque les deux signaux de commande S1 et 52 se trouvent à l'état Logique "1".- L'horloge représentée sur la fig. 1B comprend les 6 tentes 1501 à 1508.Tant que les deux signaux d'entrée de la porte le niveau inférieur-et à deux entrées 1501 ne se trouvent pas à l'état logique "1', le signal d'horloge du verrou maître/esclave, #QM##, appliqué à chacun des étages de données suit le signal d'horloge de registre maître #. Ce problème est résolu en validant la porte 1501 seulement lorsque le signal d'horloge, # , se trouve à l'état logique '0". Puisque, comme indiqué précédemment, l'un ou bien les deux signaux d'entrée de la porte 1501 doivent se trouver à l'état logique "on, le signal de sortie de la porte 1501 prend également l'état logique "0". Cependant, la sortie de la porte 1501 est reliée à 1502 de sorte que le signal de sortie de la porte 1501 semble inversé, en présentant un état logique "1" à l'entrée de la porte 1502.Lorsque le signal d'horloge # passe de l'état logique "0" à l'état logique "1", la porte de niveau inférieur 1507 invalide la porte 1501 et valide la porte 1502, en verrouillant ainsi le complément du signal de sortie de la porte 1501 sous la forme QM## En même temps, la porte de niveau inférieur 1508 valide la porte de niveau supérieur différentiel 1503 et le signal de sortie correspondant à QM## se présente sous la forme Lorsque le signal d'horloge, # , passe ensuite à 11 état logique ROR, la porte 1503 est invalidée et un état logique "0" apparaît à du fait de la liaison de la sortie d'inversion de la porte 1508 avec la sortie de la porte 1503. De cette tanière quand le signal d'horloge passe de l'é tat logique 101 à l'état logique "1", le signal d'horloge de verrou maître/esclave pour chaque étage de donnée passe également de l'état logique "0" à l'état logique "1", et inversement. La description du processus de fonctionnement d'un verrou de mattre/esclave qui suit le premier étage de donnée tout en étant spécifiquement référencé sur celui-ci est également applicable à l'ensemble des cinq étages de données. Lorsque le signal d'horloge du verrou de maître/esclave, . , se trouve à l'état logique "0", les portes de niveau inférieur différentiel 1012 et 1013 valident respectivement les portes de niveau supérieur différentiel 1002 et 1005, les portes 1003 et 1004 étant invalidées. Dans cette condition, un signal de sortie D80 apparaît à QM0 et la donnée apparaissant précédemment à QUO est verrouillée à la sortie du verrou d'esclave en QS0. Lors de l'arrivée du front décroissant de #.QM## , les portes de niveau supérieur différentiel 1003 et 1004 sont validées alors que les portes 1002 et 1005 sont invalidées, en assurant le verrouillage de la donnée précédemment présente à DSo, dans QWO, ce qui isole la donnée apparaissant en QGO des modifications ultérieures de données en DSO, ainsi qu'une transmission de cette donnée QM0 à QSoe Le signal de sortie apparaissant à est mis en mémoire-tampon et il est soumis à une décalage de potentiel de -0,8 volt par les émetteurss-suiveurs 1006 et 1007, dont le signal de sortie est lui-mSme transmis à un tampon à sortie différentielle 1008 qui produit une sortie unilatérale avec une variation de 0,5 volt (en courant continu) à ZO. Les émetteurs-suiveurs 1006 et 1007 sont utilisés pour maintenir les bases des transistors d'entrée de la porte 1008 en dessous du potentiel de masse de façon à éviter une saturation de potentiel des transistors d'entrée et à obtenir de meilleures performances d'ensemble. Lorsque le signal d'horloge passe de l'état logique "1" à l'état logique "0", la donnée apparaissant à QSo est verrouillée par la porte de niveau supérieur différentiel 1005 et la porte 1004 est invalidée.De cette manière, des modifications de données apparaissant à QKO n'affectent pas le signal de sortie apparaissant à QSo En mime temps, la porte de niveau supérieur différentiel 1002 est à nouveau validée et l'information apparaissant à DSo apparaît à QMO qui, lors du transfert suivant du signal d'horloge de verrou maitre/esclave de l'état logique "0" à l'état logique "1", est transféré vers QSo et Zo il est à noter en particulier qu'un grand nombre des sorties des différentes portes sont reliées ensemble par câblage afin de permettre une opération logique OU. À chaque fois que cela se produit, il est à noter qu'une seule résistance est partagée entre les différents circuits de sortie indépendamment du nombre des sorties de porte qui sont reliées ensemble suivant une combinaison lo gique OU. REVENDICATIONS. 1. Registre de plusieurs bits à décalage et à circuit de sélection par portes commandé par front d'impulsion mattre/esclave suivant le mode 1-sur-4 et ayant des moyens de remise à zéro et de test non fonctionnel, caractérisé en ce qu'il comprend - une section d'horloge, - une section de commande, - plusieurs étages de données, chacun des étages compre nant en outre :: - une section d'entrée, une section de verrou maître/esclave et une section de sortie dotée d'une mémoire-tampon, - un premier moyen pour relier la sortie du verrou maître/es- clave à la section d'entrée de l'étage de donnée suivant, - un second moyen pour relier la sortie de la section de verrou maître/esclave a l'entrée de la section de sortie dotée d'une mémoire-bampon, - un troisième moyen pour relier la sortie de la section d'entrée à l'entrée du verrou maître/esclave, - un quatrième moyen pour fournir un signal d'entrée de test non fonctionnel inversé NFTIN à la section d'entrée du premier é- tage de la pluralité des étages de donnée, - un cinquième moyen pour relier la sortie du verrou maitre/ esclave du dernier étage de la pluralité des étages de donnée à une mémoire-tampon à sortie différentielle en vue de fournir un signal de sortie de test non fonctionnel inversé IFT0UT. 2. Registre selon la revendication 1, caractérisé en ce que ladite section d'horloge comprend en outre : - un générateur d'impulsions d'horloge réagissant à un signal de remise à zéro et de test non fonctionnel NF2R, un signal NFTS de sélection de test non fonctionnel, un signal inversé et un signal d'horloge # de façon à fournir des signaux d'horloge à chacune des sections maître/esclave des différents étages de données, ledit générateur ne réagissant pas au signal 8 lorsque ledit signal a l'état logique "1" et lorsque les signaux NFTR et NFTS ont l'état logique "0". 3. Registre selon la revendication 2, caractérisé en ce que ladite section de commande comprend en outre - un moyen de commande réagissant auxdits signaux NFTR et RIFTS ainsi qu'à un premier et à un second signal de sélection de donnée, ledit moyen de commande étant relié à la section d'entrée e chacun des différents étages de données en vue de sélectionner 'une desdites quatre entrées de données. 4. Registre selon la revendication 3, caractérisé en ce ue ledit moyen de commande comprend en outre s - une première, une seconde et une troisième porte de nieau supérieur et à simple entrée, la première et la seconde porte réagissant audit premier signal de sélection de donnée, ainsi qu'ne porte de niveau inférieur, ladite troisième porte de niveau suérieur réagissant à une porte de niveau inférieur mixte et au sinal NFTR, ladite porte de niveau inférieur mixte réagissant au sinal NITS, - une première, une seconde, une troisième et une quatrime porte NON ET, chacune desdites portes NON ET réagissant à un ignal de sortie de la troisième porte de niveau supérieur, la pre ibre et la seconde porte NON ET réagissant à un signal de sortie e la première porte de niveau supérieur à simple entrée, la troi ième et la quatrième porte NON ET réagissant également à un signal e sortie de la seconde porte de niveau supérieur à simple entrée, - la première, la seconde, la troisième et la quatrième orte NON ET fournissant un signal de validation permettant de séectionner respectivement lesdits premier, second, troisième et uatrième bits de données, et -un premier inverseur réagissant à la troisième porte de iveau supérieur à simple entrée pour fournir un signal de remise à éro appliqué à chacune des sections d'entrée de chacun des difféents étages de données, - un second inverseur réagissant à la porte de niveau inérieur mixte pour fournir un signal de test non fonctionnel NFT à hacune desdites sections d'entrée de chacun des différents étages e données. 5. Registre selon la revendication 4, caractérisé en ce u'il comprend en outre des moyens réagissant auxdites quatre enrées de données, une première, une seconde, une troisième et une uatrième porte NON ET, au signal NFTIN, aux signaux de remise à éro et NFE en série pour fournir le signal d'entrée sélectionné à 'entrée du verrou maître/esclave. 6. Registre selon la revendication 2, caractérisé en ce ue le verrou maître/esclave comprend en outre - une première, une seconde, une troisième et une quatrime porte différentielle de niveau supérieur, une première porte différentielle de niveau inférieur et une seconde porte de niveau inférieur, - la première porte de niveau supérieur différentielle réagissant au signal de sortie de la section d'entrée, - - la première et la seconde porte différentielle de ni- veau inférieur réagissant aux signaux d'horloge provenant de la section d'horloge, - la première et la seconde porte différentielle de niveau supérieur réagissant à la première porte différentielle de niveau inférieur, - la troisième et la quatrième porte différentielle de niveau supérieur réagissant à la seconde porte différentielle de niveau inférieur, - un premier moyen pour relier la sortie de la première porte de niveau supérieur à l'entrée et à la sortie de la seconde porte de niveau supérieur ainsi qu'à l'entrée de la troisième porte de niveau supérieur, - un second moyen pour relier la sortie de la troisième porte de niveau supérieur à l'entrée et à la sortie de la quatrième porte de niveau supérieur. 7. Registre selon la revendication 6, caractérisé en ce que la sortie dotée d'une mémoire-tampon comprend en outre s - un premier et un second émetteur-suiveur qui sont reliés à la sortie de la quatrième porte de niveau supérieur, - un tampon de sortie différentiel qui est relié à la sortie du premier et du second émetteur-suiveur, ledit tampon de sortie différentiel fournissant un signal de sortie unilatéral présentant une variation de 0,5 volt (en courant continu).