FR 2450006 A1 19800919 FR 7904537 A 19790222 La presente invention se rapporte à un dispositif generateur séquentiel de signaux numeriques conditionnel et programmable, les differents-signaux engendrés étant tous synchronisés par un générateur commun de signaux d'horloge. Les générateurs séquentiels de signaux numériques actuellement utilises comportent, en tant que dispositif déterminant le contenu d'une séquence de chaque cycle séquentiel, soit un compteur numérique suivi d'un circuit de décodage, soit un registre a décalage dont les sorties parallèles appropriées sont reliées a un circuit de décodage tel qu un circuit a fonction OU. Ces générateurs connus présentent, sur les sorties du compteur ou sur les sorties parallèles du registre à décalage, selon le cas, une certaine dispersion des instants d'apparition des différentes impulsions utilisées, cette dispersion pouvant provoquer, dans le cas où la durée de ces impulsions est du même ordre de grandeur que la valeur typique de la dispersion, 11 apparition de phénomènes transitoires indésirables et la génération de fausses impulsions. Les moyens généralement utilisés pour éviter ces fausses impulsions sont complexes et coûteux. Si l'on veut obtenir plusieurs signaux a séquences différentes au cours d'un même cycle séquentiel, il faut prévoir dans les générateurs connus un circuit de décodage particulier pour chaque séquence différente a obtenir, ce qui augmente considérablement l'encombrement et le prix de revient d'un tel générateur lorsque lton veut obtenir un grand nombre de séquences. Les câblages des dispositifs décodeurs des générateurs connus doivent être modifiés a chaque fois que l'on veut modifier une séquence ou le signal d'horloge, ce qui est tres gênant et coûteux dans la plupart des cas. En outre, si l'on veut obtenir un déclenchement conditionnel des cycles séquentiels des générateurs connus, il faut prévoir pour chaque séquence différente un décodeur particulier ce qui augmente d'autant l'encombrement et le prix de revient-de ces générateurs. La présente invention a pour objet un dispositif générateur séquentiel du type précité ne présentant aucun des inconvénients des dispositifs de l'art antérieur, dispositif qui soit facile et peu onéreux réaliser quel que soit le nombre de séquences différentes que l'on veut produire, qui puisse s'adapter tres facilement à tous les cas d'utilisation, et pouvant être synchronisé par un signal extérieur de synchronisation. Le dispositif générateur séquentiel conforme a la présente invention comporte, à la suite d'un dispositif compteur commande par un générateur de signaux d'horloge, un dispositif d'autorisation de phases comprenant une ou plusieurs mémoires mortes, les sorties de ces mémoires étant reliées, via un registre intermédiaire d'autorisation et un dispositif final d'autorisation aux différentes sorties du générateur séquentiel, les registres intermédiaires recevant un signal d'horloge différent de celui envoyé au dispositif final d'autorisation. De préférence, le dispositif d'autorisation de phases comporte une entrée de commande permettant de modifier le contenu d'au moins une séquence du signal produit par le générateur séquentiel. Selon un mode de réalisation préféré de l'invention, l'entrée de chargement dudit dispositif compteur est reliée a un dispositif de synchronisation de cycles de séquences commandé par un signal extérieur approprié, ce dispositif de synchronisation comportant deux bascules bistables de type D. La présente invention sera mieux comprise à l'aide de la description détaillée d'un mode de réalisation pris comme exemple non limitatif et illustrée par le dessin annexé, sur lequel - la figure I est un bloc-diagramme d'un dispositif générateur séquentiel conforme à la présente invention ; - la figure 2 est le schéma détaillé d'un mode de réalisation préféré du dispositif de la figure 1, et - la figure 3 est un chronogramme de signaux apparaissant en certains points du générateur séquentiel de la figure 2 ainsi que d'exemples de signaux de sortie pouvant être obtenus à l'aide du générateur séquentiel de la figure 2. La présente invention sera décrite ci-dessous dans le cas de l'application à un récepteur de codes multifréquences pour téléphonie MIC, mais il est bien entendu que l'invention peut s'appliquer à de nombreux autres domaines où l'on a besoin d'un ou de plusieurs signaux séquentiels différents. Le générateur de signaux séquentiels représenté sur la figure I est piloté par un générateur de signaux d'horloge I comportant une borne de commande 2 permettant de modifier, de façon connue en soi, la fréquence des signaux d'horloge délivrés par le générateur 1. Toutefois, on comprendra que cette possibilité de modification de fréquence n'est pas absolument nécessaire et que dans beaucoup de cas d'application une seule fréquence de signaux d'horloge suffit. Le signal d'horloge produit par le générateur I est envoyé via un circuit inverseur et retardateur 3,dont le retard est du même ordre de grandeur que le temps de réponse du registre intermédiaire décrit ci-dessous, à un compteur 4 fonctionnant en décompteur et dont le nombre d'états est chargé depuis un dispositif 5 mémorisateur de nombre d'états, c'est-à-dire que ce dispositif détermine le nombre d'impulsions d'horloge consécutives comprises dans un cycle du signal séquentiel. Il est bien entendu que la capacité du compteur 4 doit être supérieure ou égale au nombre d'états pouvant être chargés par le dispositif 5, et que si l'on ne dispose pas d'un compteur de capacité suffisante, on peut-utiliser plusieurs compteurs reliés entre eux de façon connue en soi.Le dispositif 5 comporte une borne de commande 6 permettant de modifier le nombre d'états qui y est mémorisé. Dans le cas le plus simple où l'on ne veut obtenir qu'un seul nombre d'états sans envisager de le modifier ultérieurement, le dispositif 5 peut être cons titué par de simples liaisons câblées réalisées de façon connue en soi, la borne 6 étant évidemment inexistante. Dans le cas général où l'on veut avoir la possibilité de modifier le nombre d'états, le dispositif 5 peut être une mémoire morte programmable. Le compteur 4 reçoit au début de chaque cycle du signal séquentiel à produire un signal de chargement de nombre d'états depuis un dispositif de synchronisation 7 relié au générateur 1 de signaux d'horloge et commande par un signal extérieur de déclenchement arrivant sur une borne 8 reliée au dispositif 7. La sortie du compteur# 4 est reliée à son entrée d'autorisation de comptage par l'intermédiaire d'un circuit de blocage 9 qui bloque le compteur à la fin de son décomptage, c'est-à-dire a son arrivée à l'état zéro en inhibant son entrée d'autorisation de comptage. La sortie du compteur 4 est également reliée à l'entrée d'adressage d'une mémoire morte programmable 10 d'autorisation d'impulsions, cette mémoire pouvant être composée de plusieurs mémoires élémentaires si l'on ne dispose pas de mémoires de capacité suffisante. Les adresses successives de la mémoire morte 10 sont explorées au rythme de la fréquence du signal d'horloge produit par le générateur I et décrémentant le compteur 4 fonctionnant en compteur d'adresses de la mémoire 10. Si à une adresse donnée se trouve mémorisé un état "présent" correspondant à une impulsion que l'on veut obtenir sur une sortie donnée, on obtient une autorisation de production d'impulsion sur cette sortie lorsque ladite adresse est explorée par le compteur 4. Ainsi, à chaque sortie de la mémoire 10 on fait correspondre une série d'autorisations situées à des adresses dont le nombre est égal au nombre d'états d'un cycle du compteur 4, le nombre d'autorisations se présentant sur une sortie étant égal au nombre d'états "présent" mémorisés dans la série d'adresses correspondante. La mémoire 10 comporte une borne de commande 11 sur laquelle on peut appliquer un signal de commande, par exemple pour changer de page de mémoire, ctest- -dire pour passer à un autre programme d'autorisations. Les différentes sorties de la mémoire 10 sont reliées à des entrées correspondantes d'un registre intermédiaire d'autorisation 12, à entrées et sorties parallèles, dont le chargement est commandé par les signaux horloge se présentant à la sortie du circuit 3. Les différentes sorties du registre 12, correspondant à ses entrées respectives, sont reliées à un dispositif final d'autorisation 13 également à entrées et sorties parallèles et comr mandé par les signaux d'horloge issus directement du générateur 1, les sorties Si à Sn du dispositif 13 constituant les sorties du générateur séquentiel de l'invention. Le registre 12 peut être constitué de bascules bistables type D indépendantes les unes des autres mais commandées en commun par les mêmes signaux d'horloge. Ainsi, on réduit la dispersion des instants d'apparition de changements d'état devant se présenter simultanément, sur les différentes sorties de la mémoire morte 10. Le dispositif d'autorisation 13 comporte principalement, de préférence, des portes logiques à technologie SCHOTTKY, par exemple des portes ET ou des portes NON-ET, toutes ces portes logiques étant commandées par le signal d'horloge directement issu du générateur 1. Le dispositif 13 peut également comporter des circuits logiques tels que des inverseurs logiques ou des simples amplificateurs logiques constitués par exemple chacun par une porte ET dont les entrées sont toutes réunies ensemble. Dans le dispositif 13, l'emploi de portes logiques commandées par le signal d'horloge permet, d'une part, de réduire encore la dispersion des signaux devant théoriquement se présenter simultanément à la sortie du registre 12, la dispersion des portes logiques de type SCHOTTKY étant d'environ 2 à 3 nanosecondes, alors que la dispersion due au registre 12 est d'environ 7 nanosecondes. D'autre part, ces portes logiques permettent d'augmenter la sortance du générateur séquentiel, c'est-à-dire le nombre de circuits pouvant être raccordés à chacune de ses sorties.Dans certains cas, pour lesquels la dispersion du registre 12 n'est pas gênante, on pourra cependant supprimer le dispositif 13, le générateur 1 attaquant alors directement le compteur 4, le dispositif de synchronisation 7 et le registre 12, mais on ne pourra alors obtenir que des signaux dont la durée est égale à un nombre entier de périodes du signal d'horloge. On a représenté sur la figure 2 un mode de réalisation préféré du générateur séquentiel de l'invention, ce générateur étant destiné à fournir tous les signaux nécessaires au fonctionnement d'un récepteur de codes multifré- quences d'un central téléphonique HIC fonctionnant sur temps partagé sur 32 voies, le signal de synchronisation arrivant sur la borne 8 ayant alors une période de 3,9 ps environ, et 47 signaux séquentiels devant être produits mais il est bien entendu que c'est là l'une des nombreuses applications possibles du générateur séquentiel de l'invention. Sur la figure 2, les éléments identiques à ceux de la figure 1 sont affectés des mêmes références numériques, et l'on ne décrira ci-dessous que les détails de réalisation n'apparaissant pas sur la figure 1. Le circuit 3 se compose d'une ligne à retard 3a, dont le retard est, de préférence, ajustable, et d'environ 10 ns dans l'application envisagée, et d'un inverseur logique 3b. Le compteur 4 se compose de deux compteurs élémentaires 4a et 4b facilement disponibles en circuit intégré à quatre sorties, par exemple du type 74SI69, les sorties du compteur 4b correspondant aux éléments binaires de poids le plus élevé. Toutefois si l'on n'a besoin que de quatre sorties au maximum (pour 16 états de comptage au maximum) on peut utiliser un seul de ces circuits intégrés, et en général si l'on dispose de circuits intégrés de compteurs ayant un nombre de sorties plus élevé et suffisant, on peut également n'en utiliser qu'un seul, les modifications à apporter au schéma de la figure 2 étant évidentes pour l'homme de l'art. Les branchements des diverses bornes d'entrée et de sortie des compteurs 4a et 4b se font de façon classique : les entrées CK de signal d'horloge des deux compteurs sont reliées ensemble, les entrées de chargement LD des deux compteurs sont également reliées ensemble, la sortie de débordement RC du compteur 4a est reliée à l'entrée d'autorisation ENT du compteur 4b, la sortie RC du compteur 4b est reliée, par l'intermédiaire d'un inverseur logique 14 à la fois à son entrée d'autorisation ENP et à l'entrée d 'autori- sation ENP du compteur 4a, l'entrée d'autorisation ENT du compteur 4a est mise à la masse, et les entrées U/D de commande de comptage-décomptage des deux compteurs sont mises à la masse, les commandant ainsi en mode décomptage. Etant donné que pour l'application envisagée on a besoin de 47 signaux différents, on utilise les quatre sorties du compteur 4a et les deux premieres du compteur 4b, disposant ainsi de 64 états de comptage au maximum. Le dispositif 5 est ici une mémoire programmable, par exemple de type 745188, permettant de charger la valeur 48 dans le compteur 4 (47 états utiles + état 48 + état zéro) La mémoire morte 10 est constituée de plusieurs mémoires élémentaires en circuits intégrés 10a, 10b, ... branchés en parallèle sur les sorties du compteur 4. Ces circuits intégrés peuvent par exemple être du type INTEL 3621-1 à quatre sorties chacun. Ces circuits intégrés comportant huit entrées d'adressage (256 adresses maximum), les deux dernières, de poids le plus élevé, sont libres.Ces entrées sont respectivement reliées à des bornes de commande Ifa, 11b qui permettent de changer les séquences des autorisations délivrées par ces mémoires en changeant de "page" de mémoire. Le registre intermédiaire d'autorisation comporte plusieurs registres élémentaires 12a, 12b ..., constitués chacun de quatre bascules bistables de type D, par exemple les circuits intégrés de type 745175. Toutefois, si l'on dispose de circuits intégrés de registres comportant un nombre plus élevé et suffisant de bascules, on peut n'en utiliser qu'un seul, meme si on utilise plusieurs mémoires élémentaires. Les entrées CLR d'effacement de tous les registres élémentaires constituant le registre 12 sont reliées ensemble ainsi qu'à la sortie du dispositif de synchronisation 7. Ainsi, lorsque le dispositif 7 commande le chargement du compteur 4, il commande simultanément l'effacement de toutes les bascules du registre 12 qui est ainsi pret à recommencer un cycle séquentiel subséquent.Les entrées CK de signal d'horloge de tous les registres élémentaires constituant le registre 12 sont reliées ensemble et reçoivent le même signal d'horloge que le compteur 4. Le dispositif d'autorisation 13 peut comporter, ainsi que représenté sur la figure 2, différents circuits logiques simples tels que des portes NON-ET (C1 > C2, C6 > C7, C10) > des portes ET C1 à C11 sont respectivement référencées S1 à S11.-La nature de ces circuits logiques dépend de la polarité et de la forme des signaux logiques que l'on veut obtenir, comme expliqué ci-dessous en référence à la figure 3.Dans certains cas, on peut meme remplacer les séparateurs ou amplificateurs logiques tels que C5 par un simple fil de liaison. Les différents circuits logiques du dispositif 13 peuvent etre groupés en un ou plusieurs circuits intégrés. Les portes ET et NON-ET utilisées comportent généralement deux entrées dont une première est à chaque fois reliée à une sortie correspondante du dispositif 12, les deuxièmes entrées de toutes ces portes étant reliées ensemble ainsi qu'à la sortie du générateur 1. Les entrées des inverseurs logiques et des amplificateurs logiques sont branchées sur des sorties du dispositif 12 soit déjà reliées aux portes logiques, soit non reliées à des portes logiques. On a représenté sur la figure 2 un exemple de réalisation du circuit de synchronisation 7. Ce circuit comporte deux bascules bistables de type D respectivement référencées 7a, 7b. L'entrée D de la bascule 7a est reliée au "1" logique (+V) et son entrée CK de signaux d'horloge est reliée à la borne 8 sur laquelle arrivent les signaux de synchronisation. La sortie W de la bascule 7a est reliée par l'intermédiaire d'un élément à retard 15 à son entrée R de remise à l'état initial. La valeur du retard déterminé par l'élément à retard 15 est, dans le cas précité de l'application à la téléphonie HIC de 50 ns environ, mais ce retard peut évidemment etre différent dans d'autres applications. La sortie Q de la bascule 7a est également reliée à l'entrée S de positionnement de la bascule 7b. L'entrée D de la bascule 7b est reliée au "0" logique (masse), son entrée CK est reliée à la sortie du dispositif 3, et son entrée R est reliée au "1" logique (+V). La sortie W de la bascule 7b est reliée par l'intermédiaire d'un élément à retard 16 aux entrées de chargement LD des compteurs 4a et 4b ainsi qu'aux entrées d'effacement CLR des registres 12a, 12b ... etc ... . Le retard de l'element 16 est par exemple environ 5 ns.La présence de cet élément 16 est due au fait que le front montant du signal arrivant sur l'entrée LD d'un compteur du type utilisé doit avoir un retard déterminé par rapport au premier front (montant) du signal d'horloge arrivant sur entrée CK de ce même compteur, et que d'autre part le retard de basculement d'une bascule D du type utilisé est indéterminé (il peut théoriquement varier entre 0 et quelques nanosecondes). Cependant, en pratique l'élément 16~peut généralement être supprimé. On va maintenant expliquer à l'aide des chronogrammes de la figure 3 le fonctionnement du générateur séquentiel de l'invention. Sur cette figure 3, on a respectivement référencé HL le signal d'horloge à la sortie du générateur 1, HL+ le signal d'horloge à la sortie du dispositif 3, SY le signal de synchronisation arrivant sur la borne 8, Q1 le signal de la sortie Q de la bascule 7a, Q2 le signal de la sortie W de la bascule 7b, sl le signal sur la sortie S1 (en superposition avec s1 on a représenté le signal A1 qui est le signal d'autorisation se présentant sur la sortie correspondante du registre 12), 54 le signal sur la sortie S4 (en superposition avec 54 on a représenté le signal d'autorisation A4 se présentant sur la sortie correspondante du registre 12), sg et s6 les signaux des sorties 55 et S6 respectivement.On notera que du fait que l'amplificateur logique C5 est directement branché sur la quatrieme sortie du registre 12a, le signal S5 a la même forme que le signal d'autorisation A4 se présentant sur cette même quatrième sortie, et que du fait que l'inverseur logique C6 est également directement branché sur cette meme quatrième sortie, le signal s6 est l'inverse du signal s5 ou A5. Bien entendu, les signaux sl, 53 > et et ont été représentés avec des séquences quelconques à des fins d'explication uniquement, les signaux réellement obtenus pouvant etre différents. Dans le cas précité de l'application à la téléphonie HIC, le signal HL a une période d'environ 80 ns. Le signal HL a évidemment la meme période que HL niais est inversé par rapport à lui et retardé d'environ 10 ns, c' est-à-dire qu'à un front montant de HL correspond un front descendant de UL retardé d'un temps T qui est d'environ 1/8 de période de HL . On suppose que le signal de synchronisation SY est nul au-repos et qu'à un instant T1 il passe à "1". Ce front montant de SY fait basculer la bascule 7a, et son signal de sortie Q1 passe de 1 à 0. A l'instant T2, 50 ns environ après T1, c'est-à-dire au bout d'un laps de temps égal au retard de l'élément 15, le front descendant de Q1 parvient sur l'entrée R de la bascule 7a, ce qui la remet aussitôt à zéro et Q1 repasse à "1". Le passage à l'état "O" de Q1 positionne à "1" la sortie Q de 7b et à "O" sa sortie Q, et Q2 passe alors de "1" à "O".Après la disparition de l'état "0" sur l'entrée S de 7b, c'est-à-dire après l'instant T2, la bascule 7b est libérée, + et sa sortie Q repasse à "1" au premier front montant subséquent de HL c'est-à-dire à l'instant T3. Le signal Q2 est donc à "O" entre les instants T1 et T3. Cette impulsion de Q2 commande le chargement du compteur 4 par la mémoire 5 et la remise à l'état initial du registre 12, et indexe la première adresse de la mémoire 10.Cependant, étant donné que dans certains cas la durée du "O" de Q2 peut être supérieure à une période de HL+ > ce qui pourrait maintenir deux fois consécutives cette même première adresse, on n'utilise pas cette première adresse (qui se présente entre T3 et T4) en lui attribuant un état repos (qui est le prolongement de l'état repos précédent). Ainsi, la première adresse réellement utilisée est celle qui est indexée dans la mémoire 10 à l'instant T4, et par la suite, toutes les adresses seront comptées à partir de cette première adresse réellement utilisée. De même, la dernière adresse de la mémoire 10, correspondant au blocage du compteur 4, n'est pas utilisée non plus. Au front montant suivant de HL+ > à l'instant référencé T4, se produit la première décrémentation du compteur 4 et l'adressage de la mémoire 10 à sa première adresse réellement utilisée, et l'état repos mémorisé à l'adresse inutilisée est transféré dans le registre 12. Au front montant encore suivant de HL+ à l'instant T5 > a lieu la seconde décrémentation du compteur 4 et le premier transfert vers les sorties des bascules du registre 12 des informations présentes à leurs entrées respectives, c'est-à-dire le transfert des informations mémorisées à la première adresse utilisée de la mémoire 10 vers le dispositif 13. On suppose que par exemple à la première adresse utilisée de la mémoire 10, sur la première voie correspondant à la première sortie S1, se trouve mémorisée une information sous forme de "1". Ce "1" se retrouve à la sortie de la première bascule du registre 12a (signal A1) entre les instants T5 et T8, l'instant T8 étant celui auquel se présente le front montant de HL+ faisant passer la mémoire 10 à la troisième adresse (pour laquelle on suppose que l'état de repos est mémorisé sur ladite première voie) et faisant ainsi passer à "O" la première sortie de 12a. Etant donné que la porte NON-ET C1, comme chacune des autres portes du dispositif 13, reçoit le signal HL sur sa première entrée, et qu'elle reçoit le niveau "1" de A1 sur sa deuxième entrée entre T5 et T8, le signal s1 à sa sortie passe à "O" lorsque ses deux entrées sont à "1", c'est-à-dire entre les instants T6 et T7, compris entre Te et T8 > entre lesquels HL est au niveau "1". On remarquera que le retard T apporté par le circuit 3 permet d'éviter toute interférence entre les actions dues à RL et celles dues à HL En supposant que la mémoire 10 comporte, toujours pour la première voie, une information "1 " à la sixième adresse, on peut tracer, par un raisonnement analogue au précédent, la seconde impulsion de s1 et celle de A1. On suppose ensuite que la mémoire 10 comporte des informations "1" pour la quatrième voie, successivement aux adresses 8, 9 et 10. Ainsi, entre les instants Tg et T16 le signal A4 se maintient au niveau "1", l'instant Tg correspondant au front montant de EL faisant passer la mémoire 10 à la neuvième adresse, et l'instant T16 correspondant au front montant de H1 faisant passer la mémoire 10 à la douzième adresse. Le signal 54 passe donc à 1 entre les instants T10-T11, T12-T13 > et T14-Tl5 successivement, lorsque HL est à "1", comme on le voit sur la figure 3. Le signal s5 prélevé sur la borne S est issu de la quatrième sortie du registre 12a -et passe par un simple amplificateur logique C5. C'est donc le signal A4. Le signal 56' prélevé sur la borne Sg, est également issu de la quatrième sortie du registre 12a, mais passe par un inverseur logique C6 > il est donc égal à 74 En conclusion, le générateur séquentiel de l'invention présente de nombreux avantages importants par rapport à ceux de l'état de la technique - il est programmable : la mémoire morte 10 définit à elle seule la forme des signaux obtenus sur les différentes sorties S1 à Sn, et on peut donc modifier la forme de ces signaux en changeant la programmation de la mémoire ou en branchant une autre mémoire, ce qui est très facile à exécuter, les autres éléments du générateur séquentiel n'étant pas modifies.; - il peut être facilement synchronisé par un signal arrivant sur la borne 8, - il peut délivrer des signaux dont les séquences peuvent être modifiées à tout instant, ce en envoyant sur les bornes 11 un signal de commande appro prié, ce qui fait changer de "page" et donc de signaux dans toutes les mémoires élémentaires composant la mémoire 10. Le fait de prévoir des mémoires élémentaires ayant une ou plusieurs entrées supplémentaires d'adres sage n'augmente que très peu leur encombrement, - le synchronisme de tous les signaux séquentiels générés sur les sorties à S est assuré avec une très faible dispersion, quå est égale à la dis n pers ion des caractéristiques des portes C1 à C : dans le cas de portes en n technologie SCHOTTKY, cette dispersion est de quelques nanosecondes, valeur négligeable dans la plupart des cas par rapport à la période du signal~~~\ d'horloge (80 ns dans le cas présent), - l'encombrement du générateur séquentiel est très fortement réduit par rapport à celui d'un générateur séquentiel de l'art antérieur produisant le même nombre de signaux de sortie, et ce d'autant plus que le nombre de ces signaux est élevé. REVENDICATIONS 1. Dispositif générateur séquentiel de signaux numériques comportant un générateur de signaux horloge relié à 11 entrée de signaux d'horloge d'un compteur numérique branché en mode de décomptage, les différentes sorties de ce compteur étant reliées à un dispositif d'autot sa. oll de phases, ce dispositif générateur séquentiel comportant une entrée de synchronisation extérieure, caractérisé par le fait que ledit dispositif d'autorisation de phases comprend une ou plusieurs mémoires mortes dont les différentes sorties sont reliées via un registre intermédiaire d'autorisation et un dispositif final d'autorisation aux différentes sorties du générateur séquentiel, les registres intermédiaires recevant un signal d'horloge différent de celui envoyé au dispositif final d'autorisation. 2. Dispositif selon la revendication 1, caractérisé par le fait que entrée de signal d'horloge du registre intermédiaire d'autorisation est reliée via un circuit inverseur et retardateur à la sortie dudit générateur de signaux d'horloge et que l'entrée de signaux d'horloge du dispositif final d'autorisation est directement reliée à la sortie dudit générateur de signaux d'horloge. 3. Dispositif selon la revendication 2, caractérisé par le fait que le retard apporté par ledit circuit inverseur et retardateur est du même ordre de grandeur que le temps de réponse du registre intermédiaire d'autorisation. 4. Dispositif selon l'une quelconque des revendications 1 à 3, carac térisé par le fait que ledit dispositif d'autorisation de phases comporte une entrée de commande permettant de modifier le contenu d'au moins une séquence du signal produit par ce dispositif générateur séquentiel. 5. Dispositif selon l'une quelconque des revendications précédentes, caractérisé par le fait que le registre intermédiaire d'autorisation comporte des bascules bistables de type D indépendantes les unes des autres, dont les entrées de signal d'horloge sont toutes reliées ensemble, dont les entrées de remise à l'état initial sont toutes reliées ensemble, et dont le nombre est égal au nombre de sorties utilisées des mémoires mortes. 6. Dispositif selon l'une quelconque des revendications précédentes, caractérisé par le fait que le dispositif final d'autorisation comporte des circuits logiques simples tels~que des portes logiques ET et/ou NON-ET, et/ou des amplificateurs de signaux logiques, et/ou des inverseurs logiques, et par le fait que toutes les premières entrées des portes logiques sont reliées ensemble et sont reliées directement à la sortie du générateur de signaux d'horloge. 7. Dispositif selon l'une quelconque des revendications précédentes, caractérisé par le fait que ladite entrée de synchronisation extérieure est reliée via un circuit de synchronisation comportant deux bascules bistables de type D à l'entrée de chargement du compteur et à l'entrée de remise à ltetat initial du registre intermédiaire d'autorisation. 8. Dispositif selon la revendication 7, caractérisé par le fait que la sortie inversée de la première des deux bascules bistables de type D est reliée par l'intermédiaire d'un circuit de retard à son entrée de remise à zéro, et est reliée directement à l'entrée de positionnement de la seconde bascule dont la sortie inversée constitue la sortie du circuit de synchronisation, et par le fait que l'entrée de signaux d'horloge de la première bascule constitue I1 entrée de synchronisation du générateur séquentiel, et que l'entrée de signaux d'horloge de la seconde bascule reçoit les mêmes signaux d'horloge que le compteur et le registre intermédiaire d'autorisation.