FR 2433878 A1 19800314 FR 7824149 A 19780818 L'invention se rapporte à un système de distribution de signaux d'horloge, dans un grand ensemble électronique, comportant au moins un circuit d'horloge centrale, une voie de transmission tripliquée et une pluralité de circuits d'horloge locale et elle concerne plus particulièrement des perfectionnements de ces derniers circuits. De tels systèmes de distribution de signaux d'horloge trouvent une application dans tous les cas où des signaux d'horloge doivent être distribués dans différentes unités d'un grand ensemble électronique, tel un calculateur ou un central téléphonique. Un système de transmission de signaux périodiques a déjà été décrit dans la demande de brevet français ne 75 19907 déposée le 25 juin 1975 par la société dite "le Matériel Téléphonique1, et intitulée "Système de transmission de signaux périodiques".Le système décrit comporte un circuit d'horloge centrale, dans lequel trois oscillateurs sont asservis en phase sur un oscillateur de référence dupliqué, un réseau de transmission pour distribuer dans différentes unités de l'ensemble électronique les signaux fournis par les trois boucles de phase et des circuits d'horloge locale qui, à partir des signaux délivrés par le réseau de transmission, engendrent des signaux d'horloge locale propres à assurer le fonctionnement des unités auxquelles ces circuits correspondent. On remarque donc que, non seulement l'oscillateur de référence du circuit d'horloge centrale est dupliqué, mais encore les signaux d'horloge transmis par le réseau de transmission jusqu'aux ### différents circuits d'horloge centrale sont tripliqués.Cet arrangement permet d'accroître la fiabilité du système de distribution de signaux d'horloge, lequel constitue un organe essentiel au bon fonctionnement de l'ensemble électronique. Au niveau des différentes unités, les circuits d'horloge locale doivent effectuer la sélection d'un signal d'horloge parmi les trois signaux reçus et produire à partir du signal d'horloge choisi tous les signaux d'horloge requis pour le fonctionnement de l'unité et ayant éventuellement une fréquence multiple de celle des signaux d'horloge reçus. La sélection d'un signal d'horloge peut être faite à l'aide d'un circuit dit "de logique majoritaire" et tel que décrit dans la demande de brevet français précitée. Ce circuit de logique majoritaire est conçupourdélivrer un signal d'horloge même dans le cas où l'un des trois signaux reçus est en faute.Cependant, il peut arriver pour certaines configurations des phases des signaux d'entrée que le signal de sortie du circuit de logique majoritaire présente des transitions supplémentaires qui sont préjudiciables au bon fonctionnement du circuit d'horloge locale. On élimine cet inconvénient en prévoyant à la sortie dudit circuit de logique majoritaire un filtre qui est constitué par une bascule, laquelle est inhibée pendant la période où il peut y avoir de fausses transitions. Un tel filtre est montré dans la demande brevet français n0 75 27702 déposée le 10 septembre 1975 par la société dite "Le Matériel Téléphonique" et intitulée : "Système de transmission de signaux d'horloge et de signaux auxiliaires". Le filtre décrit est constitué par une bascule et une ligne à retard connectée entre la sortie et l'entrée de remise à zéro de la bascule. Cor, compte tenu de la dispersion introduite par le réseau de transmission sur les signaux d'horloge et de la fréquence élevée desdits signaux d'horloge, le délai de ladite ligne à retard doit être compris entre des valeurs très serrées, ce qui interdit l'utilisation de lignes à retard passives si elles n'ont été au préalable triées selon leur valeur réelle de retard. Il est par ailleurs possible d'utiliser des lignes à retard actives qui sont plus coû- teuses. Ainsi l'utilisation de lignes à retard, qu'elles soient actives ou passives, se révèle coûteuse. Aussi un objet de la présente invention est un circuit d'horloge ne présentant pas les inconvénients des circuits connus de l'art antérieur. Un autre objet de l'invention est un circuit d'horloge locale du type mentionné ci-dessus et dans lequel le filtre est de réalisation plus simple et de fonctionnement moins critique que dans les dispositifs connus. Un circuit d'horloge selon-~l'invention, apte à fournir des signaux d'horloge locale régénérés à partir de plusieurs signaux d'horloge reçus, par l'intermédiaire d'un réseau de transmission,/#'un circuit d'horloge centrale, lesdits signaux d'horloge locale étant à une fréquence égale à ou multiple de celle des signaux reçus, comporte au moins un circuit de logique majoritaire, un filtre constitué par tine bascule et un circuit de retard et une boucle d'asservissement en phase et se caractérise par le fait qu'il est prévu des moyens pour fournir une information de verrouillage de ladite boucle de phase et des moyens pour appliquer à l'entrée d'inhibition de la bascule, soit le signal de sortie de la bascule convenablement retardé par ledit circuit de retard lorsque la boucle de phase n'est pas verrouillée, soit le signal de sortie de ladite boucle de phase convenablement déphasé lorsque celle-ci est verrouillée. Un avantage évident de cet exemple de réalisation réside dans le fait que le retard associé au filtre est déterminé de manière précise sans requérir l'emploi de lignes à retard. Ainsi, dans la phase de démarrage, c'està-dire lorsque la boucle à verrouillage de phase n'est pas accrochée, le filtre utilisé est tel que dans les réalisations connues mais avec cependant un circuit de retard dont la valeur n'est pas critique à ce stade. Le retard peut alors être aisément réalisé en utilisant des moyens classiques tel le temps de propagation des portes par exemple. Dès que la boucle de phase est verrouillée, l'information de verrouillage est disponible et l'entrée de remise à zéro de la bascule de filtrage reçoit un signal d'inhibition qui est, selon l'inven tion, produit à partir du signal de sortie de ladite boucle et correctement déphasé. D'autres objets, caractéristiques et avantages de la présente inven tion apparaitront plus clairement à la lecture de la description suivante d'un exemple de réalisation particulier, ladite description étant faite à titre non limitatif et en relation avec les dessins joints dans lesquels - la figure 1 est un schéma général du circuit-dthorloge locale ; - les figures 2.a à 2.d montrent les signaux fournis par le circuit de logique majoritaire avec plusieurs configurations des signaux appliqués à l'entrée - la figure 3 représente un circuit de filtrage connu dans l'art antérieur ; - la figure 4 représente des diagrammes de signaux expliquant le fonctionne ment du filtre de la figure 3 - la figure 5 montre le circuit d'horloge en accord avec les principes de la présente invention ; et - la figure 6 représente la boucle de verrouillage en phase utilisée dans le circuit d'horloge-de l'invention. La figure 1 montre les organes essentiels du circuit d'horloge qui sont un circuit de logique majoritaire 10, un circuit de filtrage 20 et une boucle de verrouillage en phase 30. Le circuit 10 reçoit trois signaux d'horloge CLL, C12 et CL3 transmis par un réseau de transmission depuis un circuit d'horloge centrale, ces deux dernieres unités n'étant pas représentées et étant supposées telles que dans les demandes de brevet français précitées. Chaque signal d'horloge reçu est appliqué à deux des trois portes "ET" 11, 12 et 13 dont les sorties constituent les entrées d'un circuit "OU exclusif" à sortie inversée 14. Le signal de sortie CLM de la porte 14 constitue le signal de référence du circuit d'horloge locale. Le signal CLM est appliqué à un circuit de filtrage 20 dont la sortie #E constitue rentrée de la boucle de verrouillage en phase 30. La boucle de verrouillage sert à produire des signaux d'horloge locale propres à assurer le fonctionnement de l'unité à laquelle le circuit d'horloge locale est associé. Ces signaux d'horloge locale peuvent etre à fréquence plus élevée que celle des signaux reçus, ce qui explique la présence d'une boucle de#phase. Â titre d'exemple, les signaux fournis fS1 et fS2 sont respectivement à la même fréquence et à une fréquence multiple de celle du signal #E. les figures 2.a à 2.d montrent les signaux de sortie du circuit 10 avec plusieurs configurations des signaux d'entrée et en particulier dans les cas où l'un d'entre eux est en faute. La figure 2.a représente le cas d'un fonctionnement normal ; les trois signaux d'horloge reçus CL1, CL2 et CL3 présentent l'un par rapport à l'autre un léger déphasage qui est du aux circuits du réseau de transmission.Le signal de sortie CLM correspond à la fonction logique : CLM = CL1.CL3 + CL1.CL2 + CL2.CL3. les figures 2.b à 2.d correspondent à trois cas de fautes possibles d'un signal d'horloge, à savoir un signal 'd'horloge constamment dans le même état logique "1" (figure 2.b) ou "O" (figure 2.c) et un signal d'horloge en opposition de phase avec les deux autres (figure 2.d). les figures 2.b et 2.c montrent que lorsqu'un signal d'horloge reste dans le même état logique, cela n'affecte que le rapport cyclique du signal CLM ; par contre, la figure 2.d montre que lorsqu'un signal d'horloge est en opposition de phase par rapport aux deux autres, le signal CLM présente des transitions deux fois plus nombreuses que les signaux reçus. La figure 3 représente le circuit de filtrage utilisé dans l'art antérieur pour éliminer les transitions supplémentaires du signal CLM. Le circuit de filtrage comporte une bascule du type "J-R" 21 et un circuit de retard 22 connecté entre la sortie inverse Q et l'entrée R de remise à zéro. L'entrée J et l'entrée de positionnement autoritaire S sont mises à l'état 1 tandis que l'entrée K est mise à l'état 0. les diagrammes montrés à la figure4 permettent de mieux comprendre le fonctionnement du filtre de la figure 3 et ses limitations. Le signal CLM, issu du circuit de logique majoritaire 10, est appliqué sur l'entrée d'horloge H de la bascule 21, laquelle déclenche dans l'exemple considéré sur les fronts descendants (indiqués par une flèche sur la figure) du signal CLM.On a représenté en tirets sur la figure la zone de dispersion maximale des fronts dudit signal CLM. Le signal dE, qui apparaît sur la sorti~ Q de la bascule est mis à O après- un retard tl dû au temps de basculement sur le front descendant du signal CLM. Afin d'éviter que des transitions supplémentaires du signal CLM soient prises en compte, on utilise le signal de sortie #E affecté d'un retard T pour inhiber la bascule par l'intermédiaire de son entrée R de remise à zéro.Le signal appliqué sur l'entrée R a également pour effet de remettre la sortie Q dans l'état 1 (le temps t2 correspondant au temps de réponse de la bascule), On peut alors voir sur les diagrammes de la figure 4 que la bascule 21 est inhibée pendant tout le temps T soit parce que sa sortie Q est dans l'état O, soit parce que l'entrée R de remise à zéro est dans l'état o, Ainsi, les transitions supplémentaires du signal CLM ne peuvent pas être prises en compte pendant tout le temps T. Si l'on considère, à titre d'exemple, que le signal CLM appliqué au filtre 20 a une fréquence de 4 MHz et que la bascule 21 utilisée est un circuit intégré standard en technologie TTL-S (abréviation pour "Transistor- Transistor Logic" du type "Schottky"), les calculs du retard T en fonction de la période du signal CLM, dé la dispersion totale 2At des fronts de ce signal et des caractéristiques de la bascule 21-montrent que ce retard doit satisfaire l'inégalité suivante + +59 ns Or, la dispersion des caractéristiques des lignes à retard passives est telle que l'inégalité (1) ne peut être satisfaite que si A' reste faible, ce qui n'est pas toujours possible d'obtenir dans les grands ensembles électroniques où les différentes unités sont largement distribuées. Une solution évidente, quoique coûteuse, consiste à trier les lignes à retard pour ne garder que celles dont les caractéristiques se situent entre des limites plus serrées. Une autre solution également coûteuse et de mise en oeuvre plus délicate consiste à utiliser des lignes à retard actives. Aussi est-il proposé, selon l'invention, un dispositif permettant d'éliminer les inconvénients mentionnés ci-dessus. Le schéma de la figure 5 permet d'exposer les principes de l'inven- tion On retrouve la bascule de filtrage 21 et un circuit de retard associé 23 dont la sortie est cette fois reliée å l'entrée R de remise a zéro de la bascule par l'intermédiaire d'une porte "ET" 24 et d'une porte "NON-ET" 26. Ces deux portes constituent, avec la porte "ET" 25 et l'inverseur 27, un commutateur électronique qui permet d'appliquer, à l'entrée R de remise à zéro de la bascule et sous la commande du signal IV, soit la sortie du circuit 23, soit la sortie du circuit 32. Le circuit 32 reçoit le signal de sortie fS1 de la boucle de verrouillage 30 et fournit un signal de même fréquence et convenablement déphasé. Le circuit 31 détecte le verrouillage de la boucle de phase 30 et fournit l'information correspondante IV. Le fonctionnement du dispositif de l'invention est alors le suivant. Dans la phase de démarrage, la boucle de phase 30 n'est pas verrouillée et le signal IV est à O, activant ainsi la porte 24 et inhibant la porte 25. La sortie du circuit 23 est alors appliquée à l'entrée de remise à zéro de la bascule 21 et le circuit est alors conforme aux dispositifs connus de l'art antérieur. Peu après le démarrage, la boucle de phase 30 se verrouille et l'informationdedeverrouillage IV fournie par le détecteur 31 est mise en l'état 1. Cela a pour effet d'inhiber la porte 24 et d'activer la porte 25 permettant ainsi d'appliquer la sortie du circuit 32 à l'entrée R de remise à zéro de la bascule 21. La valeur Tt du retard apporté par le circuit 23 n'est pas critique car ce circuit ne sert que pendant la phase du démarrage. Ainsi se trouve éliminé un inconvénient majeur du dispositif de l'art antérieur. On a représenté à la figure 6 un exemple de réalisation de boucle de verrouillage en phase et du circuit associé de détection de verrouillage. La boucle de phase comporte classiquement un comparateur de phase 301 recevant le signal d'entrée de la boucle fE et le signal de sortie Fis1, un filtreintégrateur 302 recevant le signal de sortie du comparateur 301, un oscillateur 303 commandé par le signal de sortie du filtre 302 et un ou plusieurs diviseurs 304 fournissant, à partir du signal de sortie #S2 de l'oscillateur teur 303, les signaux de sortie de la boucle dont le signal fus1. Dans l'exemple de réalisation considéré, le comparateur de phase 301 est un circuit logique qui fournit des signaux représentatifs de la valeur et du sens du déphasage existant entre deux mêmes fronts (montants ou descendants) des signaux éE et #sI. lorsque le signal de sortie fS1 est en retard sur le signal d'entrée QE, une impulsion de largeur correspondante au retard est délivrée sur la sortie 306, tandis que si le signal fS1 est en avance sur le signal fE, c'est sur la sortie 305 qu'est délivrée l'impulsion de largeur correspondante. Les impulsions de sortie du comparateur 301 sont positives sur la sortie 306 et négatives sur la sortie 305, ce qui explique la présence des diodes 308 et 307. Le circuit de détection de verrouillage est composé d'un intégrateur 310 recevant lesdites impulsions de sortie du comparateur (la sortie 305 étant au préalable inversée par le circuit 312) et d'un circuit a seuil 311 qui délivre l'information de verrouillage IV lorsque le signal de sortie de l'intégrateur 310 est supérieur à un seuil prédéterminé. Bien que la présente invention ait été décrite dans le cadre d'un exemple de réalisation particulier, il est clair qu'elle n'est cependant pas limitée audit exemple et qu'elle est susceptible de modifications ou de variantes sans sortir de son domaine. REVENDICATIONS 1. Circuit d'horloge, apte à fournir des signaux d'horloge locale régénérés à partir de plusieurs signaux d'horloge reçus, par l'intermédiaire d'un réseau de transmission, d'un circuit d'horloge centrale, lesdits signaux d'horloge locale étant à une fréquence égale a ou multiple de celle des signaux reçus, et comportant au moins un circuit de logique majoritaire, un filtre constitué par une bascule et un circuit de retard et une boucle d'asservissement en phase, ledit circuit d'horloge étant caractérisé en ce qu'il est prévu des moyens pour fournir une information de verrouillage de ladite boucle de phase et des moyens pour appliquer à l'entrée d'inhibition de ladite bascule soit le signal de sortie de la bascule convenablement retardé par ledit circuit de retard, lorsque la boucle de phase n'est pas verrouillée, soit le signal de sortie de ladite boucle de phase convenablement déphasé lorsque celle-ci est verrouillée. -2. Circuit d'horloge selon la revendication 1, caractérisé en ce que lesdits moyens pour fournir l'information de verrouillage de la boucle comportent un intégrateur recevant les impulsions de sortie du comparateur de phase de ladite boucle et un circuit à seuil délivrant ladite information de verrouillage lorsque la sortie dudit intégrateur est supérieure à un seuil prédéterminé.