FR 2444296 A1 19800711 FR 7835124 A 19781213 La présente invention se rapporte d'une façon générale à des circuits logiques électroniques et elle a trait plus particulièrement à des calculateurs numériques utilisant une logique à commutation de courant (C#L) se saturant faiblement. L'utilisation des circuits logiques à commutation de courant à permis à cette famille logique de remplacer des circuits connus à mode-tension tc'est-à-dire des systèmes à diode-transistor, résistance-transistor et transistor-transistor (v2L) 7. L'utilisation de la famille logique CML réduit la consommation de courant et augmente les caractéristiques de commutation des circuits. L'application de la logique CML au niveau des circuits a augmenté en correspondance la vitesse des calculateurs et l'efficacité au niveau du système. Pour exploiter complètement les avantages des dispositifs CML, il est nécessaire de mettre au point une famille logique complète permettant d'utiliser des circuits Cul dans théoriquement tous les matériels logiques nécessaires pour former le système calculateur de base.Une impossibilité de former de façon appropriée une famille logique commune étendue nécessite d'utiliser des circuits logiques plus classiques qui, dans un cas défavorable, peuvent réduire dans des proportions importantes la capacité de traitement du calculateur mOme si seulement un très petit pourcentage des circuits logiques utilisés dans le système calculateur proprement dit n'appartient pas à la famille CNL. Le comparateur d'égalité de dix-sept (17) bits agencé selon l'invention comprend, en utilisant la convention de logique négative, une série de fonctions OU EXCLUSIF composées de circuits CML se saturant faiblement. Les signaux de sortie des circuits OU EXCLUSIFS sont ensuite mis en mémoire tampon par un circuit à émetteur-suiveur dont la sortie est elle-même reliée par câblage suivant une combinaison logique ET avec la sortie d'émetteur-suiveur de plusieurs autres fonctions OU EXCLUSIF. Chaque groupe de circuits ET est ensuite combiné suivant la fonction logique ET avec chaque autre groupe de façon à produire un signal d'égalité ou de non-égalité. Dans le comparateur d'égalité de 17 bits, on utilise deux circuits CML de base, à savoir une porte de niveau supérieur et une porte de niveau inférieur. Une porte de niveau supérieur est caractérisée par le fait qu'elle est complètement autonome et qu'elle comporte sa propre source de courant, en étant agencée de façon à permettre une liaison avec une porte de niveau inférieur en vue de permettre à la porte de niveau inférieur d'agir comme la source de courant pour la logique de la porte de niveau supérieur. La porte de niveau supérieur, lorsqu'elle est considérée dans la perspective d'une porte de niveau inférieur, toue le r81e d'un dérivateur ou collecteur de courant pour la source de courant incluse dans la porte de niveau inférieur.L'émetteur-suiveur rempli des fonctions multiples et il agit notamment comme un élément d'isolation entre des voies de transmission de signaux tout en assurant une transformation de tension, c'est-à-dire un décalage du niveau logique normal de tension UO entre 0 et -0,8 volt en courant continu ainsi qu'un décalage du niveau logique normal de tension "1" entre 0,5 et 1,3 volt en continu. Cette translation de niveau de tension est nécessaire pour activer correctement les portes de niveau in férieur puisque la source de courant de ces portes est constituée par deux chutes de tension entre transistor et masse. L'invention a en conséquence pour but de permettre une comparaison simultanée de deux multiplets de 17 bits. L'invention a également pour but d'agencer le comparateur d'égalité de 17 bits conformément à une logique Qa. L'invention a en outre pour but t'établir le minimum de retard possible lors de la détermination de la sortie corrects, tout en réduisant au minimum le nombre des circuits CML. D'autres avantages et caractéristiques de l'invention se ront mis en évidence, dans la suite de la description, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels s la Fig. la définit le symbole schématique utilisé pour représenter le circuit à émetteur-suiveur de la Fig. lb; la Fig. 2a définit le symbole schématique utilisé pour représenter la porte à niveau inférieur de la Fig. 2b; la Fig. 3a définit le symbole schématique-utilisé pour représenter la porte à niveau supérieur de la Fig. 3b; la Fig. 4a définit le symbole schématique utilisé pour représenter la porte ET à quatre entrées indiquée sur la Fig. 4b; la Fig. 5 est un schéma du circuit à fonction OU EXCIUSI! utilisé dans la présente invention;; la Fig. 6 est un schéma du circuit de comparaison d'égalité de 17 bits. Dans la description du mode préféré de réalisation qui va suivre, on utilise une convention de logique négative dans laquelle un état logique "0" est représenté par 0,0 volt et un état logique 1111 est représenté par -0s5 volt, en courant continu excepté que les signaux de sortie des circuits à émetteur-suiveur se trouvent à un niveau de tension inférieur de -0,8 volt en continu à ceux indiqués ci-dessus. Cette translation de niveau de tension est prévue pour des circuits recevant des signaux provenant des émetteurs-suiveurs par un changement de la tension de référence de circuit. Dans l'éietteur-suiveur de la Pig. lb, un état logique "0" apparaissant en Â établit un état logique UO en B par mise en conduction du transistor 101. Comme mentionné précédemment, le signal de sortie d'émetteur-suiveur apparaissant en B correspond à un potentiel de -0,8 volt en continu pour un état logique 0, cette transformation de tension étant provoquée par la chute de potentiel se produisant dans le transistor 101 lorsqu'il est conducteur.Pour obtenir une différence de 0,5 volt en continu entre l'état logique "0" et l'état logique " il est nécessaire que la tension de ré référence 103 soit d'au moins -1s3 volt et, en fait, on utilise une tension VEE de -3,3 volts en continu. la porte à niveau inférieur de la Fig. 2b établit deux voies différentes pour le courant provenant de la source 203. Lors- qu'un état logique "0" existe à l'entrée A, qui est à son tour re liber la base du transistor 201, le transistor est polarisé dans le sens direct et, si le circuit relié au point C du collecteur du transistor 201 établit un trajet aboutissant à la masse, le transistor 201 devient conducteur0 Il est à noter que le niveau logique nécessaire pour rendre conducteur le transistor 201 correspond aux tensions translatées, c'est-à-dire à une tension de -0,8 volt en continu correspondant à l'état logique "0" et à une tension de -1,3 volt en continu correspondant à 1 état logique "1". Lorsqu'un état logique "1" est établi à l'entrée A, une tension de référence 204 de -1,06 volt en continu assure la polarisation directe du transistor 202 et, si la liaison B établit une voie aboutissant à la masse, le transistor 202 devient conducteur alors que le transistor 201 est bloqué. Il est alors évident que la liaison B agit comme un dérivateur de courant lorsque l'entrée A se trouve à l'état logique "1", tandis que la liaison C établit une liaison avec un dérivateur de courant lorsque l'entrée A se trouve à l'état logique '10". La Fig. 3b est un schéma du circuit d'une porte à niveau supérieur. Excepté l'absence d'une source de courant et la présence des résistances 301 et 302 qui sont reliées aux collecteurs des transistors 303 et 304, la Fis. 3b est semblable à la Fig. 2b. Une autre différence consiste en ce que la tension de référence 305 de la Fig. 3b est réglée à -0,26 volt en continu en vue d'obtenir un fonctionnement correct pour des signaux logiques d'entrée de 0 volt ou -0,5 volt en continu. L'entrée B de la Fig. 3b est reliée au point B ou C de la porte à niveau inférieur de la Fig. 2b. Lorsqu'elle est ainsi branchée, la porte de niveau supérieur est validée lorsque le transistor auquel elle est reliée dans la porte de niveau inférieur devient conducteur.En supposant pour l'instant que la porte de niveau supérieur de la Fig. 3b est validée par 1'intermédiaire de la liaison B, un signal d'état logique "0" apparaissant à l'entrée A rend conducteur le transistor 303 et un signal de -0,5 volt en continu apparat au point C. Du fait que le transistor 303 est conducteur, le transistor 304 est bloqué et un signal de niveau logique "0" correspondant à 0,0 volt apparat à la sortie D. Lorsqu'un signal de niveau logique "1" est appliqué au point A, le transistor 303 est bloqué, le transistor 304 est rendu conducteur et un signal de niveau logique Sln apparat à D, tandis qu'un signal de niveau logique "0" apparaît à la sortie C. la Fig. 4b représente un schéma d'un circuit d'une porte ET à quatre entrées qui comporte des sorties d'inversion et de noninversion en E et F, respectivement. Lorsqu'une des entrées A, B, C ou D se trouve à l'état logique "on, un ou bien tous les transistors 401 à 404 peuvent entre rendus conducteurs.Lorsque cela se produit, le transistor 405, qui reçoit à sa base 409 une tension de référence de -0,26 volt en continu, est bloqué et la tension apparaissant en E prend l'état logique Ult tandis que la tension apparaissant en P prend l'état logique "0". Lorsque les entrées A à D prennent l'état logique "1", les transistors 401 à 404 sont bloqués et le transistor 405 devient conducteur ou fournit un signal de sortie de niveau logique "1" à F et un signal de niveau logique "0" à E.Les tensions créées par l'affaissement du courant par l'intermédiaire d'un ou bien de tous les transistors 401 à 404 et de la résistance 407 établissent alors un état logique "1" à la sortie E et un état logique On à la sortie F. Lorsque le transistor 405 est conducteur, la tension engendrée aux bornes de la résistance 406 produit un signal de sortie d'état logique "1" à F. Le schéma synoptique fonctionnel du circuit OU EXCLUSIF représenté sur la Fig. 5 met en évidence les groupements fonctionnels principaux utilisés dans la présente invention. Les signaux d'entrée b, et 3x sont traités de façon à produire la fonction OU EXCLUSIF définie par #.nx + h R au point 0x La fonction OU EX- CLUSIF est exécutée de la manière suivante Le signal By est utilisé comme signal d'entrée pour l'émetteur-suiveur 501 dont le signal de sortie est utilisé pour valider le transistor d'entrée de la porte de niveau inférieur 503. Cette porte 503 constitue alors une source de courant pour l'entrée Z de la porte de niveau supérieur 502 ou bien l'entrée Z de la porte de niveau supérieur 504, la fourniture de courant seulement à une des portes de niveau supérieur empêchant les deux portes de niveau supérieur d'être validées simultanément. Il est important que cet impératif soit satisfait car c'est une condition logique et physique pour que la fonction OU EXCLUSIF soit remplie. L'entrée est alors utilisée comme entrée Y pour les deux portes de niveau supérieur 502 et 504. Si Bx se trouve à l'état logique "ln et également à l'état logique "1", la sortie YZ provenant de la porte de niveau supérieur 502 se trouve à l'état logique "1".Si Bx se trouve à l'état logique #O#, l'entrée Z, qui constitue l'évacuateur ou dérivateur de courant pour la porte de niveau supérieur 502, est invalidé, et la sortie YS, qui est combinée suivant la fonction logique OU avec la sortie YZ de la porte de niveau supérieur 504,représente un circuit ouvert. Si Ax se trouvait à l'état logique "0" lorsque Bx a l'état logique "loft, la sortie YZ de la porte 502 représenterait encore une condition de circuit ouvert et n'affecterait pas le signal de sortie de la porte 504.Comme indiqué ci-dessus, la sortie YZ de la porte 502 fournit un signal de sortie d'état logique l'l" si, et seulement si, les deux signaux Ax et bu se trouvent à l'état logique "1". Une autre condition produit un circuit ouvert en équivalence à la sortie YZ. Si le signal 3x prend l'état logique "0", l'entrée Z de la porte 504 est reliée à une source de courant et la porte 504 devient opérationnelle. Le signal est également appliqué à l'entrée Y de la porte 504 et, quand il a l'état logique "O", il produit un état logique 1'1li à la sortie YZ de la porte 504. Lorsque l'entrée Z de la porte 504 est validée et lorsque le signal Ax prend l'état logique "1", la sortie Yz de la porte 504 apparaît comme un circuit ouvert. Dans cette configuration, il se produit une modification de circuit dans la structure des portes de niveau supérieur 502 et 504.Comme indiqué sur la Fig. 3b, chaque transistor 303, 304 comporte une résistance qui établit une liaison entre son collecteur et la masse, mais cepen dant, lorsque les deux sorties des portes de niveau supérieur sont reliées ensemble, il est nécessaire qu'elles partagent en commun une résistance de manière que la combinaison-parallfle de ce qui serait les deux résistances ne se traduise pas par une impédance effective inférieure à celle nécessaire pour établir la tension requise lors de la conduction du courant fourni par la source correspondant à la porte de niveau inférieur. En fait, il en résulte une liaison directe de la sortie YZ de la porte 502 avec le collecteur de la sortie si de la porte 504, la résistance de collecteur reliée à la masse dans le circuit de sortie des portes de niveau supérieur 504 ou 502 étant supprimée.La Jonction logique OU entre les portes de niveau supérieur 502 et 504 est alors reliée à l'entrée de lgé- metteur-suiveur 504. L8émetteur-suiveur joue à la fois le r81e d'un tampon et d'un commutateur à grande vitesse et il permet également une combinaison logique ET d'une série de circuits OU EXCLUSIF en éliminant ainsi l'obligation de prévoir, soit une série de portes ET à entrées multiples reliées à une porte ET de second niveau ou, pour la même réponse de vitesse, une porte ET à 17 entrées. La Fig. 6 est un schéma synoptique représentant la présente invention. Les blocs 601 à 617 représentent des circuits OU EXCLUSIF tels que ceux indiqués sur la Fig. 5. Des signaux d'entrée à à A17 et B1 à B17 représentent les deux multiplets de 17 bits qui doivent être comparés, les signaux de sortie Cl à 017 représentant les résultats individuels de chacune des 17 comparaisons exécutées.Comme indiqué sur la Fig. 6, les signaux de sortie 1 à sont combinés logiquement suivant la fonction ET avant d'être utilisés comme signaux d'entrée par les portes ET 618 à quatre entrées. De même, les signaux de comparaison 06 à 09 sont combinés logiquement suivant la fonction ET de même que les signaux de sortie 010 à 013 et 14 à 17 avant d'être utilisés comme signaux d'entrée pour la porte ET 618. Un signal d'état logique In apparaissant à la sortie 619 (EGAL) de la porte ET 618 montre qu'aucune inégalité n'a été trouvée entre les bits A à A17 du multiplet A et les bits B1 à B17 du multiplet B. La sortie 620 tEGAI), qui est l'inverse de la sortie 619, fournit un signal de sortie d'état logique "0" lors de la détection d'une inégalité.Une non-inégalité entre les deux multiplets fait apparartre un signal de sortie d'état logique 0" à la sortie 619 et un signal de sortie d'état logique "1" à la sortie 620. Le circuit de comparateur d'égalité agencé selon l'inven- tion est d'une grande souplesse d'application et la conception de logique à commutation de courant utilisée permet d'obtenir un fonctionnement amélioré. L'utilisation d'une structure logique CML se prête aisément à une intégration à grande échelle dans le traitement des semi-conducteursf ce qui permet d'obtenir une structure de haute densité. Bien entendu, la présente invention n'est nullement limitée aux modes de réalisation décrits et représentés; elle est susceptible de nombreuses variantes accessibles à l'homme de l'art suivant les applibations envisagées et sans que l'on ne s'écarte de l'esprit de l'invention. SEVENDICAtIONS. 1. Comparateur d'égalité à logique à commutation de courant (ail), caractérisé en ce qu'il comprend - plusieurs circuits OU EXCLUSIF à structure CML; - un premier groupe de circuits émetteurs-suiveurs, dont l'entrée respective est reliée à la sortie respective de l'un des différents circuits OU EXCLUSIF; et, - une porte ET à entrées multiples de type CML, dont chacune des entrées est reliée à l'une des sorties des circuits à émetteur-suiveur du premier groupe. 2. Comparateur d'égalité selon la revendication 1, caractérisé en ce que le circuit OU EXCLUSIF comprend en outre - un émetteur-suiveur; - une porte de niveau inférieur dont l'entrée est reliée à la sortie de l'émetteur-suiveur; - une première porte de niveau supérieur dont l'entrée de validation est reliée à la sortie de non-inversion de la porte de niveau inférieur; - une seconde porte de niveau supérieur dont l'entrée de validation est reliée à la sortie d'inversion de la porte de niveau inférieur; et, - un moyen pour relier la sortie de non-inversion de la première porte de niveau supérieur avec la sortie d'inversion de la seconde porte de niveau supérieur. 3. Comparateur d'égalité selon la revendication 2, caractérisé en ce que la porte de niveau inférieur comprend en outre - un premier transistor, un second transistor et une source de courant; - un moyen d'entrée pour fournir un signal logique à la base du moyen transistor; - un générateur de tension de référence relié à la base du second transistor; - un moyen de connexion pour relier électriquement les émetteurs du premier transistor et l'émetteur du second transistor à la source de courant; - un premier moyen de sortie relié au collecteur du premier transistor; et, - un second moyen de sortie relié au collecteur du second transistor. 4. Comparateur d'égalité selon la revendication 2, carac térisé en ce que la première porte de niveau supérieur comprend en outre - un premier transistor, un second transistor, une pre mière résistance et une seconde résistance; - un premier moyen d'entrée relié à la base du premier transistor; -un second moyen d'entrée relié aux émetteurs du premier transistor et du second transistor; - un moyen pour relier le collecteur du premier transistor à la première résistance; - un moyen pour relier le collecteur du second transistor à la seconde résistance; - des moyens pour relier les extrémités des premier et second transistors qui ne sont pas reliés aux collecteurs du premier et du second transistor à la masse; - un générateur de tension de référence relié à la base du second transistor; ; - un premier moyen de sortie relié au collecteur du premier transistor; - un second moyen de sortie relié au collecteur du second transistor. 5. Comparateur d'égalité selon la revendication 2, caractérisé en ce que la seconde porte de niveau supérieur comprend en outre - un premier transistor et un second transistor; - un moyen d'entrée relié à la base du premier transistor; - un générateur de tension de référence relié à la base du second transistor; - un moyen de validation d'entrée relié aux émetteurs du premier transistor et du second transistor; - un premier moyen de sortie relié au collecteur du premier transistor; et - un second moyen de sortie relié au collecteur du second transistor. 6. Comparateur d'égalité selon la revendication 1, caractérisé en ce que les différents circuits OU EXCLUSIF comprennent dix-sept desdits circuits.