FR 2423029 A1 19791109 FR 7909130 A 19790411 La présente invention a trait à des dispositifs mémoires du type exigeant une tension d'alimentation et une tension de réfé- rence, comprenant un élément mémoire ainsi qu'une première et une seconde bornes d'accès adaptées pour recevoir respectivement les premier et second signaux opérationnels destinés audit dispositif mémoire. Le succès commercial de nombreux dispositifs mémoires statiques à accès rapide destines à être utilisés dans des ordinateurs est lié dans une large mesure à la densité binaire de ces dispositifs qui fait que le coût unitaire par bit est comparable à celui des mémoires dynamiques classiques à faible vitesse d'accès telles que tambours magnétiques, bandes, etc. Un dispositif mémoire connu du type spécifié comporte des bornes d'entrée de masse et d'alimentation en plus des bornes d'accès destinées aux signaux opérationnels tels que: impulsions de synchronisation, signaux d'adresses et signaux de données. Le dispositif mémoire connu présente un inconvénient en ce sens que la densité de stockage des données qui peut être atteinte au moyen de ces dispositifs connus est limitée en raison du nombre de connexions qu'entraînent ces dispositifs lorsqu'ils sont montés sur un plaque de circuits. Un objet de la présente invention est de fournir un dispositif mémoire du type spécifié grâce auquel l'inconvénient susmen tionné est éliminé. En conséquence, aux termes de la présente invention, il est prévu un dispositif mémoire du type spécifié, caractérisé par un dispositif de traitement de signaux adapté pour recevoir lesdits premier et second signaux opérationnels et pour traiter lesdits premier et second signaux opérationnels afin de fournir lesdites tensions d'alimentation et de référence. On comprendra qu'un dispositif mémoire conforme à l'invention présente l'avantage de comporter un nombre réduit de bornes car il est inutile d'avoir des bornes d'alimentation et de masse distinctes. Conformément à un autre aspect de l'invention, il est prévu un dispositif mémoire nécessitant une tension d'alimentation et une tension de référence, comprenant un élément mémoire et une première ainsi qu'une seconde- bornes d'accès adaptees pour recevoir respectivement les premier et second signaux opérationnels destinés audit dispositif-mémoire, caractérisé par un dispositif de traitement de signaux adapté pour recevoir lesdits premier et second signaux operationnels et pour traiter lesdits premier et second signaux opérationnels pour fournir lesdites tensions d'alimentation et de référence. Deux réalisations de l'invention seront décrites ci-après à titre d'exemple avec référence aux dessins joints dans lesquels La figure 1 est une vue en perspective d'un dispositif mémoire ayant la structure d'un circuit intégré et réalisé conformément à la présente invention; Les figures 2A et 2B, prises conjointement, représentent un schéma de circuit d'une première réalisation du dispositif mémoire illustré figure I; Les figures 3A et 3B représentent des signaux illustrant le fonctionnement des circuits des figures 2A et 2B; Les figures 4A et 4B, prises conjointement, représentent un schéma de circuit d'une seconde réalisation du dispositif mémoire illustré figure 1; et Les figures SA et 5B représentent des signaux illustrant le fonctionnement des circuits des figures 4A et 4B. Sur la figure 1, un dispositif mémoire 10 se présentant sous la forme d'un circuit intégré monolithique comp#orte deux broches externes ou bornes, référencées Co et Fo. Le dispositif memoi- re comporte un élément mémoire, par exemple un dispositif à couplage de charge (CCD) et, comme un le decrfra plus en détail ciaprès, les broches C0 et Fo fournissent toutes les entrées et sorties externes nécessaires au dispositif mémoire 10 et à l'élé- ment mémoire qu'il contient. Le dispositif mémoire 10 est illustré sous forme de synoptique figures 2A et 2B. La broche Co est connectée sélectivement, par un transistor à effet de champ 12 et un condensateur de couplage 14, à un circuit générateur de signaux de synchronisation 16 et à un circuit décodeur 18. La broche Co est également connectee sélectivement à la borne d'entrée d'alimentation V d'une alimentation interne 20 par l'intermédiaire d'un transistor à effet de champ 24 et d'une diode 26. La broche Fo est connectée sélec- tivement à la borne d'entrée de masse GND de l'alimentation interne 20 par l'intermédiaire d'un transistor a effet de champ 30.La borne Fo est également connectée sélectivement, par 1 'intermé- diaire d'un transistor à effet de champ 32 et d'un condensateur de couplage 34, à la sortie d'une porte NON-ET 60 et aux entrées de divers composants récepteurs de données se trouvant à l'intérieur du dispositif mémoire; et plus particulièrement à l'entrée D d'une bascule type D36, à l'entrée D d'un registre# de décalage d'adresse 39, et à la borne DATA IN d'un élément mémoire 40 qui, comme on l'a mentionné plus haut, peut être un dispositif CCD ou un quelconque autre type d'élément mémoire. Un condensateur 42 est con necté entre les fils aboutissant à la borne d'alimentation 20 et à la borne de masse GND de l'alimentation interne 20. Les transistors 12,24,30 et 32 sont actives périodiquement par des circuits de traitement de signaux comprenant un circuit d'initialisation 50 et un circuit compteur 52. Le circuit d'initialisation 50 a son entrée connectée à la borne Co et il est connecté par sa sortie à l'entrée de restauration R du circuit compteur 52. L'autre entrée D du circuit compteur 52 est connectée directement à la borne Co. A la réception d'une impulsion de synchronisation plus longue à la broche Co, le circuit d'initialisation 50 fournit, au début du fonctionnement du dispositif mémoire, un signal à l'entrée de restauration R du compteur 52, de telle sorte que le compteur puisse commencer à compter les impulsions de synchronisation ap pliquées à la borne Co et provoque en outre l'application d'une tension initiale à la borne d'alimentation V et à la borne de masse GND de l'alimentation interne 20. Les circuits qui détectent un changement de la durée d'une impulsion sont bien connus des spécialistes et peuvent comprendre généralement un réseau à retard et une bascule. Un tel circuit pourrait également être utilisé dans le circuit décodeur 1-8 mentionné précédemment bien que, pour des raisons qui apparaitront plus loin, le circuit d'initialisation 50 ne doit détecter qu'un changement de durée d'impulsion supérieur au changement de durée d'impulsion détecté par le circuit décodeur 18. Un circuit du type pouvant être utilisé dans le circuit décodeur 18 et le circuit d'init#ialisation 50 est décrit plus en détail dans la demande de Brevet Britannique publiée N 2000617. Le circuit compteur 52 est également un circuit bien connu des spécialistes. Il est initialisé ou restauré par un signal applique à son entrée de restauration R, et il compte les impulsions positives reçues par son entrée 0. Il fournit sur sa sortie un signal de validation chaque fo-is qu'un nombre d'impulsions predéterminé est compte à son entrée D, et également lorsque le circuit est initiative par un signal applique à l'entrée de restauration R. La sortie du circuit compteur 52 est connectée aux grilles G des transistors à effet de champ 24 et 30 et à l'entrée diun inverseur 56. La sortie de l'inverseur 56 est connectée aux grilles G des transistors à effet de champ 12 et 32. Il y a lieu de noter à ce propos que l'alimentation interne 20 fournit les tensions de fonctionnement nécessaires VO à Vn et un signal de masse GND aux divers composants de circuits actifs à l'intérieur du dispositif mémoire 10, y compris le circuit d'initialisation 50, le circuit compteur 52 et l'inverseur 56. Les parties du dispositif mémoire qui sont entourées par un pointillé 70 figures 2A et 2B correspondent essentiellement à la structure de circuit illustrée et décrite dans la demande Britannique susmentionnée N 2000617. En conséquence, on pourra se reporter à cette demande pour avoir une description plus détaillée des composants individuels et du fonctionnement du circuit entouré par le pointille 70. On remarquera que le circuit borné par le pointillé 70 comporte 4 entrées 72 > 74,76,78 qui acheminent respectivement les signaux SYNCHRONISATION, ALIMENTATION, MASSE, FONCTION, et que dans le présent dispositif mémoire 10, ces quatre signaux proviennent des signaux appliques aux deux broches Co et Fo. Comme on le décrira plus en détail ci-après, les signaux appliques aux broches CO et Fo sont traités ou redressés par le circuit qui se trouve à l'extérieur du pointillé 70 pour fournir les signaux ALIMENTATION et MASSE présentés au circuit se trouvant a l'intérieur du pointillé 70.En outre, le signal SYNCHRONISATION est présenté au générateur de signaux de synchronisation 16 et au circuit décodeur 18 par la broche Co. Le signal FONCTION -est présenté à la bascule 36, au registre de decal age d'adresse 38 et à l'élément mémoire 40 à partir de la broche Fo. Il y a lieu de noter que le signal SYNCHRONISATION présenté au générateur de signaux de synchronisation 16 et au circuit décodeur 18 est un signal de fonction mixte en ce sens qu'il est code pour fournir un signal de sélection mémoire ainsi qu'un signal de synchronisation. Le signal FONCTION appliqué à la borne Fo et présenté à la bas cule 36, au registre de décalage d'adresse 38 et à l'élément mé- moire 40 est également un signal de fonction mixte en ce sens qu'il assure, grâce à des techniques de codage appropriées et conjointement au sig-nal synchronisation, les fonctions de sélection de mode, d'adressage mémoire, d'entrée de données et de sortie de données. Pour illustrer ce qui précède, on se reportera aux figures 3A et 3B qui illustrent des signaux représentant les signaux appliques aux broches CO et Fo. Sur la figure 3A, les signaux illustrés correspondent au mode recirculation dans lequel le dispositif mémoire 10 n'a pas ete sélectionné pour recevoir ou fournir des données, les données se trouvant dans l'élément mémoire 40 recirculant à l'intérieur de l'élément mémoire 40 dans l'attente d'une utilisation.Dans ce cas, des signaux de synchronisation pratiquement périodiques et uniformément espaces sont reçus à la broche Co et achemines vers le circuit générateur de signaux de synchronisation 16 qui fournit les signaux de synchronisation nécessaires, référencés ~o à ~n, à l'élément mémoire 40 pour la recirculation appropriée des données, et aux autres composants se trouvant à l'intérieur du dispositif mémoire 10 nécessitant un signal de synchronisation. Il y a lieu de noter que lorsque le dispositif mémoire 10 est utilisé initialement, il est necessaire qu'une longue impulsion 80 soit tout d'abord reçue au niveau de la broche Co, cette impulsion étant illustrée figure 3A. Pendant cette période d'initial i- sation, le circuit d'initialisation génère un signal qui, lorsqu' il est reçu par le compteur 52, fait génèrer par le compteur 52 un signal de validation déclenchant les transistors 24 et 30. La tension positive appliquée à la broche Co et le signal de masse applique à la broche Fo sont appliqués au condensateur 42 et aux bornes d'entrée de l'alimentation 20.Cette période d'initialisation est suffisamment longue pour charger totalement le condensateur 42 de telle sorte qu'une tension relativement constante soit appliquée aux bornes V et GND de l'alimentation après l'initial i- sation jusqu'a ce que des tensions soient à nouveau appliquées (de façon periodique) aux bornes V et GND comme on le décrira. La réception de l'impulsion d'initialisation et le signal resultant à la sortie du circuit d'initialisation restaurent égalé~ ment le compteur 52 du dispositif mémoire 10. Après l'initialisa tion, le compteur 52 compte les impulsions positives (et les cycles) du signal reçu à la broche Co et après la réception du nombre d'impulsions approprié, un signal de validation apparaît à la sortie du compteur 52 et fait conduire les transistors 24 et 30.Pendant que les transistors 24 et 30 conduisent, ce qui est indique globalement figures 3A et 3B par le cycle d'alimentation 82, l'impulsion positive reçue à la borne Co est appliquez à la borne V de l'alimentation interne 20 et le signal arrivant à la borne Fo, qui est au niveau de la masse, est appliqué à la borne de masse de l'alimentation interne 20. Après le premier cycle d'alimentation, le circuit compteur 52 compte à nouveau les impulsions reçues à la borne Co et lorsque le nombre d'impulsions approprie a été reçu, les transistors 24 et 30 conduisent.à nouveau. Etant donné la réception périodique d'impulsions positives au niveau de la borne d'alimentation V et de signaux de masse au niveau de la borne de masse GND, le condensateur 42 maintient une tension pratiquement constante aux bornes. Bien que dans les signaux illustrés figures 3A et 3B un cycle d'alimentation se produise toutes les trois impulsions appliquées à la borne CO > la fréquence effective des cycles d'alimentation peut être différente selon ce qu'exige le maintien de la tension désirée aux bornes de l'alimentation. En dehors du cycle d'alimentation, l'inverseur 56 fait conduire les transistors 12 et 32 et les impulsions reçues au niveau de la broche Co sont fournies par le condensateur 14 au générateur d'impulsions de synchronisation 16 et au circuit décodeur 18. Les signaux appliques à la broche Fo sont fournis par l'intermé- diaire du condensateur 34 à la bascule 36, au registre de deca~lage d'adresse 38 et à l'élément mémoire 40. Toutefois, étant donné que le dispositif mémoire se trouve en mode recirculation, les signaux appliqués à la broche Fo sont, comme l'illustre la partie en grisé, à l'état "indifférent" 84. A ce propos, les condensateurs de couplage 14 et 34 ont pour objet d'éliminer les tensions continues qui pourraient être appli quées aux broches Co et Fo et se trouver ainsi transmises aux composants de circuits à l'intérieur du dispositif mémoire. Ces condensateurs sont nécessaires, car la borne de masse GND de l'alimentation interne 2-0 ne reçoit que périodiquement un signal de masse et le signal de masse fourni à la sortie de l'alimentation interne 20 peut très bien flotter par rapport à la "masse réelle" lorsque le signal de masse n'est pas appliqué à la borne d'entrée de masse GND de#l'alimentation. On se reportera maintenant à la figure 3B qui illustre l'état ou le dispositif mémoire 10 et son élément mémoire 40 ont été sé lectionnés pour la lecture ou l'écriture de données, après le mode recirculation. L'élément mémoire est sélectionné en diminuant la durée de l'impulsion de synchronisation positive appliquée à la broche Co. Etant donne que les données sont écrites ou lues à une fréquence nettement supérieure à celle à laquelle elles sont décalées pen#dant le mode recirculation, la fréquence des impulsions de synchronisation positives augmente également figure 3B. Il y a lieu de noter que bien que la fréquence de synchronisation de la figure 3B soit illustrée graphiquement comme si elle augmentait pour atteindre deux fois la fréquence de synchronisation de la fig#ure 3A, la frequ-ence en mode lecture ou écriture peut correspondre à un multiple beaucoup plus élevé de la fréquence du mode recirculation. Dans le dispositif mémoire illustre, la ligne de données externe aboutissant à la broche Fo est supposée être commune avec la ligne de données externe aboutissant aux autres dispositifs mémoires et par suite des impulsions de données seront présentes au niveau de la broche Fo même pendant le mode de recirculation, ces impulsions de données ayant la même fréquence que la fréquence de synchronisation en mode lecture ou écriture.Pour garantir que l'impulsion de synchronisation positive pendant chaque cycle d'alimentation du mode recirculation se produit lorsque Fo est au niveau de la masse, conformément à chaque cycle d'alimentation du mode lecture ou écriture, il est préférable que la fréquence de synchronisation de la figure 3B devienne un multiple de la fréquence de synchronisation de la figure-3A. Toutefois, si la ligne de données externe aboutissant à la broche Fo n'est pas commune aux autres dispositifs de memoire, les fréquences de synchronisation des figures 3A et 3B peuvent être indépendantes l'une de l'autre. Il y a lieu de noter egalement que le circuit décodeur 18 n'est sensible qu'au changement de la durée d'impulsion de synchronisation pour la sélection de latmemoire et non pas à unchan- gemment supérieur de la durée de l'impulsion de synchronisation se produisant à l'initialisation. Dans un circuit de détection de durée d'impulsion comportant un réseau à retard et une bascule décrits plus haut, le circuit d'initialisation pourrait être rea- lisé en augmentant le retard du réseau à retard par rapport à celui du circuit décodeur. Comme on peut le voir figure 3B, llimpulsion de synchronisa-tion positive appliquée à la broche Co se réduit pendant la période référencée 86 (sélection mémoire et mode) et le circuit décodeur 18 détecte le changement de la durée d'impulsion et fournit un signal de sélection mémoire (MS) (niveau logique 1) à l'élément mémoire 40, à une entrée d'une porte NON-ET 60, à la borne CK ENB de la bascule 36, à la borne CK ENB 1 du registre de décalage d'adresse 38, et aux entrées D et SET d'un registre de décalage ou compteur 62. Pendant la période 86 "sélection mémoire et mode", la broche Fo est soit au niveau logique "0" soit au niveau logique "I" pour indiquer la sélection du mode mémoire, autrement dit si l'e- liement mémoire 40 est sélectionné pour une lecture (niveau logique "O") ou une écriture (niveau logique "1").Le signal de sélection de mode appliqué à la broche Fo pendant la période 86 "sélection mémoire et mode" est appliqué à l'entrée D de la bascule 36 ou, avec le signal de sélection mémoire (MS) généré par le circuit décodeur 18 et présenté à la borne CK ENB (validation synchronisation) de la bascule 36, le signal de sélection de mode (niveau "O" ou "1") est introduit dans la bascule 36 lors#qu'une impulsion de synchronisation est reçue par la borne CK (synchronisation) et apparaît à sa sortie Q. Lorsque le signal MS est également reçu aux entrées SET et D du registre à décalage 62, le registre à décalage 62 commence a compter jusqu'à un nombre prédéterminé correspondant au nombre de bits Ao a An (figure 3B) reçu en série sur la broche Fo et représentant la position d'adresse AD qui doit être sélectionnée dans l'élément mémoire 40. Lorsque le nombre de bits approprié a été compte par le registre à décalage 62, un signal de validation (niveau logique "0") issu de la sortie Qn du registre à décalage 62 est appliqué à la borne CK ENB 2 du registre de décalage d'adresse 38 et à une entrée d'une porte OU 64.A ce moment, la porte OU 64 communique le signal de sélection de mode entre la sortie Q de la bascule 36 et l'entrée R/W du mode lecture/écriture de l'é- lément mémoire 40 et les bits de données d'adresse appropriés (Ao à An) qui ont éte reçus par l'entrée D du registre de décalage d'adresse 38 sont présentés aux entrées d'adresse O à N de l'élément mémoire 40. Si les bits de données (Do à Dn) appliqués à la broche Fo doivent etre écrits dans l'élément mémoire, ces données sont présentées en série à la borne d'entrée de données DTIN de l'ele- ment mémoire 40. Si les données doivent être lues dans l'élément mémoire, les bits de données (Do à Dn) contenus dans l'élément mémoire à l'adresse désignée par les entrées d'adresse 0 à N sont présentés en série à la borne de sortie de données DTOT de l'ele- ment mémoire 40 et acheminés vers la broche Fo par l'intermé- diaire de la porte NON-ET 60. Bien que le fonctionnement des composants du circuit se trouvant à l'intérieur du pointillé 70 ait été décrit sommairement, on pourra obtenir une description plus détaillée, comme on l'a indique ci-dessus, en se reportant à la demande de Brevet Britannique susmentionnée N 2000617. Le circuit se trouvant à l'intérieur du dispositif mémoire 10 est illustré sous la forme d'un synoptique figures 4A et 4B. La broche de synchronisation Co est connectée à un circuit générateur de signaux de synchronisation 16, à un circuit décodeur 18, à la borne d'entrée d'alimentation V d'une alimentation interne 20 par l'intermédiaire d'un transistor à effet de champ 24, et à une borne d'entrée de tension de référence ou de masse GND de l'alimentation interne 20 par l'intermédiaire d'un transistor à effet de champ 33. La broche de fonction, Fo, est connectée électriquement à la borne d'entre de masse GND de l'alimentation interne 20 par l'intermédiaire d'un transistor à effet de champ 30 et à la sortie d'une porte NON-ET 60, à l'entrée D d'une bascule type D 36, -à l'entrée D d'un registre de décalage d'adresse 38, et à la borne d'entrée de données DTIN d'un élément mémoire 40, qui peut être un élément CCD ou un autre type d'élément mémoire. Un condensateur 42 est connecté entre les fils aboutissant aux entrées V et GND de l'alimentation interne 20. Le fonctionnement du circuit décodeur 18 est décrit cidessus. Un détecteur à seuil 39 est connecté entre les broches Co et Fo. Ce détecteur à seuil 39 détecte la différence entre les niveaux de tension des signaux appliqués aux broches Co et Fa, et lorsqu'une différence de niveaux de tension prédéterminée est détectée, le détecteur à seuil fournit un signal de validation aux grilles G des transistors 24 et 30 pour les rendre conducteurs. La sortie du détecteur à seuil 39 est également connectée à la grille G du transistor 33 par l'intermédiaire d'un inverseur 56 de telle sorte que le transistor 33 conduise pendant les périodes où les transistors 24 et 30 ne conduisent pas. Le détecteur à seuil 39 est un circuit bien connu des specia listes de la technique consistant -à recevoir deux signaux, à com parer le niveau de tension des deux signaux et, lorsque la difference de tension atteint un niveau prédeterminé, à générer un s-ignal approprié. Le circuit à seuil pourrait par exemple comprendre un circuit comparateur ou une bascule de Schmitt. Comme l'illustrent les figures 4A et 4B, quatre signaux sont présentés aux composants de circuit à l'intérieur du pointillé 70, ces signaux référencés SYNCHRONISATION, ALIMENTATION, MASSE et FONCTION étant appliqués respectivement par les fils 72,74,76 et 78. Les signaux SYNCHRONISATION et FONCTION proviennent directement et respectivement des broches Co et Fo. Toutefois, les signaux ALIMENTATION et MASSE, qui sont généralement chargés defournir, comme entrées de l'alimentation interne 20, les tensions de fonctionnement nécessaires pour chacun des composants du dispositif mémoire 10, sont fournis en redressant les signaux appliqués aux broches Co et Fo d'un façon qui sera expliquée plus en détail ci-après. Il y a lieu de noter que dans le dispositif mémoire 10, les signaux appliques aux broches. Co et Fo assurent un total de huit fonctions, à savoir: alimentation, masse, sélection dispositif mémoire, synchronisation, sélection mode mémoire, adresse mémoire, entrée données et sortie données. Pour comprendre le fonctionnement du dispositif mémoire 1Q, on se reportera maintenant aux figures SA et 5B qui illustrent les signaux appliqués aux broches C0 et Fa. Sur la figure 5A, les signaux représentés illustrent un état dans lequel le dispositif mémoire n'a pas été sélectionné, ce mode étant qualifié de mode recirculation car les données se trouvant dans l'élément mémoire 40 subissent une recirculation et une régénération dans l'attente d'une utilisation.Dans cet état, des impulsions de synchronisation uniformément espacees, relativement longues et de niveau logique bas sont reçues à la broche Co, chaque cycle du signal applique à la broche Co ayant une période référencée Tî. Le signal est acheminé jusqu'au générateur de signaux de synchronisation 12 qui, en -réponse, génère les signaux de synchronisation appropriés, référencés #O à ~n, à destination de l'élément mémoire 40, et d'autres éléments, comme indiqué, du dispositif mémoire. Pendant le mode recirculation illustré figure 5A, les tensions de fonctionnement nécessaires, référencées Vo à Vn, et un signal de masse référencé GND, sont également présentés au dispositif mémoire 10 par les signaux appliqués aux broches Co et Fo. Lorsque le signal appliqué à la broche Co est à son niveau logique "1" ou niveau positif, le signal Fo est toujours au niveau logique "O" ou niveau de masse, car les données ou informations ne sont échangées avec l'élément mémoire 34 que pendant l'impulsion d'horloge de niveau logique "0" ou bas du signal de synchronisation appliqué à la borne Co. Lorsque le signal applique à Co devient bas, le signal appliqué à la broche Fo peut être un signal de niveau "1" ou "O". Ceci est indiqué par les parties en grisé 84 du signal illustré figure 5A, car en mode recirculation, le dispositif mémoire 10 se trouve à l'état "INDIFFE RENTI' par rapport aux données ou informations appliquées à la borne Fo. Etant donné que la ligne de données externe aboutissant la broche Fo peut être commune à des dispositifs mémoires autres que celui illustré, le signal appliqué à la broche Fo peut représenter des données destinées à un quelconque autre dispositif mémoire sélectionné. Comme l'illustre encore la figure 5A, lorsque le signal applique à la broche Co passe au niveau "1", le détecteur à seuil 39 détecte la différence de tension maximale entre les tensions appliquées aux broches Fg et Co, et sa sortie fournit un signal de validation (niveau logique "1") à la grille G de chacun des transistors 24 et 30 pour rendre ces transistors conducteurs. Par suite, le niveau de tension d'alimentation positif applique à la broche CO est appliqué à la borne d'alimentation V de l'alimentation interne 20, et le signal de niveau de tension de reference ou de masse appliqué à la broche Fo est appliqué à la borne de masse GND de l'alimentation interne 20. Pendant cette periode, la sortie de l'inverseur 56 est au niveau logique "O" et le transistor 33 est non conducteur. Lorsque le signal appliqué à la borne Co passe au niveau logique "O" ou masse, la différence de tension entre les signaux appliqués aux bornes Co et Fo n'est plus suffisante pour val i- der la sortie du détecteur à seuil 39, et les transistors 24 et 30 deviennent non conducteurs. La sortie de l'inverseur 56 passe au niveau logique It et elle est appliquée à la grille G du transistor 33, ce qui fait conduire le transistor 33 et connecte le signal de niveau de tension de référence ou de masse appliqué à la broche Co à la borne GND de l'alimentation 20. D'après ce qui précède, on voit que la borne V interne de l'alimentation 20 reçoit des impulsions positives périodiques et que la borne GND ou masse interne de l'alimentation reçoit un signal de niveau de masse continu ou pratiquement continu. Le condensateur 42 connecte entre les fils aboutissant aux bornes V et GND de l'alimentation interne 20 contribue à maintenir une tension relativement stable ou constante entre les bornes V et GND. Il y a lieu de noter que pour maintenir une masse appropriée pour les composants du circuit, il est souhaitable que le signal appliqué à la borne FQ reste au niveau de la masse pendant toute la période ou le signal appliqué à la borne se trouve au niveau "1" ou niveau haut. La figure 5B illustre le cas où le dispositif mémoire 10 et son élément mémoire 40 ont été sélectionnés pour la lecture ou l'écriture de données. Le disposi#tif mémoire est sélectionné en diminuant la durée de l'impulsion de synchronisation de niveau logique bas appliquée à la broche CO. Etant donné que les données sont écrites ou lues à une cadence beaucoup plus rapide qu'elles ne sont décalées pendant le mode recirculation, la fréquence des impulsions de synchronisation augmente également, et par suite chaque cycle a une période diminuée et référencée T2. Il y a lieu de noter que la fréquence du signal de synchronisation figure 5B est représentée comme si elle correspondait au double de la fréquence du mode recirculation de la figure 5A. Or, la fréquence réelle d'écriture ou de lecture peut être un multiple nettement supérieur de la fréquence de recirculation. Toutefois, si la- ligne de données aboutissant à la broche Fo est commune au dispositif mémoire 10 et à d'autres dispositifs mémoires, il est preferable d'avoir une fréquence de lecture ou d'écriture qui soit un multiple de la fréquence de recirculation car le niveau de synchronisation positif, que ce soit en mode lecture, en mode écriture ou en mode recirculation doit toujours coïncider avec la tension de masse existant entre impulsions de données du signal applique à la broche Fo. Si la ligne de données aboutissant à la broche Fo n'est pas une ligne commune, les fréquences utilisées pendant le mode lecture ou le# mode écriture et le mode régénération peuvent évidemment être totalement indépendantes les unes des autres. Comme l'illustre la figure 5B, pour sélectionner le dispositif mémoire 10, l'impulsion de synchronisation appliquée à la borne CO a une durée réduite pendant la période référencée "sélec- tion memoire" (MS) et le circuit décodeur 18 détecte-le changement de la durée d'impulsion et présente un signal de sélection mémoire (niveau logique "1") à l'élément mémoire 40, à une entrée de la porte NON-ET 60, à la borne CK ENB de la bascule 36= à la borne CK ENB 1 du registre de décalage d'adresse 38, et aux entrées D et SET d'un registre à décalage ou compteur 62. Pendant la période "SELECTION DE MODE" R/W qui coïncide avec le cycle de synchronisation suivant immédiatement la "SELECTION MEMOIRE", le signal appliqué à la broche Fo est au niveau logique "O" ou passe au niveau logique "1" pour indiquer le-mode de sélection mémoire, autrement dit si le dispositif mémoire 40 est sélectionné pour une lecture ou une écriture, le niveau logique "O" indiquant par exemple un mode lecture et le niveau logique "1" indiquant un mode écriture.Le signal de sélection de mode applique à la broche Fo est appliqué à l'entrée D de la bascule 36 et avec le signal de sélection mémoire généré par le circuit décodeur 18 et présenté à la borne CK ENB (validation synchronisation) de la bascule 36, le signal de sélection de mode (niveau "O" ou "1") est introduit dans la bascule 36 et apparait à la sortie Q lorsque l'impulsion de synchronis#ation suivante du signal de synchronisation ~o est reçue à l'entrée CK (synchronisation) de la bascule 36. Lorsque le signal MS est reçu aux entrées SET et D du registre à décalage 62, la sélection d'adresse, l'entrée des données et la sortie des données s'effectuent comme on l'a décrit ci-dessus à propos des figures 2A et 2B. D'après ce qui précède, on peut voir qu'il est prévu un dispositif mémoire ayant une structure de circuit intégré et compor tant simplement deux broches ou bornes externes. Les signaux présentes aux deux broches sont codes pour assurer les fonctions de synchronisation, de sélection mémoire, de sélection de mode, d'adressage mémoire, d'entrée de données et de sortie de données et les signaux sont redressés pour fournir les signaux d'alimenta- tion et de masse aux bornes d'entrée de l'alimentation interne se trouvant à l'intérieur du dispositif mémoire. Il y lieu évidemment de comprendre que des techniques de codage de signaux autres que celles décrites ci-dessus pourraient être utilisees- pour assurer les fonctions de sélection mémoire, de sélection de mode, d'adressage memoire, et d'entrée et sortie de données, dans la mesure ou les signaux peuvent être redressés pour créer une différence de tension suffisante entre les bornes d'alimentation et de masse de l'alimentation interne. REVENDICATIONS 1. Dispositif mémoire nécessitant une tension d'alimentation et une tension de référence, comprenant un élément mémoire et une première ainsi qu'une seconde bornes d'accès adaptées pour recevoir respectivement les premier et second signaux opérationnels destinés audit dispositif mémoire, caractérisé par un dispositif de traitement de signaux adapté pour recevoir lesdits premier et second signaux opérationnels et pour traiter lesdits premier et second signaux opérationnels pour fournir lesdites tensions d'alimentation et de référence. 2. Dispositif mémoire selon la revendication 1, caractérisé en ce que ledit dispositif de traitement de signaux comporte un dispositif de validation adapté pour fournir un signal de validation, et un dispositif de commutation (24,30) réagissant audit signal de validation pour coupler lesdites première et seconde bornes d'accès (Co,Fo) à un dispositif d'alimentation (20) in corporé audit dispositif mémoire (10) et adapté pour fournir des tensions d'alimentation et des tensions de référence destinées à être utilisées dans ledit dispositif mémoire (10). 3. Dispositif mémoire selon la revendication 2, caractérisé en ce que ledit dispositif d'alimentation (10) comporte une premiere et une seconde bornes d'entrée couplées audit dispositif de commutation (24,30) et comprend un dispositif capacitif couplé entre elles. 4. Dispositif mémoire selon la revendication 3, caractérisé -en ce que ledit dispositif de commutation comporte un premier et second transistors (24,30-) couplés respectivement auxdites première et seconde bornes d'accès (Co,Fo). 5. Dispositif mémoire selon la revendication 4, caractérisé en ce que ledit premier signal opérationnel comporte des impul sions de synchronisation périodiques et en ce que ledit second signal comporte des composants de signaux d'adressage mémoire, d'entrée de données et de sortie de données. 6. Dispositif mémoire selon la revendication 5, caractérisé par un dispositif de décodage (18) couplé à ladite première borne d'accès (Co) et adapte pour fournir un signal de sélection me moire pour ledit élément mémoire (40) à la suite d'un changement survenant dans la caractéristique desdites impulsions de synchro nisation périodiques. 7. Dispositif mémoire selon la revendication 6, caractérisé en ce que ledit dispositif de traitement de signaux comprend un dispositif de comptage (52) adapte pour compter lesdites impulsions de synchronisation et pour fournir ledit signal de validation lorsqu'un nombre prédeterminé desdites impulsions de synchronisation a été compté. 8. Dispositif mémoire selon la revendication 7, caractérisé en ce que ledit dispositif de commutation comprend un troisième transistor (12) couplé entre ladite première borne d'accès (Co) et un circuit generateur de signaux de synchronisation interne (16) incorporé audit dispositif mémoire (10) et un quatrième transistor (32) couplé entre ladite seconde borne d'accès (Fo) et un dispositif de réception de données interne incorporé audit dispositif mémoire (10), lesdits troisième et quatrième transistors (12,32) comportant des électrodes de commande acfaptées pour recevoir le complément dudit signal de validation. 9. Dispositif mémoire selon la revendication 8, caractérisé en ce que ledit dispositif de traitement de signaux comprend un circuit d'initialisation (50) couplé à ladite première borne d'acces (Co) et audit dispositif de co#mptage (52) et adapté pour que ledit dispositif de comptage fournisse ledit signal de validation en réponse à un signal d'initialisation appliqué à ladite première borne d'accès (C-0). 10. Dispositif mémoire selon la revendication 6, caractérisé en ce que ledit dispositif de traitement de signaux comporte un dispositif de détection à seuil (39) couplé auxdites première et seconde bornes d'accès (Co,Fo) et adapté pour détecter la dif férence de grandeur existant entre lesdits premier et second sianaux opérationnels et pour fournir ledit signal de validation lorsque ladite différence de grandeur atteint une valeur prédéter- minée. 11. Dispositif mémoire selon la revendication 10, caractêrisé# en ce que ledit dispositif de commutation-comporte un cinquième transistor (33) couplé entre ladite premiere borne d'accès (Co) et ladite seconde borne d'entrée dudit dispositif d'alimentation (20), ledit cinquième transistor (33) étant disposé pour être commute en fonction du complément dudit signal de validation pour coupler ladite première borne d'accès (Co) à ladite seconde borne d'entrée dudit dispositif d'alimentation (20). 12. Dispositif mémoire selon la revendication 11, caractérisé en ce que ledit dispositif de traitement de signaux comporte un inverseur (56) ayant une entrée disposée pour recevoir ledit signal de validation et une sortie couplée -à une électrode de commande dudit cinquième transistor (33). 13. Dispositif mémoire selon l'une quelconque des revendications précédentes, caractérisé en ce que ledit dispositif mémoire se pressente sous la forme d'une structure de circuit intégré. 14. Méthode destinée à éliminer les bornes de masse et d'alimentation extérieures d'un dispositif mémoire, comprenant les ope- rations consistant à fournir un premier signal opérationnel à une première borne d'accès ayant des impulsions périodiques; et fournir un second signal opérationnel à une seconde borne dtaccês qui est périodiquement à la masse, caractérisée par l'opération consistant à traiter lesdits premier et second signaux opérationnels pour fournir un signal d'alimentation et un signal de masse audit dispositif mémoire (10). 15. Méthode selon la revendication 14, caractérisée en ce que ladite opération consistant à fournir un premier signal comprend l'alternance dudit premier signal entre une tension de niveau d'alimentation et une tension de niveau de masse et en ce que ladite opération consistant à fournir un second signal comporte la fourniture dudit second signal à son niveau de tension de masse lorsque ledit premier signal se trouve à son niveau de tension d'alimentation. 16. Méthode selon la revendication 15, caractérisée en ce que ladite opération de traitement comporte l'opération consistant à compter le nombre d'impulsions reçues par ladite première borne d'accès et, après la réception d'un nombre d'impulsions prédéter- miné, à générer un signal de validation provoquant la connexion de la première et de la seconde bornes d'accès (Co, Fo) aux bornes d'entrée d'alimentation et de masse d'un dispositif d'alimentation interne (20) se trouvant à l'intérieur dudit dispositif mémoire (10). 17. Méthode selon la revendication 15, caractérisée par l'opération consistant à détecter la différence entre le niveau de tension desdits premier et second signaux opérationnels et, lorsque cette différence atteint une grandeur prédéterminée, à utiliser lesdits premier et second signaux opérationnels pour fournir lesdits signaux d'alimentation et de masse.