FR 2415842 A1 19790824 FR 7802296 A 19780127 L'invention concerne un systeme de corrélation d'évenement périodique sous forme de signal logique, selon un critere de corrélation de p parmi q. Ce système est destiné être utilisé, notamment, en radar secondaire. En radar secondaire, dans les secteurs à forte densité de trafic, ou un avion peut être interrogé par plusieurs stations au sol en même temps, le répondeur de bord reçoit plusieurs interrogations et réagit a chacune d'elles les réponses sont reçues par l'ensemble des interrogateurs au sol, de sorte que les signaux non désirés interferent avec les signaux utiles. Pour remédier a cet inconvénient, l'utilisation d'un systeme de corrélation par l'interrogateur permet d'extraire un signal récurrent utile d'un ensemble de signaux. De tels systemes sont utilisés en radar secondaire, sous le nom de "défruiteurs" ; le "fruit'l désigne les signaux reçus par un interrogateur sans qu'il les ait provoqués et qui arrivent a l'interrogateur en présentant un retard quelconque par rapport aux réponses a ses propres interrogations. Le critere de corrélation de p parmi q employé par le systeme de corrélation de la présente invention est tel qu'un signal de sortie n'est élaboré que si ce signal a été présent, a l'entrée, au moins p fois au cours des q périodes précédentes. Il existe des systemes de corrélation classiques, selon ce même critere. Ces systemes classiques comprennent, habituellement, d'une part un ou plusieurs éléments de retard qui appliquent au signal a traiter un retard multiple de la période T du signal à extraire et d'autre part un systeme d'analyse logique qui, à tout instant, vérifie si le signal d'entrée a été ou non précédé d'un signal identique pendant un nombre entier de périodes T. Un signal de sortie n'est élaboré que si le critere de corrélation est respecté. Ces systemes classiques ont pour principaux inconvénients de nécessiter plusieurs éléments de retard (q - I éléments de retard pour un critere de p parmi q), ce qui crée un encombrement important et un nombre variable de circuits suivant les valeurs de p et q. L'invention propose un système qui remédie a ces inconvénients. Selon une caractéristique de l'invention, le systeme de corrélation comporte une boucle de traitement se refermant sur un additionneur analogique d'entrée, dont le signal analogique de sortie est dirigé sur un détecteur de seuil pour fournir, en sortie, un signal logique, résultat de la corrélation. Ce systeme présente l'avantage d'avoir un schéma identique, quelles que soient les valeurs de p et q. Selon une autre caractéristique de l'invention, le systeme de corrélation comporte un seul et unique élément de retard, placé dans la boucle, quelle que soit la valeur de q. Ce qui présente les avantages de réduire l'encombrement et le coût du systeme. Les objets et caractéristiques de la présente invention apparaîtront plus clairement la lecture de la description suivante de deux exemples de réalisation, ladite description étant faite en relation avec les figures ci-annexées, dans lesquelles : ta figure 1 représente, schématiquement, un premier exemple de réalisation. La figure 2 représente, schématiquement, un second exemple de réalisation. Tous les signaux sont désignés sur les figures par des lettres majuscules les signaux d'entrée A et de sortie S sont des signaux logiques, les autres lettres désignent des signaux analogiques. A la figure 1, une boucle de traitement, constituée par un additionneur analogique I d'entrée, un circuit écrêteur 3, un dispositif de retard 4, un amplificateur 5 et un comparateur 6, se referme sur l'additionneur I ; le signal B de sortie de l'additionneur 1 est appliqué a un détecteur de seuil 2 qui fournit le signal de sortie S. La boucle de traitement est entourée par un trait pointillé. L'additionneur analogique 1 reçoit d'une part, le signal logique d'entrée A et d'autre part, un signal F défini plus loin. L'amplitude du signal B issu de l'additionneur I est égale a la somme des amplitudes des signaux A et F. D'une part, le signal B attaque le détecteur de seuil 2 qui fournit, en sortie, le signal logique S, résultat de la corrélation. Le seuil du détecteur de seuil 2 étant égal Vi, le signal S est égal a "1" (niveau logique haut) si l'amplitude de B est supérieure à celle de VI et est égal a "0" (niveau logique bas) si l'amplitude B est inférieure a celle de VI. D'autre part, le signal B attaque le circuit écrêteur 3, qui limite a une tension de seuil V2 l'amplitude du signal B. Un signal C, issu du circuit écrêteur 3, est donc égal au signal B si l'amplitude de B est inférieure ou égale a celle de V2, et égal au seuil V2 si l'amplitude de B est supérieure celle de V2. Le signal C est appliqué au dispositif de retard 4, qui fournit, en sortie, un signal D. L'amplitude du signal D est égale a celle du signal C, retardé d'un temps T ; la valeur de T est choisie égale a la période du signal a extraire. Le dispositif de retard est réalisé par un dispositif à transfert de charge ce dispositif est l'équivalent d'un registre à décalage, où le signal d'entrée conserve son amplitude tout au long du transfert. Plusieurs constructeurs proposent deg dispositifs de ce type, tels FAIRCHILD, RETICON, etc... Il faut noter qu'en pratique, de tels dispositifs à transfert de charge ont un gain inférieur à l'unité. L'amplificateur 5 reçoit le signal D et fournit le signal E. On choisit le gain de cet amplificateur 5 de telle sorte que le gain a de l'ensemble constitué par le dispositif de retard et l'amplificateur, soit inférieur à l'unité. Le signal E est appliqué au comparateur 6 qui fournit le signal F, d'amplitude égale à celle du signal E si l'amplitude de E est supérieure à un seuil V3 et d'amplitude nulle si l'amplitude de E est inférieure au seuil V3. Pour que le signal de sortie S obéisse au critere de p parmi q, il faut déterminer les conditions auxquelles doivent satisfaire les tensions de seuil VI, V2 et V3 ainsi que le facteur d'atténuation a. Tout d'abord, si le signal A ne prend qu'une seule fois la valeur "I", il doit provoquer un signal S égal à "O" ; pour cette raison, le seuil V1 du détecteur de seuil 2 doit être supérieur à un. Par contre, si le signal A prend périodiquement la valeur "1", avec une périodicité T, le signal B, initialement égal à A, se renforce, au cours des périodes successives du signal F. Lorsqu'il a atteint le seuil V1, le signal B provoque un signal de sortie S égal à "1". Le circuit écrêteur 3 de seuil V2 sert à fixer une limite à l'amplitude B au cas où le signal A serait en permanence égal à "1". Le comparateur 6 de seuil V3 sert à éliminer du systeme une information qui n'aurait pas été rafraîchie depuis un certain temps. En effet, en l'absence du comparateur 6, une information entrée une seule fois continue à tourner, le systeme étant bouclé ; cette information est atténuée de a à chaque tour, son amplitude tend vers zéro, mais l'information n'est pas éliminée. Pour déterminer les valeurs des seuils VI, V2 et V3 et de l'atténuation a, on envisage les contraintes les plus séveres, pour lesquelles le critere de p parmi q est recherché ; il faut donc, que le signal S prenne au moins une fois la valeur "1", si le signal A a été p fois égal à Itltt au cours de q récurrences successives et il faut que le signal S reste nul, si le signal A n'a été égal à "1" que p - I fois pendant ce même temps. En supposant un état initial où tout est à zéro, si le signal A prend la valeur "1" pendant une seule période, cette valeur n'a pas à être conservée si elle est suivie de valeurs nulles pendant plus de q - p périodes. Si le signal A prend la valeur "1" à la premiere periode et prend ensuite la valeur "0" pendant les q - p périodes suivantes, à la (q - p + I)ieme période le signal B prend la valeur a9 P et il faut conserver cette information ; le seuil V3 doit, donc, être inférieur a aq- P. Par contre, si à la période suivante, c'est-à-dire la (q - p + 2)ieme, le signal A prend encore la valeur "0", le signal B prend la valeur aq - p + 1 et il faut rejeter cette information le seuil V3 doit, donc, être supérieur à aq - p + 1. Toujours en supposant un état initial où tout est à zéro, le seuil V1 doit être atteint par le signal B des que le signal A prend la valeur "1" pendant p périodes au cours d'une séquence de q périodes. Cette condition entraîne la contrainte la plus sévère, lorsqu'on rencontre les p valeurs "1" en début de séquence, suivies de q - p valeurs "0". Le seuil V1 doit encore être dépassé au cours de la qième période, or pendant cette période le signal B prend la valeur aq - p + aq - p + 1 + ... + aq - 1 ce qui impose V1 Si à la période suivante le signal A prend encore la valeur "0" le seuil V1 ne doit plus être atteint, or pendant la (q + I)ième période le signal B prend la valeur aq - p + 1 + aq - p + 2 + ... + aq ce qui impose aq - p + 1 + aq - p + 2 + ... + aq D'autre part, le seuil VI ne doit pas être atteint par le signal B à la (p - 1)ième période, car il n'y a eu que p - 1 valeurs "1" successives ; or la signal B prend la valeur 1 + a + a + ... + ap - 2 pendant cette (p - 1)ième période ce qui impose 1 + a + a + ... + ap - 2 L'écrêtement réalisé par le circuit 3 de seuil V2 a pour but de fixer une limite aux valeurs atteintes par le signal B. L'absence de cette limite rendrait le circuit sensible à des évènements antérieurs aux q dernières périodes. Il ne faut pas, en particulier, enregistrer plus de p valeurs "1" successives pour le signal A ; partant de zéro, la saturation du circuit 3 doit, donc, avoir lieu entre la (p - l)ième et la pième période. Or, à la (p - 1)ième période le signal B à la valeur 1 + a + a + ... + ap - 2 et à la pieme période, il a la valeur 1 + a + a2 + ... + a P '. On en déduit 1 + a + a + ... + ap - 2 Pour récapituler, les inégalités suivantes définissent le système 1 + a + a + ... + ap - 2 Les deux dernières inégalités imposent une limite inférieure à l'atténua- tion a, en effet, on doit avoir 1 + a + a + ... + aq - 2 A titre d'exemple, on donne les résultats obtenus pour un critere de 2 parmi 3. Les inégalités deviennent : 1 2 a a + a La condition sur a devisent: 1 Comme par ailleurs, a est inférieur à l'unité, a doit vérifier la double inégalité suivante : 0,62 1 1 Vî 1,19 Pour a = 0,7, on a : # 1 V2 1,7 1 0,49 V3 0,7 1,15 1,44 Pour a ^ 0,8, on a : # 1 1 V2 1,8 0,64 V3 0,8 1,54 V1 1,71 Pour a - 0,9, on a : 1 V2 1,9 0,81 V3 0,9 Les limites, imposées par les calculs précédents, sont tout à fait compatibles avec les réalisations classiques des circuits 2, 3, 5 et 6. Sur les figures 1 et 2 les mêmes références numériques représentent les mêmes objets. A la figure 2, une boucle de traitement, constituée par un additionneur analogique 1 d'entrée, un circuit écrêteur 8, un dispositif de retard 4, un amplificateur 9, un comparateur 10 et un circuit de décalage en tension 11, se referme sur l'additionneur 1 ; le signal G de sortie de l'additionneur 1 est appliqué à un détecteur de seuil 7 qui fournit le signal de sortie S. La boucle de traitement est entourée par un trait pointillé. L'additionneur analogique I reçoit d'une part, le signal logique d'entrée A et d'autre part, un signal L défini plus loin. L'amplitude du signal G issu de l'additionneur 1 est égale à la somme des amplitudes des signaux A et L. D'une part, le signal G attaque le détecteur de seuil 7 qui fournit, en sortie, le signal logique S, résultat de la corrélation. Le seuil du détecteur de seuil 7 étant égal à S1, le signal S est égal à "1" si l'amplitude de G est supérieure à celle de S1 et est égal à "O" si l'amplitude de G est inférieure à celle de S1. D'autre part, le signal G attaque le circuit écrêteur 8, qui limite à une tension de seuil S2 l'amplitude du signal G. Un signal H, issu du circuit écrêteur 8, est donc égal au signal G si l'amplitude de G est inférieure ou égale à celle de S2, et égal au seuil S2 si l'amplitude de G est supérieure à celle de S2. Le signal H est appliqué au dispositif de retard 4, qui fournit, en sortie, un signal I. Le fonctionnement du dispositif de retard 4 a été décrit précédemment. L'amplificateur 9 reçoit le signal I et fournit un signal J. On choisit le gain de cet amplificateur 9 de telle sorte que le gain de l'ensemble cons titué par le dispositif de retard et l'amplificateur, soit égal à l'unité. Le signal J est appliqué au comparateur 10 qui fournit un signal K d'amplitude égale à celle du signal J si l'amplitude de J est supérieure à un seuil S3 et d'amplitude nulle si l'amplitude de J est inférieure au seuil S3. Le signal K est appliqué au circuit de décalage en tension 11, qui fournit le signal L égal à K - V ; V est la valeur absolue de la tension de décalage. Pour que le signal de sortie S obéisse au critere de p parmi q, il faut déterminer les conditions auxquelles doivent satisfaire les tensions de seuil S1, 52 et S3 ainsi que la tension de décalage V. Comme pour la premiere réalisation, on envisage les contraintes les plus sévères dans la description du fonctionnement. Les éléments 7, 8 et 10 remplissent, respectivement, le même rôle que les éléments 2, 3 et 6 de la première réalisation. En supposant un état initial où tout est à zéro, si le signal A prend la valeur "I" pendant une seule période, cette valeur nta pas à être conservée si elle est suivie de valeurs nulles pendant plus de q - p périodes. Si le signal A prend la valeur "1" à la premier période et prend ensuite la valeur "O" pendant les q - p périodes suivantes, à la (q - p + 1)ieme période le signal G prend la valeur 1 - (q - p) V et il faut conserver cette information ; le seuil S3 doit, donc, être inférieur à I - (q - p) V. Par contre, si à la période suivante, c'est-à-dire la (q - p + 2)ième période, le signal A prend encore la valeur "0", le signal G prend la valeur 1 - (q - p + 1) V et il faut rejeter cette information ; le seuil S3 doit, donc, être supérieur à 1 - (q - p + 1) V. Toujours en supposant un état initial où tout est à zéro, le seuil S1 doit être atteint par le signal G dès que le signal A prend la valeur "1" pendant p périodes au cours d'une séquence de q périodes. Cette condition entraîne la contrainte la plus sévère, lorsqu'on rencontre les p valeurs "1" en début de séquence, suivies de q - p valeurs "0". Le seuil SI doit encore être dépassé au cours de la qieme période, or pendant cette période le signal G prend la valeur p - (q - 1) V ce qui impose S1 Si à la période suivante, le signal A prend encore la valeur "O" le seuil S1 ne doit plus être atteint, or pendant la (q + 1)ieme période le signal G prend la valeur p - qV ce qui impose : p - qV D'autre part, le seuil S1 ne doit pas être atteint par le signal G à la (p - 1)ieme période, car il n'y a eu que p - 1 valeurs "1" successives, or le signal G prend la valeur p - 1 - (p - 2) V pendant cette (p - 1)ieme période ce quoi impose : p - I - (p - 2) V L'écrêtement réalisé par le circuit 8 de seuil 52 fixe une limite aux valeurs atteintes par le signal G, car il ne faut pas enregistrer plus de p valeurs "1" successives pour le signal A. Partant de zéro, la saturation du circuit 8 doit, donc, avoir lieu entre la (p - 1)ième et la pible période. Or, à la (p - 1)ieme période le signal G a la valeur p - 1 - (p - 2) V et à la pieme période, il a la valeur p - (p -1) V. On en déduit p - 1 - (p - 2) V Pour récapituler, les inégalités suivantes définissent le système p - 1 - (p - 2) V 1 - (q - p + 1) V p - qV p - 1 - (p - 2) V Les deux dernières inégalités imposent une limite inférieure à la tension de décalage V, en effet, on doit avoir p - 1 - (p - 2) V q - p + 1 A titre d'exemple, on donne les résultats obtenus pour un critère de 2 parmi 3. Les inégalités deviennent I 1 - 2V 2 - 3V 1 1,4 S1 1,6 Pour V " 0,2, on a : 1 S2 1,8 # 0,6 S3 0,8 # 1,1 S1 1,4 Pour V = 0,3, on a : 1 S2 1,7 # 0,4 S3 0,7 1 51 1,2 Pour V - 0,4, on a : 1 S2 1,6 S3 0,6 Les limites, imposées par les calculs précédents, sont tout à fait compatibles avec les réalisations classiques des circuits 7, 8, 10 et 11. Les deux exemples de réalisation, decrits ci-dessus, présentent les mêmes avantages ; en effet, les deux schémas ne comportent qu'un seul dispositif de retard quelles que soient les valeurs de p et q. En outre, lorsque les valeurs de p et q varient les schémas restent identiques, il suffit de modifier les seuils V1, V2 et V3 dans la cas de la premiere réalisation et les seuils S1, S2 et S3 dans le cas de la seconde L'utilisation du systeme, selon 11 invention, n'est pas limitée dans le domaine des fréquences utilisées en radar secondaire. L'homme de l'art dispose dans la technologie de moyens pour adapter à la fréquence d'utilisation chacun des circuits élémentaires que comporte ce systeme. A partir de la présente invention, d'autres variantes peuvent être envisagées, en particulier, une variante numérique. Pour cette variante numérique, l'amplitude du signal analogique, qui circule dans la boucle de traitement, est quantifiée à l'aide de n bits ; le dispositif de retard doit, donc, être réalisé par n registres à décalage et les autres circuits sont réalisés à partir de comparateurs numériques. L'additionneur devient un addi-tionneur numérique. Cette variante numérique présente un intérêt par rapport à la solution "classique" si n est inférieur à q - 1, auquel cas le nombre des registres à décalage reste avantageux. Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec des exemples particuliers de réalisation, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite pas la portée de l'invention. REVENDICATIONS 1. Système de corrélation d'évenement périodique sous forme de signal logique, selon un critère de corrélation de p parmi q, caractérisé en ce qu'il comporte une boucle de traitement analogique se refermant sur un additionneur analogique d'entrée et en ce qu'il comporte un détecteur de seuil qui reçoit le signal analogique issu de l'additionneur et qui fournit un signal logique qui est le résultat de la corrélation. 2. Système de corrélation d'évènement périodique pour radar secondaire selon la revendication 1, caractérisé en ce que la boucle comporte, en série avec l'additionneur, un circuit écrêteur, un dispositif de retard, un amplificateur et un comparateur. 3. Système de corrélation d'évenement périodique selon la revendication 2, caractérisé en ce que l'ensemble, constitué par le dispositif de retard et l'amplificateur, a un gain "a" inférieur a l'unité. 4. Système de corrélation d'évènement périodique selon les revendications 2 et 3, caractérisé en ce que le circuit écrêteur admet pour seuil une tension de valeur V2, assujettie à la double inégalité suivante 1 + a + a + ... + ap - 2 a q - p + 1 a9 - p 5.Système de corrélation d'évènement périodique selon les revendications 1, 2, 3 et 4, caractérisé en ce que le détecteur de seuil fournit un signal logique de niveau haut lorsque le signal à l'entrée du détecteur est supérieur à un seuil de valeur V1 et un signal logique de niveau bas lorsque le signal à l'entrée du détecteur est inférieur au même seuil, dont la valeur V1 vérifie les inégalités suivantes aq - p + 1 + aq - p + 2 + ... + aq 1 + a + a2 + ... + ap - 2 V1. 6. Système de corrélation d'évènement périodique pour radar secondaire selon la revendication 1, caractérisé en ce que la boucle comporte, en-série avec l'additionneur, un circuit écrêteur, un dispositif de retard, un amplificateur, un comparateur et un circuit de décalage en tension. 7. Système de corrélation d'évènement périodique selon la revendication 6, caractérisé en ce que l'ensemble constitué par le dispositif de retard et l'amplificateur, a un gain égal à l'unité. 8. Système de corrélation d'évenement périodique selon les revendications 6 et 7, caractérisé en ce que le circuit écrêteur admet pour seuil une tension de valeur S2, assujettie à la double inégalité suivante : (p - 1) - (p - 2) V de décalage, est inférieure q p ## 1 et en ce que le comparateur admet pour seuil une tension de valeur S3, assujettie a la double inégalité suivante 1 - (q - p + 1) V 9. Systeme de corrélation d'evenement périodique selon les revendications 1, 6, 7 et 8, caractérisé en ce que le détecteur de seuil admet pour seuil une tension de valeur S1, qui vérifie les inégalités suivantes p - qV p - 1 - (p - 2) V 10. Système de corrélation d'évènement périodique selon la revendication 2 ou la revendication 6, caractérisé en ce que le dispositif de retard est un dispositif à transfert de charge.