FR 2430157 A1 19800125 FR 7819638 A 19780630 La présente invention est due aux travaux des demandeurs ainsi qu'à ceux de Hervé LE BRIS. La présente invention concerne un réseau de commutation multiplex à division du temps et, plus particulièrement, un réseau du genre considéré du type à deux étages temporels connu sous le nom de type TT. Rappel de la structure d'un réseau de commutation temporelle simple (T). On sait qu'un réseau de commutation temporelle est un opérateur qui permet d'émettre dans un ordre quelconque dans les intervalles de temps d'une voie multiplex de sortie des échantillons d'information ou mots qui se présentent dans un ordre donné dans les intervalles de temps d'une voie multiplex d'entrée. Ce type d'opérateur comprend une mémoire tampon dans laquelle sont écrits, pendant la durée d'une trame, les mots situés dans les intervalles de temps de la voie multiplex d'entrée et une mémoire de commande qui permet de lire des mêmes mots à des instants correspondant aux intervalles de temps de la voie multiplex de sortie. On sait également que les réseaux de comlutation temporelle peuvent être à commande par l'entrée ou à commande par la sortie. Dans les réseaux de commutation temporelle à commande par la sortie, les emplacements de mots dans la mémoire tampon sont affectés aux intervalles de temps de la voie multiplex d'entrée ; autrement dit les mots sont stockés dans la mémoire tampon en fonction de leur rang dans la voie multiplex d'entrée. La mémoire de commande envoie à la mémoire tampon à chaque instant correspondant à un intervalles de temps de la voie multiplex de sortie un ordre de lecture du mot à placer dans cet intervalle de temps avec l'adresse où ce mot doit btre lu dans la mémoire tampon. Dans les réseaux de commutation temporelle à commande par 1' entrée, les emplacements de mots dans la mémoire tampon sont affectés aux intervalles de temps de la voie multiplex de sortie.La mémoire de commande envoie à la mémoire tampon à chaque instant correspondant à un intervalles de temps de la voie multiplex d'entrée un ordre d'écriture du mot à extraire de cet intervalle de temps avec l'adresse où ce mot doit être écrit dans la mémoire tampon. En résumé, cela revient à dire que dans la commande par la sortie ou commande aval l'écriture dans la mémoire tampon est cyclique tandis que la lecture de la mémoire tampon est commandée par la mémoire de commande. Dans la commande par l'entrée ou commande amont, la lecture de la mémoire tampon est cyclique tandis que l'écriture dans la mémoire tampon est commandée par la mémoire de commande. Soit à connecter un canal t. (o m tm,e et tm,l. En tm,e, le mot présent dans l'intervalle de temps m de la voie multiplex entrante est écrit dans la mémoire tampon à l'adresse m.En tm,l, le mot m de la mémoire de commande donne l'adresse j du mot de la mémoire tampon qui doit être inscrit dans l'intervalle de temps j de la voie multiplex sortante. Donc la connexion ti- t. s'effectue de la façon suivante 3 - au temps ti,e , écriture du mot situé dans l'intervalle de temps ti de la voie mulpiples entrante à l'adresse i dans.la mémoire tampon - au temps t. 1 w lecture du mot d'adresse j de la mémoire de commande : ce mot est i. Ce mot i est envoyé comme adresse de lecture à la mémoire tampon et le mot inscrit à l'adresse i dans la mémoire tampon est ainsi inscrit dans le canal j de la voie multiplex sortante. La connexion ti# tj dans le cas d'un réseau de commutation temporelle commandé par l'amont se déduit sans difficulté des explications précédentes. S'il y a N voies multiplex entrantes et N voies multiplex sortantes à k=32 intervalles de temps chacune, la capacité de la mémoire tampon est 32# N N et la cadence des opérations d'écriture et de lecture est de 2 x 32 x 106 N = 512 000 N 125 pour une trame de 125 s. Si N = 32, la cadence est égale à 512 000 N = 16,4 x 106 opérations par seconde. On peut multiplexer les N voies multiples entrantes et démultiplexer les N voies multiplex sortantes et prévoir une mémoire tampon d'une capacité de 32 N mots. On peut aussi ne pas mul- tiplexer les voies multiplex entrantes et prévoir N mémoires tampons partielles à 32 mots chacune, chaque mémpire étant associée à une seule voie multiplex entrante et à une seule voie multiplex sortante. L'écriture de N mots s'effectue alors simultanément dans les N mémoires tampons partielles et la cadence des opérations d'écriture et de lecture devient 6 (1 x N) 32 x 10 - 256 000 (1 + N) 125 et si N = 32 256 000 ( 1 +32) = 8,4 x 106 opérations par seconde. Un réseau de commutation temporelle simple possède l'avantage d'être sans blocage, c'est-à-dire que n'importe quelle voie élémentaire (intervalle de temps) d'une voie multiplex sortante peut être commutée à n'importe quelle voie élémentaire (intervalle de temps) d'une voie multiplex entrante quel que soit l'occupation des autres voies élémentaires. Toutefois un tel réseau est, ainsi qu'il est bien connu, limité en capacité. En effet, plus le nombre N de voies multiples est grand, plus la vitesse de fonctionnement de la mémoire tampon est élevée. La capacité est limitée par la technologie. A l'heure actuelle,on ?Eut dépasser N = 64 avec des mémoires-rapides effectuant 16 millions d'opérations par seconde, donc possèdant un cycle de 62 ns. Rappel de la structure d'un réseau de commutation à deux éta ges temporels (TT). Un tel réseau est formé par un étage d'entrée et un étage de sortie comprenant chacun P réseaux de commutation temporelle sim ples. Chaque réseau de commutation temporelle simple d'entrée est relié à N voies multiplex entrantes multiplexées dans un supermul tiplexeur et chaque réseau de commutation temporelle simple de sortie est relié à N voies multiplex sortantes démultiplexées dans un superdémultiplexeur. Les réseaux de commutation temporelle simples d'entrée sont reliés aux réseaux de commutation temporelle simples de sortie par des voies multiplex de liaison à 32 N intervalles de temps par trame. I1 y a P voies multiplex de liaison sortant de chàque réseau de commutation temporelle simple de l'étage d'entrée et chacune va vers un réseau de commutation temporelle simple de l'étage de sortie. Les réseaux de commutation temporelle simples de l'étage d'entrée sont commandés par l'amont et les réseaux de commutation temporelle simples de l'étage de sortie sont commandés par l'aval. Une connexion entre la voie élémentaire i (0 Le mot dans l'intervalle de temps i de la voie multiplex d'entrée IHn,p est transféré dans l'intervalle de temps = de la voie supermultiplex d'entrée de rang p et est inscrit à l'adresse (&gamma;,q) de la mémoire tampon du réseau de commutation temporelle simple d'entrée de rang p commandé par l'entrée.Cette adresse (,q) est fournie par la mémoire de commande d'entrée à l'adresse &alpha; de de cette dernière. Le mot est lu pendant l'intervalle de temps &gamma; de la voie multiplex de liaison joignant le réseau de commutation temporelle simple d'entrée de rang p au réseau de commutation temporelle simple de sortie de rang q. Cette lecture est cyclique et commandée par une base de temps. Dans ce réseau de commutation temporelle simple qui est commandé par la sortie, le mot est inscrit sous la commande de la base de temps à l'adresse ( X,p) de la mémoire tampon de ce réseau de commutation. Le mot est lu pendant l'intervalle de temps ss de la voie supermultiplex de sortie de rang q sous la commande de la mémoire de commande de sortie qui contient (g,p) à son adressess . Enfin, le mot dans l'intervalle de temps de la voie supermultiplex est transféré dans l'intervalle de temps j de la voie multiplex de sortie OH m,q Le nombre de mémoires unitaires (mémoire de bit) d'un réseau de commutation temporel-temporel de P groupes de N voies multiplex entrantes et sortantes est par voie multiplex de 2 (13 + iog2N) L'objet général de l'invention est de réduire le nombre de mémoires unitaires dans un réseau de commutation temporel-temporel de capacité donnée. Dans un réseau de commutation temporel-temporel de l'art antérieur dont la structure et le fonctionnement viennent d'être rappelés, il y a une mémoire tampon d'entrée, une mémoire tampon de sortie1 une mémoire de commande d'entrée et une mémoire de commande de sortie par groupe de N voies multiplex d'entrée et de N voies multiplex de sortie. Dans le réseau de commutation tenporel-temporel de l'invention il n'y a plus qu'une mémoire tampon et qu'une mémoire de commande par groupe de N voies multiplex entrantes et sortantes. De plus, dans une réalisation préférée de l'invention, le nombre de mémoires tampons est réduit d'une façon supplémentaire et substantielle en rendant les mémoires tampons bidirectionnelles et en les faisant fonctionner deux fois en écriture et deux fois en lecture au cours d'une trame. Si le demandeur et le demandé appartiennent l'un au groupe de voies multiplex de rang p et l'au- tre au groupe de voies multiplex de rang q, la mémoire tampon reliant dans les deux sens de la communication le demandeur au demandé est unique et dans cette mémoire tampon l'emplacement de mémoire utilisé est le même.Autrement dit, il y a qu'une mémoire tampon pour le sens de la communication allant d'une voie multiplex entrante de rang p à une voie multiplex sortante de rang q et pour le sens de la communication allant d'une voie multiplex entrante de rang q à une voie multiplex sortante de rang p. On inscrit dans cette mémoire tampon, à la même adresse T , à l'instant le mot en provenance de la voie multiplex de rang p, et à l'instant ss le mot en provenance de la voie multiplex de rang q et on lit, à cette même adresse w , au temps ssle mot destiné à la voie multiplex sortante de rang q et au temps le mot destiné à la voie multiplex sortante de rang p.Les intervalles de temps oe et ss sont dédoublés pour que pendant leur durée on ait le temps de faire a la fois une lecture et une écriture. La voie supermultiplex entrante de rang p et la voie supermultiplex entrante de rang q sont multiplexées à l'entrée de la mémoire tampon unique affectée aux deux sens de communication pour donner une voie double supermultiplex entrante et la voie double supermultiplex sortante est démultiplexée en une voie supermultiplex sortante de rang p et une voie supermultiplex sortante de rang q. L'invention sera maintenant décrite en détail en se reportant aux dessins annexés dans lesquels - la Fig. 1 représente un réseau de commutation temporel-temporel de l'art antérieur - la Fig. 2 représente un réseau de commutation temporel-temporel conforme a l'invention dans lequel les mémoires tampons de sortie sont supprimées - la Fig. 3 représente un réseau de commutation temporel-temporel conforme à l'invention, dérivé de celui de la Fig. 2 et dans lequel les mémoires de commande de sortie sont supprimées - la Fig. 4 est un diagramme temporel représentant les inseriptions et les lectures en mémoire tampon - la Fig. 5 est un réseau de commutation temporel-temporel conforme à l'invention, dérivé de celui de la Fig. 3 et dans lequel les mémoires tampons sont bidirectionnelles ; et - la Fig. 6 montre schématiquement que le réseau de commutation temporel-temporel n'a que Cp+12 = P (P+1)/2 mémoires tampons au lieu de 2P2 dans l'art antérieur (réseau de la figure 1), ou bien de p2 dans la première version du réseau conforme à l'invention (réseau de la figure 2). En se référant a la Fig. 1, l'étage d'entrée comprend les réseaux de commutation temporelle simples 10 à lp~l et l'étage de sortie comprend les réseaux de commutation temporelle simples 20 à 2p-1 Les réseaux de commutation lo à lp~lsont formés des mémoires tampons 100 à 10p-1 et des mémoires de commande 110 à 11p-1. Les réseaux de commutation 20 à 2p 1 sont formés des mémoires tampons 200 a 20 @ @ et des mémoires de commande Zlo à 21p-1 @. Au réseau de commu- tation temporelle simple d'entrée 1 sont reliées, à travers un p supermultiplexeur 30 , les voies multiplex entrantes 1H à p IHN-1,p, la voie multiplex entrante courante étant dénommée IHn,p. Au réseau de commutation temporelle simple de sortie 2 sont re q liées, à travers un démultiplexeur 40 les voies multiplex sortan q tes OHo,q à OHN-1,g, la voie multiplex sortante courante étant dénommés OHm,q. Chaque réseau de commutation temporelle simple d'entrée I est relié à tous les réseaux de commutation temporel p le simple de sortie 20 à 2p 1 par des voies multiplex de liaison LHp,o à LHp,p-l, la voie multiplex de liaison courante étant dénommée LH P,q' Comme déjà expliqué dans l'entrée en matière, une connexion entre la voie élémentaire i de la voie multiplex entrante IH n,p et la voie élémentaire j de la voie multiplex sortante OH m,q s'effectue comme suit Le mot dans la voie élémentaire i, n, p (voie élémentaire de rang i dans la voie multiplex entrante n, reliée au réseau de commutation temporelle simple d'entrée p) est transféré dans un intervalle de temps @ de la voie supermultiplex d'entrée 31p par le supermultiplexeur d'entrée 30 et inscrit dans la mémoire tampon 10 p p commandée par l'entrée à une adresse (&gamma;, g) fournie par la mémoire de commande 11p à l'adresse&alpha; de cette dernière.Ce mot est lu par l'intermédiaire d'une base de temps qui balaye cycliquement les emplacements de mot de la mémoire tampon 10 et transféré dans l'intervalle de temps &gamma; de la voie multiplex de liaison LHp,q Dans la mémoire tampon 20q, il est écrit à l'adresse (d, p) par l'intermédiaire d'une base de temps qui balaye cycliquement les emplacements de mot de la mémoire tampon 20 . Le mot est lu dans q la mémoire tampon 20q commandée par la sortie à une adresse (&gamma;,q) fournie par la mémoire de commande 21q à l'adresse ss de cette dernière et transféré dans l'intervalle de temps ss de la voie supermultiplex de sortie 41q et le mot dans cet intervalle de temps ss est transféré dans l'intervalle de temps j de la voie multiplex de sortie OH m,q En résumé pour établir la connexion le supermultiplexeur 30p effectue le transfert qui est un transfert non commandé et le superdémultiplexeur 40 q effectue le transfert qui est également un transfert non commandé. La mémoire de commande 11p commande le transfert où (&gamma;, p, q) est l'intervalle de temps &gamma; de LHp,q et la mémoire de commande 21q commande le transfert &gamma; est compris entre 0 et 32 N - 1. Avant toute inscription dans p les mémoires de commande, il faut donc trouver pour chaque sens de conversation un intervalle de temps libre dans les voies multiplex de liaison concernées par la communication. En se référant maintenant à la Fig. 2, au lieu de comprendre des mémoires tampons d'entrée et des mémoires tampons de sortie le réseau de commutation (TT) ne comprend plus qu'un étage de mémoires tampons à écriture commandée par les mémoires de commande d'entrée et à lecture commandée par les mémoires de commande de sortie. Les mémoires tampons sont donc commandées à la fois par l'amont et par l'aval. On retrouve dans la Fig. 2, les supermultiplexeurs d'entrée 300 à 30p 1 et les superdémultiplexeurs de sortie 400 à 40p-1, 1, les mémoires de commande d'entrée llo à il 1 et les mémoires de com mande de sortie 21 à 21 1' I1 y a maintenant P groupes de P mé O P-l moires tampons 500,0 à 500,p-1, toutes reliées au supermultiplexeur 300 et à la mémoire de commande llo, .... 50p @ à 50 p,P-l toutes reliées au supermultiplexeur 30 et à la mémoire de comman p de 11p, ....50p-1, p-1 toutes reliées au supermultiplexeur 30p-1 et à la mémoire de commande 11p-1 Les mémoires tampons 500,q, .... 50p,q , .... 50 p-1,q sont reliées au superdémultiplexeur 40 et à la mémoire de commande 21 q q Le fonctionnement est le suivant :Le mot dans l'intervalle de temps i de la voie multiplex d'entrée IHn p est transféré par le supermultiplexeur 30p dans l'intervalle de temps e de la voie supermultiplex d'entrée 31p Il est inscrit dans l'emplacement P c'est--dire dans (&gamma; , q) des memoires tampons 50p,o a 50 l'emplacement g de la mémoire tampon 50@@ par la mémoire de com mande 11p sur l'adresse oe . Puis il est lu a l'adresse ( &gamma; , p) de la mémoire tampon 50p,q par la mémoire de commande 21q sur l'adresse ss .Enfin, le superdémultiplexeur 40q le transfère de l'intervalle de temps ss de la voie supermultiplex de sortie 41q dans l'intervalle de temps j de la voie multiplex de sortie OHm@@. Pour le sens de commutation inverse, le mot dans l'intervalle de temps j de la voie multiplex d'entrée IHm,q est transféré par le supermultiplexeur 30q dans l'intervalle de temps ss de la voie supermultiplex d'entrée 31q I1 est inscrit dans l'emplacement (# , p) des mémoires 50q,o à 50q,p-1, c'est-à-dire dans l'emplacement # de la mémoire tampon 50q,p par la mémoire de commande 11q sur @'adresse ss .Puis il est lu à l'adresse (# , q) de la mémoire tampon 50q p par la mémoire de commande 21p sur l'adresse oc Enfin le superdémultiplexeur 40p le transfère de l'intervalle de temps # de la voie supermultiplex de sortie 41@ dans l'intervalle p de temps i de la voie multiplex de sortie OHn,p On a ainsi réalisé un réseau de commutation temporelle a deux étages temporels du type (TT) qui ne comprend qu'une seule mémoire tampon par étage et par groupe de voies multiplex entrantes et sortantes. Ces mémoires tampons uniques pour les deux étages sont commandées chacune par deux mémoires de commande, à savoir par l'entrée pour l'écriture et par la sortie pour la lecture. On va maintenant décrire en relation avec la Fig. 3 un réseau de commutation temporelle du type (TT) conforme a l'invention dans lequel les deux étages de commutation temporelle correspondant a un groupe de voies multiplex entrantes et sortantes ne comprennent qu'une mémoire de commande. On dira que le réseau de commutation temporelle est"réplié". On choisit dans les mémoires tampons 50p,q et 50q,p des empla cements ayant la même adresse &gamma; = # . Il en résulte que le mémoires de commande il et 21 ont toutes deux à l'adresse l'infor p p mation (g , q) qui désigne l'emplacement &gamma; dans la mémoire 50 p,q (parmi les mémoires 50p,o à 50p,p-1) ou l'emplacement &gamma; dans la mémoire 50q,p (parmi les mémoires 50o,p à 50p-1,p).De même les mémoires de commande 11q et 21q ont toutes deux à l'adressess de l'information (&gamma;, p) que désigne l'emplacement # dans la mémoire 50 (parmi les mémoires 50q,0 à 50q,p-1) ou l'emplacement &gamma; dans la mémoire 50 (parmi les mémoires 50@@ à 50p-1,q) p,q La commande des mémoires tampons peut se résumer dans le tableau suivant Mémoire de Adresse dans la Mot à cette adresse Mémoire tampon Commande mémoire de (adresse dans la commande mémoire tampon) 11p # (&gamma;,q) 50p,q 11q ss (&gamma;,p) 50q,p 21p # (&gamma;,q) 50q,p 21q ss (&gamma;;,p) 50p,q En se référant à la Fig. 3, on voit que les mémoires de commande de sortie 21o,....21p,....21q,....21p-1 ont été supprimées et leurs fonctions sont tenues par les mémoires de commande d'entrée 111o,....111p,....111q,....111p-1 respectivement. Chaque mot dans la mémoire de commande 111 comprend un nombre p q compris entre 0 et (p-1) désignant une mémoire tampon 50p,q parmi celles auxquelles il a accès pour la commande d'écriture et une mémoire tampon 50q,p parmi celles auxquelles il a accès pour la commande de lecture, ainsi qu'un nombre W compris entre O et (32 N ~ 1) désignant un emplacement de mot dans la mémoire.En p admettant que les mots sont des octets, le nombre de mémoires unitaires, c'est-à-dire d'emplacements de bit, dans les mémoires tampons, est, pour p2 mémoires tampons de chacune 32N/P emplacements de mot, de 8 x 32 N x P2 = 8 x 32 NP (1) P et le nombre de mémoires unitaires dans les mémoires de commande est, pour P mémoires de commande contenant chacune 32 N mots de log2 (32 N/P) bits (mots &gamma;;) et 32 N mots de log2 P bits 32 N P [log2 (32 N/P + log2 P] = 32 N P [5 + log2 N] soit au total, pour les mémoires tampons et les mémoires de commande 32 N P [ 13 + log2 N] soit par voie multiplex 13 + log2 N (2) Si l'on considère les mémoires-tampons 50 à 50 et si p,q q,p l'on se réfère à la Fig. 4, on voit que 50p,q est opérée en écriture pendant l'intervalle de temps = et en lecture pendant l'intervalle de temps ss tandis que 50q,p est opérée en écriture pendant l'intervalle de temps ss et en lecture pendant l'intervalle de temps # . . I1 en résulte qu'il est possible de confondre les mémoi- res 50 et 50 p,q q,p 2 - Dans les Figs. 2 et 3, il y a P mémoires-tampons correspon- dant à P voies supermultiplex entrantes et P voies supermultiplex sortantes.Dans la Fig. 5, il n'y a plus, pour le même nombre de voies multiplex entrantes et sortantes, que P (p+1)/2 mémoires-tampons bidirectionnelles. La voie supermultiplex 310 est reliée à P mémoires-tampons 600,0 à 600,(p-1), par l'intermédiaire de P sélecteurs de multiplex à deux entrées 610,0 à 610, (p-1). On écrit ci-dessous entre parenthèses le sélecteur de multiplex associé aus différentes méparenthèses le sélecteur de multiplex associé aux différentes mé- moires-tampons 600,0 (610,0) ; ... ; 600,p (610,p) ; 600,q (610,q); ... ; 600,(p-1) (610,(p-1)). La voie supermultiplex 31p est reliée à p mémoires tampons, par l'intermédiaire de p sélecteurs de multiplex à deux entrées : 600,p (610,p) ; ... ; 60p,p (61p,p) ; ... ; 60p,q (61p,q) ; ... ; 60p,(p-1) (61p,(p-1)). La voie supermultiplex 31q est reliée à P mémoires tampons, parl'intermédiaire de P sélecteurs de multiplex à deux entrées : 600,q (610,q) ; ...60p,q (61p,q) ; ... ; 60q,q (61q,q) ; ... ; 61q,(p-1) (61q,(p-1)).La voie supermultiplex 31 (p-1) est reliée à P mémoires-tampons, par l'inter média ire de P sélecteurs de multiplex à deux entrées 600,(p-1) (610,(p-1)) ; ... ; 60(p-1), (p-1) (61(p-1), (p-1)). On a supposé q > p et en conséquence la mémoire-tampon 60p,q existe mais la mémoire-tampon 60q,p n'existe pas. On voit que le nombre de mémoires-tampons est égal à la somme des nombres entiers de 1 jusqu'à P soit P (P+1)/2. Les p (p+1)/2 sélecteurs de multiplex 610,0 à 610,(p-1) , ... 61p,p à 61p, (p-1),... 61q,q à 61q,(p-1), ... 61(p-1),(p-1) sont commandés simultanément par l'horloge centrale du réseau de commutation, c'est-à-dire que leur fonctionnement est cyclique. Ainsi les P(P+1)/2 supermultiplex sortant des sélecteurs de multiplex 32x,y avec o # x # (p-1) et y # x contiennent chacun 64 N intervalles de temps par trame. I1 en résulte qu'au cours de chaque trame, les mots situés dans les intervalles de temps oc contenus dans la voie multiplex entrante 31 et les mots situés dans les p intervalles de temps ss contenus dans la voie multiplex entrante 31q sont tous compris dans la voie supermultiplex entrante 31p,q et intercalés. D'une façon similaire, les voies supermultiplex sortantes, à 64 N intervalles de temps 42z,t où o # z # (p-1) et t#z sont démultiplexées par les sélecteurs de multiplex à deux sorties 62z t' de façon à former deux voies supermultiplex sortantes à 32 N intervalles de temps, 41z et 41t, identiques à ceux de la figure 3. Les p mémoires de commande 111o à 111(p-1) sont en tous points identiques à celles représentées sur la figure 3. Les mémoi res tampons 60 sont identiques à celles décrites précedemment, x,y bien qu'utilisées de façon légèrement différente. Elles comportent chacune deux accès d'adressage, 63 et 64 tous utilisés alter x,y x,y nativement pour la commande d'opérations d'écriture ou de lecture. La mémoire de commande 111 est ainsi reliée aux accès d'adressage p 63p,p ; ... 63p,q ; ... 63p,(p-1) et aux accès d'adressage 64o,p;... 64p,p. La mémoire de commande 111q est elle-même reliée aux accès d'adressage 63q,q ; ... 63q,(p-1) et aux accès d'adressage 64o,q;... 64p,q ; ... 64q,q. La figure 6 donne une représentation plus synthétique de l'organisation du réseau de commutation, pour laquelle on a regrou pé les dispositifs 60 , 61 et 62 en un seul module 6 x,y x,y x,y On voit que les modules 6 forment un arrangement qui est x,y dérivé d'une matrice carrée de P lignes et P colonnes en coupant cette dernière par une droite parallèle à la diagonale de la ma tière, laissant subsister les termes diagonaux 6 . Les modules x,x occupant les termes diagonaux sont connectés à un supermultiplex entrant et à un supermultiplex sortant tandis que les modules autres que diagonaux sont connectés à deux supermultiplex entrants formant un double supermultiplex entrant et à deux supermultiplex sortants formant un double supermultiplex sortant. Chaque supermultiplex entrant 31 est connecté à p modules p 60,p ; ... 6(p-1),p situés sur une ligne de la matrice, à un modu le diagonal 6p,p et à (p-p-1) modules 6p,(p+1) ; ... 6p,q ;... 6 p,(p-1) à P modules au total. Chaque supermultiplex sortant 41 est connecté à q modules q 60,q ;... 6p,q ;... 6(q-1),q, situés sur une ligne de la matrice à un module diagonal 6q,q et à (p-q-1) modules 6q,(q+1) ;... 6@ (p-1)situés sur une colonne de la matrice. On comprendra mieux le fonctionnement du dispositif en décri vant l'établissement de la connexion précédente, en se référant au diagramme des temps de la Figure 4. Pour les mémoires tampons 60 p,q la trame contient 64 N instants de fonctionnement réservés aux opérations d'écriture dans la mémoire tampon, et 64 N instants de fonc tionnement réservés aux opérations de lecture de la mémoire tampon. Les intervalles de temps réservés à la lecture et à l'écriture sont intercalés ; la réunion d'un intervalle de temps de lecture,@L' et d'un intervalle de temps d'écriture, E correspond à un interval le de temps, c , sur les supermultiplex 32 et 42 p,q p,q Durant l'intervalle de temps @ le contenu de la voie entran te oc du supermultiplex 32 est présent en entrée de la mémoire p,q 60p,q et l'accès d'adressage 63p,q est validé.La contenu du mot tampon &gamma; est émis sur le supermultiplex sortant 42p,q pendant l'instant de fonctionnement L L.Puis le contenu de la voies est inscrit dans le mot tampon &gamma; de la mémoire 60p,q, pendant l'instant de fonctionnement oe E Durant l'intervalle de temps ss , le contenu de la voie entrante ss du supermultiplex est présent en entrée de la mémoire 60p,q et l'accès d'adressage 64p,q est validé. Le contenu du mot tampon &gamma; est émis sur le supermultiplex sortant 42p,q pendant l'instant de fonctionnement ss L. Puis le contenu de la voie ss est inscrit dans le mot tampon &gamma; de la mémoire 60@@, pendant l'instant de fonctionnement ss E.On voit donc que le mot de mémoire tampon &gamma; est utilisé pour les deux sens de la connexion entre les voies et ss , ce qui est rendu possible par le fait que les deux périodes de stockage en mémoire sont disjointes. Le nombre de mémoires unitaires du réseau de commutation tem prEbl de la Fig.5 se déduit de celui de la Fig. 3 en remplaçant dans l'expression (1) P2 par P (p+1) /2. On trouve par voie multiplex entrante et sortante un nombre de mémoires unitaires de p+1 5 + 4 + log2N (3) p à comparer avec le nombre (2). I1 y a lieu de noter que les voies supermultiplex 31 et 31 p q sont multiplexées deux par deux pour former une voie double supermultiplex 32p,q non seulement pour # q ce qui donne Cp2 = p (p-1)/2 voies doubles supermultiplex mais également pour p=q ce qui donne P voies doubles supermultiplex. Le nombre total de voies doubles supermultiples est donc Cp2 + P = Cp2 + 1 = P (P + 1) /2 REVENDICATIONS 1 - Réseau de commutation à division du temps à deux étages du type temporel-temporel comprenant dans un étage d'entrée une pluralité de P groupes de chacun N voies multiplex entrantes et des supermultiplexeurs d'entrée multiplexant en P voies supermultiplex entrantes les voies multiplex des groupes de voies multiplex entrantes, dans un étage de sortie une pluralité de P groupes de chacun N voies multiplex sortantes et des SuperdemuItiplen =s de sortie démultiplexant, en P groupes deNoies multiplex sortantes P voies supermultiplex sortantes, des mémoires-tampons respectivement associes aux voies supermultiplex entrantes et sortantes, et P mémoires de commande respectivement associées aux mémoirestampons, caractérisé en ce que Les mémoires tampons sont bidirectionnelles et au nombre de P (P + 1) /2 les P voies supermultiplex entrantes sont multipléesdeux à deux et avec elles mêmes en P (P + 1) /2 voies doubles supermultiplex entrant respectivement dans les P (P + 1) /2 mémoires tampons les P voies supermultiplex sortantes sont obtenues par déBul- tiplexage en deux voies supermultiplex de chacune de P (P + 1)/2 voies doubles supermultiplex sortant respectivement des P (P + 1)/2 mémoires tampons chaque mémoire de commande comprend des moyens pour transférer dans la mémoire tampon associée à ladite mémoire de commande les mots situés dans un intervallé de temps oe d'une voie double supermultiplex entrant dans cette mémoire tampon dans un emplacement de mot d'adresse g de- ladite mémoire tampon et pour lire les mots inscrits dans cet emplacement de mot d'adresse Y et les transférer dans un intervalle de temps ss d'une voie double supermultiples sortant de ladite mémoire tampon et des moyens pour transférer dans la mémoire tampon les mots situés dans un intervalle de temps ss de ladite voie double supermultiplex entrante dans l'emplacement de mot d'adresse Y de la mémoire tampon et pour lire les mots inscrits dans cet emplacement de mot d'adresse g et les transférer dans un intervalle de temps oe de ladite voie double supermultiplex sortante