FR 2385144 A1 19781020 FR 7708689 A 19770323 La présente invention concerne les systèmes de calcul et en particulier, les systèmes de calcul microprocesseurs ; elle trouve une application dans la construction des micro et miniordinateurs. Les systèmes de calcul microprocesseurs sont généralement réalisés avec un nombre restreint de circuits intégrés monolithiques intégrés à très grande échelle et font fonction d'unité centrale de traitement, dotée d'un langage d'entrée constitué d'un répertoire donné d'instructions. Les systèmes de calcul microprocesseurs existants ont un ensemble de caractéristiques permettant de les classer, suivant leur conception et leur fonctionnement, en deux groupes principaux - les systèmes de calcul microprocesseurs à gestion rigide, dont on ne peut accroître le format des informations numériques et des ordres de commande traités en parallèle, systèmes orientés essentiellement vers les calculateurs programmés, les contr81eurs et autres dispositifs de calcul parmi les plus simples ; - les systèmes de calcul microprocesseurs à gestion microprogrammée, permettant d'accroître le format des codes numériques et de l'adresse mémoire en traitement parallèle, systèmes destinés à une large gamme de calculateurs ayant des capacités de traitement, des puissances et des répertoires dtinstructions différents. On connatt un système de calcul microprocesseur utilisant deux types de circuits LSI(intégrés à grande échelle)et comportant au moins une unité de traitement qui contient un registre de micro-instructions, un décodeur de micro-opérations dont une entrée est raccordée à une sortie du registre de microinstructions, un bloc de registres banalisés dont une entrée est réunie à une sortie respective du décodeur de micro-opérations, une unité arithmétique et logique qui a son entrée raccordée à la sortie du bloc de registres banalisés, un registre de résultat partiel d'opération dont l'entrée est raccordée à la sortie de l'unité arithmétique et logique, un décaleur qui a une de ses entrées réunie à la sortie respective du décodeur de micro-instructions et une autre entrée réunie à la sortie du registre de résultat partiel de l'opération, un registre d'états du résultat de l'opération qui a l'une de ses entrées raccordée à la sortie respective du décodeur de micro-opérations et son autre entrée réunie à l'une des sorties du décaleur, une unité d'échange dotée d'une ligne assurant les échanges avec d'autres origines et destinations de l'information, un registre de résultat, dont une entrée est raccordée à la sortie respective du décodeur de micro-opérations ; la sortie du registre de résultat, une deuxième sortie du bloc de registres banalisés et une deuxième sortie du registre d'états du résultat des opérations étant réunies et raccordées à des entrées respectives de l'unité arithmétique et logique et de l'unité d'échange ; le point de jonction de la sortie de l'unité d'échange et d'une autre sortie du décaleur étant raccordé à des entrées respectives du registre de résultat et du bloc de registres banalisés ; une base de temps dont les sorties sont réunies aux entrées respectives de la totalité desdits blocs ; et au moins une unité de commande microprogrammée comportant un registre d'entrée qui a une de ses entrées réservée au code d'instruction, son autre entrée étant raccordée au fil de l'unité d'échange de l'unité de traitement, un bloc d'adresses programmables dont l'une des entrées est raccordée à la sortie du registre d'entrée, une mémoire de micro-instructions qui a son entrée raccordée à la sortie du bloc d'adresses programmables, un registre de réaction qui a son entrée réunie à la sortie de la mémoire de micro-instructions et sa sortie, raccordée à une autre entrée du bloc d'adresses programmables, un registre de micro-instructions dont l'entrée est raccordée à une autre sortie de la mémoire de -micro-instructions, une unité d'amplification de sortie qui a son entrée réunie à la sortie du registre de micro-instruction et sa sortie réunie à l'entrée du registre de micro-instructions de l'unité de traitement, une base de temps dont les sorties sont raccordées aux entrées respectives de tous desdits blocs de l'unité de commande microprogrammée, une horloge qui a sa sortie raccordée à l'entrée du distributeur de temps de l'unité de traitement et à l'entrée du distributeur de temps de l'unité de commande microprogrammée, un coupleur assurant la liaison avec des origines et des destinations extérieures dont les sorties sont raccordées aux entrées de l'unité de traitement et de l'unité de commande microprogrammée, des lignes de communication servant au couplage avec l'extérieur. Ce système de calcul microprocesseur fonctionne de la façon suivante. Une horloge fournit une suite de signaux d'horloge aux bases de temps de l'unité de traitement et de l'unité de commande microprogrammée de merme qu'au coupleur avec les origines et les destinations extérieures. L'horloge répartit les informations dans le système de calcul microprocesseur de manière à diriger les opérandes vers l'unité de traitement et les instructions vers l'unité de commande microprogrammée. Le coupleur émet les signaux de service respectifs vers des origines et les destinations extérieures. L'adresse de l'opérande ou de l'instruction est formée dans l'unité de traitement à partir des signaux issus de la base de temps l'adresse est envoyée sur le coupleur qui la transmet au dehors, par exemple vers une mémoire vive ; la mémoire vive émet un opérande ou une instruction qui arrive, d'une part, à l'unité de traitement et, d'autre part, à l'unité de commande micro-programmée. En réponse aux signaux d'horloge en provenance de la base de temps, l'unité de commande microprogrammée envoie une séquence de micro-instructions à l'unité de traitement. Pour augmenter la capacité digitale de l'opérateur il faut modifier la fréquence d'horloge. Au cours des opérations de décalage les unités de traitement échangent les bits à décaler au moyen de lignes de communication. Un tel système de calcul microprocesseur presente des inconvénients, notamment : - le manque de souplesse fonctionnelle des unités de traitement et des unités de commande microprogramméesodt à l'absence d'autonomie de celles-ci ; - la nécessité de déclencher et de régler l'horloge en fonction du format des codes à traiter et de la capacité infor mationnelle des unités de commande microprogrammée - une réduction de la rapidité d'exécution des opérations du fait du transfert successif des reports, car la rapidité du système étant déterminée par la durée de l'opération la plus longue, l'exécution d'une séquence de diverses opérations a pour effet général un abaissement de rapidité du système - la nécessité de faire appel à des moyens supplémentaires pour réaliser un système complet de calcul microprocesseur, moyens nécessaires pour organiser les unités de commande des échanges et la logique de couplage. La présente invention vise à fournir un système de calcul micro-processeur permettant d'accroStre ou d'étendre le format de l'information à traiter et la capacité de la mémoire microprogrammée en rendant autonomes l'unité de traitement et l'unité de commande microprogrammée. Pour atteindre ce résultat, l'invention propose un système de calcul microprocesseur qui comporte au moins une unité de traitement formant opérateur et comprenant un registre de micro-instructions destiné à mémoriser un code de micro-instruction, un décodeur de micro-opérations dont une entrée multiple est raccordée à une sortie multiple du registre de micro-instructions, un bloc de registres banalisés pour mémoriser les opérandes dont une entrée est raccordée à une sortie correspondante du décodeur de micro-opérations, une unité arithmétique et logique dont une entrée est réunie à une sortie correspondante du décodeur de micro-opérations et dont une entrée multiple est raccordée à une sortie multiple du bloc de registres banalisés, un registre de résultat partiel d'opération dont une entrée multiple est réunie à une sortie multiple de l'unité arithmétique et logique, un décaleur qui a une entrée réunie à un sortie respective du décodeur de micro-opérations et une entrée multiple raccordée à la sortie multiple du registre de résultat partiel d'opération, un registre d'états du résultat d 'opération dont une entrée est raccordée à la sortie respective du décodeur de microopérations et dont une entrée multiple est réunie à la sortie multiple du décaleur, au moins une unité d'échange disposant d'une ligne multiplexée d'échange avec-d'autres origines et destinations de l'information qui a une entrée multiple raccordée à une sortie multiple du registre d'états du résultat d'opération, un registre de résultat dont une entrée est raccordée à une sortie correspondante du décodeur de micro-opérations, la sortie multiple du registre de résultat, une deuxième sortie multiple du bloc de registres banalisés et une deuxième sortie multiple du registre d'états du résultat de l'opération étant réunies et raccordées à une deuxième sortie multiple de l'unité arithmétique et logique ; la sortie multiple de l'unité d'échange et une deuxième sortie multiple du décodeur étant réunies entre elles et raccordées à des entrées multiples correspondantes du registre de résultat, du bloc de registres banalisés et du registre d'états du résultat de l'opération, et au moins une unité de commande microprogrammée servant à mettre en parallèle des codes de micro-instructions formant un niveau de commande d'exécution des opérations et comportant au moins un registre d'entrée doté d'une entrée multiple dont une première partie des voies est destinée à recevoir le code d'instructions et l'autre partie des voies est destinée à rece voir les états du résultat de l'opération et est raccordée à une ligne de communication multiplexée de l'unité d'échange faisant partie de l'unité de traitement,,un bloc d'adresses programmables dont une entrée multiple est raccordée à une sortie multiple du registre d'entrée, une mémoire de micro instructions dont une entrée multiple est réunie à la sortie multiple du bloc d'adresses programmables, un registre de réac tion qui a une entrée multiple raccordée à la sortie multiple de la mémoire de micro-instructions et sa sortie multiple réunie à l'entrée multiple du bloc d'adresses programmables, un registre de micro-instructions qui a une entrée multiple raccordée à la deuxième sortie multiple de la mémoire de micro instructions et une unité d'amplification de sortie dont lten- trée multiple est réunie à la sortie multiple du registre de micro-instructions, et la sortie multiple est raccordée à l'entrée multiple du registre de micro-instructions de l'unité de traitement, caractérisé notamment en ce que chaque unité de traitement et chaque unité de commande microprogrammée comporte un forma teur de cycle mineur fournissant des signaux d'horloge de cycle mineur qui commandent le séquencement des informations dans l'unité respective, tous les formateurs de cycle mineur étant réunis entre eux par l'intermédiaire d'une ligne. Dans un mode typique d'exécution, le formateur de cycle mineur comporte : une bascule à plusieurs états stables dotée d'une entrée de déclenchement et d'une entrée de signal mettant le dispositif à l'état précédant l'exécution d'une suite d'ins tructions ; un organe à retard dont l'entrée multiple est raccor dée à la sortie multiple de la bascule multistable ; un compa rateur entre les signaux retardés de la bascule multistable et les signaux de fin des étapes d'opération,dont une entrée mul tiple est réunie à la sortie multiple de l'organe à retard et dont l'autre entrée multiple reçoit les signaux de fin des étapes d'opération ; un organe d'asservissement au niveau logique agissant sur la ligne d'horloge en couplage avec cette ligne d'horloge et avec la bascule multistable, dont une entrée multiple est réunie à la sortie multiple du comparateur ; une horloge dont l'entrée multiple est raccordée à une autre sortie multiple de la bascule multistable, sa sortie multiple servant à l'émission des signaux d'horloge de cycle mineur qui commandent le séquencement des opérations dans le dispositif. Avantageusement, lorsque le système de calcul microprocesseur possède un groupe d'unités de traitement montées en parallèle pour permettre d'accroître le format de l'information à traiter simultanément, chaque unité de traitement contient un extenseur de format dont une entrée est destinée aux signaux extérieurs indiquant la position informationnelle de l'unité de traitement respective dans le système > d'autres entrées sont raccordées à des sorties correspondantes du formateur de cycle mineur et du décodeur de micro-opérations, et une autre e#b#e ertrée #re est réunie à.la sortie du registre d'états du résultat de l'opération ; les extenseurs de format et les unités arithmétiques et logiques respectives de la totalité des unités de traitement sont montés en série de façon à former un-circuit fermé du fait que deux sorties de l'unité arithmétique et logique sont raccordées à des entrées respectives de l'extenseur de format; et, de plus, l'extenseur de format de chaque unité de traitement comporte une sortie de signal de report et de signal de bit à décaleret une ligne de liaison pour le signal accompagnant le signal de report et pour le signal de bit à décaler, ladite sortie et ladite ligne étant raccordées à des entrées respectives de l'unité arithmétique et logique d'une autre unité de traitement correspdndante de façon que l'entrée de signal de report de l'unité arithmétique et logique soit réunie à l'entrée de signal de bit à décaler du décaleur et que l'entrée de signal accompagnant le signal de report de l'unité arithmétique et logique soit réunie à la sortie de signal de bit à décaler du décaleur, l'une des sorties du décaleur étant raccordée à l'entrée respective de l'extenseur de format dont une entrée est raccordée à une entrée correspondante du décaleur ; # 1uni té arithmétique et logique comporte une sortie de signaux de fin d'opération réunie à une entrée correspondante du formateur de cycle mineur, une sortie de déclenchement de l'unité d'amplification de sortie de l'unité de commande microprogrammée étant raccordée aux entrées communes des formateurs de cycle mineur des unités de traitement ; et toutes les unités de traitement du système contiennent un mEme nombre d'unités d'échange, les entrées multiples des registres de micro-instructions de toutes les unités de traitement étant réunies en un point commun. Dans un mode particulier d'exécution du système de calcul microprocesseur, chaque unité d'échange d'unité de traitement est dotée d'un bloc de commande dont les entrées sont réunies à des sorties respectives du décodeur de micro-opérations et à des sorties respectives du formateur de cycle mineur, et dont les sorties sont raccordées aux entrées respectives de l'unité d'échange ; et, de plus, le bloc de commande comporte un fil de signaux autorisant l'écriture de l'information et accompagnant l'information émise et un fil de signaux de fin d'écriture ou de lecture de l'information, les fils correspondants des blocs de commande respectifs de toutes les unités de traitement étant réunis entre eux pour former les bus appropriés. Avantageusement, dans le système de calcul microprocesseur, les sorties du formateur de cycle mineur de l'unité de commande - microprogrammée sont raccordées aux entrées respectives du registre de réaction, du registre de micro-instructions, de l'unité d'amplificateurs de sortie et du bloc d'adresses programmables, et l'une des sorties du bloc d'adresses programmables est réunie à une entrée respective de la mémoire de micro-instructions dont une des sorties est raccordées à une entrée correspondante du formateur de cycle mineur. Toujours dans un mode particulier d'exécution du système de calcul microprocesseur, l'unité de commande microprogrammée comporte un registre de service destiné à mémoriser les condi tions codées de passage de l'unité de commande microprogrammée d'un état à l'autre ; le registre de sortie dispose d'un bloc de commande d'échange ; l'entrée multiple du registre de service est raccordée à une sortie multiple correspondante de la mémoire de micro-instructions, les sorties du registre de service étant réunies à des entrées correspondantes de l'unité d'amplification de sortie, lu formateur de cycle mineur, du registre de réaction et du bloc de commande ; une sortie du bloc de commande est raccordée à des entrées du registre d'entrée et du formateur .de cycle mineur ; et une entrée de l'unité de commande est réservée au signal d'arrivée de l'information, tandis qu'une autre sortie est affectée au signal de fin d'écriture de l'information et que les sorties du formateur de cycle mineur sont réunies à des entrées respectives du bloc de commande-et du registre d'entrée. Avantageusement~, dans un système de calcul microprocesseur disposant d'un groupe d'unités de commande micro-programmées, destinées à permettre une commande à plusieurs niveaux de l'exécution des opérations, les unités de commande micro programmées sont montées en série de façon à former aes niveaux de commande successifs ; une partie des voies, destinée à recevoir le code d'instruction de l'entrée multiple du registre d'entrée de 1'unité de commande microprogramée de niveau plus bas, est réunie à la sortie multiple de l'unité d'amplification de sortie de l'unité de commande microprogramée de niveau plus élevé, tandis que l'autre partie desvoies, destinée recevoir les états de résultat d'opération des entrées multiples des registres d'entrée des unités de commande microprogrammée de tous les niveaux, sont réunies entre elles de manière à former une entrée commune ; et la sortie de déclenchement de l'unité d'amplification de sortie d'une unité de commande microprogrammée d'un niveau est raccordée à l'entrée de signal d'arrivée de l'information du bloc de commande de l'unité de commande microprogrammée du niveau immédiatement inférieur. Dans un système de calcul microprocesseur comprenant un groupe d'unités de commande micro-programmée, les unités de commande microprogrammée d'au moins un niveau de commande de l'exécution des opérations sont typiquement montées en parallèle dans le but d'accroRtre la capacité mémoire à microprogrammes les entrées multiples semblables des registres d'entrée soient réunies entre elles, les entrées des blocs de commande destinées au signal d'arrivée de l'information sont réunies, et les sorties des blocs de commande destinées à l'émission du signal de fin d'écriture de l'information et les sorties multiples des unités d'amplificateurs de sortie de toutes les unités de commande microprogrammée d'un m8me niveau montées en parallèle sont -t raccordées respectivement entre elles. On améliore ainsi le rendement du système de calcul micro processeur et on augmente d'une manière souple sa capacité de traitement sans avoir recours à des circuits intégrés supplémentaires ; on peut augmenter la rapidité et la puissance fonctionnelle de l'unité de commande microprogrammée, réduire la croissance du volume des microprogrammes, améliorer la souplesse fonctionnelle de 11 unité de traitement, et augmenter le volume et la longueur des microprogrammes. Un mode d'exécution de la présente invention sera maintenant décrit, à titre d'exemple,en faisant référence aux dessins annexés, dans lesquels - la figure 1 est un schéma structurel du système de calcul microprocesseur constituant un mode dtexécutîon de l'invention ; - la figure 2 est un schéma synoptique du formateur de cycle mineur du système - la figure 3 est un schéma synoptique de l'unité de traitement ; - la figure 4 est le schéma synoptique de l'unité de commande microprogrammée ; - la figure 5 est un schéma structurel d'un système de calcul microprocesseur comportant, en parallèle, des unités de traitement et une unité de commande microprogrammée;; - la figure 6 est un schéma structurel d'un système de calcul microprocesseur comportant, en parallèle, des unités de traitement et, en série, des unités de commande microprogrammée - la figure 7 est un schéma structurel d'un système de calcul microprocesseur comportant, en parallèle, des unités de traitement et des unités de commande microprogrammées; - la figure 8 est un schéma structurel d'un système de calcul microprocesseur comportant, en parallèle, des unités de traitement et, en série-parallèle, des unités de commande microprogrammées; - la figure 9 est un schéma structurel d'un bloc d1exten- sion de format ; - la figure 10 est un schéma structurel d'un bloc de commande de l'unité de traitement; ; - la figure il est le schéma structurel d'un bloc de commande d'une unité de commande microprogrammée ; - la figure 12 est le schéma structurel d'un registre de service d'une unité de commande microprogrammée. Le système de calcul microprocesseur montré en figure 1 comprend une unité de traitement 1 comportant, dans l'exemple de réalisation donné, deux lignes de liaison multiplexées 2 et 3 assurant l'échange des informations avec des points d'origine ou de destination de l'information. Pour plus de clarté, les lignes de liaison multiplexées et les lignes "bus't, les entrées et les sorties multiples sont indiqués en doubles lignes sur les dessins. L'unité 1 est également munie de deux fils 4 et 5 de signaux permettant l'écriture de l'information, et accompagnant l'information émise et de deux fils 6et7de signaux de fin d'écriture ou de fin de lecture de l'information.Une unité 8 de commande microprogrammée est dotée d'une entrée multiple 9 réservée au code d'instruction, d'une entrée 10 pour le signal d'arrivée de l'information, d'une sortie 11 pour le signal de fin d'écriture de l'information et d'un fil d'horloge 12. L'unité de traitement 1 et l'unité de commande microprogrammée 8 ont des entrées respectives 13 et 14 réservées aux signaux mettant le dispositif dans l'état précédant l'exé- cution d'une séquence d'instructions et sont de plus réunies au moyen d# une ligne d'horloge 15. Une sortie 16 de signaux de fin d'écriture de l'information, une sortie de déclenchement 17 et une sortie multiple de micro-instruction 18 de l'unité de commande microprogrammée 8 sont raccordées à des entrées correspondantes de l'unité de traitement 1.Une sortie multiple 19 réservée à l'échange des informations avec d'autres origines ou destinations de l'information ainsi qu'une sortie 20 de signal accompagnant l'information émise de l'unité de traitement 1 sont reliées à des entrées respectives correspondantes de l'unité de commande microprogrammée 8. Chaque unité de traitement 1 et chaque unité de commande microprogrammée comporte un formateur de cycle mineur 21 (figure 2) fournissant les signaux d'horloge de cycle mineur qui commandent le séquencement de l'information dans l'unité respective. Le formateur de cycle mineur 21 cbntient: une bascule 22 à plusieurs états stables dotée d'une entrée de déclenchement 23 et d'une entrée de signal 24 mettant le dispositif dans ltétat précédant l'exécution d'une suite d'instructions ; un organe à retard 25 dont l'entrée 26 est raccordée à ltune des sorties multiples de la bascule multistable 22 ; un comparateur 27 entre les signaux retardés de la bascule multistable 22 et les signaux de fin des étapes d'opération, dont une des entrées multiples 28 est réunie à la sortie de l'organe à retard 25 et dont l'autre entrée multiple 29 est réservée aux signaux de fin des étapes a'opération ; un organe 30 d'asservissement au niveau logique existant sur la ligne d'horloge, doté d'une ligne de liaison 31 avec la ligne d'horloge 12 ou 15 et d'une ligne de liaison 32 avec la bascule multistable 22, organe dont l'entrée est raccordée à la sortie multiple du comparateur 27 ; et une horloge 33 dont l'entrée multiple 34 est raccordée à une autre sortie multiple de la bascule multistable 22, et dont la sortie multiple 35 émet des signaux d'horloge de cycle mineur qui commandent le séquencement des opérations dans l'unité de traitement 1 (figure 1) ou dans l'unité de commande microprogrammée 8. L'unité de traitement 1 de la figure 1 comporte, comme montré en figure3: un registre de micro-instructions 36 destiné à mémoriser le code de micro-instruction et dotée d'une entrée multiple 37 de micro-instruction ; un décodeur de micro-instructions 38 dont l'entrée multiple est raccordée à une sortie multiple 39 du registre de micro-instructions 36 ; un bloc de registres banalisés 40 servant au stockage des opérandes et dont entrée 41 est réunie à une sortie correspondante du décodeur de micro-opérations 38 ; et une unité arithmétique et logique 42 dont une entrée multiple 43 est raccordée à la sortie de l'unité 40 de registres banalisés.L'unité 1 comporte également un registre 44 de résultat partiel d'opération qui a son entrée multiple 45 raccordée à la sortie de l'unité arithmétique et logique 42 ; un décaleur 46 qui a son entrée 47 réunie à une sortie correspondante du décodeur de micro-opérations 38 et son entrée multiple 48 raccordée à la sortie du registre 44 de résultat partiel de l'opération ; un registre 49 d'états du résultat d'opération qui a son entrée 50 réunie à une sortie correspondante du décodeur de micro-opérations 38 et son entrée multiple 51 raccordée à l'une des sortie du décaleur 46. Pour permettre l'échange d'information avec d'autres origines et destinations de l'information, l'unité 1 contient trois unités d'échange 52, 53 et 54 dont chacune possède une ligne multiplexée respective 55, 56 ou 57 servant à l'échange d'information avec d'autres origines et destinations de l'information.Dans l'exemple considéré de réalisation, l'unité d'échange 52 est destinée à fournir une information sur l'état du résultat de l'opération à l'unité de commande microprogrammée 8 (figure 1). Les unités d'échange 53 et 54 (figure 3) sont destinées à effectuer 11 échange d'information avec des origines et des destinations d'information extérieures à mémoires vives et permanentes. L'unité 1 comporte de plus un registre de résultat 58 dont une entrée 59 est réunie à une sortie respective du décodeur de micro-opérations 38.Une sortie multiple 60 du registre de résultats 58, une sortie multiple 61 de l'unité de registres banalisés 40 et une sortie multiple 62 du registre d'états du résultat de l'opération 49 ont un point commun raccordé à une entrée multiple 63 de l'unité arithmétique et logique 42 et à des entrées multiples 64 et 65 des unités d'échange respectives 53 et 54. L'entrée multiple o6-de l'unité d'échange 52 est raccordée à la sortie du registre 49 d'états du résultat d'opération. Des sorties multiples 67, 68, et 69 des unités d'échange respective 52, 53 et 54, ainsi qu'une sortie multiple 70 du décaleur 46, ont un point commun raccordé à une entrée multiple 71 du registre de résultat 58, à une entrée multiple 72 du bloc de registres banalisés 40 et à une entrée multiple 73 du registre 49 d'états du résultat d'opération. La sortie 39 du registre de micro-instructions 36 est aussi reliée à l'entrée 43 de l'unité arithmétique et logique 42. Le formateur de cycle mineur 21 de l'unité 1 génère des signaux d'horloge de cycle mineur qui commandent le séquencement de l'inforrnation dans l'unité de traitement 1 et possède weentrée de déclenchement 74. L'unité 1 contient également un circuit d'extension de format 75 dit extenseur de format; chacune des unités d'échange 52, 53 et 54 est dotée d'un bloc de commande respectif 76, 77 et 78. Une entrée 79 de l'extenseur de format 75 est réservée aux signaux extérieurs indiquant la position informationnelle de l'unité de traitement 1 dans le système ; des entrées 80, 81 et 82 de l'extenseur sont raccordées à des sorties respectives 83, 84 et 85 du formateur de cycle mineur 21 et une autre entrée 86 est réunie à une sortie correspondante du décodeur de microopérations 38. Des sorties 87 et 88 de l'unité arithmétique et logique 42 sont raccordées à des entrées respectives de l'extenseur de format 75 qui possède également une sortie 89 de signal de report et de signal de bit à décaler et une ligne de liaison 90 destinée à l'émission du signal accompagnant le signal de report et à la réception du signal de bit à décaler. L'unité arithmétique et logique 42 possède une entrée 91 de signal de report, réunie à une entrée 92 de signal de bit à décaler du décaleur 46, et une entrée 93 de signal accompagnant le signal de report reliée à une sortie 94 de signal de bit à décaler du décaleur 46. Une sortie 95 du décaleur 46 est raccordée à une entrée correspondante#de l'extenseur de format 75 dont la sortie 96 est reliée à une entrée correspondante du décaleur 46. L'unité arithmétique et logique 42 est dotée d'une sortie 97 pour les signaux de fin d'opération, raccordée à une entrée correspondante du formateur de cycle mineur 21. Les blocs de commande 76, 77 et 78 ont respectivement des entrées 98 et 99, 100 et 101, 102 et 103 raccordées à des sorties respectives du décodeur de micro-opérations 38, ainsi que des fils 104, 105 et i06 respectivement réservés aux signaux autorisant la réception de l'information et accompagnant l'information émise, et des fils 107, 108 et 109 respectivement destinés aux signaux de fin de réception et d'émission de l'information. Des sorties 110, 111 et 112 de bloc de commande 76, 77 et 78 sont raccordées aux entrées respectives du formateur de cycle mineur 21. Une sortie 113 du formateur de cycle mineur 21 est réunie à une entrée 114 du bloc de commande 76, à une entrée 115 du bloc de commande 77, à une entrée 116 du bloc de commande 78, à une entrée 117 du registre de résultat 58, à une entrée 118 du bloc de registres banalisés 40 et à une entrée 119 du registre d'états du résultat de l'opération 49. La sortie 84 du formateur de cycle mineur 21 est raccordée aussi à une entrée 120 du bloc de commande 76, à une entrée 121 du bloc de commande 77, à une entrée 122 du bloc de commande 78, à une entrée 123 du registre de résultat 58, à une entrée 124 du bloc de registres banalisés 40, à l'entrée 81 de l'extenseur de format 75, à une entrée 125 du décaleur 46 et à une entrée 126 du registre d'états du résultat de l'opération 49. La sortie 83 du formateur de cycle mineur 21 est réunie à une entrée 127 du registre de micro-instructions 36, à une entrée 128 du registre de résultat 58, à une entrée 129 du bloc de registres banalisés 40, à l'entrée 80 de l'extenseur de format 75, à une entrée 130 du registre de résultat partiel 44, et à une entrée 131 du registre d'états du résultat de ltopé- ration 49. Une sortie 132 du formateur de cycle mineur 21 est raccordée à une entrée correspondante du registre de micro-instructions 36. La sortie du registre d'états du résultat de l'opération 49 est raccordée à une entrée 133 de l'extenseur de format 75 La sortie 85 du formateur de cycle mineur 21 est raccordée à une entrée 134 du registre de résultat 58, à une entrée 135 du bloc de registres banalisés 40, à l'entrée 82 de l'extenseur de format 75 et à une entrée 136 du registre d'états du résultat de l'opération 49. Une entrée 137 du formateur de cycle mineur 21 est réunie à la sortie respective du décodeur de micro-opérations 38. Le formateur de cycle mineur 21 possède un fil d'horloge 138. De plus, l'unité arithmétique et logique 42 comporte une entrée 139 raccordée à une sortie respective du décodeur de micro-opérations 38. Des sorties 140 et 141 du bloc de commande 76 sont raccordées aux entrées respectives de l'unité d'échange 52 ; des sorties 142 et 143 du bloc de commande 77 sont raccordées aux entrées respectives du bloc d'échange 53 ; des sorties 144 et 145 du bloc de commande 78 sont raccordées aux entrées respectives du bloc d'échange 54. L'entrée 13 de signaux mettant le dispositif dans l'état précédant l'exécution d'une suite d'instructions (figure 1) est raccordée à l'entrée 24 (figure 3) du formateur de cycle mineur 21. La ligne de communication 56 de l'unité d'échange 53 est la ligne multiplexée 2 (figure 1) de l'unité de traitement 1. La ligne de communication 57 (figure 3) de l'unité d'échange 54 constitue la ligne multiplexée 3 (figure 1) de l'unité de traitement 1. Les fils 105 et 106 destinés aux signaux autorisant la réception de l'information et accompagnant l'information émise (figure 3) des blocs de commande 77 et 78, respectivement, constituent les fils 4 et 5 (figure i) de l'unité de traitement 1, les fils 108 et 109 pour les signaux de fin de réception ou d'émission de l'information (figure 3) constituant les fils 6 et 7 (figure 1) de unité de traitement 1. La ligne de communication 55 (figure 3) de l'unité d'échange 52 est raccordée à la sortie multiple 19 de l'unité de traitement 1 (figure 1). Le fil 104 (figure 3) acheminant le signal autorisant la réception de ltinformation et accompagnant l'information émise et appartenant au bloc de commande 76 est réunie à la sortie 20 (figure 1) de l'unité de traitement 1. Le fil 107 (figure 3) des signaux de fin de réception ou d'émission de l'information est connecté à la sortie 16 (Figure 1) de l'unité de commande microprogrammée 8. Le fil d'horloge 138 (figure 3) du formateur de cycle mineur 21 est relié au fil d'horloge 15 (figure 15. L'entrée de déclenchement 74 du formateur de cycle mineur 21 (figure 3) constitue entrée de déclenchement 23 de la bascule multistable 22 (figure 2). Le fil d'horloge 138 (figure 3) est relié par la ligne de liaison 31 (figure 2) à l'organe d'asservissement 30. Les sorties 83, 84, 85, 113 et 132 (figure 3) du formateur de cycle mineur 21 forment la sortie multiple 35 (figure 2) de l'horloge 33. Dans le formateur de cycle mineur 21 (figure 3), entrée 137, les entrées réunies aux blocs de commande 76, 77 et 78 ainsi que l'entrée reliée d l'unité arithmétique et logique 42 sont réunies de façon à former l'entrée multiple 29 (figure 2) du comparateur 27. Pour pouvoir émettre en parallèle les codes de microinstructions, l'unité de commande microprogrammée 8 (figure 1) comporte un registre d'entrée 146 (figure 4), doté d'une entrée multiple 147, un registre d'entrée 148, possédant une entrée multiple 149, et un bloc d'adresses programmables 150 (figure 4) dont une entrée multiple 151 est réunie à la sortie du registre entrée 146 et une entrée multiple 152 est raccordée à la sortie du registre d'entrée 148. Une partie des voies des entrées multiples 147 et 149 des registres d'entrée 146 et 148 est destinée à appliquer les codes de c#i#ande, et un: autre partis de ces oies reçoit ltétat du résultat d'opération. Dans l'exemple considéré, le registre d'entrée 146 est destiné à recevoir et à stocker l'instruction, ce qui détermine l'utilisation de la partie des voies servant à appliquer le code d'instruction de l'entrée multiple 147, cette partie de voies constituant 11 entrée multiple 9 (figure 1) de l'unité de commande microprogrammée 84 Le registre d'entrée 148 (figure 4) est destiné à recevoir l'information, ce qui determine l'utilisation de l'autre partie de voies, celle servant à recevoir 11 état du résultat de lto- pé-ration de 11 entrée multiple 149, connectée à la sortie multiple 19 (figure i) de l'unité de traitement 1. Une sortie multiple du bloc d'adresses programmables 150 est raccordée a une entrée multiple 153 d'une mémoire de & ero- instructions 154 qui a une preMière sortie multiple 155 raccordée à l'entrée multiple d'un registre de micro-instructions 156, une deuxième sortie multiple 157 raccordée à l'entrée multiple d'un registre de service 158 et une troisième sortie multiple 159 raccordée à l'entrée multiple d'un registre de réaction 160, dont la sortie est réunie à une deuxième entrée multiple t61 du bloc d'adresses programmables 150. Une sortie multiple 162 du registre de micro-instructions 156 est raccordée à l'entrée multiple d'une unité d'amplification de sortie 163 dotée d'une sortie multiple 164 de micro-instructions et d'une sortie de déclenchement 165. Le formateur de cycle mineur 21 incorporé à l'unité de commande microprogrammée 8 comporte entrée 14 pour les signaux qui mettent l'unité 8 dans l'état précédant ltexécution d'une suite d'instructions et des fils d'horloge 166 et 167. Le registre d'entrée 146 est amené -à un bloc de commande 168 qui a une entrée 169 et une sortie 170 ; le registre d'entrée 148 est associé à un bloc de commande 171 qui a une entrée 172 et une sortie 173. Les entrées respectives 169 et 172 des blocs de commande 168 et 171 sont réservées au signal d'arrivée d'information aux registres d'entrée 146 et 148, respectivement, les sorties 170 et 173 étant destinées à l'émission du signal de fin de réception de l'information par les registres d'entrée 146 et 148, respectivement. Une sortie 174 du formateur de cycle mineur 21 est raccordée à une entrée correspondante du bloc d'adresses programmables 150 qui a sa sortie 175 raccordée à l'entrée de la mémoire de microinstructions 154 dont une sortie 176 est réunie à une entrée correspondante du formateur de cycle mineur 21. Le registre de service 158 a une sortie 177 raccordée à l'entrée de l'unité d'amplification de sortie 163, une sortie 178 raccordée à une entrée 179 du formateur de cycle mineur 21, une sortie 180 raccordée à l'entrée du registre de réaction 160, une sortie t81 raccordée à l'entrée du bloc de commande 171, une sortie 182 réunie à une entrée du bloc de commande 168. Une des sorties du bloc de commande 168 est raccordée à une entrée 183 du registre d'entrée 146 et à une entrée 184 du formateur de cycle mineur 21 ; une des sorties du bloc de commande 171 est raccordée à une entrée 185 du registre d'entrée 148 et à une entrée 186 du formateur de cycle mineur 21. Une sortie 187 du formateur de cycle mineur 21 est réunie à des entrées 188 et 189 des blocs de commande 168 et 171, respectivement ; une sortie 190 est raccordée à l'entrée du registre de réaction 160 ; une sortie 191 est raccordée à l'entrée du registre de micro-instructions 156 ; une sortie 192 est réunie à l'entrée du registre de service visa. L'entrée 169 (figure 4) du bloc de commande 168 constitue l'entrée 10 (figure 1) de l'unité de commande microprogrammée 8 sa sortie 170 (figure 4) constitue la sortie 11 (figure 1) de l'unité de commande microprogrammée 8. La ligne 167 (figure 4) reliée au formateur de cycle mineur 21 est raccordée à la ligne d'horloge 12 (figure 1) ; la ligne 166 (figure 4) est raccordée à la ligne d'horloge 15 (figure 1). La sortie 165 (figure 4) de l'unité d'amplification de sortie 163, qui constitue la sortie 17 (figure 1) de l'unité de commande microprogrammée8, est raccordée à l'entrée 74 (figure 3) du formateur de cycle mineur 21. La sortie multiple 164 (figure 4) de l'unité d'amplification de sortie 163, qui forme la sortie multiple 18 (figure 1) de l'unité de commande microprogrammée 8, est raccordée à l'entrée multiple 37 (figure 3) du registre de micro-instructions 56 de l'unité de traitement 1. La sortie 173 (figure 4) du bloc de commande 171 constitue la sortie 16 (figure 1) de l'unité de commande microprogrammée 8. La sortie 20 de l'unité de traitement 1 est réunie à l'entrée 172 (figure 4) du bloc de commande 171. La figure 5 représente le schéma structurel du montage en parallèle des unités de traitement 194, 195, 196,et 197 permettant l'extension du format de l'information traitée en parallèle et le raccordement de ces unités de traitement 194, 195, 196 et 197 à l'unité de commande microprogrammée 8. Les unités de traitement 194, 195, 196 et 197 remplacent l'unité de traitement 1 (figures 1 et 3) et, pour cette raison, on a utilisé les mêmes désignations numériques qu'aux figures 1 et 3. Les entrées 13 (figure 5) des unités de traitement 194, 195, 196 et 197 ont un point commun formant une entrée commune 198 pour le signal mettant les unités de traitementî94,195, 196 et 197 dans l'état précédant l'exécution d'une séquence d'instructions.Les fils 15 sont eux aussi réunis et raccordés à l'unité de commande microprogrammée 8. Les entrées multiples 37 (figure 3) des registres de micro-instructions 36 ont un point commun raccordé à la sortie multiple 18 (figure 5) de l'unité de commande microprogrammée 8. le point commun aux entrées de déclenchement 74 des unités de traitement 194, 195, 196 et 197 est raccordé à la sortie 17 de l'unité de commande microprogrammée 8. les lignes de communication 55 (figure 3) des unités d'échange 52 faisant partie des unités de traitement 194, 195, 196 et 197 (figure 5) sont réunies et raccordées à une entrée multiple 199 de l'unité de commande macroprogramz mée 8 qui est connectée à la partie de l'entrée multiple 149 (figure 4) du registre d'entrée 148 qui sert à recevoir les états du résultat d'opération. Les fils 104 (figure 3) des blocs de commande 76 ont un point commun raccordé à une entrée 200 (figure 5) de l'unité de commande microprogrammée 8. L'entrée 200 constitue l'entrée 172 (figure 4) du bloc de commande 171. La ligne de liaison 90 (figure 3) de l'extenseur de format 75 des unités 194, 195, 196 et 197 (figure 5) est raccordée à l'entrée 93 (figure 3) de l'unité arithmétique et logique 42 et à la sortie 94 du décaleur 46 des unités de traitement 195, 196, 197 et 194 respectivement (figure 5) au moyen d'une ligne de liaison 201. Les fils 4 des unités de traitement 194, 195, 196 et 197 sont réunis pour former un bus 202. Les fils 5 sont également réunis pour former un bus 203 et les fils 6 sont réunis pour constituer un bus 204. Enfin les fils 7 sont réunis pour former un bus 205. Les fils 107 de signaux de fin de réception d'émission de l'information sont réunis et connectés à la sortie 16 (figure 1) de signaux de fin de réception de l'information de l'unité de commande microprogrammée 8. La sortie 89 de l'extenseur de format 75 (figure 5) des unités de traitement 194, 195, 196 et 197 (figure 5) est réunie à l'entrée 91 (figure 3) de l'unité arithmétique et logique 42 et à entrée 92 du décaleur 46 des unités de traitement 195, 196, 197 et 194 (figure 5). La figure 6 montre le schéma structurel du montage en parallèle des unités de traitement 194, 195, 196 et 197 et du montage en série des unités de commande microprogrammée 206 et 207 assurant la commande à double niveau de l'exécution des opérations. Les unités de commande microprogrammée 206 et 207 viennent remplacer l'unité de commande microprogrammée 8 (figures 1 et 4) et pour cette raison la désignation numérique adoptée est celle des figures 1 et 4. La sortie 17 (figure 6) de 11 unité de commande microprogrammée 206 est réunie à L'entrée 10 de 11 unité de commande microprogrammée 207. La sortie multiple 18 de l'unité de commande microprogrammée 206 est raccordée à l'entrée multiple 9 de l'unité de commande microprogrammée 207. Le fil d'horloge 15 de l'unité de commande microprogrammée 206 est relié au fil d'horloge 12 de llunité de commande microprogrammée 207. Le point commun aux entrées multiples 199 des unités de commande microprogrammée 206 et 207 est raccordé aux lignes de communication-interconnectées 55 des unités de traitement 194, 195, 196 et 197. Les sorties 16 des unités de traitement 194, 195, 196 et 197 ont: un point commun raccordé aux bus 107 des unités de traitement 194, 195, 196 et 197.Les entrées 200 des unités de commande microprogrammée 206 et 207 ont un point commun raccordé aux bus 104, réservés au signal, autorisant la réception et accompagnant l'information émise, des unités de traitement 194, 195, 196 et 197. La figure 7 représente le schéma structurel du montage en parallèle des unités de traitement 194, 195, 196, et 197 et du montage en parallèle des unités de commande microprogrammées 208, 209 et 210. Etant donné que les unités de commande microprogrammée 208, 209 et 210 remplacent l'unité de commande microprogrammée 8 (figures 1 et 4), la désignation numérique est la même que sur les figures 1 et 4. Les entrées multiples 9 (figure 7) des unités de commande micreprogy ee 208? 209 et 210 ont un point commun formant une entre -#ultirle co;i#U1e 211 servant à recevoir le code instruction. Les ez ées 10 de signal d'arrivée du code dtinstruction des unités de commande microprogrammée 208, 209 et 210 sont réunies de façon à former une entrée commune 212. Les entrées 11 de signal de fin de réception de l'information des unités de commande microprogrammée 208, 209 et 210 ont un point commun qui constitue une sortie commune 213. Les sorties de déclenchement 17 des unités de commande microprogrammée 208, 209 et 210 sont réunies entre elles pour être raccordées aux entrées réunies 74 des unités de traitement 194, 195, 196 et 197. Le point commun aux sorties multiples de micro-instruction 18 des unités de commande microprogrammée 208, 209 et 210 est raccordé au point commun aux entrées multiples de micro instruction 37. Les entrées multiples 199 des unités de commande microprogrammée 208, 209 et 210 ont un point commun raccordé aux lignes de communication multiplexées 55, réunies entre elles, des unités de traitement 194t 195, 196 et 197. Les fils horloge 12 des unités de commande microprogrammée 208, 209 et 210 sont réunis et forment un bus d'horloge 214. Les fils d'horloge 15 des unités de traitement 194, 195, 196 et 197 et des unités de commande microprogrammée 208, 209 et 210 sont réunis.Le point commun aux entrées 200 des unités de commande microprogrammée 208, 209 et 210 est raccordé aux fils interconnectés 104 des unités de traitement 195, 194, 196 et 197. Bye point commun aux sorties 16 des unités de commande mièroprogrammée 208, 209 et 210 est raccordé aux fils interconnectés 107 des unités de traitement 194, 195, 196 et 197. La figure 8 représente le schéma structurel du montage en parallèle des unités de traitement 194, 195, 196 et 197 et du montage en série-parallèle des unités de commande micro programmée 215, 216 et 217 permettant l'extension de la capacité mémoire et la commande à double niveau de l'exécution des opérations. Comme les unités de commande microprogrammée 215, 216 et 217 viennent remplacer l'unité de commande microprogrammée 8 (figures I et 4), la désignation numérique adoptée est celle des figures 1 et 4. Les entrées multiples 199 (figure 8) des unités de commande microprogrammée 215, 216 et 217 sont réunies entre elles -et raccordées aux lignes de communication interconnectées 55 des unités de traitement 194, 195, 196 et 197. Le point commun aux sorties multiples 18 des unités de commande microprogrammée 215, 216 est raccordé à un point commun aux entrées multiples 37 des unités de traitement 194, 195, 196 et 197. Le point commun aux sorties de déclenchement 17 des unités de commande microprogrammée 215 et 216 est raccordé à un point commun aux entrées de déclenchement 74 des unités de traitement 194, 195, 196 et 197. Les fils d'horloge 15 des unités de commande microprogrammée 215 et 216 sont réunis aux fils d'horloge 15 des unités de traitement 194, 195, 196 et 197. Le point commun aux fils d'horloge 12 des unités de commande microprogrammée 215 et 216 est raccordé au fil d'horloge 15 de l'unité de commande microprogrammée 217. Les entrées 10 des unités de commande microprogrammée 215 et 216 ont un point commun raccordé à la sortie de déclenchement 17 de l'unité de commande microprogrammée 217. Le point commun aux entrées multiples 9 des unités de commande microprogrammée 215 et 216 est raccordé à la sortie multiple 18 de l'unité de commande microprogrammée 217. Les entrées 200 des unités de commande microprogrammée 215, 216 et 217 sont réunies et raccordées au fil 104 des unités de traitement 194, 195, 196 et 197, le point commun aux sorties 16 des unités de commande microprogrammée 215, 216 et 217 étant raccordé au fil 107 des unités de traitement 194, 195, 196 197. L'extenseur de format 75 (figure 9) contient un commutateur de signaux 218 du décodeur de micro-opérations 38 (figure 3), un commutateur de signaux de report 219 (figure 9), un commutateur de bits à décaler 220, un commutateur 221 de signaux accompagnant le signal de report, un commutateur de bits à décaler 222 et des adaptateurs 223 et 224. L'entrée 86 est raccordée aux commutateurs 218 et 222, l'entrée 79, aux commutateurs 218, 219 et 222, l'entrée 80, aux commutateurs 218, 219 et 221, l'entrée 81, aux commutateurs 220 et 222, l'entrée 82 étant réunie aux adaptateurs 223 et 224. L'adaptateur 224 est raccordé à la ligne de liaison 90. Le point commun aux commutateurs 218, 219 et 220 est raccordé à l'adaptateur 223 dont la sortie constitue la sortie 89 de l'extenseur de format 75. Les sorties 87 et 88 (figure 3) de l'unité arithmétique et logique 42 sont raccordées respectivement à des entrées 225 et 226 (figure 9) des commutateurs 219 et 221. La sortie 95 (figure 3) du décaleur 46 est réuni à une entrée 227 (figure 9) du commutateur 220. L'entrée 133 est raccordée à des entrées respectives 228, 229 et 230 (figure 9) des commutateurs 219, 220 et 222. La sortie du commutateur 221 est raccordée à l'entrée du comparateur 224 qui a sa sortie reliée au commutateur 222 dont la sortie constitue la sortie 96 de l'extenseur de format-75. La figure 10 représente le schéma structurel du bloc de commande 76. Les schémas des blocs de commande 77 et 78 (figure 3) sont similaires : l'entrée 98 du bloc de commande 76 correspond aux entrées 100 et 102 des blocs de commande 77 et 78, l'entrée 99 correspond aux entrées 101 et 103, l'entrée 114 correspond aux entrées 115 et 116, l'entrée 120 correspond aux entrées 121 et 122, la sortie-140 correspond aux sorties 142 et 144, la sortie 141 correspond aux sorties 143 et 145, le fil 104 correspond aux fils 105 et 106, le fil 107 étant en correspondance avec les fils 108 et 109. Le schéma structurel du bloc de commande 76 sera maintenant décrit. Le bloc de commande 76 (figure 10) comporte des bascules 231 et 232 et des circuits dz sortie 233 et 234. Les entrées 98 et 114 attaquent la bascule 231 dont une sortie est reliée au circuit de sortie 233 et dont l'autre sortie forme la sortie 140 du bloc de commande 76. Les entrées 99 et 120 attaquent la bascule 232 dont une sortie est réunie au circuit de sortie 234 et dont l'autre sortie constitue la sortie 141 du bloc de commande 76. Le bus 104 est raccordé au circuit de sortie 234 et à une entrée 235 de la bascule 231, le bus 107 étant relié au circuit de sortie 233 et à une entrée 236 de la bascule 232. La figure 11 est un schéma structurel du bloc de commande 168. Le schéma du bloc de commande 171 (figure 4) est similaire ; l'entrée 169 du bloc de commande 168 correspond à l'entrée 172 du bloc de commande 171 l'entrée 168 correspond à l'entrée 189 et la sortie 170 correspond à la sortie 173. Le schéma structurel du bloc de commande 168 (figure 11) qui contient une bascule 237 et un circuit de sortie 238 est décrit ci-dessous. Les entrées 169 et 188 attaquent une bascule 237 dont une sortie est reliée à un circuit de sortie 238 dont la sortie constitue la sortie 170 du bloc de commande 168. La deuxième. sortie 239 de la bascule 237 est raccordée à l'entrée 183 (figure 4) du registre d'entrée 146 ou à l'entrée 185 du registre d'entrée 148. La sortie 182 (ou la sortie 181) du registre de service 158 est raccordée à une entrée 240 (figure 11) de la bascule 237. Ce registre de service 158 (figure 12) contient des bascules 241, 242, 243, 244 et 245 dotées de sorties respectives 177, 178, 180, 181 et 182. La mémoire de micro-ihstructions 154 a sa sortie multiple 157 (figure 4) raccordée à des entrées respectives 246, 247, 248, 249 et 250 (figure 12) des bascules 241, 242, 243, 244 et 245. La sortie 192 (figure 4) du formateur de cycle mineur 21 est raccordée à des entrées respectives 251, 252, 253, 254 et 255 (figure 12) des bascules 241, 242j 243, 244 et 245. L'information numérique par le système de calcul microprocesseur est traitée de la façon suivante L'unité de commande microprogrammée 8 reçoit sur son entrée 13 (figure 1) un signal qui la met dans l'état précédant le début de l'exécution d'une suite d'instructions. Sur le fil d'horloge 12 de l'unité de commande microprogrammée 8 apparat un signal autorisant la lecture des ordres de commande provenant de l'extérieur, par exemple dans la mémoire vive (non figurée sur les dessins). Par l'entrée multiple 9 de l'unité de commande microprogrammée 8 le code d'instruction parvient au registre d'entrée 146 (figure 4).L'entrée 10 (figure 1) reçoit un signal d'identiflcation rle la présence du code dtinstruction sur l'entrée multiple 9. L1 un#té de commande mLcrop-ogrammée 8 fournit à sa sortie Il un signal témoignant de l'écriture du code d'instruction dans le registre dtentrée 146 (figure 4). Ce signal coupe la mémoire vive s'il n'y a pas de bloc de commande 168 (figure 4) dans l'unité de commande microprogrammée 8 (figure t). Les signaux sont appliqués au fil de signaux d'horloge 12 (figure 1).L'unité de commande microprogrammée 8 délivre, sur sa sortie multiple 18, une micro-instruction et, sur sa sortie de déclenchement 17, un signal de déclenchement qui parvient à 11 entrée 74 de l'unité de traitement 1. A l'arrivée d'un signal sur l'entrée 13 du formateur de cycle mineur 21 (figure 2) l'unité de traitement 1 passe à l'état de repos.Après avoir reçu de la sortie multiple 18 (figure 1) le code de micro-instruction, l'unité de traitement 1 forme sur le fil d'horloge 15 les signaux témoignant de la réception du code de micro-instruction. il en résulte que, sur la sortie multiple 18 de l'unité de commande microprogrammée 8, il n'y aura plus d'information et Il unité de commande microprogrammée 8 passera au cycle suivant de formation du code de micro-instruction. il faut noter à ce propos que, si la micro-instruction formée comporte un indicatif autorisant l'écriture des états du résultat de l'opération, l'unité de commande microprogrammée 8 passe en attente, c' est-à-dire ne délivre pas la micro-instruction suivante.L'unité de traitement 1 forme les états du résultat de l'opération et les délivre par la sortie multiple 19 sur la ligne de communication 55 (figure 3), ces états étant accompagnés d'un signal issu par la sortie 20 (figure 1). L'unité de commande microprogrammée 8 délivre sur sa sortie 16 un signal de fin d'écriture d'information. Si l'unité de commande 171 (figure 4) est absente dans l'unité de commande microprogrammée 8 (figure 1), les signaux arrivent par le fil de signaux d'horloge 15 (figure 1). L'unité de traitement 1 coupe la ligne de liaison 55 (figure 3)- de l'unité d'échange 52 de la sortie multiple 19 (figure 1). L'unité de traitement 1 délivre, sur les lignes de communication multiplexées 2 et 3, le résultat de l'opération ou reçoit les opérandes. Dans ce cas, l'unité de traitement 1 ou l'origine extérieure d'information (mémoire vive) fournit par les fils 4 et 5 un signal de présence de 11 information sur les lignes de communication multiplexées 2 et 3. L'unité de traitement 1 ou l'origine de l'information à l'extérieur forme sur les fils 6 et 7# un signal de fin d'écriture d'information parvenue par lesdites lignes de communication multiplexées 2 et 3. S'il n'y a qu'une seule unité d'échange 52, l'unité de traitement 1 fournit le résultat de l'opération, ou reçoit les opérandes, par la ligne de liaison 55. Les échanges d'information qu'on vient de décrire entre l'unité de traitement 1, l'unité de commande micro-programmée 8 et l'extérieur sont assurés par le formateur de cycle mineur 21 (figure 2) qui fonctionne de la manière suivante. La bascule multistable 22 peut prendre n états. Elle passe de l'état "i"-à l'état "i +1 " et de l'état "n" à l'état "1". Si l'on désigne un état de la bascule multistable 22 par S(i), la transition de la bascule multistable 22 peut se définir de la façon suivante S(i) -; S(i+1), si i C , , et S(i > 3 S(1), si i=n. Chaque état de la bascule multistable 22 correspond à une étape donnée de traitement de l'information dans l'unité de traitement 1 (figure 1) et dans 11 unité de commande microprogrammée 8. L'état s(i) de la bascule multistable 22 est un état d'attente. La transition de la bascule multistable 22 de l'état s.(I) à l'état S(2) s'effectue en réponse à l'application d'un signal à entrée de déclenchement 23. L'état 5(1) est pris par la bascule multistable 22 en réponse à l'application, sur l'entrée 24, d'un signal mettant l'unité dans l'état précédant le début de l'exécution d'une suite d'instructions.Dans l'état S(2) (lorsque le signal de déclenchement est présent sur l'entrée (23) ), la bascule multistable 22 fournit des signaux à l'entrée 34 de l'horloge 33, à l'entrée 26 de l'organe à retard 25 et, par la ligne de communication 32, à l'organe d'asservissement 30. L'horloge 33 fournit sur la sortie 35 les signaux d'horloge correspondant à l'étape donnée de traitement de l'information dans l'unité de traitement 1 (figure 1) ou dans l'unité de commande microprogrammée 8. Les signaux arrivant sur l'entrée 26 (figure 2) de l'organe à retard 25 sont retardés, conformément à l'étape déterminée de traitement de l'information, et parviennent ensuite sur l'entrée multiple 29 du comparateur 27. La bascule multistable 22 délivre, par la ligne de liaison 32, des signaux à l'organe d'asservissement aux états 30, ce qui a pour effet l'émission par ce dernier de signaux par la ligne de liaison 31. Le comparateur 27 reçoit sur son entrée multiple 29 les signaux de fin des étapes de traitement de l'information dans l'unité de traitement 1 (figure 1) et dans l'unité de commande microprogrammée 8.En cas de coSncidence des signaux apparaissant sur les entrées multiples 28 et 29 (figure 2), le comparateur 27 délivre les signaux à l'entrée multiple de l'organe d'asservissement 30. L'organe d'asservissement 30 se coupe et cesse de former des signaux à émettre sur la ligne de liaison 31 ; dans ce cas la ligne de liaison 32 achemine vers la bascule multistable 22 des signaux qui la font passer dans l'état S(3). il est à noter à ce propos que, si la ligne de communication 31 véhicule des signaux en provenance extérieure qui sont analogues à ceux délivrés par l'organe d'asservissement 30, la ligne de liaison 32 ne transmet pas les signaux provoquant la transition de la bascule multistable 22. La bascule multistable 22 garde donc l'état S(2).Dans l'état S(3) de la bascule multistable 22 le formateur de cycle mineur 21 reprend le fonctionnement décrit plus haut. C'est ainsi que se produisent les transitions successives de la bascule multistable 22 jusqu'à un état S(n) suivi du passage dans l'état S(i) qui est l'attente. Sur ce la formation du cycle mineur par le formateur 21 cesse. L'unité de traitement 1 (figure 3j fonctionne comme suit. Après mise sous tension, l'entrée 24 reçoit un signal de déclenchement qui met l'unité de traitement 1 dans l'état précédant le debut de ltexécution d'une séquence d'instructions. La bascule multistable 22 (figure 2) se met en attente, état S(1). L'entrée multiple 37 (figure 3) du registre de micro-instructions reçoit le code de micro-instruction, l'entrée de déclenchement 23 (figure 2) étant attaquée par un signal qui met la bascule multistable 22 dans l'état 5(2). La micro-instruction est enregistrée dans le registre de micro-instructions 36 (figure 3). A l'expira- tion d'un laps de temps égal à la période de l'horloge 33 (figure 2) un signal apparat à la sortie 132 (figure 3) du formateur de cycle mineur 21 et coupe le registre de microinstructions 36 de l'entrée multiple 37. il en résulte l'écriture du code de micro-instruction dans le registre de micro-instructions 36. La sortie multiple 39 fournit le code de micro-instruction au décodeur de micro-opérations 38 qui effectue le décodage du code de micro-instruction.Une fois le code de micro-instruction complètement décodé, le formateur de cycle mineur 21 délivre sur sa sortie 83 un signal de lecture. En fonction du code de micro-instruction, dans l'unité de traitement 1 il y a lecture de l'information contenue soit dans les registres du bloc de registres banalisés 40, soit dans le registre d'états du résultat de l'opération 49, soit dans le registre de résultat 58. Si le décodeur de micro-opérations 38 délivre les signaux sur les entrées respectives 98, 100 et 102 des blocs de commande 76, 77 et78, l'unité de traitement 1 - avant de former un signal de lecture - reçoit l'information par les lignes de communication respectives 55, 56 et 57 des unités d'échange 52, 53 et 54. L'information issue de la sortie multiple 69, 67 et 68 de l'unité d'échange 52, 53 et 54 correspondant au code de micro-instruction parvient-à l'entrée multiple 71 du registre de résultat 58. Le formateur de cycle mineur 21 délivre sur sa sortie 113 un signal d'écriture à l'entrée 117 du registre de résultat 58 et l'information venue sur l'entrée multiple 71 s'inscrit dans le registre de résultat 58. Pendant la lecture, l'information arrive sur les entrées multiples 43 et 63 de l'unité arithmétique et logique 42. L'entrée multiple 43 reçoit soit le contenu de l'un des registres du bloc de registres banalisés 40, soit le contenu d'une partie du registre de micro-instructions 36. L'entrée multiple 63 reçoit, selon le code de micro-instruction, soit le contenu de l'un des registres du bloc de registres banalisés 40, soit le contenu du registre de résultat 58, soit le contenu du registre d'états du résultat de l'opération 49. L'information lue parvient sur les entrées multiples 43 et 63 de l'unité arithmétique et logique 42 qui effectue l'opération appropriée (par exemple, l'addition, la soustraction, le complément à 1,- la conjonction, la disjonction, le transfert de l'information, l'addition modulo 2, etc.) dont la nature est déterminée par les signaux de commande arrivant sur l'entrée 139 à partir du décodeur de micro-opérations 38. L'extenseur de format 75 sert à transmettre les signaux de report ou-ceux de bits à décaler en conformité avec des signaux du formateur de cycle mineur 21. 'extense-w de format 75 (f:i#ure 9) fonctionne de la manière suivante. le signal apparaiesa A sur l'entréc -79 de l'extenseur de format 75 détermine le régime de fonctionnement des commutateurs 218 et 219. Le niveau "zéro logique" met en marche le commutateur -218 et coupe le commutateur 219 et le niveau "1 logique" met en marche le commutateur 19 et coupe le commutateur 18. L'apparition d'un 0 logique à l'entrée 79 de 11 extenseur de format 75 détermine le niveau hiérarchique plus élevé d'une unité de traitement, par exemple 197 (figures 5-, 6 et 7), un 1 logique à l'entrée 79 de l'extenseur de format 75 correspondant aux niveaux hiérarchiques plus bas des unités de traitement, par exemple 194, 195 et 196.A la lecture de l'information arrivant sur les entrées multiples 43 et 63 de l'unité arithmétique et logique 42 le signal de lecture parvient à l'entrée 80 (figure 9) de l'extenseur de format 75 pour mettre en marche le commutateur 218 ou 219 et le commutateur 221. Le signal issu de la sortie commune aux commutateurs 218, 219 et 220 arrive sur l'entrée de l'adapta- teur 223, le signal du commutateur 221 venant sur l'entrée de l'adaptateur 224. Le formateur de cycle mineur 21 (figure 3) fournit à l'entrée 82 (figure 9) un signal qui valide les circuits de coincidence 223 et 224.La sortie 89 délivre un signal de report, si l'entrée 79 est au niveau 1 logique, et uzi niveau 1 logique, Si l'entrée 79 est au niveau 0 logique et l'entrée 86 au niveau 1 logique. La sortie 89 est au niveau 0 logique, si les entrées 79 et 86 sont l'une et l'autre au niveau de 0 logique. Si l'unité de traitement i (figure 3) effectue une opération du type '1addition avec report" ou "soustraction avec retenue", le signal arrivant sur l'entrée 228 du commutateur 219 pendant la lecture provient de la sortie 89 de l'extenseur de format 75. L'adaptateur 224 délivre sur la ligne de communication 90 un signal accompagnant celui de re#port. Ce signal arrive sur l'entrée 226 du commutateur 221. à partir de la sortie respective de l'unité arithmétique et logique 42 (figure 3). En écriture dans l'unité de traitement, 1 lorsque le décalage se fait du c8té des bits de poids supérieur, l'entrée 227 (figure 9) du commutateur 220 reçoit un signal représentatif du bit du poids supérieur décalé. Dans ce cas, le formateur de cycle mineur 21 (figure 3) fournit à 1' entrée 81 (figure 9) un signal qui ouvre le commutateur 220, et le signal de bit décalé est délivré par la sortie 89 de l'adaptateur 223. Si le décalage s 'effectue du coté des bits moins significatifs, le signal de bit décalé parvient par la ligne de communication 90 à l'adaptateur 224 et de là, à l'entrée du commutateur 222 qui, à réception d'un signal d'écriture, le délivre par la sortie 96.En cas de décalages vers les bits de poids supérieur, le contenu du registre d'états du résultat de l'opération 49 (figure 3) apparat sur l'entrée 227 (figure 9) du commutateur 220 et, lorsqu'un signal d'écriture est appliqué à l'entrée 81, l'information est émise par la sortie 89. Lorsque le décalage s'effectue vers les bits de poids inférieur le contenu du registre d'états du résultat d'opération 49 apparat sur l'entrée 230 du commutateur 222 pour être délivré par sa sortie 96.Si l'unité de traitement 1 (figure 3) traite des opérandes dont la longueur correspond à la capacité numérique de l'unité de traitement 1, l'entrée 91 de l'unité arithmétique et logique 42 et l'entrée 92 du décaleur 46 reçoivent un signal de la sortie 89 de l'extenseur de format 75, la ligne de liaison 90 reçoit un signal de la sortie 94 du décaleur 46 et l'achemine vers l'entrée 93 de l'unité arithmétique et logique 42. Lors de la lecture, l'extenseur de format 75 délivre un signal de report et un signal accompagnant le signal de report. L'extenseur de format 75 reçoit sur son-entrée 79 un-niveau- logique représentatif d'une unité de traitement de niveau hiérarchique supérieur, par exemple 197 (figure 5).Lors de la lecture, l'extenseur de format 75 délivre alors à sa sortie 89 un niveau logique correspondant au type d'opération. Ainsi, aux opérations "addition à 1", "soustraction" et "complémentation1, la sortie 89 passe au niveau de 1 logique accompagné d'un signal apparaissant sur la ligne de liaison 90.. L'unité arithmétique et logique 42 reçoit les signaux sur ses entrées 91 et 93, accomplit l'opération et délivre sur sa sortie 97 un signal de fin d'exécution de l'opération au formateur de cycle mineur 21. Pendant la lecture, le résultat de l'opération s'inscrit dans le registre de résultat partiel 44. Le résultat de l'opération vient sur l'entrée multiple 45 et s'inscrit lorsqu'un signal de validation est appliqué à l'entrée 130. Le signal de fin d'exécution de l'opération arrive par l'entrée multiple 29 (figure 2) au comparateur 27. Suivant le fonctionnement du formateur de cycle mineur 21 qulon vient de décrire, la bascule multistable 22 passe dans l'état de formation des signaux d'écriture fournis par la sortie 35 de l'organe 33 (sortie 84 (figure 3) du formateur de cycle mineur 21). L'extenseur de format 75 délivre pendant l'écriture les signaux de bits décalés. En cas de décalage circulaire vers les bits de poids supérieur le décaleur 46 fournit, par sa sortie 95, un signal à l'extenseur de format 75 qui fournit par sa sortie 89 un signal de bit de poids supérieur décalé à l'entrée 92 du décaleur 46. On entend, par décalage circulaire vers les bits de poids supérieur, le transfert du signal de bit à décaler (poids le plus élevé) depuis la sortie 89 de l'extenseur de format 75 vers l'emplacement du bit de poids le plus faible à l'entrée 92 du décaleur 46.On entend par décalage circulaire vers. les bits de poids inférieur, le transfert du signal de bit à décaler (poids le plus faible) à partir de la sortie 94 du décaleur 46 par la ligne de liaison 90 à l'extenseur de format 75 qui, lui, envoie ce signal par sa sortie 96 sur le décaleur 46, à l'emplacement du bit de poids le plus élevé. Le décalage logique diffère du décalage cyclique en ce que les bits de poids inférieur et poids supérieur reçoivent un signal O logique des commutateurs 218 et 222 (figure 3) de l'extenseur de format 75. Lors du décalage logique l'extenseur de format 75 fournit sur sa sortie 89 le niveau 0 logique. En cas de décalage du c8té des bits du poids inférieur le signal de bit à décaler parvient de la sortie 94 (figure 3) du décaleur, par la ligne de liaison 90, à l'extenseur de format 75. En cas de décalage circulaire, le signal de bit à décaler arrive de la sortie 96 au décaleur 46. En cas de décalage logique, l'extenseur de format 75 fournit au décaleur 46 le niveau 0 logique. L'information à transférer est validée par le signal d'écriture parvenant sur l'entrée 125 du décaleur 46. En même temps, le résultat de l'opération arrive sur l'entrée multiple 71 du registre de résultat 58 pour être inscrit à réception d'un signal de validation d'écriture arrivant à l'entrée 123. Si la micro-instruction donnée comporte un code autorisant l'écriture du résultat de l'opération dans l'un des registres du bloc de registres banalisés 40, ou dans le registre d'états du résultat de l'opération 49, l'information arrivant sur les entrées multiples 72 et 73 respectives est inscrite à réception dlun signal d'écriture arrivant respectivement sur les entrées 124 et 125. Le registre d'états 49 mémorise le signe du résultat de l'opération, le résultat de la comparaison à 0, le débordement de la capacité digitale, le report à partir d'un bit de poids supérieur ou les signaux de bits à décaler. L'information arrive sur l'entrée multiple 51 pour être inscrite sur un signal de validation d'écriture appliqué à l'entrée 50 par le décodeur de micro-opérations 38 et sur un signal d'écriture appliqué à l'entrée 126.Si le code de micro-instruction comporte les indicatifs autorisant le transfert du résultat de l'opération à travers-les unités d'échange 52, 53 et 54 vers les lignes de communication 55, 56 et 57, le signal d'écriture appliqué aux entrées 120, 121 et 122 des blocs de commande 76, 77 et 78 valide les signaux appropriés aux entrées 99, 101 et 103 des blocs 76, 77 et 78, produits par le décodeur de micro-opérations 38. Le bloc de commande 76 (ou 77, ou 78) (figure 10) fonctionne de la façon suivante. - La bascule 231 reçoit sur son entrée 98 (100, 102) un signal venant de la sortie respective du décodeur de micro-opérations 38 (figure 3) et indiquant l'écriture de ltinformation. L'entrée 114 (115, 116) de la bascule 231 reçoit un signal de réception confirmatif du niveau logique du signal existant à l'entrée 98 (100, 102). Le signal à la sortie 140 (142, 144) de la bascule 231 valide l'enregistrement de l'information arrivant sur l'unité d'échange 5? (53 et 54) (figure 3). le fil 104 (105et 106) (figure 10) achemine un signal qui accompagne l'information de provenance extérieure. Suivant l'état du signal à l'entrée 235, la bascule 231-s'inverse à l'arrivée -d'un nouveau signal.Le signal délivré par la bascule 231 parvient sur l'entrée du circuit de sortie 233 qui fournit un signal de fin de réception de l'information sur le fil 107 (108, 109). Le signal à la sortie 140 (142 et 144) de la bascule 231 s'en trouve changé et l'entrée de l'information cesse. Si la micro-instruction comporte un code représentatif d'extraction d'information la bascule 232 reçoit sur son entrée 99 (101, 103) un signal du décodeur de micro-opérations 38 (figure 3). L'entrée 120 (121, 122) (figure 10) reçoit un signal d'écriture qui confirme l'état de la bascule 232 caractéristique de l'extraction d'information. Après écriture, la bascule 232 fournit sur sa sortie 141 (143, 145) un signal d autorisation d'extraction d'information Le circuit de sortie 234 fait apparaître sur le fil 104 (105, 106) un signal représentatif de l'extraction d'information.La destination extérieure de l'information reçoit par le fil 104 (105, 106) un signal et envoie par le fil 107 (108, 109) un signal de réponse annonçant la fin de réception. Ce signal, venu sur l'entrée 236 de la bascule 232, fait basculer celle-ci ce qui fait changer le niveau logique à sa sortie 141 (143, 145) : l'extraction de l'information cesse. Respectivement, le fil 104 (105, 106), se trouve lui aussi, changé de niveau logique. L'écriture terminée, le résultat de 11 opération est transféré soit de la sortie multiple 60 du registre Je résultat 58 aux entrées multiples 64 et 65 des unités d'échange 53 et 54, soit de la sortie multiple du registre d'états du résultat de l'opéra- tion 49 à l'entrée multiple 66 de l'unité d'échange 52. Bes blocs de commande 76, 77 ou 78 délivrent un signal autorisant l'extrac- tion de l'information des unités d'échange 52, 53 ou 54, cette information parvient sur les entrées141, 143 ou 145 des unités d'échange 52, 53 ou 54. Simultanément, le bloc de commande 76, 77 ou 78 délivre, sur le fil 104, 105 ou 106, un signal qui accompagne l'information extraite. La destination extérieure reçoit les signaux arrivant par le fil 104, 105 ou 106 et envoie un signal de fin de réception de l'information par le fil 107, 108 ou 109. Le bloc de commande 76, 77 ou 78 reçoit les signaux venant par le fil 107, 108 ou 109, change le niveau logique sur l'entrée 141, 143 ou 145 de l'unité d'échange 52, 53 ou 54 qui se coupe, et le transfert de l'information par la ligne de liaison 55, 56 ou 57 cesse. Sur ce, le cycle d'exécution de la micro-instruction donnée prend fin. Chaque séquence de traitement de l'information est mise en correspondance avec un niveau logique déterminé sur le fil d'horloge 138. Tant qu'une origine ou destination de l'information extérieure délivre au fil d'horloge 138 des signaux correspondant à une séquence donnée de traitement de l'information, l'unité de traitement 1 (figure 1) ou l'unité de commande microprogrammée 8 ne peut pas passer à la séquence suivante de traitement de l'information. L'unité de commande microprogrammée 8 fonctionne de la façon suivante. Le formateur de cycle mineur 21 reçoit sur son entrée 14 (figure 4) un signal qui met l'unité dans l'état précédant le début de l'exécution d'une suite d'instructions. Dans ce cas, le formateur de cycle mineur 21 établit un niveau logique déterminé sur le fil d'horloge 167 et, en cas de présence du bloc de commande 16-8, délivre à 11 entrée 188 un signal mettant ce bloc de commande 168 en attente d'un signal qui arrive sur son entrée 169. Le fonctionnement du bloc de commande 168 (171), représenté à la figure 11, est le suivant. La bascule 237 reçoit sur son entrée 240 un signal provenant de la sortie 182 (181) (figure 4) du registre de service 158. Le niveau logique de ce signal est pris en compte par la bascule 237 (figure 11) qui s'inverse lorsqu'un signal se présente à son entrée 169 (172) et fournit à sa sortie 239 un signal autorisant l'écriture de l'information dans le registre d'entrée 146 (148) (figure 4). L'entrée 169 (172) (figure 11) reçoit un signal de l'extérieur qui accompagne l'information arrivant et chaque état de la bascule 237 ; en conséquence la bascule 237 délivre sur sa sortie 239 un signal qui empêche l'écriture dtinformation dans les registres d'entrée 146 (148) (figure 4).Le circuit de sortie 238 change d'état pour fournir à sa sortie 170 (173) un signal représentatif de la fin d'écriture d'information dans les registres d'entrée 146 (148). La destination extérieure de l'information reçoit un signal de la sortie 170 (173) du circuit de sortie 238 et change le niveau logique à l'entrée 169 (172), ce qui inverse-la bascule 237 et produit encore une fois le basculement du circuit de sortie 238. A la sortie 170 (173) du circuit de sortie 238 apparaît un signal de fin d'écriture d'information dans les registres d'entrée 146 (148). L'unité de commande microprogrammée 8 se trouve en régime de réception du code d'instruction élaboré par l'origine extérieure de l'information (non représenté sur les dessins). A réception d'un signal par l'entrée 169 du bloc de commande 168, celui-ci change d'état et fournit un signal à l'entrée 183 du registre d'entrée 146 et à l'entrée 184 du formateur de cycle mineur 21. Le registre d'entrée 146 reçoit de l'entrée multiple 147 le code d'instruction. À réception d'un signal sur son entrée 184, le formateur de cycle mineur 21 passe dans 11 état suivant pour délivrer sur sa sortie 174 un signal de validation. Une nouvelle séquence de traitement de l'information arrivant sur les entrées multiples 151, 152 et 161 du bloc d'adresses programmables 150 commence. La mémoire de micro-instructions 154 reçoit sur son entrée multiple 153 l'adresse d'une micro-instruction. En même temps qu'arrive l'adresse de la micro-instruction, l'entrée 175 reçoit un signal de validation. La mémoire de micro-instructions 154 envoie, par sa sortie multiple 155, l'information sur le registre de micro-instructions 156 ; par sa sortie 159, sur le registre de réaction 160 ; et, par sa sortie 157, sur le registre de service 158. Le registre de service 158 (figure 12) fonctionne de la manière suivante. Les bascules 241, 242, 243, 244, 245 reçoivent sur leurs entrées 246, 247, 248, 249, 250 une information de la sortie multiple 157 (figure 4) de la mémoire de micro-instructions 154. Un signal de validation d'écriture parvient sur les entrées 251, 252, 253, 254, 255 des bascules 241, 242, 243, 244, 245. Les bascules 241, 242, 243, 244 et 245 sont conçues de façon que chacune d'elles ne peut mémoriser 11 information qu'en code direct ou en code inverse.Les sorties 177, 178, 180, 181 et 182 délivrent l'information aux blocs et aux registres respectifs de l'unité de commande microprogrammée 8 (figure 4).Un signal parvenant, de la sortie 176 de la mémoire de micro-instructions 154, à l'entrée respective du formateur de cycle mineur 21 le fait passer dans l'état suivant pour qu'il délivre par ses sorties 191 et 192 les signaux qui accompagnent l'information dirigée respectivement vers le registre de micro-instructions 156 et vers le registre de service 158. Après un temps correspondant à la période d'écriture de l'information dans le registre de micro-instructions 156 et le registre de service ~58, le formateur de cycle mineur 21 prend l'état suivant qui est celui d'apparition d'une micro-instruction à la sortie multiple 164. Un niveau logique déterminé apparat sur le fil d'horloge 166.Si, d'une destination extérieure d'information (par exemple de l'unité de traitement 1), le fil d'horloge 166 reçoit les signaux représentatifs d'extraction d'information, le formateur de cycle mineur 21 fournit sur sa sortie 193 un signal autorisant le transfert d'information de la sortie multiple 162 du registre de micro-instructions 156 à travers l'unité d'amplification de sortie 163 vers la sortie multiple 164.Dans ce cas, après écriture de l'information dans le registre de microinstructions 156, le registre de réaction 160 et le registre de service 158, le formateur de cycle mineur 21 fournit sur sa sortie 174 un signal qui met le bloc d'adresses programmables 150 et la mémoire de micro-instructions 154 dans l'état de transfert de 11 information d'entrée suivante. le registre de réaction 160 reçoit l'adresse de la micro-instruction suivante. La destination extérieure d'information (unité de traitement 1) reçoit la microinstruction et change le niveau logique sur le fil d'horloge 166. Le formateur de cycle mineur 21 prend en compte le niveau de signal sur le fil d'horloge 166, change d'état et ne fournit aucun signal à sa sortie 193. La sortie multiple 164 et la sortie de déclenchement 165 ne délivrent aucune information à l'extérieur. Simultanément, le formateur de cycle mineur 21 fournit sur sa sortie 174 un signal de validation de la nouvelle information d'entrée. D'une manière analogue, le signal sur la sortie 176 de la mémoire de micro-instructions 154 change l'état du formateur de cycle mineur 21 qui, lui aussi, change le niveau logique sur le fil d'horloge 166. Dans ce cas, à condition qu'un signal correspondant vienne de l'extérieur sur le fil d'horloge 166, le formateur de cycle mineur 21 fournit un signal d'extraction d'information sur sa sortie 193.Le registre de service 158 délivre sur sa sortie 177 un signal dont l'un des niveaux valide l1 envoi d'une microinstruction sur l'entrée multiple 164 et l'autre l'interdit. Le formateur de cycle mineur 21 reçoit sur son entrée 179 un signal mettant l'unité de commande microprogrammée 8 dans la séquence suivante de lecture de la nouvelle micro-instruction, quel que soit le niveau logique du signal extérieur sur le fil d'horloge 166, et les signaux agissant sur l'entrée 179 changent le niveau logique sur le fil d'horloge 167 du formateur de cycle mineur 21. Cela indique l'écriture de l'instruction suivante dans le registre d'entrée 146.Simultanément, le registre de service 158 fournit, par sa sortie#182, un signal à l'entrée du bloc de commande 168 pour préparer celui-ci à la réception d'une nouvelle instruction. Le signal apparu à la sortie 181 du registre de service 158 met le bloc de commande t71 dans l'état qui valide l'écriture d'information dans le registre d'entrée 148,par 11 entrée multiple 149. Suivant son niveau, le signal sur la sortie 180 du registre de service 158 soit autorise l'écriture de l'adresse suivante à l'apparition d'un signal de validation sur la sortic 190 du formateur de cycle mineur 21, soit l'interdit. Ainsi l'unité de commande microprogrammée 8 élabore une suite de micro-instructions selon le code correspondant contenu dans le registre d'entrée 146 et selon l'état du résultat d'opération contenu dans le registre d'entrée 148. Les unités de traitement 194, 195, 196, t97 (figure 5) et l'unité de commande microprogrammée 8 fonctionnent de la façon suivante. Sur l'entrée 198 des unités 194, 195, 196, 197 et sur l'entrée 14 de l'unité de commande microprogrammée 8 arrive un signal qui met ces unités dans l'état précédent le début de l'exécution d'une séquence d'instructions. L'unité de traitement 197 reçoit sur son entrée 79 un signal représentatif de son niveau hiérarchique supérieur. Les unités de traitement 194, 195, 196 reçoivent sur leur entrée 79 un signal représentatif de leur niveau hiérarchique inférieur. A réception du code d'instruction, inscrit par l'entrée multiple 9, l'unité de commande micro-programmée 8 délivre par sa sortie multiple 18 une micro-instruction et, par sa sortie 17, un signal de déclenchement. Les unités de traitement 194, 195, 196, 197 reçoivent le code de micro-instruction et fournissent les signaux au fil d'horloge 15.Etant donné l'interconnexion des fils d'horloge 15, les unités de traitement 194, 195, 196, 197 peuvent se trouver toutes à la fois dans une même séquence de traitement d'information. L'unité dé commande microprogrammée 8 cesse de délivrer la micro-instruction à sa sortie multiple 18. Les unités de traitement 194, 495, f96, 197 délivrent par leurs sorties 89 des signaux de report. Des signaux caractéristiques de la lecture de l'information se forment sur le fil d'horloge 15. Les unités de traitement 194, 195, 196, 197 passent dans la séquence d'écriture de l'information, si toutes les lignes de liaison 201 de ces unités de traitement 194, 195, 196, 197 présentent le signal accompagnant le signal de report. Si les fils d'horloge 15 changent de niveau logique, les unités de traitement 194, 195, 196, 197 passent dans la séquence d'écriture et délivrent, par leurs sorties 89 et leurs lignes de liaison 201, des signaux de bits à décaler. Lorsque les fils d'horloge 15 ont un niveau représentatif de fin d'écriture, des signaux de fin d'écriture apparaissent aux sorties 89 et sur les lignes de liaison 201.Si la micro instruction en cours comporte le code d'extraction d'information des unités de traitement ~94, 195, 196, 197, après la fin de la séquence d'écriture,le fil 202, ou le fil 203, ou encore l'entrée 200 de l'unité de commande microprogrammée 8, présente un signal traduisant le transfert de l'information par la ligne de communication multiplexée 2 ou 3 soit vers l'extérieur soit vers l'entrée multiple 199 de 1'unité de commande microprogrammée 8. L'unité de traitement 197 délivre, par la ligne de liaison 55, à l'entrée 199 de l'unité 8, le contenu du registre d'états du résultat d'opération 149 (figure 3) en fonction du code de micro-instruction. Les unités de traitement 194, 195, 196 (figure 5) ne délivrent, par les lignes de liaison 55, que le résultat de la comparaison du résultat de l'opération à 0. En cas où la micro-instruction comprend d'autres -codes,les unités de traitement 194, 195, 196, 1-97 effectuent l'échange d'information entre elles par les lignes de liaison 55. Dans ce cas, l'unité 194 (ou 195, ou 196, ou 197) délivrant l'information l'accompagne par un signal passant par le fil 104, et l'unité 194 (195, 196, 197) recevant l'information délivre un signal de réponse par le fil 107. L'unité de commande microprogramm#ée 8 reçoit, sur son entrée multiple 199, des signaux représentatifs, de ltétat du résultat de l'opération. Dans ce cas, le signal accompagnant l'information émise est appliqué à l'entrez 200 par les fils 104 et le signal de réponse témoignant de la fin de la réception de l'information parvient par la sortie 16 aux fils 107. La mise en série des unités de commande microprogrammée 206 et 207 (figure 6) permet la commande à double niveau de l'exécution des opérations. L'entrée 14 de l'unité de commande microprogrammée 207 (niveau de commande bas) et de l'unité de commande microprogrammée 206 (niveau de commande haut) et rentrée 198 des unités de traitement 194, 195, 196 et 197 reçoivent un signal mettant ces unités dans l'état précédant le début d'exécution d'une suite d'instructions. L'unité de commande microprogrammée 206 reçoit sur son entrée multiple 9 le code d'instruction accompagné d'un signal arrivant sur l'entrez 10. L'unité de commande microprogrammée 206 fournit, par sa sortie multiple 18, le code de micro-instruction à ltentrée multiple 9 de l'unité de commande microprogrammée 207.En même temps l'unité de commande microprogrammée 206 délivre, par sa sortie de déclen- chement 17, à l'entrée 10 de l'unité de commande microprogrammée 207, un signal autorisant l'introduction de l'information par 1'entrée 9 dans 1'unité de commande microprogrammée 207. Dans ce cas, la micro-instruction issue de la sortie multiple 18 de l'unité de commande microprogrammée 206 est décodée dans l'unité de commande microprogrammée 207 sous forme d'une suite de microinstructions destinées à commander les unités de traitement 194, 195, 196 et 197.Après sortie de toute la séquence de microinstructions de l'unité de commande microprogrammée 207, celle-ci fournit au fil d'horloge 112 un signal d'autorisation de lecture de la micro-instruction suivante dans l'unité de commande microprogrammée 206. Après restitution de la totalité des micro-instructions consécutives par l'unité de commande microprogrammée 206, celle-ci fait apparaître sur le fil d'horloge 12 un signal d'autorisation d'écriture, par son entrée multiple 9, de l'instruction suivante. L'écriture de l'instruction s'effectue après apparition d'un signal à l'entrée 10 de l'unité de commande microprogrammée 206.Ce signal accompagne l'instruction de provenance extérieure, La mise en parallèle des unités de commande microprog rammée 208, 209 et 210 (fig. 7) permet d'augmenter la capacité delamémoire microprogrammée.Dans ce cas, toutes les unités de commande microprogrammée 208, 209, et 210 constituent un seul niveau de commande L'entrée 14 des unités de commande microprogrammée 208, 209, 210 et l'entrée 198 des unités de traitement 194, 195, 196, 197 reçoivent un signal qui met ces unités dans ltétat précédant le début de l'exécution d'une suite d'instructions. Dans ce cas, le fil d'horloge 214 des unités de commande microprogrammée 208, 209, 210 passe à un niveau logique caractéristique de l'écriture d'instruction.Les unités 208, 209, 210 reçoivent le code d'instruction sur leurs entrées multiples 211 et un signal sur l'entrée 212. Les unités de commande microprogrammée 208, 209 et 210 reçoivent le code d'instruction et délivrent un signal de fin d'écriture par leur sortie 213. Les entrées multiples 199 des unités de commande microprogrammôe 208, 209, 210 reçoivent l'information sur ltétat du résultat d'opération. Les unités de commande microprogrammée 208, 209, 210, reliées entre elles par les fils d'horloge 15 et 12, passent simultanément dans les séquences données de traitement de l'information. Il existe deux modes de transfert du code de microinstruction vers les sorties multiples 18 Le premier mode est celui où la micro-instruction est fournie par une seule unité (par exemple par l'unité de commande microprogrammée 208). Dans les unités de commande microprogrammée 209 et 210 la sortie 197 (fig. 4) du registre de service 158 présente alors un signal qui interdit la sortie de ltinformation de l'unité d'amplification de sortie 163. Dans le second mode, les unités de commande microprogrammée 208, 209 ou 210 délivrent toutes a la fois les micro-instructions à la sortie#mu1tîp1e 18.L'information existant sur les sorties multiples communes 18 des unités de commande microprogrammée 208, 209, et 210 se transforme en résultat d'exécution d'une fonction logique déterminée sur les sorties communes -18 des unités de commande microprogrammée 208, 209 et 210. En cas de montage sôrie-parallèle des unités de commande microprogrammée 215, 216 et 217 (fig. 8) et de montage parallèle des unités de traitement 194, 1951 196 et 197, le système de calcul micro-processeur fonctionne de la manière suivante. Les entrées 14 des unités de commande microprogrammée 215, 216 et 217 et l'entrée 198 des unités de traitement 194, 195, 196 et 197 reçoivent un signal qui met ces unités dans l'état précédant le début de l'exécution d'une suite d'instructions. L'unité de commande microprogrammée 217 reçoit sur son entrée multiple 9 le code d'instruction et le transforme en une suite de micro-instructions dont chacune est décodée à son tour sous forme d'une suite de micro-instructions dans les unités de commande microprogrammée 215 et 216.Il faut noter â ce propos que les unités de commande microprogrammée 215 et 216 fonctionnent de façon analogues aux unités de commande microprogrammée 208, 209 et 210 montées en parallèle (fig. 7). Les unités de commande microprogrammée 215, 216 et 217 reçoivent sur leurs entrées multiples 199 une information sur les états du résultat d'opération. Le système de calcul microprocesseur présente, entre autres particularités et avantages, les suivants. L'unité de traitement et 1'unité de commande microprogrammée constituent des dispositifs autonomes. La présence d'un formateur de cycle mineur et de fils d'horloge réunissant tous les dispositifs dans un système de calcul jr- %À perrn#t de réaliser des systèmes de calcul de puissance fonctionnelle différente sans exiger pour autant des moyens de réglage des dispositifs et de l'ensemble du système. Les unités de traitement montées en parallèle constituent ltopérateur du système de calcul microprocesseur et sont capables de traiter des opérandes dont la longueur est multiple du nombre d'unités de traitement utilisées.Il est à noter à ce propos que la rapidité de fonctionnement de l'opérateur est pratiquement indépendante du nombre d'unités de traitement mises en parallèle grâce à l'autonomie des unités de traitement. Les unités de commande microprogrammée permettent tant la commande a niveau unique que la commande à plusieurs niveaux. En cas de commande à niveau unique, la capacité de-la mémoire microprogrammée augmente avec le nombre d'unités de commande microprogrammée mises en parallèle. - Les fils d'horloge communs permettent aux unités de commande microprogrammée de fonctionner simultanément. Dans ce cas il n'est pas nécessaire d'utiliser des moyens supplémentaires pour synchroniser les dispositifs. En cas de montage en série des unités de commande microprogrammée, la commande se fait à plusieurs niveaux.Dans ce cas la présence de niveaux de commande permet égalèment dtaugmènter la capacité -de la mémoire microprogrammée avec un nombre moindre de dispositifs en comparaison du montage parallèle des unités de commande microprogrammee en fonction du répertoire d'instructions adopté La combinaison du montage série et du montage parallèle des unités de commande microprogrammée autorise une constitution adaptée du système de calcul. Les fils d'horloge reliant l'opérateur aux unités de commande microprogrammée et les fils de signaux destinés à l'échange dtinformation offrent la poss-ibi- lité de concevoir des systèmes de calcul sans faire appel â des moyens supplémentaires. Les blocs de commande réalisent un échange autonome des informations entre dispositifs. Grâce au couplage entre l'unité arithmétique et logique de l'unité de traitement et le formateur de cycle mineur il est possible de terminer d'une façon autonome les opérations dans les unités de traitement. Le registre de service de 1'unité de commande microprogrammée permet d'améliorer la souplesse fonctionnelle de cette dernière par l'effet des bits qui reçoivent l'information sur la commutation des blocs et registres dans les séquences données de traitement de l'information. REVENDICATIONS 1. Systeme de calcul microprocesseur qui comporte au moins une unité de traitement formant opérateur et comprenant un registre de micro-instructions destiné à mémoriser un code de micro-instr##uction, un décodeur de micro-opérations dont une entrée multiple est raccordée à une sortie multiple du registre de micro-instructions, un bloc de registres banalisés pour mémoriser les opérandes dont une entrée est raccordée à une sortie correspondante du décodeur de micro-opérations, une unité arithmétique et logique dont une entrée est réunie à une sortie correspondante du décodeur de micro-opérations et dont une entrée multiple est raccordée à une sortie multiple du bloc de registres banalisés, un registre de résultat partiel d'opération dont une entrée multiple es~t réunie à une sortie multiple de l'unité arithmétique et lo-gique, un décaleur qui a une entrée réunie à ue sortie respective du décodeur de micro-opérations et une entrée multiple raccordée à la sortie multiple du registre de résultat partiel dtopération, un registre d'états du résultat d 'opération dont une entrée est raccordée à la sortie respective du décodeur de microopérations et dont une entrée multiple est réunie à la sortie multiple du décaleur, au moins une unité d'échange disposant d'une ligne multiplexée d'échange avec d'autres origines et destinations de l'information qui a une entrée multiple raccordée à une sortie multiple du registre d'états du résultat d'opération, un registre de résultat dont#une entrée est raccordée à une sortie correspondante du décodeur de micro-opérations, la sortie multiple du registre de résultat, une deuxième -sortie multiple du bloc de registres banalisés et une deuxième sortie multiple du regis#tre d'états du résultat de l'opération étant réunies et raccordées à une deuxième sortie multiple de l'unité arithmétique et logique ; la sprtie multiple de l'unité d'échange et une deuxième sortie multiple du décodeur étant réunies entre elles et raccordées à des entrées multiples correspondantes du registre de résultat, du bloc de registres banalisés et du registre d'états du résultat de l'opération, et au moins une unité de commande microprogrammée servant à mettre en parallèle des codes de micro-instructions formant un niveau de commande d'exécution des opérations et comportant au moins un registre d'entrée doté d'une entrée multiple dont une première partie des voies est destinée à recevoir le code d'instructions et l'autre- partie des voies est destinée à recevoir les états du résultat de l'opération et est raccordée à une ligne de communication multiplexée de l'unité d'échange faisant partie de 11 unité de traitement, un bloc d'adresses programmables dont une entrée multiple est raccordée à une sortie multiple du registre d'entrée, une mémoire de microinstructions dont une entrée multiple est réunie à la sortie multiple du bloc d'adresses programmables, un registre de réac- tion qui a une entrée multiple raccordée à la sortie multiple de la mémoire de micro-instructions et sa sortie multiple réunie à l'entrée multiple du bloc d'adresses programmables, un registre de micro-instructions qui a une entrée multiple raccordée à la deuxième sortie multiple de la mémoire de microinstructions et une unité d'amplification de sortie. dont l'entrée multiple est réunie à la sortie multiple du registre de micro-instructions, et la sortie multiple est raccordée à 11 entrée multiple du registre de micro-instructions de l'unité de traitement, caracterisEen ce que chaque unité de traitement et chaque unité de commande microprogrammée comporte un forma teur de cycle mineur fournissant des signaux d'horloge decycle mineur qui commandent le séquencement des informations dans l'unité respective, tous les formateurs de cycle mineur étant réunis entre eux par l'intermédiaire drune ligne. 2. 'Systême de calcul microprocesseur, selon la revendication 1-, caractérisé par le fait que le formateur de cycle## mineur comporte : une bascule à plusieurs états stables dotée d'une entrée de déclenchement et d'une entrée de signal mettant le dispositif à ltétat précédant l'exécution d'une suite d'instructions ; un organe à retard dont l'entrée multiple est raccordée à la sortie multiple de la bascule multistable ; un comparateur entre les signaux retardés de la bascule multistable et les signaux de fin des étapes d'opération,dont une entrée multiple est réunie à la sortie multiple de l'organe à retard et dont 11 autre entrée multiple reçoit les signaux de fin des étapes d'opération ; un organe d'asservissement au niveau logique agissant sur la ligne d'horloge en couplage avec cette ligne d'horloge et avec la bascule multistable, dont une entrée mul tiple est réunie à la sortie multiple du comparateur ; une horloge dont l'entrée multiple est raccordée à une autre sortie multiple de la bascule multistable, sa sortie multiple servant à l'démission des signaux d'horloge de cycle mineur qui commandent le séquencement des opérations dans le dispositif. 3. Système de calcul microprocesseur selon la revendica tion l ou 2, comprenant un groupe d'unités de traitement montées en parallèle nour permettre d'accroître le format de 1'informa tion traitée en parallèle, caractérisé en ce que chaque unité de traitement comprend un extenseur de format dont une entrée est destinée aux signaux extérieurs indiquant la position informationnelle de l'unité de traitement respective dans le système, d'autres entrées sont raccordées à des sorties correspondantes du formateur de cycle mineur et du décodeur de micro-opérations, et une autre entrée encore est réunie à.la sortie du-registre d'états du résultat de l'opération ; les extenseurs de format et les unités arithméti ques et logiques respectives de la totalité des unités de traitement sont montés en série de façon à former un circuit fermé du fait que.deux sorties de l'unité--arithmétique et logique sont raccordées à des entrées respectives de l'extenseur de format;; et, de plus, l'extenseur de format de chaque unité de traitement comporte une sortie de signal de report et de signal de bit à décaler et une ligne de liaison pour le signal accompagnant le signal de report et pour le signal de bit à décaler, ladite sortie et ladite ligne étant raccordées à des entrées respectives de l'unité arithmétique et logique d'une autre unite de traitement correspôndante de façon que l'entrée de signal de report de ltunité arithmétique et logique soit réunie à l'entrée de signal de bit j. décaler du décaleur et que l'entrée de signal accompagnant le signal de report de l'unité arithmétique et logique soit réunie à la sortie de signal de bit à décaler du décaleur, l'une des sorties du décaleur étant raccordée à l'entrée respective de ltextenseur de format dont une entrée est raccordée à une entrée correspondante du décaleur ; l'unité arithmétique et logique comporte une sortie de signaux de fin d'opération réunie à une entrée correspondante du formateur de cycle mineur, une sortie de déclenchement de l'unité d'amplification de sortie de l'unité de commande micro programmée étant raccordée aux entrées communes des formateurs de cycle mineur des unités de traitement ; et toutes les unités de traitement du système contiennent un même nombre d'unités d'échange, les entrées multiples des registres de micro-instruc tions de toutes les unités de traitement étant réunies en un ; point commun. 4. Système de calcul microprocesseur selon la revendica tion 3, caractérisé en ce que, dans les unités de traitement, chaque unité déchargée est dotée d'un bloc de commande dont' les entrées sont réunies a des sorties respectives du décodeur de micro-opérations et à des sorties respectif ves du formateur de cycle mineur, et dont les sorties sont raccordées aux entrées respectives de l'unité d'échange ; et, de plus, le bloc de commande comporte un fil de signaux autorisant l'écriture de l'information et accompa gnant l'information émise et un fil de signaux de fin d'écriture ou de lecture de l'information, les fils correspondants des blocs de commande respectifs-de toutes les unités de traitement étant réunis entre eux pour former les bus appropries. 5. Système de calcul microprocesseur selon l'une quel conque des revendications 1 à 4r caractérisé en ce que les sorties du formateur de cycle mineur de l'unité de commande microprogrammée sont raccordées aux entrées respectives du registre de réaction, #du registre de micro-instructions, de l'unité d'amplificateurs de sortie et du bloc d'adresses programmables, et l'une des sorties du bloc d'adresses program mables est réunie à une entrée respective de la mémoire de micro-instructions dont une des sorties est raccordées à une entrée correspondante du formateur de cycle mineur. 6. Système de calcul microprocesseur selon la revendica tion 5, caractérisé en ce que l'unité de commande micro programmée comporte un registre de service destiné à mémoriser les conditions codées de passage de l'unité de commande micro programmée d'un état à l'autre ; le registre d'entrée est doté d'un bloc de commande destiné à gérer les échanges d'informa tion ; 1 'entrée multiple du registre de service estracaordée à une scr#e multiple correspondante de la mémoire de micro-instructions, tandis aue ses sorties sont raccordées aux entrées respectives de l'unité d'amplificateurs de sortie du formater de cycle mineur, du registre de réaction et du bloc de commande ; la sortie du bloc de commande est raccordée à une entrée correspondante du registre d'entrée et à une entrée correspondante du formateur de cycle mineur, une autre# entrée du bloc de commande étant destinée au signal d'arrivée de l'information, et une autre sortie étant réservée au signal de fin de réception de l'information et les sorties du formateur de cycle mineur sont raccordées à l'entrée du bloc de commande et à celle du registre de service. 7. Système de calcul microprocesseur selon la revendication 6, caractérisé en ce que,les unités de commande microprogrammées constituant un groupe,elles sont montées en série de façon à former des niveaux de commande successifs ; une partie des voies, destinée à recevoir le code -d'instruction de l'entrée multiple du registre d'entrée de l'unité de commande microprogramée de niveau plus bas, est réunie à la sortie multiple de l'unité d'amplification de sortie de l'unité de commande microprogramée de niveau plus élevé, tandis que l'autre partie desvoies, destinée recevoir les états de résultat d'-opération des entrées multiples des registres d'entrée des unités de commande microprogrammée de tous les niveaux, sont réunies entre elles de manière à former une entrée commune ;;#et la sortie de déclenchement de l'unité d'amplification de sortie d'une unité de. commande microprogrammée d'un niveau est raccordée à ventrée de signal d'arrivée de l'information du bloc de commande de l'unité de commande microprogrammée du niveau immédiatement inférieur. 8. Système de calcul microprocesseur selon la revendication 6 ou 7, caractérisé en ce que-les unités de commande microprogrammée constituant un groupe - les unités de commande microprogrammée d'au moins un niveau de commande de l'exécution des opérations sont typiquement montées en parallèle dans le but d'aecroftre la capacité mémoire à microprogrammes les entrées multiples semblables des registres d'entrée soient réunies entre elles, les entrées des blocs de commande destinées au signal d'arrivée de l'information sont réunies, et les sorties des blocs de commande destinées à l'émission du signal de fin d'écriture de l'information et les sorties multiples des unités d'amplificateurs de sortie de toutes les unités de commande microprogrammée d'un même niveau montées en parallèle sont raccordées respectivement entre elles.