FR 2406308 A1 19790511 FR 7829244 A 19781013 La présente invention concerne les transistors sesoires effet de champ et, en particulier, un transistor mémoire i effet de champ double diélectrique de grille (M1112S) perfectionné, susceptible d'être utilisé dans une matrice de mesoflsation. En raison de leur structure Ml1 I2S, ces transistors mémoires sont, entre autres appellations, connus sous celle de "cellule à double diélectrique" (en anglais "dual dielectric cell" : DDC). Ce sont en pratique presque exclusivement des transistors i effet de champ MNOS, mais parfois aussi des transistors effet de champ MAOS, dans lesquels les différentes lettres ont la signification suivante M : électrode de grille métallique N :nitrure de silicium (Si3N4) A : oxyde d1 aluminium (A1203) O : oxyde de silicium (SiO2) S : silicium Dans ces transistors, les couches de nitrure de silicium ou d'oxyde d'aluminium sont extremement minces, soit de l'ordre de 15 i 50 A, tandis que la couche d'oxyde qui les recouvre présente une épaisseur de 400 il 600 A. Les figures 1 et 2 annexées représentent deux realisations classiques de transistors mémoires effet de champ MNOS. Les régions constituant respectivement la source I et le drain 2 sont diffusees de la maniere habituelle, selon le procede de diffusion planaire, dans un substrat 4, de préférence en silicium. L'électrode de grille G recouvre la couche isolante de grille, constituée dans le cas présent par deux couches 5 et 6, au-dessus de la région formant le canal 3. En fonctionnement, la région constituant la source I est connectee i un potentiel situé entre le potentiel de la région de drain 2 et le potentiel du substrat 4, ou bien encore au potentiel du substrat. Le transistor memoire i effet de champ MNOS de la figure 2 présente certains avantages sur celui de la figure i, savoir, un faible risque de rupture entre ltélectrode de grille G et la region de drain 2, ou bien entre ltélectrode de grille G et la région de la source I, mais encore, et surtout, pendant lteffacement, c'est-à-dire la programmation de la tension de seuil inférieure (bord inférieur du créneau de tension de seuil), ou l'on évite de manière simple le danger de realiser un transistor à effet de champ du type appauvrissement.- En fait, la deuxieme structure réalisée selon la figure 2 est constituée par la disposition en série de trois transistors i effet de champ dont les deux situés à ltexterieur presentent également, par suite de l'epaisseur relativement importante de la couche isolante de grille, une tension normale de seuil du type i enrichissement. Ces deux realisations sont de forme classique rectangulaire, Si l'on regarde les régions ou électrodes (region de canal rectangulaire de largeur B et de longueur L). On a toutefois remarque que cette forse entra me un phenomine indesirable pendant la prograsuation. Dans un article de J.J.Chang publie pages 1039 1059 de la revue 'Sroceedings of the IEEE", vol. 64, N- 7 (juillet 1976), cet effet a été appele "effet de trottoir". Par suite du caractere non abrupt de la transition entre la zone mince de la couche d'oxyde de grille et la zone nettement plus épaisse des deux côtes de la région du canal, la programmation de la tension de seuil ne peut bien souvent être pleinement efficace dans les deux bandes marginales étroites od la couche d'oxyde présente une pente.Le créneau de la tension de seuil reste donc en ces points inférieur i la valeur limite et peut entraîner une reconnaissance de données erronée lorsque, par exemple, les transistors à effet de champ MNOS constitués par les zones de transition deviennent conducteurs å des tensions plus basses que la tension de seuil supérieure du transistor mémoire a effet de champ constitué par la zone centrale du montage en série, carte il est décrit dans la publication précitée en se reportant i la figure 18 de cette lame publication. Dans l'article de J.J.Chang sont enunerees quatre dispositions technologiques différentes susceptibles d'être utilisées pour éviter ledit "effet de trottoir", à savoir : 1. réalisation d'une transition d'épaisseur aussi abrupte que possible de la couche d'oxyde, 2. utilisation d'un écran de protection de champ, 3. disposition de petits ilots de blocage du courant n (ou P+) diffusés dans la zone marginale de la région du canal, selon le type de conductivité du substrat, 4. implantation volontaire d'ions dans la région du canal afin de compenser cet effet. Toutes les dispositions ainsi proposées dans la publication précitée pour éliminer "l'effet de trottoir" sont toutefois technologiquesent difficiles i réaliser ou bien d'un prix de revient élevé, sans garantir pour la plupart une solution totalement satisfaisante du proble e. On connaît une autre possibilité pour éviter "l'effet de trottoir"; c'est de prolonger cirrdelà du bord de l'électrode de grille G, et transversalement au canal, la mince couche isolante 5,6 (constituée par la couche d'oxyde 5 et la couche de nitrure 6) située au centre de la figure 2. Ceci a toutefois l'inconvénient de soumettre la couche isolante 5,6 extremement mince i une contrainte excessive au cours de la prograsmation, qui s'effectue par exemple à + 30V, par suite de l'intensité excessive du champ au bord de l'électrode de grille G, risquant ainsi d'entraîner une fatigue rapide du transistor mémoire. L'objet de l'invention est donc de prévoir un transistor mémoire i effet de champ de type MNOS ou MAOS ne présentant pas "d'effet de trottoir", celui-ci étant éliminé à coup sur par un procédé technologiquesent simple qui n affecte en aucune manier le fonctionnement d'une matrice de mémorisation constituée de plusieurs de ces transistors i effet de champ, et cela lame dans le cas d'une utilisation tres longue. L'invention prévoit pour réaliser cet objet un transistor mémoire å effet de champ dont la couche isolante de grille est constituée par deux couches de matériau diélectrique différent, et l'électrode de grille est disposée sur la couche isolante de grille au niveau de la région de canal située entre les régions constituant respectivement le drain et la source. La région du canal est réalisée sous la forme d'un cadre refermé sur lui même, de telle sorte que la région de la source entoure completement la région du drain, ou que la région du drain entoure co pletement la région de la source. L'invention prévoit en outre une matrice de mémorisation constituée de plusieurs de ces transistors mémoires effet de champ dont la région de drain est une région ininterrompue située la surface du semi- conducteur et compreidune zone l'intérieur de laquelle sont disposées la région de source et la région de canal en forme de cadre qui entoure cette derniere. Par l'ewpression "en forme de cadre", on comprend toute forme fermée, par exemple un anneau, un carré, un rectangle ou tout polygone. L'invention sera mieux comprise i la lecture de la description détaillée qui va suivre, faite i titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent : - la figure 1, déjà citée, une vue en coupe verticale partielle d'un type de réalisation connu d'un transistor mémoire i effet de champ HNOS ; - la figure 2, déjà citée, une vue en coupe verticale partielle d'un autre type de réalisation connu du transistor de la figure I ; - la figure 3, une vue partielle de dessus d'une matrice de mémorisation comportant quatre transistors i effet de champ conformes une premiere réalisation de l'invention ;; - la figure 4, une vue en coupe verticale de la matrice de la figure 3 selon la ligne A-A ; - la figure 5, une vue en coupe verticale de la matrice de la figure 3 selon la ligne B-B ; - la figure 6. une vue en coupe verticale partielle d'un des transistors mémoires effet de champ de la matrice de la figure 3, conforme i une premiere réalisation de l'invention - la figure 7, une vue en coupe verticale partielle du transistor de la figure 6 réalisé selon une première variante de l'invention ;; - la figure 8, une vue de dessus partielle d'une matrice utilisant me réalisation d'un transistor mémoire i effet de champ conforme i l'invention, particulierement intéressante du point de vue de son encoibrement ; - la figure 9, une vue en coupe verticale de la matrice de la figure 8, selon la ligne A'-A'. On va procéder maintenant i la description détaillée de l'invention en se reportant tout d'abord aux figures 1 et 2 qui représentent chacune une réalisation classique d'un transistor mémoire i effet de champ0 Ces deux réalisations diffèrent l'une de l'autre en ce que dans celle de la figure 2, la couche isolante de grille présente, au niveau des jonctions pn, entre les régions 1 et 2, d'une part, et le substrat4, d'autre part, une épaisseur plus importante afin de réduire le champ de surface au niveau de la zone centrale de coseande efficace située sous la grille C. "L'effet de trottoir" que l'on désire éviter devient effectif dans un plan parallèle au plan de la figure, mais dans une zone avoisinante de la grille G. La figure 3 représente en vue de dessus une matrice constituée de quatre transistors mémoires effet de champ 11, 12, 21 et 22 conformes l'invention. Dans ces transistors à effet de champ, les régions de la structure qui forment les sources 1 sont situées extérieurement aux régions de drain 2 elles-eRmes situées i l'intérieur de la région annulaire formant le canal 3, co e il ressort clairement de l'examen des figures 4 et 5.Une géométrie en anneau analogue été décrite pour des transistors MNS (étal- nitrure-siliciu# i effet de champ dans la revue technique 'tSCP and Solid State Technology" de février 1966, page 10, sans se préoccuper toutefois du perfectionnement des caractéristiques de mémorisation des transistors mémoires. Bien que cette disposition présente aussi des avantages en ce qui concerne la possibilité d'éviter l"'effet de trottoir"dans les transistors mémoires effet de champ, la disposition inverse, résidant i prévoir la source i l'intérieur et le drain i l'extérieur, présente un intérêt particulier et sera décrite plus loin i l'aide des figures 8 et 9. La figure 4 est une vue en coupe verticale de la matrice de mémorisation de la figure 3, selon la ligne A-A, et la figure 5 une vue en coupe verticale correspondante selon la ligne B-B. Les électrodes de grille intégrées GI et G2 sont, selon les regles de l'art, réalisées en silicium polycristallin fortement dopé, en molybdène ou tout autre métal inerte i point de fusion élevé. Les méthodes de précipitation ou d'évaporation ainsi que les méthodes d'incision permettant de réaliser les électrodes de grilles Cl et G2 en forme de ruban sont connues.Les électrodes de drain intégrées Dl et D2, également en ruban, qui constituent les contacts des régions de drain 2 situées i l'inténeur de la région de canal 3 sont de préférence réalisée. on aluminium de la maniere habituelle. Les régions de source 1 situées en dehors de la région en forme de cadre constituant le canal 3 sont formées en colonne afin de constituer une région de diffusion S1 et S2 respectivement. La figure 6 représente en coupe partielle ltélectrode de grille G et la région de canal 3 du transistor mémoire i effet de champ 11 situé gauche sur la figure 3. On notera en particulier la couche d'oxyde de grille extrêmement mince (soit par exemple environ 20 ) prévue au-dessous de la grille G, ainsi que la couche de nitrure de silicium recouvrant cette pré père couche, d'une épaisseur sensiblement plus importante (soit par exemple 500 A). La figure 7 est une vue en coupe analogue i celle de la figure 6, mais correspondant cette fois l'exemple de réalisation de la figure 2. Les vues en coupe des figures 6 et 7 représentent en outre l'électrode de drain intégrée en forme de conducteur Dl placée sur une couche isolante 7. Du fait que la technique de la grille de silicium est devenue une technique classique, elle permet de remplacer les électrodes de grille en aluminium par une autre méthode de fabrication, utilisant du silicium polycristallin, sans entraîner de difficultés particulières. Dans le cas de la matrice de mémorisation représentée en vue de dessus par la figure 8, on utilise des transistors mémoires à effet de champ conformes l'invention dont les régions constituant le drain 2 sont réalisées au bord extérieur extrême de leur région de canal 3 sous la forme d'une région ininterrompue située à la surface du semi-conducteur. Chaque région de drain 2 délimite une surface qui est occupée par une région de source 1 qu'entoure une région de canal 3 la manière d'un cadre. Comme on le constatera facilement sur les figures 8 et 9, une telle matrice de mémorisation est particulière- ment économique du point de vue de l'encombrement. De plus, elle ne nécessite qu'un accès commun au potentiel de drain, utilisé pour tous les transistors mémoires qu'elle comporte. L'invention résout en outre d'une manierê particuliire un problème qui se pose dans une réalisation spéciale de transistors mémoires MNOS, selon laquelle ces transistors présentent un canal de faible longueur L, permettant de connecter le substrat au potentiel O pendant l'inscription aussi bien que pendant l'effacement. Au cours de l'opération d'inscription, l'électrode de grille est connectée pour la durée d'une impulsion la tension de programr mation Up (soit par exemple U - 30V dans le cas d'un canal p), et la région p de la source est connectée au potentiel zéro. Pendant l'effacement, l'électrode de grille est connectée au potentiel zéro et les régions constituant respectivement la source et le drain sont connectées a la tension UP.On se reportera à ce sujet au Bulletin ASE 64 (1973) 20, K.H.Horninger, pages 1258 i 1263 ; et i l'lEEE Journal of Solid State Circuits, Y.Uchida et al, Vol. SC-10, NO 5, Octobre 1975, pages 288 à 293.Au cours de cette opération, la région constituant le canal est en situation de "perçage" et pres de la rupture par avalanche, de sorte que les porteurs de charge se produisent par multiplication et peuvent passer par effet de tunnel dans la couche d'oxyde de la grille et parvenir dans les "pièges" prévus dans la couche de nitrure, afin de faire varier ainsi la tension de seuil, donc d'effectuer la progransation. Ce type de transistors mémoires facilite le décodage sur une rondelle cl ;une de seuil conducteur. il est en outre également possible de progtaolller les transistors mémoires individuels d'une matrice de mémorisation sans avoir i prévoir la diffusion de puits. Dans ces types de transistors mémoires i canal de faible longueur L, il se produit toutefois dans le cas d'une impulsion d'effacement, et par suite d'une saturation prématurée, un phénomène qui nuit l'efficacité de cette impulsion d'effacement au fur et i mesure qu'elle augmente de durée. Ce phénomène défavorable provient du fait qu'une large proportion des porteurs de charge produits dans le champ de perçage en forme de selle par multiplicb tion en avalanche, et qui devraient en fait pénétrer dans les pièges par effet de tunnel travers la couche d'oxyde de la grille, s'écoulent transversalement par dessus la limite du "trottoir". Ce drain latéral des porteurs de charge est totalement éliminé par la structure en anneau de l'invention, car ce trajet de déviation des porteurs n'existe plus dans le champ de potentiel d'une telle structure. il reste bien évident que la description qui précede n'a été faite qu'a titre d'exemple non limitatif et que d'autres variantes peuvent être envisagées sans sortir pour autant du cadre de l'invention. REVENDICATIONS 1. Transistor mémoire à effet de champ constitué par un substrat ; une région de source formée dans ledit substrat ; une région de canal disposée entre la région de source et la région de drain ; une double couche dieler trique disposée par dessus ladite région de canal ; et, enfin, une électrode de grille disposée sur ladite couche diélectrique, ledit transistor mémoire étant caractérisé par le fait que la région de source est disposée autour de la région de drain, ou la région de drain autour de la région de source, déterminant ainsi une région de canal en forme de cadre refermé sur lui-lame qui entoure complètement l'une ou l'autre, selon le cas, desdites régions de drain ou de source. 2, Matrice de mémorisation caractérisée.par le fait qu'elle est constituée par plusieurs transistors mémoires à effet de champ conformes la revendication I. 3. Matrice de mémorisation conforme à la revendication 2, caractérisée par le fait que les régions de drain des transistors mémoires à effet de champ sont disposées autour des régions de source et réalisées de façon constituer des zones ininterrompues formées d'un seul tenant dans ledit substrat. 4. Transistor mémoire i effet de champ dont la couche isolante de grille est constituée de deux couches chacune d'un matériau diélectrique différent, et dont l'électrode de grille est disposée sur la couche isolante de grille au niveau de la région de canal, entre la région de drain et la région de source, ladite région de source étant, en fonctionnement, connectée i un potentiel situé entre le potentiel de la région de drain et le potentiel du substrat, ou bien encore au potentiel du substrat, ledit transistor mémoire effet de champ étant caractérisé par le fait que l'on donne la région de canal la forme d'un cadre refermé sur lui-lame, de telle sorte que la région de source entoure completement la région de drain ou que la région de drain entoure complètement la région de source. 5. Matrice de mémorisation constituée par plusieurs transistors mémoires à effet de champ confort à la revendication 4, caractérisée par le fait que les régions de drain desdits transistors sont réalisées sous la forme d'une région ininterrompue située à la surface du semi-conducteur et comprenant des zones occupées par les régions de source et les régions de canal en forme de cadre qui entourent les régions de source.