FR 2401558 A1 19790323 FR 7824567 A 19780824 L'invention concerne, d'une manière générale, des convertisseurs analogiques/umériques et a plus particulièrement trait aux convertisseurs de ce type fabriques selon la technologie MOS (métal-oxyde semi-conducteur). Le développement des microcalculateurs, particulièrement des calculateurs fabriqués sur substrat unique ou "puce", a rendu possible l'utilisation de ces dispositifs pour un grand nombre de nouvelles applications. Ces calculateurs étant dtun prix de revient relativement peu élevé, ils peuvent Qtre utilisés pour des applications domestiques, pour ltautomobile, etc0.. L'un des problèmes les plus difficiles à résoudre avec ces dispositifs est de les faire interagir avec des senseurs, des transducteurs, et autres dispositifs analogues. Plus spécifiquement, les senseurs et transducteurs fournissent une tension analogique qui doit Etre mise sous forme numérique pour le microcalculateur. Le plus souvent, cette conversion se fait par des convertisseurs anaIogiques/numériques bipolaires (ADC) qui sont fabriqués sur des substrats distincts. Dans l'idéal, ces convertisseurs devraient être formés sur le substrat du microcalculateur. Le convertisseur analogique/numérique décrit peut Btre fabriqué sur un substrat de silicium avec un microcalculateur. Pour les applications les moins sophistiquées des calculateurs, usage domestique et en automobile par exemple, il est souhaitable d'utiliser une seule source d'alimentation en courant continu. Cette source dtalimentation, de 5 V par exemple, peut également être utilisée par des senseurs et des transducteurs, et par le microcalculateur et ses circuits périphériques0 On peut utiliser, par exemple, un potentiomètre ajustable couplé å la source de 5 V, et commandé manuellement par "cadran". Le convertisseur analogique/numérique doit donc convertir, par exemple, un signal analogique de 5 V en signal numérique, lorsqu'il fonctionne avec une source de 5 V. Pour les circuits MOS, cela exige que les portes des commutateurs analogiques, dans le convertisseur, soient commandées au dessus du potentiel d'alimentation, necessi- tant des circuits de réaction,(élévateurs de tension)* Les circuits de réaction exigent ltutilisation d'une surface de substrat considérable qui augmente le court du convertisseur. Le convertisseur décrit réduit ce problème en utilisant un seul circuit de réaction, L'une des difficultés ma3eures dans la fabrication d'un convertisseur analogique/nii;érique MOS est la conception d'un comparateur de tension pratiquez Dans 7 'idéal, le comparateur devrait avoir un gain élevé et une réjection élevée en mode commun.Généralement, ces comparateurs sont constitués par des amplificateurs différentiels bipolaires à couplage direct. Il est difficile de réaliser, en pratique, un amplificateur différentiel MOS qui fonctionne avec un seul potentiel d'alimentation0 On utilisé se, dans le convertisseur conforme à ltlnvention, un amplificateur unique à découpage. Le convertisseur analogique/numérique (ADC) à semiconducteur métal-oxyde (MOS) conforme à l'invention fonctionne avec un potentiel d'alimentation unique. Il comporte des moyens dten- trée pour recevoir un signal d rentrée analogique et pour diviser ce signal par un facteur prédéterminé. Un convertisseur numérique/ analogique (DAC) est couplé à la source de potentiel et comporte des moyens pour réduire ce potentiel en fonction du meme facteur prédéterminé.Les moyens prévus dans le comparateur ADC permettent de comparer la sortie des moyens d'entrée à la tension de référence fournie par le convertisseur DAC Le comparateur est couplé à des moyens logiques qui commandent le convertisseur DAC de marnière pratiquement classique. Dans le convertisseur ADC conforme à 1 'in- vention, un signal analogique d'amplitude égale au potentiel de source peut entre aisément converti à l'aide d'un seul circuit de réaction. L'invention sera maintenant décrite en se reportant aux dessins annexés qui représentent : - figure 1, le bloc-diagramme d'un convertisseur analogique/numérique conforme à l'invention, applicable aussi bien aux cas précités que d'une manière générale dans la technique de conversion analogique-numérique - figure a, le schéma électrique d'un mode de réalisation actuellement préféré du comparateur utilisé dans le convertisseur conforme à l'invention, - figure 3, le schéma électrique d'un mode de réalisation actuellement préféré du convertisseur numérique/analogique utilisé dans le convertisseur conforme à l'invention, - figure 4, une vue en plan de deux condensateurs utilisés dans le comparateur. On décrira maintenant un convertisseur analogique-numéri- que à circuit intégré de technologie NOS. Il se contente d'un seul potentiel d'alimentation et peut convertir un signal analogique égal à ce potentiel. Ceci est obtenu avec peu ou pas de circuits de réaction (élévateurs). Dans la description qui suit, de nombreux details (taille de canaux, temps de commutation), sont fournis afin que l'invention puisse être bien comprise. Nais, bien entendu, ces détails ne constituent pas l'essentiel de l'invention, qui peut Etre mise en oeuvre sans eux. Et les circuits connus sont représentés sous forme de bloc afin de ne pas compliquer inconsidérément la description. Le convertisseur ADC conforme à ltintention est fabriqué sur un substrat de silicium de type p, selon la technologie connue MOS à porte en silicium. Le substrat comporte un microcalculateur. Ce microcalculateur est du type décrit dans la demande de brevet français 76 35899, au nom de la demanderesse (demande de brevet américaine n0 636 535, du 1er décembre 1975). Le convertisseur ADC et le microcalculateur fonctionnent avec une seule source dralimen- tation de 5 V. Le substrat comporte un générateur de polarisation inverse pour assurer sa polarisation. Sur la figure 1, on a représenté un bloc-diagramme de circuits applicables tant aux convertisseurs de l'art antérieur qu'au convertisseur conforme à l'invention. Ces circuits se composent de moyens échantillonneurs-bloqueurR 12 qui reçoivent un signal d'entrée analogique sur le conducteur 10, Un convertisseur numérique/analogique (DAC) 14 est utilisé de manière pratiquement classique pour former un potentiel de référence sur le conducteur 15. La sortie des moyens échantillonneurs-bloqueurs ia est comparée à la sortie du vonvertisseur DAC 15, et le résultat de la comparaison, cest-à-dire le chiffre binaire 1 ou le chiffre binaire O, est transmis aux moyens logiques 18. Les moyens logiques 18 commandent le convertisseur 15 par lintermédiaire des conducteurs 19. Généralement, un algorithme de recherche par approximations successives est établi par les circuits logiques 18. Par exemple, lorsque les moyens échantillonneurs-bloqueurs 12 ont échantîlloné le signal analogique d'entrée, il est comparé à un signal de référence venant du convertisseur DAC, qui correspond à la moitié du signal de pleine échelle (dans cet exemple de réalisation recommandé, on utilise VIN/2). Si le résultat de la comparaison indique que le signal d'entrée analogique est plus grand que le signal de référence, les moyens logiques amènent le signal suivant sur le conducteur 15 à prendre une valeur analogique équivalent à 3/4 de la valeur-du signal de référence de pleine échelle. Par ailleurs, si la comparaison indique que le signal rentrée analogique est inférieur au premier signal de référence, les moyens logiques amènent la sortie 14 du convertisseur DAC à une valeur équivalent à 1/4 du signal de pleine échelle. Ces approximations successives se poursuivent jusqu'à ce que les moyens logiques déterminent le signal numérique équivalent au signal d 'entrée analogique. Dans l'exemple de réalisation recommandé décrit, la fonction des moyens -échantillonneurs-bloqueurs est assurée par une partie du circuit représenté figure 2. Le circuit de la figure 2 comporte également la version recommandée décrite du comparateur. Les moyens échantillonneurs-bloqueurs de la figure 2 divisent capacitivement par deux le signal analogique d'entrée. Le convertisseur DAC de la version recommandée décrite est représenté figure 3 (on a représenté sur cette figure un convertisseur à quatre étages binaires ; en fait, le convertisseur utilisé est à huit étages). Le convertisseur DAC, comme il sera décrit en détail comporte des résistances pour diviser par deux le potentiel d'alimentation ou tout autre potentiel d'entrée de référence, Le convertisseur DAC représenté figure 3 comporte un réseau de résistances formant échelle constitué par un certain nombre de chaines de résistances. Les channes de résistances parallèles 20, 21, 22 et 23 comportent chacune des résistances, telles que 25 et 26, qui ont meme valeur R.Aux extrémités des chaines, se trouvent des résistances telles que 28 et 29 qui ont même valeur R/a. Le réseau ou échelle de résistances de ce convertisseur est en fait un réseau "replié", ce qui signifie que l'extrémité supérieure de la chaine 20 est couplée à ltextrémité supérieure de la chaine 21, que l'extrémité inférieure de la chaine 21 est couplée à l'extrémité inférieure de la chaine 22, et que l'extrémité supérieure de la chaine 22 est couplée à l1extrémité supérieure de la chaine 23e Lsextrémité inférieure de cette der nière est raccordée à la masse ; l'extrémité inférieure de la chaine 20 est raccordée au point de ;jonction 32 qui reçoit le potentiel V/2. Deux transistors à effet de champ sont couplés entre les résistances de channes adjacentes de résistances dans le réseau de résistances. Par exemple, les transistors 45, 46 sont couplés entre des résistances des chaines 20 et 21, De même, les transistors 47 et 48 sont - couplés entre des résistances appartenant aux chaines 22 et 23. Et vautres paires de transistors sont ainsi couplées entre chacune des résistances des chaines de résistances parallèles 20 et 21, ainsi que 22 et 23. Le point commun de jonction des transistors de chaque paire est raccordé à un conducteur de rangée. Par exemple, les points de jonction des transistors 45, 46 et des transistors 4?, 48 sont raccordés au conducteur de rangée 50.Les autres paires de transistors sont raccordés de la même façon aux conducteurs de rangée 51, 52, 53. Les électrodes de commande ou portes des transistors sont raccordées à un conducteur de colonne. Par exemple, la porte du transistor 45 et celle des autres transistors disposés sur la même colonne sont raccordées sur le conducteur de colonne 65. Les autres transistors sont couplés de la même façon aux conducteurs de colonne 66, 67 et 72. Chacun des conducteurs de rangée est couplé au conducteur de sortie 15 par l'intermédiaire d'un transistor de sélection de rangé. Plus précisément, le conducteur 50 est couplé par l'intermédiaire du transistor 55, le conducteur 51, par l'intermé- diaire du transistor 56, le conducteur 52, par l'intermédiaire du transistor 57, le conducteur 53 par l'intermédiaire du transistor 58. Un réseau "3passif" de résistances en échelle, constitué dune seconde série de chaînes de résistances est associé au réseau de résistances du convertisseur DÂC. Plus précisément, les chaines de résistances 34, 35, 36 et 37 sont entrelacées avec les chaines de résistances 20, 21 22 et 23 ; les chaines de résistances du réseau passif sont parallèles aux channes de résistances du premier réseau, et comportent des résistances telles que 39 et 40 de valeur R, ainsi qu'à leurs extrémités, des résistances telles que 42 et 43 de valeur R/20 Les chaines de résistances 34 à 37 sont couplées entre elles de la même arçon que le sont les chaines du premier réseau, l'extrémité libre de la channe 37 étant raccordée au potentiel V (conducteur 31) et celle de la chaine 34 étant raccordée au point de jonction 32 de potentiel v/a. Le réseau passif passif de résistances est. utilisé pour diviser le potentiel V par deux. Du fait de leur montage entrelacé, les résistances des chattes 20 à 23 restent pratiquement égales aux résistances des chaines 34 à 37f puisque les variations dites aux processus (de fabrication notamment) affectent les chaines adjacentes de la même manière De la sorte, le potentiel au point 32 est toujours égal à Vg2 lorsque le potentiel V est appliqué sur le conducteur 31. On se reportera, pour une explication plus complète du convertisseur DAC de la figure 3 (sans le réseau passif), à la demande de brevet aux EUA aP 717 442, déposée le 24 aoftt 1976. Cette demande de brevet indique comment sont formés les réseaux de résistances et pourquoi la structure décrite réduit les imprécisions dûes aux mauvais alignements de masquage. Dans l'exemple de réalisation illustré, toutes les chaines de résistances sont formées par des régions de faible profondeur en arsenic dans un substrat de silicium. Pour le convertisseur à quatre bits de la figure 3, un seul conducteur de colonne et un seul conducteur de rangée sont sélectionnés pour chacune des combinaisons possibles des signaux AO, AI, Aa et A3. Ces signaux sont transmis par les conducteurs 19 de la figure 1. Les conducteurs de colonne 65, 66, 67 et 72 sont raccordés aux portes ET 68, 69, 70 et 71, respectivement. Les conducteurs de rangée 50 à 53 sont sélectionnés par l'inter- médiaire des portes ET 60 à 63, respectivement. Du fait que les chaînes du réseau de résistances sont "repliées" il est prévu un circuit de compensation, lequel se compose de deux portes OU EXCLUSIF 74 et 75. La porte 74 reçoit les signaux AO et A2 et fournit le signal A0' ; la porte 75 reçoit les signaux Al et A2 et fournit le signal corrigé Al'. Les signaux AOt et Al' et leurs compléments sont transis sur les entres des portes 60 à 63 comme représenté figure 3. Comme il a été mentionné, le potentiel analogique approprié est fourni sur le conducteur 15, pour chaque combinaison des signaux AO à A3. On supposera par exemple que tous ces signaux sont des 1 binaires. En ce qui concerne les colonnes, c'est la colonne 65 qui sera sélectionnée, la porte ET 68 étant rendue passante puisque Aa et A3 sont des 1 binaires. Les signaux A1' et AOt seront à niveau bas, puisque les signaux d'entrée des portes OU EXCLUSIF des portes 74 et 75 sont des 1 binaires. Dans ces conditions, le signal de sortie de la porte ET 63 est à niveau haut, ce qui raccorde le conducteur de rangée 53 au conducteur 15.Ainsi, lorsque les signaux AO à A3 sont tous des 1 binaires, crest le potentiel le plus élevé qui est sélectionné. Si les signaux AO à A3 avaient tous été des O binaires, c'est le conducteur de colonne 72 qui aurait été sélectionné, avec le conducteur de rangée 53, et c'est le potentiel le moins élevé du réseau qui aurait été transféré sur le conducteur 15. La procédure est analogue pour la sélection des prises intermédiaires du réseau de résistances, Le circuit de la figure 2 reçoit un signal de référence en provenance du convertisseur DAC sur le conducteur 15, et un signal d'entrée analogique sur le conducteur 10 Le condensateur 15 est couplé aux condensateurs 89 et 90, par l'intermédiaire des transistors 86 et 87, respectivement.Les électrodes de commande des transistors 86 et 87 reçoivent, sur le conducteur 83, un signal de commande en provenance des moyens de temporisation 80. Les condensateurs 89 et 90 sont raccordés au point de jonction 92. Le point de jonction 93 est couplé sélectivement à la masse par l'intermédiaire du transistor 95 ; quant au point de jonction 91, il est sélectivement couplé au point de potentiel VIN (conducteur 10) par l'intermédiaire du transistor 94. Les portes de commande des transistors 94 et 95 reçoivent, sur la ligne 84, un signal de commande en provenance des moyens de temporisation 80.Les condensateurs 89 et 90 sont de meme capacité ; ils sont formés, dans la version décrite, par une couche de polysilicium et une couche d'aluminium séparées par de l'oxyde, Comme il sera décrit plus en détails dans ce qui suit, les condensateurs et les transistors 86, 87, 94, 95 sont utilisés pour former, au point de Jonction 92, le signal VREF VIN / 2. Le premier étage du comparateur de la figure 2 comporte les transistors en série 97 et 98 montés entre le point de potentiel V et la masse. Lfélectrode de commande du transistor 97 est raccordée au point de potentiel V. Le point de jonction 92 est couplé à l'électrode de commande du transistor 98. Le point de jonction des transistors est couplé au point de jonction 92 par l'intermédiaire du transistor 99. L'électrode de commande du transistor 99 st raccordee au générateur de rampe 81. Les transistors lOt et 102 sont montés en série entre la masse et le conducteur 31 (potentiel V). Ce second étage du comparateur reçoit un signal d 'entrée sur l'électrode de commande du transistor 102. La sortie de 'étage est couplée capacitivement, par l'intermédiaire du condensateur 104, à l'électrode de commande du transistor 107. Les transistors 106 et 107 (trôîsième étage du comparateur) sont montée en série entre le conducteur 31 et la masse.Le point de jonction de ces transistors est couplé à les lectrode de commande du transistor 110 et à celle du transistor 107 par l'intermédiaire du transistor 117, L'électrode de commande du transistor 117 est couplée au générateur de rampe 81. Le qua trième étage du comparateur comporte les transistors 109 et 110 qui sont également montés en série entre le conducteur 31 et la masse. Le point de jonction de ces transistors est utilisé pour commander un étage de sortie push-pull. étage de sortie comporte le transistor 112 monté en série avec le transistor 113 entre le conducteur 31 et la masse, ainsi que les transistors 115 et 116 également monts entre le conducteur 31 et la masse. Les électrodes de commande des transistors 113 et 115 sont couplées pour constituer l'entrée de l'étage de sortie. La région de source et lfelectrode de commande du transistor 112 sont raccordées à l'électrode de commande du transistor 116. Le signal de sortie du comparateur, un 1 ou un O binaire, est fourni sur le conducteur 17. Les moyens de temporisation 80 fournissent, sur les conducteurs 83 et 84, des signaux commandant le transfert du signal VIN au point de Jonction 91, puis du signal REF aux condensateur; 89 et 90. Dans la version illustrée, le signal formé sur le conducteur 84 est élevé (bootstrap), pour permettre le transfert, par le transistor 94, drun signal du conducteur 10 égal au potentiel de source V. Les moyens de tesporisation 80 sont classiques. Le générateur de rampe 81 fournit deux signas de rampe distincts 123 et 124. Le signal de rampe 123 est transmis a l'élec- trode de commande du transistor 99 et le signal 124 a' l'électrode de commande du transistor 117. Comme on peut le voir sur l'axe des temps 121, les deux signaux sont séparés dans le temps pour des raisons qui apparaitront dans ce qui suit. Comme il a été dit et est apparent sur la figure 3, le potentiel de source est divisé par deux par le réseau passif de résistances. Le signal d'entrée analogique VIN est également divisé par deux par les condensateurs 89 et 90. En fonctionnement, les moyens de temporisation 80 provoquent la conduction des transistors 94 et 95. Le point de jonction 91 se charge au potentiel VIN alors que le point de jonction 93 est couplé à la masse.On notera qu'en raison des caractéristiques du signal formé sur le conducteur 84, le point de jonction 91 peut se charger au potentiel VIN meme Si ce potentiel est egal à 7. Le potentiel sur le conducteur 84 décroît ensuite et bloque les transistors 94 et 95, et le signal formé sur le conducteur 83 provoque la conduction des transistors 86 et 87. Le signal REF sur le conducteur 15 est donc transmis aux condensateurs 89 et 90. La variation de tension résultante au point de jonction 92 est égale à VREF - VIN / 2, si les capacités des condensateurs sont égales. Comme il a été dit, les condensateurs 89 et 90 sont formés par des couches de polysilicium et d'aluminium séparées par une couche dioxyde. Comme il est généralement difficile de former une couche épaisse d'oxyde qui soit uniforme, une structure géométrique à centre commun est utilisée pour former ces condensateurs, de façon que les variations d'épaisseur soient d'effet moins important ; cette structure est représentée figure 4. Le condensateur 89 se compose de deux éléments en polysilicium, opposés, 89a et 89b raccordés par une ligne métallique 127. Le condensateur 90 se compose des éléments 90a et 90b raccordés par la ligne métallique 128. Lélectrode supérieure des condensateurs 89 et 90 est constituée par la plaque 125 qui est raccordée au point de jonction 92. L'ouverture en forme de croix t26 formée dans la plaque 125 permet de former, sans interférence avec la plaque 125, la ligne 127 et ses contacts avec les éléments 89a et 89b. On notera que, avec l'ouverture en forme de croix 125, les légers désalignements de l'ouverture par rappot aux éléments 89a, 89b, 90a, 90b ne modifient pas la surface totale entre ces éléments et la plaque 125. Des contacts fictifs 129 et 130 sont prévus pour équilibrer les contacts des points de jonction 92 et 93. En ce qui concerne les convertisseurs ADC avec recherche par approximations successives, utilisant des condensateurs de poids binaires, on se reportera à l'article de McCreary et Gray, paru dans IEEE Journal Solid State Circuits de décembre 1975, pages 371 à 379, sous le titre "all-MOS Charge Redistribution Analog-To-Digital Conversion Techniques - Part I". On notera que les condensateurs 89 et 90 retiennent leur charge pendant un temps suffisamment long pour permettre les approximations successives commandées par les moyens logiques de la figure 1, Ce qui signifie qu'une fois VIN échantillonné, la tension VREF du conducteur 15 peut être modifiée un grand nombre de fois sans que soit nécessaire de procéder à nouvel échantillonnage. Pendant le temps ou le potentiel VIN se retrouve au point de jonction 91, les transistors 99 et t17 sont passants pour établir un point de polarisation des quatre premiers étages du comparateur. Lorsque ce point de polarisation est établi et que le signal VRE est transféré aux condensateurs 89 et 90, le comparateur analyse la polarité relative du signal VREF par rapport au signal VIN/a. Si VREF est plus positif que VIN/2, un signal binaire 1 est formé sur le conducteur 17 ; mais s'il est plus négatif, ceeNt un signal binaire O qui est formé sur le conducteur 17. Ainsi, le comparateur peut être assimilé à un convertisseur analo gique/numérique à un élément binaire e Les quatre premiers étages du comparateur sont identiques. Les transistors de charge tels que les transistors 97, 101, 106 et 109 ont un rapport Z/L de 1020. Les transistors rentrée des quatre étages, soient les transistors 98, 102, 107 et 110, ont un rapport Z/L de 10Q/lOo Le rapport Z/L des transistors 9g et 117 est de 10/6. Comme on pus e voit, deux des étages du comparateur sont à couplage direct, tandis que deux autres sont couplés en courant alternatif. Les transistors amplificateurs des quatre premiers étages sont initialement auto-polarisés puisque les transistors 99 et t17 conduisent lorsque VIN est échantillonné.Le point de fonc tionnement de ces étages se situe dans une région linéaire, Les quatre étages fonctionnent ainsi en amplificateur alternatif et amplifient le signal différentiel qui apparait au point de jonction 92. L'étage push-pull, qui se compose des transistors 112, 113, 115 et 116, fonctionne de manière-classique et amplifie la sortie des quatre étages du comparateur pour former un signal de sortie sur le conducteur 17. Un problème inhérent à 1 l'amplificateur-comparateur de la figure 2, comme aux autres amplificateurs à découplage, est le décalage de tension dtentrée dA aux commutateurs analogiques et aux couplages parasites entre signaux de commutation et signaux dten- trée. Deux techniques sont utilisées dans le comparateur de la figure 2 pour réduire fortement ce décalage. Premièrement, le décalage est pratiquement réduit en désactivant séquentiellement les transistors 99 et 11?= Le transistor 99 cesse le premier entre conducteur, suivi par le transistor 117, comme l'indiquent les courbes 123 et 124 représentées dans le générateur de rampe 81. Le décalage de couplage, provoqué par les commutateurs analogiques de la figure 2, est absorbé par le condensateur suivant et annulé. De cette manière, mEme si un gain est obtenu en sortie de chaque étage, lterreur de décalage dtentrée est amplifiée par le gain dtun seul étage plut8t que entre amplifiée par le gain de tous les étages.Pour une explication plus complète de cette "mémorisation successive de tension résiduelle", on se reportera à l'article "Low-Level NOS Transistor Amplifier Using Storage Techniques" paru dans IEEE International Solid State Circuits Conference Digest Techuical Papers, de février 1973, pages 152-153. La seconde technique utilisée pour réduire la tension de décalage est 1 'utilisation de rampes pour bloquer les transistors 99 et 117, comme l'indiquent les courbes 123 et 124 de la figure 2. Ces rampes ont un temps de décroissance d'environ une microseconde dans l'exemple illustré. Lorsque ces commutateurs sont bloqués, une tension de décalage est développée entre ltentrée et la sortie des étages. Toutefois, Si ces commutateurs sont bloqués lentement, le dispositif de commutation a suffisamment de temps pour conduire le courant à égaliser la tension à ses bornes. Il en résulte en pratique un décalage de moins de 2 millivolts. Le convertisseur DAC de la figure 3 associé au comparateur de la figure 2 est utilisé, comme mentionné, dans le convertisseur ADC de la figure 1. On notera qu'avec le réseau de résistances utilisé dans le convertisseur DAC de la figure 3, la sortie analogique de ce réseau est invariante par nature. Cela assure qu'il nty aura pas de codes manquants dans le convertisseur ADC. Pour beaucoup d'applications, cette propriété est plus importante que la précision absolue. On vient donc de décrire un convertisseur analogiquenumérique pouvant btre fabriqué en circuit intégré MOS, et pouvant Etre formé sur un substrat avec dtautres circuits, y compris un micro calculateur. D EEDICATIONS 1 - Convertisseur aaalogique/numerique I;I05 susceptible de fonctionner avec un seul potentiel d'alimentation, caractérisé en ce qutil comporte : - des moyens dtentrée pour recevoir un signal analogique centrés et diviser ce signal par un facteur prédétermine, - un convertisseur numérique/analogique, comportant des moyens pour recevoir le potentiel d'alimentation et pour diviser ce potentiel par le facteur prédéterminé, - des moyens de comparaison pour former un signal de sortie résultant de la comparaison du signal formé par le convertisseur numéri que/analogique avec le signal formé par les moyens d 'entrée, lten- trée des moyens de comparaison étant couplée à ce convertisseur numérique/analogique et à ces moyens rentrée, - des moyens logiques pour commander la convertisseur numérique/ analogique en réponse au signal de sortie en provenance des moyens de comparaison, l1entrée des moyens logiques étant couplée aux moyens de comparaison, et la sortie étant couplée au convertisseur numérique/analogique, ce qui permet au convertisseur analogique/ numérique de convertir en signal numérique un signal analogique dont l'amplitude se rapproche du potentiel dalisentation. 2 - Convertisseur selon la revendication 1, caractérisé en ce que les moyens rentrée divisent capacitivement par deux le signal d'entrée analogique. 3 - Convertisseur selon la revendication 1, caractérisé en ce que le convertisseur numérique/analogique comporte un premier réseau de résistances à structure repliée, et un certain nombre de moyens de commutation couplés au réseau pour la sélection de prises intermédiaires le long de ce réseau. 4 - Convertisseur selon la revendication 3, caractérisé en ce que le convertisseur numérique/analogique comporte un second réseau de résistances entrelacé avec le premier réseau, ce second réseau ayant pour ralle d'effectuer lasdivision de potentiel précitée. 5 - Convertisseur selon la revendication 4, caractérisé en ce que le facteur prédéterminé est égal à deux. 6 - Convertisseur selon la revendication 1, caractérisé en ce que les moyens de comparaison coaparteRt plusieurs étages identiques. 7 - Convertisseur selon la revendication 6, caractérisé en ce que chaque étage est polarise de façon que son fonctionnement se situe sur une région pratiquement linéaire. 8 - Convertisseur selon la revendication 7, caractérisé en ce que la polarisation se fait par couplage sélectif de l'entrée et de la sortie des étages avec un dispositif commutateur. 9 - Convertisseur selon la revendication 8, caractérisé en ce que le dispositif commutateur est désactivé par un signal de rampe. 1Q - Convertisseur selon la revendication 9, caractérisé en ce qu1il comporte des moyens pour désactiver séquentiellement les dispositifs coimnutateurs. il - Convertisseur analogique/numérique MOS, caractérisé en ce qu'il comporte : - un convertisseur numérique/analogique comportant un premier réseau de résistances composé de plusieurs premières chaines parallèles de résistances pour former un signal de référence de sortie, et un second réseau de résistances composé de plusieurs secondes channes parallèles de résistances qui sont entrelacées avec les premières chaines de résistances, le premier réseau étant couplé au second réseau, - des moyens de comparaison couples pour recevoir un signal analogique denturée et le signal de référence, afin de comparer ces signaux, - des moyens logiques pour commander le convertisseur numérique/ analogique, ces moyens logiques étant couplés au convertisseur numérique/analogique et aux moyens de comparaison, ce qui permet de comparer le signal d'entrée analogique à un signal de référence. 12 - Convertisseur selon la revendication 11, caractérisé en ce qutil comporte des moyens d'entrée, couplés aux moyens de comparaison, pour recevoir le signal analogique d'entrée et le diviser capacitivement par deux.