FR 2394211 A1 19790105 FR 7717350 A 19770607 Litinvention a pour objet un Inverseur logique à temps de commutation réglable. Les inverseurs logiques connus ont deux états stables, et le passage d'un état à l'autre, sous l'action d'un signal d'entrée dépend en grande partie du composant actif utilisé et des circuits associés. Le temps de commutation de tels éléments est un paramètre fixe, que l'on s'efforce de maintenir constant à une valeur optimale. La présente invention a pour objet un inverseur logique dont le temps de commutation peut être réglé entre deux limites déterminées. L'inverseur'logique selon l'invention comporte un ensemble de transistors à effet de champ comportant au moins un premier transistor recevant les signaux logiques d'entrée, caractérisé en ce qutun transistor est placé en dérivation avec celui-ci, la grille de ce dernier transistor pouvant entre porté à un potentiel variable permettant de faire varier son courant source-drain. L'invention sera mieux comprise au moyen de la description ci-après en se référant aux dessins annexés parmi lesquel La figure 1 est le schéma d'un inverseur selon l'invention. La figure 2 est le schéma équivalent. Les figures 3 et 4 sont les schémas équivalents de cet inverseur au cours des diverses étapes de son fonctionnement. Les figures 5 et 6 représentent respectivement deux exemples de portes logiques utilisant l'inverseur selon l'invention. La figure 7 représente un premier exemple de circuit utilisant la porte de la figure 5. La figure 8 représente une partie du dispositif de la figure 7. La figure 9 et la figure 10 sont une série de courbes explicatives. La figure 11 représente un deuxième exemple de circuit utilisant la porte de la figure 6. Sur la figure 1, on voit des transistors à effet de champ T1 à T5. On les supposera à titre d'exemple tous de type à canal n et à jonction, et de préférence en Arséniure de Gallium (AsGA) sans que ces conditions soient nécessaires. Les transistors T1 et T2 ont tous les deux leurs sources reliées à la masse, leurs drains interconnectés en un point d1. La grille I du transistor T2 reçoit une tension à deux niveaux et constitue la borne d'entrée du dispositif. La grille C du transistor T1 reçoit une tension de commande, qui peut varier entre certaines limites, et que l'on peut considérer comme un signal analogique. Le point d1 est relié d'une part à la source d'un transistor T3 et à la grille de ce dernier transistor, ainsi qu'à la grille d'un transistor T4. Les transistors T3 et T4 ont leurs drains reliés au pole + d'une batterie fournissant une tension VAl. La source du transistor T4 est reliée par un décaleur de tension formé par exemple de trois diodes montées en cascade 3D à la borne de sortie 0, laquelle est reliée à une source de tension négative - VR par un transistor T5 dont la source est reliée à ladite source de tension, la grille à la même source, et le drain au point 0. Le fonctionnement de l'ensemble est le suivant Les transistors T3 et T5 ayant leurs grilles et leurs sources interconneotésrespectivement, la source du transistor T5 et le drain du transistor T3 étant à des potentiels constants sont respectivement le siège de courants constants i3 et i5. Le transistor T1 a sa grille portée à un potentiel fixe Vc, qui le rend conducteur auelque soit l'état du-système logique. Le transistor T2 reçoit une tension I a deux niveaux, l'un est au niveau "0" ou la masse, l'autre est au niveau négatif - VT ou -niveau "1". Dans~le premier état ou état toto' le transistor T2 est passant. Dans l'autre état ou état î il est bloqué. La figure 2 représente le schéma équivalent de la figure 1. Sur cette figure les transistors T1 à T5 sont représentés sous la forme de sources de courants. Entre les point d1 et d2 est placée une diode conduisant de d1 vers d2 et qui est en fait la jonctiongrillesource du transistor Tq. Deux capacités C1 et C2 figurent respectivement l'ensemble des capacités rapportées aux points d1 et 0 comme indiqué. Cd représente la capacité de la diode d1 d2 quand celle-ci ne conduit pas. L'ensemble des trois diodes 3D est monté en cascade, et conduit du point d2 vers le point 0. Ceci étant les séquences de fonctionnement sont les suivantes (a) Etat initial : la tension - VT est appliquée au transistor T2. Celui-ci est bloqué i2 = 0 figure 3. Le transistor T2 n'est pas représenté:Vd1 = Vd2 = Val - Vd5, les condensateurs C1 et Cd sont déchargés, Vd5 étant la chute de tension entre drain et source dans les transistors T4 et T3. (b) Débloquage du transistor T2 par application de la tension grille VI = O. On retrouve le schéma de la figure 2. Le transistor T2 devient conducteur et est le siège d'un courant i2. Le point d1 a son potentiel qui passe de Val à Vds1, c'est à dire qui tend vers 0. L'ensemble des diodes d1 d2 se bloque, et le temps de commutation est du à la charge des condensateurs Ci et Cd. Ce temps T1 peut s'écrire K1 (C1 + Cd) T1 = i1 + i2 - i3 En effet le courant dans la partie droite du circuit est indépendant du courant dans la partie gauche. On remarquera que ce temps dépend de il. On a bien un premier temps de commutation fonction de la tension appliquée à la grille du transistor T1. Le deuxième temps comprend en outre le bloquage du transistor T4, dont la source d2 se met à suivre sa grille d1, ce qui amène le point O au niveau 1, ce qui met en évidence la fonction d'inverseur du dispositif. Le temps de commutation est donc complété par le temps de la décharge du condensateur C2, à savoir C2#K2 T2 = i5 Ce temps est indépendant de i1. A la fin de cette séquence, le condensateur C2 est déchargé. Les diodes 3D sont passantes et on a i4 = i5, d'ou Vd1 (c) Bloquage du transistor T1 : Vd1 remonte à Val ; tant que Vd1 K3 (C1 + Cd) T3 = i3 - i1 Quand Vd1 est supérieur à Vd2 l'ensemble des diodes conduit et la deuxième phase a une durée T4 proportionnelle à C1 + C2 et inversement proportionnelle à i3 - i1 + i4 - i5 (fig. 4). Le circuit a donc des temps de commutation Ton = Ts1 + Tf Toff = Ts2 + TR Ts1 et Ts2 dépendent du courant i1 Les deux autres termes fdependent moins de ce courant i1 ; on a donc un inverseur dont es temps de commutation sont controlables. Les figures 5 et 6 représentent respectivement une porte du type connu dans la littérature anglosaxonne sou le terme NOR (OU-NON) et une porte du type connu dans la même littérature sous le nom de NAND (ET-NON). La figure 5 représente un schéma identique à celui de la figure i, a ceci près que le transistor T2 a deux- grilles dont une seule suffit à bloquer le canal. La sortie O est au niveau "0" quand une seule des entrées S et I est au niveau "1" c'est-à-dire quand une seule des entrées est au niveau "1" et bloque le transistor T2. t "1". Quand elle est au niveau "0" le transistor est-passant t est le siège d'un courant i1. La porte NAND (ET-NON) se distingue de la précédente par le fait que le transistor T2 est remplacé par deux transistors T21 et T22 montés en parallèle. Si une des entrées est à l'état "O" la sortie est à l'état "1". On peut démontrer facilement, que si on applique à la grille du transistor T1 une tension à deux niveaux, dont l'un est égal à zéro, on lui donne deux conductances différentes. On a ainsi des temps de basculement des formes suivantes de l'état "O" à l'état "1" VD = 0 K1 # (C1 + Cd) K2 C2 0#1 T1 = + rapide i1 + i2 - i3 i5 K1 (C1 + Cd) K2 C2 V = "1" T = + (i = 0) lent i2 - 1 i5 de l'état "1" à l'état "O" VD = "1" M1 (C1 + Cd) M2 (C2 + C1) 1#0 T2 = + (i1 = 0) rapide i3 i3 + i4 - i5 VD = "0" T2 = M1 (C1 . Cd) . + lent i3 - i1 i3-i1 + i4 De telles portes peuvent être utilisés dans des bascules à retard. Une telle bascule est représentée sur la figure 7. Cette bascule comporte quatre éléments tels que celui de la figure 5, à savoir les éléments B1 à B4. Les entrées S1 et S2 de B1 et B2 sont reliées à un même signal T. Les autres entrées I1 et I2 sont rebouclées aux sorties 2 et 1 respectivement. Les entrées S3 et S4 sont reliées à 1 et 02, les autres entrées I3 et 14 sont bouclées aux sorties 04 et D4 d'une part et à 03 et D d'autre part. 3 Les commandes D1 et D2 des éléments B1 et B2 reçoivent des tensions à deux niveaux 0 et 1 complémentaires l'une de l'autre. figure 9. Les éléments B1 et B2 étant des portes NOR (OU-NON), ils ne délivrent à leurs sorties respectives un signal 1, que s leurs entrées respectives sont toutes les deux au niveau 0. Geci étant, le signal T qui est appliqué aux deux premières entrées des portes B1 et B2 passe du niveau 1 au niveau 0, courbe 1 de la figure 9. A supposer que pour les deux portes B1 et B2, D1 et soient au niveau 0, le niveau O se retrouvera à l'entrée de chaque porte B1 et B2. Le passage à O du signal T, figure 9 (A),aura alors pour effet de faire monter à "1" le niveau des tensions de 01 et 02. Mais la porte B1 ayant son entrée de contrôle D1 au niveau "O", et la porte B2 son entrée de contrôle au niveau "1", la première basculera plus vite que la deuxième, ce que l'on voit sur les figures 9 (B) et 9 (C). On peut écrire que si T1 et T2 sont les temps de montée en tension, on aura T1 = TS1 + TR T2 = TS2 + TR TR étant le temps de montée proprement dit T51 et TS2 étant respectivement les temps de déclenchement de la montée. Les courbes B et C de la figure 9 montrent les variations de tension aux points 01 et 02 en admettant que les deux bascules soient indépendantes. Or le point 1 est connecté à l'entrée de la bascule B2. Celle-ci étant plus lente que la bascule B1, le niveau "1" sera ramené à son entrée avant qu'elle ait pu basculer elle restera donc à l'état "O". Les deux phénomènes sont visibles sur les courbes 1 et 02 de la figure 9. On voit que la courbe Oi passe de O à 1 et que la courbe 02, après un début de déclenchement est ramené au "0" quand la courbe 02 est au niveau 1. La figure 10 représente les cinq séquences de fonctionnement du dispositif de la figure 7. I1 y a lieu de remarquer d'une part que la sortie O3 de la porte B3 est reliée à l'entrée de contrôle de vitesse de la même bascule d'autre part à l'une des entrées I4 de la porte B4. Le même montage est présent sur la bascule B4. On en tire facilement les courbes Q et Q ou O et 04. 3 La figure 8 fonctionne sur les fronts descendant du signal d'horloge. La figure 11 montre un ensemble de bascules fonctionnant sur les fronts ascendants. Les bascules B1 à B4 sont des bascules NAND du type de celle de la figure 6. Elles sont rebouclées de la même façon que celles de la figure 7. On a les mêmes séquences que dans le cas précédent, mais elles se produisent sur les fronts montant des impulsions d'horloge. Le dispositif de la figure 8 peut fonctionner avec des tensibns analogiques appliquées aux entrées D1 et D2. Si D1 > D2 il y aura basculement de la bascule B1 et bloquage de la bascule B2. On pourra donc utiliser ce dispositif en comparateur de deux tensions à savoir une tension et une tension de référence, l'une étant appliquée à la porte B1 l'autre à la porte B2 et ce à leurs entrées de contrôle respective. REVENDICATIONS 1. Inverseur logique à deux états stables et à temps de commutation reglable, caractérisé en ce qu'il comporte au moins un premier et un deuxième transistors à effet de champ dont l'un reçoit sur sa grille une tension logique à deux::niveaux le rendant passant ou bloqué en parallèle avec un deuxième transistor du même type recevant sur sa grille une tension de -contrôle variable, cette dernière tension ayant pour effet de décharger plus ou moins rapidement les capacités affectées aux éléments actifs-dudit inverseur. 2. Inverseur logique suivant la revendication 1, caractérisé en ce que les transistors sont du type à canal de type de conduction n. 3. Inverseur suivant la revendication 2, caractérisé en ce qu'il comporte un troisième, un quatrième et un cinquième transistor, le premier et le deuxième transistor ayant leurs sources respectives à la masse, leurs drains reliés à une source de tension fixe positive, par le troisième transistor, dont la source et la grille sont interconnectés et le drain est relié à ladite source de tension et jouant le rôle de source de courant constant, un quatrième transistor ayant son drain connecté-à ladite source d'alimentation positive, sa grille à celle du troisième transistor et sa source par un dipole décaleur de tension au drain du cinquième transistor jouant le rôle de source de courant constant, sa source étant reliée à une deuxième source de tension fixe négative, ledit drain du cinquième transistor constituant la sortie dudit inverseur. 4. Porte logique, caractérisée en ce qu'elle comporte un inverseur suivant la revendication 3, le premier transistor ayant deu-x grilles connectees à deux sources de tension logique. 5. Porte logique, caractérisée en ce qu'elle comporte un inverseur suivant la revendication 3, dont le premier transistor est remplacé par deux transistors en parallèle; et dont les grilles respectives reçoivent deux tensions logiques. 6. Bascule comportant quatre portes suivant la-revendication 4, deux premières portes ayant deux entrées recevant d'une horloge une tension à deux niveaux et périodique, leurs deux autres entrées reliées respectivement aux sorties, l'une de l'autre, deux deuxièmes portes dont les deux premières entrées sont reliées respectivement aux deux dites sorties, et les deux deuxièmes sorties aux entrées l'une de l'autre, et aux entrées de contrôle l'une de l'autre, les deux premières bascules ayant leurs entrées de contrôles respectives recevant deux tensions logiques complémentaires. 7. Bascule comportant quatre portes suivant la revendication 5, caractérisé en ce qu'elle comporte deux premières entrées connectées à une horloge fournissant- une. tension en créneaux à deux niveaux logiques, leurs deux autres entrées reliées respectivement aux deux sorties l'une de l'autre, deux deuxièmes portes dont les deux premières entrées sont reliées respectivement aux deux dites sorties et les deuxièmes sorties aux entrées l'une de l'autre et à leurs entrées de contrôle respectives, les deux premières bascules ayant leurs entrées de contrôle recevant deux tensions logiques complémentaires. 8. Inverseur logique du type comportant une source de courant constant débitant sur un élément de commutation logique à commande à deux niveaux, caractérisé en ce qu'un deuxième élément de commutation logique est mis en parallèle avec le premier, permettant dans un de ses états de prélever une partie du courant traversant le premier élément et de faire varier ainsi sa vitesse de commutation. 9. Circuit logique, caractérisé en ce qu'il comprend des inverseurs suivant l'une des revendications 1 à 6.