FR 2376515 A1 19780728 FR 7639389 A 19761229 La présente invention concerne un dispositif monolithique semiconducteur comprenant au moins deux transistors de types opposés, formé d'un substrat plan d'un premier type de conduetivité recouvert d'un premier lit du type de conductivité opposé, ledit substrat constituant le collecteur du premier transistor, la base de ce premier transistor et le collecteur du second transistor étant constitués de portions dudit premier lit et l'émetteur du premier transistor et la base du second transistor étant constitués de portions d'un deuxième lit du premier type de conductivité situé sur ledit premier lit. Dans de nombreux circuits amplificateurs de puissance un premier transistor dit transistor de puissance ou de sortie est commandé par un second transistor, de type opposé, dit transistor d'entrée; par exemple un transistor NPN est commandé par un transistor PNP. En vue de l'intégration de tels circuits dans un dispositif monolithique, on a cherché à réaliser dans un meme fragment de plaquette semiconductrice au moins un transistor NPN et un transistor PNP, la base du premier étant reliée au collecteur du second selon le montage dit Darlington mixte par exemple, représenté sur les figures 1 et 2 des dessins annexés à la présente demande. Pour la réalisation de circuits intégrés de puissance, il y a intéret à utiliser une technologie multicouche, selon laquelle les différentes régions des transistors sont formées notamment par dépôt de couches épitaxiales successives sur un substrat. On sait que la structure épitaxiale obtenue présente de nombreux avantages par rapport aux structures à jonctions diffusées, en particulier une meilleure définition des épaisseurs de base, une homogénéité et une régularité des concentrations de dopant, une maîtrise des caractéristiques, avantages qui entraînent une plus grande fiabilité.On sait également que des caractéristiques de gain et de tension particulièrement intéressantes sont obtenues avec les transistors dont l'émetteur est constitué de deux zones dont une zone superficielle fortement dopée et une zone, épitaxiale de préférence, peu dopée, selon la technique dite LEC (de l'anglais Low Emitter Concentration). Dans la demande de brevet français déposée le 10 Janvier 1975, enregistrée sous le n0 75 00 713, et intitulée "Structure de transistors complémentaires et son procédé de fabrication", la Demanderesse a décrit une structure multiépitaxiale dont les deux transistors présentent un grand nombre d'avantages. Toutefois, cette structure présente une tension de saturation qui peut parois tre relativement élevée pour certaines applications. Il y a souvent intérêt à obtenir une tension de saturation la plus basse possible, notamment pour améliorer l'excursion de tension par réduction de la tension de déchet d'un dispositif logique ou pour améliorer la plage linéaire d'un dispositif amplificateur. Un des buts de l'invention est d'améliorer, dans le sens même d'une diminution de sa valeur, la tension de saturation des dispositifs connus, de structure multiépitaxiale, à deux transistors de types opposés. Selon l'invention, le dispositif monolithique semiconducteur comprenant au moins deux transistors de types opposés, forme d'un substrat plan d'un premier type de conductivité recouvert d'un premier lit du type de conductivité opposé, ledit substrat constituant le collecteur du premier transistor, la base de ce premier transistor et le collecteur du second transistor étant constitués de portions dudit premier lit et l'émetteur du premier transistor et la base du second transistor étant constitués de portions d'un deuxième lit du premier type de conductivité situé sur ledit premier lit, est remarquable notamment en ce que les parties coplanaires de l'interface entre le premier et le deuxième lit formant les jonctions émetteur-base du premier transistor et basecollecteur du second transistor sont interdigitées et séparées par une zone fortement dopée dudit type de conductivité opposé s'étendant depuis la surface du dispositif jusqu'à une couche plane enterrée également fortement dopée dudit même type de conductivité opposé, et en ce que ladite couche enterrée est localisée selon la même géométrie que la jonction base-collecteur du second transistor et située au niveau dudit premier lit. Il y a lieu de rappeler ici que le qualificatif fortement dopé" s'applique à des parties de semiconducteur présentant une concentration d'impuretés de dopage supérieure à 1017 atomes/cm3 et de préférence supérieure à 1018, et le qualificatif "faiblement dopé" dans le cas de concentration inférieure à 1017 atomes/cm3, et de préférence inférieure à 1016. On sait par ailleurs qu'un dispositif semiconducteur, réalisé à partir d'une plaquette plane, a une structure dite interdigitée lorsque des régions, ou des parties de régions, et des jonctions planes, ou des parties de jonctionsplanes, comportent des prolongements ou "doigts", plus longs que larges, sensiblement parallèles, et forment ainsi des peignes qui sont imbriqués les uns dans les autres. Cette structure a l'avantage de donner aux régions des périmètres relativement longs par rapport aux surfaces et d'améliorer simultanément les caractéristiques de#capacitês,de résistances et de dissipation thermique. En utilisant une structure interdigitée pour les jonctions émetteur-base du premier transistor et base-collecteur du second transistor, on obtient une tension de saturation de l'ensemble des deux transistors sensiblement plus faible que dans les dispositifs connus où les deux transistors sont disposés côte à côte sur le cristal. En effet, la structure interdigitée, utilisée couramment jusqu'ici pour les régions d'un même transistor, le plus souvent la base et l'émetteur, permet d'avoir des périmètres de contact entre régions très importants, compte tenu de la forme oblongue des doigts interdigités, qui peuvent même être longs et nombreux, et permet de diminuer les distances entre les jonctions en même temps que leur surface est augmentée. Les doigts de l'émetteur du premier transistor s'insèrent à 'aplomb des espaces laissés libres par les doigts de la couche enterrée, ainsi la combinaison de la zone s'étendant à partir de la urface entre les jonctions émetteur-base du premier transistor et base-collecteur du second transistor, et de la couche enterrée localisée sous la jonction base-collecteur du second transistor, cette zone et cette couche étant contiguës, et toutes deux fortement dopées du type de conductivité du collecteur du second transistor et de la base du premier transistor, fait que se trouve augmentée jusqu'à son maximum la conductance entre l'émetteur du second transistor et la partie active de la base du premier transistor; de ce fait, la résistance du circuit que parcourt le courant de base du premier transistor, fourni par le collecteur du second transistor, est réduite à son minimum. Ladite zone fortement dopée s'étendant depuis la surface réalise en outre un isolement entre l'émetteur du premier transistor et la base du second transistor. La zone fortement dopée s'étendant depuis la surface peut être formée par diffusion localisée dtimpuretés. Dans ce cas, comme cette zone doit atteindre la couche enterrée située au niveau du premier lit, pour éviter une diffusion trop profonde pour laquelle les conditions de durée et/ou de température seraient doiiunageables pour les régions déjà réalisées, le dispositif présente avantageusement un sillon, dont le tracé est compris entre les régions interdigitées du premier et du second transistor, et c'est à partir de la surface du fond et des parois de ce sillon que s'étend ladite zone fortement dopée, la profondeur du sillon étant déterminée pour que la profondeur de diffusion nécessaire de zone fortement dopée n'entraîne qu'une température et une durée d'opération sans risques pour les régions déåd réalisées. De préférence l'émetteur du premier transistor comporte deux zones dont une zone superficielle fortement dopée, qui peut être obtenue par implantation ionique et/ou diffusion, localisée, et une zone épitaxiale qui est une portion du deuxième lit. Cette structure d'émetteur permet d'obtenir de bonnes caractéristiques de gain et de tension. De même, il est parfois avantageux que l'émetteur du second transistor comporte deux zones comme il a été dit pour l'émetteur du premier transistor, la zone épitaxiale étant une portion d'un troisième lit, épitaxial, déposé sur le deuxième lit et dont la portion qui pourrait recouvrir l'émetteur du premier transistor est éliminée. Les zones superficielles fortement dopées des émetteurs de l'un et l'autre transistors, étant localisées dans des portions de couches épitaxiales interdigitées, sont interdigitées également, de même que les ouvertures de contact et les plages métalliques de connexion qui leur correspondent; l'ouverture de contact de base du second transistor et la plage métallique de connexion qui lui correspond, ainsi que la zone fortement dopée s'étendant depuis la surface jusqu' la couche plane enterrée et, éventuellement le sillon à partir des parois et du fond duquel ladite zone fortement dopée est diffusée, sont parallèlement insérés entre lesdites zones superficielles d'émetteurs. Avantageusement, une zone de contact du collecteur du premier transistor est constituée par une zone superficielle fortement dopée localisée au fond d'une cavité creusée jusqu'au niveau de ce collecteur, une liaison entre ce collecteur et l'émetteur du second transistor étant réalisée au moyen d'un dépôt métallique reliant la surface de contact de la zone superficielle d'émetteur du second transistor et la zone de contact de collecteur au fond de ladite cavité. Cette disposition supprime une interconnexion habituellement-réalisée au moyen d'un fil et qui nécessite un temps de montage particulier, une surface de cristal plus importante, et qu'il est difficile d'automatiser pour une production industrielle. La structure avec une telle cavité pour le contact de collecteur du premier transistor élimine ces inconvénients. La réalisation de la cavité et de la connexion métallique qui y est déposée pour la liaison du collecteur du premier transistor à l'émetteur du second transistor est facilitée si l'on utilise une plaquette substrat de silicium orientée dans le plan cristallographique 100 qui se prète plus aisément que d'autres plans à la gravure en profil de Vé. Dans une forme de réalisation préférentielle, le dispositif formé par l'implantation des deux transistors de types opposés présente une structure plane en forme de polygone avec un centre de symétrie, les portions de couches, les régions ou zones interdigitées ayant une configuration comportant des doigts de direction sensiblement radiale et formant en même temps une aire plane homéomorphe à une couronne, l'émetteur et la base du premier transistor entourant la base et l'émetteur du second transistor, et ces derniers entourant la cavité de la zone de contact du collecteur du premier transistor. La structure à symétrie axiale présente des avantages au point de vue de la dissipation thermique, la répartition étant plus homogène que dans un montage côte à côte présentant une dissymétrie importante. En effet entre le collecteur du premier transistor et l'émetteur du second, l'intensité du courant est toujours relativement faible, la dissipation au centre est faible, un "puits" de chaleur se constitue au centre; au contraire, l'émetteur du premier transistor a une charge relativement importante et il se trouve placé à la périphérie, où la dissipation est la meilleure. Le plus souvent, le substrat sur lequel est déposé le premier lit épitaxial, est lui-même constitué par une plaquette plane fortement dopée pour présenter une très faible résistivité, sur laquelle a été déposée une couche épitaxiale préalable faiblement dopée. La couche plane enterrée fortement dopée du collecteur du second transistor, interdigitée avec la jonction émetteur-base du premier transistor, est située au niveau du premier lit; cette couche plane peut être située soit au niveau inférieur de ce lit, à l'interface avec la couche épitaxiale préalable du substrat, soit dans l'épaisseur dudit premier lit, par exemple au milieu de cette épaisseur, soit même au niveau supérieur du premier lit, à l'interface avec le second lit dans le cas où la tension maximale de fonctionnement du dispositif est suffisamment basse.Le choix du niveau optimal de la couche enterrée au sein du premier lit est fonction notamment de l'épaisseur de ce lit et du coefficient d'exodiffusion du dopant utilisé pour la couche enterrée, et il est déterminé par les valeurs des tensions que les jonctions basecollecteur des transistors doivent supporter et par la valeur de la tension de saturation que l'on veut obtenir. L'invention est applicable à un dispositif dit Darlington mixte intégré dans un fragment monolithique de plaquette semiconductrice, soit seul,soit avec d'autres dispositifs, par exemple avec un transistor ou un dispositif Darlington normal pour constituer un montage amplificateur à faible tension de déchet, soit avec un dispositif Darlington complémentaire pour constituer un montage dit push-pull de puissance, symétrique, à substrat collecteur commun, présentant une bonne stabilité thermique et un rendement élevé par suite de la possibilité d'y intégrer des diodes dont la dérive en température compense celle des transistors et d'y supprimer les habituelles résistances d'émetteur. L'amélioration de la tension de saturation permet en outre d'attaquer directement les dispositifs selon l'invention par un circuit délivrant des signaux de petite puissance. La description qui va suivre, en regard des dessins annexés, fera bien comprendre comment l'invention peut être réalisée. La figure 1 est le schéma d'un dispositif amplificateur à deux transistors de types opposés dans lequel le transistor d'entrée est un transistor de type PNP et la figure 2 le schéma d'un dispositif complémentaire du précédent dans lequel le transistor d'entrée est un transistor de type NPN. La figure 3 est une vue en plan d'un dispositif dont le schéma correspond à la figure 1. La figure 4 est une demi-coupe du même dispositif selon la ligne Il de la figure 3. La figure 5 est une demi-coupe d'un dispositif dont le schéma correspond à la figure 2. La figure 6 est le schéma d'un montage dit push-pull symétrique. La figure 7 est une vue en plan d'un dispositIf dont le schéma correspond à la figure 1. La figure 8 est une demi-coupe du même dispositif selon la ligne II-II de la figure 7. La figure 9 est une demi-coupe d'un dispositif dont le schéma correspond à la figure 2. Il est à noter que, sur les dessins, les dimensions sont fortement exagérées, en particulier les épaisseurs, et que les proportions ne sont pas respectées à seule fin de rendre les figures plus claires. Le dispositif représenté sur les figures 3 et 4 et dont le schéma correspond à la figure 1 comprend deux transistors T1 et T2. Le premier transistor T1 ou transistor de puissance, est de type NPN. Le courant entre les bornes BC traversant le transistor est commandé par le second transistor T2 ou transistor d'entrée, qui est de type PNP, le signal de commande étant appliqué à la borne A sur la base du transistor T2. Le dispositif est réalisé sur un substrat 1 de silicium de type N+, (le signe + indiquant un dopage relativement élevé, supérieur à 1018 atomes/cm3) orienté dans le plan cristallographique 100 comportant-une couche épitaxiale 2 de type N de 10 Vm d'épaisseur et qui constitue le collecteur du transistor T1-. La résistivité de la partie N+ du substrat est d'environ 0,01 Qcm et celle de la couche épitaxiale 3 Qcm.Le substrat dans lequel est réalisé le dispositif est un fragment de plaquette dont les dimensions sont celles d'un carré de quelques millimètres de côté. La base du transistor T1 et le collecteur du transistor T2 sont des portions d'une couche épitaxiale 3 de type P, dont l'épaisseur est 16 pm et la résistivité 7 nom, et qui est déposée sur la couche 2. L'émetteur du transistor T1 et la base du transistor T2 sont des portions 4 et 9 d'une couche épitaxiale de type N, dont l'épaisseur est 10 um et la résistivité 3 Qcm, et qui est déposée sur la couche 3. L'émetteur du transistor T1 comporte en outre une zone 5, diffusée localement dans la portion 4, de type N+, dont l'épaisseur est 5 um et la résistance 3 n par carré.La base du transistor T2 comporte également une zone 8, diffusée localement dans la portion 9, fortement dopée, de type N, destinée à limiter une extension éventuelle de la zone désertée de la jonction base-collecteur, qui ne doit pas atteindre l'émetteur. Une zone Il diffusée localement dans la portion 9, de mêmes caractéristiques que la zone 5 est destinée à la prise de contact sur la base du transistor T2. L'émetteur du transistor T2 est une zone 10 de type P+ diffusée localement dans la portion 9, de 2 um d'épaisseur et dont la résistance est 9 fl par carre. L'émetteur du transistor T1 et la base du transistor T2 sont séparés par un sillon 13 dont les parois et le fond sont formés par une zone diffusée 6, de type P+, de 8 pm d'épaisseur et dont la résistance est de g a par carré. La zone 6 rejoint une couche enterrée 7 de type P+ également, de 3 um d'épaisseur, dont la résistance est de 100 a par carré, qui est localisée dans la couche 3 sous la base du transistor T2 à un niveau correspondant environ au milieu de Itépaisseur de la couche 3, et dont la géo métrie est, comme celle de la partie plane de la jonction basecollecteur du transistor T2, interdigitée avec la jonction émetteur-base du transistor T1.Au centre du dispositif, une cavité 18 permet d'atteindre la partie très dopée 1 du substrat sur laquelle est pris un contact, par l'intermédiaire d'une zone 15 de type N++ très fortement dopée, sur le collecteur du transistor Ti. Le dispositif est recouvert d'une couche isolante d'oxyde 12 dans laquelle sont ouvertes des fenêtres de prise de contact. Les contacts sont pris au moyen de dépôts métalliques 16 pour l'émet- teur du transistor T1, 17 pour la base du transistor T2 et 14 pour émetteur du transistor T2, ce dernier dépôt assurant la liaison entre ce dernier émetteur et le collecteur du transistor T1 et remplaçant ainsi le fil de connexion habituellement utilisé en pareil cas. Un dépôt métallique 19 appliqué sur la face opposee du substrat 1 permet de réaliser la connexion à la borne B. Les dépôts 16 et 17 comportent des plages de surface suffisante 161, 171, destinées à la soudure de connexions par fil aux bornes C et A du circuit. On constate sur la figure 3, où apparaissent les tracés des différents dépôts de contact, qui suivent les tracés des ouvertures de contact correspondant aux régions elles-mêmes, que l'émet- teur du transistor T1 et la base du transistor T2 sont interdigités et sont séparés par le sillon 13 et la zone diffusée 6.Les doigts formés par ces tracés, imbriqués les uns dans les autres, sont en outre disposés sensiblement radialement autour d'un axe X au centre du dispositif occupé par la cavité 18 de prise de contact du collecteur du transistor Tt La couche enterrée 7 et la zone 6 suivent des tracés parallèles et il y a continuité de la forte conductivité en même temps qu'une très forte section de passage de courant entre le collecteur du transistor T2 et la jonction base-émetteur du transistor T1, , ce qui permet d'obtenir une meilleure tension de saturation de l'ensemble, par rapport aux dispositifs connus. Le dispositif représenté en coupe partielle sur la figure 5 et qui correspond au schéma de la figure 2 peut avoir une même configuration plane que le dispositif décrit précédemment et il présente de ce fait les mêmes avantages de structure interdigitée. Cependant, l'émetteur du second transistor T4 a une structure différente,qui entraîne par ailleurs une différence de niveau entre les faces supérieures des deux transistors. Le dispositif est réalisé sur un substrat 21 de silicium de type P+ comportant une couche épitaxiale 22 de type P de 10 um d'épaisseur et qui constitue le collecteur du transistor T3. La résistivité de la partie P+ du substrat est de 0,01 Sem et celle de la couche 22 de 8 Qcm. Les dimensions de substrat sont celles d'un carré de quelques millimètres de côté. La base du transistor T3 et le collecteur du transistor T4 sont des portions 31 et 23 d'une coche épitaxiale de type N, d'épaisseur 8 pm et de résistivité 4 Qcm, déposée sur la couche 22. L'émetteur du transistor T3 et la base du transistor T4 sont des portions 32 et 25 d'une couche épitaxiale de type P, d'épaisseur 2 pm, de résistivité 4 Qcm, déposée sur la couche précédente. L'émetteur du transistor T3 comporte en outre une zone 33 diffusée localement dans la portion 32, de type P+, d'épaisseur 6 um et de résistance 9 S. par carré. Au-dessus de la portion 25, l'émetteur du transistor T4 est formé par une partie de couche épitaxiale 28 de type N d'épaisseur 5 um et de résistivité 3 Qcm et par une zone 27 localisée,diffusée dans la couche 28,ayant 3 um d'é#paisseur et de résistance 2 Q par carré. La base du transistor T4 comporte en outre une zone 29, diffusée localement jusqu'à atteindre la portion de couche 25. Cette zone 29 est fortement dopée de type P+ et sert à la prise de contact sur la base du transistor T4. L'émetteur du transistor T3 et la base du transistor T4 sont interdigités et sont séparés par un sillon 30 et une zone diffusée 34 de type N+. L'émetteur du transistor T4 est isolé de la zone 34 par la zone de contact de base 29 qui suit un tracé parallèle à celui de la zone 34 et du sillon 30. Les doigts formés par ces traces sont imbriqués les uns dans les autres. La zone 34 rejoint une couche enterrée 26 de type N+ qui est localisée à la partie inférieure de la couche 23 constituant le collecteur du transistor Tq et dont la géométrie est celle de la partie plane de la jonction base-collecteur du transistor T4. Au centre du dispositif, une cavité 39 permet d'atteindre la partie plus dopée du substrat 21 sur laquelle esz pr-s un contact sur le collecteur du transistor TD, par l'intermédiaire d'une zone 24 de type P+ très fortement dcpée. Le dispositif est recouvert d'une couche isolante d'oxyde 35 dans laquelle sont ouvertes des fenêtres de prise de ectrct. Les contacts sont pris au moyen de dépôts métalliques 36 pour l'émetteur du transistor T3, 37 pour la base du transistor m et 14 38 pour l'émetteur du transistor T4,-ce dernier dépôt assurant la liaison entre ce dernier émetteur et le collecteur du transistor T3. Un dépôt métallique 40 appliqué sur la face opposée Qu ,ubs- trat 21 permet de réaliser la connexion à la borne w du schéma de la figure 2. L'émetteur du transistor TX et la base du transistor T4 sont interdigités et sont séparés par le sillon 30 et la zone diffusée 34. Les doigts formés par ces tracés, imbriqués les uns dans les autres peuvent être également disposés comme dans le dispositif de l'exemple précédent, autour d'un axe Y, au centre du dispositif occupé par la cavité 39. La couche enterrée 26 et la zone 34 suivent des tracés parallèles et il y a une continuité de la conductance avec une très forte section de passage de courant entre le collecteur du transistor T4 et la jonction base-émetteur du transistor T3, ce qui permet d'obtenir une bonne tension de saturation. La figure 6 est le schéma d'un circuit dit push-pull symétrique comprenant un ensemble am#lif#cateur Darlingtcn NPN/PNP composé des transistors T5 et T7, d'un ensemble amr1-ificateur Darlington PNP/NPN composé des transistors T6 et T8 et de deux diodes D1 et D2. Les transistors de sortie des deux ensembles amplificateurs ont un collecteur commun. Ce circuit peut être réalisé au moyen d'un ensemble tel que celui qui a été décrit en regard des figures 3 et 4 et d'un ensemble tel que celui qui a été décrit en regard de la figure 5. Ce même circuit peut être réalisé également au moyen des ensembles qui vont être décrits maintenant en regard des figures 7, 8 et 9. Les deux ensembles amplificateurs Darlington mixtes complémentaires dont les figures 8 et 9 sont des demi-coupes schématiques ont, vus en plan, la géométrie montrée sur la figure 7 qui peut représenter l'un ou l'autre de ces ensembles. Les conducteurs métalliques de connexion qui sont déposés sur la surface du dispositif et qui sont vus sur la figure 7, ayant le même tracé que les zones et régions sous-jacentes > on constate que le dispositif a une structure interdigitée. Bien que la structure interdigitée représentée ne comporte que le minimum de doigts soit deux doigts d'un côté, trois doigts de l'autre, il va de soi que le nombre de doigts interdigités peut être plus élevé. Le dispositif représenté présente un plan de symétrie 60, dans l'axe d'un doigt d'émetteur du transistor de sortie-. Le dispositif représenté sur la figure 8 est réalisé à partir d'un substrat 41 de silicium de type N+ sur lequel est déposée une couche épitaxiale 42 de type N. La base du transistor T8 et le collecteur du transistor T6 sont des portions d'une couche épitaxiale 43 de type P, déposée sur la couche 42. L'émetteur du transistor T8 et la base du transistor T6 sont des portions 44 et 49 d'une troisième couche épitaxiale, de type N déposée sur la couche 43. L'émetteur du transistor T8 comporte en outre une zone 45, diffusée localement dans la portion 44, de type N+. La base du transistor T6 comporte également une zone 51, diffusée localement dans la portion 49, de type N+, destinée à la prise de contact sur cette base. L'émetteur du transistor T6 est une zone 50 de type P+ diffusée localement dans la zone 51 et qui est beaucoup plus dopée et moins profonde que cette dernière, par exemple la zone 51 a une résistance de 100 n par carré et une profondeur de 3 pm et la zone 50 a une résistance de 2 Q par carré et une profondeur de 2 pm. L'émetteur du transistor T8 et la base du transistor T6 sont séparés par un sillon 53 dans le fond et les parois duquel on a diffusé une zone 46 de type P+. La zone 46 rejoint ainsi une couche enterrée 47 de type P+ également, qui est localisée sous la couche 43 à l'aplomb de la base du transistor T6. La géométrie de la couche localisée 47 est sensiblement celle de la partie plane de la jonction base-collecteur du transistor T6. Le dispositif est recouvert d'une couche isolante d'oxyde 52 dans laquelle sont ouvertes des fenêtres de prise de contact. Les contacts sont pris au moyen de dépôts métalliques 56 pour émetteur du transistor T8, 57 pour la base du transistor T6 et 54 pour l'émetteur du transistor T6. Ce dernier dépôt assure la liaison entre ce dernier émetteur et le collecteur du transistor T8 si l'on prévoit, par exemple en 58, sur la figure 7, un décapage profond atteignant le substrat, comme cela a eté décrit dans l'exemple précédent. Un dépôt métallique 59 sur la face inférieure du substrat permet de réaliser la connexion à la borne L du circuit par l'intermédiaire du support sur lequel est fixé le dispositif.Les -dépôts 56 et 57 comportent des plages de surface suffisante 561, 571, pour la soudure de connexions par fil aux bornes M et J du circuit. Du fait de la structure interdigitée du dispositif, il y a une très forte section de passage du courant entre le collecteur du transistor T6 et la jonction base-émetteur du transistor Ta, la continuité d'une forte conductance étant assurée par la disposition des zones fortement dopées 46 et 47, ce qui permet d'obtenir une faible tension de saturation par rapport aux dispositifs connus. Le dispositif représenté sur la figure 9 est réalisé à partir d'un substrat 61 de silicium de type P+ sur lequel est déposée une couche épitaxiale 62 de type P. La base du transistor T7 et le collecteur du transistor T5 sont des portions d'une couche épitaxiale 63 de type N, déposée sur la couche 62. Lt émetteur du transistor T7 et la base du transistor T5 sont des portions 64 et 69 d'une troisième couche épitaxiale, de type P, déposée sur la couche 63. L'émetteur du transistor T7 comporte en outre une zone 65, diffusée localement dans la portion 64, de type P+. La base du transistor T5 comporte une zone 71 diffusée localement dans la portion 69, de type P+ destinée entre autres à la prise de contact sur cette base. L'émetteur du transistor T5 est une zone 70, de type N+, diffusée localement dans la portion 69. L'émetteur du transistor T7 et la base du transistor T5 sont séparés par un sillon 735 dans le fond et les parois duquel on a diffusé une zone 66 de type N+, qui rejoint ainsi une couche enterrée 67 de type N+ également. Cette dernière est localisée au sein de la couche 63, qui est pour cela réalisée en deux opérations d'épitaxie entre lesquelles on effectue un dépôt de prédiffusion ou une implantatioay localisée au moyen d'un masque adéquat. La couche 67 est localisée à l'aplomb de la base du transistor T5- et sa géométrie est sensiblement celle de la partie plane de la jonction base-collecteur du transistor T5. Pour donner à l'émetteur du transistor T7 l'épaisseur convenable, il est avantageux de décaper localement le matériau de la plaquette sur une partie de l'épaisseur de la couche 64. Le dispositif est recouvert d'une couche isolante 72. Les contacts sont pris à travers des fenêtres ouvertes dans la couche 72 au moyen de dépôts métalliques, 74 et 77 pour l'émetteur et la base du transistor T5 et 76 pour l'émetteur du transistor T7. Comme dans les exemples précédents, l'émetteur de T5 et le collecteur de T7 peuvent être reliés au moyen du dépôt 77 prolongé jusqu'au fond d'une cavité décapée atteignant le substrat. Un dépôt métallique 79 sur la face inférieure du substrat permet de réaliser la connexion à la borne L du circuit par l'intermédiaire du support sur lequel est fixé le dispositif. La disposition interdigitée des zones fortement dopées 66 et 67 procure la meilleure section de passage de courant entre le collecteur de T5 et la jonction base-émetteur de T7 et assure au dispositif une faible tension de saturation. Le procédé de fabrication d'un dispositif selon l'invention fait appel aux techniques habituelles dans le domaine des semicon ducteurs. La réalisation d'un ensemble amplificateur Darlington conforme à l'une des descriptions précédentes, celle faite en regard de la figure 4 par exemple, comporte les opérations suivantes, à partir d'une plaquette de silicium monocristallin de type de conductivité N+, dont la surface est orientée selon le plan cristallographique 100: dépôt par épitaxie de la couche épitaxiale préalable, dopée à l'arsenic; dépôt par épitaxie d'une première nappe du premier lit, dopée au bore; dépôt de prédiffusion, localisée par masquage, ou éventuellement implantation ionique, de la couche enterrée de type P+ dopée au bore; dépôt, par épitaxie, de la seconde nappe complétant le premier lit, dopée au bore également; dépôt par épitaxie du deuxième lit, dopé à l'arsenic; gravure, par décapage localisé au moyen d'un masque, du sillon séparant les deux transistors; diffusion localisée, dans le fond et les parois du sillon, de la zone fortement dopée au bore, de type P+, rejoignant- la couche enterrée; diffusion localisée d'une zone superficielle de base du second transistor (zone 8 sur la figure 4) de type N, dopée au phosphore; gravure, par décapage profond localisé au moyen d'un masque, de la cavité centrale, suivi d'un dépôt d'oxyde sur toute la surface du dispositif; diffusion localisée de la zone superficielle de l'émetteur du premier transistor et de la zone de contact du collecteur du premier transistor, ces zones étant de type N+, fortement dopées au phosphore; diffusion localisée de l'émetteur #du second transistor de type P+ dopé au bore; ouverture des fenêtres de contact, dépôt d'une couche métallique et gravure de cette couche pour la formation des connexions. - REVENDICATIONS 1.- Dispositif monolithique semiconducteur comprenant au moins deux transistors de types opposés, formé d'un substrat plan d'un premier type de conductivité recouvert d'un premier lit du type de conductivité opposé, ledit substrat constituant le collecteur du premier transistor, la base de ce premier transistor et le collecteur du second transistor étant constitués de portions dudit premier lit et l'émetteur du premier transistor et la base du second transistor étant constitués de portions d'un deuxième lit du premier type de conductivité situé sur ledit premier lit, caractérisé en ce que les parties coplanaires de l'interface entre le premier et le deuxième lit formant les jonctions émetteur-base du premier transistor et base-collecteur du second transistor sont interdigitées et séparées par une zone fortement dopée dudit type de conductivité opposé s'étendant depuis la surface du dispositif jusqu a une couche plane enterrée également fortement dopée dudit même type de conductivité opposé, et en ce que ladite couche enterrée est localisée selon la même géométrie que la jonction base-collecteur du second transistor et située au niveau dudit premier lit. 2.- Dispositif selon la revendication 1, caractérisé en ce qu'il présente un sillon dont le tracé est compris entre les régions interdigitées du premier et du second transistor, et à partir de la surface du fond et des parois duquel s'étend ladite zone fortement dopée. 3.- Dispositif selon l'une des revendications 1 et 2, caractérisé en ce que l'émetteur du premier transistor comporte deux zones dont une zone superficielle fortement dopée, localisée, et une zone épitaxiale qui est une portion du deuxième lit interdigitée avec la base du second transistor. 4.- Dispositif selon l'une des revendications 1 à 3, caractérisé en ce que l'émetteur du second transistor comporte deux zones, dont une zone superficielle fortement dopée, localisée, et une zone épitaxiale qui est une portion d'un troisième lit, épitaxial, déposé sur le deuxième et dont la portion qui pourrait recouvrir l'émetteur du premier transistor est éliminée. 5.- Dispositif selon l'une des revendications 1 à 4, caracté isé en ce que les zones superficielles des émetteurs de l'un et t utre transistors, étant interdigitées, de même que les ouvertores de contact et les plages métalliques de connexion qui leur correspondent, Itouverture de contact de base du second transistor et la plage métallique de connexion qui lui correspond, ainsi que la zone fortement dopée s'étendant depuis la surface jusqu' la couche plane enterrée, sont parallèlement insérés entre lesdites zones superficielles. 6.- Dispositif selon 1'une des revendications 1 à 5, caractérisé en ce que une zone de contact du collecteur du premier transistor est constituée par une zone superficielle fortement dopée localisée au fond d'une cavité creusée jusqu'au niveau dudit collecteur, une liaison entre ce collecteur et ltémetteur du second transistor étant réalisée au moyen d'un dépôt métallique reliant la surface de contact de la zone superficielle d'émetteur du second transistor et la zone de contact du collecteur au fond de ladite cavité. 7.- Dispositif selon l'une des revendications i à 6, caractérisé en ce que l'implantation du dispositif formé par les deux transistors de types opposés présente une structure plane en forme de polygone ayant un centre de symétrie, les portions de couches, les régions et zones interdigitées ayant une configuration comportant des doigts de direction sensiblement radiale et formant en même temps une aire plane homéomorphe à une couronne, l'émetteur et la base du premier transistor entourant la base et l'émetteur du second transistor, et ces derniers entourant la zone de contact du collecteur du premier transistor. 8.- Dispositif selon la revendication 7, caractérisé en ce que la zone de contact du collecteur du premier transistor est localisée au fond d'une cavité creusée au centre de symétrie du dispositif jusqu'au niveau de ce collecteur, la liaison entre ledit collecteur et l'émetteur du second transistor étant réalisée au moyen d'un dépôt métallique recouvrant au moins le fond de ladite cavité centrale.