FR 2374789 A1 19780713 FR 7638127 A 19761217 La présente invention concerne un dispositif pour l'émission d'un signal d'indication d'alarme par un démultiplexeur numérique de n signaux plésiochrones multiplexés. Dans ces démultiplexeurs numériques, il y a obligation d'émettre un signal d'indication d'alarme chaque fois que les informations extraites des trames du signal multiplexé ne sont plus significatives, du fait, par exemple, d'un manque d'horloge générale, d'un défaut dans l'alimentation du démultiplexeur ou d2une perte du verrouillage de trame ou d'un taux de présence anormal du signal de justification Ce signal d'indication d'alarme doit etre émis avec une fréquence et une tolérance sur la fréquence égales à celles des signaux de voies restituées de manière à éviter l'apparition dtune alarme de maintenance dans les équipements situés en aval du démultiplexeur considéré, sur la channe de transmission. Il est connu d'émettre ce signal dfindication d'alarme grâce à des dispositifs maintenant la stabilité du-signal d'horloge restituée utilisé pour la lecture de la mémoire tampon du démultiplexeur numérique; cette stabilité étant maintenue même lorsque le signal d'horloge troué utilisé pour autoriser l'écriture dans cette mémoire tampon zest plus dans les tolérances de fréquences .exiges pour un fonctionnemént normal En fonctionnement normal, cte=st-à-dire en ltabsence du signal dtindication alarme, le signal d'horloge restituée est obtenu à la sortie de l'oscillateur d t une boucle à verroillage de phase, l'oscillateur reçoit à cet effet, -à travers un filtre passe-bas, un signal de commande produit par un comparateur de phase sur les deux entrées duquel sont respectivement appliqués le signal de sortie de l'oscillateur et le signal d'horloge troué; ce dernier signal ne pouvant plus être utilisé quand le signal d'indication d'alarme doit etre émis, tout le problème de lgemission du signal d'indication d'alarme se ramène au problème du maintien des tolérances sur la fréquence du signal d'horloge restituée.Les solutions classiques de ce problème nécessitent, entre autres choses qu'un circuit de commutation fasse que le signal d'horloge troué ne soit plus appliqué au comparateur dès qu'un signal d'indication d'alarme doit etre émis (ce signal d'horloge troué n'étant alors plus significatif), que ltoscillateur soit un oscillateur à quartz et que le comparateur de phase fonctionne en diviseur par deux comme celui qui sera décrit à l'aide de la figure 1 dont il va être question ci-après; ainsi en l'absence du signal horloge troué, le comparateur de phase peut continuer à fournir un signal pour la commande de l'os- cillateur.Comme la boucle à verrouillage de phase doit fournir un signal présentant une grande stabilité à long teme.et une faible dérive en température, la réalisation de cette boucle est coûteuse ce qui influe fortement sur le prix de revient du démultiplexeur puisque ce dernier a non pas une mais n telles boucles : une pour chacun des n signaux plésiochrones composant le signal multiplexé. La présente invention a pour but d'éviter ces inconvénients en ne nécessitant plus qu'un seul oscillateur à quartz au lieu de n. Ceci est obtenu en maintenant le signal d'horloge troué dans le tolérances de fréquences exigées, même lorsque le dbmul- tiplexeur ne reçoit plus la signal d'horloge générale. Selon l'invention un dispositif pour l'émission d'un signal d'indication d'alarme sur les n voies d'un démultiplexeur numérique de n signaux plésiochronas multiplexés, comportant, pour la synchronisation des voies restituées, un oscillateur asservi, en fonctionnement normal, è la fréquence moyenne d'un signal d'horloge troué et qui fournit un signal d'horloge restituée est caractérisé en ce qu'il comporte : un commutateur d'horloge pour, au moins lorsque le signal d'horloge générale du démultiplexeur viens à manquer, brancher-sur le circuit de base de temps du démultiplexeur un circuit oscillateur auxiliaire de même fréquence que le signal dlhorloge générale; et, relativement à chacune desdites n voies, un circuit de comptage branché sur ledit circuit de base de temps pour fournir, à la fréquence de la trame du signal multiplexé, un signal dont le taux de présence simule celui du signal de reconnaissance de justification lorsque le démultiplexeu est en fonctionnement normal; et un dispositif de commutation Four, lorsqu'un signal d'indication d'alarme doit etre émis,utilisee comme signal de reconnaissance de justification de la voie consceréa le signal du circuit de comptage de cette voie et ainsi permettre au démultiplexeur de simuler un signal d'horloge troué pour l'asservissenent dudit oscillateur. L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à laide de la description ci-après et des dessins sly rapportant que représentent - la figure 1, un dispositif pour l'émission d'un signal d'indication d'alarme selon l'art connu, - la figure 2, un dispositif pour l'émission d'un signal d'indication d'alarma selon l'invention Dans les figures 1 et 2 les éléments et les signaux correspondants portent les mêmes repères. La figure i est un schéma partiel d'un démultiplexeur numérique de type connu, montrant comment est réalisé un dispositif pour l'émission d'un signal d'indication d'alarme selon l'art connu. Le démultiplexeur considéré est un démultiplexeur 'à quatre voies, destiné à décomposer un signal numérique entrant en quatre signaux de voies restituées apparaissant sur quatre sorties du démultiplexeur; pour cela le démultiplexeur élabore quatre signaux numériques de voies, 51 à 54 qui sont utilisés,dans un circuit non représenté, pour l'élaboration des quatre signaux de voies restituées; ces signaux 51 à 54 correspondent respectivement à quatre signaux numériques avec lesquels a été composé, par multiplexage dans le temps, le signal numérique entrant. Les indices 1 à 4 dans la figure 1, comme d'ailleurs dans la figure 2, se rapportent respectivement aux quatre voies restituées du démultiplexeur, voies qui seront dites voies 1, 2, 3 et 4 dans ce qui suit. Le signal numérique entrant est échantillonné à la fréquence r, il est composé de trames et chaque trame est composée de N = 4 sous-trames de B bits chacune, multiplexées entre elles. Les signaux S2 à 54 sont obtenus de la marre façon que le signal S?; aussi, pour simplifier la figure 1, les circuits propres à l'obtention des'signaux 52 à 54 n'ont pas été représentés. Dans une autre partie, non représentée, du emultiplexeur de la figure 1 sont élaborés, au cours d'un fonctionnement normal - quatre trains de bits, E1 à E4, relatifs chacun à une des quatre voies ; ces quatre trains de bits sont obtenus en prenant, pour chacun, un bit tous les quatre bits du signal multiplexé reçu, et en retardant de 3,2 et 1 bit les bits extraits du signal multiplexé qui correspondent respectivement aux voies 1, 2 et 3. Les quatre trains de bits, E1 à E4, sont ainsi délivrés avec une fréquence d'échantillonnage de F/N (où F est la fréquence du signal multiplexé reçu, et N le nombre de voies muJtipleées) et sont tous en phase. De plus, chaque sous-trame est composée de B bits, et sa structure est la même quelle que soit la voie envisagée : les bits de verrouillage de trame dlindi- cation de justification, de justification, d'information et de service, se retrouvent toujours aux mêmes places, - un signal R de reconnaissance de verrouillage de trame qui passe à "1" pendant la durée d'un bit chaque fois qu'est reconnu dans le signal reçu un mot identique au mot de verrouillage de trame, - un signal H, dit d'horloge générale du démultiplexeur, composé d'impulsions à la fréquence F/N (oU F est la fréquence des bits du signal reçu, et N le nombre de voies restituées du démultiplexeur), - quatre signaux de reconnaissance de justification J1, J2' J3 J4; chacun de ces signaux a le niveau "1" ou "0" selon que2 dans la sous-trame à laquelle il se rapporte, est présent ou non un bit de justification, Sur la figure 1 ont été également représentés les conducteurs servant à transmettre des signaux d'indication de défauts, D; ces signaux d'indication de défauts sont appliqués à un circuit de déclenchement d'alarme7 3, et comprennent notamment : un signal, h, de manque d'horloge générale et un signal, r, de non acquisition de verrouillage de trame, fourni par un circuit de synchronisation,1, qui reçoit le signal R de reconnaissance de verrouillage de trame. Ce circuit de synchronisation fonctionne en liaison avec un circuit de base de temps 2 selon le principe suivant - le verrouillage de trame est considéré comme acquis lorsque, à partir d'un premier bit à l'état "1" du signal R, ce signal R a fourni au circuit de synchronisation deux autres bits à l'état "1" sépares du premier respectivement par la durée d'une et de deux trames; et le-s bits suivants -du signal R seront considérés comme des vrais bits de verrouillage de trame à condition d'une part d'être dans l'état "1" et d'autre part d'être séparés de la durée d'uri nombre entier de trames du premier bit å l'état 1 mentionné si avant et à partir duquel l'acquisition du verrouillage de trame a été définie - le verrouillage de trame est considéré comme perdu lorsque seront reçus cinq bits à leétat "O" à la su-ite d un vrai bit de verrouillage de trame2 ces cinq bits étant séparés de ce vrai bit par des distances égales respectivement à la durée de 1, 22 32 4 et 5 trames. Pour cela le circuit de synchronisation 1 fournit au circuit de-base de temps 2 un signal z de perte de verrouillage de trame qui a la valeur "1" tant que le signal R ne comprend aucun bit à l'état "1" et passe à l'état ttStr dès que le signal R présente un bit à l'état "1"; ce changement déclenche le circuit de base de temps 2 qui envoie alors un signal v fait de bits à fréquence de trame dont le premier bit apparat au bout d'un temps égal à la durée d'une trame. Le circuit de synchronisation fournit de plus le signal r de non acquisition du verrouillage de trame qui est obtenu à partir des signaux z et v et qui a la valeur 't1" dès que la verrouillage de trame est considéré comme perdu et ne reprend 13 valeur "0" que lorsqu'il est considéré comme de nouveau acquis. Le circuit de déclenchement d'alarme 3 fournit quatre signaux A1 à A4 dont le niveau est "0" lors d'un fonctionnement normal du démultiplexeur; le niveau d'un de ces signaux passe à "1" lorsque, en raison de défauts signalés par les signaux D, un signal dtindiZ cation d'alarme doit ebtre émis dans la voie qui lui correspond. Le signal d'horloge générale H, à la fréquence F/N, est appliqué, s'il est présent, à l'entrée de signal du circuit de base de temps 2 qui reçoit sur une entrée de remise à zéro le signal z de perte de verrouillage de trame du circuit de synchronisation 1. Le circuit de base de temps 2 comporte un ensemble de basculeurs et opère un comptage modulo B à la fréquence F/N suivi d'un décodage; as basculeurs sont initialisé et blcqu4a par l'état "1" du signal z, provenant du circuit de synchronisation 1. Le circuit de base de temps fournit, au moins lors d'un fonctionnement normal du démultiplexeur - un signal d'horloge de synchronisation h qui est le o signal horloge générale H amputé des impulsions corres pondant aux bits de verrouillage de trame, aux bits de service et. aux bits d'indication de justification, - le signal v défini plus avant, - un signal j de position de justification, en synchronisme avec la position des bits de justification des quatre voies du démultiplexeur. Une porte ET,5, reçoit la signal j de position de justification et le signal J1 de reconnaissance de justification et fournit un signal J'1 de reconnaissance et de position de la justification qui est en synchronisme avec le bit de justification dans le signal E1 et a le niveau "1" lorsqu'un bit de justification est présent et le niveau 'f0ll dans le cas cnntraire. Ce signal est applique à une entrée avec inversion d'une porte ET,4, qui reçoit sur une entrée sans inversion le signal h0; la porte ET,4, fournit ainsi un signal d'horloge troué, h1 ne comportant plus que des bits d'information. Une porte ET,10, comporte une entrée avec inversion sur laquelle est appliqué le signal A1 et une entrée sans inversion sur laquelle est appliqué le signal d'horloge troué, h1; cette porte ne laisse passer le signal h1 que lorsque le fonctionnement du démultiplexeur est correct, c'est- -dire lorsque le signal A1 a le niveau"0!' La sortie de la porte ET 10 est réunie d'une partie l'entrée de commande d'écriture d'une mémoire tampon 6 et d'autre part à llune des deux entrées deux comparateur de phase 7. La mémoire tampon reçoit, sur son entrée d'écriture, le signal E1 ctest-à- dire le train de bits relatif à la voie 1 et, sur son entrée de commande de lecture, un signal n1 sigr.al d'horloge restituée, fourni par un circuit oscillateur 9; ce signal m1 et les signaux m2 à m4 des trois autres voies sont utilisés, dans un circuit non représenté, pour élaborer à partir des quatre signaux numériques de voies, S1 à S4 les- quatre signaux de voies restituées. La mémoire tampon comporte - un ensemble de n basculeurs de type D dont les entrées de signal reçoivent le signal E1 (dans le cas de l'exemple numérique qui est traité plus loin apparaît une mémoire tampon identique à la présente mémoire tampon et dans laquelle n est égal à 10), - un premier dispositif de commutation qui comporte un compteur binaire modulo n qui reçoit le signal de sortie de la porte ET 10, ctest-à-dire, lors d'un fonctionnement normal, le signal d'horloge troué h1; le premier dispositif de commutation comporte également un décodeur à n positions qui est branché sur les sorties du compteur binaire et dont les n sorties sont respectivement reliée.s aux n entrées d'horloge de l'ensemble des n basculeurs pc-r commander ou interdire la prise en compte par l'ens-...b'e des n basculeurs du signal E1 selon que ce bit est ou n'est pas en synchro nisme avec une impulsion du signal d'horloge troué, - et un second dispositif de commutation pour commander la lecture des informations mises en mémoire et qui comporte un commutateur à n positions, formé de n portes ET à deux entrées dont les premières entrées sont respec tivement réunies aux n sorties de l'ensemble de n bascu leurs et dont les sorties sont réunies par une porte OU pour former la sortie de la mémoire tampon; le second dispositif de commutation comporte également un compteur modulo n dont l'entrée reçoit le signal d'horloge restituée m1 du circuit oscil'ateu' 9 et donc les n sorties sont respectivement reliées aux secondes entrées des n portes ET pour commander ltouverture de ces portes et donc la lecture des informations mises en mémoire. Le signal m1 d'horloge restituée est obtenu par lissage du signal d'horloge troué h1 fourni par la porte ET,4, à travers la porte ET 10. Le lissage du signal h1 est effectué au moyen d'une boucle à verrouillage de phase qui comprend le circuit oscillateur 9, le comparateur de phase 7 et un filtre passe-bas a. Le circuit oscillateur 9 est un circuit oscillateur variable commandé en tension et qui fournit des impulsions. Lors d'un fonctionnement correct du démultiplexeur, c'est- à-dire quand le signal A1 a le niveau "0", le comparateur de phase 7 effectue une comparaison de phase entre le signal d'horloge troué h1 et le signal m1 d'horloge restituée fourni par le circuit oscillateur variable 9; le signal que fournit le comparateur de phase 7 est, après filtrage dans le filtre passe-bas 8, utilisé pour commander le circuit oscillateur 9, Comme il ressort de la description ci-avant de la mémoire tampon 6, le signal ma d'horloge restituée est le signal de commande de lecture de la mémoire tampon 6. Le signal numérique que fournit la mémoire tampon 6 est appliqué sur la première entrée d'une porte0U,I3, dont la seconde entrée reçut le signal Ai et dot la sortie fournit le signal 51. Cela permet de réaliser un dispositif de commutation qui, lorsque le fonctionnement du démultiplexeur est correct (signal A1 dans.. l'état "0") fournit, comme signal numérique de voie, Si, le signal de sortie de la mémoiratampon. Lorsque le fonctionnement du démultiplexeur est perturbé (signal A1 dans l'étant "1") le signal h1 n'est plus utilisable car il n'est plus significatif Malgre cela il faut qu'un signal d'indication d'alarme soit émis sur la voie 1 et que ses bits, toujours dans ltétat g'1" par convention, aient un rythme compris -dans la même plage de tolérance que le rythme des bits du signal de voie lors d'un fonctionnement correct du démultiplexeur Pour cela, lorsque le signal A1 est dans l'état "1" il met, grêce,à la porte 13, le signal S1 dans l'étant "1". Mais cela nécessite que les impulsions fournies par le circuit oscillateur variable 9 aient un rythme compris dans la plagede tolérance indiquée ci-avant; à cet effet et étant donné que la plage de tolérance est étroite, le circuit oscillateur variable est un circuit à quartz et le comparateur de phase 7 est un comparateur de phase fonctionnant en diviseur par deux de manière que, lorsque le signal provenant de la porte ET, 10, est à "0", le comparateur recevant seulement le signal de sortie de l'oscillateur variable, puisse fournir un signal oscillant dont la valeur moyenne déterminée par le filtre 3 permet la commande de l'oscillateur.Le comparateur de phase 7t le filtre passe-bas 8 et le circuit oscillateur variable 9 sont réglés de manière que la circuit oscillateur variable 9 fournisse alors des impulsions ayant le rythme désiré. La figure 2 correspond au schéma partiel du démultiplexeur numérique de la figure 1 dans lequel le dispositif, selon l'art connu, pour l'émission d'un signal d'alarme, a été remplacé par un dispositif selon l'invention. La figure 2 montre que le signal 51 est toujours obtenu à partir du train de bits E1 grâce à la mémoire tampon 6 et à la porte OU 13 qui reçoit également le signal A1 du circuit de déclenchement d'alarme; ce dernier signal est toujours obtenu à la sortie du circuit de déclenchement d'alarme qui reçoit les mêmes signaux, D, d'indication de défauts que dans la figure 1. obtpnu Le signal r de non acquisition de verrouillage est toujours7' à partir du signal de reconnaissance de verrouillage da trame R et du même signal v délivré par le circuit de la base de temps, grâce au circuit de snchronistiion 1 et est toujours appliqué au circuit de déclenchement d'alarme, 3. Le signal z lui non plus ne varie pas, mais il n'a pas les mêmes effets sur le circuit de la base de temps que dans le circuit de la figure 1 : c'est la première impulsion du signal d'horloge H qui suit son frant descendant qui permet d'initialiser les basculeurs, lesquels ne sont jamais bloqués dans un état particulier. Le signal d'horloge générale H est maintenant appliquE à un dispositif de commutation composé de deux portes ET, 21, 22, suivies d'une porte OU,23, dont la sortie est reliée à l'entrée de signal du circuit 2; le signal H et le signal de sortie d'un circuit oscillateur auxiliaire 20 sont respectivement appliqués sur les premières entrées des portes ET 21 et 22 tandis que les secondes entrées, dont celle due la porte ET 21 est une entrée avec inversion, reçoivent le signal de manque d'horloge générale, h.Le circuit oscillateur auxiliaire, 20, est un circuit à quartz destiné à fournir des impulsions à un rythme compris dans la même plage de tolérance que le rythme du signal H; lorsque, comme c'est généralement le cas, le démultiplexeur fait partie d'un ensemble comportant un multiplexeur qui effectue un multiplexage correspondant au démultiplexage considéré,le circuit oscillateur auxilia v peut être constitué par horloge de ce multiplexeur. Quand le signal h est dans ltétat "1" ctest- -dire en cas de manque du signal d'horloge générale H, le dispositif de commutation 21, 22, 23, applique sur l'entrée de signal du circuit de base de temps 2 le signal du circuit oscillateur auxiliaire qui, lui, a le rythme voulu; dans ce cas le circuit de base de temps fournit un signal j ~de positionde justification et un signal h o d'horloge de synchronisation qui ont des caractéristiques identiques à ces mêmes signaux lorsque le circuit 2 reçoit un signal horloge générale H correct. Quand le -signal A1 passe dans l'état "1t indiquant qu'une alarme 'doit être déclenchée, le signal J1 de reconnaissance de justification pour la voie 1 ne peut plus être utilisé du fait qu'il n'est plus significatif.Deux portes ET 25, 26 et une porte OU 27 forment un dispositif de commutation identique au dispositif de commutation 21, 22, 23. Ce dispositif ~de commutation 25, 26, 27 permet, lorsque le signal A1 est dans l'état "9e', de remplacer sur la seconde entrée de la porte ET,5, le signal Jq par le signal de sortie d'un circuit de comptage 24; ce signal de sotie qui doit simuler le signal- de reconnaissance de justification J12 doit avoir des caractéristiques aussi proches que possible de ce dernier, c'està-dire qu'il doit être composé de bits à la fréquence de trame du signal reçu et que son taux de présence doit être le même que celui du signal J1 ; ce taux de présence est calculé sur un laps de temps très supérieur a la duree d'une trame. te circuit de base de temps, 2, comme il a été vu à l'occasion de la figure 1, opère un comptage modulo Bà la fréquence F/N (F : fréquence des bits du signal reçu, N : nombre de voies); il est donc possible, sans la modifier, d'en extraire cas signaux à la fréquence de trame du signal reçu autres que e signal j de position de justification; en particulier il est possible de choisir un signal k constitué d'un bit à fréquence de trame du signal reçu et qui,en fait, peut être le signal v. Quant au signal qui doit simuler le signal de reconnaissance de justification, le calcul montre que son taux de présence Pg doit, par rapport au taux de présence PO du signal qu'il doit simuler, satisfaire à l'inégalité avec : P0 = 1/J [I - B f/F/N] (2) F, comme indiqué plus haut, fréquence des bits du signal reçu N, comme indiqué plus haut, nombre de voies, f, fréquence du signal d'horloge restituée, tF et Af écarts maximum par rapport aux valeurs moyennes de F et f, B, nombre de bits d'une sous-trame, I, nombre de bits d'information et de justification par sous-trame, J, nombre de bits de justification par sous-trame Dans le cas de l'exemple décrit, F = 564,608 MHz, f = 139,264 MHz #F 12.106 , li = F , f B = 700, I = 691, J = 1, N = 4 Les calculs faits à partir de ces valeurs montrent que P5 4 peut être pris égal à Le circuit de comptage 24 doit donc effectuer un comptage modulo il et fournir sur sa sortie, pour onze bits consécutifs, quatre bits dans l'état "1" et sept bits dans l1état "O" sans que, de préférence, deux bits dans l'état "1" soient consécutifs.Un tel circuit peut facilement être réalisé à l'aide d'un compteur modulo 11 suivi d'un circuit de décodage décodant, par exemple-, les positions 1, 4, 7 et 9. De ce qu'il précède il résulte que, lorsquVun signal d2;ndi- cation d'alarme doit être émis et même entes de manque de signal d'horloge générale H, le circuit de base de temps continue à fonctionner avec des signaux qui lui permettent de fournir un signal h d'horloge de synchronisation avec les mmes tolérances que le o signal h lors d'un fonctionnement normal du démultiplexeur; de o même le circuit de comptage 24 fournit, en remplacement du signal de reconnaissance de justification J12 un signal ayant les mêmes caractéristiques que le signal J1. On voit maintenant l'intérêt de ne pas bloquer le circuit de base de temps : c'est de toujours commander la circuit de comptage 24 pour reproduire aussi fidèlement que possible un signal ayant les mêmes caractéristiques que le signal de reconnaissance de justification, J1, en fonctionnement correct. Le signal-obtenu à la sortie de la porte ET,4, est le signal d'horloge troué h1 obtenu par simulation, il est utilisé comme un signal d'hor- loge troué ordinaire dans la boucle à asservissement de phase constituée par le comparateur de phase 79 le filtre passe-bas 8 et ie circuit oscillateur 9. Le signal S1 de la voie 1 du démultiplexeur est fourni par la porte OU 13 dont une entrée reçoit le signal A1 et l'autre le signal de sortie de la mémoire tampon 6. Il est à remarquer que, dans la boucle à asservissement de phase de la figure 2, il ngst plus nécessaire que le circuit oscillateur 9 soit un circuit oscillateur de grande précision, à quartz, car il n'a plus à fonctionner dans une boucle ouverte où il devait rester stable dans le temps et en fonction de la température; au lieu des quatre circuits oscillateurs de grande précision (par voie un circuit oscillateur tel que le circuit oscillateur 9 de la figure 1), le démultiplexeur ne nécessite donc plus qu'un seul circuit oscillateur de grande précision (le circuit oscillateur 20 de la figure 2 commun aux quatre voies). Il est également à noter que le temps dtaccroci^age de la boucle à verrouillage de phase de la figure 2 n'est pas critique puisqu'il n'y a jamais, en cours de fonctionnement du démultiplexeur, de décrochage de cette boucle; les performances de réduction de gigue (jitter dans la littérature anglo-saxonne) de la boucle peuvent donc être accrues puisque aucune contrainte ne pèse sur les paramètres du filtre passe-bas 8 et quesa fréquence de coupure peut donc être choisie très faible. L'invention n'est pas limitée au cas décrit à l'aide de la figure 2; c'est ainsi que la porte OU 13 peut être placée devant l'entrée d'écriture de la mémoire tampon et recevoir sur ses entrées les signaux E1 et A1. REVENDICATIONS 1. Dispositif. pour l'émission d'un signal d'indication d'alarme sur les n voies d'un démultiplexeur numérique de n signaux plésiochrones multiplexés, comportant, pour la synchronisation des voies restituées, un oscillateur asservi, en fonctionnement normal, à la fréquence moyenne d'un signal d'horloge troué et qui fournit un signal d'horloge restituée, caractérise en ce qu'il comporte : un commutateur d'horloge pour, au moins lorsque le signal d'horloge générale du démultiplexeur viens à manquer, brancher sur le. circuit de base de temps du démultiplexeur un circuit oscillateur auxiliaire de même fréquence eu le signal d'horloge générale ; et, relativement à chacune desdites n voies, un circuit de comptage branché sur ledit circuit de base de temps pour fournir, à la fréquence de la trame du signal multiplexé, un signal dont le taux de présence simule celui du signal de reconnaissance de justification lorsque le démultiplexeur est en fonc tionnementnormal; et un dispositif de commutation pour, lorsqu'un signal d'indication d'alarme doit être émis, utiliser comme signal de reconnaissance de justification de la voie considérée le signal du circuit de comptage de cette voie et ainsi permettre au démultiplexeur de simuler un signal d'horloge troué pour l'asservissement dudit oscillateur. 2. Dispositif pour l'émission d'un signal d'indication d'alarme selon la revendication 1s caractérisé en ce que ledit démultiplexeur étant associé, dans un même ensemble, à un multiplexeur, ledit circuit oscillateur auxiliaire est constitué par horloge de ce multiplexeur. 3. Démultiplexeur caractérisé en ce qu'il comporte un dispositif pour l'émission d'un signal d'indication d'alarme selon l'une des revendications précédentes.