FR 2376562 A1 19780728 FR 7700083 A 19770104 La présente invention a pour abjet un perfectionnement au dispositif de codage, au moyen d'un nombre de sept bits,de la valeur absolue d'un échantillon suivant la loi de codage quasi-logarithmique de base 2 à 128 échelons de valeur absolue qui sera rappelée plus loin, ledit dispositif comportant un premier étage dans lequel on détermine en premier lieu la valeur du bit de plus fort poids, et on multiplie par 16 la valeur des échantillons pour lesquels ce bit est 0. Dans l'art connu, on détermine ensuite les bits successifs un par un. La présente invention a pour objet de réduire le nombre des éléments coûteux du codage (comparateurs précis, en particulier) par une détermination deux par deux des six bits de plus faible poids au moyen de quatre comparateurs, dont trois sont à chaque fois utilisés pour la détermination de chaque paire de bits, quels que soient les bits précédant ces paires, ceux-ci n'influant que sur les tensions de référence appliquées en deux points du montage d'alimentation de ces eomparateurs en tensions de référence. L'invention sera mieux comprise à l'aide de la description et de la figure unique s'y rapportant qui est la shama d'un dispositif de codage suivant l'invention. On rappellera tout d'abord la loi de codage quasi-logarithmique de base. Celle-ci divise en huit intervalles, qui seront dits segments, l'intervalle de variation 128U (U constante) en valeur absolue du signal analogique échantillonné, ces segments étant numérotés de (O) à (7). (O) O-u ; (1) U-2U ; (2) 2U-4U ; (3) 4U-8U ; (4) 8U-1-6U (5) 16U-32U ; (6) 32U-64U ; (7) 64U-128U A ces segments correspondent les intervalles de valeurs numériques (exprimés ici en numération décimale) 0-16 ; 16-32 ; 32-48 ; 48-64 ; 64-80 ; 80-96 : 96-112 112-128. Chacun des segments et intervalles de voleurs numériques ci-dessus comporte sa limite infériEure, mais non Sa limite supérieure. Dans chacun des segments, l'excès de la valeur absolue du signal analogique sur la limite inférieure du segment est codé linéaiement par un nombre compris entre O et 15. Au total la valeur absolue d'un signal est codée par un nombre de sept bits, les trois premiers A , B , C désignant le segment (i) par le nombre i , et les quatre derniers bits, W , X , Y et Z la situation à l'intérieur du segment. Cette loi de codage est celle qui est dite A 87,6 si l'on fait U = 24 millivolts, un bit de signe S complètant le codage. Sur la figure apparaît sur l'entrée 1 un échantillon de signal à coder, apparaissant, dans le cas d'un codage en vue d'un multiplexage de 32 voies téléphoniques, avec une fréquence de récurrence de 256 kHz et une durée un peu inférieure à 3,9/us. Un programmateur 10 fournit les signaux programmant les diffé- rentes étapes du codage. Le signal E apparaissant en 1 est appliqué à l'entrée "+" d'un comparateur 2 dont l'entrée - reçoit la tension 8U et à l'entrée "-" d'un comparateur 3 dont l'entrée +tX reçoit la tension -8U. Chacun de ces comparateurs ainsi qur ceux qui seront mentionnés ultérieurement fournit le niveau logique 1 si le signal appliqué à son entrée "+" est supérieur à celui qui est appliqué à son entrée "-" et un signal nul dans le cas contraire. Les deux comparateurs alimentent les deux entrées d'une porte OU 4 dont la sortie est reliée à l'entrée de signal d'un basculeur 5 de type D. Désignant par t l'instant d'apparition d'un échantillon o et par t. (i = 1 , 2 ...) des instants successifs à l'intérieur de l'intervalle de temps T disponible pour le codage d'un échantillon, le programmateur fournit à l'instant t1 , par une liaison qui sur la figure n'-ss qu'ébauchée w sts d-ux extvémités, un signal à l'entrée d'horloge 30 du basculeur, qui enrBsistre 1 valeur O ou 1 du bit A et i fournit sur sa sortie. L'entrée 1 est reliée d'autre part à l'entrée d'un amplificateur 6 à gain -commutable entre les valeurs 1 et 16, son gain étant égal à 16 pour un signal nul appliqué sur son entrée de commande 7 et à I pour un signal I appliqué sur cette entrée de commande. Celle-ci est reliée à la sortie du basculeur 5. L'amplificateur 6 fournit donc à partir de l'instant t1 le signal E ou le signal 16E. On désignera par F le signal de sortie de l'amplificateur 6 , qu'il soit égal à E ou à 16E et par F' la valeur absolue de F. Le principe du codage ultérieur consiste d'abord à déterminer simultanément les deux bits B et C qui, avec A, achèvent de déterminer le segment dans lequel se trouve E. On déterminera ensuite simultanément les bits W et X déterminant dans quel quart de segment se trouve la tension à coder et enfin les bits Y et Z définissant le quart de quart de segment, autrement dit l'échelon. On remarquera que dans le cas d'une multiplication par 16 de l'échantillon E les segments (1) , (2) et (3) sont respecti- vement transposés dans les segments (5) , (6) et (7). Pour un échantillon compris dans un de ces six segments il suffira donc de coder F' comme si F' était dans tous les cas la valeur absolue de la tension à coder. Les bits B , C W , X , Y et Z seront valables dans tous les cas. Par contre, la multiplication par 16 fait correspondre au segment (0) , autrement dit O-U-, le segment 0-16U alors que le segment (4) va de 8U à 16U. Pour la détermination des bits B et C il suffira de coder F' en prenant pour condition définissant le segment (4) ou (O) la seule condition F' inférieure à 16U pour que les bits B et C soient valables dans tous les cas. En effet si E' = |E| est dans le segment (4) la valeur 1 du bit A indique que E' est supérieur à 8U. Mais pour la détermination des bits W , X , Y et Z 13 procédure variera suivant que F1 est dans le segment (4) avec A=1 (E' est alors effectivement dans le serment (4)) ou avec A=O (auquel cas E' est dans le segment (0)). En résumé si A+B+C f G, on peut déterminer les bits W , X , Y et Z en situant la tension F' sur un échelon des segments (4) à (7), en déterminant ie segment, puis le quart du segment, puis le quart du quart du segment. Si A+B+C = 0 , on sites la tension F' dans un "segment (0) dilaté1' de 0 à 16U, la détermination des bts W , X , Y et Z s'opérant par rapport à ce segment dilaté. En vue de la détermination de B et C et des bits suivants, le dispositif comporte des bornes aux tensions t 8U , - 16U 32U ; - 64U , + 128U ; trois amplificateurs opérationnels 15 , 16 et 17 montés en gain 1 par contre réaction totale et cinq autres comparateurs 25 à 29 du type sus-indiqué. On désigne par I , J et K des bornes reliées directement aux entrées "+" des amplificateurs 15 , 16 et 17 respectivement, par L , H et M des bornes reliées directement à la sortie des amplificateurs 16 , 15 et 17 respectivement. Un pont de cinq résistances est branché entre la masse 't la borne M, le résistance la plus proche de la maser ayant une valeur quadruple de la valeur commune des quatre autres. On détermine ainsi, sur ce pont entre la masse et la borne M et de la masse vers M, quatre bornes P , Q , R, T. Un autre pont7 de quatre résistances égales, est branché entre les bornes L et H. Désignant par D=4d la différence entre la tension en H et la tension en L, on détermine sur ce pont entre L et H,en désignant par L et H les tensions apparaissant aux borne dè meme nom, des points de tension L+d , L+2d et Lt3d , respectivement reliées aux entrées "-" des comparateurs 28, 27 et 26, l'entrée "-" du comparateur 25 étant reliée à la borne H. La sortie de l'amplificateur à gain variable 6 est reliée à l'entrée "+" des comparateurs 25 à 29 ; l'entrée - du comparateur 29 est reliée à la masse. Un système d'interrupteurs électroniques symbolisés pour la clarté du dessin par des interrupteurs mécaniques permet d'établir un certain nombre de connexions. Ces interrupteurs ne sont pas munis de repères sur la figure ; ils seront dans le texte désignés par les noms des deux bornes qu'ils permettent de réunir, séparés par un trait d'union. Les bornes, non autrement dénommées, dont les tensions fixe ou variable ont été indiquées, seront désignées par ces tensions et la masse par 0, dans les désignations des interrupteurs. Le système d'interrupteurs comporte huit interrupteurs permettant de relier la borne K aux bornes - 1SU , + 16U -32U , + 32U , - 64U , + 64U , -12bU , + 128U , un interrupteur permettant de relier la borne J à la masse, huit interrupteurs permettant de relier la borne J aux bornes + 64U et - 64U + 32U et - 32U , + 16U et - 1SU , + 8U et - 8U , huit autres interrupteurs permettent de relier la borne J aux bornes P Q, R et T et la borne I aux bornes Q, R , T et M. Un interrupteur permet de relier la borne P à la masse. Un interrupteur perrnst de relier la borne I à la borne K. Tous les interrupteurs sont ouverts sauf s'ils revivent un signal de fermeture. La détermination du bit de signe S s'opère au moyen du comparateur 29 qui fournit le bit correspondant à un circuit logique 50, recevant également le bit A du basculeur 5. Le rôle de ce circuit est d'une part de décoder les résultats des comparateurs pour le calcul des bits B , C , W X , Y et Z et d'autre part de déterminer les commutations nécessaires pour la détermination d'une paire de bits en fonction des bits déterminés antérieurement, ces commutations étant validées par des signaux du programmateur 10. Toutes les opérations effectuées par le circuit logique étant des opéra tinns logiques élémentaires, ce circuit n'est pas détaillé, l'énoncé des opérations à effectuer est suffisant pour l'homme de l'art. On a représenté les signaux reçus par le circuit logique, ses sorties fournissant les bits, et ses entrées venant du programmateur, mais non pas ses liaisons pour la commande des interrupteurs qui auraient rendu le dessin illisible. La détermination des bits B et C nécessite que la borne L soit mise à la masse et- la borne H à * 64U ou - 64U suivant que S égale 1 ou 0. Ceci s'effectue par fermeture de l'interrupteur J-O de l'interrupteur I-K et de celui de 64U-K ou (-64U)-K , cette fermeture ayant lieu de t2 à t Supposant par exemple E positif, les entrées n~tf des comparateurs 25 , 27 et 28 ~reçoivent respectivement les tensions 64U , 32U et 16U. Les sorties des comparateurs 25 à 28 sont reliées au circuit logique 50 qui effectue le calcul des bits B et C et les fournit sur deux sorties. Pour S = 1 , les bits B et C sont l'un et l'autre égal à 1 si le comparateur 25 fournit le niveau 1 , à 1 et 0 respectivement si le comparateur 25 fournit le niveau 0 e le cnmpa- rateur 27 le niveau 1, à O et 1 si les comparateurs 25 et 27 fournissent 0 et le comparateur 28 fournit le niveau 1, et O et O si le comparateur 28 fournit le niveau 0. Pour S = 0 , les comparateurs opérant sur des tensions négatives, les résultats seront les mêmes à condition de remplacer le niveau 1 par le niveau 0 et vice-versa dans ce qui précède. Le circuit logique 50 détermine, en fonction des bits A B et C -et du bit S, les tensions correspondant aux deux limites du segment dans lequel se trouve la tension F pour A+B+C différent de O , ces deux limites étant O et 6U pour A+B+C = 0 , et fournit des signaux de commande de fermeture d'interrupteurs permettant de porter la borne L à la tension de la limite inférieure et la borne H à la tension de la limites supérieure Supposant ces deux tensions respectivement égales à + 32U et + 64U y les interrupteurs fermés sont alors 32U-J d'une part et 64U-K et K-I d'autre part. Les trois comparateurs 26 , 27 et 28 recevant alors las tensions 40U , 48U et 56U permettent de déterminer dans quel quart de segment se trouve la tension à coder, et par consé- quent les bits W et X. Le calcul est effectué par le circuit 50. On remarquera que pour déterminer les bits Y et Z , déterminant l'échelon de valeur absolue, il sufit d'opérer sur le quart de segment, au de segment dilaté, déterminé antérieurement, comme on avait procédé sur le segment pour la détermination des bits B et C. Le pont de résistances branché entre le borne N et la masse est destiné à fournir toutes les tensions correspondant aux valeurs limites des quarts de segment. En effet; (1) Pour AsB+C # O , si on impartit à la borne M une tension égale à la limite supérieure d'un segment, la borne P d'après la définition des segmente, fournira la tension égale à la limite inférieure de ce même intervalle, et les bornes Q, R , et T fourniront les tensions séparant les quarts de segments d'intarvalle. (2) Si A+B+C = 0 y les tensions séparant les quarts du segment délimité seront 4U , BU et 12U. Il suffit alors -de fermer 11 interrupteur O-P et de porter N à la valeur 16ü pour obtenir en Q , R et T les tensions 4U, , 8U , 12U. On supposera par exemple que les bits W et X déterminent le quart de segment dont les liwites sont raspectivément 4UU et 4813-. Le circuit logique commande alors la fermeture, entre ces instants déterminés par le programmateur, cas nterru?tctJrs 64U-K et Q-J et R-I. La détermination des bits Y et Z s'opérant dans le circuit logique au moyen des résultats fournis par les comparateurs 26 , 27 , 28. On remarquera que la limite supérieure du segmen-;, ou du segment dilaté, est automatiquement appliquée en N lors de la détermination des bits W et X ; il est sans inconvéniznt et préférable de maintenir la fermeture de l'interrupteu- correspondant pour la détermination de Y et Z. On remarquera que dans le codage suivant la loi A87,3 on peut également par inversion de la polarité des parties négatives du signal donner une polarité unique au signal à coder en mettant son signe en mémoire. L'invention s'applique naturelleraent également à ce cas, toutes les sources de tension de référence négatives et les interrupteurs correspondants devenant alors inutiles REVENDICATIONS 1. Dispositif de codage au moyen d'un nombre de sept bits A, B,, C, W, X, Y et Z, -dans l'ordre des poids décroissants, de la valeur absolue d'un échantillon d'un signal analogique suivant une loi de- codage divisant en huit intervalles, dits segments2 numérotés de 0 à 7, l-'intervalle de variation de la valeur absolue du signal, le segment flilr allant de O à U pour I = O et de 2i 1 U à 2113 pour i > O , les valeurs comprises dans le segment i étant codées par les nombres i.16 à (i+1).16, le codage étant linéaire à l'intérieur de chaque segment, ledit dispositif comportant un circuit de comparaison fournissant la valeur du bit A et un dispositif -multiplicateur fournissant unsignal F égal en valeur absolue à l'échantillon si A = I et à 16 fois l'échantillon si ce bit est q, caractérisé en ce que. le dispositif comporte pour la détermination, par paires successives, BC, WX et YZ, des autres bits, un pont de résistances égales branché entre une borne L et une borne H déterminant entre L et H, à partir de L, des bornes de prise de tensions L1 , L2 , L3. , quatre comparateurs dont les entrées d'un signe donné sont respectivement reliées, pour le premier, à la borne L1, pour le second, à la borne L2 , pour le troisième à la borne L3 et pour le quatrième à'la borne H, autre entrée de chacun de ces quatre comparateurs recevant le signal F, et dès moyens pour appliquer successivement aux bornes L et H ,) respectivement une tension nulle et une tension égale en valeur absolue à 64U, permettant la détermination des bits B et C as moyen des résultats fournis, par le premier, le second et le quatrième comparateur, 2) deux tensions fonction de A, B et C permettant la détermination des bits W et X- au moyen des résultats fournis par les trois premiers comparateurs, et deux tensions fonction de A, n, C , W et X permettant la détermination de Y et Z ay moyen des résultats fournis par les trois premiers comparateurs. 2. Dispositif de codage suivant la revendication 1 dans lequel le signal F a le même signe que ltéchantillon, cornportant un comparateur fournissant un bit S traduisant ce signe, caractérisé en ce que les tensions non nulles appliquées aux bornes L et H ont le même signe que l'échantillon. 3. Dispositif de codage suivant la revendication 2 comportant des bornes fournissant les tensions 8U, 16U, 3-2U,. 64U et 128U et les tensions négatives correspondantes, caractérisé en ce que les tensions à appliquer aux bornes L et H pour la détermination de Y et Z, lorsque A, B et C ne sont pas tous nuls, sont fournies par un pont de cinq résistances branché entre la masse et une borne M, la résistance la plus proche de la masse ayant une valeur quadruple de la valeur commune des quatre autres, et des interrupteurs dont la fermeture peraet d'appliquer à la borne M l'une des tensions t 1Z8U, t 64U t 32U , t 16U.