FR 2362534 A1 19780317 FR 7609528 A 19760401 La présente invention concerne un circuit électroninue logique simplifié diviseur d'impulsions par deux. Elle se rapporte plus particulièrement à un circuit diviseur logique comportant au moins une borne d'entrée connectée à des entrées de portes logiques, au moins deux boucles de rétrocouplage incluant des portes logiques et au moins deux bornes délivrant le signal logique de sortie sous forme directe et/ ou complémentaire, bornes sur chacune desquelles est applique le signal de chacune desdites boucles. De tels circuits ont de nombreuses applications dans toutes les machines électroniques logiques, et ceux-ci sont, de façon tres si.nDle et compacte, souvent réalisables sous forme intégrée. Un grand nombre de circuits-diviseurs ont déjà été décrits et sont fréqueent utilisés dans les circuiticompteurs ou autres. Parmi les circuits-diviseurs connus, on peut citer le circuit décrit dans le brevet 3 742 248 des Etats Unis d' Amerique. Dans ce genre de circuit, dont le mode de réalisation préféré est exécuté a l'aide de transistors de type Métal-Oxyde Semiconducteur, ctest-à-dire MOS,å enrichissement et appauvrissement, la structure simplifiée s'obtient grâce à un déphasage à la sortie entre le signal logique direct et le signal logiaue complémentaire. Le fonctionnement d'un tel circuit n'est donc pas classique, et son insertion dans un ensemble plus complexe peut ne pas être immédiate, ni simple. Dans le mode de réalisation décrit, le fait d'employer des transistors MOS ne permet pas d'obtenir de bonnes nerformances en très hautes fréquences. Une autre forme de réalisation de tels circuits consiste à ntemployer que les circuits élémentaires de la technique impulsionnelle moderne, à savoir les portes logiques de type NON-ET (en anglais : NAND) ou de type NON-OU (en anglis NOR), les inverseurs logiques, etc ., et cela, étant donné la grande utilisation qui en est faite dans tous les domaines de l'élec tronioue. Le problème aui se pose alors consiste à réunir le nombre minimum de circuits élémentaires logiques tels que ceux précités, afin de rendre le produit, c'est-à-dire le circuit diviseur, meilleur marche tout en augmentant ses performances et qualites dans le domaine des très nautes fréquences. L'invention a pour but de procurer une solution au problème esquissé ci-dessus. L'invention fournit un circuit de conception simple, universel de par ses applications. Comportant au moins une borne d'entrée connectée à des entrées de portes logiques, au moins deux boucles de rétrocouplage incluant des nortes logiques et au moins deux bornes délivrant le signal logique de sortie sous forme directe et/ou complémentaire, bornes sur chacune desquelles est appliqué le signal de chacune desdites boucles, ce circuit est caractérisé en ce qu'il comprend au moins un inverseur logique et au moins quatre portes logiques, le temps de retard apporté à la propagation du signal' par un inverseur logique étant su périeur à celui apporté par l'une quelconque des portes logiques dont au moins deux ont au moins trois bornes d'entrée sur lesquelles sont appliqués le signal présent à I'entrée du circuit diviseur lui-même, également ce. dernier signal inversé au moyen d'un susdit inverseur logique, et enfin le signal de chacune des sus-dites boucles. Une forme de réalisation préférée du circuit conforme à l'invention est remarquable en ce que toutes les portes logiques ont une structure de même type réalisant la même fonction algébrique de Boole. Cette uniformisation amène une grande sim plicité dans la fabrication du module intégré réalisant le circuit conforme à l'invention. Une forme de réalisation avantageuse de l'invention est remarquable en ce que le circuit ne comporte que quatre portes logiques de même type et un inverseur logique. De cette manière, le coût dun tel circuit est très bas. D'autre part, il est souhaitable que le temps de retard apporté à la praeagation du signal logique nar 'inverseur logique soit au moins double de celui apnorté nar l'une quelconque des portes logiques. La description qui va suivre, en regard des dessins annexés, donnés à titre d'exemle non limitatif, fera bien comprendre comment l'invention peut être réalisée. La figure 1 représente un mode de réalisation préféré à l'aide de circuits élémentaires, du circuit diviseur conforme à l1invention. Les figures 2 et 3 sont des exemples de réalisations d'un circuit porte élémentaire et d'un inverseur logique. La figure 4 illustre le fonctionnement du circuit diviseur conforme à l'invention. La figure 1 représente une forme de réalisation pré- férée du circuit diviseur conforme à l'invention. Le circuit diviseur comprend cinq circuits élémentai- res à savoir quatre portes logiques de même type réalisant la même fonction algébrique de Boole (soit de type NON-OU, soit de type NON-ET) notées 11, 12, SI et 22 amenant un retard de temps à la propagation du signal logique égal à , et un inverseur logique 1 placé en entrée, dont le temps de retard est fixé à au moins 2 E Ces éléments logiques constituent une structure arrangée en deux parties. Ainsi que le représente la figure 1, ces parties, séparées par un pointillé, sont notées I et Il. La partie I constitue le circuit de commande du circuit bistable, ce dernier étant dessiné dans la partie II. Deux bornes annexes S1 et S2 rendent disponibles aux -fins d'utilisations particulières les deux signaux présents en A1 et A2 en sortie du circuit de commande. Le Le signal logique présent en entrée est reçu à la borne E . Il est appliqué simultanément sur les deux entrées E s des deux portes logiques 11 et 21 du circuit de commande Ce même signal logique appliqué en E est retardé s d'un temps égal ou sunérieur à 2 # par l'inverseur logique l. La sortie Is de ce dernier est connectée aux deux entrées I des deux portes logiques 11 et 21. La sortie de la porte logique 11 (respectivement de la porte logique 21) est connectée a l'une des deux entrées A1 (respectivement A2) de la porte logique 12 (respectivement la porte 22) dont la sortie constitue l'une des deux sorties complémentaires l'une de l'autre du circuit bistable, en l'occurrence X (respectivement X). Le signal logique apparaissant en X (respectivement en X) est réinjecté sur l'entrée B2 (reseectivement B1 > de la porte logique 22 (respectivement 12) et également sur la troisième entrée Z (respectivement Y) de la porte logique 21(respectivement 11). Les temps de retard des éléments logiques ont eté choisis de façon à faire basculer le diviseur d'impulsion par 2 en agissant sur l'entrée EE . s Plus précisément, le fonctionnement du circuit diviseur conforme à l'invention est expliqué ci-après: le raisonnement suivant sera mené dans le cas où les portes logiques sont de type NON-OU (en anglais : NOR), mais il est bien évident qu'on peut mener le me genre de raisonnement avec des portes de type NON-ET (en anglais : NAND). On suppose que la sortie X de la porte logique 12 est positionnée en l'état logique i, ce qui implique que B2 le soit aussi. En conséquence, X doit se trouver a l'état logique O et donc également B1. Pour obtenir un tel résultat, A1 doit etre à l'état O (A2 également). Ainsi Y vaut O et Z vaut I.. Lors- qu'un signal logique 1 est présent à l'entrée E , le point de connexion I s'établit å la valeur O. Si maintenant la valeur s de E passe à O, les états logiques s'établissent comme suit s sur la porte logique 11 E = O, I = O, A1 = O, Y = O. Quant à 21, les états sont les suivants Z = 1, I = O, E = O, A2 = O. Toutes les entrées de 11 étant à o, la sortie A1 nasse à 1 #. Mais alors sur 12, A1 étant désormais à 1 et Y (donc B1) entant toujours à 0, X passe à 0. Il en résulte que sur la porte 22, X étant maintenant à O, X passe à 1 donc Y et B, également. Par consequent au bout d'un temps 2 (temps de retard de l'inverseur), on a fait passer X à O et X à 1. On joue donc sur les temps de retard au niveau de l'inverseur et des portes nour commander le circuit-diviseur. On verra mieux l'agencement des retards grâce au diagramme de fonctionnement de la figure 4 que nous examinerons ultérieurenent. La figure 2 montre un exemple de réalisation d'une porte logique, adaptée au cadre de la présente invention. Il est bien évident que toute autre forme d'exécution d'une telle porte logique pourrait convenir, sous réserve que les différentes conditions techniques auxquelles elle doit satisfaire dans le cadre de la pressente invention, soient resnectées. Le schéma a été réalisé avec trois bornes d'entrée notées E, I, Z ou Y. Il est représentatif des portes il et 21, mais en ce qui concerne les portes 12 et 22, on n'utilisera bien sûr que deux entrées qui seront notées A1 ou A2, B1 ou B2. Les transistors utilisés dans cet exemple de circuiterie sont o du genre à effet de champ et grille Schottky. Grâce à leur temps de transit extrêmement faible, il est possible d'obtenir un circuit-diviseur de très haute qualité, dont la fréquence de travail peut se chiffrer à plusieurs Gigabits. Mais, moyennant quelques modifications au schéma ici proposé, évidentes pour l'homme de l'art, il est également possible d'employer des transistors bipolaires ou des transistors du genre Métal-Oxyde-Semiconducteur (MOS). Le schéma comprend tout d'abord un étage logique proprement dit avec les transistors T1T2T'2 (éventuellement T"2 pour les portes Il et 21) et un étage translateur de polarisation avec T3 et T4. Ce dernier n'intervient que pour ramener le niveau logique de sortie à des valeurs standardisées toutes compatibles entre elles. Le transistor T1 est monté en source de courant constant, et T3 en source suiveuse (en anglais : source follower). Quant à la résistance R, elle peut être en fait remplacée par des diodes semi-conductrices mises en série, afin d'effectuer la translation de tension. La valeur de la tension +V sera de l'ordre de 4 à 6 Volts,celle de la tension -V de -2 à -4 Volts. Le fonctionnement d'un tel circuit est décrit ciaprès dans le cas de trois bornes d'entrée : Quand un signal logique "1" apparait sur E (respectivement sur I, respectivement sur Y ou Z), le transistor T2 (reseectivement T'2, respectivement T"2) ) conduit. Si l'un quelconque des tran- sistors T2, T'2, T2 conduit plus que T1, alors la grille de T3 sera à un potentiel relativement faible et plus proche de O que de +V. Alors S sera au niveau logique "O", du fait de la translation de tension due aux diodes ou à la résistance. Pour que S bascule à "1", il faudra one T2, T'2 et T"2 soient, en même temps, non conducteur car alors, T1 étant conducteur, la grille de T sera à un potentiel proche de +V. 3 Alors S sera bien au niveau logique "1". La porte ici décrite est une porte de type NOR. Un rasonnement semblable peut être tenu concernant une porte NAND : Dans ce cas, T1 aura un courant maximum compris entre la somme des courants de deux quelconques des transistors parmi T2 T' T" et la somme des courants de ces 22 trois transistors. Un exemple de réalisation du circuit inverseur est donné à la figure 3. On y voit que le schéma est tout à fait similaire au précédent mais ne comporte bien sûr qu'une seule entrée, notée E. La description donnée précédemment à propos de la figure 2 est donc une tlouvelle fois valable. La figure 4 est le diagramme de fonctionnement du circuit diviseur selon l'invention. On y a représenté pendant deux périodes du signal d'entrée E , les signaux présents aux points A2, X, I, E, X et A1. On peut ainsi voir le fonctionnement du circuit conforme à l'invention représenté à la figure 1. Les deux portes NOR à trois entrées jouent le rôle d'un aiguillage et commandent le circuit bistable de la partie II. Leurs sorties A1 et A2 sont normalement à O sauf pendant les temps de retard introduits par l'inverseur. D'un autre coté X et X polarisent respectirement une des trois entrées de ces notes, donc seule la porte dont l'en- tree est connectée è la sortie nulle peut basculer. Les retards sont tels que lorsque L'état de la bascule a changé, ltimpulsion de commande a disparu. Le système est donc parfaitement stable et prend toujours un état donné. Les petits aléas notés "a" sur la figure 4 résultent justement des basculements simultanés indiqués par des flèches sur la figure qui se produisent conformément aux variations du signal logique E présent en entrée du circuit diviseur. Ces aléas restent de s faible amplitude tant donné l'arrangement des retards choisi, et sont incapables de modifier les états logiques du circuit diviseur. Tout en restant dans le cadre de l'invention, le technicien sera à même de réaliser de nombreuses variantes. Il nourra nar exemple choisir le type de portes logiques employées ou leurs structures. REVENDICATIONS : 1. Circuit diviseur logique comportant au moins une borne d'entrée connectée à des entrées de portes loginues, au moins deux boucles de rétrocouplage incluant des nortes logiques et au moins deux bornes délivrant le signal logique de sortie sous forme directe et/ou complémentaire, bornes sur chacune desquelles est appliqué le signal de chacune desdites boucles, ce circuit étant caractérisé en ce qui il comprend au moins un inverseur logique et au moins quatre portes loginues, le temps de retard apporté à la propagation du signal par un inverseur logique étant supérieur à celui apporté par l'une quelconque des portes logiques dont au moins deux ont au moins trois bornes d'entrée sur lesquelles sont appliques le signal prisent à l'entrée du circuit diviseur ini-meme, également ce dernier signal inverse au moyen d'un susdit inverseur logique, et enfin le signal de chacune des susdites boucles. 2. Circuit diviseur logique selon la revendication 1, caractérisé en ce que toutes les portes logiques ont une structure de même type réalisant la même fonction algébrique de Boole. 3. Circuit diviseur logique selon l'une des revendicatims 1 et 2, caractérisé en ce qutil comporte quatre portes logiques de même type et un inverseur logique. 4. Circuit diviseur logique selon l'une des revendications 1, 2 et 3, caractérisé en ce que le temps de retard apporté à la propagation du signal logique par l'inverseur logique est au moins double de celui apporte par l-'une quelconque des portes logiques. 5. Circuit diviseur logique selon l'unie des revendications 1 à 4, caractérisé en ce qu'il comporte deux bornes an- nexes de livrant les signaux obtenus en sortie des deux portes logiques sur lesquelles est appliqué le signal d'entrée.