FR 2372473 A1 19780623 FR 7732835 A 19771024 La présente invention se réfère de façon générale a un système perfectionné de traitement de données d'information. Elle vise plus particulièrement un appareil (qu'on appellera ci-après "processeur") utilisé dans un tel système et qui opère simultanément en synchronisme et en parallèle avec le fonctionnement de l'unité centrale de traitement (CPU suivant l'abréviation consacrée). La technique du traitement des données avance à grands pas. L'une des voies de perfectionnement vise l'obtention de vitesses opératoires plus élevées ou, réciproquement, la réduction du temps exigé par le système pour exécuter une opération donnée. Durant les années écoulées on a vu apparaître des améliorations techniques et des procédés perfectionnés qui ont rendu possibles les vitesses de fonctionnement atteintes a l'heure actuelle. La présente invention constitue un nouveau pas dans ce sens du progrès du traitement de l'information. L'une des percées réalisées dans la technique pour contribuer a réduire le temps de fonctionnement ou cycle dlun tel système est a rechercher dans l'industrie des semi-conducteurs. On parle commu nément de microstructures, ou de mémoires à circuits électroniques intégrés de très faibles dimensions, susceptibles d'enregistrer l'information binaire sous la dépendance d'un opérateur programmateur humain. Cette information, enregistrée dans des "tables", peut entre conformée pour représenter des fonctions mathématiques spécifiques. Lorsque dans un microprogramme on utilise en succession une autre information binaire, on peut commander le fonctionnement de ces tables en faisant ainsi apparaître la solution d'un problème particulier. Ces microstructures sont couramment appelées ROM (abréviation anglo-saxonne couramment admise pour désigner une "mémoire à lecture seule") et RAM (qui désigne ici une mémoire à "accès aléatoire"). L'ensemble est souvent appelé "enregistreur de commande" ou PROM (mémoire programmable à lecture seule), ou parfois "enregistreur de commande susceptible de recevoir des inscriptions. Ces enregistreurs sont établis à partir de matériaux semi-conducteurs, notamment à oxydes métalliques (couramment désignés sous l'abrevia- tion anglo-sanxonne MOS) ou bi-polaires. L'une des techniques de traitement de données qui a contribué à élever les vitesses de fonctionnement réside non pas dans le domaine physique de l'appareillage, mais dans celui immatériel de la programmation ; on l'appelle souvent "sous-routine". Un système de traitement d'information fonctionne normalement sous contrôle d'un programme principal, savoir d'un jeu d'instructions enregistrées sous forme binaire dans une mémoire principale et suivies de façon successive par l'appareillage du système jusqu a parvenir à la solution. Une sous-routine constitue une partie d'un tel programme, savoir un jeu pré-déterminé d'instructions qu'on peut faire intervenir en un point choisi à l'avance dans le programme principal. Une telle sous-routine fournit un jeu d'instructions prédéterminé pour résoudre un problème particulier d'une façon hautement efficace, chaque fois qu'on la fait intervenir (ou qu'on accède à elle), après quoi le programme principal continue à se dérouler. L'utilisation de sous-routines très appropriées pour résoudre des difficaltés spécifiques assure une programmation plus effective et permet par conséquent d'aboutir plus rapidement à la solution, c'est-àdire d'avoir une plus grande vitesse de fonctionnement. Par conséquent les techniciens du domaine intéressé se trouvent sans cesse en face d'un problème ou pari visant de nouveaux m#oyens pour traiter des données binaires plus rapidement qu'auparavant. La présente invention constitue une nouvelle solution de ce problème. Dans un certain sens la présente invention vise l'utilisation de l'avance technologique des microstructures pour résoudre un pro blème particulier dans le domaine matériel d'une façon extrêmement efficace, ce même problème se prêtant par ailleurs à des solutions par utilisation de sous-routines dans le domaine immatériel. Toutefois l'avantage supplémentaire de mettre en oeuvre l'invention sous contrôle d'un microcode de l'unité centrale, en même temps que cette unité opère, permet même d'obtenir une plus grande vitesse de fonctionnement par comparaison avec le domaine immatériel, étant donné que le programme principal doit être arrêté pendant une opération de sous-routine. La présente invention a trait l'interface unité centrale/processeur parallèle (interface CPU/PP). L'interface comprend des prolongements du microcode de'l'unité centrale en assurant ainsi le contr8le automatique des processeurs parallèles par des signaux dérivés de microinstructions enregistrées dans les prolongements précités. L'invention concerne en outre un système de traitement de données comprenant une unité centrale (CPU), au moins un processeur parallè- le (PP) et une interface unité/processeur (CPU/PP), dans lequel l'enregistrement de commande de microprogramme de l'unité centrale comporte plusieurs "pages" de celui-ci. L'une au moins de ces pages se prolonge dans l'interface pour conserver des microinstrvuctions dans le seul but de permettre à un processeur parallèle respectif d'en dériver sa commande. Suivant d'autres caractéristiques de l'invention, l'unité centrale et les processeurs parallèles qui lui sont associés fonctionnent en synchronisme en réponse à une source commune de signaux chronométriques et les prolongements des pages sont logés dans les dispositifs respectifs d'interface. Les processeurs parallèles sont branchés entre l'interface de l'unité centrale et la mémoire principale en dérivant leurs signaux chronométriques de l'horloge de cette unité, pour traiter des données en même temps que celle-ci fonctionne et en synchronisme avec son fonctionnement. Chaque processeur parallèle ou PP comprend des dispositifs ou ensembles de décodage et de commande propres à décober des microinstructions enregistrées dans un prolongement du dispositif d'enregistrement de commande de l'unité centrale, ce prolongement faisant partie de l'interface. Le fonctionnement du processeur parallèle considéré est ensuite commandé à l'aide des microinstructions ainsi décodées.Le processeur comprend encore des moyens de transfert de données, une série ou jeu de registres, une unité arithmétique et logique reliée à cette série, plusieurs dispositifs de "tables" de mémoires programmables à lecture seule dont chacune exécute une opération mathématique particulière sur le mot binaire appliqué à son entrée, d'autres registres pour retenir temporairement les résultats de ces diverses opérations, des moyens pour adresser la mémoire par une représentation des données sur lesquelles l'une des mémoires programmables précité a travaillé, et des moyens propres à opérer sur les mots binaires enregistrés à l'emplacement de la mémoire principale auquel les moyens d'adresse se sont adresses. Les moyens de transfert de données transmettent la sortie des moyens d'opération précités à l'emplacement ci-dessus de la mémoire principale. Il est avantageux d'utiliser la présente invention dans un système de traitement de données d'information en vue de certaines applications, pour permettre d'opérer synchroniquement et simultané- ment sur certaine des données traitées par le système, ceci aboutissant à une réduction du temps opératoire total. Parmi d'autres avantages on peut citer l'efficacité et la souplesse du fonctionnement du système dans lequel on peut employer presque tout nombre voulu de microstructures (mémoires programmables à lecture seule, etc...) en vue de la mise en oeuvre d'un ou plusieurs algorithmes (c'est-à dire d'un processus pas phases successives destiné à résoudre un probleme), un algorithme déterminé pouvant être ainsi exécuté de façon répétée en divers points, si cela est nécessaire, dans le programme total du système. La présente invention vise donc à permettre détablir un système me perfectionné de traitement données d'information. Elle vise encore - à commander des processeurs paralleles par des microinstructions enregistrées dans une interface unité centrale/processeur comportant des prolongements du microcode de l'unité centrale ; - à permettre à de tels processeurs de dériver leurs commandes respectives sous la forme de microinstructions décodées, enregistrées dans des prolongements des pages de l'unité centrale, ces prolongements étant situés dans l'interface. - à prévoir un processeur parallèle original en vue d'accroître la vitesse opératoire et l'efficacité d'un système de traitement de données d'information - et à établir un tel système électronique qui comprenne un appareil de traitement ou "processeur" parallèle propre à traiter synchroniquement et simultanément certaines desdites données. Le dessin annexé, donné à titre d'exemple, permettra de mieux comprendre l'invention, les caractéristiques qu'elle présente et les avantages qu'elle est susceptible de procurer Fig. 1 est un schéma opératoire par blocs d'un système de traitement de données d'informations comportant mise en oeuvre de la présente invention. Fig. 2 est une représentation schématique d'un espace d'enregistrement de commande divisé en pages dans une microstructure du système de fig. 1. Fig. 3 et 3A représentent sous forme de schéma par blocs le fonctionnement des processeurs parallèles utilisés dans lé système de fig. 1. Fig. 4A et 4B sont des schémas de certains des circuits utilisés dans le dispositif d'interface de fig. 1. Fig. 5 est le schéma des circuits élémentaires compris dans le dispositif ou ensemble 301 (fig. 3A) de décodage et de commande. Fig. 6 représente les circuits correspondant à l'unité logique arithmétique (ou en abréviation ALU) 303 de fig. 3A. Fig. 7 représente de même les circuits de la mémoire programmable 310. Fig. 8 correspond aux circuits compris dans l'inverseur 304 ainsi que dans les mémoires programmables 305, 306, 307. Fig. 9 et 10 correspondent aux circuits des registres 302. Fig. 11 montre de son côté les circuits renfermés par le multiplexeur 308, le récepteur 309 et le registre 311. Fig. 12 correspond de son côté aux circuits des registres 312, 313 et du dispositif de commande 314. Fig. 13 illustre les circuits du tampon 315 et de la mémoire programmable 316. Fig. 14 représente les circuits du registre 319. Fig. 15 correspond au schéma des circuits du registre 317 et du totalisateur 321. Fig. 16 illustre de son côté les circuits du multiplexeur 323 et des moyens de transfert 324, 325. Fig. 17 et 18 représentent les schémas des circuits du registre 318 et du multiplicateur 320. Fig. 19 et 20 sont des schémas des circuits du multiplicateur 320 et du détecteur de débordement d'interface lll'-C. Il convient d'abord de signaler que la présente description est divisée en deux parties principales. La première concerne l'interconnexin des circuits et la seconde vise le fonctionnement général, la coopération entre les éléments ou composants de l'invention et les problèmes ainsi résolus. Il convient de noter à cet égard que fig. 3A renferme des éléments affectés de références numériques se situant dans la troisième centaine. Chacun de ces éléments est en outre détaillé dans un schéma séparé qui lui est rattaché par cette gamme de références de 300 à 399. Il en résulte qu'on peut aisément se référer simultanément à une figure détaillée et à la position respective à laquelle elle correspond en fig. 3A, cela dans l'intérêt de la facilité de la présentation. Fig. 1 Cette figure montre un schéma par rectangles ou blocs d'un système de traitement de données d'information comportant application de la présente invention. La mémoire principale 103 est reliée aux câbles omnibus référencés LA 108 et MEM-BUS 109 (câbles d'adresses logiques et de mémoire). Les liaisons sont représentées sous la forme d'un trait unique, mais il doit être entendu qu'elles correspondent dans la réalité à une multiplicité de conducteurs élémentai- res ; cette même remarque s'applique non seulement à fig. 1, mais également à fig. 3-3A. Le mot binaire (c'est-à-dire l'nformation codée en binaire) passant sur le groupe de conducteurs élémentaires constitutifs du câble 108 constitue une adresse qui est appliquée à la mémoire principale 103.D'autre part un mot binaire de longueur prédéterminée (par exemple 16 éléments binaires ou "bits") passant dans les conducteurs du câble bidirectionnel 109 représente des données transférées (c'est-à-dire inscrites) dans la mémoire principale 103 ou extraites (lues) de celle-ci. Le câble 108 est au contraire unidirectionnel, ce qui fait que les mots d'adresse sont seulement envoyés à la mémoire, mais ne proviennent pas de celleci. L'unité centrale ou CPU 101 est également reliée aux cibles 108 et 109.L'horloge 114 représentée dans l'unité 101 fournit à celle-ci les signaux de synchronisation et de temps ; elle les envoie également au reste du système par le moyen du signal SYSCLK (abréviation pour horloge du SYSTèME) ainsi que d'autres, tels que STOP CPU (signifiant "arrêter l'unité centrale") décrits ci-après en référence à fig. 4B. Le câble entrée/sortie ou I/O BUS 115, relié à l'unité centrale 101, aboutit au convertisseur 104-D/A (convertisseur numérique-analogique) des dispositifs périphériques, au disque 106 et au ruban 107. D'autres périphériques peuvent être reliés au câble 115 lorsque cela est nécessaire. Le circuit ou dispositif de commande 110 est incorporé à l'unité centrale 101.Il répond aux signaux chronométriques de l'horloge 114 pour émettre divers signaux qui commandent le fonctionnement du système. Tout ce qui a été décrit jusqu ici en référence à fig. 1 peut constituer un agencement normalisé pour les composants d'un -système de traitement d'information. L'appareil de traitement parallèle ou "processeur" (PP) 102 est relié à la mémoire principale 103 par l'intermédiaire des câbles 108 et 109 précités. L'unité centrale 101 envoie par le dispositif ou# circuit 110 des signaux de commande sur les lignes RBUF 35-37, RAO-9, XRAO-1 et EXT COND en direction du dispositif d'interface 111', lequel est lui-même relié à la commande 111 du processeur. La liaison entre ce processeur 102 et l'unité centrale 101 est ainsi réalisée à partir du dispositif de commande 110 de ladite unité par l'interface 111' pour aboutir au circuit ou dispositif de décodage de commande 111 du processeur 112. On a représenté en traits interrompus en 113 un ensemble d'autres processeurs parallèles PPN qui peuvent être branchés en dérivation sur le processeur PP 102. De même la référence 112 correspond à plusieurs dispositifs de décodage et de commande, tandis que le bloc 112' représente de son côté les interfaces dont chacune associée à l'un des processeurs 113 montés en parallèle sur le processeur 102. Il y a donc lieu de comprendre qu'on peut brancher plus d'un ensemble de processeur et d'interface pour commander le dispositif ou circuit 110. La présente invention n'est donc pas limitée au cas d'une uni##que combinaison processeur parallèle/interface. Il convient encore de comprendre, et cela deviendra plus clair après les explications qui suivent, que l'interface 111' (de même d'ailleurs que les interfaces 112'), remplissent un rôle particulier de mise en correspondance ; ce rôle est séparé et distinct de ceux de l'unité centrale ou du processeur parallèle. L'interface est donc représentée comme physiquement séparée de l'unité centrale et du processeur en fig. 1, mais cela surtout pour la clarté de l'illustration. Il convient toutefois de concevoir qu'il est possible de rattacher la structure physique de l'interface soit à l'unité centrale, soit au processeur (il est d'ailleurs possible de ne la rattacher à aucun d'eux). Le choix de l'emplacement doit se baser sur des considérations matérielles de réalisation électronique.L'individuatité opératoire et l'identité de l'interface ne sont pas altérées, diminuées ou diluées du fait qu'on la dispose en un point donné quelconque à l'intérieur du système de traitement d'information. Fig. 2 Cette figure constitue une représentation schématique du domaine d'un enregistrement de commande comme on peut en concevoir l'existence à l'intérieur des microstructures (mémoiresprogrammables ou non programmables à lecture seule, etc...) du dispositif ou circuit de commande 110 et/ou de l'interface 111' de fig. 1. Ce dispositif d'enregistrement de microprogrammes peut être établi à partir de semi-conducteurs ; il peut être réalisé de façon à enregistrer l'information sous forme binaire avec ou sans paramètre mesurable, par exemple en comportant ou non une tension susceptible d'être détectée. L'espace physique que comportent de tels microstructures peut être considéré comme étant "poinçonné" à la façon d'une carte, avec trous et parties pleines en vue d'assurer une information binaire. L'espace de la mémoire peut donc être divisé et les zones ainsi obtenues peuvent être qualifiées de pages, l'expression "page de mémoire" étant d'ailleurs un terme utilisé dans la technique. Chacune des pages précitées est agencée pour recevoir 256 mots comportant chacun une longueur prédéterminée de 56 bits. On peut affecter a chaque mot une adresse numérotée de O à 1023, ce qui assure 1024 emplacements de mémoire ou adresses pour les quatre pages représentées. Toutefois, en ce qui concerne la page 2, il a été prévu un prolongement correspondant à 16 bits supplémentaires et qui assure l'enregistrement d'un microprogramme modifié, les 256 mots associés a cette page 2 n'ayant plus une longueur de 56 bits, mais bien de 72 bits. 56 bits de la page de mémoire en question sont associés à l'unité centrale 101 et 16 à l'interface 111'. C'est l'information ainsi enregistrée dans le prolongement de ladite page 2 qui constitue le microprogramme modifié à partir duquel est dérivée la commande du fonctionnement du processeur PP 102.On trouvera plus loin des détails concernant cette microstructure. On obtient ainsi un dispositif de commande 110 qui comprend un enregistrement de microprogramme de quatre pages correspondant a 256 mots de longueur prédéterminée, ainsi qu'un interface 111' possédant, entre autres un microprogramme modifié. Fig. -3 et 3A La première de ces figures représente, avec certains détails opératoires, le branchement d'un processeur parallèle (du type utilisé en fig. 1) entre la mémoire principale et l'interface. On peut y trouver trois tables PROM (c'est-à-dire mémoires programmables à lecture seule), avec une unité logique arithmétique (désignée par l'abréviation usuelle ALU), une série de registres, ainsi que des blocs ou circuits d'adresse logique, de calcul, de décodage et de commande. L'information circule dans le sens des flèches, chaque ligne de liaison représentant le transfert en parallèle de plusieurs bits binaires. Les signaux décodés dérivés des microinstructions conservées dans l'interface sont utilisés pour commander les divers dispositifs ou circuits représentés, cette commande étant figurée par les deux flèches ou lignes orientées qui partent du dispositif de décodage et de commande. Le résultat du calcul est envoyé au câble de mémoire (MEM-BUS) etiou à l'interface, comme montré.On peut trouver ci-dessous davantage de détails concernant les liaisons et l'écoulement des données entre les divers dispositifs ou blocs de fig. 3 en se référant au schéma plus détaillé de fig. 3A. Toutefois fig. 3 représente la disposition originale générale du processeur parallèle PP 102 et il doit être entendu que l'incorporation du circuit dans chacun des dispositifs représentés peut affecter diverses formes, fig. 3A ne correspondant qu'à l'une de celles-ci. Dans cette fig. 3A le processeur 102 est représenté comme renfermé par le rectangle en traits interrompus qui porte cette même référence. Il est relié aux câbles LA BUS 108 et MEM-BUS 109. Il reçoit les microintructions de l'interface 111'. Tous les composants 301 à 325 situés dans le rectangle 102 sont renfermés à l'intérieur du processeur, également référencé 102, de fig. 1. Les petites indications numériques associées aux composants et aux liaisons représentent les limites des nombres de bits reçus ou transmises par chaque dispositif ; par exemple, si l'on considère le registre REG-1, encore à décrire, l'indication 0 sur son côté supérieur gauche et celle 19 sur son côté supérieur droit doivent être interprétées comme signifiant que les bits 0 à 19 (soit au total 20 bits) sont envoyés de ce REG-1 à l'entrée A du circuit ALU 303 encore à décrire ; de même les bits-0 à 15 du multiplexeur 308,-décrit plus loin, constituent l'une des entrée de ce registre REG-1, tandis que les bits 16 19 arrivent directement à une autre entrée de celui-ci à partir des sorties (numérotées 0 à 19) du circuit ALU 303. De façon générale, dans chaque groupe déterminé de bits, celui portant le numéro le plus bas est le plus significatif (soit suivant l'abréviation admise MSB), tandis que celui qui porte le numéro le plus élevé est le moins significatif (LSB). L'ensemble ou dispositif de décodage et de commande 301 constitue l'équivalent de celui 111-de fig. 1. On l'a représenté comme comportant des sorties multiples. Cela signifie que tous les composants de fig 3A susceptibles d'être commandés reçoivent leurs signaux de commande à partir de ce dispositif 301. Pour ne pas compliquer la représentation de fig. 3A l'on n'a pas représenté toutes les lignes de commande qui partent de cet ensemble 301 pour aboutir à d'autres du processeur 102. Le détail des liaisons de commande peut être trouvé en fig. 4 à 20. L'ensemble 302 comprend huit registres. Le premier ou REG-1 comporte deux entrées, l'une à 16 bits (bits 0-15) provenant du multiplexeur 308 et l'autre à 4 bits (16-19) de la sortie du circuit ALU 303. La sortie de ce registre REG-1 est constituée par un mot de 20 bits (bits 0 à 19) qui est transféré à l'entrée A du circuit ALU 303. Le registre REG-2 comporte également une entrée à 16 bits provenant du multiplexeur 308 et une autre à 4 bits reliée à la sortie du circuit ALU 303. De même il est prévu une sortie à 20 bits allant de ce registre REG-2 à l'entrée A de 1'ALU 303. Le registre référencé F-1 REG-2 (c'est-à-dire registre 2 de première fonction) reçoit une entrée à 12 bits de la mémoire référencée F-1 PROM 305 (c'est-à-dire mémoire programmable à lecture seule correspondant à la première fonction). La sortie de ce registre F-1 REG-2 est constituée par un mot binaire à 12 bits qui est envoyé à l'entrée A de 1'ALU 303. Enfin le quatrième registre associé à cette entrée A de 1'ALU 303 est celui référence F-2 REG-2, (deuxième registre de seconde fonction), lequel comporte une entrée constituée par un mot binaire à 12 bits provenant de la mémoire F-2 PROM 306 (là encore mémoire programmable à lecture seule correspondant à la seconde fonction). Ce quatrième registre envoie à l'entrée A un mot de 12 bits. Avant de parler de l'entrée B de 1'ALU 303, il convient de noter que la mémoire programmable 305 de première fonction reçoit une entrée à 10 bits (1 à 10) à partir de l'inverseur 304. De même ce dernier envoie une sortie à 10 bits (1 à 10) à la mémoire 306. L'entrée de cet inverseur 304 est consitutée par un mot de 13 bits (0 à 12) provenant de la sortie de 1'ALU 303. Toujours concernant l'entrée B de 1'ALU 303, le registre F-2 REG-1 reçoit sur son entrée un mot binaire à 12 bits à partir de la mémoire F-2 PROM 306 et il émet une sortie également à 12 bits qui est envoyée à entrée B précitée. Le registre F-3 REG-1 (registre 1 de troisième fonction) reçoit une entrée à 12 bits de la mémoire F-3 PROM 307 (mémoire programmable à lecture seule de troisième fonction) et il émet une sortie à 12 bits sur l'entrée B de 1'ALU 303. Le registre REG-3 qui suit comporte une entrée à 12 bits (4 à 15) provenant du récepteur 309 et il applique une sortie à 15 bits sur l'entrée B. Enfin il est encore prévu un registre REG-4 avec entrée à 12 bits (4 à 15) également reliée au récepteur 309 et qui envoie lui aussi une sortie à 15 bits sur ladite entrée B. En ce qui concerne le registre F-3 REG-1, son entrée provient de la mémoire F-3 PROM 307 dont l'entrée est dérivée de la sortie de l'inverseur 304. Cette entrée de la mémoire 307 est constituée par un mot binaire à 10 bits (3 à 12). Avant de poursuivre la description des autres circuits, il convient de considérer la signification des entrées et des sorties des mémoires 305, 306, 307 sus-mentionnées. On a déjà exposé qu'il s'agit de mémoires programmables à lecture seule. Par conséquent l'entrée à ce genre de mémoire, constituée par un mot binaire à plusieurs bits, peut être considérée comme l'adresse d'un enregistrement de commande ; elle vise essentiellement un emplacement parti culier de la mémoire. La sortie de cette dernière correspond alors au contenu de l'emplacement précité, également sous forme de mot binaire. La relation entre cette sortie et l'adresse est déterminée par la fonction mathématique assignée à la mémoire.Par exemple en supposant qu'on désire obtenir la fonction mathématique du carré des mots binaires, si le mot reçu est l'équivalent du nombre décimal 10 (binaire 1010), alors la sortie correspondra au nombre décimal 100 (soit en binaire 1100100). L'explication de ce résultat est que le nombre décimal 100 avait été enregistré à l'emplacement dans la mémoire correspondant au nombre décimal 10. On peut de cette manière préparer la microstructure d'une mémoire de manière qu'elle renferme toute l'information nécessaire à l'exécution d'une fonction mathématique quelconque exigée par un algorithme particulier. Pour poursuivre la description des circuits, on a représenté dans la partie supérieure gauche de fig. 3A des composants référencés 310 à 314. La sortie de 1'ALU 303 est envoyée à l'entrée d'une mémoire programmable à lecture seule de quatrième fonction F-4 PROM 310. L'entrée binaire de cette mémoire porte sur le dessin l'indication 9-19, c'est-à-dire qu'elle est équivalente à un mot de 11 bits. La sortie de la mémoire 310 en question est constituée par un mot binaire à 13 bits qui est appliqué à l'entrée B du registre addition/soustraction 312. L'autre entrée A de ce registre provient d'un registre MO 311 ; elle est à 16 bits. Le registre 311 reçoit lui-même une entrée à 16 bits à partir du câble de mémoire ou MEM BUS 109 par l'intermédiaire du récepteur 309.On notera que le registre 312 comporte une autre entrée indiquée en traits interrompus et référencée bit O" Elle correspond en fait au bit O du registre REG-1 de la série 302. Le rôle de ce bit de commande sera exposé plus loin. La sortie du registre 312 est envoyée à un registre LA REG 313 (LA signifiant adresse logique) dont la sortie passe par un dispositif de commande 314 pour être utilisée comme mot d'adresse à 16 bits sur le câble LA BUS 108 en vue d'être envoyée à la mémoire principale 103 de fig. 1. Si l'on revient à la sortie de 1'ALU 303, les mêmes bits (9 à 19) qu'elle comporte sont envoyés par l'intermédiaire du circuit tampon 315 aux circuits disposés dans la partie supérieure droite de fig. 3A. Elle arrive tout d'abord à la mémoire F-5 PROM 316 (mémoire programmable à lecture seule de cinquième fonction). La sortie à 12 bits de cette mémoire est envoyée à un registre M3 319 dont la sortie à 16 bits est appliquée à l'une des entrées du multipli cateur 320. Un récepteur 325, relié au câble de mémoire 109, fournit une entrée à 16 bits à des registres M1 317, M2 318 ainsi qu'au registre M3 319 précité. La sortie du registre 318, constituée par un mot binaire à 16 bits, est également appliquée à une entrée du multiplicateur 320.Celui-ci comporte deux sorties, respectivement à 16 bits MSB (bits les plus significatifs) et à 16 bits LSB (bits les moins significatifs) qui aboutissent l'une et l'autre à un multiplexeur MUX 323, la première étant également reliée à un circuit totalisateur 321. Quant au registre M1 317, il assure une autre entrée à 16 bits au circuit 321, le total des deux entrées, qui constitue la sortie du circuit, étant renvoyé au registre 317 et au multiplexeur 323. La sortie à 16 bits de ce dernier est appliquée au câble de mémoire 109 par l'intermédiaire d'un dispositif ou circuit d'entraînement 324. Enfin une sortie de report provenant du circuit totalisateur 321 ainsi que le bit 0 du multiplicateur 320, et qui constituent des signaux provenant du processeur parallèle, sont prévus pour aboutir à des circuits logiques de détection de débordement situés dans l'interface 111', laquelle assure à son tour un signal de conditionnement extérieur EXT COND pour l'unité centrale CPU 101 de fig. 1. Ainsi qu'on l'a déjà indiqué plus haut, dans les schémas décrits un trait unique vise à indiquer une multiplicité de lignes parallèles dont chacune transmet un bit d'information séparé. Lorsqu'un trait particulier se divise en deux, l'un des branchements comportant un certain nombre de bits et l'autre un nombre moindre de ceux-ci, il doit être entendu que dans l'un au moins de ces branchements l'on n'utilise pas toutes les lignes ou conducteurs individuels disponibles. L'ensemble, de décodage et de commande 301 comporte des lignes orientées vers chacun des composants et il commande le fonctionnement de ceux-ci après avoir décodé les micro-instruction enregistrées dans le prolongement du microprogramme de la page 2 mentionnée plus haut en référence à fig. 2 ; cela sera décrit plus loin avec davantage de détails. La description des liaisons du schéma fonctionnel de fig. 3A se trouve ainsi terminée. Avant de décrire fig. 4 à 20, il convient de noter que dans celles-ci les entrées apparaissent de façon générale sur le côté gauche des composants et les sorties sur le côté droit de ceux-ci. Les lignes de commande sont disposées dans le haut et dans le bas. Une ligne de sortie portant une indication particulière doit être interprétée comme étant reliée à une ligne d'entrée comportantta même indication. Pour la clarté des explications l'on ne décrira pas chaque interconnexion, la bonne compréhension de l'invention étant mieux assurée en se référant aux dessins annexés dans lesquels les indications affectées aux lignes font clairement ressortir les liaisons. En outre la plupart des figures comportent au moins une référence se situant dans la troisième centaine, ce qui relie ainsi la figure considérée aux composants respectifs qui peuvent se trouver en fig. 3A. Enfin chaque composant est désigné par un nombre particulier précédé de la lettre U. Fig. 4A et 4B Les circuits représentés dans ces figures font partie de l'ensemble renfermé par le rectangle d'interface 111' de fig. 1 En fig. 4A on a désigné par U45, U47 et U48 quatre mémoires programmables à lecture seule destinées à l'enregistrement des commandes. Chacune de celles-ci comporte une longueur de 256 bits et une largeur de 4 bits, de sorte que l'ensemble peut renfermer 256 mots de 16 bits. Les sorties de ces quatre mémoires sont reliées à une tension d'alimentation appropriée par l'intermédiaire de résistancesR5 à R20 (ces résistances n'ayant pas été représentées dans cette figure ni dans certaines des suivantes pour ne pas surcharger le dessin). Les mémoires en question sont commandées par l'unité centrale CPU 101 de fig. 1 par l'intermédiaire des lignes RA (adresse de mémoire à lecture seule), comme montré. Il est prévu dix lignes PAO à RA9, deux autres lignes XRAO et XRA1 et enfin une dernière ligne DISCON ROM. Ces lignes constituent des exemple des signaux provenant de l'unité centrale. Comme sus-indiqué les mémoires U45 à U48 forment par leur combinaison une micro-mémoire de 256 mots avec 16 bits par mot. Dans la forme d'exécution préférée la page 2 est prévue pour que son prolongement commande le processeur parallèle 102. Il doit toutefois être entendu qu'on pourrait utiliser plus de quatre pages à l'intérieur de l'unité centrale.En fait l'ensemble des lignes XRAO, XRA1, RAO et RA1 peut spécifier l'une quelconque de 16 pages, bien que dans l'exemple décrit il n'en soit prévu que quatre. Quand la page 2 est sélectionnée par la commande de l'unité centrale, les signaux XRAO, XRA1, RAO et RA1 se trouvent chacun dans un état particulier vrai ou faux. Pour cet ensemble d'états particulier ou le dispositif de commande 110 de l'unité centrale a choisi la page 2, la porte U70 conditionne ces quatre mémoires U45 à U48 sous la dépendance de la porte U52. Le signal DISCON ROM (arrêter les mémoires à lecture seule) traversant cette porte inhibe -lesdi- tes mémoires s'il devient vrai, c 'est-à-dire s'il passe au niveau supérieur. Ainsi pour que le processeur parallèle 102 puisse agir, la page 2 doit être choisie par l'unité centrale en conditionnant ainsi la porte U70, tandis que le signal DISCON ROM doit se trouver au niveau inférieur.Quand tel est le cas, les lignes RAZ à RA9 (soit 8 bits) vont choisir une micro-instruction parmi les 256 mots à 16 bits du prolongement (U45-U48) de ladite page 2 du microcode de l'unité centrale ; la sortie ainsi obtenue est enregistrée dans le circuit tampon (à décrire plus loin) dans la représentation de fig. 4A (il faut hu#it bits pour s'adresser à l'un des 256 mots, puisque 28 = 256, neuf bits pour 512 mots, dix bits pour 1024 mots, etc...). Les bascules électriques ou, pour utiliser le terme courant dans l'argot technique, les flips-flops références U43', U43 et U44, ainsi que les registres U49 et U50 constituent par leur ensemble un circuit tampon ou registre qu'on peut désigner par l'abréviation RBUF. Les sorties des mémoires U45-U48 sont envoyées à cet ensemble, lequel peut retenir les bits référencés RBUF 60 à RBUF 75, soit seize bits qui représentent ainsi des signaux d'interface. Les trois plus significatifs d'entre eux, savoir 60, 61 et 62, sont respectivement retenus dans les flips-flops U44, U43 et U43-'. D'autres s'enregistrent dans des flips-flops de type D, référencés U50 et U49.Le contenu de l'ensemble tampon RBUF représente un mot de commande qui, après décodage dans l'ensemble 301, est utilisé pour commander le fonctionnement du reste du processeur PP 302, ainsi qu'on l'expliquera plus loin avec davantage de détails. Fig. 4B représente les circuits dans l'interface- 111' et qui ont pour rôle d'engendrer les signaux chronométriques destines au processeur. Ces signaux sont assurés à partir de ceux SYS-CLK B, MS INA, INH CLK et STOP CPU- (respectivement HORLOGE B DU SYSTEME SIGNAL DE MEMOIRE ENTREE ; INHIBITION HORLOGE ; ARRET DE L'UNITE CENTRALE) qui, ainsi qu'on l'a signalé plus haut, proviennent de l'unité centrale. L'horloge du processeur est identique dans son fonctionnement à celle de ladite unité centrale et est donc synchro nisée avec elle. Le signal PP CLK charge la sortie des mémoires U45 U48 dans le registre tampon RBUF en fig. 4A et il exécute en outre d'autres fonctions chronométriques.Ces circuits 'interface engendrent également d'autres signaux chronométriques REG CLK, lesquels sont utilisés pour charger individuellement certains registres comme indiqué en fig. 5 (voir ci-dessous), Fig. 5 Cette figure renferme les circuits qui reçoivent des signaux du registre tampon RBUF de fig. 4A et les décodent pour engendrer des signaux logiques, lesquels sont à leur tour utilisés pour charger des registres à l'intérieur du processeur et pour commander le fonctionnement de ce dernier, le tout ainsi qu'on le décrira en détails plus loin.En outre on trouve en fig. 5 des circuits qui décodent les bits RBUF 65 à RBUF 67 et émettent des signaux référencés FROM MEM (à partir de la mémoire) propres à commander l'écoulement des données du câble de mémoire vers les divers registres. Les signaux de sortie FROM MEM en fig. 5 sont utilisés comme entrées dans cette même figure, ainsi qu'on peut le vérifier. Fig. 5 montre encore un signal référencé INH MEM LOAD (inhibition du chargement de la mémoire) qui est amené à l'unité centrale 101 dans certaines conditions décrites plus loin. Les divers signaux LOAD (chargement) indiqués en fig. 5 constituent des exemples des signaux de commande du processeur parallèle. Fig. 9 et 10 On trouve dans ces figures huit parties ou sections référencées 302-A à 302-H. Chacune correspond à l'un des registres de la série 302 de fig. 3A. La section 302-A renferme des circuits faits de bascules ou flips-flops de type D référencés U83, U108, U102 et U78. Ces flips-flops correspondent au registre REG-1. De même la section 302-B de fig. 9 renferme des flips-flops U84, U79 et U103 de type D D correspondant au registre REG-2. Dans la section 302-C les flipsflops U80 et U104 correspondent au registre F-1 REG-2. Les flipsflops U81 et U105 de la section 302-D correspondent à F-2 REG-2. Ceux U69 et U93 de la section 302-E à F-2 REG-1, ceux U68 et U92 de la section 302-F à F-3 REG-1, ceux U66 et U90 de la section 302-G à REG-3, et enfin ceux U67 et U91 de la section 302-H à REG-4. On notera à cet égard - et en laissant momentanément de côté fig. 9 et 10 - que les huit registres de la série 302 sont répartis en deux groupes de quatre en fig. 3A. Les quatre registres de gauche sont REG-1, REG-2, F-1 REG-2 et F-2 REG-2. Les sorties de ces quatre registres sont liées les unes avec les autres dans un câble à trois états et elles constituent l'entrée A du circuit ALU 303. Le groupe de droite est constitué par les registres F-2 REG-1, F-3 REG-1, REG-3 et REG-4. Là encore ses sorties sont liées sur un câble commun qui aboutit à l'entrée B de 1'ALU 303. Les désignations de ces huit registres indiquent qu'ils sont propres à plusieurs usages ; leurs références correspondent à leurs rôles. Ainsi, par exemple, si le registre REG-1 renferme un mot binaire représentant un paramètre prédéterminé, le registre de troisième fonction F-3 REG-1 -retient temporairement une valeur qui constitue une certaine fonction de ce paramètre, laquelle est déterminée par la mémoire programmable F-3 307. Cette dernière est adressée par la valeur binaire retenue dans le registre REG-1 et sa sortie constitue la valeur de la fonction correspondant à ladite adresse. La mémoire programmable de seconde fonction F-2 PROM 306 exécute une autre fonction (différente de la fonction ou opération de la mémoire 307) sur le mot binaire provenant de F-2 REG-1 et qui correspond à l'adresse de cette mémoire 306. Ces fonctions peuvent virtuellement être n'importe quelle opération ou fonction mathématique. Pour en revenir à fig. 9, le registre REG-1 est chargé à partir de la sortie du multiplexeur 308 et de celle de 1'ALU 303. On a représenté les entrées MUX 0 à MUX 15 ainsi que celles ALU 16 à ALU 19. Le registre REG-2, section 302-B, comporte également les entrées MUX 0 à MUX 15 et ALU 16 à ALU 19. Quant au registre F-1 REG-2, section 302-C, ses entrées sont PA-8 à PA-19 et proviennent de la mémoire F-1 PROM 305 (fig. 3A). Enfin le registre F-2 REG-2, section 302-D, comporte les entrées Q 8 à Q 19 provenant de F-2 PROM 306. Les sorties de ces quatres registres aboutissent aux entrées AO à A19 de 1'ALU 303 en constituant ainsi le câble à- trois états mentionné plus haut comme relié à l'entrée généralement référencée A en fig. 3A. De même en fig. 10 le registre F-2 REG-1 (section 302-E) comporte les entrées Q 8 à Q 19 venant de la mémoire PROM 306 ; F-3 REG-1 (section 302-F) celles E 8 à E 19 venant de PROM 307 ; REG-3 (section 302-G) celles MEM 4 à MEM 15 venant du câble MEM BUS 109 par l'intermédiaire du récepteur 309 ; et enfin REG-4 (section 302-H) ces mêmes entrées MEM 4 à MEM 15 provenant de 309. Ici encore les sorties des quatres registres sont reliées à un câble à trois états B 0 à B 19 qui aboutit à l'entrée B de 1'ALU 303 en fig. 3A. Ainsi qu'on l'a noté plus haut, les signaux de commande de lten- semble 301 sont représentés comme appliqués dans le haut des compo sants. En fig. 9 le registre REG-1 est commandé par STEP 1 (phase 1) et par LOAD REG-1 (chargement registre 1) ; de même REG-2 est commandé par STEP 2 et par LOAD REG-2 ; la mémoire PROM 305 l'est pas STEP 3 et par LOAD FSFPR (charger les mémoires programmables à lecture seule de première et seconde fonction) ; à son tour PROM 306 est commandée par STEP 4 et par LOAD FSFPR. Le signal LOAD FSFPR est simultanément appliqué à U104 et U105 aussi bien qu'à U80 et à U81 (étant donné que les lignes de commande verticales allant d'un composant à l'autre représentent une interconnexion traversante). Ce qu'on vient de dire s'applique également à fig. 10. Fig. 6 Dans cette figure l'unité logique et arithmétique ou ALU 303 est à 20 bits avec cinq circuits intégrés dont chacun constitue une unité élémentaire à 4 bits. Ces circuits ont été référencés U82, U94, U116, U117, et U118. La référence U119 désigne un autre circuit intégré qui exécute une opération de report rapide ou avance. Les signaux d'entrée aux cinq circuits cités en premier lieu correspondent aux entrées générales A et B de fig. 3A. Pour commander le fonctionnement l'on utilise les signaux RBUF-63 et RBUF-64 de fig. 4A ainsi que des signaux CRY (ou report) 4, 8, 12 et 16 provenant du circuit U119 en fig. 6. L'ALU 303 exécute l'une des quatre opérations suivantes en réponse aux signaux de commande, savoir : A et B, A moins B, B moins A ou zéro.La sortie à 20 bits référencés ALU O à ALU 19 est utilisée suivant divers groupements, comme indiqué en fig. 3A. Le circuit intégré U28 reçoit sur son entrée les signaux ALU 9 et ALU 10 et il émet les sorties EN O à EN 3 (conditionner 0 à 3) qui les représentent. Fig. 8 Cette figure renferme les composants 304, 305, 306 et 307. L'inverseur 304 inverse les bits d'entrée 0 à 12 si le bit de la sortie ALU O est égal à 1. Cela est réalisé en utilisant la logique OU exclusive. Cette sortie ALU 0 est amenée à l'une des entrées de chacune des trois portes OU exclusives référencées 95, 96, 97. Si l'on revient à fig. 6, la sortie ALU O arrive à deux circuits tampons U107 dont les sorties sont référencées ALU OA et ALU O B, désignations qu'on retrouve en fig. 8. Quand cette entrée commune aux portes OU exclusives 95, 96, 97 est au niveau supérieur, la sortie de chacune d'elles est le complément logique de l'autre entrée au contraire quand ladite entrée commune est au niveau inférieur, la sortie est logiquement la même que l'autre entrée. La mémoire PROM 305 est composée de six circuits intégrés U53 à U58, chacun constituant une mémoire élémentaire d'une capacité de 512 mots à 4 bits par mot, ce qui aboutit à un ensemble à 1024 mots (1K) de 12 bits. Si l'on se base sur l'arithmétique bi naire, on voit qu'une telle mémoire exige comme adresse une entrée à dix bits. Les bits qui adressent ainsi la mémoire 305 sont IALU 1 à IALU 10 provenant de l'inverseur 304. La sortie à 12 bits qui apparaît sur la droite des circuits intégrés U53 à U58 correspond aux références PA 8 à PA 19. Elle est amenée de la mémoire F-1 PROM 305 au registre F-1 REG-2. Des remarques semblables s'appliquent à la mémoire F-2 PROM 306 constituée par les circuits intégrés U59 à U64 et qui est elle aussi adressée par les bits IALU 1 à 10, sa sortie étant référencée Q 8 à Q 19. Cette sortie est bien entendu amenée aux registres F-2 REG 2 et F-2 REG-1. Enfin la mémoire F-3 PROM 307 comprend les circuits intégrés U71 à U76. Il s'agit là encore d'une mémoire 1K à 12 bits exigeant une adresse à dix bits. Ces derniers ne sont toutefois pas les mêmes que ceux utilisés pour les mémoires 305 et 306 ; il s'agit ici des bits IALU 3 à 12. La sortie de la mémoire 307 est amenée au registre F-3 REG-1. Fig. 11 Elle représente le schéma du multiplexeur MUX 308, du récepteur 309 et du registre MO 311. Le multiplexeur 308 est du type 2 à 1 avec entrée à 16 bits, constitué par les circuits intégrés U85, U89, U65 et U77. Il a comme entrées MEM O à MEM 15, ou sélectivement ALU 0 à ALU 15, ses sorties étant référencées MUX 0 à MUX 15. Par conséquent les entrées correspondent soit à la sortie de 1'ALU 303, soit à des données du câble de mémoire MEM-BUS. Il est commandé par les signaux STEP 1 et STEP 2. Le récepteur 309, qui est un inverseur, comporte les circuits intégrés U1, U2 et U3. Il inverse les 16 signaux MEM 0 à MEM 15 provenant du câble de mémoire pour fournir MEM O à MEM 15 au multiplexeur 308 et au registre 311. Le registre MO 311 reçoit donc finalement ses entrées MEM O à MEM 15 à partir du câble de mémoire par l'inverseur 309. Il est fait de bascules ou flips-flops de type D référencés U17, U21 et il est commandé par les signaux LOAD MO (charger MQ). Les sorties MO O à MO 15 de ce registre 311 sont amenées au circuit additionsoustraction 312 pour constituer l'entrée A (fig. 3A) de celui-ci. Fig. 7 La mémoire programmable à lecture seule de quatrième fonction F-4 PROM 310 de cette figure assure l'autre entrée B du circuit 312 précité. Elle est faite de douze circuits intégrés U29 à U40. Elle est reliée à une alimentation à 5 volts à travers des résistan- ces R95 à R106. Ses entrées sont constituées par les signaux ALU 11 à ALU 19, ainsi que par ceux ENO à EN3 (ces derniers constituant des représentations de ALU 9 et de-ALU 10), tous provenant de 1'ALU 303 en fig. 6. Ses sorties sont référencées T4 à T15. Ainsi la mémoire 310 est essentiellement adressée par les onze bits ALU 9 à ALU 19. Comme l'étendue totale de cette mémoire est de 2K mots à 12 bits, on doit lui appliquet une adresse de 11 bits. Fig 12 Dans cette figure la partie ou section 312 renferme les circuits élémentaires du circuit général d'addition et soustraction 312 sus-mentionné. On y relève quatre circuits intégrés U18 à U22 qui reçoivent leurs signaux d'entrée du registre MO et de la mémoire F-4 PROM 310. Un signal de commande, désigné par BIT 0, est dérivé du bit de rang zéro du registre REG-1. Si ce bit prend la valeur 1, la sortie de 312 sera B moins A ; autrement cette sortie est B plus A. Le circuit U4 de cette partie 3122un générateur rapide d'avance de report et il sert à accélérer le fonctionnement de l'ensemble 312. Ses sorties C4, C8 et C12 sont respectivement envoyées à U20, U19 et U18 à cet effet. Les entrées de U4 sont bien entendu dérivées des sorties P et G de U18 à U22, comme indiqué. La partie ou section 313 de fig. 12 représente le registre LA (adresse logique) portant la même référence en fig. 3A. Il comprend les circuits intégrés U23 à U26 lesquels reçoivent les signaux LO à LIS directement à partir de la section 312, comme montré, sous la dépendance du signal LOAD LA (chargement de LA). La sortie de ce registre aboutit à des circuits d'entraînement U7 à U14 de la section 314, les sorties de ces derniers, référencées LA1 à LAIS étant amenées au câble d'adresses logiques LA BUS 108 de fig. 1 et 3. Fig. 13 Si en poursuivant la présente description des interconnexions des composants, l'on arrive à la partie droite de fig. 3A, le circuit tampon 315 de cette dernière constitue la section ou partie portant la même référence en fig. 13. Les sorties ALU 11 à ALU 19 de 1'ALU 303 sont reçues par les éléments U82, U94 et U98 qui assurent une amplification de la commande, si nécessaire. Les signaux précités sont ensuite amenés dans la section 316 de fig. 13 et qui correspond à la mémoire programmable à lecture seule de cinquième fonction ou F-5 PROM 316 de fig. 3A. Cette mémoire est faite de douze mémoires élémentaires à 512 mots de 4 bits, de sorte que l'ensemble corres pond à 2K mots de 12 bits, en exigeant ainsi une adresse à Il bits. La mémoire 316 est reliée à une alimentation de 5 volts à travers des résistances R5 et R16. Elle reçoit comme bits d'adresse les signaux ENO à EN3 dérivés des signaux ALU 9 et ALU 10 et qui, en combinaison avec les signaux ALU 11 à ALU 19, assurent l'adresse à 11 bits précitée. Les sorties C 1 à C 12 (ou plus exactement COl à C12) sont envoyées au registre M3 319 de fig. 3A. Fig. 14 Ce registre M3 319 a été représenté en fig. 14 avec les entres COl à C12 sus-mentionnées et d'autres MEM O à MEM 15 provenant du câble de mémoire 109. Les circuits élémentaires UlOl, U85, U69 et U53 constituent registre d'entrée de type D fonctionnant en multiplexeur 2 à 1. Les sorties correspondantes M300 à M315 sont amenées à une autre partie de l'ensemble 319, savoir aux circuits U97, U81 et U57 qui constituent circuits d'entraînement ou d'amplification pour lesdits signaux. Fig. T7 a 20 (en partie) La sortie du registre M3 319 constitue l'une des deux entrées du multiplicateur à signe algébrique 320. Celui-ci est fait de circuits intégrés formant multiplicateurs élémentaires de 4 bits par 2 bits avec complément à deux (le complément à deux étant le nombre qui, ajouté à un nombre binaire donné, donne un total égal à une puissance de 2 ; ainsi le complément de 1010 est O101 faisant au total 10000). En utilisant 32 de ces circuits on peut multiplier un nombre de 16 bits avec complément à deux par un autre nombre sem- blable. Les nombres à multiplier sont indiqués sur la gauche des circuits comme étant M300 B à M315 B (du registre M3) et M200 à M215 (du registre M2 non encore décrit).Fig. 19 et 20 renferment en plus de ceux de multiplication, des circuits d'addition U46, U34, U47, U35, U48, U36 et 149. Les totaux de ces circuits sont référencés POO à P29. tes références P30 et P31 désignent de leur côté des signaux dérivés de U58 (fig. 17). Le résultat final, qui est la somme de deux signaux, est un nombre de 32 bits comprenant 16 bits plus significatifs (16MS, MS signifiant "most significative") et 16 bits moins significatifs (ou IBLS, LS signifiant "least significative"). En fig. 17 la section ou partie 318 correspond au registre M2 318 de fig. 3A. La commande est assurée par le signal LOAD M2 (chargement de M2). Ce registre reçoit du câble de mémoire MEM-BUS une entrée MEM O à MEM 15 et il applique une sortie à l'une des entrées du multiplicateur 320 sous la forme référencée M200 à M215 déjà mentionnée plus haut. Le circuit U18 est un simple registre de type D formant multiplexeur 2 à 1. Fig. 16 Dans cette figure la partie ou section 323 est constituée par un multiplexeur avec une sortie pour quatre entrées, commandé par les signaux RBUF 69 et RBUF 70. Ces entrées proviennent du circuit totalisateur 321 encore à décrire, les signaux correspondants étant référencés ADD 0 à ADD 15. D'autres entrées reçues du multiplicateur 320 correspondent à des signaux PO à P31.La sortie du multiplexeur MUX 323 aboutit à la mémoire principale, les signaux étant envoyés par des moyens de transfert 324 et 325, et étant référencés MEMO à MEM15. Fig. 15 Le circuit totalisateur 321 de cette figure comprend quatre circuits intégrés élémentaires U19, U7, U20, U8, lesquels constituent un ensemble à 16 bits. U9 est un circuit d'avance de report dont les entrées sont dérivées de la sortie du circuit ou ensemble 321 ; il envoie les signaux de report CRY 4, CRY 8 et CRY 12 (report 4, 8 et 12) aux circuits intégrés respectifs U20, U7 et U19 en vue de réaliser un fonctionnement rapide. Le circuit 321 combine ainsi les signaux M100 et M115, c'est-à-dire les 16 bits enregistrés dans le registre Ml, avec les signaux PO à P15, soit les bits les plus significatifs provenant du multiplicateur 320. Fig. 15 comprend une partie ou section 317 qui montre les détails schématiques du registre M1 317. Ce registre a deux séries d' entrées, l'une provenant du circuit totalisateur 321 (entrées élémen- taires ADD 0 à ADD 15) et l'autre du câble de mémoire (MEM-BUS) par l'intermédiaire du récepteur 325 de fig. 3A (entrées élémentaires MEM O à MEM 15). Il est constitué par quatre circuits intégrés U43, U31, U44 et U32, lesquels sont des flips-flops de type D commutés par les signaux LOAD M1 (chargement de M1) et FROM MEM1 (de la mémoire 1) les deux entrées étant multiplexées à la sortie. Lorsque le signal LOAD M1 passe du niveau supérieur au niveau inférieur, les signaux MEMO à MEM15 sont chargés dans le registre. Lorsque le signal FROM MEM1 est au niveau supérieur, la sortie du circuit 321, soit donc ADD O à ADD 15, est chargée dans le registre M1. Les signaux de chargement et de commande sont dérivés de l'ensemble 301. Fig. 19 La logique de détection lll'C n'a été représentée dans cette figure que pour économiser l'espace disponible. Ce circuit fait en réalité partie de l'interface 111' eut son rôle consiste à détecter le débordement. Le flip-flop U10 est commandé par les signaux RBUF 35 à FBUF 37, lesquels sont dérivés de l'unité centrale CPU 101 de fig. 1. Quand ces trois signaux sont valides, ils spécifient l'une des quatre entrées p.os.sibles qui doit être fermée aux lignes de condition extérieure (EXTCOND) aboutissant à l'unité centrale. Les quatre signaux d'entrée au circuit U10 ont trait aux signaux LOAD Ml, DIPP, DISPP (déconditionner processeur parallèle)# CRY16 (report 16) et P00. On peut utiliser des composants usuels pour réaliser l'ensemble représenté. Dans une forme d'exécution préférée on emploie les inverseurs DGC 0159 de la demanderesse, des résistance 1/4 watt de 2kn , des mémoires programmables à lecture seule N82-S231 de la firme SIGNETICS, des multiplicateurs 93 S43 de la firme FAIRCHILD, des flips-flops de type D et des registres établis à partir de ceux-ci. Fonctionnement En guise d'introduction à la description du fonctionnement de la présente invention on se réfèrera à fig. 1 à 5. En fig. 1 l'horloge 114 envoie les impulsions chronométriques et synchronisatrices (non représentées) à l'unité centrale CPU 101 et, par l'intermédiaire du signal SYSCLK, à tout le reste du système. Si l'on.s.e réfère maintenant aux circuits d'interface de fig. 4B, le signal SYSCLK B, dérivé du signal SYSCLK de l'unité centrale est reçu par le flip-flop U51 sur son entrée référencée CLK (chronométrique ou d'horlo.ge), en même temps que les autres entrées reçoivent les signaux INHCLK et MSINA provenant également de l'unité cen trale La sortie de U51 alimente le flip-flop U44 en même temps qu'un signal.STOP.-.CPU qui, par les portes U100 et U107, engendre les deux signaux REG CLK et PPCLK. Ce dernier signal est celui qui assure la chronométrie et la synchronisation du processeur PP 102. L'autre signal REG CLK est utilisé pour commander la plupart des portes de chargement de registre représentées en fig. 5. Dans le circuit d'interface de fig. 4A le signal PPCLK (horloge du processeur) assure les entrées chronométrique des flip-flops U44, U43 et U43', lesquels enregistrent l'information concernant les signaux respectifs RBUF 60, RBUF 61 et RBUF 62. PPCLK fournit encore l'information chronométrique aux registres U50 et U49 qui émettent à leur tour les signaux RBUF 63 à RBUF 68 et RBUF 71 à RBUF 5. En outre PPCLK est utilisé pour engendrer des impulsions chronométri ques destinees au flip-flop U51 qui forme porte pour le signaux RBUF 71 et RBUF 72 en émettant les signaux de sortie ENPP et DISPP (conditionner, déconditionner le processeur parallèle). Le signal SYSRST (ré-enclenchement du système) de l'unité centrale ré-enclenche le système en étant appliqué à travers la porte U52 au flip-flop U44 (fig. 4B), ce qui arrête PPCLK. Les signaux RAO à RA9, dérivés de l'unité centrale ou reçus de celle-ci, adressent l'un des 256 mots renfermés par les mémoires programmables à lecture seule PROM U45 à U48, en enregistrant le mot d'adresse dans le registre tampon RBUF, comme décrit plus haut. Les signaux RBUF 60 à 62 et RBUF 65 à 70 sont appliqués à l'ensemble de décodage et de commande de fig. 5, lequel décode les microinstructions enregistrées dans le prolongement de la page 2 (U45 à U48). Il en déduit les signaux STEP 1 à 4 et REG 3 à 4. La description qui suit concerne le contrôle de l'exécution d'un algorithme particulier ainsi que sa mise en oeuvre dans le système. Les données d'information sont traitées sous la dépendance de séquences de signaux de commande en commençant par celle associée au signal STEP 1 (signal de phase 1) et ainsi de suite jusqu'à STEP 4 (phase 4), puis en répétant ce cycle de quatre phases dans la mesure requise. Les signaux STEP 1 à 4 sont appliqués au circuit de #portes de fig. 5 ; celui-ci reçoit également les signaux REG-3 et REG-4.La sortie du circuit en question est constituée par plusieurs signaux LOAD (chargement) comprenanr LOAD M1 (chargement du registre M1 317), LOAD M3 (pour M3 319), LOAD MO (pour MO 311), LOAD M2 (pour M2 318), LOAD REG-1 (pour le registre REG-1), LOAD REG-2 (pour le registre REG-2), LOAD REG-3 (pour le registre REG-3), LOAD REG4 (pour REG-4), LOAD STFPR (chargement des mémoires programmables à lecture seule de seconde et de troisième fonction), LOAD FSFPR (pour celles de première et de seconde fonction), et enfin LOAD LA (chargement du registre d'adresses logiques 313). Les signaux référencés FROM MEM 0-6 (provenant de la mémoire) et INH MEM LOAD (inhibition du chargement de la mémoire) sont dérivés de RBUF 65-67 et de ENPP par U123. Lors du fonctionnement, au cours de la phase 1 diverses commandes se trouvent exécutées. Le contenu à 20 bits du registre REG-1 est envoyé dans 1'ALU 303, entré A, par RBUF 63-64, comme montré fig. 4A et 6 (303). Le signal STEP 1 est appliqué au registre REG-1 (voir fig. 9, 302-A). Les bits 5-19 du registre REG-3 sont envoyés à l'entrée B de ltALU 303, là encore sous contrôle de RBUF 63-64 et de STEP 1 comme montré en fig. 10 ( 302-G).Puis les entrées A et B de 1'ALU 303 sont additionnées en réponse à RBUF B3-64 et le total à 20 bits est amené au registre REG-1. Les bits 0-15 passent par le multiplexeur 308 sous l'eff et de STEP 1 (fig. 11, 308) tandis que les bits 16-19 sont directement appliqués audit registre REG-1 sous contrôle du signal LOAD REG-1 (chargement du registre 1). Voir fig. 9, 302-A. Pour poursuivre la phase 1, l'inverseur 304 reçoit les bits 0-12 de sortie de 1'ALU 303 (voir fig. 8, 304) ; si le bit d'ordre zéro est un 1 logique, il les inverse, mais par contre il ne le le fait pas s'il n'en est pas ainsi. La sortie de l'inverseur 304 est appliquée aux mémoires PROM 305, 306 et 307 (fig. 8). Toutefois seules les deux dernières assurent en retour des entrées à la série de registres 302, car le signal LOAD STFPR de fig. 5 (chargement des mémoires de seconde et troisième fonction) se trouve engendré en réponse à STEP 1, lequel contrôle les entrées à partir desdites mémoires vers les registres F-2 REG-1 et F-3 REG-1 (voir 10, 302-E et 302-F). Pendant que ces signaux de commande affectent le fonctionnement de la série de registres pendant la phase 1, le signal LOAD M2 (chargement de M2) de fig. 5 est engendré à partir du signal PROM MEM 2, lequel provient à son tour des signaux de micro-code RBUF 65-67. Sous l'effet du signal LOAD M2, le registre M2 318 (fig. 17) enregistre un mot binaire d'information provenant du ca- ble de mémoire (MEM-BUS), ce mot étant obtenu à partir d'un emplacement particulier de la mémoire principale à laquelle on s'est adressé par le mot d'adresse renfermé par le registre LA 313. (L'opération d'adresse est accomplie la dernière dans la séquence associée au signal STEP 4, ce signal qui correspond à la phase 4 encore à décrire de la séquence précédente, précédant immédiatement le signal STEP 1 de la phase 1 considérée). L'unité centrale CPU adresse la mémoire principale 103 par la sortie du multiplexeur 323 représentant le produit établi dans le multiplicateur 320. La phase 2 commence alors ; elle comporte une séquence semblable à celle de la phase 1. Le contenu à 20 bits du registre REG-2 est envoyé à l'entrée A del'ALU 303 par les signaux RBUF 63-64 représentés en fig. 4A et en fig. 6 (303). Le signal STEP 2 est appliqué au registre REG-2, comme représenté en fig. 9 (302-B). Les bits 5-19 du registre REG-3 sont envoyés à l'entrée B de 1ALU 303, là encore sous contrôle de RBUF 63-64 et de STEP 2, comme représenté en fig. 10 (302-H).Une addition est alors effectuée sur les entrées A et B de 1'ALU 303 en réponse aux signaux RBUF 63-64 et le total à 20 bits est envoyé au registre REG-2.. les bits 0-15 sont amenés au multiplexeur 308 sous l'effet de STEP 2 (fig. 11, 308), tandis que les bits 16-19 sont directement appliqués aux registres précités sous contrôle du signal LOAD REG-2 (chargement de REG-2). Voir fig. 9, 302-B. Toujours concernant la phase 2, l'inverseur 304 reçoit les bits de sortie 0-12 de 1'ALU 303 (fig. 8, 304). Si le bit de rang zéro est un 1 logique, il inverse les bits 0 à 12 précités, mais il ne le fait pas dans le cas contraire. La sortie de l'inverseur 304 est appliquée aux mémoires PROM 305, 306 et 307 (fig. 8). Toutefois dans le présent cas seules les deux premières 305 et 306 assurent des entrées à la série de registres 302, étant donné qu'en réponse au signal STEP 2, le système a engendré le signal LOAD FSFPR (fig. 5) qui, comme sus-indiqué, commande les entrées aux registres F-l REG-2 et F-2 REG-2 à partir des mémoires de première et de seconde fonction (fig. 9, 302C et 302D). Pendant que ces signaux de commande agissent sur le fonctionnement de la série de registres au cours de la phase 2, le signal LOAD M1 (chargement de M1) est engendré. à partir du signal de microcode RBUF 68 (fig. 5). Les signaux LOAD M1 et FROM Ml agissent sur le registre MI 317 de fig. 15 pour y enregistrer un mot binaire d'information provenant du câble de mémoire MEM-BUS et dérivé de l'emplacement de la mémoire principale adressé par l'unité centrale CPU au cours de la phase 1 précédente. Cette unité centrale abaisse ou "décrémente" alors son accumulateur (non représenté). (Lorsque le contenu de l'accumulateur est abaissé jusqu'à la valeur zéro, on commence une sous-routine de "dernier élément" après laquelle toute l'opération du processeur parallèle est arrêtée). La phase 3 commence alors avec une nouvelle séquence de commandes. Les bits 8-19 du registre F-1 REG-2sont envoyés. a l'entrée A de 1'ALU 303 sous l'effet des microinstructions RBUF 63-64 (fig. 4A et fig. 6, 303). Le signal STEP 3 (phase 3) est appliqué au registre précité, comme représenté en fig. 9 (302-C). Les bits 8-19 du registre F-3 REG-1 sont amenés à l'entrée B de 1'ALU, toujours sous contrôle de RBUF 63-64 et de STEP 3, comme montré en fig. 10 (302 F). Une soustraction est alors exécutée sur les entrées A et B de 1'ALU 303 en réponse à RBUF 63-64, la différence a 12 bits étant amenée à la mémoire F-4 PROM 310 (mémoire programmable à lec ture seule de quatrième fonction). La sortie de 310 est appliquée à l'entrée B du circuit addition/soustraction 312 (voir signal T, fig. 12, 312). L'autre entrée de ce circuit provient du registre MO 311.Si le bit de rang zéro de REG-1 est un 0 (signal BIT ~ REG-1, fig. 9, 302-A), alors ledit circuit 312 additionne ; si le bit précité est un 1, le circuit soustrait (fig. 12, 312, signal BITf REG-1). La sortie de ce circuit est envoyée dans le registre LA 313 en réponse au signal LOAD LA (chargement du registre d'adresses logiques). Voir fig. 12, 313. Pendant que les signaux de commande précités agissent sur le fonctionnement des registres et du circuit 312 au cours de la phase 3, les signaux LOAD M1 et FROM MEM 1 commandent le registre M1 317 pour assurer une entrée au circuit totalisateur 321, l'autre, savoir POO-P15, provenant du multiplicateur 320. Ces deux entrées sont totalisées et leur somme est envoyée au câble de mémoire MEM-BUS. On arrive ainsi à la phase 4 dont la séquence finale commence. Les bits 8-19 du registre F-2 REG-2 sont envoyés à l'entrée A de 1'ALU 303 par les microinstructions RBUF 63-64 (fig. 4A et fig. 6, 303). Le signal STEP 4 (phase 4) est appliqué au registre F2-REG 2, comme montré fig. 9, 302-D. Les bits 8-19 du registre F2 REG-1 sont amenés à ltentrEe B de 1'ALU 303, là encore sous contrôle de RBUF 63-64 et de STEP 4 comme représenté en fig. 10, 302-E. Une ad dition est effectuée sur les entrées A et B de 1'ALU 303 en réponse à RBUF 63-64 le total à 12 bits étant envoyé à la mémoire F-5 PROM 316. La sortie de celle-ci est appliquée comme entrée à 12 bits au registre M3 319 (fig. 14, signaux STEP 4 et LOAD M3).L'autre entrée du registre 319 correspondant aux bits 0 et 13-15 provenant du câble de mémoire ne comporte que des zéros. Comme on l'a remarqué plus haut (au cours de la description de la phase 1), le registre LA REG 313 fournit au câble LA BUS une entrée à 15 bits formant adresse pour la mémoire principale, et cela en réponse au signal STEP 4 appliqué à la porte U27 (fig. 12, 313). Enfin l'unité centrale abaisse ou "décrémente" à nouveau son accumulateur et les phases 1 à 4 se repetent, à moins que le contenu de l'accumulateur ne soit égal à zéro. Au cours de ces phases 1 à 4, et si l'on examine spécifiquement les registres 317, 318 et 319 (registres M1 à M3) avec les circuits qui leur sont associés, les deux derniers 318 et 319 sont à 12 bits et ils sont chargés à partir du câble de mémoire 109 par l'intermédiaire du circuit de transfert ou récepteur 325. Ces deux registres envoient des mots ou arguments de 16 bits au multiplicateur algébri que 320. Ce dernier les reçoit sous forme d'une notation à complément de deux, chacun étant à 16 bits. Il fournit une sortie à 32 bits grâce à l'ensemble des circuits représentés en fig. 17 à 20. Le plus élevé et le plus bas de ces bits peuvent être lus à partir du multiplexeur 323. Puis le plus élevé ou le plus bas des 16 bits peut être envoyé au câble 109 par le circuit d'entra#nement 324.Ainsi pour exécuter la simple multiplication des deux nombres algébriques, les registres 318 et 319 sont chargés des nombres désirés et il faut un microcycle (cycle de l'horloge PPCLK du processeur parallèle) avant que ces 16 bits ne puissent être lus à partir du multiplexeur 323. On peut lire en premier soit les plus significatifs, soit les moins significatifs. Ainsi deux nombres provenant de la mémoire principale 103 peuvent être lus dans les registres M2 et M3, le résultat de leur multiplication étant ré-inscrit dans la mémoire principale sous la forme de deux mots consécutifs provenant de la sortie du multiplicateur algébrique 320. Les autres circuits associés à ce multiplicateur sont le totalisateur 321 et le registre M1 317. Cet ensemble s'utilise pour réaliser ce qu'on appelle normalement un processus de convolution, dans lequel deux nombres multipliés dans un certain ordre, sont alors additionnés à un total cumulatif du produit de ces deux nombres. Ainsi qu'on l'a remarqué plus haut, les nombres retenus dans les registres M2 318 et M3 319 sont tout d'abord multipliés l'un par l'autre, puis les 16 bits les plus significatifs de la sortie sont ajoutés au registre 317. Cette addition est réalisée dans le circuit totalisateur 321 dont les entrées correspondent à la sortie du registre MI et aux 16 bits les plus significatifs venant du multiplicateur 320. La sortie de 321 est alors renvoyée au registre Ml, de sorte que le contenu antérieur de celui-ci et les nouveaux 16 bits les plus significatifs de la sortie du multiplicateur sont additionnés et ré-enregistrés dans M1. De cette manière les nombres sont continuellement rechargés dans les registres M2 et M3, la multiplication de ces deux nombres s'accumulant dans le registre M1. Lorsque le processus est terminé, la sortie finale peut être lue à partir d'ADD 321 vers le multiplexeur MUX 323 et, par les moyens de transfert 324, vers le câble MEM-BUS 109 pour revenir à la mémoire principale. Les deux nombres de 16 bits multipliés dans le multiplicateur 320 aboutissent à un produit à 32 bits. Les 16 bits les plus significatifs de ce produit, POO à P15 sont ajoutés au contenu du regis tre M1 (bits 0 d 15). Le résultat de cette addition est ré-enregistré dans le registre M1. Toutefois lors de l'opération finale, la dernière multiplication et addition, savoir la sortie d'ADD 321, n'est pas renvoyée à ce registre M1 317. Elle est appliquée au cable MEM-BUS 109 et retourne ainsi à la mémoire principale. Pour récapituler, la série de registres 302 est divisée en deux sections de quatre registres. Les sorties de la première section alimentent l'entrée A de l'unité ALU 303 et celles de la seconde lten- trée B de cette même unité. Il est prévu quatre phases opératoires dont chacune comporte une séquence de commandes en assurant une entrée A et une entrée B à 1'ALU 303. L'une de ces entrées est prélevée à partir de l'un des registres de la première section et l'autre à partir d'un registre de la seconde.La sortie de 1'ALU est alors renvoyée à certains des registres de la série soit directement, soit à travers un multiplexeur, ou en étant encore traitée par les mémoires PROM 305, 306 ou 307* Pendant la phase 3 la sortie de 1'ALU est renvoyée non seulement à la série de registres, mais encore à la mémoire programmable à lecture seule de quatrième fonction 310, laquelle effectue une autre opération sur certains bits 9-19. Pendant cette troisième phase la sortie de PROM 310 et celle du registre MO 311 sont combinées dans le circuit ADD/SUB 312 qui fonctionne à l'addition si le bit de rang zéro du registre REG-1 est zéro, mais à la soustraction s'il est un 1 logique. La sortie de ce circuit 312 est enregistrée dans le registre d'adresses logiques LA 313; c'est un mot binaire à 15 bits qui représente une adresse dans la mémoire principale et qui est utilisé à cet effet. En d'autres termes ce mot à 15 bits est amené au câble LA BUS 108 qui l'envoie à la mémoire principale en guise d'adresse. Pendant la phase 4 la sortie de 1'ALU 303 n'est pas seulement renvoyée à la série de registres 302, mais est encore amenée à la mémoire de cinquième fonction F-5 PROM 316 par l'intermédiaire du circuit ou registre tampon 315. La sortie de la mémoire 316 est alors amenée au registre M3 319. Le registre 318 reçoit de la mémoire principale un mot de 16 bits par l'intermédiaire des moyens de transfert 325 et les contenus des registres 318 et 319 sont multipliés dans le multiplicateur 320. Le processus de convolution décrit plus haut est alors effectué sur le produit, les 16 bits les plus significatifs de celui-ci étant amenés au circuit ADD 321 où il sont totalisés avec les résultats accumulés des multiplications précédentes. Une fois le processus terminé, le résultat final est extrait par le multiplexeur 323 et le cir cuit d'entrainement 324 pour être ramené à la mémoire principale par le câble MEM-BUS 109. L'emplacement de cette mémoire ou le produit est enregistré peut être celui adressé par le mot binaire retenu dans le registre LA REG 313. Il doit d'ailleurs être entendu que la description qui précède n'a été donnée qu à titre d'exemple et qu'elle ne limite nullement le domaine de l'invention dont on ne sortirait pas en remplaçant les détails d'exécution décrits par tous autres équivalents. REVENDICATIONS 1. Système de traitement de données d'information, du genre comprenant une mémoire principale propre à enregistrer au moins ces données et une unité centrale reliée à ladite mémoire principale pour les traiter, cette unité comportant elle-même des moyens d'horloge destinés à envoyer des signaux chronométriques réglant le fonctionnement du système ainsi qu'un dispositif de commande de ce fonctionnement et qui renferme un enregistreur de microprogramme de commande à plusieurs pages à longueur de mot prédéterminée, tandisqu'il est prévu des câbles entrée/sortie reliant l'unité centrale à l'exté- rieur du système pour assurer le transfert des données et au moins un dispositif detiaitement ou "processeur" parallèle branché entre l'unité centrale et la mémoire principale pour traiter certaines de celles-ci, caractérisé par la combinaisi-après - le processeur parallèle comporte en association un dispositif séparé d'interface entre lui-même et l'unité centrale, lequel dispositif comprend des moyens d'enregistrement de commande de microprogramme modifié qui consistent en un prolongement de la longueur de mot prédéterminée sur au moins l'une des pages précitées en vue de commander le fonctionnement du processeur - il est prévu des moyens qui répondent au fonctionnement du dispositif de commande du système quand il agit à partir de la partie du microprogramme renfermée par la longueur prédéterminée du mot sur la page considérée plus haut et qui opérent en synchronisme avec les moyens d'horloge, pour assurer le fonctionnement des moyens d'enregistrement du microprogramme modifié - grâce à quoi la vitesse opératoire du système se trouve accrue du fait que le processeur parallèle opère sur certaines des données sous la dépendance du microprogramme modifié simultanément par rapport au fonctionnement de l'unité centrale et en synchronisme avec celui-ci. 2. Procédé pour le traitement de données d'#information, du genre dans lequel on utilise une mémoire principale pour enregistrer au moins ces données et une unité centrale reliée à la mémoire principale pour les traiter, cette unité comportant elle-même des moyens d'horloge destinés à envoyer des signaux chronométriques réglant le fonctionnement du système ainsi qu'un dispositif de commande de ce fonctionnement et qui renferme un enregistreur de commande de microprogramme à plusieurs pages à longueur de mot prédéterminée, tandis#u' il est prévu des câbles entrée/sortie reliant l'unité centrale à l'extérieur pour assurer le transfert des données et au moins un dispositif de traitement ou "processeur" parallèle branché entre l'unité centrale et la mémoire principale pour traiter certaines au moins de celles-ci, caractérisé en ce qu'il comprend les phases opératoires ci-après - on commande le fonctionnement du processeur parallèle par le moyen d'un microprogramme modifié enregistré dans un prolongement de la longueur de mot sur l'une au moins des pages - on permet automatiquement la mise en oeuvre du microprogramme modifié quand le dispositif de commande de système agit sur celui-ci à partir de la partie du microprogramme à laquelle le prolongement précité se rattache - et l'on synchronise les fonctionnements simultanés de l'unité centrale et du processeur parallèle par le moyen de signaux provenant des moyens d'horloge. 3. Système de traitement de données d'information avec unité centrale et processeur parallèle, caractérisé en ce qu'il comprend en combinaison - des moyens d'enregistrement de commande de microprogramme renfermés par l'unité centrale et comportant plusieurs pages d'instructions de microcode en vue d'aider au contrôle du fonctionnement du système ; - des moyens prolongeant au moins exclusivement l'une desdites pages pour contribuer à la commande du fonctionnement du processeur parallèle -- et des moyens d'horloge propres à fournir des signaux chronométriques à l'unité centrale et au processeur parallèle en vue de les faire fonctionner en synchronisme. 4. Système suivant la revendication 3, caractérisé en ce que le prolongement de la page est physiquement situé à l'intérieur de l'unité centrale. 5. Système suivant la revendication 4, caractérisé en ce qu'il comprend des moyens propres à permettre le fonctionnement dudit prolongement de page quand les moyens d'enregistrement de commande de microprogramme contribuent au contrôle du fonctionnement du système à partir de la page à laquelle le prolongement se rattache. 6. Système de traitement de données d'information du genre comprenant une unité centrale propre à traiter ces données sous forme binaire et comportant des moyens d'horloge en vue d'engendrer des signaux chronométriques pour le système, une mémoire principa le reliée à l'unité centrale pour conserver l'information binaire, un câble entrée/sortie reliant l'unité centrale à l'extérieur du système pour assurer le transfert de l'information, et un dispositif de traitement ou "processeur" parallèle relié à la mémoire en vue d'augmenter la vitesse de fonctionnement du système, caractérisé en ce qu'il comprend des moyens d'interface branchés entre l'unité centrale et le processeur parallèle pour transformer les signaux provenant de cette unité en signaux d'interface, certains de ces derniers étant décodés par le processeur et traduits en signaux spécifiques de commande de celui-ci. 7. Système suivant la revendication 6, caractérisé en ce que l'unité centrale comprend des moyens d'enregistrement de commande de microprogramme comportant plusieurs pages d-'instructions de microcode en vue de contribuer au contrôle du fonctionnement du système, lesdits moyens d'interface comportant en outre un prolongement de l'une au moins de ces pages en vue de retenir les microinstructions destinées au processeur parallèle ainsi que des moyens tampon reliés à ce prolongement pour retenir les représentations de ces micro-instructions sous forme de signaux d'interface. 8. Système suivant la revendication 7, caractérisé en ce qu'il comprend des moyens d'horloge d'interface pour recevoir les signaux chronométriques de l'unité centrale et pour en fournir des représentations synchrones aux moyens d'interface proprement dits et au processeur parallèle. 9. Système suivant la revendication 7, caractérisé en ce que le prolongement de page comprend des dispositifs de mémoire programmable à lecture seule susceptibles d'enregistrer 256 micro-instructions comportant chacune 16 bits binaires. 10. Système suivant la revendication 9, caractérisé en ce que les moyens tampons comprennent un dispositif de flip-flops. 11. Système suivant la revendication 6, caractérisé en ce que les moyens d'interface comportent des moyens pour transformer les signaux provenant du processeur parallèle et destinés a l'unité centrale en signaux d'interface compatibles avec cette unité et propres à lui être envoyés. 12. Système suivant la revendication 11, caractérisé en ce que les moyens d'interface renferment des moyens pour détecter le débordement à partir du processeur parallèle et pour fournir en reponse à l'unité centrale un signal de condition extérieure. 13. Système de traitement de données d'information binaires, du genre comportant - une mémoire principale propre à enregistrer au moins ces données sous forme de mots binaires de longueur prédéterminée - une unité centrale reliée à cette mémoire pour traiter les données précitées, cette unité comportant elle-même des moyens d'horloge pour fournir des signaux chronométriques en vue du fonctionnement du système ainsi qu'un dispositif de commande pour contrôler ce fonctionnement,-lequel dispositif comporte à son tour un enregistreur de commande de microprogramme à plusieurs pages à longueur de mot déterminée, ainsi qu'une interface d'unité centrale renfermant un enregistrement de commande de microprogramme modifié et qui consiste en un prolongement de la longueur de mot sur l'une au moins des pages ci-dessus > le microprogramme modifié se trouvant enregistré dans ledit prolongement - et des moyens de câble entrée/sortie reliés à l'unité centrale et à l'extérieur du système pour assurer le transfert des données, caractérisé en ce qu'il y est prévu un appareil de traitement ou n processeur" parallèle branché entre l'interface et la mémoire principale pour traiter certaines des données binaires simultanément et synchroniquement par rapport au fonctionnement de l'unité centrale, lequel processeur comprend à son tour :: - des moyens pour twnrferer les données précitées à partir de la mémoire principale et vers celle-ci - des dispositifs de série de registres pour recevoir et retenir temporairement au moins les données précitées provenant desdits moyens de transfert - une unité arithmétique et logique reliée aux moyens de série de registres pour recevoir les sorties de ces moyens, pour les traiter arithmétiquement et pour établir une sortie binaire représentant le résultat de l'opération arithmétique - des premiers moyens de mémoire programmable à lecture seule reliés à l'unité arithmétique et logique pour en recevoir les sorties, pour effectuer plusieurs opérations arithmétiques sur un même nombre d'autres mots binaires dont chacun est constitué par un groupe respectif prédéterminé des bits de la sortie binaire susmentionnée et pour envoyer le résultat de ces opérations aux moyens de série de registres ; - des seconds moyens de mémoire programmable à lecture seule pour#recevoir un second groupe prédéterminé de bits de la sortie binaire précitée et pour exécuter sur eux une seconde opération mathématique - des seconds moyens de registres pour recevoir et retenir temporairement les données précitées à partir des moyens de transfert ; - des moyens pour combiner les sorties des secondsmoyens de mémoire programmable à lecture seule et des seconds moyens de registres en une adresse binaire, ainsi que pour envoyer cette adresse à la mémoire principale ;; - des troisièmes moyens de mémoire programmable à lecture seule pour recevoir le second groupe prédéterminé de bits et pour exécuter sur eux une troisième opération mathématique - des troisièmes moyens de registres pour recevoir et retenir temporairement la sortie des troisièmes moyens de mémoire programmable à lecture seule, ainsi que pour recevoir et retenir temporairement lesdits mots binaires de longueur prédéterminée à partir des moyens de transfert ; - lesdits moyens d'adresse permettant à la mémoire principale de faire lire aux moyens de transfert le mot binaire de longueur prédéterminée se trouvant à cette adresse ;; - des moyens multiplicateurs reliés aux troisièmes moyens de registres pour multiplier la sortie des troisièmes moyens de mémoire programmable à lecture seule avec ledit mot binaire, les moyens de transfert étant agencés pour recevoir la sortie de ces moyens multiplicateurs et pour la transmettre à l'adresse précitée - et des moyens de décodage et de commande pour décoder ledit microprogramme modifié et pour contrôler grâce à lui le fonctionnement du processeur. 14. Système suivant la revendication 13, caractérisé en ce que les moyens multiplicateurs comprennent en outre des moyens pour multiplier l'un par l'autre lesdits mots binaires de longueur prédéterminée, en donnant ainsi un produit binaire de longueur double de la précédente, et pour inscrire ce produit binaire dans la mémoire principale par l'intermédiaire des moyens de transfert, sous la forme de deux mots respectivement le plus significatif et le moins significatif comportant l'un et l'autre la longueur prédéterminée précitée. 15. Système suivant la revendication 13, caractérisé en ce qu'il comporte des quatrièmes moyens de registre pour recevoir et enregistrer temporairement de façon répétée au moins les mots binai res de longueur prédéterminée à partir des moyens de transfert, tandis que les moyens multiplicateurs comprennent en outre - des moyens pour multiplier l'un avec l'autre de façon répétée les mots binaires de longueur prédéterminée en réalisant à partir de ceux-ci des mots produits dont chacun comporte d'une part un mot présentant la longueur prédéterminée précitée et plus significatif, d'autre part un mot lui aussi de la longueur prédéterminée et qui est le moins significatif - des moyens pour additionner chaque sortie des quatrièmes moyens de registres avec ledit mot de longueur prédéterminée le plus significatif en réalisant ainsi des totaux respectifs, et pour renvoyer chacun de ces totaux de façon répétée aux quatrièmes moyens de registre ; - et des moyens pour inhiber le fonctionnement des moyens de renvoi précités en envoyant ledit total aux moyens de transfert en vue de son inscription dans la mémoire principale. 16. Système suivant la revendication 13,- caractérisé en ce que les moyens de transfert comprennent des circuits d'entraînement de câble de mémoire et des circuits récepteurs inverseurs. 17. Système suivant la revendication 13, caractérisé en ce que les moyens de série de registres comprennent deux sections de quatre registres dont chacune assure l'une de deux sorties de la série. 18. Système suivant la revendication 17, caractérisé en ce que l'unité logique arithmétique ajoute ou soustrait les deux sorties de la série de registres en réponse à des signaux provenant des moyens de décodage et de commande. 19. Système suivant la revendication 13, caractérisé en ce que les premiers moyens de mémoire programmable à lecture seule comprennent trois mémoires élémentaires dont chacune est propre à enregistrer 1' information représentant une fonction mathématique différente de celles des autres. 20. Système de traitement d'information binaire, caractérisé en ce qu'il comporte un appareil de traitement parrallèle ou "proces seur branché entre une interface de l'unité centrale du système renfermant des micro-instructions et la mémoire d'enregistrement de commande de cette unité, et utilisé pour contribuer à traiter l'information binaire, ledit processeur comprenant : - des moyens d'unité logique arithmétique pour recevoir et manipuler arithmétiquement des représentations de ladite information et pour fournir une sortie binaire qui représente le résul tat de l'opération arithmétique. - un certain nombre de tables de mémoires programmables à lecture seule qui reçoivent les sorties précitées en guise d'en trées et qui engendrent un même nombre de sorties - des moyens de série de registres recevant une première sortie des tables de mémoires et une première sortie provenant de la mémoire principale pour engendrer à leur tour une sortie envoyée auxmoyens d'unité logique arithmétique - des moyens de génération d'adresse logique recevant une seconde sortie des tables de mémoire et une seconde entrée provenant de la mémoire principale pour émettre à leur tour une sortie constituant adresse logique pour ladite mémoire principale - des moyens de calcul recevant une troisième sortie des tables de mémoires et une troisième sortie provenant de la mémoire principale pour émettre une sortie de calcul envoyée à là mémoire principale et à l'interface - et des moyens de décodage et de commande recevant des représentations des micro-instructions à partir de l'interface pour commander l'unité logique arithmétique, les tables de mémoires, les moyens de série de régistres, les moyens générateurs d'adresse logique et les moyens de calcul.