FR 2379198 A1 19780825 FR 7702452 A 19770128 La présente invention se rapporte au domaine des circuits logiques, et concerne les dispositifs générateurs de signaux logiques connus sous le nom a'horloges, La fonction de ces dispositifs est de créer un signal logique susceptible de prendre à deux états "haut" et "bas", états dont la succession doit s'effectuer, dans de nombreuses applications, avec une précision dans le temps élevée. De plus, lorsque deux signaux logiques doivent être créés simultanément avec leurs états haut et bas respectifs alternés, à- savoir lorsque la succession des états de l'un doit 8tre déphasée d'une demi-période par rapport à l'autre, il est fréquemment nécessaire qu'il n'y ait, à aucun moment, simultanéité des deux signaux, même temporaire, dans un même état. En d'autres termes, il est alors nécessaire qu'il n'y ait par "recouvrement" dans le temps des états.logiques de même valeur. De tels types de signaux décalés sont mis en oeuvre par exemple dans les dispositifs de mémoire utilisant comme élément d'emmagasinage la charge d'un condensateur. Or les dispositifs à signaux diphasés habituellement mis en oeuvre dans la technique connue font appel à la notion de retard d'un signal par rapport à l'autre, en mettant en oeuvre des temps de pro pagatton de signal différent pour une voie et pour l'autre ; les structures ainsi obtenues sont asymétriques, la garantie de nonrecouvrement, ou "sûreté de verrouillage" de la phase est réduite et, par ailleurs, les structures de retard nécessaires entrainent l'utilisation d'un grand nombre de composants. Enfin, ces dispositifs exigent une horloge-mère délivrant un signal dont les paramètres sont définis avec précision. L'horloge logique diphasée faisant l'objet de la présente invention ne présente pas ces inconvénients ; elle nécessite peu de composants, l'horloge merle peut délivrer un signal initial de caractéristiques d'ensemble, en particulier sur la forme, beaucoup moins sévères. Enfin, la sûreté de verrouillage est élevée, car on y fait appel à un verrouillage positif alterné, par signaux logiques, d'une voie par l'autre, chaque voie excluant mutuellement l'autre lorsqu'elle est dans l'état haut. Plus précisément, l'invention se rapporte à une horloge logique diphasée, caractérisée en ce qu'elle comporte d'une part une horloge-mère délivrant un signal de commande de changements d'états logiques, et d'autre part deux portes logiques connectées en basculeur, chaque porte ayant une de ses entrées alimentée par ledit signal, préalablement inversé pour l'une des entrées par un étage inverseur, chaque porte ayant l'autre de ses entrées connectée à la sortie de l'autre porte L'invention sera mieux comprise à l'aide de la description ci-après, en s'appuyant sur les figures jointes, où - la figure i représente, sous forme d'un diagramme schématique, une horloge logique diphasée suivant l'art connu - la figure 2 représente, sous la même forme, une horloge logique diphasée suivant l'invention - la figure 3 représente, en fonction du temps, les changements de niveau logique en différents points du circuit de l'hor- loge logique de la figure 2, dans le cas de portes NON-ET - la figure 4 représente un perfectionnement de l'horloge logique selon l'invention lorsque des signaux d'échantillonnage sont désirés - la figure 5 représente graphiauement des états logiques dans le cas de portes NON-OU. Sa figure 1 représente, sous forme d'un diagramme schématique, une horloge logique diphasée suivant l'art connu. Cette horloge est constituée d'une horloge-mère H, délivrant un signal de niveau variable fio définissant la fréquence des changements d'état logiques qu'on désire réaliser ; ce signal peut être de type quelconque (sinusoidal, impulsionnel, logique...). il est acheminé dans un circuit de mise en forme logique S délivrant un signal logique rectangulaire fio à deux états "haut" et "bas". A la sortie de ce circuit, le signal est partagé suivant deux canaux ou "voies", ces deux circuits retardateurs D1 et D2, dont les taux de retard T1 et T2 sont différents.Par un choix convenable de ces taux, on recueille à la sortie de D1 et D2 des signaux 1 et décalés de toute valeur désirée, et en particulier une demi-période, soit un angle de phase de 1800. Enfin, pour les applications pratiques, deux circuits M1 et M2 d'adaptation, n'apportant aucun déphasage, assurent la fonction d'adaptation avec les circuits d'utilisation. Comme on l'a déjà indiqué plus haut, une telle horloge logique diphasée ne garantit pas que le signal -1 d'une voie sera exactement en opposition d'état avec le signal 2, puisqu'il suffit d'une variation accidentelle du taux de retard T d'un des circuits retardateurs par rapport à l'autre pour provoquer un recouvrement dans le temps d'états logiques de même valeur. D'autre part, des parasites, dus à l'environnement, peuvent engendrés de manière intempestive, des signaux 1 et t erratiques, et par conséquent non corrélés. La figure 2 représente, sous la même forme, une horloge logique diphasée suivant l'invention. Elle comporte une horloge-mère H, délivrant un signal primaire sso, qui est partagé en deux voies A et 3, dont l'une est dirigée vers un circuit de mise en forme logique 1 ; mais, contrairement au cas de la figure 1, ce circuit est un inverseur, premettant ainsi de disposer en 20 et 21, de deux sgnaus inverses #o et #o. Cependant ces signaux, bien que ne présentant pas de recouvrement de principe, peuvent voir de façon néfaste, leurs états logiques modifiés erratiquement, notamment en présence de perturbations électriques diverses telles que des parasites industriels. C'est le rôle respectifs des étages suivants 2 et 3, connectés en circuit basculeur,que de se verrouiller mutuellement. En effet, ces étages sont du type de circuit logique connus sous le nom de "portes NON-ET", et sont connectés de telle sorte que l'une des entrées de l'un soit reliée à la sortie de l'autre. Les signaux g1 et ;2 recueillis à leur sortie sont enfin appliqués à deux circuits M et M2 dtadaptation sans déphasage, dont les bornes de sortie 30 et 31 délivrent deux signaux disponibles pour les applications pratiques. L'horloge de la figure 2 garantit le non-recouvrement dans le cas des niveaux actifs "bas1'. Pour réaliser le même résultat dans lé cas des niveaux actifs "haut", les circuits logiques d'adaptation M1 et M2 seraient alors des circuits inverseurs. -Le fonctionnement de l'étage de verrouillage mutuel (2) (3) sera expliqué en détail plus loin, sur des diagrammes représentés sur la figure 3. Cependant on peut en donner une description en mettant en évidence le rôle fondamental des portes 2 et 3. On peut rappeler qu'une telle porte inverseuse "NON-ET" munie de deux entrées A et B et d'une sortie inverseuse 3, répond aux caractéristiques de fonctioerement suivantes - la sortie S sera à l'état bas si les deux entrées A et B sont à l'état haut - la sortie S sera à l'état haut si A ou B est à l'état bas. La table logique des états est la suivante A B S B B H H B H H = haut # H H B B = bas S = A.B B H H En se reportant à la figure 2, on voit cu'on peut éerire e 1 00 2 = . Ainsi, indépendamment de la variable t qui commande le changement des deux variables #1 et #2, chaque variable est condi tionnée par l'autre puisque dans chaque équation on retrouve #1 et #2. Pour #1 : lorsque #0 sera haut,#1 sera bas lorsque 2 aura atteint le niveau haut. Pour #2 : lorsque F0 sera haut #2 sera bas lorsque #1 aura atteint le niveau haut. La figure 3 représente, en fonction du temps, les changements de niveau logique en différents points du circuit de l'horloge logique de la figure 2. On a représenté en (a) les changements d'état des signaux Ço et Oc appliqués à l'entrée des deux étages de verrouillage mutuel (2) et (3), en (b) les conséquences sur les états logiques de sortie dans le cas d'un non-recouvrement des niveaux actifs "bas", et en (c) les conséquences dans le cas des niveaux actifs "hauts". Le déroulement des séquences est le suivant (1) O change d'état (2) le changement de 00 entraîne 0 (3) le changement de Ç provoque celui de (4) puisque P2 et #0 sont hauts, alors Q change d'état. On n'a pas recouvrement lors du passage à l'état actif de 8, (5) 00 change d'état (6) #0 et #1 change d'état par #0 ; (6) (7) Puisque Q et #0 sont hauts alors g2 change d'état. Sur le diagramme ci-dessus sont respectés les retards des signaux entre eux dû au temps de traversée des différents opérateurs 2 et 3 pour obtenir les signaux #1 et ;2 du diagramme. On doit noter que les retards des signaux ne sont pas critiques, car ils ne s'additionnent pas, comme dans le cas du circuit de la figure 1. il est par ailleurs à noter qu'on a déjà décrit un assemblage des portes 2 et 3 tel que celui de la figure 2, dans la fonction d'un système "anti-rebondissement" de commutateurs mécaniques, la partie mobile du commutateur, reliée à la borne d'entrée à commuter, étant alternativement mise en contact avec l'une ou l'autre des bornes d'entrée restées libres des portes NON-EV 2 et 3. Mais un tel arrangement de deux portes logiques a pour fonction une remise en forme des signaux fournis à l'entrée, c'est-à-dire supprime les impulsions parasites dues aux rebondissements des contacts mécaniques. La fonction du meme arrangement dans la présente invention est totalement différente, puisqu'elle assure un décalage en temps entre des signaux de sortie, et non une correction quelconque d'un signal d'entrée. La figure 4 représente un autre mode de réalisation de l'horloge logique diphasée selon l'invention, dans le cas où l'on désire des signaux d'échantillonnage à garantie de non-recouvrement. On peut alors mettre en oeuvre avantageursement les portes NON-ET 2 et 3, en les dotant respectivement de troisièmes entrées 40 et 41, ce qui permet d'appliquer directement à ces entrées le signal de déclenchement d'échantillonnage E. En (a) on a représenté le circuit, dans sa partie modifiée, et en (b) un diagramme explicatif des changements d'état correspondants. Le signal d'échantillonnage E est mis à l'état haut pendant un instant court devant la durée totale de l'état do, et les signaux logiques échantillonnées de sortie 01 et 2 ne présentent ainsi aucun recouvrement. La fréquence du signal d'échantillonnage E peut être différente de celle de Bo sans perdre le bénéfice de la garantie de non-recouvrement. Les circuits décrits et illustrés sur les figures 2, 3 et 4 l'ont été avec mise en oeuvre de portes 2 et 3 du type NON-ET. Cependant, sans sortir des caractéristiques de l'invention, il est possible d'utiliser, pour le circuit basculeur, des portes du type NON-OU. Les figures correspondantes ne seront pas reproduites, par vo-e te simplification, car elles sont identiques à celles déjà données dans le cas des portes NON-ET, avec le simple changement du nom-repère des portes 2 et 3. Par contre, les résultats procures, en ce qui concerne les niveaux "haut" et "bas", sont exactement inversés, et seront décrits en détail ci-après. Le non-recouvrement est réalisé par les portes NON-OU 2 et 3 qui sont commandées par le circuit inverseur 1. Contrairement au cas précédemment décrit, c'est pour les niveaux actifs hauts que le non-recouvrement est obtenu. Les amplificateurs 4 et 5 jouent un rôle d'adaptation sans déphasage entre le dispositif de non-recouvrement et le système suivant. Si un non-recouvrement des niveaux actifs bas est désiré, les amplificateurs 4 et 5 sont choisi du type inverseur. Ainsi qu'on l'a indiqué plus haut dans le cas des portes NON-ET, on peut rappeler que, dans celui des portes NON-OU - la sortie S sera à l'état bas si soit l'une des deux entrées AOUB, soit les deux entrées, sont à l'état haut - la sortie S sera à l"e'tat haut si A et B sont à l'état bas. La table logique des états est la suivante A A B S B B H H B B H H B B H B il en résulte que l'on peut écrire #1 = #0 + #2 #2 = #0 + #1 Là encore, chaque variable est conditionnée par l'autre puique dans chaque équation on retrouve 61 et #2. Pour 1 : lorsque #0 sera bas, 1 sera haut lorsque 2 aura atteint le niveau bas. Pour #2 : lorsque #0 sera haut, ? sera haut lorsque #1 aura atteint le niveau bas. La figure 4 représente,en fonction du temps les changements de niveau logique en différents points de l'horloge logique de la figure 2, modifiée avec des portes NON-OU. Avec les mêmes significations des lettres-repères pour #0, #1, #2, le déroulement des séquences est alors le suivant : (1) i0 mo change d'état (2) le changement de #0 entraîne #0 et le changement de #1 (3) le changement de #1 provoque celui de 2 puisque et ;1 sont bas ; alors #2 passe à l'état haut. (4) #0 change d'état. (5) S change d'état. (6) le changement de #0 entraîne celui de (7) puisque #0 est bas et 62 bas alors 1 passe à état haut. Pour les niveaux actifs bas on ajoute deux amplificateurs inverseurs après les portes 2 et 7 pour obtenir les signaux et #2. L'horloge logique diphasée faisant l'objet de la présente invention peut etre réalisée par les techniques connues dans le domaine des circuits électroniques en composants séparés. Cependant la réalisation en circuits intégrés de type monolithique est comprise dans la présente invention, où elle se montre particulièrement avantageuse. REVENDICATiONS 1. Horloge logique diphasée, caractérisée en ce qu'elle comporte d'une part une horloge-mère (H) délivrant un signal de commande de changements d'états logiques2 et d'autre part deux portes logiques (2, 3) connectées en basculeur, chaque porte ayant une de ses entrées alimentée par ledit signal préalablement inversé, pour l'une des entrées, par un étage inverseur (1), chaque porte ayant l'autre de ses entrées (22, 23) connectée à la sortie (24, 25) de l'autre porte. 2. Horloge logique diphasée selon la revendication 1, caractérisée en ce que lesdites portes logiques "gOE " ont leurs sorties respectivement connectées à deux amplificateurs d'adaptation aux circuits d'utilisation. 3. Horloge logique diphasée selon la revendication 2, caractérisée en ce que lesdits amplificateurs sont du type direct. 4. Horloge logique diphasée selon la revendication 2, caractérisée en ce que lesdits amplificateurs sont du type invarseur. 5. Horloge logique diphasée selon l'une quelconque des revendications précédentes, caractérisée en ce que lesdites portes logiques comportent une troisième entrée assurant 1'application d'un signal d'échantillonnage. 6. Horloge logique diphasée selon l'une quelconque des revendications précédentes, caractérisée en ce qu'elle est réalisée par intégration monolithique sur un substrat unique. 7. Horloge logique diphasée selon l'une quelconque des revendications précédentes, caractérisée en ce que lesdites porte sont du type "NON-ET". 8. Horloge logique diphasée selon l'une quelconque des revendications précédentes, caractérisée en ce que lesdites portes sont du type "NON-OU".