FR 2350005 A1 19771125 FR 7612919 A 19760430 La présente invention est relative à la génération de suites binaires pseudo-aleatoires. Elle concerne plus particulièrement un dispositif pour engendrer une suite binaire pseudo-aléatoire dans laquelle les bits ont une probabilité quelconque, mais prédéterminée, d'avoir l'une des deux valeurs possible I et O. Bien entendu, on considère ici les probabilités à l'intérieur d'une période de la suite. Une des applications d'une telle suite est constituée par la production d'erreurs dans un signal binaire, avec un taux prédéterminé de valeur quelconque. On sait qu'il est important de pouvoir tester, dans les systèmes de transmission numérique, le comportement qu'auraient certains équipements en présence d'erreurs de transmission. Il s'agit donc de pouvoir engendrer à volonté ces erreurs ; on considère couramment qu'un modèle aléatoire-de répartition des erreurs ou, de façon plus générale, pseudo-aléatoire ce qui revient sensiblement au meme si la périodicité est longue par rapport aux phénomènes à tester (pour l'aléatoire, la période est infinie), convient. I1 est connu, pour produire de telles erreurs, de transformer le signal binaire que l'on veut erroner en un signal analogique, au moyen d'une modulation par déplacement de fréquence ; on ajoute alors du bruit blanc au signal analogique résultant de cette dulation, et le signal numérique erroné est obtenu apres démodulation en fréquence du signal analogique entaché de bruit blanc, le taux d'erreurs étant fonction du niveau de bruit introduit. Une telle façon de procéder présente deux inconvénients : d'une part, le traitement s 'effectue de façon analogique alors que le signal à traiter est numérique, et, d'autre part, il n'est pas possible de connaître à priori le taux d'erreurs que fournira tel niveau de bruit, ce qui implique donc des mesures de taux d'erreurs. On sait, par ailleurs, engendrer une suite binaire pseudo-aleatoire dans laquelle les bits ont la même probabilité de valoir 1 que O, à l'aide par exemple d'un registre à décalage constitué de k bascules ; les sorties de la derniere bascule et de certaines autres sont groupées à l'entrée de circuits additionneurs modulo deux dont la sortie est connectée à l'entrée de la première bascule du registre, l'ensemble des liaisons intérieures étant déterminé, ainsi qutil est bien connu, par ce que l'on appelle un 'tpolynôme caractéristique". On obtient ainsi une séquence dite de longueur maximale et dont la périodicité est de 2k-i élements binaires. L'invention fait appel à une telle suite pseudo-aléatoire, dans laquelle les bits ont la même probabilité de valoir I que O, pour engendrer une suite pseudo-aléatoire dans laquelle les bits ont une probabilité prédéterminée quelconque d'avoir l'une des deux valeurs 1 et O et dont l'application à la production d'erreurs dans un signal numérique ne présente pas les inconvénients des dispositifs générateurs d'erreurs connus. L'invention a pour objet un dispositif pour engendrer une suite binaire pseudo-aléatoire S dans laquelle les bits ont une probabilité P (p et q entiers q non nuls et p inférieur à q) d'avoir une des deux valeurs binaires possibles, caractérisé en ce qu'il comporte un organe d'entrée commandé par un premier signal d'horloge de fréquence F' pour engendrer une suite binaire pseudo-aléatoire s cadencée à la fréquence F', de périodicité nettement supérieure à q bits et dans laquelle les bits ont la morne probabilité de valoir I que 0, un ensemble logique passant de façon cyclique par q etats internes sous la commande des bits dtune même valeur donnée de la suite s et délivrant un signal de sortie qui est un premier niveau pour p états prédéterminés parmi lesdits q états et à un second niveau pour les q-p autres etats, et un moyen d'echantillonnage commande par un second signal horloge à une fréquence F inférieure à 2.q par un second signal 2.q pour échantillonner le signal de sortie dudit ensemble logique. F' De préférence, le rapport F est pris au moins égal à 4.q L'organe d'entrée peut être constitué par un générateur de séquence binaire pseudo-aleatoire de longueur maximale. Dans une réalisation particulière, ensemble logique colporte un compteur pour compter lesdits bits d'une messe valeur donnée de la suite s, ce compteur étant réinitialisé tous les q bits comptés, et un moyen pour décoder l'état de comptage du compteur et delivrer un signal qui est a un premier niveau pour p états de comptage donnes parmi les q états de comptage differents que peut prendre le compteur et à un second niveau pour les q-p autres états de comptage du compteur. D'autres caractéristiques et avantages de l'invention apparattront au cours de la description ci-après qui va être faite en se référant au dessin ci-ané dans lequel - la figure I représente une réalisation particulière du dispositif selon 1' invention, - la figure 2 représente des diagrammes de signaux intervenant dans le dispositif selon la figure 1, - la figure 3 est une illustration de l'application du dispositif selon la figure I à un générateur d'erreurs pour signaux binaires. Le dispositif représenté dans la figure I engendre, selon l'invention, une suite binaire pseudo-aléatoire S dans laquelle les bits ont une probabilité P ( p et q entiers non nuls, et p inférieur à q) de valoir, par exemple. q Pour obtenir cette suite S qui est recueillie sur une sortie 1 du dispositif, on applique sur une première entrée 2 de ce dispositif un signal d'horloge E de fréquence F et sur une seconde entrée 3 un signal d'horloge E' de fréquence F' plus grande que 20q.F, par exemple 2,5 fois plus grande que 2.q.F ; nous reviendrons plus loin sur le choix de la valeur de la fréquence F'. Les deux signaux R et H' peuvent être issus de sources indépendantes. Un organe d'entrée 4, de type connu, engendre, sous la commande du signal H', une suite binaire pseudo-aléatoire s, cadencée à la fréquence F', dans laquelle les bits ont la mime probabilité de valoir I que 0, et dont la périodicité est nettement supérieure à q bits. L'organe 4 peut être ce que l'on a coutume d'appeler un générateur de séquence binaire- pseudo-aléatoire de longueur maximale. Ainsi qu'on l'a schématisé, ce générateur, dont le polynôme caractéristique est par exemple de h k la forme I + x + x , comporte un registre à décalage à k bascules B1 à Bk ; la sortie de la dernière bascule, Bk, est rebouclée sur I1 entrée de la-première, B1, à travers un circuit d'addition modulo deux 40 recevant par ailleurs la sortie de la bascule intermédiaire de rang h,Bh. Bien entendu, ce générateur comporte en outre un moyen d'initialisation qui, pour ne pas surcharger la figure, n'a pas été représenté. La séquence pseudo-aléatoire s délivrée par le générateur 4 a, dans ces conditions, une périodicité K = 2k-1 bits ; de préférence on choisit k de façon que cette périodicité soit plusieurs milliers de fois supérieure à q bits. Cette séquence s est appliquée sur une première entrée d'une porte ET 5 qui reçoit sur une seconde entrée le signal H' inversé par un inverseur 6. Chaque bit I dans la séquence s produit en sortie de la porte 5 une impulsion I qui dure une demi-période du signal '. Les impulsions I sont appliquées à un ensemble logique L comportant un compteur 7 suivi d'un décodeur 8. Les impulsions I alimentent le compteur 7 dont la capacité est au moins égale à q et qui est réinitialisée toutes les q impulsions I. L'état de ce compteur qui, en fonctionnement, passe donc de façon cyclique par q états différents est décodé dans le décodeur 8 ; la liaison entre le compteur 7 et le décodeur 8 a été symbolisee par une ligne horizontale barrée de deux traits obliques. Le décodeur 8 qui est constitué d'un simple ensemble de portes logiques a pour rôle de détecter p états prédéterminés du compteur 7, parmi les q états possibles, et il délivre un signal logique U qui est à "I" ou "O" selon que le compteur se trouve dans l'un quelconque de ces p états prédéterminés ou dans l'un quelconque des q-p autres états. Lesdits p états prédéterminés sont choisis au préalable de façon quelconque parmi les q états du compteur. Pour fixer les idées, on considère par exemple le cas où q vaut trois et p vaut un. Dans ces conditions, le coapteur 7 peut être constitue par un compteur par quatre, que l'on réinitialise à la valeur de comptage un, les trois états différents correspondant donc aux valeurs de comptage un à trois. On peut choisir pour l'unique état du compteur pour lequel le signal U doit être à "1", celui correspondant à la valeur de comptage trois ; le décodeur 8 n'est alors qu'un simple détecteur de capacité pleine. Le signal d'horloge H à la fréquence F, qui est reçu sur l'entrée 2, est appliqué sur l'entrée D d'une première bascule de type D,9, qui reçoit sur son entrée horloge ("h") le signal H' La bascule 9 délivre un signal H" dérivé du signal H par un recalage des transitions de celui-ci sur les transitions montantes du signal H'. Ce signal H" attaque l'entrée horloge d'une seconde bascule de type D,10, qui reçoit sur son entrée D le signal U pour en effectuer un échantillonnage à la fréquence F. La suite binaire S est recueillie en sortie de la bascule 10, cette derniere étant reliée à la sortie I du dispositif. En pratique le signal H" peut ne pas être rigoureusement périodique. Pour obtenir une suite binaire effectivement cadencée à la fréquence F il suffit de prévoir un moyen pour rééchantillonner la suite S par le signal H par exemple. La figure 2 illustre le fonctionnement du dispositif selon la figure 1. On a représenté en a) le signal d'horloge H de fréquence F, sur deux périodes T1 et T2 et, en b), le signal d'horloge H' de fréquence F' qui dans l'exemple chiffré considére est égale à 15.F. En c) apparaît un exemple particulier de configuration de la séquence s qui est cadencée par l'horloge ' et, en d), les impulsions I correspondantes. Les différents états du compteur 7 ont été symbolisés en e) par les nombres 1, 2, et 3 représentant les valeurs de comptage. En f) on a représenté le signal de sortie U du décodeur 8 et en g) le signal H" sur lequel on a repéré par tl, t2 et t3 les instants d'échantillonnage du signal U. La suite S apparaît en h). Au premier instant d'échantillonnage tl du signal U, ce dernier se trouve au niveau "0", le compteur 7 affichant la valeur 1 ; on obtient donc un bit 0 pour S. Au cours de la première période Ti, le compteur 7, qui reçoit huit impulsions I, termine le cycle de comptage entame et effectue deux nouveaux cycles pour afficher finalement la valeur de comptage 3 au moment du second instant d'échantillonnage t2 du signal U qui se trouve donc alors à telle; d'où un bit 1 pour S. Au cours de la seconde période T2, le compteur 7 effectue deux cycles complets de comptage et en entame un troisième ; au moment du troisième instant d'échantillonnage t3 il affiche la valeur de comptage 1, ce qui fournit un bit O pour S. Le rapport de la fréquence F' à la fréquence F doit être suffisamaent grand pour que, en moyenne, le compteur 7 puisse faire plus d'un cycle de comptage pendant la durée d'une période du signal H, ce qui se traduit par la condition précitée : F' plus grand que 2.que. De préférence, on choisit la fréquence F' au moins 2 fois plus grande que cette quantité, par exemple, conne on l'a déjà indiqué 2, 5 fois plus grande. Le principe qui est derrière l'invention est en effet le suivant les changements d'états du compteur interviennent de façon aléatoire et à chaque période H' le compteur a une chance sur deux de changer d'état. En venant observer son état à une cadence régulière, suffisamment faible par rapport à la fréquence F' pour qu'en moyenne le compteur ait eu le temps d'effectuer plusieurs cycles de comptage et snffisanent grande par rapport a F' K > on a autant de chance de le trouver dans un état donné que dans l'un quelconque des q-l autres états ; on a donc une chance sur q de le trouver dans l'un quelconque de ses q états.Comme en outre on utilise un décodeur qui, pour p états predétermines, délivre un signal qui est à "I" et, pour les q-p autres, un signal qui est à "O", l'échantillonnage de ce signal à ladite cadence régulière fournit un "I" avec une probabilité 2 et un "O" avec une q probabilité I - P. On obtient donc bien ainsi une suite binaire pseudo-aléatoire q dans laquelle les bits ont- une probabilité P de valoir I (et une probabilité q 1 - P de valoir 0), la périodicité de cette suite est au moins égale à celle q de la séquence pseudo-aléatoire de départ s. La figure 3 illustre ltapplication du dispositif selon l'invention à un générateur d'erreurs pour signaux binaires recevant un signal binaire cadencé A à erroner, accompagné de son signal de cadence, Hl, de fréquence FI. Le signal A se présente par exemple sous la forme NRZ (Non Retour à Zéro). On a représenté globalement en il le dispositif selon la figure 1, avec ses deux entrées 2 et 3 et sa sortie 1. L'entrée 2 reçoit le signal H1 tandis que l'on applique sur l'entrée 3 un signal d'horloge Htl de fréquence F'l supérieure à 2.q. Fl et issu d'une source non représentée. La suite binaire pseudo-aléatoire, soit Sl, que délivre en réponse le dispositif 11 a ainsi la mne cadence que le signal A. Cette suite Si est appliquée à un additionneur modulo deux 12, constitué par exemple par un circuit OU EXCLUSIF, qui reçoit par ailleurs le signal A. Le signal de sortie du circuit 12 est appliqué sur l'entrée D d'une bascule de type D,13, qui reçoit sur son entrée horloge le signal H1 inversé par un inverseur 14 et qui délivre en sortie un signal B. A chaque bit I de la suite Sl, le circuit 12 inverse le bit du signal A qui se présente alors, tandis qu'à chaque bit O de cette suite, le circuit 12 laisse passer tel quel le bit du signal A qui se présente alors. Les transitions du signal A et de la suite Si ne pouvant être rigoureusement simultanées, on rééchantillonne le signal de sortie du circuit 12 au milieu de chaque période du signal H1 au moyen de la bascule 13.Les bits de la suite pseudo-aléatoire Si ayant une probabilité 2 de valoir 1, le signal binaire B délivré par cette q bascule correspond donc au signal A entaché d'erreurs qui sont réparties de façon pseudo-aléatoire et dont le taux est égal à , le signal B étant en q outre décalé d'une demi-période du signal HI par rapport au signal A. On a décrit un exemple particulier de réalisation du dispositif selon l'invention mais il est bien évident que lton peut y apporter des modifications et/ou remplacer certains moyens par d'autres techniquement équivalents. Notamment, l'ensemble logique constitué par le compteur 7 et le décodeur 8 pourrait être réalisé à l'aide d'une mémoire circulante à q cases, dans laquelle seraient inscrites p bits d'une premiere valeur et q-p bits d'une seconde valeur et dans laquelle la circulation se ferait sous la commande de la suite pseudo-aléatoire s ; on viendrait alors échantillonner, à la fréquence du signal horloge , le contenu d'une case prédéterminée de cette mémoire. REVENDICATIONS 1/ Dispositif pour engendrer une suite binaire pseudo-aléatoire S dans laquelle les bits ont une probabilité P ( p et q entiers non nuls et p inférieur q à q) d'avoir une des deux valeurs binaires possibles, caractérisé en ce qu'il comporte un organe d'entrée co zande par un premier signal d'horloge de fréquence F' pour engendrer une suite binaire pseudo-aléatoire s cadencée à la fréquence F', de périodicité nettement supérieure à q bits et dans laquelle les bits ont la même probabilité de valoir 1 que 0, un ensemble logique passant de façon cyclique par q états internes sous la commande des bits d'une même valeur donnée de la suite s et délivrant un signal de sortie qui est à un premier niveau pour p états prédéterminés parmi lesdits q états et à un second niveau pour les q-p autres états, et un moyen d'échantillonnage commandé par un second F' signal d'horloge à une fréquence F inférieure à F2 pour échantillonner le signal de sortie dudit ensemble logique. F' 2/ Dispositif selon la revendication 1, caractérisé en ce que le au moins égal à 4.q 3/ Dispositif selon l'une des revendications 1 et 2, caractérisé en ce que ledit organe d'entrée est constitué par un générateur de séquence binaire pseudo-aléatoire de longueur maximale. 4/ Dispositif selon l'une des revendications I à 3, caractérisé en ce que ledit ensemble logique comporte un compteur pour compter lesdits bits d'une mime valeur donnée de la suite s, ce compteur étant réinitialisé tous les q bits comptés, et un moyen pour décoder l'état de comptage du compteur et délivrer un signal qui est a un premier niveau pour p états de comptage donnés parmi les q états de comptage différents que peut prendre le compteur et à un second niveau parmi les q-p autres états de comptage du compteur. 5/ Application du dispositif selon l'une des revendications 1 à 4 à un générateur d'erreurs recevant un signal binaire cadencé à erroner accompagné de son signal de cadence, caractériséeen ce que ledit signal de cadence est appliqué en commande dudit moyen d'échantillonnage et la suite pseudo-aléatoire engendrée par le dispositif est appliquée à un circuit d'addition modulo 2 recevant par ailleurs le signal numérique à erroner, le signal de sortie de ce circuit d'addition étant appliqué à un circuit de rééchantillonnage commandé par le signal de cadence du signal à erroner, décalé en phase.