FR 2352455 A1 19771216 FR 7614959 A 19760518 La présente invention concerne le démultiplexage de canaux binaires plésiochrones et plus particulièrement les organes de voie réception restituant le rythme propre de chacun des canaux multiplexés. Les travaux de mise au point de l'appareil, objet de l'invention, ont été réalisés avec le concours de M. MADEC, ingénieur au Centre National d'Etudes des Télécommunications. On rappelle que des canaux binaires plésiochrones ont des rythmes nominaux identiques mais non synchrones parce qu'issus de sources-distinctes, utilisant des générateurs pilotes autonomes. De tels canaux sont notamment utilisés dans les transmissions de signaux téléphoniques à l'aide de moyens numériques ou plusieurs canaux binaires, constitués chacun de plusieurs voies téléphoniques et pouvant etre issus chacun de points géographiques distincts, sont multiplexés à une extrémité d'un tronçon de parcours commun, en un canal unique dont la capacité d'information doit être évidemment supérieure ou égale à la somme de celles des canaux constituants. Différentes hiérarchies de multiplexage numérique ont été normalisées dans ce but. Dans la description qui suit, on se limitera à titre d'exemple, au démultiplexage d'une voie de 8.448 K bits/s , constituée de trames de 848 éléments binaires (appelés en abrégé, eb dans ce qui suit) et établie à partir de quatre canaux plésiochrones de 2048 K bits/s , soit 30 voies téléphoniques. Le multiplexage de ces canaux est effectué eb par eb et, dans le cas pris en exemple, la plus grande partie de la trame du canal multiplexé est composée des eb de chacun des 4 canaux à raison d'un eb sur 4 eb successifs. Mais, par suite des écarts de rythme entre les canaux avant multiplexage, la valeur nominale du débit binaire du canal multiplexé, qui présente d'ailleurs luimeme une certaine instabilite propre, est fixée à une valeur nominale un peu superieure à 4 fois le débit maximal possible de chacun des quatre canaux. I1 est alors nécessaire d'augmenter artificiellement le débit de chacun des canaux à multiplexer pour rendre ces débits identiques entre eux et compatibles avec le débit de la voie multiplexée. Dans ce but; il est prévu dans chaque trame de la voie multiplexée un,ou éventuellement plusieurs, emplacements d'éléments binaires par canal qui seront des eb d'information ou de remplissage selon qu'il est nécessaire ou non, d'augmenter le débit de chaque canal considéré. Ceci entraîne l'introduction d'éléments binaires d'informations indiquant, pour le démultiplexage, la signification des eb rencontrés à ces emplacements. Ces éléments supplémentaires et ceux nécessaires au service et à la synchronisation du traitement (verrouillage de trameS font en sorte que le signal reçu par chaque organe de voie du démultipixeur, qui ne comporte que des eb du canal considéré, présente un rythme fort irrégulier, dit "troué", par suite de la suppression de tous les eb étrangers à l'information correspondant à un canal. C'est un des râles essentiels des organes de voie de restituer chaque canal avec un rythme régulier identique en moyenne à celui d'origine. Pour ce faire, il faut lisser le signal troué par un volant électronique. I1 est connu de restituer l'horloge de chaque canal à l'aide d'un oscillateur asservi en phase délivrant les impulsions de rythme propres à chaque canal considéré. Un oscillateur et un dispositif d'asservissement doivent-alors & re prévus par canal, ces organes sont chers et délicats à mettre au. point, ils exigent plus d'entretien, et sont moins fiables que le reste des circuits, entièrement logiques, du démultiplexeur. L'invention a pour objet de pallier ces inconvénients. Selon l'invention, un démultiplexeur numérique d'une voie multiplexée composée de n canaux plésiochrones (n entier supérieur à 1) , de même fréquence horloge nominale F , comportant n organes de voie affectés respectivement à chacun desdits n canaux, chacun desdits n organes de voie comprenant un dispositif de mémoire tampon inscrite au rythme d'une horloge d'inscription identique à celui des éléments binaires de ladite voie multiplexée appartenant au canal correspondant, et lue au rythme d'un signal d'horloge restitué, sensiblement identique à celui dudit canal correspondant, avant multiplexage, est caractérisé en ce que ledit démultiplexeur comporte un dispositif générateur délivrant m signaux d'horloge (m entier) 1) de fréquence identique, égale sensiblement à F , chacun desdits m signaux étant décalé en phase par rapport à ses voisins de 360 degrés, et en ce que chacun m desdits organes de voie comprend également : un comparateur numérique comparant en permanence les deux dits signaux d'horloge d'inscription et de lecture et délivrant une impulsion de commande d'avance ou de retard selon que ces dits deux signaux sont décalés respectivement d'un nombre minimal ou maximal prédéterminé d'impulsions ; et un dispositif de sélection desdits n signaux, commandés par lesdites impulsions de commande et délivrant un desdits m signaux horloge, chacune desdites impulsions d'avance ou de retard décalant le positionnement dudit dispositif de sélection sur celui desdits m signaux respectivement en avance ou en retard de phase de 360 degrés par rapport au précédent, le signal d'horloge ainsi sélectionné constituant ladite horloge restituée de lecture. L'invention sera mieux comprise et d'autres caractéristiques apparaitront à l'aide de la description ci-après et dasdessins s'y rapportant sur lesquels - la figure 1 est le schéma d'un organe de voie et d'une partie des éléments communs d'un démultiplexeur à 4 canaux - la figure 2 est un diagramme explicatif. Sur la figure I un accès 1 reçoit des trains d'éléments binaires, supposés extraits d'une voie de 4 canaux multiplexée par un démultiplexeur, et un accès 4 revoit le signal d'horloge troué correspondant, lequel actionne un compteur binaire 5, modulo 8 , dont la sortie alimente un décodeur 6. Ce dernier fournit 8 signaux d'adressage d'inscription, et d'inscription, à une mémoire 3, il peut être constitué, par exemple d'un circuit integré L5i38. La mémoire 3 comporte huit bascules type D dont les entrées de commande d'écriture sont reliées respectivement aux huit sorties du décodeur 6 et dont les entrées d'écriture sont alimentées, en parallèle, à travers l'accès 2, par les éléments binaires du canal à traiter.Les huit sorties de lecture, 10, alimentent respectivement les huit accès d'un commutateur numérique à huit positions, 11 , dont la sortie 12 est reliée successivement et périodiquement à chacun des huit accès, sur commanded'un compteur binaire modulo 8 , 13 , identique au compteur 6. Ce compteur 13 est alimenté sur son entrée 14 par un signal d'horloge restitué, dont la génération va etre décrite ci-dessous, et qui est délivré sur une sortie 15 parallèlement au signal de sortie délivré sur un accès 16. Un dispositif générateur 80, commun aux quatre organes de voie du multiplexeur, comporte un oscillateur piloté par quartz, 81, de fréquence nominale 8F , F étant la fréquence nominale d'horloge des canaux multiplexés, c'est-à-dire égale au débit nominal d'un canal de 30 voies, soit 2,048 MHz. Cet oscillateur 81 alimente un compteur binaire modulo 8, 82, identique aux compteurs 6 et 13 et dont les trois signaux binaires de sortie sont décodés par un décodeur 83 identique à 6, dont les huit sorties alimentent respectivement d'une part les huit accès de deux commutateurs électroniques 17 et 18, identiques au commutateur 12, et d'autre part des accès S vers les autres organes de voie du multiplexeur, non représentés. Ainsi, à chaque période de l'oscillateur 81, il apparaît une impulsion d'horloge successivement et périodiquement sur les sorties 1, 2 ... 8 du décodeur 83. Autrement dit, chaque sortie délivre un signal d'horloge à la fréquence F, décalé en phase de ### = 45 par rapport à celui délivré par ses voisines. 8 L'alimentation des huit accès du commutateur 18 est réalisée en opposition de phase avec celle des accès correspondants du commutateur 17 , son accès 1 recevant le signal issu de lt accès 5 du décodeur 83 et ainsi de suite. La sortie 19 du commutateur 17 et la sortie 20 du commutateur 18 alimentent une des deux entrées de deux portes 21 et 22 dont la deuxième entrée de chacune d'elles est reliée à la sortie inversée de l'autre. En outre la sortie de la porte 21 est reliée à l'accès 15. Un dispositif 90 commande les commutateurs 17 et 18, il comporte essentiellement deux comparateurs numériques de même structure, l'un d'avance, 23 , et l'autre de retard, 24 , qui reçoivent chacun, sur leurs doubles entrées respectives 25-26 et 27-28, les impulsions de l'horloge de lecture présentes en sortie du décodeur 6 et les impulsions de l'horloge de lecture décodées par un décodeur 29 identique à 6. Les sorties des comparateurs 23 et 24 alimentent une des deux entrées de deux portes respectives 30 et 31 à travers des bascules tampon correspondantes 32 et 33 où l'inscription des informations issues de ces comparateurs est commandée par un signal appliqué à l'accès 40, qui est une impulsion de fin de trame générée dans des organes communs du démultiplexeur non représentés. Les deuxièmes entrées des portes 30 et 31 sont alimentées en parallèle par le signal de sortie 19 du commutateur 17. Les sorties des portes 30 et 31 alimentent respectivement les accès 38 et 39 de remise à zéro des bascules 32 et 33 et ceux de comptage, 34 , et décomptage, 35 , d'un compteur binaire modulo 8, 36, dont les sorties commandent, en parallèle, le positionnement des commutateurs 17 et 18. Les comparateurs 23 et 24 ont pour but de détecter: les coincidences entre impulsions d'écriture et de lecture lorsqutelles sont décalées d'un nombre prédéterminé d'impulsions d'horloge. En effet, le bon fonctionnement de la mémoire 3 exige que soit évitée la simultanéité d'inscription et de lecture d'une même bascule. La lecture d'une bascule doit se faire après son inscription mais avant que l'information soit effacée par l'inscription suivante. Dans l'exemple décrit, où , aux huit bascules de la mémoire 3 correspond huit positions d'inscription successives 1i. à 8i et huit positions de lecture 1l à 8l périodi- quement explorées, il a été choisi que la position de lectute la plus tardive admissible soit décalée de 7 impulsions d'horloge par rapport à l'inscription, ce qui revient à surveiller les huit coincidences : - e. , 21 s 2l 1i ' 2. i . i i i Le comparateur binaire 23, ayant donc pour but d'indiquer si une accélération de l'horloge de lecture est nécessaire, pourra être ainsi constituée, comme il est bien connu, d'autant de portes ET à deux entrées que de coincidences à surveiller, soit 8 , leurs sorties étant reliées respectivement aux huit entrées d'une porte OU dont la sortie délivrera une impulsion, à chaque coincidence constatée, qui lèvera la bascule 32, mais uniquement en période de fin de trame, sous l'action du signal 40; c'est en effet, seulement à ce moment là que la mesure de coincidence peut être représentative de l'écart de fréquence pouvant exister entre la valeur moyenne de la fréquence de l'horloge de lecture et celle d'inscription. De la même manière le comparateur 24 sera établi pour détecter les coincidences apparaissant lorsque la position de lecture la plus rapprochée de la position d'inscription n'en est séparée que de quatre impulsions, ce qui revient à surveilleur les huit coincidences Il - 5i , 2l - 6i, ... 8l - 4i , qui donneront lieu à des impulsions de sortie filtrées par la bascule 33 dont l'inscription de l'information est commandée en parallèle avec la bascule 32. L'asservissement du rythme de l'horloge de lecture à ces impulsions fournies par les comparateurs 23 et 24 sera expliqué à l'aide de la figure suivante. Sur la figure 2 , les courbes S1 à Sg représentent, en fonction du temps, les impulsions d'horloge, précédemment décrites, correspondant à chacune des sorties 1 à 8 du décodeur 83, elles ont une amplitude négative par rapport à l'état de repos, ces deux états représentant respectivement les signaux O et 1 lors de 11 exploitation par des circuits logiques. Partant d'une position arbitraire, mais commune2 des commutateurs 17 et 18 (puisqu'ils sont commandés en parallèle), par exemple la position 3, ils délivreront respectivement les signaux 53 sur l'accès 19 et 57 sur l'accès 20. A travers la bascule 21-22, il en résulte un signal d'horloge de lecture H délivré sur l'accès 15 et appliqué au compteur 13. Supposons qu'à un instant t2 , correspondant à un instant de fin de trame, et compris entre un instant t1 de fin d'une impulsion de S3 et un instant t3 du début de impulsion suivant de 53 13 bascule 33 transmette, à partir du comparateur 24, une impulsion représentée arbitrairement dirigée vers le bas pour signifier qu'elle représente un ordre de retard de l'horloge de lecture sur celle d'inscription. La porte 31 la transmet à partir du temps t3 , pendant la durée de la valeur 1 du signal 53 , à l'accès de comptage 35 du compteur 36, qui fait passer les commutateurs 17 et 18 de la position 3 à la position 4 et les conduit à délivrer respectivement les signaux S4 à S8. Ainsi au temps t4 l'horloge H est retardée par un saut de phase arrière de 450. A titre illustratif, il est représenté, en t5 s une nouvelle impulsion dz commande de retard entrainant en t6 une mise en position 5 des commutateurs 17 et 18 et en t7 un nouveau saut de phase en arrière de 45 . Par contre, en t8 , une impulsion de commande avance, reçue cette fois à partir du comparateur 23, à travers les bascules 32 et la porte 30,provoque en t9 un décomptage du compteur 36 et le retour en position 4 des commutateurs 17 et 18, et en t10 un saut de phase en avant de 450. En réalité les sauts de phase ne pourront intervenir aussi fréquemment, ils devront etre espacés au minimum de la durée d'une trame, c'est-à-dire, pour chaque canal démultiplexé, par 205 ou 206 eb selon qu'il y a ou non un eb de remplissage, dans le cas considéré de canaux de 2048 K bits/s. La correction de fréquence relative maximale qu'il est possible d'apporter, à raison d'un saut de phase de 454 par trame accompli toujours dans le même sens, sera donc de 45 205x360+ -4 soit environ 1 6.10. ce qui permet de faire face sans difficulté à la somme des instabilités de l'oscillateur local du démultiplexeur et du générateur originel du rythme des canaux multiplexés. Le dispositif selon l'invention permet donc, à partir d'un simple oscillateur, en oscillations libres, par démultiplexeur, de restituer, à l'aide de circuits logiques classiques, une horloge de lecture lissée propre à chacun des canaux démultiplexés. La gigue présente dans le canal démultiplexé, à l'entrée de l'organe de voie, est très importante ; sa valeur maximale est atteinte, à chaque début de trame, au moment de la suppression des deux eb de verrouillage de trame et un de service qui sont consécutifs, il y correspond ainsi un saut de phase de 10800 à opposer aux 450 introduits par le système décrit. La gigue est ainsi divisée par 24. Le lissage obtenu est suffisant pour lcs applications habituellzs, mais il est possible de le faire varier aisément, en plus ou en moins, par simple modification de la fréquence de l'oscillateur 81 et du nombre de positions du codeur 83 et des commutateurs 17 et 18, il en résulte une modification inversement proportionnelle de la correction maximale possible en valeur relative de la fréquence F. Par exemple un oscillateur 81 fonctionnant sur 16F permettra de réduire la gigue de moitié en introduisant des sauts de phase de 22,50 au lieu de 450 , la variation maximale de la fréquence de horloge restituée passant de 6 à 3.10 4 ce qui est encore largement suffisant. On notera que ce résultat est obtenu à l'aide de circuits logiques classiques dont les modèles utilisés dans l'exemple décrit, notamment pour la réalisation de la mémoire 3, des comparateurs de phase 23 et 24 ou des commutateurs numériques 17 et 18, peuvent être remplacés par d'autres de tout type connu. Le système présente les avantages essentiels d'une grande simplicité de réalisation, d'une absence de réglages particuliers, donc une grande fiabilité et un faible coût de réalisation. REVENDICATIONS 1. Démultiplexeur numérique d'une voie multiplexée composée de n canaux plésiochrones (n entier supérieur à 1), de même fréquence d'horloge nominale F , comportant n organes de voie affectés respectivement à chacun desdits n canaux, chacun desdits n organes de voie comprenant un dispositif de mémoire tampon inscrite au rythme d'une horloge d'inscription identique à celui des éléments binaires de ladite voie multiplexée appartenant au canal correspondant, et lue au rythme d'un signal d'horloge restitué, sensiblement identique à celui dudit canal correspondant, avant multiplexage, caractérisé en ce que ledit démultiplexeur comporte un dispositif générateur délivrant m signaux d'horloge (m entier) 1) de fréquence identique, égale sensiblement à F , chacun desdits m signaux étant décalé en phase par rapport à ses voisins de 360 degrés, et en ce que chacun desdits organes de voie comprend également : un comparateur numérique comparant en permanence les deux dits signaux d'horloge d'inscription et de lecture et délivrant une impulsion de commande d'avance ou de retard selon que ces dits deux signaux sont décalés respectivement d'un nombre minimal ou maximal prédéterminé d'impulsions ; et un dispositif de sélection desdits n signaux, commandé par lesdites impulsions de commande et délivrant un desdits m signaux d'horloge, chacune desdites impulsions d'avance-ou de retard décalant le positionnement dudit dispositif de sélection sur celui desdits m signaux respectivement en avance ou en retard de phase de 360 degrés m par rapport au précédent, le signal d'horloge ainsi sélectionné constituant ladite horloge restituée de lecture. 2. Démultiplexeur numérique selon-la revendication I caractérisé en ce que ledit dispositif générateur comporte un oscillateur piloté par quartz de fréquence nominale mF , où m = 2P , p étant un nombre entier, et un compteur binaire modulo m commandé par ledit oscillateur et dont les signaux de sortie alimentent un décodeur d'adressage délivrant lesdits m signaux. 2. Démultiplexeur numérique selon la revendication 2 caractérisé en ce que ledit dispositif de sélection comporte deux commutateurs électroniques identiques, commandés en parallèle et ayant chacun m positions dont les circuits correspondants reçoivent lesdits m signaux dans un ordre tel que sur chacune desdites positions est présente un desdits m signaux décalé en phase de 360 degrés par rapport à ceux m présents sur chacune des positions voisines, chaque couple de positions identiques sur l'un et l'autre commutateur étant le siège de signaux en opposition de phase l'un par rapport à l'autre. 4. Démultiplexeur numérique selon l'une des revendications I à 3 , caractérisé en ce que ledit dispositif de mémoire tampon comporte m circuits logiques à bascule ayant chacun un accès de commande dtinscription et un accès de commande de lecture, lesdits m circuits logiques recevant en parallèle les signaux d'information de l'un desdits n canaux. 5. Equipement de transmission numérique comportant un démultiplexeur selon l'une des revendications 1 à 4.