FR 2350006 A1 19771125 FR 7612920 A 19760430 La présente invention est relative à la génération de suites binaires pseudo-aléatoires. Elle concerne plus particulierement un dispositif pour engendrer une suite binaire pseudo-aléatoire dans laquelle les bits ont une probabilité quelconque prédéterninée d'avoir l'une des deux valeurs possibles I et O. Bien entendu, on considere ici les probabilités à l'intérieur d'une période de la suite. Une des applications d'tue telle suite est constituée nar la production d'erreurs dans un signal binaire, avec un taux prédéterminé de valeur quelconque. On sait qu'il est important de pouvoir tester, dans les systemes de transmission numérique, le comportement qu'auraient certains équipements en présence d'erreurs de transmission. il s'agit donc de pouvoir engendrer à volonté ces erreurs ; on considère couramment qu'un mode le aléatoire de répartition des erreurs ou, de façon plus générale, pseudo-aléatoire ce qui revient sensiblerent au même si la périodicité est longue par rapport aux phénonenes a tester (pour l'aléatoire, la période est infinie), convient. il est connu, pour produire de telles erreurs, de transformer le signal binaire que l'on veut erroner en un signal analogique, au moyen d'une modulation par déplacement de fréquence ; on ajoute alors du bruit blanc au signal analogique résultant de cette modulation, et le signal binaire erroné est obtenu apres demodulation en fréquence du signal analogique entaché de bruit blanc, le taux d'erreurs étant fonction du niveau de bruit introduit. Une telle façon de procéder présente deux inconvénients : d'une part, le traitement s'effectue de façon analogique alors que le signal a traiter est numérique, et, d'autre part, il n'est pas possible de connaître priori le taux d'erreurs que fournira tel niveau de bruit, ce qui implique donc des mesures de taux d'erreurs. On sait, par ailleurs, engendrer une suite binaire pseudo-aléatoire dans laquelle les bits ont la même probabilité de valoir 1 que O, a l'aide par exemple d'un registre à décalage de longueur k, ctest- -dire constitué de k bascules ; les sorties de la derniere bascule et de certaines autres sont groupées a l'entrée de circuits additionneurs modulo deux dont la sortie est connectée à l'entrée de la premiere bascule du registre, l'ensemble des liaisons intérieures étant déterminé, ainsi qu'il est bien connu, par ce que l'on appelle un "polynôme caractéristique". On obtient ainsi une séquence dite de longueur maximale et dont la périodicité est de 2k-1 éléments binaires. L'invention fait appel a de telles suites pseudo-aléatoires, dans lesquelles les bits ont la même probabilité de valoir 1 que O, pour engendrer une suite pseudo-aléatoire dans laquelle les bits ont une probabilité predéterminee quelconque d'avoir l'une des deux valeurs 1 et O, et dont l'application a la production d'erreurs dans un signal numérique ne présente pas les inconvenients des dispositifs générateurs d'erreurs connus. L'invention a pour objet un dispositif de génération de suite binaire pseudo-aléatoire, caractérisé en ce qu'il comporte n organes d d'entrée pilotés par un premier signal d'horloge a une fréquence F' pour délivrer n suites pseudo-aléatoires indépendantes sl à s respectivement, de périodicités respec n tives K1 à K bits, cadencées à la fréquence F' et dans chacune desquelles les n bits ont la même probabilité de valoir 1 que 0, n ensembles logiques L1 à Ln commandés respectivement par lesdites n suites s à s@ ,chaque ensemble L@ (i compris entre I et n) passant de façon cyclique par qi états internes sous la commande des bits d'une même valeur donnée de la suite s. de périodicité nettement supérieure a qi bits, et délivrant un signal de sortie qui est a un premier niveau pour Pi (pi non nul et inférieur à qi) états prédéterminés parmi lesdits q i états et a un second niveau pour les qi'Pi autres états, et un circuit logique réalisant une fonction combinatoire prédéterminée d'au moins n variables, présentant n entrées reliées respectivement aux sorties desdits n ensembles logiques et muni d'un moyen d'échantillonnage piloté par un second signal d'horloge à une fréquence F pour délivrer vers une sortie du dispositif la suite des valeurs échantillonnées, sous la commande dudit second signal d'horloge, de ladite fonction pour les signaux appliqués en entrée dudit circuit, F' le rapport F étant supérieur à chacun des produits 2.qi et nettement inférieur aux nombres K1 à De préférence, le rapport F' /F est pris au moins égal à deux fois le plus grand des produits 2.qi. De préférence aussi, les sorties respectives de certains au moins des ensembles logiques sont reliées audit circuit logique chacune à travers un commutateur permettant de faire ou non intervenir dans la suite délivrée par ce circuit logique le signal de sortie de l'ensemble logique correspondant. Cet agencement permet d'engendrer, par simple commande des commutateurs, des suites pseudo-aléatoires dont les caractéristiques de probabilité sont différentes. Les organes d'entrée peuvent être constitués par des générateurs de séquence binaire pseudo-aléatoire de longueur maximale comportant chacun un registre à décalage bouclé sur lui-même. De préférence, on choisit des registres de longueurs telles que les périodicités respectives des suites sl à sn sont premières entre elles. Dans une réalisation particulière, chaque ensemble logique L, comporte un compteur pour compter lesdits bits d'une meme valeur donnée de la suite si, ce conpteur étant réinitialisé tous les qi bits comptes, et un moyen pour décoder l'état de comptage du compteur et délivrer un signal qui est à un premier niveau pour pi états de comptage donnés parmi les qi états de comptage différents qtie peut prendre le compteur et à un second niveau pour les qi-pi autres états de comptage du compteur. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description ci-apres qui va être faite en se référant au dessin ci-annexé dans lequel - la figure I représente un exemple particulier du dispositif selon l'invention - la figure 2 représente des diagrammes de signaux illustrant le fonctionnerent d'un sous-ensemble du dispositif selon la figure I - la figure 3 est une illustration de l'application du dispositif selon la figure I a un générateur d'erreurs pour signaux binaires. Le dispositif représenté dans la figure I présente une première entre I pour un signal d'horloge H a une fréquence F et une seconde entrée 2 pour lm signal d'horloge Ht a une fréquence F' nettement supérieure à la fréquence F ; nous reviendrons plus loin sur la valeur du rapport F'/F. Les deux signaux F et H' peuvent être issus de sources indépendantes. La suite pseudo-aléatoire, soit S, que délivre en réponse le dispositif est recueillie sur une sortie 3. On désignera ci-apres par QP la probabilité qu'ont les bits de cette suite de valoir 1, et par K la périodicité de cette suite. L'entrée 2 est reliée a une pluralité d'organes d'entrée 4l à 4n ; dans la figure I on a pris n = 5. Chaque organe d'entrée 4. (i compris entre I et n) engendre, sous la commande du signal H', une suite binaire pseudo-aléatoire Si, cadencée a la fréquence F', dans laquelle les bits ont la même probabilité de valoir 1 que O, les n suites sl a sn étant statistiquement indépendantes. L'organe 4. peut être ce que l'on a coutume d'appeler un générateur de séquence binaire pseudo-aléatoire de longueur maximale. Ainsi qu'on l'a schéma- tisé pour i = 1, ce générateur 4i dont le polyôme caractéristique est par exemple de la forme 1 + xhi + xki, comporte alors un registre à décalage de longueur ki, c'est-à-dire à ki bascules ; ces bascules, B1 à Bki sont commandées par le signal H' et la sortie de la dernière bascule, Bki, est rebouclée sur l'entrée de la premiere, B1, a travers un circuit d'addition modulo deux 40 recevant par ailleurs la sortie de la bascule intermédiaire de rang hi, Bhi. Bien entendu, ce générateur comporte en outre un moyen d'initialisation qui, pour ne pas surcharger la figure, n'a pas été représenté. La séquence pseudo-aléatoire si délivrée par le générateur 4i a dans ces conditions, une périodicité Ki = 2ki - 1 bits ; de préférence on choisit les nombres k. a k de facon que les nombres K1 a K soient premiers entre eux. i n I n Les séquences sl a sn sont appliquées sur une premiere entrée de n portes ET 5 a 5n, respectivement, chaque porte 5i recevant sur une seconde entrée le signal HA inversé par un inverseur 6. Chaque bit I dans la séquence si produit en sortie de la porte 5. une impulsion I. qui dure une deni-période du signal P'. Les suites d'impulsions I1 à I ainsi obtenues sont appliquées à n ensembles logiques L1 à Ln, respectivement. Ces n ensembles logiques comportent n compteurs 71 à 7n, respectivement, suivis de n décodeurs 81 a 8n, respectivement. Dans chaque ensemble Li, les impulsions Ii alimentent le compteur 7i dont la capacité est au moins égale à un nombre prédéterminé qi et qui est réinitialisé toutes les qi impulsions. L'état de ce compteur qui, en fonctionnement, passe donc de façon cyclique par q. états différents est décodé dans le décodeur 8. ; la liaison entre le compteur 7i et le décodeur 8i a été symbolisée par une ligne verticale barrée de deux traits obliques. Le décodeur 8i, qui est constitué d'un simple ensemble de portes logiques, a pour rôle de détecter pi états prédéterminés du compteur 7;, parmi les q. états possibles, et il délivre un signal logique U. qui est a "I" ou "O" selon que le compteur 7i se trouve dan l'un quelconque de ces pi états prédéterminés ou dans l'un quelconque des qi-pi autres états. Lesdits pi états prédéterminés sont choisis au préalable de façon quelconque parmi les qi états du compteur 7.. Pour fixer les idées, n étant égal à 5, on considère par exemple le cas où q1 = 3 q2 = q3 = q4 = q5 = 10 et p1 = 1 p2 = p3 = p4 = p5 = 1 Dans ces conditions, les compteurs 71 à 75 sont avantageusement constitués par des compteurs par seize, le compteur 71 étant réinitialisé à la valeur de comptage treize et les compteurs 72 à 75 à la valeur de comptage six. Les trois états différents du compteur 71 correspondent alors aux valeurs de comptage treize à quinze et les dix états différents de chacun des compteurs 72 à à 75 aux valeurs de comptage six à quinze.Comme, pour chacun des compteurs 71 à 75 il n'y a qu'un unique état pour lequel le signal de sortie du décodeur correspondant est à "1", on choisit avantageusement pour cet unique état celui qui correspond à la valeur de comptage quinze ; les décodeurs 81 à 85 ne sont alors que de simples détecteurs de capacité pleine. Par ailleurs, avec de telles valeurs pour q1 à q5 et p1 à p5, on choisit, par exemple, comme polynômes caractéristiques des générateurs 41 à 45, respecti vement 1 + x18 + x23 1 + x21 + x22 1 + x19 + x21 1 + x14 + x15 1 + x9 + x11 En outre, le rapport de la fréquence F' à la fréquence F est avantageusement choisi égal à 50. Le dispositif représenté dans la figure 1 comporte encore n commutateurs 91 à 9n chacun à deux positions a et b. Chaque commutateur 9i reçoit sur une première entrée le signal U. délivré par l'ensemble logique L. tandis qu'on i i lui applique sur une seconde entrée un signal logique qui est en pernanence à 'tl". La sortie du commutateur 9. recoit le signal U. ou ledit signal qui est I i en permanence à "I" selon que le commutateur se trouve en position a ou b, les changements de position s'effectuant sous l'action d'une commande extérieure que l'on a symbolisée par une flèche. Les sorties respectives des commutateurs 91 à 9n sont connectées à n entrées, respectivement, d'un circuit ET 10. On désignera ci-après par V le signal délivré par le circuit 10. Le signal d'horloge H à la fréquence F, qui est reçu sur l'entrée 1, est appliqué sur l'entrée D d'une première bascule de type D, 11, qui reçoit sur son entrée horloge ("h") le signal H'. La bascule 11 délivre un signal H" qui est ainsi dérivé du signal H par un recalage des transitions de ce dernier sur les transitions montantes du signal H'. Ce signal H" attaque l'entrée horloge d'une seconde bascule de type D,12, qui reçoit sur son entrée D le signal V pour en effectuer un échantillonnage à la fréquence F. La suite des valeurs échantillonnées du signal V est appliquée sur la sortie 3 du dispositif et constitue la suite binaire S. En pratique, le signal H" peut ne pas être rigoureusement périodique. Pour obtenir une suite binaire effectivement cadencée à la fréquence F, il suffit de prévoir un moyen pour rééchantillonnerla suite S par le signal H par exemple. La figure 2 illustre le fonctionnement du sous-ensemble du dispositif selon la figure 1 constitué par le générateur 4. associé à l'ensemble logique Li. Pour cette illustration on a pris qi = 3, pi ' 1 et F' n IS.F. On a représenté en a) le signal d'horloge H de fréquence F, sur deux périodes T1 et T2 et, en b), le signal d'horloge H' de fréquence F'. En c) apparaît un exemple particulier de configuration de la séquence s. qui est cadencée par l'horloge H' et, en d), les impulsions Ii correspondantes. Les différents états du compteur 7. ont été symbolisés en e) par les nombres 1, 2, et 3. En f) on a représenté le signal de sortie U. du décodeur 8., qui est à e@ @. @@ @@ @@ @ @@@@@@@@@@ @@ @@@@@@ @@ @@@@@@ @i @@ @@@@@@@@ @i, @@@ @ "0" lorsque le compteur 7i se trouve dans l'un des états 1 et 2 et à "1" lorsque le compteur se trouve dans l'état 3.En g) apparaît le signal H" sur lequel on a repéré par tl, t2 et t3 les instants auxquels on échantillonne le signal V pour obtenir la suite S, et en h) les niveaux successifs du signal Ui à ces instants. Au premier instant d'échantillonnage tl, le signal Ui se trouve au niveau "O", le compteur 7. se trouvant dans l'état 1. Pendant la première période T1 la suite si comporte huit bits 1 ; au cours de cette période, le compteur 7i, qui reçoit donc huit impulsions Ii, termine le cycle de comptage entamé et effectue deux nouveaux cycles pour se trouver finalement dans l'état 3 au moment du second instant d'échantillonnage t2 ; à cet instant le signal T'. se trouve donc à "I" ;Au cours de la seconde période T2, pendant laquelle la suite s. comporte sept bits I, le compteur 7. effectue deux cycles complets de i i comptage et en entame un troisieme ; au moment du troisième instant d'échantillonnage t3 il se trouve dans l'état 1, le signal Ui est donc alors à Le rapport de la fréquence F' à la fréquence F, que l'on a choisi pour cette illustration égal à quinze, est suffisamment grand pour que, en moyenne, le compteur 7i, qui n'a dans cet exemple particulier que trois états, fasse plus d'un cycle de comptage pendant la durée d'une période F. Cette condition F qui se traduit par la relation : F' plus grande que 2.qi.F, doit, d'une façon générale, être vérifiée pour que le fonctionnement du dispositif soit correct. De préférence, on choisit la fréquence F' plus de deux fois plus grande que chacun des produits 2.ql.F à 2.q F, par exemple 2,5 fois plus grande que le plus grand, ce qui correspond au nombre de 50 que l'on a cité précédemment et que, pour des raisons pratiques évidentes, on n'a pas choisi poùr la figure 2. Le principe qui est derrière l'invention est en effet le suivant : les changements d'états de chaque compteur 7. interviennent de façon aléatoire sous la commande de la suite s. et à chaque période P' ce compteur a une chance sur deux de changer d'état. En venant observer son état à une cadence F suffisamment faible par rapport à la fréquence F' pour que, en moyenne ce compteur ait eu le temps d'effectuer plusieurs cycles de comptage, mais aussi suffisamment grande par rapport au quotient F'/Ki' on a autant de chance de le trouver dans un état donné que dans l'un quelconque des qi-1 autres états ; on a donc une chance sur qi de le trouver dans l'un quelconque de ses qi états. Comme en outre le décodeur 7. délivre un signal qui, pour pi états prédéter- minés, est a "1" et pour les qi-pi autres à "0", si l'on vient observer ce signal à ladite cadence on a, à chaque fois une probabilité de le trouver p@ qi "1" et avec une probabilité 1 - q de le trouver à 'O". qi Lorsque, en plus, on effectue le produit logique des signaux de sortie respectifs des n décodeurs 81 à 8n, ce qui se fait lorsque tous les commutateurs 91 å 9 sont en position a, ces signaux de sortie étant indépendants les uns n des autres, I 'échantillonnage, par le signal H", du signal V résultant de ce produit logique fournit un "I" avec, à chaque fois, une probabilité egale au n p. produit 11 @/@ . La suite S recueillie sur la sortie 3 du dispositif est donc i=1 q1 bien une suite binaire pseudo-aléatoire et la probabilité P qu t ont ses bits n pi de valoir 1 est égale au produit ; en outre, sa périodicité K est au 11 qi i=1 moins égale au plus petit commun multiple des périodicités K1 à Kn des suites s1 à sn. Par une simple action sur les commutateurs 91 a 9n, il est possible de faire varier la valeur de la probabilité p/Q, la périodicité K variant éventuel- lement en conséquence. En effet, mettre le commutateur 9j (j, nombre donné entre 1 et n) sur la position b dans laquelle le signal de sortie de ce commutateur est en permanence à "1" revient à remplacer par un 1 le facteur pj/qj n pi dans le produit ; et dans ce cas la périodicité K de la suite S est i=1 au moins égale au plus petit commun multiple des périodicités K1 à Kn, Kj exclue. p Pour @=5 on @eut do@@ @brenir @@ur l@ @@@@@@@@@@@ @@ f@@@@@@@ @@ @@ Pour n=5, on peut donc obtenir pour la probabilité 0, en fonction de la position des commutateurs, les groupes de valeurs suivants p. : Commutateur 9i en position a qi les quatre autres commutateurs en position b. pi pj # : Commutateurs 9@ et 9@ en position a q. q 1 3 3 les trois autres commutateurs en position b. (j compris entre 1 et 5, j diffé rent de i) pi pi pr # # : Commutateurs 9i, 9j et 9r en position a qi qj qr les deux autres commutateurs en position b. (r compris entre 1 et 5, r différent de i et J) pi pj pr ps # # # : Commutateurs 9i, 9j, 9r, et 9s en position a qi qj qr qs : commutateurs 9, 9, 9, et 9 en position a i j r s @ @ @ @ le commutateur restant en position b. (s compris entre I et 5, s différent de i, j et r) p1 p2 p3 p4 p5 # # # # : Les cinq commutateurs en position a. q1 q2 q3 q4 q5 La figure 3 illustre l'application du dispositif selon l'invention à un générateur d'erreurs pour signaux binaires recevant un signal binaire cadencé A a erroner, accompagné de son signal de cadence, R1, de fréquence Fl. Le signal A se présente par exemple sous la forme NRZ (Non Retour à Zéro). On a représenté globalement en 13 le dispositif selon la figure 1, avec ses deux entrées I et 2 et sa sortie 3, la commande des camnutateurs ayant été synbolisée par une flèche. L'entrée l reçoit le signal H1 tandis que l'on applique sur l'entrée 2 un signal d'horloge H'1 de fréquence F'1 supérieure a chacun des produits 2.qi. F1 et issu d'une source non représentée. La suite binaire pseudo-aléatoire, soit S1, que délivre en réponse le dispositif Il a ainsi la même cadence que le signal A. Cette suite S1 est appliquée à un additionneur modulo deux 14, constitué par exemple par un circuit OU EXCLUSIF, qui reçoit par ailleurs le signal A. Le signal de sortie du circuit 14 est appliqué sur l'entrée D d'une bascule de type D,15, qui reçoit sur son entrée horloge le signal HI inversé par un inverseur 16 et qui délivre en sortie un signal B. A chaque bit 1 de la suite S1, le circuit 14 inverse le bit du signal A qui se présente alors, tandis qu'a chaque bit O de cette suite, le circuit 14 laisse passer tel quel le bit du signal A qui se présente alors. Les transitions du signal A et la suite S1 ne pouvant hêtre rigoureusement simultanées, on rééchantillonne le signal de sortie du circuit 14 au milieu de chaque période du signal H1 au moyen de la bascule 15. Les bits de la suite pseudo-aléatoire S1 ayant la probabilité p/Q de valoir 1, le signal binaire B délivré par cette bascule correspond donc au signal A entaché d'erreurs qui sont réparties de façon pseudo-aléatoire et dont le taux est égal à Q, le signal B étant en outre décalé d'une demi-période du signal H1 par rapport au signal A. Il s'ensuit donc que la valeur du taux d'erreurs contenues dans le signal B peut se régler simplement au moyen des commutateurs du dispositif 13. On a décrit un exemple particulier de réalisation da dispositif selon l'invention mais il est bien évident que l'on peut y apporter des modifications et/ou remplacer certains moyens par d'autres techniquement équivalents. Notant ment, l'ensenble logique Li constitué par le compteur 7i et le décodeur 8i pourrait être réalisé a l'aide d'une mémoire circulante a qi cases, dans laquelle seraient inscrites Pi bits d'une première valeur et qi-Pi bits d'une seconde valeur et dans laquelle la circulation se ferait sous la commande de la suite pseudo-aléatoire si ; dans cecas, on appliquerait sur la première entrée du commutateur 9. le contenu d'une case prédéterminée de cette mémoire. Par ailleurs, bien que ce soit plus avantageux, il n'est pas nécessaire que les ensembles logiques soient reliés au circuit 10 a travers des conmutateurs. De plus il serait possible de remplacer le circuit ET 10 par un circuit réalisant une autre fonction logique telle que : OU, ET, OU, OU EXCLUSIF, OU EXCLUSIF, ou encore une fonction plus complexe combinant plusieurs de ces fonctions logiques de base. Il serait également possible de prévoir un générateur de séquence pseudoaléatoire supplémentaire qui serait, lui, piloté à la fréquence F et dont la séquence de sortie serait traitée de la même façon que les signaux de sortie des décodeurs, le circuit 10 comportant alors une entre supplémentaire. REVENDICATIONS 1/ Dispositif de génération de suite binaire pseudo-aléatoire, caractérisé ce qu'il comporte n organes d'entrée pilotés par un premier signal d'horloge à une fréquence F' pour délivrer n suites pseudo-aléatoires indépendantes sl a 5n respectivement, de périodicités respectrves K1 à Xn bits, cadencées à la fréquence F' et dans chacune desquelles les bits ont la même probabilité de valoir 1 que 0, n ensembles logiques L1 à L commandés respectivement par n lesdites n suites sl à sn, chaque ensemble L. (i compris entre 1 et n) passant de façon cyclique par qi états internes sous la commande des bits d'une même valeur donnée de la suite s. de périodicité nettement supérieure à qi bits, et I i délivrant un signal de sortie qui est à un premier niveau pour pi (pi non nul et inférieur à qi) états prédéterminés parmi lesdits qi états et à un second niveau pour les qi-pi autres états, et un circuit logique réalisant une fonction combinatoire prédéterminée d'au moins n variables, présentant n entrées reliées respectivement aux sorties desdits n ensembles logiques et muni d'un moyen d'échantillonnage piloté par un second signal d'horloge à une fréquence F pour délivrer vers une sortie du dispositif la suite des valeurs échantillonnées, sous la commande dudit second signal dthorloge, de ladite fonction pour les F' signaux appliqués en entrée dudit circuit, le rapport F etant supérieur à chacun des produits 2.qi et nettement inférieur aux nombres K1 a à . i n 2/ Dispositif selon la revendication t, caractérisé en ce que lesdits n organes d'entrée comportent respectivement n générateurs de séquences pseudo-aléatoire de longueur maximale. 3/ Dispositif selon la revendication 2, caractérisé en ce que, lesdits n générateurs comprenant respectivement n registres à décalage rebouclés, ces registres ont des longueurs respectives telles que les périodicités respectives K1 à K n des suites s@ à 5n sont des nombres premiers entre eux. 4/ Dispositif selon l'une des revendications I à 3, caractérisé en ce que chaque ensemble logique L. comporte un compteur pour compter lesdits bits d'une meme valeur donnée de la suite si, ce compteur étant réinitialisé tous les qi bits comptés, et un moyen pour décoder l'état de comptage du compteur et délivrer un signal qui est à un premier niveau pour Pi états de comptage donnés parmi les q; états de comptage différents que peut prendre le compteur et à un second niveau parmi les q. -p1 autres états de comptage du compteur. 5/ Dispositif selon l'une des revendications 1 à 4, caractérisé en ce que ledit circuit logique réalise la fonction ET. 6/ Dispositif selon l'une des revendications 1 à 5, caractérisé en ce que le F' rapport F est au moins égal à deux fois le plus grand des produits 2.qi. 7/ Dispositif selon l'une des revendications 1 à 6, caractérisé en ce que la sortie de l'un au moins desdits ensembles logiques est reliée audit circuit logique à travers un commutateur à deux positions permettant, selon sa pOsition, de faire ou non intervenir le signal de sortie de cet ensemble logique dans la suite délivrée par le dispositif. 8/ Application du dispositif selon l'une des revendications 1 à 7 à un générateur d'erreurs recevant un signal binaire cadencé à erroner accompagné de son signal de cadence, caractérisé@ en ce que ledit-signal de cadence est appliqué en cormande dudit moyen d'echantillonnage et la suite pseudo-aléatoire engendrée par le dispositif est appliquée à un circuit d'addition modulo deux recevant par ailleurs le signal numérique à erroner, le signal de sortie de ce circuit d'addition étant appliqué à un circuit de rééchantillonnage commande par le signal de cadence du signal à erroner, décalé en phase.