FR 2357033 A1 19780127 FR 7719604 A 19770627 L'invention concerne une mémoire ou un module de mémoire à semiconducteurs, comportant une matrice logée dans un cristal semiconducteur, comportant r lignes et s colonnes et formée de r.s éléments de mémoire à semiconducteurs, les éléments de mémoire à semiconducteurs appartenant à une ligne ou à une colonne de la matrice pouvant être actionnés et répondre individuellement, par l'intermédiaire de conducteurs électriques associés à la ligne ou à la colonne considérée de la matrice, au moyen d'un décodeur réalisant l'adressage suivant des lignes et au moyen d'un décodeur réalisant l'adressage suivant des colonnes. De telles mémoires à semiconducteurs sont décrites par exemple dans la revue "Frequenz" 29 (1975) 3, pages 80 - 87 et dans Siemens-Zeitschrift 49 (1975 > cahier 3, pages 160 - 164. La matrice, qui est formée par les éléments de mémoires à semiconducteurs réalisées sur une face d'un disque ou d'une pastille semiconductrice, notamment une pastille de silicium, comporte habituellement autant de lignes que de colonnes. Les éléments de mémoire peuvent être de nature différente Outre les différents éléments de mémoire > qui sont caractérisés par deux états électriques de fonctionnement différents et déterminés, il intervient surtout des circuits intégrés, notamment des circuits à bascule bistable , qui sont réalisés suivant la technique bipolaire ou suivant la technique MIS. Les différents éléments de mémoire à semiconducteurs sont contactés électriquement au moyen des différentes lignes et des différentes colonnes de la matrice.Si par exemple on sélectionne ou on charge par un signal le conducteur associé à la Pièze ligne et le conducteur associé à laqièmecolonne, c'est l'élément de mémoire à semiconducteurs situé au point d'intersection de cette ligne et de cette colonne, c'est-à-dire l'élément "p,q" qui est activé,qui répond. Les conducteurs d'alimentation sont réalisés habituellement sous la forme de voies conductrices rectilignes qui sont isolées électriquement les unes par rapport aux autres et sont situées sur une couche isolante recouvrant le corps semiconducteur de la matrice. La matrice de mémoire à semiconducteurs est combinée à des décodeurs servant à la sélection d'éléments individuels déterminés et réalisant donc l'adressage des différents éléments individuels, ainsi qu'à des organes d'inscription/ lecture sélectionnant la fonction devant être exécutée après que la sélection a été effectuée. Fréquemment ces éléments sont réunis à la matrice sur une pastille semiconductrice unique, sous la forme d'un circuit intégré. Habituellement il est prévu deux décodeurs dont l'un est prévu pour la sélection suivant des lignes, tandis que l'autre est prévu pour la sélection suivant des colonnes. Etant donné qu'habituellement la sélection des lignes est désignée par "X" et que la sélection des colonnes est désignée par "Y", on parle également d'un "décodeur X" et d'un "décodeur Y".A l'aide de ces deux décodeurs on peut donc sélectionner tout élément de la matrice de mémoire à semiconducteurs. La vitesse, avec laquelle un tel adressage, c'est à-dire la sélection d'un élément déterminé de la matrice de mémoire à semiconducteurs s'effectue au moyen du décodeur X et du décodeur Y, détermine essentiellement ce qu'on appelle le "temps d'accès" de la mémoire ou du module de mémoire. Pour différentes raisons il faut disposer sur une microplaquette à semiconducteurs autant d'éléments de mémoire que possible, c'est- à-dire il faut obtenir par conséquent une matrice de mémoire à semiconducteurs comportant un nombre aussi élevé que possible de lignes et de colonnes, surtout parce que l'on peut alors mémoriser un nombre aussi élevé que possible de bits dans l'espa- ce le plus réduit possible. Cependant, ceci se traduit par un temps d'accès augmentant avec le nombre des éléments.L'avantage que présente la possibilité de disposer un nombre d'éléments aussi élevé que possible sur une pastille semiconductrice unique doit donc être obtenu. au prix d'une inertie plus importante de la mémoire que si l'on ne disposait que d'une matrice de mémoire comportant un nombre plus réduit d'éléments de mémoire La présente invention a pour but d'apporter un remède à ce problème. Ce problème est résolu conformément à l'invention grâce au fait que les éléments de la matrice sont répartis en au moins deux sous-matrices et qu'il est prévu au moins un troisième décodeur. Par conséquent dans une mémoire à semiconducteurs ou dans un module de mémoire à semiconducteurs conforme à l'invention, on n'a pas affaire, comme dans le cas des mémoires connues à semiconducteurs ne comportant qu'un décodage X, Y, à un décodage par conséquent bidimensionnel, mais au moins à un décodage tri-dimensionnel. Ceci permet d'obtenir, moyennant la conservation de la capacité de mémorisation de la mémoire, une réduction importante du temps d'accès aux différents éléments de mémoire et une amélioration du produit "vitessepuissance" de la mémoire ou du module de mémoire. S'il s'agit, comme c'est le cas habituellement, d'un décodage s'effectuant suivant deux dimensions X, Y, lorsque la capacité de mémorisation de la matrice augmente, les capacités parasites CM = Cz.2N augmentent également (N étant le nombre des entrées d'adresses, Cz étant la capacité des différentes cellules ou cases de mémoires et CM étant la capacité de la matrice). En outre la capacité de commutation de la partie décodeur augmente conformément à la relation CD = CE(NX2Nx + Ny2Ny). Ici CD désigne la capacité du décodeur et CE la capacité de l'élément de commutation. En outre on a : Nx + Ny = N. A partir de ces conditions limites, il est possible d'établir quelle vitesse maximale peut atteindre une mémoire à semiconducteurs lorsque l'on part d'une cellule de mémoire possédant une taille et un type de constitution déterminés et une capacité de mémoire déterminée. Il faut ici remarquer qu'une cellule optimale dépend dans une large mesure de la technologie utilisée (densité d'intégration, possibilité de fabrication, caractéristiques électriques). En partant par hypothèse d'une cellule de mémoire déterminée, c'est-à-dire d'un élément de mémoire déterminé, on voit immédiatement que tout accroissement de la matrice de mémoire représente une charge capacitive supplémentaire de la cellule de mémoire et implique par conséquent un accroissement des temps de commutation. Un accroissement limité du temps de commutation est possible aux dépens du produit vitesse-puissance, et ce uniquement avec des limitations. Comme exemple typique, on indiquera la commande par surmodulation de la cellule de mémoire qui sert à décharger plus rapidement les capacités parasites dans les conducteurs d'arrivée, c'est-à-dire les conducteurs de bits. On voit par conséquent que pour une cellule de mémoire prédéterminée et un temps de commutation déterminé, une grandeur déterminée de la matrice de mémoire à semiconducteurs est également optimale. Cependant dans la pratique, la taille optimale de la matrice ne corres ond pas la plupart du temps à la capacité recherchée de mémorisation de la mémoire à semiconducteurs. Conformément à la définition donnée plus haut de l'invention, il est proposé par conséquent un décodage à n dimensions de la matrice de mémoire , n étant un nombre entier supérieur à 2. Cela signifie que la matrice de mémoire intégrée et à décodage total est subdivisée en au moins deux sous-matrices. Le dimensionnement de ces sous-matrices est choisi de manière que chacune fournisse une solution optimale, notamment du point de vue du produit vitesse-puissance En outre le décodage est simplifié et le temps de transit qui y est lié est réduit. Dans la demande de brevet allemand déposée sous le numéro provisoire P 25 48 419.9 se trouve décrit un système logique à portes comportant un étage d'entrée et un étage monté en émetteur-suiveur, qui est caractérisé par le fait que l'étage d'entrée est un système de combinaison à diodes auquel est accouplé l'étage émetteur-suiveur. Sur la figure 3 de cette demande est illustrée l'utilisation d'un décodeur "1 parmi 8", qui peut être utilisé avantageusement également dans le cas de la présente invention. A titre d'exemple on a décrit ci-dessous et illustré schématiquement aux dessins annexés plusieurs formes de réalisation de l'objet de l'invention. La figure 1 représente le schéma-bloc d'une mémoire ROM classique (c'est-à-dire d'une mémoire fixe ou morte) La figure 2 représente le schéma-bloc d'une mémoire ROM perfectionnée conformément à l'invention. Les figures 3 à 5 montrent des exemples d'une mémoire RAM (c'est-à-dire mémoire à accès direct) perfectionnée conformément à l'invention. Les différents éléments correspondant de ces figures portent les mêmes références et ainsi M désigne dans tous les cas la matrice de mémoire - à semiconducteurs. La matrice de mémoire à semiconducteurs est constituée, dans le cas de l'exemple, sous la forme d'une mémoire comportant 29 x 1 = 512 x 1 bits. La mémoire ROM classique représentée sur la figure l comporte, outre la matrice M, un premier décodeur s'occupant de l'adressage suivant les lignes de la matrice, à savoir le décodeur X, qui est désigné sur les figures par "X", ainsi qu'un second décodeur réalisant l'adressage suivant les colonnes de la matrice, à savoir le décodeur "Y", qui est désigné sur les figures par "Y". Le décodeur X comporte par exemple nx = 5 et le décodeur Y ny = 4 entrées d'adressage, en sorte que le nombre total des entrées d'adressage est N = N + Ny = 9.Les informations tirées par x interrogation de la mémoire ROM parviennent par l'intermédiaire d'un transformateur de lecture LÜ à la sortie D out de la mémoire ou du module de mémoire. Chaque entrée d'un décodeur fonctionne avec un éta ge d'entrée qui lui est associé individuellement et tous les étages d'entrée sont raccordés à une partie commune du décodeur, dont les différentes sorties sont reliées par l'intermédiaire d'un étage d'attaque aux conducteurs d'arrivée correspondants de la matrice M. Avec de telles hypothèses, dans le cas d'une mémoire ROM usuelle comportant 512 x 1 bits, on a, pour le nombre au des étages d'attaque des deux décodeurs X et Y : AT = 2# + 2# = 2N + 2N = 48 et autant de sorties dans la partie décodeur Pour le nombre As des éléments de commutation intervenant pour la capacité, on a : A = N . 2Nx + N . 2 = 5 . 2 + 4.2 = 224. y Le temps de transit ou de propagation tpd atteint 26 ns et ce aussi bien dans X que dans Y. Le temps de transit dans le décodeur X est égal à 16 ns et le temps de transit associé tx dans la mémoire est égal à 8 ns et dans le transformateur de lecture à 2 ns. Le temps de transit dans le décodeur Y est plus faible que dans le décodeur X et ne vaut que 8 ns, cependant que le temps de transit ty dans la mémoire est égal à 16 ns, à quoi s'ajoutent encore 2 ns de temps de transit dans le transformateur de lecture LU, ce qui fournit dans les deux cas le temps indiqué plus haut tpd de 26 ns. La matrice M représentée sur la figure 1 possède au total 512 éléments de mémoire à semiconducteurs, par exemple réalisés sous la forme de bascules bistables intégrées à transistors. Etant donné que 512 = 29 n'est pas un carré, les éléments de mémoire à semiconducteurs sont disposés de façon appropriée suivant 2N = 32 lignes et 2N = 16 colonnes, en sorte que dans chaque ligne de la matrice M sont disposés 16 éléments de mémoire à semiconducteurs, cependant que dans chaque colonne sont disposés au contraire 32 éléments de mémoire à semiconducteurs. Ceci fournit la possibilité commode de subdiviser la matrice M en 8 sous-matrices de chacune 8 lignes et 8 colonnes et donc de chacune 64 éléments. On peut alors associer à chacune de ces sous-matrices un couple particulier de décodeurs en sorte que l'on aurait affaire, dans le cas de l'exemple, à 16 décodeurs, dont une moitié pourrait servir pour l'adressage suivant les lignes, tandis que l'autre moitié pourrait s'occuper de l'adressage suivant les colonnes des sous-matrices qui leur sont respectivement associées. De ce fait on obtiendrait une variante du disposer tif proposé selon l'invention et qui, comme cela est visible par comparaison avec le dispositif classique de la figure 1, présente l'avantage d'une réduction non négligeable des temps d'accès aux différents éléments de mémoire individuels. D'autre part, à cette variante sont liées une dépense élevée en décodeurs ainsi qu'une dépense élevée en technique de montage, en sorte qu'il est indiqué d'associer au moins simultanément un décodeur à plusieurs sous-matrices. Une forme de réalisation préférée d'une mémoire ROM comportant 512 x 1 bits conformément à l'invention est représentée sur la figure 2. Dans le cas de ce dispositif, un décodeur X est associé à toutes les lignes de la matrice globale M et un décodeur Y est associé à toutes les colonnes de la matrice globale M, cependant qu'au moins est prévu un troisième décodeur qui assure la sélection de l'adressage s'effectuant par l'intermédiaire des décodeurs X et Y dans une sous-matrice désirée faisant partie de l'ensemble des sous-matrices prévues. Ceci est obtenu par exemple grâce au fait que le troisième décodeur ne maintient libre que les conducteurs d'arrivée conduisant à des éléments d'une sous-matrice désirée de la matrice M et au contraire bloque et notamment débranche les conducteurs conduisant aux autres sous-matrices. Le décodeur supplémentaire est désigné par Z. Les trois décodeurs X, Y et Z comportent chacun trois entrées en sorte que l'on a Nx = N y = Nz = 3, cependant que le nombre total N des entrées d'adressage est N = Nx + Ny + Nz = 9. Le nombre global des sorties dans la partie décodeur est par conséquent N N Nz 3 3 AD = 2 x + 2 y + 2 = 23 + 23 + 23 = 24, et le nombre des étages d'attaque (dans le cas où des étages d'attaque particuliers pour chaque matrice sont prévus) est égal a:: AT = 23.23 + 23.23 = 128 et le nombre des éléments de commutation dans la partie décodeur et par conséquent le nombre des capacités est As = 3.2 + 3.2 + 3.2 = 72 La durée de transit est la même pour les trois décodeurs X, Y et Z et est égale respectivement à 4 ns, cependant que dans chacune des sous-matrices on a pour tx et ty respectivement également 4 ns et que le temps de transit à travers le transformateur de lecture LU est égal à 2 ns, en sorte que l'on obtient comme durée de transit globale tpd au total la valeur de 10 ns, que l'on peut comparer aux 26 ns de la mémoire classique de la figure 1. Le décodage supplémentaire peut être réalisé en principe dans la partie de libération ou dans la partie informations de la mémoire ou module de mémoire à semiconducteurs. Si l'on fait effectuer le décodage supplémentaire par l'intermédiaire de la partie de libération, on a la possibilité déjà indiquée de couper ou de débrancher les courants de travail et de maintenir dans un état de fonctionnement au repos les sousmatrices non sélectionnées. Une telle solution présente l'avantage consistant en ce que la puissance dissipée de la mémoire et par conséquent la température à l'intérieur de cette dernière sont plus fortement réduites. Cependant ceci ne se réalise pas pour le cas de la figure 2 car ici le décodage supplémentaire s'effectue par l'intermédiaire de la partie informations de la mémoire. Ici le troisième décodeur, qui est désigné par"Z" , est interconnecté au transformateur de lecture LU sous la formedin multiplexeur Les sous-matrices, qui sont réalisées par des champs ou zones partielles équivalentes de la matrice M, sont désignées par la référence SM. Alors tous les éléments de mémoire de la matrice de mémoire à semiconducteurs M sont situés dans une quiconque sous-matrice,cependant que par ailleurs il n'y a pas deux sousmatrices SM qui ait un élément commun. Ceci est d'ailleurs également valable pour les exemples de réalisation qui vont être décrits ci-après. Sur la figure 3 on a représenté un exemple de décodage tridimensionnel dans le cas d'une mémoire RAM, dont on n'a présenté que deux sous-matrices SM. Il s'agit là également d'un décodage dans la partie informations. La mémoire RAM comporte, dans la partie informations, et ce à la différence de la mémoire ROM traitée en référence aux figures 1 et 2, un transformateur d'inscription/lecture SLÜ qui est chargé d'une part par un amplificateur d'entrée d'informations IEV et d'autre part par des informations interrogées par la matrice M par suite de la lecture de la mémoire et qui délivrent le résultat par l'intermédiaire d'un amplificateur de sortie AV à la sortie des données flous .Des informations devant être enregistrées sont envoyées par l'intermédiaire de l'entrée de données Din à l'amplificateur d'entrée d'informations IEV et,- de là, par l'intermédiaire de SLU au- point de la matrice, adresse par l'intermédiaire des décodeurs, et y sont mémorisées, En outre il est encore prévu ce qu'on appelle les "entrées de validation de microplaquette" CEA et CEB dans ce qu'on appelle la partie de libération, qui agit d'une part sur l'amplificateur d'entrée d'informations IEV et d'autre part sur l'amplificateur de sortie AV et veille à ce que l'amplificateur d'entrée d'informations IEV et l'amplificateur de sortie AV puissent être bloqués simultanément ou bien libérés simultanément (voir à cet effet par exemple les formes de réalisation à la page 161 de la revue "Siemens-Zeitschrift" 49 (1975) cahier 3). Comme cela ressort de la figure 3, les sous-matrices SM de la matrice M sont chargées aussi bien par le décodeur X que par le décodeur Y, cependant que le décodeur Z agit par l'intermédiaire du transformateur réception/lecture SLÜ et forme, avec ce dernier, un multiplexeur ou un démultiplexeur. Il s'agit par conséquent ici également d'un décodage supplémentaire dans la partie informations, cependant que la partie libération IEV n'est pas concernée directement par le décodage supplémentaire. L'emploi du décodage supplémentaire dans la partie informations de la mémoire ou du module de mémoire à semiconducteurs d'un dispositif conforme à l'invention est utilisé en première approximation avec la combinaison par ailleurs usuelle de mémoires du type représenté dans le document "Siemens Zeitschrift" 49 (1975) cahier 3 pages 163 et 164. Si l'on avait utilisé le procédé se trouvant décrit dans ce document pour le décodage des sous-matrices SM, le produit "vitesse-puissance" aurait une valeur constante, mesurée sur le module individuel de mémoire .Mais si l'on prévoit un décodage X, Y opérant pour toutes les sous-matrices et qui est muni en supplément d'un ou de plusieurs autres décodages agissant par l'intermédiaire de la partie informations, en vue de réaliser la limitation de la sélection à une sous-matrice déterminée, la combinaison est fournie sensiblement plus profondément dans la structure du circuit de la mémoire ou du module de mémoire , en sorte que presque tous les éléments périphériques peuvent être utilisés simultanément dans la mémoire par plusieurs sous-matrices. De ce fait la participation des éléments périphériques de la mémoire du point de vue de la puissance dissipée de la mémoire est réduite et la vitesse de commutation par exemple d'une mémoire ne comportant qu'une matrice, correspond à la taille de la sous-matrice SM. Sur la figure 4 on a représenté le cas d'un décodage supplémentaire dans la partie de libération, avec une puissance dissipée pouvant être partiellement supprimée Ici la matrice M de mémoire à semiconducteurs est subdivisée en quatre sous-matrices qui sont alimentées en commun par un transformateur d'inscription/lecture SLÜ, par un amplificateur d'entrée d'informations IEV, par un décodeur X réalisant l'adressage suivant les lignes de la matrice N, par un second décodeur Y réalisant l'adressage suivant les colonnes de la matrice M et par un multiplexeur de libération ou un décodeur de libération EM, relié à toutes les sous-matrices. FM est accouplé simultanément à 1 alimentation en courant de la matrice M, l'alimentation en courant de chaque sous-matrice SM s'effectuant en soi par l'intermédiaire de FM.La sélection de la sous-matrice contenant l'élément de mémoire interrogé et activé s'effectue à nouveau par l'intermédiaire d'un décodeur Z qui cette fois agit par l'intermédiaire de la partie de libération FM. Il active simultanément l'alimentation an courant de la sous matrice activée. Il faut remarquer à cet endroit que le branchement et le débranchement des sous-matrices non utilisées peut s'effectuer également avec celui des décodeurs X et Y utilisés. Comme cela a déjà été indiqué, chaque sous-matrice peut comporter son couple propre de décodeurs X et Y, qui effectue l'adressage suivant les lignes et les colonnes respectivement de la sous-matrice considérée. Ce cas nécessite une dépense légèrement plus importante an dispositifs de commutation, dans la mesure où le nombre des sous-matrices est important. Dans un tel cas, on peut se tirer d'affaire en réunissant plusieurs sous-matrices SM pour former des groupes qui sont alimentées alors respectivement par des couples particuliers de décodeurs X, Y. Pour réaliser la sélection de la sous-matrice, on utilise à nouveau un décodeur Z supplémentaire. En outre il peut être intéressant d'avoir une réduction du temps de réponse lorsque, également, la partie de libération, c'est-à-dire le multiplexeur de libération FM est utilisé en plusieurs exemplaires.L'organisation optimale de la mémoire dépend de la technique de branchement et de la technologie utilisées. Un exemple de réalisation est représenté sur la fi gure 5. Les deux sous-matrices SN1, SM2 sont alimentées par le couple de décodeurs X1, Y1, cependant que les deux autres sous-matrices SM3, SM4 sont alimentées par le couple de déco deurs X2, Y2. Ici le multiplexeur de libération FM est également prévu en double, comme le montre la figure 5. La sélection du couple de sous-matrices s'effectue ici de façon appropriée à nouveau par l'intermédiaire du transformateur d'inscription/lecture SLÜ. L'important du point de vue de l'invention est la subdivision de la matrice intégrée de mémoire à semiconducteurs M en au moins deux sous-matrices et un décodage au moins tridimensionnel de cette matrice, et ce de telle manière que lors de l'adressage, il n'est plus nécessaire d'interroger successivement l'ensemble de la matrice, mais le processus d'interrogation est réalisé dans une certaine mesure d'une façon hiérarchisée, c'est-à-dire tout d'abord d'après des sousmatrices et ensuite seulement par élément individuel de sousmatrice. De ce fait on gagne du temps lors de l'adressage. On peut développer l'idée de la hiérarchie lors de l'adressage en subdivisant les sous-matrices en sous-matrices de deuxième ordre et en actionnant ces dernières au moyen d'un décodage de deuxième ordre, cependant que le décodage de troisième ordre s'adresse à l'élément de mémoire demandé. Ce système peut être utilisé par exemple dans des microprocesseurs (combinaison de sous-matrices de mémoire lentes et rapides). Une subdivision de décodeurs du type représenté par exemple dans le dispositif de la figure 5 entrain également une simplification, du point de vue du circuit, en ce qui concerne le décodeur lui-même. Les sous-matrices SM n'ont pas absolument besoin d'être identiques entre elles. Ainsi une matrice M peut être subdivisée par exemple en sous-matrices qui ne sont pas identiques entre elles en ce qui. concerne le nombre de leurs lignes et de leurs colonnes. Le but de la subdivision de la matrice de mémoire M en sous-matrices SM doit fournir surtout un rapport optimal entre l'élément de mémoire individuel et son environnement. Il faut comprendre par là que le point de fonctionnement de l'élément de mémoire est réglé de façon optimale. En particulier dans le cas du fonctionnement dynamique, la taille de la matrice de mémoire est un paramètre essentiel d'optimisation. En outre la subdivision du décodage à plus de deux dimensions doit entraîner une amélioration du produit vitesse-puissance, notamment également pour une économie simultanée en surface et en composants. Enfin la possibilité d'utiliser le décodage supplémentaire pour l'envoi recherché de puissance à une sous-matrice déterminée, conduit à des économies de puissance pour une puissance dissipée ou une température de mémoire constante. REVENDICATIONS 1 - Mémoire ou module de mémoire à semiconducteurs, comportant une matrice logée dans un cristal semiconducteur, comportant r lignes et s colonnes et formée de r.s éléments de mémoire à semiconducteurs, les éléments de mémoire à semiconducteurs appartenant à une ligne 'ou à une colonne de la matrice pouvant être actionnés et répondre individuellement, par l'intermédiaire de conducteurs électriques associés à la ligne ou à la colonne considérée de la matrice, au moyen d'un décodeur réalisant l'adressage suivant des lignes et au moyen d'un décodeur réalisant l'adressage suivant des colonnes, caractérisé par le fait que les éléments de mémoire à semiconducteurs de la matrice sont répartis en au moins deux sous-matrices et qu'il est prévu au moins un troisième décodeur. 2 - Dispositif suivant la revendication 1, caractérisé par le fait que chaque sous-matrice peut être adressée par un couple de décodeurs qui n'est associé qu'à cette sous-matrice. 3 - Dispositif suivant la revendication 1, caractérisé par le fait qu'au moins un décodeur est associé à plusieurs sousmatrices. 4 - Dispositif suivant l'une quelconque des revendications 1 à 3, caractérisé par le fait qu'aucun élément de la matrice (M) ne forme simultanément une partie constitutive de deux sousmatrices. 5 - Dispositif suivant l'une quelconque des revendications 1 à 4, caractérisé par le fait que la matrice de mémoire à semiconducteurs est subdivisée en deux sous-matrices identiques entre elles. 6 - Dispositif suivant l'une quelconque des revendications 1 à 4, caractérisé par le fait que la matrice de mémoire à semiconducteurs est subdivisée en des sous-matrices différentes. 7 - Dispositif suivant l'une quelconque des revendications 1 à 6, caractérisé par le fait qu'un premier décodeur (X) est associé à toutes les lignes de la matrice d'ensemble (M) et qu'un second décodeur (Y) est associé à toutes les colonnes de la matrice d'ensemble (M), cependant qu'un troisième décodeur (Z) s'occupe de la sélection de la sous-matrice contenant l'élément à semiconducteurs devant être adressé. 8 - Dispositif suivant la revendication 7, caractérisé par le fait que le décodage de la sous-matrice s'effectue au moyen du troisième décodeur (Z) par l'intermédiaire de la partie informations de la mémoire à semiconducteurs. 9 - Dispositif suivant la revendication 8, caractérisé par le fait que l'adressage de la sous-matrice (SM) contenant l'élément de mémoire à semiconducteurs devant être adressé s'effectue par l'intermédiaire du transformateur de lecture ou du transformateur dtinscription/lecture de la mémoire. 10 - Dispositif suivant l'une quelconque des revendications 1 à 9, caractérisé par le fait qu'un décodeur (X) est associé à toutes les lignes et un second décodeur (Y) est associé à toutes les colonnes de l'ensemble de la mémoire (Pi)~ et qu'au moins un troisième décodeur (Z) est prévu pour commander, en même temps que l'adressage de la sous-matrice (SM) contenant l'élément de mémoire à semiconducteurs devant être adressé, l'alimentation en courant de la matrice (M) de telle roanière que seuls les éléments de la sous-matrice (SM) devant être interrogée sont alimentés par le courant de commutation. 11 - Dispositif suivant la revendication 10, caractérisé par le fait que le décodage supplémentaire est réalisé par le décodeur (Z) par l'intermédiaire de la partie de libération de la mémoire. 12 - Dispositif suivant l'une quelconque des revendications 1 à 11, caractérisé par le fait qu'au moins trois décodeurs sont associés aux lignes et/ou aux colonnes de l'ensemble de la mémoire (M). 13 - Dispositif suivant la revendication 12, caractérisé par le fait qu'aux lignes de l'ensemble de la mémoire (M) sont associés deux décodeurs (X1, X2) et qu'aux colonnes de l'ensemble de la mémoire (M) sont également associés deux décodeurs (Y1, Y2) et qu'il est prévu en outre un autre décodeur (Z) s'occupant de l'adressage des sous-matrices (SM). 14 - Dispositif suivant la revendication-13, caractérisé par le fait que le décodeur supplémentaire (Z) est actif par l'intermédiaire de la partie informations et/ou par# l'intermé- diaire de la partie de libération de la mémoire ou du module de mémoire à semiconducteurs. 15 - Dispositif suivant l'une quelconque des revendications 1 à 14, caractérisé par le fait qu'une partie de libération (FM) prévue de la mémoire est réalisée sous la forme d'un décodeur. 16 - Dispositif suivant la revendication 15, caractérisé par le fait que le décodeur de libération (FM) est subdivisé en au moins deux décodeurs séparés.