FR 2335098 A1 19770708 FR 7537609 A 19751209 La présente invention concerne un circuit-numérique de boucle à verrouillage de phase destins à synchroniser des impulsions de synchronisation de sortie avec les passages par zéro dans le sens positif d'un signal de données d'entrée. Dans les dispositifs électroniques de navigation à hyperfréquences, par exemple dans le dispositif de navigation 56can, l'azimut de l'unité de navigation Tacan par rapport à une balise au sol associée est déterminé à partir des passages par zéro dans le sens positif des composantes de modulation d'amplitude que contiennent les impulsions de la balise. Àu cours du fonctionnement de ces dispositifs, un nombre déterminé de passages par zéro dans le sens positif apparaissent généralement pendant une période déterminCe. Les azimuts sont calculés par le dispositif de navigation à partir de la relation parmi les passages multiples par zéro dans le sens positif qui est la plus voisine du passage par zéro pendant la période donnée. Dans les appareils classiques de navigation Tacan, les passages par zéro voulus sont déterminés en utilisant des circuits de boucles à verroullage de phase analogiques ouhybrides analogiquee/numériques. Mais ces circuits soulèvent des problèmes d'instabilité et dérive qui sont normalement associés avec les composants des boucles à verrouillage de phase analogiques. I1 est donc avanta geux de disposer d'un nouveau circuit de boucle à verrouillage de phase numérique mettant en oeuvre uniquement des techniques numériques et qui élimine pratiquement les problèmes d'instabilité et de drive, tout en permettant d'obtenir une meilleure sensibilité grâce à une commutation adaptative de largeur de bande, et qui réduit le prix,car les circuits de trastements numériques utilisés peuvent également fonctionner en partage temporel pour remplir d'autres fonctions nécessaires dans le dispositif de navigation. Selon un mode de réalisation, le signal de données d'entrée est appliqué à un convertisseur analogique-numérique. Ce dernier quantifie en permanence en informations numériques l'amplitude analogique du signal de données d'entrée. Une mémoire échantillonne et maintient une quantité des informations numériques à des séquences de temps déterminées par des impulsions de synchronisation. Ce quantum d'informations numériques est utilisé pour établir un comptage pré-programmé dans un compteur. Ce dernier démarre un comptage en synchronisme avec les passages par zéro du signal de données d'entrée de manière à compter suivant le comptage pré-programmé. Ceci apporte une avance ou un retard en fonction de l'amplitude à l'instant d'apparition de l'impulsion de retenue provenant du compteur.Un circuit d'impulsions traite l'impulsion de retenue et produit des impulsions de synchronisation corrigées qui sont appliquées à la mémoire. Les impulsions de synchronisation corrigées avancent ou retardent l'échantil- lonnage par la mémoire et amènent ainsi l'ensemble et les impulsions de synchronisation corrigées en synchronisme avec les passages par zéro du signal de données d'entrée. Le circuit comporte des additionneurs qui fonctionnent conjointement avec les circuits de mémoire de maniera à détecter si le quantum numérique mémorisé représente l'impulsion de synchronisation en avance ou en retard sur le passage par zéro dans le sens positif du signal de données d'entrée.Ce résultat est obtenu en mémorisant une premier sortie du convertisseur analogique-numérique synchronisé par une première impulsion de synchronisation en corrélation avec le passage par zéro dans le sens positif du signal de données d'entrde, et la mémorisation d'un signal de sortie inversé du convertisseur en réponse à une-seconde impulsion de synchronisation en corrélation avec le passage par zéro dans le sens négatif du signal de données d'entrEe. Les additionneurs et la mémoire détectent si la somme des deux signaux numériques est positive ou négative. Un signe négatif indique que les impulsions de synchronisation sont en avance sur les passages par zéro et un signe positif indique que led impulsions de synchronisation sont en retard sur les passages par zéro. Le retard variable du compteur est déterminé par un signal d'horloge précis qui lui est appliqué. La mémoire introduit un nombre pré-programmé dans le compteur qui, avec le signal d'horloge précis, provoque un comptage égal dans le temps avec une demi-période du signal de données d'entrée. Le comptage déterminé introduit dans le compteur, qui est proportionnel au quantum numérique dans la mémoire, est additionné ou soustrait avec le comptage constant pré-programmé introduit dans le compteur de programme, ce qui règle ainsi les comptages d'avance ou de retard sur les passages par zéro positifs du signal de données d'entrée.La sortie du compteur de programme est divisée par un diviseur qui produit deux impulsions de synchronisation pendant chaque cycle du signal de données d'entraxe ou une seule impulsion de synchronisation pendantchaque demi-période de ce signal de données d'entrée. Sans l'additionneur et la mémoire du circuit, d'autres circuits additionneurs et de registrssde mémoire sont utilisés pour régler le quantum numérique des informations numériques provenant du convertisseur analogique-numérique, pour assurer l'amortissement de l'ensemble et réduire les problèmes d'erreurs de vitesse dans le signal de données d'entrée, pouvait entrainer des variations de phase des impulsions de synchronisation dues aux variations de fréquence du signal d'untrée. L'invention concerne donc un circuit perfectionné de boucle à verrouillage de phase numérique qui stapplique particulièrement à des systèmes électroniques de navigation en hyper-fréquences comme les systèmes de navigation Tacan. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemple nullement limitatif et sur lesquels La figure I est un diagramme synoptique d'un mode de réalisation d'un circuit selon l'inventiont La figure 2 est un diagramme de temps illustrant la synchronisation des impulsions des portes de sortie du circuit, La figure 3 est un diagramme de temps du signal sinusoï- dal d'entrée considéré et montre l'arreur de phase initiale des impulsions de synchronisation, La figure 4 est un diagramme synoptique du circuit de registre de mémorisation de la figure I et La figure 5 représente schématiquement le comptage dans le compteur de programme de la figure t. Les figures 1 et 3 montrent qu'une composante de modulation d'amplitude, par exemple un signal sinusoïdal 84 d'entrée de données, d'une fréquence FS, est appli qué par un conducteur d'entrée tt i à un convertisseur analogique-numérique 10 de type connu. Le convertisseur 10 quantifie en permanence en informations numériques l'amplitude analogique du signal 84 de données d'entrée et délivre une sortie numérique à huit bits par les conducteurs 47, correspondant au signal d'entrée 84. Le signal de données d'entrée 84 peut ttre un signal d'in- formations reçu par une antenne dans un système de navigation, par exemple un système de navigation Tacan. Ce signal reçu par l'antenne est filtré, amplifié et son amplitude est détectée de manière à produire un signal dant l'amplitude de tension reflète r l'amplitude d'impul- sions du signal reçu par l'antenne. Dans le cadre de la prés ente description, il sera supposé que la fréquence Fs est 135 Hz. Le convertisseur analogique-numérique 10 peut être commandé par un signal d'horloge, par exemple de 2 700 Hz, qui est fourni par l'horloge 29. En fonction nement réel du présent mode de réalisation, le signal 84 de données d'entrée consiste en une série de changements du niveau de tension par gradins. Chaque changement de gradin. déclenche une conversion à la sortie du convertisseur analogique-numérique 10, qui synchronise intérieurement ce convertisseur. Dans Le cadre de la présente desecription, il pourrait donc exister 20 gradine pandant chaque cycle La sortie numérique sur les conducteurs 47 est transaise par les conducteurs 48 à un circuit t4 de registre de mémorisation, ainsi qu'à l'inverseur t2 par les conducteurs 46.Le circuit 14 de registre de mémorisation consiste en un circuit connu d'éléments de mémoire destià à mémariser chaque bit de l'entrée à huit bits et peut comporter par exemple huit circuits basculeurs. Le regis- tre 14 est commandé par des impulsions de synchronisa- tion sur le conducteur 44, correspondant à la sortie d'impulsions de synchronisation CL1.Ainsi, un échantil Ion de l'information à huit bits sur les conducteurs 48 est mémorisé avec la synchronisation établie par les impulsions de synchronisation CL1. La sortie mémorisée du registre 14 est appliquée en permanence par les conducteurs de sortie 50 au circuit d'additionneur numéri- que t6. ainsi, les informations à huit bits sur les con ducteurs 50 correspondent à celles qui sont mémorisées dans le registre 14 et représentent une sortie d'impul- sions.Le registre 14 mémorise cette entrée numérique particulière correspondant à l'amplitude particulière du signal 84 de données d'entrée appliqué au convertis- seur analogique-numérique 10, au moment où le registre t4 eat commandé par une impulsion de synchronisation CL1 sur le conducteur 44. La sortie du circuit inverseur t2, qui représente la sortie négative, est appliquée en permanen- ce par les conducteurs 52 au circuit additionneur 16. Cette sortie change continuellement avec le signal 84 de données d'entrée. Le circuit additionneur 16 additionne continuellement les informations a' huit bits mémorisées des conducteurs 50 avec les informations numériques à huit bits inversées des conducteurs 62. Etant donné que la sortie sur les conducteurs 50 est stabilisée et que la sortie sur les conducteurs 52 est variable, la sortie du circuit additionneur 16 est soit positive si la sor tie des conducteurs 50 est supérieure, soit négative si la sortie des conducteurs 52 est supérieure. Les termes positif ou négatif sont utilisés ici pour désigner celle des sorties qui est la plus grande.Le circuit addition neur 16 est un additionneur en parallèle de type connu qui peut comporter deux circuits intégrés dans lesquels la retenue de sortie est inversée et utilisée comme neuvième bit pour indiquer l'état positif ou négatif de la sortie numérique. Ainsi, le circuit additionneur 16 délivre une sortie numérique à neuf bits dont le neuvième bit est zéro ou un suivant que la sortie numérique est posi- tive ou négative Les informations numériques in versées de l'additionneur 16 sont utilisées pour obtenir à partir de ce dernier une sortie binaire en complément à deux et produire un comptage binaire décalé dans le compteur de programme 28. Il est bien entendu que la fonction du circuit consiste à produire des impulsions de synchronisation synthétisées CL1 par le conducteur 44 et des impulsions de synchroni- sation CL2 par le conducteur 42, correspondant dans le temps aux passages par zéro dans les sens positif et négatif du signal sinusoïdal d'entrée 84. Il est donc souhaité que l'impulsion de synchronisation CL du conducteur 44 corresponde dans le temps avec le peint 90 du signal 84 de données d'entrée (figure 3) et que les impulsions de synchronisation CL2 du conducteur 42 correspondent dans le temps avec la ligne gt du signal 84 de données d'entrée. A titre d'exemple, il est possible de supposer qu'initialement, l'impulsion de synchronisa- tion CL1 apparait au point 92 en retard de phase sur la forme d'onde 84 et que l'impulsion de synchronisation CL2 apparaît au point 93 en retard de phase Il est souhai- table de déterminer la valeur du retard de phase entre le point 90 et la ligne 99 , et entre la ligne 9t et la ligne 95, et d'avancer la synchronisation ou la phase des impulsions de synchronisation CL1 et CL2 pour ramener à zéron 1'inter- talle ou le retard de phase 8 et O1.La phase peut dga- lement être en avance comme aux points 113 et 121. Dans les conditions de retard de phase, les impulsions de synchronisation CL1 sur le conducteur 44 vers le registre t4 commandent ce dernier pour qu'il mémorise la sortie numérique de l'amplitude positive au point 92 de la forme d'onde 84. A cet instant, la sortie numérique inversée sur les conducteurs 52 vers l'additionneur 16 a la mMme amplitude mais elle est inversée, ou en condition négative. Ainsi, les deux signaux numériques s'équilibrent. Mais étant donné que l'information numérique de sortie sur les conducteurs 52 correspond à la forme d'onde 94 en pointillés sur la figure 3. la scrtie de somme numérique sur les conducteurs 15 devient négative pendant la majeure patie de l'alternance positive de la forme d'onde 84 et devient positive pendant l'alternance négative de cette forme d'onde . L'additionneur 24 applique les informations numéri- ques à neuf hLta au dispositif de mémorisation, ou circuit de registre 26, Le circuit qui commande l'addition- neur 24 sera décrit plus en détail par la suite.A titre d'explication pour ce point, > il sera supposé que les informations à neuf bits passent directement par les conducteurs t5 et 54 vers le circuit de registre de mémo- risation 26. Ce dernier mémorise les. informations numéri- ques précedemment mémorisées dans le registre 14 à l'im pulsion de synchronisation CL1 et ces informations sont additionnées avec les informations numériques variables et inversées sur les conducteurs 52 à l'instant particulier de l'impulsion de synchronisation CL2 sur le conducteur 42. La figure 3 montre que cela correspond à additionner l'amplitude numérique de la forme d'onde 84 au point 92, correspondant à la ligne 99, avec la sortie numérique inversée correspondant à la ligne 96 au point 97, soit le complément du conducteur 95 au point 93. Si l'on suppose que la forme d'onde 84 est une sinusoïde parfaite, le circuit de mémorisation 26 mémorise un nombre numérique positif correspondant à un retard de phase, dont l'amplitude est double de la ligne 99 ou de la ligne 96, ou la somme des lignes 99 et 96. Quand la phase est en avance, l'impulsion de synchronisation CL1 commande le registre 14, par exemple au point 113, et l'im- pulsion do synchronisation CL2 commande le registre de mé mémorisation 26 au point 121. Il faut observer que dans ces conditions d'avance de phase, le registre t4 mémorise un nombre numérique négatif correspondant à la ligne 111 et à l'impulsion de synchronisation CL2, et le registre 26 mémorise la somme de l'invenseur 12 qui correspond à l'amplitude de la ligne 115 inversée, ou la ligne en pointillés 119 au point 121. Ainsi, le registre 26 mémorise un double signal négatif dans le cas d'avance de phase. Ceci élmine effectivement le problème d'annulation par la sortie inversée de l'inverseur 12 sur les conducteurs 52 avec les informations numériques sur les conducteurs 50, mais donne une information de signe positif ou nd- gatif. Le registre 26 transmet ces informations numéri- ques par les conducteurs 27 vers le compteur de programme 28. La figure 5 montre que le circuit 26 de registre de mémorisation consiste en plusieurs éléments de mémorisa- tion 100 constitués par des circuits basculeurs- connus destinés à mémoriser les bits d'informations numériques. Le circuit inverseur 104 sur le conducteur 105 applique des signaux inversés et les conducteurs 107 appliquent des signaux non inversés à chacun des éléments de mémo- tisation 100, ce qui chargd le nombre sous la forme d'un comptage pré-programmé dans le compteur de programme 28 par les conducteurs 27. Çeci convertit la représentation binaire en complément à deux de l'additionneur 24 à la sortie 54, en représentation binaire décalée utilisée pour r entrée du compteur de programme par les conduc- teurs 27.Le bit de changement positif ou négatif qui indique l'état des informations numériques à huit bits fournit par les éléments de mémorisation 100 un comptage pré-progammé donné au compteur 28 dans lequel les in formatons numériques d'entrée sont additionnées ou soustraites. Par exemple, si le signal numérique l'entrée est un nombre zéro correspondant, le comptage numérique pré-programmé appliqué au compteur de programme 28 est 128. Si le neuvième bit est un "1" le comptage numérique est un nombre positif à cause de son complément à deux inversé.Ceci assure- le chargement préalable du coenptage 128, plus les comptages qui correspondent au nombre numérique sur les conducteurs 54. Si le neuvième bit est "O", le comptage numérique est un nombre négatif en complément à deux inversé et le chargement pré-programmé du compteur 28 est 128, diminué du comptage numérique sur les conducteurs 54. Il est bien entendu que le compteur de programme 28 effectue un comptage pré-programmé d'une valeur donnée, pour assurer que le circuit puisse traiter les situations de retard ou d'avance. A titre d'exemple, selon la figure 5, la capacité de comptage du compteur de programme est 512. Ce comptage d'entrée, correspondant au point A est le comptage pré-programmé de 128. Le comptage D entre le comptage pré-programmé A et le comptage total E est 384 dans le présent mode de réalisation.Mas étant donné qu'il existe un comptage de retard égal à deux, db au circuit 32 de retard de remise à zéro et de rechargement, qui. sera décrit plus en détail par la suite, le point A est régle à deux positions, et le point D est également réglé à deux positions, ce qui donne pour D un comptage égal à 382. En fonctionnement, la synchronisation du signal d'erreur est telle que le compteur de programme 28 compte La valeur D dans l'intervalle de temps établi de chaque alternance de la fréquence d'entrée FS, soit 135 Hz. Ainsi, la fréquence de synchronisation d'entrée Fr appliquée sur le conducteur 64 est la fréquence qui donne un comptage de 382 dans l'alternance du signal d'entrée 384, soit une fréquence de 103,14 kHz dans le présent mode de réalisation. Comme cela a été décrit précédemment, si les impulsions de synchronisation CL1 et CL2 sont en retard sur les passages par zéro du signal d'entrée 84, le nombre sur les conducteurs 54 est un nombre positif vers le compteur de programme et correspond par exemple au point B, ce qui signifie que le comptage pré-program- mé a été augment Ceci réduit donc le comptage necessaire à effectuer dans le compteur et produit une impulsion de retenue qui, comme cela sera décrit par la suite allonge le temps d'apparition des impulsions de synchronisation CL1 et CL2 et amène donc le point de retard des impulsions de synchronisation plus près du point de passage par zéro. Etant donné que ce signai d'erreur est déterminé par l'amplitude, l'impulsion de synchronisation initialement en retard peut se trouver au point 92, et son amplitude correspond à la ligne 99,- puis diminue au cours du cycle suivant jusqu'à l'amplitude de la ligne 98, puis jusqu'à l'amplitude de la ligne 971 pour l'impulsion de synchronisation CL2. Si les informations numériques verJ le circuit de mé- morisation 26 par les conducteurs 54 sont négatives, le nombre dans le compteur de programme est réduit de la valeur numérique jusqu'à un point tel que le point C de la figure 5 par exemple. Ceci impose un temps de comptage plus long pour le cycle que les 135 Hz, et réduit ainsi l'avance de phase des impulsions de synchronisation CL1 et CL2 par rapport à la forme d'onde d'entrée 84. Un signal de fréquence d'entrée Fr, qui,dans le cadre de la présente description peut être 103,14 kHz, est appliqué par le conducteur 64 au compteur de programme 28 et fait progresser ce dernier jusqu'à ses dernieres positions. AIL comptage complet, le compteur 28 délivre une impulsion courte de retenue de sortie sur le conducteur 67 ce qui, pendant une période de comptage, produit une forme d'onde 86 d'impulsions courtes et négatives à la fréquence de 270 liz L'instant d'apparition de ces impulsions courtes de sortie est en retard ou en avance sur les passages par zéro de la forme d'onde d'entrée 84 d'un nombre qui est proportionnel au nombre que contient le registre 26 et qui, à son tourt est programme dans le compteur de programme 28. Le signal de sortie 86 est appliqué par le conducteur 66 au circuit diviseur 30 qui produit, comme le montre la figure 2, des impulsions de sortie rectanguLaires avec une simultaneité dans le temps en 101 et 103, et formant ainsi un signal de sortie 88 rectangulaire dont la fréquence est approximativement 135 Hz. Ce signaI de sortie est appliqué à la porte ET 36 par les conducteurs 74 et 76, et à la porte ET 38 par le conduc- teur 78 et I'inverseur 40. Le signal d'impulsions courtes négatives 86 est appliqué à son tour aux portes ET 36 et 38 par les conducteurs 68 et 72, l'inverseur 34 et les conducteurs 80 et 82. Ainsi, une impulsion de synchronisation de sortie CL1 apparaît sur le conducteur 44 par la porte ET 36 quand le signal de sortie par le circuit diviseur 30 et le conducteur 74 est simultané avec une impulsion positive reçue par l'inverseur 34 et le conducteur 80. La figure 2 montre que ceci correspond aux points 101 et 102 dans la séquence temporelle, avec les formes d'ondes respectives 88 et 86. A son tour , une impulsion de synchronisation de sortie est appliquée sur le conducteur 42 par la porte ET 38 sous l'effet de signaux rectangulaires par le conducteur 78 et l'inverseur 40 en coïncidence avec des impulsions courtes par l'inverseur 34 et le conducteur 82, correspondant aux points 87 et 89 des signaux de sortie respectifs 88 et 86. Chaque impulsion de retenue de sortie provenant du compteur de programme 28 correspondant au signal 86, est appliquée par le conducteur 68 et le conducteur 70 an circuit 32 de mise à zéro de retard en rechargement. Cette impulsion commande le circuit de retard 32 qui déli- vre sur le conducteur 33 une impulsion de sortie ramenant an repos le compteur de programme 28.Le signal de fré- quence d'entrée Fr est appliqué sur le conducteur 64 et produit deuz comptages dans le compteur de programme 28, ce qui donne à ce dernier le temps de revenir au repos et de se stabiliser avant de recevoir les comptages sui- vants par les conducteurs 27. Le compteur de programme 28 fonctionne en permanence et, à cause de ce délai né- gatif, il commence toujours à la positon 3 comme cela a été décrit précédemment. 11 peut exister dans le signal d'entrée 84 une erreur de vitesse pouvant produire un changement de phase ré- sultant d'un changement de fréquence du signal d'entrée. De maniere à former un circuit de réaction du type II avec amortissement critique, la sortie sur les conduc- teurs 15 est appliquée au circuit additionneur 18. Ce dernier additionne les informations numériques des conducteurs 56 avec celles des conducteurs 62, et délivre les informations de somme au registre de mémorisation 22. Quand ce dernier reçoit une impulsion do synchronisation CL2 par le conducteur 42, il mémorise les informations de l'additionneur 18 et les conserve. Ces informations numériques sont ensuite appliquées à un circuit 67 de fixation d'amplitude de type connu, ou diviseur numérique 65, à l'additionneur 24 par les conducteurs 60 et au registre de mémorisation 20 par les conducteurs 58. Le registre de mémorisation 20 est commandé de manière à mémo riser ces informations quand il reçoit l'impulsion de synchronisation CL1 par le conducteur 44. Le diviseur numérique 65 délivre l'un déterminé des bits significatifs du nombre à additionner aux informations numériques à 9 bits sur les conducteurs 15.Par exemple, le diviseur 65 peut fournir au circuit additionneur 24 le multiplican- de 2-6 de la sortie numérique du registre de mémorisation 22. Au cours des opérations suivantes, la sortie numéri- que sur les conducteurs 15 à l'impulsion de synchroni- nation CL2 est à nouveau additionnée avec le signal numé- rique du registre 20 dans le circuit additionneur t8, puis mémorisés dans le registre 22. Il faut observer qu'il peut s'agir d'un signal de signe positif ou négatif, suivant les conditions de retard ou d'avance du signal, et les informations sont additionrées successivement quels que soient les changements de phase de manière à former un système d'amortissement du type Il. Il va de soique de nombreuses modifications peuvent titre apportées au dispositif décrit et illustre sans sortir du cadre de l'invention. REVENDICATIONS t- Circuit numérique de boucle à verrouillage de phase destiné à produire des impulsions de synchronisation qui sont synchronisées avec des passages par zéro d'un signal de données d'entrée, circuit caractérisé en ce qu 'il comporte un convertisseur analogique-numérique destiné à quantifier continuellement l'amplitude analo- gique du signal de données r entrée en informations numériques, un dispositif de mémorisation commandé par une impulsion de synchronisation de manière à échantil- lonner et à mémoriser le quantum numérique desdites informations numériques à l'instant de ladite impulsion de synchronisation, un dispositif de comptage commandé par un comptage donné représentant le quantum numérique mémorisé dans ledit dispositif de mémorisation de maniere k compter le comptage donné en synchronisme avec le passage par zéro du signal d'entrés et à produire une im- pulsion de retenue à la fin du comptage, un circuit d'impulsions qui reçoit l'impulsion de retenue et qui délivre une impulsion de synchronisation de sortie corri gée en synchronisme avec elle, cette impulsion de syn chronisation étant en retard ou en avance sur le passage par zéro du signal de données d'entrée du temps nécessaire audit compteur pour effectuer ledit comptage don- né, et un dispositif destiné à appliquer ladite impulsion de synchronisation de sortie corrigée audit dispositif de mémorisation de manière que l'avance ou le retard dans le temps de l'impulsion de synchronisation corrigée déplace dans le temps l'impulsion de synchronisation de sortie pour l'amener en synchronisme avec les passages par zéro du signal de données d'entrée. 2- Circuit selon la revendication t, caractérisé en ce que ledit dispositif de comptage comporte un compteur, ledit dispositif de mémorisation comportant un circuit qui convertit ledit quantum numérique desdites informa- tions numériques en un comptage donné dans ledit compteur. 3- Circuit selon la revendication t, caractérisé ence qu'il comporte un premier dispositif e conversion des informations numérique s provenant dudit convertisseur ana logique-numérique en une sortie binaire en complément à deux contenant un neuvième bit numérique de sortie, ce neuvième bit constituant un bit de signe "O" ou "1" suivant que la sortie numérique est positive ou négative, ledit dispositif de mémorisation comprenant un dispositif destiné à convertir la sortie binaire en complément à deux dudit premier dispositif en un comptage binaire prd-program- mé et décalé dans le compteur. 4- Circuit selon la revendication 3, caractérisé en ce que ledit dispositif de mémorisation comporte plusieurs éléments de mémorisation destinés à mémoriser des bits individuels et un circuit inverseur qui iuver*e les bits de signe pour l'un desdits éléments de mémorisation et qui produit un comptage pré-programmé pour le dispositif de comptage dans lequel les informations numériques provenant du premier dispositif sont additionnées ou soustraites. 5- Circuit selon la revendication 4, caractérisé en ce qu'il comporte un circuit d'horloge destiné à fournir un signal d'horloge audit compteur, ledit comptage préprogrammé fourni audit compteur étant compté à la fré quence dudit signal d'horloge, qui correspond dans le temps avec les passages par zéro du signal de données d'entrée. 6- Circuit selon la revendication 3, caractérisé en ce que ledit premier dispositif comporte un premier circuit registre de mémoirisation commandé par ladite première impulsion de synchronisation de manière à mémoriser les informations numériques quantifiées provenant du conver- tisseur analogique-numérique à l'instant de la première impulsion de synchronisation, un inverseur destiné à inverser la sortie d'informations numériques du convertisseur analogique-numérique et un premier circuit additionneur destiné à additionner la sortie dudi premier circuit registre de mémorisation et dudit inverseur, et produisant une sortie binaire en complément à deux pour ledit disposi tif de mémorisation, et dont le neuvième bit de sens étabLit si la sortie binaire est positive ou négative. 7- Circuit selon la revendication 6, caractérisé en ce que ledit dispositif de mémorisation comporte un se- cond circuit registre de mémorisation commandé par ladite seconde impulsion de synchronisation de manière à ad ditionner les informations numériques dudit premier circuit registre de mémorisation avec les informations numé- rues dudit inverseur, à l'instant de ladite seconde impulsion de synchronisation. 8- Circuit selon la revendication 7, caractérisé en ce que ledit dispositif de mémorisation comporte un dispositif destiné à convertir ladite sortie binaire en complément à deux en un comptage binaire décalé dans ledit dispositif de comptage. 9- Circuit selon la revendication 7, caractérisé en ce qu'il comporte un dispositif d'amortissement critique comprenant un troisième circuit registre de mémorisation qui reçoit et mémorise les informations numériques dudit premier circuit additionneur à l'instant de ladite première impulsion de synchronisation, un diviseur numé- rique destiné à additionner une partie divisée des informations numériques mémorisées dans ledit troisième circuit registre de mémoisation avec la sortie dtinfor- mations dudit premier circuit additionneur à I' instant de ladite seconde impulsion de synchronisation, ledit dispositif d'amortissement comprenant un autre dispositif de mémorisation et un autre circuit additionneur destiné a additionner lesdites informations numériques mémorisées dans ledit troisième circuit registre de mémorisation aux informations numériques mémorisées ensuite dans ledit troisième circuit registre de mémorisation et reçues dudit premier circuit additionneur à l'instant de ladite premier impulsion de synchronisation, le total en étant divisé numériquement et additionné à la sortie dudit premier circuit additiommeur à l'instant de ladite seconde impulsion de synchronisation. 10- Circuit selon la revendication 5, caractérisé en ce qu'il comporte en outre un dispositif de retard à la remise au repos commandé par lesdits signaux d'hor- loge de manière à produire une impulsion de remise au repos et les comptages initiaux pour ledit dispositif de comptage afin de lui permettre de ae stabiliser avant de recevoir le comptage provenant dudit dispositif de mémorisation.