FR 2337917 A1 19770805 FR 7600317 A 19760108 La présente invention se rapporte d'une façon générale aux circuits intégrés à semi-conducteur et à intégration poussée, et concerne plus particulièrement un circuit intégré comportant un grand nombre de cellules de mémorisation binaire qui peuvent autre adressées directement pour y lire ou y écrire des données. Il est connu que des mémoires à accès direct peuvent être formées au moyen d'un grand nombre de pastilles de circuits intégrés comportant chacune un grand nombre de cellules de mémorisation de données binaires. Les plus grands circuits largements répandus dans le commerce ne comportaient, jusqu'à présent, que 1 024 cellules de mémorisation constituées chacune par un condensateur de mémorisation et trois transistors à effet de champ à métal-oxyde-semi-conducteur (Mos), ou davantage, destinés à-mémoriser et à lire la tension aux bornes du condens#ateur de mémorisation. Il a été proposé d'utiliser des cellules de mémorisation dynamiques qui ne comportent chacune qu'un seal transistor, ce qui permet de placer un plus grand nombre de ces cellules sur une seule pastille de circuit in tégré de dimensions pratiques.Mais l'utilisation de ce type de cellule de mémorisation rend difficile de déterminer si un n 1 n ou un MO" est mémorisé dans la cellule en raison des variations relativement réduites du niveau de tension qui en résultent quand la cellule est adressée. Un autre problème difficile résultant,de l'augmentation du nombre des cellules est qu'un plus grand nombre d'entrées d'adresse est nécessaire pour définir de façon unique une cellule de mémorisation particulière. Le temps nécessaire pour retrouver un bit de donnée particulier dans une mémoire à accès direct, appelé généralement temps d'accès, constitue toujours un facteur critique. Etant donné qu'un nombre de pastilles de mémoire à accès direct sont généralement utilisées dans un ensemble de forte densité d'équipement, une faible consommation d'énergie constitue une condition important L'invention concerne donc une mémoire à accès direct perfectionnée dans laquelle 4 096 cellules de mémorisation sont disposées en 64 rangées et 64 colonnes. La pastille comporte six conducteurs d'adresse qui aboutissent aux entrées d'un registre d'adresse de rangées à six bits ainsi qu'aux entrées d'un registre d'adresse de colonne à six bits.Les données appli quées aux six conducteurs d'entrée indiquant la rangée d'une cellule de mémoire particulière sont introduites dans le registre d'adresse de rangée par un signal d'échantillonnage d'adresse de rangée. Ce signal déclenche également un cycle automatique destiné à détecter le niveau logique mémorisé dans chaque cellule de la rangée adressée et à transférer ce niveau à un bit correspondant d'un registre de mémorisation à 64 bits et aussi à ramener les cellules dans leur état initial. Les données d'adresse sont ensuite appliquées aux six entrées d'adresse pour indiquer la colonne de la cellule de mémorisation particulière et un signal d'échantillonnage d'adresse de colonne déclenche une séquence destinée à placer les données d'adresse dans le registre d'adresse de colonne.Si la pastille est sélectionnée par un signal sur le conducteur d'entrée de sélection de pastille , l'adresse de colonne est décodée et linformation du bit adressé dans le registre à 64 bits qui contient l'information de la cellule adressée est ensuite transférée à un registre de sortie de données Un signal d'écriture appliqué à la pastille fait passer la nouvelle information dans un registre d'entrée de données et la transfère automatiquement dans la position adressée du registre de colonne ainsi que dans la cellule adressée de la matrice de mémoire.A la fin de cette introduction d'adresse de rangée, les 64 cellules de la rangée adressée ont été automatiquement régénérées avec les données précédemment lues dans les cellules, à l'exception près de la position adressée du registre de colonne qui a été modifiée. les données dans le registre de sortie sont disponibles entre des cycles de lecture successifs. le signal d'écriture arrête le cycle de lecture sil apparaît avant l'instant où des données doivent être transférées dans le registre de sortie de données, auquel cas la sortie de données passe au niveau 11111.Selon un autre aspect important de l'invention, le temps d'accès peut être considérablement réduit en adressant successivement des cellules de mémoire de la meme rangée car, lorsqutune rangée a été adressée et que les données ont été transférées au registre de colonne, des cycles de lecture, d'écriture ou lecture-modification-écriture peuvent être éxécutées successivement sur n'importe quel nombre de bits du registre de colonne, en changeant simplement les entrées d'adresse pour chacune d'une série d'-entréead'adresses de colonne.Etant donné que 11 organisation générale de la mémoire a accès direct n'impose que six broches d'adresse et un total de seulement dix broches de données, la pastille peut être conditionnée dans un bot- tier de circuit intégéré standard à seize broches en deux rangées. Différents aspect de 11 organisation de la mémoire à accès direct ainsi qu'un circuit perfectionné d'amplificateur de détection et d'autres circuits spécifiques seront également décrits. D'autres caractéristiques et avantages de l'invention apparattront au cours de la description qui va suivre. Aux dessins annexés, donnés uniquement à titre d'exemples nullement limitatifs la fig. 1 est un diagramme synoptique d'une mémoire dynamique dynamique à accès direct selon l'invention, la fig. 2 est un schéma de ltun des 64 circuits d'amplificateur de détection et d'écriture de la mémoire accès direct de l fig. 1;; la fig. 3 est un schéma du circuit d'horloge et de commande de rangée de la mémoire à accès direct de la fig. 1, la fig. 4 est un diagramme de temps destiné à illustrer le fonctionnement du circuit de la fig. 3, la fig. 5 est un schéma du circuit d'horloge et de commande de colonne de la mémoire à accès direct de la fig. 1, la fig. 6 est un diagramme de temps destiné à illustrer le fonctionnement du circuit de la fig. 5, la fig 7 est un schéma d'un étage de retard que comportent les circuits d'horloge et de commande des fig. 3 et 5, la fig. 8 est un diagramme de temps destiné à illustrer le fonctionnement de étage à retard de la fig. 7, la fig. 9 est un schéma d'un registre d'entrée que comporte la-mémoire à accès direct de la fig. 1, la fig. 10 est un schéma d'un décodeur que comportent les circuits de décodage de rangée et de colonne de la mémoire à accès direct de la fig. 1, la fig. il est un schéma représentant le registre de sortie de données du circuit de la fig. 1, la fig. 12 est un schéma dlune porte NON OU du circuit de la fig. 1, la fig. 13 est- un diagramme de temps qui illustre un cycle ecture-modification-écriture du circuit de la fig. 1, et la fig. 14 est un diagramme de temps destiné à illustrer le mode de fonctionnement par "Page" du circuit de la fig. 1. La description qui va suivre est divisée en deux parties essentielles. La première partie a pour but de décrire en détail les composants des circuits sans tenter d'en expliquer le fonctionnement. La seconde partie est destinée à expliquer le fonctionnement en supposant qu'alors le lecteur est familiarisé avec la première partie. la fig. 1 représente donc une mémoire dynamique à accès direct selon l'invention, désignée globalement par 10. La mé- moire 10 est fabriquée sur un seul circuit intégré, selon la technologie des transistors à effet de champ à métal-isolantsemi-conducteur. La mémoire 10 est du type à canal N bien que le type à canal P pourrait éventuellement convenir. Par conséquent, le terme de niveau haut désigne la tension Vgg, positive dans le type à canal N ou négative dans le type à canal P, tandis que le niveau "bas" désigne le potentiel -de la masse. le circuit intégré 10 comporte de-préférence un total de 4 096 cellules de mémorisation binaire disposées suivant une matrice 64 x 64 avec des rangées R1 à R64 et des colonnes Ci à C64. Chaque cellule de mémoire, par exemple la cellule R1C1 comporte un transistor à effet de champ Il et un condensateur 12. La grille du transistor 11 ainsi que les grilles des transistors de toutes les autres cellules de la première rangée sont connectées à un conducteur RA# d'adresse de rangée.Les conducteurs d'adresse de rangée R82 à RA64 sont connectés de la même manière aux grilles de tous les transistors des cellules des rangées 2 à 64. le transistor il et le condensateur 12 sont connectés entre la ligne omnibus de colonne CE1 et un potentiel fixe qui peut autre Vgg, ou la masse comme dans le cas présent, de même que les transistors et condensateurs de toutes les autres cellules de mémoire de la première colonne. Les transistors et les condensateurs des cellules des colonnes 2 à 64 sont connectés de la même manière aux lignes omnibus de colonne CE2 à Cl64. Il faut remarquer que douze bits sont nécessaires pour adresser individuellement 4 096 cellules de mémoire. Mais six entrées d'adresse communes D seulement sont appliquées en permanence à un registre 14 d'adresse de rangée à six bits et à un registre 16 d'adresse de colonne à six bits. Comme cela sera décrit ci-après, les informations d'adresse de rangée à six bits et d'adresse de colonne à six bits sont multiplexées entre les registres d'adresse de rangée et de colonne. Un décodeur 18 d'adresse de rangée sélectionne l'un des conducteurs d'adresse de rangée BA. à RA64 en réponse aux six bits de données mémorisés dans le registre d'adresse de rangée.Les 64 lignes omnibus de colonne C31 à CB, sont connectées à -64 circuits SA à SA64 d'amplificateurs de détection et d'écriture formant un registre à 64 bits, comme cela sera décrit par la suite. L'un de ces 64 amplificateurs de détection est sélectionné par le codeur de colonne 20 en fonction d'un code d1adresse à six bits mémorisé dans le registre 16 d'adresse de colonne. Le registre 14 d'adresse de rangée, le décodeur 18 d'adresse de rangée et les amplificateurs de détection SA1 à SA64 dans leurs cycles de lecture et de régénération de rangée sont commandés automatiquement d'une manière prédéterminée, qui sera décrite par la suite, par un circuit 22 d'horloge et de commande de rangée en réponse à un signal RAS d'échantillonnage a'adresse de rangée. Le registre 16 d'adresse de colonne, le décodeur de colonne 20, les circuits SA1 à SA64 d'amplificateurs de détection et d'écriture dans leurs cycles de lecture et d'écriture de colonne ainsi que le registre et tampon 28 de sortie de données sont commandés automatiquement par un circuit 24 d'horloge et de commande de colonne en réponse à un signal CAS d'échantillonnage d'adresse de colonne. Les données sont introduites dans un registre et tampon 26 d'entrée de données qui est commandé.par le circuit 24 d'hor- loge et de commande de colonne et le signal d'entrée d'écriture ECRcomme cela sera décrit ci-après. Un signal de commande d'écriture est appliqué avec le signal CAS d'échantillonnage d'adresse de colonne à une porte NON OU 30, et un signal CS ede sélection de pastille est appliqué à un registre 32 d'entrée de sélection de pastille . Quatre tensions d'entrée Vbb, Vgg, Vcc et la masse sont nécessaire pour faire fonctionner le circuit et sont désignées collectivement par la référence 34. il est donc important de noter que seize connecions extérieures au total sont nécessaires pour faire fonctionner le circuit intégré 10 qui peut ainsi être monté dans un bottier standard à seize broches. Chacun des circuits SU à SA64 d'amplificateurs de détection et d'écriture contient les circuits représentés dans le cadre en pointillés sur la fig. 2, désigné par la référence SA1. Chaque amplificateur de détection est commandé par un certain nombre de signaux provenant du circuit 22 horloge et de commande de rangée, apparaissant en haut de la fig 2, et par des signaux provenant du circuit 24 d'horloge et de commande de colonne, du registre 26 d'entrée de données et du décodeur de colonne 20, apparaissant sur le côté droit de la fig.2. il faut remarquer que, pour des raisons de commodité, les conducteurs de commande des circuits SA1, SA2 et SA64 d'amplificateurs de détection et d'écriture de la fig. 1 sont disposés dans le même ordre que si le circuit de la fig. 2 était tourné de 900 en sens inverse des aiguilles d'une montre. L'amplificateur de détection SA1, par exemple, comporte des transistors Q1 et Q2, Q3 et Q4, Q5 et Q6 qui sont connectés entre la ligne omnibus de colonne CE1 et une borne 50 de dé- clenchement de cycle. les points capacitifs 52, 54 et 56 sont ainsi formés entre les transistors Q1 et 42 Qj et Q4 et Q5 et Q6 respectivement, avec de petites capacités de mémorisation représentées par les condensateurs 62, 64 et 66. Les grilles des transistors Q3 et Q5 sont connectées aux conducteur 58 d'autorisation de référence et la grille du transistor Q1 est connectée au conducteur 60 d'autorisation de signaux. La grille du transistor Q4 est commandée par le point 52 et la grille du transistor Q2 est commandée par le point 54. Les dimensions relatives des transistors Q2 et Q4 et/ou les #capacités des condensateurs 62 et 64 sont choisies de manière que, Si les points 52 et 54 sont au même potentiel quand le conducteur 50 de déclenchement de cycle passe du voisinage de Vgg à la masse, comme cela sera décrit plus en détail par la suite, le point 54 se décharge plus rapidement afin d'assurer que le transistor Q2 est bloqué et que le transistor Q4 reste débloqué. Inversement, si le point 52 se trouve à un potentiel prédéterminé inférieur au point 54, quand le conducteur 50 de déclenchement de cycle passe du voisinage de V à la masse, le transistor Q2 gg reste débloqué et le transistor Q4 est bloqué. il faut remarquer que le point 52 commande également la grille du transistor Q6. Ainsi, si le point 52 reste au niveau haut, le point 56 suit le point 50 à la masse.Inversement, si le point 52 suit point 50 å la masse, le point 56 reste au voisinage de Vgg Le point 56 est connecté à la grille du transistor Q7 qui connecte lui-mme le point 70 de remise à 1'état initial à la grille du transistor Q8. Un condensateur de réaction 72 relie le point 74 au point 56 et introduit une réaction qui maintient le transistor Q7 complètement débloque quand le point 70 de remise à l'état initial passe à une tension haute quand le point 56 est au niveau haut. Le transistor Qg connecte la ligne omnibus de colonne CBI à la tension d'alimentation V afin de la charger préalablement gg à la tension Vgg diminuée d'une tension seuil pendant le cycle de charge préalable. La grille du transistor Qg est commandée par le conducteur 76 de charge préalable retardée de rangée. le transistor Q70 connecte la ligne omnibus CE1 de colonne à la ligne omnibus de données 32 et il est commandé par le conducteur 80 d'entrée de sélection de colonne. Le conducteur 80 est également connecté à la grille du transistor Q11 pour autoriser la commande d'écriture qui est alors connectée aux grilles des transistors Q12 et Q13 de l'amplificateur de détection sélectionné seulement. Le transistor Q12 connecte le conducteur 82 d'entrée de données complémentées au point 74 et le transistor Q13 décharge le point 56 à la masse lorsqu-'il est débloqué. Le condensateur Q14 est débloqué par un conducteur 86 de charge préalable retardée de colonne afin d'amener le point 87 au potentiel de la masse du point 80 de commande d'écriture pendant la période de charge préalable. La fig. 3 représente en détail le circuit 22 d'horloge et de commande de rangée. Un signal d'entrée RAS d'horloge d'échantillonnage d'adresse de rangée est appliqué à une borne extérieure 21 et, de là, à un inverseur 100. Le signal de sortie de l'inverseur 100 est appliqué à une série de huit étages de retard 101 à 108 en cascade. Le signal de sortie de l'inverseur 100 est également appliqué à l'entrée d'un inverseur 110 dont la sortie attaque 11 étage de retard 112 Le signal de sortie de l'inverseur 110 est appliqué aux entrées de charge préalable des étages de retard 101 à 108 et à l'entrée de l'étage de retard 112. Le signal de sortie de l'inverseur 100 est également appliqué à l'entrée de charge préalable de l'étage de dè retard 112. La fig. 7 est un schéma de l'un des étages de retard. L'é- tage de retard 101 par exemple est du type déarit dans la demande de brevet des Etats-Unis d'Amérique n0 337 132 déposée le ler mars 1973, au nom de la Demanderesse. L'étage de retard 101 comporte un circuit de réaction constitué par des transistors 120 et 121 connectés en série entre V et la masse et for gg mant un point de sortie D. Un transistor 123 relie Vgg à la grille du transistor 120, indiquée par le point C. Un condensateur 124 relie le point de sortie D au point C.Un point d'entrée de temporisation 125 est connecté directement à la grille du transistor 123 et à 11 entrée d'un premier étage de temporisation comprenant les transistors 126 et 127 connectés entre Vgg et la masse et dont la sortie est désignée par A. le point A est connecté à 11 entrée d'un second étage de temporisation constitué par les transistors 128 et 129 connectés entre Vgg et la masse et formant un point de sortie B. Le point B est connecté à la grille du transistor 121. le transistor 130 connecte le point C à la masse. Un signal de charge préalable est appliqué aux grilles des transistors 127, 128 et 130, désignées par le point R étant donné que le signal de charge préalable ramène 11 étage à zéro. Le fonctionnement de l'étage de retard de la fig. 7 est illustré par le diagramme de temps de la fig. 8 sur laquelle les courbes représentent les tensions aux points désignés par lez même référenceslittéralesavec l'indice "v". il sera supposé par exemple que l'entrée 125 est au niveau bas, c'est-à-dire au potentiel de la masse et que le point R de charge préalable est au niveau haut, c'est-à-dire à Vgg. Les transistors 127, gg 128 et 130 sont débloqués de sorte que les points A et C sont au potentiel de la masse et que le point B se trouve à une tension seuil au-dessous de Vgg, ce qui débloque le transistor 121 maintenant le point de sortie D au potentiel de la masse. Ainsi, avant que le point d'entrée 125 ne soit amené au niveau haut, le point R passe au niveau bas comme-le montre la fig. 8. il en résulte que les transistors 127, 128 et 130 sont tous bloqués et que le transistor 123 est débloqué et charge le point C vers Vgg, le point B restant au niveau haut à ce moment. En même temps, le point A passe au niveau haut quand le transistor 126 est bloqué, de sorte que le transistor 129 est dé bloqué et le point B passe maintenant au potentiel de la masse en bloquant le transistor 121 à un temps prédéterminé après que le point C a été chargé à Vgg diminuée d'une tension seuil, tandis que point D reste au voisinage du potentiel de la masse. Quand le transistor 121 est bloqué, la sortie D commence à passer au niveau haut, ce qui fait passer le point C au-dessus de à àcause du condensateur 124. Ceci maintient le transistor 120 complètement débloqué et permet au point de sortie D de passer très rapidement à Vgg. Quand le point R de charge préalable gg passe au niveau haut, les points A, C et D passent au niveau bas et le point B au niveau haut. Les signaux AR à JR d'horloge de rangée sur la fig. 4 sont des représentations des tensions produites respectivement par l'inverseur 100 et les étages de retard 101 à 108, en réponse au signal RAS d'échantillonnage d'adresse de rangée. Les sorties de ces composants sont désignées par les mêmes référence littérales que les signaux d'horloge. En outre, la sortie de l'inverseur 110 est désignée par FRP sur la fig. 4, identique au signal d'échantillonnage d'adresse de rangée à l'excep- tion du niveau plus élevé de Vgg, de l'ordre de 12 volts, plu tôt que des niveaux de tension TTl (logique à transistor-transistor) généralement inférieurs à 3 volts. La sortie de l'étage de retard 112 est désignée par DPR.Le signal LPR passe de Vgg à la masse avec le signal RAS d'échantillonnage d'adresse de rangée, car l'étage de retard 112 est ramené au repos par le signal d'horloge AR Le signal DPR de charge préalable retardée de rangée passe au niveau haut une période de retard après que le signal de première charge préalable de rangée FRP est passé au niveau haut, comme le montre la fig. 4. La fig. 3 montre que le signal d'horloge AR provenant de l'inverseur 100 et le signal d'horloge d provenant de l'étage de retard 101 sont appliqués au registre 14 d'adresse de-rangée. Ce registre 14 contient six bits dont l'un est désigné par la référence 14a sur la fig. 9. Cet étage 14a est du type décrit dans la demande de brevet des Etats-Unis d'Amérique n0 441 500 déposée le il février 1974 au nom de la Demanderesse. L'étage 14a comporte des transistors 150, 151, 152 et 153 con nectés en croix . les transistors 150 et 151 sont connectés entre un point d'autorisation 154 et la masse et les transis tors 152 et 153 sont également connectés entre ce point d'autorisation 154 et la masse. Les grilles des transistors 150 et 153 sont interconnectées de même que les grilles des transistors 1-52 et 151. Les transistors 150 et 153 présentent une transconductance relativement faible pour une tension source-grille donnée, comparée à celle des transistors 152 et 151. Le point de sortie vraie 156 est formé entre les transistors 150 et 151 et il est connecté au point de grille 164 par le condensateur 157. Le point de sortie complémentée 158 est formé entre les transistors 152 et 153 et il est relié au point 160 par le condensateur 159. Le point de grille 160 des transistors 152 et 151 peut être chargé préalablement à Vgg diminuée d'une tension seuil par le transistor 162 tandis que le point de grille 164 des transistors 150 et 153 peut être chargé préalablement par le transistor 166. Les grilles des transistors 162 et 166 sont commandées par un point 176 de charge préalable. le point 160 est connecté à la masse par les transistors 168 e-t 170 en série, la grille du transistor 168 constituant le point d'entrée de données et la grille du transistor 170 étant connectée au point 172' d'échantillonnage. le point 164 est connecté à la masse par le transistor 174 dont la grille est connectée au point 158 de sortie complémentée. Quand le signal de charge préalable au point 176 passe à Vgg, les points 160 et 164 sont chargés à Vgg diminuée d'une tension seuil. Le point d'autorisation 154 et le p#oint d'échantillonnage 172 sont au niveau bas, de sorte que les transistors 170 et 174 sont bloqués. Le transistor 168 est débloqué par une entrée "1" ou bloqué par une entrée "O". Il sera supposé que entrée de données est au niveau "1". Quand l'entrée de charge préalable 176 passe au niveau bas, les transistors 162 et 166 sont bloqués, maintenant la charge préalable des points 160 et 164. Le point d'échantillonnage 172 est d'abord amené au niveau haut, ce qui débloque le transistor 170, puis le point d'autorisation 154.Puisqu'il a été supposé que le transsistor d'entrée 168 aaété débloqué par une entrée "1", un circuit conducteur est établi entre le point 160 et la masse. le point 160 est donc déchargé à la masse avant l'apparition du signal d'autorisation. Quand ce dernier apparalt, les transistors 150 et 153 sont débloqués tandis que les transistors 151 et 152 sont bloqués. Le transistor 150 étant débloqué et le transistor 151 bloqué, la sortie vraie au point 156 suit le signal d'autorisation au point 154, tous à Vgg puisque le condensateur de réaction 157 maintient l'attaque de grille du transistor 150 pendant la transitoire de commutation.En outre, avec le transistor 152 bloqué et le transistor 153 débloqué, la sortie complémentée au point 158 reste au niveau de la masse. Il sera maintenant supposé que l'entrée de données est au niveau QU, Dans ce cas, aucun circuit conducteur n'est établi entre le point 160 et la masse.#Les points 160 et 164 sont à la méme tension haute quand le signal d'autorisation apparat, de sorte que les transistors 150, 151, 152 et 153 sont tous conducteurs. Puisque la transconductance des transistors 151 et 152 est supérieure à celle des transistors 150 et 153, la tension au point 158 s'élève plus rapidement qu'au point 156, généralement deux fois plus vite. Le point 158 atteint la tension seuil du transistor tandis que le point 156 est encore bien au-dessous de ce seuil. Quand le seuil est atteint au point 158, le transistor 174 devient conducteur et décharge le point 164. Le point 164 étant déchargé, les transistors 150 et 153 sont bloqués.Avec le transistor 151 débloqué et le transi-stor 150 bloqué, la sortie vraie au point 156 revient au niveau -de la masse sans avoir atteint la tension seuil. Entretemps, le transistor 153 est bloqué et le transistor 152 débloqué, de sorte que la sortie complémentée au point 158 suit le signal d'autorisation jusqu Vgg puisque la tension de déblocage du transistor 152 est maintenue par le condensateur de réaction 159. Ainsi, dans le cas d'une entrée HO, s la sortie complémentée suit le signal d'autorisation jusqu a Vgg tandis que la sortie vraie reste au potentiel de la masse, tandis qu'avec une entrée t1 n la sortie vraie suit le signal dautorisation jusqu'à Vgg et la sortie complémentée reste au potentiel de la masse Les douze sorties, six vraies et six complémentées, des six bits du registre d'adresse de rangée sont reliées à 64 dé#o- deurs de rangée désignés globablement par la référence 18 et dont l'un est désigné par 18a sur la fig. 10. Le décodeur 18a est aussi décrit dans la demande de brevet des Etats-Unis d'Amérique n0 441 500 précitée.Le point de sortie 200 de chaque dé codeur est connecté à l'un des conducteurs RA1 à RA64 adresse de rangée Des points de charge préalable 202 et 203 sont chargés à Vgg par un transistor 204 pendant la période de charge préalable de rangée et, particulièrement, par le signal de sortie FRP de l'inverseur 110. Six transistors 205 à 210 connectent le point 202 à la masse. Les grilles des- transistors 205 à 210 sont connectées à une combinaison unique de six sorties vraies ou complémentées provenant du registre 14 d'adresse de rangée Un transistor de transfert 212 connecte le point de charge 202 au point de charge 203, c'est-à-dire à la grille du transistor 214. Ce dernier connecte un point 218 d'autorisation de décodage au point de sortie 200. Un condensateur de réaction ramène le point de sortie 200 au point 203.La grille du transistor 212 est connectée à Vgg et permet au condensateur de-réaction 216 d'attaquer la grille du transistor 214 au-dessus de Vgg en isolant ainsi la charge capacitive du point 202 du point de réaction 203. Il importe de noter que les sorties vraies et complémentées du registre 14 d'adresse de rangée sont au niveau bas pendant la charge préalable, car les transistors 150, 151, 152 et 153 sont débloqués et le point d'autorisation 154 est à la masse. Par conséquent, les six transistors 205 å 206 sont bloqués dans chacun des 64 décodeurs de rangée. Ceci permet aux points 202 et 203 d'entre chargés à Vgg diminuée d'une tension seuil pendant le cycle de charge préalable. Après ce cycle, les données d'adresse sont émises par les registres d'adresse 14, de sorte que l'un au moins des transistors 205 à 210 de 63 parmi les 64 décodeurs est débloqué et que les points de charge 202 et 203 de ces 63 décodeurs sont déchargés. Mais les six transistors 205 à 210 de l'un des décodeurs restent bloqués, de sorte que les points 202 et 203 restent au niveau haut et le transistor 214 reste débloqué. Ensuite, quand le point 218 d'autorisation de décodage passe au niveau haut, la sortie 200 passe également au niveau haut. Quand le point de sortie passe au niveau haut, le condensateur 216 ramène la tension au point 203 pour maintenir le transistor 214 complètement débloqué et pour permettre au point 200 de passer à toute la tension Vgg. Le transistor 212 isole le point 202 du point 203 pendant la phase de réaction. Pour en revenir à la fig. 3, il faut remarquer que la sortie AR d'horloge de rangée fournit le signal d'échantillonnage au registre d'adresse de rangée tandis que la sortie d'horloge de rangée ER fournit le signal d'autorisation. La sortie DR d'horloge de rangée fournit le signal d'autorisation de décodage de rangée au décodeur de rangée 18. Le signal SE d'autorisation de signaux appliqués aux amplificateurs de détection est produit à partir des signaux d'horloge de rangée- t et FR ainsi que du signal DRP de charge préalable retardée de rangée- par le circuit constitué par les transistors 220, 222, 224 et 226. Le transistor 220 connecte Vgg à un point 228 et le transistor 222 connecte le point 228 à la masse. De même, le transistor 224 connecte le point 60 à Vgg et le transistor 226 connecte le point 60 à la masse. Un condensateur 232 relie les points 228 et 60. La grille du transistor 220 est connectée à la sortie d'horloge de rangée 3#. Les grilles des transistors 222 et 224 reçoivent le signal DRP provenant de l'étage de retard 112 et la grille du transistor 226 est commandée par le signal FR d'horloge de rangée. Le point 60 est le point d'autorisation de signaux pour les 64 amplificateurs de détection et circuits détecteurs SA1 à SA64. En présence du signal DRP, le transistor 224 est débloqué et charge le point 60 à Vgg moins un seuil, et le transistor 222 est débloqué pour décharger le point 228 à la masse. Les transistors 220 et 226 sont tous deux bloqués. Peu de temps après le passage au niveau du signal DRP, bloquant les transistors 220 et 224, le signal d'horloge ss passe au niveau haut, débloque le transistor 220, ce qui fait passer le point 228 à une tension égale à Vgg moins une tension seuil. Le condensateurs 232 fait passer le point 60, qui se trouvait précédemment à Vgg moins une tension seuil comme le montre le segment 230a sur la fig. 4, à une tension beaucoup plus élevée égale à environ-deux fois Vgg moins deux tensions seuils, comme le montre le segment 230b.Cet état persiste jusqu'à ce que l'horloge FR passe au niveau haut et débloque le transistor 226. Ceci décharge immédiatement le point 60 à la masse, comme le montre le segment 230c de la fig. 4. Comme cela sera expliqué plus en détail par la suite, le niveau de tension haute 230b du signal d'horloge d'autorisation de signaux est importante pour le fonctionnement des amplificateurs de détection, ainsi que l'instant d'apparition du segment 230c. Le signal d'autorisation de référence RE apparalt au point de sortie 58 d'un circuit constitué par des transistors 241 à 244, identique à celui décrit ci-dessus en regard du point 60 de sortie d'autorisation de signaux. La tension au point 58 est Vgg moins un seuil, comme le représente le segment 240a de la fig. 4, jusqu'à ce que l'impulsion d'horloge BR passe au niveau haut en débloquant le transistor 241 et en produisant la tension plus élevée représentée par le segment 240b. Ensuite, quand l'impulsion d'horloge BR passe au niveau haut, le transistor 244 est débloqué et décharge le point 58 en produisant le flanc arrière 240c. Le signal de déclenchement de cycle RI appliqué aux amplifica#teurs de détection est produit au point 50 par le fonctionnement des transistors 252 et 254 et par les signaux d'horloge HR et de charge préalable retardés de rangées DRP. En présence de ce signal DRP qui est appliqué à la grille du transistor 252, le point 50 est chargé à V moins un niveau seuil, comme gg le représente le segment 250a de la fig. 4. Quand le signal DRP passe au niveau bas, le point 50 reste chargé à ce potentiel en raison de sa capacité répartie. Ensuite, quand l'impulsion d'horloge HR passe au niveau haut, le transistor 254 est débloqué et décharge le point 50 à la mas#se, comme le représente le ~segment 250b de la fig. 4. Le signal R de remise à l'état initial appliqué aux amplificateurs de détection est constitué simplement par le signal de sortie JR de l'étage de retard 108. Comme cela a été mentionné précédemment, le signal DRP de la fig. 4 est le signal de sortie de l'étage de retard 112 et il est utilisé pour assurer que les données sur les lignes omnibus de colonne ne sont pas modifiées avant que le conducteur RA d'adresse de rangée ne passe au niveau bas. Sur la fig. 5, le circuit 24 d'horloge et de commande de colonne de la fig. i est représenté par la partie du circuit encadré en pointillés et désignée par la référence 24. Il y a lieu également de se reporter au diagramme de temps de la fig. 6. Le signal CAS d'échantillonnage d'adresse de colonne est appliqué à une série de circuits comprenant un inverseur 300, un étage de retard 301, un registre 32 de sélection de pastilles et-des étages de retard 3D3 à 306. La sortie de llinverseur 300 est également reliée à un second inverseur 308 dont la sortie attaque un étage de retard 309. Les sorties de l'inverseur 300 des étages de retard 303 et 303 à 306 sont désignées AC a sur les fig. 5 et 6. le signal de sortie de l'inverseur 308 est représenté par le signal FCP de première charge préalable de colanne de la fig. 6 et il est utilisé pour ramener au repos les étages 301 et 303 à 306 ainsi que les tampons d'entrée 16 d'enregistrement d'adresse de colonne, le registre 32 de sélection de pastilles et les décodeurs de colonne 20.Le signal AC est utilisé pour ramener au repos listage de retard 309 dont le signal de sortie représente le signal DCP de charge préalable retardé de colonne, représenté sur la fig. 6. Les étages de retard 301, 303 à 306 et 309 sont du types illustré sur la fig. 7. Le registre 16 d'adresse de colonne est identique au registre 14 d'adresse de rangée en regard de la fig. 9 et les données sur les six entrées d'adresse sont enregistrées en réponse à la série des signaux A et BC qui sont appliqués respectivement aux entrées d'échantillonnage et d'autorisation. Le décodeur de colonne 20 est identique au décodeur de colonne 18. La sortie d'horloge -DC est connectée aux bornes d'autori- sation des 64 décodeurs de colonne de manière que l'une des sorties des décodeurs passe au niveau haut à peu près en meme temps que le signal d'horloge D. Les sorties des décodeurs sont connectées aux points 80 de sélection de colonne des circuits correspondants d'amplificateurs de détection d'écriture. Les données sont introduites dans la pastille par la broche 320 d'entrée de données, vers un registre 26 d'entrée de données. Oe dernier est aussi identique à celui de la fig. 9. Le registre d'entrée de données est chargé préalablement par le signal DCS provenant de l'étage de retard 309. Des données sont mémorisées dans le registre 26 à la commande du flanc positif du signal provenant de la porte NON OU 30, apparaissant quand le signal CAS et le signal d'écriture ECR passent au niveau bas. La sortie de la porte NON OU 30 est reliée à un étage de retard 324 du type décrit précédemment et qui délivre le signal d'autorisation du registre 26 d'entrée de données. Les sorties vraies et complémentées 326 et 328 du registre d'entrée de données sont reliées à des étages tampons constitués par des transistors 327 et 328 pour la sortie vraie et 329 et 330 pour la sortie complémentée. La sortie de données vraie du tampon est connectée à la ligne omnibus de données 332 tandis que la sortie 334 de données complémentées fournit le signal Dl de données complémentées aux circuits d'amplificateurs de détection et d'écriture. La sortie du circuit à retard 324 produit la commande d'écriture WC vers les circuits d'amplificateurs de détection et d'écriture. La fig. il représente en détail le registre 28 de sortie de données. Sous de nombreux aspects, ce registre 28 est semblable à celui de la fig. 9 et, par conséquent, les composants correspondants sont désignés par les memes références. Mais il faut remarquer qu'un transistor 340 relie le point 160 à la ligne omnibus de données 332. Il faut également noter que les sorties vraies et complémentées sont inversées par rapport au circuit de la fig. 9. Cela est d: a i ait que les données provenant de la ligne omnibus de données vers le point 160 du registre de sortie ne sont pas inversées, contrairement à l1in- version du transistor 168 pour la décharge du point 160 du registre d'entrée.Si la ligne omnibus de données est au niveau haut quand le signal d'autorisation DOLE passe au niveau haut, le point 158 suit le signal d'autorisation au niveau haut et le transistor 174 décharge le point 164 comme précédemment. Si la ligne omnibus de données est au niveau bas et si le point de grille 372 du transistor 340 est au niveau haut, ce transistor est conducteur et amène le point 160 au niveau bas tandis que le point 156 sui le signal d'autorisation au niveau haut. Le fonctionnement est exactement celui précédemment décrit, à l'exception près du moyen de décharger le point 160. Le transistor d'isolement 340 introduit les données de la ligne omnibus de données 332 dans le registre 28 de sortie de données. Le signal DOLP de charge préalable du registre de sortie de données est produit par le point 342 de la fig. 5 qui est également désigné par DOLP de manière à correspondre à la courbe correspondante de même désignation de la fig. 6. Ce signal de charge préalable est produit par le circuit comprenant les transistors 344, 348, 350 et 352. Le transistor 344 charge le point 346 à Vgg diminuée d'un seuil pendant le signal de charge préalable retardé de colonne pendant lequel BC est à la masse. Le point 342 passe au niveau haut en raison du fait que le signal d'horloge BC passe le transistor 350, le condensateur 354 amenant le point 346 au-dessus de Vgg pour maintenir le transistor 350 débloqué. Le point 342 de charge préalable (DOL?) reste au niveau haut jusqu'à ce que le signal d'horloge EC passe au niveau haut. A ce moment, le transistor 348 est débloqué et amène le point de réaction 346 à la masse, ce qui bloque le transistor 350 tandis que le transistor 352 est conducteur et amène le point 342 à la masse, ceci étant possible puisque le transistor 350 est bloqué.Il faut donc remarquer que le signal DOLP de charge préalable test au niveau haut que pendant l'intervalle entre l'impulsion BC et l'impulsion Ec. Le signal DOIE d'autorisation est produit au point 360 par suite du fonctionnement du transistor 362 et 364. Il résulte de# l'impulsion d'horloge FC que le transistor 362 est débloqué pour charger le point 360 jusqu'à Vgg SiF0 estprélevé au point C du circuit jus#u'a#Vgg à retard. Cette charge subsiste au point 360 jusqu'à ce que le point 342 produisant le signal de charge préalable passe au niveau haut et, à ce moment, le transistor 364 est débloqué et décharge le point 360 à la masse.Il faut remarquer que cela ne se produit qu'au cycle suivant" de sorte que es données valables sont présentes aux sorties entre les cycles. Un signal DOLIC de commande d'isolement de registre de sortie de données est produit par le circuit comprenant les transistors 370, 373, 376 et 378. Le transistor 370 connecte le point 372 à la sortie du circuit à retard 301. Le point 374 qui commande la grille du transistor 370 est chargé à Vgg moins une tension seuil pendant le signal DCP de charge préalable retardé de colonne, mais il peut être déchargé à la masse par le transistor 376 à la commande du signal d'écriture WC provenant de la sortie du circuit à retard 324. Le transistor 378 décharge alors le point 372 à la masse à la commande du même signal d'écriture WC provenant de l'étage de retard 324. Le condensateur 380 amène le point 374 au-dessus de Vgg à la commande du passage du point 372 à Vgg quand la sortie BC du circuit à retard 301 passe au niveau haut.Dans le cas où les transistors 376 et 378 ne sont pas débloqués par un signal ECR, le point 372 passe finalement au niveau bas bans la sortie d'horloge BC passe au niveau bas pendant la charge préalable, car le point 374 reste au niveau haut et le transistor 370 reste débloqué. Les sorties fraies et complémentées 382 et 384 du registre de sortie de données commandent respectivement les grilles des transistors 388 et 386 qui constituent le tampon de sortie de données. Le point central entre les transistors 386 et 388 constitube la sortie de données de la pastille. Le transistor 390 charge préalablement la ligne omnibus de données à Vgg moins une tension seuil pendant le signal dDOP de charge préalable retardé de colonne, pour une raison qui sera décrite ci-après. Le registre 32 de sélection de pastilles est identique à celui de la fig. 9, à 11 exception près que deux transistors en parallèle remplacent le seul composant 168. Les entrées de ces deux transistors reçoivent le signal OS de sélection de pastille et le signal RAS d'échantillonnage d'adresse de rangée. La pastille nJ-est sélectionnée que si ces deux signaux d'entrée sont au niveau bas de manière que la sortie complémentée du registre de sélection de pastilles passe au niveau haut à la commande du signal d'horloge BO. La sortie complémentée du registre 32 est reliée à l'entrée de l'étage de retard 303. Si cette entrée ne passe pas au niveau haut, l'étage de retard 303 ne délivre aucun signal de sortie.Les étages de retard 303 à 306 ne délivrent aucun signal de sortie à moins que la pastille ne soit sélectionnée, et que les signaux RAS et CAS soient tous deux appliqués à la pastille. L'absence de ces sorties d'horloge bloque la fonction d'écriture et la fonction de sortie de données, comme cela sera décrit par la suite. La fig. 12 représente en détail la porte NON OU 30. Cette porte 30 comporte des transistors 500 et 502 connectés en série entre V et le point de sortie 504 qui délivre le signal gg DILS d'échantillonnage de registre d'entrée de données. Le point 504 est connecté à la masse par des transistors 506 et 508 en parallèle. La grille du transistor 506 est connectée à la broche d'entrée CAS d'échantillonnage d'adresse de colonne et la grille du transistor 508 est connectée à la broche d'entrée ECR. La grille du transistor 502 est connectée à Vgg par un transistor 510 et au point de sortie 504 par un condensateur de réaction 512.La grille du transistor 510 est connectée à Vgg. Comme cela a été décrit précédemment, le circuit à retard j01 est identique à celui décrit en regard de la fig. 7, et la grille du transistor 500 est connectée au point n de cette figure et re çoit, par conséquent, le signal d'horloge | . Comme le montre la fig. 8, le point n passe nettement au-dessus de V à la gg commande du signal d'échantillonnage d'adresse de rangées.Mais le point C est au niveau bas à tous les autres moments, de sorte qu aucune puissance n'est consommée par la porte NON OU 30 sauf quand un signal RAS est reçu par la pastille, faisant passer le signal horloge BRC au niveau haut, le transistor 500 se comportant comme un commutateur et le transistor 502 comme une charge de haute performance avec réaction. Le point de sortie 504 reste au niveau bas tant que l'un ou l'autre des signaux CAS et ECR est au niveau haut. Quand le dernier de ces signaux passe au niveau bas, le point 504 passe au niveau haut, amenant la grille du transistor 502 au-dessus de Vgg et permettant au point 504 de passer à Vgg. La fig. 13 est un diagramme de temps montrant les relations entre les signaux appliqués aux douze broches extérieures de la pastille ?0, autres que les quatre broches d'alimentation pendant un cycle de lecture-modification-écriture. Le signal RAS d'echontillonnage d'adresse de rangée déclenche automatiquement tous les événements illustrés par le diagramme de temps de la fig. 4. De mimez le signal CAS d'échantillonnage d'dresse de colonne déclenche automatiquement tous les événements illustrés par le diagramme de temps de la fig. 6, conditionnés par ltétat de la broche de sélection de pastille (OS) et la broche d'é- criture (ECR).En général, le signal RAS d'échantillonnage d'adresse de rangée, qui est représenté par une transition de tension positive à la masse, fait passer les informations d'adresse présentes sur les six broches d'adresse dans le registre d'adresse de rangée, un seul conducteur d'adresse de rangée RAî à RA64 étant sous tension, et les données étant lues avec destruction dans chacune des cellules de mémoire de cette rangée par l'amplificateur de détection correspondant dans lequel l'information est détectée, mémorisée et remise en place dans la matrioe de mémoire après la lecture destructive.Ltapparition de la transition négative du signal CAS d'échantillonnage d'adresse de colonne un court instant plus tard fait passer les nouvelles informations d'adresse de colonne sur les six broches d'adresse dans le registre 16 d'adresse de colonne et l'état de la broche CS de sélection de pastille dans le registre 32 correspondant. Le signal CAS peut également déclencher un cycle d'écriture Si la broche d'entrée ECR est au niveau bas, comme cela sera décrit par la suite. Si l'on suppose que la pastille a été sélectionnée, ce qu'indique la broche OS au niveau bas, les données sont alors transférées dans le registre 28 de sortie de donnée depuis l'amplificateur de détection SA1-SA64 adressé.Après le transfert des données au registre de sortie, le signal à l'entrée de donnée est transféré dans le registre d'entrée de donnée si la broche ECR passe du niveau haut au niveau bas. Cette information est ensuite transférée automatiquement à la cellule adressée ainsi qu'à l'amplificateur de détection adressé. A la disparition des deux signaux RAS et CAS, une condition de charge préalable se présente, plaçant toute la pastille dans un mode d'attente à faible consommation en préparation pour un nouveau cycle. Un cycle de lecture peut avoir lieu sans cycle d'écriture, simplement en passant l'entrée ECR au niveau haut pendant la période où le signal RAS est au niveau bas. Par ailleurs, le cycle de lecture peut être sauté en plaçant l'entrée ECR au niveau bas avant que CAS ne passe au niveau bas. Selon un autre aspect important de l'invention, le signal CAS d'échantillonnage d'adresse de colonne peut être répété un certain nombre de fois pendant la période où le signal CAS est au niveau bas, dans le but de réduire le temps d'accès tout en réduisant également la consommation d'énergie, Ceci est possible chaque fois qu'une série de bits d'adresse se partagent une adresse de rangée commune, soit pour des cycles de lecture seulement, d'écriture seulement ou de lecture-modification-écriture dans toutes conbinaisons.Ceci sera appelé ci-après "mode de page" et ce mode est possible par le fait qu'après un échantillonnage d'adresse de rangée les données de chaque cellule de la rangée adressée sont transférées et mémorisées dans chacun des amplificateurs de sdétection, les données d'un nombre quelconque de ces amplificateurs pouvant être lues ou modifiées sans terminer un cycle de rangée. Une commande d'écriture provoque l'é criture de nouvelles données dans 11 amplificateur de détection pour les rappeler ultérieurement, encore dans le mode de page, ainsi que dans la cellule de matrice de mémorisation pour les rappeler lorsqu'un signal RAS apparat. Une régénération des 64 bits dans la rangée adressée se produit automatiquement en réponse à un échantillonnage d'adresse de rangée.Si la broche de sélection de pastille U reste au niveau haut, indiquant que la pastille n'est pas sélectionnée, la sortie de donnés passe à l'état "ouvert". Si la pastille est sélectionnée et si l'entrée EX est au niveau bas avant le signal d'échantillonnage d'adresse de colonne, ce qui produit un cycle d'écriture et non un cycle de lecture, la sortie de donnée passe à l'état #1'#. Bien entendu, si la pastille est sélectionnée et si entrée ECR est au niveau haut, la sortie de données représente exactement les données mémorisées dans la cellule adressée. Un autre avantage important de l'invention réside dans le fait que les données à la sortie de donnéesrestentvaliCiesdspuis la transition d'horloge F~ d'un cycle dléchantillonnage CAS jusqu'à la transition BC du cycle d'échantillonnage suivant. Il apparat, en regard des fig. 3, 4, 9 et 10, que le premier signal de charge préalable de rangée FRP et le signal de charge préalable retardée de rangée DKP sont tous deux au niveau haut avant l'apparition du signal RAS suivant. Par conséquent, les sorties des étages de retard 101 à i08 sont au niveau bas et les points 160 et 164 des registres d'adresse de rangée et de colonne ainsi que les points 202 et 203 du décodeur de rangée sont au niveau haut. Les lignes omnibus de colonne CE1 sont chargées à Vgg moins un niveau seuil par suite du déblocage du transistor Qg de la fig. 2. Le signal DHP débloque également les transistors 224, 243 et 252 (fig. -3) de sorte que les points 60, 58 et 50 sont chargés à Vgg moins un seuil, comme le montrent les segments 230a, 240a et 250a sur la fig. 4, et débloque également les transistors 222 et 242 pour décharger les points 228 et 238 à la masse. A l'apparition au flanc négatif suivant du signal RAS, le premier signal de charge préalable de rangée FSP et le signal de charge prealable retardée de rangée DEP passent tous deux au niveau bas. Ceci bloque les transistors 162 et 166 (fig. 9) du registre d'adresse de rangée ainsi que le transistor 204 (fig.10) du décodeur de rangée. La transition négative du signal DEP bloque les transistors 224, 243 et 252 (fig. 3), ce qui maintient la tension de charge aux points- 60, 58 et 50, et bloque les transistors 222 et 242 de manière à isoler les points 228 et 238 de la masse.Des transistors Qg (fig. 2) sont également bloqués, ce qui maintient la charge des lignes omnibus de colonne CE1 à CB, correspondantes. L'échantillonnage d'adresse de rangée déclenche alors la séquence des transitions positives d'horloge AR à J. La transition d'horloge AR échantillonne les registres d'adresse de rangée en débloquant les transistors 170. La transition d'horloge BR autorise les registres d'adresse de rangée de sorte que six d'entre eux passent dans des états d'échantillonnage représentant les états des six conducteurs d'adresse qui sont connectés aux grilles des transistors 168. A la transition d'horloge BR, les transistors 220 et 241 (fig. 3) sont débloqués pour charger les points 228 et 238 à Vgg moins un niveau seuil. Cette tension est transférée par capacité aux points 58 et 60 qui passent nettement au-dessus de Vgg, comme le montrent les segments 230b et 240b sur la fig. 4. Les niveaux de tension élevés sur les points 58 d'autorisation de référence et les points 60 d'autorisation de signaux débloquent complètement les-#transistors Q1, Q3 et Q5 (fig. 2) des 64 amplificateurs SA1 à SA6, de sorte que les points 52, 54 et 56 sont chargés à-toute la tension des lignes omnibus de colonne CE1 à CB64 qui, il faut le rappeler, ont été chargées par les transistors Qg pendant la période où le signal DRP de charge retardée était au niveau haut. Le signal d'autorisation de référence sur le point 58 est alors supprimé par l'apparition de la transition d'horloge DR, car le transistor 244 est débloqué pour décharger le point 58 à la masse, comme le montre le segment 240c sur la fig. 4. Ceci bloque les transistors Q3 et Q5 des 64 amplificateurs de détection, maintenant les tenions de référence correspondant aux points 54 et 56, transférées depuis les lignes omnibus de colonne 031 à Cl64. La transition d'horloge DR autorise également le décodeur de rangée 18 en plaçant au niveau haut le point 218 (fig. 10), ce dont il résulte immédiatement qu'un seul des conducteurs d'adresse de rangée RA1 à RA64 passe au niveau haut. Les 63 autres conducteurs d'adresse de rangée restent au niveau bas. Il sera supposé que le premier conducteur d'adresse de rangée B1 est adressé et passe au niveau haut. Ce conducteur d'adresse passe au niveau haut à peu près en même temps que les transistors Q3 et Q5 sont bloqués, mais avec un léger retard car le signal d'autorisation de référence passe à la masse très rapidement. Si un "1", c'est-à-dire un niveau haut, est mémorisé dans le condensateur d'une cellule particulière, la ligne omnibus de colonne correspondante reste pratiquement à la meme tension de charge préalable.Au contraire, si un "0", c'est-à-dire une tension voisine de la masse, est mémorisé dans le condensateur d'une cellule, la tension sur la ligne omnibus de colonne cor restondante est diminuée jusqu'à une valeur déterminée par la capacité relative du condensateur de mémorisation et la capacité de la ligne omnibus de colonne. A l'apparition de la transition d'horloge Pi, le transistor 226 (fig. 3) est débloqué, de sorte que le point d'autorisation de signaux 60 passe à la masse, en bloquant les transistors Q1 des 64 amplificateurs de détection, ce qui maintient les nouvelles tensions sur les lignes omnibus de colonne. aux points 52 des amplificateurs.Ensuite, à l'aw parition de la transition d'horloge IIR, le transistor 254 (fig.3) est débloqué de sorte que le point 50 de déclenchement de cycle passe à la masse. Comme cela a eté décrit précédemment, les transistors Q2 et Q4 (fig. 2) et/ou les condensateurs 62 et 64 sont dimensionnés de manière que,si les tensions mémorisées aux points 52 et 54 sont les mêmes, le point 54 se décharge plus rapidement que le point 52, de sorte que le transistor 42 se bloque et que le transistor Q4 reste débloqué, indiquant la mémorisation d'un 1 n dans la cellule correspondante. Il en résulte que le transistor Q6 est débloqué et décharge le point 56 à la masse.Ensuite, à l'apparition de la transition d'horloge Jfi qui constitue le signal de rétablîssenient du point 70, les transistors Q7 et Q8 restent bloqués, de sorte que la ligne omnibus de colonne reste à la tension haute représenant l'état "1". Inversement, si un O était mémorisé dans la cellule de mémoire R1C1, la tension au point 52 a été réduite suffisamment pour que, au moment où le point 50 de déclenchement de cycle passe au niveau bas, le transistor Q2 soit débloqué et décharge le point 52 avant que le transistor Q4 ne soit débloqué pour décharger le point 54. Il en résulte que le transistor Q6 reste bloqué et que le point 56 reste au niveau haut, maintenant débloqué le transistor Q7.La transition d'horloge i, c'est-à-dire le signal de rétablissement, passe donc par le transistor Q7 en faisant passer le point 56 au-dessus de Vgg et débloque le transistor Q8, ce qui décharge complètement la ligne omnibus de colonne correspondante et le condensateur de la cellule de mémoire, en rétablissant le niveau l'0" de la cellule qui avait été détruit par le transfert de la charge provenant de la ligne omnibus de donnée chargée préalablement. Il importe de noter que, après la transition d'horloge JB, la tension sur chaque des 64 lignes omnibus de colonne C131 à CE364 est la même que celle mémorisée dans les cellules correspondantes avant le signal RAS d'échantillonnage d'adresse de rangée.En outre, les transistors Q8 sont maintenus débloqués lorsqu'un n est lu, et bloqués lorsqu'un 1 est lu jusqu'à ce que le signal RAS devienne à nouveau yasitif pour déclencher un- cycle de charge préalable (ou jusqu a ce que les données soient modifiées par un cycle d'écriture). Il faut donc remarquer que les 64 amplificateurs de détection et circuits d'écriture SA1 à SA64 se comportent comme un registre dans lequel les 64 bits de donnée mémorisés dans les cellules du conducteur- adressé sont transférés pour autre lus ou peuvent etre modifiés pour des cycles d'écriture ou de lecture-modification-écriture. Comme cela sera décrit ci-après, un nombre quelconque de ces opérations peuvent etre effectuées avec des cycles CAS multiples pendant un seul cycle RAS, c'est-à-dire en fonctionnement en mode de page. Quand le signal RAS passe au niveau haut, le conducteur d'adresse de rangée sélectionné passe au niveau bas à nouveau, ce qui bloque les 64 transistors des cellules de mémoire etmain- tient les données des lignes omnibus de colonne OB1 à CB, dans les condensateurs des cellules correspondantes. Il faut remarquer que les 64 cellules d'une rangée sont régénérées automatiquement en réponse à un signal RBS, ce signal pouvant apparaStre sans être suivi par un signal CAS d'échantillonnage d'adresse de colonne afin de régénérer périodiquement les cellules dyna- miques de mémorisation. Il y a lieu de se reporter maintenant aux fig. 5 et 6. Avant le passage au niveau bas du signal CAS, les signaux de première charge préalable de colonne FCP et de charge préalable retardée de colonne DCP sont au niveau haut. Par conséquent, les points 160 et 164 des registres d'adresse de colonne (fig. 9) sont chargés à Vgg moins un niveau seuil, ce dont il résulte que les transistors 162 et 166 sont débloqués et que les points 202~ et 203 (fig. 10) des décodeurs de colonne sont chargés à Vgg moins un seuil par suite du déblocage des transistors 204. De même, les points 374 et 346 (fig. 5) sont chargés à Vgg moins un niveau seuil.Les transistors 370 et 350 sont débloqués par les potentiels des points 374 et 347, de sorte que les points 372 et 342 sont à la masse puisque BC est à la masse à ce moment. En outre, la charge préalable retardée de colonne débloque le transistor 390, de sorte que la ligne omnibus de donnée 332 est chargée à Vgg moins un seuil et que les points 160 et 164 du registre d'entrée de données 26 sont également chargés à Vgg moins un seuil. Les sorties vraies et complémentées des six registres d'adresse de colonne 16 et les 64 conducteurs de sélection de colonne provenant des 64 décodeurs 20 sont à la masse. La sortie de la porte NON OU 30 et du circuit à retard 324 sont également à la masse, de sorte que les sorties vraies et complémentées 326 et 328 du registre d'entrée de données 26 sont à la masse et que- les transistors 327, 328,e329 et 330 sont tous bloqués de manière à isoler la ligne omnibus de donnée 332 qui peut alors être chargée à V moins un seuil, et les transistors gg 376 et 378 sont bloqués. Puisque le point 372 est à la masse pendant la période de charge préalable, le transistor 340 est bloqué pour isoler l'entrée du registre de sortie 28.Le point 342 est au niveau bas, ce qui maintient le transistor 364 à l'état bloqué et le point 360 reste au niveau haut depuis le dernier cycle a quand le signal d'horloge FC était au niveau haut, même si le transistor 362 est maintenant bloqué. Etant donné que le point 360 reste au niveau haut, les données dans le registre de sortie 28 restent valables, pourvu que la pastille a été adressée pendant le cycle CAS précédent, comme cela sera décrit plus en détail ci-après. Quand le signal: passe au niveau bas, la sortie AC de 1'inverseur 300 passe immédiatement au niveau haut. Par conséquent, la sortie de l'inverseur 308, c'est-à-dire le signal FCP de pre miere charge de colonne#, passe immédiatement au niveau bas et la sortie du circuit à retard 309, c'est-à-dire le signal de charge retardée de colonne DCP, passe immédiatement au niveau bas. Quand le signal FCP et le signal dot passent au niveau bas, les transistors 373 et 344 de la fig. 5 sont bloqués, isolant les tensions de charge des points 374 et 346. En outre, le transistor 390 est bloqué et isole la tension de charge de la ligne omnibus --de donnée 332.Les transistors de charge préalable des registres d'adresse de colonne 16 du décodeur de colonne 20 et du registre d'entrée 26 sont tous bloqués. En outre, les transistors de charge préable des étages de retard 301 et 303 à 306 sont bloqués. La transition dthorloge AC constitue également le signal d'échantillonnage des registres d'adresse de colonne 16 et la transistor BC est le signal d'autorisation des registres d'adresse 16 qui place les données des six conducteurs d'adresse dans les six positions des registres d'adresse de colonne.L'impulsion d'horloge B est également transférée par le transistor 370 au point 372 pour débloquer le transistor 340 et connecter ainsi le point 160 du registre de sortie 28 (fig. 11) à la ligne omnibus de donnée 332, et cette impulsion est également transférée par le transistor 350 pour faire passer le point 342 à Vgg, ce qui applique un signal de charge DOLP au registre 28 de sortie de donnée. Le point 342 débloque également le transistor 364, déchargeant ainsi le point 360 à la masse, ce qui amène à la masse le signal DOLE d'autorisation de registre de sortie, de sorte que les sorties vraies et complémentées 382 et 384 passent à la masse en bloquant les transistors 386 et 388 et en faisant passer la sortie de donnée en circuit ouvert. Les signaux d'horloge AC et B sont également appliqués au registre 32 de sélection de pastille de manière que le signal de sélection de pastille soit maintenu à l'apparition de l'impulsion d'horloge Bc. La sortie complémentée du registre de sélection# de pastille est reliée directement à l'entrée de l'étage de retard suivant 303. Si la pastille a été sélectionnée et si le signal RAS est au niveau bas, le registre de sélection de pastille délivre un signal de sortie à 11 étage de retard 303, de sorte que les transitions d'horloge Cc à FC suivent, comme cela est représenté en traits pleins sur la fig. 6.Si la pastille n'a pas été sélectionnée ou si le signal RAS est au niveau bas, les impulsions d'horloge Cc à FC n'apparaissent pas, comme cela est représenté en pointillés sur la fig. 6. Dans ce dernier cas, le décodeur de colonne 20 n'est pas autorisé par le signal DC etaucun signal OS de sélection de colonne n'est appliqué à la colonne adressée. Il faut aussi remarquer que, à l'apparition de l'impulsion d'horloge Bc, le point DOLP de charge préalable de registre de sortie de données passe au niveau haut, ce qui place le registre 28 à ltétat de charge préalable et fait passer à la masse les sorties vraies et complémentées, en bloquant des transistors 386 et 338. Ainsi, si la pastille n'est pas sélectionnée ou si RAS n'est pas apparus le signal DOLE d'autorisation de registre de sortie de données au point 360 reste au niveau bas car l'impulsion d'horloge SC n'apparais pas ; les sorties 382 et 384 restent au niveau bas et la sorite de- donnée reste à l'état de circuit ouvert de sorte que dans un ensemble de mémoire, la ligne omnibus de sortie de donnée qui est commune à de noms breuses pastilles reçoit des données valables provenant de la seule pastille qui a été sélectionnée. Il sera supposé maintenant que la pastille est sélectionnée et qu'un cycle de lecture-modification-écriture doit etre exécuté, c1est--à-dire que des données doivent être lues dans une cellule particulière et que de nouvelles données doivent être écrites dans cette meme cellule-Ce cycle est représenté sur la fig. 14. le cycle commence quand le signal RAS passe au niveau bas. L'état des six conducteurs d'adresse à la transition négative de RAS est mémorisé dans le registre d'adresse de renagée et les données provenant des 64 cellules de la ligne adressée sont transférées au registre#constitué par les 64 amplificateurs représentées par l'état des 64 transistors Q8. Un moment après l'apparition de la transition d'horloge de rangée DR, les entrées d' adresse sont changées extérieurement d'adresses de rangée valables en adresses de colonne valables et, un moment plus tard, le signal CAS passe au niveau bas, de sorte quelles nouvelles données d'adresse spécifiant la colonne sont transférées au registre d'adresse de colonne. Il en résulte tous les événements qui ont été décrits précédemment après les transitions d'horloge A; et BC. En outre, puisque la pastille est sélectionnée, la sortie complémentaire du registre de sélection de pastille passe au niveau haut, ce qui fait apparattre les transitions d'horloge CC à F0 aux étages de retard 303 à 306.Par conséquent, la transition d'horloge D débloque le décodeur de colonne 20 qui délivre un signal de sélection de colonne sur l'un des 64 conducteurs correspondants. Ceci débloque les transistors Q10 et Q11 de l'amplificateur de détection sélectionné Ski à SA64. Si l'amplificateur sélectionné contient un "O", c'est-à-dire si le transistor Q8 est débloqué et si la ligne omnibus de colonne CE1 est au niveau bas, la ligne omnibus de donnée 332 est également déchargée à la masse par les transistors Q8 et Q10.Il faut noter que, pendant cette période, la commande DOLIC d'isolement de registre de sortie provenant du point 372 est au niveau bas de sorte que le transistor 340 est débloqué et décharge le point 160 du registre de sortie 28. Ensuite, à l'apparition de l'impulsion d'horloge F, le transistor 362 est débloqué de sorte que le signal DOLE passe au niveau haut et, puisque le point 160 est déchargé, la sortie complémentée suit DOLE au niveau haut. Inversement, si le transistor Q8 de l'amplificateur de détection adressé est bloqué, indiquant qu'un "1" était mémorisé dans la cellule adressée, la ligne omnibus de donnée 332 reste au niveau haut et un "1" est maintenu dans le registre de sortie 28 car la sortie vraie suit DOLE au niveau haut pendant que le transistor 174 décharge le point 164. Les sorties 382 et 384 du registre de sortie débloquent le transistor 388 ou le transistor 386 pour produire un 1111 ou un 11011 à la sortie de donnée de la pastille. Les nouvelles données qui doivent être écrites dans la cellules sont appliquées à la borne 320 d'entrée de données du registre d'entrée 26, à un instant qui précède le passage au niveau bas du signal d'écriture ECR, comme l'indique la fig. 13. Le registre d'entrée de données est identique aux autres registres d'entrée déjà décrits. La combinaison du signal CAS et du signal ECR au niveau bas fait passer au niveau haut la sortie de la porte NON OU 30. La sortie de la porte 30 délivre le signal DILS d'échantillonnage de registre d'entrée de données (fig. 6) vers le registre d'entrée 26 et déclenche également le circuit à retard 324 qui, un court instant plus tard, délivre le signal DILE d'autorisation de registre d'entrée de données (fig. 6) au registre d'entrée, ce qui complète le maintien des nouvelles données d'entrée dans le registre d'entrée.Quand le registre d'en trée 26 est autorisé, les sorties 326 et 328 commandent le tampon de données vraies constitué par les transistors 327 et 328 pour outil fasse passer la ligne omnibus de donnée 332 à l'état "0" ou à llétat "1". Il faut rappeler que le transistor Q10 (fig. 2) de la colonne sélectionnée est bloqué par le signal OS de sélection de colonne, de sorte que la ligne omnibus de colonne sélectionnée, CE1 dans 11 exemple présent, est placée à Vggmoins un seuil ou à la masse suivant l'information mémorisée dans le registre d'entrée de données.En meme temps que le passage des nouvelles données sur la ligne omnibus de donnée, la sortie du circuit à retard 324 délivre également la commande d'écriture WC aux circuits d'amplificateurs de détection ei d'écriture (fig. 2), qui est transférée par le transistor Q11 qui n'est débloqué que dans la colonne sélectionnée par le signal CS, et elle débloque les transistors Q12 et-Q13. le transistor Q13 décharge le point 56 à la masse pour assurer que le transistor Q7 soit bloqué. Le transistor Q12 transfère le signal d'entrée de données complémentées DI produit par le tampon de complément constitué par les transistors 329 et 330, au point 74, c'est-à-dire 'à la grille du transistor Q8. Ainsi, Si un 11111 doit titre mémorisé dans la cellule, la ligne omnibus de donnée 332 et la ligne omnibus de colonne CB1 sont placées à 11 état "1", ou Vgg moins un niveau seuil. Ceci est possible à cause dll "O" au niveau de la masse sur la ligne omnibus 82 d'entrée de donnée complémentée qui bloque le transistor Q8. Puisqu'une rangée est sélectionnée, ce niveau est également transféré dans la cellule de mémorisation sélectionnée. Inversement, si un "O" doit être mémorisé, l'entrée DI débloque le transistor Q8 afin que la ligne omnibus de donnée j32 fasse passer la ligne omnibus de colonne CB à la masse et corrige l'état du transistor Q8 pour qu'il représente L'état voulu de la ligne de colonne. Cette dernière fonction est également né- cessaire dans le fonctionnement en mode de page qui sera décrit ci-après.Il faut remarquer que le signal de sortie du circuit à retard 324 fait passer à la masse la borne 372 de commande d'i- solement -de registre de sortie par suite du déblocage des transistors 376 et 378, ce qui bloque le transistor 340 et isole le re#gistre de sortie de la ligne omnibus de donnée, de sorte que les données qui viennent -dssêtre lues dans la cellule adressée restent disponibles même si 11 opération d'écriture change l'état de la ligne omnibus de donnée. Il faut également remarquer que le transistor Q14 est débloqué par le signal DCP de charge préalable retardée de colonne afin d'assurer que les grilles des transistors Q12 et Qlj soient déchargées et que ces transistors soient bloqués au début d'un cycle. A la fin des signaux RAS et CAS, toutes les sorties d'hor- loge AR à JR et AC à FC reviennent au niveau bas. Ceci fait cesser le signal sur le conducteur d'adresse de rangée RA1 de manière à bloquer les données dans les cellules de mémorisation et fait é- galement cesser le signal OS de sélection de colonne provenant du décodeur de colonne. Après un cycle de retard, le signal DRP de charge préalable retardée de rangée et le signal DCP de charge préalable retardée de colonne passent au niveau haut.La raison d'être du signal de charge préalable retardée est d'assurer que la ligne omnibus de colonne 0B1 se trouve à la tension appropriée jusqu'à ce que le transistor de la cellule soit bloqué par le retour -à la masse du conducteur d'adresse de rangée, RA1 dans l'exemple présent, de sorte que le niveau logique correct subsiste dans les cellules. Il résulte donc du cycle de lecture-modîfication-écriture que des données ont été transférées de toutes les cellules de la rangée adressée vers les circuits correspondants d'amplificateurs de détection et d'écriture quand les transistors Q8 correspondants ont été débloqués ou bloqués, de manière à mémoriser les données lues dans les cellules sur les lignes omnibus de colonne correspondantes. Les informations mémorisées sur la ligne omnibus de colonne adressée sont ensuite transférées au registre de sortie de données, dans le cas seulement ou la pastille est sélectionnée. La borne de sortie de donnée de toutes les pastilles non sélectioimées reste indontidionnellement en circuit ouvert quand le signal CAS apparaît. Les données ont été placées dans le registre d'entrée de données 26 de toutes les pastilles par le signal ECR. Les nouvelles données ont été transférées à la ligne# omnibus de colonne adressée et, par conséquent, à la cellule adressée et le transistor agde la colonne adressée a été mis en place dans la pastille sélectionnée seulement. Les données d'entrée sont introduites dans les registres d'entrée de toutes les pastilles mais ne sont transférées à la ligne colonne adressée que dans les pastilles sélectionnées. Dans le mode d'écriture, le registre de sortie de données 28 a été isolé de sorte qu'il continue à conserver des données valable lues dans les cellules pendant la partie de lecture du cycle. Cette sortie de donnée reste valable jusqu la transition d'horloge BC qui suit le signal d'échantillonnage CAS suivant. Une importante caractéristique de llinvention est illustrée par la fig. 14 en regard de laquelle il faut noter que les si gnaux d'échantillonnage CAS ,... CASn successifs peuvent être produits pendant un seul signal d'échantillonnage RAS, de façon à échantillonner différentes adresses de colonne 404a et 404b dans le registre d'adresse de colonne 16. Pendant chaque signal d'échantillonnage CAS1,. CASn séparé, un cycle de lecture, un cycle de lecture-modîfication-écriture ou simplement un cycle d'écriture peuvent être exécutés sans le retard de la partie du cycle d'adresse de rangée qui doit précéder le premier cycle d'adresse de colonne mais non les cycles d'adresse de colonne supplémentaires qui se partagent la même adresse de rangée.Ceci est possible par le fait que tous les circuits d'entrée et de sortie de données sont commandés par le signal d'échantillonnage d'adresse de colonne. Stil n'y a pas lieu de lire des données dans la cellule adressée, la partie de lecture du cycle peut être éliminée en appliquant le signal ECR avant le passage au niveau haut du dignal DOIE à la transition d'horloge FC. Le signal CAS ou le signal ECR peuvent autre utilisés pour commander la sortie de la porte NON OU 30 et déclencher le cycle d'écriture. Si le signal ECR est au niveau bas avant le signal CAS, le passage au niveau bas de ce dernier fait passer au niveau haut la sortie de la porte NON OU 30 et déclenche ainsi le transfert des nouvelles données dans le registre d'entrée 26.Le signal de sortie DILUE du circuit à retard 324 débloque alors les transistors 376 et 378 (fig. 5) à peu près en même temps que la transition d'horloge Bc, de sorte que la commande d'isolement de sortie de données passe au niveau bas et bloque le transistor d'isolement 340. Puisque le transistor 340 bloqué évite la décharge du point 160 du registre de sortie 28 (fig. 11), les transistors 151 et 152 restant débloqués et les transistors 150 et 153 sont bloqués par le transistor 174 de sorte qui uri est émis par le registre de sortie de données quand la transition d'horloge P, produit le signal d'autorisation de registre de sortie au point 360 après l'impulsion d'horloge E . Par conséquent, la broche de sortie de donnée passe inconditionnellement au niveau "1" indiquant que le cycle d'écriture seul a été exécuté. Bien qu'us seul mode de réalisation soit décrit en détail ci-dessus, il est bien entendu que diverses modifications peuvent y etre apportées sans sortir du cadre ni de l'esprit de l'invention. REVENDICATIONS 1 ~lEémoire à accès direct, caractérisée en ce qu'elle comporte une pastille semi-conductrice monolithique sur laquelle sont formés une matrice de cellules de mémoire comprenant chacune un condensateur de mémorisation de données, les cellules étant disposées en rangées et en colonnes, le condensateur de mémorisation de chaque cellule dans chaque colonne étant connecté à une ligne omnibus de colonne correspondante en réponse à une tension sur un conducteur d'adresse de rangée et les données étant transférées vers et depuis chaque cellule de chaque colonne par la ligne omnibus de colonne correspondante, un amplificateur de détection pour chaque ligne omnibus de colonne, destiné à discriminer entre au moins deux niveaux de tension représentant des états logiques et à mémoriser l'état logique détecté, plusieurs entrées d'adresse, un registre d'adresse de rangée destiné à mémoriser des données d'adresse appliquées aux entrées d'adresse, un décodeur de rangée destiné à autoriser un conducteur d'adresse de rangée spécifié par les données d'adresse dans le registre d'adresse de rangée, une entrée de signal d'échantillonnage d'adresse de rangée, un circuit d'horloge et de commande d'adresse de rangée commandé par un signal à l'entrée d'échantillonnage d'adresse de rangée de manière à provoquer automatiquement la mémorisation des données aux entrées d'adresse,dans le registre d'adresse de rangée, à commander un conducteur d'adresse de rangée afin d'autoriser les cellules de mémorisation de la rangée, à provoquer le transfert et la mémorisation des données des cellules de mémorisation dans les amplificateurs de détection respectifs par les lignes omnibus de colonne correspondantes, et à provoquer la nouvelle écriture des données des lignes omnibus de colonne correspondantes dans les cellules respectives, ladite pastille semi-conductrice portant en outre une entrée de signal d'autorisation d'adresse de colonne, un registre d'adresse de colonne destiné à mémoriser des données d'adresse appliquées auxdites entrées d'adresse, une ligne omnibus de données, un décodeur de colonne destiné à autoriser un amplificateur de détection adressé pour qu'il transfère des données entre la ligne omnibus de données et l'ampli~ ficateur de détection autorisé, une entrée de données, un registre d'entrée de données destiné à mémoriser les données appliquées à l'entrée de données, une sortie de donnée, un registre de sortie de données destiné à mémoriser au moins deux niveaux logiques et à appliquer des signaux logiques correspondant à la sortie de données,une entrée de signal de sélection de pastille, une entrée de signal d'écriture et un circuit d'horloge et de commande de colonne commandé par un signal d'échantillonnage d'adresse de colonne de manière à mémoriser les données appliquées aux conducteurs d'adresse dans le registre d'adresse de colonne et, en présence d'un signal prédéterminé à l'entrée de sélection de pastille, à autoriser un amplificateur de détection adressé pour qu'il transfère des données depuis l'amplificateur de détection, par l'intermédiaire de la ligne omnibus de donnée, vers le registre de sortie de données et, en présence d'un signal prédéterminé à l'entrée de sélection de pastille et à ltentrée d'écriture, à mémoriser des données appliquées à l'entrée de donnée dans le registre d'entrée de données et à transférer les données provenant du registre d'entrée de données vers l'amplificateur de détection autorisé tout en isolant le registre de sortie-de données de la ligne omnibus de donnée. 2 - Mémoire selon la revendication 1, caractérisé en ce que chaque amplificateur de détection comporte un amplificateur différentiel comprenant des bornes d'entrée de référence et de donnée, ltamplificateur étant agencé de manière à émettre un signal logique quand les entrées sont à peu près à la même tension et un autre signal logique quand les entrées sont à des niveaux de tension différents, et Un aispositif commandé par le circuit d'horloge et de commande de rangée de manière à charger préalablement la ligne c'#"bus de colonne correspondante à un niveau de tension de référence et à maintenir la tension de référence à la borne d'entrée de référence, puis å énettre un niveau logique en fonction du niveau de tension de la ligne omnibus de colonne correspondante après que la cellule de mémoire adressée correspondante a été autorisée. mémoire à accès direct, caractérisée en ce qu'elle comporte une pastille semi-conductrice monolithique sur laquelle sont formés une matrice de cellules de mémorisation disposées en rangées et en colonnes, la cellule de mémorisation de chaque colonne étant connectée à une ligne omnibus de colonne correspondante en réponse à une tension sur un conducteur d'adresse de rangée, et les données étant transférées vers et depuis una- que cellule de chaque colonne par la ligne omnibus de colonne correspondante, un amplificateur de détection pour chaque ligne omnibus de colonne, destiné à détecter l'état logique d'une cellule autorisée connectée à la ligne omnibus de colonne respective, quand la cellule est autorisée, et à maintenir l'état logique détecté, un circuit d'adresse de rangée destiné à autoriser une rangée de cellules de mémorisation désignées par des données d'adresse de rangée, une entrée d'échantillonnage d'a- dresse de rangée destinée à introduire un signal d'échantillonnage d'adresse de rangée dans la pastille, un circuit d'hor- loge et de commande d'adresse de rangée commandé par un signal d'échantillonnage d'adresse de rangée à l'entrée d'échantillonnage d'adresse de rangée de manière à provoquer automatique~ ment l'autorisation d'une rangée adressée de cellules de mémorisation et la détection des données dans les cellules de mémorisation de la rangée par l'amplificateur de détection correspondant, et le maintien de ces données, la pastille portant en outre une ligne omnibus de données, un circuit d'adresse de colonne commandé par un signal d'échantillonnage d'adresse de colonne appliqué à la pastille après le signal d'échantillonnage d'adresse de rangée, de manière à autoriser un amplificateur de détection adressé pour qu'il transfère des données entre la ligne omnibus de données et l'amplificateur de détection autorisé, et un circuit de transfert de données destiné à transfé~ rer des données entre la ligne omnibus de données et des circuits extérieurs à la pastille. 4 - Mémoire à accès direct, caractérisée en ce qu'elle comporte, sur une pastille semi-conductrice monolithique, une matrice de cellules de mémorisation disposées en un nombre égal de rangées et de colonnes, les cellules de mémorisation de chaque colonne étant connectées à une ligne omnibus de colonne correspendante en réponse à une tension sur un conducteur d'adresse de rangée et les données étant transférées vers et depuis chaque cellule de chaque colonne par la ligne omnibus de colonne cor respondrnte, un amplificateur de détection destiné à discri miner entre au moins deux niveaux de tension représentant des états logiques et à mémoriser l'état logique détecté, plusieurs entrées d'adresse binaires dont le nombre suffit seulement à définir ledit nombre égal de rangées et de colonnes, un registre d'adresse de rangée destiné à mémoriser des données d'adresse appliquées aux entrées d'adresse, un décodeur de rangée destiné à autoriser un conducteur d'adresse de rangée spécifié par les données d'adresse dans le registre d'adresse de rangée, une entrée d'échantillonnage d'adresse de rangée, un circuit d'horloge et de commande d'adresse de rangée commandé par un signal à l'entrée d'échantillonnage d'adresse de rangée de manière à provoquer automatiquement la mémorisation des données des entrées d'adresse dans le registre d'adresse de rangée, une entrée d'échantillonnage d'adresse de colonne, un registre d'adresse de colonne destiné à mémoriser des données d'adresse de colonne appliquées auxdites entrées d'adresse, un décodeur de colonne destiné à autoriser le transfert de données de la ligne omnibus de donnée vers une sortie de donnée et un circuit d'horloge et de commande de colonne commandé par un signal à l'entrée d'échantillonnage d'adresse de colonne de manière à mémoriser dans le registre d'adresse de colonne des données appliquées aux entrées d'adresse. 5 - Procédé d'adressage d'une cellule de mémorisation dans une mémoire à accès direct qui comporte une pastille semi-conductrice monolithique sur laquelle une matrice de cellules de mémorisation est disposée en rangées et en colonnes, procédé caractérisé en ce qu'il consiste essentiellement à appliquer un premier ensemble de signaux d'adresse binaires à un certain nombre d'entrées d'adresse de la pastille, puis à appliquer un second ensemble de signaux d'adresse aux mêmes entrées d'adresse de manière à identifier spécifiquement une colonne sélectionnée de la matrice, et identifier ainsila cellule sélectionnée. 6 - Procédé selon la revendication 5, caractérisé en ce que les signaux d'adresse du premier ensemble sont mémorisés sur la pastille avant que le second ensemble de signaux d'adresse soit appliqué aux entrées d'adresse. 7 - Procédé d'adressage d'une cellule de mémoire déterminée dans une mémoire constituée par une pastille semi-conductrice portant une matrice de cellules de mémorisation ciposées en ran gées et en colonnes, procédé dcaractérisé en ce qu'il consiste à appliquer séquentillement des premier et second ensembles de signaux d'adresse binaires aux mêmes entrées d'adresse de la pastille pour identifier la rangée et la colonne de la cellule de mémoire voulue. 8 - Procédé d'émission de données à partir d'une mémoire à accès direct formée sur une pastille semi-conductrice monolithique dans laquelle une série de périodes de charge préalables sont suivies chacune par une période d'accès aux données déclenchée par un signal d'échantillonnage, procédé caractérisé en ce qu'il consiste essentiellement à lire des données dans une cellule de mémoire sélectionnée pendant une période d'accès à mémoriser les données lues dans la cellule dans un registre de sortie de données pendant le reste de la période d'accès et au moins une partie de la période de charge préalable qui suit et à émettre les données du registre de sortie de données vers des circuits extérieurs à la pastille pendant au moins une partie de ladite période de charge préalable qui suit. 9 -Procédé d'accès à des données dans une mémoire à accès direct formée sur une pastille monolithique et comprenant plusieurs cellules de mémoire disposées en rangées et en colonnes, procédé caractérisé en ce qu'il consiste essentiellement à appliquer un signal d'échantillonnage de rangées à la pastille pour transférer automatiquement les données de toutes les cellules de mémoire d'une rangée adressée à un registre de colonne et à appliquer à la pastille un signal d'échantillonnage de colonne pour transférer ensuite automatiquement les données entre une position adressée du registre de colonne et des circuits extérieurs à la pastille. 10 - Procédé selon la revendication 9, caractérisé en ce que les données d'adresse de rangée et les données d'adresse de colonne sont introduites successivement dans la pastille par les mêmes entrées d'adresse. 11 - Procédé selon la revendication 9, caractérisé en ce qu'un signal d'écriture est introduit dans la pastille par le signal d'échantillonnage ne colonne de manière à provoquer le transfert automatique des données des entrées de données à la cellule de mémoire auressée. 12 - Procédé selon la revendication 9, caractérisé en ce que, en l'absence d'un signal d'écriture appliqué à la pastille en même temps que le signal d'échantillonnage de colonne, les données provenant d'une position adressée du registre de colonne sont émises automatiquement par la pastille en réponse à un signal d'échantillonnage de colonne. 13 - Procédé selon la revendication 12, caractérisé en ce qu'un signal d'écriture appliqué å la pastille une période prédéterminée après l'application à la pastille d'un signal d'échantillonnage de colonne provoque automatiquement le transfert des données d'une entrée de données vers une cellule de mémoire adressée après que les données sont émises de la position adressée du registre de colonne. 14 - Procédé selon la revendication 12, caractérisé en ce que le transfert des données vers ou depuis la pastille autorisée par un signal de sélection de pastille est interdit en l'absence d'un signal de sélection de pastille appliqué à cette dernière. 15 - Procédé selon la revendication 14, caractérisé en ce que la sortie de données passe à l'état de circuit ouvert en l'absence d'un signal de sélection de pastille. 16 - Procédé selon -la revendication 14, caractérisé en ce que la sortie de donnée passe à un état logique prédéterminé dans le cas où un signal d'écriture est appliqué à la pastille avant ou pendant une période prédéterminée après qu'un signal d'échantillonnage de colonne a été appliqué à la pastille. 17 - Procédé selon la revendication 9, caractérisé en ce que plusieurs ensembles de signaux d'adresse et d'échantillonnage de colonne sont appliqués séquentiellement à la pastille après un seul signal d'échantillonnage de rangée de manière à transférer successivement et automatiquement des données entre plusieurs positions du registre de colonne et des circuits extérieurs à la pastille. 18 - Circuit destiné à produire un signal d'horloge audessus d'une tension d'alimentation de drain entre des première et seconde transitions successives d'horloge, puis à une tension d'alimentation de source apyres la seconde transition d'horloge jusQu'à un signal de charge préalable qui apparaît une certaine période après la seconde transition d'horloge et qui se termine avant la première transition d'horloge suivante, circuit carac térisé en ce qu'il comporte une borne de charge préalable, une borne de sortie, un condensateur destiné à coupler la borne de charge préalable et la borne de sortie, un premier transistor qui connecte la borne de charge préalable à la tension d'alimentation de drain, un second transistor qui connecte la borne de charge préalable à la tension d'alimentation de source, un troisième transistor qui connecte la borne de sortie à la ten sion d'alimentation de drain et un quatrième transistor qui connecte la borne de sortie à la tension d'alimentation de source, les second et troisième transistors étant débloqués par le si gnal de charge préalable, le premier transistor étant débloqué par la première transition d'horloge et le quatrième transistor étant bloqué par la seconde transition d'horloge. 19 - Procédé de détection du niveau logique mémorisé par le condensateur d'une cellule autorisée dans une mémoire à ac cès direct formée sur une pastille semi-conductrice monolithique comprenant plusieurs cellules de mémoire qui comportent chacune un condensateur de mémorisation connecté à une ligne omnibus de colonne lorsqu'un transistor est débloqué par un signal d'auto risation, procédé caractérisé en ce qu'il consiste essentiel lement à charger préalablement la ligne omnibus de colonne à une tension de charge préalable, à échantillonner la tension de charge préalable sur la ligne omnibus de colonne et à mémoriser la tension échantillonnée à une borne de référence, à autoriser ensuite une cellule de mémorisation sélectionnée en débloquant le transistor de cette cellule, à détecter une variation prédé terminé-e à la ligne omnibus de colonne à partir de la tension échantillonnée mémorisée à la tension de référence et a Irsdifier la ten sion de la liqn.e omnibus de colonne dans le cas où une varia tion prédéterminée de la tension est détectée, pour la faire passer à la tension qui correspond à la tension aux bornes du condensateur de la cellule autorisée avant que celle-ci ne soit autorisée 20 - Procédé selon la revendication 19, caractérisé en eue q la ligne omnibus de colonne est chargée préalablement à une tension voisine a'une tension d'alimentation de drain, la ligne omnibus de colonne étant déchargée à une tension voisine d'une tension d'alimentation de source dans le cas où une variation prédéterminée de la tension de la ligne omnibus est détectée, par le déblocage d'un transistor qui connecte la ligne omnibus de colonne à une tension d'alimentation de source. 21 - Amplificateur de détection du niveau de tension sur une ligne omnibus de colonne connectée à une cellule de mémoire par un signal d'autorisation de rangée dans une mémoire à accès direct, amplificateur caractérisé en ce qu'il comporte un amplificateur différentiel avec des bornes de référence et d'entrée pouvant etre connectées à la ligne omnibus de colonne, l'amplificateur étant agencé de manière à émettre, lorsqu'il y est autorisé, un état logique si les bornes d'entrée sont à peu près à la meme tension et un autre état logique si les bornes d'entrée sont à des tensions différentes, et un circuit destiné à charger préala'rilement la ligne omnibus de colonne et la borne de référence à un niveau de charge préalable, puis à isoler la borne de charge préalable de la ligne omnibus de colonne et à connecter une cellule de mémoire à la ligne omnibus de colonne de manière à changer la tension de la ligne omnibus de colonne si ledit autre état logique est mémorisé dans la cellule de mémoire sans changer la tension à la borne de référence, puis à autoriser la sortie de l'amplificateur 22 - Procédé d'accès aux données dans une mémoire à accès direct formée sur une pastille monolithique portant plusieurs cellules de mémoire disposées en rangées et en colonnes, procédé caractérisé en ce qu'il consiste essentiellement à appliquer à la pastille un signal d'échantillonnage de rangée de manière à transférer automatiquement les données de toutes les cellules ae mémoire d'une rangée adressée à un registre de colonne, et à appliquer à la pastille un signal d'échantillonnage de colonne de manière à transférer automatiquement les données entre une position adressée du registre de colonne et des circuits extérieurs à la pastille, les données d'adresse de rangée et d'adresse de colonne étant introduites successivement dans la pastille par les mêmes entrées d'adresse. 23 - Mémoire à accès direct comprenant une pastille semiconductrice monolithique, caractérisée en ce qu'elle comporte une matrice de cellules de mémorisation disposées en ranges et en colonnes, la cellule de mémorisation de chaque colonne étant connectée à une ligne omnibus de colonne correspondante en ré ponse à une tension sur un conducteur d'adresse de rangée, et les données étant transférées vers et depuis chaque cellule de chaque colonne par la ligne omnibus decolonne correspondante, un amplificateur de détection pour chaque ligne omnibus de colonne, destiné à discriminer entre au moins deux niveaux de tension représentant des états logiques et à mémoriser l'état logique détecté, plusieurs entrées d'adresse binaire de rangée en nombre suffisant pour définir en numérotation binaire celui du nombre des rangées ou des colonnes qui est le plus grand, une entrée d'échantillonnage d'adresse de rangée destinée à introduire dans la pastille un signal d'échantillonnage d'adresse de rangée, un décodeur d'adresse de rangée commandé par un signal d'entrée d'-échantillonnage d'adresse de rangée et destiné à dé coder des données d'adresse de rangée et à mémoriser la rangée adressée de cellules de mémoire autorisée jusqu'à la fin du cycle d'adressage de rangée, une entrée d'échantillonnage d'adresse colonne destinée à introduire dans la pastille un signal d'échantillonnage d'adresse de colonne, un registre d'adresse de colonne destiné à mémoriser les données d'adresse de colonne appliquées auxdites entrées d'adresse et un décodeur d'adresse de colonne commandé par un signal d'échantillonnage d'adresse de colonne de manière à autoriser le transfert des données depuis l'amplificateur de détection de la colonne identifiée par l'adresse de colonne. 24 - Mémoire à accès direct comprenant une pastille semiconductrice monolithique, caractérisée en ce qu'elle comporte une matrice de cellules de mémorisation disposées en rangées et enocolonnes, plusieurs entrées d'adresse dont le nombre est limité à celui nécessaire pour définir le plus grand du nombre des rangées ou des colonnes, et destinées à introduire un nombre correspondant de signaux d'adresse dans la pastille, une entrée d'échantillonnage destinée à introduire dans la pastille des signaux espacés dans le temps d'échantillonnage d'adresse de rangée et d'échantillonnage d'adresse de colonne, un circuit d'adressage de rangée commandé par un signal d'échantillonnage d'adresse de rangée appliqué à l'entrée d'échantillonnage de manière à mémoriser une rangée de cellules de mémorisation définie par les signaux d'adresse aux entrées d'adresse, autorisés pour traiter les données qui sly trouvent et un circuit d'a dresse de colonne commandé par un signal d'échantillonnage d'adresse de colonne appliqué à l'entrée d'échantillonnage, de manière à mémoriser les cellules de mémorisation définies par les signaux d'adresse qui sont ensuite appliqués aux entrées d'adresse, autorisés pour traiter les données qui s'y trouvent. 25 - Mémoire selon la revendication 24, caractérisée en ce qu'elle comporte un dispositif qui, en réponse à un signal d'échantillonnage d'adresse de rangée et indépendamment du signal d'échantillonnage d'adresse descolonne, régénère automatiquement les données mémorisées dans toutes les cellules# de mémorisation de la rangée #définies par les signaux d'adresse appliqués aux entrées d'adresse. 26 - Procédé d'adressage d'une cellule de mémoire sélectionnée dans une matrice de cellulesde mémoire disposées en rangées et en colonnes sur une pastille semi-conductrice monolithique montée dans un bottier à broches multiples, procédé caractérisé en ce qu'il consiste essentiellement à appliquer une entrée binaire d'un ensemble d'entrées binaires identifiant la rangée de la cellule de la mémoire sélectionnée à chacune d'un ensemble de broches d'adressage du bottier, à appliquer un signal d'échantillor;;nage d'adresse à une broche du boîtier de manière que les informations d'adresse de rangée appliquées à l'ensemble de broches d'adressage soient introduites et mémorisées dans le circuit, puis à appliquer chaque entrée binaire d'un ensemble d'entrées binaires identifiant la colonne de la cellule de mémoire sélectionnée à l'une du meme groupe de broches d'adressage du boîtier et à appliquer un autre signal d'échantillonnage d'adresse à une broche du boîtier de manière que les informations d'adresse de colonne surllensemble des broches d'adressage soient introduites dans le circuit. 27 - Procédé d'adressage d"une mémoire à accs direct formée sur une pastille monolithique et comportant une matrice de cellules de mémoire disposées en rangées et en colonnes, un groupe d'entrées d'adresse dont le nombre suffit à définir logiquement le nombre le plus grand des rangées ou des colonnes, une entrée d'échantillonnage destinée à introduire successivement un signal d'échantillonnage de rangée et un signal d'échantil- lonnage de colonne dans la pastille, un circuit de données destiné à introduire des données binaires dans la pastille et à les émettre, et une entrée de commande de lecture/écriture destinée à introduire dans la pastille un signal d'un niveau logique de lecture pour une commande de lecture et d'un niveau logique d'écriture pour une commande d'écriture, procédé caractérisé en ce qu'il consiste essentiellement à appliquer un ensemble des signaux d'adresse de rangée représentant une rangée de cellules de mémoire de la matrice aux entrées d'adresse de la pastille, à aiguiller les signaux d'adresse dans la pastile en réponse à un signal d'échantillonnage de rangée,puis à mémoriser la rangée de cellules de mémoire identifiées par les signaux d'adresse de rangée autorisés, à appliquer un ensemble de signaux d'adresse de colonne représentant une colonne de cellules de mémoire dans la matrice aux memes entrées d'adresse de la pastille et à aiguiller les signaux d'adresse de colonne dans la pastille en réponse à un signal d'échatillonnage de colonne afin d'autoriser le traitement des données de la cellule de mémoire dans la rangée adressée et dans la colonne adressée. 28 - Procédé selon la revendication 27, caractérisé en ce qu'il consiste en outre à appliquer une succession d'ensembles de signaux d'adresse de colonne aux entrées d'adresse et une succession de signaux d'échantillonnage de colonne à entrée d'échantillonnage tout en conservant la meme rangée de cellules de mémoire autorisées de manière à autoriser successivement le traitement des données dans une série de cellules de mémoire autorisées dans la rangée adressée. 29 - Procédé selon la revendication 27, caractérisé en ce qu'il consiste en outre à appliquer ledit état logique de lecture a l'entrée de commande de lecture/écriture pendant une période minimale prédéterminée avant et après le signal d'échantillonnage de colonne de manière à provoquer automatiquement la mémorisation des données de la cellule de mémoire adressée dans un registre de sortie de données et l'émission des données par la pastille jusqu' après le signal suivant a l'entrée d'échantillonnage. 30 - Procédé selon la revendication 29, caractérisé en ce qu'il consiste également à changer l'état logique appliqué à 11 entrée de commande de lecture/écriture pour qu'il passe de l'état logique de lecture à l'état logique d'écriture après la période minimale prédéterminée suivant le signal d'échantil- lonnage de colonne de manière que des données soient aRtoma- tiquement introduites et mémorisées dans la cellule de mémoire adressée tandis que les données lues dans la cellule de mémoire adressée continuent à être mémorisées dans le registre de sortie de données. 31 - Procédé selon la revendication 27, caractérisé en ce que ltétat logique d'écriture est appliqué à l'entrée de commande de lecture/écriture avant ladite période minimale prédéterminée suivant le signal d'échantillonnage de colonne pour que la sortie de données de la pastille passe automatiquement à l'état de circuit ouvert et que les données à l'entrée de données de la pastille soient mémorisées dans la cellule de mémoire adressée. j2 - Mémoire à acc#ès direct formée sur une pastille semiconductrice monolitliique comportant une matrice de cellule de mémoire et des circuits logiques destinés a adresser une cellule de mémoire sélectionnée de la matrice, mémoire caractérisée en ce qu'elle comporte une entrée d'échantillonnage destinée à introduire dans la pastille un signal d'échantillonnage produit extérieurement, un premier circuit destiné à appliquer à la pastille des niveaux logiques alternés produits extérieurement pour indiquer si la pastille est sélectionnée ou non, un second circuit destiné à appliquer à la pastille des niveaux logiques alternés produits extérieurement pour indiquer un cycle de lecture ou un cycle d'écriture et des circuits logiques commandés par un signal d'échantillonnage produit extérieurement et appliqué à l'entrée d'échantillonnage, lesdits circuits logiques comprenant un registre de sortie de données qui, en présence d'un niveau logique de pastille non sélectionnée au premier circuit, fait passer la sortie de donnée à l'état de circuit ouvert aus- qu'- la réception d'un autre signal d'entrée d'échantillonnage, qui, en présence d'un niveau logique de pastille sélectionnée au premier circuit et d'un niveau logique de cycle de lecture au second circuit, produit un signal de circuit logique repré- sentant le niveau logique mémorisé dans une cellule de mémoire adressée jusqu'à la réception d'un autre signal d'entrée d' é- chantillonnage et qui, en présence a ' un niveau logique de aas- tille sélectionnée et d'un niveau logique d'écriture, mémorise automatiq#ement des données dans une cellule de mémoire adressée et un état prédéterminé à la sortie de données jusqu'à la réception dtua autre signal d'entrée d'échantillonnage. 33 - Circuit d'entrée Sune mémoire formée sur une pastille semi-conductrice monolithique à transistors à effet de champ et comprenant plusieurs entrées logiques auxquelles des signaux d'entrée logique sont normalement appliqués successivement au cours du fonctionnement de la mémoire, circuit d'entrée caractérisé en ce qu'il comporte un étage inverseur comprenant une borne de sortie de l'étage inverseur, un circuit d'impédance de charge comprenant une impédance et un premier transistor qui connecte la borne de sortie à une tension d'alimentation de drain de manière à bloquer toute circulation de courant dans le circuit d'impédance lorsqu'il est bloqué et un circuit d'entrée comprenant au moins un second transistor qui connecte la borne de sortie à une tension d'alimentation de source, la grille du second transistor constituant une entrée logique de la pastille, le premier transistor étant débloqué à la commande d'un signal d'entrée logique appliqué normalement à une autre entrée logique de la pastille avant qu'un signal logique ne soit normalement appliqué à la grille du second transistor, de manière que l'étage inverseur soit bloqué et ne dissipe pas d'énergie en l'absence du premier signal logique.