FR 2296966 A1 19760730 FR 7443621 A 19741231 La présente invention concerne un circuit logique de comparaison en technologie NOS complémentaire et plus particulierement un circuit logique de comparaison 2x2 bits. La fonction comparaison consiste a détenniner si deux informations binaires, par exemple deux mots de n bits, sont identiques eu nen, de telles comparaisons sont fréquentes dans le traitement de l'inforzation dans les calculateurs. Dans ce but les bits homologues des deux mots sont comparés soit dans un circuit OU exclusif, soit à l'aide de circuits NON-ET, cette dernière solution étant rarement retenue en pratique parce qu'elle nécessite un nombre plus important de composants actifs élémentafres que dans la première solution, parce qu'elle nécessite à la fois la présence des informations en clair et en complément. Un premier mode de réalisation d'un circuit de comparaison de deux mots de n bits pourrait s'envisager sous la forme de n circuits OU exclusif chacun étant attaqué par deux informations homologues et dont les n sorties attaqueraient un circuit NON-ET à n entrées. Cette solution qui est parfaitement réalisable avec des circuits logiques classiques, du genre TTL, alimentés sous de fartes tensions, et présentant des capacités d'entrée importantes et que dans la mesure ou le nombre R ne serait pas trop élevé (n exemple), ne le serait plus en technologie MSS coii;;lémentaire ou pour des raisons inhérentes a cette technologie, il est difficile de réaliser des circuits NON-ET à plus de 5 entrées. La technologie NOS complémentaire qui consiste à intégrer sur une pastille semi-conductrioe des transistors à effet de champ (TEC) à canal p et à canal n, apparait très prometteuse dans le domaine des applications logiques. Il est connu en effet que ces circuits en MOS complémentaire affichent d'excellentes caractéristiques électriques, sont stables en fonctionnement même au-delà de 100 C, ils offrent en outre: une consommation de puissance négligeable au régime de repos, une bonne immunité au bruit, des vitesses de commutation élevées, acceptent des charges de sortie importantes, peuvent opérer avec une seule tension d'alimentation et enfin s'intègrent facilement et de manière économique.Des informations de base concernant les circuits logiques à NOS complémentaires se trouvent dans l'article "MOS mîcropower Complementary Transistor LogicH par M.M. Mitchell et R.W. Ahrons de la R.C.A. qui figure dans les comptes rendus de la conférence WESCON tenue en 1965. Quand pour différentes raisons les concepteurs de circuits de l'art antérieur souhaitaient utiliser des circuits NON-ET avec un nombre réduit d'entrées, le résultat des comparaisons élémentaires de deux fois deux informations homologues à travers deux OU exclusif était adressé au circuit NON-ET à travers un circuit NON-OU intermédiaire. Cette solution divise par deux le nombre des entrées du NON-ET final. En effet si la sortie d'un des circuits OU exclusif effectuant les comparaisons élémentaires donne un "1" binaire (c'est-à-dire que les bits homologues comparés. ne sont pas identiques) le NON-OU fournira un "O" binaire au circuit NON ET qui fournira un "1" binaire significatif de la différence détectée. Dans une telle réalisation une cellule de base pour la comparaison simultanée de 2x2 bits comprend deux circuits OU exclusifs attaquant un circuit NON-OU. Une pluralité de ces cellules attaquant à leur tour un circuit NON-ET final, du moins tant que le nombre de bits à comparer est suffisamment réduit pour que la réalisation ne nécessite qu'un seul circuit NON-ET. La cellule de base de l'art antérieur, en technologie MOS complé- mentaire se caractérise par le nombre élevé de transistors à effet de champ et des délais de commutation importants. Pour donner un ordre d'idée la cellule de base peut comprendre 28 transistors ou 24 transistors selon que l'on utilise un circuit OU exclusif classique ou celui faisant l'objet de la demande de brevet français No. 74 24577 déposée le 28 juin 1974 par la demanderesse respectivement.Dans ces deux cas le nombre de délais élémentaires de commutation est de trois (un pour le OU exclusif, deux pour le NON-OU). C'est donc un premier objet de l'invention que de fournir une cellule de base pour la comparaison de 2 mots de 2 bits, en abrégé 2x2 bits en technologie MOS complémentaire qui comporte un nombre réduit de transistors. C'est un autre objet de l'invention que de fournir une cellule de base pour la comparaison de 2 mots de 2 bits en technologie NOS complémen- taire comportant un nombre minimum de délais de commutation. C'est encore un autre objet de l'invention que de fournir une cellule de base pour la comparaison de 2 mots de 2 bits, soit A1 A2 et Ai A2 A1 Ai et A2 A2 étant respectivement les couples homologues en technologie MOS complémentaire, qui soit de caractère modulaire, symétrique, avec des capacités parasites de câblage et d'entrées minimum et qui permet en outre l'obtention d'une densité d'intégration élevée. C'est encore un autre objet de la présente invention de fournir une extension de cette cellule de base pour la comparaison de mots de 9 bits qui permette l'utilisation d'un circuit NON-ET en étage final dont le nombre d'entrées logiques est égal à 3. L'invention propose une cellule de base à quatre entrées pour la comparaison de 2x2 bits en technologie MOS complémentaire particulièrement adaptée à la comparaison d'octets binaires qui réalise la fusion fonctionnelle de deux circuits OU exclusif et du circuit NON-OU classiques de l'art antérieur caractérisé en ce qu'il comporte deux blocs logiques principaux, le premier polarisé entre la borne de sortie et la masse, et constitué partir de TEC à canal N, réalise la fonction logique S = (a + b) (c O d) ou le signe (9 représente la fonction OU exclusif, le second complémentaire au premier, polarisé entre le V+ et la borne de sortie, se compose d'une part de quatre inverseurs classiques polarisés entre le V+ et la masse attaqués par les deux jeux de 2 bits homologues respectivement et d'autre part un bloc logique intermédiaire composé par quatre TEC à canal P commandé par la valeur complémentée du bit homologue et en série avec le point milieu de l'inverseur correspondant, ledit second circuit réalise la fonction logique S = (a + b) + (c O d). Un point important réside dans le fait que les valeurs complémentées de chacune des quatre valeurs binaires d'entrées, c'est-à-dire A1A# A2A# délivrées auxdits points milieux sont en outre utilisées la commande logique du bloc logique intermédiaire et dudit premier bloc.C'est cette fusion fonctionnelle originale qui assure en grande partie l'économie réalisée sur le nombre de composants actifs (TEC complementaires) et la réduction des délais de commutation et qui a également pour conséquence finale de permettre une intégration a la fois plus aisée et plus dense. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'expose qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente à la fois un diagramme logique pour la comparal- son de 2 mots de 9 bits (figure lA) selon la technique de l'art antérieur mettant en évidence la cellule de base composée par deux circuits OU exclusif et d'un circuit NON-OU et la table de vérité associée à la fonction de comparaison pour ladite cellule de base (figure lB). La figure 2 représente la cellule de base à 4 entrées réalisée en technologie MOS complémentaire conformément à l'invention et faisant ressortir les blocs logiques élémentaires qui la compose (figure 2A) et l'arbre logique correspondant à ladite cellule de base (figure 2B). La figure 3 représente un diagramme logique pour la comparaison de deux mots de 9 bits en utilisant des circuits à 6 entrées qui sont une extension de la cellule de base à 4 entrées. En se reportant maintenant à la figure TA ou on a représenté un circuit logique de comparaison 10 pour deux mots de 9 bits respectivement Al A2 A3 A4 A5 A6 A7 A8Aget A1 A2 A3, A4 A5 A6 A; A8 Ag (Ai et Aj sont deux bits homologues à comparer). Une telle opération de comparaison est très fréquente dans les systèmes de traitement de l'information et de calcul mais peut porter également sur des octets de 8 bits, c'est dans cette der nière hypothèse que la valisation d'une cellule à 4 entrées est intéressante car quatre cellules assureront alors la totalité de la comparaison.Quatre cellules de base 11 et un circuit OU exclusif classique 18 effectuent les comparaisons élémentaires et attaquent un circuit NON-ET 12. Le niveau logique sur la borne de sortie 13 est fonction de l'identité ou de la non identité de l'ensemble des bits homologues. La cellule de base 11 obéit à la fonction logique qui est représentée sur la table de vérité de la figure 1B. Elle comporte deux circuits OU exclusif 14 et 15 attaquant un circuit NON-OU 16.Quand il y a identité entre tous les bits homologues d'une cellule de base c1est-à-dire les cas correspondant aux quatre dernières lignes de la table de vérité, la sortie de la cellule 11 par exemple G référencée par 17 est portée au niveau logique 1, quand toutes les cellules de base et le circuit 18, ce dernier assurant spécifiquement la comparaison du bit de parité, affichent l'identité, le circuit 12 transmettra à la sortie S le niveau logique 0 caracteristique de'l-'identité des deux mots. Ainsi qu'on l'a vu ci-dessus, en utilisant des circuits OU exclusif et des NON-OU de l'art antérieur on requiert selon les cas 24 ou 28 TEC en technologie MOS complémentaire (un circuit NON-OU intervenant quant à lui pour 4 TEC), par cellule de base, tandis que le nombre de délais de commutation élémentaires est de l'ordre de 3 (1 pour le OU exclusif 2 pour le NON-OU). Ce qui représente pour l'ensemble des cellules 11 et du circuit OU exclusif 18 de la figure 1A, 106 ou 124 transistors selon les cas, dans le cas de la comparaison de deux octets informatifs et de leurs bits de parité associes (comparaison de 9 bits) ou 96 ou 112 transis- tors dans le cas de la comparaison des deux octets seuls. Sur la figure 2A on a représenté la cellule de base 11 qui est donc une cellule à quatre entrées réalisée en technologie MOS complémentain qui est conforme aux enseignements de la présente invention. Elle sera comme on le verra plus loin, très avantageuse dans le cas de la comparaison de 2 octets de 8 bits. Cette cellule qui résulte d'une fusion fonctionnelle des deux circuits OU exclusifs 14 et 15 et du circuit NON-OU 16 ne comporte plus que 20 TEC; ainsi qu'il est bien connu tous les substrats semi-conducteurs de type n sont reliés à la masse tandis que tous les substrats de type p sont reliés au V+.Le tableau de vérité détaillé sur la figure 1B s'applique donc à cette réalisation particulière à ceci près que la sortie F est la valeur complémentée de la sortie G dans la comparaison élémentaire de deux mots de deux bits A1A2 et AiÀ2 l'indice prime indiquant le bit homologue. Si l'on désire retrouver la fonction G, il suffit de placer un circuit inverseur classique (2 TEC) sur la sortie F. Sur un plan purement logique il s'agit de réaliser un circuit qui exécute la fonction F développée sur la table de vérité. Le procédé est classique et a été largement détaillé dans l'art antérieur pour les logiques à relais. En faisant l'hypothèse d'un fonctionnement en logique positive, pour un miniterme quelconque de la fonction F, la sortie devra être reliée à l'alimentation V+ (représentative du "1" logique), et pour un miniterme quelconque de la fonction F, la sortie doit être reliée au potentiel de la masse (représentative du "O" logique).Les équations pour F et F s'obtiennent après développement par les 1 (pour F) et par les O (pour F) et simplification par la méthode de Karnaught on trouve alors F = (A1 A1' + A1 A1') (A2 A2' + A2A2') ou encore F = A1 Ai A2 A2' + A1 A1' A2 A2' + A1 A1' A2A2' + + et F = (A1 A1' + A1 A1') + (A2 A2' + A2 A2') de telle sorte que F + F = 1, l'éventail des 16 différentes combinaisons pour Axai, A2A2 étant représenté. L'arbre logique coslae on peut le voir sur la figure 2B, comprend deux parties une partie supérieure représentative de F et qui sera composée de TEC à canal p et une partie inférieure représentative de F et qui sera composée de TEC à canal n.On doit remarquer des à présent que le nombre de transistors mis en oeuvre pour réaliser ces fonctions logiques ne doit pas être l'unique critère de choix. Des dispositions topologiques, notamment de symétrie permettant de réduire la surface de silicium utilisée, les vitesses de fonctionnement sont également des facteurs essentiels. Pour choisir entre deux conceptions topologiques possibles on peut jouer sur les dimensions des transistors afin d'obtenir des vitesses de fonctionnement égales et choisir alors des deux circuits celui qui occupe le moins de place sur la pastille de silicium. Si on se réfère maintenant de nouveau à la figure 2A, ou est représenté la cellule 11' identique à la cellule 11 de la figure 1A à la relation près que F = 6, ceci pour des raisons propres au mode de réalisation particulier de la présente invention. Pour retrouver une cellule qui fournisse une sortie logique conforme à la fonction G, il suffirait soit comme on l'a vu d'ajouter un inverseur supplémentaire à la sortie 17' de F soit de réaliser le circuit complémentaire de celui représenté sur la figure 2A, en d'autres termes cela reviendrait à interchanger la partie inférieure et la partie supérieure de l'arbre logique représenté sur la figure 2B. La cellule 11' se déduit à partir de l'arbre logique de la figure 2B et comprend donc deux parties: une première partie inférieure 20 qui réalise la fonction F et une seconde partie supérieure 21 qui réalise la fonction F. L'association de deux blocs 20 et 21 complémentaires pour fournir la fonction F assure qu'en aucun cas il ne peut y avoir un court-circuit entre le V±et la masse. La partie inférieure 20 est composée dans l'application particulière décrite de deux blocs de quatre TEC à canal n chacun. La partie supérieure 21 peut se décomposer en deux blocs élémentaires 22 et 23.Ce dernier est essentiellement un bloc d'inversion composé par quatre paires de TEC à canal complémentaire qui à partir des entrées A1 Ai A2 A2 fournit des sorties complémentées correspondantes qui sont réinjectées comme entrées d'une part dans la partie inférieure 20 pour réaliser la fonction F et d'autre part dans le bloc 22. Par exemple la paire de TEC complémentaire 24 et 25 délivre la sortie logique ##, à partir de l'entrée logique A1, cette sortie logique est envoyée sur le drain du TEC 26 qui reçoit sur sa grille l'entrée logique les TEC 24, 25, 26 réalisent donc le miniterme A1 4 , l'un des quatre mi ni termes de F. La sortie logique 5 est également dirigée vers le bloc 20 ou elle attaque la grille du TEC 27 à canal n, de façon similaire les transistors TEC 28, 29 et 30 reçoivent du bloc d'inversion 23 les entrées et et 4 respectivement. Les quatre transistors réalisent le miniterme 4 r2 l'un des quatre minitermes de la fonction F.Un caractère assez remarquable de la cellule 11' est son caractère modulaire. On a en effet représenté une cellule de comparaison de deux mots de deux bits. On peut soit imaginer la comparaison de deux mots de 1 bit, il suffirait pour cela sur le diagramme de la figure 2B de ne conserver que les branches ou les entrées A1 et A1 (et leurs compléments respectifs), figurent seules soit surtout la comparaison de deux mots de trois bits, qui serait particulièrement avantageuse dans la pratique, ou le format des mots traités par ordinateur est de 9 bits se décomposant ainsi qu'on l'a vu ci-dessus: 8 bits de données plus un bit de parité. Dans ce dernier cas trois cellules conforme à la présente invention suffiraient pour assurer la comparaison. Un tel circuit de comparaison composé par trois circuits à 6 entrées du genre 11" est représenté schématiquement sur la figure 3. A partir de la table de vérité à six variables, non représentée, mais de réalisation aisée pour l'homme de métier, car elle n'est en fait qu'une extrapolation de la table représentée à la figure 1B, on peut dessiner l'arbre logique représentatif de la fonction F" de la comparaison à six variables, le supplément à adjoindre est représenté en tirets sur la figure 2B.A partir de l'arbre logique modifié on peut déduire aisément la réalisation d'une cellule de comparaison à 6 entrées en rajoutant en série dans le bloc 20 le bloc logique 31 assurant le miniterme (A3.#) + (A3.-A3,) ce qui permettra d'obtenir tous les termes de la forme i=1,3 r (Aj Aj' + Aj Aj') c'est-à-dire (A1 A1' + A1 A1') (A2A2' + A2 A2')(A3 A3' + A3 A3') le bloc 31 est donc connecté entre la borne 32 (qui était précédemment à la masse dans la réalisation d'une cellule de base à 4 entrées) et la masse. Par ailleurs en complétant le bloc d'inversion 23 par deux inverseurs constituant le bloc logique 23', attaqués par les entrées logiques A3 et A3 et en ajoutant dans le bloc 22 de la même façon deux TEC de canal p constituant le bloc logique 22' attaqués sur leurs drains par A3 et A3 et sur leurs grilles par A3 et A3 respectivement.C'est-à-dire que l'on réalise tous les termes de la forme 3 # (#.A! + AjAj') I i"i oit (A1 A1 + A1 4) + (5 A2 + A2 A2') s (t3 A3, + A3 A3') La réalisation de cette cellule de comparaison de deux mots de neuf bits nécessite donc 90 TEC (éventuellement 92 pour obtenir G-F). alors que la réatisation identique avec les cellules de l'art antérieur avec des circuits OU exclusif à 2 entrées et des circuits NON-OU demandait 106 ou 124 TEC selon le type de OU exclusif utilisé ainsi qu'on l'a déjà vu.Cette cellule à 6 entrées pour la comparaison de 2 mots de 3 bits présente les avantages déjà signalés de la réduction des délais de commutation en ce qui concernait la cellule à 4 entrées. Ainsi qu'il apparaît clairement le principe de la fusion fonctionnelle permet d'economiser un nombre croissant de TEC au fur et à mesure que l'on compare des mots plus longs. Cependant les impératifs technologiques pourraient apporter pratiquement de sérieuses limitations à cette extension surtout lorsque la tendance est de n'utiliser que des sources d'alimentation relativement faibles. Ainsi qu'on l'a vu plus haut, il est actuellement difficile de réaliser des circuits NON-ET à plus de cinq entrées, aussi la comparaison de 2 mots de 9 bits aboutissant dans l'art antérieur à un circuit NON-ET de 5 entrées, n'était pas toujours réalisable. En utilisant les circuits de comparaison de la présente invention à 6 entrées on aboutit a l'utilisation de circuits NON-ET à 3 entrées seulement, comme le montre clairement la figure 3 ce qui assure un fonctionnement plus rapide et beaucoup plus sûr de l'étage final constitué par le NON-ET. Ce qui constitue un avantage appréciable du circuit de la présente invention à 6 entrées qui s'ajoute aux réductions du nombre de TEC utilisés et à la diminution des délais de commutation déjà mentionnés. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Circuit de comparaison en technologie MOS complémentaires de 2 mots de n bits A1 - A n et Ai - An (dans ce dernier l'indice prime indique le bit homologue) destiné à fournir à la borne de sortie un premier niveau logique quand tous les bits homologues sont identiques, et un second niveau logique quand au moins deux bits homologues sont différents, caractérisé en ce qu'il comprend:: une première source d'alimentation de tension, une seconde source d'alimentation de tension, un premier bloc logique connecte entre lesdites bornes de sortie et la première source d'alimentation assurant la fonction logique n F1 = r (Aj Aj' + Aj Aj') 1Aj' + Aj Aj') un second bloc logique connecté entre lesdites bornes de sortie et la seconde source d'alimentation assurant la fonction logique n F2 = E ( 5 Al A. U ) 1 J de telle sorte que F1+F2=1. 2.- Circuit de comparaison en technologie MOS complémentaire selon la revendication 1 dans lequel ledit second bloc logique est constitué par n inverseurs attaqués par les n entrées A1 - An et par n portes logiques de telle sorte que les sorties complémentées A1 ... Jazz soient réinjectées aux entrées appropriées desdits premier et second blocs logiques. 3.- Circuit de comparaison en technologie MOS complémentaire selon la revendication 2 dans lequel chaque sorties complémentées A est obtenue au point milieu d'un inverseur constitue par un TEC à canal p et un TEC à canal n et qu'elle est injectée sur une électrode de drain d'un TEC constitutif de ladite porte correspondante, dont la grille reçoit la valeur logique 4 pour générer la fonction A. U. i il 4.- Circuit de comparaison en technologie MOS complémentaire selon la revendication 3 dans lequel lesdites première et seconde sources d'alimentation sont confondues, ledit premier bloc logique étant polarisé entre la masse et la borne de sortie et ledit second bloc logique entre le V+ et la borne de sortie. 5.- Circuit de comparaison en technologie MOS complémentaire selon la revendication 4 dans lequel ledit premier bloc logique est compose de TEC à canal n et que lesdites portes logiques sont constituées par des TEC de canal P. 6.- Circuit de comparaison en technologie MOS complémentaire de 2 mots de 2 bits AlA2 et A1,A21 (dans ce dernier l'indice prime indique le bit homologue) destine à fournir à la borne de sortie, approximativement le potentiel de la masse quand tous les bits homologues sont identiques et approximativement le potentiel +V quand au moins deux bits homologues sont différents, caractérisé en ce qu'il comprend: : des moyens d'alimentation fournissant le +V et le potentiel de la masse, un premier bloc logique connecté entre la masse et ladite borne de sortie compose de deux groupes de quatre TEC à canal n montés en parallèle deux à deux, chaque groupe étant attaqué par un couple de bits homologues et le couple complémentaire, un second bloc logique connecté entre le +V et ladite borne de sortie, composé par un groupe de quatre inverseurs attaqués par les deux couples de bits homologues, dont chaque sortie complémentée prise au point milieu entre le TEC à canal n et le TEC à canal p attaque le drain d'un TEC à canal p qui reçoit sur sa grille la valeur complémentée du bit homologue correspondant.