FR 2296969 A1 19760730 FR 7443620 A 19741231 La présente invention concerne une nouvelle organisation logique pour effectuer le test de parité d'octets binaires et plus particulièrement une logique optimisée comportant quatre circuits logiques identiques destinée à assurer qu'aucune faute n'est survenue dans le cours antérieur du traitement dudit octet d'information et donc modifié son contenu. La fonction "test de parité" est bien connue dans le domaine des calculateurs; le principe même des codes détecteurs ou correcteurs d'erreurs consiste a ajouter à l'information proprement dite (par exemple les huit bits informatifs de données de 1 'octet) un ou plusieurs éléments redondants permettant une vérification plus ou moins aisée de la validité de l'information en cours de traitement.Par exemple une technique couramment utilisée consiste à écarter volontairement certaines combinaisons du code, de telle sorte que leur apparition a un moment quelconque signifie l'existence diune ou plusieurs erreurs; mais, certainement l'une des techniques les plus simples consiste à associer aux données significatives, un élément supplémentaire appel lé élément binaire de parité ou bit de parité. Pour un octet de 8 bits, Ai + A8 le bit de parité peut obéir par exemple à la relation suivante A9 = Ai B A2 8 A3 8 A4 O A5 8 A6 8 A7 8 A8, ou e représente l'opérateur "OU Exclusif". ce qui signifie en d'autres termes que si ledit octet comporte zéro ou un nombre pair de bits "1", le bit de parité correspondant sera "O". Le test de parité revient donc à s'assurer que la fonction F = AI e A2 ... I A9 = O Dans l'art antérieur on effectuait ce test en utilisant une batterie de circuits "OU exclusif" en cascade en traitant les bits deux par deux. Pour un octet binaire et son bit de parité une telle réalisation nécessitait 8 blocs "OU exclusif", chaque bit de l'octet ayant à traverser quatre circuits, il y avait donc quatre delais de commutation avant d'obtenir le résultat du test; or le problème des délais est essentiel pour un calculateur dont on cherche en permanence à accroître sa vitesse de traitement de l'information et donc à réduire ces délais à un minimum. Par ailleurs le test de parité s'effectue en général d'une part sur un ou plusieurs octets et d'autre part constitue une opération très fréquente dans les systèmes de calcul pour valider des informations, soit à la sortie des mémoires soit en cours de transit sur les lignes d'inter communications desdits systèmes, de ce fait les temps de test s'ajoutent, dans la presque totalité des cas, aux temps de lecture de la mémoire et/ou aux délais de transmission. C'est donc un objet principal de la présente invention que de fournir une nouvelle organisation logique pour effectuer le test de parité sur des mots de 9 bits présentant un nombre réduit de délais de commutation. C'est un autre objet de l'invention que de fournir une organisation logique pour effectuer le test de parité sur des mots de 9 bits en les traitant 3 par 3 et comportant ainsi seulement quatre circuits par ailleurs identiques. C'est encore un autre objet de l'invention que de fournir un exemple de réalisation desdits circuits en technologie MOS complémentaire qui assure l'obtention de la fonction dévolue auxdits circuits. Ces objets et d'autres objets sont atteints par la présente invention qui propose de traiter un mot de données binaires comportant 9 bits en utilisant un découpage par 3 bits et d'effectuer le test de parité avec quatre circuits identiques à 3 entrées, ce qui a pour avantage principal de réduire de façon importante les délais des commutation requis par ledit test. La présente invention propose également un exemple de réalisation dlun desdits quatre circuits en technologie MOS complémentaire. 'autres ob ets, caractéristiques et avantages de la présente inventio reesortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés d ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente un diagramme de l'organisation logique typique d'une réalisation de l'art antérieur, dans laquelle les bits constitutifs d'un octet Ai ... A3 et son bit de parité A9 sont traités deux par deux. Les figures LA et 2B représentent respectivement un diagramme de la nouvelle organisation logique conforme aux enseignements de la présente inventions pour une opération identique, mettant bien en évidence la réduction des délais de commutation qui en découle, et la table de vérité corres pondant à chacun des quatre circuits. Les figures 3A et 3B représentent respectivement l'arbre logique après optimisation correspondant à la table de vérité montrée sur la figure 2B et l'exemple de réalisation qui en est fait en technologie MOS complémentaire. La figure 1 å laquelle on se référera maintenant illustre un diagramme de l'organisation logique typique de l'art antérieur où grâce à unssbXoc logique 10 formé par une batterie de huit circuits "OU exclusif" montés en cascade les bits sont traités deux par deux. Ainsi, qu'on l'a vu cidessus le test de parité qui consiste à contrôler la validité de l'informat en cours de traitement revient à réaliser la fonction suivante S = Ai O A2 ... O A9 Si s=a on considérera que llinformation est valide (il est évident que cela ne constitue par une certitude, car certaines erreurs, par exemple deux "O" binaires transformés en "1" font correspondre un bit de parité identique).Le découpage du traitement dans l'art antérieur correspondait donc à utiliser les propriétés d'associativité de la fonction "OU exclusif" soit encore S = Si O S2 O S3 O S4 O A9. Ces opérations sont opérées à un premier niveau grâce aux quatre circuits OU exclusifs référencés en 11, 12, 13 et 14. Puis à un deuxième niveau les entrées S1, S2 d'une part S3, S4 d'autre part attaquent les circuits OU exclusif 15 et 16 respectivement pour réaliser l'opération ce qui s'écrit alors Une opération similaire pratiquée dans le circuit OU exclusif 17 permet d'obtenir Une dernière opération est alors effectuée par le circuit OU Exclusif 18, étage final du bloc logique 10 qui fournit la fonction logique S sur sa borne de sortie 19. Ainsi qu'on le remarque les données Ai à A8 transitent par quatre étages successifs imposant donc quatre délais de commutation, ce qui allonge considérablement le temps nécessaire pour effectuer les tests de parité. A titre explicatif l'octet binaire 10001000 comportant un nombre pair de bits a donc un élément binaire de parité A9=0. Les traitements successifs font apparaître les valeurs intermédiaires suivantes: S O l'on vérifie bien à la sortie du bloc logique 10 que l'octet soumis au test comportait bien un nombre pair ou nul de bits. Sur la figure 2A on a représente un diagramme logique de la nouvelle organisation telle que revendiquée par la présente invention. Pour obtenir la même fonction S que celle décrit par référence à la figure 1, le bloc logique 20 ne comporte plus que quatre circuits P à trois entrées identique 21, 22, 23 et 24. Ainsi qu'on l'a compris le traitement des 9 bits de données s'effectue de la façon suivante on voit ici à titre d'avantage supplémentaire que le bit de parité A9 reçoit un traitement similaire et simultané avec les autres bits AI a A8 ce qui frétait pas le cas dans la solution représentée à la figure 1 ou le bit A9 intervenait seulement dans l'étage final 18 ce qui posait des problèmes de synchronisation par utilisation de lignes à retard. La fonction S peut s'écrire S = F1 Q F2 6 F3 après traitement dans le premier étage constitué par les circuits P 21, 22 et 23 qui fournissent les sorties logiques F1, F2 et F3 respectivement. Dans l'étage final 24 l'opération est réalisée et la sortie S est disponible sur la borne de sortie 25. Les délais de commutation qui étaient de l'ordre de 4 sont donc réduits par 2, procurant au système mettant en oeuvre la présente organisation logique une vitesse de traitement deux fois plus grande que celle procurée par la solution de l'art antérieur. Le circuit P doit réaliser de la façon la plus générale la fonction logique F = A O B g C, c'est-à-dire constitue une extension à 3 entrées du circuit OU exclusif classique à deux entrées. La table de vérité d'un tel circuit doit être conforme à celle représentée sur la figure 2B. On notera enfin que seulement quatre circuits identiques permettent d'obtenir la fonction S désirée. A titre exemplatif l'octet binaire 10001000 et son bit de parité O sont traités de la façon suivante S= O L'homme de métier n'aura aucune difficulté pour réaliser de tels circuits P 21, 22, 23 et 24 obéissant à la table de vérité définie à la figure 2B et ceci quelque soit la technologie de circuit utilisée: TTL, TTL Schottky ou autre, cependant l'utilisation de la technologie MOS complémentaire permet le développement d'un circuit P particulièrement bien adapté à cette application. A partir de la table de vérité on peut écrire F = 7 B C + A B C + ABC + ABC et F=#BC + fi B C + ABC + A BC. En logique positive après avoir procédé aux simplifications classiques on trouve une réalisation minimisée de la fonction F qui est représentée sur a figure 3A en 32. Chaque fois qu'une entrée correspondra a un miniterme de la fonction F, le +V sera relié à la borne de sortie 31, c'est-à-dire que la sortie sera au niveau haut correspondant au 1 binaire, et reciproque- ment chaque fois qu'une entrée correspondra à un miniterme de la fonction F, le potentiel de la masse c'est-à-dire#le O binaire sera transmis à la borne de sortie 31. La réalisation pratique du circuit en utilisant des transistors à effet de champ (TEC) a canal complémentaire peut se faire aisément à partir de l'arbre logique représenté a la figure 3A.La fonction F élémentaire n'utilise que des TEC à canal P (dont les substrats semiconducteurs de type N seront connectés à la masse) alors que la fonction r élémentaire n'utilise que des TEC à canal N (dont les substrats de type P seront connectés au +V). La figure 3B représente le résultat de cette transposition mettant en oeuvre des TEC à canal P et à canal N, le circuit 32 est donc la réalisation en technologie MOS complémentaire d'un circuit P du genre 21, 22, 23 ou 24 il est par ailleurs la réplique exacte de l'arbre logique de la figure 3A, en ce qui concerne le bloc 30 mais il comporte en outre d'une part deux TEC supplémentaires 41 et 42 dont le rôle sera expliqué ciaprès et d'autre part un inverseur 43 composé de deux TEC, qui sont destinés à fournir les entrées complémentées désirées, qui apparaissent dans certaine branches de l'arbre logique de la figure 3A. Dans le bloc 30, les transistc TEC à canal P 33, 34 et 35 fournissent le miniterme A B C de la fonction F représenté par la branche 36 de la figure 3A.De même, les transistors TEC à canal N 37, 38 et 39 fournissent le miniterme ABC de la fonction r représenté par la branche 40 de la figure 3A. Ainsi qu'il apparaît clairement sur la figure 3B outre les entrées A, B et C, les entrées complementeee T W et r sont donc nécessaires. Afin de réduire le nombre de TEC utilisés pour un circuit 32 donné et pour éviter d'employer 3 inverseurs donc 6 TEC complémentaires théoriquement nécessaire pour réaliser la fonction complément à partir des 3 entrées en clair, un gain de 2 TEC peut être réalisé grâce auxTEC 41 et 42.Le TEC à canal P 41 réalise avec le TEC à canal N 39 un inverseur et délivre ainsi la sortie logique C de même le TEC à canal N 42 réalise avec le TEC à canal P 33 un inverseur pour fournir la sortie logique T; le montage des TEC 41 et 42 est montré en traits mixtes, tandis que les sorties complêmentées correspondantes sont réinjectées aux grilles des TEC désirées selon des lignes en traits interrompus. En conclusion le circuit P à trois entrées, représenté sur la figure 2A nécessite dans un exemple de réalisation en technologie MOS complémentai 20 transistors qui constituent le circuit 32, de la figure 3B. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'ar peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Dispositif logique pour effectuer le test de parité des mots de 9 bits comprenant un octet binaire et un bit de parité correspondant, carac terse en ce qu'il comporte quatre circuits identiques effectua#nt les deux opérations successives avec F1 = Al s A2 6 A3 F2 = A4 I AS 8 A6 et F3 = F7 8 F8 O F9 et O représentant la fonction OU Exclusif c'est-à-dire que chaque circuit assure la fonction F telle que décrite sur la table de vérité définie à la figure 2B. 2.- Dispositif logique selon la revendication 1 dans lequel chacun desdits circuits comprend un ensemble de TEC à canal P et à canal N disposés selon l'agencement référencé par le bloc 32 de la figure 3B.