FR 2296967 A1 19760730 FR 7534722 A 19751105 La présente invention concerne les réseaux utilisés aux fins de l'exé- cution de fonctions logiques, et, plus particulierement, un agencement permettant d'augmenter le nombre de fonctions logiques assurées par un réseau sans pour autant augmenter les dimensions de ce dernier. L'exécution d'opérations logiques dans des matrices d'éléments identiques dont chacun est disposé a l'intersection d'une ligne d'entrée et d'une ligne de sortie dans un réseau de lignes d'entrée et de sortie qui se croisent est bien connue. Par ailleurs, on sait que la standardisation d'agencements de circuits logiques résultant de l'emploi de matrices ou de réseaux logiques permet de réaliser, de façon plus simple et plus rationnelle, des blocs monolithiques contenant des circuits capables d'assurer des fonctions logiques. Toutefois, les réseaux logiques n'ont connu jusqu'à présent qu'une utilisation limitée.Cela est principalement dû au fait qu'un faible pourcentage seulement des intersections que comporte un réseau peut être utilisé aux fins de l'exécution de fonctions logiques, ce qui entra'inde une mauvaise utilisation de la surface des blocs monolithiques sur laquelle les réseaux sont réalises. On a constaté que, dans la plupart des applications, les avantages des réseaux logiques sont contrebalances, sur le plan économique, par le fait qu'ils ne permettent pas d'utiliser efficacement la surface des blocs, et qu'il est moins onéreux de réaliser des blocs logiques dont la configuration, adaptée aux besoins d'une application spécifique, est moins systêiatique que dans lé cas d'un réseau logique, mais permet néanmoins d'exécuter un plus grand nombre d'opérations logiques dans une zone donnée d'un bloc monolithique. Le faible pourcentage de circuits logiques utilisables dans un réseau logique résulte donc du caractère trop systmmatique de son agencement. Une fois que des lignes d'entrée et de sortie ont ete affectées a l'exécution d'une fonction logique donnée, elles ne peuvent pas être utilisées aux fins de l'exécution d'autres fonctions logiques sans creer un grave des quilibre dans 1 'ensemble logique. De ce fait, le réseau comporte des zones importantes dans lesquelles les intersections des lignes d'entrée et de sortie sont inutilisables aux fins de fonctions logiques. Divers procédés ont été proposés pour réduire l'importance de ces zones sur les blocs. L'un de ces procédés consiste à utiliser un certain nombre de décodeurs pour fournir des variables d'entrée aux lignes d'entrée d'un unique réseau afin de permettre l'exécution de façon efficace dans oelui-ci d'un certain nombre de fonctions logiques triés puissantes.Un autre procédé consiste a employer une combinaison de réseaux appelés réseaux logiques programmables (PLA), la. sortie d'un premier réseau appelé générateur de résultat, ou réseau ET, étant appliquée a un second réseau appelé générateur de somme, ou réseau OU, de manière à augmenter le nombre de fonctions qui peuvent être exécutées sans pour autant augmenter géomé- triquement le nombré d'intersections nécessaires. Bien que ces modification.' aient pour effet d'augmenter le nombre des circuits logiques utilisables que peut comporter un réseau, elles ne permettent pas de résoudre le probe pose par les parties inutilisables des lignes d'entrée et de sortie qui a été mentionné ci-dessus. La présente invention permet de diminuer l'importance des parties inutilisables des lignes d'entrée et de sortie. Ce résultat est obtenu en appliquant les variables d'entrée à l'une ou l'autre des extrémités des lignes d'entrée ou a leurs deux extrémités. Dans ce dernier cas, la ligne d'entrée est segmentée de façon à séparer les opérations logiques effectuées sur les variables d'entrée appliquées à l'une de ses extrémités des fonctions logiques effectuées sur les variables d'entrée appliquées à l'autre extrémité. Cela permet de diminuer de moitié la longueur des lignes de sortie qui est nécessaire pour effectuer des opérations logiques sur un nombre donné de variables d'entrée.Dans la réalisation préférée de la présente invention, on divise en outre le réseau ET d'un PLA en deux et l'on dispose les deux moitiés ainsi obtenues de part et d'autre du réseau OU du PLA. Le réseau OU reçoit alors les sorties des deux moitiés du réseau ET aux extrémités opposés de ses lignes d'entrée. Les lignes d'entrée des ensembles ET et OU sont alors segmentées de la façon décrite plus haut de manière à séparer les opérations logiques différentes qui sont effectuées sur une même ligne. La présente invention offre en outre un agencement permettant de réaliser avec souplesse des connexions vers les décodeurs ou depuis les bascules bistables. Plusieurs lignes d'interconnexion sont disposées perpendiculairement aux lignes connectées aux entrées des décodeurs et aux sorties des bascules bistables. Ces lignes d'interconnexion sont connectées de façon sélective auxdites lignes et à d'autres lignes permetta d'acheminer les signaux vers les doigts de contact du bloc ou depuis ces derniers. Les lignes d'interconnexion sont divisées en segments de manière à isoler les uns des autres les signaux acheminés par une même ligne d'interconnexion.Le système de lignes d'interconnexion peut donc être adapté aux divers types de connexion rendus nécessaires par différente configurations logiques des blocs puisque les emplacements des discontinuit que comportent les lignes d'interconnexion ainsi que les connexions entre ces dernières et les autres lignes peuvent varier pour chaque adaptation distincte. Dans laréalisation préférée de l'invention, chaque ligne d'interconne: se compose d'une suite de parties métalliques formees la surface de la couche d'oxyde du bloc et qui sont séparées les unes des autres, les différentes parties étant reliées par des diffusions effectuées dans le substrat du bloc au-dessous de la couche d'oxyde. Les connexions avec les entrées et les sorties des réseaux sont des lignes métalliques disposées au-dessus de la couche d'oxyde et qui passent au-dessus des diffusions de certaines des lignes d'interconnexion de manière à assurer une connexion avec une partie métallique d'une autre ligne.Cet agencement permet de modifier les connexions entre les lignes et les lignes d'interconnexion, ainsi que les emplacements des discontinuités que comportent ces dernieres, en modifiant la configuration métallique de la surface de la couche d'oxyde. Ce procédé d'interconnexion est donc entièrement compatible avec une personnalisation des réseaux effectuée au niveau des métallisations ou au niveau des portes et des métallisations, puisqu'elle permet à toutes les étapes de fabrication de tous les blocs d'être identiques jusqu'à l'étape de dépôt de la métallisation. Les étapes de fabrication ne différent ensuite que dans la mesure ou la configuration déposée lors de l'étape de métallisation diffère d'un bloc à l'autre. L'un des objets de la présente invention est donc d'augmenter le nombre de fonctions logiques qui peuvent être effectuées par un bloc à réseaux logiques de dimensions données. Un autre objet de l'invention est de réduire les dimensions des segments du réseau qui ne peuvent pas être utilisés pour effectuer des fonctions logiques. Un autre objet de l'invention est de réaliser un réseau logique qui se prête davantage a l'exécution de fonctions logiques différentes. Un autre objet de la présente invention est de réaliser un agencement méthodique de lignes d'entrée et de sortie aboutissant aux réseaux logiques ou provenant de ces derniers. Un autre objet de l'invention est de définir un procédé permettant d'établir des connexions vers des blocs comportant des réseaux logiques ou depuis de tels blocs, qui puisse être commodément adapté a différents agencements de connexion d'entrée et de sortie. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente schématiquement l'agencement d'un bloc PLA incorporant la présente invention. La figure 2 est une table des opérations logiques qui peuvent être exécutées sur deux variables d'entrée quelconques dans le bloc représenté sur la figure 1. La figure 3 est une vue en plan représentant de façon plus détaillée l'agencement du réseau ET de la figure 1. La figure 4 est une vue en coupe prise selon la ligne 4-4 de la figure 3. La figure 5 est une vue en coupe montrant un trou de connexion dans un réseau présentant une configuration conforme à celle de la figure 1. La figure 6 représente schématiquement un autre agencement du réseau ET de la figure 1. La figure 7 est une vue en plan de l'agencement de la figure 6. La figure 8 est une coupe prise selon la ligne 8-8 de la figure 7. Les figures 9 et 10 sont des vues en plan représentant de façon plus détaillée les lignes d'interconnexion 62 indiquées sur la figure 1. La figure 11 est une vue en coupe prise selon la ligne 11-11 de la figure 9. On a représenté sur la figure 1 deux réseaux ET 10 et 12 qui sont disposés aux extrémités opposées d'un réseau OU 14. Chacun des réseaux 10 et 12 est connecté à plusieurs décodeurs d'entrées de deux bits (DEC) 16 disposés de part et d'autre des réseaux ET. Ces décodeurs 16 fournissent quatre combinaisons de sortie de deux variables d'entrée. Ils reçoivent ces dernières par l'intermédiaire des lignes d'entrée 18 et fournissent chacune des quatre combinaisons de sortie de deux variables a une ligne d'entrée différente 20 dans les réseaux 10 et 12. Chaque lig#ne d'entrée 20 étant connectée a deux décodeurs 16 différents, elle peut recevoir deux combinaisons différentes de deux variables. Des lignes de sortie parallèles 22 sont disposées perpendiculairementperpendiculairement aux lignes d'entrée 20 et forment avec ces dernières une grille. Des dispositifs 24 capables d'effectuer une opération logique, en l'occurrence une opération ET, sur les données appliquées aux lignes d'entrée 20 et de fournir le résultat sur les lignes de sortie 22, sont disposés aux intersections des lignes 20 et 22. Les lignes de sortie 22 des réseaux ET 10 et 12 sont connectées aux lignes d'entrée 26 du réseau OU 14 disposé entre les deux réseaux ET. Ces lignes d'entrée 26 croisent les lignes de sortie 28 du réseau OU. Des dispositifs logiques 29 capables d'effectuer une opération OU sur les signaux reçus des réseaux ET et de fournir le résultat sur les lignes de sortie 28, sont disposés à l'intersection des lignes 26 et 28. Les lignes 28 fournissent des entrées d'enclenchement et de restauration à des bascules bistables JK 30 qui sont réunies de manière a constituer un registre à décalage, si bien que les données peuvent non seulement être introduites dans chaque bascule 30 depuis le réseau OU, mais aussi être appliquées à la ligne 32 depuis une source externe et transférées d'une bascule à l'autre. Des opérations logiques peuvent donc être effectuées sur les entrées des décodeurs 16, des réseaux ET 10 et 12, du réseau OU 14 et des bascules JK 30. Les différentes opérations logiques qui peuvent être effectuées dans les décodeurs 16 et dans les réseaux ET 10 et 12 sur deux entrées quelconques A et B de l'un des décodeurs 16a sont représentées sur la figure 2, ou chaque colonne représente l'une des quatre lignes 20 connectées à une sortie du décodeur 16a. Les en-têtes des colonnes indiquent l'opération effectuée par le décodeur 16a sur les entrées A et B en appliquant un signal d'interrogation à la ligne d'entrée 20 représentée par omette colonne. Les rangées du tableau de la figure 2 représentent les lignes de sortie du réseau. L'en-tête de chaque rangée indique la fonction logique obtenue sur la ligne de sortie 22 représentée par cette rangée, lorsque les lignes d'entrée du réseau, qui comportent un "1" binaire dans les colonnes de cette rangée, sont réunies de manière à constituer un circuit ET en couplant ces lignes d'entrée à omette ligne de sortie 18 à l'aide de dispositifs 24. Par exemple, la fonction OU exclusif de A et B est obtenue sur la ligne de sortie 22b lorsque les lignes d'entrée 20c et 20d lui sont connectées par les éléments logiques 24a et 24b.Cet emploi de réseaux et de décodeurs de deux bits aux fins de l'exécution d'opérations logiques est bien connu et se trouve décrit notamment dans la demande de brevet No. 72 47142 déposée en France par la demanderesse le 26 décembre 1972. Selon la présente invention, la disposition des fonctions logiques sur les blocs est plus dense que dans le cas des procédés de l'art antérieur. Ce résultat est obtenu en disposant les décodeurs 16 de part et d'autre des réseaux ET 10 et 12 et en segmentant les lignes d'entrée 20 et 28 dans les réseaux ET et OU de manière à séparer les opérations effectuées sur les différentes entrées d'une même ligne. Comme le montre la figure 1, l'opération effectuée dans la première rangée du réseau ET 10 est la fonction OU Exclusif des deux signaux reçus du décodeur 16a dans la partie supérieure gauche du réseau ET. Cette fonction est appliquée à la première bascule JK 30a qui reçoit le signal résultant sur ses entrées d'enclenchement et de restauration, ce qui a pour effet d'empêcher le verrouillage de la bascule, un signal de sortie non verrouillé étant alors obtenu. Diverses autres opérations logiques sont effectuées dans ce réseau 10 à l'aide des signaux de sortie des décodeurs disposés à droite et à gauche du réseau.Lorsqu'elles intéressent les mêmes lignes d'entrée, elles sont séparées par des discontinuités que présentent ces lignes, Une ligne pointillée 36 passant par ces discontinuités indique la séparation des réseaux 10 et 12-en parties assurant respectivement l'exécution d'operations concernant les variables d'entrée reçues par les décodeurs disposés à gauche des réseaux et les variables d'entrée reçues par les décodeurs disposés à droite. De même, une ligne pointillée 36 souligne les disconti nuités qui existent dans les lignes d'entrée du réseau inférieur. On observera cependant que les lignes d'entrée 20 ne sont pas toujours discontinues. Elles s'étendent d'une extrémité à l'autre du réseau, telles les lignes 20a et 20bs lorsqu'elles sont utilisées aux fins de l'exécution d'opérations logiques sur des entrées destinées au décodeur de droite ou au décodeur de gauche, mais non aux deux. Il est parfois souhaitable que les fonctions appliquées aux extrémités opposées d'une même ligne d'entrée 20c soient réunies en un circuit ET. Ceci est effectué dans les éléments 31 qui se trouvent à l'une des extrémités de chacun des réseaux 10 et 12 grâce à ue connexion 34 prévue entre deux lignes de sortie 22a et 22b auxquelles la ligne d'entrée 20c est couplée. De même que dans le cas des réseaux ET, les lignes d'entrée 26 du réseau OU présentent des discontinuités destinées à séparer les opérations effectuées sur les variables d'entrée reçues du réseau ET 10 supérieur des opérations effectuées sur les variables d'entrée reçues du réseau ET inférieur 12. La ligne pointillée 38 montre la façon dont le réseau OU est divisé pour séparer ces différentes fonctions. On notera que la ligne 28a traverse complètement le réseau OU et peut donc exécuter une opération logique sur des variables d'entrée fournies à la fois aux réseaux supérieur et inférieur, ce qui peut être souhaitable dans certains cas. L'examen des lignes pointillées 36 et 38 montre que les réseaux sont utilisés de façon plus intensive que si toutes les entrées se trouvaient d'un même côté de l'ensemble. Dans ce dernier cas, une double utilisation des lignes d'entrée ne serait pas possible. En d'autres termes, les parties des lignes d'entrée qui ne sont pas utilisées pour effectuer des opérations intéressant un ensemble de variables d'entrée ne pourraient pas être emplo yées aux fins de fonctions intéressant un autre ensemble. D'autre part, si tous les décodeurs étaient disposes d'un même côte de la ligne et si les deux réseaux ET étaient réunis en un seul, les lignes de sortie devraient être beaucoup plus longues et des parties plus importantes de ces lignes seraient inutilisables. Par exemple, la ligne de sortie 22d- associée à la fonction OU Exclusif des entrées a et b du premier décodeur 16a serait quatre fois plus longue si les douze décodeurs 16 des deux réseaux ET 10 et 12 étaient disposes d'un même côté de l'un de ces réseaux et la partie inutilisable du bloc qui se trouverait le long de cette ligne serait quatre fois plus importante que dans le cas de l'agencement représenté sur la figure 1. De la même façon, la division dont fait l'objet le réseau OU permet de réduire la zone inutilisée des blocs. L'amélioration maximum que la présente invention permet d'obtenir peut être exprimée de la façon suivante. Dans le cas, par exemple, d'un bloc PLA comportant X lignes d'entrée, Y lignes de sortie et N lignes de résultat, les dimensions des réseaux nécessaires, dans le cas des procédés de l'art antérieur et dans le cas de la présente invention, seraient les suivantes: Art Présente antérieur invention Reseau(x) ET : XN XN 2 Réseau OU :YN YN 2 Total : 2XN i YN XN + YN 2 2 Si le rapport des lignes d'entrée aux lignes de sortie était égal a 1, par exemple X=Y, la présente invention permettrait d'obtenir les réductions suivantes des dimensions des réseaux: Réseau(x) ET : 75% Réseau OU : 50% Total : 66% Une amélioration supplémentaire pourrait être obtenue si les lignes de sortie 28 du réseau OU n'avaient pas a couper toutes les lignes de résultat.Par exemple, si les lignes de sortie horizontales 28 rerésentées sur la figure 1 se terminaient au centre du réseau 14 et aboutissaient à ses deux extrémités, les dimensions du réseau seraient les suivantes: Art Présente antérieur invention Reseau(x) ET : 2XN XN r Réseau OU : YN YN 4 Total : 2XN + YN XN + YN 2 4- Si le rapport des lignes d'entrée aux lignes de sortie etait, comme précé- demment, égal a 1, les réductions rendues possibles par l'invention seraient de: Reseau(x) ET : 75% Réseau OU : 75% Total : 75% Cela montre que, pour un tel rapport, l'amélioration obtenue grâce à la présente invention varie entre 66% et 75%.Bien qu'une division complète du réseau OU 14 puisse poser des problemes, une division de ce réseau en Y/2 lignes le traversant complètement (voir figure) et Y/? lignes aboutissant au centre du réseau, ne présente aucune difficulté pour réalisei une configuration logique particulière. Les figures 3 et 4 montrent la façon dont les réseaux ET 10 et 12 peuvent être réalisés en utilisant la technologie des transistors a effet de champ (FET), à l'aide d'une personnalisation effectuée au niveau des portes et des métallisations. Un certain nombre de bandes 40 et 42 sont réalisées par diffusion dans#2e substrat 44 du réseau. Cës diffusions 40 et 42 constituent les diffusions de source et de drain des transistors FET qui sont les dispositifs logiques 24 du réseau. Les diffusions 40 constituent en outre les lignes de sortie 22 du réseau.Les lignes d'entrée 20 du réseau sont des bandes métalliques disposées perpendiculairement aux diffusions 40 et 42 au-dessus de couches d'oxyde minces 48 et épaisses 50 qui découplent les lignes.Chaque fois qu'une opération logique doit être effectuée à une intersection, une métallisation est effectuée audessus d'un ensemble de diffusions 40 et 42 sur la mince couche d'oxyde métallique 48 et au-dessous#de l#unedes & andes métalliques pour réaliser une porte 52. Lorsqu'aucune opération logique ne doit être effectuée à l'intersection d'une ligne d'entrée et d'une ligne de sortie, une telle configuration de métallisation de porte n'est pas disposée entre les bandes 40 et 42. Comme le montrent les figures 3 et 4, des discontinuités 54 existent dans les bandes métalliques pour séparer les opérations effectuées d'un côté des bandes de oilles effectuées de l'autre côte des bandes. Ainsi, il est évident que, lorsqu'on utilise la présente technique, les étapes de fabrication sont les mêmes pour tous les blocs jusqu'au dépôt des portes et des métallisations. Le bloc peut alors être personnalisé de manière à exécuter les opérations logiques désirées en ajoutant les portes métalliques là ou l'opération logique doit être effectuée à une intersection et en prévoyant des discontinuités dans la ligne lorsque les opératior sont effectuées aux extrémités opposées de celle-ci. Dans le bloc termine, chaque ligne métallique 46 devient l'entrée d'un circuit logique à FET dans lequel la métallisation 52 constitue la porte d'un transistor FET dont la source est connectée par une bande de diffusion 40, et par l'intermédiaire des transistors FET 100, à une tension positive +V et dont le drain est relié à la masse par la bande de diffusion 42. Les transistors FET 100 sont périodiquement rendus conducteurs par une impulsion d'horloge pour charger positivement les bandes de diffusion 40. Pendant des périodes alternées, les sorties des décodeurs 16 sont appliquées aux bandes métalliques 46. Lorsqu'un signal est reçu des décodeurs 16 par l'intermédiaire des bandes 46, il rend conducteur chacun des transistors FET connectés de façon à créer une voie vers la masse et à faire passer la tension de la bande 40 ou de la ligne de sortie 22 de +V au potentiel de masse.Etant donné que les sorties des décodeurs sont les compléments de leurs entrées, une opération logique ET est effectuée dans les réseaux 10 et 12 sur les entrées des décodeurs. Le réseau OU 14 est analogue au réseau ET, à l'exception du fait que dans le réseau OU les bandes métalliques sont disposées verticalement et les bandes de diffusion horizontalement. D'autre part, la sortie du réseau ET est en phase avec l'entrée des décodeurs, si bien qu'une opération NI est effectuée par les éléments 29 du réseau OU sur les sorties des réseaux ET. La sortie du réseau OU est inversée dans les bascules bistables 30, si bien qu'une opération OU est effectuée sur les sorties du réseau ET dans le réseau OU et les bascules. Les sorties de ces dernières sont transmises pendant que les diffusions du réseau OU sont chargées. Contrairement aux diffusions du réseau ET, les diffusions 40 dans le réseau OU sont chargées de façon continue. Pour créer une connexion entre les réseaux ET et le réseau OU, l'une des bandes métalliques 56 du réseau OU est connectée a l'une des diffusions 40 du réseau ET par l'intermédiaire d'un trou d'accès métallisé 54 existant dans les couches d'oxyde 48 et 50. Bien qu'une personnalisation au niveau des portes et des métallisations soit souhaitable dans la plupart des cas, il est parfois nécessaire de disposer d'un agencement permettant de modifier la logique au moyen d'une personnalisation purement métallique. Un tel agencement est représente sur la figure 6. Dans oe dernier, chacune des intersections des lignes d'entrée et de sortie 20 comporte un transistor FET 24 permettant d'effectuer des opérations logiques. Le fonctionnement ou le non fonctionnement-de ce transistor dépend de la façon dont sa porte est connectée. Si le transistor FET 24 n'est pas utilise, sa porte est mise à la masse pour le maintenir dans un état non conducteur.Si ce transistor est utilisé pour effectuer des opérations logiques, sa porte est connectée à l'une des lignes d'entre 22 de manière à rendre le transistor conducteur ou non conducteur en foncl des impulsions appliquées à la ligne d'entrée 20. Comme le montrent les figures 7 et 8, chaque transistor FET possède une porte, et des connexions métalliques 58 sont établies de façon sélective entre les portes 52 et les bandes métalliques 46 ou une bande de diffusion 42 par l'intermediaire d'un trou d'accès 10 en une seule étape de fabrication. Il est sous-entenc que la présente invention n'est pas limitée aux techniques de personnalisa décrites plus haut et s'applique également à un certain nombre d'autres technologies. En particulier, elle peut s'appliquer à la technologie bipolaire au lieu de la technologie FET qui a été décrite. Les connexions entre les entrées et les sorties des réseaux peuvent être personnalisées en fonction des opérations logiques à effectuer. A cette fin, plusieurs lignes verticales d'interconnexion 62 sont prévues sur le bloc de part et d'autre des réseaux 10, 12 et 14. Les lignes d'entr 18 des décodeurs 16, les lignes de sortie 66 des bascules JK et les lignes d'entrée 68 des circuits de commande "hors bloc" OCD 66, sont disposées perpendiculairement aux lignes 62. Comme le montrent les figures 7, 10 et 11, les lignes d'entrée 18 et 68 ainsi que les lignes de sortie 67 sont des configurations métallisées sur la surface de la couche d'oxyda tion 48-50 du bloc. Chacune des lignes 62 se compose, de façon alternée, de parties métalliques 70 disposées au-dessus de la couche d'oxydation 48-50 et de parties diffusées 62 dans le substrat 44 du bloc.Ces differen parties sont reliées par des trous d'accès métallisés 74 qui traversent la couche d'oxydation 48-50. Les parties diffusées 72 sont disposées en face des circuits OCD 66, des décodeurs 16 et des bascules 30, si bien que les lignes aboutissant à ces circuits de commande, à ces décodeur et à ces bascules peuvent passer au-dessus des parties diffusées de certai des lignes 62 et être connectées aux parties métallisées d'autres lignes 62. Les parties métalliques 70 des lignes 62 comportent des ouvertures 76 permettant d'isoler électriquement deux signaux différents ou davantage présents dans des segments isolés électriquement d'une même ligne. Par exemple, s'il y a lieu de connecter la bascule JK 30a au circuit de comman OCD 66a, les lignes métalliques 67 et 68 sont connectées aux parties métalliques opposées 70a et 70b de la même ligne 62a.Les lignes métalliqu 67 et 68 passent au-dessus des parties diffusées 72 des autres lignes d'interconnexion 62 et ne créent pas de court-circuit entre ces dernières. Par ailleurs, les parties métallisées 70a et 70b de la ligne 62a comporten toutes deux une ouverture permettant d'isoler la partie de la ligne 62a qui contient la connexion entre la bascule 30a et le circuit OCD 66a de la partie restante de la ligne 62a, si bien que cette partie restante peut être utilisee pour acheminer d'autres signaux vers le réseau, telle la connexion entre la bascule 30b et l'entrée du décodeur de deux bits 16b. On notera que les entrées dès décodeurs 16 sont positives, de même que les sorties des bascules JK, si bien que les sorties de la bascule JK 30a peuvent être directement retransmises aux décodeurs 16b, ce qui permet d'effectuer des opérations logiques séquentielles avec les réseaux 10, 12 et 14 et les bascules JK 30 sans que des connexions externes au bloc soient nécessaires entre les bascules JK et les décodeurs.Un certain nombre de doigts de contact 74a, qui sont disposés dans la partie supérieure et dans la partie inférieure du bloc, ont exclusivement pour objet de permettre l'application de signaux d'entrée aux décodeurs 16 et sont connectes aux lignes 62 par une configuration de métallisation qui est déterminée par les opérations logiques à effectuer sur les blocs. Les doigts de contact 74s qui sont disposés le long des côtés du bloc peuvent être utilisés soit comme éléments d'entrée, soit comme éléments de sortie.Dans oe dernier cas, ils sont connectés par une configuration métallique prédéterminée 78 à l'un des circuits OCD 66; s'ils sont utilisés comme éléments d'entrée ainsi que certains des doigts de contact disposés dans les parties supérieure et inférieure du réseau, ils sont directement connectés aux lignes 62 par des configurations métalliques prédéterminées. Une réalisation particulière de l'invention a été décrite ci-dessus. Elle permet, on l'a vu, différentes utilisations de divers éléments du bloc logique. En ce sens, elle est analogue a une mémoire virtuelle dont la capacité apparente est plus importante que la capacité réelle. Cela est du au fait que, dans une miemoire de ce type, la capacité réelle est utilisée de façon très inefficace, si bien que des utilisations différentes peuvent être affectées aux lignes et aux bornes tant que ces utilisations ne sont pas incompatibles. Pour faciliter la compréhension de la présente invention, on a limité le nombre et l'importance des circuits associés aux réseaux logiques représentés. En réalité, des réseaux sensiblement plus iortants-1pourraient être réalisés. Par exemple, deux réseaux ET comportant 48 entrées et à chacun desquels 24 décodeurs seraient associés, seraient plus raisonnables que les réseaux ET représentés. De même, un réseau OU comportant 112 sorties alimentant 56 bascules JK serait plus proche de oe que l'on trouverait effectivement sur l'un de ces blocs. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de I'inventioR' appliquées à un mode de réalisation préféré de cell#ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Dispositif logique du genre comportant un réseau ayant plusieurs lignes d'entrées et de sorties orthogonalement disposées par rapport les unes aux autres et des éléments logiques disposés en au moins certains croisements ainsi formés de manière à permettre la réalisation de fonctions logiques sur des signaux appliqués aux lignes d'entrée, caractérisé en ce qu'il comporte: des moyens d'attaque des lignes d'entrée connectés de part et d'autre desdites lignes, des moyens pour séparer entre eux certains segments de lignes d'entrée attaquées à leurs deux extrémités. 2.- Dispositif logique selon la revendication 1 caractérisé en ce qu'il comporte des moyens pour relier entre elles des lignes de sorties couplées aux différents segments d'une même ligne d'entrée. 3.- Dispositif logique selon las revendications 1 ou 2 caractérisé en ce que lesdits moyens d'attaque des lignes d'entrée du réseau sont réalisés a l'aide de réseaux du même genre. 4.- Dispositif logique selon la revendication 3 caractérisé en ce que lesdits moyens d'attaque des lignes d'entrée du réseau sont constitués par des réseaux dont les éléments logiques réalisent une fonction ET, tandis que les éléments logiques du réseau attaque effectuent la fonction OU. 5.- Dispositif logique selon la revendication 4 caractérisé en ce qu'il comporte des décodeurs placés aux entrées des réseaux de ET, et des bascules bistables aux sorties du réseau OU. 6.- Dispositif logique selon l'une des revendications précédentes caractérisé en ce que: les moyens permettant d'appliquer les signaux d'entrée du dispositif forment un ensemble de lignes parallèles entre elles, segmentées et dont les segments sont reliés entre eux ou non lors de la personnalisation du circuit.