FR 2297521 A1 19760806 FR 7500720 A 19750110 La présente invention concerne un système de transmission de données selon une modulation mumérique du type delta asynchrone. L'invention s'applique notamment à la transmission d'images de télévision au moyen de signaux numériques comprimés. Dans les systèmes de transmission utilisant une modulation de type delta le signal à transmettre est traduit par approximations successives en un signal formé d'une suite d'échelons. En modulation delta synchrone, les échelons ont une même durée égale à la période d'un signal d'horloge et la différence de niveau, appelée pas, entre deux échelons successifs est en général constante. La donnée delta sous forme binaire constitue la donnée transmise par la liaison à un récepteur après avoir subie généralement diverses opérations de codage. Cette donnée correspond à une certaine amplitude de variation du signal entre deux instants de découpe succes sifs. Cette technique exige un nombre élevé de bits de- transmission et ne permet pas de compression impertante. Kn modulation delta asynchrone, la compression devient possi ble du fait que la durée des échelons est déterminée variable en fonc tion de l'évolution du signal. Ce procéde présente de grandes diffi cultés de réalisation pour l'obtention d'une émission à cadence régulière et pour la restitution du signal à la réception ; il est né cessaire en effet de transmettre complémentairement l'information de durée d'intervalle qui est égale ou multiple de la période d'@@aloge de synchronisation. Cette information de durée peut être transmise au moyen d'un complément de bits nais ce procedé va à l'encontre de la diminution résultant de la compression.Un pro@édé connu permet d'éliminer la transmission de duree d'intervalie sous ferme de bits complémentaires en utilisant une modulation delta asynearene parti culière telle que les bits d'amplitude transmis eentiennent implici tement l'infcmation de durée ; dans un système de ce genre, la va riation de durée d'intervalle correspond à un codage prédéterminé. Kéanmoins, ce procédé ne permet pas de satisfaire pleinement à une reproduction fidèle du signal : il peut en effet se produire des dé calages assez importants entre le signal quantifié et le signal ori- ginel à transmettre lorsque ce dernier est sujet notamment â des variations brutales de pente ; c'est le cas par exemple lorsqu'il vient d'évoluer lentement en amplitude pendant une durée assez longue et qu' il présente brusquement une loi très rapide de variation. Le système de transmission objet de l'invention permet de remédier à ces situations tout en produisant un nombre de bits largement inférieur à celui transmis selon une modulation delta synchrone classique. Il permet de satisfaire aux critères de fidélité de la transmission de signaux mumériques comprimés en utilisant une modulation delta asynchrone particulière qui tient compte à l'avance de l'évolution du signal pour produire une distribution appropriée des inttervalles asynchrones successifs de découpage. Suivant une caractéristique de l'invention, le système comporte des moyens de modulation delta asynchrone conventionnels du signal à transmettre pour produire des données instants de découpage et durée d'intervalles asynchrones correspondant à des conditions déterminées de pas de quantification et de signal d'horloge de synchronisation, chaque durée d'intervalle correspondant à un nombre entier de périodes d'horloge et au moins à une période et dans lequel l'émetteur comporte deux voies, une première voie constituée par les dits moyens de modulation delta asynchrone suivis d'un ensemble générateur de durée d'interwalles pour transformer les dites données selon une distribution de nouveaux intervalles asynchrones déterminés d'une part, tels qu' ils présentent un nombre limite égal à p de valeurs possibles selon la progression : TH, K TH, K2 TH, ........... N/K 2 TH, N/K TH et N TH. avec N = Kp-1, N et K étant entiers et supérleurs chacun à la valeur 2 TH étant la période d'horloge, un nouvel intervalle étant égal à l'intervalle précédent multiplié par K pour un accroissement de durée et divisé par K pour une diminution de durée, les valenrs limites TH et N TH pouvant être répétées telles, d'autre part, en tenant compte de l'évolution du signal présentée pendant une séquence de durée Kp -1 TH correspondant à la somme des dites p valeurs, le dit ensem K - 1 ble élaborant des données d'intervalles sous forme d'un bit qui présente respectivement un premier état binaire dans le cas d'un accroissement de durée et celui de maintien à la valeur maximale et le second état binaire dans le cas de diminution de durée et celui de maintien à la valeur minimale, et une deuxième voie recevant le dit signal et comportant un circuit de retard a:'yant pour valeur Kp-1 .TH et un ensemble générateur des bits d'amplitude delta corres I( -1 pondant aux dits nouveaux intervalles de découpage. D'autres particularités et avantages de l'invention apparaitront dans la description qui suit donnée à titre d'exemple non limi- tatif à l'aide des figures annexées où les mêmes éléments sont indiqués avec les mêmes repères et qui représentent - les figures 1, 2 et 3, des formes d'ondes illustrant comparativement pour un même signal le principe de la modulation delta synchrone conventionnelle celui de la modulation delta asynchrone conventionnelle et celui résultant d'une modulation delta asynchrone se Ion l'invention - la figure 4, un diagramme général d'un système de transmission selon l'invention - les figures 5 à 13, des schémas et formes d'ondes se rapportant à un exemple de réalisation d'un système selon la figure 1. Le principe de la modulation delta synchrone conventionnelle est rappelé à l'aide de la figure 1. le signal analogique à coder est S, X est le signal quantifié ou approché qui monte ou baisse d'un é- chelon de quantification Q selon que l'amplitude du signal S est à un instant de découpe ti considéré supérieure ou inférieure à la valeur d'échelon X (t-i) durant l'intervalle précédent~ti-1 à ti. Chaque intervalle à la même durée égale à la période TH d'un signal d'horloge. La distribution des bits transmis est indiqué au dessous de l'échelle des temps, O correspondant à une diminution -Q de X et 1 à un accroissement +Q. On a considéré une modulation conventionnelle à quantification uniforme c'est à dire à pas Q constant. De même, le principe de la modulation delta asynchrone à quantification uniforme est rappelé à l'aide de la figure 2. L'échelle des temps, le débit binaire et les niveaux des signaux correspondent au cas de la figure 1, seuls les bits delta de variation d'échelon sont indiqués. Le signal codé Y monte ou baisse d'un échelon Q seulement lorsque l'amplitude du signal S atteint à un instant de découpe ti, ou au cours de la période XH précédente, la valeur d'échelon Y (ti - 1) de l'intervalle précédent augmentée ou diminuée du pas Q. les durées dtintervalle sont donc variables en fonction de l'évolu- tion du signal et il est nécessaire de transmettre l'information de durée conjointement avec celle delta de variation d'échelon. La durée d'intervalle est multiple de la période d'horloge TII et au moins égale à une période TH. On a considéré dans l'exemple de la figure 2-une modulation delta asynchrone à instants de découpage synchrones du signal d'horloge. La modulation delta asynchrone peut également se concevoir en synchronisme d'amplitude, les instants de découpage correspondant exactement aux valeurs d'accroissement +Q ou -Q du signal, les durées d'intervalles étant ensuite décomptées avec un signal d'horloge et avec une tolérance correspondant à une période TH. Un système de transmission de données selon l'invention procède selon un modulation numérique du type delta asynchrone dans le but de produire pour chaque échelon du signal quantifié deux bits d' identification, un premier pour indiquer 11 évolution en amplitude du signal et le second pour indiquer l'évolution de la durée d'intervalle. Le premier bit indique de la manière conventionnelle la modification d'amplitude à apporter par rapport à l'échelon précédent. En procédant avec une quantification uniforme, deux valeurs fixes + Q et - Q correspondent respectivement aux valeurs binaires 1 et O du bit delta. Il peut être envisagé une quantification non uniforme, le pas Q variant selon une loi prédéterminée ; on considèrera dans ce qui suit, par souci de simplification, le pas Q constant. le second bit indique la modification à apporter à la durée de l'intervalle précédent pour constituer la durée de l'intervalle de l'échelon en cours. Au lieu d'utiliser en facteur additif comme il est fait pour le décodage en amplitude par le premier bit, le second bit indique un facteur multiplicatif égal à K ou K selon que la valeur binaire est 1 ou 0, le facteur K étant un nombre entier, positif, su périeur à 1. Ainsi la durée de l'intervalle précédent est multipliée, ou divisée, par K selon le cas. Ainsi que dans la modulation numérique delta asynchrone (fig. 2), la durée d'un intervalle est un multiple de la période TH d'un signal d'horloge et l'intervalle minimal a la durée TITI. L'un des facteurs mul tiplicatifs est l'inverse de l'autre en sorte de travailler sur le mê- me intervalle de base TITI. Une valeur préférée pour K est 2, ce qui si gnifie que l'intervalle futur est le double ou la moitié du précédent. le choix de la valeur K égale à 2 permet de simplifier la réalisation d'un ensemble logique binaire utilisé pour élaborer les bits d'inter- valle. Cet ensemble logique dont la réalisation est fonction de la loi de variation d'intervalle choisie au préalable doit permettre de repondre aux conditions envisagées, ctest-à-dire, obtenir des inter valles courts lorsque le signal S varie brutalement de pente ou évo lue rapidement en amplitude et délivrer au contraire des intervalles longs lorsque la pente du signal reste faible et l'évolution lente. Cette dernière condition pourrait être satisfaite en remar quant que pour le signal X d'une modulation delta synchrone (fig.1) et- dans le cas d'évolution lente du signal S il y a alternance des signes des bits d'amplitude, l'ensemble logique du système peut ainsi être déterminé pour choisir le facteur K et laisser croître les inter valles successifs lorsque cette alternance de signe se produit pen dant une durée suffisamment longue.Mais l'obtention d'intervalles courts dans le cas d'évolution rapide d'amplitude s'avère plus déli -cate, il est nécessaire de prévoir cette évolution en sorte de pouvoir -réduire progressivement les intervalles par le choix du facteur multi- plicatif K1 qui est inférieur à 1. De manière à prévoir ces périodes de découpe avec des intervalles décroissants ou de valeur minimale TH, 1' ensemble logique utilise les informations de découpe résultant d'une modulation delta asynchrone et attribuées au cours d'une séquence de durée prédéterminée.Ces informations sont utilisées de manière in verse lorsque le signal tend à évoluer faiblement pour établir des conditions d'intervalles progressivement croissants jusqu'à une -valeur- maximale prédéterminées qui peut être répétée par la suite Le système comporte dans ce but des moyens permettant de substituer à la distribution asynchrone d'intervalles du signal Y selon la figure 2 une autre distribution asynchrone qui tient compte de. l'évolution du signal S. Afin de produire simultanément avec cette nouvelle distribution les bits delta d'plitude correspondant du si gnal codé, le système peut comporter un modulateur delta synchrone qui produit à cadence régulière l'information delta de variation d'amplitude (fig 1). A -titre indicatif, la figure 3 montre similairement aux figures 1 et 2, un signal quantifié Z qui peut etre obtenu de cette manière par le système. Les bits d'intervalle I sont indiqués sur une deuxième échelle de temps excepté le premier dont la valeur est fonction de la durée de l'échelon précédent l'instant de découpe ti-1. Le signal Z suit avec une plus grande approximation que le signal Y de la figure 2, le signal S à transmettre, le codage de la durée d'intervalle est réduit à un seul bit pour chaque intervalle.Le nombre de bits à transmettre est sur l'ensemble d'un signal notablement plus réduit que dansle cas de la modulation synchrone selon la figure 1 ; ceci n'apparaît pas explicitement sur les figures 1 et 3 compte tenu des facteurs Q et TII considérés dans cet exemple simple et du fait que la portion de signal S indiquée présente en majeure partie une évolution rapide. le bloc diagramme de la figure 4 représente sous forme d'un schéma général simplifié les constituants principaux du système de transmission de données. Il comporte une partie émission t) avec deux voies et une partie réception (R). Dans une première voie de l'émetteur, -le signal S à traiter est appliqué à des moyens d'analyse groupant un modulateur asynchrone 1 fonctionnant de la manière représentée sur la figure 2 et un circuit de mesure 2 des intervalles successifs de la modulation asynchrone. L'information recueillie en 3 correspond au nombre de périodes d'horloge TE comprises dans chaque- intervalle mesure et aux instants de découpe. Un circuit de synchronisation 4 élabore le signal d'horloge H de période TH ainsi qu'éventuellement des signaux de synchronisation de période multiple de TH ou retardés par rapport au signal H. Les connexions allant du circuit 4 aux autres circuits composant le système n'ont pas été représentés sur ce schéma général par souci de simplification. Les informations 7 de durée d 'intervalles asynchrones sont transmises à un ensemble générateur d'intervallesasynchrones5 dont le role est de les transformer en de nouvelles valeurs en fonction de l'évolu- tion présentée par le signal au cours d'une séquence de durée prédéterminée égaleà un multiple dela période d'horloge.L'ensemble 5 élabore l'information de codage des intervalles I correspondant aux durées respectives des nouveaux intervalles de découpe à prendre en considération. Unseul bit est nécessaire pour traduire cette information, un premier état binaire tel la valeur zero indiquant une diminution de durée en divisant par K l'intervalle précédent ou le maintien tel de la durée dans le cas où l'intervalle précédent à une valeur minimale TH et le deuxième état binaire, un en l'occurence, indiquant un accroissement de durée en multipliant par K l'intervalle précédent ou le maintien tel de la durée dans le cas où l'intervalle précédent a une valeur maximale prédéterminée. Les nouveaux intervalles produits ont des valeurs différentes de durée en nombre p limité selon une progression géométrique de raison K :K N.TH, N/K.TH, N/K2.TH, ..... K2 TH, K TH et TH, avec N = N étant un entier positif supérieur à 2, TII étant la valeur minimale de durée d 'intervalle et N TH la durée maximale. la durée de la séquence durant laquelle l'évolution du signal est prise en compte est déterminée égale à la somme des durées d'in- Kp-1 tervalle possible soit .TH de manière à produire éventuellement K-1 la succession des différentes valeurs possibles de N TH à TH ou inversement au cours d'une séquence temporelle. Pour la valeur minimale TH, si le bit I suivant présente la valeur 0; la durée d'intervalle reste inchangée et demeure égale à TH, de meme pour la valeur maxi- male N TH, si le bit I suivant présente la valeur 1 la durée N TII reste inchangée pour l'intervalle qui suit. A titre d'exemple, pour N = 16 et E = 2, les différentes valeurs possibles de durée d'intervalle sont au nombre de cinq : 16 DE, 8 TII, 4 TITI, 2 TH et TH, la durée de la séquence étant de 31 TH. L'ensemble générateur d'intervalle 5 peut comporter en combinais on selon un mode de réalisation qui sera décrit ultérieurement des circuits de codage 6 recevant les informations de durée 3 et connectés à des circuits mémoire 7 dont le contenu est utilisé ensuite pour effectuer une sélection d'intervalle en 8 tenant compte de 11 évolution du signal S et des conventions précitées pour les nouveaux intervalles de découpe à produire. Une deuxième voie alimenie par le signal S permet d'élaborer le bit amplitude delta de la modulation asynchrone produite par la première voie. Etant donné que le bit d'intervalle I est délivré avec un retard K -1 TB qui correspond à la durée de la séquence considérée, K-1 il y a lieu de retarder de' cette valeur le signal S dans un circuit de retard 9 dans la deuxième voie. Le signal retardé S1 est appliqué ensuite à un circuit 10 générateur de bit d'amplitude delta dans lequel il est comparé au signal Z (fig.3) reconstitué pour produire aux instants de découpe, la valeur O ou 1 du bit d'amplitude delta à effectuer.Ces instants réels de découpe correspondant aux nouveaux intervalles sont donnés par un signal TZ élaboré par le circuit de sélection 8 de l'ensemble générateur d'intervalle 5 de la première voie. Le circuit 10 comporte un circuit comparateur 11 synchronisé à partir du signal TZ et un circuit intégrateur 12 du type compteur-décompteur pour reconstituer le signal Z à partir des bits d'amplitudes produits. Le circuit comparateur 11 délivre les bits d'amplitudes delta. De manière à effectuer le traitement à l'aide de circuits numériques, le signal retardé S1 est de préférenee quantifié au préalable dans un circuit 13 pour produire le signal X de la figure 1 et comparer ce dernier au signal Z ; le circuit 13 groupe alors un modulateur délta synchrone suivi d'un intégrateur du type compteur-décompteur. Il est entendu que le pas de quantification Q et le rythme TII de l'horloge sont les mêmes pour les circuits de modulation asynchrone 1 et synchrone 13. le système délivre le signal codé par les informations d'am- plitude delta et de durée d'intervalle I ainsi qu'un signal horloge H1 de lecture de ces informations. L'ensemble générateur 5 produit le signal horloge de lecture III. L'émetteur peut comporter ensuite un circuit mémoire 14 dans lequel les informations delta, I sont inscrites à l'aide de l'horloge Hl, la lecture de la mémoire pouvant s 'effectuer ensuite à cadence régulière pour la transmission d'un message. La mémoire 14 est généralement suivie d'un circuit modulateur 15 qui alimente un aérien 16 dans le cas d'une liaison sans fil avec le-récepteur R. Celui-ci peut comporter de manière équivalente un aérien de réception 20 suivi dtun circuit démodulateur 21 qui alimente à son tour un circuit mémoire tampon 22. Un circuit de décodage 23 permet d'extraire le signal inscrit dans la mémoire 22 et de restituer le signal approximé Z. Les circuits 14, 15, 16 et 20, 21 et 22 peuvent être réalisés selon des techniques connues en matière de transmission de données numériques. Il est exposé dans ce qui suit à l'aide des figures 5 à 13 un exemple de réalisation des circuits 1 à 13 d'émission et du circuit 23 de réception. Les valeurs E = 2 et N = 16 ont été prises en considération pour cet exemple. La figure 5 se rapporte aux circuits de modulation delta asynchrome 1 et de mesure d'intervalle 2 de la figure 1 qui forment une partie analyse du signal permettant de connaître son évolution. La figure 6 représente des formes d'ondes relative au fonctionnement. Un circuit 25 d'entrée élabore à partir des signaux S et Y et du signal Q de quantification, les signaux correspondant aux valeurs (Y + Q) - S et S - (Y - Q). Le circuit 25 peut etre constitué comme représenté à l'aide de circuits d'addition et de circuits amplificateurs inverseurs. Les signaux de sortie sont respectivement appliqués à un circuit comparateur, 26 pour l'un et 27 pour l'autre signal. Pans chacun de ces comparateurs le signal d'entrée est comparé à une tension de référence égale au potentiel zéro de référence ; ainsi, dès que le signal d'entrée devient inférieur à la tension de références un signal apparaît en -sortie du comparateur. les comparateurs 26 et 27 sont du type à sortie numérique délivrant par leur sortie l'infor- mation zéro normalement et l'infotmation 1 lorsque la condition précitée est produite. L'information 1 en sortie du comparateur 26 correspond à un accroissement Q de l'amplitude du signal S (fig. 6-a) et inversement une diminution Q est traduite en sortie du comparateur 27. Ces accroissements +Q ou -Q sont transmis à un circuit compteur décompteur 28 dont le contenu correspond en valeur numérique au signal Y à chaque instant. La transmission s'effectue à la cadence d'horloge II (fig. 6-b) au moyen de deux circuits ET .29 et 30 à deux entrées recevant le signal d'horloge H et qui sont interposés respectivement entre les deux comparateurs et le compteur décompteur. La forme d'onde 6-c correspond à la sortie du comparateur 26 pour l'exemple d'évoln- tion croissant du signal représenté sur la figure 6-a.Le compteur décompteur 28 constitue en fait un. intégrateur et la restitution sous forme analogique de son contenu pour former le signal Y est produite au moyen d'un circuit convertisseur numérique analogique 31. le retard Ti du aux circuits 28 et 31 essentiellement est consideré faible devant la période d'horloge TITI. le circuit 2 de mesure des intervalles résultant de la modulation asynchrone en 1 effectué selon le mode décrit à l'aide de la figure 2 comporte un circuit compteur 32 dont le rôle est de compter le nombre de périodes d'horloge du signal H appliqué à une de ses entrées durant chaque intervalle. Le signal de sortie produit par l'un des comparateurs à un instant de découpe ti produit le transfert du contenu du compteur puis sa remise à zéro en vue d'effectuer ensuite le comptage pour l'intervalle suivant. A cet effet les sorties des comparateurs sont connectés à un circuit OU 33 dont la sortie commande un circuit de transfert 34 et à travers un circuit de retard 36 le compteur 32. La sortie du circuit OU est appliquée à ces circuits après dérivation dans un circuit dérivateur 37 (fig. 6-d) pour l'obtention d'une impulsion de commande. Le retard T2 (fig. 6-e) produit par le circuit 36 est choisi égal à une fraction de la période TITI. Le circuit 34 pro duit le transfert de la valeur enregistrée par le compteur 32 dans un registre 35 constituant un circuit mémoire dont les sorties en parallèle correspondantessont connectées aux circuits de codage 6 (fig. 1). le signal S2 sur ces sorties correspond à la mesure numérique d'in- tervalle. Un deuxième signal S3 (fig. 6-g) correspond aux instants de découpe de ces intervalles asynchrones et il est produit par la sortie du circuit OU 33 après dérivation et application à un circuit monostable 38 suivi d'un circuit ET 39 à deux entrées.Le monostable 38 produit un créneau (fig. 6-f) de durée déterminée légèrement supérieure à une période d'horloge TH. Le circuit ET 39 reçoit par une deuxième entrée le signal d'horloge II et délivre le signal S3 De manière à produire des intervalles asynchrones ne dépassant pas la valeur maximale N TH considérée par la suite soit 16.tu, le compteur 32 a une capacité limitée en conséquence et le registre 35 peut être constitué avec quatre étages correspondant aus poids 22, 21, 20 respectifs pour produire 16 états distincts.En outre,une sortie du compteur 32 délivre un signal qui commande d'une part, par l'intermédiaire du circuit OU 33 qui est à trois entrées, les opérations de transfert et de remise à zéro précitées et d'autre part, un comptage ou un décomptage d'une unité dans le circuit compteur-décompteur 28 selon que le signal Y est inférieur ou supérieur au signal S à cet instant. Les moyens utilisés comportent un circuit comparateur 44 recevant les signaux Y et S à comparer et délivrant l'information 1 sur une sortie négative lorsque S est inférieur à Y et sur une sortie positive lorsque S est supérieur à Y. Ces sorties numériques sont appliquées respectivement à deux circuits ET 40 et 41 à deux entrées connectées par leur deuxième entrée à la sortie précitée du compteur 28.La sortie du circuit 40 commande un décomptage d'une unité et celle du circuit 41 un comptage d'une unité en 28. Le raccordement des circuits 29-30 et 40-41 au circuit 28 s'effectue par l'intermédiaire de deux circuits OU 42-43 à deux entrées. les circuits de codage d'intervalles 6 (fig.1) sont représentés sur le schéma de la figure 7. Ils comportent préalablement un circuit de décodage 45 à l'entrée pour décoder les-adresses respectives des 16 valeurs possibles du-signal S2 de 0000 à 1111 reçues sur les quatres fils d'entrée provenant du registre 35. Le circuit de décodage 45 ou matrice de décodage peut consister en un composant logique de type connu. Il comporte 16 sorties (1) à (16) correspondant respectivement aux différentes valeurs d'intervalles asynchrones possibles de TH pour la valeur 0000 à 16 TE pour la valeur liii. Un signal apparaît sur la sortie correspondant à la valeur d'entrée reçue.Les sorties S4 de (1) à (16) sont connectées à un circuit de codage 46 des intervalles qui est détaillé sur la figure 8 suivantes avec les circuits mémoires 7. Le circuit 46 permet d'effectuer des inscriptions déterminées dans la mémoire 7. Par souci de simplification, les circuits de -codage 46 et mémoires 7 sont représentés partiellement sur la figure 8. Les circuits mémoires comportent 2 N soit trente deux registres RO à R31 ayant chacun quatre étages basculeurs. Ils sont placés initialement à l'état liii correspondant à l'intervalle maximal 16 TII. L'imposition d'une valeur inférieure est produite par commande de certains étages déterminés en fonction du rang du registre considéré, la commande produisant le maintient ou le passage à l'état zéro de ces étages selon leur état O ou 1 précédent.Une valeur inférieure est imposée en commençant par le rang 23 à gauche sur la figure correspondant au bit de poids le plus élevé, puis celui de rang 22 et ainsi de suite selon la configuration suivante contenu du-registre longueur d'intervalle correspondant 1111 16 TH 0111 8 TH 0011 4 TE 0001 2 TH 0000 1 TH Le contenu des registres est transféré de l'un au suivant à la cadence du signal d'horloge par un signal horloge retardé HR1, le contenu de RO passant dans R1, celui de R1 dans R2 et ainsi de suite jusqu' R 31 qui affiche alorsle contenu de R30.Le signal HR1 est décalé légèrement en retard par rapport au signal II et est considéré produit par le circuit de synchronisation 4. Après ces transferts simultanés le contenu du registre RO est remis à son état initial par un signal d'horloge désigné conventionnellement H survenant après le signal HR1 set correspondant à celui H décalé d'une demi-période. Chaque registre correspond ainsi à un intervalle de temps TII et le contenu du dernier registre R 31 qui vau être pris en considération par la suite pour déterminer un nouvel intervalle de découpe correspondra du point de vue temporel à un retard de 31 TH par rapport au signal S analysé dans la partie modulation asynchrone 1-2.Pour cette raison le prélèvement du bit delta dans la voie inférieure s'effectue après décalage de 31 TE du signal S dans le circuit de retard 9 (fig. i). Entre deux transferts successifs, des valeurs inférieures éventuelles sont imposées dans les registres en fonction du rang de la connexion S4 (i) à (16) sur laquelle parvient un signal c'est à dire, en fonction de la durée S2 de Itintervalle asynchrone mesuré précédemment par l'ensemble 1-2. La figure 9 représente un tableau des valeurs qui sont imposées aux registres RO à R31 en fonction de la durée d'intervalle mesurée. Ces inscriptions sont faites dans le temps en synchronisme avec l'hor- loge H au moment ou apparaît une impulsion S3 soit après, à la fois, constitution du signal S2 de mesure correspondant dans le circuit 35 et des signaux ultérieurs S4 (j) sur la connexion j du décodeur 45 et de ceux S5 en sortie du codeur 46 pour commander les registres RO à R31. Sur le tableau les durées dtintervalles mesurés de 1 à 16 sont portées en ordonnée, lesv registres RO à R31 en abcisse ainsi qu'une échelle de temps de O à 31 TH. La lecture de ce tableau s'effectue comme suit soit par exemple un intervalle 3 mesuré, les signaux S5 élaborés par le circuit 46 sont tels qu'ils ne commandent pas de changement d'état pour les registres RO et Ri qui présentent l'état 1111 pour le-registre RO après remise à l'état initial et 1'état qu'il avait précédemment en ce qui concerne le registre III ; les signaux Si commandent les changements d'état indiqués par les valeurs 2, 4, 8, 16 pour les autres registres en fonction de leur rang, par exemple la valeur 2 soit l'état Q001 est imposée aux registres R2 à-R4, la valeur 4 soit l'état 0011 aux-registres R5 à R12 et ainsi de suite On remarque selon le tableau que quel que soit l'intervalle delta mesuré les valeurs à imposer aux registres R30 et R31 est 16 soit l'état 1111 initial ; de ce fait, comme représenté sur la figure 7 il n'est pas figuré de con- nexion S5 vers ces registres.Dans le même esprit la connexion S4 (16) à l'entrée du circuit 46 est inutilisée.Selon la valeur à imposer il est nécessaire de faire passer à l'état zéro les quatres étages du registre pour la valeur 1, les trois étages de plus haut poids pour la valeur 2 les deux étages de plus haut poids pour la valeur 4 et l'étage de plus haut poids pour la valeur 8. Il s'en suit que le nombre de connexions S5 vers un registre R (j) est fonction des différentes valeurs pouvant lui être imposées.Par exemple, pour les registres RO et R1 quatre connexions sont nécessaires, ces registres pouvant être imposés à la valeur 1 pour un intervalle delta mesuré égal à une période TII. Si l'on considère le registre R5 les valeurs imposables asvncnrone sont 2 et 4, 2 pour un intervalle delta/égal à XH et 4 lorsqu'il est compris entre 2 et 6 périodes TH ce qui nécessite trois connexions de commande.Pour produire les connexions de commande des étages de bascule à partir du signal S4 (j) reçu, le circuit de codage 46 est constitué au moyen de circuits OU appropriés tels les circuits 47-48-49 relatifs au système R2 à trois entrées et commandant les trois premiers étages pour un signal S4 (1), (2) ou (3) reçu correspondant à un intervalle delta de 1, 2 ou 3 périodes TH. Les signaux- de commande des'quatres étages basculeurs du registre RO et de l'étage basculeur de plus faible poids du registre R1 sont produits uniquement pour un signal S4 (1) et les connexions correspondantes ne necessitent pas de circuit OU.Les signaux de commande des registres sont transmis pour chacune des connexions à travers un circuit ET à deux entrées, tels les circuits 55, 56 et 57 pour le registre R2, recevant par la seconde entrée le signal de découpe S3 du circuit 2 de mesure d'intervalles. Chaque impulsion de découpe S3 est produite en synchronisme avec une impulsion du signal d'horloge H-et autorise par les circuits ET des changements d'état de registre, puis, le signal HR1 déclenche les transferts R (j) vers R (tel) au moyen des circuits de transfert 54-1 à 54-31 et ensuite le signal H produit la remise à l'état 1111 du re gistre RO. La mémoire 7 est dès cet instant qui se trouve décalé d' une demi-période par rapport au signal S3,prete à recevoir à nouveau la prochaine impulsion S3.Lorsque deux impulsions S3 sont séparés par plusieurs périodes TH les signaux ERI et H produisent entretemps les transferts et/remise à liétat 1111 de Ro àla cadence d'horloge TITI. Ainsi pour un intervalle mesuré k compris entre 2 et 16 le contenu du regis tre Rj se trouvera entre temps transféré dans le registre Rj + k. Il y a lieu de remarquer que qu'elle que soit l'intervalle me suré de 1 à 16 périodes TH, chaque registre ne peut afficher que l'une des cinq valeurs 16, 8, 4, 2 ou 1 correspondant aux états définis défi nis précédemment. Le contenu du dernier étage correspond donc à l'une de ces valeurs à chaque instant et c'est ce contenu qui est pris-en considération pour effectuer la sélection des nouveaux intervalles dans le circuit 8 ; il représente avec un décalage 31tH par rapport au signal S la valeur maximale à prendre en considération pour le nou vel intervalle à produire et qui a été déterminée au cours de la séquen ce par les circuits 6 et 7 en fonction des intervalles delta mesurés 3. On remarque également que si un intervalle minimum d'une période est mesuré, registre RO passe à l'état 0000 qui ne peut être changé par la suite et se retrouve sur le registre R31 une séquence de temps 31 TII ultérieure ; au contraire l'autre état possible de RO liii se trouve généralement modifié par la suite après les opérations de trans ferts et de commandes de registres opérés en fonction des durées d'in tervalles mesurés. I1 s'en suit dans le cas d'évolution longue et len te en amplitude du signal suivie d'une évolution très rapide que le contenu du registre R31 suppose à la valeur maximale va se trouver modifié pour aboutir finalement à la valeur minimale, le circuit de sélection 8 effectuant dans ce cas une sélection d'intervalles pro gressivement décroissants selon la progression 16, 8, 4, 2 et 1.TH. le tableau de la figure 9 et l'organisation correspondante de l'ensemble logique 5 générateur d'intervalles sont à considérer donnés à titre d'exemple non limitatif dans le cadre d'un mode de réalisation possible du système. le circuit de sélection d'intervalles 8 est représenté sur la figure 10, la figure 11 se rapportant à des formes d'ondes de fonctionnement. Il comporte un comparateur 60 dans lequel est effectuée la comparais on entre le contenu C1 du dernier registre R 31 des circuits mémoire 7 et le contenu C2 d'un registre à décalage 61. Le contenu C2 est transféré par un circuit de transfert 62 à un circuit décompteur 63. Le registre à décalage 61 peut etre constitué au moyen de quatre étages de bascules placées initialement à l'état liii et commandés de manière à pouvoir prendre les cinq différents états numériques envisagés par double décalage à droite pour former les valeurs décroissantes d'intervalles 8, 4, 2 et 1 ou par décalage à gauche pour obtenir inversement les valeurs croissantes 2, 4, 8 et 16.Le décompte dans le circuit 63 s'effectue à la cadence H d'horloge (fig.ii-a et 11-d) ; lorsque ce décompte atteint la valeur zéro le circuit décompteur 63 délivre par une sortie le signal numérique binaire TZ dont le front avant correspond à l'instant réel du découpage asynchrone produit par le système. La sortie TZ est normalement au niveau O et passe à l'état 1 à ce moment (fig.11-e) ; il est appliqué après inversion dans un circuit inverseur 64 à un circuit ET à deux entrées 65 qui reçoit par ailleurs le signal dthorloge H destiné au décompteur 63 de manière à interdire la commande du compteur tant que le signal TZ est présent.Ce dernier est d'autre part transmis au registre 61 pour commander un décalage à gauche (fig.11-f) et doubler son contenu, cette commande s'effectue à travers un circuit ET 66 à deux entrées recevant par ailleurs le signal d' horloge retardé DRi (fig. 11-c). Le comparateur 60 délivre par sa sortie un signal numérique binaire égal à zéro-si le contenu C2 du registre 61 est supérieur à celui du registre R 31 et égal à 1 si C2 est égal ou inférieur à C1. Cette dernière condition autorise le transfert au moyen d'un circuit ET à trois entrées 67 recevant le signal de sortie du comparateur, le signal TZ et le signal d'horloge II et connecté en sortie au circuit de transfert 62. Compte tenu du retard apporté par le circuit décompteur 63, il est considéré que le front avant du signal TZ va se trouver légèrement en retard sur l'impulsion d'horloge H correspondant au passage à l'état zéro du décompteur et que par suite ce n'est que l'impul- sion suivante du signal H qui peut produire un transfert vers les circuits 67 et 62 (fig. 11-d). Dans le cas contraire où C2 est supérieur à C1, un double décalage à droite du registre 61 pour diviser par deux la valeur de C2 est produit au moyen d'un circuit ET 68 et d'un compteur à deux 69. Le circuit ET 68 comporte quatre entrées recevant respectivement le signal TZ, les signaux de synchronisation 4H (fig.ii-g) et R (fig. 11-h) élaborés par le circuit de synchronisation 4 (fig. 1) et le signal de sortie du comparateur 60 après inversion dans un amplificateur inverseur 70 ou prélevé sur une sortie négative du comparateur lorsque celui-ci en comporte une. La sortie du circuit ET 68 (figure 11-i) déclenche lorsqu'elle passe de l'état zéro à l'état un le compteur 69 qui délivre deux impulsions (fig. 11-j) espacées de TH/4. Ce dernier signal appliqué au registre à décalage 61 produit deux décalages à droite. Le résultat de la comparaison entraîne alors nécessairement avec les valeurs envisagées la condition C2 inférieur ou égal à C1 et autorise le transfert vers le décompteur 63. Il a été considéré sur les courbes de la figure il un fonctionnement pendant un laps de temps réduit au cours duquel le décompteur a reçu les valeurs successives 2 (état 0001) 4 (état 0011) et à nouveau 2 soit une multiplication par 2 de la durée d'intervalle initial suivie d'une division par 2. le bit d'intervalle I est produit à partir du signal TZ correspondant à l'information instants du découpage asynchrone à transmettre et du signal de sortie du compteur 69 pour produire l'inversion de valeur un à zéro lorsque l'intervalle devient la moitié du précédent (fig. 3). Les moyens utilisés comportent un circuit basculeur bistable 75 de type JK fonctionnant selon le tableau ci-après J K Qn +1 O O Qn 0 1 O 1 O i Qn recevant en J le signal TZ après dérivation dans un circuit 76 et en K le signal de sortie du compteur 69. La sortie prélevée en Q fournit le bit d'intervalle I (fig. 11-s). Sur la forme d'onde ll-n les impulsions i correspondent au signal TZ après dérivation et celles 0 au signal reçu da compteur 69, les impulsions t et O qui ne produisent pas de changement d'état de la bascule 75 sont indiquées en pointillé. le signal TZ est encore utilisé pour produire un signal horloge Ri de lecture du signal I. Les moyens utilisés comportent en série un circuit ET 77 à trois entrées recevant respectivement les signaux TZ, H et 4II, un circuit monostable 78 délivrant un créneau de durée légèrement supérieure à une demi-période d'horloge E (fig.ii-p) et un circuit ET à deux entrées 79 recevant le signal de sortie du monostable 78 et le signal 4H. te circuit ET 79 délivre le signal H1 (fig. 11-q) formé de deux impulsions. L'élaboration du bit amplitude delta correspondant à la modulation asynchrone produite par le système est faite dans la deuxième voie d'émission dont l'ensemble générateur 10 est représenté sur la figure 10. Le bloc 13 dela figure 4 s'y trouve constitué par un modulateur synchrone 13-1 fonctionnant selon la figure 1 et suivi par un circuit compteur-décompteur 13-2 qui joue le rôle d'un intégrateur pour produire le signal quantifié X. le circuit de retard 8 pourra aussi bien être interposé dans la deuxième voie en aval du circuit 13-1 ou du circuit 13-2 que en amont comme représenté sur la figure 1. Le signal X est appliqué au circuit comparateur il où il est comparé au signal Z reconstitué de la manière suivante. Lors de l'apparition du signal TZ de valeur un, ce signal est appliqué à un circuit de transfert 80 qui reçoit une information un du comparateur sur l'une des deux sorties dont il dispose et qui sont raccordées au circuit de transfert 80.L'une des sorties délivre un signal un lorsque le contenu X du compteur-décompteur 13-2 est inférieur au contenu Z de l'intégrateur 12 également constitué par un compteur-décompteur, le signal sur la deuxième sortie étant zéro et inversement lorsque X est supérieur à Z. A ces sorties correspondent deux sorties du circuit de transfert 80 pour commander après réception d'un signal TZ un comptage ou un décomptage d'une unité selon le cas dans le circuit 12. Si X est inférieur à Z il est nécessaire de déclencher un décomptage et inversement si X est supérieur à Z, un comptage. Ces commandes s'effectuent par l'intermédiaire de circuits ET 81 et 82 à deux entrées connectés respectivement au circuit de transfert par une entrée et recevant le signal de synchronisation K par leur seconde entrée.Chaque unité de comptage correspond à un pas Q de quantification et le signal Z correspond en fonctionnement au signal X à au moins une unité près. Les sorties du circuit de transfert après passage dans les circuits ET 81 et 82 sont utilisées d'autre part pour produire le signal bit d'amplitude delta au moyen d'une bascule bistable 83 de meme type que la bascule 75. Le signal d'attaque en J de la bascule est représenté en 11-m, le signal en K ayant la valeur O pour l'exemple représenté. La figure 11-r correspond à la sortie Q de la bascule 83. Le signal Hl de lecture est utilisé par la suite pour transmettre ou inscrire en mémoire les bits delta et I en permettant de les distinruert la première impulsion du signal Hl III eut corresDondre tEmp,litude-2 au bit delta/et la deuxième au bit I intervalle). Les valeurs de bits correspondantes dans l'exemple de la figure 11 sont 1-1 puis 1-0. La figure 12 représente un mode de réalisation de l'ensemble des circuits de retard 9 et de modulation synchrone 13. La partie modulateur synchrone proprement dit du 13-1 comporte un circuit amplificateur différentiel 90 à l'entrée qui reçoit les données S et X et délivre le signal S-X vers un circuit comparateur 91 de meme type que le circuit 44 de la figure 5. Selon que la comparaison avec une tension nulle de référe-nce est positive ou négative aux instants successifs correspondant aux impulsions d'horloge II, le comparateur commande soit un comptage soit un décomptage dans un circuit compteurdécompteur 92. Les sorties du comparateur sont connectées à travers les circuits ET 93-94 qui reçoivent par ailleurs le signal II. Un corvertisseur numérique-analogique 95 connecté en sortie du circuit 92 permet de reconstituer le signal X correspondant au contenu du compteurdécompteur en considérant qu'une unité de ce contenu corres pond au pas de quantification Q.Le circuit de retard 9 est constitué par un registre à décalage à 31 étages, selon qu'il reçoit via les circuits ET 93 et 94 l'information un de la sortie positive ou de la sortie négative du comparateur, une information 1 ou O correspondante est entrée dans le registre qui est s-ynchronisé par le signal H. Cette information se retrouve après un délai 31 TII en sortie du registre 9 et est transmi alu 13-2 pour pour effectuer un comptage ou un décomptage d'une unité correspondante. Le circuit 13-2 délivre le signal X sous forme numérique. La figure 13 se rapporte à un mode de réalisation du circuit de décodage et de restitution 23 du récepteur. Les bits delta et I qui ont été considérés transmis successivement par paires à raison d'une information delta suivied'une information I correspondante et ainsi de suite se trouvent inscrits dans la mémoire tampon 22. Le récepteur comporte un circuit local 100 délivrant le signal d'horloge HO ainsi que le signal 2 HO de fréquence double ; le signal de synchronisation HO peut être restitué localement de manière connue à partir de données incluses dans la transmission. les données delta et I alternées et transférées dans un registre à décalage 101 sont séparées au moyen des circuits ET 102 à 105, des circuits inverseurs 106 et 107 et des sorties-d'-un circuit basculeur 108.Lorsque la sortie 109 est égale à un, un bit d'amplitude en sortie du registre 101 est transmis à un circuit compteur-décompteur 110 dont le contenu correspond au signal Z sous forme numérique. L'information un est produite ensuite sur la sortie 111 et le bit I suivant le bit amplitude delta précité est transmis à un registre à décalage 112 pouvant etre constitué au moyen de quatre étages et commandé par les sorties des circuits ET 104 et 105 de manière à présenter le nouvel état correspondant à la valeur du bit I reçu. Pour la valeur un du bit I, la sortie du circuit ET 104 commande un décalage à gauche en sorte que le contenu du registre est doublé et pour la valeur zéro la sortie du circuit ET 105 commande un décalage à droite en sorte que le contenu est divisé par deux.Le signal Ho légèrement retardé par un circuit de retard 113 commande par un circuit 114 le transfert du contenu du registre dans un circuit décompteur 115 puis le décomptage de celui-ci. Lorsque la valeur zéro de décomptage est atteinte le décompteur 115 commande un circuit monostable t16 qui délivre un créneau de durée légèrement supérieure à une période TITI. Ce créneau est transmis au circuit ET 117 qui reçoit par sa seconde entrée le signal 2Ho et délivre un signal en 118 formé de deux impulsions décalées de TH/2. Ce signal commande le registre à décalage 101 ainsi que le circuit bascule bistable 108. La première impulsion du signal 118 fait passer de l'état zéro à l'état un la sortie 109 et inversement de l'état un à l'état zéro la sortie 111 et provoque le transfert du bit amplitude suivant vers le circuit compteur-décompteur 110. La seconde impulsion produit inversement le passage à l'état un de la sortie 111 et celle à l'état zéro de la sortie 109 et permet la transmission du bit I suivant vers le registre 112. Les instants réels de découpage sont produits à partir du signal 118 appliqué à un circuit basculeur bistable 119 en série avec un circuit ET 120.La première impulsion produit le passage de un à zéro de la sortie du basculeur 119 et la seconde impulsion le passage zéro à un. le circuit ET 120 reçoit par sa seconde entrée le signal 118 et sa sortie est appliquée à un circuit dérivateur 121 qui fournit une impulsion à chaque instant d'ap- parition de la seconde impulsion du signal 118. La sortie 122 du circuit dérivateur 121 constitue un signal d'horloge de lecture qui commande un convertisseur numérique analogique 123-destiné à reconstituer le signal quantifié Z à partir du contenu du compteur-décompteur 110. Le choix de la valeur K = 2 pour le coefficient multiplicateur est intéressant car il permet de simplifier la réalisation des circuits logiques inclus dans le système . Il est néanmoins entendu que des -va- leurs différentes pour K et N peuvent etre envisagées, par exemple K. = 3 et N = 243 et produire six valeurs d'intervalles possibles de 1 à 243 TII. REVENDICATIONS 1.- Système de transmission de donnés selonuremodulation-numérique du type delta asynchrone, comportant des moyens de modulation delta asynchrone conventionnels du signal à transmettre pour produire les données instants de découpe et durée d'intervalles asynchrones correspondant à des conditions déterminées de pas de quantification et de signal d'horloge de synchronisation, chaque durée d'intervalle correspondant à un nombre entier de périodes d'horloge et au moins à une période, caractérisé en ce qu'il comporte à rémission deux voies, une première voie constituée par les dits moyens de modulation delta asynchrone suivis d'un ensemble générateur de durée dtin- tervalles (5) pour transformer les dites données (3, S2-S3) -selon une distribution de nouveaux intervalles asynchrones déterminés d'une part, tels qu'ils présentent un nombre limité égal à p de valeurs possibles selon la progression TH, K TH, K2 TH, ...N/K2 TH, N/K TH et N TH avec N = EP 1, N et K étant entiers et supérieurs chacun à la valeur 2, TH étant la période l'horloge, un nouvel intervalle étant égal à l'intervalle précédent multiplié par E pour un accroissement de durée et divisé par K pour une diminution de durée les valeurs limites TH et N TII pouvant être répétées telles, d'autre part, en tenant compte de l'évolution du signal présentée pendant une séquence de durée Kp-1 TH correspondant à la somme des dites p valeurs, le dit K-1 ensemble élaborant des données d'intervalles sous forme d'un bit (I) qui présente respectivement un premier état binaire dans le cas d'un accroissement de durée et celui de maintien à la valeur maximale et le second état binaire dans les cas de diminution de durée et celui dé maintien à la valeur normale, et une deuxième voie recevant le dit signal (S) et comportant un circuit de retard (9) dont le retard Kp-1 a pour valeur TH et un ensemble générateur des bits d'amplitude K-1 delta (10) correspondant aux dits nouveaux intervalles de découpage. 2.- Système de transmission selon la revendication 1, caractérisé en ce que les dits moyens de modulation delta asynchrone comportent des circuits de comptage et de comparaison (32-44) pour produire des du rées d'intervalles au plus égale la dite valeur maximale et que le système comporte à l'émission, des moyens de transmission pour trans mettre les dits bits delta et d'intervalle par paires successives chaque paire comportant un bit d'intervalle et le bit delta qui lui correspond, les dits moyens de transmission pouvant comporter un cir cuit mémoire (14) recevant les dits bits delta et d'intervalle, un signal horloge de lecture (Hl) élaboré par le dit ensemble générateur d'intervalles pour l'inscription en mémoire et un signal de synchroni sation pour la lecture de la mémoire et à la réception, un circuit de décodage (23) pour restituer le signal quantifié (Z) correspondant au dit signal à transmettre à partir des bits delta et d'intervalles reçus. 3.- Système dé transmission selon l'une des revendications 1 ou 2, caractérisé en ce que l'ensemble générateur d'intervalles comporte un circuit de codage (6) pour produire des signaux de commande à partir des données intervalles mesurés (S2-S3), un circuit mémoire (7) comportant 2 N registres à p-l étages auxquels sont appliqués les dits signaux de commande dont le contenu respectif est transféré de l'un au suivant étage par étage à la cadence d'horloge et un cir cuit de sélection d'intervalle (8) qui élabore à partir du contenu du registre de rang 2N ledit signal bit d'intervalle (I), un signal (Tz) correspondant à l'information instants de découpe des nouveaux intervalles et ledit signal horloge de lecture (ho). 4.- Système de transmission selon la revendication 3, caractérisé en ce que l'ensemble générateur de bits d'amplitude delta comporte un circuit de comparaison (t1) recevant d'une part le signal retardé et d'autre part le signal quantifié (Z) produit sous forme numérique à partir des bits d'amplitude produits au moyen d'un circuit intégra teur du type compteur-décompteur (12),- le dit circuit -de comparaison étant synchronisé par ledit signal instants de découpe (TZ). 5.Système de transmission selon la revendication 4, caractérisé en ce que la dite-deuxième voie de l'émetteur comporte en amont du eom- paradeur un circuit modulateur delta synchrone (13-1) en série avec un circuit compteur-décompteur (13-2) pour produire respectivement une modulation delta synchrone conventionnelle du signal à transmettre dans des conditions de pas de quantification (Q) et de cadence dthorloge (H) identiques à celles des dits moyens de modulation delta asynchrone et la production sous forme numérique du signal quantifié (X) correspond dant lequel est appliqué au dit circuit de comparaison. 6.- Système de transmission selon l'une quelconque des revendications 3 à 5, caractérisé en ce que les valeurs choisies pour K et p sont K r 2 et p = 5, les durées d'intervalles possibles étant 16, 8, 4, 2 et 1 pour la période d'horloge TH, les. dits registres comportant quatre étages placés initialement à l'état 1111 correspondant à l'intervalle maximal 16 TH, les dits signaux de commande produisant une diminution du contenu des registres auxquels sont appliqués ces signaux par passage de l'état un à l'état zéro de l'étage correspondant et tel que les différents états possibles sont : 0111, 0011, 0001 et 0000 correspondant respectivement aux intervalles 8, 4, 2 et 1.TH. 7.- Système de transmission selon la revendication 5 ou l'ensemble des revendications 5 et 6, caractérisé en ce que le dit circuit de retard (9) de la deuxième voie est connecté en sortie du circuit de modulation delta synchrone (15-1) et comporte un registre de décalage à 2N-1 étages cadencé par le signal d'horloge (ex).