FR 2281678 A1 19760305 FR 7514438 A 19750507 la présente invention concerne un circuit de mémorisation à relais comportant une sélection par impulsions et une suppression des impulsions perturbatrices et qui est destiné à des systèmes traitant des informations, notamment à la conmande de machines-outils. Il est connu d'utiliser dans des installations traitant des informations des multivibrateurs bistables pour la mise en mémoire des états logiques. Dans des systènes cadencés ces multivibrateurs bistables comportent une entrée pour la cadence et une ou plusieurs entrées pour les données. Lors de la présence d'une impulsion de rythme, l'information présente à l'entrée des données est enregistrée par le multivibrateur distale de la mémoire. Un signal logique t provoque ltenregistrement et un signal "0" l'effacement de la mémoire.Dans le cas où la mémoire doit commander des appareils de commutation à courant fort, par exemple dans des commandes de machines-outils, on doit, par l'intermédiaire d'un amplificateur, commander un relais qui, par son contact, transmet 11 état de la mémoire à la partie à courant fort. Les inpulsions de rythme et de données,utilisées dans des systèmes traitant des informations, présentent, en raison de la vitesse de traitement interne élevée, de fortes raideurs de front et une durée d'impulsion courte d'un ordre de grandeur se situant entre 10-4 et 10-8 secondes. Pour cette raison il peut se produire des impulsions perturbatrices qui, lors de la commutation de moteurs, d'accouplements et d'appareils de commutation à courant fort, influencent défavorablement le nultivibrateur ae la mémoire et provoquent un déclenchement ou un enclenchement involontaires du relais; le circuit transmettrait en conséquence une information erronée à la commande.Il est évident que l'on trouve surtout dans des machines-outils de nombreuses sources de tensions perturbatrices en raison de l'existence de plusieurs moteurs, d'accouplements et d'appareils de commutation de sorte qu'il est difficile d'obtenir un fonctionnement sûr de ces mémoires. La résente invention a pour objet d'éviter les inconvé nient cités et d'augmenter la fiabilité des circuits de mémorisation e créant un couplage de mémorisation à auto-maintien, insensible aux perturbations, présentant une entrée de rythme, une entrée de données et une sortie pour le contact du relais et qui, de plus,nst d'un faible prix de revient. Conformément à l'invention ce résulta fait çu'un couplage de temps, constitué par une résistance, condensateur et un transistor, est raccordé à la sortie q rorte logique et Qu'il est révu une ligne de retour, contenant un dispositif de retard et reliant le collecteur du transistor avec l'entrée de la porte logiçue. Le dispositif de forte par une résistance et un condensateur. Le transi circuit de temps constitue avantageusement en même temps l'amplificateur pour le relais de transmission. Un avanvage du couplage suivant l'invention réside dans la suppression définie des impulsions perturbatrices, c'est-àdire des impulsions ne dépassant pas une certaine durée çui est inférieure à la durée de l'impulsion utile, ne provoçuent pas de changement dans le circuit de mémorisation. On obtient, en outre, d'une nanière simple, un couplage direct entre le système logique et la partie à courant fort par suite de l'incorporation de l'amplificateur de relais et du relais dans le circuit de mémorisation. Une seule entrée de données est suffisante pour la mise en mémoire ou l'effacement. L'interrogation du contenu de la mémoire peut s'effectuer par l'intermédiaire d'un contact de relais ou au moyen d'un signal logique.La prolongation des impulsions d'entrée nécessaire à l'enclenchement ou au déclenchement du relais est obtenue, sans grande dépense, au moyen d'un dispositif de temps unique composé d'un condensateur et d'une résistance. Une forme de réalisation de l'objet de l'invention est représentée, à titre d'exemple, au dessin annexé et décrite ciaprès. Ce dessin est le schéma d'un circuit de mémorisation à relais suivant l'invention. I sortie d'une porte NAND 1, présentant une entrée de données 2 et une entrée de rythme 3, est reliée à l'entrée d'une porte NAND 4, l'entrée de rythme 3 de la porte NAND 1 étant également reliée à la deuxième entrée de la porte NAND 4. la sortie de la porte NAND 1 est connectée en renne temps sur l'entrée d'une porte NAND 5 dont la sortie est reliée à la base d'un trancistor 8 par l'interuédiaire d'une résistance o et d'un condensaveur 7.Le transistor 8 à émetteur commun comporte dans son circuit collec teur un relais 9 avec les contacts 10 et 11 et la diode d1annu- lation 12. Ire circuit de base du transistor 8 contient les résistances 13 et 14, cette dernière étant branchée en série avec le contact 10 auquel est raccordée également en série une résistance 15 reliée à la tension de service U3 du circuit. Le collecteur du transistor 8 est relié, par une ligne de retour contenant une résistance 16 et un condensateur 17, à la deuxième entrée de la porte 5. Le fonctionnement du couplage est le suivant lorsqu'on applique à entrée de rythme 3 un signal L et qu'un signal L est également présent à l'entrée des données 2 le relais est excité et est maintenu en position enclenchée par l'intermédiaire du contact 10 et du transistor 8. Â cet effet, l'impulsion de cadence, relativement courte, doit être prolongée par exemple de 0,1 ms à environ 10 ms, afin d'obtenir le temps de commutation nécessaire au relais. Ce résultat est atteint par la coopération de la porte 5, du condensateur 7 et du tran sistor 8.Afin de conserver à la porte 5 l'efficacité de l'impul- sion d'entrée courte, pendant tout le temps de la mise en mémoire un signal 0 maintient 1 'état d'entrée de la porte 5 pendant la durée de la mémorisation par suite de la ligne de retour venant du collecteur du transistor 8. Â l'état d'effacement de la mémoire et lors de la présen ce d'un signal O à 1'entrée de rythme 3 et d'un signal quelconque à l'entrée de données 2,on trouve aux sorties des portes 1 et 4 un signal L. Le transistor 8 est alors bloqué. De ce fait, la torte 5 présente à ses deux entrées un signal L et en conséquence un signal 0 à sa sortie et le condensateur 7 est déchargé. Le relais est déclenché. Lorsque l'entrée de rythme 3 reçoit un signal L et l'entrée de données 2 présente également un signal L,on trou ve à la sortie de la porte 1 un signal 0 et à celle de la porte 5 un signal L. De ce fait le condensateur 7 commence à se charger et le transistor 8 devient conducteur. Au collecteur du transis tor 8 se présente un signal 0 qui est appliqué, de façon retardée par la résistance 16 et le condensateur 17, à la deuxième entrée de la porte 5. Ceci permet de maintenir l'état d'entrée de la porte 5 même après la dispartition de l'impulsion de cadence. Le temps de charge du condensateur 7, qui est fonction de la valeur de la' résistance 6 et de celle de la résistance interne de la porte 5, détermine le temps de -mémorisation du relais 9 dont l'auto-maintien, apres son enclenchement, est assuré par l'intermédiaire du contact 10. Le contact Il sert de contact de sortie. On trouve au collecteur du transistor 6 11 état de la mémoire sous forne d'un signal logique. Pour obtenir l'annulation de la mémorisation, on doit trouver à l'entrée de rythme un signal L et à entrée de données un signal 0. Ceci a pour effet que la porte 4 présente un signal L à ses deux entrées et un signal 0 à sa sortie. De ce fait, le transistor,ne recevant plus de signal L par le contact 10, est bloqué. Un signal L est alors de nouveau appliqué de façon retardée à la porte 5 par l'intermédiaire de la ligne de retour. la sortie de la porte 5 présente ensuite un signal 0 et le condensateur 7 commence à se décharger et détermine l'instant dfefface- ment. En vue de la prolongation de l'impulsion on utilise le même dispositif de temps que pour la mise en mémoire, constitué par la résistance 6 et la résistance interne de la porte 5. Après disparition de l'impulsion de cadence, l'état d'entrée de la porte 5 est également maintenu par l'intermédiaire de la ligne de retour. lorsque l'entrée de la porte 5 reçoit des impulsions perturbatrices d'une durée inférieure au temps de retard du retour, le processus d'enclenchement et de déclenchement du relais ne peut pas commencer du fait que l'état d'entrée de la porte 5 n'est pas maintenu. La durée du temps de retard peut être très faiblement inférieure à la durée normale de l'impulsion pour obtenir une grande sécurité contre des perturbations. REVENDICATIONS 1. Circuit de mémorisation à relais avec sélection par impulsions et à suppression des impulsions perturbatrices, composé de plusieurs portes logiques, de préférence des portes NAND dont deux présentent une entrée commune, la sortie de l'une des portes logiques étant amenée sur l'autre entrée de la deuxième porte logique et sur une entrée d'une troisième porte logique, et d'un transistor, caractérisé en ce qu'il est prévu entre la sortie de la troisième porte logique et le transistor 8 un dispositif de temporisation constitué par une résistance 6 et un condensateur 7 et en ce qu'une ligne de retour, contenant un dispositif de retard,relie le collecteur du transistor 8 à l'autre entrée de la troisième porte logique. 2. Circuit de mémorisation à relais suivant la revendication 1, caractérisé en ce que le dispositif de retard est cons titube par une résistance 16 et un condensateur 17. 3. Circuit de mémorisation à relais suivant l'une des revendications 1 et 2, caractérisé en ce que le transistor 8 du couplage de temporisation sert en même temps d'amplificateur au relais.