FR 2286558 A1 19760423 FR 7529565 A 19750926 La présente invention a pour objet ton dispositif logique intégré programmable dans lequel sont prévues une matrice ET et une matrice og comprenant des portes individuelles, dans lequel chaque entrée (E1) de la matrice ET est reliée à une ligne de canmande, dans lequel sont prévues pour chaque porte aussi bien dans la matrice ET que dans la matrice ou une ligne de sélection et une ligne de base, la ligne de sélection pouvant entre reliée au potentiel de la tension d'alimentation, dans lequel est ou non prévu de façon programmable un transistor de commutation en chacun des points de croisement d'une ligne de commande et d'une lige de sélection dans la matrice ET, un tel transistor de commutation prévu en un point de croisement étant relié par sa connexion de grille à la ligne de commande correspondante et étant raccordé d'une part à la ligne de sélection correspondante et d'autre part à une ligne de base d'une porte, cette ligne de base pouvant etre portée à un autre potentiel, la différence entre le potentiel de tension d'alimentation et cet autre potentiel correspondant à cette tension d'alimentation, et dans lequel est également prévu ou non de façon programmée un transistor de conimitation en chacun des points de croisement d'une ligne de commande et d'une ligne de sélection dans la matrice OU, un tel transistor de commutation prévu en un point de croisement étant relié par sa connexion de grille à la ligne de commande correspondante et étant raccordé d'une part à la ligne du élection d'une porte qui peut entre raccordée au potentiel de iLa tension d'alimentation et d'autre part à une ligne de base qui peut titre raccordée à l'autre potentiel. De tels dispositifs logiques intégrés et programmables ("programmable logic arrays", PLA) sont en eux-memes connus. Ils se composent pour l'essentiel de deux ensembles de portes programmables et connectés en cascade, à sav3ir une matrice ET et une matrice W. De tels arrangements sont par exemple décrits dans l'ou- vrage de W. Carr et J. Mize : "MOS/LSI design and application", McGraw-Hill Book Co., New York, 1972, p. 229 à 258. Ces dispositifs logiques sont en ltoccurrence réalisés selon une technique NOS à canal unique et sont pourvus de circuits de commande,de réaction, et de sortie appropries. Un inconvénient des dispositifs logiques connus de ce genre tient au fait que, pour deux genres de raisons, il sont relativement lents. D'une part, il n'est pas possible de réaliser selon la technique à canal unique des transistors de charge de caracté ristiques optimales, autorisant une charge relativement rapide de circuits de charge capacitifs. D'autre part, les entrées de la matrice ou représentent pour les sorties de la matrice ET une charge capacitive relativement considérable. La présente invention se donne en conséquence pour but de concevoir un dispositif logique programmable dans lequel les inconvénients précités soient évités ou au moins atténués. Ce but est atteint, conformément à l'invention, et dans un dispositif logique intégré et programmable du genre précité, grace au fait que la matrice ET aussi bien que la matrice OU sont réalisées selon une technique MOS à canaux complémentaires, les transistors de commutation et les transistors de charge étant complémentaires l'un de l 'autre dans la matrice ET comme dans la matrice OU et les connexions de grille des transistors de charge de la matrice ET et de la matrice OU étant contrôlées par l'intermédiaire d'une ligne de grille individuelle,et qu'entre chaque sortie de la matrice ET et chaque entrée de la matrice OU sont prévus deux inverseurs d'adaptation réalisés selon la technique des canaux complémentaires, la sortie d'un inverseur étant chaque fois reliée à l'entrée de l'autre inverseur. Un avantage essentiel du dispositif selon l'invention tient au fait que l'interposition de deux inverseurs d'adaptation réalisés selon la technique MOS à canaux complémentaires entre chacune des sorties de la matrice ET et chacune des entrées de la matrice OU rend possible que l'inverseur de la matrice ET ntat pas à coeinan- der la totalité de la ligne de grille de la matrice OU, mais seulement les deux grilles du premier inverseur d'adaptation. L'ensemble du dispositif fonctionne de ce' fait très rapideoent. De façon avantageuse, les deux inverseurs d'adaptation ne requièrent qu'une surface réduite. L'invention permet avantageusement d' obtenir que la tension résiduelle des portes de la première matrice puisse être choisie plus élevée que dans l'état de la technique, ceci du fait que le niveau logique est régénéré dans une large mesure par les inverseurs dont l'invention prévoit l'insertion en aval. Cette valeur supérieure admissible de la tension résiduelle permet l'emploi de transistors de charge de faible réstance ohmique, ce qui a pour effet d'abrèger le processus de charge correspondant. On entend dans ce qui précèdesspar tension résiduelle, l'écart par rapport au niveau logique O qui est conditionné par le fractionnement de la tension entre transistors de cbarge et de commutation. L'invention permet de provoquer avantageusement une inver sion de 1' information entre la matrice ET et la matrice OU, Ceci fournit X degré supplémentaire de liberté pour l'agencement des combinaisons logiques. D'autres caractéristiques et avantages de 1' invention res sortiront de la description suivante d'une forme de réalisation, donnée à simple titre d'exemple illustratif, et avec référence à l'unique figure du dessin ci-annexé qui représente de façon sché- matique la structure d'un dispositif logique conforme à l'inven- tion. Par souci de simplification, il n'a été représenté sur le dessin qu'une seule entrée E1 pour la matrice ET 1. Le transistor de commutation 14 appartient à une première porte, le transistor de commutation 15 à une seconde porte, et le transistor de commuta- tion 16 à une troisième porte. D'autres transistors de commutation associés à ces portes, lesquels sont reliés à d'autres entrées non représentées, ont été pareillement omis par souci de simplification. Les connexions de grille des transistors de commutation sont raccordées à la ligne de commande 141, laquelle est elle-même reliée à l'entrée E1. Chaque transistor de cormutatian est d'une part relié par l'une de ses bornes à une ligne de sortie d'une porte. Il est d'autre part relié par une autre borne à une ligne de base qui est de préférence raccordée à la masse. Par exemple, le transistor de coamutation 14 est relié à la ligne de sortie 143. Par l'intermé- diaire de la ligne de base 142, la connexion de drain de ce transistor est de préférence raccordée à la masse. De la même manière, le transistor de commutation 15 est relié à la ligne de sortie 153 et à la ligne de base 142, et le transistor de commutation 16 l'est à la ligne de sortie 163 et à la ligne de base 142. De la manière représentée sur le dessin, les lignes de sortie 143, 153, et 163 des portes sont associées chacune à un transistor de charge 11, 12 et 13 respectivement. Les connexions de grille de ces transistors de charge peuvent être attaquées par l'intermédiaire d'une ligne 111 à laquelle est appliquée la tension de grille UG. Les connexions de drain de ces transistors sont elles-mêmes reliées par l'intermé- diaire d'une ligne commune 112 au potentiel de la tension d'alimentation UDD. Conformément à 1' invention, la matrice ET est réalisée selon une technique MOS à canaux complémentaires. Ceci signifie que les transistors de commutation et les transistors de charge sont coni- plémentaires les uns des autres. Par exemple, les transistors de commutation peuvent être constitués par des transistors MOS à canal n et les transistors de charge par des transistors MOS à Ca- nal p. Chaque ligne de sortie d'une porte est, conformément à l'in- vent ion, raccordée à une ligne de commande de la matrice OU 2 par l'intermédiaire de deux inverseurs. Par exemple, la ligne de sortie 143 de la première porte de la matrice ET 1 est raccordée à la ligne de commande 231 de la matrice OU 2 par l'intermédiaire des inverseurs d'adaptation 31 et 41.De la meme manière, la ligne de sortie 153 de la seconde porte de la matrice ET 1 est reliée à la ligne de commande 241 de la matrice OU 2 par l'intermédiaire des inverseurs d'adaptation 32 et 42, et la ligne de sortie 163 de la troisième porte de la matrice ET 1 ltest à la ligne de comman de 251 de la matrice W 2 par l'intermédiaire des inverseurs d'adap- tation 33 et 43. Conforment à l'invention, les inverseurs d'adaptation 31... 33 et 41... 43 sont constitués par des inverseurs réalisés selon une technique MOS à canaux complémentaires. On décrira à présent brièvement l'inverseur d'adaptation 31, lequel est réalisé identique aux autres inverseurs correspondants. Par exemple, il peut comprendre un transistor 331 du type à canal p, et un transistor 332 du type à canal n. Les connexions de drain de ces deux transistors sont reliées l'une à l'autre et représentent la sortie de cet inverseur 31. L'entrée de l'inverseur 31 est elle-même reliée aux deux connexions de grille des transistors 331 et 332. De préférence, la connexion de source du transistor 332 est raccordée au potentiel de la masse, et la connexion de source du transistor 331 est raccordée au potentiel de la tension d'alimentation UDD. Dans la matrice ou 2, une première porte se compose par exemple des transistors de commutation 26, 27 et 28, et une seconde porte des transistors de commutation 23, 24 et 25. Chaque connexion de grille d'un transistor de commutation d'une porte est reliée à une ligne de commande 231, 241, ou 251. D'une part, chacun des transistors de commutation 26... 28 ou 23 ... 25 est raccordé par l'une de ses bornes à une ligne de sortie 261 ou 232 d'une porte D'autre part, chacun de ces transistors de commutation est raccordé par une autre borne à une ligne de base 233. La ligne de sortie 261 aboutit à une sortie A1, et la ligne de sortie 231 à une sor tie A2.A chaque ligne de sortie d'une porte est associé un transistor de charge. Par exemple, la connexion de drain du transistor de charge 22 est raccordée à la ligne de sortie 261. La connexion de source de ce transistor de charge 22 est reliée au potentiel de la tension d'alimentation UDD. La connexion de grille du transistor de charge 22 est raccordée au potentiel de la tension de grille UG. De la meme manière, le transistor de charge 21 est relié à la ligne de sortie 232 ainsi qu'au potentiel de la tension de grille UG Conformément à l'invention, la matrice OU 2 est réalisée, ainsi que la matrice ET 1, selon une technique MOS à canaux complémentaires.De préférence, les transistors de cmunltation 23, 25 et 26... 28 pewent titre constitués par des transistors à canal n, et les transistors de charge 21 et 22 par des transistors à canal p. Grace au montage prévu par l'invention des transistors de charge, il est possible de faire fonctionner ceuxci dans le domaine "triode", pour lequel nlest employée qu'une seule alimentation en tension UDD. Ceci signifie que le potentiel UG peut etre de préférence relié à la masse. I1 en résulte une charge rapide des capacités de sortie des lignes de sortie. Ce branchement du transistor de charge dans le domaine "triode" présente en effet une carac tértique optimale en ce qui concert la charge de la capacité de la ligre de sortie ainsi que la tension résiduelle réduite de la ligne de sortie de porte.La présence des deux inverseurs d' adaptation qui, conformément à l'invention, sont réalisés selon une technique NOS à canaux complémentaires, se traduit par le fait que les sorties de la première matrice n'ont pas à commander directement les lignes de porte de la seconde matrice, mais seulement les deux connexions de grille du premier inverseur d'adaptation, lequel est relié à l'entrée du second inverseur d'adaptation. Ceci a pour effet d'accélérer le fonctionnement du dispositif. Grace à raideur de la caractéristique de transfert des inverseurs d'adaptation, on est assuré que la tension résiduelle sur les sorties de grille de la matrice ET soit éliminée pour un signal logique 0.Il est par conséquent possible de s'accommoder d'une tension résiduelle supérieure à celle des dispositifs de l'état de la technique, en sorte que les transistors de charge des portes ET peuvent entre choisis à faible résistance otique et permettent ainsi des processus de charge plus rapides. Selon une variante de réalisation de l'invention, l'un des deux inverseurs d'adaptation connectés en cascade peut entre sup primé. La sortie du premier inverseur d'adaptation est alors directement reliée à la matrice oe. De cette manière, il est possible de réaliser sélectivement une inversion, et d'obtenir de la sorte un degré supplémentaire de liberté pour la conception des combinai- sons logiques. De préférence, le dispositif logique selon l'invention est réalisé selon une technique MIS sur un substrat isolant. REVENDICATIONS l - Dispositif logique intégré programmable dans lequel sont prévues une matrice ET et une matrice OU comprenant des portes individuelles,dans lequel chaque entrée (E1) de la matrice ET est reliée à une ligne de commande, dans lequel sont prévues pour chaque porte aussi bien dans la matrice ET que dans la matrice OU une ligne de sélection et une ligne de base, la ligne de sélection pouvant entre reliée au potentiel de la tension d'alimentation, dans lequel est ou non prévu de façon programmable on transistor de com- natation en cbacun des points de croissent d'une ligne de comman- de et d'une ligne de sélection dans la matrice ET, un tel transistor de commutation prévu en un point de croisement étant relié par sa connexion de grille à la ligne de sélection correspondante et d'autre part à une ligne de base d'une porte, cette ligne de base pouvant etre portée à un autre potentiel, la différence entre le potentiel de tension d'alimentation et cet autre potentiel carrespondant à cette tension d'alimentation, et dans lequel est également prévu ou non de façon programmée un transistor de commutation en chacun des points de croisement d'une ligne de commande et d'une ligne de sélection dans la matrice ou, un tel transistor de commu- tation prévu en un point de croisement étant relié par sa connexion de grille à la ligne de commande correspondante et étant raccordé d'une part à La ligne de sélection d'une porte qui peut être raccordée au potentiel de la tension d'alimentation et d'autre part à une ligne de base qui peut etre raccordée à l'autre potentiel, caractérisé par le fait que la matrice ET (1) aussi bien que la ma- trice ou (2) sont réalisées selon une technique MOS à canaux com- plémentaires, les transistors de commutation et les transistors de charge étant complémentaires l'un de l'autre dans la matrice ET comme dans la patrice w et les connexions de grille des transistors de charge de la matrice ET et de la matrice Ou étant controlés par Il intermédiaire d'une ligne de grille individuelle, et qu'entre chaque sortie de la matrice ET (1) et chaque entrée de la matrice OU (2) sont prévus deux inverseurs d'adaptation (31, 41) réalisés selon la technique des canaux complémentaires, la sortie d'un inverseur (31) étant chaque fois reliée à l'entrée de l'autre inver- sur (41). 2 - Dispositif logique selon la revendication 1, caractérisé par le fait qu'un iiwerseur d'adaptation se compose de deux transistors (331, 332) complémentaires l'un de l'autre, les con- nexions de drain de ces deux transistors étant reliées l'une à l'autre ainsi qu'à la sortie de l'inverseur d'adaptation, les connexions de grille des deux transistors étant reliées à l'entrée de l'inverseur, et une connexion de source de l'un des transistors (332) étant raccordée à un potentiel tandis que la connexion de source de l'autre transistor (331) est relié au potentiel de la tension d'alimentatiom. 3 - Dispositif logique selon l'une des revendications 1 ou 2, caractérisé par le fait que l'un des inverseurs d'adaptation est supprimé ou shunté.