FR 2251882 A1 19750613 FR 7340924 A 19731116 La présente invention concerne de façon générale une mémoire destinée à un ensemble de traitement de données et plus précisément, une mémoire adressable par bloc et à accès direct, dans laquelle tous les éléments actifs de mémoire sont formés par des dispositifs conducteur- isolaut- semiconducteur CIS formés sous forme de circuits intégrés sur un substrat commun qui peut être par exemple du silicium. Le sous-ensemble constituant la mémoire d'un dispositif de traitement de données est considéré dans une hiérarchie des types d'unités de mémoire, la hiérarchie étant ascendante en ce qui concerne la capacité de mémoire et descendante en ce qui concerne le coût par unité de mémoire et l'accessibilité aux mémoires conservées. A la base de la montagne de données, dans la hiérarchie, une masse d'informations mises en mémoire est disponible pour le dispositif de traitement de données, non pas immédiatement à la suite d'un appel mais uniquement après un temps relativement long d'attente pendant lequel les données voulues sont localisées, les données commençant ensuite à être transférées au calculateur. Des exemples de matière utilisée dans les mémoires de masse sont les bandes magnétiques, les rubans et les cartes perforées en papier, ainsi que les cartes magnétiques. Bien que le prix par unité de mémoire soit très bas, les mémoires de masse comprenant de telles matières nécessitent un déplacement matériel des matières et en conséquence des temps d'attente très longs. Au sommet de la hiérarchie et immédiatement visible, se trouve une petite mémoire de travail qui est extrêmement rapide et ne peut conserver qu'une quantité limitée de données utilisées souvent. De telles mémoires très rapides, appelées mémoires intermédiaires ou cache, ont une dimension limitée par leur prix élevé. Entre la mémoire auxiliaire et la mémoire de masse se trouve dans la hiérarchie la mémoire principale et les mémoires primaires. La mémoire principale conserve des données qui ont un coefficient élevé d'utilisation et compren d en conséquence des éléments à vitesse relativement élevée, par exemple des tores magnétiques ou des dispositifs à semi-conducteur . Le prix par unité de mémoire dans le cas des mémoires principales, est en général élevé mais pas aussi élevé que celui des mémoires intermédiaires. Les ensembles de traitement de données nécessitant de grandes capacités de mémoires peuvent utiliser des mémoires primaires qui comprennent des mémoires supplémentaires à semi-conducteurs ou à tores magnétiques à grande vitesse. Cependant, les mémoires primaires à grande vitesse sont souvent très coûteuses, et on utilise des dispositifs à disque ou tambour magnétique relativement longs et peu coûteux, par exemple du type comportant une tête de lecture-écriture pour chaque piste de données à la surface du dispositif. Le marché des mémoires se caractérise par un passage des mémoires ayant un temps d'attente extrêmement court, pratiquement nul(par exemple de 500 ns ou moins) et de prix élevé, à des mémoires ayant une attente relativement longue (10 microsecondes) et un prix réduit.Des mémoires primaires encore moins coûteuses, ayant des périodes d'attente encore plus longues, par exemple les-disques ou tambours magnétiques ayant une tête par surface, peuvent être utilisées. Dans les mémoires primaires connues, les avantages d'une grande capacité et d'un faible prix par unité de mémoire sont compensés par l'inconvénient d'une longue attente. L'invention concerne un nouveau type d'unité de mémoire destiné à remplacer dans la hiérarchie des mémoires les dispositifs compris entre la mémoire intermédiaire (cache) et la mémoire de masse de très faible prix, de grande capacité et de grande attente. Les avantages de l'invention par rapport à la technique antérieure apparaissent clairement dans le cas d'un dispositif moderne de traitement de données de grande dimension dans lequel la capacité totale de mémoire est divisée en deux fonctions essentielles, la mémoire de travail et la mémoire auxiliaire. Dans les calculateurs anciens, les programmes exécutés sont placés en totalité dans la mémoire de travail, bien que de grandes parties de chaque programme correspondent à un fonctionnement à vide pendant de longues périodes de temps, et occupent un espace vital de la mémoire de travail. Dans les dispositifs récents, seules les parties actives de chaque programme occupent la mémoire de travail, les autres parties étant automatiquement conservées dans des mémoires auxiliaires, par exemple à disque.Dans de tels dispositifs récents, l'espace de la mémoire de travail est automatiquement attribué par un sous-ensemble de commande directeur qui tient compte des demandes de changement de chaque programme lors de son exécution. Le sous-ensemble de commande directeur est un dispositif dirigeant dynamiquement la mémoire de travail du calculateur de manière qu'un programme ou plusieurs dans le cas de l'utilisation de plusieurs programmes, puisse être utilisé par un calculateur même lorsque la dimension totale du programme dépasse la capacité de la mémoire de travail. Les ensembles modernes de traitement de données sont ainsi organisés suivant une hiérarchie comprenant un étage de mémoire de travail à capacité relativement faible et à vitesse relativement élevée, fonctionnant en association avec une mémoire auxiliaire ayant une capacité relativement élevée et une vitesse relativement faible. Les ensembles de traitement de données sont organisés et dirigés de manière que la grande majorité des accès aux zones de mémoires, pour la lecture ou pour l'écriture d'information, soient commandés par la mémoire de travail si bien que le temps d'accès de l'ensemble est réduit.Pour que la majorité des accès soient commandés par la mémoire de travail qui-est relativement rapide, des blocs d'informations sont échangés entre la mémoire de travail et la mémoire auxiliaire, en fonction d'un algorithme prédéterminé imposé par des circuits logiques. Un "bloc" désigne une quantité fixe de données qui peut être appelée aussi page, segment ou groupe de données, cette quantité étant une combinaison de bits, d'octets, de caractères ou de mots. Un programme ou sous-programme'peut comprendre un ou plusieurs blocs de données.Un bloc de données peut être disposé à un empla- cernent matériel d'une mémoire à un moment donné et à un autre emplacement à un autre moment, et les blocs de données sont identifiés par des adresses symboliques ou efficaces qui doivent être reliées dynamiquement à un moment donné aux adresses absolues ou réelles qui identifient une mémoire particulière et des emplacements matériels particuliers de mémoire qui comprennent le bloc de données au moment considéré. La vitesse de l'ensemble de traitement de données est une fonction du temps d'accès ou de la vitesse avec laquelle les données adressées peuvent être atteintes, cette vitesse étant elle-même fonction de l'interaction entre les diverses mémoires de la hiérarchie, comme déterminé par l'attente des mémoires auxiliaires. Du point de vue de l'ensemble en conséquence, la caractéristique la plus souhaitable d'une mémoire auxiliaire est son aptitude à adresser directement un bloc de données (sous forme d'une adresse absolue) et à déplacer le bloc de données automatiquement vers la mémoire de travail, l'attente étant déterminée uniquement par la vitesse de transfert de l'algorithme d'échange imposé par l'ensemble central. Dans un cas idéal, la mémoire auxiliaire doit permettre le réglage de la vitesse de transfert de données instantanément de manière qu'elle adapte la mise en file d'attente des retards à l'interface mémoire de travail-dispositif de traitement, de façon que la vitesse de transfert soit la plus grande possible, compte tenu de la charge variable appliquée à la mémoire de travail.Etant donné les considérations qui précèdent, les inconvénients des mémoires auxiliaires connues comportant des matières magnétiques de mémoires, entraînées mécaniquement, sont un temps d'attente relativement long et une vitesse minimale fixe de transfert imposée par des contraintes mécaniques. Ainsi, une mémoire auxiliaire relativement peu coûteuse, ayant une dimension variable d'enregistrement, et fonctionnant par transfert par blocs pour la conservation de quantités très importantes de données, la mémoire étant destinée à communiquer avec la mémoire de travail pour la transmis- sion des programmes et des informations à cette mémoire en fonction des demandes du traitement, pour la conservation temporaire des données traitées acceptées à partir de/la mémoire de travail avant transfert dts données traitées à un dispositif de sortie et aussi pour l'échange de blocs de données avec un temps pratiquement nul d'attente,est souhaitable. L'intégration à grande échelle LSI dans un semi-conducteur assure la souplesse, la fiabilité, la dimension et le prix qui conviennent à la réalisation d'une mémoire auxiliaire. Jusqu'à présent, on a utilisé deux procédés essentiels pour réaliser les dispositifs à circuit intégré à grande échelle,l'un met en oeuvre une technique de "câblage discrétionnaire" et l'autre met en oeuvre un dessin de connexion particulier, formé avec un rendement élevé et soigneusement contrôlé, sur un circuit monolithique unique. Ce dernier procédé permet la réalisation de plusieurs éléments uniques de circuit qui sont reliés sur un substrat commun, par mise en oeuvre des techniques de diffusion, d'utilisation de caches et de dépôt en phase vapeur. Un circuit monolithique complexe nécessite souvent plusieurs milliers d'éléments uniques ainsi formés.Plusieurs de ces circuits de grande dimension peuvent être avantageusement logés sur un substrat semiconducteur et peuvent être mis en contact les uns avec les autres. Cependant, un inconvénient est le faible rendement de ce procédé du fait de la probabilité que l'un des nombreux éléments uniques de circuit constituant le circuit monolithique soit défectueux. Si un seul de ces éléments est défectueux, l'ensemble des circuits formés en réseau sur le substrat monolithique, est inutilisable et doit être jeté. L'autre technique, le câblage discrétionnaire, assure la connexion de groupes de-circuits identiques de base, avec une métallisation à plusieurs niveaux permettant l'obtention d'un certain nombre de fonctions complexes sur une seule plaquette semi-conductrice. Cette technique se caractérise par la réalisation sur une plaquette semi-conductrice d'un nombre de circuits de base utiles aussi gra.nd que nécessaire à la réalisation de circuits de grande dimension. Les circuits de base sont en général des configurations logiques, des étages de déclenchement et analogues qui sont relativement simples en comparaison des circuits monolithiques des types décrits. Les circuits de base sont reliés sous forme d'éléments de dimension accrue, par exemple de registres à décalage, de mémoires ou d'unités arithmétiques.Chaque circuit de base est vérifié avant connexion et seuls les circuits qui fonctionnent sont reliés et utilisés dans l'élément final. Un appareil automatique de vérification comprenant une sonde à plusieurs points est commandé par un calculateur pour la vérification de chacun des circuits de base. La sonde à plusieurs points est déplacée ou avancée séquentiellement au contact de chacun des circuits qui sont essayés et qui doivent remplir les fonctions prédéterminées. L'information résultante d'essai est conservée sur bande magnétique en vue du traitement dans un calculateur à grande vitesse.Après essai, le calculateur crée des données d'un dessin de connexion particulier à partir des résultats conservés des essais, les données assurant la définition d'un dessin qui n'assure la liaison que des circuits de base qui fonctionnent et qui court-circuite les circuits défectueux sur la plaquette. Les données relatives au dessin de connexion parviennent alors à un dispositif automatique de création de cache qui crée photographiquement un cache discrétionnaire unique. A l'aide de ce cache, les fils sont alors attaqués et assurent la connexion des circuits qui fonctionnent. Bien que la technique de câblage discrétionnaire permette une intégration très poussée des circuits, elle présente des inconvénients en ce qu'elle nécessite un cache__séparé pour chaque plaquette, en vue de l'établissement des connexions entre les circuits utiles de base.Chaque cache est donc unique et inutilisable lorsqu'il a été utilisé une fois. Il est donc souhaitable qu'un réseau intégré à grande échelle comprenant plusieurs circuits identiques de base à rendement relativement faible soit réalisé de manière que les circuits de base soient reliés suivant un câblage qui n'est pas unique. L'invention concerne donc un procédé perfectionné de montage d'une mémoire à semi-conducteur destinée à un ensemble de traitement de données. Plus précisément, l'invention concerne un procédé de réalisation et d'assemblage d'une mémoire à circuits intégrés du type qui comprend plusieurs réseaux de mémoires, chaque réseau comprenant un bloc de données et comprenant un dispositif de reconnaissance d'adresse, le procédé comprenant une première phase de formation par avance et répétition, d'un jeu de caches correspondant à un jeu de caches principaux d'un réseau, le jeu de caches principaux comprenant une image d'une partie omnibus, la phase de formation comprenant l'alignement et la mise en butée de façon répétée de l'image de la partie omnibus de manière qu'elle forme une image omnibus d'entrée-sortie, une seconde phase de formation d'un groupe de réseaux sur une plaquette à l'aide du jeu de caches formés au cours de la première phase,une troisième phase d'application de signaux de commande à l'un des réseaux, une quatrième phase de vérification du fonctionnement de ce réseau, une cinquième phase de conservation d'une adresse dans le dispositif de reconnaissance d'adresse du réseau essayé, et une sixième phase de validation de l'association du réseau vérifié et qui fonctionne avec la partie omnibus d'entrée-sortie. Ainsi, dans un mode de réalisation avantageux, un sous-ensemble de mémoire est monté à partir de plusieurs réseaux intégrés à grande échelle reliés par une ligne omnibus commune, l'ensemble étant réalisé sur une plaquette non découpée de matière semi-conductrice. Après réalisation, chaque réseau est éprouvé à son tour avec un dispositif à sondes multiples, par nise en oeuvre d'un procédé d'avance et de répétition, et une adresse unique est assignée à chaque réseau qui la conserve. Les réseaux défectueux sont électriquement déconnectés de la ligne commune par un dispositif de déconnexion qui fait partie de chaque réseau. Les ensembles sont formés sur des plaquettes à rendement faible et élevé. L'invention concerne aussi une mémoire à, circuits intégrés à laquelle sont reliés, depuis une source extérieure, plusieurs fils de signaux d'adresse et un fil de signaux de données, de manière qu'elle reçoive des signaux d'adresse de la source externe et qu'elle transfère des signaux de données vers la source externe et en provenance de celle-ci, la mémoire comprenant un corps en matière semi-conductrice, plusieurs circuits de base formés sur le corps de matière semi-conductrice qui constitue un substrat commun, et un dispositif de connexion des fils de signaux à au moins l'un des circuits de base, chacun de ceux-ci comprenant une partie omnibus qui comporte plusieurs lignes de signaux d'adresse et une ligne de signaux de données,la partie omnibus étant en butée contre une partie omnibus analogue adjacente et formant avec elle une ligne omnibus de signaux reliant les circuits de base, un premier dispositif destiné à conserver les signaux de données, un second dispositif destiné à conserver une adresse unique prédéterminée, un dispositif commandé par une comparaison entre les signaux d'adresse et l'adresse prédéterminée, de manière qu'il crée un signal de validation, un second dispositif destiné à relier les lignes de signaux d'adresse au dispositif de création d'un signal de validation et la ligne de signaux de données au premier dispositif destiné à conserver les signaux de données, un dispositif commandé par le signal de validation et destiné à commander le transfert des signaux de données entre la ligne de signaux de données et le premier dispositif de conservation,et un dispositif destiné à inhiber le second dispositif de connexion en déconnectant ainsi le premier circuit de base de la ligne commune de signaux . D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels : la figure 1 est un diagramme synoptique d'un ensemble de traitement de données ; la figure 2 est un diagramme synoptique d'un organe de commande ; la figure 3 représente schématiquement une hiérarchie de mémoire d'un ensemble de traitement de données ; les figures 4 et 5 sont des graphiques qui permettent la comparaison du fonctionnement des dispositifs selon l'invention par rapport à ceux de la technique antérieure ; la figure 6 est un diagramme synoptique montrant l'organisation d'un mode de réalisation d'une mémoire d'un ensemble de traitement de données ; la figure 7 est une vue en plan schématique d'une plaquette portant plusieurs circuits de base réalisés selon l'invention ;la figure 8 représente schématiquement en plan une plaquette comportant plusieurs groupes de réseaux ; la figure 9 est une vue en plan d'une plaquette de circuit imprimé portant plusieurs modules ; la figure 10 est une vue schématique en plan très agrandie d'une partie d'une plaquette, et elle montre la disposition générale d'un réseau unique ; les figures 11 , 12, 13, 14 et 15 sont des vues en plan très agrandies des caches utilisés pour la réalisation du réseau de circuits intégrés de l'invention ; la figure 16 est une vue en plan d'un partie des ca-ches des figures 11 à 15, alignée les uns sur les autres et superposes ; les figures 17, 18 et 19 sont des coupes de la figure 16 au cours de diverses phases de réalisation, suivant la ligne 17-17 ; la figure 20 représente schématiquement un ensemble organisé avec un jeu adapté de modules ;la figure 21 représente schématiquement un ensemble organisé avec une paire adaptée de modules ; la figure 22 représente schématiquement les ensembles de distribution des signaux d'horloge d'un ensemble ; la figure 23 est un diagramme synoptique d'un réseau ; les figures 24a, 24b et 24c représentent les symboles schématiques utilisés pour la description du mode de réalisation préféré de l'invention ; les figures 25, 26, 27 et 28 sont des schémas détaillés des circuits de la figure 23 ; et la figure 29 est un diagramme des temps illustrant le fonctionnement d'un réseau. La figure 1 est un diagramme synoptique d'un exemple d'ensemble de traitement de données comprenant un dispositif 1 de traitement relié par un organe de commande à une mémoire 4 de travail et à un multiplexeur d'entrée-sortie 6.Des modules supplémentaires 4a de la mémoire de travail peuvent être ajoutés. Plusieurs dispositifs périphériques 8 sont reliés au multiplexeur 6 et transmettent des données d'entrée ou reçoivent des données de sortie. Un ou plusieurs des dispositifs 8n, 8m peuvent être reliés de manière qu'ils communiquent avec le multiplexeur 6 par l'intermédiaire d'un organe 10 de commande de sous-ensemble périphérique. Les brevets des Etats-Unis d'Amérique n2 3 588 831, 3 413 613 et 3 409 880 décrivent de façon détaillée les constituants d'un exemple d'ensemble de traitement de données. Le brevet des EtatsUnis d'Amérique n[deg] 3 710 328 décrit de façon détaillée un multiplexeur d'entrée-sortie qui convient. Une mémoire auxiliaire 12 peut être reliée au multiplexeur 6.Dans une variante, une mémoire auxiliaire 14 peut être reliée de manière qu'elle communique avec l'ensemble de traitement de données par un organe 15 de commande de sous-ensembles. L'organisation de l'organe de commande, représenté en détail sur la figure 2, est représentative des org anes connus avec lesquels elle est compatible. L'organe de commande ne fait pas partie de l'invention et sa structure est décrite uniquement dans la mesure où elle permet l'établissement des fonctions d'interface entre la mémoire auxiliaire 14 et l'ensemble de traitement de données. La structure de l'organe 15 de commande et les détails de son fonctionnement sont connus, comme décrit dans les brevets précités. L'organe 2 de commande de l'ensemble déclenche un échange de données entre la mémoire auxiliaire 14 et l'ensemble central par transmission d'un signal de connexion à l'organe 15 par l'intermédiaire du fil 34 d'interface. Un ensemble 36 de commande et de rythme reçoit les signaux et les impulsions d'autres circuits de l'ensemble et crée des signaux de commande et des impulsions de rythme destinés à la commande des opérations internes de l'organe 15, et, en même temps que les opérations internes et en fonction de celles-ci, il crée d'autres signaux de commande et d'autres impulsions de rythme en vue du transfert aux autres ensembles, pour le maintien de la synchronisation entre les divers éléments de l'ensemble qui travaillent de façon indépendante.La dérivation logique exacte des signaux particuliers de commande, portant la référence CS sur la figure 2 et ia création exacte des impulsions de rythme en fonction de conditions déterminées de façon précise dans un ensemble de traitement de données, à des moments déterminés avec précision, peuvent être déterminées de façon bien connue dans la technique. On peut se référer à cet effet aux brevets précités. L'unité 36 de commande et de rythme est commandée par le signal de connexion et transfère des signaux d'information JXOO-35 aux divers éléments de l'organe 15 de commande, aux moments appropriés, lorsque les signaux JXOO-35 sont validés sur une ligne commune 37 de signaux d'information reliée à l'organe 2 de commande de l'ensemble. Les signaux d'information JXOO-35 qui comprennent les informations de commande, d'adresse et de données, sont transférés respectivement à un registre 38 de commande, à des registres 40, 41 d'adresse et à un registre 42 de données d'entrée. Le fonctionnement synchrone de l'organe 2 et de la mémoire 14 peut être obtenu par transmission d'impulsions d'horloge JCL qui peuvent être par exemple des impulsions de rythme de la mémoire de travail, par l'intermédiaire de la ligne 44 d'interface, à l'ensemble 36 de commande et de rythme.Dans une variante, des impulsions d'horloge peuvent être créées par une horloge principale (non représentée^ de l'ensemble 36. Dans le mode de réalisation avantageux, trois signaux d'horloge sont transmis par l'organe 15 à la mémoire auxiliaire 14 par l'intermédiaire d'une ligne omnibus d'horloge 45, un sig-ial de renouvellement REF étant transmis par la ligne 46. Les signaux de sortie AR18-29 du registre 40 d'adresse identifient une adresse absolue dans chacun des segments de la mémoire auxiliaire 14. Les signaux AR18-29 sont déclenchés par un commutateur 48 d'adresse vers un segment particulier de mémoire, sous forme de signaux d'adresse ADDRO-11 par l'intermédiaire d'une ligne omnibus 50 d'adresse. La ligne omnibus particulière 50-1, -2... -8 est choisie par le commutateur 48 en fonction des signaux d'adresse AR30-32. L'adressage et l'organisation des données dans la mémoire 14 sont décrits en détail dans la suite. Les données d'entrée sont transférées à la mémoire auxiliaire 14 sous forme de signaux DIOO-35 par une ligne commune 51 d'entrée de données. Les signaux de données de sortie DSOO-35 provenant de la mémoire 14 sont transférés par une ligne commune de sortie de données 53 à un registre 54 de sortie de données. Les signaux de données de sortie sont ensuite transférés sous forme de signaux DNOO-35 à l'organe 2, avec les signaux d'adresse de la mémoire de travail WAO-7, 18-32. Les signaux WAOO-19 proviennent du circuit 41 formant compteur et registre d'adresse et proviennent de la composante d'adresse de mémoire de travail des signaux d'information JXOO-35.L'adresse de mémoire de travail conservée dans le circuit 41 avance lors de la réception d'une impulsion de commande de nombre provenant de l'ensemble 36 chaque fois qu'un nouvel article de données représenté par les signaux DSOO-35 est transféré au registre 54 de données de sortie. Un signal de lecture provenant du contenu du registre 38 et transféré à la mémoire auxiliaire 14 par le fil 56 d'interface commande le fonctionnement de la mémoire auxiliaire pour la lecture ou l'écriture de données comme décrit dans la suite. Les divers constituants de mémoire d'un ensemble de traitement de données forment une hiérarchie de mémoire. La. figure 3 représente schématiquement une hiérarchie particulière de mémoire ayant une mémoire 16 de travail et une mémoire auxiliaire 17. La dimension des zones du grand triangle de la figure 3 représente la capacité relative de mémoire des divers dispositifs des diverses entités fonctionnelles représentées. Ainsi, une mémoire intermédiaire 18 ou cache a la capacité la plus faible, et les mémoires 19 de masse, par exemple à bande magnétique, obtiennent les qua.ntités les plus importantes de données. La position des divers constituants de la hiérarchie de mémoire du diagramme de la figure 3 est une indication à la fois du prix relatif par unité de mémoire et du temps d'accès propre au dispositif.Par exemple, les dispositifs 20 comportant une tête par piste ont un prix de revient plus élevé par unité de mémoire et un temps d'accès plus rapide que les dispositifs 22 ayant une tête par surface. La mémoire principale 24 comprend en général un ou deux dispositifs à accès rapide, à temps d'attente pratiquement nul, ayant un prix élevé par bit, par exemple une mémoire à tores magnétiques et à courants coïncidents ou une mémoire à semiconducteur. Le temps d'attente d'une mémoire de calculateur est le temps compris entre le moment où l'unité de commande (par exemple le multiplexeur 6 ou l'organe 15 de la figure 1) signale les détails (par exemple l'adresse) d'un transfert de données avec la mémoire, et le moment où commence le transfert.La mémoire 16 de travail, comme entité fonctionnelle, peut comprendre une mémoire ultra-rapide intermédiaire 18, et, dans certaines architectures, elle ne comprend qu'une telle mémoire. Comme représenté sur la figure 3, l'invention concerne une mémoire à semi-conducteur à circuit intégré à grande échelle, destinée à remplacer dans la hiérarchie toute la plage comprise dans la flèche 26. L'effet le plus important de l'invention sur l'architecture est une réduction de la dimension de la mémoire 16 de travail. Les raisons de cette réduction sont expliquées en référence aux figures 4 et 5. Dans le cas d'un multitraitement, plusieurs programmes ou segments de programme peuvent être placés dans la mémoire de travail en même temps à diverses phases de l'exécution. L'exécution de certains des programmes est souvent retardée car la mémoi- re auxiliaire doit retrouver un autre segment de programme ou doit demander un autre programme en cours à la mémoire de travail.Les programmes sont retardés pendant un temps égal au temps d'accès de la mémoire auxiliaire, accru des retards de mise en file propre à l'algorithme d'échange du sous-ensemble de commande de direction. Un tel sous-ensemble est décrit dans le brevet des Etats-Unis d'Amérique n[deg] 3 618 045'. Le "temps d'accès" est l'intervalle de temps compris entre le moment où l'unité de commande demande un transfert de données avec la'mémoire et le moment où commence l'opération. Le temps d'accès est la somme de l'attente à la mémoire et du temps de transfert. Le "temps de transfert" est l'intervalle de temps compris entre le moment où le transfert commence avec la mémoire et le moment où il est terminé.Un nombre suffisant de segments de programme doit être compris dans la mémoire de travail pour que le calculateur continue à fonctionner lorsqu'il apparaît des délais d'exécution de programme du type précité. Si le temps d'accès est court en moyenne, peu de programmes doivent être conservés dans la mémoire de travail si bien que celle-ci ne nécessite pas une grande dimension. Comme représenté sur la figure 4, la courbe 30 montre les variations du temps moyen d'accès en fonction du débit dans un ensemble connu ayant une mémoire auxiliaire comprenant plusieurs unités de mémoire à disque de type classique. Le plus court temps d'accès moyen de la mémoire auxiliaire connue est d'environ 100 millisecondes pour un bloc de données de 256 mots. La courbe 32 représente le temps moyen d'accès en fonction du débit dans un mode de réalisation de l'invention dans lequel le plus court temps d'accès est de 100 microsecondes pour un bloc de données de 256 mots. Les courbes 30/et 32 sont déterminées à l'aide de la répartition de Poisson. Si ce-., est l'intervalle de temps moyen compris entre les retards (Inexécution de programme, 1/alpha = est le débit moyen, exprimé en demandes par seconde, de la mémoire auxiliaire.Comme les délais de mise en fil doivent être pris en compte, on peut exprimer le temps moyen d'accès en fonction du débit par r = f( ). Le temps moyen d'accès dans le cas de la mémoire auxiliaire connue, représentée par f 1( ) croît plus tôt lors de l'augmentation du débit que dans le cas de la mémoire auxiliaire à temps d'attente pratiquement nul de l'invention, comme indiqué par la courbe f2( ). Comme représenté sur la figure 5, le nombre moyen n de segments de programme conservés dans la mémoire de travail nécessaires pour maintenir le fonctionnement du dispositif de traitement est environ k étant l'espace moyen de mémoire nécessaire pour chaque segment de programme. La capacité c de mémoire de travail nécessaire est alors Il est clair d'après la figure 5 que, pour une charge donnée , la mémoire auxiliaire de l'invention f2 nécessite moins de mémoire dans un dispositif de traitement de données que la mémoire auxiliaire connue f1. Les termes généraux utilisés dans le présent mémoire pour la description des divers éléments matériellement séparés sont les suivants. Un réseau comprend plusieurs cellules de mémoires reliées électriquement, une partie omnibus d'entrée-sortie et des circuits supplémentaires comprenant un dispositif de déconnexion. Chaque cellule conserve 1 bit d'information. Le réseau est la plus petite entité matérielle qui peut être adressée. Une adresse absolue est conservée dans les circuits supplémentaires de chaque réseau. L'expression "circuit de base" et le terme "réseau" sont utilisés de façon interchangeable. Un "groupe" comprend plusieurs réseaux reliés électriquement sur un substrat commun. Le groupe fonctionne avec un nombre arbitraire de réseaux défectueux. Le groupe est défectueux si un dispositif de déconnexion ou une partie omnibus d'entrée-sortie est défectueux. Un "module" comprend un ou plusieurs groupes qui peuvent être électriquement isolés sur un . même substrat ou une même plaquette. Le module fonctionne avec un nombre arbitraire de groupes défectueux. Le conditionnement est réalisé à partir du module. Le terme "plaquette" et le terme "module" sont utilisés de façon interchangeable, mais une plaquette est en général considérée comme un module non conditionné. Un "ensemble" comprend un ou plusieurs modules et les circuits extérieurs associés, par exemple les dispositifs d'excitation d'horloge et les amplificateurs de détection. Le nombre de réseaux adressables qui fonctionnent dans l'ensemble est obligatoirement une puissance entière de la base du numéro d'adresse. Un "segment" de mémoire comprend plusieurs ensembles ayant chacun un fil d'entrée de données, relié séparément, et un fil de sortie de données, relié séparément, les ensembles ayant des lignes communes d'adresse destinées à former une mémoire adressable par mot. Une "carte" comprend un ou plusieurs ensembles montés sur une plaquette de circuit imprimé. Un élément d'organisation de la mémoire auxiliaire (c'est-à-dire un élément qui n'est pas déterminé sous forme d'un élément matériel séparé) est un "bloc de données". Le bloc de données comprend une quantité fixe de données qui est une combinaison de bits, d'octets, de caractères et de mots. Un exemple d'organisation matérielle de la mémoire auxiliaire de l'invention et un exemple de dispositif d'adressage sont représentés sur la figure 6. Un article 60 de données est représenté schématiquement et comprend des informations de commande et d'adresse. La longueur de l'article de données est choisie arbitrairement avec 36 bits, dans l'exemple considéré. Le choix d'un mot à 36 bits ou de tout autre nombre déterminant la dimension de la mémoire, n'est pas des- tiné à limiter la portée de l'invention. Dans le mode de réalisation représenté, les bits 0-7 de l'article 60 de données sont représentatifs de l'adresse absolue d'un mot dans chacun des blocs de données. La figure 6 représente schématiquement un bloc 62 de données comprenant 9216 bits de données disposés sous forme de 256 mots de 36 bits.Le bloc de données est la plus petite entité adressable dans la mémoire auxiliaire 14 décrite en référence à la figure 6. Les bits 0-7 d'adresse de l'article 60, qui sont des identificateurs de mot, ne sont donc pas transférés à la mémoire 14 mais sont conservés dans le circuit de comptage et de registre d'adresse (41 sur la figure 2) de l'organe 15. Les bits 0-7 d'adresse augmentent de façon binaire à chaque fois qu'un mot de bloc de données est transféré de la mémoire 14 à l'organe 15, et est utilisé pour la transmission d'une adresse de mot à la mémoire de travail. Comme indiqué sur la figure 6, les bits 18-29 de l'article 60, représentatifs d'une adresse de bloc, sont transférés sous forme des signaux AR18-29 au commutateur 18. Celuici est un dispositif logique classique de commutation comprenant une matrice 64 de décodage de 3 à 8 fils et 8 jeux de 12 éléments logiques ET 66 à deux entrées. Lors de la réception d'un signal de commande de validation et des signaux AR30-32, le commutateur 48 transfère les signaux d'adresse AR18-29 sous forme des signaux ADDRO-11 à l'un des 8 segments de la mémoire 14. Un segment unique 68 est schématiquement représenté sur la figure 6 et comprend 36 ensembles 0, 1, 2,... 35. L'ensemble 0 est un exemple et représente une entité physique ou mémoire ayant une capacité de 256 x 4096 soit 1 048 576 bits de données. Un ensemble comprend 4096 réseaux de mémoires, chaque réseau comprenant 256 bits. Un réseau représentatif de chacun des ensembles 0, 1,... 35 est schématiquement représenté sur la figure 6 sous la forme AO , A1 ,... A35 . Les signaux d'adresse ADDRO-11 sont transférés à chacun des ensembles 0, 1, ... 35 du segment 28 par une ligne commune 69 d'adresse. Pendant une opération d'acriture, les signaux d'entrée DIOO-35 sont transférés du registre 42 de la figure 2 à l'ensemble correspondant 0, 1... 35 du segment 68 comme représenté sur la figure 3. Ainsi, pour une adresse de données x, les données sont écrites dans 36 réseaux de mémoires AOx, A1 ,... A35 , 1 pour chaque ensemble 0, 1..35 du segment 68.De manière analogue, au cours d'une opération de lecture d'une adresse x, le contenu de 250 bits des réseaux AO , A1x , x A2x,... A35x est transféré, chaque réseau étant transmis en série par bits, sous forme des signaux DSOO,01,02, ... 35 à l'organe 15 par la ligne commune 53. Ainsi, un bloc adressé de données est transféré en série par mots de la mémoire 14 à l'organe 15. L'état du bit 14 de l'article 60 détermine le type d'opération réalisé pour l'adresse correspondante. Si le bit 14 est un 1, l'opération réalisée est une lecture et s'il s'agit d'un 0 il s'agit d'une écriture. L'information de commande du bit 14 AR-14 est conservée dans le registre 38 de commande pendant l'exécution de l'opération. La figure 7 représente un mode de réalisation de module avant le conditionnement, comprenant un substrat 70 portant deux groupes 71, 72 de réseaux. Chaque groupe comprend 64 réseaux rassemblés par paires, par exemple, dans le groupe 72 de gauche, la paire 74a, 74b. Une ligne commune 75 d'entrée-sortie est solidaire des réseaux qu'elle relie. La ligne 75 comprend plusieurs parties 75a, 75b, 75c,... 75m... Chaque partie de ligne omnibus recoupe une paire de réseaux, par exemple la partie 75m recoupe les deux réseaux 75m, 75n. Les circuits supplémentaires 77, 78 correspondants sont associés à chaque groupe 71, 72 en étant adjacents.Les circuits supplémentaires 77, 78 comprennent les circuits supplémentaires tels que les dispositifs d'excitation d'horloge de groupe, et comprennent des patins 79 destinés à la fixation de fils conducteurs qui relient le groupe aux connecteurs externes (non représentés). La ligne commune 75 est reliée au circuit 78 par une ligne commune 76 de groupe. La figure 8 est une vue en plan d'un autre mode de réalisation de plaquettes avant le conditionnement et elle représente une organisation qui comprend quatre groupes 80a, 80b, 80c et 80d formés sur une face 81 d'un substrat 82. Chaque groupe comprend 64 réseaux cornue représenté en trait interrompu, dans le périmètre de chaque groupe.A chaque groupe est associée/une zone correspondante comprenant des circuits supplémentaires 83a, 83b, 83c et 83d. 24 patins 84 de contact sont placés à la périphérie de la plaquette 80 dans les/limites d'une ligne 85 de limite de plaquette. Des petits patins 79 (figure 7) associés à chacune des zones supplémentaires ne sont pas représentés sur la figure 8. L'organisation de la plaquette représentée sur la fguure 8 représente une variante de réalisation des connexions externes au cours de la réalisation de la plaquette. La figure 7 représente un module ayant 24 patins 79 par groupe, permettant les connexions externes. La variante de la figure 8 représente un dispositif ayant un autre niveau de patins de contact 84 relativement massifs en comparaison des patins 79 de la figure 4.Dans le mode de réalisation de la figure 8, chacun des 24 patins (non représenté) de chacun des 4 circuits supplémentaires 83 est relié à 24 patins correspondants dans l'autre circuit supplémentaire 83. Ainsi, les signaux communs des groupes 80a, 80b, 80c, 80d sont transmis par une ligne omnibus de connexion de groupe 86a, 86b, 86c, 86d, l'ensemble formant un groupe unique de grande dimension. Le grand groupe cependant peut être séparé en petits groupes par séparation d'une ou plusieurs des lignes 86a, 86b, 86c et 86d. De manière analogue, les petits groupes défectueux peuvent être isolés de grands groupes, par exemple le groupe 80c peut être isolé du grand groupe formé par les groupes 80a, 80b et 80d.Un groupe peut être isolé par des secteurs fragiles qui peuvent être séparés à l'aide de toute source convenable d'énergie, par exemple thermique, électrique, radiative, mécanique, électronique, etc. Dans une variante, un circuit de déconnexion peut être utilisé comme dans l'exemple décrit dans la suite du présent mémoire. Des conducteurs électriques 87 qui peuvent être par exemple dès fils volants, des fils métalliques déposés à l'aide d'un cache et/ou des traits diffusés relient les patins (non représentés) des circuits supplémentaires 83 aux patins 84 de contact des modules. Dans une variante, chaque groupe 80a, 80b, 80c, 80d peut comporter des connexions électriques externes séparées et dans ce cas 96 patins 84 doivent être utilisés. Les modules des figures 7 et 8 ne sont pas tracés à l'échelle, des groupes étant très agrandis pour faciliter la description. Un groupe ayant 64 réseaux de 256 bits occupe en réalité une surface de l'ordre de 1 cm . Dans un exemple de mémoire auxiliaire de l'invention, les modules ont des substrats de silicium qui ont à l'origine 8 cm de diamètre et qui sont réduits à la dimension de carrés ayant une surface active de 5 x 5 cm. Chaque substrat a 1600 réseaux. Parmi ceux-ci, 70 % environ ou 1120 sont utilisables ; les rendements réels sont cependant plus élevés que cette valeur. Le module peut comprendre un seul groupe de 1024 réseaux utilisables, 4 groupes de 256 ou 25 groupes de 41 réseaux utilisables par groupe.Dans ce dernier cas et si on conserve 5 groupes à titre conservatoire en vue du remplacement de 5 groupes défectueux par plaquette, le module donne 20 groupes utilisables, chaque groupe ayant 41 réseaux utilisables sur une possibilité maximale de 64, pour un total de 820 réseaux qui fonctionnent. On suppose qu'il existe 12 lignes d'adresses dans la ligne commune d'entrée-sortie, 5 modules constituant alors un ensemble de 212 ou 4096 réseaux adressables. Lorsque les rendements sont suffisamment élevés cependant, on peut réaliser des ensembles de 4096 réseaux avec 4 modules et 214 réseaux avec 15 modules. Le mode de réalisation peut donc être étendu par module, par segments de 220 ou 1 048 576 mots.Dans une variante comportant 8 lignes d'adresse et 160 cellules de mémoires par circuit de base, la mémoire peut être étendue par module en segment de 5 .2 ou 40 960 mots. La figure 9 représente un exemple de carte 90 qui peut être formée par exemple par une plaquette 91 de circuit imprimé multicouche ayant 10 modules 92. Une zone 94 de la carte 91 est réservée à la disposition des circuits conditionnés 96, comprenant des éléments tels que les dispositifs d'excitation d'horloge et les amplificateurs détecteurs. Les détails des circuits et les connexions au niveau de la carte ne sont pas donnés dans le présent mémoire car ils sont bien connus des spécialistes et sont décrits dans la littérature. On peut par exemple consulter "Electronic Digital Components and Circuits" de R.K. Richards, D. Van Nostrand Company, Inc., ) 1967 ; et "Handbook of Materials and Processes for Electronics", par Charles A. Harper, McGraw-Hill, 1970,' 13 et 14. Chaque module 92 est fixé matériellement aux éléments de circuit imprimé de la plaquette 91 par des fils conducteurs 98 qui sont aussi reliés aux patins des circuits des modules, pa.r exemple aux patins 84 de la figure 8 ou 79 de la figure 7. Dans le mode de réalisation préféré, un ensemble constitue une unité adressable binaire complète de mémoire dans laquelle le nombre de réseaux est une puissance entière de 2. Chaque réseau de l'ensemble a une adresse binaire unique, comme il apparaît dans la description qui suit des circuits des modes de réalisation préférés de l'invention. Au point de vue matériel, l'ensemble comprend une connexion de module et les dispositifs associés d'excitation de signaux et d'horloge bipolaires, ainsi que les amplificateurs détecteurs montés sur une plaquette de circuit imprimé (figure 9). On va maintenant décrire, dans l'organisation générale de l'ensemble, l'organisation par jeux adaptés.Comme représenté sur la figure 20, les modules sont programmés par adresses par jeux adaptés dans cette organisation, ces adresses étant comprises entre 0 et la capacité voulue de l'ensemble. Chaque module est utilisé, avec un rendement faible ou un rendement élevé, par programmation de l'adresse de chaque réseau du module sous forme binaire en séquence (avec 1 % peut être de réserve), et assigneraient d'adresse du module suivant par l'adresse contiguë suivante de la séquence, jusqu'à ce qu'un nombre suffisant de réseaux ait été programme pour la capacité voulue de l'ensemble. La connexion de modules forme alors l'ensemble à jeux adaptés dont un exemple est représenté sur la figure 20.Sur celle-ci, 751 réseaux qui fonctionnent du module 1 ont des adresses binaires allant de 0 à 75010. Le module 2 a 785 réseaux qui fonctionnent d'adresses 75110 à 153510 et ainsi de suite jusqu'au 5ème module dans lequel 885 réseaux non défectueux ont des adresses binaires successives de 3 1110 à 409510. L'organisation par jeux adaptés assure l'utilisation maximale des réseaux produits, quel que soit le rendement réel. Le coût par unité de mémoire est déterminé au niveau de l'ensemble et non pas au niveau du module et en conséquence des variations à court terme du rendement dues à la réduction du nombre moyen de réseaux convenables par module est compensé car même les modules à faible rendement peuvent être utilisés pour la formation d'un ensemble.Lorsque le rendement augmente, le prix par unité de mémoire au niveau de l'ensemble diminue de façon très importante, sans que les réseaux doivent être à nouveau réalisés, car un nombre réduit de modules est utilisé dans un ensemble. On considère maintenant l'organisation par paires adaptées. Comme représenté sur la figure 21, dans l'organisation par paires adaptées (qui peut être un sous-ensemble de l'organisation par jeux adaptés), chaque module est d'abord programmé avec une adresse comprise entre 0 et le nombre de réseaux qui fonctionnent. Les paires de modules sont alors choisies de manière que le nombre total de réseaux qui fonctionnent soit égal ou supérieur à une puissance entière de 2. Les signaux binaires d'adresse transmis au module 1 sont transformés en leur complément dans les circuits 128 d'inversion et. transmis au module 2. Les deux modules forment ainsi un ensemble ayant une capacité de mémoire qui peut être adressée à la puissance choisie de 2, avec une zone de recouvrement d'adresse dans la partie médiane.Dans l'exemple de la figure 21, 650 réseaux convenables du module 1 sont programmés séquentiellement de 0 à 65010 et 389 réseaux convenables du mo- dule 2 sont programmés de 0 à 38810 ou, suivant les compléments binaires, de (102310)2 a (63510)2. Le recouvrement adresse ainsi 16 réseaux dans les deux modules 1 et 2. Par exemple, comme représenté sur la figure 21, les réseaux continus de la zone de recouvrement sont adressés dans le module 1 par les adresses 64010 et 64110. Les réseaux correspondants du module 2 ayant les adresses 38310 et 38210 sont commandés par les adresses complémentaires binaires (64010)2 et (64110)2. Les adresses qui se recouvrent ne posent pas de problème car les données sont simplement conservées et retrouvées simultanément par les deux réseaux adressés. Une paire adaptée peut former un ensemble ou un nombre de paires adaptées peut être rassemblé pour l'obtention de la capacité voulue pour l'ensemble. Cette disposition est avantageuse car les essais et la programmation de tous les modules sont identiques. De plus, lorsque le nombre moyen de réseaux par module est proche d'une puissance entière de 2, des éléments à rendement élevé peuvent être associés à des éléments à rendement faible de manière que .1'utilisation des modules soit pratiquement totale. On considère maintenant une organisation unique. Dans une telle organisation, chaque module doit avoir un nombre de réseaux convenables qui est égal à une puissance entière de 2. Dans l'organisation unique, chaque module peut être utilisé comme une entité adressable indépendamment. Les avantages d'une telle organisation sont sa simplicité et la petite dimension du module étant donné le petit nombre de lignes d'adresse. On va maintenant décrire la réalisation matérielle d'un réseau. La figure 10 est une vue schématique en plan d'une paire 100 de réseaux qui comprend un réseau gauche 100a et un réseau droit 100b. Ce dernier qui n'est représenté qu'en partie est symétrique du réseau 100a. Une partie centrale 100c de ligne commune d'entrée comprend plusieurs lignes d'entrée alimentant les deux réseaux 100a, 100b. Une partie de ligne commune 100d de sortie de données placée à gauche du réseau 100a est solidaire de ce dernier. Une partie d'une autre paire 100 de réseaux est représentée à proximité de la paire 100. Les parties centrales de lignes communes 100c, 101c et les parties de lignes communes 100d, 101d de sortie de données sont alignées et en butée l'une contre l'autre dans les zones 102, 104 entourées par les traits interrompus.La partie 100d peut aussi alimenter un réseau non représenté adjacent au réseau 100a, vers la gauche. Ainsi, une partie de lignes communes d'entrée-sortie comprenant la partie centrale 100c d'entrée et une partie 100d de sortie, alimente deux réseaux. Collectivement, les parties de lignes communes forment une ligne commune d'entrée-sortie ou un dispositif de distribution de signaux commun à tous les réseaux du groupe. Les divers circuits qui forment le réseau 100a sont délimités par les traits interrompus de la figure 10, en fonction de la surface occupée sur le réseau 100a. Les circuits comprennent un circuit logique 106 d'adaptation d'adresse qui comprend des patins de programmation d'adresse de réseaux PO-P11, un circuit logique 108 de commande, des circuits 110 d'excitation d'horloge, un registre 112 à décalage et des circuits 114 d'excitation de sortie de données. Les données de sortie sont transférées par les circuits 114 à la ligne commune 100d. Les signaux d'entrée provenant de la partie 100c sont transférés de celle-ci aux zones adjacentes de circuits 106, 108, 110 par des fils non représentés placés au-dessous et perpendiculaires aux fils de la ligne commune 100c. Un mode de réalisation de l'invention est fabriqué par mise en oeuvre de réalisation de composants actifs dans du silicium. Pour la compréhension de la formation d'un groupe interconnecté à partir de plusieurs circuits identiques de base, on décrit d'abord en référence aux figures 11 à 15 et 16 à 19 la séquence d'opérationsutilisée pour la réalisation des circuits intégrés à semi-conducteur, comprenant des composants actifs formés dans du silicium. Les figures 11, 12, 13, 14 et 15 représentent à très grande échelle (grossissement de l'ordre de 100) les caches principaux utilisés pour la réalisation d'un exemple de réseau intégré à grande échelle selon l'invention.Bien qu'un cache principal total comprenne deux circuits ou réseauxde base (c'est-à-dire les réseaux gauche et droit de la figure 10) qui sont pratiquement symétriques,on n'a/représenté qu'un seul réseau complet de chacun des caches des figures 11 à 15, pour améliorer la représentation des images minuscules. L'expression "cache principal" désigne un cache d'un jeu de dispositifs délimitant un circuit unique de base qui est d'abord tracé à grande échelle pour la réalisation d'un jeu de caches ayant la dimension de la plaquette et utilisé pour la réalisation de plusieurs circuits de base sur une plaquette. Le cache qui a la dimension d'une plaquette est formé à partir du cache principal à grande échelle, par réduction du dessin et reproduction répétée de celui-ci de façon photographique, par avance et répétition. A chaque déplacement du cache principal de la distance correspondant à la dimension d'un circuit de base, le cache est reproduit. La répétition par rangée et par colonne donne un cache ayant la dimension de la plaquette et comprenant plusieurs circuits de base.L'invention est mise en oeuvre à l'aide de caches ayant la dimension d'une plaquette pour la production de plusieurs circuits de base reliés à la suite de l'alignement précis de l'image du cache principal au cours de l'opération d'avance et de répétition, les parties de lignes communes de chaque circuit de base se raccordant pour former une ligne commune de distribution de signaux. Aucun cache unique n'est utilisé avec la dimension de la plaquette. Les caches principaux des zones comprenant les circuits supplémentaires et les lignes communes de groupes (figures 7 et 8) sont formés de manière décalée dans le cache ayant la dimension de la plaquette, aux emplacements appropriés. Dans la description qui suit, le terme "cache" est utilisé de façon interchangeable pour désigner à la fois le cache principal et le cache ayant la dimension de la plaquette. Les caches des figures 11 à 15 sont successivement placés de manière alignée sur le circuit pendant les diverses opérations photolithographiques. On voit que les images délimitées par les caches des figures 11 à 15 correspondent en général à la disposition de la figure 10 et représentent de façon explicite le circuit de base du mode de réalisation préféré de l'invention. Par exemple, sur la figure 11 considérée en référence à la figure 10, la référence 112 désigne la zone générale qui délimite un registre à décalage à 320 bits. Les lignes 116 (figure 11) représentent la diffusion des traits diffusés placés au-dessous et qui sont perpendiculaires aux traits diffusés de la partie de ligne commune d'entrée 100c (figures 10, 15). Les traits diffusés 116 (figure 11) relient les signaux d'adresse ADDRO-11 au circuit logique 106 d'adaptation d'adresse.Les traits diffusés 111 relient les lignes de signaux d'horloge de la ligne commune 100 (figures 10 et 15) aux circuits 110 d'excitation d'horloge. Comme représenté sur la figure 16, une petite partie de la zone 112 de registre a décalage de chacun des caches des figures 11 à 15, est représentée sur la figure 16 en position convenablement alignée. Les figures 17, 18 et 19 sont des coupes de l'ensemble de la figure 16 au cours des étapes successives de réalisation, suivant la ligne 17-17 de la figure 16. Comme représenté sur les figures 16 et 17 prises ensemble, une plaquette de silicium monocristallin 170 de type N constitue un substrat et une couche de silice est formée thermiquement ou déposée sur le substrat. A l'aide du premier cache (figure 11), les zones 174 sont attaquées dans la couche 172 de silice par les techniques classiques de photolithographie et d'attaque. Les zones attaquées 174 sont ensuite traitées de manière qu'elles forment la. source et le drain des dispositifs actifs ainsi qu'une partie du premier plan de connexion. La figure 11 représente les zones ainsi attaquées. Comme représenté sur les figures 16 et 17, après attaque de la silice 172 avec le cache 1, une fine couche 176 de silice, l'oxyde de grille, est formée par croissance sur toute la surface de la plaquette. La fine couche d'oxyde est attaquée à l'aide du second cache (figure 12) dans les zones 178 (figure 18), dans lesquelles le contact direct doit être réalisé entre les régions diffusées 174 délimitées par le premier cache et une couche polycristalline 180 de silicium déposée au cours de la phase ultérieure. Comme représenté sur les couches 18 et 16, la couche 180 de silicium polycristallin est déposée sur toute la surface de la plaquette, et le cache 3 (figure 13) est alors utilisé pour l'attaque de la couche 180 et la délimitation des grilles 182, le premier plan de connexion étant ainsi terminé.La première couche d'oxyde de grille placée au-dessous du silicium polycristallin retiré est aussi attaquée au cours de cette phase. La phase suivante est caractéristique de l'alignement automatique du procédé, le silicium polycristallin constituant un cache empêchant que l'oxyde 176 de la figure 18 ne soit attaqué. La structure est alors préparée en vue de l'opération de diffusion qui est mise en oeuvre de préférence à l'aide de bore, formant les jonctions 184 de source et 185 de drain. Les zones diffusées sont représentées par des pointillés sur les figures 16, 18 et 19. En même temps que la diffusion, les grilles 182 de silicium polycristallin et les traits contigus 186 de silicium polycristallin sont très dopés par le bore, et forment une matière de type P, donnant une faible résistivité à ces zones.Le silicium dopé de type P est représenté en hachures sur les figures 16, 18 et 19. Les traits 186 forment par exemple les lignes CL1 et CL2 d'horloge comme représenté sur la figure 16. Lorsque la ligne 186.CL2 recoupe les régions diffusées 174, il apparaît des transistors à canal de type P. Les zones 178 en silicium placées dans les limites des traits minces d'oxyde (second cache) au-dessous du silicium (troisième cache) sont aussi diffusées et forment un contact électrique solide entre le silicium de type P et le silicium polycristallin. On se réfère maintenant aux figures 19 et 16. Après diffusion, une couche 190 de silice est formée sur toute la surface de la structure, de préférence par évaporation sous vide ou pulvérisât] on haute fréquence. Le quatrième ,cache (figure 14) est alors utilisé pour la formation d'orifices 192 dans la couche 190 de silice, par les techniques photolithographiques et d'attaque. Une couche d'aluminium 194 est alors évaporée sur toute la surface de la plaquette et des parties de la couche sont attaquées à l'aide du cinquième cache (figure 15) pour la production des dessins voulus de connexion (par exemple les lignes CLP du registre 112, les patins PO-P11 et les traits des parties 100c, 100d).Enfin, un sixième cache (non représenté) est utilisé pour l'application d'une couche passivante sur toute la surface de la plaquette sauf sur les patins qui sont laissés sans revêtement. On décrit maintenant le circuit du réseau. L'invention concerne l'utilisation d'une grande plaquette non découpée de matière semi-conductrice portant un grand nombre de circuits identiques de base qui sont reliés et qui sont complètement formés avant essai. Un diagramme synoptique d'un circuit de base ou réseau est représenté sur la figure 23.Chaque réseau comprend un registre dynamique 112 à décalage biphasé à trois entrées d'horloge, une partie de ligne commune 113, 115 comprenant plusieurs lignes de connexions qui relient les lignes d'un réseau adjacent à recouvrement au cours du procédé de réalisation des caches par avance et répétition, un jeu de dispositifs de déconnexion ou circuits de transfert 118 à l'interface de la ligne commune, une commande 120 de déconnexion qui commande la déconnexion du réseau de la ligne 115, un circuit logique 116 d'adaptation d'adresse qui peut conserver une adresse de réseau, et un circuit logique de comparaison. d'adresse destiné à créer un signal de validation de réseau. Les signaux d'entrée sont transférés vers chaque réseau par la ligne commune 115 d'entrée. Plusieurs traits diffu- sés 116 permettent le passage des signaux d'adresse ADDRO-11 de la ligne commune 115 au circuit 106 par les circuits 118. D'autres traits diffusés 117 assurent l'introduction des signaux de lecture et d'introduction de données, RD et DI dans le circuit 108, et la transmission du signal de renouvellement REF à un circuit 109 de validation d'horloge sous forme d'un signal REF', par l'intermédiaire des circuits 118. Tous les réseaux sont initialement (après fabrication) déconnectés de la ligne 115, les circuits de transfert étant inhibés par un signal ZAP. Au cours de l'essai initial de la plaquette, les réseaux qui fonctionnent sont reliés à la ligne 115 par la commande 120.Celle-ci, lorsqu'elle reçoit une tension de connexion appliquée depuis une source extérieure, par exemple un dispositif d'essai 'ci plusieurs sondes (non représenté) à un patin P12 de sonde, crée un signal ZAP' et le transfère au circuit 118. Le signal ZAP' valide les circuits 118 et permet le transfert des signaux d'entrée de la ligne 115 au réseau, celui-ci étant ainsi relié. Les réseaux défectueux sont laissés inhibés par le signal ZAP. Des tensions Vss et Vgg d'alimentation peuvent aussi être supprimées d'un réseau défectueux pa.r des secteurs fragiles F des traits d'alimentation de tension ou par d'autres dispositifs convenables de déconnexion. Les circuits 118 de transfert comprennent des transistors de commutation qui sont solidaires des traits diffusés 116, 117, au cours de la réalisation de la plaquette. Comme représenté sur les figures 11 et 13, on note qu'un trait 122 en silicium polycristallin (figure 13) recoupe les traits diffusés 116, 117 (figure 11) lorsque les troisième et cinquième caches sont superposés et alignés. Un transistor de commutation est formé à chaque intersection, le trait 122 formant les grilles et un connecteur commun de grille transmettant le signal ZAP' de la commande 120 (figure 3), les parties adjacentes des traits 116, 117 formant les sources et les drains des transistors. Comme représenté sur la figure 23, une adresse binaire absolue à 12 bits avec laquelle les signaux d'adresse transmis AO-A11 sont comparés, est conservée dans le circuit logique 106 d'adaptation d'adresse. L'adresse conservée est placée dans le circuit logique 106 par les patins PO-P11, après réalisation de la plaquette, lorsque chaque réseau est vérifié. Les adresses dans la séquence binaire sont assignées à chaque réseau qui fonctionne dans un ensemble si bien que chaque réseau peut être adressé de façon séparée. Lors d'une utilisation ultérieure, au cours d'un accès à la mémoire auxiliaire, si les signaux AO-A11 correspondent à l'adresse conservée d'un réseau, des signaux MAT et MAT' sont créés par le circuit 106 et transférés au circuit 108. Le signal MAT' parvient aussi au circuit 109 de validation d'horloge.Celuici est commandé par le signal MAT' et le signal REF' et crée un signal CE qui valide à son tour les circuits 110 qui laissent passer les signaux d'horloge CL-P, CL-1 et CL-2 de la ligne commune 115 au registre 112. Le circuit logique 108 est commandé par le signal MAT' et le signal RD pendant une opération d'écriture (RD') et transmet les données DI au registre 112 qui les conserve. Pendant une opération de lecture, le circuit 108 transfère des signaux DUMP ' et DOUT' au registre 112. Celui-ci est commandé par ces signaux et transfère le contenu du registre en série à la ligne commune 113 sous forme des signaux SA et SB et simultanément conserve les données par recirculation dans le registre. Les données sont décalées en série dans le registre 112 sous la commande des impulsions d'horloge CLP, CL1 et CL2. Les éléments de la figure 23 sont représentés en détail dans les circuits des figures 25 à 28. Sur les figures 24a, 24b, 24c adjacentes à la figure 9 sur les dessins, les symboles utilisés pour la représentation des éléments de circuit dans un mode de réalisation préféré sont représentés. Ces symboles représentent des dispositifs à effet de champ conducteur- isolant- semi-conducteur CIS formés par exemple par le procédé décrit. La figure 24a est le symbole général représentant un transistor 150 qui est représenté par un cer- cle. Une grille 151 du transistor 150 est représentée par une ligne qui recoupe le cercle, alors que la source et le drain S et D sont représentés par des lignes perpendiculaires à la grille 151 et provenant du cercle.Ce symbole représente un dispositif réel dans lequel la grille 151 peut comprendre une partie d'un trait conducteur de silicium recouvrant le canal placé entre les diffusions de la source S et du drain D. La figure 24b est un symbole qui représente un dispositif particulier 158 à effet de champ ayant une grille flottante 159 (c'est-à-dire que la grille n'est reliée à aucune source de tension ou de signaux). La grille 159 est donc entourée par un isolant, par exemple par de la silice, qui a une très faible conductivité. Le dispositif ne conduit pas normalement et il ne conduit que par injection d'électrons par avalanche (canal P) dans la couche barrière d'oxyde. L'avalanche est induite par application d'une tension élevée (40 à 50 volts) pendant environ 1 ms entre le drain D (ou la borne la plus négative) et le substrat. Dans les diagrammes logiques des figures 25 à 28, les connexions des dispositifs au substrat ne sont pas représentées.Les substrats sont en réalité reliés à un point du circuit qui est tel que la jonction substrat-canal est polarisée en sens inverse. Ainsi, dans le cas de dispositif à canal P, le substrat est relié à la tension d'alimentation la plus positive Vbb (tableau I). Comme la grille 159 est flottante, l'injection par avalanche d'électrons provoque l'accumulation d'une charge électronique négative au niveau de la grille 159. Lorsque la tension appliquée à la jonction est supprimée, la charge reste sur la grille 159. Cette charge négative induit la formation d'une couche conductrice d'inversion dans le canal reliant la source S et le drain D si bien que le dispositif conduit. La réduction de la charge induite, du fait des pertes, est négligeable pendant la durée de fonctionnement de l'appareillage.La charge peut être retirée par éclairement du dispositif avec de la lumière ultraviolette ou exposition à des rayons X si bien qu'une nouvelle programmation est envisageable. La figure 24c représente un symbole qui correspond à un transistor 154 ayant une grille 155 et des bornes S et D de source et de drain. Le transistor de la figure 24c est analogue à celui de la figure 24a à de nombreux égards, sauf en ce qu'il est utilisé sous forme d'une charge ou résistance non-linéaire dans des circuits proportionnels dans lesquels la grille et le drain D sont reliés ensemble à un potentiel constant Vgg. La source S est utilisée comme point de charge. La largeur du canal de la figure 24c est inférieure et sa longueur nettement supérieure aux valeurs correspondantes des dispositifs d'entrée et pour cette raison le symbole de la figure 24c a une configuration particulière. Le mode de réalisation préféré de l'invention est réalisé à l'aide de dispositifs CIS à canal P. Les transistors à canal P sont préférables car le procédé est peu sensible aux impuretés-qui affectent de façon nuisible les niveaux de seuil, et pour d'autres avantages bien connus réduisant le prix des circuits intégrés à grande échelle à l'heure actuelle. Les dispositifs à canal N peuvent être utilisés et dans ce cas, les polarités d'impulsion de la description qui suit doivent être inversées. Dans la description suivante, une convention supplémentaire assigne le niveau logique 1 à une impulsion allant vers les valeurs négatives ou à un niveau négatif. Cette convention est arbitraire. Sur la figure 25, les circuits du circuit logique d'adaptation d'adresse (106 sur la figure 23) sont représentés en détail. Les trois types de dispositifs des figures 24a, 24b et 24c sont utilisés dans le circuit 106. Les transistors F1, F2 et F3 ont des grilles flottantes communes et forment ensemble une mémoire programmable pour le bit 0 (AO) de l'adresse à 12 bits du réseau associé. Un patin PO de sonde est relié à une borne du transistor F3. Celui-ci constitue un dispositif d'isolement qui empêche l'application d'une tension élevée aux/transistors Q2 et Q3. Lorsqu'une tension d'avala.nche est appliquée au patin PO., les électrons sont injectés dans la grille du transistor F3 et la charge passe de ce transistor aux grilles des transistors F2 et F1 qui conduisent, c'està-dire qui conservent un signal logique 1.Les adresses du réseau peuvent être programmées à nouveau par retrait de la charge d'un transistor à grille flottante, comme décrit précédemment en référence à la figure 24b. Les transistors F1 et F2 sont intégrés dans un circuit OU exclusif comprenant les transistors Q1, Q2 et Q3 qui remplissent une fonction de comparaison entre l'entrée AO et le bit conservé dans les transistors F1, F2. Le circuit est un circuit logique proportionnel statique comprenant un transistor Q4 relié comme dispositif de charge et fonctionnant de la manière suivante. Si Q1 et F1 conduisent sous la commande de signaux 1, Q3 ne conduit pas. Si AO et F1, F2 sont à l'état 0, Q3 est validé et ne peut pas conduire car Q2 et F2 ne conduisent pas. Si Q3 ne conduit pas dans les 12 circuits AO-A11, le signal MAT est à l'état 1. Ainsi, si les signaux d'adresse qui parviennent AO-A11 sont exactement les mêmes que les bits d'adresse conservés dans le circuit F1, F2 de chaque position de bit, un signal MAT est créé dans le réseau.Le signal MAT est inversé dans le transistor Q6 qui crée un signal MAT'. Un désaccord entre l'un des signaux AO-A11 avec le bit correspondant d'adresse adressé du circuit F1, F2 provoque l'apparition d'un trajet de conduction entre Q3, Q2 ou Q3, F2, si bien que le signal MAT n'est plus validé. Le circuit logique est représenté par l'équation suivante Les circuits logiques d'adaptation d'adresse sont statiques de manière qu'ils permettent la prévision du signal de validation MAT avant application des signaux d'horloge aux circuits dynamiques proportionnels du registre à décalage. Comme représenté sur la figure 26, le circuit logique de commande 108 de la figure 23 est représenté en détail. Dans ce cas aussi, comme dans le cas du circuit 106 de la figure 25, il s'agit d'un circuit proportionnel statique. Trois signaux DUMP', DATA et DOUT' sont créés dans le circuit logi- que de commande en fonction des équations suivantes : Ainsi, pendant une opération de lecture RD dans un réseau validé MAT, les signaux DUMP', DATA' et DOUT sont validés. Au cours d'une opération valide d'écriture RD', les signaux DOUT' et DUMP sont validés et le signal DATA' suit DI. (Les données d'entrée sont inversées, c'est-à-dire que, lorsque le signal DI est un 0, le signal DATA' est un 1). La signification des signaux logiques de commande est indiquée dans la suite en référence au fonctionnement du registre à décalage et des circuits d'excitation de sortie. Les détails du circuit 120 de commande de déconnexion (figure 23) et des circuits 118 figurent sur la partie gauche de la figure 27. Un circuit double de commande de déconnexion comprenant les transistors F5, F6 et Q10-Q15 est représenté. Les patins P12 et P12- de sonde sont reliés respectivement au drain des dispositifs F5 et F6 à grille flottante. Bien qu'un circuit double soit représenté, le fonctionnement d'un seul des deux circuits identiques est décrit dans la suite. F5 ne conduit pas normalement (c'est-à-dire que sa grille n'est pas chargée) lorsque le réseau est essayé après réalisation. Comme F5 ne conduit pas, le potentiel Vgg (réduit de la perte de taxion dans le dispositif Q12 de charge) est appliqué à la grille de Q10. Celui-ci conduit et valide un signal ZAP (état 0) au drain de Q10.Ce drain est relié à un trait 122 de silicium polycristallin qui forme les grilles des transistors QTO-QT14 de commutation. Le signal ZAP inhibe les transistors QTO-QT14 qui empêchent le transfert des signaux d'entrée de la ligne commune au réseau par les circuits de transfert. Pendant l'essai des réseaux, le potentiel Vss est temporairement appliqué dans le patin P12 à la grille de Q10 si bien que celui-ci casse de conduire, le potentiel Vgg ré- duit de la chute de tension dans Q13 (signal de validation ZAP') étant appliqué aux grilles de QTO-QT14. Lorsque les circuits de transfert QTO-QT14 sont validés, le circuit logique d'adaptation d'adresse du réseau (figure 25) est sensible à une adresse formée uniquement de zéros(potentiel de Vss) sur les lignes ADDRO-11 , et des données peuvent être écrites par QT13, lues et comparées lors de la vérification du réseau.Après détermination du bon état du réseau, une charge d'avalanche ou tension de connexion est appliquée au patin P12 et injecte des électrons dans la grille flottante du transistor F5 qui conduit. Q10 cesse de conduire sous la commande de F5 et le signal de validation semi-permanent ZAP' est transmis aux grilles des transistors QTO-QT14. Simultanément à la connexion du réseau comme décrit, le circuit logique d'adaptation d'adresse de la figure 25 est programmé par conservation de l'adresse convenable du réseau dans les transistors à grille flottante par les patins PO-P11. La figure 27 représente un circuit séparé de déconnexion de validation d'horloge comprenant un transistor F7 à grille flottante, un patin PCE à avalanche et un transistor de charge QL11. Comme dans le cas du circuit déjà décrit de commande de déconnexion, lorsque F7 conduit (c'est-à-dire que des électrons sont injectés dans la grille de F7) QL2 ne conduit pas, si bien qu'un signal de validation d'horloge CE est appliqué aux grilles de QT15-QT17. Le circuit de déconnexion F7, PCE, Q11 est redondant, comme la commande alternée de déconnexion F6, P121, Q15 . Les deux circuits redondants peuvent être éliminés (comme représenté sur la figure 23) par suppression des éléments redondants et liaison de la grille de Q10 (ZAP) directement à la grille de QL2.Le rôle des circuits redondants est de rendre minimale la probabilité d'une défaillance 13 gênante empêchant l'arrêt de la conduction des circuits de transfert QTO-QT17. Les transistors Q10 et Q11 commandent la déconnexion permanente des transistors QTO-QT14 (et en plus la déconnexion des transistors QT15-QT17 après élimination du circuit redondant de déconnexion). Les transistors de transfert QTO-QT17 sont rendus inopérants pour la déconnexion du réseau de la ligne commune uniquement lorsque Q10 et Q11 ne fonctionnent ni l'un ni l'autre, c'est-à-dire lors d'un court-circuit entre la grille et le substrat. Un fonctionnement convenable de certains circuits est donc impératif pour qu'un réseau ne puisse pas présenter une panne qui pourrait provoquer le fonctionnement défectueux d'un groupe entier.Par exemple, une ligne commune (100c, 100d, figure 15) reliée au substrat rend le groupe défectueux. La probabilité des courts-circuits de la ligne commune est rendue minimale par connexion des lignes communes uniçuement avec les régions diffusées (116, 117, 111, figure 11) des transistors QTO-QT17. S'il apparaît alors un court-circuit entre la grille et le substrat dans un transistor du réseau, par exemple QL4 du circuit de validation d'horloge ou QT17 du circuit d'excitation d'horloge, un court-circuit de la ligne commune est évité par arrêt de la conduction des circuits de transfert. Si l'un des transistors QTO-QT17 cesse de fonctionner du fait d'une grille en court-circuit, il cesse automatiquement et de conduire/le groupe continue à fonctionner.La seule panne du transistor de transfert qui peut provoquer les courts-circuits de la ligne commune est un court-circuit entre la. grille et la source, mais la probabilité d'une telle défaillance est faible étant donné la zone minimale de recouvrement grillesource/drain, associée au procédé utilisé. Comme représenté sur la figure 27, les transistors QT15-QT17 des circuits d'excitation d'horloge sont validés par le signal CE lorsque le réseau convient (c'est-à-dire PCE à l'état 1 et QL2 ne conduisant pas), les transistors QL4 et QL5 ne conduisant pas. Ainsi, les signaux d'horloge CLD-1, CLD-2 et CLD-P sont validés et passent dans les transistors QT15-17 si un réseau est bon (QL2 ne conduisant pas) et le signal MAT est créé lorsque les signaux d'adresse AO-A11 sont identiques à l'adresse conservée dans les transistors à grille flottante du circuit logique d'adaptation d'adresse (figure 25). Les signaux d'hor- loge sont créés pour un cycle complet du réseau, c'est-à-dire qu'un nombre suffisant de signaux d'horloge est créé pour le remplissage du registre à décalage avec de nouvelles données au cours d'une opération de lecture, ou pour la lecture de l'ensemble du contenu au cours d'une opération d'écriture.Des cycles partiels peuvent être aussi utilisés mais l'information de position de blocs de données doit alors être conservée par le sous-ensemble de commande de direction ou par un circuit logique supplémentaire associé à la mémoire auxiliaire ou à l'organe de commande. Au cours d'un cycle convenable, de lecture ou d'écriture, un seul réseau de chaque ensemble fonctionne à. la fréquence maximale, tous les autres étant normalement au repos. Les niveaux des signaux conservés dans les éléments capacitifs du mode de réalisation préféré de registre à décalage décrit dans la suite nécessitent un renouvellement périodique ou une régénération de manière que les charges conservées ne puissent se dissiper. Ainsi, un signal de renouvellement valide le signal CE simultanément pour tous les réseaux de l'ensemble, de manière périodique (par exemple toutes les 2 ms dans les modes de réalisation préférés). Le signal MAT' (figure 25) empêche la création des signaux de commande DUMP, DATA et DOUT. Les données circulent ainsi (sans lecture ou écriture) dans chaque réseau.Un réseau de l'ensemble en cours de renouvellement peut détecter une condition d'adaptation d'adresse et dans ce cas les données sont lues ou écrites normalement par ce réseau. Les signaux d'horloge CLD-1, CLD-2 et CLD-P sont transférés chacun à un dispositif séparé d'excitation d'horloge dont un seul est représenté sur la figure 27 (le circuit CLD-P). Le dispositif représenté comprend des transistors d'entrée QL7 et QL9, ce dernier faisant un montage équilibré avec QL10. Les dispositifs d'excitation d'horloge, fonctionnant de manière équilibrée, ne consomment de l'énergie continue que pendant la durée de l'impulsion d'horloge. L'énergie consommée en permanence (horloge à l'arrêt) est donc négligeable et due uniquement aux/courants de fuite. Un transistor QL8 est relié grille-drain de manière qu'il constitue une résistance non linéaire de charge. Le signal destiné à.QL7 et QL9 subit une amplification par contre-réaction assurée par le transistor QL6 relié (source-drain) sous forme d'un condensateur variant avec la tension et améliorant l'amplitude des signaux d'horloge. Le transistor QL6 se charge pratiquement au potentiel Vgg (inférieur à la tension de seuil) par l'intermédiaire de QL3 lorsqu'aucune impulsion d'horloge n'est présente à la source de QT17.Lorsque l'impulsion d'horloge CL-P est appliquée à QT17, la charge conservée accroît l'amplitude du signal CLD-P destiné à QL17. Un dispositif protecteur QL1 relié sous forme d'une diode montée en sens inverse crée un trajet de décharge pour la tension Vgg. Un circuit équivalent pour les circuits d'excitation d'horloge d'un ensemble (par exemple comprenant le réseau des figures 11 à 15) est représenté sur la figure 22.Pour la réduction des critères que doit satisfaire le circuit bipolaire 130, des dispositifs excitateurs CIS ou MOS 132 du groupe des circuits supplémentaires (figures 7, 8) sont utilisés. Les circuits 132 assurent une réduction de 20/1 de la capacité nécessaire au circuit bipolaire 130. La capacité de lignes communes représentée par les circuits 132 constitue le total des 64 capacités de charge (dans le cas où on suppose un groupe 8 x 8) et des capacités des traits métalliques et diffusés. Par exemple (comme représenté sur la figure 8), le dispositif de distribution à lignes communes comprend des traits d'aluminium de 12 microns de largeur ayant un espacement minimal de 12 microns entre les traits reliant les patins 84 (sortie du circuit 130) à la zone du circuit 83. La longueur des lignes est de 3 mm et il n'apparaît pas de croisement.La connexion des circuits 132 aux lignes communes 75 (figure 7) est faite par des traits 76 de 7,5 microns de largeur et 1 cm de longueur. Les traits diffusés 111 ont une longueur de 30 microns et ils passent sous le métal 75 dans le réseau où ils relient les circuits 134 d'excitation de réseau. Le retard équivalent du circuit localisé est d'environ 18 ns dans le pire des cas, si bien que les lignes communes ne perturbent pas le temps total d'accès de façon notable, en comparaison de la vitesse des circuits MOS seuls. La figure 28 représente en détail le registre à décalage (112 sur les figures 10 et 23) et les circuits d'excitation de sortie (114 sur la figure 10). Le registre de la figure 28 comprend un circuit logique dynamique sans rapport à deux phases et trois entrées d'horloge, dans un registre multiplexé à 320 bits en deux rangées, soit 160 bits de mémoire par rangée. Les deux rangées apparaissent clairement sur le dessin de la figure 28, une rangée portant des références suivies de la lettre A et l'autre série des références suivies de la lettre B. La figure 28 représente schématiquement la disposition matérielle réelle du registre, représenté sur la figure 16 par les trajets indiqués par les flèches blanches. Seuls certains transistors représentatifs du registre sont représentés et portent des références sur la figure 28.Par exemple, le transistor QS1A3 (ayant le chiffre 3 dans le symbole) se trouve à droite de QS1A2 et QS1A1 auquel il est relié. Les noeuds de mémoire comprennent des capacités parasites des traits reliant les transistors. Les noeuds représentatifs de mémoire numérotés 1A et 2A sont représentés sous forme de condensateurs virtuels, en trait interrompu. Un bit de mémoire nécessite 6 transistors dans deux étages, un étage de mémoire et un étage d'inversion comme par exemple un étage 1A comprenant des transistors QS1A1-QS1A3 et un étage d'inversion 2A comprenant les transistors QS2A1-QS2A3. Un diagramme des temps du registre de la figure 28 est représenté sur la figure 29. Des dispositifs à canal P sont utilisés dans la description du mode de réalisation préféré ; il faut noter que des circuits à canal N peuvent être utilisés et dans ce cas les polarités de la figure 29 doivent être inversées, les contraintes de rythme étant moins sévères du fait de la vitesse accrue des porteurs majoritaires des canaux N. Comme représenté sur les figures 28 et 29, l'impulsion d'horloge de - précharge CLP et l'impulsion d'horloge CL1 change d'état en même temps (c'est-à-dire passe de Vss à V en même temps). CLP charge le noeud 1A par l'intermédiaire du transistor QS320A2 (liaison grille-source sous forme d'une diode de précharge) et du transistor de transfert QS320A3. Le signal DATA' du circuit logique de commande de la figure 26 parvient aux grilles des transistors QS320A4 et QS320B4 respectivement sous la forme des signaux DATA':1 et DATA':2. Si le signal DATA':1 est un signal logique 1 (opération d'écriture) le transistor QS320A4 conduit et le noeud 1A se décharge vers la ligne commune CLP par l'intermédiaire de QS320A3 et QS320A4, après la fin de CLP, alors que CL1 maintient toujours la conduction de QS320A3. Ainsi, un 0 (aucune charge au noeud 1A) parvient à la grille de QS1A1 pendant la transition suivante d'horloge CL2. Lorsque CLP et CL2 apparaissent en même temps, le noeud 2A se charge par le transistor QS1A2 de précharge et le transistor QS1A3 de transfert.Après la fin de CLP, aucun trajet de décharge n'apparaît pour le noeud 2A (par QS1A3 et QS1A1 ) car QS1A1 ne conduit pas car il est maintenu par le signal 0 et la grille de QS1A1 (c'est-à-dire que le noeud 1A est déchargé). Ainsi, un bit de données passe dans un étage du registra à décalage, de la ligne d'entrée DATA':1 au noeud 2A, pendant une période complète de transition CL1, CL2. Pendant la transition CL2 décrite, le signal d'entrée DATA':2 est transféré au noeud 1B. Simultanément, le noeud 1A n'est pas affecté car QS320A3 ne conduit pas étant donné l'absence de CL1. Lors de la recherche d'un bloc de données à 320 bits en conséquence, un bit sur deux d'une série de 320 bits de données passent dans la série A et les autres dans la série B. Comme représenté sur la figure 28, les dispositifs d'excitation de sortie de données comprennent des transistors Q01-Q010. Ces dispositifs sont des circuits logiques dynamiques proportionnels évitant la consommation d'une quantité excessive d'énergie continue et réduisant la probabilité de court-circuit des lignes communes d'alimentation. Le signal DOUT' du circuit logique de commande de la figure 25 parvient aux transistors Q03 et Q08, sous ferme des signaux DOUT':1 et DOUT':2. Pendant une lecture, le signal DOUT' est un 0. Si on suppose qu'un bit logique 1 est conservé au noeud 320A à CL1, Q01 et Q02 conduisent à CL1 et Q03 ne conduit toujours pas sous la commande du signal DOUT'. En conséquence, le signal transmis par Q04 correspond à l'état du noeud 320A (inversé), et la sortie de Q04 est transmise à la ligne SA. Simultanérnent, le bit de données du noeud 320A parvient au noeud 1A, si bien que la donnée lue est recyclée. Comne le montre l'exemple décrit, le signal logique 1 du noeud 320A assure la conduction du transistor QS320A1, créant un trajet conditionnel de décharge vers la ligne CLP pour le noeud 1A, par l'intermédiaire de QS320A3 et QS320A1. QS320A4 ne conduit toujours pas car il est maintenu par lé signal DATA':1 (RD = DATA').Pendant la transition ultérieure de CL2, le bit de donnée au noeud 32013 est transféré de manière analogue à la ligne SP et recyclé vers le noeud 1B. Pendant uns opération d'écriture RD', les dispositifs d'excitation de sortie de données sont inhibés par le signal DOUT qui fait conduire Q03 et Q08 qui inhibent à leur tour Q04 et Q09. Une technique couramment utilisée dans la technologie des mémoires à tores est utilisée pour la détection des données de sortie dans le mode de réalisation décrit. La ligne commune de sortie de données comprend deux lignes équilibrées SC et SB et about à une résistance d'environ 500 ohms et à la masse, et un amplificateur différentiel destiné à détecter un courant (non représenté) détecte les données. Le bruit aléatoire relié en général aux deux lignes est ainsi réduit par un rejet du bruit en mode commun.Dans une variante, les données A et B peuvent être multiplexées par un transistor unique de sortie et transmis à une seule des lignes communes, l'autre constituant un conducteur de retour d'une paire d'une ligne de transmission. Pendant une opération d'écriture, comme décrit précé- demment, de nouvelles données sont introduites aux noeuds 1A et 1B par les transistors QS320A4 et QS320B4. Les données décalées dans le registre, c'est-à-dire les anciennes données conservées, sont rejetées par application du signal DUMP du circuit logique de commande de la figure 25 aux portes des transistors QS319A4 et QS319B4. Le signal DUMP valide les transistors QS319A4 et QS319B4, créant des trajets de décharge vers la ligne CLP pour les noeuds 320A et 320B respectivement après la fin de l'impulsion CLP.Les anciennes données passant dans le registre sont ainsi chassées par circulation d'un signal logique 0 dans les noeuds des étages dans lesquels de nouvelles données pénètrent. La figure 29 représente des exemples de signaux représentatifs de données introduites et extraites, en fonction des signaux d'horloge CL1, CL2 et CLP. Des tensions nominales de travail du mode de réalisation décrit figurent dans le tableau I qui suit. Les relations temporelles sont représentées et les valeurs figurent dans le tableau II. Les temps les plus importants sont le temps de précharge tp et le temps de décharge conditionnel dc qui influent tous deux sur les tensions finales des noeuds de mémoire .Le temps ts de séparation doit être suffisant pour qu'il permette la stabilisation des circuits d'excita.tion d'horloge et rende certaine la non exposition des noeuds de mémoire du registre à une tension de charge avant que les transistors de transfert QSXX3 aient, totalement cessé de conduire par suppression de l'impulsion précédente d'horloge. Un signal 1 de données doit être valide, c'est-à-dire au potentiel V2, pendant une période t1 avant la fin de l'im- pulsion CLP de manière que le temps soit suffisant pour la charge des noeuds de mémoire. Le signal de données 1 peut être interrompu lorsque le signal associé d'horloge CL1 ou CL2 (CL1 dans le cas considéré) soit terminé comme indiqué par la transition en trait interrompu noté à Vss. Une transition vers les valeurs positives, vers un signal 0 doit apparaître avant la fin de CLP, pendant un temps t2 assurant un temps accru pour la stabilisation du circuit d'entrée.Le signal 0 de données peut se terminer avec le signal correspondant d'horloge en phase CL2 comme représenté par la transition en trait interrompu au potentiel V2.Toutes les lignes d'entrée de signaux de commande et d'adresse sont stabilisées environ 500 ns avant que CLP et CL1 soient d'abord appliqués à un réseau, et sont maintenues à une valeur stable jusqu'au bord postérieur de l'impulsion finale d'horloge CL2. Tous les signaux d'entrée (sauf les impulsions d'horloge) oscillent entre Vss et V2. Les signaux de sortie de données variant entre V3 et la masse sont représentés après un retard de 320 bits, lors de la liaison du circuit par une résistance de 500 ohms à la masse. Le retard t3 est une fonction des circuits inverseurs de sortie et du courant disponible pour la charge des lignes communes SA, SB. Il est évident pour les spécialistes que le procédé décrit de réalisation et de montage d'une mémoire de masse à semi-conducteur peut être modifié de nombreuses manières, et suivant de nombreux autres modes de réalisation que ceux qu'on préfère et qu'on a décrit précédemment. Par exemple, le registre à décalage peut être réalisé à partir d'un dispositif dynamique à transfert de charges,réduisant notablement la dimension des réseaux et accroissant la vitesse des circuits. Les dispositifs préférés utilisés pour la commande de déconnexion et la programmation d'adresse sont des ééléments qui peuvent être programmés à nouveau électriquement. D'autres formes d'éléments programmables tels que des dispositifs fusibles de liaison conviennent aussi.Enfin, d'autres types d'éléments qui peuvent être programmés à nouveau électriquement, par exemple des dispositifs métal-alumine-semi-conducteur MAOS et MNOS peuvent être aussi utilisés. Il est bien entendu que l'invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir du cadre de l'invention, qui est défini dans les revendications annexées. REVENDICATIONS 1. Procédé de fabrication et de montage de mémoire à circuit intégré du type qui comprend plusieurs réseaux, chaque réseau conservant un bloc de données et comprenant un dispositif de reconnaissance d'adresse, ledit procédé étant caractérisé en ce qu'il comprnnd une première phase de forma.tion,par avance et répétition, d'un jeu de caches à partir d'un jeu correspondant de caches principaux d'un réseau, le jeu de caches principaux comprenant une image de partie omnibus, la première phase comprenant l'alignement et la mise en butée répétée de l'image de la partie de ligne omnibus de manière que l'ensemble forme une image de ligne omnibus d'entrée-sor-tie, une seconde phase de formation d'un groupe de réseaux sur une plaquette à l'aide d'un jeu de caches formés au cours de la première phase,une troisième phase d'application de signaux de travail à l'un des réseaux, une quatrième phase de vérification du fonctionnement d'un réseau, une cinquième phase de conservation d'une adresse dans le dispositif de reconnaissance d'adresse du réseau dont le fonctionnement a été vérifié, et une sixième phase de validation de ce réseau avec la ligne commune d'entrée-sortie. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend de plus la répétition des troisième, quatrième, cinquième et sixième phases pour les réseaux successifs jusqu'à ce que le nombre voulu de réseaux qui fonctionnent ait été validé sur la ligne d'entrée-sortie. 3. Procédé selon la revendication 2, caractérisé en ce qu'il comprend de plus une huitième phase de répétition de la seconde à la septième phase pour d'autres plaquettes semi-conductrices, et une neuvième phase de connexion des lignes communes d'entrée-sortie d'au moins deux des plaquettes, de manière que celles-ci forment un ensemble. 4. Procédé de fabrication et de montage d'une mémoire à circuits intégrés du type qui comprend plusieurs circuits de base et conservant chacun un bloc de données et comprenant un dispositif de reconnaissance d'adresse, ledit procédé étant caractérisé en ce qu'il comprend une première phase de formation par avance et répétition, d'un jeu de caches à partir d'un jeu correspondant de caches principaux d'un circuit de base, le jeu de caches principaux comprenant une image d'une partie de ligne omnibus, la première phase comprenant l'alignement répété et la mise en butée des images de partie de ligne omnibus de manière qu'elles forment une image de ligne omnibus d'entrée-sortie, une seconde phase de formation sur une plaquette de matière semi-conductrice, d'un groupe de réseaux comprenant une ligne commune d'entrée-sortie, à l'aide du jeu de caches formé au cours de la première phase, une troisième phase d'application de signaux de commande à l'un des circuits de base par la ligne commune d'entrée-sortie, une quatrième phase de vérification du circuit de base de manière que son fonctionnement soit vérifié, une cinquième phase de conservation d'une adresse dans le dispositif de reconnaissance d'adresse du circuit éprouvé qui fonctionne, et une sixième phase d'application d'une tension de validation au circuit éprouvé de manière que celui-ci soit relié à la ligne commune d'entrée-sortie. 5. Procédé de fabrication et de montage d'une mémoire à circuits intégrés adressable par blocs, ayant n lignes d'adresse et comprenant plusieurs circuits de base, chacun de ceux-ci conservant un bloc de données et comprenant un dispo-sitif d'identification d'adresse, ledit procédé étant caractérisé en ce qu'il comprend une première phase de formation par avance et répétition, d'un jeu de caches ayant la dimension d'une plaquette, à partir d'un jeu correspondant de caches principaux d'un circuit de base, le jeu de caches principaux comprenant une image d'une partie de ligne omnibus, de manière que cette première phase comprenne l'alignement et la mise en butée répétée de l'image de ligne omnibus de manière qu'elle forme une image de ligne commune d'entrée-sortie ayant la dimension d'une plaquette, une seconde phase de formation sur une plaquette de matière semi-conductrice d'un groupe de circuits identiques de base à l'aide du jeu de caches ayant la dimension d'une plaquette et formés au cours de la première phase, une troisième phase de validation temporaire de l'un des circuits de base vis-à-vis de la ligne d'entrée-sortie formée dans la seconde phase, et solidaire du groupe de circuits identiques de base, une quatrième phase de vérification du fonctionnement du circuit temporairement validé, une cinquième phase d'inhibition du circuit temporairement validé par rapport à la ligne d'entrée-sortie si le circuit de base est défectueux comme indiqué par la quatrième phase, et passage à la huitième phase, ou, si le circuit n'est pas défectueux, passage à -la sixième phase de conservation d'une adresse unique dans un dispositif à mémoire du circuit temporairement validé si celui-ci est déterminé comme ayant un fonctionnement convenable au cours de la quatrième phase, une septième phase de validation du circuit qui est en ordre de fonctionnement vis-à-vis de la ligne d'entrée-sortie, et une huitième phase de répétition des phases de la troisième à la cinquième pour les circuits successifs de base, jusqu'à ce que le nombre des circuits validés en état de fonctionnement, ayant des adresses uniques conservées, soit égal à la n puissance de 2. 6. Procédé de fabrication et de montage d'une mémoire à circuits intégrés adressable par blocs, comportant n adresses de lignes et plusieurs circuits de base qui conservent chacun un bloc de données et comprennent chacun un dispositif d'identification d'adresse, ledit procédé étant caractérisé en ce qu'il comprend une première phase de formation par avance et répétition d'un jeu de caches ayant la dimension d'une plaquette à partir d'un jeu correspondant de caches principaux d'un circuit de base, le jeu de caches principaux comprenant une image d'une partie de ligne omnibus, cette première phase comprenant l'alignement et la mise en butée répétée des images de partie de ligne omnibus sous la forme d'une image de ligne omnibus entrée-sortie ayant la dimension d'une plaquette, une seconde phase de formation sur une plaquette de matière semi-conductrice d'un groupe de circuits analogues de base à l'aide d'un jeu de caches de dimen- sion d'une plaquette, formés au cours de la première phase, une troisième phase de validation temporaire de l'un des circuits de base vis--à-vis de la ligne d'entrée-sortie forcée au cours de la phase précédente, cette ligne étant partie intégrante du groupe de circuits de base, une quatrième phase de vérification du fonctionnement du circuit temporairement validé, une cinquième phase d'inhibition du circuit temporairement validé vis-à-vis de la ligne d'entrée-sortie lorsque ce circuit est défectueux comme détermine au cours de la quatrième phase, avec passage direct à la huitième phase, ou, si le circuit est convenable, passage à la. sixième phase de conservation d'une adresse binaire unique dans le dispositif d'identification d'adresse du circuit temporairement validé, lorsque ce circuit de base est en état de marche comme indiqué par la quatrième phase, une septième phase de validation du circuit en état de marche ayant une adresse unique conservée, vis-à-vis de la ligne d'entrée-sortie, la répétition des phases de la troisième à la cinquième pour les circuits successifs de base jusqu'à ce que pratiquement la totalité des circuits de base- de la plaquette soit reliée à la ligne conmune d'entrée-sortie, une neuvième phase de répétition des phases de la seconde à la. huitième pour les autres plaquettes jusqu'à ce que le nombre de circuits en état de marche ayant des adresses uniques soit égal au moins a la nième puissance de 2, et une dixième phase de connexion des lignes d'adresse des plaquettes de manière qu'elles forment un ensemble ayant un nombre total de circuits de base adressables et en état de marche égal à la nième puissance de 2. 7. Procédé de fabrication et de montage d'une mémoire à circuits intégrésadressable par blocs, du type qui comprend plusieurs circuits identiques de base et plusieurs lignes d'adresse, chacun des circuits de base conservant un bloc de données et comprenant un dispositif d'identification d'adresse binaire, ledit procédé étant caractérisé en ce qu'il comprend une première phase de formation par avance et répétition, d'un jeu de caches ayant la dimension d'une plaquette à partir d'un jeu correspondant de caches principaux d'un circuit de base, le jeu de caches principaux comprenant une image d'une partie de ligne commune, de manière que cette première phase comprenne l'alignement et la mise en butée répétée des images de partie de ligne commune qui forment alors une image de ligne commune d'entrée-sortie ayant la dimension d'une plaquette, une seconde phase de formation sur une plaquette de matière semi-conductrice d'un groupe de circuits analogues de base à l'aide du jeu de caches ayant la dimension d'une plaquette, formés au cours de la première phase, une troisième phase de validation temporaire de l'un des circuits de base vis-à-vis de la ligne conmune d'entrée-sortie, formée au cours de la. phase précédente, et faisant partie intégrante d'un groupe de circuits de base, une quatrième phase de vérification du fonctionnement du circuit de base temporairement validé, une cinquième phase d'inhibition du circuit temporairenent validé vis-à-vis de la ligne d'entrée-sortie lorsque le circuit de base est défectueux, comme indiqué par la quatrième phase, avec passage direct à la huitième phase, ou, lorsque le circuit n'est pas défectueux, passage à la sixième phase de conservation d'une adresse unique dans le dispositif d'identification d'adresse du circuit temporairement validé, lorsque celui-ci est en ordre de marche comme indiqué au cours de la quatrième phase, une septième phase de validation du circuit de base vis-à-vis de la ligne d'entrée-sortie, une huitième phase de répétition des phases de la troisième à la cinquième pour les circuits successifs de base jusqu'à ce que tous les circuits défectueux de la, plaquette aient été inhibés et jusqu'à ce que pratiquement tous les circuits en état de fonctionnement soient validés vis-à-vis de la ligne d'entrée-sortie sur la plaquette, les circuits en état de fonctionnement et validés ayant des adresses uniques conservées et allant de 0 au nombre de circui.ts validés en état de fonctionnement, une neuvième phase de répétition des phases de la seconde à la huitième pour d'autres plaquettes, une dixième phase de sélection de deux plaquettes ayant un nombre total de circuits en état de marche et validés égal à au moins une puissance entière de 2, et une onzième phase de connexion des lignes d'adresse des plaquettes choisies, chacune des lignes d'adresse de l'une des plaquettes choisies étant reliée par l'intermédiaire de circuits d'inversion à des lignes correspondantes d'adresse de l'autre plaquette. 8. Mémoire à circuits intégrés, connectée à une source extérieure par plusieurs fils de signaux d'adresse et un fil de signaux de données, la mémoire étant destinée à recevoir des signaux d'adresse de la source extérieure et à transférer des signaux de données vers la source ou à en recevoir de celle-ci, caractérisée en ce qu'elle comprend un corps de matière semi-conductrice, plusieurs circuits de base formés sur le corps de matière semi-conductrice qui forme un substrat commun, et un dispositif de connexion des fils de signaux à l'un au moins des circuits de base, chacun de ceuxci comprenant une partie de ligne commune comprenant plusieurs lignes de signaux d'adresse et une ligne de signaux de données, la partie de ligne commune étant en butée contre une partie adjacente analogue de ligne commune et formant avec elle une connexion de ligne commune de signaux pour les circuits de base, un premier dispositif de conservation des signaux de données, un second dispositif de conservation d'une adresse unique prédéterminée, un dispositif commandé par une comparaison entre les signaux d'adresse et l'adresse unique prédéterminée, et destiné à créer un signal de validation, un second dispositif destiné à relier les lignes des signaux d'adresse au dispositif destiné à créer un signal de validation et la ligne de signaux de données au premier dispositif de conservation, un dispositif commandé par le signal de validation et destiné à commander le transfert des signaux de données entre la ligne de signaux de données et le premier dispositif de conservation, et un dispositif destiné à inhiber le second dispositif de connexion de manière que le premier circuit de base soit déconnecté de la ligne commune de signaux . 9. Mémoire selon la revendication 8, caractérisée en ce que le premier dispositif de conservation comprend une mémoire semi-permanente morte programmable par une tension. 10. Mémoire selon la revendication 8, caractérisée en ce que le dispositif d'inhibition comprend un transistor semi-permanent programmable par une tension.