FR 2254089 A1 19750704 FR 7440320 A 19741209 La présente invention concerne une mémoire à semi conducteur comprenant deux réseaux de cellules de mémoire interconnectées en rangées et colonnes, chaque cellule de mémoire ayant au moins deux bornes. Dans les ordinateurs et équipements apparentés, on a besoin de mémoires pouvant stocker temporairement un nombre #relativement grand d'informations, ces informations pouvant ensuite être retrouvées dans une période de temps utile. Ces mémoires doivent être capables de travailler à des vitesses relativement grandes et avoir une dissipation d'énergie rela tivement faible. Pour satisfaire économiquement à ces exigen ces, il est nécessaire que la cellule fondamentale de la mé moire ait une structure suffisamment simple qui consomme une puissance relativement minime, afin qu'un nombre relativement grand de cellules puissent être fabriquées et interconnectées sur un seul micro-circuit intégré monolithique.De plus, le circuit de commande utilisé doit consommer aussi peu de puis sance que possible et il ne doit pas nécessiter des impulsions de tension d'entrée devant être chronométrées de façon criti que. Un circuit intégré connu utilise une cellule de mémoi re dynamique à trois transistors, qui sert de cellule de base pour une mémoire à accès sélectif à 1024 bits, fabriqué sur un seul microcircuit intégré monolithique. Ce circuit a typi quement un temps d'accès de 150 à 300 nanosecondes, un cycle de 250 à 580 nanosecondes et une dissipation d'énergie pendant le cycle actif de 300 à 500 milliwatts. Bien que ce circuit présente de nombreux avantages, un de ses inconvénients majeurs est qutil requiert des signaux d'entrée complexes multiples qui doivent être synchronisés de façon critique.Une version améliorée de cette mémoire simplifie les exigences de synchro nisatior imposées aux signaux d'entrée, mais la consommation d'énergie du circuit de commande est toujours relativement élevée et les exigences en ce qui concerne la synchronisation sont toujours relativement strictes. Il est donc souhaitable de disposer d'une mémoire uti lisant des cellules de mémoire dynamiques mais dans laquelle la dissipation d'énergie du circuit de commande associé est notablement réduite tandis que les exigences de synchronisation #%$ont notablement assouplies. Ces problèmes se trouvent résolus par la mémoire selon l'invention qui comprend deux réseaux de cellules de mémoire, plusieurs lignes de mots, plusieurs lignes de bits, un circuit d'adresse horizontal connecté aux lignes de mots afin de sélectionner une de ces lignes, un circuit d'adresse vertical pour sélectionner une des lignes de sélection de données, et un circuit de commande pour connecter les lignes de sélection de données aux lignes de bits, et en outre un premier circuit connecté aux lignes de mots pour détecter la sélection d'une ligne de mot, et un second circuit connecté au premier pour engendrer un signal de commande synchronisé avec la sélection d'une ligne de mot, ce second circuit étant connecté au circuit de commande pour lire, écrire ou réécrire de manière synchronisée des informations dans une cellule de mémoire sélectionnée quelconque du premier ou du second réseau. Dans un exemple de forme de réalisation-, une mémoire dynamique de 1024 bits comprend des cellules de mémoire dynamiques et un circuit de commande dynamique à faible consommation d'énergie. Dans la forme de réalisation préférée de l'invention, la mémoire comprend deux réseaux de cellules comportant chacune 16 rangées et 32 colonnes. Chaque cellule comprend 3 transistors-à effet de champ à électrode de commande isolée et présente 4 bornes.L'électrode drain du premier transistor est connectée à l'électrode de commande du deuxième transistor, l'électrode source du premier transistor sert de ligne d'entrée, l'électrode de commande du premier transistor est une borne de commande pour valider le premier transistor en sorte que l'information présente sur l'électrode source de ce premier transistor puisse être transférée sur la capacité associée à l'é- lectrode drain de ce premier transistor et à l'électrode de commande du deuxième transistor. Cette capacité est chargée à un de deux niveaux de potentiel qui représente respectivement un bit "1" stocké et un bit "0" stocké.L'électrode drain du deuxième transistor est connectée à l'électrode source du troisième transistor, l'électrode -de commande de ce troisième transistor servant de borne de commande pour permettre ou empêcher le courant de traverser les deuxième et troisième transistors. L'électrode drain du troisième transistor sert de borne de sortie. Si un bit "1" se trouve stocké dans une cellule et si le troisième transistor est validé, les deuxième et troisième transistors sont conducteurs. Si un bit "0" se trouve- stocké dans la cellule, aucun transistor n'est conducteur. Un circuit d'adresse horizontal dynamique comprenant 32 rangées de 4 transistors à effet de champ à électrode de commande isolée chacune est utilisé pour sélectionner une des 16 rangées de l'un quelconque des deux réseaux de cellules de mémoire. Un circuit d'adresse vertical dynamique comprenant 32 colonnes de cinq transistors à effet de champ à électrode de commande isolée chacune est utilisé pour sélectionner une des 32 colonnes. Un signal d'entrée sert à déclencher des circuits générateurs CWA et CWB. Les sorties de ces deux circuits générateurs sont connectées de maniere appropriée au circuit d'adresse horizontal. Les sorties ont pour effet de décharger une seule ligne de lecture de mot d'une rangée de cellules des réseaux A et B du niveau IIO't initial à un niveau#"111. La décharge de la ligne de lecture de mot sélectionnée-permet l'extraction de l'information stockée dans les cellules de mémoire connectées à la ligne de lecture de mot sélectionnée et l'application de cette information à une ligne de lecture #de bit. Un circuit connecté aux lignes de lecture de mots détecte les variations de potentiel d'une ligne de lecture de mot et crée un signal de sortie qui se trouve appliqué à des circuits générateurs CSA et CSB. Ces circuits, qui sont déclenchés par le signal reçu, sont connectés de manière appropriée aux lignes d'écriture de mots. Le signal reçu par ces circuits CSA et CSB a pour effet de décharger d'un niveau "0" à un niveau "1" la seule ligne d'écriture de mot connectée aux cellules de mémoire de la ligne de lecture de mot sélectionnée. Toutes les lignes de lecture de bits sont connectées à un circuit îecture/écriture/réè'criture qui est également actionné partiellement par les signaux d'entrée des circuits CSA et CSB. L'information extraite de la mémoire et appliquée à une ligne de lecture de bit sert de signal d'entrée du circuit îecture/écriture/réécriture. Un signal de sortie de ce dernier circuit, qui représente l'information qui a juste été extraite de la cellule de mémoire, est appliqué à une ligne d'écriture de bit qui se trouve connectée à l'entrée de la cellule. Comme le premier transistor de la cellule est validé, l'information apparaissant à la borne d'entrée est écrite dans la cellule. L'information stockée dans la cellule s'est donc trouvée réécrite ou rafraichie. Les signaux de sortie des circuits générateurs ClZA et Cl, outre qu'ils se trouvent appliqués au circuit d'adresse horizontal, sont dirigés vers un circuit générateur CSC. Le signal de sortie de ce dernier circuit sert à actionner partiellement le circuit lecture/écriture/réécriture, afin de permettre l'extraction de l'information d'une cellule de mémoire sélectionnée, Des circuits connectés aux lignes d'écriture de mots détectent des variations de potentiel d'une ligne d'écriture de mot et produisent un signal de sortie qui se trouve appliqué à un circuit générateur CD et à un circuit générateur EOC et Z. Les signaux de sortie des circuits générateurs CD et EOC sont appliqués, entre autres, au circuit lecture/écriture/réécriture.Ces signaux servent de signaux de commande lorsqu'une nouvelle information est écrite dans la mémoire et ils servent à rétablir certains circuits de commande à l'état initial afin d'établir des conditions initiales. Avec la mémoire, peut être utilisé un circuit inverseur d'adresse dont une forme de réalisation va être décrite également. Ce circuit, qui ne comprend que des transistors à effet de champ à électrode de commande isolée, nécessite une énergie relativement faible pour fonctionner et il sert d'isolateur entre les circuits de commande d'information d'entrée et la capacité d'entrée relativement grande des circuits d'adresse de la mémoire. Lorsque celle-ci n'est pas en fonction, le circuit inverseur d'adresse isole les circuits de commande d'information des circuits d'adresse, allégeant ainsi la charge capacitive de ces circuits. On décrira également deux formes de réalisation des circuits inverseurs des signaux d'horloge qui peuvent être utilisés avec la mémoire selon l'invention. Ces circuits, qui comprennent tous deux des transistors à effet de champ à électrode de commande isolée et une résistance, fonctionnent avec une consommation d'énergie relativement faible. De plus, un signal de donnée extérieur appliqué à la mémoire pour écrire une nouvelle information peut n'avoir pas toujours la même gamme de niveanxexistant sur le micro-circuit intégré qui contient la mémoire. Une telle désadaptation de niveau peut provoquer l'inscription d'information étrangère dans la mémoire. Pour produire un signal de sortie qui a des niveaux compatibles avec les niveaux des signaux existant dans la mémoire, on peut-utiliser un circuit tampon d'entrée dont on décrira un exemple de forme de réalisation constitué essentiellement de plusieurs transistors à effet de champ. Ce circuit tampon d'entrée comprend six transistors à effet de champ à électrode de commande isolée. Les électrodes source des premier, deuxième et troisième transistors sont connectées à une source de tension positive. Les électrodes drain des quatrième et sixième transistors sont connectées à un potentiel de masse. L'électrode de commande du premier transistor est connectée à l'électrode drain du troisième transistor et à la source du quatrième transistor. Le drain du deuxième transistor est connecté aux électrodes de commande des troisième et sixième transistors et au drain du cinquième transistor. Les électrodes de commande des deuxième, quatrième et cinquième transistors servent de bornes d'entrée pour les divers signaux de commande et de données. Le drain du premier transistor sert de borne de sortie. La source du cinquième transistor sert de borne d'entrée pour les données.A un instant sélectionné, le cinquième transistor est validé et la donnée d'entrée apparaissant sur l'électrode source du cinquième transistor se trouve transférée sur l'électrode de commande du sixième transistor. Si la donnée est O, le sixième transistor se trouve bloqué. Comme on le verra plus loin, le premier transistor est validé à ce moment et la borne de sortie prend alors un niveau +Vss, qui est appelé signal de sortie 0. Le signal d'entrée "O" doit idéalement être également au niveau +Vss; toutefois, comme il peut être produit par une source dont le potentiel s'écarte de +Vss, il est possible que le niveau d'entrée "O"puese différer de +Vss par plusieurs volts en plus ou en moins . Ce circuit tampon est de préféreonce fabriqué sur le même micro-circuit intégré que la mémoire. En conséquence, la source +Vss utilisée pour le circuit tampon est également utilisée par la mémoire. Les niveaux "01' produits par le circuit tampon et-par la mémoire sont par conséquent théoriquement identiques. Lorsque le cinquième transistor est validé, si un signal d'entrée "1" se trouve appliqué à l'électrode source du cinquième transistor, l'électrode de commande du sixième transistor prend une valeur égale essentiellement à une tension de seuil au-dessus du niveau du potentiel de l'électrode de commande du cinquième transistor. Le troisième transistor se trouve alors validé, faisant prendre à l'électrode de commande du premier transistor un potentiel +Vss. Le premier transistor se trouve alors bloqué et la borne de sortie peut se décharger du niveau 11011 (+Vss) à un niveau de +?Vt au-dessus du potentiel de l'électrode de commande du cinquième transistor.Si le niveau du signal d'entrée "1" est légèrement plus positif que le potentiel de terre, mais moins positif que la tension de seuil du cinquième transistor, l'électrode de commande du sixième transistor prend toujours la valeur d'une tension de seuil au-dessus du potentiel de l'électrode de commande du sixième transistor. Comme le potentiel de l'électrode de commande du sixième transistor est déterminé par les conditions exercées sur le micro-circuit intégré contenant la mémoire, il est clair que le niveau de sortie "1" résultant est théoriquement identique au niveau "1" existant dans la mémoire elle-même plus ou. moins indépendamment du niveau du signal d'entrée "1". L'invention va être décrite ci-après en se référant aux dessins joints sur lesquels les figures 1t et 1B sont un schéma d'une forme de réalisation de la mémoire selon l'invention la figure 2 illustre une cellule de mémoire pouvant être utilisée dans la mémoire de la figure I -; ; les figures 3A et 3B illustrent une forme de réalisation du circuit d'adresse horizontal la figure 4 illustre une forme de réalisation du circuit d'adresse vertical les figures SA et 5B illustrent une forme de réalisation du circuit lecture/écriturefréécriture ~ la figure 6 illustre une forme de réalisation d'un circuit inverseur d'adresse la figure 7 illustre une forme de réalisation d'un circuit inverseur de signaux d'horloge la figure 8 illustre une forme de réalisation d'un circuit générateur CSA/CSB ~ la figure 9 illustre une forme de réalisation d'un circuit générateur CSC la figure 10 illustre ;;une forme de réalisation d'un circuit générateur CP la figure Il illustre une forme de réalisation d'un circuit générateur EOC et Z la figure 12 illustre une forme de réalisation d'un circuit générateur CD la figure 13 illustre une forme de réalisation d'un circuit générateur'C#A/C#IB la figure 14 illustre une autre-forme de réalisation d'un circuit inverseur de signaux d'horloge les figures 15A et 15sont des diagrammes montrant des formes d'ondes d'entrée' typiques et les formes d'ondes résultantes pour un cycle de lecture et pour un cycle lecture/écriture la figure 16 illustre une forme de réalisation d'un plan mémoire utilisant plusieurs systèmes du type illustré par la figure 1 les figures 17A et 17sont un schéma d'une autre forme de réalisation' de la mémoire selon l'invention la-figure 18 illustre une forme de réalisation d'un circuit tampon d'entrée. pouvant être utilisé avec le circuit lecture/écriture/réécriture de la figure 5 la figure 19 est un diagramme montrant des formes d'ondes d'entrée appliquées au circuit de la figure 18 et la forme d'ondes de sortie résultante f la figure 20 montre les éléments de base d'un circuit générateur de tension dans un exemple de forme de réalisation de l'invention la figure 21 montre des formes d'ondes d'entrée typiques et la forme d'onde de sortie résultante du circuit de la figure 20 la figure 22 illustre une autre forme de réalisation d'un circuit générateur -{A/CXB la figure 23 montre des formes d'ondes d'entrée typiques et la forme d'onde de sortie résultante du circuit de la figure 22 la-figure 24 illustre une autre forme de réalisation d'un circuit générateur CSC la figure 25 montre des formes d'ondes d'entrée typiques et la forme d'onde de sortie résultante du circuit de la figure 24. Comme montré aux figures 1A et 1B, la mémoire 10 comprend un circuit d'adresse horizontal 12, un circuit d'adresse vertical 14, un réseau A de cellules de mémoire 16, un réseau B de cellules de mémoire 16, et un circuit lecture/écriture/réé- criture 18. Les cellules de mémoire 16 des réseaux A et B sont disposées en rangées et colonnes. il y a deux rangées et deux colonnes connectées à chaque cellule de mémoire. Les premières rangées connectées aux cellules de mémoire du réseau A sont appelées lignes de lecture de mots ltE1A-16A. Les secondes rangées sont appelées lignes d'écriture de mots ##1A-16A. Les premières colonnes, notées E#1-32, sont connectées aux cellules de mémoire des réseaux A-et B. Les secondes colonnes connectées à chaque cellule de mémoire du réseau A sont appelées lignes de lecture de bits ERlA-32A. D'une manière similaire, les rangées et colonnes du réseau B sont notées WR1B-163 pour les lignes de lecture de mots, WW1B-16B pour les lignes d'écriture de mots et BR1B-32B pour les' lignes de lecture de bits. Les lignes d'écriture de bits BW1-32 et les lignes de lecture de bits BR1A-32A et BR1B-32B sont connectées au circuit de lecture/écriture/réécriture 18.Les lignes de lecture de mots #1A-16A, les lignes d'écriture de mots WWlA-16A, les lignes de lecture de mots lE1B-16B et les lignes d'écriture de mots lN11B-16B sont connectées au circuit d'adresse horizontal 12. Le-circuit d'adresse vertical 14 est connecté au cir cuit de lecture/écriture/réécriture 18 par l'intermédiaire de lignes de sélection de chiffres DSL1-32. Chacune des lignes #FlA-16A, iR1A-16A, WW1B-16B, WR1B-16B, BW1-32, BR1A-32 , BR1B-32B et DSL1-16 a une capacité parasite séparée.La capacité d'une ligne telle que "#!R1A est notée Cp VE1A, et ainsi de suite. Les bornes d'entrée AO, A1, A2 et A4 et C sont connectées au circuit d'adresse horizontal 12. Tous les transistors utilisés-dans le circuit qui va être décrit sont des transistors à effet de champ à électrode de commande isolée. Les lignes lE1A-16A sont connectées aux électrodes de commande des transistors TWRîA-16A, respectivement. Les lignes WW1A-16A sont connectées aux électrodes de commande des transistors TWWlA-16A, respectivement. Les lignes WR1B-16B sont connectées aux: électrodes de commande des transistors TWR1B-16B, respectivement, et les lignes WWîE-16E sont connectées aux électrodes de commande des transistors TWWlE-163, respectivement. Les électrodes source des transistors T#1WlA-16A, T#1R1A-16A, TWW1B-76B et TWR1B-16B sont toutes connectées au potentiel d'alimentation positif Vss.Les électrodes drain des transistors T}Rf1A-16A et TW [ 1B-16B sont connectées à une ligne commune LY. L'électrode source d'un transistor TLY et une borne Y sont également connectées à la ligne LY. Un signal C est appliqué à l'électrode de commande du transistor TLY. L'électrode drain de celui-ci est connectée au potentiel de masse. Les électrodes drain des transistors TWRîA-16A et TWR1B-16B sont connectées à une ligne commune LX. L'électrode source-d'un transistor TLX est connectée à une ligne LX. L'électrode drain du transistor TLX est connectée au potentiel de masse#. Un signal CP est appliqué à l'électrode de commande du -transistor TLX. La borne DO du circuit iecture/écriture/réécriture 18 sert de borne de sortie. Les bornes CP, DI, CSC, CD et R/W reçoivent respectivement les signaux CP, DI, CSC, CD et R/W. La figure 2 illustre la forme de réalisation préférée de la cellule de mémoire 16. Cette cellule peut être utilisée dans la mémoire de la figure 1. La cellule de mémoire comprend trois transistors à effet de champ TA, TE et TC. L'électrode drain du transistor TC est connectée à l'électrode de commande du transistor TE et l'électrode drain du transistor TB est connectée à l'électrode source du transistor TA. Les électrodes drain et source d'un transistor à effet de champ s'inversent lorsque le sens du courant traversant le transistor stin- verse. L'électrode source du transistor TC est connectée à une ligne BW, l'électrode de commande du transistor TC est connectée à une ligne WW, l'électrode source du transistor TA est connectée à une ligne BR et l'électrode de commande du transistor TA est connectée à une ligne BE. Dans la forme de réalisation préférée, l'électrode source du transistor TE est connectée au substrat d'un circuit intégré qui est connecté à un potentiel Vss. Le schéma de base et le mode de fonctionnement de la cellule de mémoire de la figure 2 sont bien connus. Fondamentalement, le fonctionnement de cette cellule est le suivant Un signal d'entrée "1" ou "0" est appliqué à l'électrode source du transistor TC tandis que l'électrode de commande de ce transistor est polarisée en sorte de rendre ce transistor conducteur.Lorsque l'électrode de commande d'un transistor à effet de champ est polarisée en sorte de permettre la conduction du transistor, celui-ci est dit validé ou conducteur. La capacité parasite associée à l'électrode de commande du transistor TE et l'électrode drain du transistor TC se charge à un niveau "1" si un signal "1" est appliqué à l'entrée. Inversement, si test un signal "O" qui se trouve appliqué, la capacité se charge ou se décharge à un niveau "0". Pendant le laps dé temps où l'information est inscrite dans la cellule 16, le transistor TA ne peut être conducteur, car le potentiel appliqué à son électrode de commande empêche un canal de se former entre le drain et la source.Lorsque le potentiel appliqué à l'électrode de commande d'un transistor à effet de champ à électrode de commande isolée inhibe la conduction de ce transistor, celui-ci est dit bloqué. Après que l'information ait été inscrite dans la cellule, le potentiel de l'électrode de commande du transistor TC est réglé en sorte de bloquer le transistor TC et de retenir ainsi toute la charge accumulée sur l'électrode de commande du transistor TE. Cette charge représente l'information stockée. L'information stockée est lue en appliquant à l'électrode de commande du transistor TA un potentiel suffisant pour valider ce transistor. Si une information "1" se trouve stockée, le transistor TE est validé et il s'établit une conduction à travers les transistors TE et TC. Si une information ttOtt se trouve stockée, il nty a aucune conduction à travers les transistors TE et TC, puisque le transistor TE est bloqué. Typiquement, une information "O" est un potentiel de +16 volts et une information "1" correspond à un potentiel compris entre deux fois la tension de seuil et O volt. Une forme de réalisation préférée du circuit d'adresse horizontal 12 est représentée aux figures 3A et 3B. Les bornes d'entrée de ce circuit sont AO, AI, A2, A3, A4 et C. La borne d'entrée Ao est connectée à la ligne 0 et à l'inverseur ag. La sortie de l'inverseur ag, c'est-à-dire la borne Ag, est connectée à la ligne 0. La borne d'entrée A1 est connectée à la ligne 1 et à l'inverseur a1. La sortie de l'in- verseur a1, c'est-à-dire la borne Ai, est connectée à la ligne 1. La borne d'entrée A2 est connectée à la ligne 2 et à l'inverseur a2 dont la sortie, c'est-à-dire la borne 2, est connectée à la ligne 2. La borne d'entrée A3 est connectée à l'inverseur a3 dont la sortie, c'est-à-dire la borne A3, est connectée à la ligne 3. La ligne BE1A est connectée à l'électrode source du transistor T7A7 dont l'électrode drain est connectée à la sortie du circuit générateur CWA 20. L'électrode de commande du transistor T7A7 est connectée à la ligne de sélection d'accès ALLA. L'électrode drain du transistor T1A7 est également connectée aux électrodes source et drain du transistor T1A6. L'électrode de commande de celui-ci ainsi que l'électrode de commande du transistor T1A8 sont connectées à la ligne de sé lection d'accès ASL1A. Le transistor T1A6 joue le rôle d'un condensateur qui couple la sortie du circuit générateur 20 à la li#gne ASL1A. La ligne WW1A est connectée à l'électrode source du transistor TîA8 dont l'électrode drain est connectée à la sortie CSA du circuit générateur CSA 22 par l'intermédiaire de la résistance RW#I1A. Les lignes 0, , 1, #, -2, 2, 3 et 3 intersectent la ligne ASL1A en sorte qu'il y ait huit positions auxquelles un transistor puisse être connecté entre une des lignes O - 3, et la ligne ASL1A. Comme montré sur le dessin, quatre des positions possibles seulement sont occupées par des transistors notés T1A1, T1A2, TlA3 et T1A4.#Les électrodes source de ces quatre transistorsvsont reliées ensemble et à un potentiel positif +Vss. Les électrodes drain sont également connectées ensemble et à la ligne ASLIA. Les électrodes de commande respectives sont connectées aux lignes 0,-1, 2 et 3 respectivement.L'électrode source d'un transistor T1A5 est -connectée à la ligne ASL1A et son électrode de commande est connectée à la borne d'entrée C par l'intermédiaire d'un circuit inverseur I. L'électrode drain du transistor TlA5-est connectée au potentiel de masse. Comme illustré, pour chaque paire de lignes WR et WW du réseau A et pour chaque paire du réseau B, il existe une rangée séparée- de quatre transistors. il nty a pas deux des quatre transistors d'une même rangée qui sont connectés à des lignes adjacentes qui reçoivent des signaux complémentaires. Par exemple, les transistors de la rangée correspondant à la ligne ASLlA ne sont pas connectés aux lignes O et O, 1 et 1, 2 et 2, ou 3 et 3. De plus, aucun des quatre transistors d'une rangée donnée du réseau A n'occupe les mêmes positions que les transistors d'une autre rangée quelconque du réseau A. il en est de même pour le réseau B. La première rangée de transistors T1A1-4 du circuit 12, qui commandent les lignes WR et WR du réseau A, occupe les mêmes positions dans les huit colonnes que la première rangée de transistors T1B1-4 du circuit 12, qui commandent les lignes wr et WR du réseau B. La même chose est vraie pour les secondes rangées et les autres rangées correspondantes 14. Les électrodes drain des transistors TlA7-T16A7 sont toutes connectées à la sortie CWA du circuit générateur 20 et les électrodes drain des transistors T1B7-T16B7 sont toutes connectées à la sortie CWB du circuit générateur 24. Les électrodes drain des transistors T1A8-T16A8 sont toutes connectées à la sortie CSA du circuit générateur 22 par l'intermédiaire des résistances R#IWlA-16A et les électrodes drain des transistors T1B8-T16B8 sont toutes connectées à la sortie CSB du circuit générateur 26 par l'intermédiaire des résistances RWW 1B- 16B. L'entrée A4 et la ligne A; ainsi que les lignes C et C sont connectées aux circuits générateurs 20 et 24. La sortie du circuit générateur 20 est connectée au circuit générateur 22 et la sortie du circuit générateur 24 est connectée au circuit générateur 26. Les bornes CWA, CkB et X sont connectées aux circuits générateurs 22 et 26. Un signal d'entrée EOC (fin de cycle) est appliqué aux circuits générateurs 20,.22, 24 et 26. Le rôle de ce signal d'entrée sera expliqué plus loin. Au début d'un cycle, avant que l'un quelconque des signaux d'entrée AO-A9 ne soit appliqué au circuit d'adresse 12 ou 14, le signal dthorloge C, qui est maintenu à un niveau "0", est pulsé négativement à un niveau "1". Le signal C, c'est-à-dire le complément du signal C, qui est initialement au niveau "1", passe par conséquent au niveau "0".Comme le signal C est appliqué aux électrodes de commande des transistors TîA5-T16A5, T1B5-T16B5 et TDSLî6-326 (voir figures 3 et 4), toutes les lignes ASL des réseaux A et B et toutes les lignes DSL gont chargées initialement à une tension de seuil Vt au-dessus du potentiel de masse Comme le montre la figure 5, les transistors TBWIH TB1732H sont connectés chacun à une des lignes B1ff1-32, respectivement. L'électrode drain de chacun de ces 32 transistors est connectée à un potentiel de masse et les électrodes de commande reçoivent le signal C. Toutes les lignes BW se trouvent ainsi établies initialement au potentiel +Vt au-dessus du potentiel de masse.Les lignes BR1A-32A et BR1B-323 sont ini- tialement établies à un niveau +2Vt au-dessus' du potentiel de masse. Cela est réalisé en partie par le circuit lecture/écriture/réécriture 18 qui sera décrit plus loin. Toutes les lignes WR et W## sont initialement chargées à un potentiel de +16 volts.. Supposons que des signaux d'entrée AO-A9 se trouvent appliqués au circuit. On souhaite sélectionner la première cellule correspondant aux lignes }~1A et WR1A. Tous les signaux d'entrée appliqués aux éle#ctrodes de commande des transistors T1A1-T1A4 du circuit d'adresse horizontal 12 sont alors choisis à un niveau "0". Tous les transistors T1A1-T1A4 sont alors maintenus bloqués, ce qui permet au potentiel de' la ligne ASL1A de rester au niveau +Vt. La ligne ASL1B peut également rester à un potentiel de +Vt puisque les transistors connectés à cette ligne reçoivent les mêmes signaux que les transistors qui sont connectés à la ligne ASL1A. Toutes les autres lignes ASL des réseaux A et B sont chargées du niveau +Vt au niveau +16 volts. Cela résulte du fait qu'au moins un transistor connecté à chacune de ces lignes ASL reçoit un signal "1" sur son électrode de commande, ce qui rend ce transistor conducteur et charge la ligne ASL associée au niveau +Vss (typiquement +16 volts). Après que toutes les lignes ASL et DSL aient pris des potentiels imposés par les signaux d'entrée A et les signaux C et C, le potentiel de la borne CWA se trouve automatiquement abaissé de +16 volts au potentiel de masse et le potentiel de la borne ClrTB~ est maintenu au niveau +16 volts. Seul le transistor T1A7 est alors conducteur et décharge la ligne WR1A jusqu'au potentiel de masse. La validation du transistor TC de la cellule de mémoire 16 sélectionnée permet la lecture de l'information stockée dans cette cellule, L'extraction d'une cellule de mémoire qui n'est pas connectée entre les lignes WRîA et A > [ 1A est inhibée, car seule la ligne lE1A peut se décharger de +16 volts à 0 volt.Les transistors' TA des cellules de mémoire 16 de la première rangée du réseau A sont validés, mais les transistors de toutes les autres rangées des réseaux A et B sont bloqués. Cela signifie qu'il ne peut y avoir de lecture d'information de l'une quelconque des cellules de mémoire, sauf de celles qui correspondent aux lignes WR et RN sélectionnées. Comme indiqué plus haut, l'abaissement du potentiel de la borne CWA de +16 à O volt rend le transistor T1A7 conducteur et décharge la ligne WRlA jusqu'à O volt. La raison pour laquelle le transistor T1A7 est conducteur alors que les transistors T2A7-16A7 ne le sont point, est que le transistor TîA,6, qui est connecté comme un condensateur, est validé et que la capacité résultante entre la borne CWA et la ligne ASL1A est beaucoup plus grande que la capacité existant entre la borne CWA et l'une quelconque des lignes ASL2A-16A.Cela est dû au fait que les transistors T2A6-T16A6 sont bloqués et constituent par conséquent des capacités plus faibles que la capacité constituée par le transistor T1A6. Ces capacités plus faibles ne permettent pas au transistor T2A7-T16A7 d'être rendu conducteur et les lignes WR2A-16A restent donc à un potentiel essentiellement égal à +16 volts. Aucune des lignes WR du réseau B ne peut être déchargée à ce moment, car la borne CRZ est maintenue au potentiel +16 volts, tandis que la borne CSA voit son potentiel amené à O volt. Revenant aux figures 1A et 1B, on voit que la ligne FIR1A est connectée à l'electrode de commande du transistor TRIA. Lorsque le potentiel de la ligne WRlA se décharge de +16 à O volt, le transistor TWRîA est rendu conducteur. Tous les autres transistors TWRA et TWRE sont maintenus bloqués, puisque toutes les autres lignes WR sont maintenues au potenti-el +16 volts. Initialement, le potentiel de la ligne LX est fixé à un potentiel de +2Vt au-dessus du potentiel de masse. Lorsque la ligne WRîA est abaissée jusqu'à 0 volt, le transistor TWRIA est validé et la borne X se charge au potentiel +Vss (typiquement +16 volts). La borne X est connectée à un circuit générateur 22 ou 26 qui sera décrit plus loin. Après que la borne C\tA soit passée de +16 à 0 volt, la borne CSA passe de +16 à O volt. Le transistor T1A8 se trouve ainsi rendu conducteur, ce qui décharge la ligne }~1A jusqu'à O volt. Les transistors T2A8-T16A8 ne sont pas conducteurs pour fondamentalement la même raison que celle pour laquelle les transistors T2A7-T16A7 ne sont pas conducteurs lorsque le transistor T1A7 est rendu conducteur, en réponse à une impulsion de tension négative à la borne CWA. La borne CSB est maintenue au potentiel +16 volts pendant ce temps et dès lors tous les transistors T1B8-T16B8 sont maintenus bloqués et toutes les lignes #1B sont maintenues au potentiel de +16 volts. La figure 4 illustre là forme de réalisation préférée du circuit d'adresse vertical 14. Les bornes d'entrée sont A5, AG, A7, A8 et A9. Ce circuit comprend cinq transistors par colonne. Les électrodes source des cinq transistors d'une même colonne sont connectées ensemble et à un potentiel positif +Vss. Les électrodes drain des transistors TDSL11, TDSL12, TDSLî3, TDSLl4 et TDSL15 de la première colonne sont connectées ensemble et à une ligne de sélection de donnée DSL1. Il existe 32 lignes de sélection de données, notées DSLI à DSL32. L'électrode source d'un transistor séparé est connectée à chacune des lignes DSL1 à DSL32. Les transistors sont notés TDSL16 à TDSL326. Les électrodes de commande et drain des transistors TDSL16 à TDSL326 reçoivent le signal U et le potentiel de masse, respectivement. Les électrodes source des cinq transistors d'une colonne sont toutes connectées ensemble et à un potentiel positif +Vss qui est typiquement de +1-6 volts. Chacune des bornes d'entrée AS, A6, A7, A8 et A9 est connectée à une distincte des lignes 4 à 9, respectivement. Les bornes d'entrée AS à A8 sont également connectées aux lignes 4 à 9, respectivement, par l'intermédiaire de circuits inverseurs séparés I. L'intersection des lignes 4-8 avec les lignes DSL détermine dix emplacements différents entre une ligne DSL et les lignes 4-8 auxquels un transistor peut être connecté entre une des lignes et la ligne DSL. C'est l'électrode de commande d'un transistor qui est connectée à une des lignes 4- et l'électrode drain qui est connectée à une ligne DSL. il existe 32 colonnes de cinq transistors chacune, mais l'emplacement des cinq transistors d'une colonne quelconque est -différent pour chaque colonne.De plus, il n'existe pas deux emplacements correspondant à des lignes complémentaires-(par exemple 3 et 3) qui ont des transistors aux deux emplacements. Initialement, tout comme les lignes ASL, les lignes DSL sont établies à un potentiel de +1Vt au-dessus du potentiel de masse par le signal C et il leur est ensuite permis de flotter à ce potentiel. Des signaux d'entrée sont appliqués aux bornes A5-A8, faisant apparaitre des signaux sur les lignes 5-8. La ligne DSL devant être sélectionnée a des signaux "O" (+16 volts) appliqués aux électrodes de commande des cinq transistors connectés à cette ligne. L'application du signal "ow à ces cinq transistors maintient ceux-ci bloqués, de telle sorte que la ligne DSL associée se trouve maintenue à un potentiel de+lVt au-dessus du potentiel de masse.Toutes les autres lignes DSL, non sélectionnées, se chargent au niveau +16 volts puisque au moins un transistor connecté à chacune de ces lignes reçoit un signal U1" sur son électrode de commande, validant ce transistor. La ligne DSL correspondante se charge alors au pote#ntiel +Vss (+16 volts). Il est donc clair que le circuit d'adresse vertical 14 sélectionne et actionne une des 32 lignes DSL seulement. La figure 5 illustre la forme de réalisation préférée du circuit lectureïécriture/réécriture 18. Ce circuit comprend 32 sous-circuits notés 1 à 32, chacun de ces sous-circuitscomprenant à son tour quatre circuits. Les quatre circuits du sous-circuit I sont notés QUAI, Bibi, R/V1 et S1. Les quatre circuits de chacun des autres sous-circuits sont notés d'une manière similaire. Le circuit QIAI comprend quatre transistors TBR1A1-40 Les électrodes drain; source et de commande du transistor TBR1A2 sont connectées à la ligne SW1, au drain du transistor TBR1A1 et à la borne CSA, respectivement.- Les électrodes source et de commande du transistor TERSAI sont connectées au potentiel positif +Vss et à la ligne TRIA, respectivement. Les électrodes drain, source et de commande du transistor TBR1A4 sont connectées à la ligne ~1A,- au potentiel +Vss et à la' borne CD, respectivement. Les électrodes drain, source et de commande du transistor TBR1A3 sont connectées à la ligne BR1A, au potentiel de masse et à la borne CP, respectivement. Le circuit QIBI est identique au circuit QIAI, sauf qu'il se trouve connecté à la ligne BR1B. il comprend également quatre transistors TER1B1-4.#L'électrode de commande du transistor TBR1B2 est connectée à la borne CSB au lieu de l'être à la borne CSA comme pour le circuit QUAI. Le circuit-R/Wl comprend quatre transistors T011-14. Les électrodes de commande des transistors T011 et T014 sont connectées ensemble à la ligne DSL1. L'électrode drain du transistor T011 est connectée à la ligne bU et llélectrode source du transistor T014 est connectée à la ligne DI. L'électrode drain du transistor T014 est connectée à l'électrode source du transistor T013, les électrodes de commande et drain de ce dernier transistor étant connectées à la borne CD et à la ligne BW1, respectivement. L'électrode source du transistor T012 est connectée à l'électrode drain du transistor TD06 et l'électrode drain du transistor T012 est connectée à l'électrode source du transistor Troll. L'électrode de commande du transistor T012 est connectée à la ligne BW1 et au drain du transistor T013.- Chacun des sous-circuits 2 à 32 contient un des circuits R/W2-32 qui sont identiques au circuit R/#. Chacun de ces circuits est évidemment connecté à une des lignes EW2-EW32. Le circuit SI comprend un transistor TBWîH dont les électrodes source, de commande et drain sont connectées à la ligne EW1, à la borne C et au potentiel de masse, respectivement. Les circuits S2 à S32 des sous-circuits 2 à 32 contiennent également chacun un transistor unique qui se trouve connecté entre le potentiel de masse, la borne C et la ligne BW appropriée. La ligne DI est connectée au drain d'un transistor TDI et la ligne 5 est connectée à la source d'un transistor TE. Les électrodes de commande des transistors TbU et TDI sont connectées ensemble à la borne CSC. L'électrode source du transistor TDI sert de borne d'entrée pour l'information devant être écrite dans une cellule de mémoire du réseau A ou du réseau B. Le drain du transistor TDO sert de borne de sortie de la mémoire 10. Les électrodes drain, source et de commande du transistor TDOI sont connec#tées au potentiel de masse, à la ligne DO et à la borne C, respectivement. Les électrodes drain, source et de commande du transistor TDOT sont connectées au potentiel de masse, à la borne U et à l'électrode de commande du transistor TD04. Les électrodes drain, source et de commande du transistor TD04 sont connectées au potentiel de masse, au drain du transistor TD06 et à 1'électrode de commande du transistor TD03, respectivement. Les électrodes drain et source du transistor TD03 sont connectées ensemble à la borne C.L'électrode de commande du transistor TDO3 est connectée au drain du transistor TD02 dont les électrodes de commande et source sont connectées à la borne CSC et au potentiel +Vss, respectivement. Les électrodes de commande et source du transistor TD06 sont connectées à la borne CSC et au potentiel +Vss, respectivement, Initialement, chacune des lignes BW1-32 est à un niveau +1Vt au-dessus du potentiel de#masse, puisque l'entrée C des transistors TBW1H-32H est au niveau "1". Lorsque l'entrée C passe au niveau "O", toutes les lignes EU ont un potentiel qui flotte à +1Vt au-dessus du potentiel de masse. Les lignes BRA et BRB sont toutes initialement au niveau +2Vt au-dessus du potentiel de masse et il leur est dès lors permis de flotter à ce potentiel.L'entrée CP des transistors TBR1A3-32A3 et TBR1B3-32B3 valide d'abord tous les transistors, chargeant ainsi toutes les lignes BR au niveau +2Vt, puis elle bloque les transistors. Les lignes BR restent alors toutes flotter au niveau +2Vt au-dessus du potentiel de masse. La borne d'entrée de données DI sert à écrire une nouvelle information dans une cellule de mémoire sélectionnée quelconque. La borne de sortie 5 sert à retrouver l'informa- tion stockée dans une cellule de mémoire sélectionnée quelconque. Les signaux CP, CD, CSA, CSB, C et CSC sont tous produits par un circuit qui est fabriqué sur le même micro-circuit intégré que le réseau de mémoire lui-même. Ces circuits seront décrits en détails plus loin. Comme indiqué plus haut, lorsqu'une -cellule de mémoire sélectionnée est lue, la ligne BR1A reste à un niveau +2Vt ou voit son niveau croitre jusqu'à +16 volts selon l'information qui se trouve stockée dans la cellule de mémoire. Si la ligne BRI-A reste au niveau +2Vt, cela indique qu'une information "0" se trouve stockée dans la cellule de mémoire (l'électrode de commande du transistor TB de la cellule de mémoire sélectionnée est au niveau +16 volts). Inversement, si le potentiel de la ligne ERIA passe à +16 volts, cela indique que l'information stockée dans la cellule de mémoire est 1 (l'électrode de commande du transistor TE de la cellule de mémoire sélectionnée est au niveau de 0 volt).Avant qu'une variation quelconque depotentiel se produise sur la ligne ERRA, la borne CSA voit son potentiel passer de +16 à O volt. La ligne WRtA1 se trouve ainsi déchargée de +16 à O volt. Si le potentiel de la ligne ERIA reste au niveau +2Vt, le transistor TERSAI se trouve validé et devient conducteur. Le potentiel de la ligne Ewî passe alors à +16 volts. Ce potentiel est appliqué à la source du transistor TC de la cellule de mémoire sélectionnée. Comme la ligne WWîA est au niveau 0 volt, le potentiel de +16 volts sur l'électrode source du transistor TC porte l'électrode de commande du transistor TE au niveau +16 volts.Si le potentiel de la ligne BRIA passe à +16 volts, le transistor TERSAI se trouve bloqué et le potentiel de la ligne EWI reste au niveau +1Vt au-dessus du potentiel de masse. L'information stockée se trouve. ainsi automatiquement rafraîchie. L'information provenant de la cellule de mémoire sélectionnée, qui a été transférée de la ligne BR1A à la ligne BW1, est détectée de la manière suivante. L'entrée CSC du transistor TEU voit son potentiel passer de +16 volts à O volt. Les transistors T5, TD02 et TD06 deviennent ainsi conducteurs. L'électrode de commande du transistor TD04 est alors établie à un niveau "0", ce qui bloque ce transistor. La ligne BU est alors déverrouillée et flotte au potentiel de masse. Le transistor T011 du sous-circuit I est déjà validé, car la ligne DSL1 a déjà été établie au niveau +1Vt au-dessus du potentiel de masse. Si le potentiel +Vt est présent sur la ligne EwI, le transistor TI12 est conducteur et un courant s'écoule à partir de la borne +Vss à travers les transistors TD06, T012, T011 et TU5. Le courant traversant le transistor TEU à ce moment correspond à la lecture d'un "O".Un "O" est ltinverse de l'information stockée dans la cellule de mémoire sélectionnée qui est "1". Comme on sait que la sortie produit l'inverse de ce qui est lu dans une cellule de mémoire sélectionnée, on sait que la cellule sélectionnée contient une information "1". Si la cellule contient un "O", la ligne BW1 est établie au niveau +16 volts et le transistor T012 ne peut être conducteur puisqu'il est bloqué. il n'y a-donc par conséquent essentielle ment pas de conduction dans le transistor TU. Cet état correspond à la lecture d'un s-ignal "1", ce qui signifie que l'information stockée dans la cellule de mémoire sélectionné est "0". Après lecture de l'information contenue dans la cellule de mémoire sélectionnée, il est possible d'écrire dans la cellule une nouvelle information avant la fin du cycle. Ce type de cycle est appelé cyc#le de lecture/écriture. Le cycle au cours duquel une information est. lue dans une cellule de mémoire sans qu'une nouvelle information n'y soit inscrite est. appelé cycle de lecture. Pendant un cycle de lecture, la borne R/H est maintenue à un niveau "0" pendant l'en- tièreté du cycle. Par contre, pendant un cycle de lecture/écriture, la borne R/W est portée à un niveau "1" juste avant le moment où la borne CSC passe d'un niveau "O" à un. niveau "1". La borne R/w ainsi que la borne de sortie Y, et les bornes CSC, C, C et CD sont toutes connectées à des entrées d'un circuit générateur EOC et Z qui sera décrit plus loin. Les sorties de ce circuit générateur sont connectées à un circuit (que l'on décrira également plus loin) qui commande la génération des signaux CD, CWA, ClçtB, CSA, CSB et CSC. Pendant un cycle de lecture, l'application d'un signal Y au circuit générateur EOC et Z fait passer la sortie EOC d'un niveau "O" à un niveau "1". Le signal EOC est appliqué aux bornes CWA et Cl~B et aux bornes CSA et CSB. Lorsque le signal EOC passe à un niveau "1", les bornes CWA, ClZ, CSA et CSB sont. rétablies à un niveau "0". Toutefois, pendant un cycle de lecture/écriture, la présence d'un 1 à la borne R/w juste avant que la borne CSC ne passe à un niveau "1" maintient temporairement la borne EOC au niveau"0". Le niveau "1" présent à la borne R/w est également appliqué à un générateur CD (que l'on décrira plus loin) dont la sortie est à un niveau "O" pendant l'entièreté du cycle de lecture. Le signal "1" présent à la borne R/w fait passer la sortie du circuit générateur CD d'un niveau "0" à un niveau "1". Les transistors TBRIA4-TER32A4 et TBR1B4-TBR32B4 se trouvent ainsi validés, en sorte que les lignes BRIA-ER32A et BR1B-BR32B sont toutes établies au potentiel +Vss (typiquement +16 volts). Ce potentiel apparaît sur les électrodes de commande des transistors TBR1A1-TBR32A1 et TBR1B1-TBR32B1. Tous ces transistors se trouvent ainsi bloqués et toutes les lignes BW se trouvent ainsi isolées électriquement des lignes BR et par conséquent du potentiel +Vss présènt sur les électrodes source de tous ces transistors bloqués. Les transistors T013-TO323 sont#tous validés par le signal CD à ce moment. Des 32 lignes DSL, seule la ligne DSL1 est à un niveau "1", toutes les autres lignes étant à un niveau "0". Cela signifie que le transistor T014 est validé, tandis que les transistors T024-T0324 sont bloqués. Comme la borne CSC est connectée à l'électrode de commande du transistor TDI, celui-ci est validé et un signal d'entrée se trouve par conséquent appliqué à l'électrode source du transistor TDI, ce signal se propageant à travers les transistors TDI, T014 et T013 et chargeant la ligne EWI à un niveau "1" si le signal d'entrée est "1" et à un niveau "0" si le signal d'entrée est "O". La ligne WWIA est toujours à un niveau "O" et par conséquent l'information sur la ligne BWI est incrite dans la cellule de mémoire sélectionnée.Comme la borne CD est connectée à une entrée du circuit générateur EOC et Z, le signal EOC, après un délai approprié, tombe à un niveau "1" en réponse à la chute du signal CD jusqu'au niveau "1". Cette chute différée du signal EOC jusqu'au niveau 1t est reportée à ltentrée du circuit générateur CD dont le signal de sortie CD se trouve dès lors ramené au niveau ttOtt. La chute du signal EOC jusqu'au niveau "1", tout comme la chute équivalente pendant le cycle de lecture rétablit les bornes CWA et CSA au niveau ' WRIA et B#W1A au niveau +16 volts, l'état initial. Comme précédemment, lorsque le signal d'entrée C reprend le niveau "0", le signal C reprend rapidement un niveau "1 ". La mémoire toute entière se trouve ainsi rétablie à l'état initial comme pendant le cycle de lecture. La figure 6 illustre la forme de réalisation préférée d'un circuit inverseur d'adresse 42. Au lieu d'appliquer les signaux d'entrée AO à A9 directement à tous les circuits d'adresse et de commande de la mémoire 10, il est souhaitable de faire passer ces signaux d'abord dans un étage intermédiaire. Comme les signaux d'entrée inversés sont nécessaires, l'étage intermédiaire doit également présenter une borne de sortie inversée, ainsi qu'une borne de sortie non inversée. Le circuit intermédiaire 42 comprend les transistors TABI1-100 Un signal d'entrée (par# exemple AO) est appliqué à la borne 44 qui se trouve connectée à l'électrode source du transistor TABI1. Cette électrode est également connectée à l'électrode de commande du transistor TABI4. Un signal d'horloge C est appliqué à la borne 43 qui se trouve connectée à 11 électrode de commande du transistor TABI1. L'électrode drain de ce transistor est connectée aux électrodes drain des transistors TABI8 et TABI9. La borne 46, qui sert de sortie non inversée, est également connectée aux drains des transistors TABI8 et TABI9. Les électrodes source de ces deux transistors sont toutes deux connectées au potentiel positif +Vss.L'électrode de commande du transistor TABI8 est connectée à la borne 45 qui reçoit le signal C (l'inverse du signal C). Le circuit qui produit le signal C sera décrit plus loin. L'électrode drain du transistor TABI1 est connectée à l'électrode de commande du transistor TABI, Le signal C est appliqué à la borne 47 qui se trouve connectée à l'électrode source du transistor TABI2 et le drain de celui-ci est connecté à 1'électrode de commande du transistor TABI5, à l'électrode de commande du transistor TABI7 et à ltélectrode source du transistor TABI3. Les électrodes de commande et drain du transistor TABI3 sont connectées à la borne 49 et au potentiel de masse, respectivement. La borne 49 reçoit le signal C.L'électrode source du transistor TABI4 est connectée au potentiel +Vss et le drain est connecté aux électrodes drain et source du transistor TABI5. Celui-ci joue le rôle d'un condensateur qui couple les drains des transistors TABI4 et TABI2. La source du transistor TABI6 est connectée au drain du transistor TABI5, à l'électrode de commande du transistor TABI9 et au drain du transistor TABIIO. La borne 48, qui sert de sortie inversée, est connectée à l'électrode source du transistor TABI6. Les électrodes de commande et source du transistor TABI10 sont connectées à la borne 51 et au potentiel +Vss, respectivement. La borne 51 reçoit le signal C. Les électrodes de commande et drain du transistor TABI6 sont connectées à la sortie du circuit générateur de signaux d'horloge C et à l'électrode source du transistor TABI7, respectivement. Le drain de ce dernier transistor est connecté au potentiel de masse. Le signal d'entrée appliqué à la borne 44 peut être un "1" ou un "O". Supposant que le signal d'horloge passe à un niveau "1", les transistors TABI1 et TABI6 sont tous deux validés. Comme le signal C est l'inverse du signal C, les transistors TABI3, TABLE et TABI10 sont tous bloqués. Initialement, le signal C est à un niveau "O" et les bornes de sortie 46 et 48 sont isolées de la borne d'entrée 44. Typiquement, un signal C de niveau "0" est à un# potentiel de +16 volts et un signal C de niveau "1" est à un potentiel de O volt. A ce moment, le signal C est à-un niveau "1" qui valide les transistors TABI8 et TABI10, portant les bornes de sortie 46 et 48 au potentiel +16 volts qui représente un état "0". Si, par exemple, on suppose qu'un slgnald'entrée "1" se trouve appliqué à la borne 44 et que le signal d'horloge est "1", le signal e correspondant étant alors un O. Comme le transistor TABI1 est conducteur, le signal d'entrée "1" se propage à travers le transistor TABI1 et décharge la borne de sortie 46 jusqu'à un niveau "1". La borne 48, qui est la sortie inversée, reste à un niveau "0" (+16 volts), puisque les transistors TABI2 et TABI4 sont conducteurs et, en conséquence, le signal C apparaît sur l'électrode de commande du transistor TABI7.Ce signal maintient le transistor bloqué et ne permet donc pas à la borne de sortie 48 de se décharger à travers le transistor TABIG, qui est validé, vers le transistor TABI7 et vers la masse. Comme le transistor TABI4 est validé, la borne 48 est chargée et maintenue au potentiel Vss. Supposons que le signal d'entrée est "O ", les sorties 46 et 48 sont toutes deux initialement au niveau "O ". Le transistor TABI1 devient conducteur et comme la borne de sortie 46 est déjà au niveau "0", elle ne change pas d'état. L'électrode de commande du transistor TABI2 reçoit un niveau "O" et ce transistor est donc bloqué. Cela signifie que 1'électrode de commande du transistor TABI7, qui est initialement chargé à environ la tension de seuil plus Vt au-dessus du potentiel de masse, se trouve validé. De plus, le transistor TABI6 est également validé. Le potentiel +16 volts à la borne 48 se décharge par conséquent dans la combinaison série des transistors TABI6 et TABI7. Comme la tension à la borne de sortie 48 tombe vers la valeur de 0 volt, niveau "1 ", le couplage capacitif constitué par le transistor TABI5 valide entre la source du transistor TABI6 et l'électrode de commande du transistor TABI7 sert à maintenir le transistor TABI7 fortement conducteur de sorte que la borne de sortie 48 se décharge rapidement vers le niveau "1 ". Le but du transistor TABI 9 est d'assurer que même lorsque le signal d'entrée est notablement moins positif que +16 volts, la borne de sortie 46 prend toujours en fait un potentiel voisin de la valeur +16 volts. Typiquement, un niveau "O" faibl?#pourrait être un potentiel de 13 à 15 volts. il importe de remarquer que pendant toutes les actions du circuit 42, aucune énergie de courant continu ne se trouve tirée. La figure 7 illustre une forme de réalisation d'un circuit générateur de signal C. Ce circuit 50 comprend des transistors TC1-7 et la résistance RC. Un signal d'horloge C est appliqué à la borne d'entrée 52 qui se trouve connecté aux électrodes de commande des transistors TC1 et TC5. Les sources de ces deux transistors sont toutes deux connectées au potentiel +Vss. Le drain du transistor TOI est connecté à l'électrode de commande du transistor TU6j à la source du transistor TC2 et à l'électrode de commande du transistor T 7. Le drain du transistor TU5 est connecté aux ~électrodes drain et source du transistor TC6 et à la source du transistor TU5. Une borne d'une résistance RC est connectée à la source du transistor TC7. Une borne de sortie 54 est également connectée à la source du transistor TC5. La seconde borne de la résis tance R# et l'électrode drain du transistor TU7 sont connec tées au potentiel de marche. Le drain du transistor T 2 et le drain du transistor TC3 ainsi que l'électrode de commande du transistor TC4 sont connectés au potentiel de masse L'électrode de commande du transistor TC2 est connect6-à l'électrode de commande et à l'électrode 'source du transistor TC3 et au drain du transistor TU4. La source de celui-ci est connectée à une borne 56 qui reçoit un signal noté~EOC (signal fin de cycle). Supposons initialement que l'entrée C est à un ni veau n O tt et que le signal EOC est à un niveau "1 ", il est aisé de voir qu'il nty a aucun courant continu qui traverse les transistors TC1 à TC7 et que la borne de sortie 54 se trouve essentiellement au potentiel de masse qui est le niveau "1 ". Si le signal C baisse jusqu'à un niveau "1 (typiquement O volt), les transistors TC1 et TC5 sont validés et les drains de ces deux transistors se chargent rapidement au potentiel +Vss qui est typiquement de +16 volts.Comme la borne de sortie 54 est connectée au drain du transistor T#5, cette borne est portée au potentiel +16 volts et un état de conduction permanent établit à travers le transistor T 5 et la résistance R. Les transistors T52 et T57 sont tous deux bloqués puisque leurs électrodes de commande sont toutes deux au potentiel d'environ +16 volts. La raison pour laquelle l'électrode de commande du transistor T52 est à +16 volts et que# le signal EOC est toujours +16 volts et que, par consé quent, le drain du transistor TC4 qui est connecté à l'élec trode de. commande du transistor TC2, est au potentiél de +16 volts. Après une période de temps choisie préalablement, le signal C reprend son niveau "O ". Avant l'instant où le signal C ne reprenne son niveau " O", le signal EOC à la borne 56 est ajusté à un niveau "1 ". Après que le signal C ait atteint son niveau "O ", le passade du signal EOC à un niveau "1 " rend le transistor T52 conducteur, ce qui a pour effet de faire baisser le potentiel sur l'électrode source du transistor T52 jusqu'à une valeur légèrement infé rieure à +16 volts, validant ainsi partiellement le transis tor TC7.Lorsque le signal C reprend son niveau "0", les transistors TOI et T55 se trouvent bloqués et l'électrode de commande du transistor TC7 peuvent alors se décharger jus qu'à un potentiel négatif. Le transistor TC7 se trouve ainsi rendu fortement conducteur et perm#et au potentiel de la borne de sortie 54, à laquelle apparaît le signal de sortie 7, de tomber très rapidement jusqu'à O volt (niveau "1 "). Le transistor T56 est connecté comme on le voit sur le dessin en sorte de servir de condensateur couplant l'électrode source à l'électrode de commande du transistor TC7.Ce condensateur sert à appliquer n'importe quelle variation de tension sur l'électrode source du transistor TC7 à l'électrode de commande, rendant ainsi le transistor T77 plus rapidement et plus fortement conducteur que ce serait le cas autrement. Le potentiel à la borne de sortie 54 est donc très rapidement abaissé d'un niveau '0 "~à un niveau "1 ". Le but du transistor TU3, qui est connecté comme une diode reliant l'électrode de commande du transistor TC2 au potentiel de masse , est d'empêcher le potentiel de l'électrode de commande du transistor T52 de tomber sous une tension de seuil en-dessous du potentiel de mas- se .Lorsque l'électrode de commande du transistor T52, qui est couplé capacitivement à l'électrode source, est amené à un niveau bas, et a tendance, en raison d'un couplage parasite entre les électrodes de commande des transistors TU2 et TU7, pour que le transistor TC2 soit rendu conducteur et charge ainsi l'électrode de commande du transistor T57 au potentiel de mas se au lieu de lui permettre de devenir plus négatif. Le couplage de l'électrode de commande du transistor T72 à un potentiel qui n'est pas plus négatif que 1Vt en-dessous du potentiel de masse empêche cette possibilité. La figure 8 illustre la forme de réalisation préférée du circuit générateu#r CSA/CSB 56. Ce circuit comprend les transistors TCSI-6. L'électrode de commande du transistor TCSI est connecté une borne d'entrée 57 qui se trouve connectée à la borne X de la figure 1. Les électrodes source des transistors TCSI, TCS5 et TCS6 sont toutes connectées au potentiel positif +Vss et les électrodes drain sont toutes connectées ensemble. L'électrode source du transistor TCS4 est connec tée#aux électrodes drain et source du transistor TCS2 et au drain du-transistor TCSI. Une borne de sortie 58 est connectée à l'électrode source du transistor TCS4.Les électrodes de commande des transistors TCS2 et TCS4 sont connectées ensemble et à l'électrode source du transistor TCS3. L'électrode de commande de ce dernier transistor et le drain du transistor TCS4 sont connectés ensemble au potentiel de masse . L'électrode de commande du transistor TCS3 est connectée à'une borne d'entrée 60. Une borne d'entrée 62 est connectée à l'électrode de commande du transistor TCS6 et une autre borne 64 est connectée à l'électrode de commande du transistor TCS5. Afin d'obtenir un signal CSA à la borne de sortie 58, il est nécessaire d'appliquer un signal EOC à la borne 62, un signal CIYB à la borne 64, un signal provenant de la ligne LX à la borne 57 et un signal CWA à la borne 60. Pour obtenir un signal CSB à la borne de sortie 58 il faut remplacer le signal CWA appliqué à la borne 60 par un signal C1fB et remplacer le signal C## appliqué à la borne 64 par un signal CWA. *u début d'un cycle de la mémoire 10, les signaux d'entrée CWA, Cl et EOC sont tous à un niveau "0" tt et le si- gnal d'entrée X est à un niveau "1 ". En supposant que l'on désire obtenir le signal de sortie CS1 du circuit 56, le si gnal CWA se trouve appliqué à la borne 60 et le signal ClSB se trouve appliqué à la borne 64. Cette combinaison destinée aux entrées valide les transistors TCS1 et TCS3, mais les transistors TCS1-6 ne deviennent pas conducteurs. Le drain du transistor TOSI et la borne 58 sont à un niveau "zéro " à ce moment.Le signal CWA passe alors à un niveau "1 ", ce qui rend le transistor TCS3 conducteur et valide le transistor- TCS4 en déchargeant l'électrode de commande de celui-ci jusqu'aux niveau de +1Vt . A ce moment, les transistors TCS1 et TCS4 sont conducteurs, ainsi que le transistor TCS2 qui présente ainsi une plus grande capacité que lorsqu'il est bloqué. Le potentiel à la borne 58 est commandé par le transistor TCS1 car les dimensions physiques de celui-ci sont sensiblement plus grandes que celles du transistor TCS4. Le potentiel à la borne 58 est légèrement plus positif que +16 volts qui est la valeur typique de Vss. Lorsque le si#gnal d'entrée X passe à un niveau "O", le transistor TCS1 se trouve bloqué. Le potentiel à la borne 58 n'est plus fixé à-+16.volts et comme le transistor TCS4 est toujours validé, la borne 58 se décharge dans le transistor TCS4. A mesure que le potentiel de la borne 58 baisse de +16 volts vers 0 volt, l'électrode de commande du transistor TCS4 diminue en potentiel par suite du couplage capacitif du transistor TCS2. Cette diminution du potentiel de l'électrode de commande du transistor TCS4 rend celui-ci même plus fortement conducteur et la borne 58-se trouve rapidement déchargée depuis le ni veau n ot jusqu'à un niveau "1 '. Lorsque le signal EOC'passe d'un niveau "O " à un niveau "1 ", le transistor TCS6 se trouve validé et les transistors TCS6 et TCS4 deviennent conducteurs. Le transistor TCS6 a essentiellement les mêmes dimensions physiques que le transistor TCS1 et la borne 58 prend par conséquent un potentiel voisin de +Vss, qui est un niveau "O " puisque les dimensions physiques du transistor TCS4 sont beaucoup plus petites que celles du transistor TCS6. Deux circuits 56 séparés sont utilisés pour produire les signaux CSA et CSB. La synchronisation de ces deux signaux permet d'exciter la ligne l appr priée du réseau A ou B à l'instant convenable de manière à faciliter le rafraîchissement de l'information contenue dans la cellule de mémoire sélectionnée.Les diagrammes de formes d'ondes des signaux évoqués ci-dessus seront décrits plus loin. La figure 9 illustre une forme de réalisation préférée d'un circuit générateur CSC 66. Ce-circuit comprend les transistors TCSCI-8 et TCSCI'-4'. Les électrodes source des transistors TCSCI, TCSC2, TCSC4' et TCSC2' sont toutes connectées au potentiel de masse. Un signal d'entrée C est appliqué à la borne fin 68 et à la-borne 68'. Les électrodes de commande des transistors TCSC2 et TCSC2' sont connectées aux bornes 68 et 68', respectivement. Les drains des transistors TCSC3 et TCSC3' sont connectés aux électrodes de commande des transistors TCSCI et TCSC1', respectivement, et des transistors TCSC4 et TCSC4', respectivement.Les électrodes drain des transistors TCSC1 et TCSC2 sont connectées ensemble à l'électrode de commande du transistor TCSC4. Les drains des transistors TCSC4 et TCSC4' sont connectés ensemble à l'électrode de commande des transistors TCSC8 et TCSC7. Le transistor TCSC7 est connecté comme un condensateur qui couple les électrodes source et de commande du transistor TCSC8. Les bornes d'entrée 70 et 70' sont connectées aux sourcesdes transistors TCSC4 et TCSC4', respectivement. Un signal d'entrée CWA est connecté à la borne 70 et un signal d'entrée CWB est appliqué à la borne 70'. Les électrodes source des transistors TCSC3 et TCS3' sont connectées ensemble au potentiel +Vss. Les drains des transistors TCSCD, TCSC6 et TCSC7 et les sources des transistors TCSC7 et TCSC8 sont connectées ensemble à la borne 72 qui sert de borne de sortie. Le drain du transistor TCSC8 est connecté à un potentiel de masse tandis que les électrodes source des transistors TCSC5 et TCSC6 sont connectées au potentiel +Vss.Un signal d'entrée X est appliqué à la borne 74 qui se trouve connectée à l'électrode de commande du transistor TCSC5. Un signal d'entrée C est appliqué à la borne 76 qui se trouve connectée à l'électrode de commande du transistor TCSC6. Initialement, le signal C est à un niveau "1" et les signaux C\rA et Ck [ B sont tous deux à un niveau 11011. Les transistors TCSC2 et TCSC2? sont ainsi validés, ce qui porte les électrodes de commande des transistors TCSC4 et TCSC4' à un potentiel d'environ +1 volt au-dessus du potentiel de masse. Cela signifie que les transistors TCSC4 et TCSC4' sont validés et que l'électrode de commande du transistor TCSC8 est à un niveau "1". Les transistors TCSC5 et TCSC6 sont tous deux validés et-la borne 72 est alors au potentiel +Vss qui est typiquement à un niveau "O". La sortie est donc initialement à un niveau "0". Lorsque le signal C passe à un niveau "0", laissant le potentiel des transistors TCSC4 et TCSC4' flotter au niveau +1 volt au- dessus du potentiel de masse, la borne 72 est maintenue à un niveau "O" car le transistor TCSCS est maintenu validé par le signal d'entrée X même lorsque le transistor TCSCG est bloqué par le signal C. Supposons que le signal CWA ou le signal CTSB prend alors un niveau "1".Par suite de la symétrie du circuit connecté entre les bornes CWA et C-KB et le transistor TCSC8 Si l'un ou l'autre passe à un niveau "1", l'effet du potentiel sur l'électrode de commande du transistor TCSC8 est le même. Si l'on suppose qu'une cellule de mémoire du réseau 1 est lue, le signal CWA passe à un niveau "1" et le signal ClZ s'arrête au niveau-"0". Comme le transistor TCSC4 est validé à ce moment, ce transistor devient conducteur et l'impulsion négative du signal CWA se trouve appliquée à l'électrode de -commande du transistor TCSC8, ce qui a pour effet de décharger cette électrode de commande jusqu'au potentiel de masse. Le transistor TCSC31 est également validé à ce moment et l'électrode de commande du transistor TCSC4 se trouve par conséquent chargée à un niveau "O". Le transistor TCSC4' se trouve ainsi bloqué et il isole par conséquent l'électrode de commande du transistor TCSC8 de la borne 70'.Le transistor TCSC8 est donc rendu conducteur et la conduction de courant se produit à travers les transistors TCSC5, 7 et 8 pendant une courte période de temps jusqu'à ce que le signal X passe à un niveau "O". A ce moment, la conduction cesse dans le transistor TCSC5 mais elle continue dans le transistor TCSCS jusqu'à ce que la borne~72 soit déchargée jusqu'au niveau +2 volts audessus du potentiel de masse. A mesure que la borne 72 se décharge, le couplage capacitif entre l'électrode source et l'électrode de commande du transistor TCSCC, celui-ci devient fortement conducteur ce qui a pour effet de décharger rapidement la borne 72. Lorsque le signal d'entrée X reprend son niveau "1", le transistor TCSC5 se trouve validé et la borne 72 est ramenée au niveau "O". La figure 10 illustre la forme préférée d'un circuit générateur CP 78. Ce-circuit comprend les transistors TCP1 et TCP2. L'électrode drain du transistor TCP1 et l'-électrode source du transistor TCP2 sont connectées ensemble à -la borne 74 qui est la borne de sortie, laquelle est connectée à son tour au drain du transistor TCP1. Un signal d'entrée C est appliqué à la borne 80 qui se trouve connectée à l'électrode de commande du transistor TCP1. Un signal d'entrée C est appliqué à la borne 82 qui se trouve connectée à l'électrode de commande du transistor TCP2. L'électrode source du transistor TCP1 est connectée au potentiel positif +Vss et le drain du transistor TCP2 est connecté au potentiel de masse. Initialement, le signal d'entrée C est à un niveau "0" et le signal C est à un niveau "1". Le transistor TCP2 se trouve donc validé tandis que le . transistor TCP1 se trouve bloqué. La borne de sortie 84 est ainsi chargée au #potentiel +1 vt au-dessus du potentiel de masse. Ce signal de sortie est appliqué aux électrodes de commande des transistors TBR1A3-TBR32A3 et TBR1B3 TER32E3 des figures 5A et 5B. Ce signal valide les transistors de telle sorte que les lignes BR1A-BR32A et BR1B-BRD2B se trouvent établies au potentiel +2vt au-dessus du potentiel de masse. Lorsque le signal C passe à un niveau "O" et lorsque le signal C passe à un niveau "1", le transistor TCP1 se trouve validé tandis que le transistor-TCP2 se trouve bloqué. La borne passe alors au potentiel +Vss, soit à un niveau "0". Ce niveau bloque les transistors TER1A3-TER32A3 et TBR1E3-TER32B3, ce qui permet aux lignes BR1A-ER32A et BR1B-BR32B de flotter à un niveau de +2Vt au-dessus du potentiel de masse jusqu'à ce qu'il apparaisse un signal de lecture de la cellule de mémoire sur une des lignes BR. La figure 11 illustre une forme de réalisation préférée d'un circuit générateur EOC et Z 86. Ce circuit comprend 22 transistors T#OC1-22 interconnectés comme montré sur le dessin. La borne Y des figures SA et 5B est connectée à la borne 88 et la borne CSC est connectée aux bornes 90, 96 et 106. Le signal CD est appliqué aux bornes 94 et 104, le signal C est appliqué aux bornes 92, 100 et 108, et le signal C est appliqué aux bornes 102 et 114. Un signal d'entrée extérieur R/W est appliqué à la borne 98 qui se trouve connectée au drain du transistor TEOC12. Le signal de sortie EOC apparaît à la borne 110 qui se trouve connectée à l'électrode de commande du transistor TEOC8 et à la source du transistor TEOC5. Les électrodes source des transistors TEOC1, TEOC2, TEOC6, TE'OC7, TEOC8, TEOC9, TEOC13, TEOC14 et TEOC20 sont toutes connectées au potentiel +Vss qui est typiquement de +16 volts.Le signal de sortie Z apparaît à la borne 112 qui se trouve connectée aux électrodes drain et de commande du transistor TEOC16 Les électrodes de commande des transistors TEOC4 et TEOC17, et les électrodes drain des transistors TEOC5, TEOC10, TEOC15, TEOC21 et TEOC22 sont toutes connectées au potentiel de masse. Les électrodes drain et source des transistors TEOC3, TEOC11 et TEOC19 sont connectées ensemble et elles servent essentiellement de condensateurs variables de tension. Les transistors TEOC16 et TEOC21 ont leurs électrodes de commande respectives connectésssaux électrodes drain et elles servent essentiellement#de diodes. On supposera pour commencer que l'on désire établir un cycle lecture/rafraichissement et que l'on ne désire pas lns- crire une nouvelle information dans la cellule de mémoire 16. Initialement, le signal C est à un niveau ItOl! et le signal C est à un niveau"1", le signal Y est à un potentiel +1Vt au-dessus du potentiel de masse et le signal CSC est à un niveau "O". Le signal R/w est maintenu à un niveau "O" pendant toute la durée de ce cycle. il est cependant nécessaire de maintenir seulement le signal R/w à un niveau "O" pendant un laps de temps court avant le moment où le signal CSC passe à un niveau "1". Le signal CD est maintenu à un niveau "O" pendant toute la durée de ce cycle de lecture.Avec cette combinaison de signaux d'entrée, le signal de sortie EOC est à un niveau "O" car le transistor TEOC5 est bloqué étant donné que son électrode de commande est au potentiel +16 volts par suite du fait que le transistor TEOC4 est validé et que le signal CSC est à un niveau "0". De plus, le transistor TEOC1 est validé et la borne 110, qui est la borne de sortie du signal EOC, est chargé au potentiel +Vss, c'est-àdire le niveau "O". Le passage du signal C et du signal e respectivement à un niveau "1" et O n'a aucun effet sur le signal de sortie EOC qui à ce moment est déterminé par les signaux X et CSC qui n'ont pas encore changé de niveau. Initialement, le signal de sortie Z à la borne 112 est au potentiel +16 volts. il en est ainsi car le transistor TEOC22 est validé puisque le signal e est "1" et que l'électrode de commande du transistor TEOC18 est par conséquent est à un po tentiel'de +1Vt au-dessus du potentiel de masse qui valide le transistor TEOC18. Comme le signal C est à un niveau "O", la borne 112 passe à un niveau "O" par suite de la conduction du transistor TEOC18. Lorsque les signaux C et C pass-ent respectivement à un niveau "1" et "O"t la borne 112 passe à un niveau "1". Cela se produit parce que le transistor TEOC22 devient bloqué et permet à l'électrode de commande du transistor TEOC18 de flotter au potentiel +1Vt.L'impulsion C de polarité négati#ve appliquée à la borne 114~rend le transistor TEOC18 conducteur et permet à la borne 112 de se décharger jusqu'au potentiel de masse. L'effet capacitif du transistor TOC19 permet au potentiel de l'électrode de commande du transistor TEOC18 de devenir négatif, permettant ainsi à la borne 118 de passer au potentiel de la masse. Le transistor TEOC21, qui est connecté comme une diode, empêche le potentiel de l'électrode de commande du transistor TEOC18 de devenir plus négatif que le niveau -1Vt sous le potentiel de masse. il ne se produit aucune variation du niveau du signal de sortie EOC jusqu'à ce que le signal d'entrée Y passe à un niveau "O". il faut remarquer que le signal CSC passe à un niveau "1" avant que le signal Y ne passe à un niveau "O". La commutation du signal CSC à un niveau "1" valide' le transistor TEOC5 et comme le transistor TEOC1 est toujours validé, un courant traverse les transistors TEOC1 et TEOC5. Par suite des dimensions physiques relatives de ces deux transistors, le potentiel de la bor respectivement aux électrodes de commande des transistors TCD4 et TCDIO. Le signal CSC est appliqué à la borne 118 qui se trouve connectée au drain du transistor TCD7. Le signal Z est appliqué à la borne 120 qui se trouve connectée à l'électrode de commande du transistor TCD8.Le signal R/w est appliqué à une borne 134 qui est connectée à l'électrode source du transistor TCD8. Le potentiel d'alimentation +Vss est appliqué aux électrodes source des transistors TCD1, TCD2, TCD3, TCD4, TCD10 et TCD11. Le potentiel de masse est appliqué aux électrodes drain du transistor TCD6 et source du transistor TCD9. La borne 132 qui est la borne de sortie du signal CD, est connectée à l'électrode source du transistor TCD6. Pendant un cycle de lecture, le signal CD doit rester à un niveau "O". Cette condition est réalisée car le transistor TCD6 n'est jamais validé pendant un cycle de lecture et le potentiel de la borne 132 est maintenu au potentiel +Vss car le transistor TCD1 ou le transistor TCD2 est validé ou parce que le potentiel de la borne 132 flotte à un niveau "0" même si les transistors TCD1 et TCD2 sont bloqués, puisqu'il n'existe aucun trajet pour assurer leur décharge. Supposons que l'on désire inscrire une nouvelle information dans la cellule de mémoire sélectionnée après extraction de l'information qui s'y trouvait stockée. Le signal d'entrée R/l passe d'un niveau "0" à un niveau "1" avant le moment où le signal CSC passe d'un niveau "0" à un niveau "1" comme décrit précédemment. Initialement, le signal de sortie CD à,laborne 132 est à un niveau "O" pour les mêmes raisons que celles expliquées plus-haut pour le cycle de lecture. Le signal d'entrée Z appliqué à la borne 120 valide le transistor TCD8 qui à son tour applique le signal R/w à l'électrode de commande du transistor TCD7. Antérieurement, pendant le cycle de lecture, le signal Z a validé le transistor TCD8 mais le signal R/w était toujours un "O" de sorte que le transistor TCD7 n'était jamais bloqué. Le signal CSC passe d'un niveau ttOtt à un niveau "1" avant le moment où le signal Y passe d'un niveau "1" à un niveau "0". L'électrode de commande du transistor TCD6 reçoit dès lors un signal avant que le transistor TCD1 ne se trouve bloqué. Cela signifie que le transistor TCD5 est validé et joue le rôle d'une capacité relativement grande qui couple les -électrodes source et draindu transistor TCD6.- Lorsque le transistor TCD1 est bloqué, le ne 110 est maintenu voisin de +16 volts.A ce moment, le transistor TEOC3 est validé et il a par conséquent une capacité notablement plus grande que précédemment lorsqu'il était bloqué (c'est-à-dire lorsque l'électrode de commande était au potentiel +16 volts). Lorsque le signal Y passe à un niveau "0", le transistor TEOC1 se trouve bloqué ainsi que le transistor TEOC2 car le signal d! entrée R/w appliqué à la borne 112 était à un niveau "0" avant que le #signal CSC passe à un niveau "1". La borne 110 peut alors se décharger dans le transistor TEOC5 et le potentiel baisse ainsi jusqu'à O volt. La capacité du transistor TEOC3 validé permet au transistor TEOC5 d'être fortement conducteur et la borne 110 peut passer au potentiel de la masse puisque l'électrode de commande du transistor TEOC peut devenir et devient négative en potentiel. Le signal d'entrée Y n'a aucun effet sur le signal de sortie Z à la borne -112. Le signal d'entrée CSS appliqué aux bornes 96 et 106 contrôle le signal Z. Lorsque le signal CSC passe d'un niveau "O" à un niveau "1", le signal de sortie Z passe à un niveau "O". il reste à ce niveau pendant le restant du cycle de lecture. Lorsque le signal C reprend un niveau "1", la borne Y passe d'un niveau "O" à un niveau "1". Ce niveau de la borne Y fait passer le signal de sortie EOC à la borne 110 au niveau 0. On supposera à présent qu'outre la lecture de l'infor station stockée dans une cellule de mémoire sélectionnée, on désire également qu'une nouvelle information soit écrite dans la cellule sélectionnée. Le processus est alors le suivant. Les mêmes conditions présentes initialement pendant un cycle de lecture existent dans ce cas-ci à deux exceptions près. La première est qu'avant que le signal CSC passe d'un niveau "O" à un niveau "1", le signal d'entrée Rï# à la borne 98 passe d'un niveau "O" à un niveau "1". Après que le signal CSC ait passé d'un niveau "0" à un niveau "1", le signal d'entrée R/#-'! peut être "1" ou "O". Typiquement, il reste à un niveau "1" jusqu'après que le signal CSC soit devenu un "1" et alors il passe à un niveau "O". Pendant le cycle de lecture, le signal EOC passe à un niveau "1" après que le signal d'entrée appliqué à la borne 88 est passé à un niveau "O".Le signal d'entrée H/W appliqué à la borne 98 polarise l'électrode de commande du tran sistor TEOC2 au potentiel de masse, validant ainsi ce transistor. Celui-ci devient donc conducteur ainsi que le transistor TEOC5 qui maintient le potentiel de la borne 110 approximativement à +15 volts. il en est ainsi car les dimensions physiques du transistor T30C2 sont beaucoup plus grandes que celles du transistor TEOC5. Le signal de sortie EOC reste par conséquent à un niveau "O". La seconde différence est que le signal d'entrée CD appliqué aux bornes 94 et 104 passe d'un niveau 1101t à un niveau "1" juste après que les signaux Y et Z soient passés à un niveau "O". Lorsque le signal CD est à un niveau "O", l'électrode de commande du transistor TEOC14 passe à un niveau "1", vali dant ce transistor. L'électrode de commande du transistor TEOC9 est par conséquent amenée au potentiel +16 volts qui bloque le transistor TEOC9. L'électrode de commande du transistor TEOC10 est validée et l'électrode de commande du transistor TEOC6 re çoit donc un signal 1 qui valide ce transistor.Celui-ci à son tour charge l'électrode de coemande du transistor TEOC2 au potentiel +16 volts qui bloque le transistor TEOC2. Celui-ci permet à la borne 110 de se décharger dans le transistor TEOC5 validé et permet au signal de sortie EOC de prendre un état 1. Le but du transistor TEOC8 est de maintenir le transistor TEOC2 bloqué lorsque le signal de sortie SOC passe à un niveau "1". Cela aide à couper aisément la conduction du transistor TEOC2 et permet au signal de sortie EOC de tomber plus rapidement au niveau "1". Le signal d'entrée CD passe à un niveau "O" avant que le signa#l C ne reprenne un niveau "1". Le retour du signal de sortie EOC à un niveau "O" est réalisé essentiellement comme au cours du cycle de lecture par le retour du signal C à un niveau "1". La figure 12 illustre la forme de réalisation préférée du générateur CD 114. Ce circuit comprend 11 transistors TCD1-11 interconnectés comme montré. Un signal d'entrée Y provenant de la borne Y de la figure'1 est appliqué à la borne 116 qui se trouve connectée à l'éleetrode de commande du transistor TCD1. Le signal EOC est appliqué à la borne 122, à la borne 128 et-à la borne 130. Ces bornes sont connectées aux électrodes de commande des transistors TCD3, TCD2 et TCD11, respectivement. Le signal C est appliqué aux bornes 124 et- 126 qui sont connectées respectivement aux électrodes de commande des transistors TCD4 et TCDIO. Le signal CSC est appliqué à la borne 118 qui se trouve connectée au drain du transistor TCD7. Le signal Z est appliqué àola borne 120 qui se trouve connectée à l'électrode de commande du transistor TCD8. Le signal d'entrée R/#1 est appliqué à une borne 134 qui est connectée à l'électrode source du transistor TCD8. Le potentiel d'alimentation +Vss est appliqué aux électrodes source des transistors TCD1, TCD2 TCD3, TCD4, TCD10 et TCD11.Le potentiel de masse est appliqué aux électrodes drain du transistor TCD6 et source du transistor TCD9. La borne 132, qui est la borne de sortie du signal CD, est connectée à l'électrode source du transistor TCD6. Pendant un cycle de lecture, le signal CD doit rester à un niveau "0". Cette condition est réalisée car le transistor TCD6 n'est jamais validé pendant un cycle de lecture et le potentiel de la borne 132 est maintenu au potentiel +Vss car le transistor TCD1 ou le transistor TCD2 est validé ou parce que le potentiel de la borne 132 flotte à un niveau "0", même si les transistors TCD1 et TCD2 sont bloqués, puisqu'il n'existe aucun trajet pour assurer leur décharge. Supposons--que l'on désire inscrire une nouvelle informati on dans la cellule de mémoire sélectionnée après extraction de l'information qui s'y trouvait stockée. Le signal d'entrée R/W passe d'un niveau "O" à un niveau "1" avan#t le moment où le signal CS#C passe d'un niveau "0" à un niveau "1" comme décrit précédemment. Initialement, le signal de sortie CD à la borne 132 est à un niveau "O" pour les mêmes raisons que celles expliquées plus haut pour le cycle de lecture. Le signal d'entrée Z appliqué à la borne 120 valide le transistor TCD qui à son tour applique le signal R/w à l'électrode de commande du transistor TCD7. Antérieurement, pendant le cycle de lecture, le signal Z a validé le transistor TCDS mais le signal R/W était toujours un "O" de sorte que le transistor TCD7 n'était jamais bloqué. Le signal CSC passe d'un niveau "0"-à un niveau "1" avant le moment où le signal Y passe d'un niveau "1" à un niveau "O". L'électrode de commande du transistor TCD6 reçoit dès lors un signal avant que le transistor TCD1 ne se trouve bloqué. Cela signifie que le transistor TCD5 est validé et joue le rôle d'une capacité relativement grande qui couple les électrodes source et drain du transistor TCD6. Lorsque le transistor TCD1 est bloqué, le potentiel +16 volts appliqué à la borne 132 se décharge dans le transistor TCD6 et la chute de potentiel qui se produit sur l'électrode source du transistor TCD6 est communiquée à l'électrode de commande de ce transistor de telle sorte que celui-ci devient plus fortement conducteur et décharge rapidement la borne 132 jusqu'à 0 volt. Après un laps de temps choisi préalablement. la commutation du signal de sortie CD de +16 volts au potentiel de masse fait passer le signal de sortie EOC du circuit 86 d'un niveau "O" à un niveau "1". Le signalinOC, qui a été établi à un niveau "1" par le signal de sortie CD, ramène le signal CD à un niveau "0". Le seul intervalle de temps dans lequel il se produit un passage de courant continu dans le circuit 114 est la courte période pendant laquelle le signal Y est à un niveau "1" et pendant laquelle le signal CSC est également à un niveau "1". A tous autres moments il n'y a aucune énergie de courant continu consommée en permanence. La figure 13 illustre une forme de réalisation préférée du circuit générateur CWA/CWB 136. Ce circuit comprend les transistors TC#1-13. La borne 138 est connectée à l'électrode de commande du transistor TCWI. le signal C est appliqué à la borne 140 qui se trouve connectée à l'électrode de commande du transistor TCW2 et à la borne 152 qui elle-même se trouve connectée à l'électrode de commande du transistor TCW13. Le signal d'entrée C est appliqué à la borne 142 qui est connectée aux électrodes drain et source du transistor TCAf8. La borne 144 est connectée à l'électrode de commande du transistor TCW11 tandis que la borne 146 est connectée à l'électrode de commande du transistor TCQ12. Le signal EOC est appliqué à la borne 154 qui se trouve connectée à l'électrode de commande du transistor TCW4. il est également appliqué à la borne 148 qui se trouve connectée à l'électrode de commande du transistor TCW5. Les électrodes source des transistors TCW1, TCW3. TC##4. TCW5. TC} TCW11 et TCW12 sont toutes con nectées au potentiel positif +Vss. Les électrodes drain des transistors TCW2, TCW10 et TCW13 sont connectées au potentiel de masse. La borne 156 qui sert de borne de sortie, est connectée à l'électrode source du transistor TCW10.Pour obtenir le signal de sortie CWA à la borne 156, il est nécessaire d'appliquer le signal d'entrée A4 à la borne 138, le signal Alc à la borne 150, le signal A-; à la borne 144 et le signal A4 à la borne 146. Pour obtenir le signal de sortie CWB à la borne 156, il est nécessaire d'appliquer A4 à la borne 138 et à la borne 144, et d'appliquer le signal A4 aux bornes 146 et 150. Initialement, le signal C est à un niveau "0" et le signal C est à un niveau "1". Les signaux A4 et A-4 sont tous deux des niveaux "0" à ce moment en raison des propriétés décrites plus haut du circuit inverseur 42. Le signal EOC est également à un niveau "O".Ces conditions valident le transistor TCW13 et l'électrode de commande du transistor TCW9 se trouve chargée au potentiel +1Vt. Le transistor TCU9 est par conséquent validé et l'électrode de commande du transistor de commande TCW10 se trouve chargée à un niveau 110'1. Le transistor TCW8, qui est connecté au condensateur se trouve validé. Lorsque le signal C passe à un niveau "1" et que par conséquent le signal C passe à un niveau "0", l'effet initial surnl'électrode de comme de du transistor TCW9, qui est au potentiel 1Vt, est de suivre le signal d'entrée C dans sa chute.Le transistor TCW9 conduit dès lors fortement et décharge ainsi l'électrode de commande du transistor TCW10 au potentiel 0 volt. Le signal d'entrée A4 appliqué à la borne 144 passe à un niveau "1", validant ainsi le transistor TCW11 en sorte que l'électrode de commande du transistor TCW9 se charge alors au potentiel +Vss. Le transistor TCl9 se bloque alors et laisse un niveau "1" (0 volt) subsister sur l'électrode de commande du transistor TCW10. Ce niveau "1" valide également le transistor TCW7 qui se trouve connecté en condensateur. le transistor TC.W2 se trouve alors validé (le transistor TCW1 est bloqué car les signaux A4 et A4 sont tous deux au potentiel +Vss à ce moment), ce qui valide le transistor TCW3. La borne 156 est ainsi chargée au potentiel +Vss.(Typiquement +16 volts). A ce moment, s'établit une conduction à travers les transistors TCW3 et TCW10. Les dimensions physiques#relatives des transistors TCW3 et- TCT.T10 sont telles que le potentiel à la borne 156 est approximativem#nt de + 16 volts. Lorsque le signal C passe à un niveau "O", le transistor TCW2 se trouve bloqué.L'électrode de commande du transistor TCW3 a son potentiel qui flotte à plus 1Vt jusqu'à ce que le signal d'entrée A4 devienne "1", validant ainsi le transistor TCW1, ce qui a pour effet de porter l'électrode de commande du transistor TCW3 au potentiel +Vss. Ce transistor se trouve donc bioqué. et la borne 156 peut se décharger dans le transistor TCW10 jusqu'au niveau "1" (O volt). Le couplage capacitif constitué par le transistor TCW7 est év#ident pour l'homme de l'art et ne sera pas décrit ici. Lorsque le signal EOC appliqué aux bornes 148 et 154 devient "1", les transistors TCli4 et TCW5 deviennent conducteurs et la borne de sortie 156 se trouve chargée à un niveau "O" (+ 16 volts). L'électrode de commande du transistor TCW10 est rétablie au potentiel +Vss; ce qui a poureffet de bloquer le transistor TCV10. Au moment où le réseau A est sélectionné, le niveau du signal CWA doit passer à l'était "1 " à partir de l'état normal "O". Afin d'assurer qu'aucune information ne soit extraite de l'une quelconque des cellules de mémoire re 16 du réseau B, il est nécessaire que le signal C# reste au niveau "O" pendant l'entièreté du cycle comme on lte. indiqué plus haut, le signal Cl à la borne 156 est obtenu en appliquant le signal A4 à la borne 138 et le signal A4 à la borne 150. Tout comme lorsque le signal CYJA est produit, le potentiel sur l'électrode de commande du transistor TCW10 est établi à 0 volt et le potentiel de la borne 156 est établi à +16 volts. Le signal 7A laisse le transistor TCW3 validé, la borne 156 restant dès lors au niveau "O " (+ 16 volts). Le signal A4 sur l'électrode de commande du transistor TCW6 valide celui-ci de sorte que l'électrode de commande du transistor TCW10 se trouve chargé à +Vss. Le transistor TCWIO se trouve alors bloqué et la consommation d'énergie reste relativement faible. La lecture d'une information de la cellule de mémoire 16 sélectionnée et le rafraîchissement de l'information stockée dans cette cellule est alors achevée et il est temps de rétablir le système dans son état initial. La borne Y est établie qu niveau "O " après que la ligne WW1A soit portée à un niveau "O tt afin de permettre le rafraîchissement . La borne Y sert d'entrée pour un circuit générateur de signaux EOC et Z 86. Le changement de potentiel de la-borne Y qui passe àun niveau n O " porte le signal de sortie EOC d'un niveau "0 " à un niveau "1 ".Ce changement d'état du signal EOC est appliqué au circuit générateur CWA/CT#.1B de la figure 13 et au circuit générateur C50 de la figure 7 (ou au circuit générateur 5 152 de la figure 14) et au circuit générateur CSA/CSE de la figure 8. Lorsque le signal EOC passe d'un niveau " o 0" à un niveau "1 ", le signal de sortie CWA du circuit générateur ou de la figure 13 se trouve ramené d'un niveau "1 " à un niveau "0", soit l'état initial. Le signal de sortie-CWB est maintenu à un niveau "0 " pendant toute l'entièreté du cycle de lecture. Le retour du signal CWA à un niveau "0" rétablit la ligne WR1A à un niveau ."0 " (typiquement +16 volts).Le passage du-signal EOC à un niveau "1 " fait également passer le signal de sortie CSA du circuit générateur 56 de la figure 8 d'un niveau "1 " à un niveau "O ". La ligne 1fU1A se trouve ainsi ramenée au potentiel wort initial, toutes les autres lignes WW étant un potentiel "o 1 et restant à ce potentiel. Lorsque le signal C reprend un ctat "1 r, les lignes }RS1-32 sont-toutes ramenées à leur état initial, soit un potentiel +Vt au-dessus du potentiel de la masse. La sortie du circuit générateur 78 de la figure 10 est porté à un niveau +1Vt au-dessus du potentiel de la masse.Les transistors CBR1A3/TBR32A3 et TBRiB3-TBR32B3 se trouvent alors validés, ainsi que le transistor TLX qui rétablit la borne X à la valeur initiale de +2Vt au-dessus du potentiel de la masse et les lignes BR1B-BR32B reprennent toutes leur potentiel initial de +2Vt au-dessus du potentiel de la masse tandis que le signal C sert également de signal d'entrée du circuit générateur 86. Lorsque le signal ff passe d'un niveau "O " à un niveau "1 ", le signal de sortie EOC se trouve ramené au niveau "0" initial. Un autre cycle peut alors commencer. Le signal C rétablit également toutes les lignes ASL et DSL à l'état initial ainsi que tous les autres circuits de commande. La figure 14 illustre la forme de réalisation préférée d'un circuit générateur C 158. Ce circuit comprend dixhuit transistors TCI-18 interconnectés comme montré. Les électrodes drain des transistors TC3, TC4, TC9, TCI7, et TCI8 sont toutes connectées au potentiel de masse. Les électrodes de commande des transistors TC8 et TC10 sont également connectées au potentiel de masse. Les électrodes source des transistors TCI, TC2,# TC5, TC6, TCII, TC12, TC15 et TC16 sont connectées au potentiel +Vss. Le signal'EOC est appliqué aux électrodes 160 et 168 qui sont connectées à l'électrode de commande du transistor TC1 et à l'électrode source du transistor TCS, respectivement.La borne 178, qui est-connectée à l'électrode source du transistor TCI4 et Cela résistance RC, sert de borne de sortie à laquelle apparaît le signal C. Ce signal est appliqué aux bornes 162 et 172. Celles-ci sont connectées aux électrodes de commande des-transistors TC2 et TC16, respectivement. Le signal d'entrée C se trouve appliqué à la borne 170 qui est connectée aux électrodes de commande des transistors TC6 et TCII. Le signal d'entrée CWA se trouve appliqué aux bornes 164 et 174 qui sont connectées aux électrodes de commande des transistors TC3 et TC17, respecti vement. Le signal d'entrée CWS est appliqué aux bornes 166 et 176 qui sont connectées aux électrodes de commande des transistors TC4 et TCI8, respectivement. Initialement, le signal est un "zéro", le signal 71 est un "1 ". Les signaux CWA, CVC et EOC sont des "0". Lorsque le signal C passe à un niveau "1", la borne 178 rend un niveau "O ". Un courant traverse alors le transistor TC11 et la résistance RC. Le transistor TC11, en effet, est validé lorsque l'électrode de commande est connecté à la borne 10, la borne de sortie du signal C. De plus, le transistor TC6 se trouve également validé et fait passer l'électrode de commande du transistor TC15 au niveau Vss, ce qui a pour effet de bloquer ce transistor. Le transistor TCi4 est également bloqué puisque l'électrode de commande du transistor TC14 est connecté à l'électrode de commande du transistor TCl5 par l'intermédiaire du transistor TC#O validé. Un laps., de temps prédéterminé plus tard, le signal CWA ou le signal CWB passe d'un niveau "0 " à un niveau "1 ". Les transistors TC5 -et TCI2 sont validés à ce moment car le potentiel sur les électrodes de commande respectives se décharge jusqu'au niveau de +1Vt au-dessus du potentiel de masse. Comme la borne 178 est déjà au potentiel +Vss, ce potentiel reste au niveau "0 It. Lorsque le signal EOC va d'un niveau ' " à-un niveau "1 ", le transistor TC9 se trouve validé car l'électrode de commande du transistor TC9 est connecté à la borne 168 par l'intermédiaire du transistor TC8 conducteur. Le signal EOC est également appliqué à la borne 160 et valide le transistor TC1 qui charge l'électrode de commande du transistor TC5 au potentiel +Vss. Le transistor TC5 se trouve ainsi bloqué. A ce moment, les deux signaux CWA et C#1B ont repris leur niveau " O " s'ils étaient au niveau "1 ". En conséquence, les transistors TC3, TC4, TC17 et TCI8 sont bloqués. Un courant traverse les transistors-TC6 et TC9. Par suite des dimensions physiques relatives des transistors TC6 et TC9, le potentiel sur l'électrode de commande du transistor TC10 est maintenu aussi près que:possible de +16 volts. A ce-moment, le transistor TC7 qui est connecté comme une capacité, est validé et il présente une capacité notablement plus grande qu'antérieurement lorsqu'il était bloqué. Lorsque le signal d'entrée C passe au niveau "O ", les transistors TC6 et TC11 se trouvent bloqués. L'électrode de commande du transistor TC15 peut alors se décharger dans le tran -sistor TC9 et le potentiel tombe jusqu'à O volt. L'effet capacitif du transistor TC7 conducteur permet au transistor TC9 d'être fortement conducteur et de porter l'électrode de commande du transistor TC15 au potentiel de masse. Le transistor TOC14 est également rendu conducteur à ce moment car son électrode de commande est connecté à l'électrode de commande et du transistor TC15 par l'intermédiaire du transistor TCIO conducteur. Un courant traverse donc les transistors TCI2 et TC14. Par suite des dimensions physiques relatives des transistors TCî2 et TC14, le potentiel de la borne 178 est maintenu voisin de +Vss. A ce moment, le transistor TOC13 se trouve également validé et présente une capacité plus grande que lorsqu'il était bloqué. Le transistor TC15 conducteur charge l'électrode de commande du transistor TC12 au potentiel +Vss, et il bloque par conséquent le transistor Tu12. La borne 178 peut alors se décharger dans le transistor TC14 et le potentiel tombe ainsi jusqu'à O volt. L'effet capacitif du transistor TC13 conducteur permet au transistor TC14 de devenir fortement conducteur et de porter la borne 178 au potentiel de masse puisque l'électrode de commande du transistor TC14 peut devenir négatif en potentiel et le devient. Le retour du signal C à un niveau "1 " démarre le cycle de mémoire entier. Les figures 15A et 15B montrent les formes d'ondes du signal d'horloge C, du signal R/W, et tous les signaux résultants. On a supposé quelles signaux d'information d'entrée AO-A9 ont été appliqués aux entrées appropriées de la mémoire avant que le signal d'horloge C ne passe du niveau initial ' " au niveau "1 ". Les formes d'ondes de la figure 15A correspondent à un cycle de lecture de la mémoire 10, les formes d'ondes de la figure 15B correspondent à un cycle de lecture/ écriture. La figure 16 illustre un plan mémoire 500 comprenant quatre mémoires 10 qui sont disposées en deux rangées et deux colonnes. Chaque mémoire 10 reçoit des signaux d'entrée AO-A9. Toutes les entrées AO des quatre mémoires sont connectées ensemble. il en est de même de toutes les autres entrées. La borne de sortie 504 d'un circuit de sélection de microgalette séparé 502 est connectée aux entrées des circuits inverseurs d'adresse C des; circuits inverseurs d'adresse 42. Les circuits de sélection 502 ont, chacun une borne d'entrée H et une borne-d'entrée V. Les entrées H des deux circuits de sélection 502 de la première rangée sont connectées ensemble à la borne HI. Les deux entrées H des circuits de sélection 502 de la deuxième rangée sont connec tées à la borne H2.Les deux entrées V des circuits de sélec tion 502 de la première colonne sont connectées ensemble à la borne V1 tandis que les deux entrées V des circuits de sélection 502 de la deuxième colonne sont connectées ensemble à la borne V2. Le circuit 502 comprend cinq transistors TCS1-TCS5. La borne d'entrée H est connectée aux électrodes sources des transistors TCS3 et TCS5. La borne d'entrée V est connectée à l'électrode source du transistor TCS1. Les électrodes de commande et drain du transistor TCS1. Les électrodes de commande et drain du transistor TCS1 sont connectées au potentiel de masse et à l'électrode de commande du transistor TCS2, respectivement. Les électrodes de commande, drain et source du transistor TCS3 sont connectées à ltélectrode de commande du transistor TCS2, au drain du transi-stor TCS5 et à la source du transistor TCS5, respectivement. Le drain et l'électrode source du transistor TCS2 sont connectés ensemble aux électrodes source des transistors TCS3 et TCS5.Le transistor TCS2' est par conséquent connecté comme un condensateur qui couple les électrodes source des transistors TCS5 et TCS3 à l'électrode de commande du transistor TCS3. L'électrode de commande du transistor TCSS est connecté au drain du transistor TCS5, au drain du transistor TCS4 et à la borne de sortie 504. Le drain du transistor TCS4 est connecté à la borne 504~qui se trouve connectée à la borne de commande TCS4 par l'intermédiaire d'un inverseur I.-L'électrode source du transistor TCS4 est connecté au potentiel +VSS. La borne de sortie 504-est excitée uniquement si les entrées h et v correspondantes sont toutes deux au ni veau- "1 ". Les signaux d'entrée AO-A9 appliqués aux quatre mémoires 10 se trouvent appliqués en même temps comme signaux dtadresse aux lignes V1 et V2. Une courte période de ces signaux d'adressesest appliqué aux lignes H1 et H2. Si l'on désire exciter le circuit 502 connecté à l'intersection des lignes H1 et VI, ces deux lignes se trouvent portées à un niveau "1 ".Initialement, toutes les lignes H et V sont à un niveau "O". Le signal sur la ligne V1 est d'abord appliqué au transistor TCS1 -qui est conducteur. Les électrodes de commande des transistors TCS3 et TCS2 passent alors à un niveau de +îVt au-dessus du potentiel de masse. Les transistors TCS3 et TCS2 sont ainsi rendus conducteurs et la ligne H1 passe d'un niveau "O" à un niveau t'1 ". Ce changement de potentiel sur,l'électrode source du transistor TCS3 est appliqué à l'électrode de commande de ce transistor et ainsi ltélectrode de commande de ce transistor tombe en-dessous du potentiel de masse, ce qui rend ce transistor TCS3 conducteur.La borne 504 passe ainsi à un niveau "O ". Le niveau "1 " apparaissant à la borne de sortie 504 se trouve inversé par l'inverseur I et il bloque le transis- tor TCS4. Cela permet à la borne 504 de rester au niveau "1 ". Normalement, pour amener la borne 504 au niveau "O", l'en trée.H est d'abord portée à un niveau "O ", puis l'entrée V se trouve portée à un niveau "O ". Si, pour une raison quel- conque, l'entrée V est excitée en premier lieu, la borne 504 ne se trouverait pas ramenée au niveau "0 " le transistor TCS5 (connecté comme diode) qui provoque le retour au niveau "O ". Le niveau "1 " appliqué à la mémoire 10 situai à l'intersection des lignes H1 et V1 rend conducteur le transistor connecté à l'entrée C des circuits inverseurs d'adresse 42. Cela permet aux signaux d'entrée AO-A9 d'être appliqués aux réseaux A et B de la mémoire située à l'intersection des lignes H1 et Vî. Il importe de remarquer que lorsqu'un circuit inverseur d'adresse reçoit un signal C de niveau "1 ", la charge capacitive des circuits d'excitation (non représentés#) qui procuisent les signaux d'entrée AO-A9 est considérablement accru par rapport à la charge qui existe avant. C'est pourquoi, la charge capacitive du circuit d'excitation produisant le signal AO (non représenté) est beaucoup plus faible que lorsque le transistor C d'entrée est bloqué que lorsqu'il est conducteur. Comme les signaux AO-A9 sont appliqués aux quatre circuits 10 et comme un de ces circuits seulement est excité, la charge capacitive des circuits d'excitation des signaux d'entrée AO-A9 est maintenue relativement faible.C'est le contraire de ce qui se passe dans les mémoires antérieures de l'état de-l'art, dans lesquelles toutes les entrées sont câblées directement aux circuits qui excitent les cellules de mémoire. Cela signifie que meme lorsqu'un des réseaux seulement est excité à la fois, toute, ou presque toute la capacité d'entrée de tous les réseaux de mémoire est chargé sur chaque circuit d'excitation d'entrée. il en résulte une perte de la vitesse du système et l'énergie consommée par les circuits d'excitation d'entrée doit être augmentée pour maintenir la même vitesse que dans le système selon l'invention. Les figures 17A et 17B illustrent une mémoire 300 comprenant les circuits d'adresse horizontale 302 les circuits d'adresse verticale 304, un réseau A de cellules de mémoire 306, un réseau B de cellules de mémoire 306, des circuits lecture/écriture/réécriture 308, et des circuits entrée/sortie 310. Les cellules de mémoire du réseau A et du réseau B sont disposées en rangées et colonnes. Une rangée et une colonne sont connectées à chacune des cellules 306. Les rangées connectées aux cellules du réseau 1 sont appelées lignes de mots Wl A-Wl 6A. Les colonnes du réseau A sont notées EIA-32A. De même, des rangées et colonnes du réseau B sont notées respectivement W1B-W16B et B1B-B32B. Les colonnes B1A-B3-2A et B1B-B32B sont connectées au circuit lecture/écriture/réécriture 308. De plus, les colonnes B1B-B32B sont connectées aux circuits entrée/sortie 310. Les rangées Wl A-Wl 6A et W1B-W16B sont connectées au circuit d'adresse horizontale 302. Le circuit d'adresse vertical 304 est connecté au circuit .entrée/sortie 310 par l'intermédiaire de lignes de sélection de données DS1-DS32. Chacune des rangées et des colonnes W1A-W16A WlE-WI6E, 31A-B32A Et B1B-B32B a une capacité parasite-distincte qui lui est associée. La capacité notée CpW1A est la capacité associée à la rangée WIA. La capacité notée CPB1B est celle qui est associée à la colonne BIB, etc. Les bornes d'entrée AO à A4 #et C sont connectées au circuit d'adresse horizontal 302, les bornes d'entrée AS à A9 sont connectées au circuit d'adresse vertical 304. Les rangées W1A-;ç16A sont connectées aux électrodes de commande des transistors TW1A-TW16A respectivement. Les rangées W1B-W16B sont connectées aux électrodes de commande des transistors TW1B-TW16B, respectivement. Les électrodes source des transistors TW sont toutes connectées à la tension d'alimentation Vss, les drains de ces transistors étant connectés à une ligne commune LXX. Le. drain d'un transistor TLYA est connecté à la ligne LYWV-. Une-borne XX est également connectée à la ligne LXX. La cellule de mémoire 306 comprend un transistor à effet de champ avec une capacité Cs connecté à la source. L'électrode de commande de chacun de ces transistors de chaque mémoire est connectée à une ligne W et le drain est connecté à une ligne B. Le schéma de base de la cellule de mémoire 306 et son mode de fonctionnement sont bien connus dans le domaine de l'art. La structure interne du circuit d'adresse horizontale 302 est identique au circuit d'adresse horizontal 12 décrit précédemment sauf que les transistors T1A8-T16A8 et TAB8-T16E8 et les résistances RWWA-RWW16A et et RWW1B-RWW16B ainsi que toutes les lignes lfW sont éliminées. Le circuit d'adresse horizontal 302 permet de sélectionner une ligne ASA parmi 16 et une ligne ASE parmi 16. Le circuit d'adresse vertical 304 permet de sélectionner une ligne DS parmi 32. Ces circuits fonctionnent essentiellement de la même manière que les circuits-décrits précédemment en se référant aux figures lA et 1B sauf qu'il y a une seule ligne de commande horizontale (w) par rangée de cellules de mémoire 306 et une ligne de commande verticale (B) par colonne de cellules de mémoire 306. Les lignes DS du circuit 304, qui correspondent aux lignes DSL du circuit 14 des figures lA et 1B, sont connectées au circuit entrée/sortie 310. Celui-ci a des sous-circuits R/W1-32 identiques au sous-circuit 1 de la figure 5B. De plus, il comprend les transistors équivalents aux transistors TD01- TE06 et TDO-et TDI. Ce circuit entrée/sortie est par conséquent en tout pout identique au circuit 18 des figures SA et 5B.précédemment décrites. Les lignes B1B-B32B sont connectées au circuit entrée/sortie 310 comme montré sur les dessins. Le circuit lecture/écriture/ré écriture 308 comprend trente-deux bascules GFF1-GFF32 commandées chacune par un signal commun OS- appliqué à l'électrode de commande du transistor T308. Le signal CS est engendré par le circuit générateur 311. La sortie de ce circuit est également connecté au circuit entrée/sortie 310 comme montré. Les électrodes drain et source du transistor T308 sont connectées aux bascules GFF#-GFF32 et au potentiel Vss, respectivement.Lorsqu'on désire extraire une information d'une cellule de mémoire sélectionnée, par exemple la première cellule située à l'intersection des lignes WIA et Bi, la ligne WIA se trouve excitée (c'est-à-dire établit un potentiel ttX ") par le circuit d'adresse horizontale 302. Selon l'information stockée dans la cellule sélectionnée 306, le potentiel de la ligne BIA est établi-à un niveau "i " ou à un niveau "O". La bascule correspondant aux lignes BtA et BIB établit automatiquement le potentiel de la ligne BIB à un niveau de référence qui est situé à mi-chemin entre un niveau "1 " et un niveau "O'. La bascule GFEI du circuit 308 détecte le potentiel présent sur la'ligne B1A correspondant à la cellule de mémoire 306 sélectionnée et provoque l'amplification de l'information re çue de la'cellule et sa réécriture dans la cellule par ltinter- médiaire de la ligne B1A et son-impression sur la ligne B1B qui se trouve connectée. à la borne de sortie DO par l'intermédiaire du circuit 310. Afin d'écrire une nouvelle information dans une cellule de mémoire sélectionnée quelconque du réseau A ou du#réseau B, il est nécessaire d'appliquer le signal d'entrée à l'entrée DI du circuit 310 et d'exciter l'entrée R/w. Les types de circuit de commande de base utilisés dans le montage des figures 1k et 1B ont été appliqués à la cellule de mémoire à un seul transistor des figures 17A et 17B. Diverses modifications sont possibles et de nombreux détails ont été laissés à l'appréciation de l'homme de l'art. Une mémoire à 1024 bits semblable à la mémoire illustrée aux figures 1A et 1B et comprenant les formes de réalisation préférées du-circuit da commande illustré- aux figures 6 et 8 à 14, a été fabriquée sur une microplaquette intégrée unique. Le circuit de sélection de microplaquette de la figure 16 a également été inclus. Cette microplaquette avait des dimensions de 3,55t x 21921 millimètres environ C140 mils x 115 mils). Tous les transistors-sont des transistors à effet de champ à électrode de commande isolée à canal E. Un temps d'accès typique est d-e 180 nanosecondes et un cycle typique a une durée de 500 nanosecondes. La dissipation d'énergie typique est de 160 milliwatts. Soixante-quatre de ces mémoires à 1024 bits ont été connectées ensemble pour former un plan mémoire de 64.000 bits de capacité. Le concept fondamental utilisé dans tous les circuits de commande décrits ici est de tendre à minimiser la dissipation d'énergie par l'alimentation d'un circuit juste avant le moment où il est nécessaire. De plus, la synchronisation des- impulsions de temps a été rendue à peu près complètement automatique puisqu'une fois que les conditions initiales sont établies, toutes les autres conditions se présentent dans la séquence convenable car le circuit approprié n'est pas validé a#vant qu'une condition antérieure ne soit établie. Les signaux de commande C, R/V et A4 servent à la commande, dans la séquence correcte, de tous les autres signaux de commande qui sont produits sur la microplaquette. La figure 18 illustre un- circuit.intermédiaire d'entrée 10 comprenant six transistors à effet de champ à électrode de commande isolée T12, T14, T16, T18, T20 et T22, tous ces transistors étant du type à canal E. Les électrodes source, de commande et drain du transistor T12 sont connectées à une tension d'alimentation positive +Vss, à l'électrode source du transistor T18 et à l'électrode source du transistor T22, respectivement. La borne 18 est connectée à-ltélectrode source du transistor T22. Les électrodes source, drain et de commande du transistor.T14 sont collectées au potentiel +Vss, à l'électrode de commande du transistor T22 et à la borne 12, respectivement. Les électrodes source, drain et de commande du transistor T16 sont connectées au potentiel +Vss, à l'électrode source du transistor T18 et à l'électrode de commande du transistor T22, respectivement. Les électrodes de commande et drain du transistor T18 sont connectées à la borne 12 et à un point de potentiel de masse, respectivement.L'électrode drain du transistor T22 est connectée à un point de potentiel de masse, le drain du transistor 20 étant connecté aux électrodes de commande des transistors T15 et T22 et au drain du transistor T14. La borne 14 est connectée à l'électrode de commande du transistor T20 et la borne 16 est connectée à l'électrode source du transistor T20. Les électrodes drain et source d'un transistor à effet de champ se trouvent inversées lorsque s'inverse le sens du courant traversant le transistor. Les bornes 12 et 14 servent de bornes d'entrée pour les signaux de commande tandis que la borne 16 sert de borne d'entrée pour les données. La borne 18 sert de borne de sortie. Le circuit décrit est utile comme circuit intermédiaire d'entrée dans une mémoire dynamique. Comme tel, le circuit sert d'interface entre la source d'information produisant les signaux à stocker et la mémoire offrant les emplacements de stockage. Aux bornes 12, 14 et 16, respectivement, sont appliqués un signal C, un signal CSC et un signal de donnée d'entrée DI. Des formes d'ondes de ces signaux sont montrées à la figure 19 qui montre également la forme 'onde de sortie DO apparaissant à la borne 18. Le circuit représenté estavantageusement prévu sur la même microplaquette que la mémoire ellemême de telle sorte que chacun de ces transistors doit avoir les mêmes caractéristiques de foncticnnenent que ceux do la mémoire. Une considération importante pour l'uti- lisation du circuit intermédiaire d'entrée avec une telle mémoire est que le niveau des signaux de donnée Itotr peut varier du niveau "O" ou existe#sur une microplaquette de circuit intégré sur laquelle la mémoire est réalisée. Le niveau "O" sur la microplaquette est essentiellement égal au potentiel +Vss utilisé sur la microplaquette. Si un niveau "0" fourni extérieurement a une valeur qui est de plusieurs volts plus positif que le niveau "O" produit au sein même du circuit, des signaux erronés se trouveraient introduits dans la mémoire. La figure 19 illustre les formes d'ondes C, CSC et DI qui sont appliquées aux bornes 12, 14 et 16, respectivement, du circuit tampon. La forme d'onde de sortie DO qui apparaît à la borne 18 est également représentée. Initialement, le signal C est un "1" et le signal CSC est un O. En conséquence, les transistors T14 et T18 sont initialement conducteurs, tandis que le transistor T20 est initialement bloqué. Un transistor est dit conducteur si son électrode de commande est polarisée en sorte telle qu'un canal existe entre les électrodes drain et source du transistor, afin de permettre la conduction de celui-ci. Un transistor est dit bloqué lorsqu'un tel canal n'existe pas et qu'il ne peut y avoir essentiellement aucune conduction dans le transistor.Les signaux d'entrée indiqués ci-dessus font en sorte que les drains des transistors T14 et T20 et les électrodes de commande des transistors T22 et'T16 se chargent jusqu'au potentiel +Vss (typiquement +16 volts). Les transistors T22 et T16 se trouvent alors bloqués. Comme à ce moment le transistor T18 est conducteur, l'électrode source du transistor T18 et l'électrode de commande du transistor T12 prennent un potentiel de +Vt au-dessus du potentiel de l'électrode de commande du transistor T18 qui est à un niveau "1" (typiquement le potentiel de la masse). Ce niveau de +7Vt est suffisant pour rendre le transistor T12 conducteur et pour amener la-borne 18 (c'est-à-dire le drain du transistor Tri2') à se charger au potentiel +Vss, soit un niveau "O". On remarquera que puisqutà ce moment les transistors T16, T20 et T22 sont bloqués, il n'y a aucun débit de courant continu possible. Lorsque le signal C passe à un niveau "O" tandis que le signal CSC reste au niveau "0", les transistors T14 et T18 se trouvent bloqués et l'électrode de commande du transistor T12 flotte à un potentiel de +1Vt au-dessus du potentiel de la masse, Le transistor T12 reste donc conducteur et le potentiel de la borne 18 est maintenu au niveau +Vss. Avant quelle signal CSC ne soit porté à un niveau "1", l'information d'entrée DI constituée d'un 1 ou d'un "O" est appliquée à la borne 16. Le signal CSC est alors porté au niveau "1" afin de valider le transistor T20. Si la donnée d'entrée est un "1" (niveau qui est théoriquement au potentiel de la masse ou au voisinage de ce potentiel), le drain du tran sistor T20 se décharge au plus de 1 Vt par rapport au niveau du signal "1" appliqué. Le transistor T22 se trouve par conséquent rendu conducteur. En conséquence, le transistor T12 se trouve bloqué, puisque le transistor T16 est conducteur et que le drain du transistor T1 et l'électrode de commande du transistor T12 sont chargés au potentiel +Vss.Comme le transistor T22 est conducteur, la borne 18 peut se décharger à travers le transistor T22. La borne 18 se décharge du potentiel +Vss jus qu là +2Vt au-dessus du potentiel de l'électrode de commande du transistor T20. Ce niveau de sortie est déterminé comme étant un "1". Le signal C reprend alors un niveau "1", Les transis tors' T14 et T18 sont de nouveau rendus conducteurs et le drain du transistor- T14 passe rapidement du potentiel +îVt au-dessus du potentiel de-masse jusqutau potentiel +Vss0 Les transistors T16 et T22 sont donc bloqués.Comme le transistor T18 est conducteur, le drain de-ce transistor se décharge du potentiel +Vss jusqu'à +lVt au-dessus du potentiel de la masse. Le transistor.T12 est une fois encore rendu conducteur et la borne 18 est de nouveau chargée au potentiel +Vss. Le signal CSC reprend alors le niveau "0" et un nouveau cycle peut commencer. Le niveau du signal fil peut être aussi positif qu'une tension de seuil au-dessus du potentiel de la masse sans avoir aucun effet préjudiciable sur le niveau du signal de sortie "1". Cela est dû au fait que le drain du transistor T20 prend un potentiel de +1Vt au-dessus du potentiel de l'électrode de commande du transistor T20 aussi longtemps que le niveau du signa#l d'entrée est inférieur ou égal à un potentiel de seuil. Si avant le moment où le signal CSC passe du niveau initial rigii à un niveau "1", le signal d'entrée appliqué à la borne 16 est un "O" au lieu d'être un "11', le potentiel du drain du transistor T20 reste essentiellement au niveau +Vss et les transistors T22 et T16 restent bloqués. Le transistor T12 reste conduc#teur et la borne 18 reste par conséquent au potentiel +Vss, soit le niveau 0. Le signal d'entrée "O" peut être plus positif qu'un niveau "O" normal (typiquement +16 volts) sans effet préjudiciable sur la mémoire. Un niveau plus positif que +16 volts rend les transistors T22 et T16 plus bloqués que par un signal de niveau +16 volts. Ainsi, comme le transistor T16 est bloqué et que l'électrode de commande du transistor T12 flotte à un potentiel de +7Vt au-dessus du potentiel de la masse, le transistor T12 continue à être conducteur. La borne 18 reste donc au potentiel +Vss, soit le niveau "O". Ce niveau "O" est théoriquement identique aux autres niveaux "O" qui existent sur la micro-plaquette de circuit intégré contenant l'entièreté de la mémoire.Le niveau d'un signal d'entrée "0" qui est plus positif que le niveau "O" qui existe dans la mémoire est transformé par le circuit tampon 10 en un niveau "0" qui existe dans la mémoire. Si le niveau du signal d'entrée "O" est légèrement plus bas que le niveau "O" qui existe dans la mémoire, la sortie du circuit tampon 10 maintient toujours théoriquement le même niveau "0" que celui qui existe dans la mémoire. Aussi longtemps que le niveau du signal d'entrée "O" est compris dans une valeur de seuil de +Vss, les transistors T16 et T22 restent bloqués. En conséquence, le transistor T12 reste conducteur et la borne 18 reste chargée au potentiel +Vss, soit un niveau "O" qui est théoriquement identique à tous les niveaux "0" existant dans la mémoire. Les niveaux de sortie "1" et "O" du circuit tampon 10 sont théoriquement identiques aux niveaux existant dans la mémoire, même lorsque les signaux d'entrée du circuit tampon ne le sont pas. Il en résulte un élargissement des marges de fonctionnement de toute la mémoire. Comme montré à la figure 19, un signal d'entrée DI de niveau "1" est typiquement maintenu jusqu a un certain moment après que le signal C soit-ramené au niveau "1". Le maintien du signal d'entrée DI au niveau "1" après que le signal C soit ramené au niveau 1 permet aux transistors T12 et T22 d'être tous .deux conducteurs jusqu'à ce que le signal CSC reprenne un niveau "O". Cela signifie que pendant cet intervalle de temps, il existe un trajet de courant continu entre le potentiel +Vss et le potentiel de la masse, cet intervalle de temps pouvant être de l'ordre de 25 nanosecondes, La dissi pation d'énergie typique du circuit tampon, lorsqu'il est utilisé dans un système de ce genre, n'est que de 2 milliwatts. Far conséquent, pendant cette période de temps, il se produit un fonctionnement en courant continu. Ce trajet de courant continu peut être éliminé en ramenant le signal d'entrée DI à un niveau "0" en même temps que le signal C reprend un état "1 ". Le transistor T22 se trouve alors bloqué et ne permet pas llétablissement dgun trajet de courant continu entre le potentiel +Vss et le potentiel de la masse par l'intermédiaire des transistors T12 et T22. La ligne verticale en trait interrompu sur le diagramme de la forme d'onde DI,à la figure 19 illustre ce mode de fonctionnement possible. Du point de vue système, il n1 est pas souhaitable d'exiger le retour d'un signal de donnée d'entrée de niveau "1" au niveau "O" en même temps que le signal U reprend un niveau "1". Les économies mineures de consommation d'énergie sont loin d'équilibrer l'assouplissement des exigences de synchronisation. La figure 20 illustre un circuit générateur d'impulsion de tension comprenant sept transistors à effet de champ T1-T7. Les électrodes source et de commande du transistor TI sont connectées à une tension d'alimentation +Vss et à une borne 3, respectivement. Le drain du transistor T: est connecté à lté- lectro.de source et au drain du transistor T2, à l'électrode source du transistor T3 et à une borne 9. L'électrode de commande du transistor T2 est connectée à 1'électrode de commande du transistor T3 et au drain du transistor T4. L'électrode source du transistor T4 est connectée au drain et à l'électrode source du transistor T5 et à une borne 5. L'électrode de commande du transistor T7 est connectée à une borne 7. Les électrodes drain des transistors T3, T6 et T7 sont toutes connectées au potentiel de la masse.La borne 9 sert de borne de sortie et les bornes 3, 5 et 7 servent de bornes d'entrée. Les formes d'ondes appliquées aux bornes 3, 5 et 7 ainsi que la forme d'onde de sortie résultante à la borne 9 sont montrées à la figure 21. Initialement, la borne 5 est à un niveau "O" (typiquement +16 volts) tandis que les bornes 3 et 7 sont à un niveau "1" (typiquement le potentiel de la masse). Ces conditions rendent le transistor T7 conducteur et les électrodes de commande des transistors T5 et T6 se trouvent établies à un potentiel d'un niveau de seuil (1 vt) au-dessus du niveau du signal "1" appliqué à la borne 7; Les transistors T5 et T6 sont donc rendus conducteurs. En conséquence, le transistor T4 devient conducteur, puisque le potentiel de son électrode de commande prend une valeur de +2Vt au-dessus du potentiel de la masse.L'électrode de commande du transistor T3 se charge à un niveau "O", puisque le transistor T4 est conducteur et que la borne 5 est au niveau "O". Le transistor T4 est donc bloqué. Le transistor T1 est conducteur, puisque le potentiel de l'électrode de commande est maintenu à un niveau i. En conséquence, la borne de sortie 9 est portée au potentiel +Vss, soit un niveau "O". A ce moment, aucun courant continu permanent ne circule. Lorsque la borne 5 est portée à un niveau "1" et lorsque la borne 7 est portée à un niveau "0", le transistor T7 se trouve bloqué. Le transistor T5, qui est connecté comme un condensateur, était conducteur auparavant et sa capacité est par conséquent plus grande que dans le cas où ce transistor est bloqué. En conséquence, lorsque la borne 5 passe d'un niveau "0" à un niveau itlir, l'électrode de commande du transistor T6 est portée à un potentiel négatif. En même temps, le transistor T4 sert de couplage capacitif entre la borne 5 et l'électrode de commande du transistor T4. Par conséquent, la chute de potentiel à la borne 5 donne lieu à une excursion négative du potentiel de l'électrode de commande du transistor T4.- L'électrode de commande du transistor T3 est ainsi amenée à se décharger très rapidement jusqu'à un niveau égal essentiellement au niveau "1" appliqué à la borne- 5. L'électrode de commande du transistor T4 ne reste pas à un potentiel négatif, mais recouvre le potentiel de la masse en raison du fait que le transistor T6 est condùcteur.Selon les constantes de temps relatives des noeuds associés aux électrodes de commande des transistors T3 et T4, et selon le temps de retombée de l'impulsion appliquée à la borne 5, le potentiel atteint par le noeud associé à l'électrode de commande du transistor T3 se situe à un niveau compris entre le potentiel de la masse et le potentiel +1Vt au-dessus du potentiel de masse. Les transistors T1 et T3 sont à ce moment tous deux conducteurs et un courant' continu s'établit entre le potentiel +Vss et le potentiel de la masse à travers les transistors TI et T3. Tandis que le courant continu circule, le potentiel de la borne 9 reste essentiellement au niveau +Vss puisque les dimensions physiques du transistor T1 sont plus grandes que celles du transistor T3. Une courte période de temps plus tard, le potentiel de la borne 3 passe d'un niveau "1" à un niveau "O". Le transistor T1 est alors rendu conducteur et permet à la borne 9 de se décharger à travers le transistor T3 conducteur, En raison de l'effet capacitif du transistor T2.conducteur, la chute de potentiel de la borne 9 est appliquée à l'électrode de commande du transistor T3. Cela a pour effet de rendre plus fortement conducteur le transistor T3 et de permettre la décharge rapide de la borne 9 jusqu un niveau "1". Le potentiel appliqué à la borne 5 peut, même si théoriquement il ne le fait pas, devenir aussi positif que le potentiel +îVt au-dessus du potentiel de la masse, sans affecter le potentiel de l'électrode de commande du transistor T3.Comme on le verra plus loin, un circuit additionnel peut être prévu dans le circuit de la figure 1, afin d'assurer que, à ce moment, l'électrode de commande du transistor T3 soit complètement isolé de la borne 5. Lorsque les potentiels des bornes 5 et 7 sont ramenés à leurs niveaux initiaux et lorsqu'ensuite le potentiel.de la borne 3 est ramené à son niveau originel, la borne 9 se charge de nouveau au potentiel +Vss-à travers le transistor T1, et les transistors T5, T6 et T7 se retrouvent conducteurs'. Le circuit montré à la figure 20 peut être considéré comme comprenant quatre branches et deux capacités. Les transistors T1, T3 et T4 constituent les première, deuxième et troisième-branches, respectivement. La quatrième branche comprend le transistor T5 qui joue le rôle d'une capacité, le transistor T6 et le transistor T7. Le transistor T2 constitue la seconde capacité. La figure 22 montre un circuit générateur de tension comprenant 16 transistors T12-T41. Les transistors sont représentés comme étant les transistors à effet de champ à élec trode #e commande isolée, du type à canal p. Les électrodes source des transistors T12, T40, T41, T22, T28, T24, T34, T26 et T36 sont toutes connectées au potentiel d'alimentation positif +Vss. Les électrodes drain des transistors T14, T20, T32 et T38 sont toutes connectées au potentiel de la masse. Le drain du transistor T12 est-connecté à l'électrode de commande du transistor T40 et à l'électrode source du transistor T14. Les drains des transistors T40 et T41 sont connectés au drain et à l'électrode de commande du transistor T30, à l'électrode source du transistor T32, à une borne de sortie 22 et aux électrodes de commande des transistors T34 et T36. L'électrode de commande du transistor T41 est connectée à la borne 20 et à l'électrode de commande du-transistor T28. Les drains des transistors T22 et T28 sont connectés aux électrodes de commande des transistors T30 et T32 et au drain du transistor T18. L'électrode source de celui-ci est connectée au drain et à l'électrode source du transistor T16 et à la borne 16. L'électrode de commande du transistor T18 est connecté aux drains des transistors T24 et T34 et à l'électrode source du transistor T20. Le drain du transistor T26 est connecté au drain du transistor T36, à l'électrode source du transistor T38 et aux électrodes de commande des transistors T20 et T16. L'électrode de commande du transistor T12 est connectée à la borne d'entrée 12, les électrodes de commande des transistors T38 et T14 sont connectées à la borne d'entrée 44 et les électrodes de commande des transistors T22, T24 et T26 sont connectées à la borne d'entrée 18. Les transistors T40, T30, T32, T18, T16, T20 et T38 sont connectés ensemble, de manière à former le même circuit de base que les transistors T1 à~T7 de la figure 20. Plusieurs signaux A4,'#, C, C et EOC sont appliqués aux bornes d'entrée du circuit de la figure 22. Le signal A4 n'est pas toujours le complément vrai du signal A4. Afin d'obtenir un signal de sortie (que l'on appellera par la suite CULA) à la borne 22, on applique un signal A4 à la borne 12, un signal C à la borne 14, un signal C à la borne 16, un' signal EOC à la borne 20 et un signal ] ; ; à la borne 18. Pour obtenir un autre signal de sortie (que l'on appellera par la suite CiB) à la borne 22, il faut appliquer les signaux C, C et EOC aux mêmes bornes que celles indiquées plus haut, mais le signal A4 doit se trouver appliqué alors à la borne 12 tandis que le signal A4 doit se trouver appliqué à la borne 18. Les formes d'ondes des signaux d'entrée C, C, EOC, A4 et ] 4 ainsi que les formes d'ondes des signaux de sortie CWA et CT.E sont illustrées à la figure 23. Initialement, le signal C est un "O", le signal C est un "1" et les signaux EOC, A4 et 74 sont des "O". Ces conditions rendent le transistor T14 conducteur. Il en résulte que l'électrode de commande du transistor T40 prend un potentiel +1Vt au-dessus du potentiel de l'électrode de commande du transistor T14. Le potentiel de l'électrode de commande du transistor T14 à ce moment est typiquement le potentiel de la masse-(O volt). Le transistor T40 est donc conducteur, et il en est de même du transistor T38. En conséquence, les transistors T16 et T20 sont conducteurs. L'électrode source du transistor T20 prend -un potentiel de +2Vt au-dessus du potentiel de la masse. Cette condition rend conducteur le transistor T180 Le signal "O" appliqué à la borne 16 est donc appliqué à l'électrode de commande du transistor T32 par l'intermédiaire du transistor T18 conducteur. Le transistor T32 se trouve bloqué et, comme le transistor T40 est conducteur, comme on l'a vu plus haut, la borne 22 se charge au potentiel +Vss. Les transistors T34, T36, T41, T22, T28, T24, T26 et T12 sont tous bloqués initialement, car un niveau "O" se trouve appliqué à leurs électrodes de commande respectives.En conséquence, aucun trajet de courant continu ne se trouve établi entre le potentiel +Vss et le potentiel de la masse, et aucun courant continu ne circule donc. Lorsque le signal C passe à un niveau "1", tandis que le signal C est porté à un niveau "O" et que -le- signal A4 ou le signal -AW est porté à un niveau "1", deux circuits complets peuvent être utilisés avec une mémoire. Un de ces circuits crée le signal CWA, tandis que l'autre crée le signal CWB. L'un ou l'autre de ces signaux pourrait être porté d'un niveau "0" à un niveau "1", tandis que l'autre est maintenu au niveau ttot. Par exemple, si l'on désire que le signal CWA soit porté à un niveau "1" tandis que le signal C#fl3 reste maintenu à un niveau "0", le-signal A4 se trouve porté à un niveau "I", le signal A4 étant maintenu à un niveau "O", le signal C est porté à un niveau tt1tt et le signal C est porté à un niveau "O". Bien que la figure 23 montre que les signaux C, C et A4 sont essentiellement pulsés en même temps, dans le fonctionnement réel de la mémoire, les signal C est pulsé le premier, puis ce sont les signaux C et A4 qui le sont. Ce nouvel état bloque le transistor T14 et rend le transistor T12 conducteur. L'électrode de commande du transistor T40 se trouve donc chargée au potentiel +Vss et le transistor T40 devient bloqué. Le transistor T38 est à ce moment bloqué et, par suite des effets capacitifs du transistor T16, l'électrode de commande du transistor T20 reçoit une impulsion de potentiel négatif. Ce transistor reste conducteur mais le potentiel de son électrode source est réduit de +2Vt au potentiel de la masse. Comme le transistor T18 est conducteur, l'électrode de commande du transistor T32 se décharge depuis le niveau "O" jusqu'au niveau +1Vt au-dessus du potentiel de la masse. Le transistor T16 conducteur sert de couplage capacitif entre la borne 15 et l'électrode de commande du transistor T18. n'Ni' conséquence, l'impulsion C d'allure négative appliquée à la borne 16 rend l'électrode de commande du transistor T18 initialement plus négative que le potentiel de la masse. L'électrode de commande du transistor T32 se décharge dès lors très rapidement jusqu'à essentiellement le niveau du signal d'entrée "1" appliqué à la borne 16. L'électrode de commande du transistor T18 ne reste pas à un potentiel négatif mais se trouve fixée au potentiel de la masse par suite de la conduction du transistor T20.Les constantes de temps relatives des noeuds associés aux électrodes de commande des transistors T18 et T32, ainsi que le temps de retombée du signal C, déterminent à quel niveau précis entre +1Vt et le potentiel de masse s'établit l'électrode de commande du transistor T32. Il est souhaitable, mais non essentiel, que le potentiel de l'électrode de commande du transistor T32 soit établi au potentiel de la masse et non au potentiel +1Vt. Cela en raison du fait que, comme on l'expliquera brièvement, lorsque la borne 22 se décharge, le transistor T32 est plus fortement conducteur et par conséquent, le temps de retombée du signal de sortie de la borne 22 est amélioré. En outre, le potentiel négatif initial de l'électrode de commande du transistor T18 fixe l'électrode de commande du transistor T32 plus rapidement au niveau voulu que da#ns le cas où il n'existe pas un tel potentiel négatif. Le transistor T32 se trouve donc rendu conducteur puisque le potentiel de son électrode de commande est à un niveau situé entre +1Vt et le potentiel de la masse. Par suite du fait que le signal A4 dans le fonctionnement réel reste à un niveau "O" pendant une courte période de temps après que le signal C ait pris un niveau "1", les transistors T40 et T32 se trouvent tous deux rendus conducteurs et en conséquence un courant continu circule entre le potentiel +Vss et la masse à travers les transistors T40 et T32. L'énergie dissipée est relativement faible car cet intervalle de temps est relativement court. Le niveau du signal de sortie à la borne 32 est maintenu à essentiellement le niveau +Vss car les dimensions physiques du transistor T40 sont plus grandes que celles du transistor T32. Lorsque la borne 22 se décharge à travers le transistor T32 conducteur, la chute de tension qui se produit à la borne 22 se trouve appliquée à l'électrode de commande du transistor T32 puisque la borne 22 est connectée au transistor T30 qui lui-même est co1mecté comme un condensateur. Cette rétro-action rend le transistor T32 fortement conducteur et la borne 22 se décharge dès lors rapidement d'un niveau "O" jusqu'à un niveau "1". Le signal de sortie clrA qui apparaît à la borne 22 a donc subi une impulsion de niveau "1". Lorsque la borne 22 atteint un niveau "1", les transistors T34 et T36 sont conducteurs. Les électrodes de commande des transistors T18 et T20 voient-alors leur potentiel croître jusqu'à +Vss de sorte que ce-s transistors se trouvent bloqués. Aucun trajet de courant continu n'est donc établi à ce moment. A un moment voulu plus tard, le signal d'entrée EOC appliqué à la borne 20 passe d'un niveau "0" à un niveau "1". Les transistors T41 et T28 sont alors rendus conducteurs, et la borne 22 ainsi que l'électrode de commande du transistor T32 se chargent jusqu'au potentiel +Vss, soit le niveau 0. Le retour de l'électrode de commande du transistor T32 à un niveau "O" bloque le transistor T32 et il ne peut dès lors établir de courant continu permanent à travers les transistors T41 et T32. Le signal CIA qui apparaît à la borne 22 a donc ainsi, comme souhaité, été porté à un niveau "1", puis amené au niveau "0". Un moment plus tard, après que le signal CWA ait repris son niveau "0", le signas C reprend son niveau "0" initial. Le signal C, quant à lui, se trouve rétabli au niveau "1" initial et le signal EOC reprend son niveau "0" initial. Cet ensemble de conditions rétablit tous les noeuds internes dans leur état initial décrit précédemment. Si l'on souhaite que le signal CWA qui apparaît à la borne 22 reste au niveau "O", le signal A4 ne se trouve pas pulsé mais reste au niveau "O". Le transistor T12 n'est alors pas conducteur et l'électrode de commande du transistor T40 flotte à un potentiel de +1Vt après que le signal C soit passé du niveau initial 1 au niveau 0. Le transistor T40 est alors maintenu en état de conduction. Le signal d'entrée 4 appliqué à la borne 18 passe au niveau "1" et le transistor T22 est rendu conducteur. Le transistor T32, quant# à lui, se trouve bloqué puisque son électrode de commande est chargée au potentiel +Vss, soit à un niveau "O". Le transistor T32 est donc bloqué et la borne 22 reste chargée au potentiel#+Vss, soit à un niveau "1", puisque le transistor T40 est conducteur. Le signal d'entrée A4 appliqué à la borne 18 rend les transistors T24 et T26 conducteurs et bloque les transistors T18 et T20. Ainsi, lorsque le signal C passe du niveau "O" initial au niveau "1", le transistor T18 se trouve bloqué et le potentiel de l'électrode de commande du transistor T32 ne peut prendre un niveau 1 comme le signal C, mais cette électrode est maintenu à un niveau "0" par le transistor T22 conducteur. Le blocage des transistors T18 et T20 garantit le non établissement de trajets de courant continu. La figure 24 illustre une forme de réalisation d'un circuit générateur de tension 26. Ce circuit comprend neuf transistors à effet de champ 742-T53, du type à canal E. Les électrodes de source, de commande et drain du transistor T42 sont connectées au potentiel +Vss, à la borne 28, et au drain et à la source du transistor T44, respectivement. Les électrodes drain et 'source du transistor T44 sont connectées à l'électrode source du transistor T46, à la borne 34, et aux électrodes de commande des transistors T48 et T50. L'électrode de commande du transistor T44 est connectée à l'électrode de commande du transistor T46 et au drain du transistor T52. Le drain du transistor T46 est connecté au potentiel de la masse.L'électrode source du transistor T48 est connectée au potentiel +Vss. Le drain du transistor T48 est connecté à l'électrode de commande du transistor T52 et à l'électrode source du transistor T56, les drains des transistors T56 et 758 sont connectés au potentiel de la masse. L'électrode de commande du transistor T56 est connectée à l'électrode de commande du transistor T54, a l'électrode source du transistor T58 et au drain du transistor T50. L'électrode source de ce dernier est connectée au potentiel +Vss. L'électrode de commande du transistor T58 est connectée à la borne 32, l'électrode source du transistor T52 est connectée au drain et à l'électrode source du transistor T54 et à la borne 30. La borne 34 sert de borne de sortie tandis que les bornes 28, 30 et 32 servent de bornes d'entrée. Les transistors T42, T44, T46, T52, T54, T56 et T58 sont connectés ensemble pour former le même circuit de base que les transistors T1-T7 du circuit de la figure 20. Les signaux d'entrée X, C et C sont appliqués aux bornes 28, 30 et 32 du circuit générateur de tension 26 de la figure 24. Les formes d'onde de ces signaux ainsi que la forme d'onde du signal CSC apparaissant à la borne de sortie du circuit sont montrées à la figure 25. Initialement, le signal C est à un niveau "O", le signal C est à un niveau "1". et le signal X est à un niveau "1". Ces conditions initiales rendent le transistor T58-conducteur, et les électrodes de commande des transistors T54 et T56 sont portées à un potentiel de +1Vt au-dessus du potentiel du signal C (dont le niveau est essentiellement au potentiel de la masse).Les transistors T54 et T56 sont donc rendus conducteurs et en conséquence le transistor T52 est rendu conducteur puisque le potentiel de son électrode de commande prend un potentiel de +2Vt au-dessus du potentiel de la masse. L t électrode de commande du transistor T46 est chargée à un niveau "O" puisque le transistor T52 est conducteur et que le signal C à la borne 30 est à un niveau 11011. Le transistor T46 se trouve donc blo#qué tandis que le transistor T42 est conducteur puisque son électrode de commande est maintenue à un niveau "1". En conséquence, la borne de sortie 34 se trouve chargée au potentiel Vss, soit à un niveau "0". A ce moment aucun courant continu permanent ne circule. Lorsque le signal C passe à un niveau '11'', le signal C passant à un niveau "0", le transistor T53 se trouve bloqué. Le transistor T54, qui est connecté comme un condensateur, était conducteur auparavant et sa capacité est par conséquent plus grande que dans le cas où il est bloqué. En conséquence, la variation de niveau du signal d'entrée C provoque l'application d'une impulsion de potentiel négatif à l'électrode de commande du transistor T56. En même temps, le transistor T52 sert de couplage capa citif entre la borne 30 et l'électrode de commande du transistor T52. En conséquence, la chute de potentiel du signal C produit une excursion négative du potentiel de l'électrode de commande du transistor T52. L'électrode de commande du transistor T46 est alors amenée à se décharger très rapidement jusqu'à;essentiellement le niveau du signal d'entrée "1" appliqué à la borne 30. L'électrode de commande du transistor T52 ne reste pas à un potentiel négatif mais reprend le potentiel de la masse par suite de la conduction du transistor T56.Selon les constantes de temps relatives des noeuds associés aux électrodes de commande des transistors T52 et T46, et selon le temps de retombée de l'impulsion C, le potentiel atteint par le noeud associé à l'électrode de commande du transistor T46 est situé quelque part entre le potentiel de la masse et le niveau +1tut au-dessus du potentiel de masse. Le transistor T46 est par conséquent rendu conducteur. A ce moment, le transistor T42 est toujours conducteur et en conséquence un courant continu s'établit entre le potentiel +Vss et le potentiel de la masse à travers les transistors T42 et T46. Pendant cette période de temps, le potentiel de la borne 34 reste essentiellement au niveau +Vss puisque les dimensions physiques du transistor- T42 sont plus grandes que celles du transistor T46. Divers autres moyens existent pour assurer que le niveau de sortie reste à +Vss. Par exemple, les caractéristiques électriques (les transistors T42 et T46 peuvent être modifiées par implantation d'ions. Un court laps de temps plus tard, le signal d'entrée X subit une impulsion produisant une transition du niveau "0" au niveau 1. Le transistor T42 se trouve alors bloqué et la borne 34 peut se décharger à travers le transistor T46. Lorsque le potentiel de la borne 34 commence à baisser à partir du niveau +Vss, l'effet capacitif du transistor T44 conducteur transfert cette chute de~potentiel à l'électrode de commande du transistor T46. Celui-ci est alors rendu plus fortement conducteur et permet la décharge rapide de la borne 34 jusqu'à un niveau "1" (typiquement le potentiel de la masse). Pendant que la borne 34 se décharge, les transistors T48 et T50 sont rendus# conducteurs. Les transistors T52 et T56 se trouvent alors bloqués puisque leurs électrodes de commande sont chargées au potentiel +Vss. Cela élimine effectivement toute possibilité d'établissement d'un trajet de courant continu au sein du circuit 26 à ce moment et empêche le signal C appliqué à la borne 30 de se trouver transmis à l'électrode de commande du transistor 746. Lorsque le signal C est ramené au niveau "o", le signal C étant alors ramené au niveau "1" initial, le signal X est ramené au niveau It 1 1l initial. La combinaison de ces trois variations de niveau-charge de nouveau la borne 34 au potentiel +Vss à travers le transistor T42 conducteur, et les transistors T56 et T52 sont de nouveau rendus conducteurs. Il est bien entendu que les formes de réalisation décrites dans ce qui précède sont simplement des exemples illustrant les principes généraux de l'invention. Diverses modifications sont évidemment possibles et relèvent de la compétence de l'Homme de l'art. Par exemple, les transistors à effet de champ à canal p peuvent être remplacés par des transistors à effet de champ à canal n à condition, comme le sait l'homme de l'art, d'ajuster de manière appropriée toutes les tensions de fonctionnement. Bien qutil soit particulièrement avantageux de réaliser le circuit générateur de tension décrit dans une forme intégrée à la même microplaquette que la mémoire qu'il dessert, il-peut s'avérer approprié dans certains cas spéciaux de réaliser ce circuit sur une microplaquette séparée. RtVE#JDIC#NTI0NS 1. mémoire à semi-conducteurs comprenant un premier (A) et un second (B) réseau de cellules de mémoire (16) interconnectées disposées en rangées et colonnes, chacune de ces cellules ayant au moins une première et une seconde borne, la première borne de chaque cellule d'une rangée donnée étant connectée à une ligne de mot (WR) distincte et la seconde borne de chaque cellule d'une colonne donnée étant connectée à une ligne de bits (BVJ) distincte; un circuit d'adresse horizontalq (12) connecté à toutes les lignes de mots afin de sélectionnen une ligne de mot correspondant au premier ou second réseau de cellules de mémoire; un circuit d'adresse verticale (14) agen- cé en sorte de sélectionner une de plusieurs lignes de sélec tion de données (DSL) qui lui sont connectées; et un circuit de commande (18) agencé en sorte de connecter les lignes de sélection de données aux lignes de bits, caractérisée en ce qu'elle comprend en outre un premier circuit (tir) connecté aux lignes de mots afin de détecter la sélection d'une d'entre elles, et un second circuit (LX,TLX, 22, 26) connecté au premier circuit afin d'engendrer un signal de commande qui est synchronisé avec la sélection d'une ligne de mot, ce second circuit étant connecté au circuit de commande (18) afin de lire, écrire ou réécrire une information dans une cellule de mémoire sélectionnée du premier ou second réseau. 2. mémoire selon la revendication 1, caractériséaen ce que les réseaux comprennent n rangées et m colonnes, et en ce que ledit premier circuit comprend plusieurs ensembles de 2n transistors (TW) ayant chacun une première borne, une deuxiè- me. borne et une borne de commande, cette dernière borne étant connectée. à une ligne de mot (kR/WEv) distincte, les prem#ières bornes de tous les transistors étant connectées ensemble à une borne X. 3. Mémoire selon la revendication 2, caractériseeen ce que la borne X est connectée à une borne d'entrée du second circuit (22/26) dont la borne de sortie (CSA/CSB) est connectée au circuit de commande (18). 4. mémoire selon la revendication 3, caractérisée en ce que le circuit de commandé comprend un circuit Iecture/écriture/réé- criture (QI-w/QIB) connecté aux colonnes (BW/BR) des premier et second réseaux de cellules de mémoire. 5. Mémoire selon la revendication 4, caractériséé en ce que le circuit de commande comprend en outre un circuit entrée/sortie (DI, , R/#) connecté aux colonnes (ER) des premier et second réseaux et aux lignes de sélection de données (DSL). 6. mémoire selon la revendication 5, caractériseé en ce que le circuit entrée/sortie comprend un générateur d'impulsion de tension (1 sur la fig. 20) pour commander la lecture et l'écrit ture. d'informations (sortie DO, entrée DI) dans une cellule de mémoire présélectionnée. 7. mémoire selon la revendication 6, caractériseeen ce que le générateur d'impulsion de tension comprend une première (3), une deuxième (5) et une troisième (7) borne d'entrée connec tées respectivement à la borne X, à l'entrée des impulsions d'horloge (C) et à l'entrée du complément (#C) de ces dernières; une borne de sortie (9) pour fournir un signal engendré (CSC); un premier transistor à effet de champ (TI) ayant une électro de source connectée à un moyen d'alimentation (Vss) et une électrode de commande connectée å ladite première borne d'-en trée (35; un deuxième transistor à effet de champ (T3) ayant une électrode source connectée à la borne de sortie (9) et à ltélectrode drain du premier transistor (TI); un troisième transistor à effet de champ (T4) ayant une électrode-drain connectée à 1' électrode de commande du deuxième transistor et une électrode source connectée à la deuxième borne d'en trée (5); un quatrième transistor à effet de champ (T6) ayant une électrode source connectée à l'électrode de commande du troisième transistor; un cinquième transistor à effet de champ (T7) ayant une électrode source connectée à ltélectrode de commande du quatrième transistor et une électrode de com mande connectée à ladite troisième borne d'entrée (7); et une première capacité (T2) connectée entre les électrodes source et de commande du deuxième transistor (T3), et une seconde capacité (T5) connectée entre les électrodes source des troisième (T4) et cinquième (T7) transistors, les deuxième, quatrième et cinquième transistors (T3, T6 et T7) ayant leurs électrodes drain respectives connectées au potentiel de la mns.Re. { 8. Ne'mo#ie selon la revendication, caractériséeen ce que le circuit entrée/sortie comprend en outre un circuit tampon pour les données d'entrée, ce circuit (fig. 18) comprenant une première borne d'entrée (12) pour recevoir le complément (C) de l'impulsion d'horloge (C) de la mémoire; une deuxième borne d'entrée (14) pour recevoir le signal (CSC) engendré par le générateur d'impulsion de tension (fig. 20); une troi sième borne d'entrée (i6) pour recevoir les signaux d'infor mation à stocker dans une cellule de mémoire présélec#tionnée; une borne de sortie (18) pour délivrer un signal de sortie indépendant des variations de niveau des signaux entrée appliqués; un premier (T14) et un deuxième (T18) transistor à effet de champ ayant leurs électrodes de commande respecti ves connectées à ladite première borne d'entrée (12); un troisième transistor à effet de champ (T20) ayant ses électro des de commande, source et drain respectiv#ment connectées à la deuxième borne d'entrée (14), à la troisième borne d'entrée (16) et à l'électrode drain du premier transistor (T14); un quatrième transistor à effet de champ (T12) ayant son électro de de commande connectée# à l'électrode source du deuxième transistor (118) et son électrode drain connectée à la borne de sortie (18); un cinquième transistor à effet de champ (T16) ayant ses électrodes de commande et drain respectivement con nectées au drain du troisième transistor (T20) et à la source du deuxième transistor (T18); et un sixième transistor à effet de champ (T22) ayant son électrode source connectée à la borne de sortie (18) et son électrode de commande connectée au drain du premier transistor (T14),les électrodes source des premier (T14), quatrième (T12) et cinquième (T16) transistors étant connectées au moyen d'alimentation (Vss) tandis que les élec trodes drain des deuxième (T18) et sixième (T22) transistors sont connectées au potentiel de la masse.