FR 2220936 A1 19741004 FR 7407992 A 19740308 La présente invention concerne des montages logiques à transistors et, plus particulièrement, des portes logiques utilisant des transistors bipolaires. On connais un type de porte logique qui emploie des transistors bipolaires incorporés dans un circuit intégré, configuration connue sous l'appellation de logique transistor-transistor, 2 également appelée, sous une forme abrégée, TTL ou T L (abrévia- tion de Transistor-Transistor#Logîc). Cette logique T2L est élaborée autour d'un transistor à émetteur multiple qui fonctionne comme une porte ET et comme inverseur convertissant la fonction ET en une fonction NON-ET. Un autre type de porte logique utilisant des transistors bipolaires dans une configuration à circuit intégré est connu sous le nom de logique à émetteurs couplés (ECL) que l'on appelle également mode logique en courant (CML). Le mode ECL utilise une paire différentielle de transistors et un certain nombre de transistors branchés en parallèle, ce montage étant lui-même monté en parallèle avec le transistor d'entrée de la paire différentielle. On obtient deux signaux de sortie, l'un étant le complément de l'autre. Une sortie représente une fonction OU, alors que l'autre sortie représente une fonction NI, d'où il s'ensuit que le montage fonctionne comme une porte OU~NI. La porte ECL fonctionne particulièrement vite du fait que ses transistors ne sont jamais saturés et c'est pourquoi ses retards de propagation sont extremement courts. Bien que la porte T'L fonctionne avec ses transistors en mode saturé, l'émetteur multiple est toujours saturé, tandis que l'inverseur effectue la commutation entre les états saturé et non-saturé. Ainsi donc, le retard de propagation plus long de la porte T2L peut être attribué à la fonction d'inversion du transistor inverseur plutôt qu'à la fonction de commutation du transistor à émetteur multiple. Un circuit E#-(NON-ET) opérant très rapidement est réalisé en combinant la porte ET du transistor à émetteur multiple de la logique T2L avec la porte OU-NI de la logique ECL. Des signaux d'entrée logiques sont appliqués aux émetteurs d'un transistor à émetteur multiple. #Le signal de sortie du transistor à émetteur multiple est appliqué à la base du transistor d'entrée d'une paire différentielle de transistors, l'autre transistor de cette paire étant le transistor de référence, c'est-àdire celui sur la base duquel est appliquée une tension de réfé rence. Selon que la somme des valeurs binaires des signaux d'entrée a telle ou telle valeur, le courant de source est commuté soit dans le transistor d'entrée soit dans le transistor de référence de la paire différentielle. Les deux sorties logiques obtenues sur les collecteurs de la paire différentielle de transistors sont appliquées à deux transistors à émetteurs suiveurs et deux signaux de sortie complémentaires sont recueillis sur les émetteurs de ces deux derniers transistors.Le signal de sortie logique qui vient du transistor de référence faisant partie de la paire différentielle produit une fonction ET, et le signal de sortie logique qui vient du transistor d'entrée de ladite paire différentielle produit une fonction NON-ET.' La porte logique décrite ci-dessus constitue la base d'un circuit de report (CARRY) qui est formé en branchant en parallèle un certain nombre de transistors à émetteur multiple, chacun d'eux étant couplé séparément à l'un des transistors à émetteur couplé faisant partie de ces transistors à émetteur couplé connectés en parallèle et chacun d'eux formant le transistor d'entrée d'une paire différentielle. La fig. 1 est un schéma de montage d'une porte ET- (NON-ET) utilisant la combinaison de logique#T2L et ECL selon l'invention. La fig. 2 est un schéma de montage d'un circuit de report, utilisant la combinaison de logiques T2L et ECL selon l'invention. Les valeurs des composants et des tensions montrées sur les fig. 1 et 2 sont typiques des réalisations des circuits qui y sont représentés. La fig. 1 montre schématiquement un circuit ET- (NON-ET) qui est obtenu en combinant une porte ET de logique T2L avec un circuit OU-NI de logique ECL. Le circuit logique résultant peut ainsi être décrit sous l'appellation porte T ECL ET-(NON-E#). Des siqnaux logiques d'entrée A, B, C sont appliqués respectivement aux bornes d'entrée 10, 12, 14 et aux émetteurs 16, 18, 20 d'un transistor à émetteur multiple 22. La base du transistor à émetteur multiple 22 est connectée à la masse par une résistance 24, et le collecteur de ce transistor est connecté à la base d'un transistor d'entrée 26. Ce transistor d'entrée 26 est relié par l'émetteur à un transistor de référence 28 pour former une paire différentielle de transistors. La base du transistor de référence 28 est connec tée à une première source de tension de référence VR1. Les collecteurs des transistors 26 et 28 sont reliés à la masse par les résistances de charge respectives 30 et 32. Les émetteurs réunis des transistors 26 et 28 sont connectés à une source de courant constant, comprenant un transistor de commande 34 et une résistance 36 branchés en série avec une sour-- ce de tension négative VEE Le collecteur du transistor de commande 34 est connecté aux émetteurs des transistors respectifs 26 et 28 constituant la paire différentielle, alors que l'émetteur de ce transistor 34 est connecté à la résistance 36 et que sa base est connectée à une seconde source de tension de référence VR2. Cette seconde tension de référence VR2 appliquée à la base du transistor de commande 34 alimente la source à courant constant et établit le niveau de courant de cette dernière. La première tension de référence VR1 est une tension de seuil qui est à mi-chemin entre les niveaux logiques HAUT et BAS. C'est-à-dire, que, considérant les tensionsappliquées aux bases respectives de la paire différentielle de transistors 26 et 28, la tension appliquée à la base du transistor d'entrée 26 est au niveau HAUT lorsqu'elle est suffisamment plus haute que la première tension de référence VR1 pour amener le transistor d'entrée 26 à l'état conducteur et le transistor de référence 28 à l'état non-conducteur.Inversement, la tension sur la base du transistor d'entrée 26 est au niveau BAS lorsqu'elle est suffisamment basse par rapport à la première tension de référence~VRl pour amener le transistor d'entrée 26 à 11 état non conducteur et le transistor de référence 28 à l'état conducteur. Les circuits de charge des transistors 26 et 28 de la paire différentielle sont connectés respectivement aux transistors de sortie 38 et 40 montés en émetteurs suiveurs. Plus spécialement, le collecteur du transistor d'entrée 26 est connecté à la base de l'un des transistors de sortie 38 dont le collecteur est mis à la masse et dont l'émetteur est relié à une borne de sortie 42. Le collecteur du transistor de référence 28 est connecté à la base de l'autre transistor de sortie 40 dont le collecteur est mis à la masse et dont l'émetteur est connecté à une autre borne de sortie 44. Le fonctionnement du circuit de la fig. 1 va maintenant être décrit. Si tous les signaux logiques d'entrée A, B, C appliqués aux bornes d'entrée 10; 12, 14 et aux émetteurs 16, 18, 20 du transistor à émetteur multiple 22 sont au niveau HAUT, la base et le collecteur du transistor 22 forment une diode polarisée dans le sens direct qui fournit un passage conducteur au courant pour s'écouler par la résistance 24 à la base du transistor d'entrée 26 de la paire différentielle comprenant les transistors 26 et 28. La base et le collecteur du transistor à émetteur multiple sont tous les deux portés au niveau HAUT tout comme la base du transistor d'entrée 26. Du fait que la base du transistor d'entrée 26 est au niveau HAUT par rapport à la première tension de référence VRl qui est la tension sur la base du transistor de référence 28 de la paire différentielle, le transistor d'entrée 26 devient conducteur et le transistor de référence 28 devient non-conducteur. La totalité du courant de source va s'écouler de la source de tension VEE par la résistance 36, le transistor de commande 34, le transistor d'entrée 26 et sa résistance de charge 30. La chute de tension dans cette résistance de charge 30 porte le collecteur du transistor d'entrée 26 et la base du transistor de sortie 38 au niveau négatif ou BAS. L'émetteur du transistor de sortie 38 suit la base et passe également au niveau BAS, produisant un signal de sortie ABC à la borne de sortie 42, signal qui est au niveau BAS. Puisqu'aucun courant ne s'écoule dans le transistor de référence 28, il n'y a pas de chute de tension dans sa résistance de charge 32. Le collecteur du transistor de référence 28 et la base de l'autre transistor de sortie 40 vont être au niveau HAUT. L'émetteur du transistor de sortie 40 va êtré également au niveau HAUT, produisant un signal de sortie ABC à l'autre borne de sortie 44. signal qui lui aussi est au niveau HAUT. Si l'un quelconque des signaux A, B ou C est au niveau BAS, la base et le collecteur du transistor à émetteur multiple 22 sont au niveau BAS portant ainsi la base du transistor d'entrée 26 au niveau BAS. Le transistor d'entrée 26 devient non-conducteur et le transistor de référence 28 devient conducteur. Tout le courant de source s'écoule dans le ~transistor de référence 28 et sa résistance de charge 32 et aucun courant ne s'écoule dans le transistor d'entrée 26 et sa résistance de charge 30. Le collecteur du transistor d'entrée 26 est porté au niveau HAUT et le collecteur du transistor de référence 28 tombe au niveau BAS. La base du transistor de sortie 38 est portée au niveau HAUT de même que son émetteur, produisant ainsi, un signal de sortie ABC à la borne de sortie 42J signal qui est au niveau HAUT. La base de l'autre transistor de sortie 40 passe au niveau BAS, de meme que son émetteur, produisant un signal de sortie ABC à l'autre borne de sortie 44, signal qui est au niveau BAS. Pourrésumer, si tous les signaux d'entrée A, B et C sont au niveau HAUT, le signal à la borne de sortie 42 est au niveau BAS et le signal à 1'autre borne de sortie 44 est au niveau HAUT. Si l'un quelconque des signaux A, B ou C est au niveau bas, le signal à la borne de sortie 42 sera au niveau HAUT et le signal à l'autre borne de sortie 44 sera au niveau BAS. Ainsi, on réalise une fonction NON-ET sur une borne 42 et simultanément, on réalise une fonction ET sur l'autre borne 44. Le circuit de la fig. 1 présente, sur une porte NON-ET cons 2 tituée simplement à partir de la logique T L, l'avantage de la rapidité de fonctionnement car il élimine l'inverseur de saturation et le temps de stockage qui lui est associé, tout en mettant à sa place la paire différentielle non-saturée du circuit ECL et la sortie double que ce montage procure. Malgré cela, il conserve la caractéristique de construction plus simple de la logique à transistor à émetteur multiple. La fig. 2 montre un circuit de report qui utilise la combinaison des logiques T2L et ECL de la fig. 1. Dans la fig. 2, les signaux d'entrée logiques A, B, C appliqués aux bornes d'entrée 50, 52, 54 sont couplés en trois paires à trois transistors à émetteurs multiples 56, 58, 60 de manière que chaque transistor reçoive une paire différente de signaux. Ainsi, --les signaux A et B sont appliqués aux émetteurs du premier transistor 56, les signaux A et C sont appliqués aux émetteurs du second transistor 58 et les signaux B et C sont appliqués aux émetteurs du troisième transistor 60. Des résistances 62, 64, 66 sont connectées aux bases des transistors respectifs 56, 58, 60 et à la masse. Les collecteurs des transistors 56, 68, 60 sont connectés séparément aux bases de trois transistors respectifs d'entrée 68, 70, 72. Les émetteurs et les collecteurs de ces trois transistors d'entée 68,70, 72 sont connectés en parallèle l'un avec l'autre, de manière que chacun d'eux forme une paire différentielle avec un unique transistor de référence 74. Les émetteurs des quatre transistors 68, 70, 72, 74 sont connectés en commun et en série avec une source de courant compre nant un transistor de commande 76, une résistance 78 et la source de tension négative VEE Les tensions de référence VR1 et VR2 sont appliquées aux bases du transistor de référence 74 et au transistor de commande 76, respectivement. Les collecteurs des trois transistors d'entrée 68, 70, 72 sont connectés ensemble à une résistance de charge commune 78 qui est mise à la masse, et à la base d'un transistor de sortie 80. Le collecteur du transistor de référence 74 est connecté à une résistance de charge 82, qui est mise à la masse, et à la base d'un transistor de sortie 84. Les transistors de sortie 80 et 84 sont connectés en émetteurs suiveurs et ont leurs émetteurs connectés aux bornes de sortie respectivement 86 et 88, alors que leurs collecteurs sont mis à la masse. Pour fonctionner en tant que circuit de REPORT, le circuit de la fig. 2 doit donner une sortie de niveau HAUT en C , c'est d-dire a la borne de sortie 88, et un signal de sortie se niveau BAS deux , ctest-à-dire à la borne de sortie 86, lorsque deux quelconques des trois signaux d'entrée Ai B, C sont au niveau HAUT. De plus, ce circuit doit donner un signal de sortie de niveau BAS en CO, c'est-à-dire à la borne 88, et un signal o de sortie de niveau HAUT en 50, , c'est-à-dire à la borne de sor o tie 86, lorsque deux quelconques des trois signaux d'entrée A, B et C sont au niveau BAS. Pour vérifier si ces conditions sont satisfaites, on suppose d'abord que les entrées soit A et B, soit A et C, soit B et C sont au niveau HAUT.Si A et B sont au niveau HAUT, la diode polarisée dans le sens direct. formée par la base et le collecteur du premier transistor à émetteur multiple 56, conduit le courant dans la résistance de.base-62 à la base du premier transistor d'entrée 68. La base et le collecteur du premier transistor à émetteur multiple 56 sont au niveau HAUT et la base du premier transistor d'entrée 68 est également au niveau HAUT. Ce premier transistor d'entrée 68 devient conducteur et le transistor de référence 74 devient non-conducteur. D'une façon similaire, si A et C sont au niveau HAUT, la base et le collecteur du second transistor à émetteur multiple 58 sont au niveau HAUT, la base du second transistor d'entrée 70 est également au niveau HAUT, de sorte que ce dernier transistor est rendu conducteur, alors que le transistor de référence 74 est rendu non-conducteur. Enfin, si B et C sont au niveau HAUT, la base et le collecteur du troisième transistor à émetteur multiple 60 sont au niveau HAUT, la base du troisième transistor d'entrée 72 est au niveau HAUT, de sorte que ce dernier transistor est rendu conducteur alors que le transistor de référence 74 est rendu nonconducteur. Ainsi, si deux entrées A et B, ou bien A et C, ou bien B et C sont au niveau HAUT le courant va s'écouler dans l'un des trois transistors d'entrée 68, 70 ou 72 et dans leur résistance de charge commune 78. Aucun courant ne va s'écouler dans le transistor de référence 74 ou dans sa résistance de charge 82. La base du transistor de sortie 80 va être au niveau BAS et la# sortie de l'émetteur sur une borne 86 va être également au niveau BAS. La base de l'autre transistor de sortie 84 va etre-au niveau HAUT et la sortie d'émetteur sur 11 autre borne 88 va dtre également au niveau HAUT. Ainsi, un signal d'entrée au niveau HAUT sur deux quelconques des bornes d'entrée 50, 52, 54 donne une sortie C de niveau o HAUT sur la borne de sortie 88. Ceci est l'une des conditions que le circuit de report doit remplir, et sur la fig. 2, la sortie REPORT est désignée sur la-borne 88 par l'égalité C = AB+BC+CA. o En outre, le complément de lå sortie REPORT est obtenu sur la borne de sortie 86 et il est désigné par l'égalité rO = o Pour s'assurer que l'autre condition du circuit de REPORT est satisfaite, on suppose que deux des entrées A, B, C sont au niveau BAS. Toutes les bases et les collecteurs des trois transistors à émetteur multiple 56, 58, 60 vont être au niveau BAS et les bases des transistors d'entrée 68, 70, 72 vont passer au niveau BAS. Les transistors d'entrée 68, 70 et 72 sont rendus non conducteurs et le transistor de référence 74 est rendu conducteur. Le courant de référence est bloqué à partir des transistors d'entrée 68, 70, 72 et de leur résistance de charge commune 78, de sorte que sa totalité#s'écoule dans le transistor de référence 74 et dans sa résistance de charge 82. La base et l'émetteur d'un transistor de sortie 84 passent au niveau BAS, donnant une sortie C de niveau BAS sur une borne de sortie 88. La base et l'émet o teur de l'autre transistor de sortie 80 sont portés au niveau HAUT, donnant une sortie 50 de niveau HAUT sur l'autre borne de sor o tie 86. Ainsi, une entrée de niveau BAS sur deux quelconques des trois bornes d'entrée 50, 5t, 54 donne une sortie de niveau BAS sur une borne de sortie 88 qui est désignée par C comme étant o la sortie de REPORT, et donne également une sortie de niveau HAUT sur l'autre borne de sortie 86, sortie qui est désignée par o comme étant le complément de la sortie de REPORT. Le montage de REPORT de la fig. 2 présente plusieurs avantages sur le montage de REPORT à simple niveau conventionnel utilisant exclusivement la logique ECL. D'abord, il nécessite moins de composants. Ensuite, puisqu'il requiert seulement une unique source de courant pour le réseau différentiel connecté par paire au lieu de trois sources de courant pour les trois réseaux différentiels connectés par paires, l'énergie exigée pour son fonctionnement est notablement moindre. Enfin, il donne deux sorties complémentaires au lieu d'une simple sortie donnée par le circuit conventionnel. REVENDICATIONS 1. Porte logique caractérisée en ce qu'elle comprend a) un premier transistor ayant une base, un collecteur et une pluralité d'émetteurs ; b) une pluralité de bornes d'entrée connectées individuellement auxdits émetteurs pour recevoir des signaux logiques d'entrée c) une paire de transistors branchés différentiellement d) des moyens pour alimenter en courant constant lesdits transistors branchés différentiellement ; e) des moyens pour connecter le collecteur dudit premier transistor à la base de l'un desdits transistors branchés diffé rentiellement ; f) une paire de transistors de sortie branchés individuellement aux dits transistors connectés différentiellement en émetteurs suiveurs ; et g) une paire de bornes de sortie connectées individuellement aux émetteurs desdits transistors de sortie 2. Porte logique selon la revendication 1 > caractérisée en ce que ces moyens d'alimentation en courant constant comprennent une source de tension négative, une résistance et un transistor de commande montés en série avec les émetteurs desdits transistors branchés différentiel lament et des moyens pour appliquer. une tension de référence à la base dudit transistor de commanda. 3. Porte logique selon la revendication 2, caractérisée en ce qu'elle comprend également une source de tension de référence connectée àla base de l'autre transistor faisant partie desdits transistors branchés dîfférentiellement. 4. Porte logique selon la revendication 21 caractérisée en ce qu'elle comprend. également une résistance de charge connectée au circuit de base dudit premier transistor, et résistance de charge connecté séparément dans le circuit de collecteur de chacun desdits transistors branchés différentiellement et à la base de chacun desdits transistors de sortie, 5.Circuit de REPORT caractérisé an ce qu'il. comprend a) une première, une seconde et une troisième bornes d'entrée b) un premier, un second et un troisième transistors à émetteur multiple c) des moyens connectant ladite première borne d'entrée au premier émetteur dudit premier transistor et à un premier émetteur dudit second transistor ; d) des moyens connectant ladite seconde borne d'entrée à un second émetteur dudit premier transistor et à un premier émetteur dudit troisième transistor ;; e) des moyens connectant ladite troisième borne d'entrée à un second émetteur dudit second transistor et à un second émetteur dudit troisie transistor f) un premier. un second et un troisième transistors d'entrée branchés en parallèle avec leurs bases connectées séparément aux collecteurs desdits transistors à émetteur multiple g) un transistor de référence connecté différentiellement à chacun desdits transistors d'entrée i h) des moyens pour alimenter en courant constant lesdits transistors branchés différentiellement i) une paire de bornes de sortie j) des moyens pour coupler la sortie desdits transistors connectés en parallèle à l'une desdites bornes de sortie ; et k) des moyens pour coupler la sortie dudit transistor de référence à l'autre desdites bornes de sortie. 6. Circuit de REPORT selon la revendication 5 > caractérise en ce qu'il comprend également des moyens pour appliquer une tension de référence à la base dudit transistor de référence. 7. Circuit de REPORT selon la revendication 5, caractérisé en ce qu'il comprend également une résistance de charge connectée séparément dans le circuit de base de chacun desdits transistors à émetteur multiple. 8. Circuit selon la revendication 7, caractérisé en ce qu'il comprend également une résistance de charge dans les circuits de collecteur reliés ensemble desdits transistors d'entréer et une résistance de charge dans le circuit de collecteur dudit transistor de référence. 9. Circuit selon la revendication 5, caractérisé en ce que ces moyens de couplage à la sortie comprennent un premier transistor branché en émetteur suiveur entre les collecteurs reliés ensemble de ces transistors d'entrée et l'une des bornes de sortie ; et un second tranisto branché en metteur suiveur entre le collecteur dudit transistor de référence et ladite autre borne de sortie. 10. Circuit selon la reVendication 5, caractérisé en ce que ces moyens d'alimentation en courant constant comprennent une source de tension négative, une résistance et un transistor de commande branchés en série avec les émetteurs connectés en commun desdits transistors d'entrée et dudit transistor de référence ; et des moyens pour appliquer une tension de réferance à la base dudit transistor de commande.