FR 2227600 A1 19741122 FR 7414468 A 19740425 La pressente invention concerne des dispo- statifs de mémorisation et en particulier ceux utilisés pour emmagasiner des signaux analogiques, notamment des lignes à retard ou similaires. Dans le domaine de ltélectroniq-ueg -1 existe de nombreuses appîcations qu nécessitent l'emmagasi- nage de signaux analog ques. Dans un grand nombre d'applica- tions, il suffit d'emmagasiner à court terme et de fanon temporaire un signal analogique, comme par exemple dans le cas des lignes à retard ou des applications nécessitant la dilatation ou la compressicn d'un signal particulier. On connait de nombreux procédés et dispo- sitifs d'emmagasinage de signaux analogiques. On connut aiY des dispositifs qui échantillonnent un signal analogique, qui convertissent chaque échantillon sous forme numérique et qu emmagasinent l'information numérique dans des mémoires telle que des registres à décalage. Le signal analogique est reproduit en restituant l'information numérique emmagasinée sous forme analogique. Plus récemment, on a effectué des tentatives pour obtenir des lignes à retard ou similaires utilisant des dispositifs couplés par charge (CCD). La présente invention, qui se prête en particulier à l'application de la technologie MOS (métal oxyde-semi-conducteur) a pour but de créer un dispositif de mémorisation dynamique permettant d'obtenir l'emmagasinage temporaire d'une information analogique. A cet effet, la présente invention concer@@ une mémoire analogique de stockage d'un signal d'entrée9 mémoire caractérisée en ce qu'elle comprend un certain nomb- de condensateurs, des moyens de commutation permettant de coupler séquentiellement le signal d'entrée aux différents condensateurs, et des moyens de sortie couplés aux condensateurs et aux moyens de commutation de manière à recevoir séquentiellement les signaux stockés dans les condensateur ce qui permet de stocker un signal analogique dans un certain nombre de condensateurs et de le reconstituer ensuite à par- des signaux stockés dans les condensateurs. Comme on le voit, le dispositif selon l'invention pressente de larges applications dont ligne fait intervenir le stockage temporaire d'un signal vidéo pour r compensation du pleurage et de la diaphonie dans un enregistreur à bande magnétique. On décrira une mémoire dynamique permettant d'emmagasiner un signal analogique ou tout autre signal. Le signal analogique est emmagasiné dans plusieurs condensateurs qui sont couplés séquentiellement avec le signal d'entrée fourni à la mémoire. Dans un mode préféré de réalisation, on utilise un registre à décalage pour coupler séquentiellement les condensateurs avec le signal d'entrée, et on utilise des transistors à effet de champ du type MOS (métal-oxyde-semi conducteur) comme commutateurs pour coupler les condensateurs avec la ligne d'entrée.Dans certains modes de réalisation, on utilise un second registre a' décalage pour coupler séquentiellement les condensateurs avec une ligne de sortie, de manière que l'information emmagasinée dans les condensateurs puisse être lue à partir des condensateurs à une vitesse différente de la vitesse à laquelle l'information a été introduite dans la mémoire. Cela permet à l'information mémorisée d'être comprimée, expansée, retardée ou controlée de toute autre manière. Dans le mode préféré de réalisation de l'invention, l'ensemble de la mémoire est fabriqué en utilisant une technologie MOS et des jonctions PN sont utilisées comme condensateurs. L'invention sera mieux comprise à la lecture de la description ci-après et des dessins annexés représentant des exemples non limitatifs de réalisation de l'invention, dessins dans lesquels - La figure 1 représente un mode de réalisation de la mémoire selon l'invention, qui utilise un seul registre à décalage comme moyen de commutation permettant de coupler séquentiellement les cellules de mémorisation à une ligne d'entrée et à une ligne de sortie; - La figure 2 représente un autre mode de réalisation de la mémoire de la figure 1 dans laquelle on utilise deux registres à décalage afin de permettre l'introduction d'une information dans la mémoire a une vitesse différente de celle à laquelle elle est extraite de la mémoire;; - La figure 3 représente un autre mode de réalisation de la mémoire selon l'invention, qui utilise un seul décalage ainsi qu'un transistor de commande avec chaque cellule de mémorisation; - La figure 4 représente un autre mode de réalisation de la mémoire de la figure 32 qui comporte un registre à décalage séparé pour extraire une information de la mémoire; - La figure 5 représente un autre mode de réalisation de l'invention, utilisant deux groupes de condensateurs et un moyen de commutation pour assurer alternativement l'introduction et l.'extraction d'un signal par rapport à des condensateurs placés dans une seule ligne. Comme le montre la description qui va suivre, la mémoire suivant l'invention peut être fabriquée en utilisant des composants électriques discrets. Dans le mode préféré de réalisation, la mémoire est fabriquée sous la forme d'un circuit intégré, en utilisant en particulier une technologie MOS (métal-oxyde-semi-conducteur) connue. En référence à la figure 1, un mode de réalisation de l'invention comprend un registre à décalage 10 et plusieurs cellules de mémorisation telles que la cellule comprenant les transistors à effet de champ MOS 18 et 19 et le condensateur 14. Chaque cellule comprend un transistor d'entrée MOS tel que les transistors 19, 20, 21 > 22, et un transistor à effet de champ de sortie tel que les transistors 18, 31, 32 et 33.Dans chaque cellule, les transistors à effet de champ d'entrée et -de sortie sont reliés en série, comme les transistors 18 et 19. Un condensateur est relié à la jonction commune entre chacun des transistors d'entrée et de sortie tels que les condensateurs 14, 15, 16 et 17. Une borne de chaque transistor d'entrée est reliée à une ligne d'entrée commune telle que la ligne 24. La ligne 24 est reliée à une entrée Il utilisée pour fournir le signal analogique ou tout autre signal emmagasiné dans la mémoire. Une borne de chaque transistor de sortie est reliée à une ligne de sortie commune 12. Les électrodes de commande des transistors d'entrée et de sortie sont reliées à des lignes de commande telles que les lignes 26, 27, 28 et 29. Ces lignes, comme cela sera précisé en détail dans la suite, sont reliées au registre à décalage 10. Chacune des lignes de commande contrle l'écoulement des informations vers une cellule et à partir d'une autre cellule. Par exemple, la ligne 26 est reliée à l'électrode de commande du transistor 19 et également à l'électrode de commande du transistor 31. D'une manière similaire, la ligne 27 est reliée à l?électrode de commande du transistor d'entrée 20 de la cellule de mémoire comprenant les transistors 20 et 31 et le condensateur 15, ainsi qu'à l'élec trode de commande du transistor de sortie 32, ce transistor constituant le transistor de sortie de la cellule comprenant les transistors 21 et 32 et le condensateur 15. Bien que sur la figure 1 on ait représenté seulement quatre cellules de mémoire reliées au registre å décalage 105 il va de soi qu'un nombre quelconque de ces cellules peut être relié au registre à décalage 10, et que des fils 34 et 34 sont reliés à des cellules de mémoire adjacentes. Dans le mode de réalisation de la figure 1, tous les transistors à effet de champ fonctionnent en commutateurs, ctest-à-dire qu'ils sont soit conducteurs soit non conducteurs. En conséquence, on peut utiliser d'autres moyens de commutation pour remplacer ces transistors. Dans le mode préféré de réalisation représenté sur la figure 1 > 11 ensemble de la mémoire est réalisé sur une seule pastille ou substrat, en utilisant une technologie MOS. On emploie des transistors à effet de champ ordinaires et les condensateurs 14, 15, 16 et 17 peuvent être constitués par des condensateurs ordinaires couramment utilisés dans 1'industrie MOS ou bien, comme dans le mode préféré de réalisation, par des jonctions PN. Le registre à décalage 10 sert à appliquer séquentiellement un signal aux lignes de commande 26, 27 > 28 et 29. Par exemple, un signal est d'abord appliqué au fil 26 de manière que les transistors 19 et 31 soient conducteurs et, après avoir été supprimé sur la ligne 26, le signal est à ,nouveau appliqué à la ligne 27 de manière que les transistors 20 et 32 soient conducteurs. On a utilisé des registres à décalage dans des applications similaires, en particulier dans le domaine des réseaux de photo-exploration où le registre à décalagefonctionne en générateur d'exploration. On peut utiliser l'un des nombreux registres à décalage tels que ceux nécessitant une paire de signaux dthorloge complémentaires indiqués en T 1 et# T 2 sur la figure 1. Le registre à décalage est utilisé par application d'un seul bit au registre, par exemple le bit "UN", ce bit faisant progresser le registre vers le bas en activant chacune des lignes de commande telles que les lignes de commande 26, 27, 28 et 29 suivant une séquence déterminée.Pour trouver une description de ces registres, il faut se référer au document "Operation and Application of MOS Schist Registers, "Computer design"5 février 1971, pages 58 à 62, de Hoff et Mazor; ou "Low-Frequency Operation with Dynamic Shist Registers, "Electronic Products Magazine", Aout 1972 > pages 57 à 59. On va maintenant décrire le fonctionnement du circuit de la figure 1. On suppose que entrée 11 fournit un signal analogique 24, ce signal devant être emmagasiné dans plusieurs condensateurs tels que les condensateurs 14, 15, 16 et 17. On suppose également que les signaux d'horloge g 1 et 2 2ont été appliqués au registre à décalage 10 et qu'un signal d'amorçage a été appliqué au registre. Ces signaux produisent l'application séquentielle de tensions aux lignes de commande 26, 27, 28 et 29, comme cela est courant dans des réseaux de photodiodes. Lorsquiun signal est appliqué au fil 26, ce signal rend conducteur les transistors 19 et 31.Lorsque le transistor 19 est conducteur, un échantillon ou une partie du signal analogique appliqué au fil 24 est emmagasiné dans le condensateur 14 sous la forme d'une charge électrique. Il est à noter que, lorsque le transistor 19 est conducteur, le transistor 31 est également conducteur, ce qui assure la transmission d'une charge précédemment emmagasinée dans le condensateur 15 par le fil de sortie 12. Lorsque la tension est supprimée sur le fil 26, et est appliquée au fil 27 par le registre, le signal analogique appliqué au fil 24 est ensuite échantillonné et emmagasiné dans le condensateur 15 puisque le transistor 20 est conducteur. Il est à noter qu'à ce moment les transistors 19, 21 et 22 sont bloqués.A ce moment, également, le transistor 32 est conducteur et une charge précédemment emmagasinée dans le condensateur 16 est transmise à la ligne de sortie 12. Ce processus se poursuit jusqutà ce que chaque ligne de commande couplée au registre à décalage 10 ait été activée en obligeant sa cellule de mémorisation associée à détecter le signal d'entrée appliqué a' la lig#ne 24. En fonctionnement, le registre de décalage est obligé de fonctionner de telle manière que, une fois que la dernière ligne de commande du registre à décalage a été activée, une nouvelle impulsion d'amorçage soit appliquée au registre en produisant l'activation de la première ligne de commande du registre. Ce problème peut autre résolu d une manière simple en utilisant un registre à décalage bouclé ou compteur en anneau, Si la mémoire de la figure 1 comprend N lignes de commande et N cellules de mémorisation, le signal analogique appliqué au fil 24 est lu par 1 intermédiaire de la ligne 12 avec un temps de retard correspondant à N/f, f désignant la fréquence à laquelle le registre à décalage assure 19activation des lignes de commande aboutissant aux cellules de mémoire. Dans le mode de réalisation de 1 t invention de la figure 1, la fréquence à laquelle le signal emmagasiné dans les condensateurs est lu à partir du condensateur est égale à la fréquence à laquelle le signal est introduit dans la mémoire puisque les deux fréquences sont commandées par le même registre à décalage 10 et par les signaux d'horloge comPlémentaires y 1 ety 2' Il est particulièrement intéressant et peu coûteux de fabriquer la mémoire de la figure 1 en utilisant une technologie MOS (métal-oxyde#semi-condiicteur). En premier lieu, les transistors à effet de champ représentés sur la figure 1 fonctionnent d1une manière très efficace en commutateurs. -En outre, du fait des faibles fuites se produisant dans les circuits du type MOS, les condensateurs utilisés pour emmagasiner le signal analogique, tels que les condensateurs 14, 15, 16 et 17 peuvent être fabriqués de manière que des quantités négligeables de charge soient perdues à chaque cycle. La technologie MOS permet également de fabriquer la mémoire de la figure 1 de façon quelle comporte des centaines de cellules de mémorisation tout en étant placée sur une pastille ou substrat relativement petit. Dans la mémoire de la figure 1, pour reproduire avec précision le signal emmagasiné, il faut que les condensateurs soient linéaires, c'est-à-dire que Q = CV. Lorsqu'on utilise des jonctions PN, on peut employer une gamme limitée de tensions de manière que les condensateurs fonctionnent dans une région relativement linéaire. On a représenté sur la figure 2 un autre mode de réalisation de la mémoire de la figure 1, qui comprend deux registres à décalage 40 et 42. Comme dans le cas du mode de réalisation de la figure 1 on peut employer d'autres moyens de commutation à la place des registres à décalage. Dans le mode de réalisation de la figure 2, il est également prévu ur. moyen d'entrée 44 relié à une ligne d entrée 46 et il est en outre prévu une ligne de sortie 47. On utilise à nouveau plusieurs cellules de mémorisation qui comprennent chacune deux dispositifs de commutation branchés en série, et un conden sateur de mémorisation relié à une jonction de ces dispositifs. Dans le mode préféré de réalisation représenté ici, chaque cellule comprend deux transistors à effet de champ tels que les transistors 50 et 55 et une jonction PN telle que la jonction 60 commune à ces transistors. Les autres cellules de la mémoire sont constituées par les transistors 51 et 56 et la jonction 61; les transistors 52 et 57 et la jonction 62; et les transistors 53 et 58 et la jonction 63. Une borne du transistor 50 est reliée à la ligne d'entrée 46 tandis que l'autre borne du transistor 50 est reliée à une borne du transistor 55 et à une borne de la jonction 60. L'autre borne de la jonction 60 est reliée à la masse tandis que l'autre borne du transistor 55 est reliée à la ligne de sortie 47. L'électrode de commande du transistor 50 est reliée, par une ligne de commande, au registre à décalage 40, tandis que l'électrode de commande du transistor 55 est reliée par une autre ligne de commande au registre à décalage 42. Chacune des autres cellules de mémorisation du réseau est reliée aux registres à décalage 40 et 42 ainsi qu'à la ligne d'entrée 44 et à la ligne de sortie 47 d'une manière similaire. Comme dans-le cas du mode de réalisation de la figure 1, le mode de réalisation de la figure 2 utilise une technologie MOS et le registre à décalage d'introduction en mémoire 40, le registre de décalage d'extraction de la mémoire 42 et les cellules de mémorisation sont réalisés sur un seul substrat en silicium Il est à noter que, bien qu'on ait représenté dans le mode de réalisation de la figure 2, quatre cellules de mémoire seulement, la mémoire selon l'invention peut comporter tout nombre approprié de cellules de mémoire reliées à la ligne d'entrée et à la ligne de sortie ainsi qu'aux registres à décalage 42 et 40 de la même manière que les cellules de la figure 2. En fonctionnement, une information est introduite dans les condensateurs de mémorisation 60 > 61, 62 et 63 de la même manière qu'une information est introduite dans les condensateurs de la mémoire de la figure 4. C'est > -- dire que la ligne de commande reliée au registre à décalage 40 et 17 électrode de commande du transistor 50 permettent d'abord à une partie du signal entrée de chargerxla jonction 60, puis à une partie du signal d'entrée de charger la jonction 61 lorsque le transistor 51 est autorisé à devenir conducteur. Ensuite, lorsque le transistor 52 et le transistor 53 devier.nc-#- chacun successivement conducteurs, les parties suivantes du signal d'entrée chargent les jonctions 62 et 63. Lorsque l'information du signal emmagasiné dans la mémoire doit etre extraite de la mémoire, le premier registre à décalage 42 rend le transistor 55 conducteur en permettant le transfert de la charge emmagasinée dans la jonction 60 par la ligne de sortie 47, puis la conduction du transistor 56 assure le transfert de la charge précédemment emmagasinée dans la jonction 61, vers la ligne de sortie 47 D'une manière similaire, la charge emmagasinée dans les jonctions 62 et 63 est transférée ulté- rieurement par la ligne de sortie 47. La mémoire de la figure 2 présente l'avantage qutune information peut être introduite dans les cellules de mémorisation à une certaine vitesse et qu'elle peut être extraite des cellules de mémorisation à une autre vitesse. Comme indiqué, le registre à décalage 40 est commandé. par des signaux dshorloge S 1 et# y 2 tandis que le registre à décalage 42 est commandé par des signaux d'horloge y 3 et 9 4. Les signaux d'horloge qui commandent le registre à décalage d'enregistrement peuvent avoir une fréquence supérieure ou inférieure à ceux qui commandent le registre à décalage de lecture. Si le signal d'horloge utilisé pour exciter le registre à décalage 42 a une fréquence supérieure à celle du signal d'horloge utilisé pour commander le registre à décalage 40, le signal ou information emmagasiné dans la mémoire est comprimé.Si le signal horloge appliqué au registre à décalage de lecture 42 a une fréquence plus faible que le signal horloge utilisé pour commander le registre à décalage d'enregistrement 409 la donnée de sortie est dilatée. On peut également obtenir des retards avec la mémoire de la figure 2 en excitant le registre à décalage de lecture 42 au bout d'un intervalle de retard désiré, après llamorçage du registre à décalage 40. Il est évident que, comme le signal ou information est emmagasiné sous la forme deune charge dans les condensateurs, le retard maximal qu'on peut obtenir est limite par la fuite des condensateurs de stockage. Sur la figure 3 on a représenté un autre mode de réalisation de l'invention comprenant un seul registre à décalage 70. Ce registre à décalage est utilisé à la fois pour introduire une information dans la mémoire et pour l'extraire de la mémoire d'une manière un peu similaire à celle du registre à décalage 10 de la figure 1. La mémoire de la figure 3 comprend une entrée 72 reliée à une ligne d'entrée 735 et une ligne de sortie 75. Une ligne commune 76 pouvant être une ligne de mise à la masse ou une ligne portée à un potentiel fixe, ainsi qu'une ligne 71 portée à un potentiel VDD, sont également utilisées dans ce mode de réalisation.Chacune des cellules de mémoire comprend un dispositif de commutation et un dispositif d'emmagasinage à condensateurs, branchés en série entre la ligne d'entrée 73 et la ligne commune 76. Plus partit culièrement, ces dispositifs comprennent un transistor à effet de champ 79 et une jonction PN 83. En outre, chacune des cellules comprend un transistor de commande et un dispositif de commutation branchés en série entre la ligne 71 et la ligne de sortie 75.On a représenté ces dispositifs sous la forme du transistor à effet de champ 90 et du transistor à effet de champ 86. L8électrode de commande du transistor 86 ainsi que ltélectrode de commande du transistor 78 (qui fait partie dune cellule adjacente) sont reliées à une ligne de commande commune qui est raccordée au registre à décalage 7. L'électrode de commande du transistor 90 est reliée à la jonction commune existant entre le transistor 79 et la jonction PN 83. Une autre cellule de mémoire complète a été représentée sur la figure 3 et comprend les transistors 80, 87 et 91, et la jonction 84. On a également représenté sur la figure 3 deux parties de cellules de mémoire comprenant le transistor 78 et la jonction 82 d'une part, et les transistors 88 et 92 drautre part. Comme pour les autres modes de réalisa?ion, on a repue. sente seulement quelques cellules de mémoire, mais il est évident qu'on peut relier n^importe quel ncnbre de cellules au registre à décalage 70 par l íntermedlaire de lignes de commande. La mémoire de la figure 3 peut être fabriquée sur une seule pastille en silicium en utilisant la technologie MOS bien connue. On va maintenant décrire le fonctionnement de la mémoire de la figure 3 e les transistors reliés en série avec les jonctions PN, tels que le transistor 79 fonctionnent en commutateurs, et les transistors représentés sous la forme des transistors 86, 87 et 88 fonctionnent de la même manière en commutateurs. Les transistors 90, 91 et 92 fonctionnent en transistors, de préférence dans une région linéaire, de sorte que la conduction entre leurs bornes est fonction de la tension appliquée à leur électrode de commande.En fonctionnement, comme c'était le cas dans les autres modes de réalisation les différentes lignes de commande reliées au registre à décalage 70 sont activées séquentiellement en assurant la transmission d'une information depuis les lignes d'entrée 73 vers les dispositifs de stockage capacitifs représentés sous la forme des jonctions PN 82, 83 et 84. La quantité de charge emmagasinée dans chacune des jonctions détermine la quantité dé courant qui passe dans chacun des transistors de commande reliés aux jonctions. Par exemple, la quantité de charge stockée dans la jonction 83 détermine la quantité de courant qui passe dans le transistor 90 lorsque le transistor 86 (utilisé en commutateur) est rendu conducteur. L'information est extraite de la mémoire de la figure 3 lors de la réception d'un signal d'ordre provenu du registre à décalage 70.En conséquence, lorsqu'une informat ion est introduite dans la mémoire à partir de la ligne d'entrée 73 et de la jonction 83 ainsi que du transistor 79 > une charge précédemment emmagasinée dans la jonction 84 est extraite de la cellule puisque cette charge détermine le degré de conduction entre la ligne 71 et la ligne de sortie 75 par l'intermédiaire des transistors 87 et 91. En conséquence, l'information est retardée dans la mémoire pendant une périoêc de temps égale au temps nécessaire au registre à décalage pour effectuer un cycle complet, comme c'était le cas dans le mode de réalisation de la figure 1. Le mode de réalisation de la figure 3 ainsi que celui de la figure 4 présentent par rapport aux modes de réalisation des figures 1 et 2 liavantage que le signal ea. est détecté sous la forme d une tension par 1 intermédiaire du transistor de commande (tel que les transistors 90 et 9 Le signal de sortie de chaque cellule peut autre rendu proportionnel au signal entrée même si le condensateur utilis pour emmagasiner la charge n'est pas linéaire. En outre, la tension de sortie peut être détectée aux bornes dVune simple résistance et ne nécessite pas ainsi les amplificateurs de courant qui peuvent être obligatoires dans les autres modes dt: réalisation décrits ci-dessus. Sur la figure 4, on a représenté un mode de réalisation similaire à celui de la figure 3, excepté qu'on. utilise deux registres à décalage désignés par 95 pour le registre à décalage d'enregistrement, et par 96 pour le registre à décalage de lecture. Les cellules de mémoire du mode de réalisation de la figure 4 sont similaires aux cellules du mode de réalisation de la figure 3, excepté que les tran- sistors reliés en série aux transistors de commande (qui assurent l'extraction des informations à partir de la cellule) sont reliés au registre à décalage de lecture 96. En référence à la figure 4, une des cellules de mémoire comprend un transistor de commande 118 relié en série au transistor 110, ces transistors étant branchés entre la source de tension VDD (ligne 102) et la ligne de sortie vidéo îoe, cette cellule comportant également un transistor 106 qui permet de lire l'information à partir de la ligne d'entrée vidéo 99, par l'intermédiaire de la ligne entrée vidéo 99 dans le moyen de stockage capacitif constitué par la jonction PN 114.L'électrode de commande du transistor 110 est reliée au registre à décalage de lecture 106, ce qui permet à Isinformation autre lue à partir de la cellule lors d'un ordre provenant du registre 96, tandis que l'électrode de commande du transistor 106 est reliée au registre d'entrée d'enregistrement 96 en permettant l'enregistrement d'une information dans la jonction PN 114 à partir de la ligne 99 lors d'un ordre reçu en provenance du registre à décalage 95. On a représenté sur la figure 4 deux autres cellules dont l'une comprend les transistors 1078 111 et 119 et la jonction 115 tandis que l'autre comprend les transistors 108, 112 et 120 et la jonction PN 116. Ces deux autres cellule sont reliées aux registres 95 et 96 et aux lignes 99, 100J 1C et 103 de la même manière que la cellule précédemment décrite. Comme dans le cas de tous les autres modes de réalisation, on peut utiliser n'importe quel nombre de cellules dans la mémoire et, dans le' mode préféré de réalisation, l'ensembîe de la mémoire est réalisé sur un seul substrat en silicium. Le fonctionnement de la mémoire de la figure 4 est tout à fait similaire à celui de la mémoire de la figure 3, excepté que la sortie est commandée par le registre à décalage 96. On va supposer qu'un signal d'entrée a été appliqué à la ligne 99. Ce signal est transmis aux jonctions PN 114, 115, 116, etc.~.. lorsque le registre à décalage 95 rend successivement conducteurs les transistors 106S 107 et 108. L'information emmagasinée dans les jonctions PN peut être lue à partir de ces moyens de stockage capacitif par l'intermédiaire de la ligne 100 lorsque le registre de décalage 96 rend successivement conducteurs les transistors 110, 111, 112, etc. Le degré de conduction entre la source de tension VDD (ligne 102) et la ligne 100 est commandé par les transistors 118, 119 et 120. La conduction de ces transistors est fonction de la quantité de charge emmagasinée dans les jonctions PN auxquelles ils sont reliés comme dans la mémoire de la figure 3. Le mode de réalisation de la figure 4 est particulièrement intéressant dans le cas d'un dispositif de télévision où, par exemple, les signaux vidéo sont lus sur une bande magnétique et couplés à un appareil de télévision tel qu'un récepteur de télévision classique. En supposant que l'information emmagasinée sur la bande est couplée à la ligne 99, et en supposant en outre que le registre à décalage 95 est synchronisé avec le moteur du magnétoscope, ce cas de figure est illustré par le repère "A-sync". De la même façon que dans les magnétoscopes classiques, le signal vidéo lu sur la bande est distordu par pleurage et diaphonie. Dans la technique antérieure, des moyens très élaborés ont été conçus pour résoudre ce problème mais ces moyens sont beaucoup plus complexes et beaucoup plus couteux que la mémoire illustrée sur la figure 4 Quand on compense le pleurage et la diaphonie avec la mémoire de la figure 4p le registre à décalage de lecture 96 est synchronisé avec le dispositif de télévision par le générateur de balayage horizontal, comme illustré par le repère "B-syne'', Ce signal de synchronisation {B-sync est complètement indépendant du signal Asyn bien -;a-il sc-. approximativement à la meme fréquence. A titre d#exemple, lorsqu'on utilise la mémoire de la figure 4 pour compenser ic-- pleurage et la diaphonie, la mémoire peut avoir une capacite suffisante pour emmagasiner l'information vidéo dune ligne d'un standard de télévision. On considère que 630 cellules de stockage environ sont suffisantes pour réaliser cette fonction. Lorsqu'on a lu environ la moitié de l'information vidéo d'une ligne d3enregistrement dans les cellules de stockage, on met en route le registre à décalage 96 en laissas la lecture de cette ligne se faire à une cadence contrôlée par le signal B-sync.En opérant de cette manière, lsavance ou le retard du signal B sync par rapport au signal A-sync peut atteindre la moitié d'une ligne. Cette différence de temps est suffisante, dans la plupart des applications, pour compense le pleurage et la diaphonie. En se référant à la figure 5, on trouve représentée une autre forme encore de réalisation de la présente invention, dans laquelle une ligne unique est utilisée pour lire l'information dans les cellules de mémoire. Les lignes 127 et 128 fonctionnent alternativement en lignes d'entrée et en lignes de sortie. Un certain nombre de cellules de stockage sont représentées couplées à la ligne 127, chacune de ces cellules comprenant des moyens de commutation et des moyens de stockage à condensateur. Plus particulièrement, l'une de ces cellules est représentée sous la forme d'un transistor à effet de champ 130 couplé en série avec la jonction PN 137. Une borne de la jonction PN 137 est couplée à la ligne commune 144 et une borne du transistor 130 est couplée à la ligne 127.La grille du transistor 130 est couplée, par l'intermédiaire d'une ligne de commande, au registre à décalage 122. Les autres cellules de stockage branchées entre la ligne 127 et la ligne commune 144 comprennent le transistor 131 et la jonction PN 138, ainsi que le train sistor 132 et la jonction PN 137. Un autre groupe de cellules de mémoire sont couplées entre la ligne 129 et la ligne commune 144. Ces cellules de stockage sont commandées par le registre à décalage 123. Ces cellules sont semblables à celle qui viennent d'être décrites et comprennent un transistor à effet de champ servant dinterrupteur et une jonction PN servar à stocker les charges.Une cellule de ce xype est reprsent par le transistor 133 dont 19 une des jonctions est couplée la ligne 28, et par la jonction FN 140 couplée à I autre born du transistor 133 et à la ligne commune 144. Les autres cellules de stockage couplées à la ligne 128 comprennent le transistor 134 et la jonction PN 141 ainsi que le transistor 135 et la jonction PN 142. Les grilles des transistors 133 > 134 et 135 sont couplées au registre à décalage 123. Un interrupteur bipolaire à simple courte 124 est utilisé pour coupler alternativement la ligne entrée 125 aux lignes 127 et 128, et la ligne de sortie 126 aux lignes 127 et 128. Cet interrupteur, dans la présente forme de réalisation, est constitué par un circuit intégré fabriqué sur le même substrat que celui des registres à décalage 122 et 123 et des cellules de stockage. En cours de fonctionnement, on supposera tout abord que ltinterrupteur 124 se trouve dans la position indiquée, et que loinformation est lue sur la ligne 125 puis sur la ligne 127. En supposant d'autre part que les signaux d'horloge sont appliqués au registre à décalage 122, on applique également un signal de démarrage à ce registre à décalage. Ces signaux rendent tout d'abord le transistor 130 conducteur puis produisent ensuite la conduction des transistors 131 et 132 et de tous les autres transistors des autres cellules de stockage couplées au registre à décalage 122. Quand cela se produit, le signal ventrée se trouve couplé séquentiellement et emmagasiné sur les jonctions PN telles que les jonctions 137, 138 et 139. On supposera quUune fois le signal d'entrée stocké sur ces jonctions FN, l'interrupteur 124 change de position de telle manière que la ligne entrée 125 soit ensuite couplée à la ligne 128.Quand cela se produit, la ligne de sortie 126 se trouve couplée à la ligne 127 Dans cette position, un nouveau signal d'entrée peut être lu dans les cellules de stockage commandées par le registre à décalage 123, et plus particulièrement sur les jonctions 140, 141 et 142. L'information précédemment stockée dans les cellules d2 mémoire commandées par le registre à décalage 122 peut etre 1g- simultanément sur ces cellules et envoyée sur la ligne de sortie 126.Cette opération peut se poursuivre en commutant alternativement le commutateur 124 en synciironisme avec - l'application des signaux de démarrage aux registres å 122 et 123. On notera que dans cette réalisation les registr à décalage 122 et 123 peuvent être commandés par des signaux d'horloge séparés ou par le même signal d horloge. Les différentes mémoires illustrées et décrites ci dessus possèdent dinnombrables autres application d n un enregistrement vidéo. Les mémoires analogiques peuvent par exemple être utilisées quand il est nécessaire de comparer des impulsions en séquence comme par exemple dans les radars ou les sonars. Une autre application possible des mémoires analogiques est la résolution des intégrales de convolution. De plus, la mémoire analogique peut être utilisée pour effectuer une transformation de Fauriei ou des conversions tempsfréquence telles que les corrélations croisées et les auto-corrélations, ainsi que les analyses de densité spectrale de puissance. Les mémoires décrites ici peuvent être utilisées en série ou en empilement pour produire des retards plus longs ou pour comprimer ou dilater un signal. On remarquera que la mémoire de la figure 4 est à lecture non destructrice, ctestzàMdire que l'information stockée nfest pas détruite pendant le cycle de lecture. On a ainsi décrit une mémoire convenant particulièrement bien au stockage des informations analogiques, cette mémoire pouvant être fabriquée à un prix relativement bas en utilisant la technologie bien connue des MOS. Bien entendu, l'invention n'est pas limait aux exemples de réalisation ci-dessus décrits et représentés, à partir desquels on pourra prévoir autres formes et d'autres modes de réalisation, sans pour cela sortir du cadre de l'invention. REVENDICATION s 1 / Mémoire analogique, caractérisée ce qu'elle comprend un certain nombre de cellules de Dloch-- comprenant chacune un condensateur de stockage d'une charge électrique, une ligne d'entre couplée à ces différentes cellules de stockage, une l-gne de sorte couplée aux diff- rentes cellules de stockage, un premier dispositif d'échan- tillonnage séquentiel couplé aux cellules de stockage de telle manière que la ligne d'entrée soit couplée séquen tiellement aux cellules de stockage pour que les échantillons de signal apparaissant sur cette ligne d'entrée puissent être emmagasinés dans les différents condensateurs, un second dispositif d'échantillonnage séquentiel couplé aux différentes cellules de stockage de telle manière que les cellule de stockage puissent etre couplées séquentiellement à la ligne de sortie, ce qui permet ainsi d'emmagasiner temporairement un signal analogique. 20/ Mémoire selon la revendication 1, caractérisée en ce que les cellules de stockage, la ligne d'entrée, la ligne de sortie et les deux dispositifs d'échan- tillonnage séquentiel sont tous placés sur un substrat de silicium. 30/ Mémoire analogique selon l'une quelconque des revendications 1 ou 2, caractérisée en ce que les condensateurs comprennent des capacités parasites. 4 / Mémoire selon l'use quelconque de: revendications 1 à 3, caractérisée en ce Q#e les condensa sont constitués par une jonction. 50/ Mémoire selon l'une quelconque de revendications 1 à 4, caractérisée en ce qu'elle comprend des moyens de tampons couples à chacune de cellules de stockage pour évier la décharge des condensateurs quand les cellules de stockage sont couplées séquentielement a ligne de sortie. 6 / Mémoire selon l'une quelconque d} revendication.s 1 à 5, caractérisée en ce que lee cellules de stockage, sla 1-ligne dtd'entrée, la ligne de sortie, les deux dispositifs d'é chantillonnage et les moyens de tampor sont tous placés sur le même substrat de silicium. 7 / Mémoire selon l'une quelconque de: revendications 1 à 63 caractérisée en ce qXe les condensa- teurs comprennent une capacité parasIte. 80/ Mémoire selon l1une quelconque des revendications 1 å 7, caractérisée en ce que les condensateurs sont constitués par plusieurs jonctions.