FR 2230125 A1 19741213 FR 7317734 A 19730516 Il est souvent nécessaire dans la technique des circuits logiques de réaliser des systèmes qui, recevant à leur entrée, une tension dlun niveau prédéterminé V1, délivrent à leur sortie, une tension de sortie V2, la différence V = V2 - V1, restant constante, quelle que soit la valeur de V1. Ces systèmes sont compliqués et il est difficile de réaliser leur intégration. La présente invention a pour objet un système de ce type particulièrement simple et facile à intégrer. le système décaleur de tension selon l'invention, se caractérise essentiellement en ce qu'il comporte une entrée connectée à la masse par l'intermédiaire d'une résistance et d'un transistor à effet de champ dont la grille est connectée à la source, la sortie étant prise en pont entre ladite résistance et le drain dudit transistor. L'invention sera mieux comprise au moyen de la description ci-après en se référant aux dessins annexés parmi lesquels La figure 1 représente le système selon l'invention. Les figures 2 et 3 sont des courbes explicatives. La figure 4 est une vue en coupe du système de la figure I, intégré sur un substrat. les figures 5 à 8 sont des exemples d'application du circuit de la figure i. Dans ce qui suit, à titre d'exemple non limitatif, tous les transistors seront considérés du type à canal N et à déplétion. Sur la figure 1, la tension d'entrée V1 est appliquée à une borne d'une résistance R, dont l'autre borne est reliée au drain d'un transistor à effet de champ Tt. La source et la grille de ce transistor sont connect.- ensemble et à la masse. La tension de sortie V2 est prise en pont entre le drain et l'autre borne de la résistance R. le fonctionnement de l'ensemble est le suivant : si la tension V1 est en dessous d'un certain seuil Vs, le transistor T1 a une résistance très faible ; si Vi > Vs, le transistor est saturé, et le courant qui le traverse est pratiquement constant quelle que soit la tension appliquée à ses bornes. En première approximation, on admettra que ce courant est constant et égal à Io. ta résistance R est parcourue par un courant 10 et la chute de tension à ses bornes est R Io = v d'oW V2 = V1 -v. En réalité, figure 2, on voit sur la courbe I = f(v) du transitor, que le courant drain-source n'est pas constant, mais qu'il varie faiblement, et que l'on peut écrire à partir de V = VS, I = Io + aV, a ayant une faible valeur. Néanmoins, dans le cas des circuits logiques, V1 varie peu, et V2 varie peu pour des valeurs faibles de V1, V1 restant néanmoins au-dessus de i ; le système fonctionne donc correctement en décaleur de tension. La courbe de la figure 3 représente les variations de V2 en fonction de V1. On voit que V2 = V1 - v et que v est sensiblement constant. Le circuit peut Etre facilement intégré, La résistance R peut être réalisée sous la forme d'une diffusion ou d'une implantation N sur un substrat de conductivité P (figure 4). le transistor est, par exemple, à déplétion, et de canal N. La grille est à jonction p - n ou Schottky et est déposée sur une couche N, elle-même épitaxiée sur un substrat de type P. les contacts de source, de drain sont pris sur des zones de type N+. l'invention peut avoir plusieurs applications. Une d'entre elles est représentée Figure 5. Celle-ci représente schématiquement un inverseur logique. Cet inverseur comprend deux parties (a) En plus du transistor T1 et de la résistance R de la figure 1, un transistor 22 est monté en suiveur de tension, Son drain est connecté à une source de polarisation + V1, et sa source à la résistance R. La grive de ce transistor reçoit une tension à deux niveaux, un niveau haut dit niveau 1, un niveau bas dit niveau 0. Une tension de polarisation - V2 est appliquée à la source du transistor T1. (b) un transistor T3 avec source et grilles interconnectées, a son drain connecté à la batterie V1, sa source est connectée d'une part à la sortie S du dispositif, d'autre part au drain d'un transistor T4, dont la source est à la masse, et la grille connectée au drain du transistor 21 le fonctionnement de l'ensemble est le suivant : la tension de niveau 1 est appliquée à la grille du transistor T2. Celui-ci est passant, et comme il est monté en suiveur, sa source prend un potentiel sensiblement égal à E. Un courant constant traversant la résistance R, un potentiel V = E - e est appliqué à la grille du transistor 24. Celui-ci devient passant, la sortie S a un niveau sensiblement nul. La fonction d'inverseur a donc bien été assumée dans ce cas. La tension de niveau 0 est appliquée à la grille du transistor T2 monté en suiveur. Sa source a encore un potentiel sensiblement égal à E. Par l'intermédiaire du système de décalage, une forte tension négative est appliquée à la grille du transistor T4 qui est bloqué. La sortie S est alors isolée de la masse. Son niveau plus faible que V1 est déterminé par la résistance de transistor T3. La fonction d'inverseur a donc bien également été remplie. De plus, les niveaux O et I de l'entrée sont bien restitués à la sortie. Le transistor d'adressage étant monté en suiveur de tension, permet d'obtenir une haute impédance d'entrée. La figure 6 représente une porte logique du type NOR. Elle est réalisée au moyen d'un montage identique à celui de la figure 5. Le transistor T2 est remplacé par un certain nombre de transistors T21 à T25, montés en parallèle, et recevant chacune sur sa grille une tension à deux niveaux. il suffit qutun seul de ces transistors soit passant, pour débloquer le transistor 4. De même, figure 7, le transistor T2 est un transistor à grilles multiples qui n'est débloqué que par application simultanée de deux tensions de niveau I sur ses grilles. La fonction logique réalisée est la fonction dite "NAND", ctest-à-dire l'inverse de la fonction ET (Deux tensions 1 à entrée donnent 0 à la sortie, et, une seule tension 1 (ou pas de tension à l'entrée donne "1" à la sortie). La figure 8 représente un autre exemple de porte "NAND" réalisé au moyen du dispositif selon l'invention. La partie inverseur est la même que dans le cas précédent. Ce circuit comporte de plus, connecté au p3le +V1, le drain d'un transistor T5, à source et grille interconnectées et jouant le rôle de résistance saturable ; la source est connectée par la résistance R et le transistor T1 au p81e -V2. le montage comprend de plus le transistor T3 et le transistor T4 montés comme dans les étapes précédentes. Deux diodes D1 et D connectent la source du transistor T5 2 dans le sens passant vers les entrées E1 et E2. Si aucune tension de niveau 1 n'est appliquée aux diodes, c' est-à-dire si les deux entrées sont à la masse, un chemin de conduction s1 établit entre le p6le +V1 et la masse. le transistor T4 a sa grille sensiblement au potentiel -V2 ; il est bloqué. La sortie S est au niveau 1. Si toutes les entrées sont au niveau 1, les diodes D1 et D2 sont bloquées et le chemin de conduction s'établit entre1c.ple +V1 et le pôle -V2. Le transistor T4 est débloqué et la sortie est au niveau 0. Le circuit présente l'davantage d'une impédance d'entrée élevée pour le niveau 1, faible au niveau bas et une impédance de sortie faible. Bien entendu, l'invention n'est pas limitée aux exemples décrits. Elle est utilisable dans toutes les mémoires et les logiques intégrées à semiconducteur, quel que soit le type du transistor utilisé : transistor à effet de champ à jonction dont l'électrode de commande est dutype opposé à celui du canal, transistor à effet de champ à grille isolée par une ou plusieurs couches minces diélectriques, etc... REVENDICATIOUS 1. Système décaleur de tension , comportant une entrée, une sortie, et une borne à un potentiel fixe, caractérisé en ce qu'il comporte une résistance et une résistance saturable, montées en série entre ledit potentiel fixe et l'entrée, la sortie étant prise en pont entre la résistance et la résistance saturable. 2. Système selon la revendication 1, caractérisé en ce que la résistance saturable est un transistor à effet de champ, dont la grille et la source sont interconnectées. 3. Système selon la revendication 3, caractérisé en ce que ledit transistor est à déplétion. 4. Dispositif logique inverseur comportant un transistor d'adressage dont la grille reçoit une tension à deux niveaux et une résistance de charge, l'ensemble étant monté en série entre un pôle de polarité fixe, caractérisé en ce que la tension à deux niveaux est appliquée par la sortie d'un système selon la revendication 1, ce système ayant sa borne à un potentiel fixe de polarisztion opposée à celle dudit pâle, l'entrée dudit système étant connectée audit p81e par au moins un second transistor d'adressage dont la grille reçoit des tensions à deux niveaux, le drain est connecté audit pôle et fonctionnant en suiveur de tension. 5. Dispositif suivant la revendication 4, caractérisé en ce qutil comporte plusieurs seconds transistors d'adressage montés en parallèle. 6. Dispositif selon la revendication 4, caractérisé en ce que le second transistor d'adressage comporte plusieurs grilles et qu'il n'estrendupassant que quand ses grilles sont portées au mFme niveau de tension. 7. Dispositif logique comportant un étage inverseur, un premier transistor,d'adressage et une résistance de charge, et des moyens de connexion permettant de porter sa grille à deux niveaux de potentiel le rendant respectivement passant ou bloqué, l'ensemble étant monté en pont entre un pôle à potentiel fixe et la masse, la sortie se faisant sur la borne intermédiaire du pont, caractérisé en ce que lesdits moyens de connexion sont connectés à la sorte d'u- système selon les revendications 1, 2, 3, dont ledit potentiel fix- est de polarité opposée à celle dudit pâle, une résistance satu- rable connectant ladite entrée dudit système audit pôle, ladite entrée étant connectée par des redresseurs à plusieurs entrées à deux niveaux.