FR 2233779 A1 19750110 FR 7321418 A 19730613 La présente invention a pour objet un dispositif de détection de fautes pour agencement d'adressage et particulièrement un dispositif de détection adapté aux mémoires d'adresses spatiales des systèmes de commutation temporelle combinant étages temporels et étages spatiaux. Les agencements d'adressage binaires sont largement employés dans les systèmes gérés par calculateurs en raison de leurs avantages et notamment dans ceux qui comportent un grand nombre d'organes répétitifs, tels par exemple les centraux teléphoniques. I1 est d'autant plus important de vérifier le bon fonctionnement de ces agencements d'adressage que le nombre d'unités qu'ils permettent de contrôler est grand.Or,s'il est aisé de contrôleur le bon fonctionnement d'un agencement d'adressage de faible capacité à l'aide de combinaisons de portes logiques simples, il n'est pratiquement pas intéressant de recourir aux mêmes méthodes dans le cas d'agencements d'adressage de grande capacité en raison du nombre de composants exigés par la vérification des différentes combinaisons d'adressage. De plus, certains de ces agencements travaillent à vitesse élevée et exigent donc des dispositifs de détection à faible temps de réponse qui sont de réalisation délicate avec les procédés connus ; ceci est le cas,en particulier, Si l'on désire vérifier le bon fonctionnement d'une mémoire d'adresse d'un commutateur spatial de système de commutation temporelle, et détecter,en particulier, les adressages donnant lieu à des doubles connexions à l'intérieur de ce commutateur. La présente invention propose donc un dispositif de détection de fautes pour agencement d'adressage binaire alimentant les entrées de données d'adressage d'une pluralité d'unités identiques d'un équipement. Selon une caractéristique de l'invention, le dispositif de détection comporte des moyens de décodage qui possèdent autant de sorties distinctes qu'il y a de combinaisons d'adressage possibles pour les unités et ces moyens ont leurs entrées d'adressage reliées aux entrées d'adressage des unités en sortie de l'agencement, de manière à traduire toute combinaison d'adressage fournie par cet agencement sous forme d'activation sélective de leurs sorties. Le dispositif de détection comporte aussi un ensemble de mémoires adressables possédant autant de cases de mémoire qu'il y a de combinaisons d'une par; possibles entre les sorties des moyens de décodage et, d'autre part, compatibles avec l'rganisation des unités.Chaque case adressable par une combinaison particulière contient à demeure une information relative à ltétat de faute associé à cette combinaison et cette information est transmise à l'unité de commande de ltéquipement lorsque cette combinaison particulière est appliquée à l'entrée de la mémoire contenant la case considérée. I1 doit etre compris qu'une information relative à l'état de faute peut etre,par exemple1 soit une information de faute, soit uné information de bon fonctionnement. Le dispositif de détection comporte de plus des moyens de liaison insérés entre les sorties des moyens de decodage et les entrées d'adressage des me'moires adressables et la configuration de ces moyens est choisie en- fonction de la nature des fautes que l'on veut détecter. Selon une variante de l'invention, le dispositif de détection comporte autant de décodeurs qu'il y a d'unités identiques çonsidérées dans l'équipement et autant de mémoires adressables qu'il y a de combinaisons d'adressage possibles par unité, les différentes entres d'adressage d'une mémoire- adressable étant respectivement reliées a autant de sorties de mene rang prises sur les diffé- rents décodeurs. D'autres caractéristiques de l'invention ressortiront de la description détaillée ci-dessous. Bien entendu la description et le dessin ne sont donnés qu'a titre indicatif et nullement limitatif de l'invention. La figure- unique présente un exemple de dispositif de détection de fautes selon l'invention. L'exemple de réalisation présenté à la figure unique se rapporte à un dispositif de détection associe à une mémoire d'adresses permettant la commande des points de croisement spatiaux d'un système de commutation temporelle associant étages temporels et spatiaux. Cet exemple a été choisi parce qu'il ajoute les contraintes imposées par la vitesse de fonctionnement à celles qui sont dues à l'existence d-'un grand nombre de combinaisons possibles d'adressage. -La figure unique comporte donc, d'une part, le dispositif de détection 1 selon l'invention, et d'autre part, les divers équipements du système de commutation temporelle qui sont associés au dispositif 1 et,-en particulier,la mémoire d'adresses spatiales 2 dont la sortie est contrôle par le dispositif 1, la matrice de points de croisement3 qecontrôle la mémoire 2 et l'unité de commande 4 du système de commutation. De manière classique,la mémoire d'adresses spatiales 2 est déclenchée par l'horloge 5 du système de commutation et elle est chargée par le calculateur de gestion 6 de ce système ; elle comporte un nombre donné de lignes capables de contenir chacune les éléments binaires permettant la çommande éventuelle de points de croisement de la matrice 3 à un temps élémentaire du réseau. Dans l'exemple de réalisation présenté,ces éléments binaires sont transmis aux entrées d'adressage des "n" multiplexeurs 8 qui constituent la matrice 3, via un registre 7 de sortie de mémoire 2. Pour rménroire, il est rappelé que chaque multiplexeur 8 comporte "r" entrés d'adressage individuellement reliées au registre 7 ces "r" entrées permettent de mettre en liaisons la sortie du multiplexeur avec l'une quelconque de ses "p" entrées de donnes qui a été sélectionnée par la combinaison d'adressages appropriée, étant entendu qu'il y a donc "p" combinaisons et que préférablement p = 2r. Préférablement aussi le registre 7 possède "n.r" sorties parallèles d'adresses, ce qui correspond donc à "2 rut informations différentes possibles en sortie de ce registre. Toutefois,au niveau d'un multiplexeur,seules sont influentes les "p" combinaisons qui peuvent etre appliquées à ses "r" entrées. En conséquence selon l'invention un décodeur 9 est associé à chaque multiplexeur de manière à fournir une indication différente pour chacune des "p" combinaisons possibles. Dans l'exemple choisi un multiplexeur 8 et le décodeur 9 associé sont reliés aux memes "r" sorties du registre 7 et toute combinaison apparaissant sur ces "r" sorties est traduite en une adresse de point de croisement par le multiplexeur 8 et en une adresse de sortie particulière par le décodeur 9 associé. L'ensemble des "n" de codeurs 9 fournit donc une image correcte des différentes possibilités ouvertes aux "n" multiplexeurs 8. Parmi ces différentes possibilités et selon les fonctions attribuées aux unités adressées, ctest-à-dire Bla matrice constituée par les multiplexeurs 8 dans l'exemple choisi, certaines combinaisons peuvent être eonsidérées comme anormales, soit qu'elles correspondent à un fonctionnement défectueux de l'agencement d'adressage, soit quelles correspondent à un fonctionnement interdit, soit encore qu'elles correspondent à des possibilités inutilisées. Ces combinaisons anormales sont connues et c'est le but des dispositifs de détection de les signaler lors de leur apparition Aussi, selon l'invention, les sorties des décodeurs sont reliées,selon une répartition choisie, aux entrées d'adressage de mémoires adressables 10 dans lesquelles ont été mémorisées des informations de faute aux diff6rentes adresses qui correspondent aux combinaisons anormales et des informations de bon fonctionnement pour les autres combinaisons. Dans l'exemple de réalisation présenté ici on veut signaler en faute toute double connexion de deux sorties de la matrice 3 sur une meme entre, ce qui correspond à ltenvoi de deux adresses identiques à deux multiplexeurs 8. En ce but les sorties de meme rang des décodeuze 9 sont reliées à une meme memoire adressable 10,propre à leur rang. Les "p" mémoires adressables nécessaires sont par exemple du type ROM pour lequel les données sont enregistrées une fois pour toutes ou encore du type PROM qui peuvent etre modifiées en cas de besoin et chacune d'elles comporte au moins n entes d'adressage ce qui correspond à 2n combinaisons possibles et donc 2n cases de memoire. Dans l'exemple choisi, l'indication de faute est inscrite dans toutes les cases de mémoires dont l'adressage est obtenu par activation de plus d'une entrée, ce qui correspond donc bien au problème posé puisque, Si deux entrées d'une meme mitoire sont simultanément activées, il y a aussi deux sorties de matrice reliées à une même entrée en raison de l'organisation choisie. L'envoi simultané aux multiplexeurs 8 des différentes adresses des points de croisement à activer au cours d'u temps élémentaire, entraîne l'envoi de ces mêmes adresses aux décodeurs 9 et l'activation des sorties de ceux-ci qui correspondent aux points de croisement à activer. Les sorties de décodeurs qui sont actives agissent sur les entrées des mémoires 10 auxquelles elles sont reliées, et les cases des mémoires 10 qui sont ainsi adresses transmettent en sortie de leurs mémoires respectives et à destination de l'unité de commande 4 les informations binaires qu'elles contiennent à demeure. Ainsi,l'unité 4 peut prendre toute décision voulue-en cas de faute. Il est à remarquer aussi que le temps nécessaire à la détection d'une faute se réduit à la somme des temps de transit à travers un décodeur et une mémoire adressable, ce qui,dans le cas de la commutation temporelle,permet une détection dont la durée est inférieure au temps élémentaire du réseau. Bien que les principes de la présente invention aient éte décrits ci-dessus en relation avec un exemple particulier de réalisation, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite pas la portée de l'invention. REVENDICATIONS 1. Dispositif de détection de fautes pour agencement d'adressage binaire alimentant les entrées de données d'adressage d'une pluralité d'unités identiques d'un équipement, ledit dispositif étant caractérisé en ce qu'il comporte - des moyens de décodage possédant autant de sorties distinctes qu'ir y a de combinaisons d'adressage possibles pour les unités et dont les entrées d'adressage sont reliées aux entres d'adressage des unités en sortie de l'agencement d1 adressage de manière à traduire toute combinaison d'adressage, fournie par cet agencement, sous forme d'activation sélective de leurs sorties - un ensemble de mémoires adressables possédant autant de cases de mémoire qu'il y a de combinaisons, d'une part, possibles entre les sorties des moyens de décodage et, d'autre part, compatibles avec l'organisation des unités, chaque case adressable par une combinaison particulière contenant a demeure une information relative à l'état de faute et transmettant cette information lorsqu'elle est adressée par la combinaison particulière qui lui correspond ; des moyens de liaison insérés entre les sorties des moyens de décodage et les entrées d'adressage de l'ensemble de mémoires adressables,la configuration de ces moyens étant fonction de la nature des fautes d'adressage à détecter. 2. Dispositif de détection de fautes selon la revendication 1, caractérisé en ce qu'il comporte - autant de décodeurs binaires qu'il y a d'unités identiques considérées dans l'équipement, chaque décodeur ayant ses entrées d'adressage reliées aux entrées d'adressage d'une unité distincte en sortie de l'agencement d'adres sage et ayant autant de sorties qu'il y a de combinaisons d'adressage par unité ;; - autant de mémoires adressables qu'il y a de combinaisons d'adressage par unité, les différentes entrés d'adressage d'une mémoire adressable étant respectivement reliées à autant de sorties de même rang prises sur les différents décodeurs, chaque combinaison d'adressage de mémoire adressable déterminant la production, en sortie de la mémoire considérée, d'une information relative à l'état de faute qui est incrite à demeure dans cette mémoire pour l'adresse correspondant à la combinaison considérée. 3. Dispositif de détection de fautes selon la revendication 2, pour mémoire d'adresses spatiales de réseau de commutation temporelle combinant étages spatiaux et temporels, caractérisé en ce qu'il comporte - autant de décodeurs binaires qu'il y a de multiplexeurs dans la matrice spatiale commandepar la mémoire d'adresses spatiales qui est considérée,chaque décodeur ayant ses entrées d'adressage reliées aux entrees d'adressage d'un multiplexeur distinct et ayant au moins autant de sorties qu'il y a d'entrées de données par multiplexeur ;; - autant de mémoires adressables qu'il y a d'entrées par multiplexeur, les différentes entrées d'adressage d'une mémoire adressable étant respectivement reliées à autant de sorties de même rang prises sur les différents décodeurs, chaque combinaison d'adressage d'une mémoire adressable déterminant la production,en sortie de la mémoire considérée,d'une information relative à l'état de faute qui est inscrite à demeure dans cette mémoire pour l'adresse correspondant à la combinaison considérée. h. Dispositif de détection de fautes selon la revendication 3, caractérisé en ce qu 'une indication de faute, dite de double connexion, est inscrite danstoutes les cases de mémoire dont l'adressage demande l'activation de plus d'une entrée de la mémoire qui les comporte.