FR 2216646 A1 19740830 FR 7304014 A 19730205 ta présente invention a pour objet un procédé de mise hors service automatique des éléments défectueux d'une mémoire et une mémoire autoréparable correspondante. Elle trouve une application en informatique, dans les dispositifs ae traitement du signal, dans la transmission de données et notamment dans la réalisation de mémoires embarquées. Les mémoires de capacité importante sont nécessairement constituées d'un grand nombre de composants. Avec la technologie actuelle, si l'un de ces composants tombe en panne, l'ensemble de la mémoire devient inexploitable. La fiabilité de ces systèmes est donc médiocre ce qui est un inconvénient grave, notamment pour les systèmes embarqués. Certaines mémoires comprennent des éléments de réserve, qui sont mis en service pour remplacer les éléments défaillants. De telles mémoires, nécessairement redondantes, ne possèdent pas la capacité maximale qu'on serait en droit d'attendre eu égard au nombre d'éléments qu'elles contiennent, et cela précisément à cause de leur caractère redondant. La présente invention a justement pour objet une mémoire qui ne présente pas ces inconvénients, car elle est autoréparable en ce sens qu'elle comprend des moyens automatiques pour contrôler le bon fonctionnement des différents éléments qui la composent et pour mettre hors service les éventuels éléments défectueux. De cette manière, la capacité de la mémoire est toujours maximale et déterminée par le nombre d'éléments fonctionnant correctement. Cette capacité decrolt au fur et à mesure que le nombre'd'éléments défectueux croit, mais la mémoire reste toujours exploitable. De façon plus précise, la présente invention a pour objet un procédé de mise hors service automatique des éléments défectueux d'une mémoire formée d'une pluralité d'éléments mémoire associés à des moyens d'écriture et de lecture d'informations, caractérisé en ce qu'on effectue, sur chaque élément mémoire, la suite d'opérations suivantes - on isole ledit élément mémoire desdits moyens d'écriture et de lecture d'informations, - on engendre un signal de test connu, - dans une première phase, on mémorise dans ledit élément mémoire ledit signal de test, - dans une deuxième phase, on lit le contenu dudit élément mémoire, - on compare le signal lu avec le signal de test connu, - si le signal lu diffère du signal de test; on met hors service l'élément mémoire; si le signal lu est identique au signal de test, l'élément reste en service. Lorsque les éléments de la mémoire sont connectés en série les uns avec les autres, il est avantageux de mettre hors service un élément défectueux en court-circuitant son entrée et sa sortie. L'opération de comparaison entre le signal lu et le signal de test nécessite la connaissance du signal de test au moment od l'on lit le contenu de l'élément mémoire. Le signal de test peut donc être écrit dans une mémoire auxiliaire à très grande fiabilité d'où il est extrait à l'instant où l'on désire effectuer ladite comparaison. Dans une variante avantageuse, le signal de test est obtenu en engendrant un signal périodique dont la période est un sous-multiple du temps de mémorisation du signal de test dans l'élément mémoire. Dans cette variante, il n'est plus nécessaire d'utiliser une mémoire auxiliaire car la périodicité du signal de test entraîne qu'on peut comparer directement le signal lu à la sortie de l'élément mémoire testé avec le signal de test engendré à l'instant de la lecture. Ce signal de test périodique peut prendre des allures variées adaptées à la nature de l'élément mémoire. En particulier, lorsque cet élément est un registre à décalage, le signal de test est avantageusement une suite périodique de niveaux logiques alternativement 1 et 0, ayant chacun une durée égale à la période d'horloge qui commande l'avance du registre à décalage. Lorsque la mémoire est constituée de registres àdécalage à n cellules, connectés en série, l'invention prévoit un procédé pour compter le nombre de registres encore-en service. Pour ce faire - on inscrit dans tous les registres de la mémoire un signal logique de niveau R, - puis on applique à entrée de la mémoire un signal de niveau logique R, - on compte le nombre N d'impulsions émises par#l'hor- loge pendant le temps mis par ledit signal de niveau logique a pour aller de l'entrée à la sortie de la mémoire, - on divise N par n, ce qui donne le nombre de registres en service. L'invention a également pour objet une mémoire autoréparable mettant en oeuvre le procédé qui vient d'être défini et constituée par une pluralité d'éléments mémoire commandés par des moyens d'écriture et des moyens de lecture d'informations comprenant notamment une horloge, caractérisée en ce qu'elle comprend - un circuit de commande de test délivrant sur sa sortie une impulsion de début de test, - au moins un générateur de signal de test connu, - des moyens pour écrire dans chaque élément mémoire ledit signal de test, - des moyens pour lire ensuite le contenu de chaque élément mémoire, - des moyens de comparaison entre le signal lu et le signal de test, - des moyens de mise hors service des éléments mémoire défectueux commandes par lesdits moyens de comparaison. Pour améliorer la fiabilité de l'ensemble de la mémoire autoréparable de l'invention, il est avantageux de grouper p éléments mémoire et de les contrôler par un seul circuit logique de test, l'ensemble constituant ce qu'on appellera par la suite une carte élémentaire, la mémoire complète comprenant m cartes élémentaires commandées par un circuit de commande de test unique. Pour éviter l'emploi d'une mémoire auxiliaire à grande fiabilité, le générateur de signal de test engendre de préférence un signal périodique dont la période est un sous-multiple de la durée de mémorisation du signal de test -dans un élément mémoire. Ce générateur peut être avantageusement constitué de bascules bis tables commandées par les impulsions d'horloge de la mémoire. Lorsque le générateur de test fournit des signaux logiques, les moyens de comparaison entre le signal lu et le signal de test sont avantageusement constitués par une porte logique de type OU-exclusif dont l'une des entrées est reliée à la sortie du générateur de signal de test et l'autre à la sortie de l'élément mémoire. La mémoire autoréparable de l'invention peut être d'un type quelconque, par exemple du type à accès aléatoire. Mais elle est avantageusement constituée par des éléments mémoire connectés en série, auquel cas les moyens de mise hors service des éléments défectueux sont simplement des interrupteurs placés entre l'entrée et la sortie des éléments mémoire. Un élément défectueux peut être ainsi court-circuité, ce qui rétablit la continuité du circuit global de la mémoire. Dans cette variante, les éléments mémoire sont avantageusement des registres à décalage, dont l'avance est commandée par ladite horloge. Dans ce dernier mode de réalisation, la mémoire comprend avantageusement un dispositif permettant de mesurer le nombre de registres à décalage en service. Ce dispositif comprend - des moyens pour mettre toutes les cellules des registres à décalage dans un état logique R, - des moyens pour fournir à un instant t à l'entrée de la mémoire une suite de signaux logiques de niveau R, - des moyens pour détecter l'apparition, à l'instant tl, du premier signal logique de niveau R-à la sortie de la mémoire, - un compteur d'impulsions émises par l'horloge entre les instants to et tl, - un diviseur par n du contenu final du compteur, ce qui donne le nombre de registres à décalage en service dans la mémoire. De toute façon, les caractéristiques et avantages de l'invention apparaîtront mieux après la description qui suit d'exemples de réalisation donnés à titre explicatif et nullement limitatif, en référence aux dessins annexés sur lesquels - la figure 1 représente le circuit d'un élément de base; - la figure 2 représente le circuit logique de test; - la figure 3 illustre llagencement d'une carte élémentaire; - la figure 4 représente un circuit permettant le comptage du nombre d'éléments mémoire en service. Bien que l'invention ne se limite pas à une mémoire constituée de registres à décalage mis en série, on va décrire maintenant, à titre purement explicatif, une mémoire autorépa- rable constituée de cette manière, étant entendu qu'on peut toujours modifier les schémas des circuits pour remplacer tel ou tel élément par un autre, -fonctionnellement équivalent, sans sortir pour cela du cadre de l'invention. Sur la figure 1, on a représenté le circuit d'un élément de base. Cet élément 10 possède deux entrées E1 et E2, une entrée de commande 16, une entrée d'horloge 26 et une borne de remise à zéro 22; il possède une sortie S; il est constitué par l'élément mémoire 12, ici un registre à décalage à n éléments dont l'avance est commandée par les impulsions d'horloge reçues sur la borne ho; le registre 12 possède une entrée et une sortie notées respectivement Eo et SO; ce registre est associé à des circuits logiques, qui sont constitués par a) - un circuit sélecteur d'entrée 14, disposé entre les deux entrées E1 et E2 et l'entrée Eo du registre à décalage 12; il comporte une connexion 15 aboutis sant à l'entrée de commande 16.Le signal véhiculé par cette connexion détermine laquelle des deux entrées Elet E2 est réunie à l'entrée Eo; b) - une porte logique 18, de type OU-exclusif, à deux entrées dont l'une est reliée à E2 et l'autre à la sortie S de l'élément de base; c) - un circuit-sélecteur de sortie 20, disposé entre, d'une part, la sortie SO du registre à décalage et l'entrée E1 et, d'autre part, la sortie S de l'élément de base; le circuit 20 est relié à l'entrée de remise à zéro 22; il reçoit les impulsions d'hor loge par la connexion 24 qui aboutit à la borne 26. L'entrée 28 est connectée à la sortie de la porte 18; le niveau logique reçu par l'entrée 28 détermine laquelle des bornes E1 et SO est reliée à la sortie S par l'intermédiaire du circuit sélecteur de sortie 20. Les circuits sélecteurs d'entrée et de sortie sont constitués de circuits logiques dont on indique maintenant la nature. Le circuit sélecteur d'entrée 14 comprend a) - une porte logique P4, de type ET, à deux entrées, dont'une est reliée à la borne d'entrée de com mande 16 à travers un circuit logique de complémen tation 30, et l'autre à l'entrée E1; b) - une porte logique P5, de type ET, à deux entrées, dont l'une est reliée à entrée de commande 16 et l'autre l'entrée E2; - c) - une porte logique P'2, de type OU, à deux entrées, dont l'une est reliée à la sortie de la porte P4 et l'autre à la sortie de la porte P5. Le circuit sélecteur de sortie 20 comprend a) - une bascule bistable B2, de type JK, dont les entrées sont notées J2 et K2 et les sorties et Q2; ltenEree J2 est reliée à la borne 28 qui reçoit la connexion de sortie de la porte 18; l'entree K2 est reliée à la masse. La bascule B2 reçoit les impulsions d'horloge à travers une porte logique Pi, de type ET, commandée par le signal apparaissant sur la borne d'entrée 16.La bascule B2 a une connexion de remise à zéro R2 reliée à la borne de sortie 22; b) - une porte logique P2, de type ET, à deux entrées dont l'une est reliée à la sortie S du registre O- à décalage 12 et l'autre à la sortie Q2 de la bascule B2; c) - une porte logique P3, de type ET, à deux entrées dont l'une est reliée à l'entrée E1 de l'élément de base et l'autre à la sortie Q2 de la bascule B2; d) - une porte logique P'1, de type OU, à deux entrées dont l'une est reliée à la sortie de la porte P2 et l'autre à la sortie de la porte P3, la sortie de ladite porte P'1 constituant la sortie S de l'élément de base. Sur la figure 2, on a représenté le circuit logique de test; ce circuit, qui porte la référence 40, possède une entrée 42, trois sorties 43, 48, et 60 et il reçoit les impulsions d'horloge par la borne 45. Il est constitué par a) - une bascule bistable B1, de type JK, synchronisée sur les impulsions d'horloge reçues s-ur la borne H1-. La bascule B1 possède une borne R1 de remise à zéro, une entrée J1 reliée à la borne d'entrée 42, une entrée K1 reliée à la masse, et deux sorties complémentaires Q1 et Q1, la sortie Q1 étant connectée à la sortie 43 du circuit logique de test; b) - un générateur de signal de test 44, qui reçoit les impulsions d'horloge par la connexion 46 et dont la sortie-est reliée par la connexion 47 à la la sortie 48; il délivre, sur la borne 48 un signal de test périodique dont l#a période est un sous-multiple de la durée de mémorisation du signalise test dans l'élément mémoire. Le générateur 44 est avantageusement un circuit bistable monté en diviseur par deux; il délivre dans ce cas une suite de niveaux logiques 1 et O, de durée égale à la période d'horloge; c) - un circuit de remise à zéro 50, recevant les impulsions d'horloge par la connexion 52 par l'intermédiaire d'un circuit de complémentation 54 et possédant une entrée de rémise à zéro 56 reliée à la sortie Q1 de la bascule B1 et deux sorties 58 et 60 dont la première est reliée à la borne R1 de la bascule B1. On décrit maintenant plus en détail le circuit de remise à zéro 50. Il comprend a) - un circuit D diviseur par 2n, n étant le nombre de cellules du registre à décalage 12 utilisé dans l'élément de base représenté sur la figure 1. Le circuit D reçoit les impulsions d'horloge par la connexion 52; il possède une entrée de remise à zéro 62, reliée à l'entrée 56, elle-même reliée à la borne Q1 de la bascule B1; b) - un premier circuit différenciateur 64 dont l'entrée est reliée à la cellule de plus fort poids 66 du circuit diviseur D, et la sortie à la borne 60 de sortie; c) - un second circuit différenciateur 70, dont l'entrée est reliée, par l'intermédiaire d'une logique de complémentation 72, à la bascule 66 de plus fort poids du circuit diviseur D et dont la sortie est reliée à la borne 58. La figure 3 illustre l'agencement d'une carte élémen- taire 80, commandée par un circuit 82 de commande de test. Ce circuit 82 comprend m sorties de commande : C1, C2 etc... Cml permettant la commande en parallèle de m cartes élémentaires identiques à la carte 80. Une carte quelconque est constituée par 2 éléments de base identiques à celui qui est représenté sur la figure 1 et qui portent, sur la figure 3, les références 10a, 10b, etc... 10p. Ces p éléments de base sont commandés par un seul circuit logique de test 40, identique à celui qui est représenté sur la figure 2. Une carte élémentaire possède une entrée des informations e et une sortie s, et également une entrée H, qui reçoit les impulsions d'horloge. Les connexions réalisées dans cette carte élémentaire sont les suivantes : la connexion de commande C1 issue du circuit de commande de test 82 est reliée à l'entrée 42 du circuit logique de test 40; ce circuit reçoit les impulsions d'horloge par l'entrée 45. Les sorties 43, 48 et 60 du circuit logique de test 40 sont respectivement reliées aux entrées 16a, E2a et 22a de l'element de base 10a. Cet élément 10a possède en outre une entrée Pela, reliée à l'entrée e de- la carte élémentaire, et une sortie Sa reliée à l'entrée E lb de l'élément de base suivant 10b. L'entrée 26a de l'élément de base 10a est reliée à l'entrée . Sur la figure 3, les bornes d'entrée et de sortie de l'élément de base 10a portent les mêmes références que les bornes correspondantes de l'élément de base représenté sur la figure 1, avec, en indice, la lettre a correspondant au rang de l'élément de base. Les moyens d'écriture et de lecture des informations en dehors des périodes -de test ne sont pas représentés sur les figures précédentes car ils sont connus de l'homme de l'art. Après avoir décrit la constitution des circuits de la mémoire autoréparable de l'invention, on va décrire maintenant le fonctionnement de cette mémoire. On ne considère dans la suite que les opérations effectuées dans un seul des circuits logiques de test, par exemple le circuit 40 de la figure 2, et dans le seul élément de base 10, car les opérations effectuées dans les autres circuits logiques et dans les autres éléments de base sont identiques. L'ordre de début de test est fourni par le circuit de commande de test 82 sous la forme d'une impulsion apparaissant sur certaines des connexions de sortie C1, C2 etc... C correspon- m dant aux cartes qu'on veut tester. Dans chaque carte élémentaire, le circuit logique de test 40 reçoit cette impulsion de début detest sur sa borne d'entrée 42, ce qui change l'état de la bascule B1. La sortie Q1 de cette bascule était initialement au niveau O et elle se met donc au niveau +1. Le circuit sélecteur d'entrée 14 d'un élément de base, reçoit alors par sa connexion 15, un signal de niveau logique +1, ce qui ouvre la porte P5 et ferme la porte P4. L'élément de base est alors isolé de l'entrée E1 et seules les informations parvenant à l'entrée E2 sont prises en compte dans l'élément mémoire. L'entrée E2 est reliée à la sortie 48 du circuit logique de test, c'est-à-dire finalement à la bascule 44. Le registre à décalage 12 commence donc à mémoriser la suite des signaux logiques de niveaux alternativement +l et O délivrés par la bascule bistable 44. Le diviseur D du circuit logique de test était bloqué à zéro avant le début du test, par le niveau logique +1 qu'il recevait sur l'entrée 62 en provenance de Q1; Q1 passant à O, le diviseur D est débloqué et commence à compter. Lorsqu'après n impulsions d'horloge, le bistable 66 de plus fort poids passe à l'état logique 1, une impulsion apparaît sur la sortie 60 reliée à l'entrée 22 de l'élément de base, ce qui a pour effet de mettre la bascule B2 dans l'état Q2 = O et Q2 = 1. Dans le circuit de sélection de sortie 20, la porte P2 s'ouvre alors et relie la sortie SO du re#gistre à décalage 12 à la sortie S de l'élément de base.L'instant où le bistable 66 de plus fort poids du diviseur D bascule, se produit comme on l'a dit, après n impulsions d'horloge, ce qui correspond a la fin de la première phase du test, phase dans laquelle on mémorise dans les n cellules du registre à décalage n niveaux logiques alternativement égaux à 1 et Ó. Pendant les n impulsions d'horloge suivantes, qui définissent la deuxième phase du test, la porte 18 reçoit sur ses entrées, d'une part, le signal qui apparaît sur l'entrée E2 > c'est-à-dire le signal de test engendré par le bistable 44, et d'autre part le signal apparaissant sur la sortie SO du registre à décalage. La porte 18 contrôle donc le bon fonctionnement du registre à décalage, qui doit se traduire par l'identité des niveaux logiques apparaissant sur les deux entrées de la porte. Dans ce cas, la sortie de la porte 18 reste au niveau O, la bascule B2 reste dans sa position et la sortie SO du registre 12 reste connectée à la sortie S. Si les signaux d'entrée sur E2 et de sortie sur S sont différents, la porte 18 fournit un signal logique égal à 1 et la bascule B2 change d'état sur la première impulsion d'horloge qu'elle reçoit. Or la bascule B2 reçoit les impulsions d'horlqge par l'intermédiaire de la porte P1, qui a été ouverte dès l'apparition sur la borne d'entrée 16 d'une impulsion délivrée par la sortie Q1 de la bascule B1. Lorsque la bascule B2 a changé d'état, elle ne peut plus revenir à l'état précédent et la sortie Q2 délivre un signal logique +1 et la sortie Q2 un signal logique O. La porte P2 est alors fermée et la porte P3 relie directement l'entrée E1 à la sortie S: l'élément mémoire 12 est court-circuité. Lorsque le bistable 66 de plus fort poids du diviseur D passe à l'état logique O, c'est-à-dire après 2n impulsions d'horloge, une impulsion apparaît sur la sortie 58, remettant la bascule B1 dans son état initial. La sortie Qi reprend le niveau logique O, ce qui a pour effet d'ouvrir la porte P4 du circuit sélecteur d'entrée 14 et de fermer la porte P5. L'élément mémoire est alors relié à nouveau à l'entrée E1 ou apparaissent les informations à traiter et isolé de l'entrée E2 où apparaît toujours le signal ae test émis par le générateur 44. La porte Pi est fermée et la bascule B2 ne reçoit plus les impulsions d'horloge. La sortie Q1 de la bascule B1 ayant repris la valeur logique 1, le diviseur D est à nouveau bloqué.La deuxième phase du test est alors terminée. La comparaison dans la porte 18 suppose naturellement que le nombre de cellules du registre à décalage est pair, ce qui est pratiquement toujours le cas dans les systèmes binaires. Si ce nombre était impair, il suffirait d'ajouter en sortie du registre une porte de complémentation. Lorsqu'un élément mémoire a été court-circuité à l'aide de la porte P3, il est aisé de voir qu'au cours du test suivant, la bascule B2 recevra sur son entrée R2 une impulsion de remise à zéro provenant de la sortie 60 du circuit logique de test, ce qui aura pour effet de faire passer la sortie Q2 à l'état logique O et la sortie Q2 à l'état logique +1, ce qui remet en service le registre à décalage 12 au début de la période de test. En d'autres termes, le circuit de l'invention permet de tester tous les éléments de la mémoire, y compris ceux qui ont été mis hors service au cours de tests préalables; ceci consti-# tue un avantage intéressant car, si un élément mémoire a été mis par erreur hors circuit, à la suite du mauvais fonctionnementd'un composant du circuit de test par-exemple, cette erreur peut être réparée au cours du test suivant. Le circuit de commande de test 82 peut être mis en route de plusieurs manières. Il peut comporter tout d'abord un circuit programmé qui le déclenche à intervalles réguliers; les tests s'effectuent alors de manière cyclique et tombent entre des périodes de fonctionnement normal de la mémoire. Il peut comporter aussi des moyens pour déclencher un test# après un certain nombre de cycles écriture-lecture d'informations. On obtient dans ce cas un fonctionnement cyclique fonctionnel. Enfin, des moyens de télécommande peuvent être prévus pour déclencher à distance le circuit 82, afin d'effectuer les tests à tout moment choisi, en particulier pendant les périodes de repos où aucune information n'est à enregistrer dans la mémoire. Il peut être intéressant, dans certains cas, de connaître la capacité de la mémoire. Pour cela, l'invention prévoit un procédé et un dispositif de mesure du nombre d'éléments en service dans la mémoire, qui ont déjà été définis plus haut. Un mode de réalisation particulier de ce dispositif est représenté sur la figure 4. Le circuit représenté sur cette figure comprend la mémoire proprement dite 100, dont l'entrée et la sortie des informations sont respectivement désignées par E' et S'et une entrée d'impulsions d'horloge par 108;- une entrée générale 102 qui reçoit les informations à traiter dans la mémoire; une sortie générale 104 qui les délivre après lecture; une entrée 106 qui reçoit les impulsions d'horloge; une entrée 110 où apparaît l'ordre de comptage émis par le circuit de commande de comptage 112; une bascule bistable B3, de- type RS, d'entrées R3 et 8.3 et de sorties Q3 et Q3; une bascule bistable B4, de type RS, d'entrées R4 et S4 et de sortie Q4; un circuit différenciateur 114, relie à la sortie Q3; un circuit différenciateur 116 relié à l'entrée R3; un circuit différenciateur 118 relié à l'entrée une uns portelogique P6, de type ET, dont l'une des deux entrées est reliée au circuit différenciateur 118 et l'autre à la sortie 104, et dont la sortie est reliée au circuit différenciateur 116; une horloge auxiliaire 120, de fréquence supérieure à la fréquence de l'horloge principale de la mémoire, dont l'entrée 122 est reliée à Q3 ; un circuit 124 diviseur par n, recevant les impulsions de l'horloge 120 et pouvant être remis à zéro par la connexion 126 provenant du circuit différenciateur 114; un diviseur 128 par m, relié au diviseur 124 et pouvant être également remis à zéro par la connexion 126; un diviseur par deux 130, relié au diviseur 128 et pouvant être également remis à zéro par la connexion 126; quatre portes logiques de type ET respectivement P7, P8, P9 et P10 dont les sorties sont reliées à deux portes logiques de type OU, respectivement P'3 et P'4, les portes P8 et P10 recevant sur l'une de leurs entrées le signal Q3 complémenté par le circuit de complémentation 132; une borne de sortie 131 où apparaît le résultat du comptage. Le fonctionnement de ce circuit est le suivant. Lorsque l'on désire effectuer le comptage des registres à décalage en service dans la mémoire 100, le circuit 112 émet une impulsion de commande, qui apparaît sur l'entrée 110. Cette impulsion change l'état de la bascule B3, qui voit sa sortie Q3 passer du niveau logique +1 au niveau O. Cette opération libère l'horloge 120 qui reçoit sur son entrée 122 le signal logique O provenant de Q3 . Simultanément la sortie Q3 passe de O à +1 et le circuit différenciateur 126 émet une impulsion, qui a pour effet de remettre à zéro, par la connexion 126, le compteur formé par les diviseurs 124, 128 et 130.Le passage de Q3 à O provoque aussi le changement d'état de la bascule 34 par l'entrée R4 et fait apparaître en Q4 un niveau logique O; ce niveau est injecté dans la mémoire 100 par la porte P8, qui se trouve être ouverte car elle reçoit sur sa deuxième entrée un signal logique qui est le complément de Q3, c'est-à-direun 1. De même, les impulsions de l'horloge 120 sont transmises par la porte P10 qui est ouverte, vers l'entrée 108 de la mémoire 100. En revanche, la porte P9 est fermée par Q3. La mémoire 100 ne reçoit donc plus les impulsions de l'horloge habituelle, qui apparaissent sur l'entrée 106, mais celles de l'horloge 120 dont la fréquence est plus élevée. Cette commutation des horloges est avantageuse car le comptage nécessite, ainsi qu'on l'a vu plus haut, la mise à zéro de toutes les cellules des registres à décalage de la mémoire, puis le transfert d'un signal de niveau 1 de l'entrée à la sortie, à travers tous les éléments de la mémoire, ce qui prendrait un temps excessif si la commande des registres à décalage était encore effectuée à l'aide de l'horloge habituelle. L'utilisation d'une horloge 120 plus rapide permet d'effectuer cette opération en un temps plus court. Le déclenchement de l'horloge 120 ayant eu lieu et des signaux de niveau logique O étant appliqués à l'entrée E' de la mémoire, les cellules des registres à décalage de la mémoire se remplissent progressivement de O alors que le compteur formé par les diviseurs 124, 128 et 130 commencent à compter le nombre d'impulsions d'horloge émises par l'horloge 120. Comme la capacité totale de la mémoire n'excède pas -m . n, (si elle est constituée par m éléments de base en service ou hors service, chaque élément de base comprenant n cellules), on est certain que toutes les cellules de la mémoire sont au niveau logique O lorsque mn impulsions d'horloge ont été comptées, c'est-à-dire lorsque le diviseur par deux 130 passe à 1. Ce passage provoque l'apparition sur une entrée de la porte P6 d'un niveau +1 et sur l'entrée S4 d'une impulsion fournie par le circuit différenciateur 118; ~cette impulsion fait basculer 34, ce qui amène la sortie Q4 au niveau logique +1. A partir de cet instant des 1 sont présentés à l'entrée E' de la mémoire en provenance de Q4 et par l'intermédiaire des portes P8 et P'3. Lorsque le premier 1 arrive à la sortie S', la porte P6 s'ouvre et, par le circuit différenciateur 116, délivre une impulsion sur l'entrée R3. de la bascule B3 > qui change d'état. La sortie Q3 repasse au niveau 1 et l'horloge 120 se trouve à nouveau bloquée; le compteur s'arrête et on peut lire sur la sortie 131 son contenu. Simultanément le blocage de l'horloge 120 par le signal émis par Q3 débloque la porte P9, qui peut véhiculer à nouveau les impulsions d'horloge apparaissant sur l'entrée 106 vers la mémoire 100. La porte P7 s'ouvre également,, ce qui rétablit la connexion entre l'entrée 102 des informations et l'entrée E' de la mémoire 100. La mise en route de cette opération de comptage peut s'effectuer soit de façon automatique, si le circuit de commande 112 contient des moyens pour déclencher automatiquement cette opération, soit par télécommande, si le circuit 112 comprend des moyens correspondants. L'utilisation de registres à décalage n'a été-décrite qu'à titre explicatif. On pourrait, sans sortir du cadre de l'invention, leur substituer d'autres dispositifs à mémoire comme des circuits à transfert de charge ou des mémoires à-bulles qu'on mettrait hors service en les court-circuitant. Dans le cas de mémoires utilisant des registres d'adresses donnant accès aux points mémoires, l'opération de mise hors service s'effectue en suppriynant l'adresse du point mémoire défectueux. REVENDICATIONS 1. Procédé de mise hors service- automatique des éléments défectueux d'une mémoire formée d'une pluralité d'éléments mémoire associés à des moyens d'écriture et de lecture d'in formations, caractérisé en ce qu'on effectue, sur chaque élément mémoire, la suite d'opérations suivante: - on isole ledit élément mémoire desdits moyens d'écriture et de lecture d'informations, - on engendre un signal de test connu, - dans une première phase, on mémorise dans ledit élément mémoire ledit signal de test, - dans une deuxième phase, on lit le contenu dudit élément mémoire, - on compare le signal lu avec le signal de test connu, - si le signal lu diffère du signal de test, on met hors service l'élément mémoire; si le signal lu est identique au signal de test, l'élément reste en service. 2. Procédé suivant la revendication 1, caractérisé en ce que, les éléments mémoire étant connectés en série les uns avec les autres, on met hors service un élément mémoire défectueux en court-circuitant son entrée et sa sortie. 3. Procédé suivant la revendication 1, caractérisé en ce que, pour engendrer un signal de test connu qu'on mémorise puis qu'on compare au signal lu, on engendre un signal périodique dont la période est un -sous-multiple du temps de mémorisation du signal de test dans l'élément mémoire. 4. Procédé suivant la- revendication .3, chaque élément mémoire étant constitué par un registre à décalage à n cellules dont l'avance est commandée par une horloge de période T, caractérisé en ce que: - on forme un signal de test qui est une suite pério dique de niveaux logiques alternativement 1 et O, chaque niveau ayant une durée T, - dans ladite première phase, on mémorise dans les n cellules dudit registre à décalage les n premiers niveaux, - dans ladite deuxième phase, on lit le contenu des n cellules du registre à décalage, - pour effectuer ladite opération de comparaison, on compare les niveaux logiques apparaissant à la sortie du registre à décalage avec les niveaux logiques apparaissant au même instant à l'entrée dudit registre à décalage. 5. Procédé suivant la revendication 4, caractérisé en ce qu'on compte le nombre de registres à décalage encore en service dans la mémoire de la manière suivante: - on inscrit dans tous les registres de la mémoire -un signal logique de niveau R, - puis on applique à l'entrée de la mémoire un signal de niveau logique R, - on compte le nombre N d'impulsions d'horloge émises pendant le temps mis par ledit signal de niveau logique R pour aller de l'entrée à la sortie de la mémoire, ce qui donne le nombre de cellules en service, - on divise N par n, ce qui donne le nombre de registres en service. 6. Procédé selon la revendication 1, caractérisé en ce qu'on déclenche automatiquement et-cycliquement la suite desdites opérations. 7. Procédé selon la revendication 1, caractérisé en ce qu'on déclenche la suite desdites opérations par télécommande. 8. Procédé selon la revendication 1, caractérisé en ce qu'on effectue lesdites opérations simultanément sur une partie des éléments de la mémoire. 9. Mémoire autoréparable mettant en oeuvre le procédé de la revendication 1, et constituée par une pluralité d'éléments mémoire commandés par des moyens d'écriture et des moyens de lecture d'informations comprenant notamment une horloge, caractérisée en ce qu'elle comprend: - un circuit de commande de test délivrant sur sa sortie une impulsion de début de test, - au moins un générateur de signal de test connu, - des moyens pour écrire dans chaque élément mémoire ledit signal de test, - des moyens pour lire ensuite le contenu de chaque élément mémoire, - des moyens de comparaison entre le signal lu et le signal de test, - des moyens de mise hors service des éléments mémoire défectueux commandés par lesdits moyens de comparaison. 10. Mémoire autoréparable selon la revendication 9, caractérisée en ce que ledit générateur de signal de #test, lesdits moyens pour écrire le signal de test, lesdits moyens pour lire le contenu des éléments mémoire, lesdits moyens de comparaison et lesdits moyens de mise hors service, sont associés par groupes de lz éléments mémoire, l'association de tous ces moyens et des E éléments mémoire constituant une carte élémentaire, la mémoire complète comprenant m cartes élémentaires commandées par un unique circuit de commande de test. 11. Mémoire selon la revendication 10, caractérisée en ce que chaque carte élémentaire comprend un circuit logique de test constitué par: - a) une bascule bistable B1 de type JK, recevant les impulsions d'horloge, possédant une borne R1 de remise à zéro, une entrée J1 reliée à la sortie du circuit de commande de test, l'autre entrée K1 étant reliée à la masse, et possédant deux sorties complémentaires Q1 et Q1, - b) un générateur de signal de test dont l'entrée est reliée à ladite horloge et dont la sortie délivre un signal de test périodique dont la période est un sous-multiple de la durée de mémorisation du signal de test dans ledit élément mémoire, - c) un circuit de remise à zéro recevant les impulsions d'horloge, possédant une entrée de remise à zéro connectée à la sortie Q1 et deux sorties dont la première est reliée à la borne R1 de la bascule 31. 12. Mémoire selon la revendication 11, caractérisée en ce qu'à chaque élément mémoire sont associés des circuits logiques constituant avec ledit élément un élément dit de base à deux entrées E1 et E2, ltentrée E1 recevant les informations à mémoriser en dehors des périodes de test et l'entrée E étant connectée à la sortie du générateur de signal de test, lesdits circuits logiques étant cons titués par:: - a) un circuit sélecteur d'entrée disposé entre les deux entrées E1, E2 et l'entrée Eo dudit élément mémoire1 et comportant une connexion de commande reliée à la sortie Q1 de la bascule B1, dont le niveau logique détermine laquelle des deux entrées E1 et E2 est réunie à l'entrée Eo; - b) une porte logique du type OU-exclusif, dont l'une des deux entrées est reliée à l'entrée E2 et l'autre à la sortie S de l'element de base; - c) un circuit sélecteur de sortie disposé entre, d'une part, la sortie So de l'élément mémoire et 11 entrée E1 et, d'autre part, la sortie S de l'élément de base; ledit circuit sélecteur de sortie ayant une première entrée de remise à zéro reliée à ladite sortie de remise à zéro du circuit logique de test, une deuxième entrée recevant les impulsions d'horloge, une troisième entrée connectée à la sortie de ladite porte# OU-exclusif dont l'état logique détermine laquelle des bornes E1 et So est reliée à la sortie S par ledit circuit sélecteur de sortie. 13. Mémoire selon la revendication 12, caractérisée en ce que tous les éléments de base sont en série, l'entrée E1 étant connectée à la sortie de l'élément de base précédent. 14. Mémoire selon la revendication 13, caractérisée en ce que chaque élément mémoire est un registre à décalage à n cellules, dont l'avance est commande par ladite horloge. 15. Mémoire selon la revendication 11, caractérisée en ce que le générateur de signal de test est un circuit bistable monté en diviseur par 2 et recevant les impulsions d'horloge. 16. Mémoire selon la revendication 12, caractérisée en ce que ledit circuit sélecteur de sortie comprend: - -a) une deuxième bascule bistable B2, de type JK, d'entrées notées J2 et K2 et de sorties notées Q2 et Q2 , l'entrée J2 étant reliée à la sortie de la porte OU-exclusif, l'entrée K2 étant reliée à la masse, ladite bascule B2 recevant les impul sions d'horloge à travers une première porte logique P1 de type ET, commandée par le signal apparaissant sur la sortie Qlr ladite bascule B2 ayant une connexion de remise à zéro R2 reliée à la seconde sortie dudit circuit de remise à zéro, - b) une deuxième porte logique P2, de type ET,à deux entrées dont l'une est reliée à la sortie So du registre à décalage et l'autre à la sortie Q2 de ladite bascule B2, - c) une troisième porte logique P3, de type ET, à deux entrées dont l'une est reliée à l'entrée E1 de l'élément de base et l'autre à la sortie Q2 de ladite bascule B2, - d) une première porte logique P'1, de type OU, à deux entrées dont l'une est reliée à'la sortie de ladite porte P2 et l'autre est reliée à la sortie de ladite porte P3, la sortie de ladite porte P'1 constituant la sortie S de l'élément de base. 17. Mémoire selon la revendication 12, caractérisée en ce que ledit circuit selecteur d'entrée comprend: une quatrième porte logique P4 de type ET à deux entrées, dont l'une est connectée à la sortie Q1 de la première bascule bistable B1 à travers un circuit logique de complémentation et l'autre entrée est reliée à l'entrée E1, une cinquième porte logique P5, de type ET, à deux entrées dont l'une est reliée à la sortie Q1 de la première bascule bistable B1 et l'autre à l'entrée E21 une deuxième porte logique P2, de type OU, à deux entrées dont l'une est reliée à la sortie de ladite porte P4 et l'autre à la sortie de ladite porte P5, la sortie de ladite deuxième porte OU étant reliée à l'entrée Eo du registre à décalage. 18. Mémoire selon la revendication 11, caractérisée en ce que ledit circuit de remise à zéro comprend: - un circuit diviseur par 2n recevant les impulsions d-'horloge à travers un circuit logique de complé- mentation, et possédant une entrée de remise à zéro reliée à la sortie Q1 de ladite première bascule bistable B1, - un premier circuit différenciateur dont l'entrée est reliée à la cellule de plus fort poids dudit circuit diviseur et la sortie à la borne de remise à zéro de ladite deuxième bascule bistable B2, - un second circuit différenciateur dont l'entrée est reliée par l'intermédiaire d'une logique de complémentation à la bascule de plus fort poids dudit circuit diviseur et la sortie à la borne de remise à zéro de ladite premiere bascule bistable B1. 19. Mémoire selon la revendication 9, caractérisé en ce que ledit circuit de commande de test comprend un circuit programme déclenchant cycliquement l'impulsion de début de test. 20. Mémoire selon la revendication 9, caractérisée en ce que ledit circuit de commande de test comprend un circuit télécommandé déclenchant l'émission de l'impulsion de début de test. 21. Mémoire selon la revendication 14, caractérisée en ce qu'elle comprend en outre: - des moyens pour mettre toutes les cellules des registres à décalage dans un état logique R, - des moyens pour fournir à un instant t0 à l'entrée de la mémoire une suite de signaux logiques de niveau R, - des moyens pour détecter l'apparition à l'instant tl, du premier signal logique de niveau R la sortie l de la mémoire, - un compteur d'impulsions émises par l'horloge entre les instants t0 et tl, - un diviseur par n du contenu final du compteur, ce qui donne le nombre de registres à décalage en service dans la mémoire