FR 2236314 A1 19750131 FR 7423286 A 19740704 L'invention concerne un procédé de commande pour un convertisseur analogique/numérique, dénommé ci-après convertisseur A/N, à haute résolution, dans lequel un signal analogique est converti en un signal numérique par quantification numérique. Un convertisseur A/N fonctionne par exemple d'après le procédé dit par approximations successives pas à pas. Dans ce cas, à chaque pas d'approximation, de la première à la dernière position de bit, une cellule de mémoire correspondant à la position de bit est excitée et, après chaque pas, un signal de sortie analogique, correspondant aux cellules de mémoire excitées, est formé au moyen d'un convertisseur numérique/analogique (convertisseur N/A) et est comparé avec le signal analogique d'entrée dans un comparateur. te signal de sortie du comparateur, qui dépend de la différence des deux signaux analogiques comparés, a pour effet que la cellule de mémoire excitée;;lors du dernier pas est effacée ou non selon que le signal de sortie analogique fcmé par le convertisseur N/A est plus petit ou plus grand que le sep analogique d'entrée. Avec un tel procédé, le convertisseur N/A se comporte comme une source de tension étalon à réglage numérique. Sa tenssu analogique de sortie est dans un rapport univoque avec le signal numérique d'entrée délivré par la mémoire, à savoir UO étant la tension que délivre le convertisseur N/A dans le cas où tous les bits sont égaux à i. Les Bn sont les informations numériques par bit du signal analogique d'entrée. Ils peuvent être égaux, soit à 0, soit à 1. Selon un mode de réalisation pratique de ce procédé, une impulsion de démarrage, appliquée à une unité de commande, a pour effet que toutes les cellules de mémoire sont d'abord effacées, à-l'exception de la première, qui est excitée. En même temps, la première cellule d'un registre à décalage est excitée et toutes les autres sont effacées. Du fait de l'excitation de lapremière cellule de mémoire, la première position de bit du convertisseur N/A est activée (31= 1). te convertisseur N/A produit alors le signal analogique de sortie UA = Uo . 1/2. Ce signal est comparé, par le comparateur, avec le signal analogique d'entrée UE. Si UA)UE, le signal de sortie correspondant du du comparateur prépare I'effacement de la première cellule de la mémoire. Entre-tenps, un générateur qui est incorporé dans l'unité de commande et qui se met en marche sous l'action de l'impulsion de démarrage, produit la première impulsion de décalage. De ce fait, le contenu de la première cellule du registre à décalage est déplacé dans la deuxième cellule, ce qui produit une excitation de la deuxième cellule de mémoire et, en conséquence, l'activation de la deuxième position du convertisseur D/A. l'effacement de la première cellule de mémoire a lieu en même temps que l'excitation de la deuxième cellule de mémoire. le signal analogique de sortie du convertisseur D/A est alors UA = Uo . 1/4. Si la premièrecellule de mémoire n'était pas effacée, ce signal serait alors UA =-UO v (1/2 + 1/4). Le comparateur détermine de nouveau si UA est plus grand que UE et, le cas échéant, il provoque l'effacement de la deuxième cellule dans la mémoire. Ce procédé- se poursuit jusqu'à la dernière position de bit. Quand il est décidé si la dernière position de bit est O ou 1, le contenu de la mémoire représente le signal analogique de l'entrée, mis sous forme numérique. Pour obtenir une, précision du procédé correspondant au nombre de positions de bit, le comparateur ne peut décider si la cellule de mémoire instantanée doit rester excitée ou être réeffacée que lorsque le signal analogique de sortie du convertisseur N/A a atteint une valeur qui ne se différencie de la valeur définitive que d'une grandeur qui est plus petite que la demi-valeur de la dernière position de-bit. Suivant le langage couramment employé, le convertisseur N/A doit outre parvenu à une précision de 1/2 LSB (least significant bit = bit le moins significatif = valeur de la plus basse ou dernière position de bit). C'est-à-tre que la valeur analogique correspondant à la valeur de quantification ne peut se différencier que de 1/2 LSB du signal analogique de l'entrée. Or, cela ne se vérifie que pour la dernière position de bit. Pour toutes les autres positions, l'erreur admuH sible a d'abord une valeur positive et négative qui est différente. S'il s'agit par exemple d'un convertisseur A/N avec une résolution à n bits, et si le Kième bit doit être déterminé au cours de l'opération de quantification, on a, pour l'erreur admissible + 1/2 LSB (demi-valeur de la dernière position de bit) et - (GK+1 + ... S Gn) (^4 valeur de la Kième positiondebit) si G+1 à Gn représentent les valeurs des positions de bit (E+1) à n. La valeur analogique correspondant à la valeur de quantifi- cation ne peut être supérieure au signal analogique de l'entrée que de 1/2 LSB, mais elle peut être inférieure d'une valeur notable par rapport à ce signal, car la grandeur qui manque encore peut être comblée par les po-sitions de bit suivantes.Mais étant donné que les erreurs positives et les erreurs négatives ne peuvent pas être séparées les unes des autres, cela signifie dans la pratique que tous les composants participant à l'opration de quantification doivent permettre-une précision de 1/2 LSE et que, lors de la détermination des bits individuels, tous les signaux qui varient au cours de l'opération de quantification doivent autre approchés de leur valeur finale d'une valeur fixée à l'avance par la précision du sytème (1/2 xSE) avant qu'ils ne puissent être utilisés pour une décision. Le temps nécessité pour chaque position de bit dans le convertisseur A/N selon le procédé par approximations successives se compose du temps nécessité par la partie numérique, du temps nécessité par le comparateur et de celui nécessité par le convertisseur N/A dont le signal analogique de sortie doit atteindre le multiple par 1/21 (3 1/2 TSB) de la tension maximale possible de sortie.A cet égard, il y a lieu de noter quten cas d'utilisation d'un convertisseur N/A dans le convertisseur A/N, il arrive, dans le cas le plus défavorable, qu'il se produise une activation, non pas de toutes les positions en même temps, mais seulement de la seule position la plus élevée qui doit atteindre le produit par 1/2n du signal analogique maximal possible de sortie du convertisseur IT/A! Dans ces conditions, le temps nécessité par le convertisseur N/A est ordinairement la partie dominante dans le cas de convertisseurs à résolution élevée. Le temps nécessité par le convertisseur N/A jusqu'à ce qu'il parvienne à une précision prédéterminée par le nombre de positions de bit est dans un rapport univoque avec le nombre de positions de bit lui-même le comportement en régime transitoire de nombreux convertisseurs N/A peut être ramené à celui d'un simple circuit RC. Cela se vérifie en particulier pour un nombre de bits assez élevé, lorsque la fraction de temps prise par les sources de courant d'excitation peut outre négligée. On sait que l'allure de la tension aux bornes d'un circuit RC qui est chargé avec le courant I au moyen d'une source de courant constant correspond à l'expression U = R . I . ( 1-e t r ) avec Q = R .C Si la tension aux bornes du circuit RC doit s'établir avec une précision de n bits ( c'est-à-dire que 1/2 . K. I manque encore par rapport à la valeur définitive), on a U = Rt I. (1 - 1/2n) ou, pour le temps nécessaire jusqu'à l'établissement de la tension aux bornes du circuit RC avec une précision de n bits t = t . n . în 2. te temps total nécessaire pour un convertisseur A/N à n bits--selon le procédé par approximations successives avec un temps de cadence constant est alors de T = n (tK + tD + n .trin 2) tK représentant le temps de retard du comparateur et tD le temps de retard de la partie numérique. De cette dernière égalité, il ressort que la résolution élevée entraine également une valeur élevée du temps total nécessaire. La présente invention a pour but la mise en oeuvre avantageuse du procédé défini ci-dessus, de telle sorte qu'un temps total moindre soit utilisé pour la même résolution ou, en d'autres termes, que la résolution soit plus élevée, c'est-à-dYe que la quantification du convertisseur A/N soit plus précise pour le méme temps total nécessaire. Pour obtenir ce résultat dans le cadre d'un procédé du genre défini ci-dessus, il est proposé conformément à l'invention qu'au moins une période de cadence intermédiaire soit intercalée dans l'opération de quantification numérique du convertisseur A/N, que le signal analogique d'entrée à quantifier le soit avant la période de cadence intermédiaire avec une précision moindre que ce qui correspond à la précision- finale du signal numérique complet à la sortie, que pendant la période de cadence intermédiaire, le signal numérique partiel obtenu jusqu'alors soit comparé, au moyen d'un convertisseur N/A, au signal analogique d'entrée avec la précision finale nécessaire et qu'en fonction de cette comparaison le signal numérique partiel retenu dans une mémoire soit-éventuellement corrigé, et qu'en outre, après la période de cadence intermédiaire, la poursuite de l'opération de quantification se déroule de nouveau avec une précision relative plus faible que celle correspondant à la précision finale du signal numérique complet à la sortie. L'invention est basée sur l'idée que I'opération de quantification d'un convertisseur A/N peut s'effectuer, même si les premières positions de bit ne sont pas déterminées avec la pleine précision du système total, mais peuvent encore contenir une certaine erreur qui est corrigée à un stade intermédiaire additionnel. Peu importe à cet égard si l'erreur provient d'un temps insuffisant pour l'établissement du régime permanent d'une quelconque partie du convertisseur ou si elle est due à des composants imprécis. La seule chose qui importe est qu'au cas où un groupe de K bits est tout d'abord déterminé, l'erreur ne soit pas supérieure à + la valeur du Kième bit.Dans la phase suivante, la valeur analogique qui correspond à la valeur de quantification déterminée et qui est obtenue au moyen du convertisseur N/A est alors comparée avec le signal analogique primitif d'entrée. Si cette valeur analogique est plus petite que celle du signal analogique d'entrée, la grandeur qui manque encore peut être comblée par les positions de bit suivantes afin que, conformément à ce qui est convenu, l'erreur ne soit pas plus grande que la valeur du Kième bit. Par contre, si la valeur analogique correspondant à la valeur de quantification est plus grande que celle du signal analogique d'entrée, elle l'est cependant sûrement au maximum de la valeur de Kième position de bit. La valeur de quantification doit alors autre réduite de la grandeur de la Kième position de bit. L'invention sera expliquée de façon plus détaillée à titre d'exemple à l'aide de deux possibilités d'application pra- tique, parmi lesquelles la première utilise le procédé mentionné ci-dessus par approximations successives et la seconde est indépendante du procédé de conversion particulier utilisé. tes schémas par blocs correspondants sont représentés sur les fig. 1 et 2 du dessin. La figure 1 illustre l'exemple d'un convertisseur A/N à 8 bits dans lequel le procédé par approximations successives pas sapas est utilisé avec le procédé à période de cadence intermédiaire selon l'invention, une période de cadence intermédiaire étant intercalée au bout de quatre pas. Un comparateur 1 présente deux entrées dont l'une est connectée à une entrée 2 pour un signal analogique UE et l'autre est raccordée à la sortie d'un convertisseur N/A à 8 bits 3 qui délivre un signal de sortie analogique UA.Le convertisseur N/A 3 présente huit entrées numériques qui sont raccordées à huit sorties de la sortie numérique totale 4 du convertisseur A/N. Les quatre premières entrées du convertisseur N/A 3 sont en outre connectées aux quatre sorties parallèles d'un compteur binaire 5 à 4 bits qui se comporte comme une mémoire. tes quatre autres entrées du convertisseur D/A 3 sont connectées aux quatre sorties d'une mémoire 6 à 4 bits. tes quatre entrées du compteur binaire 5 et celles de la mémoire 6 sont connectées aux huit sorties parallèles d'un registre à décalage 7 à 9 bits. le compteur binaire 5 présente, outre les entrés de positionnement parallèles, des entrées d'effacement parallèles. Par une instruction de sortie d'une unité de commande 8, toutes les cellules du commteur binaire 5 comme celles de la mémoire 6 peuvent être effacées. En outre, il existe une jonction du compteur binaire 5 à l'unité de commande 8, par laquelle le compteur binaire 5 peut être décalé en arrière lors de la période de cadence intermédiaire. L'entrée de l'unité de commande 8 est raccordée à la sortie du comparateur 1 délivrant le signal de sortie UK. En outre, une sortie de l'unité de commande 8 est connectée à l'entrée le commande du registre à décalage 7, par laquelle sont introduites les impulsions de démarrage et de décalage. Tout d'abord, l'opération de quantification se déroule selon ce qui a été décrit ci-dessus, jusqu'à la quatrième position de bit. Si la décision 'est prise que la quatrième position de bit est O ou 1, le contenu de la mémoire 7 représente lesigul analogique de l'entrée, quantifié avec 4 bits. Les quatre premiers bits ont été déterminés dé la meme manière que dans le cas du procédé classique par approximations successives. Dans ce cas toutefois, les temps de cadence sont abrégés au point que le convertisseur N/A 3 peut parvenir, à chaque pas, non pas à une précision de 8 bits, mais seulement à une précision de 4 bits. A la fin des quatre premières cadences de quantification, l'erreur s'élève donc au maximum à + la valeur de la quatrième position de bit. Si la différence des signaux présents aux entrées du comparateur est UB -- UA > O, elle peut être compensée par les positions suivantes.Mais si cette différence est Dans un convertisseur A/N à n bits selon le procédé par approximations succéssives, la première position doit s'établir avec une précision absolue de n bits. La deuxième et toutes les positions suivantes doivent s'établir avec la meme précision absolue. Toutefois, la précision relative, rapportée à l'excursicn totale de la position considérée, déeroRt d'une position à l'autre La première position du convertisseur N/A 3 produit, dans le cas où elle est établie à une précision correspondant à n bits, une tension U1 o U2n). 1 /2n) - la deuxième position, qui doit s'établir seulement à la demi-amplitude, mais à la même précision absolue, produit une tension U2 = Uo/2 + UO . 1/2n = U /2 . (1 + 1/2n 1). La précision relative de la deuxième position est donc manifestement réduite de 1 bit, celle de la troisième position de 2 bits, et ainsi de suite. Mais cela signifie qu'à la cinquième position de bit, la précision relative du signal analogique de sortie du convertisseur N/A 3 ne doit de nouveau s'élever qu'à 4 bits ; ainsi, dans la période de cadence intermédiaire et dans la seconde moitié de l'opération de quantification, les mêmes temps de cadence que dans la première moitié peuvent être utilisées. Il suffit que le temps pour la cinquième position de bit soit un peu plus long, du fait qu'à la suite de la période de cadence intermédiairs, la première position du convertisseur N/A 3 doit être éventuellement commutée et le régime permanent de tous les signaux doit s'établir avec une précision de 8 bits.Dans le cas du procédé à cadence intermédiaire, il faut, pour n bits du convertisseur A/N, que toutes les positions atteignent le-régime permanent avec une précision de.n/2 bits, à l'exception de la position qui fait suite à la période de cadence intermédiaire, laquelle doit atteindre le régime permanent avec la précision totale. be procédé à cadence intermédiaire selon l'invention est donc plus rapide que le procédé simple, pour une meme précision totale. Un autre avantage apparais si l'on exploite le convier tisseur A/N en même temps qu'un circuit de retenue d'échantillonnage. Ordinairement, la quantification ne peut débuter dans un cas semblable que quand le régime permanent du signal de sortie du circuit de retenue d'échantillonnage s'est établi avec une précision prédéterminée par la résolution du convertisseur A/D. Avec le procédé à cadence intermédiaire selon l'invention, la quantification peut déjà débuter lorsque le regime permanent du signal de sortie 'est établi avez une précision correspondant à n/2. Il faut simplement être sûr que la tension de sortie du circuit de retenue d'échantillonnage a atteint la précision prédéterminée par le convertisseur A/N au début de la période de cadence intermédiaire. le procédé à période de cadence intermédiaire selon l'invention ne se limite pas, en dehors de l'exemple choisi à titre d'illustration, à une seule période de cadence interm- diaire. Il peut être également intercalé deux ou, le cas échéant, plusieurs périodes de cadences intermédiaires, ce qui est avantageux en cas de résolution extrêmement élevée, par exemple de 16 bits. La seconde possibilité d'application pratique d'un procédé selon l'invention sera décrite à propos de l'exemple d'un convertisseur iit parallèle-série pour 12 bits. Sur la fig. 2, une entrée 2 à laquelle est appliqué un signal analogique UE est connectée à un premier circuit de retenue d'échantillonnage 9. La sortie de celui-ci est raccordée à un second circuit de retenue d'échantillonnage 10 et à l'entrée d'un premier convertisseur A/N t7 de type structurel et fonctionnel quelconque pour 6 bits. Les six sorties du convertisseur A/N 11 sont connectées aux six entrées d'un compteur binaire 12 qui sert de mémoire intermédiaire et dont six sorties sont raccordées à six des douze entrées d'une mémoire tampon 13 à 12 bits.En outre, ces six sorties sont raccordées aux six entrées d'un convertisseur N/A 14 à précision de 12 bits. la sortie de ce convertisseur N/A 14 est reliée, avec la sortie du circuit de retenue d'échantillonnage 10, en un point de sommation 15 et à l'une de deux entrées d'un comparateur 16 dont l'autre entrée est au potentiel de référence et dont la sortie est connectée à l'entrée de commande pour les impulsions de décalage du compteur binaire 12. Au point de sommation 15 est connectée, par l1inter- médiaire d'un amplificateur 17, l'entrée d'un second convertisseur A/N 18 de type structurel et fonctionnel quelconque pour 6 bits. Les six sorties de celui-ci sont raccordées aux six autres entrées de la mémoire tampon 13. Douze sorties binaires forment la sortie 4 de 11 ensemble du convertisseur A/N. Pendant la première période de cadence à 6 pas de quantification, le premier convertisseur A/N 11 traite les six premiers bits avec une précision de 6 bits. Au début de la période de cadence intermédiaire après le sixième pas de quantification, le résultat est pris en charge en parallèle dans le compteur binaire 12 et, en m8me temps, le convertisseur N/A 14 est réglé de façon correspondante. Entre-temps, le second circuit de retenue d'échantillonnage 10 a pris en charge le signal analogique UE de l'entrée 2, en provenance du premier circuit de retenue d'échantillonnage 9. Pendant la période de cadence intermédiaire et plus tard également, la différence entre le signal analogique UE de l'entrée 2 et le signal analogique de sortie du convertisseur D/A 14 est présente au point de sommation 15. Si la tension au point de sommation 15 est négative, c'est que la valeur numérique déterminée jusque-là était trop grande. le comparateur 16 réagit et provoque, en vue de la correction, un décalage du contenu mémorisé du compteur binaire 12 d'une-position vers l'arrière. De ce fait, le convertisseur N/A 14 modifie sa tension. Le signal de différence au point de sommation 15, maintenant positif, est appliqué, pendant la seconde période de cadence à six autres pas de quantification, par l'intermédiaire de l'amplificateur 17, au second convertisseur A/N 18 qui détermine les six bits qui manquent encore. A la suite de la correction, le contenu du compteur binaire 12 est introduit dans la mémoire tampon 13 et il est dis ponible à la fin de la seconde période de cadence, en même temps que le résultat délivré par le convertisseur A/N 18, en tant que signal de sortie numérique à la sartie 4. Selon un développement avantageux, le convertiss-eur A/N il peut déjà quantifier un nouveau signal d'entrée pendant la seconde période de cadence, après que le contenu du compteur binaire 12 a été corrigé et a été introduit dans la mémoire tampon 13. Par une semblable intercalation dans la quantification parta gée mrunelxriode de cadence intermédiaire, il est possible d'économiser du temps globalement. Cela peut être encore étendu si l'on utilise plus d'une période de cadence intermédiaire et un nombre correspondant de convertisseurs A/N. Dans le cas par exemple de deux périodes de cadences intermédiaires, il existe aussi la possi- bilité d'utiliser un convertisseur A/N à plusieurs reprises pour la quantification d'un signal analogique d'entrée unique.A cet effet, il faut non seulement prévoir le nombre correspondant des mémoires intermédiaires, etc ..., mais il faut aussi intercaler, de même que dans le cas de l'intercalation mentionnée ci-dessus, des commutateurs correspondants 19 dans les lignes de jonction, commutateurs qui empêchent que les différents contenus de mémoire se perturbent mutuellement. Par rapport à un simple procédé de quantification, le procédé selon l'invention ne nécessite, dans la seconde version mentionnée avec période de cadence intermédiaire, que le comparateur additionnel 16 et la réalisation de la mémoire intermédiaire à six bits sous forme de compteur binaire 12, ainsi qu'un léger surcroît de mise en oeuvre dans l'unité -de commande. A cela s'ajoute un léger surcroît de temps pour prendre la décision quant au fait que la valeur de quantification doit être ou non réduite de la valeur de la sixième position de bit. Mais ce surcroît de temps est négligeable par rapport au sur croît de temps et de composants qu'il faudrait envisager dans le cas du simple procédé pour un convertisseur A/N à 12 bits ayant une précision de 12 bits. REVENDICATIONS 1. procédé de conversion analogique/numérique appelé conversion A/N à haute résolution, dans lequel un signal analogique est converti en un signal numérique par quantification numérique, caractérisé en ce qu'au moins une période de cadence intermédiaire est intercalée dans ltopération de quantification numérique du convertisseur A/N, en ce qu'avant la période de cadence intermédiaire, le signal analogique à quantifier (UE) existant sur l'entrée (2) l'est avec une précision moindre que ce qui correspond à la précision finale du signal numérique complet à la sortie (4), en ce que, pendant la période decadence intermédare le signal numérique partiel obtenu jusqu'alors est comparé, au moyen d'un convertisseur numérique/analogique (convertisseur X/A) (3 ou 14), au signal analogique (UE) existant sur l'entrée (2) avec la précision finale nécessaire et en fonction de cette comparaison, le signal numérique partiel retenu dans une mémoire (5 ou 12) est éventuellement corrigé, et en ce qu'après la période de cadence intermédiaire, la poursuite de l'opération de quantification se déroule de nouveau avec une précision relative plus faible que ce qui correspond à la précision finale du signal numérique complet à la sortie (4). 2. Procédé selon la revendication 1, caractérisé en ce que le signal numérique est obtenu par approximations successives pas à pas à partir du signal analogique (U) existant sur l'entrée (2) et, qu'à cette fin, une cellule correspondante de la mémoire (5, 6) est excitée à chaque pas, de la première à la dernière position de bit, qutil est formé après chaque pas, au moyen du convertisseur NiA (3), un signal analogique de sortie (UA) correct pondant aux cellules de mémoire excitées, signal qui correspond à la partie déjà quantifiée du signal analogique (UE) existant sur Itentrée (2), et que ce signal analogique de sortie (UA) est comparé avec le signal analogique (U) existant sur l'entrée (2) dans un comparateur (i), le signal de sortie (UK) du comparateur, dépendant de la différence des deux signaux comparés, ayant alors pour effet que la cellule de mémoire excitée lors du pas précét la comparaison reste excitée ou est effacée selon que le signal analogique de sortie (Ug) formé par le convertisseur N/A (3) est plus petit ou plus grand que le signal analogique (UE) existant sur l'entrée (2), et en ce que la ou les périodes de cadence intermédiaires sont intercalées alros entre le nombre total de ces pas de quantification, 3.Procédé selon la revendication 2, caractérisé en ce qu'il est utilisé un registre à décalage (7) dont la première cellule est excitée au début de l'opération de quantification sous l'effet d'une impulsion de démarrage, en même temps que la première cellule d'un compteur binaire (5) qui sert de mémoire pour les positions de bit avant la période de. cadence intermédiaire et en même temps que la premiere position du convertisseur N/A-(3), tandis que toutes les autres cellules du registre à décalage (7), du compteur binaire (5) et d'une mémoire (6) prévue pour les positions de bit après la période de cadence intermédiaire sont effacées, en ce qu'après le premier pas de quantification le contenu de la première cellule du registre à décalage (7) est décalé par une impulsion de décalage dans la deuxième cellule qui provoque à son tour une excitation de la deuxième cellule du compteur binaire (5) ou de la mémoire (6) et de la deuxième position du convertisseur N/A (3), et en ce que le processus correspondant se poursuit pour tous les pas de quantification. 4. Procédé selon ltune des revendications 2 ou 3, caractérisé en ce que le compteur binaire (5) avec les cellules de mémorisation pour les positions de bit avant la ou les périodes de cadence intermédiaires est réalisé sous forme de compteur binaire à comptage régressif avec des entrées parallèles de nosi- tionnement et d'effacement et avec des sorties parallèles, et an ce que lors d'un signal de sortie (UK) du comparateur, qui doit éventuellement effacer la cellule de mémorisation excitée en dernier lieu, le contenu du compteur binaire (5) est rétrogradé de la valeur de la dernière position de bit avant la période de cadence intermédiaire. 5. Procédé selon la revendication 1, caractérisé en ce que dans une première période de cadence, un premier converti seur A/N (11) produit une partie du signal numérique définitif avec une précision moindre que celle correspondant à la précision finale et l'introduit dans un compteur binaire (12) qui. sert. de mémoire intermédiaire et dans le ccnve-etisseur NÈ (14), en ce que pendant la période de cadence intermédiaire, le signal de sortie du convertisseur F/A 14) est comparé avec le signal analogique (U) existant sur entrée (2) qui a été transféré, au début de la période de cadence intermédiaire, d'un premier circuit de retenue d'échantillonnage (9) dans un second circuit de retenue d'échantillonnage (io) et est appliqué par ce dernier à un point de comparaison (15), en ce que le contenu de la mémoire intermédiaire (12) est éventuellement corrigé d'une position à partir de la comparaison, en ce qutaprès la période de cadence intermédiaire, dans une seconde période de cadence, la différence de deux signaux analogiques, présente au point de comparaison (15), est acheminée vers un second convertisseur A/N (18) qui procède à.une nouvelle quantification, et cela avec une précision relative qui est également plus faible que celle correspondant à la précision finale, et en ce que le contenu de la mémoire intermédiaire (12) comme le signal de sortie du second convertisseur =/N (18) sont délivrés à une mémoire tampon (13) qui est raccardee à la sortie (4). 6. Procédé selon la revendication 5, caractérisé en ce qu'au moins une autre période de cadence intermédiaire et au moins une troisième période de cadence succèdent à la première, les éléments utilisés lors des périodes de cadence précédentes étant utilisés, soit pour poursuivre la quantification du signal analogique d'origine (UE), soit pour la quantification simultanée d'au moins un autre signal analogique d'entrée.