FR 2212703 A1 19740726 FR 7345300 A 19731218 La présente invention se rapporte d'une façon générale aux dispositifs de traitement de données et concerne plus particulièrement un dispositif de traitement de données multiplexées en série, comprenant plusieurs registres à décalage en parallèle destinés à recevoir séquentiellement des données d'entrée démultiplexées, chaque noeud de mémorisation des registres à décalage mémorisant un bit de donnée. Des dispositifs de traitement de signaux ont été utilisés dans une large mesure dans l'industrie, particulièrement depuis ltévènement des circuits.intégrés. La vitesse de fonctionnement et le nombre total d'éléments ou noeuds de mémorisation nécessaires constituent toujours des points importants dans des dispositifs de traitement de données, comme par exemple les mémoire et les lignes à retard, Par exemple, dans un registre à à décalage en série courant, deux noeuds de mémorisation sont nécessaires pour chaque bit de la capacité de mémoire, Jusqu'à présent, il n1 existait aucun dispositif approprié de traitement de données fonctionnant à grande vitesse et ne nécessitant qu'un noeud de mémorisation par bit. Ltinvention concerne donc un dispositif de traitement de données qui se caractérise par une vitesse élevée de traitement des données et par un besoin en noeuds de mémorisation correspondant à un noeud par bit. L'invention concerne également un dispositif de traitement de données multiplexées en série. Lsinvention concerne également un dispositif de traitement de données multiplexées en série, réalisé en circuits intégrés et qui se caractériEse par un certain nombre de registres à décalage en composants semi-conducteurs à transfert de charges en parallèle, les données transférées à travers ces registres à décalage étant commandées par une série répétitive dtimpul- sions successives dont le nombre est égal au nombre de registres àdécalage en parallèle0 L'invention concerne enfin un dispositif de traitement de donnéesmultiplexées série qui se caractérise par plusieurs registres à décalage à composants à transfert de charges, dans lesquels chaque noeud de mémorisation permet de mémoriser un bit de donnée d'entrée. En résumé, l'invention concerne donc un dispositif de traitement de données multiplexées destiné à traiter des données en série à des débits élevés, et avec essentiellement un seul noeud de mémorisation par bit. Ce dispositif comporte plusieurs registres à décalage connectés en parallèle, Les registres à décalage sont constitués respectivement par plusieurs éléments de mémorisation de données dont l'entrée et la sortie sont connectées à un dispositif de transfert de données qui commande le transfert des données le long des registres à décalage. Un circuit d'horloge est prévu pour produire répétitivement une série d'impulsions discrètes. Le nombre d'impulsions produites est égal au nombre de registres à décalage connectés en parallèle.Les impulsions d'horloge sont connectées sélectivement au dispositif de transfert de données de manière que les bits des données entrée en série soient initialement transférés successivement dans le premier élément de mémorisation des registres en parallèle successifs pendant un premier cycle d'impulsions discrètes. Pendant les cycles suivants, les bits se propagent le long des registres à décalage jusqu'à une borne de sortie de l'ensemble où une lecture en série des données est obtenue. Selon un aspect plus particulier de l'invention, les registres à décalage sont constitués par des composants à transfert de charge formés de manière monolithique sur un substrat semi-conducteur. Le dispositif de traitement de données est disposé de manière que presque tous les noeuds de mémorisation des registres à décalage mémorisent un bit de donnée d'entrée. Les signaux d'entrée sont multiplexés de manière que la vitesse de traitement des signaux soient maintenue élevée Selon un mode de réalisation, l'invention concerne un dispositif de traitement de données en série multiplexées à composants semi-conducteurs à transfert de charge qui comprend plusieurs registres à décalage à composants à transfert de charge.Chacun des registres à décalage est réalisé de manière monolithique sur un substrat semi-conducteur commun et il comprend une rangée de transistors à effet de champ à grille isolée, le drain et la source de transistors voisins étant difinis par une région dopée commune du substrat. Les grilles des transistors sont couplées par capacité aux drains et définissent ainsi des noeuds d'emmagasinage de charge. Un dispositif d'entrée est prévu pour recevoir les données d'entrée -en série. Ce dispositif d'entrée est connecté électriquement en commun à toutes les bornes d'entrée des registres à décalage correspondant, c'est-à-dire que ces registres à décalage sont connectés en parallèle.De même, un dispositif de sortie est connecté électriquement en commun à toutes les bornes de sortie du registre à décalage correspondant. Un circuit dshor- loge est prévu pour produire répétitivement plusieurs impulsions séquentielles d'horloge, Le nombre des impulsions d'horloge produites dans chaque cycle répétitif est égal au nombre des registres à décalage en parallèle. Ces impulsions d'horloge sont appliquées sélectivement aux grilles des transistors pour effectuer le démultiplexage du signal d'entrée, En d'autres termes, pendant des impulsions successives, les bits du signal d'entrée sont transférés à des registres à décalage en parallele successifs.Pendant les cycles suivants, les données se propagent dans les registres à décalage jusqu'à la ligne de sortie, où elles sont multiplexées pour fournir une sortie en série0 D'autres caractéristiques de l'invention apparaitront au cours de la description qui va suivre. Aux dessins annexés donnés uniquement à titre d'exemple nullement limitatif la Figure 1 est un diagramme synoptique d'un dispositif de traitement de données multiplexées selon ltinventionfi la Figure 2 est un diagramme synoptique d'un registre à décalage à transfert en série montrant la nécessité de deux noeuds de mémorisation par bit, la Figure 3 est un diagramme synoptique d'un registre à décalage à horloge séquentielle, les Figures 4a et 4b représentent respectivement, sous forme de aiagrammes synoptiques, des variantes de dispositions permettant d'introduire des régénérateurs dans le dispositif de traitement de données selon l'invention, la Figure 5a est une coupe d'une partie du dispositif de traitement (le données de la Figure 1, montrant la réalisation en groupe de cellules, la Figure 5b est une représentation schématique du mode de réalisation représenté en coupe sur la Figure 5a, la Figure 6 est un schéma d'un registre à décalage en série à groupe de cellules, la Figure 7a est une coupe d'une partie du dispositif de traitement de données de la Figure 1, montrant la réalisation d'un registre à décalage particulier à composants à couplage de charge à deux phases, et la Figure 7b est un schéma du mode de réalisation de la Figure 7a. Les Figures, et plus particulièrement la Figure 1, représentent un dispositif de traitement de données en série-multiplexées. Afin de faciliter l'explication, une ligne à retard à neuf bits est représentée. Une entrée en série dans le dispositif est représentéeen 10. Selon le mode de réalisation illustré, l'entrée 10 est reliée simultanément à quatre registres à décalage en parallèle, représentés globalement en 12, 14, 16 et 18o Chacun des registres à décalage comporte des noeuds de mémorisation, indiqués schématiquement par des petits cercles. Le registre à décalage 12 comporte donc des noeuds de mmorisation A4, B3, C2 et D1 et des commutateurs associés 20, 22, 24,26 et 28.Les commutateurs 20 à 28 sont commandés respectivement par des signaux d'horloge 1 )42 3 et 02 Ces signaux dthorloge peuvent être produits par un commutateur 300 Ce commutateur est constitué. de préférence par un registre à décalage à recirculation, c'est-à-dire un registre à décalage dont la sortie est ramenée à l'entrée0 A titre d'exemple, un "O" suivi par trois "1" (logique positive) sont introduits dans le commutateur.Lorsque le "O" circule le long du commutateur, les phases d'horloge 1 à 4 passent successivement au niveau X o La sortie de chacun des registres à décalage 12 à 18 est reliée à une borne de sortie 32 par un dispositif de commutation Le noeud de mémorisation D1 est donc connecté à la sortie par le commutateur 28 ;; le noeud de mémorisation D2 par le commutateur 34,le noeud de mémorisation D) par le commutateur 36 et le noeud de mémorisation D4 par le commutateur 380 Cés commutateurs sont commandés respectivement par les signaux d'horloge 19 2s 03 et 40 Les noeuds de mémorisation peuvent être réalisés en uti lisant une cellule de registre à décalage ou une cellule de mémorisation et des circuits de commutation associés, comme dans les registres à décalage à cellules inverseuses classiques. Mais de préférence, ces registres à décalage sont constitués par des composants à transfert de charge intégrés monolithi quement sur un substrat semi-conducteur. Le mode de réalisation du registre à décalage à composants à transfert de charge sera décrit plus en détail par la suite en regard des Figures 5 et 7. En fonctionnement, le signal présent à l'entrée 10 lorsque le signal d'horloge 1 est au niveau "1", est lu dans le noeud de mémorisation A4 ; le signal d'entrée présent lorsque #2 est "1" est lu dans A1 ; le signal d'entrée présent lorsque #3 est "1" est lu dans A2 et le signal d'entrée présent lorsque #4 est nlff est lu dans A30 Cela termine un cycle de fonctionnement. Cette action de démultiplexage transforme les données d'entrée en série en quatre courants parallèles ae données. Les données lues dans A4 pendant que Q11 est au niveau "ln restent dans A4 jusqutà trois périodes d'horloge plus tard, pendant un second cycle d'impulsions d'horloge répétitives, lorsque 04 est au niveau "1", et à ce moment elles sont transférées au noeud de mémorisation B30 Trois périodes d'horloge plus tard, lorsque est au niveau "1", les données sont transférées dans C2, et trois autres périodes d'horloge plus tard, lorsque 6(2 est au niveau "l",elles sont transférées dans D1. Le signal est trans féré sur la sortie 32 après trois périodes d'horloge supplémentaires lorsque )1 débloque le commutateur de transfert 28. Les données ont donc subi neuf périodes d'horloge de retard, mais elles n'ont été transférées que quatre fois. Ce long retard, comparé au nombre de transferts, est particulièrement avantageux lorsque des données analogiques sont traitées, en raison du fait qu'une certaine partie de la charge ou du signal est perdue pendant chaque transfert. En général,une ligne à retard multiplexée telle que celle représentée sur la Figure 1 peut comporter N registres à déca p lage en parallèle à N noeuds de mémorisation chacun. Le retard s total est Nd = N8 (N - 1) et le nombre total de transfertsest d s x p N = Ns + 1. Dans l'exemple présent, Np = 4, Ns = 3, Nd = 9 et N t = 4. Le nombre de transferts que chaque bit de données subit est Nt = N + 1, de sorte que du point de vue de la réduction s de N t au minimum, soumis à la valeur fixe Nd = N (N s s p N doit être petit et N doit etre grand. Mais la longueur s p du commutateur est Np, de sorte que du point de vue de la p réduction au minimum de ltespace nécessaire avant toute chose, N doit être petit, ce qui donne une valeur importante a Nt. p Cela est généralement préférable si N p Le dispositif de traitement de données multiplexées selon l'invention présente de nombreux avantages sur les dispositifs de traitement de données en série de type courant. Ces avantages apparaissent plus facilement en examinant rapidement, par exemple deux types de registres à décalage représentés sur les Figures 2 et 3.Là également, les rectangles représentent des noeuds de mémorisation et les cercles des portes de transfert, La Figure 2 représente donc un registre à décalage à deux phases. I1 apparaît que deux noeuds de mémorisation de signaux, tels que la et lb sont nécessaires pour chaque bit de la capacité de mémorisation car, lorsque le transfert est effectué, il doit se trouver autant de noeuds de mémorisation vides qui sont prêts à recevoir un signal qu'il se trouve de noeuds de mémorisation contenant -un signal.Par exemple, lorsque Q11 passe au niveau "1", un signal est transféré de l'entrée 40 au noeud de mémorisation la ; du noeud de mémorisation lb à 2a, etc0, Et lorsque 2 passe au niveau "1", un signal est transféré du noeud la à lb ; de 2a à 2b, etc..0 Bien que cette configuration autorise une vitesse relativement élevée du traitement des signaux, il est évident que la moitié des noeuds de mémorisation sont inutilisés à un moment donné. La Figure 3 illustre une disposition selon laquelle un signal peut être mémorisé dans presque tous les noeuds du registre à décalage à chaque instant. N noeuds de mémorisation sont utilisés dans cette disposition, Une distribution de N impulsions d'horloge successives de 1 à N est nécessaire. Lorsque fl passe au niveau "1", un signal est transféré du noeud de mémorisation N à la sortie 42 en laissant libre le noeud N. Lorsque 2 passe au niveau "1", un signal est trans féré du noeud N c 1 au noeud N en laissant libre N -1. Au fur et à mesure que les phases d'horloge passent au niveau "1", le noeud de mémorisation libre se propage le long de la ligne à retard jusqu!à ce que le noeud 1 soit disponible à la phase d'horloge )N. Ensuite, lorsque l passe au niveau "1-", le signal est transféré de l'entrée 44 au noeud 1, et du noeud N à la sortie 42. La disposition de registre à décalage de la Figure 3 ne nécessite que N noeuds de mémorisation et N + 1 commutateurs pour N - 1 bits, tandis que le registre à décalage de la Figure 2 nécessite 2N noeuds de mémorisation et 2N + 1 commutateurs poflr N bits. Il apparaît donc que la vitesse de traitement de la configuration de la Figure 3 est notablement plus réduite. Par exemple, si l'on considère un temps minimal Tut pour effectuer chaque transfert, le registre à décalage de la Figure 2 transmet des données à une vitesse de (2Tt)-1 bits/sec., tandis que le registre à décalage de la Figure 3 est limité à (NTt)-1 bits/sec., ce qui est plus réduit dans un rapport de 2/N. Cette vitesse réduite est inacceptable dans de -nombreuses applications.Mais si plusieurs de ces vignes à retard sont connectées en parallèle comme dans le cas de la Figure 1, la vitesse de transmission des données peut être (Tt)-1 bits/sec. Les avantages du présent dispositif de traitement de données multiplexées, comparé à un dispositif de transfert en série classique ressortent du tableau de comparaison.ciaprès pour certaines mémoires de dimensions courantes. Les valeurs ci-après étaient utilisées : Tt = temps de transfert = 100 nsec C = capacité par noeud de mémorisation = 0,06 pf ; V = tension d'horloge = 3,33 volts pour une mémoire à transfert de charge multiplexée (MCTM) et pour une mémoire classique à transfert de charge en série (SCTM). A l'examen du tableau, il faut noter que premièrement la mémoire à transfert de charge multiplexée nécessite un peu près la moitié du nombre de noeuds de mémorisation que la mémoire clas sique à transfert de charge en série. iwans exemple où N = 54, Np = 65, le nombre de noeuds de mémorisation est 4160 dans la mémoire multipléxée et 8192 dans la mémoire classique. Ensuite, moinS de transferts sont effectués dans la mémoire multiplexée, ce qui impose moins de régénérateurs. T A B L E A U I Nb de bits vitesse max. Nb d'éléments de Nb de transferts Puissance consommée DIMENSIONS de retard des données mémoire par bit (Nd) MCTM SCTM MCTM SCTM MCTM SCTM MCTM SCTM Ns x Np Ns(Np-1) 1/Tt 1/2Tt NsNp 2Nd Ns+1 2Nd+1 CV/Tt Np/Nd CV/Tt 32 x 33 1024 10 MHz 5 MHz 1056 2048 33 1057 .2 watts 6 watts 64 x 65 4096 10 MHz 5 MHz 4160 8192 65 8193 .1 watts 6 watts 179 x 180 32,041 10 MHz 5 MHz 32,220 64,082 180 64,083 .03 watts 6 watts Dans la mémoire multiplexée, Nt = 45 tandis que dans la mémoire classique, Nt = 8191. La mémoire multiplexée effectue moins de transfertsque la mémoire classique dans un rapport d'environ 2Nt. Troisièmement, la consommation en courant est moindre.La puissance réactive nécessaire pour les circuits d!attaque d'horloge est proportionnelle au nombre total de transforts qu'un signal doit subir, de sorte que la puissance absorbée par la mémoire multiplexée est inférieure à celle absorbée par la mémoire classique dans un rapport de 2N Quatrième p ment, le débit binaire de la mémoire wultislexée est plus élevé que celui de la mémoire classique, dans un rapport égal à deux. Il en est ainsi parce que la mémoire multiplex peut recevoir un signal à chaque période de transfert Tt tandis qu'une mémoire classique a besoin d'une autre période Tt avant de pouvoir recevoir un autre signal. Mtme si le nombre des transferts est oonsidérablement réduit au moyen de la disposition multiplexée selon l'invention, une régénération peut encore etre nécessaire dans les grandes mémoires. En général, dans un dispositif dont le rendement du transfert de charge est de 99 Solid State Circuits SC-6 314, (1971). Dans le circuit de la Fig. 4b, les régénérateurs 84 sont placés dans les circuits de données en parallèle, entre les unités correspondantes 86 de registres k décalage. Les Fig. Sa et 5b illustrent un mode de réalisation de l'invention, dans lequel les registres à décalage en parallèle sont constitués par des lignes à retard à composants à transfert de charge et plus particulièrement, par des groupes de cellules à métal-isolant-semî-conducteur . La réalisation du registre à décalage 12 de la Fig.1 est représentée pour faciliter l1explica- tion. Un substrat semi-conducteur 50, par exemple en silicium du type N, est utilisé comme matière de départ. Des flots ou des régions 52 du type P sont formées à partir de la surface du substrat 50. Ces régions peuvent etre définies selon les proche dés classiques de fabrication de circuits intégrés, comme par diffusion ou implantation d'ions.Ces procédés sont bien connus et n'ont pas à autre décrits en détail ici Une couche isolante 54, d'oxyde de silicium par exemple, est formée sur le substrat et les régions dopées qu'il contient. En général, la couche 54 a une épaisseur de l'ordre de 1000 à 2000 . Une ouverture 56 dans la couche isolante 54 donne l'accès pour l'application du signal d'entrée. De même, une ouverture 58 est prévue pour extraire la charge représentant le signal de sortie. Des électrodes métalliques, ou grilles 61 à 65 sont prévues pour commander le transfert des données d'un noeud de mémorisation au suivant. Ainsi qu'il est bien connu, la charge est mémorisée dans le groupe de cellules par la capacité entre la grille et le drain des transistors à effet de champ correspondants.Cela est représenté schématiquement sur la Fig. 5b, par les condensateurs A4, 33, C2 et D1. Ces désignations sont cohérentes avec les désignations des noeuds de mémorisation du registre à décalage 12 de la Fig. 1. Les commutateurs 22 à 28 sont constitués par les grilles 61 à 65 et le transfert de données est effectué par application à ces grilles des signaux d'horloge 4 3 2 et 1 respectivement. La Fig. 6 représente un registre à décalage à groupes de cellules de type antérieur. Il est visibleque deux noeuds de mémorisation sont nécessaires pour chaque bit de la capacité, contrairement au mode de réalisation de l'invention dans lequel chaque noeud de mémorisation estutilisé. Les Fig. 7a et 7b représentent un mode de réalisation à composants à couplage de charge, sous forme par exemple du registre à décalage 12 de la Fig. 1. Les composants à transfert de charge consistenten une disposition à deux phases dont la direc tivité est établie de construction. Des composants à couplage de charte à deux phases peuvent autre réalisés (1) selon un procédé dlaxydation par retapes, tel que décrit par Berglund, Powell, Nicollica et Clemens, dans-Applied Physics Lett. 20 413, 1972 et Kosonockey et Carnes, IEEE Journal of Solid State Circuits SC-6, 314 Octobre 1971i (2) Sous forme de composants à ions implantés comme le décrivent Krambeck, Walden et Picker, dans Applied Physics Lett. 19 520 1971, (3) en Al-Al203-Al, où les électrodes voisines sont connectées au méme circuit dthorloge par intermédiaire d'une tension continue afin d'assurer la directivité; et (4) en transistors à charge de surface tel que le décrivent Engeler,, Tiemass et Paertsch dans Applied Physics Lett. 17 449, 1970. La Fig. 7a est une vue en coupe d'un mode de réalisation en cir cuits intégrés de composants à couplage de charge à gradins, tan dis que la Fig. 7b en est une représentation schématique. Des dé signations semblables à celles du registre 12 sont également uti lisées. La structure de base des composants à couplage de chagge comprend un substrat semi-conducteur 70 comme par exemple le sili cium du type N. Une jonction PN 74 est réalisée selon les procédés classiques de fabrication pour lire des données entrée dans le registre à décalage. Des électrodes 76 sont formées sur la surface du substrat dont elles sont séparées par une mince couche d'isolant 72. La structure et la fabrication des compo sants à couplage de charge est bien connue et n'a pas à étre décrite à nouveau ci-après. En fonctionnement, une charge est transférée diun puitsde potentiel sous une électrode à un puits de potentiel sous une électrode voisine à la commande des signaux horloge qui sont appliqués à ces électrodes. De préférence, une structure à couplage de charge à deux phases est utilisée. autres configurations à couplage de charge polyphasées peuvent bien entendu ttre utilisées mais des techniques de multiplexage plus complexes sont nécessaires. Bien que des modes particuliers de réalisationsoientdécrits ci-dessus,.il est bien évident que de nombreuses modifications peuvent y autre apportées sans sortir du cadre ni de ltesprit de 1' invention. REVENDICATIONS 1 - Ligne à retard comprenant une entrée destinée å recevoir des données en série qui sont transmises avec un retard à une borne de sortie, caractérisée en ce qu'elle comporte plusieurs registres à décalage en parallèle dont les bornes d'entrée sont connectées en commun à ladite entrée de la ligne à retard et dont les bornes de sortie sont connectées en commun à ladite borne de sortie de la ligne à retard, un circutt démultiplexeur destiné à transférer séquentiellement des bits desdites données en série dans certains registres successifs des registres à décalage en parallèle, un circuit de transfert de données connecté auxdits registres à décalage et destiné à propager simultanément les données à travers ces registres, vers les bornes de sortie correspondantes des registres à décalage, et un circuit multiplexeur effectuant séquentiellement la lecture des données auxdites bornes de sortie des registres à décalage en un cycle répétitif de manière à effectuer une lecture en série retardée des données à la borne de sortie de -la ligne à retard. 2 - Ligne à retard selon la revendication 1, caractérisé en ce que ledit circuit démultiplexeur comporte un circuit de commutation connecté à chacun desdits registres à décalage de manière à y introduire des données d'entrée à la commande d'impulsions d'horloge appliquées séquentiellement audit circuit de commutation, lesdites impulsions d'horloge étant appliquées sé lectivement auxdits registres à décalage pour permettre la mémorisation d'un bit de données à chaque noeud de mémorisation de données des registres à décalage correspondants, un générateur d'impulsions d'horloge produisant répétitivement une série dXim- pulsions d'horloge discretes dont le nombre est égal au nombre desdits registres à décalage en parallèle. 3 - Ligne à retard selon la revendication 2, caractérisée en ce que ledit générateur dtimpulsions d'horloge comporte un registre à décalage à recirculation comportant des sorties en parallèle à ses positions successives, lesdites sorties étant excitées séquentiellement à la commande d'une impulsion d'aiguillage qui se propage le long dudit registre à décalage à recirculation. 4 - Ligne à retard selon la revendication 3, caractérisée en ce que ledit générateur d'impulsions d'horloge consiste en un registre à décalage dynamique à recirculation à conducteur isolant - semiconducteur réalisé monolithiquement sur un substrat semiconducteur. 5 - Ligne à retard selon la revendication 3, caractérisée en ce que ledit générateur d'impulsions d'horloge consiste en un registre à décalage à groupes de cellules en série à recirculation et à prises réalisé monolithiquement sur un substrat semiconducteur. 6 - Ligne à retard selon l'une quelconque des revendications 2 à 5, caractérisée en ce que chacun desdits registres à décalage est constitué par plusieurs éléments de mémorisation de données, dont les entrées et les sorties sont connectées audit circuit de transfert de données de manière à commander le transfert des données le long des registres à décalage correspondants, le géné- rateur d'impulsions d'horloge étant connecté sélectivement audit circuit de transfert de données de manière que les bits desdites données d'entrée en série soient initialement démultiplexés et transférés séquentiellement dans le premier élément de mémorisation de certains registres successifs desdits reqistres à décalage pendant un premier cycle desdites impulsions d'horloge discrètes, lesdits bits se propageant pendant les cycles suivants desdites impulsions d'horloge, le long des registres à décalage correspondants vers la borne de sortie de la ligne à retard et étant multiplexés pour permettre une lecture en série desdites données d'entrée. 7 - Ligne à retard selon la revendication 6, caractérisée en ce que lesdits registres à décalage sont constitués respectivement par des éléments de mémorisation à composants à transfert de charge. 8 - Ligne à retard selon la revendication 7, caractérisée en ce que chacun desdits registres à décalage consiste en une rangée de transistors à effet de champ à grille isolée, fa source et le drain des transistors voisins étant connectés en commun, les grilles étant couplées capacitivement aux drains pour définir chaque noeud d'emmagasinage de charge, ledit générateur d'impulsions d'horloge étant- connecté sélectivement aux grilles desdits transistors de manière à transférer séquentiellement des charges correspondant aux bits respectifs des données d'entrée en série au panier noEud de mirtisaticn de certains registres successifs desdits registres à décalage pendant un premier cycle desdites séries d'impulsions d'horloge, et à propager lesdites données en série le long desdits registres à décalage en parallèle pendant les cycles suivants, ainsi qutà transférer lesdites données à la borne de sortie de la ligne à retard pendant un cycle de sortie desdites impulsions d'horloge en permettant ainsi la lecture en série des données. 9 - Ligne à retard selon la revendication 7, caractérisée en ce que chacun desdits registres à décalage consiste en plusieurs électrodes espacées parallèlement les unes des autres et destinées à recevoir des impulsions d'horloge de transfert de données, lesdites électrodes étant séparées d'un substrat semiconducteur par une mince couche isolante, lesdites électrodes définissant respectivement un puitsde potentiel destiné à emmagasiner une charge correspondant à un bit de données d'entrée, à la commande desdits signaux d'horloge, ledit générateur d'impulsions d'horloge étant connecté sélectivement auxdites électrodes en parallèle de manière à transférer séquentiellement des charges correspondant aux bits respectifs desdites données d'entrée en série au premier puitsde potentiel de certains registres successifs desdits registres à décalage pendant un premier cycle de ladite strie d'impulsions d'horloge, et-à propager lesdites données en série le long desdits registres à décalage en parallèle pendant les cycles suivants, ainsi qu'à transférer lesdites données à ladite borne de sortie de la ligne à retard pendant un cycle de sortie desdites impulsions d'horloge, en permettant ainsi la lecture en série des données. 10 - Ligne à retard selon l'une quelconque des revendications 2 à 9, caractérisée en ce que lesdits plusieurs registres à décalage sont réalisés monolithiquement sur le mame substrat semiconducteur.