FR 2199628 A1 19740412 FR 7232892 A 19720915 L'invention est du domaine des codeurs numériques exprimant un niveau de tension électrique par un certain nombre d'éléments binaires ayant chacun un poids déterminé. Elle concerne un codeur à loi de compression à segments linéaires multiples, de pente progressant en progression géométrique de raison 2, avec des limites entre segments progressant également selon une progression de raison 2, un niveau étant codé par un élément binaire de signe, un premier jeu d'élé- ments binaires définissant le segment et un deuxième jeu définissant la position du niveau sur le segment. La principale application envisagée est le codage des échantillons quantifiés prélevés sur le courant à fréquence vocale pour les transmissions téléphoniques par impulsions codées (MIC). Pour coder un niveau de tension téléphonique dans une transmission par im pulsions codées (MIC), du fait du temps court disponible (un peu inférieur à 3,9 pus), dans le cas d'un MIC 30 voies, on a tout intérêt à utiliser un codeur parallèle, de fonctionnement plus rapide qu'un codeur à approximations successives, pour éviter la mise en mémoire des échantillons analogiques. On connaît un codeur parallèle à loi de compression par une demande de brevet associée de la Demanderesse "CODEUR DE NIVEAU DU TYPE PARALLELE A LOI DE COMPRESSION", déposée le 14 Septembre 1972 (FQ 6812) sous le numéro 72 32 619. Le codeur selon cette demande comprend trois organes : une tête de codeur1, qui fournit le codage du numéro du segment, un décodeur qui tire de ce numéro de segment une commande appliquée à une "queue de codeur", qui fournit un numéro de la position du niveau sur le segment prédéterminé; la tête de codeur contient un jeu de détecteurs de seuils échelonnés en progression géométrique, la queue de codeur contient un jeu de détecteurs de seuils échelonnés en progression arithmétique, qui sont alimentés par une tension sélectée par le décodeur. La présente invention procède selon le même schéma de base, mais avec un seul jeu de détecteurs de seuils échelonnés en progression arithmétique, qui sert successivement dans l'opération "tête de codage" et "queue de codage", l'alimentation de la chaîne unique de seuils étant ajustée de façon adéquate en fonction du segment. A titre d'exemple, la gamme totale des niveaux couvre O à + 4000 mV; la loi de compression comporte huit segments dont les bornes hautes sont 31, 25 mV - 62, 50 mV - 125 mV - 250 V - 500 mV - 1000 mV - 2000 mV - 4000 mV On va décrire une forme de réalisation d'un codeur parallèle à loi de com pression mettant en oeuvre le principe précédent. La figure 1 donne un schéma synoptique simplifié de l'ensemble de l'appareil; La figure 2 donne l'explication d'un symbole utilisé dans la figure 1; La figure 3 indique la constitution d'un sous-ensemble de la figure 1; La figure 4 est un diagramme des temps indiquant la variation des signaux logiques principaux et de certains paramètres au cours d'un cycle de codage. FIGURES 1 et 2 - Le schéma selon la figure 1 comporte quinze détecteurs de seuil B1, B2 Bise dont les valeurs de seuil sont fournies par un diviseur de tension inséré entre un point haut Ad et un point bas Bd, et comprenant, derrière une première résistance ri, quinze résistances égales r en série, d'une valeur ohmique de 20 ohms environ. Le point Ad reçoit, par l'intermédiaire d > un amplificateur N de gain +1, une tension existant au point O d'un multiplexeur analogique M1. Les organes B1 B15 reçoivent en parallèle un signal d'entrée VK existant sur une borne d'entrée K, soit à travers un amplificateur G1 de gain +1, soit à travers un amplificateur G8 de gain +8. Chacun fournit en sortie un signal qui est repéré par un numéro d'ordre 1, 2 .. .. 15. Chacun des organes BI (figure 2) est constitué par deux comparateurs bi, bi', d'entrée + et -, dont les sorties + sont connectées en commun à un point m commun à deux résistances adjacentes, ri, rj, l'entrée - de bi étant reliée à la sortie de l'amplificateur oe, l'entrée - de bi' étant reliée à la sortie de l'amplificateur G1. Le comparateur bi est enclenché par un signal logique F, le comparateur bi' est enclenché par le signal logique complémentaire F. Les sorties des deux comparateurs bi, bi' sont réunies et fournissent un signal de sortie. Le point Bd reçoit une tension transmise par un amplificateur J de gain +1, dont une entrée + est reliée à la masse par une résistance r3. La résistance r3 peut être parcourue par un courant fourni à partir du point Ad, à travers une porte analogique s et une résistance r2 en série. Si la porte analogique r est passante, sous l'effet d'un signal de commande Q1 = O, la tension au point Bd est égale à la moitié de la tension au point Ad. Si la porte analogique r est ouverte (non passante) sous l'effet du signal Q1 = 1, la tension au point Bd est nulle. Les impédances de sortie des amplificateurs N et J sont très basses, inférieures à 1 ohm. Un amplificateur comparateur R à deux entrées -, +, a son entre - réunie à la sortie de G8 et son entrée + réunie au point Bd. Sa sortie S est appliquée à la borne D d'une bascule BS qui reçoit par ailleurs un signal d'horloge HS, et fournit en sortie un élément binaire de signe QS. Une logique L, qui reçoit QS et les sorties 1, 2, 3 15, fournit les signaux F et F, les éléments binaires de segment A, B, C, les éléments binaires de position W, X, Y, Z et le signal de commande Q1. Le multiplexeur analogique M1 a 16 entrées analogiques. Les entrées numérotées de 1 à 5 (ne pas confondre avec les sorties des organes B1 à B5) reçoit des tensions en progression géométrique de +V/16 à +V (par exemple de +250 mV à + 4000 mV). Les entrées 6 à 8 reçoivent des tensions +V/4, +V/2, +V respectivement. Les entrées 9 à 13 reçoivent des tensions en progression géométrique de -V/16 à -V (-250 mV à -4000 mV). Les entrées 14 à 16 reçoivent des tensions -V/4, -V/2, -V respectivement. Les entrées 1 à 5 et 9 à 13 correspondent aux cinq segments de poids les plus faibles (gain de 8) ; les entrées 6 à 8 et 14 à 16 correspondent aux trois segments de poids les plus forts (gain 1). Le point 0 de sortie du multiplexeur analogique M1 est connecté à une des seize entrées en fonction d'un code appliqué aux entrées AO, A1, A2, A3. AO re çoit le signal QS; Al reçoit la sortie d'une porte U1, qui est attaquée par le signal A et par un signal d'horloge HM ; A2 reçoit le signal B ; A3 reçoit le signal C. FIGURE 3 - La logique L comprend les éléments suivants Neuf bascules bistables type D: BF (recevant une horloge HF) C8, C4, C2, CI (recevant toutes quatre une horloge HT), P1, P2, P3, P4 (recevant toutes quatre une horloge HQ); Onze circuits OU EXCLUSIF, N1 à N11 et deux circuits OU associés; Un multiplexeur M2, dont les entrées E, IOA, IIB, IOB, I1C, IOC, sont connectees à des sorties des cinq premières bascules ci-dessus, l'entrée IIA reçoit un 1 logique permanent) et dont les sorties ZA, ZB, ZC sont connectées aux entrées d'un transcodeur T1, de type connu, transformant les données d'entrée de code binaire réfléchi en code binaire naturel (A, B, C) définissant le rang du segment. Un transcodeur T2, de type connu, transformant les données d'entrées (sorties des bascules P1 à P4) du code binaire réfléchi en code binaire naturel (W, X, Y, Z) définissant la position sur ledit segment. Les circuits NI à N11 ont pour entrées les signaux suivants N1 QS,4 N5 4,12 N8 1,3 N2 QS,2 N6 6,2 N9 5,7 N4 QS,1 N7 10,14 N10 9,11 N4 QS,8 N11 13,15 Les sorties de N6 et N7 sont connectées aux entrées d'un circuit OU U2; les sorties de N8 à N11 sont connectées aux entrées d'un circuit TUU3. Une porte ET U4 a une entrée reliée à la borne Q de C4 et une entrée reliée à la borne Q de C1. Les neuf bascules sont connectées de la façon suivante Entrée D Sortie Q Sortie Q BF Sortie N2 E C8 Sortie N4 IIC IOA C4 Sortie N1 IIB, U4 C2 Sortie N2 IOB C1 Sortie N3 Signal Q1 U4 P1 Sortie N4 T2 P2 Sortie N5 T2 P3 Sortie U2 T2 P4 Sortie U3 T2 La bascule BF fournit les signaux F et F qui figurent dans le schéma de la figure 1; la bascule Cl fournit le signal Q1, qui existe également dans la figure 1. Le signal d'horloge HM est appliqué aux bascules BF, C2 et C8 en remise à zéro, et aux bascules C4, et C1 en remise à 1. Le multiplexeur M2 est un organe connu : c'est un triple inverseur bipolaire ayant la fonction suivante E ZA ZB ZC O IOA IOB IOC 1 IIA IIB IIC FIGURE 4 - La figure 4 est un diagramme des temps montrant les signaux d'horloge HM, HS, HF, HT, HQ, ainsi que les valeurs des tensions aux points Ad et Bd au cours d'un cycle de codage. Le déroulement des opérations est le suivant Initialement, le signal HM = 0 positionne à 1 les bascules C1, et C4 et à 0 les bascules BF, C8 et C2. Il en résulte A = 1, B = O, C = O, F = O. Du fait du blocage de la porte U1 par HM = O, le multiplexeur analogique M1 reçoit A = 0, B = O, C = O, et sa sortie 0 est à + ou - V/16 (suivant le signe de l'échantil- lon codé dans le cycle précédent). La porte analogique est non passante, car la sortie Q de C1 est à 1: Q1 = 1. Le point Bd est au potentiel 0. Au temps HS a lieu la détermination du signe de l'échantillon par la bascule BS qui enregistre (signal QS) l'état du comparateur de signe R conecté à l'amplificateur G8 de gain 8. F étant à O, le gain 1 est appliqué aux comparateurs B1 à B15. Détermination du segment - Le passage à 1 du signal HM applique à l'entrée du multiplexeur analogique M1 le code A = 1, B = O, C = O et S = O ou 1, ce qui met le point 0 à la tension +V suivant le signe de l'échantillon. Dans la figure 4, on a admis que le signe de l'échantillon est +. Le point Bd est toujours au potentiel 0. L'horloge HF provoque l'enregistrement par BF de l'état du comparateur B2. L'état de BF (F = 0) est confirmé (gain de 1 maintenu) ou infirmé (le gain passe à 8). Au temps marqué I, on lit par HT les bascules C1, C2, C4, C8, enregistrant l'état des comparateurs respectifs B1, B2, B4, B8. Détermination de la position sur le segment sélécté - Le numéro du segment- (code A, B, C) étant appliqué sur les entrées A1, A2, A3, respectivement, du multiplexeur analogique M1, et la bascule C1 définissant Q1, signal de commande de la porte n , (Q1 = 1 pour VK V/16, Q1 = 0 pour VK V/16) les points Ad et Bd vont prendre de nouveaux potentiels (s'il y a lieu).Ces nouvelles polarisations s'établissent comme suit Gain A B C Ad Bd N du segment O O O V/16 0 1 O O I V/8 V/16 2 8 0 1 0 V/4 V/8 3 O 1 1 V/2 V/4 4 1 0 0 V V/2 5 1 0 1 V/4 V/8 6 O 1 0 V/2 V/4 7 1 1 1 1 V V/2 8 On a marqué entre parenthèses sur chaque palier la tension le numéro du ou des segments correspondants. Après avoir été établis en code binaire réfléchi, les états des quinze comparateurs B1 à B15 sont enregistrés dans les autres bascules P1 ..... P4 au temps HQ, puis convertis en code binaire naturel par le transcodeur T2 sur les sorties W, X, Y, Z qu'on lit au temps II, fin du cycle. Pour illustrer le fonctionnement de l'appareil, on a dressé les tableaux ci-dessous correspondant à trois cas particuliers. 10 VK = +100 mV HS HF HT HQ QS = 1 G = 8 A = 0 W = 0 Ad = 4000 mV B = O Ad = 250 mV X = 1 Bd = O C = O Bd = O Y = 1 Q1 = 1 Q1 = 1 Z = O 20 VK = + 400 mV HZ HF HT HQ QS = 1 G = 8 A = O Ad = 4000 mV B = O Ad = 500 mV W = 1 Bd = O C = 1 Bd = 250 mV X = O Q1 = 1 Q1 = O Y = 0 Z = 1 30 VK = +900 mV HS HF HT HQ QS = 1 G = 1 A = 1 W = O Ad = 4000 mV B = O Ad = 1000 mV X = O Bd = O C = 1 Bd = 500 mV Y = 1 Q1 = 1 Q1 = 0 Z = 1 L'emploi d'une seule chaîne de comparateurs fonctionnant sur des seuils en raison arithmétique, dont, dans un premier temps on exploite uniquement les seuils et comparateurs en progression géométrique (1, 2, 4, 8), conjugué avec la fixation du potentiel du point bas du diviseur de tension (Bd), soit au potentiel zéro, soit à la moitié du potentiel du point haut (Ad) aboutit à un schéma d'ensemble d'une évidente simplicité. D'autre part, le faible intervalle de temps qui sépare HT de HQ (de l'ordre d'une microseconde) élimine la nécessité de mettre le niveau analogique échantillonné en mémoire : en effet au cours d > une durée aussi faible, le niveau d'entrée varie toujours d'une quantité très inférieure à un échelon de quantification. REVENDICATIONS 1/ Codeur parallèle à loi de compression comportant plusieurs segments de pentes différentes pouvant fournir pour un échantillon un premier code définissant le numéro du segment, puis un deuxième code définissant la position sur ledit segment, caractérisé en ce qu'il contient un ensemble unique de seuils et de comparateurs échelonnés en progression arithmétique entre un point haut Ad et un point bas Bd, et des moyens logiques pour positionner le potentiel du point bas soit au potentiel zéro, soit au potentiel moitié du point haut, et pour appliquer au point haut un potentiel V/2n où V est une tension de référence, et n peut varier de O à k suivant le rang K du segment. 2/ Codeur selon la revendication 1, contenant une logique pour déterminer le rang du segment, caractérisé en ce qu'il contient des moyens logiques pour appliquer à ladite logique uniquement les signaux de sortie des comparateurs de seuils en progression géométrique, sélectés parmi lesdits comparateurs de seuils échelonnés en progression arithmétique. 3/ Codeur selon la revendication 2, caractérisé en ce que les moyens agissant sur le potentiel dudit point baa comportent une porte analogique qui peut enclencher ou couper un diviseur de tension ayant son origine audit point haut et se terminant à la masse. 4/ Codeur selon la revendication 3, caractérisé en ce outil comporte un multiplexeur analogique en soi connu recevant des tensions échelonnées en progression géométrique, positives ou négatives, et des entrées logiques recevant les bits de segment (A, B, C) pour appliquer audit point haut une tension correspondante. 5/ Codeur selon la revendication 1, caractérisé en ce que chaque comparateur de seuil est formé de deux amplificateurs-comparateurs ayant leur sorties réunies en commun, ayant chacun une entrée + et une entrée -, dont les deux entrées + sont reliées en commun à un point d'un diviseur de tension formée d'une chaîne de résistances égales entre elles, et l'entrée - de l'un est connectée à la sortie d'un amplificateur de gain 1, l'entrée de l'autre est connectée à la sortie d'un amplificateur de gain 8, le premier étant enclenché par la sortie Q de ladite bascule, les deux amplificateurs précités recevant le niveau à coder. 6/ Codeur selon la revendication 5, caractérisé en ce qu'il comporte des moyens logiques pour enclencher l'amplificateur de gain 1 au début d'un cycle de codage, puis pour conserver ledit amplificateur de gain 1 si le niveau à coder dépasse une valeur prédéterminée, ou enclencher l'amplificateur de gain 8 si le niveau à coder est inférieur à ladite valeur prédéterminée.