FR 2177767 A1 19731109 FR 7306800 A 19730220 La présente invention concerne des structures de circuits intégrés planaires semi-conducteurs, monolithiques qui peuvent être des tranchesmères et, plus particulièrement, des régions d'isolement qui entourent des dispositifs actifs et passifs de la structure. De façon générale, les circuits semi-conducteurs intégrés planaires comprennent plusieurs dispositifs actifs et passifs formés à la surface planaire d'un corps semi-conducteur qui peut être, de façon classique, un substrat semi-conducteur supportant une couche épitaxiale formant la surface planaire. Etant donné que toutes les jonctions P-N dans le circuit intégré ont leur origine dans la surface planaire, cette surface planaire est complètement recouverte par une couche de matériau isolant, tel que du bioxyde de silicium, de manière à empecher l'exposition des dispositifs semi-conducteurs à l'atmosphère ambiante. Sur la surface de la couche isolante, il se trouve une configuration de métallisation pour les dispositifs d'interconnexxus du circuit.Cette configuration de métallisation est connectée aux dispositifs appropriés du circuit intégré au moyen de contacts électriques traversant les ouvertures faites dans la couche isolante. Lorsque, dans le petit bloc, il y a un nombre excédentaire de dispositifs actifs et passifs, et lorsque ces dispositifs doivent être utilisés de façon sélective en faisant varier la configuration de métallisation de manière à façonner le circuit intégré suivant des besoins particuliers, cette structure est connue sous le nom de "tranche-mère". Les circuits intégrés du type décrit et les procédés appropriés pour la fabrication de ces circuits sont décrits dans le brevet français 1 580 199. Dans les circuits intégrés du type décrit, les dispositifs actifs et passifs ne peuvent pas ordinairement être court-circuités avec d'autres dispositifs grâce à des régions d'isolement qui entourent ces dispositifs, soit individuellemet, soit par groupes. Ces régions d'isolement sont généralement d'un certain type de conductivité, par exemple du type P, et vont de la surface de la structure semi-conductrice recouverte du matériau isolant jusqu'au dispositif afin de former les jonctions P-N avec les régions avoisinantes, lesquelles jonctions isolent électriquement les dispositifs concernés. Ces régions d'isolement ne sont, en général, pas interrompues.Ces régions d'isolement sont habituellement formées en tant que diffusion initiale dans la couche épitaxiale après que la couche épitaxiale ait été formée sur le substrat semi-conducteur La facilité avec laquelle les défauts d'empilement et les défauts cris tallographiques de ce genre se forment dans la couche épitaxiale est un problème qui, dans une proportion plus ou moins grande, a entravé le développement des circuits intégrés. Ces défauts d'empilement contribuent apparemment à la formation de "conduits" qui affectent le rendement des circuits intégrés. Le problème de la formation de#s conduits devient particulièrement important alors que la densité des dispositifs dans les circuits intégrés augmente de plus en plus.Par suite de cette densité croissante, il devient avantageux d'utiliser dans les circuits intégrés des signaux électriques à des niveaux d'énergie plus faibles, et ceci, afin de réduire la dissipation de l'énergie dans ces circuits plus denses. Autrement, les circuits de fonctionnement vont avoir un effet de chauffage néfaste sur le petit bloc. Cependant, avec ces niveaux de signaux d'énergie plus faibles, les effets transitoires et aléatoires provoqués par les conduits et autres défectuosités cristallographiques, vont s'approcher des niveaux de signaux, voire les dépasser. En conséquence, il est très souhaitable que les circuits intégrés aient des défauts cristallographiques réduits à un minimum. En conséquence, un objet fondamental de la présente invention consiste à fournir une structure de petits blocs intégrés semi-conducteurs dans laquelle les effets cristallographiques sont réduits. Un autre objet de la présente invention consiste à fournir une structure de petits blocs de circuits intégrés planaires qui puisse être utilisée à des niveaux d'énergie relativement faibles sans être soumise à d'importants effets électriques aléatoires ou transitoires. La présente invention représente une amélioration dans les structures des petits blocs de circuits intégrés semi-conducteurs planaires, dans lesquels plusieurs régions de différents types de conductivité se propagent, de la surface dans le petit bloc, pour fournir les dispositifs actifs et passifs du circuit intégré. Les régions d'isolement d'un desdits types de conductivité dans le petit bloc forment les jonctions d'isolement avec les régions de type de conductivité opposé qui viennent s'appuyer contre ces régions d'isolement, les jonctions d'isolement entourent, et de ce fait, isolent les dispositifs actifs et passifs du circuit. Le perfectionnement apporté par la présente invention implique l'utilisation de régions d'isolement ayant chacune une largeur uniforme pour entourer les dispositifs actifs du circuit intégré, afin d'obtenir les résultats les plus favorables. Il s'est avéré qu'en utilisant des régions d'isolement de largeur uniforme, il y a réduction des pertes de rendement apparemment dues à la formation de conduits ou à tout autre phénomène provenant de défauts cristallographiques. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celleci. La figure 1 représente une vue plane d'un bloc de circuit intégré conforme à la présente invention, et montrant la disposition des régions d'isolement. La figure 2 représente une vue plane plus détaillée d'une section d'un bloc de circuit intégré ayant un agencement de régions d'isolement conforme à la présente invention. La figure 3 représente une vue en coupe du bloc de circuit intégré de la figure 2 suivant les lignes 3-3. Dans le mode de réalisation préféré de la présente invention, les régions d'isolement qui entourent les dispositifs actifs et passifs dans le petit bloc de circuit intégré, ont une largeur uniforme. Ceci est représenté sur la figure 1A. La figure 1, quant à elle représente un bloc de circuit intégré type de l'art antérieur où 1 es régions d'isolement entourant les dispositifs ont une largeur quelconque plutôt qu'uniforme. Les régions ou murs d'isolement 10 du type de conductivité P et qui sont ininterrompus, entourent les sections 11 dans la couche épitaxiale du bloc. Les dispositifs, tels que résistances, transistors et diodes, non représentés, sont formés dans les sections 11 et sont, en fait, isolés par les jonctions 12 formées entre les régions d'isolement de type P et les sections entourées de type N. Dans la structure de circuit intégré de la présente invention représentée sur la figure 1A, les régions ou murs d'isolement 10A, qui sont également ininterrompus, entourent les secteurs ou poches llA de la couche épitaxiale. Les dispositifs actifs et passifs, non représentés, sont formés dans les poches llA. Les jonctions 12A, formées entre les régions d'isolement de type P, 10A et les poches de type N, llA, servent à isoler les dispositifs par des jonctions. A des fins d'orientation, les pattes ou zones de contacts électrique à former à la périphérie des petits blocs, sont représentées par des lignes en pointillés respectivement 13 et 13A sur les figures 1 et 1A. Ces pattes sont semblables aux pattes de contact décrites dans le brevet français mentionné ci-dessus. Dans la structure de la figure 1A, toutes les régions d'isolement entourant les dispositifs actifs et passifs ont une largeur uniforme. fl s'est avéré que l'utilisation d'une largeur uniforme dans les régions d'isolement entourant les dispositifs actifs et passifs, réduit les défauts cristallographiques dans les structures de circuits intégrés et, partant, réduit les pertes suite de problèmes, tels que la formation de conduits, ces derniers qui reviennent de ces défauts cristallographiques. Bien que la théorie impliquée ne soit pas complètement comprise actuellement, on suppose que la largeur uniforme de la région d'isolement sert à réduire les contraintes à l'intérieur de la structure semi-conductrice durant la formation de la région d'isolement. Comme le montrent les figurent 1 et 1A, les régions d'isolement, en effet, forment une matrice d'isolement interconnectée.Durant la formation de cette matrice d'isolement, en une seule étape de diffusion, comme cela est décrit dans le brevet français mentionné ci-dessus, on suppose que, avec une structure de régions d'isolement de largeur non uniforme, telle que celle représentée sur la figure 1, le déplacement des impuretés diffusées danssle substrat, crée une configuration de contraintes correspondante non uniformes dans le substrat, ce qui donne lieu à des défauts cristallographiques tels que les défauts d'empilement. Par ailleurs, dans la structure représentée sur la figure 1A, où les régions d'isolement ont une largeur uniforme, la configuration des contraintes durant la diffusion de la région d'isolement est relativement uniforme. 1l s'ensuit que les défauts cristallographiques sont réduits. n a également été noté que les défauts cristallographiques apparaissent comme étant plus prononcés dans les zones où la non uniformité entre les régions d'isolement adjacentes est la plus grande. En conséquence, il est nécessaire que, au moins les dispositifs actifs, tels que les transistors, soient entourés par des régions d'isolement ayant une large#ur uniforme. Ces dispositifs actifs sont les plus susceptibles d'etre affectés par les défauts cristallographiques . Les figures 2 et 3 donnent une description plus détaillée d'une structure type conforme à la présente invention. La couche épitaxiale de type N, 20 est formée sur un substrat de type P-, 21. La région d'isolement P+, 22 s'étend de la région épitaxiale 20 au substrat 21 et entoure plusieurs poches 23 de la couche épitaxiale de type N. Toutes les portions de la région d'isolement 22 ont la même largeur planaire. De manière à illustrer les dispositifs qui peuvent être entourés dans les poches 23, la figure montre une ré- sistance R, qui est une résistance de passage inférieur de faible valeur et un transistor T. La structure représentée en coupe sur la figure 3 peut être faite conformément au procédé enseigné dans le brevet français mentionné ci-dessus.La structure est fabriquée en formant tout d'abord différentes régions de sous-collecteurs 24 dans le substrat semi-conducteur 21, comme l'enseigne ce brevet français (plus particulièrement, voir figure 1T, étape 2). Ensuite, la couche épitaxiale 20 est soumise à une croissance sur le substrat 21. La région d'isolement P+, 22 est alors formée de façon appropriée toujours conformément à ce brevet français, (voir plus particulièrement la figure 1T, étape 4, et la figure 1R, étape 3). La région d'isolement 22 a une largeur uniforme. Ensuite, le transistor T est réalisé en diffusant la région de base de type P, 25 et la région d'émetteur de type N, 26. Les résistances de passage inférieur dans la région N+, 27, sont formées simultanément avec la région d'émetteur 26.Les étapes de diffusion sont réalis ées en utilisant également le procédé décrit dans le brevet français mentionné ci-dessus, et, plus particulièrement, on se réfèrera aux étapes 5 et 6 de la figure 1T de ce procédé. Ensuite, en utilisant toujours de façon appropriée le procédé décrit dans le brevet français, une couche d'isolement de bioxyde de silicium 28 est formée sur la couche épitaxiale 20. Des contacts sont faits avec les dispositifs sous-jacents, tels que le transistor T et la résistance R, par des ouvertures faites dans la couche d'isolement 28. Les contacts à la région de résistance N+, 27 peuvent être faits par les ouvertures telles que celles représentées en 32 et 33.Les contacts à la base, à l'émetteur et au collecteur du transistor T peuvent être faits par les ouvertures de contact respectives 29, 30 et 31 : cette ouverture 31 permet le contact collecteur avec la région 34 au travers de la région diffusée du contact de collecteur N+. Les pattes des petits blocs, telles que la patte 35, sont placées sur la surface de la couche d'isolement et ne font pas contact direct avec le petit bloc. Au contraire, ce contact est fait par la métallisation de surface qui s'étend à partir des pattes de la surface de la couche d'isolement pour connecter les divers dispositifs actifs et passifs, suivant la configuration présélectionnée. Cette métallisation n'est pas représentée sur les dessins, afin de rendre ces derniers plus clairs. La structure de la présente invention peut être utilisée pour un circuit intégré totalement cablé dans lequel sont utilisés tous les dispositifs, qu'ils soient actifs ou passifs, et pour une structure de tranches-mères. Dans ce dernier cas, il est produit un surnombre de dispositifs actifs et passifs ce qui fait que l'on peut procéder à une interconnexion sélective de certaines de ces dispositifs suivant la configuration requise. Bien que l'on ait décrit dans ce qui précèdé et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Structure semi-conductrice du genre comprenant un substrat semiconducteur d'un premier type de conductivité revetu par une couche semiconductrice d'un type de conductivité opposé audit premier type et munie de murs d'isolement qui atteignent le dit substrat et qui définissent à l'intérieur de ladite couche semi-conductrice des poches, une au moins de ces dernières étant destinée à être pourvue ultérieurement d'au moins un dispositif actif caractérisée en ce que lesdits murs d'isolement sont d'une épaisseur pratiquement uniforme. 2. - Structure semi-conductrice selon la revendication 1 caractérisée en ce que les murs d'isolement sont formés par diffusion d'une impureté dudit premier type de conductivité dans ladite couche. 3.- Structure semi-conductrice selon les revendications 1 ou 2 dans laquelle au moins un dispositif passif est formé dans une desdites poches. 4. - Structure semi-conductrice selon les revendications 1, 2 ou 3 dans laquelle lesdits murs d'isolement forment au moins un partie pratiquement un quadrillage à la surface de ladite structure, de telle sorte que dans cette partie il y ait au moins une poche dont au moins un mur d'isolement contacte au moins un mur d'isolement d'une autre poche adjacente, c'est à dire que les murs d'isolement dans cette partie forment une ligne ininterrompue selon la configuration désirée.