FR 2189938 A1 19740125 FR 7221871 A 19720616 La présente invention a pour objet un procédé de conversion analogique-digital rapide et un convertisseur analogique-digital de mise en oeuvre dudit procédé. L'invention trouve une application en informatique et notamment dans le traitement des signaux électriques. On cannait de nombreuses méthodes pour convertir un signal électrique analogique en un signal digital. Les plus couramment utilisées sont celles à conversion amplitude-temps, à pesées successives et à conversion directe. Un convertisseur amplitude-temps élabore un échelon de tension ayant une durée proportionnelle à l'amplitude du signal à convertir : cet échelon de tension ouvre une porte à travers laquelle un compteur numérique reçoit les impulsions récurrentes d'une horloge. L'état du compteur à la fermeture de la porte représente ainsi le code numérique du signal analysé. Si l'on désire réaliser une conversion rapide, cette méthode ne peut pas être retenue car elle est fondamentalement lente. Dans les convertisseurs à pesées successives, on compare successivement le signal à coder avec n tensions de référence établies à partir de poids décroissants. Si t est le temps nécessaire pour effectuer une comparaison, la durée du codage est égale à nt, si n est le nombre de bits du signal final. Cette méthode est donc également lente par principe mais conduit à un dispositif très simple puisqu'il ne nécessite qu'un seu] comparateur de tensions. Dans la méthode par conversion directe, la tension analogique est comparée simultanément à p tensions de référence. L'écart entre deux tensions consécutives est égal à l'échelon de quantification du dispositif. Cette méthode est très rapide et la durée du codage est de l'ordre de celle d'une comparaison t ; par contre, elle conduit à un dispositif complexe car elle nécessite autant de comparateurs que de niveaux de quantification, soit p = 2 - 1 circuits pour un codage à n bits. On peut préciser davantage ces considérations de rapidité et de complexité en prenant l'exemple suivant : on désire convertir un signal analogique, par exemple une tension électrique, en un signal digital de 6 bits, ce qui représente 63 niveaux de quantification ; on désire que la durée totale du codage ne dépasse pas 50 nanosecondes. La méthode par conversion directe nécessiterait l'emploi de 63 comparateurs, ce qui serait évidemment prohibitif. L'adoption du codage par pesées successives ne laisserait pour un cycle de comparaison qu'un temps inférieur à environ 8 nanosecondes, ce qui est difficile à obtenir dans l'état actuel de la technique. Aucune de ces deux méthodes de l'art antérieur n'est donc susceptible de conduire à un convertisseur à la fois rapide et de faible complexité. Le but de l'invention est précisément de fournir, d'une part, un procédé pour convertir rapidement une tension analogique en un signal digital et, d'autre part, un convertisseur mettant en oeuvre ce procédé. Le procédé et le dispositif de l'invention sont en fait des solutions mixtes susceptibles de réunir les avantages des deux méthodes précédemment évoquées sans pour autant en avoir les inconvénients. De façon précise, l'invention a pour objet un procédé de conversion d'un signal analogique en un signal digital, caractérisé en ce qu'on effectue une suite itérative de sous-conversionsanalogique-digital, chaque sousconversion entraînant une erreur à laquelle on applique la sous-conversion suivant e. Selon une variante particulière, le procédé convertit un signal analogique de tension électrique d'amplitude V1, de valeur maximale (V1)max, en un signal digital à n bits et il est caractérisé en ce qu'on effectue j opérations successives avec j#1, l'opération de rang i#j étant caractérisé en ce que - on convertit, par conversion directe et par défaut, une tension d'entrée Vi, de valeur maximale (Vi)max, en un ième signal digital à n. bits, l'échelon de quantifica tion Ui de cette conversion de rang i étant choisi égal à - on élabore une tension d'erreur égal à K. fois l'écart v. entre la tension d'entrée V. et la tension corres i I pondant audit ie signal digital - on amplifie cette tension d'erreur dans un rapport G. pour obtenir Gi K. V. qui constitue la tension d'en I i i trée Vi + 1, de valeur maximale Gi Ki U. notée (Vi + 1)max, i i i i pour l'opération suivante de rang i + 1, et en ce qu'on effectue une dernière opération dans laquelle - on convertit, par conversion directe, la tension d'erreur amplifiée obtenue après la j ème opération notée Vj + 1 de valeur Gj Kj (#V)j et de valeur maximale Gj Kj Uj notée V(j + 1) max en un (j + 1)ème signal digital à bitos, l'échelon de quantification U + 1 de cette n. + 1 j+1 (j + 1)ème conversion étant choisi égal à - on associe tous les groupes de n. bits des signaux digitaux de rang i, i variant de 1 à j et le groupe des nj + 1 bits du (j + 1)ème signal digital, chaque groupe de bits étant affecté d'un poids correspondant au rang de ltopération qui le cree, ce qui constitue le signal digital final dont le nombre total n de bits est égal à la somme des nombres de bits des j + 1 signaux digitaux associés. En d'autres termes, le procédé selon l'invention consiste à coder en peu de niveaux, mais rapidement, le signal analogique initial, puis, par itération, à effectuer un codage analogue des erreurs successives commises. Terreur finale est d'autant plus faible que le nombre (j + 1) d'opérations est grand, mais en contrepartie la durée totale du calcul staccroit avec ce nombre ; dans la pratique, un compromis doit donc être adopté entre la précision et la rapidité. Selon une variante particulière, on peut choisir pour j la valeur 1, ce qui conduit à une seule opération complète conversion directeélaboration de tension d'erreur-amplification,suivie d'une seconde et dernière opération de conversion directe ; on peut aussi ne pas accorder plus dtimpor- tance à une opération d1ordre i qutà une autre d'ordre i' et rendre toutes les opérations identiques. Pour cela, il suffit de rendre les échelons Ui tous identiques et les nombres de bits ni tous égaux ; la première condition est obtenue en réglant les opérations d'élaboration de la tension dterreur et d'amplification, pour que la valeur maximale de Vi + 1 égale à Gi Ki Ui soit n. égale à 2 + 1 Ui. L'échelon Ui + 1 est alors égal à La seconde condition consiste à prendre tous les n. égaux que à un nombre de no tel/no = n . j + 1 Les deux cas particuliers précédents (j = 1 d'une part et U. = U. + 1 avec ni = nO d'autre part) sont compatibles, de sorte qu'une i i+1 i variante encore plus particulière du procédé général est celle où lton ne procède qu'à deux opérations de conversion directe identiques dont le nombre n de bits est de 2 . L'invention a également pour objet un convertisseur analogique-digital mettant en oeuvre le procédé explicité plus haut et caractérisé en ce qu'il comporte une suite d'étages, à une entrée et deux sorties, connectés en série, chaque étage recevant sur son entrée un signal analogique qu'il convertit en un signal digital qui apparait sur l'une des deux connexions de sortie, terreur commise dans cette conversion apparaissant sous forme analogique sur l'autre connexion de sortie qui est reliée à l'entrée de l'étage suivant. Dans un mode de réalisation particulier, le convertisseur reçoit un signal analogique électrique V1 de valeur maximale (V1)max et le transforme en un signal digital à n bits, et il est caractérisé en ce qu'il comporte j étages en série, avec j > 1, chaque étage de rang i#j comportant - un sous-convertisseur analogique-digital, à conversion directe par défaut, recevant sur son entrée une tension V. de valeur maximale (Vi)max et fournissant à sa sortie ème i max un ieme signal digital à n. bits, l'échelon de quantifi- cation dudit sous-convertisseur étant - un circuit d'élaboration d'une tension d'erreur comprenant deux entrées dont l'une reçoit ledit ième signal digital et l'autre la tension d'entrée V. et qui fournit sur sa sortie une tension égale à K. fois l'écart AV. entre la tension d'entrée Vi et la tension correspondant audit i me signal digital, i et la ème - un circuit amplificateur de gain G. connecté à la sortie dudit circuit d'élaboration de la tension d'erreur et dont la sortie fournit la tension Gi Kit Vi, notée Vi + 1 dont la valeur maximale est égale à G. K.U., notée iii (Vi + l)max qui constitue la tension d'entrée pour l'étage suivant de rang i + 1 ème et en ce qu'il comporte en outre, à la suite du j étage - un sous-convertisseur anatogique-digital, à conversion directe par défaut, qui reçoit sur son entrée ladite tension d'erreur amplifiés dans l'étage de rang j, de valeur G. K.AVj, notée %+î' dont la valeur maximale est égale 3 3 3 à Gj Kj Uj, notée (Vj +1)max, et fournissant sur sa connexion de sortie un (j + 1)eme signal digital à nj + 1 bits, l'échelon de quantification de ce sous-conver tisseur étant égal à - un ensemble de j + 1 groupes de connexions qui émanent des j i 1 sous-convertisseurs et qui véhiculent les j + 1 signaux digitaux formés, dont l'association consti tue le signal digital final à n bits De toute façon, les caractéristiques et avantages de l'in- vention apparaîtront mieux après la description qui suit d'exemples donnés à titre explicatif et nullement limitatif, description faite en regard des dessins annexés, sur lesquels - la figure 1 est un abaque illustrant le procédé de conversion selon l'invention, - la figure 2 est un schéma synoptique du convertisseur analogiquedigital rapide de mise en oeuvre du procédé, dans sa variante la plus générale, - la figure 3 est un schéma de sous-convertisseur analogiquedigital à conversion directe, - la figure 4 est un schéma d'un circuit d'élaboration du signal d'erreur, - la figure 5 est un schéma simplifié du convertisseur tension-courant appartenant au circuit d'élaboration du signal d'erreur, - la figure 6 est le schéma réel dudit convertisseur tensioncourant, - la figure 7 est le schéma de l'amplificateur de la tension d'erreur, - la figure 8 est un schéma général d'une variante privilégiée de convertisseur analogique-digital rapide utilisant deux convertisseurs directs identiques. Sur la figure 1 on a représenté un abaque qui illustre la façon dont on procède, selon l'invention, pour convertir un signal électrique analogique d'amplitude V en un signal digital à n bits. Sur cette figure, les différentes opérations se déroulent de la gauche vers la droite.Le signal analogique d'amplitude V1 à convertir est représenté à l'extrême gauche il peut prendre une valeur maximale (V1)max. On effectue un premier codage en peu de niveaux, à n1 bits par conversion directe, caractérisé par un échelon de quantification Pour plus de clarté, on a choisi sur la figure 1 et à titre explicatif nl = 3 ; la valeur numérique de la tension V1 est repérée sur l'axe N1 et la valeur digitale correspondante, obtenue par conversion directe et par défaut, est lue sur l'axe D1 ; cette première opération de conversion fournit un premier signal digital, qui dans le cas de la figure 1 est le signal D1 = 101 à 3 bits.L'écart entre la tension réelle V1 et la tension correspondant au premier signal digital D1, noté A V1, constitue l'erreur commise dans cette première conversion. Cette erreur EV1 est amplifiée par un premier facteur K1 puis par un second facteur G1, et on obtient un premier signal d'erreur amplifié d'amplitude G1 K1 A V1.Dans la même opération d'amplification, lZéche- lon de quantification U1 est transformé en G1 K1 U1 Le signal G1 K1 A V13 dont la valeur maximale est G1 K1 U1, fait I 'objet du même traitement que le signal V1 dans une opération de rang 2 pour laquelle la tension d'entrée est V2 = G1 K1 #V1, le nombre de bits n2 et l'échelon de quantification U2 = G1 K1 U1l2 2. Cette seconde conversion s'effectue par défaut, ce qui donne lieu à une nouvelle erreur A V2, à nouveau codée en digital dans une troisième opération etc. Bien que l'abaque de la figure 1 ne représente pas explicitement l'opération de rang i quelconque, il est aisé de voir que si le signal analogique d'entrée pour cette opération est noté Vi, sa valeur maximale (Vi)max, l'échelon de quantification U. et terreur commise par défaut AV., alors i i ltopération d'ordre i + 1 est caractérisée par une tension d'entrée Vi + 1 Ki A Vi de valeur maximale (Vi + 1)max = Ci K. Ui, et Si le nombre de bits du (i + 1)eme signal digital est noté n. + 1, l'échelon de quantifia tion vaut ce qui définit complètement, par récurrence, le procédé itératif de l'invention. La jème opération se caractérise par une tension d'erreur amplifiée Kj Gj #Vj, de valeur maximale Kj Gj Uj, qui constitue le signal d'entrée pour une dernière opération représentée à l'extrême droite de l'abaque de la figure 1. Dans cette dernière opération, on code en digital la tension d'erreur amplifiée Kj Gj #Vj en un (j + 1)ème signal digital à nj + 1 bits, l'échelon de quantification de cette dernière conversion étant Cette dernière opération ne diffère des précédentes que par le fait qu'on n'y élabore pas une nouvelle tension d'erreur. Sur la figure 1 et à titre explicatif, la dernière conversion est à 2 bits.La valeur numérique du signal d'entrée Vj + 1 est repérée sur l'axe Nj + 1 et la valeur du signal digital correspondant sur l'axe Dj+1 Dans le cas particulier de la figure 1, ce signal est 10. Toutes ces j + 1 conversions partielles étant effectuées, il reste à associer les différents j + 1 signaux digitaux avec leurs poids respectifs pour constituer le signal digital total à n bits. Dans le cas particulier de la figure 1, ce signal digital total est de la forme (101).....(10). Ainsi qu'on l'a signalé plus haut, j peut fort bien avoir la valeur 1, de sorte que 1 opération de rang 1 est alors immédiatement suivie par la dernière opération. Comme les signaux digitaux habituels peuvent être considérés comme formés de groupes de même nombre de bits correspondant à des conversions analogiquedigital de même poids, il est particulièrement intéressant de définir une variante du procédé qui fournit un signal digital de ce type. Ainsi qu'on l'a vu plus haut, cette variante privilégiée s'obtient en réalisant l'égalité quel que soit i et en prenant tous les n. égaux à n = n/j + 1. Si la condition j = 1 est en plus satisfaite, les deux seules conversions effec tuées sont à n bits et ont même échelon 2 il est à noter que le codage par défaut n'est pas le seul possible pour mettre en oeuvre l'invention. Un codage par excès peut fort bien Are e R sEébien qu'il mène à des circuits plus complexes. La figure 2 est un schéma synoptique du convertisseur analogique-digital qui permet de mettre en oeuvre le procédé de l'invention. Ce convertisseur comprend une suite d'étages, à une entrée et deux sorties, connectés en série, dont les deux extrêmes seulement ont été représentés. Le premier étage à une entrée E1, reçoit le signal analogique V1 à convertir. Il possède deux sorties, C1 et S1. Sur la sortie S1, constituée de n1 connexions, apparut le premier signal digital à n1 bits. Sur la connexion C1 apparaît, sous forme analogique, un signal proportionnel à l'erreur commise par le premier étage dans l'opération de conversion. Cette connexion de sortie C1 est reliée à l'entrée E2 de l'étage de rang 2, non représenté explicitement sur la figure 2, mais structurellement équivalent au premier étage. De façon plus détaillée, la tension V1 est appliquée à l'entrée E1 et un sous-convertisseur 2 analogique-digital, à conversion directe, la transforme en un premier signal digital D1 à nl bits, qui apparait à la sortie A et qui est reporté en parallèle sur la sortie S1. Un circuit 4 d'élaboration de la tension d'erreur reçoit sur l'une de ses deux entrées 3 la tension V1 réelle et sur l'autre 5 le premier signal digital D1 issu du sous-convertisseur 2 ; le circuit 4 élabore une tension proportionnelle à l'erreur AV1 commise par le premier dispositif 2 de conversion, le facteur de proportionnalité étant noté K1 ; la tension K1 # V1, disponible en B est ensuite amplifiée par l'amplificateur 6 de gain G1, qui fournit à sa sortie C1, une tension d'erreur ampli fiée de valeur C K A AV1. Cette tension constitue la tension d'entrée V2 pour le deuxième étage. De proche en proche on trouve ainsi, sur l'une des sorties Sj du jème étage, le jème signal digital Dj à nj bits et sur l'autre Cj la tension C. K. AV. , qui constitue la tension d'entrée Vj+1 pour le dernier étage du 33 3 convertisseur, représenté à l'extrême droite sur le schéma de la figure 2. L'entrée de ce dernier étage est référencée E. + 1 ; un sous-convertisseur 8 à conversion directe transforme la tension d'entrée Vj+1 en un (j + signal digital à n; + 1 bits, qui apparaît sur la sortie L'ensemble des (j + 1) groupes de connexions des sorties S1, S2..... Sj + 1, constitue les connexions de la sortie S du convertisseur global, où est disponible le signal digital final. On va décrire maintenant plus en détail les différents circuits qui composent le convertisseur analogique-digital de l'invention. La figure 3 représente un circuit simplifié de l'un quelconque des sous-convertisseurs analogique-digital à conversion directe, par exemple celui qui est référencé 2 sur la figure 2. D'une manière générale, un sousconvertisseur de rang i, à conversion directe, fournissant un signal digital à n. bits se compose de p comparateurs C1, C2 ...... Cp qui reçoivent, d'une part, la tension analogique à coder V dont la valeur maximale est notée (Vi)max et, d'autre part, un multiple qUi, avec q#p, de l'échelon de quantification de bits par défini par Ui = (Vi)max/2ni, le nombre p de comparateurs étant relié au nombre ni/ n. p = 2 1 - 1. Les tensions partielles qU sont obtenues par un pont de p résistances non représenté. Si la tension V. est telle que qUi i i tuée d'un groupe de n. connexions. La figure 4 est un schéma d'un circuit d'élaboration du signal d'erreur, correspondant au circuit 4 de la figure 2. Ce circuit comprend un convertisseur tension-courant 20 qui reçoit sur son entrée 3 la tension V. à convertir et qui la transforme en un courant proportionnel li = piVi ; il comprend également en parallèle un convertisseur 22 digital-analogique qui reçoit sur son entrée 5 le signal digital Di engendré par le sous-convertisseur qui le précède dans le montage général de la figure 2, (pour le circuit 4, il s'agit du premier signal digital engendré par le sous-convertisseur 2). Ce signal digital d'entrée correspond à la tension V. -# Vi, que le convertisseur i i transforme en un courant de sortie proportionnel It ui (Vi - AVi) de sens opposé à Ii ; le point de connexion 24 réunit les sorties des circuits 20 et 22 et une résistance 26, de valeur Ri est parcourue par un courant différence d'amplitude I. - I'..Le circuit 22 est réglé pour que le coefficient de pro i i portionnalité 'i qui le caractérise soit égal à celui pi du convertisseur tension-courant 20. Le courant Ii - I'i qui traverse la résistance 26 est alors égal àu.AV. et la tension de sortie au point B. du circuit d'élabo i i i ration du signal d'erreur est égal à R. pi #Vi, soit avec les notations de la figure, K. AV., Si K. désigne le produit R i figure, Ki #Vi, i Ki désigne le produit Ri CI i Sur la figure 4, le convertisseur digital-analogique 22 se compose, ainsi qu'il est connu, de générateurs de courant commutables,.dont le nombre est égal au nombre de bits du signal à convertir, soit n. pour un étage de rang i, et dont le poids attribué à chaque courant est celui de chaque bit Le courant émis par chaque générateur est aiguillé, soit vers la masse, soit vers une résistance commune, selon la valeur logique du bit à convertir, à l'aide d'un amplificateur différentiel.Chaque générateur de courant peut être constitué d'un transistor double npn - pnp pour que les variations de la tension base-émetteur, en fonction de la température, soient compensées. Le convertisseur tension-courant 20 est représenté de manière plus détaillée sur la figure 5. Les notations de cette figure ne comprennent plus l'indice i pour des raisons de clarté, mais il est bien évident qu'il peut stagir d'un circuit de rang quelconque. La tension V est appliquée sur la borne d'entrée 30 du convertisseur, qui comprend deux transistors complémentaires T1 et T2 dont les émetteurs sont reliés respectivement à deux résistances R e et R2 ; le collecteur du transistor T1 est relié, d'une part, à une source de polarisation à travers une résistance R1 et, d'autre part3 à l'émetteur du deuxième transistor T2, à travers la résistance R2 ; la résistance de sortie 32 est traversée par un courant de sortie I proportionnel à la tension d'entrée V, selon la relation I = V ; le courant d'entrée dans la résistance R est noté e i et K1 est la tension d'émetteur du transistor T. e 1 Un calcul classique permet de calculer la pentes du convertisseur tension-courant représenté sur la figure 5 et défini par = V/ I. La valeur approchée de cette pente est Si l'on désire une très bonne linéarité du convertisseur, il est nécessaire que o soit indépendant du courant d'entrée i . L'expression pré e cédente montre que cette linéarité est obtenue si la condition suivante est satisfaite R1 . R2 = Re (R2 + R1) et la pente s'exprime alors par La valeur de la résistance R1 étant imposée par les conditions de polarisation, les expressions précédentes permettent de calculer les éléments R2, Re et du circuit convertisseur tension-courant. Le schéma de la figure 5 est en réalité simplifié par rapport au schéma réel du circuit utilisé dans la pratique, qui est représenté sur la figure 6. On reconnaît, sur cette figure, certains éléments de la figure 5 qui portent les mêmes références , à savoir : les deux transistors T1 et T2, les résistances Ren R1 et R2 et la résistance 32 de sortie ; le circuit comporte en plus : deux diodes 34 et 36, permettant de réaliser une compensation de température du convertisseur, une résistance variable 38 qui permet le réglage du niveau 0 à l'entrée du circuit, une résistance variable 40 qui permet le réglage du niveau 0 du courant de sortie I, des condensateurs 42 et 44 de découplage et une diode Zener 46. On décrit maintenant, à l'aide de la figure 7, une variante particulière de l'amplificateur de tension d'erreur d'un étage quelconque, par exemple l'amplificateur 6 du premier étage représenté sur la figure 2. L'amplificateur représenté sur cette figure comprend un étage différentiel classique constitué par les deux transistors T3 et T4, associés à une source de courant 50, cet étage étant suivi d'un transistor T5 ; le gain de cet amplificateur est fixé par la contre réaction appliquée sur la base du transistor T4 par l'intermédiaire de la résistance r2, la base du transistor T3 constituant l'entrée du montage où est appliquée la tension KAV (l'indice i a été omis volontairement) ; la résistance de sortie a pour valeur r4 et la base du transistor T est reliée à la masse par l'intermédiaire de la résistance r3. 4 La stabilité de la tension de sortie (égale à GKE v) est obtenue par llemploi, pour le différentiel, de transistors apairés dans lemême boîtier et d'une compensation en température dans la source de courant 50. Si l'on désigne par k la pente du transistor T5 et par Gl le gain de l'étage différentiel constitué par les deux transistors T3 et T4, un calcul classique montre que le gain G de l'amplificateur total s'exprime par Dans cette expression la pente k du transistor T5 intervient or, cette pente est une fonction du courant du transistor T5, donc de l'amplitude de la tension de sortie de l'amplificateur.Pour améliorer la linéarité de l'amplification, il faut rendre G indépendant de k et pour cela on doit réaliser la condition k r4 r3 G > r2 + r3 Si cette condition est réalisée on a Si l'on prend comme valeur approchée de l'inverse k de la k pente du transistor T5, la valeur de la résistance d'émetteur r e de ce transistor, on obtient la condition La pente u du convertisseur tension-courant 20 et le gain G de l'amplificateur étant calculables par les formules explicitées plus haut, il est possible de choisir pour chaque étage d'ordre i, d'une part, les coefficients pi et R. du circuit d'élaboration du signal d'erreur pour que R. u. = 1 et, d'autre part, le coefficient d'amplification G. égal à 2 i + 1 il i pour réaliser les conditions dans lesquelles l'échelon de quantification Ui+ 1 est égal à l'échelon précédent Ui. Après cette description détaillée des circuits du convertisseur analogique-digital de l'invention, on va décrire à titre explicatif un cas particulier qui constitue un mode de réalisation privilégié. Le signal digital total y est à 6 bits ; les conditions dans lesquelles les échelons de quantification sont tous les mêmes et les sous-conversions analogique-digital identiques, sont supposées satisfaites ; de plus, on considère le cas où j = 1 correspondant à un circuit dans lequel on n'élabore qu'une seule fois la tension d'erreur. Avec les notations précédentes, ce cas particulier correspond donc aux conditions suivantes j=1 K1 = 1 n = 6 G1 = n1= 3 n2 3 U1 = U2 =U Le convertisseur analogique-digital ainsi constitué est représenté sur la figure 8.Sur cette figure, la tension analogique à convertir V1 est appliquée à l'entrée 52 ; le sous-convertisseur analogique-digital 54 à 3 bits èt d'échelon de quantification U effectue un premier codage grossier et fournit sur ses trois connexions de sortie des signaux binaires bo, bl et b2, de niveau logique 1 ou 0, dont l'ensemble forme le premier signal digital D1 de la forme D1 = b2 . 22 +b1 . 21 + . 20 o on peut donc écrire V1 = D1 U + AV1 Le signal digital D1 est ensuite converti en un courant Il1 par le convertisseur digital-analogique 56 à 3 bits. On a I'1 1 1 (V1 - Q V1).Le convertisseur tension-courant 58 transforme V1 en un courants 1 Vt de sorte que la tension en M aux bornes de la résistance 59 de valeur R1 est R1u 1 AV1. La valeur R1 de la résistance 59 et le coefficient p1 sont choisis inverses l'un de l'autre, de sorte que la tension en M est égale à AV1. L'amplificateur 60 est réglé pour avoir un gain égal à 23 = 8 et on trouve à sa sortie une tension 8 AV1 qui représente la tension d'erreur amplifiée. Cette tension est ensuite codée par le sousconvertisseur analogique-digital 62 à 3 bits, à conversion directe, identique au sous-convertisseur 54 et possédant le même éckelon de quantification U.Ce sous-convertisseur fournit sur ses trois connexions de sortie des signaux binaires aO, al, a2 de niveau logique 1 ou 0 dont l'ensemble forme le second signal digital D2 de la forme D2 = (a2 . 22 + al . 21 + a0 . 20) on peut donc écrire 23 tu = D2 U 1 2 on a donc finalement ou encore ce qui montre que le signal digital à 6 bits formé par l'association de D1 et de D2, soit (b2, b1, b, a2, al, a0), est le signal digital à 6 bits cherché avec l'échelon de quantification U/23. Dans le convertisseur particulier de la figure 8, le convertisseur digital-analogique 56 contient trois générateurs de courant, de poids 1, 2 et 4, commutables. Le temps d'établissement du courant I'1 peut etre de l'ordre de 5 nanosecondes et l'erreur de conversion de l'ordre de 1 %. L'étage amplificateur 60 a un gain de 8. Pour obtenir une bonne linéarité, on pourra prendre un gain G' de l'étage différentiel de l'ordre de est 20, un transistor T5 dont la résistance d'émetteur re/de l'ordre de 8 Ohms et une une résistance de charge r4 de valeur très supérieure à re G, = 3,2# , par exemple une résistance de 68 Ohms. Les sous-convertisseurs 54 et 62, à conversion directe, sont constitués par 23 - 1 7 comparateurs qui. reçoivent l'une des tensions fournies par un pont de sept résistances. Leur temps de fonctionnement est de l'ordre de 6 ns. La durée totale de la conversion analogique-digital, sortie des résultats comprise, n'excède pas 50 ns dans ce cas particulier de l'invention. REVENDICATIONS 10) Procédé de conversion d'un signal analogique en un signal digital, caractérisé en ce qu'on effectue une suite itérative de sousconversions analogique-digital, chaque sous-conversion entraînant une erreur à laquelle on applique la sous-conversion suivante. 20) Procédé selon la revendication 1, de conversion d'un signal analogique de tension électrique d'amplitude V1, de valeur maximale (V1)max, en un signal digital à n bits, caractérisé en ce qu'on effectue i opérations successives avec j#1, l'opération de rang i # j étant caractérisé en ce que - on convertit, par conversion directe et par défaut, une tension d'entrée Vi , de valeur maximale (Vi) max eme en un i eme signal digital à n. bits, l'échelon de quantification U. de cette conversion de rang i étant choisi i n. égal à Ui= (Vi) max/2 ; - on élabore une tension d'erreur égale à K. fois l'écart AV. entre la tension d'entrée V. et la tension correspondant audit ieme signal digital ; - on amplifie cette tension d'erreur dans un rapport Gi pour i V i obtenir Gi Ki #Vi qui constitue la tension d'entrée Vi + 1, de valeur maximale Gi Ki Ui notée (Vi + 1) max, pour l'opéra- tion suivant de rang i + 1 ; et en ce qu'on effectue une dernière opération dans laquelle ;; - on convertit, par conversion directe, la tension d'erreur amplifiée obtenue après la jième opération, notée Vj + l de valeur Gj Kj (# V)j, et de valeur maximale Gj Kj Uj notée V(j + 1) max' en un (j + 1) ième signal digital à nj + 1 bits, l'échelon de quantification Uj + 1 de cette ( + î) ième conversion étant choisi égal à Uj + 1 = (Vj + 1 ) max/2 nj + 1 ;; -on associe tous les groupes de n. bits des signaux digitaux de rang i , i variant de 1 à j et le groupe des n. + 1 bits du (j + 1) ème signal digital, chaque groupe de bits étant affecté d'un poids correspondant au rang de l'opération qui le crée, ce qui constitue le signal digital final dont le nombre total n de bits est égal à la somme des nombres de bits des j + 1 signaux digitaux associés. 3 ) Procédé selon la revendication 1, caractérisé en ce que les nombres n. de bits des différents j signaux digitaux successifs et le nombre nj + 1 de bits dudit (j + 1) ème signal digital sont tous égaux entre eux et à un nombre nO, tel que n = n/j + 1. o 40) Procédé selon la revendication 2, caractérisé en ce qu'on règle l'élaboration de la tension d erreur de l opération de rang i et l'amplification de ladite tension d'erreur pour que la valeur du coefficient Gi Ki soit égale à 2 i + 1, les échelons de quantification U. et Ui + 1 étant i i i alors égaux. 50)Procédé selon les revendications 3 et 4 , caractérisé en ce que les j + 1 dites opérations de conversion analogique-digital par conversion directe, ont mêmes échelons de quantification et mêmes nombres de bits. 60) Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que j = 1. 70) Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que, pour élaborer la tension d'erreur K J V. dans une opération de rang i - on transforme la tension d'entrée Vi en un courant proportionnel Ii = i V. - on décode ledit ileme signal digital en un signal analogique de courant, d'amplitude I' i égal à i fois la tension correspondant audit iième signal digital, soit I'i= i (Vi -#Vi), - on mélange soustractivement les deux dits courants Ii et I'i, ce qui donne un courant différence Ii - I'i = i # Vi, - on convertit ce courant différence en une tension R. fois plus grande soit Ri i a Vi , ce qui fournit ledit signal d'erreur i i avec i 1 K. = i Ri i 80) Procédé selon les revendications 4 et 7 , caractérisé en ce que pour réaliser la condition Gi Ki = 2ni + 1 , on choisit Ri et i pour avoir ri i = 1 et on réalise simultanément Gi = 2 ni + 1. 90) Convertisseur analogique-digital mettant en oeuvre le procédé selon la revendication 1, caractérisé en ce qu'il comporte une suite d'étages, à une entrée et deu-x sorties, connectés en série, chaque étage recevant sur son entrée un signal analogique qu'il convertit en un signal digital qui apparaît sur l'une des deux connexions de sortie, l'erreur commise dans cette conversion apparaissant sous forme analogique sur l'autre connexion de sortie qui est reliée à l'entrée de l'étage suivant. 100) Convertisseur suivant la revendication 9, d'un signal analogique électrique V1 de valeur maximale (Vl)max en un signal digital à n bits, caractérisé en ce qu'il comporte j étages en série, avec j/l, chaque étage de rang i) j comportant - un sous-convertisseur analogique-digital, à conversion directe par défaut, recevant sur son entrée une tension V. de valeur maximale i (Vi) max et fournissant à sa sortie un i ième signal digital à ni bits, l'échelon de quantification dudit sous-convertisseur étant Ui = (Vi) max/2 ni ;; - un circuit d'élaboration d'une tension d'erreur comprenant deux entrées dont l'une reçoit ledit i ième signal digital et l'autre la tension d'entrée V. et qui fournit sur sa sortie une tension égale à Ki fois l'écart #Vi entre la tension d'entrée Vi et la tension correspondant audit iième signal digital, - un circuit amplificateur de gain Gi connecté à la sortie dudit circuit d'élaboration de la tension d'erreur et dont la sortie fournit la tension GiKi #Vi, notée Vi + 1, dont la valeur maximale est égale à GiKiUi, notée (Vi + 1) max qui constitue la tension d'entrée pour l'étage suivant de rang i + 1 et en ce qu'il comporte en outre, à la suite du j ième étage, - un sous-convertisseur analogique-digital, à conversion directe par défaut, qui reçoit sur son entrée la tension d'erreur amplifiée dans l'étage de rang j, de valeur Gj Kj #Vj, notée Vj + 1, dont la valeur maximale est égale à GjKjUj, notée (Vj + 1) max, et fournissant sur sa connexion de sortie un (j + 1) ie signal digital à n. + 1 bits, l'échelon de quantification de ce sous-convertisseur étant égal à (Vj + 1) max/2 nj + 1 ; - un ensemble de j + 1 groupes de connexions qui émanent des j + 1 sous-convertisseurs et qui véhiculent les j + 1 si gnauxdigitaux formés, dont l'association constitue le signal digital final à n bits. 110) Convertisseur analogique-digital selon la revendication 10, caractérisé en ce que les nombres n. de bits des j signaux digitaux issus des j sous-convertisseurs et le nombre nj + 1 de bits du (j + 1)ième signal digital issu du (j + 1) ème sous-convertisseur, sont tous égaux à un nombre no, tel que n0 n/j + 1. 120) Convertisseur analogique-digital selon la revendication 9, caractérisé en ce que le coefficient Ki caractérisant le circuit d'élaboration d'une tension d'erreur de rang i et le gain Gi du circuit amplificateur de même rang sont tels que Gi Ki = 2ni + 1, les échelons de quantification Ui et Ui + 1 des sous-convertisseurs de rang i et i + 1 étant alors égaux. 130) Convertisseur selon les revendications Il et 12, caractérisé en ce que les j t 1 sous-convertisseurs ont même échelon de quantification et même nombre de bits et sont identiques entre eux. 140) Convertisseur selon l'une quelconque des revendications 10 à 13, caractérisé en ce que j = 1. 15 ) Convertisseur selon la revendication 10, caractérisé en ce que le circuit d'élaboration de la tension d'erreur K. # V. de l'étage i i d'ordre i comprend - un convertisseur tension-courant recevant sur son entrée la tension Vi qu'il transforme en un courant proportionnel Ii = iVi, - un convertisseur digital-analogique qui reçoit sur son entrée ledit iième signal digital et fournit un courant I'i de sens inverse de Ii et d'amplitude égale à i fois la tension correspondant audit iième signal digital, soit I'i= gi (Vi - /Vi) - un point de connexion reliant la sortie du convertisseur digital-analogique et celle du convertisseur tension-courant, où se forme un courant différence, d'amplitude i - l,i = i # Vi , - une résistance de valeur R, branchée entre ledit point de connexion et la masse, parcourue par ledit courant différence et aux bornes de laquelle apparaît ladite tension d'erreur d'amplitude Ki #Vi avec Ki = Ri i. 160) Convertisseur selon les revendications 12 et 15, caractérisé en ce que les coefficients Ri et Fi sont inverses l'unde autre et que le gain Gi du circuit amplificateur de l'étage de rang i est égal à 2n1 + 1 . 2 170) Convertisseur selon la revendication 15, caractérisé en ce que lesdits convertisseurs tension-courant des circuits d'élaboration des tensions d'erreur sont constitués chacun notamment par un premier transistor, qui reçoit sur son émetteur et à travers une résistance R e la tension à convertir et dont le collecteur est relié, d'une part, à une source de polarisation à travers une résistance R1 et, d'autre part, à l'émetteur d'un second transistor complémentaire du premier à travers une résistance R2. 18 ) Convertisseur analogique-digital selon la revendication 17, caractérisé en ce que lesdits convertisseurs tension-courant sont tels que les trois résistances Re, R1 et R2 vérifient la relation R1R2 = e (R R ). 12 1 2 190) Convertisseur analogique-digital selon la revendication 10, caractérisé en ce que ledit convertisseur digital-analogique du circuit d'élaboration de la tension d'erreur de rang i se compose de ni générateurs de courant commutables dont les poids correspondent aux poids respectifs des ni bits dudit iième signal digital à convertir, les sorties de ces générateurs étant connectées, soit vers la masse, soit vers une résistance d'utilisation selon que la valeur logique du bit à convertir est 0 ou I. 200) Convertisseur analogique-digital selon la revendication 19, caractérisé en ce que chacun desdits générateurs de courant dudit convertisseur digital analogique est constitué d'un transistor double de type npn-pnp. 210) Convertisseur analogique-digital selon la revendication 10, caractérisé en ce que chacun desdits sous-convertisseurs à conversion directe appartenant à l'étage de rang i est constitué par 2 - 1 comparateurs à deux entrées dont l'une reçoit la tension Vi à convertir et l'autre un des 2 - 1 multiples de l'échelon de quantification Ui et dont les sorties sont reliées à un transcodeur à ni bits dont la sortie véhicule ledit iième signal digital à ni bits. 220) Convertisseur analogique-digital selon la revendication 10, caractérisé en ce que ledit circuit amplificateur de gain Gi, appartenant à l'étage de rang i , comporte un étage différentiel de gain G'i à deux transistors, suivi d'un transistor de résistance d'émetteur (re)i dont le collecteur est relié, d'une part, à une résistance (r )i et, d'autre part, 4i à l'une des bases de l'étage différentiel, l'autre base dudit étage différen- tiel constituant l'entrée de l'amplificateur recevant la tension à amplifier Ki # Vi. 23 ) Convertisseur analogique- digital selon la revendication 21, caractérisé en ce que la résistance (r); est choisie très grande devant la quantité