FR 2177426 A1 19731109 FR 7138543 A 19711027 La présente invention a trait aux automatismes destinés à assurer la protection des réseaux de distribution d'énergie électrique à moyenne tension, notamment au niveau des différents départs b moyenne tension des postes de distribution haute tension/ moyenne tension. I1 est souhaitable de munir ces postes de distribution de nouveaux dispositifs de protection propres à détecter les défauts susceptibles d'affecter les différents départs du poste et à déclencher une procédure d'élimination de défaut en agissant sur des disjoncteurs appropriés. De tels dispositifs visent d'une part à emptoher les installations de subir des détériorations en cas de défaut, mais ils ont également pour but de réduire au mini mu le préjudice causé aux utilisateurs du réseau par les défauts eux-msmes et par les perturbations qu'introduisent les procédures d élimination précitées. A cet effet, on a été conduit à classer les défauts en diverses catégories, selon leur durée et leur nature, et à déterminer pour chacune d'entre elles des procédures d'élimination de défaut optimales relativement spécifiques. Lorsque par exemple il s'agit de protéger individuellement un départ triphasé de ligne à moyenne tension, on est amené à considérer des défauts monophasés, des défauts polyphasés isolés, des défauts à la terre, etc, et à prévoir des détecteurs spécifiques pour les déceler. De plus, ces défauts peuvent encore être classés en défauts auto-extincteurs, fugitifs, semi-permanents ou permanents, et ils requièrent suivant le cas des procédures d'élimination particulières. En fonction des données fournies par les différents détecteurs, il s'agit d'élaborer des ordres d'exécution spécifiques (tels par exemple que des ordres successifs d'ouverture et de fermeture pendant des durées prédéterminées d'un ou plusieurs pôles d'un disjoncteur de tête ou bien d'un disjoncteur shunt), et aussi d'élaborer de nouveaux ordres en fonction des effets produits (disparition ou non-disparition du défaut) par l'exécution des ordres antérieurs. Dans une procédure typique d'élimination des défauts polypha sués, on peut par exemple déclencheur un disjoncteur de tette lorsque le défaut qui survient dure au moins 0,1 seconde (afin de tenir compte du cas où le défaut est auto-extincteur), puis maintenir ouvert ce disjoncteur pendant 0,3 seconde (ce qui, au cas où le défaut serait dû à l'amorçage d'un arc sous l'effet d'une cause fugitive, permet au trajet de l'arc de se désioniser), puis à réenclencher le disjoncteur et à le maintenir fermé pendant au moins 0,5 seconde, si le défaut réapparatt. On peut alors faire appel à un cycle dit de réenclenchement lent, qui consiste b laisser ouvert le disjoncteur pendant environ 15 secondes, à le refermer ensuite pendant au moins 0,5 seconde et à mettre la ligne hors service définitivement si un défaut réapparatt pendant les 10 secondes qui suivent. On voit donc que le fonctionnement d'un dispositif de protection automatisé est typiquement séquentiel, et que, en fonction de la nature et du comportement du défaut, il doit faire intervenir différentes constantes de temps convenablement prédéterminées pour les ordres d'ouverture, de fermeture, de retour à l'état initial, etc. De plus, si l?on désire que les ordres fournis par un tel dispositif tiennent compte le plus rationnellement possible du plus grand nombre de situations possibles, ce dispositif doit mettre en oeuvre des circuits logiques complexes, qui doivent être bien adaptés aux conditions d'application particulières correspondantes (notamment, existence de parasites brefs de forte intensité propres aux réseaux de distribution électrique, et auxquels les circuits du dispositif doivent rester insensibles) tout en faisant appel dans toute la mesure du possible à des composants logiques standardisés, qui présentent l'avantage d'être fiables et éprouvés, et d'être disponibles sur le marché sous forme de circuits intégrés de très faible encombrement et de coût relativement modique. La présente invention a pour objet un circuit logique propre à entrer sous diverses formes dans la constitution d'un dispositif de protection du genre précité en permettant de satisfaire très avantageusement à ces desiderata. A cet effet, un circuit logique séquentiel selon l'invention comprend un temporisateur à constantes de temps multiples de configuration simple qui peut être réalisé sous une forme compacte et fiable à l'aide d'un circuit intégré normalises, et à au moins une cellule de mémoire binaire associé à un circuit de commutation de façon à sélectionner séquentiellemant l'une au moins des constantes de temps du temporisateur précité. Selon une caractéristique de l'invention, le temporisateur à constantes de temps multiples est un amplificateur opérationnel monté en amplificateur à seuil et associé à des circuits à constante de temps constitués par un circuit résistance-capacité relié par une diode à l'une des entrées dudit amplificateur à seuil. Selon une autre caractéristique de l'invention, la cellule de mémoire précitée comprend deux portes NAND montées en circuit bis table dont les sorties sont chacune shuntées par un condensateur destiné b protéger la cellule de mémoire contre les basculements intempestifs susceptibles d'trie provoqués par les signaux parasites du réseau de distribution électrique. les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description donnée ci-après à titre d'exemple en référence aux dessins annexés, dans lesquels la figure 1 illustre sous forme simplifiée le schéma d'un circuit logique séquentiel selon l'invention ; et la figure 2 est le schéma fonctionnel d'un dispositif de protection mettant en oeuvre le circuit logique selon l'invention. le circuit séquentiel illustré par la figure 1 est destiné à provoquer l'ouverture d'un disjoncteur de tête (non représenté) pour départ de ligne à moyenne tension sous l'effet de l'apparition d'un défaut, de telle sorte que la première apparition du défaut déclenche l'ouverture au bout d'un temps tl et que sa seconde apparition déclenche cette ouverture au bout d'un temps t2 différent de tl. A cet effet, le circuit 10 comprend un temporisateur 12, qui, dans le cas présent, comporte deux entrées 13 et 14 mais qui pourrait en posséder bien davantage, comme suggéré par l'entrée représenté en pointillé. La sortie 15 du temporisateur constitue la sortie proprement dite du circuit 10. Un signal logique représentatif de l'absence ou de la présence d'un défaut polyphasé sur le départ auquel est associé le disjoncteur de tête précité est appliqué à l'entrée 16 du circuit 10 pour être transmis à l'une particulière des entrées 13 ou 14 par l'intermédiaire d'un circuit de commutation 18, en lui-meme classique, qui comporte quatre portes ET 19, 20, 21 et 22.Lorsque la porte 19 est passante, le signal logique appliqué à l'entrée 16 est transmis à l'entrée 13 du temporisateur pour parvenir avec un retard tl à la sortie 15, tandis que ce signal logique est transmis à l'entrée 14 correspondant au délai t2 lorsque la porte 20 est passante. le séquençage du fonctionnement consiste dans le cas présent à rendre passante la porte 19 et à bloquer la porte 20 lors de la première apparition du signal de défaut, puis à rendre passante la porte 20 et à bloquer la porte 19 pour la seconde apparition de ce signal de défaut. Ce séquençage fait appel à une cellule de mémoire binaire 26 qui sera décrite plus loin en détail. Une autre cellule de mémoire 27, identique à la cellule 26, est destinée à mémoriser, en vue d'opérations ultérieurs, l'émission du second ordre d'ouverture à la sortie 15. L'entrée d'écriture 28 de la mémoire 26 est reliée à la sortie de la porte ET 21, dont les entrées sont respectivement reliées à la sortie de la porte ET 19 et à la sortie 15 du temporisateur, tandis que l'entrée d'écriture 29 de la cellule 27 est reliée à la sortie de la porte ET 22, dont les entrées sont respectivement reliées à la sortie de la porte ET 20 et à la sortie 15 du temporisateur. Par ailleurs, l'une des deux entrées des portes 19 et 20 est reliée à 11 entrée proprement dite 16 du circuit 10, tandis que la seconde entrée de la porte 19 est reliée à la sortie complémentaire ou inverse 30 de la mémoire 26 et que la seconde entrée de la porte 20 est reliée à la sortie directe 31 de cette même mémoire 26, les sorties respectives des portes 19 et 20 étant respectivement reliées aux entrées 13 et 14 du temporisateur 12. Le temporisateur 12 comprend un amplificateur opérationnel 35 monté en amplificateur à seuil. A cet effet, l'entrée directe 36 de l'amplificateur est reliée d'une part à une source de tension de référence non représentée par une résistance 37 et d'autre part à la sortie 15 par une résistance 38. L'entrée inverse 39 de l'am- plificateur opérationnel est reliée à l'entrée 13 par une diode 40 et par un circuit à constante de temps formé d'une capacité parallèle 41 et d'une résistance série 42. L'entrée inverse 39 est reliée de façon analogue à l'entrée 14 par une diode 43, un condensateur 44 et une résistance 45. les valeurs des résistances 42 et 45 et celles des condensateurs 41 et 44 sont naturellement choisies de façon à réaliser les constantes de temps tl et t2 désirées. La cellule de mémoire 26 comprend des portes NAND 50 et 51 montées en bistable. A cet effet, la sortie 52 de la porte 51, qui constitue la sortie directe 31 de la cellule, est reliée à l'une des entrées de la porte 50 > dont l'autre entrée constitue l'entrée d'écriture 28 de la cellule, tandis que la sortie 53 de la porte 50, qui constitue la sortie complémentaire 30 de la cellule, est reliée à l'une des entrées de la porte 51, la seconde entrée de la porte 51 constituant l'entrée de remise à zéro de la cellule. Selon l'invention, les sorties 53 et 52 des portes NAND 50 et 51 sont shuntées par des condensateurs respectifs 56 et 57 destinés à protéger la cellule de mémoire contre les basculements intempestifs que pourraient occasionner les parasites du réseau de distribution électrique. les portes NAND de la cellule de mémoire cidessus décrite sont adaptées à un fonctionnement en logique dite négative. En logique positive, il suffirait naturellement de remplacer les portes NAND par des portes NI pour obtenir une fonction strictement équivalente. Cependant, les portes NAND ont 1'avantage de constituer des composants logiques plus courants. La cellule de mémoire 27 a une constitution identique à celle de la cellule 26. Le circuit séquentiel ci-dessus décrit fonctionne comme suit Considérons comme état initial l'état de repos des deux cellules 26 et 27, qui peuvent être réarmées par excitation de leurs entrées de remise à zéro 60 et 61 à l'aide de moyens non représentés. La sortie complémentaire 30 est haute, et la porte ET 19 est dono passante, tandis que la sortie directe 31 est basse, et la porte ET 20 est donc bloquée. Lorsqu'un signal de défaut apparatt à l'entrée 16, il n'est donc transmis que par la porte 19 pour être aiguillé sur l'entrée 13 du temporisateur 12.Au bout d'un temps, t1 correspondant à la constante de temps du circuit formé par la résistance 42 et le condensateur 41, l'amplificateur à seuil 35 bascule pour délivrer à la sortie 15 un signal logique présentant un retard t1 par rapport au signal appliqué à l'entrée 16. Si la durée du signal de défaut est au moins égale à t1, les deux entrées de la porte ET 21 sont simultanément excitées lors du basculement de l'amplificateur à seuil 35, et un ordre d'écriture est transmis à la mémoire 26 qui passe alors dans son état de travail, en même temps quta lieu une première ouverture du disjoncteur de tAte commandé par le circuit 10. Le changement d'état de la mémoire 26 a pour effet de bloquer la porte 19 et de rendre passante la porte 20.Dans ces conditions, si le signal de défaut réapparatt une seconde fois à l'entrée 16, il est alors aiguillé vers l'entrée 14 du temporisateur et parvient à la sortie 15 après un délai t2 correspondant à la constante de temps du circuit formé par le condensateur 44 et la résistance 45. L'ordre d'ouverture du disjoncteur correspondant à la seconde apparition d'un signal de défaut est donc différé d'un délai t2, et la cellule de mémoire 27, qui était jusqu'alors au repos, est alors excitée par la porte ET 22 dont les deux entrées sont respectivement excitées par le signal d'entrée et par le signal de sortie du temporisateur. Cette cellule de mémoire peut agir sur des cirsuits logiques non représentés afin de déterminer la suite des ordres à effectuer. I1 va de soi que le nombre de circuits résistance-capacitédiode définissant chacune des entrées du temporisateur et la constante de temps correspondante peut être quelconque. De même, les signaux appliqués à l'entrée 16 du circuit séquentiel de la figure 1 peuvent être de diverses natures ou origines, et qu'il suffit de choisir en conséquence la structure de ensemble de commutation logique 18 à l'aide des règles de synthèse des circuits combinatoires bien connues de l'homme de l'art, pour rendre conforme le fonctionnement du circuit 10 à toute séquence désirée, de délais de temporisation prédéterminEs, à condition de prévoir en conséquence le nombre des mémoires et des entrées du temporisateur. La figure 2 illustre plus schématiquement, mais sous une forme plus générale, un dispositif de protection selon l'invention destiné, à 1'aide de circuits analogue à celui ci-dessus décrit, à commander l'ouverture et la fermeture d'un disjoncteur de tête 60 associé à l'un des départs triphasés 61 d'un poste de distribution haute tension/moyenne tension non représenté, afin de signaler et d'éliminer les défauts détectés par un détecteur de défauts schématisés en 62. Le dispositif comprend une chatne d'ouverture 64 et une chat~ ne de fermeture 65 agissant sur les entrées respectives 66 et 67 d'un organe bistable 68 commandant le disjoncteur 60. Ce dispositif est destiné à faire succéder des ordres d'ouverture et de fermeture de durées prédéterminées conditionnés à l'apparition à la réapparition ou à la disparition dtun défaut pour commander tour à tour les entrées 66 et 67. A cet effet, la sortie du détecteur 62 est reliée à l'entrée 69 de deux ensembles de commutation logique 70 et 71 dont la fonction est analogue à celle de l'ensem- ble de commutation simplifié 18 de la figure 1. Plus précisément, les ensembles de commutation 70 et 71 sont adaptés d'une part à aiguiller le signal de sortie du détecteur 62 sur l'une prédéterminée des entrées de l'un des temporisateurs à constantes de temps multiples 72 et 73 en fonction de l'état de l'un associé des deux registres de mémoire 74 et 75, qui sont constitués chacun de cellules binaires identiques à celles décrites en référence à la figure 1, et à impressionner l'une séquentiellement prédéterminée des cellules de mémoire dont l'état détermine la fonction logique de l'ensemble de commutation de la channe opposée.A cet effet, la ligne d'entrée "écriture" 76 du registre de mémoire 75 est commande par l'ensemble de commutation 70 de la channe d'ouverture 64, et sa ligne de sortie 77 est reliée à l'ensemble de commutation 71 de la chatne de fermeture 65 de telle façon que la fonction de commutation exercée par 1'ensemble 71 dépende de 1'é- tat du registre 75 ; ainsi, l'ordre de fermeture succédant à un ordre d'ouverture donné~peut être affecté d'une durée déterminée en fonction de la durée de l'ordre d'ouverture précédent.De même, et afin de conférer à un ordre d'ouverture une durée choisie en fonction de la durée de l'ordre de fermeture immédiatement antérieur, l'ensemble de commutation de fermeture 71 modifie I'état du registre de mémoire 74 via la ligne d'entrée "écritures 78, et ce dernier détermine via la ligne de sortie 79 la fonction de commutation exercée par l'ensemble de commutation d'ouverture 70 à l'ordre d'ouverture suivant. les temporisateurs 72 et 73 sont identiques à celui décrit en référence à la figure 1, et chacun d'eux comporte naturellement autant de circuits résistance-eapacité-diode, tous reliés à 1 1en trée inverse d'un amplificateur à seuil, que nécessaire pour réaliser les séquences voulues. On pourrait naturellement utiliser un seul temporisateur à constantes de temps multiples pour déterminer la durée des ouvertures et celle des fermetures successives. I1 s'est toutefois avéré que l'emploi de deux channes séparées comportant chacun un temporisateur distinct permet de supprimer très avantageusement les risques d'apparition de phénomènes de pompage entre les deux boucles d'asservissement constituées par la logique et les circuits d'élaboration des ordres d'ouverture et de fermeture. Comme précddemment indiqué, la fonction du dispositif de la figure 2 est d'élaborer une séquence d'ouvertures et de fermetures successives de durées séquentiellement prédéterminées du disjonc- teur 60. Lorsque le défaut dont la première apparition met en route la séquence n'a a pas disparu à l'issue de cette séquence, ce défaut doit être considéré comme permanent, et verrouiller le disjoncteur en position d'ouverture jusqu'à ce que l'avarie correspondante de la ligne soit réparée.De préférence, le dispositif est agencé de telle sorte que lorsque le défaut disparate en cours de séquence, cette séquence soit interrompue, et on peut prévoir par exemple des moyens propres à ramener les registres de mémoire 74 et 75 à leur état initial (qui définit l'état initial du dispositir) au bout d'une durée prédéterminée, de l'ordre de quelques secondes, comptée à partir de l'instant de disparition du défaut. De plus, on pourrait prévoir des moyens de discrimination de défaut (surintensités, surintensités graves, défauts monophasés, défauts homopolaires, etc) propres à agir sélectivement sur les ensembles de commutation 70 et 71 pour engendrer la séquence de fonctionnement la plus adaptée à provoquer l'élimination du défaut en fonction de la nature de celui-ci, ou à protéger le plus efficacement le réseau contre les avaries susceptibles de résulter de son apparition. Enfin, il est également possible, à l'aide par exemple d'un sélecteur manuel déterminant la fonction de commutation d'un organe logique (non représenté) inséré sur les lignes d'entrée "écriture" 76 et 78, d'afficher une séquence particulière choisie entre plusieurs possibilités suivant les exigences particulières du service. REVENDICATIONS 1. Dispositif de protection pour lignes de distribution d'énergie électrique, du genre destiné à délivrer des ordres d'ouverture et de fermeture temporisés à un organe de protection de ligne en réponse à l'apparition d'un défaut sur ladite ligne, caractérisé en ce qu'il comprend au moins un circuit logique séquentiel formé d'un temporisateur à constantes de temps multiples comportant un amplificateur à seuil et des entrées reliées chacune à l'une des entrées dudit amplificateur à seuil par l'intermédiaire d'un circuit résistance capacité respectif et d'une diode respective définissant l'une des constantes de temps dudit temporisateur, un ensemble de commutation adapté à apppliquer un signal logique d'entrée à l'une séquentiellement prédéterminée des entries dudit temporisateur et au moins une cellule de mémoire for mée d'une paire de portes NAND montées en circuit bistable, ladite cellule de mémoire étant associée audit ensemble de commutation de façon à modifier séquentiellement la fonction logique de commutation dudit ensemble. 2. Dispositif de protection selon la revendication 1, carac ternis8 en ce que la sortie de chacune des portes NAND de la ou des cellules de mémoire précitées est shuntée par un condensateur. 3. Dispositif de protection selon la revendication 2, destiné à délivrer des ordres d'ouverture et de fermeture temporisés au disjoncteur de tête de l'un des départs d'un poste de distribution à moyenne tension, caractérisé en ce qu'il comprend une channe d'ouverture comportant un premier circuit logique séquentiel adapté à fournir audit disjoncteur des ordres d'ouverture et une chat- ne de fermeture comportant un second circuit logique séquentiel adapté à fournir audit disjoncteur des ordres de fermeture alternant avec lesdits ordres d'ouverture, et en ce que le délai de temporisation de l'un desdits ordres est déterminé par le délai de temporisation du précédent.